(57)【要約】【課題】選択ゲートトランジスタのフローティングゲートとコントロールゲートとの接続形成を容易にする。【解決手段】第１フローティングゲート８１，第１コントロールゲート１２１，第１フローティングゲートと第１コントロールゲート間に配置される第１ゲート間絶縁膜７１を有し,ビット線ＢＬ方向に複数個配列されたメモリセルトランジスタＱcn，Ｑc(n-1),Ｑc(n-2)…と、ビット線方向にストライプ状のパターンをなしワード線ＷＬ方向に一定のピッチで配置される素子分離領域２８と、複数個のメモリセルトランジスタの配列の端部に配置され、第２フローティングゲート８２，第２コントロールゲート１２２，第２フローティングゲートと第２コントロールゲート間に配置される第２ゲート間絶縁膜７２，第２フローティングゲートと第２コントロールゲートを接続する側壁ゲート６を有する選択ゲートトランジスタとを備える不揮発性半導体記憶装置。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１フローティングゲート，第１コントロールゲート，前記第１フローティングゲートと前記第１コントロールゲート間に配置される第１ゲート間絶縁膜を有し，ビット線方向にそれぞれ複数個配列されたメモリセルトランジスタと、
前記ビット線方向にストライプ状のパターンをなしワード線方向に一定のピッチで配置される素子分離領域と、
前記複数個のメモリセルトランジスタの配列の端部に配置され、第２フローティングゲート，第２コントロールゲート，前記第２フローティングゲートと前記第２コントロールゲート間に配置される第２ゲート間絶縁膜，前記第２フローティングゲートと前記第２コントロールゲートとを電気的に接続する側壁ゲートを有する選択ゲートトランジスタ
とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記側壁ゲートは、前記第２コントロールゲート，前記第２ゲート間絶縁膜及び前記第２フローティングゲートの片側の側壁部に配置されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記素子分離領域の表面の高さは、前記第１及び第２ゲート間絶縁膜の下部よりも低いことを特徴とする請求項１又は請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記ビット線方向において、前記第１ゲート間絶縁膜の幅と前記第２ゲート間絶縁膜の幅は互いに異なることを特徴とする請求項１乃至請求項３の内、いずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記側壁ゲートと前記第２コントロールゲート間、及び前記側壁ゲートと前記第２フローティングゲート間の界面には、導電可能な薄い酸化膜、あるいは酸化物が介在することを特徴とする請求項１乃至請求項４の内、いずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電気的書き換え可能な不揮発性半導体記憶装置(ＥＥＰＲＯＭ)に関する。
【背景技術】
【０００２】
従来、不揮発性半導体記憶装置としては、例えば、データの書き込み・消去を電気的に行う、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）が知られている（非特許文献１）。このＥＥＰＲＯＭでは、特にＮＡＮＤ型の場合では、互いに交差する行方向のワード線と列方向のビット線との交点にそれぞれメモリセルが配置されて、メモリセルアレイが構成されている。メモリセルには、通常、例えば、フローティングゲート（ＦＧ）とコントロールゲート（ＣＧ）とを積層してなる「スタックゲート構造」と呼ばれる積層ゲート構造のＭＯＳトランジスタが用いられる。
【０００３】
従来のＮＡＮＤ型ＥＥＰＲＯＭ構成の不揮発性半導体記憶装置の模式的素子平面パターン構成は、例えば、図３１に示すように、シャロー・トレンチ・アイソレーション（ＳＴＩ）等の素子分離領域で挟まれた活性領域ＡＡi，ＡＡi+1内にスタックゲート構造のメモリセルトランジスタが直列に配置されており、これらの直列に接続されたメモリセルトランジスタはＮＡＮＤメモリセルユニットの終端部において、選択ゲート線ＳＧに接続された選択ゲートトランジスタが配置されている。また、各メモリセルトランジスタのコントロールゲートはワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，…に接続されている。
【０００４】
図３１のＩＶ−ＩＶ線に沿う模式的素子断面構造である図３２には、ＮＡＮＤ型直列構成のメモリセルトランジスタ部分と、選択ゲートトランジスタ部分とを示す。図３１の平面パターン図上において、Ｉ−Ｉ線、ＩＩ−ＩＩ線、ＩＩＩ−ＩＩＩ線はそれぞれ図３２上におけるＩ−Ｉ線、ＩＩ−ＩＩ線、ＩＩＩ−ＩＩＩ線に対応している。
【０００５】
ＮＡＮＤ型メモリセルトランジスタ部分は、ｐウェル若しくは半導体基板２６内に形成された拡散層１８と、ｐウェル若しくは半導体基板２６上に形成されたトンネル絶縁膜として機能するゲート絶縁膜３０と、ゲート絶縁膜３０上に配置されたフローティングゲート８と、フローティングゲート８上にアルミナ膜等のゲート間絶縁膜７を介して配置されたコントロールゲート２と、コントロールゲート２の上部に配置されたサリサイド膜４６とを備える。
【０００６】
選択ゲートトランジスタ部分は、ｐウェル若しくは半導体基板２６内に形成された拡散層１８と、ｐウェル若しくは半導体基板２６上に形成されたゲート絶縁膜３０と、ゲート絶縁膜３０上に配置されたフローティングゲート８と、フローティングゲート８上において、ゲート間絶縁膜７内に形成されたポリシリコンコンタクト１０を介して、配置されたコントロールゲート２と、コントロールゲート２の上部に配置されたサリサイド膜４６とを備える。即ち、選択ゲートトランジスタ部分では、フローティングゲート８とコントロールゲート２はポリシリコンコンタクト１０を介して短絡されている。
【０００７】
従来の選択ゲートトランジスタのゲート電極の形成方法には、選択ゲートトランジスタのゲート間絶縁膜７の一部分をエッチングにより取り除き、フローティングゲート８とコントロールゲート２間を導通させる方法等幾つかの方法が存在する。しかしながら、いずれの方法も微細化が進むにつれ、特にフローティングゲート８が薄膜化した場合、加工が非常に困難になってきている。
【非特許文献１】白田理一郎，“２５６メガビットＮＡＮＤフラッシュメモリの概観とＮＡＮＤフラッシュの将来動向（A Review of 256Mbit NAND Flash Memories and NAND Flash Future Trend）”，不揮発性半導体メモリワークショップ(ＮＶＳＭＷ)，２０００年,ｐ.２２〜３１
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、フローティングゲート層が薄膜化した場合や、ゲート間絶縁膜としてアルミナ膜等のドライ・エッチングが困難な膜を使用した場合においても、製造工程上の困難性を解消し、メモリセルトランジスタ領域の微細なスタックゲート構造を精密に製造し、かつ周辺の選択ゲートトランジスタにおいてフローティングゲートとコントロールゲートとの接続形成を容易にすると共に、選択ゲート長も増やすことができ、カットオフ特性の制御が可能な不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明の第１の特徴は、（イ）第１フローティングゲート，第１コントロールゲート，第１フローティングゲートと第１コントロールゲート間に配置される第１ゲート間絶縁膜を有し，ビット線方向にそれぞれ複数個配列されたメモリセルトランジスタと、（ロ）ビット線方向にストライプ状のパターンをなしワード線方向に一定のピッチで配置される素子分離領域と、（ハ）複数個のメモリセルトランジスタの配列の端部に配置され、第２フローティングゲート，第２コントロールゲート，第２フローティングゲートと第２コントロールゲート間に配置される第２ゲート間絶縁膜を有し，第２フローティングゲートと第２コントロールゲートとを電気的に接続する側壁ゲートを有する選択ゲートトランジスタとを備える不揮発性半導体記憶装置であることを要旨とする。
【発明の効果】
【００１０】
本発明の不揮発性半導体記憶装置によれば、フローティングゲート層が薄膜化した場合や、ゲート間絶縁膜としてアルミナ膜等のドライ・エッチングが困難な膜を使用した場合においても、製造工程上の困難性を解消し、歩留まり良くメモリセルトランジスタ領域の微細なスタックゲート構造を精密に製造し、かつ側壁を介して周辺の選択ゲートトランジスタにおいてフローティングゲートとコントロールゲートとの接続形成を容易にすると共に、選択ゲート長も増やすことができ、カットオフ特性の制御を可能にすることができる。
【発明を実施するための最良の形態】
【００１１】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面において、同一又は類似の部分には同一又は類似の符号を付している。又、以下に示す実施の形態は、この発明の技術思想を具体化するための装置や方法を例示するものであって、この発明の技術思想を下記のものに特定するものではない。この発明の技術思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１２】
（第１の実施の形態）
本発明の第１の実施の形態に係る不揮発性半導体装置の模式的素子断面構造は、図２に示すように、図１の模式的平面パターン図において、ＩＶ−ＩＶ線に沿う模式的素子断面構造に相当する。
【００１３】
本発明の第１の実施の形態に係る不揮発性半導体装置は、図１及び図２に示すように、第１フローティングゲート８１，第１コントロールゲート１２１，第１フローティングゲート８１と第１コントロールゲート１２１間に配置される第１ゲート間絶縁膜７１を有し，ビット線ＢＬ方向にそれぞれ複数個配列されたメモリセルトランジスタＱcn，Ｑc(n-1),Ｑc(n-2)…と、ビット線ＢＬ方向にストライプ状のパターンをなしワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３…方向に一定のピッチで配置される素子分離領域ＳＴＩと、複数個のメモリセルトランジスタＱcn，Ｑc(n-1),Ｑc(n-2)…の配列の端部に配置され、第２フローティングゲート８２，第２コントロールゲート１２２，第２フローティングゲート８２と第２コントロールゲート１２２間に配置される第２ゲート間絶縁膜７２を有し，第２フローティングゲート８２と第２コントロールゲート１２２とを電気的に接続する側壁ゲート６を有する選択ゲートトランジスタＱsとを備える。
【００１４】
又、これらのメモリセルトランジスタＱcn，Ｑc(n-1),Ｑc(n-2),Ｑc(n-3)…及び選択ゲートトランジスタＱsは、図１及び図２の例では、ｐウェル若しくは半導体基板２６上に形成され、ゲート絶縁膜３０及び拡散層１８を備える。拡散層１８は、メモリセルトランジスタＱcn，Ｑc(n-1),Ｑc(n-2),Ｑc(n-3)…においては、メモリセルトランジスタＱcn，Ｑc(n-1),Ｑc(n-2),Ｑc(n-3)…を直列に接続するソース・ドレイン領域となり、又、複数個のメモリセルトランジスタＱcn，Ｑc(n-1),Ｑc(n-2),Ｑc(n-3)…の配列の端部においては、選択ゲートトランジスタＱsのソース・ドレイン領域を表している。
【００１５】
側壁ゲート６は、図１及び図２に示すように、第２ゲート間絶縁膜７２と第２コントロールゲート１２２の片側の側壁部に配置する。側壁ゲート６は、第２コントロールゲート１２２の側壁部に電気的に接触しており、更に側壁ゲート６の底部は、全面若しくは一部分において第２フローティングゲート８２に電気的に接触する。結果として、側壁ゲート６を介して、選択ゲートトランジスタＱsの第２コントロールゲート１２２と第２フローティングゲート８２は電気的に短絡している。
【００１６】
図２においては、側壁ゲート６と第２コントロールゲート１２２間の界面には、導電可能な薄い酸化膜、若しくは酸化物からなる第１側壁ゲート酸化膜９１が形成され、又、側壁ゲート６と第２フローティングゲート８２間の界面には、同じく導電可能な薄い酸化膜、若しくは酸化物からなる第２側壁ゲート酸化膜９２が形成されている様子が模式的に示されている。これらの第１側壁ゲート酸化膜９１及び第２側壁ゲート酸化膜９２は薄い自然酸化膜として形成され、アイランド（島）状に形成されることもある。
【００１７】
このような第１側壁ゲート酸化膜９１或いは第２側壁ゲート酸化膜９２は、製造工程上、第２フローティングゲート８２、第２コントロールゲート１２２及び側壁ゲート６がそれぞれ異なるタイミングにて堆積形成されることに伴って形成される薄い自然酸化膜である。
【００１８】
又、このような第１側壁ゲート酸化膜９１或いは第２側壁ゲート酸化膜９２は、導電可能な薄い酸化膜、或いは酸化物であり、側壁ゲート６と第２コントロールゲート１２２間のコンタクト性能或いは側壁ゲート６と第２フローティングゲート間のコンタクト性能に影響を与えるものでは全くない。以下の製造方法等の説明では、第１側壁ゲート酸化膜９１或いは第２側壁ゲート酸化膜９２については、自然酸化膜或いは酸化物であることから、説明を省略する。
【００１９】
又、図２に示すビット線ＢＬ方向において、第１ゲート間絶縁膜７１の幅と第２ゲート間絶縁膜７２の幅は必ずしも同等である必要はない。選択ゲートトランジスタＱsのカットオフ特性を良好にするためには、第１ゲート間絶縁膜７１の幅よりも第２ゲート間絶縁膜７２の幅の方を幅広く形成することが望ましい。
【００２０】
メモリセルトランジスタＱc(n-1),Ｑc(n-2),Ｑc(n-3)…の構成を表現する第１フローティングゲート８１，第１ゲート間絶縁膜７１及び第１コントロールゲート１２１は、それぞれ選択ゲートトランジスタの構成を表現する第２フローティングゲート８２，第２ゲート間絶縁膜７２及び第２コントロールゲート１２２に対応しており、製造工程上はそれぞれ同時に形成されるため、同一材料からなる。
【００２１】
更に又、図２の例では、第１コントロールゲート１２１及び第２コントロールゲート１２２上にはサリサイド膜４６が配置されている。サリサイド膜４６は第１コントロールゲート１２１及び第２コントロールゲート１２２の抵抗を低減する効果がある。尚、サリサイド膜４６を形成しない，より簡単な構造を用いても良いことは勿論である。
【００２２】
（製造方法）
（ａ）まず図３に示すように、ｐウェル若しくは半導体基板２６に対して、メモリセルトランジスタ或いは選択ゲートトランジスタのゲート絶縁膜（トンネル酸化膜）３０を形成するためにゲート酸化後、フローティングゲート８を形成する。フローティングゲート８としては、例えば、ポリシリコン層を形成する。
【００２３】
尚、この後、フローティングゲート８の上に、（ｃ）で行う化学的機械的研磨技術（ＣＭＰ）の際のストッパー膜として利用できる絶縁膜を堆積してもよい。
【００２４】
図３において、Ｉ−Ｉ線に沿う模式的素子断面構造図は、図４に示すように、図３と同様にｐウェル若しくは半導体基板２６と、メモリセルトランジスタ或いは選択ゲートトランジスタのゲート絶縁膜（トンネル酸化膜）３０と、例えば、ポリシリコン層からなるフローティングゲート８とを備える。図３におけるＩ−Ｉ線の位置は、対応する平面パターン構成図である例えば図１のＩ−Ｉ線に対応する。
【００２５】
（ｂ）次に、図４に示すＩ−Ｉ線に沿う断面構造に引き続いて、図５に示すように、レジストを塗布し、パターニング後、反応性イオンエッチング（ＲＩＥ）等のドライ・エッチングを実行してフローティングゲート８用の例えば、ポリシリコン層を選択的に除去し、更にゲート絶縁膜３０を除去し、更にＲＩＥによって、ＳＴＩ等の素子分離領域を形成するためのエッチング溝９を形成する。
【００２６】
（ｃ）次に、図６及び図６のＩ−Ｉ線に沿う素子断面構造図を示す図７に示すように、全面に絶縁膜として例えば、テトラエトキシジシラン（ＴＥＯＳ）膜等の絶縁膜を堆積してエッチング溝９を充填し、化学的機械的研磨技術（ＣＭＰ）を用いて、フローティングゲート８用の例えば、ポリシリコン層が露出するまで、ＴＥＯＳ膜等を研磨し、平坦化して、素子分離領域２８を形成し、更に平坦化された全面にアルミナ膜等のゲート間絶縁膜７を堆積し、更にコントロールゲート２用の例えば、ポリシリコンを堆積後、マスク絶縁膜４０を形成する。尚、（ａ）で述べたように、フローティングゲート８の上に、化学的機械的研磨技術（ＣＭＰ）の際のストッパー膜として利用できる絶縁膜を堆積してもよく、この場合には、素子表面は必ずしも平坦化されているわけではない。
【００２７】
ここで、ゲート間絶縁膜７としては、アルミナ膜等のアルミニウム酸化物に限られず、ハフニウム酸化物、シリコン酸化物、シリコン窒化物、ジルコニア酸化物のいずれか単層あるいは複数の積層膜を備えた構成を採用しても良い。
【００２８】
（ｄ）次に、図８に示すように、リソグラフィー及びエッチングにより、メモリセルトランジスタ部分以外の選択ゲートトランジスタ及び周辺トランジスタ部分のマスク絶縁膜４０と、コントロールゲート２と、ゲート間絶縁膜７をウエット・エッチング等で剥離する。ここで、図８のＩ−Ｉ線に沿う素子断面構造は図９に示すように、素子分離領域２８の上面の高さが、図８においてエッチングされた領域のフローティングゲート８の膜の上面よりも低い位置になるように、素子分離領域２８の充填材をエッチングする。素子分離領域２８の表面高さが低く形成されていることによって、隣り合うゲート間でフローティングゲート８が短絡することが防止されている。結果として、素子分離領域２８の上面の高さは、ゲート間絶縁膜７の下部よりも低い位置になるように形成されている。
【００２９】
（ｅ）次に、図１０に示すように、側壁ゲート６用として、全面にポリシリコン等の導電性材料を均一に堆積する。図１１は、図１０のＩ−Ｉ線に沿う模式的素子断面構造を示し、全面に側壁ゲート６用の例えば、ポリシリコン等の導電性材料が均一に堆積されていることを示す。
【００３０】
この場合には、図３２に示したフローティングゲート８とコントロールゲート２とを例えば、ポリシリコンコンタクト１０を介して電気的に接続する構造と比べて、側壁ゲート６用の例えば、ポリシリコンによって、側壁部において確実にフローティングゲート８とコントロールゲート２とを電気的に接続する構造となり、微細化が進んだ際、フローティングゲート８とコントロールゲート２とをより容易に接続する構造を形成できる。
【００３１】
図１２は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程の変形例を示す模式的断面構造図である。図８の工程において、リソグラフィー及びエッチングにより、フローティングゲート８上のゲート間絶縁膜７を除去する際に、フローティングゲート８上のゲート間絶縁膜７をマスク工程により一部分に残す工程を採用しても良い。この場合には、図１０に示す構造に替わり、図１２に示すように、側壁ゲート６とフローティングゲート８との界面の一部分にゲート間絶縁膜７が残る形状となる。この場合、最終的な素子構造においても、側壁ゲート６と第２フローティングゲート８２間に第２ゲート間絶縁膜７２が残された形状となる。
【００３２】
（ｆ）次に、図１３に示すように、側壁ゲート６用のポリシリコンを異方性エッチングにより全面エッチングを行い、側壁ゲート６のみを残す。図１３において、Ｉ−Ｉ線に沿う素子断面構造は、図１４に示すように表される。結果として、素子分離領域２８の上面の高さは、図７の素子分離領域２８の上面の高さに比べ、低く形成されている。
【００３３】
（ｇ）次に、図１５に示すように、レジスト６０を全面に塗布後、リソグラフィー及びエッチングにより、メモリセルトランジスタ領域及び選択ゲートトランジスタ領域を分離形成する。結果として、フローティングゲート８からは、第１フローティングゲート８１及び第２フローティングゲート８２が分離形成され、ゲート間絶縁膜７からは、第１ゲート間絶縁膜７１及び第２ゲート間絶縁膜７２が分離形成され、コントロールゲート２からは、第１コントロールゲート１２１及び第２コントロールゲート１２２が分離形成される。
【００３４】
（ｈ）次に、図１６に示すように、レジスト６０を剥離後、Ｐ（燐）若しくはＡｓ（砒素）等のｎ型ドーパントとなるイオンのイオン注入及びアニール工程を実施して、メモリセルトランジスタＱcn，Ｑc(n-1),Ｑc(n-2)，…及び選択ゲートトランジスタＱsのソース・ドレイン領域となるｎ+拡散層１８を形成する。
【００３５】
図１６において、ＩＩＩ−ＩＩＩ線に沿う模式的素子断面構造は、図１８に示すように、ワード線ＷＬ方向に沿う断面構造として表される。ｐウェル若しくは半導体基板２６上に形成されたゲート絶縁膜３０とフローティングゲート８は、ワード線ＷＬ方向では素子分離領域２８によって互いに分離されており、更にゲート間絶縁膜７を介してコントロールゲート２及びマスク絶縁膜４０が配置されている。
【００３６】
図１６において、ＩＩ−ＩＩ線に沿う模式的素子断面構造は、図１９に示すように、ワード線ＷＬ方向に沿う断面構造として表される。ｐウェル若しくは半導体基板２６表面近傍に形成された拡散層１８とゲート絶縁膜３０は、ワード線ＷＬ方向では素子分離領域２８によって互いに分離されている。素子分離領域２８の高さは図１８に比べ低く形成されている点は、図１１と同様である。
【００３７】
次に、図２０に示すように、マスク絶縁膜４０を剥離した後、全面にサリサイドプロセスを実行して、第１コントロールゲート１２１,第２コントロールゲート１２２及び選択ゲートトランジスタＱsのソース・ドレイン領域を表す拡散層１８上にサリサイド膜４６を形成しても良い。尚、メモリセルトランジスタＱcn，Ｑc(n-1),Ｑc(n-2)，…の側壁部分には厚い層間絶縁膜４２を充填しても良い。
【００３８】
図１及び図２に示した構造は、図２０において、厚い層間絶縁膜４２を省略した構造に対応している。
【００３９】
（ｉ）次に、図１６の工程に引き続いて、図２１に示すように、マスク絶縁膜４０を剥離後、全面に厚い層間絶縁膜８０を堆積し、周辺部分の素子分離領域２８上において、マスクパターニング工程を経て、ビアコンタクト１２を形成し、かつワード線１４となる金属材料を形成する。このビアコンタクト１２を介して、コントロールゲート２はワード線１４に接続されている。
【００４０】
図２１は、ワード線ＷＬ方向に沿う素子断面構造に相当しており、ＩＩＩ−ＩＩＩ線方向の素子断面構造を表す図１８の構造に引き続く工程を表している。
【００４１】
尚、コントロールゲート２,第１コントロールゲート１２１,第２コントロールゲート１２２はポリシリコンに限られず、チタン、タングステン、チタン窒化物のいずれか一種あるいは複数種の積層にて形成されていても良い。この場合、ポリシリコンに比べ、薄膜化且つ低抵抗化を容易に実現することができ微細化の点で有利である。
【００４２】
或いは又、コントロールゲート２,第１コントロールゲート１２１,第２コントロールゲート１２２はポリシリコンに限られず、チタン、コバルト或いはニッケル金属のサリサイド構造であっても良い。
【００４３】
或いは又、第１コントロールゲート１２１は、タングステン（Ｗ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）或いは銅（Ｃｕ）金属からなる配線、例えばワード線ＷＬに接続されていても良い。同様に、第２コントロールゲート１２２、タングステン（Ｗ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）或いは銅（Ｃｕ）金属からなる配線、例えば選択ゲート線ＳＧＤ,ＳＧＳ等に接続されていても良い。
【００４４】
（第１の実施の形態の変形例）
本発明の第１の実施の形態の変形例の構造は、図１７に示すように、側壁ゲート６を、選択ゲートトランジスタＱsの第２ゲート間絶縁膜７２と第２コントロールゲート１２２の両側の側壁部に配置した構成を有する。側壁ゲート６を第２ゲート間絶縁膜７２と第２コントロールゲート１２２の片側の側壁部に配置する第１の実施の形態の構造に比べて、選択ゲートトランジスタの占有面積が増加するが、両側から側壁ゲート６を形成することによって、選択ゲートトランジスタＱsのゲート抵抗を低減し、カットオフ特性等の制御性能を高めることができる。
【００４５】
尚、製造方法はマスクパターンが異なるのみで、図３乃至図１６において説明した本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法と同様である。
【００４６】
図１７において、ＩＩＩ−ＩＩＩ線に沿う模式的素子断面構造は、図１８に示すように、ワード線ＷＬ方向に沿う断面構造として表される。又、ＩＩ−ＩＩ線に沿う模式的素子断面構造は、図１９に示すように、ワード線ＷＬ方向に沿う断面構造として表される。素子分離領域２８の高さは図１８に比べ低く形成されている点は、図１１と同様である。その後の製造工程も図２０乃至図２１における工程と同様であるため説明を省略する。
【００４７】
（第２の実施の形態）
本発明の第２の実施の形態に係る不揮発性半導体記憶装置の構造は、図１及び図２に示す第１の実施の形態に係る不揮発性半導体記憶装置の構と同様である。
【００４８】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法において、図３乃至図１２までの工程は共通であるため、説明を省略する。
【００４９】
（ｆ２）図１０及び図１１の工程に引き続いて、図２２に示すように、マスク絶縁膜４０の表面が露出するまで全面エッチングを行う。フローティングゲート８の表面上には、図８の工程後自然酸化膜が形成されているため、全面エッチングにおいてもフローティングゲート８の上面でエッチングを停止させることは容易であり、好ましい。但し、ゲート酸化膜より上であれば問題ない。
【００５０】
図２２において、Ｉ−Ｉ線に沿う模式的素子断面構造は、図２３に示すように表される。図２３においては、フローティングゲート８の側壁部分に側壁ゲート６が一部残されている。素子分離領域２８の表面高さが低く形成されていることによって、隣り合うゲート間でフローティングゲート８が短絡することが防止されている。もしも、素子分離領域２８の表面高さを図８においてエッチングされた領域のフローティングゲート８の上部と同程度か上部よりも高い場合には、側壁ゲート６のポリシリコンがフローティングゲート８の上部に残留し、隣り合うゲート間でフローティングゲート８が短絡するという事態が発生する。そこで、素子分離領域２８の表面高さを低く形成することと側壁ゲート６用のポリシリコンのエッチングを確実に実行することが重要である。
【００５１】
（ｇ２）次に、図２４に示すように、全面にレジスト６０を塗布後、リソグラフィー及びエッチングにより、マスク絶縁膜４０，コントロールゲート２用のポリシリコン及びゲート間絶縁膜７を除去して、メモリセルトランジスタ領域と選択ゲートトランジスタ領域を分離する。
【００５２】
（ｈ２）次に、図２５に示すように、エッチング溝１００を形成してフローティングゲート８を浅くエッチングしても良い。フローティングゲート８の上面でエッチング面を停止させることが好ましく、又エッチング面はゲート酸化膜３０よりも上で止まっていることが必要である。
【００５３】
（ｉ２）次に、図１６に示す工程と同様に、レジスト６０を除去後、フローティングゲート８用のポリシリコンをＲＩＥ等で除去し、更にイオン注入工程を経て、メモリセルトランジスタＱcn，Ｑc(n-1),Ｑc(n-2)，…及び選択ゲートトランジスタＱsの拡散層１８を形成する。
【００５４】
（ｊ２）次に、図２０に示す工程と同様に、マスク絶縁膜４０を剥離した後、全面にサリサイドプロセスを実行して、第１コントロールゲート１２１,第２コントロールゲート１２２及び選択ゲートトランジスタＱsのソース・ドレイン領域を表す拡散層１８上にサリサイド膜４６を形成しても良い。尚、メモリセルトランジスタＱcn，Ｑc(n-1),Ｑc(n-2)，…の側壁部分には厚い層間絶縁膜４２を充填しても良い。
【００５５】
図２０において、厚い層間絶縁膜４２を省略した構造に対応する図２に示す構造から明らかなように、側壁ゲート６は選択ゲートトランジスタＱsの側壁部分の片側においてのみ、第２フローティングゲート８２と第２コントロールゲート１２２間を短絡している。図１７と同様に、両側において短絡する構造を用いてもよいことは勿論である。
【００５６】
（ｋ２）次に、図１６の工程に引き続いて、図２１に示すように、マスク絶縁膜４０を剥離後、全面に厚い層間絶縁膜８０を堆積し、周辺部分の素子分離領域２８上において、マスクパターニング工程を経て、ビアコンタクト１２を形成し、かつワード線１４となる金属材料を形成する。このビアコンタクト１２を介して、コントロールゲート２はワード線１４に接続されている。
【００５７】
図２１は、ワード線ＷＬ方向に沿う素子断面構造に相当しており、ＩＩＩ−ＩＩＩ線方向の素子断面構造を表す図１８の構造に引き続く工程を表している。
【００５８】
尚、コントロールゲート２，第１コントロールゲート１２１，第２コントロールゲート１２２はポリシリコンに限られず、チタン、タングステン、チタン窒化物のいずれか一種あるいは複数種の積層にて形成されていても良い。この場合、ポリシリコンに比べ、薄膜化且つ低抵抗化を容易に実現することができ微細化の点で有利である。
【００５９】
或いは又、コントロールゲート２，第１コントロールゲート１２１，第２コントロールゲート１２２はポリシリコンに限られず、チタン、コバルト或いはニッケル金属のサリサイド構造であっても良い。
【００６０】
或いは又、第１コントロールゲート１２１は、タングステン（Ｗ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）或いは銅（Ｃｕ）金属からなる配線、例えばワード線ＷＬに接続されていても良い。同様に、第２コントロールゲート１２２は、タングステン（Ｗ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）或いは銅（Ｃｕ）金属からなる配線、例えば選択ゲート線ＳＧＤ,ＳＧＳ等に接続されていても良い。
【００６１】
（第３の実施の形態）
（ＮＡＮＤ構成）
本発明の第３の実施の形態に係る不揮発性半導体記憶装置の回路構成例として、ＮＡＮＤ構成の例を図２６に示す。図２６は、本発明の第１及び第２の実施の形態に係る不揮発性半導体記憶装置をＮＡＮＤ型メモリセルアレイとして構成した例を示す。
【００６２】
選択ゲートトランジスタにおいて、半導体基板２６上にゲート絶縁膜３０を介して第２フローティングゲート８２，第２ゲート間絶縁膜７２，第２コントロールゲート１２２が積層形成された構造を有し、側壁ゲート６によって第２フローティングゲート８２と第２コントロールゲート１２２が短絡している点は、図１乃至図２５を用いて説明した通りである。又、メモリセルトランジスタにおいて、半導体基板２６上にゲート絶縁膜３０を介して第１フローティングゲート８１，第１ゲート間絶縁膜７１，第１コントロールゲート１２１が積層形成された構造を有する点は、図１乃至図２５を用いて説明した通りである。
【００６３】
ＮＡＮＤセルユニット２４は、ｎ個のメモリトランジスタ(ＭＣ１,ｍ〜ＭＣｎ,ｍ)を、それらのソース若しくはドレイン拡散層を隣接するもの同士で共有する形で直列接続し、さらにその両端に選択ゲートトランジスタ(ＳＧ１.ｍ,ＳＧ２.ｍ)を配置することによって構成されている。ＮＡＮＤメモリセルアレイは上記ＮＡＮＤセルユニット２４をマトリクス状に配列したものである。同一列に並ぶＮＡＮＤセルユニット２４の範囲がＮＡＮＤセルブロックである。各ＮＡＮＤセルユニット２４の一方の選択ゲートトランジスタ(ＳＧ１.ｍ)のドレインはビット線(ＢＬｍ)に接続され、もう一方の選択ゲートトランジスタ(ＳＧ２.ｍ)のソースは複数のＮＡＮＤセルユニット２４で共有されるソース線(ＳＬ)に接続されている。一方、ＮＡＮＤメモリセルアレイの行方向に並ぶ複数のメモリセルトランジスタ及び選択ゲートトランジスタの制御ゲートは、それぞれ制御ゲート線（ワード線）ＷＬ及び選択ゲート線ＳＧＤ,ＳＧＳに共通接続されている。一本のワード線に接続される全メモリセルトランジスタ２５が、一括してデータ書き込みを行う範囲である。この書き込みの単位を通常、１ページと定義するが、近年では１本の制御ゲートに対して複数のページが割り当てられることがある。ＮＡＮＤセルユニット２４内にｎ個のメモリトランジスタがある場合、メモリセルブロック内の制御ゲート線本数はｎである。ビット線ＢＬ１,ＢＬ２はビット線駆動回路１に接続され、制御ゲート線ＷＬは制御ゲート線駆動回路２０に接続され、選択ゲート線は選択ゲート線駆動回路２１に接続され、ソース線は、ソース線駆動回路２２に接続されている。
【００６４】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置によれば、ＮＡＮＤ型回路構成においても、選択ゲートトランジスタにおいて、側壁ゲート６を利用する短絡構造によって、微細化が進み、フローティングゲート８が薄膜化した場合にもコンタクト抵抗を低下させ、加工が容易で歩留まりの向上を期待することができる。
【００６５】
尚、選択ゲートトランジスタの数は１個に限られず、複数個直列に接続した回路構成を備えていても良い。その場合にも、側壁ゲート６を利用する短絡構造によって、微細化が進み、フローティングゲート８が薄膜化した場合にもコンタクト抵抗を低下させ、加工が容易で歩留まりの向上を期待することができることは勿論である。
【００６６】
（第４の実施の形態）
（ＡＮＤ構成）
本発明の第４の実施の形態に係る不揮発性半導体記憶装置の回路構成例として、ＡＮＤ構成の例を図２７に示す。図２７は、本発明の第１及び第２の実施の形態に係る不揮発性半導体記憶装置をＡＮＤ型メモリセルアレイとして構成した例を示す。
【００６７】
選択ゲートトランジスタにおいて、半導体基板２６上にゲート絶縁膜３０を介して第２フローティングゲート８２，第２ゲート間絶縁膜７２，第２コントロールゲート１２２が積層形成された構造を有し、側壁ゲート６によって第２フローティングゲート８２と第２コントロールゲート１２２が短絡している点は、図１乃至図２５を用いて説明した通りである。又、メモリセルトランジスタにおいて、半導体基板２６上にゲート絶縁膜３０を介して第１フローティングゲート８１，第１ゲート間絶縁膜７１，第１コントロールゲート１２１が積層形成された構造を有する点は、図１乃至図２５を用いて説明した通りである。
【００６８】
図２７において、点線で囲まれた２３がＡＮＤセルユニットを示す。ＡＮＤセルユニット２３内において、メモリセルトランジスタＭ０〜Ｍ１５の各ドレイン領域を共通接続し、又各ソース領域を共通接続している。即ち、図２７に示されるようにＡＮＤ型フラッシュメモリのメモリセルユニットでは、メモリセルトランジスタＭ０〜Ｍ１５が並列に接続され、その一方側に１つのビット線側選択トランジスタＳＧ１、他方側に１つのソース線側選択トランジスタＳＧ２が接続されている。各メモリセルトランジスタＭ０〜Ｍ１５のゲートには、ワード線ＷＬ０〜ＷＬ１５がそれぞれ１対１で接続されている。ビット線側選択トランジスタＳＧ１のゲートには、選択ゲート線ＳＧＤが接続されている。ソース線側選択トランジスタＳＧ２のゲートには、選択ゲート線ＳＧＳが接続されている。ビット線側選択トランジスタＳＧＳ１のドレインは、データ線であるビット線ＢＬに接続されている。ソース線側選択トランジスタＳＧ２のソースは、ソース線ＳＬに接続されている。
【００６９】
本発明の第４の実施の形態に係る不揮発性半導体記憶装置によれば、ＡＮＤ型回路構成においても、選択ゲートトランジスタにおいて、側壁ゲート６を利用する短絡構造によって、微細化が進み、フローティングゲート８が薄膜化した場合にもコンタクト抵抗を低下させ、加工が容易で歩留まりの向上を期待することができる。
【００７０】
選択トランジスタのカットオフ特性を確保するためには、選択ゲートトランジスタの数は１個に限られず複数個直列接続する構成としても良いことはもちろんである。その場合にも、側壁ゲート６を利用する短絡構造によって、微細化が進み、フローティングゲート８が薄膜化した場合にもコンタクト抵抗を低下させ、加工が容易で歩留まりの向上を期待することができることは勿論である。
【００７１】
（第５の実施の形態）
（ＮＯＲ構成）
本発明の第５の実施の形態に係る不揮発性半導体記憶装置の回路構成例として、分割ビットライン（ＤＩ）ＮＯＲ構成の例を図２８に示す。図２８は、本発明の第１及び第２の実施の形態に係る不揮発性半導体記憶装置をＮＯＲ型メモリセルアレイとして構成した例を示す。
【００７２】
選択ゲートトランジスタにおいて、半導体基板２６上にゲート絶縁膜３０を介して第２フローティングゲート８２，第２ゲート間絶縁膜７２，第２コントロールゲート１２２が積層形成された構造を有し、側壁ゲート６によって第２フローティングゲート８２と第２コントロールゲート１２２が短絡している点は、図１乃至図２５を用いて説明した通りである。又、メモリセルトランジスタにおいて、半導体基板２６上にゲート絶縁膜３０を介して第１フローティングゲート８１，第１ゲート間絶縁膜７１，第１コントロールゲート１２１が積層形成された構造を有する点は、図１乃至図２５を用いて説明した通りである。
【００７３】
図２８において、点線で囲まれた２７がＮＯＲセルユニットを示す。ＮＯＲセルユニット２７内において、隣接する２つのメモリセルトランジスタの共通ソース領域はソース線ＳＬに接続され、共通ドレイン領域はビット線ＢＬに接続されている。ＮＡＮＤ型構成に比べ高速読み出しができるという特徴を有する。
【００７４】
本発明の第５の実施の形態に係る不揮発性半導体記憶装置によれば、ＮＯＲ型回路構成においても、選択ゲートトランジスタにおいて、側壁ゲート６を利用する短絡構造によって、微細化が進み、フローティングゲート８が薄膜化した場合にもコンタクト抵抗を低下させ、加工が容易で歩留まりの向上を期待することができる。
【００７５】
選択トランジスタのカットオフ特性を確保するためには、選択ゲートトランジスタの数は１個に限られず複数個直列接続する構成としても良いことはもちろんである。その場合にも、側壁ゲート６を利用する短絡構造によって、微細化が進み、フローティングゲート８が薄膜化した場合にもコンタクト抵抗を低下させ、加工が容易で歩留まりの向上を期待することができることは勿論である。
【００７６】
（第６の実施の形態）
（システムブロック構成例）
本発明の第１乃至第３の実施の形態に係る不揮発性半導体記憶装置のシステムブロック構成例は、図２９に示すように、ＮＡＮＤ型フラッシュメモリセルアレイ３０３と、ビット線制御回路３０１と、ロウデコーダ３１０と、カラムデコーダ３０２と、昇圧回路３１１とから構成される。ＮＡＮＤ型フラッシュメモリセルアレイ３０３には、図２６において説明したＮＡＮＤ型メモリセルアレイを適用することができる。即ち、ＮＡＮＤ型フラッシュメモリセルアレイ３０３には、積層スタックゲート型構造を基本メモリセルトランジスタとして有するのＮＡＮＤセルユニット２４が行方向及び列方向にマトリックス状に配置され、コントロールゲート２の接続されたワード線ＷＬ１〜ＷＬｎ、ビット線ＢＬ１〜ＢＬｍ、選択ゲート線ＳＧＤ,ＳＧＳ及びソース線ＳＬ等が配線されている。このＮＡＮＤ型フラッシュメモリセルアレイ３０３には、ビット線制御回路３０１及びロウデコーダ３１０が接続されている。ビット線制御回路３０１は書き込みデータのラッチ、読み出し時のセンス動作等を行う回路である。このビット線制御回路３０１には、カラムアドレス信号をデコードしてＮＡＮＤセルユニットの列を選択するためのカラムデコーダ３０２が接続されている。昇圧回路３１１は、電源電圧から、書き込み電圧Ｖpgm、異なる複数の中間電圧Ｖpass1〜Ｖpassn、ビット線電圧Ｖbl等を発生する。ロウデコーダ３１０は、昇圧回路３１１に制御信号ＲＤＳを供給し、書き込み電圧Ｖpgm及び中間電圧Ｖpass1〜Ｖpassnを受ける。尚、複数の中間電圧Ｖpass1〜Ｖpassnは、本発明の実施の形態に係る不揮発性半導体記憶装置の書き込み動作、読み出し動作、消去動作において使用する電圧であって、主としてワード線ＷＬ１〜ＷＬｎ等に印加する電圧である。このロウデコーダ３１０は、ロウアドレス信号をデコードし、昇圧回路３１１から供給された電圧に基づいて、上記ＮＡＮＤ型フラッシュメモリセルアレイ３０３中のメモリセルトランジスタを選択するための書き込み電圧Ｖpgm,中間電圧Ｖpass1〜Ｖpassn、選択ゲート線ＳＧＳに印加する電圧Ｖsgs,選択ゲート線ＳＧＤに印加する電圧Ｖsgd、ソース線に印加する電圧Ｖsl等のデコード信号を出力する。これによって、上記ＮＡＮＤ型フラッシュメモリセルアレイ３０３中のワード線、選択
ゲート線が選択される。更に、ビット線制御回路３０１は昇圧回路３１１からビット線電圧Ｖblを受け、カラムデコーダ３０２で選択されたＮＡＮＤセルユニットの列に供給する。尚、図２９は必要な最小限の回路のみを示しており、他にもアドレスバッファ、データ入出力バッファ、及びタイミング発生回路等が必要であるが、記載を省略している。
【００７７】
（第７の実施の形態）
本発明の第１乃至第６の実施の形態に係る不揮発性半導体記憶装置の応用例を本発明の第７の実施の形態として図３０に示す。図３０は、本実施の形態に係るフラッシュメモリ装置及びシステムの主要構成要素の概略的なブロック図である。図に示すように、フラッシュメモリシステム１４２はホストプラットホーム１４４、及びユニバーサル・シリアル・バス（ＵＳＢ）フラッシュ装置１４６より構成される。
【００７８】
ホストプラットホーム１４４は、ＵＳＢケーブル１４８を介して、ＵＳＢフラッシュ装置１４６へ接続されている。ホストプラットホーム１４４は、ＵＳＢホストコネクタ１５０を介してＵＳＢケーブル１４８に接続し、ＵＳＢフラッシュ装置１４６はＵＳＢフラッシュ装置コネクタ１５２を介してＵＳＢケーブル１４８に接続する。ホストプラットホーム１４４は、ＵＳＢバス上のパケット伝送を制御するＵＳＢホスト制御器１５４を有する。
【００７９】
ＵＳＢフラッシュ装置１４６は、ＵＳＢフラッシュ装置１４６の他の要素を制御し、かつＵＳＢフラッシュ装置１４６のＵＳＢバスへのインタフェースを制御するＵＳＢフラッシュ装置制御器１５６と、ＵＳＢフラッシュ装置コネクタ１５２と、本発明の第１乃至第６の実施の形態に係る不揮発性半導体記憶装置で構成された少なくとも一つのフラッシュメモリモジュール１５８を含む。
【００８０】
ＵＳＢフラッシュ装置１４６がホストプラットホーム１４４に接続されると、標準ＵＳＢ列挙処理が始まる。この処理において、ホストプラットホーム１４４は、ＵＳＢフラッシュ装置１４６を認知してＵＳＢフラッシュ装置１４６との通信モードを選択し、エンドポイントという、転送データを格納するＦＩＦＯバッファを介して、ＵＳＢフラッシュ装置１４６との間でデータの送受信を行う。ホストプラットホーム１４４は、他のエンドポイントを介してＵＳＢフラッシュ装置１４６の脱着等の物理的、電気的状態の変化を認識し、受け取るべきパケットがあれば、それを受け取る。
【００８１】
ホストプラットホーム１４４は、ＵＳＢホスト制御器１５４へ要求パケットを送ることによって、ＵＳＢフラッシュ装置１４６からのサービスを求める。ＵＳＢホスト制御器１５４は、ＵＳＢケーブル１４８上にパケットを送信する。ＵＳＢフラッシュ装置１４６がこの要求パケットを受け入れたエンドポイントを有する装置であれば、これらの要求はＵＳＢフラッシュ装置制御器１５６によって受け取られる。
【００８２】
次に、ＵＳＢフラッシュ装置制御器１５６は、フラッシュメモリモジュール１５８から、あるいはフラッシュメモリモジュール１５８へ、データの読み出し、書き込み、あるいは消去等の種々の操作を行う。それとともに、ＵＳＢアドレスの取得等の基本的なＵＳＢ機能をサポートする。ＵＳＢフラッシュ装置制御器１５６は、フラッシュメモリモジュール１５８の出力を制御する制御ライン１６０を介して、また、例えば、チップイネーブル信号ＣＥ等の種々の他の信号や読み取り書き込み信号を介して、フラッシュメモリモジュール１５８を制御する。また、フラッシュメモリモジュール１５８は、アドレスデータバス１６２によってもＵＳＢフラッシュ装置制御器１５６に接続されている。アドレスデータバス１６２は、フラッシュメモリモジュール１５８に対する読み出し、書き込みあるいは消去のコマンドと、フラッシュメモリモジュール１５８のアドレス及びデータを転送する。
【００８３】
ホストプラットホーム１４４が要求した種々の操作に対する結果及び状態に関してホストプラットホーム１４４へ知らせるために、ＵＳＢフラッシュ装置１４６は、状態エンドポイント（エンドポイント０）を用いて状態パケットを送信する。この処理において、ホストプラットホーム１４４は、状態パケットがないかをチェックし（ポーリング）、ＵＳＢフラッシュ装置１４６は、新しい状態メッセージのパケットが存在しない場合に空パケットを、あるいは状態パケットそのものを返す。
【００８４】
以上、ＵＳＢフラッシュ装置１４６の様々な機能を実現可能である。上記ＵＳＢケーブル１４８を省略し、コネクタ間を直接接続することも可能である。
【００８５】
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態及び運用技術が明らかとなろう。したがって、本発明の技術範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。その他、本発明の要旨を逸脱しない範囲で、様々に変形して実施することができる。本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。
【図面の簡単な説明】
【００８６】
【図１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の模式的平面パターン構成図。
【図２】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の模式的素子断面構造図。
【図３】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的素子断面構造図。
【図４】図３のＩ−Ｉ線に沿う模式的素子断面構造図。
【図５】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造図。
【図６】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造図。
【図７】図６のＩ−Ｉ線に沿う模式的素子断面構造図。
【図８】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造図。
【図９】図８のＩ−Ｉ線に沿う模式的素子断面構造図。
【図１０】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造図。
【図１１】図１０のＩ−Ｉ線に沿う模式的素子断面構造図。
【図１２】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程の変形例を示す模式的断面構造図。
【図１３】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造図。
【図１４】図１３のＩ−Ｉ線に沿う模式的素子断面構造図。
【図１５】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造図。
【図１６】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造図。
【図１７】本発明の第１の実施の形態の変形例に係る不揮発性半導体記憶装置及びその製造方法の一工程を示す模式的断面構造図。
【図１８】図１６又は図１７のＩＩＩ―ＩＩＩ線に沿う模式的素子断面構造図。
【図１９】図１６又は図１７のＩＩ―ＩＩ線に沿う模式的素子断面構造図。
【図２０】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造図。
【図２１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造図。
【図２２】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的素子断面構造図。
【図２３】図２２のＩ−Ｉ線に沿う模式的素子断面構造図。
【図２４】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的素子断面構造図。
【図２５】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的素子断面構造図。
【図２６】本発明の第３の実施の形態に係る不揮発性半導体記憶装置のＮＡＮＤ回路構成例を示す図。
【図２７】本発明の第４の実施の形態に係る不揮発性半導体記憶装置のＡＮＤ回路構成例を示す図。
【図２８】本発明の第５の実施の形態に係る不揮発性半導体記憶装置のＮＯＲ回路構成例を示す図。
【図２９】本発明の第６の実施の形態に係る不揮発性半導体記憶装置のシステムブロック構成例を示す図。
【図３０】本発明の第７の実施の形態であって、本発明の第１乃至第６の実施の形態に係る不揮発性半導体記憶装置の応用例。
【図３１】従来型ＮＡＮＤ型不揮発性半導体記憶装置の模式的平面パターン構成図。
【図３２】図３１において、ＩＶ−ＩＶ線に沿う模式的素子断面構造図。
【符号の説明】
【００８７】
１…ビット線駆動回路
２…コントロールゲート（ＣＧ）
６…側壁ゲート
７…ゲート間絶縁膜（アルミナ膜）
８…フローティングゲート（ＦＧ）
９…エッチング溝
１０…ポリシリコンコンタクト
１２…ビアコンタクト
１４…ワード線
１８…拡散層
２０…コントロールゲート線駆動回路
２１…選択ゲート線駆動回路
２２…ソース線駆動回路
２３…ＡＮＤセルユニット
２４…ＮＡＮＤセルユニット
２５…１本のワード線に接続される全メモリセルトランジスタ
２６…ｐウェル若しくは半導体基板
２７…ＮＯＲセルユニット
２８…素子分離領域（ＳＴＩ）
３０…ゲート絶縁膜（トンネル絶縁膜）
４０…マスク絶縁膜
４２，８０…厚い層間絶縁膜
４６…サリサイド膜
６０…レジスト
７１…第１ゲート間絶縁膜
７２…第２ゲート間絶縁膜
８１…第１フローティングゲート
８２…第２フローティングゲート
９１…第１側壁ゲート酸化膜
９２…第２側壁ゲート酸化膜
１００…エッチング溝
１２１…第１コントロールゲート
１２２…第２コントロールゲート
１４２…フラッシュメモリシステム
１４４…ホストプラットホーム
１４６…ＵＳＢフラッシュ装置
１４８…ＵＳＢケーブル
１５０…ＵＳＢホストコネクタ
１５２…ＵＳＢフラッシュ装置コネクタ
１５４…ＵＳＢホスト制御器
１５６…ＵＳＢフラッシュ装置制御器
１５８…フラッシュメモリモジュール
１６０…制御ライン
１６２…アドレスデータバス
３０１…ビット線制御回路
３０２…カラムデコーダ
３０３…ＮＡＮＤ型フラッシュメモリセルアレイ
３１０…ロウデコーダ
３１１…昇圧回路
ＭＣ,ＭＣ１.１,ＭＣ２．１,…,ＭＣｎ.１,…，ＭＣ１.ｍ,ＭＣ２．ｍ,…,ＭＣｎ.ｍ…,Ｑcn,Ｑc(n-1),Ｑc(n-2),Ｑc(n-3),…,…メモリセルトランジスタ
Ｑs…選択ゲートトランジスタ
ＳＧ１,ＳＧ１．１,ＳＧ１．ｍ…ビット線側選択ゲートトランジスタ
ＳＧ２,ＳＧ２．１,ＳＧ２．ｍ…ソース線側選択ゲートトランジスタ
ＳＧＤ,ＳＧＳ,ＳＧＤ１,ＳＧＤ２…選択ゲート線
ＢＬ,ＢＬ０,ＢＬ１,ＢＬ２…,ＢＬｍ…ビット線
ＷＬ,ＷＬ０,ＷＬ１,ＷＬ２,ＷＬ３,ＷＬｋ−１,ＷＬｋ,ＷＬｋ＋１,ＷＬｎ−１,ＷＬｎ…ワード線
ＳＬ…ソース線
Ｖbl…ビット線電圧
Ｖpgm…書き込み電圧
Ｖpass,Ｖpass1〜Ｖpassn…中間電圧
Ｖsgs…選択ゲート線ＳＧＳに印加する電圧
Ｖsgd…選択ゲート線ＳＧＤに印加する電圧
Ｖsl…ソース線ＳＬに印加する電圧
ＲＤＳ…制御信号
ＡＡi,ＡＡi+1…活性領域
ＳＴＩ…素子分離領域
【図１】
2005259898.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2005259898.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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