(57)【要約】【課題】ソース・ドレイン領域及びゲート絶縁膜に接触するゲート電極がシリサイドで構成されたショットキーソース・ドレイントランジスタのしきい値電圧の低下を図る。【解決手段】ｐ型シリコン層２３上に形成されたＺｒＯ2 からなるゲート絶縁膜１４と、ゲート絶縁膜１４上に形成された、仕事関数が前記半導体層のバンドギャップの略中央の値より伝導帯側に位置するＥｒシリサイドで構成されたゲート電極２５と、ｐ型シリコン層２３を挟むように形成され、Ｅｒシリサイドで構成されたソース・ドレイン領域２７とを具備する。【選択図】    図１
2005209782.tif 000002
【特許請求の範囲】
【請求項１】
シリコンを含む半導体基板と、
この半導体基板に形成されたｐ型半導体活性領域と、
このｐ型半導体活性領域上に形成されたＺｒ及びＨｆの少なくとも一方を含む第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に接触形成された、シリコンと第１の金属材料とを含み、仕事関数が前記ｐ型半導体活性領域のバンドギャップの略中央の値より小さい第１のシリサイドで構成された第１のゲート電極と、
前記ｐ型半導体活性領域を挟むように形成された、シリコンと前記第１の金属材料とを含む第２のシリサイドで構成された第１のソース領域及び第１のドレイン領域とを具備してなることを特徴とする半導体装置。
【請求項２】
前記第１のゲート絶縁膜は、ＨｆＯ2 ，ＺｒＳｉＯ4，ＺｒＯ2 ，ＨｆＳｉＯ4の何れかであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の金属材料は、Ｅｒ，Ｙｂ，Ｙ，Ｇｄ，Ｄｙ，Ｈｏ，及びＬａを含むグループから一つ以上選ばれることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記半導体基板に形成されたｎ型半導体活性領域と、
このｎ型半導体活性領域上に形成された第２のゲート絶縁膜と、
この第２のゲート絶縁膜上に接触形成された、シリコンと第２の金属材料とを含み、仕事関数が前記ｎ型半導体活性領域のバンドギャップの略中央の値より高い第３のシリサイドで構成された第２のゲート電極と、
前記ｎ型半導体活性領域を挟むように形成され、シリコンと前記第２の金属材料とを含む第４のシリサイドで構成された第２のソース領域及び第２のドレイン領域とを具備してなることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第２の金属材料は、Ｐｔ，Ｐｄ，及びＩｒを含むグループから一つ以上選ばれることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ショットキーソース・ドレイン領域を有する半導体装置に関する。
【背景技術】
【０００２】
電界効果トランジスタのソース・ドレイン領域部分を不純物の拡散層でなく、メタルで形成するショットキーソース・ドレイントランジスタ技術が提案されている。ゲートの空乏化を防止し、トランジスタを高性能化するため、メタルゲート技術が研究されている。
【０００３】
ショットキーソース・ドレイントランジスタとメタルゲート技術を組み合わせた例が報告されている（非特許文献１）。非特許文献１では、ポリシリコンゲートを通常のプロセスで形成後、ソース・ドレインをイオン注入と高温活性化熱工程で形成し、ソース・ドレイン表面にシリサイドを形成する際に、全てのポリシリコンゲートをシリサイド化（fully-silicided）している。非特許文献１には、ＣｏＳｉ2ゲートやＮｉＳｉゲートのトランジスタを試作した報告がなされている。しかしながら、ＣｏＳｉ2やＮｉＳｉは仕事関数がＳｉのバンドギャップの中央付近に位置しており、トランジスタの閾値電圧が大きくなってしまう問題点があった。
【非特許文献１】B. Tavel et al., IEDM technical digest., pp.825-828 (2001)
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、ソース・ドレイン領域及びゲート絶縁膜に接触するゲート電極がシリサイドで構成されたショットキーソース・ドレイントランジスタのしきい値電圧の低下を図り得る半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
本発明は、上記目的を達成するために以下のように構成されている。  
本発明の一例に係わる半導体装置は、シリコンを含む半導体基板と、この半導体基板に形成されたｐ型半導体活性領域と、このｐ型半導体活性領域上に形成されたＺｒ及びＨｆの少なくとも一方を含む第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に接触形成された、シリコンと第１の金属材料とを含み、仕事関数が前記ｐ型半導体活性領域のバンドギャップの略中央の値より小さい第１のシリサイドで構成された第１のゲート電極と、前記ｐ型半導体活性領域を挟むように形成された、シリコンと前記第１の金属材料とを含む第２のシリサイドで構成された第１のソース領域及び第１のドレイン領域とを具備してなることを特徴とする。
【発明の効果】
【０００６】
以上説明したように本発明によれば、ソース・ドレイン領域及びゲート絶縁膜に接触するゲート電極がシリサイドで構成されたショットキーソース・ドレイントランジスタのしきい値電圧の低下を図り得る半導体装置を実現することができる。
【発明を実施するための最良の形態】
【０００７】
本発明の実施の形態を以下に図面を参照して説明する。
【０００８】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる半導体装置の構成を示す断面図である。図１に示すように、ｎ型電界効果トランジスタ２０及びｐ型電界効果トランジスタ３０が形成されている。ｎ型電界効果トランジスタ２０及びｐ型電界効果トランジスタ３０は、Ｓｉ支持基板１１上に埋め込み酸化膜１２及びシリコン層２３，３３が積層されたＳＯＩ基板に形成されている。
【０００９】
先ず、ｎ型電界効果トランジスタ２０の構成について説明する。ｐ型シリコン層（半導体層，ｐ型半導体活性領域）２３上にゲート絶縁膜（第１のゲート絶縁膜）１４及び第１のゲート電極２５が形成されている。第１のゲート電極２５の材料は、材料の仕事関数がシリコン層２３，３３のバンドギャップの略中央の値より小さいものを用いる。本実施形態では、Ｅｒシリサイドを用いている。
【００１０】
第１のゲート電極２５の側壁にスペーサ１６が形成されている。埋め込み酸化膜１２
上に第１のゲート電極２５を挟むように、Ｅｒシリサイドからなる第１のソース・ドレイン領域２７が形成されている。ｐ型シリコン層２３と第１のソース・ドレイン領域２７との接合はショットキー接合である。
【００１１】
次に、ｐ型電界効果トランジスタ３０の構成について説明する。ｎ型シリコン層３３上にゲート絶縁膜（第２のゲート絶縁膜）１４及び第２のゲート電極３５が形成されている。第２のゲート電極３５の材料は、材料の仕事関数がシリコン層２３，３３のバンドギャップの略中央の値より高いものを用いる。本実施形態では、例えばＰｔシリサイドを用いている。
【００１２】
第２のゲート電極３５の側壁にスペーサ１６が形成されている。埋め込み酸化膜１２上に第２のゲート電極３５を挟むように、Ｐｔシリサイドからなる第２のソース・ドレイン領域３７が形成されている。第２のソース・ドレイン領域３７とｎ型シリコン層３３との接合はショットキー接合である。
【００１３】
本実施形態では、第１のゲート電極２５に低仕事関数のメタルシリサイドを用いているのでゲート絶縁膜１４に特定の絶縁膜を用いる。一般的に仕事関数が小さいメタル材料は、反応性が強い。その結果、低仕事関数のメタル材料は、以前からゲート絶縁膜としてよく用いられているＳｉＯ2 と容易に反応する。反応の結果、ゲート絶縁膜の信頼性が低くなる。
【００１４】
本発明者らはシリサイドとＳｉＯ2との反応における生成熱の変化量を求め、反応可能性を熱力学的に見積もった。生成熱の変化量は以下のようにして求める。ＳｉＯ2 とＭｅＳｉx（ＣｏＳｉ2 ，ＮｉＳｉ，ＰｔＳｉ，ＥｒＳｉ2 ）とが反応し、ＭｅＯy とＳｉとが生成される化学反応式を考える。
【００１５】
ＳｉＯ2＋ＭｅＳｉx→  ＭｅＯy ＋Ｓｉ
この反応式において各辺の生成熱を計算する。右辺の生成熱から左辺の生成熱を引いた値が生成熱の変化量ΔＨｆ（ｋｃａｌ／ｇ・ａｔｏｍ）である。変化量が大きいほど反応しにくいことを示している。
【００１６】
図２に、ＳｉＯ2 とシリサイドとの反応の生成熱の変化量を示す。図２から明らかなように、ｐ型ＭＩＳＦＥＴに用いられるＣｏＳｉ2 ，ＮｉＳｉ，ＰｔＳｉは変化量ΔＨｆが大きく、反応しにくいことが分かる。よって、ＣｏＳｉ2,ＮｉＳｉ，ＰｔＳｉがゲート電極に用いられる場合には問題が無い。
【００１７】
一方、第１のゲート電極２５として用いたＥｒＳｉ2とＳｉＯ2との生成熱の変化量ΔＨｆは小さく、反応しやすいことが分かる。従って、ＥｒＳｉ2 とＳｉＯ2 とを組み合わせて用いることは困難である。そこで、低仕事関数のメタルシリサイドと反応しにくいゲート絶縁膜材料を選択する必要がある。
【００１８】
シリサイドとＳｉＯ2と同様に、メタルシリサイド（ＥｒＳｉ2）と各種絶縁膜（ＳｉＯ2 ，ＨｆＯ2 ，ＺｒＯ2 ，ＴｉＯ2 ，Ｔａ2Ｏ5）との反応について生成熱の変化量を求めた。求められた結果を図３に示す。図３から明らかなように、ＴｉＯ2やＴａ2Ｏ5は低仕事関数メタルシリサイドＥｒＳｉ2と反応しやすく、不利である。一方、ＨｆＯ2、ＺｒＯ2系の高誘電体膜は、熱力学的に安定で、ＳｉＯ2に比べて低仕事関数メタルシリサイドＥｒＳｉ2と反応しにくい。本実施形態の半導体装置では、ゲート絶縁膜として、ＨｆＯ2、ＺｒＯ2系の高誘電体膜を用いる。ＨｆＯ2、ＺｒＯ2系の高誘電体膜としては、例えばＨｆＯ2 ，ＺｒＳｉＯ4，ＺｒＯ2 ，ＨｆＳｉＯ4がある。
【００１９】
なお、仕事関数がＳｉのバンドギャップの略中央の値より小さい材料として、Ｙｂ，Ｙ，Ｇｄ，Ｄｙ，Ｈｏ，Ｌａ，Ｅｒのシリサイドがある。より具体的には、ＹｂＳｉ2，ＹＳｉ2，ＹＳｉ，ＧｄＳｉ2，ＤｙＳｉ2，ＨｏＳｉ2，ＬａＳｉ2，ＬａＳｉ，又はＥｒＳｉ1.7 である。これらの材料とＨｆＯ2、ＺｒＯ2との化学反応式における反応熱の変化量は、ＥｒＳｉ2 の場合とほぼ同じである。よって、ｎ型ＭＩＳＦＥＴのゲート電極としてＹｂ，Ｙ，Ｇｄ，Ｄｙ，Ｈｏ，Ｌａ及びＥｒを含むグループから選ばれた一つ以上の金属材料を含むシリサイドを用いても良い。
【００２０】
また、仕事関数がＳｉのバンドギャップの略中央の値より高い材料としてＰｄ2Ｓｉ，ＰｄＳｉ，ＩｒＳｉ，ＩｒＳｉ2，ＩｒＳｉ3，ＰｔＳｉがある。よって、ｐ型電界効果トランジスタのゲート電極及びソース・ドレイン領域に、Ｐｄ，Ｉｒ，及びＰｔを含むグループから選ばれた一つ以上の金属材料を含むシリサイドを用いても良い。
【００２１】
次に、上述した半導体装置の製造工程を図４（ａ）〜図５（ｇ）を参照して説明する。図４，図５は、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図である。
【００２２】
まず、シリコン層の厚さが２０ｎｍ程度のＳＯＩ基板を用意する。ＳＯＩ基板のシリコン層に通常のＬＳＩプロセスを用いて、素子分離（ＳＴＩまたはメサ）構造を形成する。図４（ａ）に示すように、ｎ型電界効果トランジスタ及びｐ型電界効果トランジスタが形成される領域にそれぞれｐ型シリコン層２３，ｎ型シリコン層３３を形成する。ｐ型シリコン層２３及びｎ型シリコン層３３上にゲート絶縁膜（ＨｆＯ2 ）１４を形成する。ゲート絶縁膜１４上にポリシリコン層４１を堆積する。
【００２３】
図４（ｂ）に示すように、ポリシリコン層４１及び及びゲート絶縁膜１４をゲート電極形状にパターニングする。図１４（ｃ）に示すように、ポリシリコン層４１の側壁に幅１０ｎｍ程度のスペーサ１６を形成する。スペーサ１６は、絶縁膜を堆積した後、ＲＩＥ等の異方性エッチングを行って形成される。
【００２４】
図４（ｄ）に示すように、ｎ型電界効果トランジスタの形成領域に膜厚２０ｎｍ程度のエルビウム（Ｅｒ）膜４２を選択形成する。この工程では、全面にＥｒ膜を堆積し、ｎ型電界効果トランジスタ形成領域のＥｒ膜表面にリソグラフィ技術を用いてレジスト膜を形成し、硝酸溶液でｐ型電界効果トランジスタ形成領域のＥｒ膜をエッチングする。エッチング後、レジスト膜を除去する。
【００２５】
図５（ｅ）に示すように、４００℃程度のアニール処理により、Ｅｒ膜４２とポリシリコン層４１及びｐ型シリコン層２３とを反応させて、第１のゲート電極（Ｅｒシリサイド）２５及び第１のソース・ドレイン領域（Ｅｒシリサイド）２７を形成する。このとき、ポリシリコン層４１と、ソース・ドレイン領域のｐ型シリコン層２３が全て（上から下まで）シリサイド化されるようにデバイス構造、プロセス条件を最適化する。未反応のＥｒ膜４２が残っていれば、硝酸溶液によりＥｒ膜４２を選択エッチングする。
【００２６】
図５（ｆ）に示すように、ｐ型電界効果トランジスタの形成領域に膜厚２０ｎｍ程度のプラチナ（Ｐｔ）膜４３を選択形成する。この工程では、全面にＰｔ膜を堆積し、ｐ型電界効果トランジスタ形成領域のＰｔ膜表面にリソグラフィ技術を用いてレジスト膜を形成し、王水（塩酸と硝酸の混合液）でｎ型電界効果トランジスタ形成領域のＰｔ膜をエッチングする。エッチング後、レジスト膜を除去する。
【００２７】
図５（ｇ）に示すように、４００℃程度のアニール処理により、Ｐｔ膜４３とポリシリコン層４１及びｎ型シリコン層３３とを反応させて、第２のゲート電極（Ｐｔシリサイド）３５及び第２のソース・ドレイン領域（Ｐｔシリサイド）３７を形成する。このとき、ポリシリコン層４１と、ソース・ドレイン領域のｎ型シリコン層３３が全てシリサイド化されるようにデバイス構造、プロセス条件を最適化する。未反応のＰｔ膜４３が残っていれば、４００℃程度でＰｔシリサイド３５，３７の表面を薄く酸化した後、王水エッチングにより、未反応のＰｔを選択除去する
この後は通常のＬＳＩ製造プロセスと同様である。すなわち、層間絶縁膜ＴＥＯＳ等をＣＶＤで堆積し、ソース／ドレインおよびゲート電極上にコンタクトホールを開孔し、上層金属配線（例えばＡｌ配線）をデュアルダマシン法等にて形成する(図示せず)。
【００２８】
本実施形態では、ｎ型電界効果トランジスタを形成した後にｐ型電界効果トランジスタを形成したが、ｐ型電界効果トランジスタを形成した後にｎ型電界効果トランジスタを形成しても良い。
【００２９】
上述した本実施例の構成によれば、以下の効果が得られる。
【００３０】
ｎ型電界効果トランジスタのゲート電極に、仕事関数がＳｉのバンドギャップの略中央の値より小さいＥｒシリサイドを用いることによって、しきい値電圧を下げることができる。また、ｐ型電界効果トランジスタのゲート電極に、仕事関数がＳｉのバンドギャップの略中央の値より高いＰｔシリサイドを用いることによって、しきい値電圧を下げることができる。また、Ｅｒシリサイドからなるゲート電極とゲート絶縁膜との反応性が低くなり、ゲート絶縁膜の信頼性を向上させることができる。
【００３１】
更に、ゲート電極、ソース・ドレイン領域全てがシリサイドで形成されるため、イオン注入、高温熱工程の必要が無く、高誘電体膜が結晶化しにくく、ゲートリーク電流が低減する。すなわち、低いしきい値電圧のメタルゲートと低いコンタクト抵抗のショットキーソース・ドレイン領域とが容易、且つ信頼性の高い製造プロセスで、同時に形成できる。イオン注入、高温熱工程がないから、
（第２の実施形態）
ゲートポリシリコンの厚さをシリコン層の厚さよりも大幅に厚く形成された場合を考える。ポリシリコン層を全部シリサイド化するために必要な膜厚の金属膜を堆積してシリサイド化反応を行うと、ソース・ドレイン領域ではメタルが過剰になりシリサイドが金属リッチな組成になる。例えばＥｒＳｉの場合を考えると、Ｅｒリッチのシリサイドは硝酸で容易にエッチングされるため、未反応のＥｒを除去するときに同時にソース・ドレインのシリサイドも除去されてしまう危険がある（選択エッチングができなくなる）。
【００３２】
本実施形態では、ソース・ドレインの高さを実質的に持ち上げて上述した問題を回避する方法を説明する。
【００３３】
ポリシリコンゲート、側壁スペーサをパターニングする。図６（ａ）に示すように、ポリシリコン層４１の表面を酸化することによりシリコン酸化膜５１を形成する。露出するｐ型シリコン層２３の表面に単結晶シリコン膜５２をエピタキシャル成長させる。単結晶シリコン膜５２の上面の高さは、ポリシリコン層４１の上面の高さと同程度にする。
【００３４】
シリコン酸化膜５１を選択除去し、Ｅｒ膜を堆積する。アニールしてゲート電極２５及びソース・ドレイン領域２７を形成する。この時、シリコン層２３及び単結晶シリコン膜５２の合計厚さとポリシリコン層４１との厚さが同程度なので、ゲート電極２５の組成とソース・ドレイン領域２７との組成が同等になる。その結果、不要な金属膜を選択エッチングする際、ソース・ドレイン領域２７が除去されにくい。
【００３５】
本実施形態の場合、ポリシリコン膜と単結晶シリコン膜との高さがほぼ同じなので、シリサイド化の際に、ブリッジングが生じる場合がある。ブリッジングは、表面をＣＭＰで研磨することで防止できる。
【００３６】
本実施形態の構成によれば、メタルリッチ・シリサイドの形成を避けつつ、第１の実施形態と同様の効果が得られる。
【００３７】
（第３の実施形態）
図７は、本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図である。図７に示すように、第２の実施形態の構造に加えて、ソース・ドレイン領域２７とｐ型シリコン層２３との間に低濃度のｎ型エクステンション領域６８が形成されている。また、ソース・ドレイン領域３７とｎ型シリコン層３３との間にｐ型エクステンション領域７８が形成されている。
【００３８】
本実施形態の構成によれば、エクステンション領域６８，７８が形成されていることにより、ショットキー接合部の電界が大きくなり、ショットキーコンタクトの抵抗が低減される。すなわち、駆動電流を増大させることができる。なお、第１の実施形態の構成に、エクステンション領域を付加しても良い。
【００３９】
さらに、本発明は、上記実施形態に限定されるものではない。例えば、各実施形態ではＳＯＩ基板を用いたが、シリコン単結晶基板を用いることも可能である。また、半導体層としてはＳｉＧｅや歪みＳｉ、歪みＳｉＧｅを用いることもできる。
【００４０】
ｐ型電界効果トランジスタのゲート電極とゲート絶縁膜とは反応性が低いので、ゲート絶縁膜にＨｆ，又はＺｒを含む材料を用いなくても良い。但し、ｎ型電界効果トランジスタ及びｐ型電界効果トランジスタの絶縁膜を同じ材料にすると、同時に形成できる。よって、製造工程上の観点からは、ｎ型電界効果トランジスタ及びｐ型電界効果トランジスタの絶縁膜を同じ材料にすることが好ましい。
【００４１】
このように、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００４２】
【図１】第１の実施形態に係わる半導体装置の構成を示す断面図。
【図２】シリサイドとＳｉＯ2 との反応可能性を示す図。
【図３】ＥｒＳｉ2 と各種絶縁膜との反応可能性を示す図。
【図４】第１の実施形態に係わる半導体装置の製造工程を示す図。
【図５】第１の実施形態に係わる半導体装置の製造工程を示す図。
【図６】第２の実施形態に係わる半導体装置の製造工程を示す図。
【図７】第３の実施形態に係わる半導体装置の構成を示す断面図。
【符号の説明】
【００４３】
１１…支持基板，１２…埋め込み酸化膜，１４…ゲート絶縁膜，１６…スペーサ，２０…ｎ型電界効果トランジスタ，２３…ｐ型シリコン層，２５…第１のゲート電極，２７…第１のソース・ドレイン領域，３０…ｐ型電界効果トランジスタ，３３…ｎ型シリコン層，３５…第２のゲート電極，３７…第２のソース・ドレイン領域
【図１】
2005209782.tif 000003
【図２】
2005209782.tif 000004
【図３】
2005209782.tif 000005
【図４】
2005209782.tif 000006
【図５】
2005209782.tif 000007
【図６】
2005209782.tif 000008
【図７】
2005209782.tif 000009
【手続補正書】
【提出日】平成16年9月17日(2004.9.17)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
更に、ゲート電極、ソース・ドレイン領域全てがシリサイドで形成されるため、イオン注入、高温熱工程の必要が無く、高誘電体膜が結晶化しにくく、ゲートリーク電流が低減する。すなわち、低いしきい値電圧のメタルゲートと低いコンタクト抵抗のショットキーソース・ドレイン領域とが容易、且つ信頼性の高い製造プロセスで、同時に形成できる。
（第２の実施形態）
ゲートポリシリコンの厚さをシリコン層の厚さよりも大幅に厚く形成された場合を考える。ポリシリコン層を全部シリサイド化するために必要な膜厚の金属膜を堆積してシリサイド化反応を行うと、ソース・ドレイン領域ではメタルが過剰になりシリサイドが金属リッチな組成になる。例えばＥｒＳｉの場合を考えると、Ｅｒリッチのシリサイドは硝酸で容易にエッチングされるため、未反応のＥｒを除去するときに同時にソース・ドレインのシリサイドも除去されてしまう危険がある（選択エッチングができなくなる）。