(57)【要約】【課題】  磁気抵抗効果素子、磁気メモリセル及び磁気ランダムアクセスメモリ装置に関し、素子の微細化に伴うスイッチング磁界の増大の問題を解消する。【解決手段】  第１の磁性体１、第１の非磁性体２、第２の磁性体３、第２の非磁性体４、及び、第３の磁性体５を順次積層した磁性体／非磁性体／磁性体／非磁性体／磁性体の構造を有するとともに、第１の磁性体１、第２の磁性体３、及び、第３の磁性体５に夫々に配線６〜８を接続する。【選択図】          図１
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【特許請求の範囲】
【請求項１】
第１の磁性体、第１の非磁性体、第２の磁性体、第２の非磁性体、及び、第３の磁性体を順次積層した磁性体／非磁性体／磁性体／非磁性体／磁性体の構造を有するとともに、前記第１の磁性体、第２の磁性体、及び、第３の磁性体に夫々に配線を接続したことを特徴とする磁気抵抗効果素子。
【請求項２】
上記第１の非磁性体或いは第２の非磁性体の少なくとも一方が絶縁体であることを特徴とする請求項１記載の磁気抵抗効果素子。
【請求項３】
上記第１の磁性体と第２の磁性体との間に電流を流すことにより、前記第２の磁性体の磁化方向を制御することを特徴とする請求項１または２に記載の磁気抵抗効果素子。
【請求項４】
請求項１乃至３のいずれか１項に記載の磁気抵抗効果素子を含み、上記第２の磁性体の磁化方向により情報を保持することを特徴とする磁気メモリセル。
【請求項５】
請求項４記載の磁気メモリセルを複数個配列したことを特徴とする磁気ランダムアクセスメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気抵抗効果素子、磁気メモリセル及び磁気ランダムアクセスメモリ装置（ＭＲＡＭ：Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に関するものであり、特に、磁気抵抗効果素子に磁気情報を書き込むための構成に特徴のある磁気抵抗効果素子、磁気メモリセル及び磁気ランダムアクセスメモリ装置に関するものである。
【背景技術】
【０００２】
ＭＲＡＭは、多層磁性構造に電流を流して、磁性体における電子のスピンの向きによって抵抗値が変化することを利用したメモリデバイスであり、ＤＲＡＭ並の集積度及び高速性を持ち、不揮発で無制限に書き換え可能なメモリである。
【０００３】
この場合、メモリセルを構成する多層磁性構造としてはＧＭＲ（Ｇｉａｎｔ  Ｍａｇｎｅｔｏ  Ｒｅｓｉｓｔｉｖｅ）素子或いはＭＴＪ（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ）素子が検討されている（例えば、特許文献１或いは特許文献２参照）が、ＭＲＡＭには大きな抵抗変化が要求されているため、研究開発には主にＭＴＪ素子構造が用いられているので、ここで、図１２及び図１３を参照して従来のＭＲＡＭの一例を説明する。
【０００４】
図１２参照  
図１２は従来のＭＲＡＭを構成するメモリセルの概略的断面図であり、まず、ｎ型シリコン基板１１の所定領域にｐ型ウエル領域１２を形成するとともに、ｎ型シリコン基板１１を選択酸化することによって素子分離酸化膜１３を形成したのち、素子形成領域にゲート絶縁膜１４を介して読み出しワード線となるＷＳｉからなるゲート電極１５を形成し、このゲート電極１５をマスクとしてＡｓ等のイオンを注入することによってｎ- 型ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域１６を形成する。
【０００５】
次いで、全面にＳｉＯ2 膜等を堆積させ、異方性エッチングを施すことによってサイドウォール１７を形成したのち、再び、Ａｓ等をイオン注入することによってｎ+ 型ドレイン領域１８及びｎ+ 型ソース領域１９を形成し、次いで、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）−ＮＳＧ膜等の厚いＳｉＯ2 膜等からなる第１層間絶縁膜２０を形成したのち、ｎ+ 型ドレイン領域１８及びｎ+ 型ソース領域１９に達するコンタクトホールを形成し、このコンタクトホールをＷで埋め込むことによってＷプラグ２１、２２を形成する。
【０００６】
次いで、全面にＴｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮを堆積させたのちパターニングすることによって、接続導体２３及びソース配線層２４を形成したのち、再び、ＴＥＯＳ−ＮＳＧ膜等の厚いＳｉＯ2 膜等からなる第２層間絶縁膜２５を形成し、次いで、接続導体２３に達するコンタクトホールを形成し、このコンタクトホールをＷで埋め込むことによってＷプラグ２６を形成する。
【０００７】
次いで、再び、全面にＴｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮを堆積させたのちパターニングすることによって、接続導体５１と書込み用ワード線５２を形成したのち、再び、ＴＥＯＳ−ＮＳＧ膜等の薄いＳｉＯ2 膜等からなる第３層間絶縁膜５３を形成し、次いで、接続導体５１に達するコンタクトホールを形成し、このコンタクトホールをＴｉ／ＴｉＮを介してＷで埋め込むことによってＷプラグ５４を形成する。
【０００８】
次いで、再び、全面にＡｌを堆積させたのちパターニングすることによって、下部電極５５を形成したのち、再び、ＴＥＯＳ−ＮＳＧ膜等の薄いＳｉＯ2 膜等からなる第４層間絶縁膜５６を堆積させ、次いで、下部電極５５が露出するまでＣＭＰ（化学機械研磨）して平坦化する。
【０００９】
次いで、全面にＴａ下地層５７、ＮｉＦｅフリー層５８、Ａｌ2 Ｏ3 からなるトンネル絶縁層５９、ＣｏＦｅピンド層６０、ＩｒＭｎピン層６１、Ｔａキャップ層６２を順次堆積させたのち、イオンミリングを施すことによって例えば、０．１５μｍ×０．１μｍの大きさのＭＴＪ素子６３を形成する。
この場合、ＭＴＪ素子６３をビット線方向に長い長方形にしているため、ＮｉＦｅフリー層５８のスピン方向はビット線の延在方向に向くのが容易になる。
【００１０】
次いで、再び、ＴＥＯＳ−ＮＳＧ膜等の薄いＳｉＯ2 膜等からなる第５層間絶縁膜６４を堆積させたのち、Ｔａキャップ層６２が露出するまでＣＭＰして平坦化する。
【００１１】
次いで、全面に、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ構造の多層導電層を堆積させたのち、書込み用ワード線５２と直交する方向に延在するようにパターニングしてビット線６５を形成することによって、ＭＲＡＭの基本構造が完成する。
【００１２】
図１３参照  
図１３は、このようなＭＲＡＭを構成するメモリセルの等価回路図であり、書込み用ワード線５２とビット線６５との交差点にＭＴＪ素子６３が配置され、ソース配線層２４は接地したプレート線６６に接続される。
【００１３】
図１４参照  
図１４は、ＭＲＡＭの書込原理の説明図であり、ＭＴＪ素子６３への書込みは、ビット線６５と書込み用ワード線５２とに電流を流し、発生する磁界がＮｉＦｅフリー層５８のスピン方向を決定することにより行なわれ、ＣｏＦｅピンド層６０と同方向、または逆方向によって“１”または“０”のデータが書き込まれる。
【００１４】
即ち、ビット線６５と書込み用ワード線５２とに同時に電流を流し、生成した合成磁界によって選択及び書き込みを行う。
この場合、ＮｉＦｅフリー層５８は、磁気的異方性（異方性磁界：Ｈk ）が生じるように、長方形になっているため、ＮｉＦｅフリー層５８の磁化方向は、異方性により長方形の長手方向が安定方向（ｅａｓｙ方向）となる。
【００１５】
このため、ｅａｓｙ方向に向いた磁化は、磁化方向の反転に必要な磁界（スイッチング磁界）が掛からない限り安定であり、ビット線６５或いは書込み用ワード線５１の一方のみに電流が流されてもＭＴＪ素子６３には書き込みは行われない。
【００１６】
この様なメモリ素子の磁化方向を選択し反転させる方法として、Ｈａｒｄ方向（短手方向）に磁界を掛けながらｅａｓｙ方向に記録用磁界を掛ける方法がある。
書込み用ワード線５１に流す書き込み電流Ｉy によりＨａｒｄ方向に磁界Ｈy を掛けることにより、磁化方向の回転に必要なエネルギー障壁が下げられる。
この時に同時にビット線６５に流す書き込み電流Ｉx によりｅａｓｙ方向Ｈx に磁界を印加すると、選択された素子のみの磁化方向がｅａｓｙ方向（Ｈx ）に向いて書込が行われる。
【００１７】
図１５参照  
図１５は書き込みの閾値を示すアステロイド曲線あり、下記の式（１）で表される。
Ｈx2/3＋Ｈy2/3＝Ｈk2/3  ・・・（１）
プログラムは閾値を超える組み合わせで行われ、閾値の内側にある磁界の組み合わせではプログラムは行われず、外側の磁化の組み合わせでプログラムが行われる。
【００１８】
一方、ＭＴＪ素子６３からの読み出しは、選択したＭＴＪ素子６３のＮｉＦｅフリー層５８とＣｏＦｅピンド層６０の間に電圧を印加し、かつ読み出しワード線であるゲート電極１５に電圧をかけてアクセストランジスタをオンし、流れ込む電流を読み取ることにより行なわれる。
【００１９】
この場合、ＭＴＪにおけるトンネル確率 (トンネル抵抗) は、両側の磁性層の磁化状態に依存することが知られており、磁場によってトンネル抵抗をコントロールできる。
即ち、ＮｉＦｅフリー層５８とＣｏＦｅピンド層６０の磁化の相対角度をθとすると、トンネル抵抗Ｒは、
Ｒ＝Ｒs ＋０．５ΔＲ（１−ｃｏｓθ）  ・・・（２）
で表される。
【００２０】
したがって、両磁性層の磁化の角度がそろっている時（θ＝0 °）にはトンネル抵抗が小さく（Ｒ＝Ｒs ）となり、両磁性層の磁化が反対向き（θ＝１８０°）のときにはトンネル抵抗が大きくなる（Ｒ＝Ｒs ＋ΔＲ）。
【００２１】
これは、強磁性体内部の電子が分極していることに起因するためである。
即ち、電子は通常、上向きのスピン状態のもの（ｕｐ電子）と下向きのスピン状態のもの（ｄｏｗｎ電子）が存在するが、通常の非磁性金属内部の電子は、両電子は同数だけ存在するため、全体として磁性を持たない。
【００２２】
一方、強磁性体内部の電子は、ｕｐ電子数（Ｎup）とｄｏｗｎ電子数（Ｎdown）が異なるために、全体としてｕｐもしくはｄｏｗｎの磁性を持つ。
電子がトンネルする場合、これらの電子は、それぞれのスピン状態を保ったままトンネルすることが知られており、トンネル先の電子状態に空きがあれば、トンネルが可能であるが、トンネル先の電子状態に空きがなければ、電子はトンネルできないことになる。
【００２３】
したがって、トンネル抵抗の変化率は、電子源の偏極率と、トンネル先の偏極率の積で表され、トンネル抵抗の変化率ΔＲ／Ｒs は、
ΔＲ／Ｒs ＝２×Ｐ1 ×Ｐ2 ／（１−Ｐ1 ×Ｐ2 ）  ・・・（３）
で表される。
なお、Ｐ1 ，Ｐ2 は両磁性層の分極率であり、
Ｐ＝２（Ｎup−Ｎdown）／（Ｎup＋Ｎdown）        ・・・（４）
で表される。
【００２４】
この分極率Ｐは、強磁性金属の種類に依存するものであり、例えば、ＮｉＦｅ、Ｃｏ、ＣｏＦｅ分極率は各々０．３，０．３４，０．４６であり、理論的には、各々約２０％，２６％．５４％の磁気抵抗変化率（ＭＲ  ｒａｔｉｏ）が期待できる。
このＭＴＪにおけるＭＲ  ｒａｔｉｏの値は、上述のように異方性磁気抵抗効果（ＡＭＲ）や、巨大磁気抵抗効果（ＧＭＲ）よりも大きい。
【００２５】
また、トンネル抵抗Ｒは次式より、絶縁層の絶縁障壁高さφと厚さ、即ち、障壁幅Ｗに依存し、
Ｒ∝ｅｘｐ（Ｗ×φ1/2 ）                      ・・・（５）
で表される。
従って、トンネル抵抗Ｒは、絶縁障壁高さφが低い場合、また、障壁幅Ｗが狭い場合に小さくなる。
【００２６】
図１６参照
図１６は、このスピンバルブ構造を持つ強磁性トンネル接合の磁気抵抗効果曲線（ＭＲ曲線）であり、上記の式（２）で示したように、磁場に依存してトンネル抵抗が変化する。即ち、ＮｉＦｅフリー層５８のスピンの向きがＣｏＦｅピンド層６０のスピンの向きと同方向である場合には低抵抗となり、逆方向である場合には高抵抗、例えば、低抵抗時の３０〜５０％増加となるので、電流の大小を判定することで１ビットの記録を読み出すことができる。
【特許文献１】特開２００３−０３１７７６号公報
【特許文献２】特開２００２−２９９５８４号公報
【発明の開示】
【発明が解決しようとする課題】
【００２７】
しかし、ＭＲＡＭの微細化に伴って、ＭＴＪ素子を縮小すると形状効果でＭＴＪ素子を構成する磁性体の保磁力が大きくなり、それによって、スイッチング磁界が増大し、書き込みに必要な電流が増えて消費電力が増大してしまうという問題がある。
【００２８】
また、ＭＲＡＭにおいては書込み用ワード線とビット線がそれぞれＭＴＪ素子から離れて配置されるので、微細化に伴って素子間が狭くなると隣接するＭＴＪ素子への干渉が生じる虞れがある。
【００２９】
したがって、本発明は、素子の微細化に伴うスイッチング磁界の増大の問題を解消するとともに、消費電力を低減することを目的とする。
【課題を解決するための手段】
【００３０】
図１は本発明の原理的構成図であり、ここで図１を参照して、本発明における課題を解決するための手段を説明する。
図１参照
上記課題を解決するために、本発明は、磁気抵抗効果素子において、第１の磁性体１、第１の非磁性体２、第２の磁性体３、第２の非磁性体４、及び、第３の磁性体５を順次積層した磁性体／非磁性体／磁性体／非磁性体／磁性体の構造を有するとともに、第１の磁性体１、第２の磁性体３、及び、第３の磁性体５に夫々に配線６〜８を接続したことを特徴とする。
【００３１】
この様に、磁性体／非磁性体／磁性体／非磁性体／磁性体の構造とし、一方の磁性体／非磁性体／磁性体構造を書込み用とし、他方の磁性体／非磁性体／磁性体を読出用とすることによって、情報を電気的に書き込むことが可能になるので、磁界による書込に伴うスイッチング磁界の増大の問題や干渉の問題を解消することができる。
例えば、第１の磁性体１と第２の磁性体３との間に電流を流すことにより、第２の磁性体３の磁化方向を制御することができる。
【００３２】
この場合、第１の非磁性体２或いは第２の非磁性体４の少なくとも一方が絶縁体であることが望ましく、それにより絶縁体からなる非磁性層を介した磁性層間がトンネル接合となるので、大きな抵抗変化を得ることができる。
【００３３】
また、第１の非磁性体２或いは第２の非磁性体４の少なくとも一方、特に、書込側の非磁性体は優れた特性が確認されているＣｕまたはＡｕのいずれかが望ましい。
【００３４】
また、第１の磁性体１及び第３の磁性体５の少なくとも一方は、強磁性体と、強磁性体の磁化方向を固定する反強磁性体との積層構造とすることが望ましく、それによって、安定した動作が可能になる。
なお、反強磁性体を用いない場合には、ピンド層を構成する強磁性体の保磁力の差を利用することになる。
【００３５】
また、上述の磁気抵抗効果素子を用い、第２の磁性体３の磁化方向により情報を保持することにより磁気メモリセルを構成することができる。
なお、第２の磁性体３と第３の磁性体５との間の抵抗値を計測することにより、第２の磁性体３の磁化方向を検出することができる。
【００３６】
また、上述の磁気メモリセルを複数個配列することにより、磁気ランダムアクセスメモリ装置を構成することができる。
この場合、第１の磁性体１と第２の磁性体３との間に選択的に電流を流す書込回路と、第２の磁性体３と第３の磁性体５との間の抵抗値を選択的に取り出す読出回路を設ければ良い。
【発明の効果】
【００３７】
本発明によれば、磁気抵抗効果素子を磁性体／非磁性体／磁性体／非磁性体／磁性体からなる積層構造とすることによって、情報の書込を電気的に行っているので、セルを微細かしてもスイッチング磁界の増大や消費電力の増大の問題が発生することがなく、ＭＲＡＭの微細化及び高性能化に寄与するところが大きい。
【発明を実施するための最良の形態】
【００３８】
本発明においては、磁気トンネル素子部分に隣接して強磁性体／非磁性体／強磁性体の積層構造を隣接させ、この積層構造に電流を流すことで、情報保持部分の磁化状態を制御するものであり、これにより、新規の磁気メモリセル構造を提供することができ、微細化した場合の電力消費を抑えることができるとともに、隣接素子への影響を小さくすることができる。
【実施例１】
【００３９】
ここで、図２乃至図９を参照して、本発明の実施例１の製造工程を説明する。
図２参照  
まず、ｎ型シリコン基板１１の所定領域にｐ型ウエル領域１２を形成するとともに、ｎ型シリコン基板１１を選択酸化することによって素子分離酸化膜１３を形成したのち、素子形成領域にゲート絶縁膜１４を介して読み出しワード線となるＷＳｉからなるゲート電極１５を形成し、このゲート電極１５をマスクとしてＡｓイオンを注入することによってｎ- 型ＬＤＤ領域１６を形成する。
【００４０】
次いで、全面にＳｉＯ2 膜を堆積させ、異方性エッチングを施すことによってサイドウォール１７を形成したのち、再び、Ａｓイオン注入することによってｎ+ 型ドレイン領域１８及びｎ+ 型ソース領域１９を形成し、次いで、Ｏ3 −ＴＥＯＳ−ＳｉＯ2 膜からなる厚い第１層間絶縁膜２０を形成したのち、ｎ+ 型ドレイン領域１８及びｎ+ 型ソース領域１９に達するコンタクトホールを形成し、このコンタクトホールをＷで埋め込むことによってＷプラグ２１、２２を形成する。
なお、Ｏ3 −ＴＥＯＳ−ＳｉＯ2 膜の堆積に際しては、ＴＥＯＳ＋Ｏ3 をソースガスとして用いたＣＶＤ法により、４００℃で堆積させるものであり、以下の工程においても同様である。
【００４１】
図３参照  
次いで、スパッタ法を用いて全面にＴｉＮ／Ａｌ／ＴｉＮを堆積させたのちパターニングすることによって、接続導体２３及びソース配線層２４を形成したのち、再び、Ｏ3 −ＴＥＯＳ−ＳｉＯ2 膜からなる第２層間絶縁膜２５を形成し、次いで、接続導体２３に達するコンタクトホールを形成し、このコンタクトホールをＷで埋め込むことによってＷプラグ２６を形成する。
なお、ソース配線層２４は、最終的には接地したプレート線に接続される。
【００４２】
図４参照  
次いで、再び、スパッタ法を用いて全面にＴｉＮ／Ａｌ／ＴｉＮを堆積させたのちパターニングすることによって、下部電極２７を形成したのち、再び、Ｏ3 −ＴＥＯＳ−ＳｉＯ2 膜からなる薄い第３層間絶縁膜２８を堆積させ、次いで、下部電極２７が露出するまでＣＭＰして平坦化する。
【００４３】
図５参照  
次いで、スパッタ法を用いることによって、全面に厚さが、例えば、２ｎｍのＮｉＦｅ下地層２９、１５ｎｍのＰｔＭｎピン層３０、３ｎｍＣｏＦｅピンド層３１、１．５ｎｍのＡｌ−Ｏからなるトンネル絶縁層３２、２ｎｍのＣｏＦｅフリー層３３、２ｎｍのＮｉＦｅフリー層３４、３ｎｍのＣｕ中間層３５、３ｎｍのＣｏＦｅピンド層３６、１０ｎｍのＩｒＭｎピン層３７、及び、上部電極となる厚さが、例えば、２０ｎｍのＡｕキャップ層３８を順次真空中で堆積させる。
【００４４】
図６参照  
次いで、レジストパターン３９をマスクとしてイオンミリングを施すことによって例えば、０．２μｍ×０．１３μｍの大きさのＭＴＪ素子４０を形成する。
この場合、ＭＴＪ素子４０は後述するビット線方向に長い長方形をしているため、ＣｏＦｅフリー層３３及びＮｉＦｅフリー層３４のｅａｓｙ方向はビット線の延在方向となる。
【００４５】
図７参照  
次いで、レジストパターン３９を設けたまま、再び、全面にＯ3 −ＴＥＯＳ−ＳｉＯ2 膜からなる第４層間絶縁膜４１をトンネル絶縁膜３２の高さまで堆積させ、次いで、厚さが、例えば、３ｎｍのＡｌ層４２を堆積させる。
【００４６】
図８参照  
次いで、レジストパターン３９をその上の堆積物とともに除去したのち、Ａｌ層４２を読み出しワード線となるゲート電極１５の方向にパターニングすることによって書込み用ワード線４３を構成する。
【００４７】
図９参照  
次いで、再び、全面にＯ3 −ＴＥＯＳ−ＳｉＯ2 膜からなる第５層間絶縁膜４４を厚く堆積させたのち、ＣＭＰ法を用いて、Ａｕキャップ層３８の表面が露出するまで研磨して、全体を平坦化する。
【００４８】
次いで、プラズマＣＶＤ法を用いて厚さが、例えば、１００ｎｍのｐ−ＳｉＮ膜４５を堆積させたのち、ＭＴＪ素子４０に対するコンタクトホールを設け、次いで、スパッタ法を用いて全面に、厚さが、例えば、１００ｎｍのＴｉＮ層、厚さが、例えば、８００ｎｍのＡｌ層、及び、厚さが、例えば、１００ｎｍのＴｉＮ層を順次堆積させてＴｉＮ／Ａｌ／ＴｉＮ構造の多層導電層を堆積させたのち、書込み用ワード線４３と直交する方向に延在するようにパターニングしてビット線４６を形成することによって、ＭＲＡＭの基本構造が完成する。
【００４９】
次に、ＭＴＪ素子４０における電流による書込原理を説明する。
一般に、磁性体内部を流れる電流は、上述のようにスピン偏極していることが知られており、アップスピンの電子とダウンスピンの数が異なり、また、スピン偏極した電子と磁性体のスピンとは相互作用を及ぼすことが知られている。
【００５０】
このことから、「磁性体/ 非磁性体/ 磁性体」という構造をもつ接合において、この両側の磁性体間に電流を流した場合、片側の磁性体を通過した偏極電子がもう一方の磁性体を通過するときに、磁性体は偏極電子からトルクを受けることになり、このトルクが十分大きい場合、磁性体の磁化は反転することとなる。
【００５１】
この電流値Ｉc は、理論計算により、ｅを素電荷、Ｍをピンド層の磁化、Ａを電流の流れる面積、Ｈを外部磁界、Ｈc をフリー層の保磁力、αを全体の材料定数、ｔをフリー層の膜厚、Ｐをピンド層の分極率とした場合、
Ｉc ＝±e ＭＡ( ２πＭ±Ｈ）αｔ／Ｈc Ｐ    ・・・（６）
で与えられる（例えば，Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ，ｖｏｌ．７８，ｐｐ．３６６３−３６６５、及び、Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ，ｖｏｌ．７７，ｐｐ．３８０９−３８１１参照）。
【００５２】
図１０及び図１１参照  
図１０はＭＴＪ素子近傍の概念的断面図であり、また、図１１は、ＭＴＪ素子の読出部のトンネル抵抗の書込み部に流す電流値依存性の説明図であり、書込み部に反転電流Ｉc を流すことでフリー層を構成する磁性体の磁化方向が反転し、それによって読出部のトンネル抵抗が変化する。
【００５３】
例えば、Ａｕキャップ層３８からＣｏＦｅフリー層３３方向に電子を流した場合、ＣｏＦｅフリー層３３及びＮｉＦｅフリー層３４の磁化方向は、ＣｏＦｅピンド層３６の磁化方向に整列する。
一方、ＣｏＦｅフリー層３３からＡｕキャップ層３８方向に電子を流した場合、ＣｏＦｅフリー層３３及びＮｉＦｅフリー層３４の磁化方向は、ＣｏＦｅピンド層３６の磁化方向と反対方向に整列する。
【００５４】
以上、本発明の実施例を説明したが、本発明は実施例に記載された構成・条件に限られるものではなく、各種の変更が可能である。
例えば、上記の膜厚等の数値は、単なる一例に過ぎず、時代や必要に応じて適宜変更されるものである。
【００５５】
また、上記の実施例においては、ピンド層としてＣｏＦｅを用いているが、ＣｏＦｅに限られるものではなく、ＣｏＦｅと同様にトンネル抵抗率が大きく、且つ、反転のための電流を小さくできる分極率Ｐの大きな材料を用いても良いものである。
【００５６】
また、上記の実施例においては、フリー層としてＣｏＦｅ／ＮｉＦｅの積層膜を用いているが、積層膜に限られるものではなく、単層膜を用いても良いものである。
【００５７】
さらには、ピンド層或いはフリー層を、例えば、ＣｏＦｅ／Ｒｕ／ＣｏＦｅ等の反強磁性的に結合したフェリスピン構造膜を用いても良いものであり、この場合、Ｒｕを１ｎｍ程度以下で最適化すると、その両側の磁性層が強く反強磁性的に結合して、全体として一つの磁性膜のように振舞う。
【００５８】
また、上記の実施例においては、書込み側のスピンバルブ膜の非磁性層をＣｕによって構成しているが、Ｃｕに限られるものではなく、Ａｕ等の他の非磁性導体を用いても良いものである。
【００５９】
また、上記の実施例においては、読出側のスピンバルブ膜の非磁性層を成膜したＡｌを酸化して形成したＡｌ−Ｏ膜で構成しているが、Ａｌ−Ｏ膜に限られるものではなく、Ａｌ2 Ｏ3 自体を成膜しても良いものであり、さらには、ＳｉＮ膜等の他の非磁性絶縁体を用いても良いものである。
【００６０】
また、上記の実施例においては、書込み側のスピンバルブ膜の非磁性層を導電体で構成し、読出側のスピンバルブ膜の非磁性層を絶縁体で構成して、ＧＭＲ／ＭＴＪ構造としているが、両方を同じ構成にして、ＧＭＲ／ＧＭＲ構造或いはＭＴＪ／ＭＴＪ構造にしても良いものである。
【００６１】
また、上記の実施例においては、ピンド層を反強磁性層を用いてピン止めしているが、反強磁性層は必ずしも必要がないものであり、ピンド層としてフリー層より保磁力の大きな強磁性体を用い、フリー層の保磁力との差を利用してピン止め状態を保持するようにしても良いものである。
【００６２】
また、上記の実施例においては、スイッチング素子としてＭＯＳＦＥＴを用いて１Ｔｒ＋１ＭＴＪとしてメモリセルを構成しているが、各メモリセルにスイッチング素子を用いずに単純マトリクス型でメモリセルを構成しても良いものである。                      
【００６３】
さらに、単純マトリクス型でメモリセルを構成する場合には、駆動回路装置は必ずしも半導体装置で構成する必要はなく、ジョセフソン接合素子等を用いた超電導回路装置で構成しても良いものである。
【００６４】
ここで再び図１を参照して、本発明の詳細な特徴を改めて説明する。
再び、図１参照  
（付記１）  第１の磁性体１、第１の非磁性体２、第２の磁性体３、第２の非磁性体４、及び、第３の磁性体５を順次積層した磁性体／非磁性体／磁性体／非磁性体／磁性体の構造を有するとともに、前記第１の磁性体１、第２の磁性体３、及び、第３の磁性体５に夫々に配線６〜８を接続したことを特徴とする磁気抵抗効果素子。
（付記２）  上記第１の非磁性体２或いは第２の非磁性体４の少なくとも一方が絶縁体であることを特徴とする付記１記載の磁気抵抗効果素子。
（付記３）  上記絶縁体からなる非磁性層を介した磁性層間が、トンネル接合であることを特徴とする付記３記載の磁気抵抗効果素子。
（付記４）  上記第１の非磁性体２或いは第２の非磁性体４の少なくとも一方がＣｕまたはＡｕのいずれかからなることを特徴とする付記１記載の磁気抵抗効果素子。
（付記５）  上記第１の磁性体１及び第３の磁性体５の少なくとも一方が、強磁性体と、前記強磁性体の磁化方向を固定する反強磁性体との積層構造からなることを特徴とする付記１乃至４のいずれか１に記載の磁気抵抗効果素子。
（付記６）  上記第１の磁性体１と第２の磁性体３との間に電流を流すことにより、前記第２の磁性体３の磁化方向を制御することを特徴とする付記１乃至５のいずれか１に記載の磁気抵抗効果素子。
（付記７）  付記１乃至６のいずれか１に記載の磁気抵抗効果素子を含み、上記第２の磁性体３の磁化方向により情報を保持することを特徴とする磁気メモリセル。
（付記８）  上記第２の磁性体３と第３の磁性体５との間の抵抗値を計測することにより、前記第２の磁性体３の磁化方向を検出することを特徴とする付記７記載の磁気メモリセル。
（付記９）  付記４記載の磁気メモリセルを複数個配列したことを特徴とする磁気ランダムアクセスメモリ装置。
（付記１０）  上記第１の磁性体１と第２の磁性体３との間に選択的に電流を流す書込回路と、上記第２の磁性体３と第３の磁性体５との間の抵抗値を選択的に取り出す読出回路を有することを特徴とする付記９記載の磁気ランダムアクセスメモリ装置。
【産業上の利用可能性】
【００６５】
本発明の活用例としては、ＭＲＡＭが典型的なものであり、情報機器の不揮発性記憶装置として適用できるものであり、さらには、ＭＲＡＭとしてではなく、情報保持能力を有する磁気センサとしても適用できるものである。
【図面の簡単な説明】
【００６６】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施例１のＭＲＡＭの途中までの製造工程の説明図である。
【図３】本発明の実施例１のＭＲＡＭの図２以降の途中までの製造工程の説明図である。
【図４】本発明の実施例１のＭＲＡＭの図３以降の途中までの製造工程の説明図である。
【図５】本発明の実施例１のＭＲＡＭの図４以降の途中までの製造工程の説明図である。
【図６】本発明の実施例１のＭＲＡＭの図５以降の途中までの製造工程の説明図である。
【図７】本発明の実施例１のＭＲＡＭの図６以降の途中までの製造工程の説明図である。
【図８】本発明の実施例１のＭＲＡＭの図７以降の途中までの製造工程の説明図である。
【図９】本発明の実施例１のＭＲＡＭの図８以降の製造工程の説明図である。
【図１０】本発明の実施例１のＭＲＡＭのＭＴＪ素子近傍の概念的断面図である。
【図１１】本発明の実施例１のＭＲＡＭのＭＴＪ素子の読出部のトンネル抵抗の書込み部に流す電流値依存性の説明図である。
【図１２】従来のＭＲＡＭを構成するメモリセルの概略的断面図である。
【図１３】ＭＲＡＭを構成するメモリセルの等価回路図である。
【図１４】ＭＲＡＭの書込原理の説明図である。
【図１５】書き込みの閾値を示すアステロイド曲線である。
【図１６】スピンバルブ構造を持つ強磁性トンネル接合の磁気抵抗効果曲線である。
【符号の説明】
【００６７】
１  第１の磁性体
２  第１の非磁性体
３  第２の磁性体
４  第２の非磁性体
５  第３の磁性体
６  配線
７  配線
８  配線
１１  ｎ型シリコン基板
１２  ｐ型ウエル領域
１３  素子分離酸化膜
１４  ゲート絶縁膜
１５  ゲート電極
１６  ｎ- 型ＬＤＤ領域
１７  サイドウォール
１８  ｎ+ 型ドレイン領域
１９  ｎ+ 型ソース領域
２０  第１層間絶縁膜
２１  Ｗプラグ
２２  Ｗプラグ
２３  接続導体
２４  ソース配線層
２５  第２層間絶縁膜
２６  Ｗプラグ
２７  下部電極
２８  第３層間絶縁膜
２９  ＮｉＦｅ下地層
３０  ＰｔＭｎピン層
３１  ＣｏＦｅピンド層
３２  トンネル絶縁層
３３  ＣｏＦｅフリー層
３４  ＮｉＦｅフリー層
３５  Ｃｕ中間層
３６  ＣｏＦｅピンド層
３７  ＩｒＭｎピン層
３８  Ａｕキャップ層
３９  レジストパターン
４０  ＭＴＪ素子
４１  第４層間絶縁膜
４２  Ａｌ層
４３  書込み用ワード線
４４  第５層間絶縁膜
４５  ｐ−ＳｉＮ膜
４６  ビット線
５１  接続導体
５２  書込み用ワード線
５３  第３層間絶縁膜
５４  Ｗプラグ
５５  下部電極
５６  第４層間絶縁膜
５７  Ｔａ下地層
５８  ＮｉＦｅフリー層
５９  トンネル絶縁層
６０  ＣｏＦｅピンド層
６１  ＩｒＭｎピン層
６２  Ｔａキャップ層
６３  ＭＴＪ素子
６４  第５層間絶縁膜
６５  ビット線
６６  プレート線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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