(57)【要約】【課題】  ＰＷＭ信号のパルス幅データの分解能が、モータドライバの限界応答速度を超えた場合にも、良好な精度でモータの速度制御が可能なＰＷＭ信号を生成するＰＷＭ信号生成回路を提供する。【解決手段】  ＰＷＭ信号生成回路１０は、８桁のＰＷＭパルス幅データを出力するＤＳＰ１１と、ＰＷＭパルス幅データがｎ以上のパルス幅を指定する場合には、そのパルス幅データをそのまま出力し、ＰＷＭパルス幅データがｎ未満のパルス幅を指定する場合には、複数のパルスのパルス幅の合計がｎ以上になった時点でその合計幅のデータをパルス幅データとして出力するＰＷＭデータ調整回路１２と、ＰＷＭデータ調整回路１２が生成するパルス幅データに基づいてパルス列を生成するＰＷＭパルス生成回路１３とを有する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
ＰＷＭパルス列に含まれる各パルスのパルス幅を指定するパルス幅指定信号を順次に生成するパルス幅指定信号生成部と、
前記パルス幅指定信号生成部からパルス幅指定信号を入力し、該パルス幅指定信号が指定するパルス幅が基準パルス幅以上の場合には、該パルス幅指定信号が指定するパルス幅データを指定し、前記パルス幅指定信号が指定するパルス幅が基準パルス幅より小さい場合には、連続して入力する複数のパルス幅指定信号が指定するパルス幅の累積加算値が前記基準パルス幅以上になったときに、前記累積加算値で示されたパルス幅データを指定するパルス幅調整信号を出力するパルス幅調整部とを備えることを特徴とするＰＷＭ信号生成回路。
【請求項２】
前記パルス幅データで指定されたパルス幅を有するパルス列を出力するＰＷＭパルス出力回路を更に備える、請求項１に記載のＰＷＭ信号生成回路。
【請求項３】
前記パルス幅調整部が、
サンプリング信号に応答して前記パルス幅指定信号を受信し、パルス幅を出力するＤ型フリップフロップ群と、
所定のクロック信号に応答して、前記Ｄ型フリップフロップ群の出力が規定するパルス幅と自身の１つ前の出力が規定するパルス幅とを加算して加算パルス幅を出力する加算器と、
前記クロック信号に応答して、前記加算器が出力する加算パルス幅と前記基準パルス幅とを比較し、前記加算パルス幅が前記基準パルス幅よりも大きいときに活性化信号を出力する比較部と、
前記活性化信号に応答して、前記加算器が出力する加算パルス幅を通過させるゲートと、
前記活性化信号に応答して、前記加算器の出力をリセットするリセット部と、
前記ゲートを通過した加算パルス幅を前記パルス幅調整信号として出力する出力部とを備える、請求項１又は２に記載のＰＷＭ信号生成回路。
【請求項４】
ＰＷＭパルス列に含まれる各パルスのパルス幅を指定するパルス幅指定信号を順次に生成するパルス幅指定信号生成部と、
前記パルス幅指定信号生成部からパルス幅指定信号を入力し、該パルス幅指定信号が指定するパルス幅を有するＰＷＭパルス列を生成するＰＷＭパルス列生成部と、
前記ＰＷＭパルス列生成部からＰＷＭパルス列を受信し、基準パルス幅以上のパルス幅を有するＰＷＭパルスが入力するとそのパルスを出力し、基準パルス幅よりも小さいパルス幅を有するＰＷＭパルスが入力すると、連続して入力する複数のＰＷＭパルスのパルス幅の累積加算値が前記基準パルス幅以上になったときに、前記累積加算値に対応するパルス幅のパルスを出力するパルス幅調整部とを備えることを特徴とするＰＷＭ信号生成回路。
【請求項５】
前記パルス幅指定信号が、デジタルデータである、請求項１〜４の何れか一に記載のＰＷＭ信号生成回路。
【請求項６】
前記パルス幅指定信号がＤＳＰによって生成される、請求項５に記載のＰＷＭ信号生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＷＭ信号生成回路に関し、更に詳しくは、光ディスクを駆動する電動機等の速度制御に好適に使用できるＰＷＭ信号を生成するＰＷＭ信号生成回路に関する。
【背景技術】
【０００２】
ＣＤプレーヤーや、ＤＶＤプレーヤーなどの光ディスク装置では、光ディスクを駆動する電動機の速度制御として、ＰＷＭ信号を利用する速度制御が用いられている。ＰＷＭ信号を生成するＰＷＭ信号生成回路には、アナログ信号の変調（信号）波と三角波（搬送波）とを比較してアナログＰＷＭ信号を生成するアナログＰＷＭ信号生成回路と、アップダウンカウンタのカウント値に基づいて生成した三角搬送波を用い、デジタルデータのＰＷＭデータ信号を生成するデジタルＰＷＭ信号生成回路とが用いられている。従来の電動機制御回路について、アナログＰＷＭ信号生成回路を利用した電動機制御回路を例として説明する。図７は、特許文献１に記載された従来のアナログＰＷＭ信号生成回路を有する電動機制御回路を示している。
【０００３】
図７において、電動機制御回路４０は、Ｕ、Ｖ、Ｗの各相毎に、正弦波の変調信号と三角搬送波とを受信して一対のＰＷＭ信号ＵＰ、ＵＮ、ＶＰ、ＶＮ、ＷＰ、ＷＮを生成するＰＷＭ信号生成回路４１と、各ＰＷＭ信号ＵＰ、ＵＮ、ＶＰ、ＶＮ、ＷＰ、ＷＮに対応して配設されて駆動信号ＢＵＰ、ＢＵＮ、ＢＶＰ、ＢＶＮ、ＢＷＰ、ＢＷＮを生成する電動機駆動信号生成部（モータドライバ）４２とを備えている。電動機制御回路４０で生成した駆動信号ＢＵＰ、ＢＵＮ、ＢＶＰ、ＢＶＮ、ＢＷＰ、ＢＷＮは、図８に示す電動機駆動回路５０の各スイッチングトランジスタ５１に入力され、電動機５２の端子に逐次電圧を印加することによって、電動機５２の速度制御が行われる。
【０００４】
図９は、電動機制御回路４０で生成した駆動信号と、電動機駆動回路５０で各線間に印加される線間電圧波形とを示している。ＰＷＭ信号生成回路４１は、同図に示した搬送波を成す三角波Ｔと、正弦波を成す各相分の変調波Ａ、Ｂ、Ｃとを比較して、各変調波の瞬時値が搬送波の瞬時値を越えたときにＨレベルとなるパルス列を有するＰＷＭ信号ＵＰ、ＶＰ、ＷＰと、その逆相のパルス列から成るＰＷＭ信号ＵＮ、ＶＮ、ＷＮとを生成する。電動機制御回路４０が出力する駆動信号ＢＵＰ、ＢＵＮ、ＢＶＰ、ＢＶＮ、ＢＷＰ、ＢＷＮの各波形は、ＰＷＭ信号生成回路４１で生成されたＰＷＭ信号の各波形に対応している。
【０００５】
電動機制御回路４０が生成した駆動信号ＢＵＰ、ＢＵＮ、ＢＶＰ、ＢＶＮ、ＢＷＰ、ＢＷＮは、電動機駆動回路５０に入力され、電動機５２の各相には、同図に示した線間電圧が印加される。これによって、変調波に対応した線間平均電圧が電動機５２に印加され、電動機５２は、変調波の周波数で指定された回転速度で回転する。
【０００６】
ＰＷＭ信号ＵＰ、ＶＰ、ＷＰの生成にあたっては、従来のアナログ方式に代えてデジタル方式がより広範囲に利用されるようになっている。デジタルＰＷＭデータ（パルス幅データ）の生成にあたってはＤＳＰ（デジタル・シグナル・プロセッサ）が使用され、一般にＤＳＰは、その他の装置部分の制御と共用される。ＤＳＰは、近年ますますその動作速度が高くなっており、このため、内蔵するアップダウン・カウンタで生成される搬送波の周波数も極めて高くなっている。このため、ＰＷＭ信号のパルス幅の分解能も上がっており、最小パルス幅が小さくなっている。
【０００７】
ＰＷＭ信号の分解能が向上し、その最小パルス幅が小さくなったことに伴い、電動機の速度制御に際して、小さなパルス幅が電動機駆動回路の限界応答速度を超えるという問題が発生している。この場合、小さなパルス幅を有するパルスが消滅し、電動機を駆動するための駆動信号が生成できず、電動機の運転自体が困難になることがあり、或いは、パルスの消滅には至らない場合でも、パルスに減衰が発生し、駆動信号の生成自体は可能であっても、ＰＷＭ波形が歪むことによって電動機の線型な運転が困難になることがある。そこで、動作速度が高いＤＳＰが生成した、高い分解能を有するＰＷＭデータに基づいて、電動機の高精度の速度制御が可能なＰＷＭ信号を生成できるＰＷＭ信号生成回路が望まれている。
【０００８】
前記特許文献１では、上記問題を解決するために、小さなパルス幅を有するパルスが消滅しないように、パルス幅が所定幅以上でない短いパルスの場合には、そのパルス幅が所定幅になるようにパルス幅を拡大する旨を記載している。しかし、この場合には、最小パルス幅やそれに近いパルス幅を全て所定幅に拡大しているため、ＰＷＭ信号に基づく線型な速度制御が損なわれるという問題がある。
【０００９】
【特許文献１】特開平05-049263公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記に鑑み、本発明は、高い分解能でパルス幅を指定しながらも、精度が高い電動機の速度制御を可能にするＰＷＭ信号を生成するＰＷＭ信号生成回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明の第１の視点のＰＷＭ信号生成回路は、ＰＷＭパルス列に含まれる各パルスのパルス幅を指定するパルス幅指定信号を順次に生成するパルス幅指定信号生成部と、
前記パルス幅指定信号生成部からパルス幅指定信号を入力し、該パルス幅指定信号が指定するパルス幅が基準パルス幅以上の場合には、該パルス幅指定信号が指定するパルス幅データを指定し、前記パルス幅指定信号が指定するパルス幅が基準パルス幅より小さい場合には、連続して入力する複数のパルス幅指定信号が指定するパルス幅の累積加算値が前記基準パルス幅以上になったときに、前記累積加算値で示されたパルス幅データを指定するパルス幅調整信号を出力するパルス幅調整部とを備えることを特徴とする。
【００１２】
また、本発明の第２の視点に係るＰＷＭ信号生成回路は、ＰＷＭパルス列に含まれる各パルスのパルス幅を指定するパルス幅指定信号を順次に生成するパルス幅指定信号生成部と、
前記パルス幅指定信号生成部からパルス幅指定信号を入力し、該パルス幅指定信号が指定するパルス幅を有するＰＷＭパルス列を生成するＰＷＭパルス列生成部と、
前記ＰＷＭパルス列生成部からＰＷＭパルス列を受信し、基準パルス幅以上のパルス幅を有するＰＷＭパルスが入力するとそのパルスを出力し、基準パルス幅よりも小さいパルス幅を有するＰＷＭパルスが入力すると、連続して入力する複数のＰＷＭパルスのパルス幅の累積加算値が前記基準パルス幅以上になったときに、前記累積加算値に対応するパルス幅のパルスを出力するパルス幅調整部とを備えることを特徴とする。
【発明の効果】
【００１３】
本発明のＰＷＭ信号生成回路では、生成されるＰＷＭ信号のパルス列が、全て基準パルス幅以上のパルス幅を有するパルスから構成されることから、電動機駆動回路の限界応答速度に適合したパルス列のＰＷＭ信号が得られ、最小パルス幅やこれに近いパルス幅のパルスについてもその消滅や減衰が抑制される。特に、基準パルス幅未満のパルス幅が指定された複数のパルスは、その複数のパルスのパルス幅を累積加算したパルス幅を有する１つのパルスにまとめられるので、精度が高い線型な電動機の速度制御を可能とするＰＷＭ信号が得られる。
【００１４】
ここで、クロック周波数が高いＤＳＰ等で生成された高い分解能を有するパルス幅データを単に低い分解能を有するパルス幅データに変換して、上記構成に代えることも考えられる。しかし、この場合には、全てのパルス幅データの分解能が低くなるので、本発明の構成によって得られる一部の短いパルス幅のみをまとめる構成に比して、電動機速度制御の線型性が損なわれる。
【００１５】
本発明の第１の視点に係る好ましい実施態様では、前記パルス幅データで指定されたパルス幅を有するパルス列を出力するＰＷＭパルス出力回路を更に備える。この場合、従来のＰＷＭ信号生成回路と互換性を有するＰＷＭ信号生成回路が得られる。
【００１６】
前記パルス幅調整部が、サンプリング信号に応答して、前記パルス幅指定信号を受信しパルス幅データとして出力する第１Ｄ型フリップフロップ群と、
所定のクロック信号に応答して、前記第１Ｄ型フリップフロップ群の出力が規定するパルス幅と自身の１つ前の出力が規定するパルス幅とを加算して加算パルス幅を出力する加算器と、
前記クロック信号に応答して、前記加算器が出力する加算パルス幅と前記基準パルス幅とを比較し、前記加算パルス幅が前記基準パルス幅よりも大きいときに活性化信号を出力する比較部と、
前記活性化信号に応答して、前記加算器が出力する加算パルス幅を通過させるゲートと、
前記活性化信号に応答して、前記加算器の出力をリセットするリセット部と、
前記ゲートを通過した加算パルス幅を前記パルス幅調整信号として出力する出力部とから構成されることも本発明の第１の視点に係る発明の好ましい態様である。この場合、具体的な構成のパルス幅調整部が得られる。
【００１７】
本発明のＰＷＭ信号生成回路の好ましい態様では、前記パルス幅指定信号が、ＤＳＰ等によって生成されるデジタルデータである。本発明のＰＷＭ信号生成回路が、ＤＳＰ等によって生成される、特に分解能が高いデジタルデータのパルス幅指定信号からＰＷＭ信号を生成することによって、本発明の効果がより有効に得られる。
【発明を実施するための最良の形態】
【００１８】
図１は、本発明の第１実施形態例に係るＰＷＭ信号生成回路を示している。本ＰＷＭ信号生成回路１０は、パルス幅指定信号生成部を構成する、デジタル方式で８ビット（１〜２５６）のパルス幅データＡ１を生成するＤＳＰ１１と、ＤＳＰ１１からパルス幅データＡ１を受信し、パルス幅データが基準値以下の場合には、これを調整して調整パルス幅データＡ７を出力するＰＷＭデータ調整回路１２と、ＰＷＭデータ調整回路１２の出力Ａ７から速度制御用のパルス列を有するＰＷＭ信号Ａ８を生成するＰＷＭパルス生成回路１３とを有する。本ＰＷＭ信号生成回路１０の出力Ａ８は、例えば図７のＰＷＭ信号生成回路４１と同様に使用できる。
【００１９】
上記構成に代えて、ＰＷＭ信号生成回路を、ＤＳＰ１１とＰＷＭデータ調整回路１２とから構成することも出来る。この場合には、ＰＷＭデータ調整回路の出力は、例えば電動機の運転を制御するマイクロコンピュータに入力され、該マイクロコンピュータによって、図９に示した電動機駆動信号ＢＵＰ、ＢＵＮ、ＢＶＰ、ＢＶＮ、ＢＷＰ、ＢＷＮが生成される。
【００２０】
図２は、ＰＷＭデータ調整回路１２の構成を示している。ＰＷＭデータ調整回路１２には、ＤＳＰ１１からサンプリング周期毎に８桁のパルス幅データＡ１を受信する８ビット構成の第１Ｄ型フリップ・フロップ（第１Ｄ−ＦＦ）２１と、所定のクロック信号ＣＬＫ毎に、第１Ｄ−ＦＦ２１の８桁（８ビット）の出力Ａ２と自身の加算値出力Ａ３とを逐次加算する加算器２２と、加算器２２の出力Ａ３と基準のパルス幅ｎとを比較し、加算器２２の加算値出力Ａ３がｎ以上であると（Ａ３≧ｎ）と、論理“１”をデータＡ４として出力する比較器２３と、比較器２３の比較結果の論理出力（Ａ４）と加算器２２の加算値出力Ａ３との論理積をとるＡＮＤゲート２４と、クロック信号ＣＬＫに応答して、比較器２３から比較出力Ａ４を入力し、比較出力Ａ４の論理が“１”のときに、加算器２２における加算値Ａ３をリセットする第２Ｄ―ＦＦ２５と、サンプリングクロックｆｓから所定の時間だけ遅延させたクロック信号ＣＬＫ２に応答して、ＡＮＤゲート２４の出力Ａ６を取り込んで、８桁の調整パルス幅データＡ７として出力する第３Ｄ−ＦＦ２６とが配設される。
【００２１】
上記構成により、ＰＷＭデータ調整回路１２は、サンプリングクロックｆｓの各サンプリング周期毎に、ＤＳＰ１１から８ビットのパルス幅データを取り込み、ｎ以上のパルス幅になるように成形した調整パルス幅データＡ７を、ＰＷＭパルス生成回路１３に出力する。ここで、ＰＷＭデータ調整回路１２は、ｎ以上のパルス幅を指定するデータはそのまま出力し、ｎ未満のパルス幅を指定するデータについては、その時点で出力せずに加算器２２で蓄積し、加算器２２Ａ３の加算値出力Ａ３がｎ以上になった時点で、その加算値Ａ３を１つのパルスのためのパルス幅データとして出力する。以下、更に本実施形態例に係るＰＷＭ信号生成回路の動作を詳細に説明する。
【００２２】
ＤＳＰ１１から出力されるパルス幅データＡ１は、例えば４４．１ｋＨｚの周波数を有するサンプリングクロックｆｓの各サンプリング周期毎に出力される。加算器２２、比較器２３及び第２Ｄ−ＦＦ２５の動作を制御するクロック信号ＣＬＫは、例えば電動機を制御するマイクロコンピュータの動作クロックであり、このクロック信号ＣＬＫの周波数は、サンプリングクロックｆｓの周波数よりも十分に大きく、この例では３３．８６８８ＭＨｚである。また、クロック信号ＣＬＫ２は、サンプリングクロックｆｓよりもクロック信号ＣＬＫの２．５クロックだけ遅れた位相を有する、サンプリングクロックｆｓと同じ周波数のクロック信号である。
【００２３】
図２において、第１Ｄ−ＦＦ２１は、サンプリングクロックｆｓの各立ち上がりでＤＳＰ１１からのパルス幅データＡ１を取りこむ。加算器２２は、クロック信号ＣＬＫの立ち上がりで前回の加算値Ａ３に、今回取り込んだパルス幅データＡ２を加算して出力する。比較器２３は、次のクロック信号ＣＬＫの立ち上がりで加算後の加算値出力Ａ３がしきい値（ｎ）以上か否かを判定し、加算値出力がｎ以上であれば、論理“１”をデータＡ４として出力する。第３Ｄ−ＦＦ２６は、その比較結果Ａ４と加算値Ａ３との論理積であるＡＮＤデータＡ６をクロック信号ＣＬＫ２の立ち上がりで取り込む。比較結果Ａ４が論理“１”の場合には、それと同時にクロック信号ＣＬＫの立ち上がりで第２Ｄ-ＦＦ２５の出力Ａ５が “１”となるため、加算器２２がリセットされ、加算後の加算値出力Ａ３は「０」となる。上記動作により、本データ調整回路１２からは、パルス幅データとして、比較器２３による比較結果が“１”の場合には加算出力値Ａ３が出力され、比較結果が“０”の場合にはデータ「０」が出力される。
【００２４】
図３は、ＰＷＭデータ調整回路１２の動作を各部の信号のタイミングチャートで示すもので、特に、各クロック段階で出力される各部データの数値が例示されている。この例では、しきい値ｎは「５」である。第１Ｄ-ＦＦ２１は、最初のサンプル周期で、サンプルクロックｆｓの立ち上がりに応答して、ＤＳＰ１１からのデータ「２」をＡ１として取り込む。次のクロック信号ＣＬＫの立ち上がりでは、加算器２２で前回までの加算値「２」と今回取り込んだデータ「２」とが加算され、加算値Ａ３は４となる。比較器２３は、次のクロック信号ＣＬＫの立ち上がりで、加算値「４」としきい値「５」とを比較し、加算値がしきい値より小さいため、比較結果“０”をデータＡ４として出力する。従って、加算値「４」と比較結果“０”との論理積データは「０」となり、第３Ｄ-ＦＦ２６は、クロック信号ＣＬＫ２の立ち上がりでデータ「０」を取り込む。また加算器２２は、比較結果が“０”のためリセットされない。次のサンプリング周期では、第１Ｄ-ＦＦ２１にデータ「３」が取りこまれ、クロック信号ＣＬＫの立ち上がりで、前回までの加算値「４」と取り込んだデータ「３」とが加算され、加算値は「７」となる。比較器２３は、次のクロック信号ＣＬＫの立ち上がりで、加算値「７」としきい値「５」とを比較し、比較結果“１”を出力する。
【００２５】
加算値「７」と比較結果“１”のＡＮＤデータは「７」となり、第３Ｄ-ＦＦ２６は、クロック信号ＣＬＫ２の立ち上がりで、データ「７」を取り込んでこれを出力する。また、加算器２２は、比較結果が“１”のためリセットされる。次のサンプリング周期では、第１Ｄ-ＦＦ２１は、データ「６」を取り込み、加算器２２は、クロック信号ＣＬＫの立ち上がりで、前回までの加算値「０」と取り込んだデータ「６」とを加算し、加算値を「６」とする。比較器２３は、次のクロック信号ＣＬＫの立ち上がりで、加算値「６」としきい値「５」とを比較し、比較結果“１”を出力する。そのため、加算値「６」と比較結果“１”との論理積データは「６」となり、第３Ｄ-ＦＦ２６は、クロック信号ＣＬＫ２の立ち上がりで、このデータ「６」を取り込んで、そのまま出力する。加算器２２は、比較結果“１”に従って、リセットされる。
【００２６】
上記のように、ＰＷＭデータ調整回路１２の動作によって、ＰＷＭ信号Ａ８は、全てのパルスがｎ以上のパルス幅のパルス列として出力される。図４に、ＤＳＰ１１から出力された従来のパルス幅データＡ１と、上記実施形態例のＰＷＭ信号生成回路１０のＰＷＭデータ調整回路１２で調整した調整パルス幅データＡ７とを比較して示した。カッコ内の数値はパルス幅である。従来のＰＷＭ信号生成回路では、ＤＳＰ１１で出力したＰＷＭパルス幅をそのまま出力しているので、最小パルス幅「１」やそれに近いパルス幅「２」〜「４」のパルス幅データもそのまま出力される。これとは異なり、上記実施形態例のＰＷＭ信号生成回路１０では、ｎ以上のパルス幅のパルスはそのまま出力し、ｎ未満のパルス幅のパルスは出力せずに累積加算し、加算値がｎ以上になった時点で出力している。このため、本実施形態例のＰＷＭ信号生成回路１０で生成されたＰＷＭ信号Ａ８は、出力される全てのパルスの幅がモータードライバの応答速度を満たすことから、出力される全てのパルスに応答するモーターのドライブが可能となる。
【００２７】
図５は、上記実施形態例のＰＷＭ信号生成回路１０から出力される、パルス幅が５のパルス（Ａ７（５））と、従来のＰＷＭ信号生成回路から出力されるパルス幅１のパルス（Ａ１（１））とがモータドライブ回路に入力された場合についての、モータ駆動パルスの挙動を比較して示している。本実施形態例のＰＷＭ信号生成回路１０で得られた幅５のパルスＡ７（５）では、同図に示すように、パルスに減衰が発生しそのパルス波形になまりが発生しても、パルスの立ち上がり部分と立ち下がり部分の面積が相殺され、パルス幅全体の内で占める立ち上がり部分と立ち下がり部分との差が小さいので、パルス幅で規定される平均印加電圧に生ずる誤差が小さい。これとは異なり、従来のＰＷＭ信号生成回路で生成される幅１のパルスＡ１（１）では、減衰が発生すると、立ち上がり波形と立ち下がり波形とでは減衰の波形が異なるため、これらの差を合計した面積は、パルス幅データによって指定されたパルス幅からの誤差が大きくなる。このような事情は、パルス幅が４以下で、モータードライバの限界応答速度を越える小さなパルス幅のパルスに共通である。
【００２８】
以上のように、本実施形態例によると、従来に比して、パルス幅データで指定されたパルス幅とモータドライバで実際に得られるパルス幅との間で誤差がより少ない線型なモータードライブが可能となる。なお、上記実施形態例では、ＰＷＭデータ調整回路１２の基準パルス幅ｎの値は、例えば、レジスタの設定により任意に変更可能である。
【００２９】
図６は、本発明の第２実施形態例に係るＰＷＭ信号生成回路３０を示している。本実施形態例では、ＰＷＭパルス出力回路３２が、ＤＳＰ３１から出力されるパルス幅データＡ１１で指定されるパルス幅に基づいて、１〜２５６までのパルス幅を有するパルスから成るパルス列Ａ１２を生成する。ＰＷＭパルス幅調整回路３３は、ＰＷＭパルス出力回路３２から出力されるパルス列のパルス幅を調整し、ｎ〜２５６までのパルス幅を有するように一部のパルスをまとめて１つのＰＷＭパルスとしたパルス列Ａ１３を出力する。
【００３０】
ＤＳＰ３１及びＰＷＭパルス出力回路３２の組合せは従来のＰＷＭ信号生成部の構成と同様であり、本発明のＰＷＭ信号生成回路３０は、この従来のＰＷＭ信号生成部の構成にＰＷＭパルス幅調整回路３３を付加した構成である。ＰＷＭパルス幅調整回路３３は、例えば、ＰＷＭパルス出力回路３２から出力されるパルス列の各パルスのパルス幅を計測するパルス幅計測部と、そのパルス幅計測部から出力されるデータから、調整されたパルス幅を出力するパルス幅調整部と、調整されたパルス幅に基づいてパルス列を生成するＰＷＭパルス生成部とから構成できる。この場合、パルス幅調整部及びＰＷＭパルス生成部としてそれぞれ、第１実施形態例で示したＰＷＭデータ調整回路１２及びＰＷＭパルス生成回路１３が利用できる。
【００３１】
本発明のＰＷＭ信号生成回路は、ＣＤプレーヤー、ＤＶＤプレーヤーなど光ディスク関連のサーボ制御への利用が可能である。
【００３２】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明のＰＷＭ信号生成回路は、上記実施形態例の構成にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
【図面の簡単な説明】
【００３３】
【図１】本発明の第１実施形態例に係るＰＷＭ信号生成回路のブロック図。
【図２】図１のＰＷＭデータ調整回路のブロック図。
【図３】ＰＷＭデータ調整回路の動作を示すタイミングチャート。
【図４】従来のＰＷＭ信号生成回路で生成されるＰＷＭデータ信号と、第１実施形態例のＰＷＭ信号生成回路で生成されるＰＷＭデータ信号とを比較して示すタイミングチャート。
【図５】従来及び第１実施形態例のＰＷＭ信号生成回路で生成されるＰＷＭデータ信号から得られるモータ駆動信号の波形における減衰の様子を示す信号波形図。
【図６】本発明の第２実施形態例に係るＰＷＭ信号生成回路のブロック図。
【図７】従来のＰＷＭ信号生成回路を有する電動機駆動信号生成回路の構成を示すブロック図。
【図８】従来の電動機制御回路の回路図。
【図９】従来の電動機駆動信号及び電動機制御回路の印加電圧の波形図。
【符号の説明】
【００３４】
１０：ＰＷＭ信号生成回路
１１：ＤＳＰ（パルス幅指定信号生成部）
１２：パルス幅調整回路
１３：ＰＷＭパルス生成回路
２１：第１Ｄ−ＦＦ
２２：加算器
２３：比較器
２４：ＡＮＤゲート
２５：第２Ｄ−ＦＦ
２６：第３Ｄ−ＦＦ
３０：ＰＷＭ信号生成回路
３１：ＤＳＰ
３２：ＰＷＭパルス出力回路
３３：ＰＷＭパルス幅調整回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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