(57)【要約】【課題】  絶縁層上に形成された単結晶半導体層のストレスを緩和するとともに、表面電位の制御性を向上させる。【解決手段】  単結晶半導体基板１の熱酸化などの方法により、単結晶半導体基板１上に酸化膜２を形成した後、プラズマＣＶＤなどの方法により、酸化シリコンよりも誘電率の低い低誘電率層３を酸化膜２上に形成し、単結晶半導体基板１に形成された低誘電率層３をハンドル基板５に貼り合わせた後、水素イオン注入層４を境界として、ハンドル基板５に貼り合わせられた単結晶半導体層１´を単結晶半導体基板１から剥離させて、単結晶半導体層１´の表面を平坦化する。【選択図】      図１
2005109203.tif 000002
【特許請求の範囲】
【請求項１】
ハンドル基板と、
前記ハンドル基板上に形成され、酸化シリコンよりも誘電率の低い低誘電率層と、
前記低誘電率層上に形成された単結晶半導体層とを備えることを特徴とする半導体基板。
【請求項２】
前記低誘電率層と前記単結晶半導体層との間に設けられた酸化膜をさらに備えることを特徴とする請求項１記載の半導体基板。
【請求項３】
前記低誘電率層は、フッ素または炭素を含むシリコンガラス、あるいはポーラス膜であることを特徴とする請求項１または２記載の半導体基板。
【請求項４】
ハンドル基板と、
前記ハンドル基板上に形成され、酸化シリコンよりも誘電率の低い低誘電率層と、
前記低誘電率層上に形成された単結晶半導体層と、
前記単結晶半導体層上に形成されたゲート電極と、
前記ゲート電極の両側にそれぞれ配置され、前記単結晶半導体層に形成されたソース／ドレイン層とを備えることを特徴とする半導体装置。
【請求項５】
酸化シリコンよりも誘電率の低い低誘電率層を単結晶半導体基板上に形成する工程と、
前記単結晶半導体基板上に形成された低誘電率層をハンドル基板上に貼り合せる工程と、
前記単結晶半導体基板を薄膜化する工程とを備えることを特徴とする半導体基板の製造方法。
【請求項６】
単結晶半導体基板上に酸化膜を形成する工程と、
前記酸化膜よりも誘電率の低い低誘電率層を前記酸化膜上に形成する工程と、
前記酸化膜上に形成された低誘電率層をハンドル基板上に貼り合せる工程と、
前記単結晶半導体基板を薄膜化する工程とを備えることを特徴とする半導体基板の製造方法。
【請求項７】
表面より深い位置に濃度ピークがくるように酸素を単結晶半導体基板にイオン注入する工程と、
表面より深い位置に濃度ピークがくるようにフッ素または炭素を単結晶半導体基板にイオン注入する工程と、
前記酸素およびフッ素または炭素がイオン注入された単結晶半導体基板の熱処理を行うことにより、酸化シリコンよりも誘電率の低い低誘電率層を前記単結晶半導体基板内に形成する工程とを備えることを特徴とする半導体基板の製造方法。
【請求項８】
前記フッ素または炭素の濃度ピークの位置は前記酸素の濃度ピークの位置よりも深いことを特徴とする請求項７記載の半導体基板の製造方法。
【請求項９】
酸化シリコンよりも誘電率の低い低誘電率層を単結晶半導体基板上に形成する工程と、
前記単結晶半導体基板上に形成された低誘電率層をハンドル基板上に貼り合せる工程と、
前記単結晶半導体基板を薄膜化することにより、前記低誘電率層上に単結晶半導体層を形成する工程と、
前記単結晶半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の両側にそれぞれ配置され、前記単結晶半導体層に形成されたソース／ドレイン層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１０】
表面より深い位置に濃度ピークがくるように酸素を単結晶半導体基板にイオン注入する工程と、
表面より深い位置に濃度ピークがくるようにフッ素または炭素を単結晶半導体基板にイオン注入する工程と、
前記酸素およびフッ素または炭素がイオン注入された単結晶半導体基板の熱処理を行うことにより、酸化シリコンよりも誘電率の低い低誘電率層を前記単結晶半導体基板内に形成するとともに、前記低誘電率層上に配置された単結晶半導体層を形成する工程と、
前記単結晶半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の両側にそれぞれ配置され、前記単結晶半導体層に形成されたソース／ドレイン層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板に適用して好適なものである。
【背景技術】
【０００２】
従来の半導体装置では、例えば、特許文献１に開示されているように、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、ＳＯＩ基板上に電界効果型トランジスタを形成することが行われている。
特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。
【０００３】
ここで、従来のＳＯＩ基板では、界面準位が少ない膜を安定して作成できるなどの点から酸化シリコンが埋め込み層（Ｂｏｘ層）に用いられている。
【特許文献１】特開平６−６１４３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、酸化シリコンは硬く、Ｓｉとの密着が強固であるため、酸化シリコンをＢｏｘ層に用いると、Ｂｏｘ層上の単結晶シリコン層に機械的ストレスがかかり易くなる。
特に、ＳＯＩトランジスタを完全空乏モードで動作させるには、ＳＯＩ膜厚を薄くする必要がある。このため、単結晶シリコン層のストレス耐性が劣化するとともに、ゲート電極、シイサイド層および金属配線層から単結晶シリコン層にかかるストレスが大きくなり、ＳＯＩトランジスタの特性が劣化するという問題があった。
【０００５】
また、酸化シリコンは誘電率が４．０〜４．２程度と大きいため、埋め込み酸化膜容量（Ｂｏｘ容量ともいう。）が大きくなり、ゲート電圧によるチャネル表面電位の制御性が劣化するという問題があった。
特に、ＳＯＩトランジスタを完全空乏モードで動作させると、ゲート電圧下のボディ領域が完全に空乏かされ、ゲート酸化膜容量とボディ空乏層容量の他にＢｏｘ酸化膜容量が直列接続される。このため、大きなＢｏｘ容量がボディ容量に直列接続されると、ゲート電圧によるチャネル表面電位の制御性の劣化が大きくなり、サブスレッショルド特性の劣化が激しくなるという問題があった。
【０００６】
そこで、本発明の目的は、絶縁層上に形成された単結晶半導体層のストレスを緩和するとともに、チャネル表面電位の制御性を向上させることが可能な半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明の一態様に係る半導体基板によれば、ハンドル基板と、前記ハンドル基板上に形成され、酸化シリコンよりも誘電率の低い低誘電率層と、前記低誘電率層上に形成された単結晶半導体層とを備えることを特徴とする。
これにより、酸化シリコンよりも比誘電率の低い低誘電率層をＢｏｘ層に用いることが可能となり、ボディ容量に直列接続されるＢｏｘ容量を低減させることが可能となる。このため、ゲート電圧によるチャネル表面電位の制御性を向上させることが可能となり、サブスレッショルド特性を急峻化させることを可能として、電界効果型トランジスタの特性を向上させることが可能となる。
【０００８】
また、本発明の一態様に係る半導体基板によれば、前記低誘電率層と前記単結晶半導体層との間に設けられた酸化膜をさらに備えることを特徴とする。
これにより、単結晶半導体層の界面に酸化膜を形成することを可能としつつ、酸化シリコンよりも比誘電率の低い低誘電率層をＢｏｘ層に用いることが可能となる。このため、単結晶半導体層の界面準位の増大を抑制しつつ、ボディ容量に直列接続されるＢｏｘ容量を低減させることが可能となり、リーク電流の増大を抑制しつつ、サブスレッショルド特性を急峻化させることが可能となる。
【０００９】
また、本発明の一態様に係る半導体基板によれば、前記低誘電率層は、フッ素または炭素を含むシリコンガラス、あるいはポーラス膜であることを特徴とする。
これにより、Ｂｏｘ層の低誘電率化を図りつつ、酸化シリコンよりも柔らかい材料をＢｏｘ層に用いることが可能となり、ボディ容量に直列接続されるＢｏｘ容量を低減させることを可能としつつ、Ｂｏｘ層上に形成された単結晶半導体層のストレスを緩和することができる。このため、単結晶半導体層を薄膜化した場合においても、単結晶半導体層に形成された電界効果型トランジスタを安定して動作させることが可能となるとともに、サブスレッショルド特性の劣化を抑制しつつ、電界効果型トランジスタを完全空乏モードで動作させることを可能として、電界効果型トランジスタ動作の高速化および低電圧化を図ることができる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、ハンドル基板と、前記ハンドル基板上に形成され、酸化シリコンよりも誘電率の低い低誘電率層と、前記低誘電率層上に形成された単結晶半導体層と、前記単結晶半導体層上に形成されたゲート電極と、前記ゲート電極の両側にそれぞれ配置され、前記単結晶半導体層に形成されたソース／ドレイン層とを備えることを特徴とする。
【００１１】
これにより、Ｂｏｘ層の低誘電率化を図りつつ、酸化シリコンよりも柔らかい材料をＢｏｘ層に用いることが可能となる。このため、ボディ容量に直列接続されるＢｏｘ容量を低減させることを可能としつつ、Ｂｏｘ層上に形成された単結晶半導体層のストレスを緩和することができ、単結晶半導体層に形成された電界効果型トランジスタの信頼性を向上させつつ、サブスレッショルド特性を向上させることができる。
【００１２】
また、本発明の一態様に係る半導体基板の製造方法によれば、酸化シリコンよりも誘電率の低い低誘電率層を単結晶半導体基板上に形成する工程と、前記単結晶半導体基板上に形成された低誘電率層をハンドル基板上に貼り合せる工程と、前記単結晶半導体基板を薄膜化する工程とを備えることを特徴とする。
これにより、低誘電率層が形成された単結晶半導体基板を貼り合せることで、単結晶半導体層を低誘電率層上に形成することが可能となり、製造工程の煩雑化を抑制しつつ、ボディ容量に直列接続されるＢｏｘ容量を低減させることが可能となる。
【００１３】
また、本発明の一態様に係る半導体基板の製造方法によれば、単結晶半導体基板上に酸化膜を形成する工程と、前記酸化膜よりも誘電率の低い低誘電率層を前記酸化膜上に形成する工程と、前記酸化膜上に形成された低誘電率層をハンドル基板上に貼り合せる工程と、前記単結晶半導体基板を薄膜化する工程とを備えることを特徴とする。
これにより、酸化膜上に低誘電率層が積層された単結晶半導体基板を貼り合せることで、酸化膜を介して低誘電率層上に単結晶半導体層を形成することが可能となり、製造工程の煩雑化を抑制しつつ、ボディ容量に直列接続されるＢｏｘ容量を低減させることが可能となるとともに、単結晶半導体層の界面準位の増大を抑制することができる。
【００１４】
また、本発明の一態様に係る半導体基板の製造方法によれば、表面より深い位置に濃度ピークがくるように酸素を単結晶半導体基板にイオン注入する工程と、表面より深い位置に濃度ピークがくるようにフッ素または炭素を単結晶半導体基板にイオン注入する工程と、前記酸素およびフッ素または炭素がイオン注入された単結晶半導体基板の熱処理を行うことにより、酸化シリコンよりも誘電率の低い低誘電率層を前記単結晶半導体基板内に形成する工程とを備えることを特徴とする。
【００１５】
これにより、酸素およびフッ素または炭素のイオン注入を単結晶半導体基板に行うことで、低誘電率層を単結晶半導体基板内に埋め込むことが可能となり、製造工程の煩雑化を抑制しつつ、ボディ容量に直列接続されるＢｏｘ容量を低減させることが可能となる。
また、本発明の一態様に係る半導体基板の製造方法によれば、前記フッ素または炭素の濃度ピークの位置は前記酸素の濃度ピークの位置よりも深いことを特徴とする。
【００１６】
これにより、酸素およびフッ素または炭素のイオン注入条件を変更することで、酸化層を介して低誘電率層上に単結晶半導体層を形成することが可能となり、製造工程の煩雑化を抑制しつつ、ボディ容量に直列接続されるＢｏｘ容量を低減させることが可能となるとともに、単結晶半導体層の界面準位の増大を抑制することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、酸化シリコンよりも誘電率の低い低誘電率層を単結晶半導体基板上に形成する工程と、前記単結晶半導体基板上に形成された低誘電率層をハンドル基板上に貼り合せる工程と、前記単結晶半導体基板を薄膜化することにより、前記低誘電率層上に単結晶半導体層を形成する工程と、前記単結晶半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の両側にそれぞれ配置され、前記単結晶半導体層に形成されたソース／ドレイン層を形成する工程とを備えることを特徴とする。
【００１７】
これにより、低誘電率層上に形成された単結晶半導体層に電界効果型トランジスタを作製することが可能となり、ボディ容量に直列接続されるＢｏｘ容量を低減させることを可能としつつ、Ｂｏｘ層上に形成された単結晶半導体層のストレスを緩和することができる。このため、単結晶半導体層に形成された電界効果型トランジスタの信頼性を向上させることが可能となるともに、サブスレッショルド特性を向上させることを可能として、電界効果型トランジスタ動作の高速化および低電圧化を図ることができる。
【００１８】
また、本発明の一態様に係る半導体装置の製造方法によれば、表面より深い位置に濃度ピークがくるように酸素を単結晶半導体基板にイオン注入する工程と、表面より深い位置に濃度ピークがくるようにフッ素または炭素を単結晶半導体基板にイオン注入する工程と、前記酸素およびフッ素または炭素がイオン注入された単結晶半導体基板の熱処理を行うことにより、酸化シリコンよりも誘電率の低い低誘電率層を前記単結晶半導体基板内に形成するとともに、前記低誘電率層上に配置された単結晶半導体層を形成する工程と、前記単結晶半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の両側にそれぞれ配置され、前記単結晶半導体層に形成されたソース／ドレイン層を形成する工程とを備えることを特徴とする。
【００１９】
これにより、低誘電率層上に形成された単結晶半導体層に電界効果型トランジスタを作製することが可能となり、単結晶半導体層に形成された電界効果型トランジスタの信頼性を向上させることが可能となるともに、サブスレッショルド特性を向上させることを可能として、電界効果型トランジスタ動作の高速化および低電圧化を図ることができる。
また、イオン注入技術は注入量および加速電圧の制御性および再現性に優れていることから、イオン注入を用いて前記単結晶半導体基板内に低誘電率層を形成することで、低誘電率層上に形成される単結晶半導体層の膜厚均一性を容易に向上させることが可能となる。このため、薄膜化された単結晶半導体層を低誘電率層上に精度よく形成することが可能となり、完全空乏モードで動作可能な電界効果型トランジスタを安定して製造することが可能となる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１および図２は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、例えば、単結晶半導体基板１の熱酸化などの方法により、単結晶半導体基板１上に酸化膜２を形成する。そして、例えば、プラズマＣＶＤなどの方法により、酸化シリコンよりも誘電率の低い低誘電体を堆積させることで、低誘電率層３を酸化膜２上に形成する。
【００２１】
なお、単結晶半導体基板１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣなどを用いることができる。また、低誘電率層３の材質としては、フッ素または炭素を含むシリコンガラスあるいは有機ｌｏｗｋ膜あるいはポーラス膜を用いることができ、例えば、フッ化珪酸ガラス膜（ＦＳＧ膜）などのＳｉＯＦ系膜、「Ａｕｒｏｒａ２．７（日本エー・エス・エム社製）」などのＳｉＯＣ系膜、「ＳｉＬＫ（米Ｔｈｅ  Ｄｏｗ  Ｃｈｅｍｉｃａｌ  Ｃｏ．製）」などのＰＡＥ（ｐｏｌｙ  ａｒｙｌｅｎｅｅｔｈｅｒ）系膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＭＳＱ（ｍｅｔｈｙｌ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＰＣＢ系膜、ＣＦ系膜、「ＣＯＲＡＬ（米Ｎｏｖｅｌｌｕｓ  Ｓｙｓｔｅｍｓ，Ｉｎｃ製）」、「Ｂｌａｃｋ  Ｄｉａｍｏｎｄ（米Ａｐｐｌｉｅｄ  Ｍａｔｅｒｉａｌｓ，Ｉｎｃ製）」、あるいはこれらのポーラス膜を用いることができる。
【００２２】
ここで、例えば、低誘電率層３としてＦＳＧ膜を用いることで、Ｂｏｘ層の比誘電率として３．２〜３．８程度の値を得ることができ、比誘電率が４．０〜４．２程度の酸化シリコンを用いた場合に比べて、Ｂｏｘ層の比誘電率を低くすることが可能となる。
なお、酸化膜２の膜厚は、Ｂｏｘ層の比誘電率を低くするという観点からはできる限り薄い方が好ましく、例えば、１００Å程度以下に設定することができる。
【００２３】
次に、図１（ｂ）に示すように、酸化膜２および低誘電率層３が積層された単結晶半導体基板１に１０16／ｃｍ-2程度の水素イオンのイオン注入ＩＰ１を行うことにより、水素イオン注入層４を単結晶半導体基板１内に形成する。ここで、単結晶半導体基板１における水素イオン注入層４の深さは、単結晶半導体層１´の膜厚よりも大きくなるように設定することができる。
【００２４】
次に、図１（ｃ）に示すように、酸化膜２を介して単結晶半導体基板１に形成された低誘電率層３をハンドル基板５に貼り合わせる。なお、ハンドル基板５としては、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣなどの半導体基板を用いるようにしてもよく、ガラス、サファイアまたはセラミックなどの絶縁性基板を用いるようにしてもよい。
【００２５】
次に、図２（ａ）に示すように、ハンドル基板５に貼り合わせられた単結晶半導体基板１を４００〜６００℃程度の温度で熱処理することにより、水素イオン注入層４を境界として、ハンドル基板５に貼り合わせられた単結晶半導体層１´を単結晶半導体基板１から剥離させる
次に、図２（ｂ）に示すように、酸化膜２および低誘電率層３を介してハンドル基板５に貼り合わせられた単結晶半導体層１´の表面を研磨することにより、単結晶半導体層１´の表面を平坦化する。なお、単結晶半導体層１´の表面の研磨方法としては、例えば、ＣＭＰ（化学的機械的研磨）を用いることができる
次に、図２（ｃ）に示すように、単結晶半導体層１´の熱酸化を行うことにより、単結晶半導体層１´上にゲート絶縁膜６を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜６が形成された単結晶半導体層１´上に多結晶シリコン層を形成し、フォトリソグラフィー技術およびドライエッチング技術を用いて、多結晶シリコン層のパターニングを行うことにより、ゲート絶縁膜６上にゲート電極７を形成する。そして、ゲート電極７をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を単結晶半導体層１´内にイオン注入することにより、ゲート電極７の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）層８ａ、８ｂを単結晶半導体層１´に形成する。
【００２６】
そして、ＣＶＤなどの方法により、ＬＤＤ層８ａ、８ｂが形成された単結晶半導体層１´上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極７の側壁にサイドウォール９ａ、９ｂをそれぞれ形成する。そして、ゲート電極７およびサイドウォール９ａ、９ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を単結晶半導体層１´内にイオン注入することにより、サイドウォール９ａ、９ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース層１０ａおよびドレイン層１０ｂを単結晶半導体層１´に形成する。
【００２７】
これにより、酸化シリコンよりも誘電率の低い低誘電率層３をＢｏｘ層に用いることが可能となり、ボディ容量に直列接続されるＢｏｘ容量を低減させることが可能となる。このため、ゲート電圧によるチャネル表面電位の制御性を向上させることが可能となり、サブスレッショルド特性を急峻化させることを可能として、電界効果型トランジスタの特性を向上させることが可能となる。
【００２８】
すなわち、図２（ｃ）に示すように、酸化膜２および低誘電率層３によるＢｏｘ容量をＣｂｏｘ、ゲート電極７下のボディ容量をＣｂとすると、ＳＯＩ基板のＳＯＩ容量Ｃｓｏｉは、
Ｃｓｏｉ＝Ｃｂ／（１＋Ｃｂ／Ｃｂｏｘ）
で与えることができる。
【００２９】
そして、ゲート絶縁膜６の容量をＣｏｘとすると、ゲート電圧Ｖｇに対する表面電位Ψｓｆｄは、
Ψｓｆｄ＝Ｃｏｘ／（Ｃｏｘ＋Ｃｓｏｉ）Ｖｇ
で与えることができる。
この結果、低誘電率層３をＢｏｘ層に用いることで、Ｂｏｘ容量を低減させることが可能となり、ゲート電圧Ｖｇに対するチャネル表面電位Ψｓｆｄの制御性を向上させることが可能となる。
【００３０】
また、単結晶半導体層１´と低誘電率層３との間に酸化膜２を設けることにより、単結晶半導体層１´の界面準位の増大を抑制しつつ、ボディ容量に直列接続されるＢｏｘ容量を低減させることが可能となり、リーク電流の増大を抑制しつつ、サブスレッショルド特性を急峻化させることが可能となる。
また、低誘電率層３として、例えば、ＦＳＧ膜またはＳｉＯＣ系膜などを用いることにより、Ｂｏｘ層の流動性あるいは酸化膜２との界面における滑りを増大させることが可能となり、Ｂｏｘ層上に形成された単結晶半導体層１´のストレスを緩和することができる。
【００３１】
このため、単結晶半導体層１´のストレス耐性を向上させることができ、ＳＯＩトランジスタを完全空乏モードで安定して動作させることを可能として、電界効果型トランジスタ動作の高速化および低電圧化を図ることが可能となるとともに、ゲート電極７、シイサイド層および金属配線層から単結晶半導体層１´に加わるストレスを吸収させることを可能として、電界効果型トランジスタの微細化および高集積化を図ることが可能となる。
【００３２】
なお、上述した第１実施形態では、単結晶半導体基板１を薄膜化するために、単結晶半導体基板１内に水素イオン注入層４を設ける方法について説明したが、水素イオン注入層４は必ずしも設ける必要はなく、研磨またはエッチングにより単結晶半導体基板１を薄膜化するようにしてもよい。
また、上述した第１実施形態では、単結晶半導体層１´の界面準位を低減させるために、単結晶半導体層１´と低誘電率層３との間に酸化膜２を設ける方法について説明したが、酸化膜２は必ずしも設ける必要はなく、単結晶半導体層１´を低誘電率層３上に直接形成するようにしてもよい。
【００３３】
図３は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
図３（ａ）において、単結晶半導体基板２１内に１０16〜１０18／ｃｍ-2程度の酸素イオンのイオン注入ＩＰ２を行うことにより、酸素イオン注入層２２を単結晶半導体基板２１内に形成する。
なお、単結晶半導体基板２１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣなどを用いることができる。ここで、単結晶半導体基板２１における酸素イオンの濃度プロファイルＰ１のピークは単結晶半導体基板２１の表面より深くなるように設定することができる。
【００３４】
次に、図３（ｂ）に示すように、単結晶半導体基板２１内に１０16〜１０18／ｃｍ-2程度のフッ素イオンのイオン注入ＩＰ３を行うことにより、フッ素イオン注入層２３を単結晶半導体基板２１内に形成する。ここで、単結晶半導体基板２１におけるフッ素イオンの濃度プロファイルＰ２のピークは、酸素イオンの濃度プロファイルＰ１のピークより深くなるように設定することができる。
【００３５】
次に、図３（ｃ）に示すように、酸素イオン注入層２２およびフッ素イオン注入層２３が形成された単結晶半導体基板２１の熱処理を行うことにより、単結晶半導体基板２１内に埋め込まれたＦＳＧ層２５を形成するとともに、単結晶半導体基板２１とＦＳＧ層２５との間に配置された酸化層２４を形成する。
次に、図３（ｄ）に示すように、単結晶半導体基板２１の熱酸化を行うことにより、単結晶半導体基板２１の表面にゲート絶縁膜２６を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜２６が形成された単結晶半導体基板２１上に多結晶シリコン層を形成し、フォトリソグラフィー技術およびドライエッチング技術を用いて、多結晶シリコン層のパターニングを行うことにより、ゲート絶縁膜２６上にゲート電極２７を形成する。そして、ゲート電極２７をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を単結晶半導体基板２１内にイオン注入することにより、ゲート電極２７の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）層２８ａ、２８ｂを単結晶半導体基板２１に形成する。
【００３６】
そして、ＣＶＤなどの方法により、ＬＤＤ層２８ａ、２８ｂが形成された単結晶半導体基板２１上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２７の側壁にサイドウォール２９ａ、２９ｂをそれぞれ形成する。そして、ゲート電極２７およびサイドウォール２９ａ、２９ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を単結晶半導体基板２１内にイオン注入することにより、サイドウォール２９ａ、２９ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース層３０ａおよびドレイン層３０ｂを単結晶半導体基板２１に形成する。
【００３７】
これにより、ＦＳＧ層２５が埋め込まれた単結晶半導体基板２１に電界効果型トランジスタを作製することが可能となり、ボディ容量に直列接続されるＢｏｘ容量を低減させることを可能としつつ、Ｂｏｘ層上に形成された単結晶半導体層のストレスを緩和することができる。このため、ＳＯＩ基板に形成された電界効果型トランジスタの信頼性を向上させることが可能となるともに、サブスレッショルド特性を向上させることを可能として、電界効果型トランジスタ動作の高速化および低電圧化を図ることができる。
【００３８】
また、注入量および加速電圧の制御性および再現性に優れているイオン注入を用いて、単結晶半導体基板２１内にＦＳＧ層２５を埋め込むことにより、ＦＳＧ層２５上に形成される単結晶半導体層の膜厚均一性を容易に向上させることが可能となる。このため、薄膜化された単結晶半導体層をＦＳＧ層２５上に精度よく形成することが可能となり、完全空乏モードで動作可能な電界効果型トランジスタを安定して製造することが可能となる。
【００３９】
また、単結晶半導体基板２１におけるフッ素イオンの濃度プロファイルＰ２のピークが酸素イオンの濃度プロファイルＰ１のピークより深くなるように設定することで、電界効果型トランジスタが形成される単結晶半導体層とＦＳＧ層２５との間に酸化層２４を設けることが可能となる。このため、ＢＯＸ層にＦＳＧ層２５を形成した場合においても、電界効果型トランジスタが形成される単結晶半導体層がＦＳＧ層２５に直接接触することを防止することが可能となり、電界効果型トランジスタが形成される単結晶半導体層の界面準位を低減させることができる。
【００４０】
なお、上述した第２実施形態では、電界効果型トランジスタが形成される単結晶半導体層の界面準位を低減させるために、単結晶半導体層とＦＳＧ層２５との間に酸化層２４を設ける方法について説明したが、酸化膜２４は必ずしも設ける必要はなく、電界効果型トランジスタが形成される単結晶半導体層をＦＳＧ層２５上に直接形成するようにしてもよい。
【００４１】
また、上述した第２実施形態では、低誘電率層としてＦＳＧ層２５を形成するために、フッ素イオンのイオン注入ＩＰ３を行う方法について説明したが、フッ素イオン以外にも、炭素イオンなどをイオン注入することにより、低誘電率層を単結晶半導体基板２１に埋め込むようにしてもよい。
【図面の簡単な説明】
【００４２】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図３】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００４３】
１、２１  単結晶半導体基板、１´  単結晶半導体層、２、２４  酸化膜、３  低誘電率層、４  水素イオン注入層、５  ハンドル基板、６、２６  ゲート絶縁膜、７、２７  ゲート電極、８ａ、８ｂ、２８ａ、２８ｂ  ＬＤＤ層、９ａ、９ｂ、２９ａ、２９ｂ  サイドウォールスペーサ、１０ａ、３０ａ  ソース層、１０ｂ、３０ｂ  ドレイン層、２２  酸素イオン注入層、２３  フッ素イオン注入層、２５  ＦＳＧ層
【図１】
2005109203.tif 000003
【図２】
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【図３】
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