(57)【要約】【課題】  システムＬＳＩに内蔵された複数のメモリのパスフェイルデータを、短い時間で送信できる半導体メモリ回路のテスト方法を提供することにある。【解決手段】  半導体メモリのテスト装置内のパスフェイルデータ収集用不良解析メモリへ、システムＬＳＩに内蔵された複数のメモリ回路のパスフェイルデータをすべて格納し、その不良解析メモリから一括してパスフェイルデータを読み出す（ステップＳ２２）。【選択図】  図５
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【特許請求の範囲】
【請求項１】
半導体装置における複数のメモリ回路を、テスト装置によってテストする方法であって、
前記テスト装置は、前記テスト装置を制御する制御部、前記複数のメモリ回路をテストするテスト部、及び前記複数のメモリ回路のテストデータを格納する不良解析メモリ部からなり、
前記制御部は前記不良解析メモリ部のメモリ領域を１個のメモリ回路に対して区分するステップ、前記テスト部は前記1個のメモリ回路をテストし、かつ、そのテストデータを前記不良解析メモリ部の区分された前記メモリ領域に格納するステップをそれぞれ実行し、
更に、前記制御部及び前記テスト部は、前記１個のメモリ回路に対する前記の各ステップを、前記複数のメモリ回路について順次実行し、
前記制御部は前記不良解析メモリ部に格納された前記複数のメモリ回路のテストデータを一括して読み出し、前記テストデータからフェイルビットマップデータを作成することを特徴とする半導体メモリ回路のテスト方法。
【請求項２】
半導体装置における複数のメモリ回路を、テスト装置によってテストし、得られたテストデータを前記テスト装置に接続される端末装置によってファイルする方法であって、
前記テスト装置は、前記テスト装置を制御する制御部、前記複数のメモリ回路をテストするテスト部、前記複数のメモリ回路のテストデータを格納する不良解析メモリ部、及びフェイルビットマップデータを格納するデータ記憶部からなり、
前記制御部は前記不良解析メモリ部のメモリ領域を１個のメモリ回路に対して区分するステップ、前記テスト部は前記1個のメモリ回路をテストし、かつ、そのテストデータを前記不良解析メモリ部の区分された前記メモリ領域に格納するステップをそれぞれ実行し、
更に、前記制御部及び前記テスト部は、前記１個のメモリ回路に対する前記の各ステップを、前記複数のメモリ回路について順次実行し、
前記制御部は前記不良解析メモリ部に格納された前記複数のメモリ回路のテストデータを一括して読み出し、前記テストデータからフェイルビットマップデータを作成し、かつ、そのフェイルビットマップデータを前記データ記憶部へ格納し、
前記端末装置は、前記データ記憶部から前記フェイルビットマップデータを読み出し、前記複数のメモリ回路ごとに前記フェイルビットマップデータを分割して記憶することを特徴とする半導体メモリ回路のテスト方法。
【請求項３】
前記不良解析メモリ部のメモリ領域を１個のメモリ回路に対して区分するステップは、前記不良解析メモリ部のメモリセルアレイのロウアドレス或いはカラムアドレスに基づき、前記複数のメモリ回路ごとにテストデータが格納される前記メモリ領域を前記メモリセルアレイに対して割り付けることを特徴とする請求項１又は請求項２に記載の半導体メモリ回路のテスト方法。
【請求項４】
前記不良解析メモリ部のメモリ領域を１個のメモリ回路に対して区分するステップは、前記不良解析メモリ部のメモリセルアレイのロウアドレス或いはカラムアドレスの上位アドレスを、前記複数のメモリ回路ごとに変化させることを特徴とする請求項３に記載の半導体メモリ回路のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ回路のテスト方法に関する。
【背景技術】
【０００２】
メモリＬＳＩにおけるメモリセルのテストデータを収集し、それをメモリＬＳＩにおけるメモリセルの配置に倣って、平面図として表示するフェイルビットマップは、メモリＬＳＩの不良解析に不可欠なものとなっている。
【０００３】
最近、システムＬＳＩは複数のメモリ回路を内蔵するようになっており、それらのメモリ回路がシステムＬＳＩの内で占める割合も大きくなってきている。今や、システムＬＳＩにおいても、内蔵メモリ回路の不良解析のためにフェイルビットマップを収集し、分析することが重要になってきている。（例えば、特許文献１参照。）。
【０００４】
フェイルビットマップは汎用メモリＬＳＩの不良解析のために開発され、最近、メモリ回路を内蔵するシステムＬＳＩの不良解析にも使用されるようになってきた。
【０００５】
汎用メモリＬＳＩにおけるフェイルビットマップを作成するためのテスト手順は以下のようである。即ち、先ず、一つのメモリ回路において、その中のメモリセルをテストし、その結果であるパスフェイルデータを不良解析メモリに格納する。各メモリセルについて、テストと、パスフェイルデータの不良解析メモリへの格納を行う。次に、そのメモリ回路に関する得られたパスフェイルデータを処理部へ送信する。処理部においてフェイルビットマップデータを作成し、ファイル用のディスク等に保存する。
【０００６】
システムＬＳＩに内蔵された複数のメモリ回路のフェイルビットマップを収集する場合においても同様の手順をとる。先ず、ひとつのメモリ回路をテストし、そのパスフェイルデータを不良解析メモリに格納する。続いて、それを処理部へ送信し、処理部においてフェイルビットマップデータを作成する。そして、順次、メモリ回路のテストとフェイルビットマップデータの作成を繰り返す。
【０００７】
しかし、上述の方法では、パスフェイルデータを、メモリと同じ数だけ処理部へ送信することになる。処理部への送信においては、データの送信時間以外に、準備等の時間が必要なため、送信回数が多くなるほど余分な時間が取られることになる。データの送信中はテストが実施できないため、全体の時間が非常に長くなり、大きな問題であった。
【特許文献１】特開２００２−２９８５９８号公報（第１２頁、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明はこのような事情に鑑みてなされたもので、その目的は、システムＬＳＩに内蔵された複数のメモリ回路のテストを短時間で行うテスト方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記の課題を解決するため、本発明の第１の態様は、半導体装置における複数のメモリ回路を、テスト装置によってテストする方法であって、前記テスト装置は、前記テスト装置を制御する制御部、前記複数のメモリ回路をテストするテスト部、及び前記複数のメモリ回路のテストデータを格納する不良解析メモリ部からなり、前記制御部は前記不良解析メモリ部のメモリ領域を１個のメモリ回路に対して区分するステップ、前記テスト部は前記1個のメモリ回路をテストし、かつ、そのテストデータを前記不良解析メモリ部の区分された前記メモリ領域に格納するステップをそれぞれ実行し、更に、前記制御部及び前記テスト部は、前記１個のメモリ回路に対する前記の各ステップを、前記複数のメモリ回路について順次実行し、前記制御部は前記不良解析メモリ部に格納された前記複数のメモリ回路のテストデータを一括して読み出し、前記テストデータからフェイルビットマップデータを作成することを特徴とする。
【発明の効果】
【００１０】
本発明の態様によれば、テストした複数のメモリ回路のテストデータを一括して不良解析メモリ部から制御部へ送信することにより、データ送信の際にかかる実際のデータ送信以外の処理時間を少なく抑えることが可能になる。これにより、メモリ回路のテストを短時間で実行できる半導体メモリ回路のテスト方法が得られる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施例を、図面を参照して説明する。
【実施例１】
【００１２】
図１は本発明による第１の実施の形態における半導体メモリのテストシステムの全体構成を示すブロック図である。図１に示すように、本システムはテスト装置１０と端末装置１１によって構成されている。
【００１３】
テスト装置１０の制御部１０ａからテスト部１０ｂに対し、テスト内容及びその手順等のシーケンスが指示される。テスト部１０ｂにおいて、テスト対象となる半導体装置（図示せず）に内蔵された複数のメモリ回路をテストする。テスト結果はテスト部１０ｂから不良解析メモリ１０ｃへ送られ、不良解析メモリ１０ｃにおいて記憶される。
【００１４】
テスト対象となる半導体装置内の全てのメモリ回路について、テストを実行し、そのテストデータである全メモリセルのパスフェイルデータを不良解析メモリ１０ｃへ格納する。その後、パスフェイルデータを格納した不良解析メモリ１０ｃから、制御部１０ａが全てのパスフェイルデータを一括して読み出し、フェイルビットマップデータを作成する。制御部１０ａはフェイルビットマップデータを記憶部１０ｄへ送信する。記憶部１０ｄはフェイルビットマップデータを記憶する。また、制御部１０ａはメモリ回路ごとに分割して記憶したフェイルビットマップデータの分割情報を作成する。
【００１５】
次に、端末装置１１の制御部１１ａにおいて、テスト装置１０からのフェイルビットマップデータ及びそのデータの分割情報を読み出し、メモリ回路ごとのフェイルビットマップデータとして分割し、それらを分割ファイル１１ｃとしてデータ記憶部１１ｂに格納する。複数の半導体装置にわたる多数のメモリ回路について、分割ファイル１１ｃとして格納できる。
【００１６】
図１のテスト装置１０で行われるフェイルビットマップデータの収集手順を示したフロー図を図２に示し、図１と合せて説明する。本発明の実施例１では、例えば、４個のメモリ回路を含むシステムＬＳＩをテスト対象の半導体装置とする。
【００１７】
先ず、始めにテストする第１のメモリ回路のメモリ規模を考慮し、第１のメモリ回路のテストデータを格納する不良解析メモリ１０ｃのアドレスを割り付ける（ステップＳ１）。続いて、テスト対象のシステムＬＳＩにおける第１のメモリ回路のテストをテスト部１０ｂで行う（ステップＳ２）。パスフェイルデータは不良解析メモリ１０ｃへ送られる。
【００１８】
次に、第２のメモリ回路に対する不良解析メモリ１０ｃのアドレス割付を行い（ステップＳ３）、更に、テスト部１０ｂで第２のメモリ回路のテストを行う（ステップＳ４）。パスフェイルデータはテストごとに不良解析メモリ１０ｃへ送られる。これを第４のメモリ回路まですべて行う（ステップＳ５，ステップＳ６）。
【００１９】
すべてのメモリ回路のテスト終了後に不良解析メモリ１０ｃからパスフェイルデータを制御部１０ａが一括して読み出す（ステップＳ７）。次に、制御部１０ａにおいてフェイルビットマップをファイルとして作成し、データ記憶部１０ｄへ送信する（ステップＳ９）。
【００２０】
以上がテスト装置１０におけるテストデータ収集手順である。続いて、端末装置１１の制御部１１ａにおいて、テスト装置１０のデータ記憶部１０ｄからフェイルビットマップデータファイル及びデータ分割情報を受信し（ステップＳ９、ステップＳ１０）、メモリ回路それぞれに分割した分割ファイル１１ｃを作成し（ステップＳ１１）、データ記憶部１１ｂにそれぞれ格納する（ステップＳ１２）。
【００２１】
なお、図示しないが、テスト装置１０においてフェイルビットマップデータから各メモリ回路における実際のフェイルビットマップを表示することも可能である。一方、複数の半導体装置のテストデータに関して一括してデータを取り扱う場合、端末装置１１へ多量のフェイルビットマップデータをファイルし、そこにおいてフェイルビットマップを表示しても良い。また、ファイルを別の端末装置へ送信して表示することも可能である。
【００２２】
以上のように、フェイルビットマップデータを作成する制御部１０ａが、不良解析メモリ１０ｃからパスフェイルデータを一括して読み出すことにより、半導体メモリ回路のテストに関わる処理時間を短縮できる。
【００２３】
更に、テスト装置１０として、制御部１０ａからデータ記憶部１０ｄへデータ送信を行う際、そのデータ送信中にテストが実行できない場合があり、制御部１０ａからデータ記憶部１０ｄへの一括データ送信がテスト時間を短縮するうえで効果が大きい。
【００２４】
本実施例では、複数のメモリ回路のパスフェイルデータを一つにまとめるために、各メモリ回路のテスト結果を不良解析メモリ内に区分けして格納している。
【００２５】
図３は本実施例における不良解析メモリのメモリ領域１４におけるパスフェイルデータであるテストデータの格納状態を表わす模式図である。本実施例では、各メモリ回路のテストデータが不良解析メモリ内で混在せずに、格納されることが必要である。このため、各メモリ回路のテスト前に、不良解析メモリのアドレスを被テストメモリ回路にそれぞれ割付ける。
【００２６】
図３（ａ）は第１のメモリ回路をテストした後の不良解析メモリへのテストデータの格納状況を表している。図３（ｂ）は第１のメモリ回路及び第２のメモリ回路のテスト後における、不良解析メモリへのテストデータの格納状況を表している。第１のメモリ回路のテストデータに上書きすることなく、第２のメモリ回路のテストデータを格納できるように、アドレスの割付を行う。
【００２７】
以下、図３（ｃ）及び図３（ｄ）も同様に第３のメモリ回路、第４のメモリ回路のテストデータは重なること無く不良解析メモリに格納される。
【００２８】
以上のように、不良解析メモリにパスフェイルデータを区分けして格納することにより、不良解析メモリからの一括送信ができ、処理時間の短い半導体メモリ回路のテスト方法が得られる。
【実施例２】
【００２９】
本発明による第２の実施例におけるテスト装置２０のブロック図を図４に示す。図１で示したテスト装置１０の制御部１０ａ及びデータ記憶部１０ｄは図示していない。
【００３０】
テストプログラム格納メモリ２１は図示しない制御部からのシーケンス指示データ及びテストプログラムを格納している。そのシーケンスとテストプログラムとに従って、ＣＰＵ２２はテストユニットであるパターン発生器２３，タイミング発生器２４、アドレススクランブラ２５、波形整形器２６，不良解析メモリ２７を制御し、テスト対象であるシステムＬＳＩ２８についてテストを行う。
【００３１】
システムＬＳＩ２８には、例えば第１のメモリ回路２８ａから第４のメモリ回路２８ｂまでの４個のメモリ回路が内蔵されている。
【００３２】
タイミング発生器２４はＣＰＵ２２から指定された周波数のクロック信号を発生する。パターン発生器２３はＣＰＵ２２の制御により、タイミング発生器２４が発生したクロック信号に同期して、メモリセルのテストごとにそのアドレス信号を出力する。更に、テストパターンのデータ信号、テストデータの期待値パターン信号を出力する。
【００３３】
波形整形器２６は、ＣＰＵ２２によって指示された電圧とタイミングによって、パターン発生器２３から入力されたテストパターンのデータ信号とテストパターンのアドレス信号の波形を整形する。更に、波形整形器２６はＣＰＵ２２からテスト対象となっているメモリ回路の情報を受け、システムＬＳＩ２８におけるテスト対象として選択されたメモリ回路に対し、アドレス信号及びテストパターンに関する信号を印加する。
【００３４】
比較器２９は、システムＬＳＩ２８から出力されるテストデータ信号と、パターン発生器２３から入力される期待値データ信号を比較して試験結果であるパスフェイルデータ信号を不良解析メモリ２７へ出力する。
【００３５】
システムＬＳＩ２８の各メモリ回路は順次テストされ、テストデータはＣＰＵ２２の指示によりアドレススクランブラ２５が出力したアドレスに従って、不良解析メモリ２７に記憶される。なお、バスライン３０はテスト部での信号伝送線であると共に、図示しない制御部と接続する。
【００３６】
アドレススクランブラ２５へはＣＰＵ２２からアドレス割付情報が送られる。アドレススクランブラ２５はアドレス割付情報によって、各メモリ回路に関するデータを格納するアドレスを制御する。これにより、各メモリ回路のパスフェイルデータが重ならずに格納される。
【００３７】
図５に本実施例のテスト手順のフロー図を示す。ＣＰＵ２２がテストプログラム格納メモリ２１からプログラムを読み込む（ステップＳ１１）。ＣＰＵ２２は読み込んだプログラムをデコードし、シーケンスとテストプログラムとに従って、各回路へ指示信号を送信する。
【００３８】
先ず、指定された周波数のクロック信号をタイミング発生器２４が発生する（ステップＳ１２）。ＣＰＵ２２はテスト対象のシステムＬＳＩ２８の中でテストするメモリ回路を選択し、その選択信号を波形整形器２６へ送信する（ステップＳ１３）。続いて、ＣＰＵ２２は選択したメモリ回路のテスト結果を記憶する不良解析メモリ２７の領域を割り付けるため、アドレス割付信号をアドレススクランブラ２５へ送信する（ステップＳ１４）。後述するように、アドレススクランブラ２５によって割り付けられた領域へ選択されたメモリ回路のパスフェイルデータが格納される。
【００３９】
次にタイミング発生器２４が発生したクロック信号に同期して、パターン発生器２３がテストするメモリセルのアドレス信号、更に、テストパターンデータを波形整形器２６へ出力する（ステップＳ１５）。波形整形器２６は入力されたテストパターンのデータ信号及びテストパターンのアドレス信号の波形を整形する。更に、波形整形器２６は、システムＬＳＩ２８における選択されたメモリ回路へアドレス信号及びテストパターンに関する信号を印加する。これによって、メモリセルのテストが実施される（ステップＳ１６）。
【００４０】
得られたテスト結果データは比較器２９へ送られる。比較器２９には、パターン発生器２３からテストデータの期待値パターン信号が出力され、比較器２９において、テスト結果データと期待値パターンとが比較される（ステップＳ１７）。
【００４１】
期待値パターンと合致する場合はパスであり、期待値パターンと不一致の場合はフェイルである。比較器２９はその結果をパスフェイルデータとして出力する（ステップＳ１８）。不良解析メモリ２７は出力されたパスフェイルデータを格納する（ステップＳ１９）。
【００４２】
メモリ回路のすべてのメモリセルに対してテストは実行される（ステップＳ２０）。また、テストパターンも複数個存在する場合は、それらをすべて行う。
【００４３】
一つのメモリ回路のテストが終了した後は、次のメモリ回路のテストに移る。この時、ＣＰＵ２２は、被テストメモリ回路を再度指定し、不良解析メモリ２７の割付を行う。このようにして全てのメモリ回路をテストする（ステップＳ２１）。テスト終了後、各メモリ回路のパスフェイルデータを、制御部が一括して不良解析メモリ２７から読み出す（ステップＳ２２）。
【００４４】
４個のメモリ回路のパスフェイルデータを収集する時の、アドレス割付情報とそれによって設定されるアドレススクランブラ２５の内部状態及び不良解析メモリ２７へのパスフェイルデータの格納イメージを図６（ａ）、（ｂ）及び図７（ａ）、（ｂ）に示す。
【００４５】
図６（ａ）について説明する。ＣＰＵ２２からのアドレス割付情報がアドレススクランブラ２５に入力される。アドレススクランブラ２５はアドレス割付情報に従って、不良解析メモリ２７のアドレス線に信号を割り付ける。不良解析メモリ２７のロウデコーダ２７ｂはそれを読み取る。なお、本実施例はロウ方向へのアドレス割付を説明するため、カラムデコーダ、センスアンプ等は図示しない。
【００４６】
本実施例の場合は、不良解析メモリ２７のアドレス線のＡ０にはアドレス割付情報のａ０を接続する。Ａ１乃至Ａ４にも同様にして接続する。Ａ５及びＡ６は０に固定とする。アドレス線の上位２アドレスであるＡ５及びＡ６を０に固定することにより、入力されたパスフェイルビットデータは不良解析メモリ２７のメモリセルアレイ２７ａの例えば、第１のパスフェイルデータ格納領域２７ｄに格納される。
【００４７】
同様に図６（ｂ）の場合は、アドレス割付情報によってアドレススクランブラ２５が不良解析メモリ２７のアドレス線の上位２アドレスであるＡ５、Ａ６にそれぞれ１と０を割り付ける。このため、パスフェイルデータは不良解析メモリ２７の第２のパスフェイルデータ格納領域２７ｅに格納される。
【００４８】
図７（ａ）及び（ｂ）も同様に、不良解析メモリ２７のアドレス線の上位２アドレスであるＡ５及びＡ６を変化させることによって、パスフェイルデータの不良解析メモリ２７への格納位置を制御し、パスフェイルデータがそれぞれ不良解析メモリの第３のパスフェイルデータ格納領域２７ｆ、第４のパスフェイルデータ格納領域２７ｇに格納される。
【００４９】
図８はアドレス割付情報に基づく、フェイルビットマップデータの分割情報の一例である。製品名、メモリ回路数及び第１のメモリから第４のメモリまでのアドレス割付情報等が判るようにしてある。これによって図１における制御部１０ａで作成されたフェイルビットマップデータを端末装置１１に区分けしてファイルする。
【００５０】
本実施の形態によれば、制御部がパスフェイルデータを一括して不良解析メモリから読み出すことにより、処理時間の短い半導体メモリ回路のテスト方法が得られる。
【００５１】
なお、本発明は上述した実施例に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することができる。
【００５２】
例えば、システムＬＳＩに内蔵されるメモリ回路は４個とは限らず、更に多くてもよい。メモリ回路が１００個を越える場合においても、本実施例が適用可能であることは勿論である。
【００５３】
また、各メモリ回路のテストデータの不良解析メモリへの格納に当っては、不良解析メモリのメモリセルアレイのカラム方向へのアドレス割付により、格納領域を区分けしても良い。
【００５４】
また、メモリ回路の数が多い場合は、適宜、メモリ回路の数を限定して不良解析メモリからテストデータを制御部へ送信させても良い。この場合、１つの半導体装置に関し、複数回にわたり、テストデータを送信する。
【００５５】
また、複数のメモリ回路を同時に測定するテスト装置を用いた場合においても、本実施例で示した方法を用いることができる。
【図面の簡単な説明】
【００５６】
【図１】本発明による第１の実施例における半導体メモリのテストシステムのブロック図。
【図２】本発明による第１の実施例における半導体メモリのテストシステムによるテスト手順を示すフロー図。
【図３】本発明による第１の実施例における半導体メモリのテストデータの不良解析メモリへの格納イメージ図。
【図４】本発明による第２の実施例における半導体メモリのテスト装置のブロック図。
【図５】本発明による第２の実施例における半導体メモリのテスト手順を示すフロー図。
【図６】本発明による第２の実施例における不良解析メモリへのパスフェイルデータの格納イメージ図。
【図７】本発明による第２の実施例における不良解析メモリへのパスフェイルデータの格納イメージ図。
【図８】本発明による第２の実施例における、フェイルビットマップデータの分割情報の一例を示すイメージ図。
【符号の説明】
【００５７】
１０、２０  テスト装置
１０ａ、１１ａ  制御部
１０ｂ  テスト部
１０ｃ  不良解析メモリ
１０ｄ、１１ｂ  データ記憶部
１１  端末装置
１１ｃ  分割ファイル
１４  不良解析メモリのメモリ領域
１５ａ  第１のメモリ回路のテストデータ
１５ｂ  第２のメモリ回路のテストデータ
１５ｃ  第３のメモリ回路のテストデータ
１５ｄ  第４のメモリ回路のテストデータ
１５ｅ  未使用領域
２１  テストプログラム格納メモリ
２２  ＣＰＵ
２３  パターン発生器
２４  タイミング発生器
２５  アドレススクランブラ
２６  波形整形器
２７  不良解析メモリ
２８  システムＬＳＩ
２８ａ  第１のメモリ回路
２８ｂ  第４のメモリ回路
２９  比較器
３０  バスライン
２７ａ  メモリセルアレイ
２７ｂ  ロウデコーダ
２７ｄ  第１のパスフェイルデータ格納領域
２７ｅ  第２のパスフェイルデータ格納領域
２７ｆ  第３のパスフェイルデータ格納領域
２７ｇ  第４のパスフェイルデータ格納領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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