(57)【要約】【課題】  無調整でかつ低雑音特性を有するＰＬＬ周波数シンセサイザを得る。【解決手段】  ＶＣＯ４は、低感度と高感度の周波数感度の制御端子を有し、低域通過フィルタ３の出力を低感度の周波数制御端子に印加する。低域通過フィルタ３の出力と、ＶＣＯ４の高感度の周波数制御端子との間に、任意の発振周波数において、低感度の周波数制御端子の入力電圧を予め定めた範囲内に制御する制御回路を挿入する。これにより、予め定めた範囲内では、ＶＣＯ４の発振周波数は、低感度の周波数制御端子の制御電圧で制御される。【選択図】        図１
2005101956.tif 000002
【特許請求の範囲】
【請求項１】
基準周波数と出力周波数との周波数・位相差に応じた誤差パルス信号を出力する周波数位相比較器と、
前記周波数位相比較器から出力された誤差パルス信号を直流電圧に平滑する低域通過フィルタと、
低感度と高感度の周波数感度の制御端子を持ち、前記低感度の周波数感度の制御端子に前記低域通過フィルタの出力が接続され、かつ、これら制御端子への入力電圧に基づいて前記出力周波数を発振する電圧制御発振器（ＶＣＯ）と、
前記低域通過フィルタの出力と、前記ＶＣＯの高感度の周波数制御端子との間に接続され、任意の発振周波数において、前記低感度の周波数制御端子の入力電圧を予め定めた範囲内に制御する制御回路とを備えたことを特徴とするＰＬＬ周波数シンセサイザ。
【請求項２】
電圧制御発振器（ＶＣＯ）は、高感度と低感度の制御端子の入力電圧で制御され、
制御回路は、
前記ＶＣＯの周波数低感度の制御端子の電圧が予め定めた範囲の上限電圧以上であるか判断し、ヒステリシス特性を有する上限電圧比較器と、
前記ＶＣＯの周波数低感度の制御端子の電圧が予め定めた範囲の下限電圧以下であるか判断し、ヒステリシス特性を有する下限電圧比較器と、
前記ＶＣＯの周波数高感度の制御端子への制御電圧を記憶するための制御電圧保持手段と、
前記周波数高感度の制御端子への制御回路で充電されるキャパシタと、
前記上限電圧比較器の判定出力と、前記下限電圧比較器の判定出力と、前記制御電圧保持手段の制御電圧とを切り替えるスイッチと、
前記上限電圧比較器が上限電圧と判断した場合に、この判定出力によって前記キャパシタを充電して前記制御電圧を漸増させ、前記下限電圧比較器が下限電圧と判断した場合に、この判定出力によって前記キャパシタを放電して前記制御電圧を漸減させ、前記上限電圧比較器が上限電圧と判断せずかつ前記下限電圧比較器が下限電圧と判断していない場合は、前記制御電圧保持手段の制御電圧を選択するよう前記スイッチを切り替え制御するスイッチ制御回路とを備えた請求項１記載のＰＬＬ周波数シンセサイザ。
【請求項３】
電圧制御発振器（ＶＣＯ）は、高感度と低感度の制御端子の入力電圧で制御され、
制御回路は、
前記ＶＣＯの周波数低感度の制御端子の電圧が予め定めた範囲の上限電圧以上であるか判断し、ヒステリシス特性を有する上限電圧比較器と、
前記ＶＣＯの周波数低感度の制御端子の電圧が予め定めた範囲の下限電圧以下であるか判断し、ヒステリシス特性を有する下限電圧比較器と、
前記上限電圧比較器が上限電圧と判断した場合に、この判定出力によって計数量をアップし、前記下限電圧比較器が下限電圧と判断した場合に、この判定出力によって計数量をダウンさせるアップ／ダウンカウンタと、
前記アップ／ダウンカウンタの計数出力を電圧値に変換するデジタル／アナログ変換器とを備えた請求項１記載のＰＬＬ周波数シンセサイザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御発振器を制御し、低雑音特性を実現するＰＬＬ周波数シンセサイザに関するものである。
【背景技術】
【０００２】
ＰＬＬ周波数シンセサイザは、今日ほとんどの電子機器に広く使われている回路技術である。近年のＰＨＳや携帯電話などの無線通信システムは、ユーザ数、トラヒック量の圧倒的な需要増に答えるセルラー化やデジタル化を、狭い周波数間隔の周波数配置で実現している。このためには、無線機中の局部発振器に低い位相雑音特性を持つＰＬＬ周波数シンセサイザが要求されている。一般に低い位相雑音特性の信号源を実現するにおいて、ＰＬＬ周波数シンセサイザ構成中の電圧制御発振器（ＶＣＯ）の制御特性を低い周波数感度とすることが望ましい。低い周波数感度のＶＣＯは周波数制御範囲を狭め、ＶＣＯ自体の発振周波数精度の向上が要求される。
【０００３】
ＶＣＯの可変周波数範囲は前述のとおり、低位相雑音特性を得るために狭い周波数可変範量とするが、周波数誤差が周波数可変範量と同等以上となると所望の周波数範囲の発振を得ることができなくなる。例えば、ＶＣＯにおける共振器の共振周波数＝４００ＭＨｚで５％の周波数可変範量＝２０ＭＨｚとしたいとき、共振器の各要素のバラツキが５％では、周波数誤差が５％を超えて３０ＭＨｚ程度となり、周波数誤差が周波数可変範量より大きくなってしまう。
【０００４】
以上のように、出力周波数に対して小さい周波数可変範囲を発振するＶＣＯでは出力周波数を決定する各要素のバラツキによる周波数誤差が周波数可変範囲を上回り、所望の周波数可変範囲を得られなくなる。従って、周波数可変範囲を所望のものする為には、共振器の各要素のバラツキや温度変動を極小とするか、または、調整によって吸収する必要がある。一般的にはＶＣＯの製造工程において固定インダクタＬをレーザトリミング等により調整しているが、この作業は困難なため価格上昇の最も大きな要因となっている。
【０００５】
そこで、ＶＣＯの周波数制御端子として、第１の周波数制御端子に加えて、第２の周波数制御端子を設け、この第２の周波数制御端子に対して調整回路から制御電圧を加えるようにしたものがあった（例えば、特許文献１参照）。このようなＰＬＬ周波数シンセサイザは、第１の周波数制御端子への制御電圧が所定値を超えた場合は、調整回路の制御電圧を第２の周波数制御端子に供給することによって、第１の周波数制御端子への制御電圧を所定値まで下げるよう制御していた。
【０００６】
【特許文献１】特開２０００−３３２６０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来のＰＬＬ周波数シンセサイザでは、第１の周波数制御端子への制御電圧を一定値または狭い範囲への制御としているために、周波数変更の度に調整回路によって第２の周波数制御端子への制御が行われることになる。この時、その制御には第１の周波数制御端子による制御と比べて長い収束時間がかかるといった課題を有すると共に、第２の周波数制御端子の電圧は制御完了までをステップ的に動作するために、ステップ動作の度にスプリアス雑音を発生する可能性があった。
【０００８】
この発明は上記のような課題を解決するためになされたもので、調整が不要で、かつ、周波数変更を行ってもスプリアス雑音等の発生の恐れが無く、低雑音特性を有するＰＬＬ周波数シンセサイザを得ることを目的とする。
【課題を解決するための手段】
【０００９】
この発明に係るＰＬＬ周波数シンセサイザは、電圧制御発振器（ＶＣＯ）は、低感度と高感度の周波数感度の制御端子を持ち、低感度の周波数制御端子に低域通過フィルタの出力を接続する。そして、低域通過フィルタの出力と、ＶＣＯの高感度の周波数制御端子との間に制御回路を挿入し、この制御回路から高感度の制御端子へ供給する制御電圧によって、任意の発振周波数において、低感度の周波数制御端子の入力電圧を予め定めた範囲内に制御するようにしたものである。
【発明の効果】
【００１０】
この発明によれば、ＶＣＯの高感度の周波数制御端子への制御電圧を供給する制御回路の制御によって、ＶＣＯの低感度の周波数端子への入力電圧を予め定めた範囲内に制御するようにしたので、部品のばらつきや温度変化があっても調整が不要で、かつ、低雑音特性を得ることができる効果がある。
【発明を実施するための最良の形態】
【００１１】
実施の形態１．
図１は、本発明の実施の形態１によるＰＬＬ周波数シンセサイザの構成図である。
図示のＰＬＬ周波数シンセサイザは、基準発振器１、周波数位相比較器２、低域通過フィルタ３、電圧制御発振器（ＶＣＯ）４、制御回路５、分周器６からなる。
【００１２】
基準発振器１は、周波数制御の基準となる基準周波数の信号を発生させる発振器である。周波数位相比較器２は、基準発振器１からの基準周波数（ｆref ）と分周器６で分周されたＶＣＯ４の出力周波数（ｆout ／Ｎ）との周波数差または位相差を比較し、その差に応じたデューティの誤差パルス信号を出力する機能部である。低域通過フィルタ３は、周波数位相比較器２から出力された誤差パルス信号を直流電圧に平滑し、その電圧出力をＶＣＯ４における周波数低感度の制御端子に供給する機能部である。
【００１３】
ＶＣＯ４は、その周波数感度が低感度の制御端子（fine）と、高感度の制御端子（coarse）とを有し、これら低感度の制御端子への制御電圧（Ｖfine）と、高感度の制御端子への制御電圧（Ｖcoarse）によって、その周波数が制御されるもので、その詳細については後述する。制御回路５は、低域通過フィルタ３の出力とＶＣＯ４の高感度制御端子４０２との間に挿入される回路であり、任意の発振周波数において、低感度の周波数制御端子の入力電圧を予め定めた範囲内に制御する機能を有している。また、制御回路５の一例については後述する。分周器６は、ＶＣＯ４の出力を１／Ｎ分周して周波数位相比較器２に出力する分周器である。
【００１４】
図２は、ＶＣＯ４の内部を示す構成図である。
ＶＣＯ４は、図示のように、低感度制御端子４０１、高感度制御端子４０２、可変容量デバイス４０３，４０４、固定容量デバイス４０５、固定インダクタンス４０６から構成される共振回路４０７と増幅器４０８で構成されている。低感度制御端子４０１は、低感度、即ち、供給される電圧に対して制御される周波数の変化が小さい制御用の端子である。また、高感度制御端子４０２は、供給される電圧に対して制御される周波数の変化が大きい制御用の端子である。可変容量デバイス４０３は、低感度制御端子４０１に接続され、低感度制御端子４０１への入力電圧に応じて容量を変化させることのできる、例えば、可変容量ダイオードといった可変容量デバイスである。可変容量デバイス４０４は、高感度制御端子４０２への入力電圧に応じて容量を変化させることのできる可変容量ダイオード等の可変容量デバイスである。固定容量デバイス４０５は、固定した容量を持つデバイスである。固定インダクタンス４０６は、固定値のインダクタンスである。そして、以上の各要素によって、共振回路４０７が構成されている。また、増幅器４０８は、共振回路４０７の出力を増幅するための増幅器であり、この増幅器４０８の出力がＶＣＯ４における共振周波数（ｆout ）として出力される。
【００１５】
図３は、制御回路５の一例を示す回路図である。
図示の制御回路５は、上限電圧比較器５０１、下限電圧比較器５０２、基準電圧源５０３，５０４、アナログ／デジタル変換器５０５、デジタル／アナログ変換器５０６、スイッチ５０７、スイッチ制御回路５０８、キャパシタ５０９、抵抗５１０〜５１３からなる。
【００１６】
上限電圧比較器５０１は、入力電圧（低感度制御端子４０１への制御電圧Ｖfine）が予め定めた範囲の上限電圧であるかを判断し、ヒステリシス特性を持つ電圧比較器である。下限電圧比較器５０２は、入力電圧（低感度制御端子４０１への制御電圧Ｖfine）が予め定めた範囲の下限電圧であるかを判断し、ヒステリシス特性を持つ電圧比較器である。基準電圧源５０３は、上限電圧比較器５０１に対して比較判定のための基準電圧（ＶfH）を供給するための電圧源であり、また、下限電圧比較器５０２に対して比較判定のための基準電圧（ＶfL）を供給するための電圧源である。アナログ／デジタル変換器５０５は、ＶＣＯ４の高感度制御端子４０２に供給するアナログ電圧をデジタル値に変換し、デジタル／アナログ変換器５０６はアナログ／デジタル変換器５０５でデジタル値に変換された電圧値を再びアナログ値に変換してスイッチ５０７に出力する。これらアナログ／デジタル変換器５０５およびデジタル／アナログ変換器５０６によってＶＣＯ４の高感度制御端子４０２への制御電圧を記憶するための制御電圧保持手段が構成されている。
【００１７】
スイッチ５０７は、上限電圧比較器５０１の出力、下限電圧比較器５０２の出力およびデジタル／アナログ変換器５０６の出力を入力し、スイッチ制御回路５０８の制御に基づいてこれらを選択し、高感度制御端子４０２への制御電圧として出力するためのスイッチである。キャパシタ５０９は、スイッチ５０７の出力に接続され、その出力電圧によって充電されるキャパシタである。抵抗５１０〜５１２は、それぞれ上限電圧比較器５０１とスイッチ５０７の入力との間、下限電圧比較器５０２とスイッチ５０７との間、デジタル／アナログ変換器５０６とスイッチ５０７との間に接続された抵抗である。また、抵抗５１３はスイッチ５０７の出力に接続された抵抗である。
【００１８】
次に、上記構成のＰＬＬ周波数シンセサイザの動作について説明する。
先ず、ＶＣＯ４は、共振回路４０７の共振周波数（ｆout ）を出力する。一方、この発振出力は分周器６によって１／Ｎ分周されて周波数位相比較器２に出力される。周波数位相比較器２では、高精度かつ低雑音の基準発振器１からの基準周波数（ｆref ）と位相比較し、位相誤差に対応する誤差パルス信号を低域通過フィルタ３に出力する。この誤差パルス信号は、低域通過フィルタ３で直流電圧に平滑され、ＶＣＯ４の低感度制御端子４０１への制御電圧（Ｖfine）として印加されると共に、ループを一巡する。このようなループ構成により、周波数位相比較器２の両入力周波数の関係：ｆref ＝ｆout ／Ｎより、ＶＣＯ４の出力周波数は、ｆout ＝Ｎ×ｆref となる。即ち、ＰＬＬ周波数シンセサイザは、出力周波数ｆout を基準周波数ｆref のＮ倍となるようＶＣＯ４の制御電圧を制御する。
【００１９】
制御回路５は、ＶＣＯ４の低感度制御端子４０１の入力電圧（Ｖfine）が予め定めた範囲となるよう、ＶＣＯ４の高感度制御端子４０２に制御電圧（Ｖcoarse）を出力する。
図４は、制御回路５によって関係付けられたＶＣＯ４の低感度制御端子４０１と高感度制御端子４０２の制御電圧の範囲を示し、制御回路５の動作を示す説明図である。
図中、縦軸のＶfH1 ，ＶfH2 ，ＶfL1 ，ＶfL2 は、次のような電圧値を示す。
ＶfH1 ：微調整用の制御電圧（低感度制御端子４０１への制御電圧）のうち、上限電圧のヒステリシス上側電圧。この電圧を上回ると制御回路５が動作を開始する。
ＶfH2 ：微調整用の制御電圧（低感度制御端子４０１への制御電圧）のうち、上限電圧のヒステリシス下側電圧。この電圧を下回ると制御回路５が動作を停止する。
ＶfL1 ：微調整用の制御電圧（低感度制御端子４０１への制御電圧）のうち、下限電圧のヒステリシス上側電圧。この電圧を上回ると制御回路５が動作を停止する。
ＶfL2 ：微調整用の制御電圧（低感度制御端子４０１への制御電圧）のうち、下限電圧のヒステリシス下側電圧。この電圧を下回ると制御回路５が動作を開始する。
【００２０】
また、横軸のＶcL，Ｖc ，ＶcHは、荒調整用の制御電圧（高感度制御端子４０２への制御電圧）を示している。
【００２１】
設定周波数ｆout_set としたときに、例えば図中のＡ点（Ｖcoarse＝Ｖc ，Ｖfine＝ＶfL1 ）に制御されたとする。この時、設定周波数を変更しても制御回路５が動作しない状態、即ち、Ｖcoarse＝Ｖc 一定値で、ＶＣＯ４の発信周波数の制御はΔｆfineの狭い周波数可変範囲内で低感度制御端子４０１によるＰＬＬ回路だけで行われる。また、低感度制御端子４０１への制御電圧がＶfH1 を上回ったとき、またはＶfL2 を下回ったときには、制御回路５の動作によって、ＶＣＯ４の低感度制御端子４０１の制御電圧は、ＶfH2 からＶfL1 の範囲に調整される。
【００２２】
図５は、制御回路５における上限／下限電圧を超えた場合の制御を示す説明図である。  図示の状態は、低感度制御端子４０１の制御電圧が上限電圧ＶfH1 を上回ったとき、および、低感度制御端子４０１の制御電圧が下限電圧ＶfL2 を下回ったときの制御動作を示しているが、これらの動作の違いは制御の方向のみであるため、低感度制御端子４０１の制御電圧が上限電圧ＶfH1 を上回ったときの動作を説明する。
【００２３】
先ず低感度制御端子４０１の制御電圧が規定の範囲の上限電圧ＶfH1 を上回ると、制御回路５が動作を開始し、高感度制御端子４０２への制御電圧をゆっくりと上昇させる（制御回路５の時定数は、低感度制御端子４０１へのＰＬＬのループ時定数よりも大きくしている）。上昇した高感度制御端子４０２への制御電圧により、低感度制御端子４０１の電圧は下がる方向に制御されるが、制御範囲が狭いために直ぐには電圧は規定の下限ヒステリシス電圧ＶfH2 以下にはならず、制御範囲になると急峻に動作して下限ヒステリシス電圧ＶfH2 以下に制御され（図中Ａｆ →Ｂｆ ）、制御回路５の動作が停止する（図中、Ａc →Ｂc ）。 
【００２４】
次に、図３に示した制御回路５の動作を説明する。
制御回路５の入力電圧（Ｖfine）が予め定めた範囲の上限を超えた場合には上限電圧比較器５０１の出力はＨとなり、このロジックをもってスイッチ制御回路５０８はスイッチ５０７を抵抗５１０側を選択するよう制御する。これにより、キャパシタ５０９の電圧を抵抗５１０を介して充電させ、 ＶＣＯ４における高感度制御端子４０２の制御電圧を上げる。その結果、ＶＣＯ４の低感度制御端子４０１への制御電圧は下がり、予め定めた範囲内の電圧に制御され、上限電圧比較器５０１の出力はＬに戻る。
【００２５】
一方、上限電圧比較器５０１の出力のＨのロジックでアナログ／デジタル変換器５０５はＶＣＯ４の高感度制御端子４０２の制御電圧を数値化し、直にデジタル／アナログ変換器５０６にて高感度制御端子４０２の制御電圧と同電圧を出力し、上限電圧比較器５０１の出力がＬに戻った後も、キャパシタ５０９および高感度制御端子４０２の制御電圧を保持する。
【００２６】
また、制御回路５の入力電圧が予め定めた範囲の下限を超えた場合には下限電圧比較器５０２の出力はＬとなり、このロジックをもってスイッチ制御回路５０８は、スイッチ５０７を抵抗５１１側を選択するよう制御する。これにより、キャパシタ５０９の電圧を抵抗５１１を介して放電させ、高感度制御端子４０２の制御電圧を下げることによって、低感度制御端子４０１への制御電圧は上がり、予め定めた範囲内の電圧に制御され、下限電圧比較器５０２の出力はＨに戻る。一方、下限電圧比較器５０２の出力のＬのロジックで、アナログ／デジタル変換器５０５は高感度制御端子４０２の制御電圧を数値化し、直にデジタル／アナログ変換器５０６にて高感度制御端子４０２の制御電圧と同電圧を出力し、下限電圧比較器５０２の出力がＨに戻った後も、キャパシタ５０９および高感度制御端子４０２の制御電圧を保持する。
【００２７】
制御回路５の動作を含めたＶＣＯ４の全発振周波数範囲は、低感度制御端子４０１および高感度制御端子４０２の制御電圧で決まるΔｆcoarse+Δｆfineとなり、ＶＣＯ４の低感度制御端子４０１の周波数制御範囲Δｆfineを網羅するため、ＶＣＯ４の発振周波数を決定する共振回路４０７の構成要素である可変および固定容量、固定インダクタのバラツキによる周波数誤差や温度変動による周波数シフトを吸収して、所望の発振周波数を得ることができる。また、Ｖcoarse＝Ｖc一定値で、Δｆfineの可変範囲の周波数を発振できるために、周波数変更の度に制御回路５が動作することがなく、収束は従来のＰＬＬ周波数シンセサイザと同等構成のみで行われる。従って、収束速度およびスプリアス発射は従来のＰＬＬ周波数シンセサイザと同等であり、この点においても低雑音の特徴が得られている。
【００２８】
また、制御回路５としては、他の構成も考えられる。
図６は、他の例の制御回路５の回路図である。
図示の制御回路５は、上限電圧比較器５２１、下限電圧比較器５２２、基準電圧源５２３，５２４、クロック源５２５、アンドゲート５２６，５２７、アップ／ダウンカウンタ５２８、デジタル／アナログ変換器５２９、抵抗５３０を備えている。
【００２９】
上限電圧比較器５２１は、入力電圧（低感度制御端子４０１への制御電圧Ｖfine）が予め定めた範囲の上限電圧であるかを判断するヒステリシス特性を持つ電圧比較器である。下限電圧比較器５２２は、入力電圧（低感度制御端子４０１への制御電圧Ｖfine）が予め定めた範囲の下限電圧であるかを判断するヒステリシス特性を持つ電圧比較器である。基準電圧源５２３および基準電圧源５２４は、上限電圧比較器５２１および下限電圧比較器５２２に基準電圧（ＶfH，ＶfL）を入力するための基準電圧源である。クロック源５２５は、アンドゲート５２６，５２７の入力にクロックを供給するクロック発生部である。アンドゲート５２６，５２７は、それぞれ、上限電圧比較器５２１および下限電圧比較器５２２の出力を入力とするアンドゲートである。アップ／ダウンカウンタ５２８は、アンドゲート５２６の出力をそのカウントアップ端子に、また、アンドゲート５２７の出力をそのカウントダウン端子に接続し、それぞれの出力が入力された場合、計数値をアップまたはダウンするカウンタである。デジタル／アナログ変換器５２９は、アップ／ダウンカウンタ５２８の出力をデジタル／アナログ変換するＤ／Ａ変換器である。また、抵抗５３０は、デジタル／アナログ変換器５２９の出力に接続された高い抵抗値を持つ抵抗である。
【００３０】
このように構成された制御回路５では、その入力電圧（Ｖfine）が予め定めた範囲の上限を超えた場合、上限電圧比較器５２１の出力はクロック源５２５から出力されるクロックのタイミングでアップ／ダウンカウンタ５２８のカウントアップ端子に入力される。これにより、アップ／ダウンカウンタ５２８は、その計数出力をデジタル／アナログ変換器５２９に出力し、デジタル／アナログ変換器５２９では、デジタル値をアナログ電圧に変換して、抵抗５３０を介して高感度制御端子４０２制御電圧を上げる。これにより、ＶＣＯ４の低感度制御端子４０１への制御電圧は下がり、予め定めた範囲内の電圧に制御され、上限電圧比較器５２１の出力はＬに戻る。また、入力電圧が予め定めた範囲の下限を超えた場合、下限電圧比較器５２２の出力はクロック源５２５から出力されるクロックのタイミングでアップ／ダウンカウンタ５２８のカウントダウン端子に入力される。これにより、アップ／ダウンカウンタ５２８の計数値は減少し、その計数出力をデジタル／アナログ変換器５２９でアナログ電圧に変換して、抵抗５３０を介して高感度制御端子４０２の制御電圧を下げる。これによって、低感度制御端子４０１への制御電圧は上がり、予め定めた範囲内の電圧に制御され、下限電圧比較器５２２の出力はＬに戻る。
【００３１】
このように構成されたＰＬＬ周波数シンセサイザにおいて、制御回路５の制御範囲（高感度制御端子４０２の周波数制御の範囲）と、低感度制御端子４０１の周波数制御の範囲の一例を以下に示す。
【００３２】
所望とする発振周波数はほとんど変化させる必要がないものとし、発信周波数の１％とする。また、ＶＣＯ４を構成する各部品は±５％のバラツキのものを使用する。このような条件である場合、高感度／低感度の周波数制御範囲は次の通りとなる。
【００３３】
低感度制御端子４０１の制御範囲は低雑音化の観点から決定され±５％とする。高感度制御端子４０２による制御範囲は、高感度制御端子４０２自身の誤差±５％と低感度制御端子４０１の制御範囲±５％（その部品バラツキによる誤差は無視可能）と、発振周波数範囲の±１％の合計である±１１％以上を要する。ＶcHおよびＶcLと、ＶfHおよびＶfLの値は、高感度制御端子４０２の制御電圧の上限および下限、低感度制御端子４０１の制御電圧の上限および下限であり、ＶcH−ＶcL間で±１１％以上の周波数変化が可能であり、ＶfH１−ＶfL２間で±５％の周波数変化が可能であるようＶＣＯ４を設計する。
【００３４】
以上のように、上記実施の形態によれば、低感度制御端子４０１と高感度制御端子４０２とを有するＶＣＯ４に対して、低感度制御端子４０１への制御電圧に基づいて高感度制御端子４０２への制御電圧の値を変化させ、低感度制御端子４０１への入力電圧を予め定めた範囲内に制御する制御回路５を設けたので、部品のばらつきや温度変化があっても調整が不要で、かつ、低雑音特性のＰＬＬ周波数シンセサイザを実現することができる。
【００３５】
また、上記実施の形態によれば、電圧制御発振器（ＶＣＯ）４は、低感度制御端子４０１と高感度制御端子４０２とに印加される電圧で制御され、制御回路５は、ＶＣＯ４の低感度制御端子４０１の電圧が予め定めた範囲の上限電圧以上であるか判断し、ヒステリシス特性を有する上限電圧比較器５０１と、ＶＣＯ４の低感度制御端子４０１の電圧が予め定めた範囲の下限電圧以下であるか判断し、ヒステリシス特性を有する下限電圧比較器５０２と、ＶＣＯ４の高感度制御端子４０２への制御電圧を記憶するための制御電圧保持手段と、高感度制御端子４０２への制御回路で充電されるキャパシタ５０９と、上限電圧比較器５０１の判定出力と、下限電圧比較器５０２の判定出力と、制御電圧保持手段の制御電圧とを切り替えるスイッチ５０７と、上限電圧比較器５０１が上限電圧と判断した場合に、この判定出力によってキャパシタ５０９を充電して制御電圧を漸増させ、下限電圧比較器５０２が下限電圧と判断した場合に、この判定出力によってキャパシタ５０９を放電して制御電圧を漸減させ、上限電圧比較器５０１が上限電圧と判断せずかつ下限電圧比較器５０２が下限電圧と判断していない場合は、制御電圧保持手段の制御電圧を選択するようスイッチ５０７を切り替え制御するスイッチ制御回路５０８とを備えたので、低感度制御端子４０１への制御電圧に基づいて、正確かつ容易に高感度制御端子４０２への制御電圧を制御することができる。また、制御回路５は、ヒステリシス特性を有する上限電圧比較器５０１と下限電圧比較器５０２とを用いて構成されているため、これら電圧比較器の閾値近くでの動作を安定して行うことができ、これによりスプリアス雑音の発生を抑制することができる。
【００３６】
また、上記実施の形態によれば、ＶＣＯ４は、低感度制御端子４０１と高感度制御端子４０２とに印加される電圧で制御され、制御回路は、ＶＣＯ４の低感度制御端子４０１の電圧が予め定めた範囲の上限電圧以上であるか判断し、ヒステリシス特性を有する上限電圧比較器５２１と、ＶＣＯ４の低感度制御端子４０１の電圧が予め定めた範囲の下限電圧以下であるか判断し、ヒステリシス特性を有する下限電圧比較器５２２と、上限電圧比較器５２１が上限電圧以上と判断した場合に、この判定出力によって計数量をアップし、下限電圧比較器５２２が下限電圧と判断した場合に、この判定出力によって計数量をダウンさせるアップ／ダウンカウンタ５２８と、アップ／ダウンカウンタ５２８の計数出力を電圧値に変換するデジタル／アナログ変換器５２９とを備えたので、正確かつ容易に高感度制御端子４０２への制御電圧を制御することができ、また、上述したスイッチ５０７を用いる制御回路５と比べて部品点数が少なくて済む効果がある。更に、上限電圧比較器５２１および下限電圧比較器５２２はヒステリシス特性を有しているため、上記の制御回路５の場合と同様に、スプリアス雑音の発生を抑制することができる。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施の形態１によるＰＬＬ周波数シンセサイザの構成図である。
【図２】電圧制御発振器の内部を示す構成図である。
【図３】制御回路の一例を示す回路図である。
【図４】制御回路の動作を示す説明図である。
【図５】制御回路における上限／下限電圧を超えた場合の制御を示す説明図である。
【図６】他の例の制御回路の回路図である。
【符号の説明】
【００３８】
１  基準発振器、２  周波数位相比較器、３  低域通過フィルタ、４  電圧制御発振器、５  制御回路、６  分周器、４０１  低感度制御端子、４０２  高感度制御端子、４０７  共振回路、５０１，５２１  上限電圧比較器、５０２，５２２  下限電圧比較器、５０３，５０４，５２３，５２４  基準電圧源、５０５  アナログ／デジタル変換器、５０６  デジタル／アナログ変換器、５０７  スイッチ、５０８  スイッチ制御回路、５０９  キャパシタ、５２８  アップ／ダウンカウンタ、５２９  デジタル／アナログ変換器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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