(57)【要約】【課題】  簡単な構成で低電圧動作が可能なＡ／Ｄ変換回路とそれ用いたディスク再生システムを提供する。【解決手段】  抵抗ラダーで形成された複数の基準電圧がそれぞれ一方の入力端子に入力され、他方の入力端子に入力アナログ信号が共通に供給された複数の電圧比較器で複数ビットの温度計符号を形成してエンコーダで２進のデジタル信号を生成するＡ／Ｄ変換器において、電圧比較器に含まれる差動増幅回路の出力端子同士をアベレージング用抵抗ラダーにより相互に接続し、上記差動増幅回路と同じ回路構成の第１と第２ダミー増幅回路と、それぞれのロウレベルとハイレベルの飽和出力電圧と上記アベレージング用抵抗ラダー両端と、それに対応する上記第１、２ダミー増幅回路の出力端子との間に設けられた第１、２抵抗素子とからなる第１、２終端回路を配置し、上記差動増幅回路の入出力特性を理想特性に向けて補正する。【選択図】  図１
2005136696.tif 000002
【特許請求の範囲】
【請求項１】
複数の基準電圧を形成する抵抗ラダーと、
上記複数の基準電圧がそれぞれ一方の入力端子に入力され、他方の入力端子に入力アナログ信号が共通に供給された複数の電圧比較器とを含み、
上記電圧比較器のそれぞれは、上記一方の入力端子と他方の入力端子の信号を受ける差動増幅回路を含み、
上記基準電圧の隣接する差動増幅回路の出力端子同士がアベレージング用抵抗ラダーにより相互に接続され、
上記差動増幅回路の内の最も高い基準電圧を上記一方の入力端子に受ける上記差動増幅回路を第１差動増幅回路とし、
上記差動増幅回路の内の最も低い基準電圧を上記一方の入力端子に受ける上記差動増幅回路を第２差動増幅回路とし、
上記差動増幅回路の入出力特性とは逆特性にされた差動増幅回路からなる第１ダミー増幅回路と、上記第２差動増幅回路の出力端子と上記第１ダミー増幅回路の出力端子との間に設けられ、上記第１差動増幅回路の入出力特性を補正する第１抵抗素子とからなる第１終端回路と、
上記差動増幅回路の入出力特性とは逆特性にされた差動増幅回路からなる第２ダミー増幅回路と、上記第１差動増幅回路の出力端子と上記第２ダミー増幅回路の出力端子との間に設けられ、上記第２差動増幅回路の入出力特性を補正する第２抵抗素子とからなる第２終端回路と、
を備え一つの半導体基板上に形成されてなることを特徴とするＡ／Ｄ変換回路。
【請求項２】
請求項１において、
上記電圧比較器のそれぞれは、上記差動増幅回路の出力信号を論理しきい値電圧により論理１又は論理０を判定して保持するラッチ回路を備えてなることを特徴とするＡ／Ｄ変換回路。
【請求項３】
請求項２において、
上記第１と第２ダミー差動増幅回路は、差動の入力端子に中点電圧に相当する所定基準電圧と上記入力アナログ信号をそれぞれ受けるものであることを特徴とするＡ／Ｄ変換回路。
【請求項４】
請求項１において、
上記複数の電圧比較器により形成された複数ビットの温度計符号を複数ビットからなるデジタル信号を形成するエンコーダとを含み、
上記第１及び第２ダミー差動増幅回路は上記差動増幅回路と同じ回路構成の差動増幅回路からなるものであることを特徴とするＡ／Ｄ変換回路。
【請求項５】
請求項４において、
上記第１終端回路の第１ダミー増幅回路と、上記第２差動増幅回路との間は、上記差動増幅回路と同じ回路構成の差動増幅回路からなり、上記入力アナログ信号と上記最も低い基準電圧よりも低い第１の基準電圧とを受ける第３ダミー増幅回路が配置され、
上記第１ダミー増幅回路の出力端子と上記第３ダミー増幅回路の出力端子との間には、上記第１抵抗素子が設けられ、上記第３ダミー増幅回路の出力端子と上記第２差動増幅回路の出力端子との間には、アベレージング用抵抗素子が設けられるものであり、
上記第２終端回路の第２ダミー増幅回路と、上記第１差動増幅回路との間は、上記差動増幅回路と同じ回路構成の差動増幅回路からなり、上記入力アナログ信号と上記最も高い基準電圧よりも高い第２の基準電圧とを受ける第４ダミー増幅回路が配置され、
上記第２ダミー増幅回路の出力端子と上記第４ダミー増幅回路の出力端子との間には、上記第２抵抗素子が設けられ、上記第４ダミー増幅回路の出力端子と上記第１差動増幅回路の出力端子との間には、アベレージング用抵抗素子が設けられるものであることを特徴とするＡ／Ｄ変換回路。
【請求項６】
請求項４において、
上記電圧比較器は、一方の入力端子と他方の入力端子にゲートが接続された差動ＭＯＳＦＥＴと、これらの差動ＭＯＳＦＥＴのドレインにそれぞれ設けられた一対の第１、第２及び第３の負荷ＭＯＳＦＥＴとを備え、
上記複数の基準電圧のうち、ｉ番目の基準電圧が上記一方の入力端子に入力されたｉ番目の電圧比較器の上記一対の第１ＭＯＳＦＥＴはゲートとドレインとが交差的に接続されてラッチ形態に接続され、上記ｉ番目の電圧比較器の上記一対の第２ＭＯＳＦＥＴのゲートには、ｉ＋１番目の基準電圧を受けるｉ＋１番目の電圧比較器の出力信号が交差的に入力され、上記ｉ番目の電圧比較器の上記一対の第３ＭＯＳＦＥＴのゲートには、ｉ−１番目の基準電圧を受けるｉ−１番目の電圧比較器の出力信号が交差的に入力され、
上記第３及び第４ダミー増幅回路の入出力特性は上記差動増幅回路と順特性にされることを特徴とするＡ／Ｄ変換回路。
【請求項７】
請求項６において、
上記基準電圧を形成する抵抗ラダーと基準電圧を受ける差動増幅回路に対して、上記アベレージング抵抗により補間信号を形成し、
この補間信号に対応して後段アンプが設けられて基準電圧の数に対して２倍のビット数の温度符号を形成することを特徴とするＡ／Ｄ変換回路。
【請求項８】
請求項６において、
上記電圧比較器を構成する差動ＭＯＳＦＥＴには、並列形態に差動増幅ＭＯＳＦＥＴが設けられ、かかる差動ＭＯＳＦＥＴの間には両者を短絡するリセットＭＯＳＦＥＴが設けられてなることを特徴とするＡ／Ｄ変換回路。
【請求項９】
複数の基準電圧を形成する抵抗ラダーと、
上記複数の基準電圧がそれぞれ一方の入力端子に入力され、他方の入力端子に入力アナログ信号が共通に供給された複数の電圧比較器とを含み、
上記電圧比較器のそれぞれは、上記一方の入力端子と他方の入力端子の信号を受ける差動増幅回路を含み、
上記基準電圧の隣接する差動増幅回路の出力端子同士がアベレージング用抵抗ラダーにより相互に接続され、
上記差動増幅回路の内の最も高い基準電圧を上記一方の入力端子に受ける上記差動増幅回路を第１差動増幅回路とし、
上記差動増幅回路の内の最も低い基準電圧を上記一方の入力端子に受ける上記差動増幅回路を第２差動増幅回路とし、
上記第１差動増幅回路が第１の飽和電圧を出力し、上記第２差動増幅回路が第１の飽和電圧と第１の飽和電圧とは違う第２の飽和電圧の間の電圧を出力している時、上記第１の飽和電圧を出力する第１ダミー増幅回路と、上記第２差動増幅回路の出力端子と上記第１ダミー増幅回路の出力端子との間に設けられ、上記第２差動増幅回路の入出力特性を補正する第１抵抗素子とからなる第１終端回路と、
上記第２差動増幅回路が上記第２の飽和電圧を出力し、上記第１差動増幅回路が上記第１の飽和電圧と上記第２の飽和電圧の間の電圧を出力している時、上記第２の飽和電圧を出力する第２ダミー増幅回路と、上記第１差動増幅回路の出力端子と上記第２ダミー増幅回路の出力端子との間に設けられ、上記第１差動増幅回路の入出力特性を補正する第２抵抗素子とからなる第２終端回路と、
を備え、一つの半導体基板上に形成されてなることを特徴とするＡ／Ｄ変換回路。
【請求項１０】
請求項９において、
上記第１ダミー差動増幅回路は、非反転入力と反転入力との間に所定の固定電圧が供給されて上記第１の飽和電圧を定常的に出力し、
上記第２ダミー差動増幅回路は、非反転入力と反転入力との間に所定の固定電圧が供給されて上記第２の飽和電圧を定常的に出力するものであることを特徴とするＡ／Ｄ変換回路。
【請求項１１】
請求項１において、
上記第１及び第２ダミー差動増幅回路の入力部又は出力部の結線の極性が上記差動増幅回路と逆であるものであることを特徴とするＡ／Ｄ変換回路。
【請求項１２】
ピックアップと、
上記ピックアップにより読み出された信号をアナログ電気信号に変換するアナログフロントエンドと、
上記アナログフロントエンドで形成されたアナログ電気信号を受けて、デジタル信号に変換するＡ／Ｄ変換回路を含むリードチャネルとを含み、
上記Ａ／Ｄ変換回路は、
複数の基準電圧を形成する抵抗ラダーと、
上記複数の基準電圧がそれぞれ一方の入力端子に入力され、他方の入力端子に入力アナログ信号が共通に供給された複数の電圧比較器とを含み、
上記電圧比較器のそれぞれは、上記一方の入力端子と他方の入力端子の信号を受ける差動増幅回路を含み、
上記基準電圧の隣接する差動増幅回路の出力端子同士がアベレージング用抵抗ラダーにより相互に接続され、
上記差動増幅回路の内の最も高い基準電圧を上記一方の入力端子に受ける上記差動増幅回路を第１差動増幅回路とし、
上記差動増幅回路の内の最も低い基準電圧を上記一方の入力端子に受ける上記差動増幅回路を第２差動増幅回路とし、
上記差動増幅回路の入出力特性とは逆特性にされた第１ダミー増幅回路と、上記第２差動増幅回路の出力端子と上記第１ダミー増幅回路の出力端子との間に設けられ、上記第１差動増幅回路の入出力特性を補正する第１抵抗素子とからなる第１終端回路と、
上記差動増幅回路の入出力特性とは逆特性にされた第２ダミー増幅回路と、上記第１差動増幅回路の出力端子と上記第２ダミー増幅回路の出力端子との間に設けられ、上記第２差動増幅回路の入出力特性を補正する第２抵抗素子とからなる第２終端回路とを設けてなることを特徴とするディスク再生システム。
【請求項１３】
請求項１２において、
上記電圧比較器のそれぞれは、上記差動増幅回路の出力信号を論理しきい値電圧により論理１又は論理０を判定して保持するラッチ回路を備えてなることを特徴とするディスク再生システム。
【請求項１４】
請求項１３において、
上記第１と第２ダミー差動増幅回路は、差動の入力端子に中点電圧に相当する所定基準電圧と上記入力アナログ信号をそれぞれ受けるものであることをとするディスク再生システム。
【請求項１５】
請求項１２において、
上記Ａ／Ｄ変換器は上記複数の電圧比較器により形成された複数ビットの温度計符号を複数ビットからなるデジタル信号を形成するエンコーダと、
上記差動増幅回路と同じ回路構成の差動増幅回路である上記第１及び第２ダミー差動増幅回路を含むものであることを特徴とするディスク再生システム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、Ａ／Ｄ変換回路とそれを用いたディスク再生システムに関し、特に並列型Ａ／Ｄ変換回路に利用して有効な技術に関するものである。
【背景技術】
【０００２】
ＤＶＤ（Digital Versatile Disk）等のＯＤＤ（Optical Disk Drive）や、ＨＤＤ（Hard Disk Drive)のリードチャネル、すなわちディスクに記録された信号を読みとる系においては、信号処理（復調）をデジタル信号処理で行う場合Ａ／Ｄ(Analog Digital)変換器が必須となる。ＯＤＤでは近年、読み出し速度の高速化、記録密度の向上に伴い、符号間干渉が発生し、現在主流のアナログ方式ではデータが正しく読めなくなりつつある。この問題のブレークスルーがデジタル信号処理によるデータ復調であるが、このためにはピックアップからのアナログ信号をデジタル信号に変換するＡ／Ｄ変換器が不可欠である。
【０００３】
上記ＯＤＤのうち、ＤＶＤ用途では、Ａ／Ｄ変換器は６ビット程度の分解能で変換レート数百ＭＳｐｓ(Mega Samples Per second）のものが必要である。この仕様では並列型（フラッシュ型）Ａ／Ｄ変換器（以下、ＡＤＣともいう）が一般的である。並列型は分解能の数だけ設けた比較器群で、入力信号とコードに対応した複数の基準電圧とを同時に変換し、デジタル出力を得る方式であるが、比較器のオフセットがＡＤＣの非直線性を左右する。オフセット補正機構を有する比較器を用いる場合もあるが、アベレージング（平均化）によりオフセットを低減する手法がしばしば用いられる。アベレージング手法は隣接する比較器出力間を抵抗で接続することで得られる平均化効果でオフセットを抑圧するもので、抵抗を付加するだけであり、大きな面積、消費電力の増加無く比較器のオフセットを低減できる効果的な手法である。
【０００４】
抵抗ラダーを用いたアベレージングによるオフセット抑圧を行う比較器を有する並列型Ａ／Ｄ変換器の例として、"A 6b 1.3GSamples/s A/D Converter in 0.35um CMOS"IEEE 2001 International Solid State Circuits Conference予稿集  pp.126〜127、K. Choi他がある。本文献ではアベレージング抵抗ラダー終端は片側９個のダミー比較器を設けている。また、アベレージング用抵抗ラダーの終端回路の例として、"A 6b 1.6GSample/s Flash ADC in 0.18um CMOS using Averaging Termination" IEEE 2002 International Solid State Circuits Conference予稿集 pp.168〜169、P. Scholtens他がある。
【非特許文献１】"A 6b 1.3GSamples/s A/D Converter in 0.35um CMOS"IEEE 2001 International Solid State Circuits Conference予稿集  pp.126〜127、
【非特許文献２】"A 6b 1.6GSample/s Flash ADC in 0.18um CMOS using Averaging Termination" IEEE 2002 International Solid State Circuits Conference予稿集 pp.168〜169、
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本願発明者等においては、本願発明に先立って図１１に示したように分解能をｎビットとした場合、２のｎ乗個の抵抗群（抵抗ラダー）、２のｎ乗−１個の電圧比較器群、そしてエンコーダから成る並列型Ａ／Ｄ変換器を検討した。この並列型Ａ／Ｄ変換器では、個々の電圧比較器は差動入力信号を増幅するアンプと、アンプ出力の極性を判定し、デジタル値の論理「１」又は論理「０」データとして保持するラッチから成る。入力された基準電圧を抵抗ラダーで分圧して得た基準電圧群と、入力電圧を同時に電圧比較器群を用いて比較し、２のｎ乗−１個の比較器出力信号を得る。この信号は入力信号と基準電圧が最も近い比較器を境に、入力する基準電圧が低い電圧のところでは、その比較器出力信号が「１」に、高い電圧の所では「０」となっている。これを「温度計符号」と呼ぶが、エンコーダはこの２のｎ乗−１個の温度計符号信号からｎビットのバイナリ信号を得る回路である。
【０００６】
並列型Ａ／Ｄ変換器における各電圧比較器は、それぞれの比較基準電圧と入力電圧の大小関係を判定しているが、この大小関係の判定点に誤差、つまりオフセット電圧があった場合、Ａ／Ｄ変換器の変換特性が理想からずれてしまう。このようなＡ／Ｄ変換器では、本来Ａ／Ｄ変換器の入力電圧範囲において等しいことが期待されるあるコードが出力されるアナログ入力電圧範囲が、広くなったり、狭くなったり、場合によっては全く無くなってしまうケースもある。前者の問題は微分非線形性の劣化となって現れ、後者はミスコードと呼ばれる変換特性上の異常となる。
【０００７】
オフセットは素子サイズに反比例することが知られている。従って素子サイズを大きくすればオフセットは小さく抑えられるが、高速な動作を要求される場合は、素子サイズは小さくして、寄生容量を小さくする必要がある。このためオフセットと速度の両立は困難である。そこで、前記非特許文献１、２のように比較器出力を抵抗で接続し、隣接する比較器間のオフセットを平均化することでオフセットを抑圧するアベレージングと呼ばれる手法を用いることを検討したが、比較器群の端部にある比較器の比較特性が変動してしまう問題がある。
【０００８】
上記比較特性が変動する問題を図１２を用いて説明する。比較器は一般に入力を増幅する内部アンプと、その出力をあるしきい値について高いか低いかを判別し、論理「１」あるいは論理「０」を判定するラッチ部から構成される（ラッチ部はデータを保持する機能も併せ持つ）。図１２は比較器を構成する内部アンプの入出力特性を示している。図１２は横軸が各比較器の比較入力電圧、つまりＡ／Ｄ変換器の入力電圧、縦軸が内部アンプの出力電圧である。入力電圧が負の最大値より低い場合は全ての内部アンプがプリアンプ出力飽和電圧２又はこれに近い電圧を出力しており、後段のラッチはこれを「０」と判定する。入力電圧が負の最大値から正方向に増加して行くにつれ、内部アンプは、比較器１、２、３…の順にラッチしきい値電圧を超える電圧を出力し、ラッチ出力も「１」となる。図１２において実線が理想的な内部アンプの入出力特性、一点鎖線がアベレージング抵抗ラダー端部に適切な処置をしていない場合の特性である。
【０００９】
ここで問題を明らかにするために比較器群端部の比較器が動作する入力電圧Ｖin＝Ｖa のときと、比較器群中央部の比較器が動作する入力電圧Ｖin＝Ｖb のときの動作を検討する。Ｖin＝Ｖa のケースを図１３の等価回路で示す。入力電圧ＶinはＶＲＢ＜Ｖin＜ＶＲＢ＋Ｖlsb を満足している。ここでＶlsb は１ＬＳＢ相当の電圧（（ＶＲＴ−ＶＲＢ）／２のｎ乗）である。このときは比較器１のみ「１」を、それ以外の比較器は「０」を出力するのが期待される出力である。
【００１０】
図１３の内部アンプは、実際のアンプをモデル化したものであり、理想的な信号源出力にアンプ出力抵抗に相当する抵抗Ｒo が直列に入っている。今、比較器１が「１」を出力するには、内部アンプの出力電圧が後段のラッチのしきい値電圧を超える必要がある。このとき抵抗Ｒo 、Ｒavg を介してアンプ１より低い電圧を出力している比較器２以降の内部アンプへ電流が流れる。このため比較器１の内部アンプ出力端子ではこの電流×Ｒo だけ出力電位が降下してしまう。この電位降下によりしきい値電圧を下回ってしまう場合もあり得、この場合、後段ラッチは「０」のままである。これは見方を変えれば比較器の入力電圧が本来の遷移点（「０」→「１」の変化点）より高くならないと、出力が「１」にならないことを意味する。
【００１１】
また、この問題が発生するのは比較器１だけではない。入力電圧がＶＲＢ＋Ｖlsb ＜Ｖin＜ＶＲＢ＋２Ｖlsb の範囲になると比較器１，２が「１」を出力する。しかし、このときも先の例と同様に比較器１，２の内部アンプから同３以降に向かって電流が生じ、比較器１，２内部アンプの出力電圧が降下してしまう。この場合では内部アンプ１と２で電流を供給するので、先の内部アンプ１のみで供給する場合に比べ変動は小さくなるが、それでも変換に誤差が生じている。以上のようにこの現象は程度がだんだん小さくなるが、より内側の比較器でも発生する。複数の冗長比較器内アンプを設けて、この問題を回避しているのはこの理由による。
【００１２】
次に、図１４に示される等価回路では、比較器群中央部の比較器の動作を考える。このケースでは入力電圧Ｖinは（ＶＲＴ＋ＶＲＢ）／２＜Ｖin＜（ＶＲＴ＋ＶＲＢ）／２＋Ｖlsb の範囲にある。この場合、比較器１から比較器２のｎ−１乗までが「１」を出力し、それ以降は「０」を出力する。図１２に示されるように比較器２のｎ−１乗番の内部アンプ出力は、隣接する内部アンプとの出力電圧差は図１２に示されるΔＶで一定である。抵抗Ｒavg を流れる電流ΔＶ／Ｒavg は内部アンプ２のｎ−１乗とその近辺の内部アンプでは、どこでも等しい。よってこれらのアンプの出力端子では電流の出入りは無い。
【００１３】
従ってこれらの内部アンプの出力電圧における出力抵抗と電流による変動は発生しない。無論この電流は比較器群の中のどこかの内部アンプが出力し、また別のどこかの内部アンプに流れ込んでいる。しかしこの電流の出入りが発生している比較器は入力電圧Ｖb と比較基準電圧の差が大きくなっており、内部アンプは強く飽和しており少々の電流の出入りは出力に影響を与えないため、問題とはならない。この問題のＡ／Ｄ変換器変換特性、すなわち入力アナログ電圧と出力デジタルコードの関係に及ぼす影響を図１５に示す。点線で示される理想変換特性が直線となっているのに対し、問題が発生した変換器では図中の実線の変換特性となる。具体的には大振幅時の歪みとなる。
【００１４】
この問題を避けるために前記非特許文献１のように余分な比較器を設ける方法が知られている。図１６には、非特許文献１の手法に沿って本願発明に先立って検討された並列型Ａ／Ｄ変換器が示されている。図中「終端回路」と表示されている部分が、上記問題を避けるために設けられたアンプ群である。Ａ／Ｄ変換器の見掛けの入力範囲を拡大し、変換特性に冗長分を持たせ、非線形性が問題にならない範囲のみを使用することで、歪みを回避する。前記非特許文献１では６３個の比較器に対し、それぞれの端部で９個、合計１８個のアンプを余分（以下ダミーアンプと呼称）に設けている。
【００１５】
これにより約３割も面積及び消費電力が増加してしまう。また変換特性に冗長分があるということは、このＡ／Ｄ変換器が得られる最大の信号対雑音比もその分低下してしまう。先の非特許文献１の例ではＡ／Ｄ変換器に入力できる最大振幅が約８割になってしまうのであるから、最大信号対雑音比が２dB劣化、有効ビット数では０．３５ビット劣化してしまうことになる。また、電源電圧が高い場合は、少々余分にＡ／Ｄ変換器の入力範囲を取ることは容易であるが、低電源電圧時は困難である。つまり低電源電圧時には前述したダミーアンプを用いる方法を採った場合、Ａ／Ｄ変換器の入力範囲を維持することが困難になる。
【００１６】
この問題を避けるため、アベレージング抵抗のラダーの終端回路を検討した例が非特許文献２である。非特許文献２は抵抗値を１．５Ｒavg −０．５Ｒoとした抵抗とダミー比較器を組み合わせた終端回路を提案している。これによりダミー比較器の数を４個に抑えている。同文献２ではこの終端回路の詳細を述べていないため、細部は不明であるが、容易な抵抗の加算ではなく、引き算であること、比較器の出力抵抗であるＲo の値を必要とすることから、この「１．５Ｒavg −０．５Ｒo 」なる抵抗を作ることは簡単な回路では困難と考えられる。当然この回路による電力、面積の増加が予想される。
【００１７】
この発明の目的は、簡単な構成で低電圧動作が可能なＡ／Ｄ変換回路とそれ用いた光ディスク再生システムを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、抵抗ラダーで形成された複数の基準電圧がそれぞれ一方の入力端子に入力され、他方の入力端子に入力アナログ信号が共通に供給された複数の電圧比較器で複数ビットの温度計符号を形成してエンコーダで２進のデジタル信号を生成するＡ／Ｄ変換器において、電圧比較器に含まれる差動増幅回路の出力端子同士をアベレージング用抵抗ラダーにより相互に接続し、上記差動増幅回路と同じ回路構成の第１と第２ダミー増幅回路と、それぞれのハイレベルとロウレベルの飽和出力電圧と上記アベレージング用抵抗ラダー両端と、それに対応する上記第１、２ダミー増幅回路の出力端子との間に設けられた第１、２抵抗素子とからなる第１、２終端回路を配置し、上記差動増幅回路の入出力特性を理想特性に向けて補正する。
【００１９】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、光ピックアップにより読み出された信号をアナログフロントエンドでアナログ電気信号に変換し、それをデジタル信号に変換するＡ／Ｄ変換回路を含むリードチャネルとを備えた光ディスク再生システムにおいて、抵抗ラダーで形成された複数の基準電圧がそれぞれ一方の入力端子に入力され、他方の入力端子に入力アナログ信号が共通に供給された複数の電圧比較器で複数ビットの温度計符号を形成してエンコーダで２進のデジタル信号を生成するＡ／Ｄ変換器を用い、電圧比較器に含まれる差動増幅回路の出力端子同士をアベレージング用抵抗ラダーにより相互に接続し、上記差動増幅回路と同じ回路構成の第１と第２ダミー増幅回路と、それぞれのハイレベルとロウレベルの飽和出力電圧と上記アベレージング用抵抗ラダー両端と、それに対応する上記第１、２ダミー増幅回路の出力端子との間に設けられた第１、２抵抗素子とからなる第１、２終端回路を配置して上記差動増幅回路の入出力特性を理想特性に向けて補正する。
【発明の効果】
【００２０】
抵抗ラダーでアベレージングを行う並列型Ａ／Ｄ変換器において、精度を上げるための終端回路の付加に伴う電力、面積増加が抑えられる。
【発明を実施するための最良の形態】
【００２１】
図１には、この発明に係る並列型Ａ／Ｄ変換回路の一実施例のブロック図が示されている。この実施例では、２のｎ乗個の抵抗Ｒにより構成される基準電圧生成用抵抗群（抵抗ラダー）、２のｎ乗−１（２n −１）個の電圧比較器群及びエンコーダから構成される並列型Ａ／Ｄ変換回路において、２のｎ乗個のアベレージング抵抗Ｒavgにより構成されるアベレージング用抵抗ラダーとその終端回路が設けられる。同図の回路は、公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。
【００２２】
外部から供給されるハイレベル基準電圧ＶＲＴとロウレベル基準電圧ＶＲＢをチップ内部の抵抗Ｒで構成された抵抗群（抵抗ラダー）で分圧して２のｎ乗−１レベルの基準電圧を作り、これら基準電圧とアナログ入力電圧Ｖinを電圧比較器群で同時に比較する。２のｎ乗−１ビットの比較器群の出力は入力電圧と基準電圧の大小関係によりある境界で反転する。この比較器群出力は温度計符号と呼ばれ、出力の境界から入力アナログ値が分かる。温度計符号はエンコーダによりｂ0 〜ｂn-1 からなるｎビットバイナリ符号に変換される。
【００２３】
比較器は、１ないし２n −１からなり、上記抵抗ラダーで形成された２n −１通りの基準電圧に対応した差動増幅回路（前置アンプ）ＰＡを備えている。特に制限されないが、かかる差動増幅回路ＰＡは、正相入力端子（＋）と逆相入力端子（−）からなる相補の入力端子を備え、正相入力端子（＋）にはアナログ入力電圧Ｖinが供給され、逆相入力端子（−）には基準電圧が供給される。かかる差動増幅回路ＰＡの出力信号は、ラッチに伝えられて、論理「０」と「１」が判定されてＣＯ１ないしＣＯ２n −１からなる温度符号が生成されて上記エンコーダによってバイナリ符号に変換される。
【００２４】
比較出力ＣＯ１〜ＣＯ２n −１に対応した比較器（１）から比較器（２のｎ乗−１）までの２のｎ乗−１個の比較器において、基準電圧ＶＲＴとＶＲＢ（ＶＲＴ＞ＶＲＢ）の差電圧を分圧して得られた基準電圧と、入力電圧Ｖinの比較が並列的に行われる。かかる並列型Ａ／Ｄ変換器において、図中破線で囲まれたアベレージング抵抗ラダーの両端に終端回路が付加される。この終端回路のそれぞれは、差動増幅回路ＰＡの入出力特性を理想特性に向けて補正する抵抗値に設定された抵抗Ｒavg'と１個のダミー差動増幅回路（ダミーアンプ）ＤＰＡ１，ＤＰＡ２とで構成される。１の抵抗Ｒavg'は、ダミー差動増幅回路ＤＰＡ１出力端子と、それに対応したアベレージング用抵抗ラダーの一端との間に接続される。他の抵抗Ｒavg'は、ダミー差動増幅回路ＤＰＡ２出力端子と、それに対応したアベレージング用抵抗ラダーの他端との間に接続される。
【００２５】
上記終端回路は、最も高い基準電圧を受ける比較器（２のｎ乗−１）及び最も低い基準電圧を受ける比較器１の差動増幅回路ＰＡの入出力特性がそれと隣接する他の差動増幅回路との関係で理想特性となるような補正を行う。比較動作用の比較器の前置アンプとしての差動増幅回路ＰＡは、前記のように（＋）入力端子に入力信号、（−）入力端子に比較用基準電圧が入力されるが、終端回路に設けられダミー差動増幅回路ＤＰＡ１とＤＰＡ２の（＋）入力端子は比較動作用の差動増幅回路ＰＡと異なり、基準電位の中間値（（ＶＲＴ＋ＶＲＢ）／２）が入力される。（−）入力端子には、特に制限されないが、入力信号Ｖinが供給される。
【００２６】
図２には、図１の並列型Ａ／Ｄ変換回路の動作の一例を説明するための入出力特性図が示されている。なお後述するが、ダミー差動増幅回路ＤＰＡ１，ＤＰＡ２の（＋）入力端子に入力される電圧は基準電位の中間値（（ＶＲＴ＋ＶＲＢ）／２）に限ったものではなく、ダミー差動増幅回路ＤＰＡ１，ＤＰＡ２の入出力特性において、上記理想特性に補正するために、入力電圧Ｖinが中間電圧よりも低い所定の電圧ときには同図に示したようなアンプ出力飽和電圧２のような飽和領域でのロウレベル又は入力電圧Ｖinが中間電圧よりも高い所定の電圧ときには同図に示したようなアンプ出力飽和電圧１のような飽和領域でのハイレベルであればよい。
【００２７】
図２中、一点鎖線が終端回路の無い場合の特性で、前述のように隣接する比較器間の遷移点電圧の差が比較器群端部において一定になっていない。この図に提案した終端回路に設けられたダミー差動増幅回路ＤＰＡ１，ＤＰＡ２の入出力特性を重ねると、図２の太破線のようになる。終端回路のダミー差動増幅回路ＤＰＡ１，ＤＰＡ２は結線の極性が通常の比較器と逆であるために入出力特性も逆のパターンとなる。今、Ａ／Ｄ変換器の入力電圧Ｖinが図２の電圧Ｖa の時の比較器１の動作に着目する。終端回路無しではアベレージング抵抗ラダーを流れる電流を供給するため、前置アンプ出力がδだけ低下してしまう。      
【００２８】
この実施例では、終端回路の採用で抵抗Ｒavg'という抵抗を介してダミー差動増幅回路ＤＰＡ１のアンプ出力飽和電圧１が加わったため、こちらから抵抗Ｒavg'を介してアベレージング用抵抗ラダーの一端に向けて電流が供給されるようになり、図１３で示したようにこれまでアベレージング用抵抗ラダーの一端に電流を供給していた最も低い基準電圧を受ける差動増幅回路ＰＡからの電流が無くなる。これにより、かかる差動増幅回路の出力抵抗Ｒo での電位降下が発生しなくなり、差動増幅回路ＰＡ本来の出力電圧が出力端子に現れ、比較特性が理想的な図２中実線のようになる。ダミーアンプＤＰＡ１から供給される電流の大きさは抵抗Ｒavg'の抵抗値で調整する。今、アンプ出力飽和電圧１をＶsat1、ラッチの論理しきい値電圧をＶthとおくと、抵抗ラダーで必要な電流を過不足無くダミーアンプから供給するには、下式（１）を満足する必要がある。
（Ｖsat1−Ｖth）／Ｒavg'＝ΔＶ／Ｒavg ＝Ａv ・Ｖ＃１ＬＳＢ／Ｒavg       …（１）  上記式（１）において、Ｖ＃１ＬＳＢは１ＬＳＢに相当する電圧、Ａvは前置アンプＰＡの利得である。上式の右辺、左辺の分母Ｒavg 、Ｒavg'は一般に半導体集積回路内では、同種の素子を使用し、配置に注意を払えば高い整合性が期待できる。分子項については電源電圧や温度などで多少の変動はあるが、並列型Ａ／Ｄ変換器の現実的な分解能（６〜８ビット）の範囲であれば、その変動の影響はほぼ無視しうる。また少ない回路増加でこの補正の精度を上げる構成について後述する。
【００２９】
ダミーアンプＤＰＡ１，ＤＰＡ２の（＋）入力端子には（ＶＲＴ＋ＶＲＢ）／２の電圧を与えた場合について説明を行ったが、本発明ではこの電圧に限らない。（ＶＲＴ＋ＶＲＢ）／２以外の電圧を与えた場合の動作を説明する。この電圧を仮に（ＶＲＴ＋ＶＲＢ）／２より低い電圧にすると、アンプが飽和領域からはずれ、アンプ出力電圧は（１）式におけるＶsat1より小さくなる。この場合は、それに合わせてＲavg'を小さくすれば必要な補正電流は確保できる。一方で（ＶＲＴ＋ＶＲＢ）／２より高い電圧を加えた場合は、出力電圧はＶsat1で変化はない。これはダミーアンプがより強く飽和させられるだけで、出力電圧が変化しないためである。以上のようにダミーアンプの（＋）入力端子電圧に与える電圧は、標準的には（ＶＲＴ＋ＶＲＢ）／２とすべきであるが、これに限定するというものではない。
【００３０】
図２では、省略されているが、最も高い基準電圧に対応した差動増幅回路では、逆に終端回路の採用で抵抗Ｒavg'という抵抗を介してダミー差動増幅回路ＤＰＡ２の出力飽和電圧２が加わったため、抵抗Ｒavg'を介してアベレージング用抵抗ラダーの他端から電流を引き抜くようになり、アベレージング用抵抗ラダーから最も高い基準電圧を受ける差動増幅回路ＰＡに向けて流れる電流が無くなる。これにより、かかる差動増幅回路の出力抵抗Ｒo での電位降下が発生しなくなり、差動増幅回路ＰＡ本来の出力電圧が出力端子に現れ、比較特性が理想的な入出力特性のように補正される。
【００３１】
図１の実施例においては、アベレージング抵抗ラダーの終端回路は非特許文献１の例では、同等の性能を得るのに１８個ものダミーアンプを必要としていたが、上記のようにダミーアンプをＤＰＡ１，ＤＰＡ２の２個ですませることが可能になったのみならず、冗長分の存在による最大入力振幅減少、これによる信号対雑音比の低下も無い上に動作電圧を低くすることができる。これはダミーアンプＤＰＡ１，ＤＰＡ２の入力電圧は、もともとＡ／Ｄ変換器内にある信号を用いており、冗長分を必要としないためである。
【００３２】
図２の入出力特性において、Ａ／Ｄ変換器の入力電圧が中点電圧近傍のときは、ダミーアンプＤＰＡ１，ＤＰＡ２の出力電圧も図示されるように低下してくる。しかしこのときダミーアンプＤＰＡ１に隣接するアンプ１、２といった比較器群端部の前置アンプ出力はアンプ出力飽和電圧１で飽和しており、駆動能力的にダミーアンプＤＰＡ１からの影響はほとんど受けない。さらにＡ／Ｄ変換器入力電圧が高くなっても状況は変わらず、ダミーアンプＤＰＡ１が比較器１以降の比較器の比較結果に影響を及ぼすことはない。以上のようにこの終端回路は比較器群端部の比較器が判定するようなＡ／Ｄ変換器入力電圧時の特性を改善し、効果的な終端回路として動作するが、それ以外の入力電圧では他の比較器には影響を及ぼさないことがわかる。
【００３３】
図１の実施例では、前置アンプ出力（差動増幅回路ＰＡ）がシングルエンド（単相信号とグランド間の電位差で、信号を伝達する方式）の場合について示している。この場合は入力端子を前述したように接続することで、差動増幅回路ＰＡとは逆の入出力特性のダミーアンプＤＰＡ１，ＤＰＡ２を本発明の原理に対応した結線を実現できるが、出力部が差動構成（正相、逆相の２本の信号線間の電位で信号を伝達する方式）の場合、入力端子のみならず、出力端子の接続方法でも上記逆の入出力特性を得ることができる。この完全差動構成の前置アンプでは、差動信号を伝達するので耐雑音性が高いという特徴を有するものである。
【００３４】
図３には、この発明に係る並列型Ａ／Ｄ変換回路の他の一実施例のブロック図が示されている。この実施例では、並列型Ａ／Ｄ変換回路におけるアベレージング抵抗ラダー終端回路においてより精度を高めた変形例である。図１の実施例では比較器２のｎ乗−１の出力電圧とダミー比較器１の出力電圧の差をアベレージング抵抗Ｒavg'で割った電流が供給される。前記式（１）に示したように、終端回路から供給される電流値は構造的にかならずしも抵抗ラダーで必要としている電流値と一致するというものではないが、それでもさらに精度を高めたい場合は、終端回路と比較器群の間に小数のダミーアンプを置くという手法を併用する。ダミーアンプはもちろん多数は要らない。この実施例では、図１の実施例と比較して、終端回路にダミーアンプとアベレージング抵抗Ravgを更に１段設けた構成例である。この場合でも前記非特許文献１のように片側９個程度必要なダミーが２個で済むものとなる。
【００３５】
図４には、図５や図６から隣接する比較器からの出力を受けてオフセットを補正するための相互に接続されている結線とトランジスタを省略したものである。この発明に係る並列型Ａ／Ｄ変換回路に用いられる前置アンプ部としての差動増幅回路及び後段アンプの一実施例の具体的回路図が示されている。この実施例では、代表として１つの基準電圧に対応した完全差動構成の前置アンプとそれに対応した後段アンプ及びバイアス電圧生成部が例示的に示されている。
【００３６】
バイアス電圧生成部は、３．３Ｖのような電源電圧で動作するようにされる。かかる電源電圧と回路の接地電位との間に基準抵抗とダイオード接続のＮチャネル型のＭＯＳＦＥＴＱ１を接続して定電流が形成される。つまり、基準抵抗の抵抗値を大きく形成して、電源電圧の変動に対して定電流とみなせるような微小定電流を形成する。上記ＭＯＳＦＥＴＱ１に対して、ＭＯＳＦＥＴＱ２及びＱ３を電流ミラー形態に接続し、それぞれのドレインから吸い込み定電流を形成する。
【００３７】
上記ＭＯＳＦＥＴＱ２のドレインと上記電源電圧との間には、ダイオード形態のＰチャネルＭＯＳＦＥＴＱ４が設けられる。また、ＭＯＳＦＥＴＱ３のドレインと電源電圧との間にもＰチャネルＭＯＳＦＥＴＱ５とＱ６が直列形態に接続される。ＭＯＳＦＥＴＱ５は、上記ＭＯＳＦＥＴＱ４と電流ミラー形態に接続され、ＭＯＳＦＥＴＱ６のゲートは、ＭＯＳＦＥＴＱ５のドレインと接続される。上記ＭＯＳＦＥＴＱ１、Ｑ２及びＱ３のゲート，ソース間電圧が、ＮチャネルＭＯＳＦＥＴ用のバイアス電圧Ｖｂｎとされ、ＰチャネルＭＯＳＦＥＴＱ６のゲート，ソース間電圧がＰチャネル用のバイアス電圧Ｖｂｐとされ、ＰチャネルＭＯＳＦＥＴＱ４のゲート，ソース間電圧がＰチャネル用のバイアス電圧Ｖｂｃとされる。
【００３８】
前置アンプ（差動増幅回路）は、差動回路と負荷回路とから構成される。差動回路は、Ｎチャネル型の差動ＭＯＳＦＥＴＱ１０とＱ１１と、その共通ソースと回路の接地電位との間に設けられたＮチャネルＭＯＳＦＥＴＱ１２と、上記差動ＭＯＳＦＥＴＱ１０とＱ１１のドレインと電源電圧との間に設けられたＰチャネルＭＯＳＦＥＴＱ１３とＱ１４とにより構成される。上記差動ＭＯＳＦＥＴＱ１０とＱ１１のゲートが、それぞれ逆相入力端子（−）と正相入力端子（＋）とされる。上記ＭＯＳＦＥＴＱ３のゲートには、上記バイアス電圧Ｖｂｎが供給されて定電流源として動作する。同様に、ＰチャネルＭＯＳＦＥＴＱ１３とＱ１４のゲートにも、上記バイアス電圧Ｖｂｐが供給されて定電流源として動作する。
【００３９】
この実施例では、低電圧での動作電圧を可能にするために、上記差動ＭＯＳＦＥＴＱ１０とＱ１１のドレインは、それぞれ上記バイアス電圧Ｖｂｃがゲートに受けるＰチャネルＭＯＳＦＥＴＱ１５とＱ１６のソースに接続される。これらのＭＯＳＦＥＴＱ１５とＱ１６のドレインと回路の接地電位との間には、ダイオード形態にされたＮチャネルＭＯＳＦＥＴＱ１７とＱ１８が負荷手段として設けられる。これらＭＯＳＦＥＴＱ１６とＱ１７、ＭＯＳＦＥＴＱ１６とＱ１８の共通接続されたそれぞれのドレインから正相出力と逆相出力が形成される。
【００４０】
上記ＭＯＳＦＥＴＱ１５とＱ１６は、上記差動ＭＯＳＦＥＴＱ１０，Ｑ１１のドレイン電圧をバイアス電圧Ｖｂｃにより定電圧化する。ＭＯＳＦＥＴＱ１２に流れる電流と、ＭＯＳＦＥＴＱ１３とＱ１４に流れる電流を電流Ｉのように等しくすると、差動入力（＋）と（−）とが等しいときには、差動ＭＯＳＦＥＴＱ１０とＱ１１にはＩ／２の電流が流れるので、残りＩ／２の電流がＭＯＳＦＥＴＱ１５、Ｑ１６を介して負荷手段としてのＭＯＳＦＥＴＱ１７とＱ１８に流れる。上記差動入力（＋）と（−）に電圧差が生じると、その電圧差に対応してＭＯＳＦＥＴＱ１３で形成した電流Ｉが、上記電圧差に対応して差動ＭＯＳＦＥＴＱ１０とＱ１１に分配される。この結果、上記負荷ＭＯＳＦＥＴＱ１７とＱ１８には、それに対応した差動ＭＯＳＦＥＴＱ１０とＱ１１の分配比の逆比に対応した電流が流れて、（＋）と（−）の相補出力電圧が形成される。
【００４１】
このような増幅動作によって、この実施例の差動増幅回路においては、回路の接地電位を基準にしたＮチャネル型の負荷ＭＯＳＦＥＴにより相補出力信号を形成するものであるので、増幅動作とレベルシフト動作とが同時に行われる。この結果、後段に設けられる比較部では、１．５Ｖのような低電圧で動作させることができる。比較器部は、デジタル回路であるので、１．５Ｖのような低い電圧でも十分動作する。上記のような前置アンプ部でのレベルシフトされた出力信号が得られる構成では、上記１．５Ｖのような低電圧で動作するデジタル回路部と前置アンプとを格別なレベルシフト回路を設けることなく直接接続することができる。
【００４２】
後段アンプは、増幅部とラッチ部とから構成される。増幅部は、Ｎチャネル型の差動ＭＯＳＦＥＴＱ２０とＱ２１と、その共通ソースと回路の接地電位との間に設けられ、ゲートにバイアス電圧Ｖｂｎが供給されたＮチャネルＭＯＳＦＥＴＱ２２と、上記差動ＭＯＳＦＥＴＱ２０とＱ２１のドレイン間に設けられたＭＯＳＦＥＴＱ２３とから構成される。差動ＭＯＳＦＥＴＱ２１とＱ２２のゲートは、前記前置アンプの正相出力（＋）と逆相出力（−）に接続される。ＭＯＳＦＥＴＱ２３のゲートには、リセットパルスｒｅｓｅｔが供給される。
【００４３】
ラッチ部は、ＮチャネルＭＯＳＦＥＴＱ２４とＱ２５及びＰチャネルＭＯＳＦＥＴＱ２７とＱ２８のゲートとドレインとがそれぞれ交差接続されてラッチ形態にされる。ＰチャネルＭＯＳＦＥＴＱ２７とＱ２８のソースには、１．５Ｖのような電源電圧が供給され、ＮチャネルＭＯＳＦＥＴＱ２４とＱ２５のソースと回路の接地電位との間には、活性化信号としてのクロックｃｌｋを受けるＮチャネルＭＯＳＦＥＴＱ２６が設けられる。
【００４４】
ラッチ回路においては、クロックｃｌｋがロウレベルの非動作期間では、リセットパルスｒｅｓｅｔによりＭＯＳＦＥＴＱ２３がオン状態となり、差動ＭＯＳＦＥＴＱ２０、Ｑ２１及びラッチ形態のＮチャネルＱ２４とＱ２５及びＰチャネルＭＯＳＦＥＴＱ２７とＱ２８のゲートとドレインと短絡して同一電位にする。リセットパルスｒｅｓｅｔによりＭＯＳＦＥＴＱ２３がオフ状態にされると、差動ＭＯＳＦＥＴＱ２０、Ｑ２１が前置アンプの出力信号に対応した出力信号を形成する。増幅部の相補出力がラッチ動作に必要な一定電圧差になるタイミングで、クロックｃｌｋによりＭＯＳＦＥＴＱ２６をオン状態にしてラッチ回路を活性化すると、ＮチャネルＭＯＳＦＥＴＱ２４、Ｑ２５及びＰチャネルＭＯＳＦＥＴＱ２７、Ｑ２８の正帰還増幅動作によって上記増幅部での増幅出力に対応したハイレベル／ロウレベルの２値信号を高速に形成して上記クロックｃｌｋがハイレベルの期間保持し続ける。このようなラッチ回路での論理しきい値は、上記２つの相補入力信号のレベルが互いに等しくなる電圧である。
【００４５】
このような正相出力端子（＋）と逆相出力端子（−）とが設けられて、相補信号を次段回路に伝えるような前置アンプ（ＰＡ）を用いた場合、前記アベレージング抵抗Ｒave は、上記相補の出力端子（＋）と（−）のそれぞれに対応して隣接する前記アンプ同士の出力端子（＋）と（−）との間に設けられる。ここで隣接するとは、隣接した基準電圧が供給される前置アンプの関係をいうのである。
【００４６】
図５には、この発明に係る並列型Ａ／Ｄ変換回路の他の一実施例のブロック図が示されている。この実施例では、前記図４のような前置アンプ及び後段アンプが用いられる。同図のラッチの前端に設けられたアンプは、図４に示した後段アンプに対応している。
【００４７】
図５において、終端回路はそれぞれ２個ずつのプリアンプで構成される。これらのプリアンプは、ＡＤＣ動作を行うプリアンプと区別するために斜線が付されている。この実施例では、前記図３の実施例と同様に２つのプリアンプを配置することより、端部でのプリアンプの相互の特定を理想特性に近づけ易くしている。つまり、１番目のプリアンプの入出力特性は、それに隣接するダミープリアンプとアベレージング抵抗Ｒave を介在させて端部に設けられた前記図１のようなダミープリアンプと前記抵抗Ｒave'を組み合わせることにより、上記特性補正を容易にできるものである。このことは、高電圧側に設けられる２n −１番目のプリアンプについても同様である。
【００４８】
この実施例では、終端回路に設けられた前置アンプの（＋）入力端子は、他のＡＤＣ動作を行うプリアンプＰＡと同様にアナログ入力端子に接続される。１番目のプリアンプに隣接するダミープリアンプの（−）入力端子は、基準電圧ＶＲＢが印加される。２n −１番目に隣接するダミープリアンプの（−）入力端子は、基準電圧ＶＲＴが印加される。そして、終端回路の端部に設けられたダミープリアンプも（＋）入力端子は、他のＡＤＣ動作を行うプリアンプＰＡと同様にアナログ入力端子に接続される。（−）入力端子は、基準電圧の中間電圧が印加される。その代り、終端回路の端部に設けられたダミープリアンプの（＋）出力は、他比較器の（−）出力端子が接続されるアベレージング抵抗ラダーに接続され、終端回路の端部に設けられたダミープリアンプの（−）出力端子はその逆となっている。このように入力側でなく出力側で、終端部の結線を比較用比較器と逆の接続にすることで、前記図２で示したような逆入出力特性によるアンプ出力飽和電圧１及びアンプ出力飽和電圧２を形成している。
【００４９】
図６には、この発明に係る並列型Ａ／Ｄ変換回路の更に他の一実施例のブロック図が示されている。この実施例は、前記図５の変形例であり、ラダー抵抗及びプリアンプの数が図５の実施例の半分に減らされる。ただし、アベレージング抵抗は前記図５と同等の数だけ設けられる。このようなアベレージング抵抗に対応して比較内アンプ及び比較器が設けられる。つまり、アベレージング抵抗により、補間（インタポレーション）を行い、前記のようにラダー抵抗及びプリアンプを半減させることができる。この場合、プリアンプ出力間を抵抗分圧して、中間電位を作り出すため、隣接アンプ出力間の電圧が一定に保たれることはＡ／Ｄ変換器の直線性を保つために必須である。
【００５０】
図７には、前記図５及び図６に示した並列型Ａ／Ｄ変換回路に用いられる前置アンプ部としての差動増幅回路及び後段アンプの一実施例の具体的回路図が示されている。並列型の高速Ａ／Ｄ変換器では、比較器における電圧利得と帯域（比較時間）を両立するために多段化し、プリ（前置）アンプと後段アンプという構成を取るのがよい。この場合、プリアンプで十分な電圧ゲイン（１０倍以上、できたら数十倍）が確保できればプリアンプだけのオフセット補正で十分であるが、動作速度の高速化に伴い、このような高い電圧ゲインは困難である場合が多く、その場合はプリアンプ、後段アンプそれぞれにオフセット補正が必要となる。ここでは本発明の終端回路を有するアベレージング抵抗によるオフセット補正に加えて、後段アンプにおいてオフセット補正が加えられる。
【００５１】
図７において、バイアス電圧生成部及び前置アンプ部においては、前記図４の実施例と同様である。この実施例では、後段アンプにおいてオフセット補正を行うために後段アンプのラッチ部にＰチャネルＭＯＳＦＥＴＱ２９〜Ｑ３２が追加される。これらのＭＯＳＦＥＴのゲートには、隣接する比較器からの信号が入力されてオフセット補正が行われる。各後段アンプの出力では比較器入力オフセットの影響による変動が逆になっている。このようにしてすべての後段アンプが分割されたゲート接続を通じてオフセットを打ち消し合うことになる。出力電圧がたすき掛けでフィードバックされる為、出力に影響を及ぼすすべての要素のばらつきが補正される。また、この構成は本来ある負荷ＭＯＳＦＥＴを分割しただけなのでアベレージングに伴う負荷は小さく高速動作にも適している。
【００５２】
図８には、図７の後段アンプの回路図が示されている。同図は、他の後段アンプとの関係を説明するためのものであり、ｉ番目の後段アンプとそれに隣接するｉ＋１番目とｉ−１番目の後段アンプとの関係が示されている。この実施例では、オフセット補正のための隣接後段アンプとの結合にアベレージング抵抗のような抵抗は使わず、後段アンプ入力段の差動増幅回路における負荷ＭＯＳトランジスタを図７に示したように３分割し、１つのＭＯＳＦＥＴＱ２７，Ｑ２８ゲートとドレインを交差的に接続し、残りの２つのＭＯＳＦＥＴＱ２９、Ｑ３０及びＱ３１とＱ３２ゲートをそれぞれ隣接する後段アンプの出力に接続したもので、負荷ＭＯＳのゲート電圧が自身、及び隣接後段アンプの出力で決められるので、入力差動ペアから負荷ＭＯＳを見たときの負荷抵抗に隣接後段アンプの出力の情報が入ることになる。これは平均化効果を有する。またこの結線は正帰還の働きを持つ。
【００５３】
本発明におけるアベレージング抵抗を用いた回路と、入力差動ペアから負荷ＭＯＳＦＥＴを見たときの負荷抵抗に隣接比較器の出力の情報が入る回路を比較すると、アベレージング抵抗を用いた回路は図２（図１２）に示されるように隣接比較器間の出力電圧差が一定である。対して正帰還の作用を持つ相互結線を用いた回路の出力は「０」から「１」の切り替わり点を除き、比較器飽和電圧１，または２を強制的に出力させられる。このことからアベレージング抵抗を用いた回路はプリアンプに、正帰還の作用を持つ相互結線を用いた回路は最終段（ラッチの直前）に採用するのが適切となる。前記図５及び図６において、ラッチの前段に設けられたアンプにおいて、隣接するもの同士が交差的に接続させられていることは、前記図８の接続関係を示している。
【００５４】
図９には、この発明が適用されたディスクに記録された信号を読みとるディスク再生システムの一実施例のブロック図が示されている。前記に説明したようにＤＶＤ等のＯＤＤや、ＨＤＤのリードチャネル、すなわちディスクに記録された信号を読みとる系においては、信号処理（復調）をデジタル信号処理で行う場合Ａ／Ｄ変換器が必須となる。同図において、レーザピックアップから読み出した信号は、フィルタや自動利得制御アンプで構成されるアナログフロントエンド部においてフィルタ処理、信号振幅調整を行った後、ＰＲＭＬリードチャネル部に入力される。
【００５５】
ＰＲＭＬリードチャネル部は、拡大して示したように構成される。アナログフロントエンドを経た波形は、Ａ／Ｄ変換器ＡＤＣにてデジタル信号に変換され、ＰＲ等化器によりＰＲ方式の波形等化が行われ、ビタビ復号器によりＭＬ方式による復号処理が行われてデータが再生される。また周波数／位相比較器、及びＶＣＯよりなるループにて再生データに同期したクロックが再生される。上記ＰＲＭＬリードチャネル部に設けられるＡ／Ｄ変換器ＡＤＣとして前記図１、図３、図５及び図７のようなＡ／Ｄ変換器が用いられる。
【００５６】
図１０には、この発明に係る並列型Ａ／Ｄ変換回路の更に他の一実施例のブロック図が示されている。この実施例では、終端回路に設けられるダミーアンプＤＰＡ１とＤＰＡ２の入力には、定常的に一定電圧が供給されてダミーアンプＤＰＡ１の出力が図２のアンプ出力飽和電圧１となるように、ダミーアンプＤＰＡ２の出力が図２のアンプ出力飽和電圧２となるようにそれぞれ設定される。この実施例では、上記飽和電圧１を得るべく、ダミーアンプＤＰＡ１の（＋）入力端子には中点電圧が印加され、（−）入力端子には最低基準電圧ＶＲＢが供給される。上記飽和電圧２を得るべく、ダミーアンプＤＰＡ２の（＋）入力端子には中点電圧が印加され、（−）入力端子には最高基準電圧ＶＲＴが供給される。上記両入力端子（＋）と（−）に印加される電圧は、上記のような飽和電圧１、２が得られれば何であってもよい。
【００５７】
図１７には、この発明に係る並列型Ａ／Ｄ変換回路のうち、完全差動構成と呼ばれる構成での更に他の一実施例のブロック図が示されている。完全差動構成では入力信号、基準電圧双方を正相、逆相の２組の信号にて供給し、情報（信号成分）はこの２組の信号の差で伝達され、耐雑音性が高いことが特徴である。入力信号の正相、逆相の差電圧と、基準電圧の正相、逆相の差電圧を比較したものを完全差動ダミーアンプ（図面上では単にダミーアンプとしている）、完全差動アンプ（図面上では単にアンプとしている）は差動で出力している。
【００５８】
図１８には、図１７のダミーアンプ（完全差動ダミーアンプ）及びアンプ（完全差動アンプ）の一実施例の具体的回路構成が記載されている。バイアス電圧がゲートに入力される定電流源として働くＮチャネルＭＯＳＦＥＴＱ３９，Ｑ４０と、相補的なアナログ入力電圧Vinp、Vinmがゲートに入力される差動入力部にあるＮチャネルＭＯＳＦＥＴＱ３５，Ｑ３６と、相補的な基準電圧Vrefp,Vrefmがゲートに入力される差動入力部にあるＮチャネルＭＯＳＦＥＴＱ３７，Ｑ３８と、ダイオード接続されていて負荷として働くＰチャネルＭＯＳＦＥＴＱ３３，Ｑ３４とで構成され、上記ＭＯＳＦＥＴＱ３５，Ｑ３６のソースにはＮチャネルＭＯＳＦＥＴＱ３９のドレインが接続され、上記ＭＯＳＦＥＴＱ３７，Ｑ３８のソースにはＮチャネルＭＯＳＦＥＴＱ４０のドレインが接続され、ＭＯＳＦＥＴＱ３５のドレインとＭＯＳＦＥＴＱ３３のドレインが接続され更にＭＯＳＦＥＴＱ３７のドレインが接続されそれがVoutmになっていて、ＭＯＳＦＥＴＱ３８のドレインとＭＯＳＦＥＴＱ３４のドレインが接続され更にＭＯＳＦＥＴＱ３６のドレインが接続されそれがVoutpになっている。
【００５９】
４入力の完全差動アンプは次のような特性になっている。
【００６０】
出力＝ゲイン×（入力差動信号電圧−基準電圧差信号）                    …（２）この回路のＮチャネルＭＯＳＦＥＴＱ３５，Ｑ３６ペア、及びＮチャネルＭＯＳＦＥＴＱ３７，Ｑ３８ペアの相互コンダクタンスをgmn、ＭＯＳＦＥＴＱ３３，Ｑ３４のそれをgmpとする。ＭＯＳＦＥＴＱ３３，Ｑ３４に流れる差動電流ｉは、
i = gmn(vinp-vinm) + gmn(vrefm-vrefp)と表せる。
【００６１】
第２項を変形して、
i = gmn(vinp-vinm) - gmn(vrefp-vrefm)
= gmn[(vinp-vinm) - (vrefp-vrefm)]                                  …（３）  この回路の出力電圧voutは上記電流に負荷抵抗1/gmpをかけたものになるので、
vout = (1/gmp)・gmn[(vinp-vinm) - (vrefp-vrefm)]                      …（４）            ↑          ↑              ↑
ゲイン    入力差動信号      基準電圧差信号
となり、（４）式は（２）式の形になっている。
【００６２】
本発明を適用する事により、アベレージング抵抗ラダーでアベレージングを行う並列型Ａ／Ｄ変換器の電力、及び専有面積低減が図ることができ、又Ａ／Ｄ変換器の高速化が図ることが可能となる。つまり、簡単な素子でアベレージング法の抵抗ラダー終端回路が構成できるので、終端回路の付加に伴う電力、面積増加が抑えられる。また電力が抑えられるということは同一電力で比較すれば高速動作が可能ということを意味している。
【００６３】
多数のダミーアンプ、または複雑な終端回路無しに終端回路が構成でき、低電圧での動作が可能となり、アベレージングの効果が発揮できるため、Ａ／Ｄ変換器の電力を増加することなく、S/N比の向上、変換器の精度維持、あるいは高精度化が可能になる。ＨＤＤやＤＶＤの信号処理チップにおいてＡ／Ｄ変換器はその専有面積、消費電力がかなりの大きさとなるため、この部分の低消費電力化、小面積化によりチップ全体での低消費電力化、小面積化が図られる。
【００６４】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、前置アンプ、後段アンプの具体的構成は種々の実施形態をとることができる。この発明は、並列型Ａ／Ｄ変換回路とそれを用いたディスク再生システムに広く利用することができる。
【図面の簡単な説明】
【００６５】
【図１】この発明に係る並列型Ａ／Ｄ変換回路の一実施例を示すブロック図である。
【図２】図１の並列型Ａ／Ｄ変換回路の動作の一例を説明するための入出力特性図である。
【図３】この発明に係る並列型Ａ／Ｄ変換回路の他の一実施例を示すブロック図である。
【図４】この発明に係る並列型Ａ／Ｄ変換回路に用いられる前置アンプ部としての差動増幅回路及び後段アンプの一実施例を示す具体的回路図である。
【図５】この発明に係る並列型Ａ／Ｄ変換回路の他の一実施例を示すブロック図である。
【図６】この発明に係る並列型Ａ／Ｄ変換回路の更に他の一実施例を示すブロック図である。
【図７】図５及び図６に示した並列型Ａ／Ｄ変換回路に用いられる前置アンプ部としての差動増幅回路及び後段アンプ一実施例を示す具体的回路図である。
【図８】図７の比較器部分の一実施例を示す回路図である。
【図９】この発明が適用されたディスクに記録された信号を読みとるディスク再生システムの一実施例を示すブロック図である。
【図１０】この発明に係る並列型Ａ／Ｄ変換回路の更に他の一実施例を示すブロック図である。
【図１１】本願発明に先立って検討された並列型Ａ／Ｄ変換器のブロック図である。
【図１２】図１１のＡ／Ｄ変換器の動作を説明するための特性図である。
【図１３】図１１のＡ／Ｄ変換器の比較器内アンプの一部の等価回路図である。
【図１４】図１１のＡ／Ｄ変換器の比較器内アンプの他の一部の等価回路図である。
【図１５】図１１のＡ／Ｄ変換器の変換特性図である。
【図１６】本願発明に先立って検討された他の並列型Ａ／Ｄ変換器のブロック図である。
【図１７】この発明に係る並列型Ａ／Ｄ変換回路のうち、完全差動型での一実施例を示すブロック図である。
【図１８】図１７の並列型Ａ／Ｄ変換回路で用いられている４入力完全差動アンプの一実施例を示す具体的回路図である。
【符号の説明】
【００６６】
ＰＡ…プリアンプ（前置アンプ）、ＤＰＡ１，ＤＰＡ２，ＤＰＡ１ａ，１ｂ，ＤＰＡ２ａ，２ｂ…ダミープリアンプ、Ｒave …アベレージング用抵抗、Ｒave'…抵抗、Ｑ１〜Ｑ４０…ＭＯＳＦＥＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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