(57)【要約】【課題】  ＨＢＴ等の各デバイス素子間の電気的分離を確実にしつつ、増幅器高効率化のためにコレクタ抵抗を低減する際にその高い電流利得、高い信頼性、平坦化プロセス等を容易に確保できる。【解決手段】  二層のサブコレクタ層１０１ａ，１０１ｂを重ねて用いて二層の各層ごとで、隣接デバイス素子と絶縁する素子間絶縁領域を形成することでコレクタ抵抗を低減させ、一方のサブコレクタ層１０１ｂを選択的エッチングによりリセスを形成して段差を少なくし、他方のサブコレクタ層１０１ａにイオン注入が確実に実行できることで絶縁の信頼性が確保できる。また、サブコレクタ層１０１ａ，１０１ｂ間にエッチング停止層１０１ｃを挿入することにより、サブコレクタ層１０１ａ，１０１ｂの材質を同一にでき、材質の選択が容易になる。【選択図】  図３
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【特許請求の範囲】
【請求項１】
基板上に、サブコレクタ層、コレクタ層、ベース層、エミッタ層、及びエミッタキャップ層を順次積層により形成され、かつエミッタキャップ層上にエミッタ電極、ベース層上部にベース電極、及びサブコレクタ層上にコレクタ電極それぞれが形成される半導体装置において、前記サブコレクタ層が前記基板に接する第１のサブコレクタ層と前記コレクタ層に接する第２のサブコレクタ層とで構成され、隣接デバイス素子との間で前記第１のサブコレクタ層部分に所定のイオン注入された素子間絶縁領域と前記第２のサブコレクタ層部分に所定のリセス形成された素子間絶縁領域とを有することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、前記第１及び第２のサブコレクタ層それぞれは相互に選択的にエッチング可能な材質を有することを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、前記第１及び第２のサブコレクタ層の間に挿入され前記第１及び第２のサブコレクタ層それぞれと選択的にエッチング可能で、前記第２のサブコレクタ層と共に素子間絶縁領域でリセス形成されるエッチング停止層を備えることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、前記第１及び第２のサブコレクタ層の間に挿入され前記第１及び第２のサブコレクタ層それぞれと選択的にエッチング可能で、前記第１のサブコレクタ層と共に素子間絶縁領域でイオン注入されるエッチング停止層を備えることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、前記エッチング停止層が結晶構造で部分的に自然超格子が形成された状態のInGaPによりなることを特徴とする半導体装置。
【請求項６】
基板上に、サブコレクタ層、コレクタ層、ベース層、エミッタ層、及びエミッタキャップ層を順次積層により形成し、かつエミッタキャップ層上にエミッタ電極、ベース層上部にベース電極、及びサブコレクタ層上にコレクタ電極それぞれを形成した後、隣接デバイス素子との間で素子間絶縁領域を形成する半導体装置の製造方法において、前記サブコレクタ層として前記基板に接する第１のサブコレクタ層と前記コレクタ層に接する第２のサブコレクタ層とを積層し、隣接デバイス素子との間で素子間絶縁領域を形成する際に、前記第１のサブコレクタ層をストッパとして前記第２のサブコレクタ層を選択的なエッチングにより除去してリセスとなる素子間絶縁領域を形成し、露出した第１のサブコレクタ層に対して所定のイオン注入を行い、前記第１のサブコレクタ層に素子間絶縁領域を形成して隣接デバイス素子と絶縁することを特徴とする半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、更に前記第１及び第２のサブコレクタ層を積層する際に前記第１及び第２のサブコレクタ層の間にエッチング停止層を設け、前記第１のサブコレクタ層をストッパとして前記第２のサブコレクタ層を選択的なエッチングにより除去してリセスとなる素子間絶縁領域を形成する際に、前記エッチング停止層をもエッチングにより除去してリセスとなる素子間絶縁領域を形成することを特徴とする半導体装置の製造方法。
【請求項８】
請求項６に記載の半導体装置の製造方法において、更に前記第１及び第２のサブコレクタ層を積層する際に前記第１及び第２のサブコレクタ層の間にエッチング停止層を設け、前記第１のサブコレクタ層の代わりに前記エッチング停止層をストッパとして前記第２のサブコレクタ層を選択的なエッチングにより除去してリセスとなる素子間絶縁領域を形成し、露出した前記エッチング停止層から第１のサブコレクタ層に対して所定のイオン注入を行い、前記エッチング停止層と前記第１のサブコレクタ層とに素子間絶縁領域を形成して隣接デバイス素子と絶縁することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヘテロ接合バイポーラトランジスタ（ＨＢＴ： Heterojunction Bipor Transistor）等の半導体装置及びその製造方法に関し、特に、ヘテロ接合バイポーラトランジスタ等の各デバイス素子間の電気的分離を確実にしつつ、増幅器高効率化のためにコレクタ抵抗を低減する際にその高い電流利得、高い信頼性、平坦化プロセス等を容易に確保できる半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
一般に、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）は、半絶縁性GaAs基板上に順次に形成された、サブコレクタ層、コレクタ層、ベース層、エミッタ層、及びエミッタキャップ層を有し、エミッタキャップ層上にエミッタ電極が、ベース層上にベース電極が、またサブコレクタ層上にコレクタ電極がそれぞれ形成されている。このようなＨＢＴを用いた高出力増幅器では、増幅器としての性能指標の一つである効率を向上させるため、できるだけコレクタ抵抗を低くすることが必要になる。
【０００３】
ヘテロ接合バイポーラトランジスタ（以後、ＨＢＴと略称する場合がある）では、コレクタ層から導電性のサブコレクタ層を介してコレクタ電極へと電流経路が形成されており、このアクセス抵抗がコレクタ抵抗の一部を占める。一方で、トランジスタ等の各デバイス素子間を電気的に分離するために、素子間のサブコレクタ層を絶縁する必要がある。
【０００４】
従来の半導体装置は、例えば図１（Ａ）または図１（Ｂ）に示されるように、半絶縁性GaAs基板１００上に、GaAsからなるｎ型のサブコレクタ層１０１、GaAsからなるｎ型又はノンドープのコレクタ層１０２、GaAsからなるｐ型のベース層１０３、GaAsと格子整合したInGaP又はAlGaAsからなるｎ型のエミッタ層１０４、GaAsからなるｎ型のエミッタキャップ層１０５、及びInGaAsからなるエミッタキャップ層１０６が積層され、エミッタキャップ層１０６の上にWSiからなるエミッタ電極１０７、ベース層１０３の上部にPt／Ti／Pt／Auからなるベース電極１０８、及びサブコレクタ層１０１の上にNi／AuGe／Auからなるコレクタ電極１０９が形成され、ＨＢＴデバイスを構成している。
【０００５】
素子間のサブコレクタ層１０１を絶縁するため、図１（Ａ）ではイオン注入により形成された素子間絶縁領域１１０、図１（Ｂ）ではサブコレクタ層１０１をエッチングにより除去してリセスを形成した素子間絶縁領域１１１それぞれが示されている。
【０００６】
このような半導体装置の製造方法について、上記図１の形状に達するまでの工程途中の形状を示す図２−１（Ａ）から図２−２（Ｄ）までを順次参照して説明する。以後の説明では、理解を助けるため、それぞれの図面を図２（Ａ）乃至図２（Ｄ）と記載する。
【０００７】
まず、図２（Ａ）に示されるように、基板１００上に、サブコレクタ層１０１、コレクタ層１０２、ベース層１０３、エミッタ層１０４、並びにエミッタキャップ層１０５及びエミッタキャップ層１０６が順次積層されたエピタキシャルウェハが形成される。次いで、エピタキシャルウェハの一面にエミッタ電極１０７となるWSiをスパッタで成膜後、フォトレジストを用いてパターニングを行い、それをマスクとしてドライエッチング技術を用いてエミッタ電極１０７が加工される。その後、エミッタ電極をマスクとして、硫酸系のエッチング液を用いてエミッタ層１０４の表面を露出させ、エミッタキャップ層１０５，１０６及びエミッタ電極１０７の部分が図２（Ｂ）に示されるように形成される。
【０００８】
その後、蒸着リフトオフ技術によりPt／Ti／Pt／Auをエミッタ層１０４の上からシンタリングさせ、アロイ技術によりベース層１０３と接触させてベース電極１０８を形成する。続いて、フォトレジストを用いてパターニングを行い、それをマスクとしてサブコレクタ層１０１を露出させ、図２（Ｃ）の形状が実現する。
【０００９】
続いて、コレクタ電極１０９を、サブコレクタ層１０１の上に蒸着リフトオフ技術により形成して、図２（Ｄ）の形状が実現する。
【００１０】
その後、フォトレジストをマスクとしてボロン等によるイオン注入により上記図１（Ａ）に示される素子間絶縁領域１１０を形成し、素子間のサブコレクタ層１０１を絶縁する。また、図１（Ｂ）に示される素子間絶縁領域１１１の部分がサブコレクタ層１０１をエッチングしてリセスとして形成され絶縁化される。
【００１１】
上述したように、半導体装置の増幅器高効率化のためにはコレクタ抵抗の低減が重要である。コレクタ抵抗の一部を占めるアクセス抵抗はサブコレクタ層のシート抵抗値で決まる。シート抵抗を低減するには、サブコレクタ層を厚くする、またはサブコレクタ層を高濃度にする、という二種類の方法がある。現在、一般的には、サブコレクタ層の厚さは「１００〜７００ｎｍ」、また濃度については「１×１０１８／ｃｍ３」〜「６×１０１８／ｃｍ３」という値まで使用されるようになっている。
【００１２】
しかし、サブコレクタ層を上記厚さ以上にすると、イオン注入によるサブコレクタ層の絶縁で、例えばボロン等によるイオン注入の場合、厚いサブコレクタ層を絶縁しきることが困難になる。又は、プロトンやヘリウム等によるイオン注入では、深い注入が可能であるが、信頼性に問題がある。
【００１３】
また、リセスによるサブコレクタ層の絶縁では、厚いサブコレクタ層の厚さ分のリセスが形成されるので段差が大きく、その後の製造工程に必要な平坦化等の処理に支障をきたすといった問題がある。
【００１４】
また、サブコレクタ層の濃度を上記値以上に高くしすぎると、電流利得の低下、または信頼性の悪化が生じるという問題がある。
【００１５】
また、特許文献１で、上記図２（Ｄ）に示される基本構造に対して、コレクタ抵抗を可能な限り低減しつつも、高温試験の際にコレクタ抵抗が不安定になる等の問題を解消し、また、ベース層への転移をなくして、電流利得または信頼性を向上させるヘテロ接合型半導体装置が開示され、サブコレクタ層の表面で、コレクタ層及びコレクタ電極との間に所定濃度のデルタドープシート層を形成する構成が提案されている。
【００１６】
しかしながら、デバイス素子間の絶縁性については触れられていない。
【特許文献１】特開２００２−２９９６０３公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
解決しようとする課題は、ヘテロ接合バイポーラトランジスタ等の各素子間の電気的分離を確実にしつつ、増幅器高効率化のためにコレクタ抵抗を低減するため、サブコレクタ層を厚くする場合、イオン注入に際して、例えばボロンなどでは厚さのため絶縁が困難であり、深く注入可能なヘリウムなどでは信頼性が問題なこと、またリセス形成に際してはその段差により、続く工程での平坦化処理に支障があることである。更に、サブコレクタ層の濃度を高くする場合、過剰に高くすることは電流利得の低下、信頼性の悪化が生じることである。
【課題を解決するための手段】
【００１８】
本発明は、サブコレクタ層を厚くしても絶縁に高い信頼性を得ると共に平坦化処理を容易にし、サブコレクタ層の濃度を高くしても高い電流利得と信頼性を確保するため、サブコレクタ層を第１及び第２の二層重ねとし、基板に接する第１のサブコレクタ層ではイオン注入、またコレクタ電極を設置する面を有する第２のサブコレクタ層ではリセス形成、それぞれにより素子間絶縁部を形成することを主要な特徴としている。
【００１９】
また、別の解決手段では、第１及び第２のサブコレクタ層の間にエッチング停止層を挿入し、エッチング停止層を用いてイオン注入及びリセス形成による素子間絶縁部を形成することを特徴としている。
【発明の効果】
【００２０】
本発明の半導体装置及びその製造方法は、サブコレクタ層を第１及び第２の二層重ねとして半導体素子部分のコレクタ抵抗を低減できた上、基板に接する第１のサブコレクタ層ではイオン注入、またコレクタ電極を設置する面を有する第２のサブコレクタ層ではリセス形成、それぞれにより素子間絶縁部を形成するため、第１及び第２それぞれのサブコレクタ層の厚さは抵抗低減に必要な厚さを二分したものでよいので、イオン注入が十分に確保できる一方、段差を小さくできるので平坦化処理も容易であるという利点がある。
【００２１】
また、第１及び第２のサブコレクタ層の間にエッチング停止層を挿入することは、二つのサブコレクタ層のみで構成する場合、二つのサブコレクタ層それぞれはリセス形成を行うエッチングのため第１及び第２の相互間にエッチングにおける選択性が採れるような異なる材質を有することが必要であり、これを避けることができるという効果がある。
【発明を実施するための最良の形態】
【００２２】
ヘテロ接合バイポーラトランジスタ等で増幅器高効率化のため、コレクタ電極を接するサブコレクタ層のコレクタ抵抗を低減する手段としてサブコレクタ層を厚くする場合、各素子間の電気的分離を確実にするため、イオン注入が十分に確保でき、かつ段差を小さくして平坦化プロセスも容易にしつつ、その高い電流利得、高い信頼性、平坦化プロセス等を確保できるという目的を、サブコレクタ層を第１及び第２の二層重ねとし基板側でイオン注入、かつ表面側でリセス形成それぞれを施行することにより、実現した。更に、イオン注入とリセス形成とのプロセスを容易に実行するため二つのサブコレクタ層の材質を同一とし両者の間にエッチング停止層を挿入している。
【実施例１】
【００２３】
本発明の実施例1について図３を参照して説明する。
【００２４】
図３は本発明による半導体装置の一デバイス素子断面における実施の一形態を示す説明図である。図示されるように、半絶縁性GaAs基板１００上に、第１のサブコレクタ層１０１ａ、エッチング停止層１０１ｃ、第２のサブコレクタ層１０１ｂ、コレクタ層１０２、ベース層１０３、及びエミッタ層１０４、並びにエミッタキャップ層１０５及びエミッタキャップ層１０６が所定の形状をなして順次積層されている。
【００２５】
従来と相違する点は、サブコレクタ層の部分であり、第１となる下部のサブコレクタ層１０１ａ、エッチング停止層１０１ｃ、及び第２となる上部のサブコレクタ層１０１ｂの三層が順次積層され、イオン注入されている素子間絶縁部１１０は第１のサブコレクタ層１０１ａに形成される。リセス形成される素子間絶縁部１１１は第２のサブコレクタ層１０１ｂからエッチング停止層１０１ｃまでにわたって設けられる。
【００２６】
本実施例の好ましい一つの構成として、例えば、第１のサブコレクタ層１０１ａ及び第２のサブコレクタ層１０１ｂそれぞれがGaAsからなり、エッチング停止層１０１ｃがAlGaAs、InGaP又はInGaAsPからなるものがある。他の一つの構成では、例えば、第１及び第２のサブコレクタ層１０１ａ，１０１ｂがAlGaAsからなり、エッチング停止層１０１ｃがInGaP又はInGaAsPからなる。更に他の構成としては、例えば、第１及び第２のサブコレクタ層１０１ａ，１０１ｂがInGaAsからなり、エッチング停止層１０１ｃがInGaP又はInGaAsPからなるものがある。また、第１及び第２のサブコレクタ層１０１ａ，１０１ｂそれぞれの膜厚は５００ｎｍ程度、その濃度は例えば「１×１０１８／ｃｍ３」以上が望ましい。
【００２７】
エッチング停止層１０１ｃは、通常、サブコレクタ層１０１ａ，１０１ｂより高抵抗となるので、膜厚は「１ｎｍ〜１０ｎｍ」と薄く構成する。さらに、エッチング停止層１０１ｃが結晶構造で部分的に自然超格子が形成された状態（いわゆる、オーダリング系）のInGaPによりなる場合、このInGaPは重なり合うサブコレクタ層１０１ａ，１０１ｂのGaAsとの間でポテンシャル障壁を生じないため、サブコレクタ層１０１ａ，１０１ｂ間の抵抗を低減することができる。
【００２８】
他の構成要素の材質は、例えば従来と同様であるが同一機能を有すれば他の材質でもよい。すなわち従来と同様であれば、上述したように、コレクタ層１０２はGaAsからなるｎ型又はノンドープのものである。ベース層１０３はGaAsからなるｐ型のものである。エミッタ層１０４はGaAsと格子整合したInGaP又はAlGaAsからなるｎ型のものである。エミッタキャップ層１０５はGaAsからなるｎ型のものである。また、エミッタキャップ層１０６はInGaAsからなるものである。
【００２９】
更に、エミッタキャップ層１０６の上にはWSiからなるエミッタ電極１０７、ベース層１０３の上部にPt/Ti／Pt／Auからなるベース電極１０８、及びサブコレクタ層１０１の上にNi／AuGe／Auからなるコレクタ電極１０９が形成され、ＨＢＴデバイスが構成されている。
【００３０】
次に、この半導体装置の製造方法について、図４−１（Ａ）から図４−３（Ｅ）までを参照して説明する。図４−１〜３の（Ａ）から（Ｅ）までは上記図３の形状に達するまでの工程それぞれの途中形状を示す。以後の説明では、理解を助けるため、それぞれの図面を図４（Ａ）乃至図４（Ｅ）と記載する。
【００３１】
まず、図４（Ａ）に示されるように、基板１００上に、サブコレクタ層１０１ａ、エッチング停止層１０１ｃ、サブコレクタ層１０１ｂ、コレクタ層１０２、ベース層１０３、エミッタ層１０４、並びにエミッタキャップ層１０５及びエミッタキャップ層１０６が順次積層されたエピタキシャルウェハが形成される。次いで、エピタキシャルウェハの一面にエミッタ電極１０７となるWSiをスパッタで成膜後、フォトレジストを用いてパターニングを行い、それをマスクとしてドライエッチング技術を用いてエミッタ電極１０７を加工する。その後、エミッタ電極をマスクとして、硫酸系のエッチング液を用いてエミッタ層１０４の表面を露出させ、エミッタキャップ層１０５，１０６及びエミッタ電極１０７の部分が図４（Ｂ）に示されるように形成される。
【００３２】
その後、蒸着リフトオフ技術によりPt／Ti／Pt／Auをエミッタ層１０４の上からシンタリングさせ、アロイ技術によりベース層１０３と接触させてベース電極１０８を形成する。続いて、フォトレジストを用いてパターニングを行い、それをマスクとしてサブコレクタ層１０１を露出させ、図４（Ｃ）の形状が実現する。
【００３３】
続いて、コレクタ電極１０９を、サブコレクタ層１０１の上に蒸着リフトオフ技術により形成して、図４（Ｄ）の形状が実現する。
【００３４】
その後、フォトレジスト１１２を形成して図４（Ｅ）の形状となり、フォトレジスト１１２をマスクとして、素子間絶縁領域１１１の上部から選択的なエッチングが施行される。
【００３５】
まず、エッチング停止層１０１ｃをストッパとしてサブコレクタ層１０１ｂを選択的にエッチングし除去する。続いて、下部サブコレクタ層１０１ａまでエッチング停止層１０１ｃを選択的に除去する。その後、露出した下部サブコレクタ層１０１ａに対して隣接する素子との間でボロン等によるイオン注入を行って素子間絶縁領域１１０を形成し、上記図３の構成を形成して下部サブコレクタ層１０１ａを隣接デバイス素子と絶縁する。
【００３６】
この結果、素子間絶縁イオン注入領域のサブコレクタ層を下部のサブコレクタ層の一層で構成し、イオン注入の容易性を維持したまま、デバイス部分のサブコレクタ層を、エッチング停止層１０１ｃを含む二つのサブコレクタ層１０１ａ，１０１ｂで構成するので、実効サブコレクタ層の厚さを増加させることとなるため、デバイス部分のみシート抵抗を低減し、アクセス抵抗、すなわちコレクタ抵抗を低減できることになる。
【実施例２】
【００３７】
本発明の別の実施例について図５を参照して説明する。
【００３８】
図５は上述とは別の半導体装置における断面構成の実施の一形態を示す説明図である。上記図３と同一の部分は同じ番号符号を付与してその説明は省略する。
【００３９】
本実施例では、エッチング停止層１０１ｃをストッパとして素子間絶縁領域１１０の上部サブコレクタ層１０１ｂのみを選択的にエッチングし除去している。続いて、露出したエッチング停止層１０１ｃ及び下部サブコレクタ層１０１ａの両者に対して、ボロン等によるイオン注入を行い、隣接する素子を相互に絶縁している。
【００４０】
この構造における効果は上記実施例と同等である。
【実施例３】
【００４１】
本発明の別の実施例について図６を参照して説明する。
【００４２】
図６は上述とは別の半導体装置における断面構成の実施の一形態を示す説明図である。上記図３と同一の部分は同じ番号符号を付与してその説明は省略する。
【００４３】
本実施例が上記実施例と相違する点は、エッチング停止層がないことである。
【００４４】
すなわち、上部サブコレクタ層１０１ｂに対して、下部サブコレクタ層１０１ａはエッチング選択性のとれる材料で構成されている。
【００４５】
第１の構成例として、例えば、下部サブコレクタ層はGaAsからなり、上部サブコレクタ層はAlGaAs、InGaP、又はInGaAsPからなる。第２の構成例としては、例えば、下部サブコレクタ層はAlGaAsからなり、上部サブコレクタ層はInGaP又はInGaAsPからなる。また、第３の構成例としては、例えば、下部サブコレクタ層はInGaAsからなり、上部サブコレクタ層はInGaP又はInGaAsPからなる。
【００４６】
本実施例では、まず、下部サブコレクタ層１０１ａをストッパとして上部サブコレクタ層１０１ｂを選択的にエッチングして除去し、リセスとなる素子間絶縁領域１１１を形成する。続いて、露出した下部サブコレクタ層１０１ａに対して、ボロン等によるイオン注入を行い、下部サブコレクタ層１０１ａに素子間絶縁領域１１０を形成して隣接デバイス素子と絶縁する。
【００４７】
この構造における効果も上記実施例と同等である。
【産業上の利用可能性】
【００４８】
二層のサブコレクタ層を用いて二層の各層ごとで、隣接デバイス素子と絶縁する素子間絶縁領域を容易に形成ができることによって、コレクタ層の抵抗値の低減が必要でかつ容易な平坦化プロセスの実現、更に素子間絶縁の確実さによる信頼性の向上が不可欠な用途、例えば上記特許文献１にも適用できる。
【図面の簡単な説明】
【００４９】
【図１】従来の半導体装置における部分構造断面の二つの例を（Ａ）及び（Ｂ）により示す説明図である。
【図２−１】図１の構造に対する最初の工程における部分構造断面（Ａ）とこれに続く工程における部分構造断面（Ｂ）の一例を示す説明図である。
【図２−２】図２−１に続く工程における部分構造断面（Ｃ）とこれに続く工程における部分構造断面（Ｄ）の一例を示す説明図である。
【図３】本発明の半導体装置における部分構造断面の実施の一形態を示す説明図である。（実施例１）
【図４−１】図３の構造に対する最初の工程における部分構造断面（Ａ）とこれに続く工程における部分構造断面（Ｂ）の実施の一形態を示す説明図である。
【図４−２】図４−１に続く工程における部分構造断面（Ｃ）とこれに続く工程における部分構造断面（Ｄ）の実施の一形態を示す説明図である。
【図４−３】図４−２に続く工程における部分構造断面（Ｅ）の実施の一形態を示す説明図である。
【図５】本発明の半導体装置における部分構造断面の実施の一形態を示す説明図である。（実施例２）
【図６】本発明の半導体装置における部分構造断面の実施の一形態を示す説明図である。（実施例３）
【符号の説明】
【００５０】
１００    基板
１０１ａ、１０１ｂ    サブコレクタ層
１０１ｃ    エッチング停止層
１０２    コレクタ層
１０３    ベース層
１０４    エミッタ層
１０５、１０６    エミッタキャップ層
１０７    エミッタ電極
１０８    ベース電極
１０９    コレクタ電極
１１０、１１１    素子間絶縁部
【図１】
2005159034.tif 000003
【図２−１】
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【図２−２】
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【図３】
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【図４−１】
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【図４−２】
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【図４−３】
2005159034.tif 000009
【図５】
2005159034.tif 000010
【図６】
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