(57)【要約】【課題】  基板へのダメージを抑えつつ、ゲート電極と拡散層とのオーバーラップ領域の大きさを調節する。【解決手段】  まず、基板に、ダミーゲート絶縁膜、ダミーゲート電極を形成する。次に、ダミーゲート電極をマスクとして、不純物を注入し、拡散層を形成する。その後、全ての、あるいは、一部のダミーゲート絶縁膜の幅を、小さくする。次に、ダミーゲート絶縁膜及びダミーゲート電極を埋め込むように、基板上に絶縁膜を形成し、ダミーゲート絶縁膜及びダミーゲート電極を、絶縁膜から除去して、絶縁膜に開口を形成する。この開口の少なくとも底部に、ゲート絶縁膜を形成し、ゲート絶縁膜上に、ゲート電極を形成する。【選択図】      図１
2005259945.tif 000002
【特許請求の範囲】
【請求項１】
基板に、ダミーゲート絶縁膜を形成するダミーゲート絶縁膜形成工程と、
前記ダミーゲート絶縁膜上に、ダミーゲート電極を形成するダミーゲート電極形成工程と、
前記ダミーゲート電極をマスクとして、不純物を注入し、拡散層を形成する拡散層形成工程と、
前記ダミーゲート絶縁膜の幅を、小さくする縮小化工程と、
前記ダミーゲート絶縁膜及び前記ダミーゲート電極を埋め込むように、前記基板上に絶縁膜を形成する絶縁膜工程と、
前記ダミーゲート絶縁膜及び前記ダミーゲート電極を、前記絶縁膜から除去して、前記絶縁膜に開口を形成する開口工程と、
前記開口の少なくとも底部に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上に、ゲート電極を形成するゲート電極形成工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
基板上の２以上の領域に、それぞれ、ダミーゲート絶縁膜を形成するダミーゲート絶縁膜形成工程と、
前記各ダミーゲート絶縁膜の上に、それぞれ、ダミーゲート電極を形成するダミーゲート電極形成工程と、
前記ダミーゲート電極をマスクとして、不純物を注入し、拡散層を形成する拡散層形成工程と、
前記ダミーゲート絶縁膜のうち、少なくとも１のダミーゲート絶縁膜の幅を、小さくする縮小化工程と、
前記ダミーゲート絶縁膜及び前記ダミーゲート電極を埋め込むように、前記基板上に絶縁膜を形成する絶縁膜形成工程と、
前記ダミーゲート絶縁膜及び前記ダミーゲート電極を、前記絶縁膜から除去して、前記絶縁膜に開口を形成する開口工程と、
前記開口の少なくとも底部に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上に、ゲート電極を形成するゲート電極形成工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項３】
前記拡散層形成工程は、
前記２以上の領域のうち、少なくとも１の領域を覆い、かつ、少なくとも１の領域を露出するマスクを形成するマスク形成工程と、
前記マスク及び前記露出する領域の前記ゲート電極をマスクとして、前記不純物を注入する不純物注入工程と、
を含み、
前記縮小化工程は、
前記不純物注入工程の後、前記マスクを形成したまま、前記露出する領域の前記ゲート絶縁膜の幅を、小さくする縮小処理工程と、
前記縮小処理工程の後、前記マスクを除去するマスク除去工程と、
を含むことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記縮小化工程は、フッ酸系溶液を用いて行うことを特徴とする請求項１から３のいずれかに記載の半導体装置の製造方法。
【請求項５】
基板上の２以上の領域に、ダミーゲート絶縁膜を形成するダミーゲート絶縁膜形成工程と、
前記各ダミーゲート絶縁膜の上に、それぞれ、ダミーゲート電極を形成するダミーゲート電極形成工程と、
前記２以上の領域のうち、少なくとも１の領域を覆い、かつ、他の領域を露出する第１のマスクを形成する第１のマスク形成工程と、
前記第１のマスク及び前記他の領域の前記ゲート電極をマスクとして、第１の不純物を注入する第１の不純物注入工程と、
前記第１のマスクを除去する工程と、
前記他の領域を覆い、かつ、前記１の領域を露出する第２のマスクを形成する第２のマスク形成工程と、
前記第２のマスク及び前記１の領域の前記ゲート電極をマスクとして、第２の不純物を注入する第２の不純物注入工程と、
前記第２のマスクを除去する工程と、
前記ダミーゲート絶縁膜及び前記ダミーゲート電極を埋め込んで、絶縁膜を形成する絶縁膜形成工程と、
前記ダミーゲート電極のうち、少なくとも１のダミーゲート電極の一部を、側面に残すようにして、前記ダミーゲート絶縁膜及び前記ダミーゲート電極を、前記絶縁膜から除去し、前記絶縁膜に開口を形成する開口工程と、
前記開口の少なくとも底部に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上に、ゲート電極を形成するゲート電極形成工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項６】
基板上の少なくとも２以上の領域に、それぞれ形成された、拡散層と、
前記２以上の領域に、それぞれ形成されたゲート絶縁膜と、
前記各ゲート絶縁膜上に、それぞれ形成されたゲート電極と、
を備え、
前記２以上の領域のうち、１の領域における前記拡散層と、これに対応して形成された前記ゲート電極とのオーバーラップ領域は、
前記２以上の領域のうち、１の領域とは異なる他の領域における前記拡散層と、これに対応して形成された前記ゲート電極とのオーバーラップ領域と、異なることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置の製造方法及び半導体装置に関する。更に、具体的には、ダマシンゲート構造を有する半導体装置の製造方法及び半導体装置として好適なものである。
【背景技術】
【０００２】
近年、半導体装置の微細化に伴い、ゲート長の短縮化、ゲート絶縁膜の薄膜化が進み、多結晶シリコンゲートにおいては、電極の空乏化による、ゲート容量の低下が無視できなくなっている。このため、ゲート電極の材料として、金属を用いたメタルゲートの使用が検討されている。
【０００３】
ここで、メタルは、シリコン酸化膜、あるいは、Ａｌ２Ｏ３やＨｆＯ２等の高誘電率膜等のゲート絶縁膜と反応を起こしやすい。従って、メタルゲートを用いる場合、メタルゲートを形成した後は、例えば、ソース/ドレイン活性化のための熱処理等の、高温の熱処理を施すことを避ける必要がある。
【０００４】
このため、メタルゲートを形成する場合、メタルゲート形成前に、ソース/ドレイン領域を形成する方法が用いられている。このような方法により形成されたゲート電極を一般に、ダマシンゲートあるいはリプレイスメントゲートと称する。具体的には、まず、ゲート形成領域に、ダミーゲートパターンを形成する。次に、ダミーゲートパターンをマスクにして、エクステンションを形成し、サイドウォールを形成し、ソース/ドレインの形成を行う。次いで、エクステンション、ソース/ドレインの活性化のための熱処理を行う。その後、ダミーゲートパターンの側周に層間絶縁膜を形成し、ダミーゲートパターンを除去して、層間絶縁膜にゲート溝を形成する。そして、このゲート溝内に、ゲート絶縁膜を形成し、ゲート電極材料を埋め込むことにより、ダマシンゲートが形成される。
【０００５】
この方法によれば、活性化熱処理のために、エクステンション領域が、ダミーゲート端部よりも内側に拡散する場合がある。ここで、ダミーゲートの形成されている部分は、後に、ゲート電極に置き換わる。このため、ゲート電極と、エクステンションとの間で、オーバーラップし、寄生容量が発生する。このオーバーラップ容量は、トランジスタの特性に悪影響を与える場合がある。従って、オーバーラップ部分を小さくするために、ダミーゲート除去により絶縁膜に形成されたゲート溝の側面に、オフセットスペーサを形成する方法が提案されている（例えば、特許文献１参照）。
【０００６】
この方法によれば、オフセットスペーサの分だけ、オーバーラップ部分を小さくすることができるため、オーバーラップ容量の増加による、トランジスタ特性の悪化を抑えることができる。
【０００７】
【特許文献１】特開２００１―１５７４９号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、一般に、ｎＭＯＳエクステンション形成においては、ヒ素等のイオンを注入し、ｐＭＯＳエクステンションの形成においては、ボロン等のイオンを形成する。ここで、拡散速度は、注入するイオン種によって異なるため、上述のような方法により、ダマシンゲート構造を有するＣＭＯＳを形成する場合、ｎＭＯＳとｐＭＯＳとで、エクステンションの拡散速度が異なることになる。従って、ｎＭＯＳとｐＭＯＳとで、ゲート電極とエクステンションとのオーバーラップ領域の大きさは異なることとなる。
【０００９】
ここで、ゲート電極とエクステンションとのオーバーラップ領域は、大きいと、寄生容量を発生し、トランジスタの電気特性に悪影響を与えるが、逆に、小さすぎても、トランジスタの電流特性が悪化する。即ち、オーバーラップ領域には、最適値が存在する。しかし、上述のオフセットスペーサを用いる技術では、それぞれに、オーバーラップ領域の大きさを調整することができないため、ｎＭＯＳあるいはｐＭＯＳのいずれかに一方にあわせるしかない。
【００１０】
また、近年のＬＳＩにおいては、ｎＭＯＳあるいはｐＭＯＳのそれぞれにおいても、種々のトランジスタが存在する。従って、ゲート電極とエクステンション領域のオーバーラップ領域の最適値は、ｎＭＯＳあるいはｐＭＯＳのそれぞれにおいても、様々である。しかし、上述のオフセットスペーサを用いる技術では、全トランジスタにおいて、同じオフセット量となるため、トランジスタ毎の、オーバーラップ領域の最適化は困難である。
【００１１】
更に、オフセットスペーサは、シリコン窒化膜等を形成した後、異方性エッチングを行うことにより形成するが、この時のドライエッチングにより、ゲート溝底部の基板にダメージが残る場合がある。このため、その後に形成されるゲート絶縁膜の信頼性にも、悪影響を及ぼす可能性が考えられる。
【００１２】
従って、この発明は、以上の問題を解決し、基板へのダメージを抑えつつ、かつ、複数の異なるトランジスタを形成する場合にも、各トランジスタに応じて、オーバーラップ領域を適切に調整することができるように改良した半導体装置の製造方法及び半導体装置を提案するものである。
【課題を解決するための手段】
【００１３】
この発明の半導体装置の製造方法は、基板に、ダミーゲート絶縁膜を形成するダミーゲート絶縁膜形成工程と、前記ダミーゲート絶縁膜上に、ダミーゲート電極を形成するダミーゲート電極形成工程と、前記ダミーゲート電極をマスクとして、不純物を注入し、拡散層を形成する拡散層形成工程と、前記ダミーゲート絶縁膜の幅を、小さくする縮小化工程と、前記ダミーゲート絶縁膜及び前記ダミーゲート電極を埋め込むように、前記基板上に絶縁膜を形成する絶縁膜工程と、前記ダミーゲート絶縁膜及び前記ダミーゲート電極を、前記絶縁膜から除去して、前記絶縁膜に開口を形成する開口工程と、前記開口の少なくとも底部に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜上に、ゲート電極を形成するゲート電極形成工程と、を備えるものである。
【００１４】
あるいは、この発明の半導体装置の製造方法は、基板上の２以上の領域に、それぞれ、ダミーゲート絶縁膜を形成するダミーゲート絶縁膜形成工程と、前記各ダミーゲート絶縁膜の上に、それぞれ、ダミーゲート電極を形成するダミーゲート電極形成工程と、前記ダミーゲート電極をマスクとして、不純物を注入し、拡散層を形成する拡散層形成工程と、前記ダミーゲート絶縁膜のうち、少なくとも１のダミーゲート絶縁膜の幅を、小さくする縮小化工程と、前記ダミーゲート絶縁膜及び前記ダミーゲート電極を埋め込むように、前記基板上に絶縁膜を形成する絶縁膜形成工程と、前記ダミーゲート絶縁膜及び前記ダミーゲート電極を、前記絶縁膜から除去して、前記絶縁膜に開口を形成する開口工程と、前記開口の少なくとも底部に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜上に、ゲート電極を形成するゲート電極形成工程と、を備えるものである。
【００１５】
あるいは、この発明の半導体装置の製造方法は、基板上の２以上の領域に、ダミーゲート絶縁膜を形成するダミーゲート絶縁膜形成工程と、前記各ダミーゲート絶縁膜の上に、それぞれ、ダミーゲート電極を形成するダミーゲート電極形成工程と、前記２以上の領域のうち、少なくとも１の領域を覆い、かつ、他の領域を露出する第１のマスクを形成する第１のマスク形成工程と、前記第１のマスク及び前記他の領域の前記ゲート電極をマスクとして、第１の不純物を注入する第１の不純物注入工程と、前記第１のマスクを除去する工程と、前記他の領域を覆い、かつ、前記１の領域を露出する第２のマスクを形成する第２のマスク形成工程と、前記第２のマスク及び前記１の領域の前記ゲート電極をマスクとして、第２の不純物を注入する第２の不純物注入工程と、前記第２のマスクを除去する工程と、前記ダミーゲート絶縁膜及び前記ダミーゲート電極を埋め込んで、絶縁膜を形成する絶縁膜形成工程と、前記ダミーゲート電極のうち、少なくとも１のダミーゲート電極の一部を、側面に残すようにして、前記ダミーゲート絶縁膜及び前記ダミーゲート電極を、前記絶縁膜から除去し、前記絶縁膜に開口を形成する開口工程と、前記開口の少なくとも底部に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜上に、ゲート電極を形成するゲート電極形成工程と、を備えるものである。
【００１６】
また、この発明の半導体装置は、基板上の少なくとも２以上の領域に、それぞれ形成された、拡散層と、前記２以上の領域に、それぞれ形成されたゲート絶縁膜と、前記各ゲート絶縁膜上に、それぞれ形成されたゲート電極と、を備える。また、前記２以上の領域のうち、１の領域における前記拡散層と、これに対応して形成された前記ゲート電極とのオーバーラップ領域は、前記２以上の領域のうち、１の領域とは異なる他の領域における前記拡散層と、これに対応して形成された前記ゲート電極とのオーバーラップ領域と、異なる。
【発明の効果】
【００１７】
この発明においては、拡散層形成後、絶縁膜形成前に、ダミーゲート絶縁膜の幅を小さくし、その後、絶縁膜を形成し、ダミーゲート絶縁膜及びダミーゲート電極を除去して、ゲート絶縁膜とゲート電極等を形成する。従って、選択的に、ゲート電極を形成する領域を、予め細らせることができる。これにより、基板へのダメージを抑えつつ、オーバーラップ領域を調整し、ゲート電極を形成することができる。
【００１８】
あるいは、この発明においては、ダミーゲート電極を除去する際に、エッチング選択比の違いを利用して、ゲート溝の側面に、選択的に、ダミーゲート電極の一部を残す。その後、ゲート絶縁膜、ゲート電極等を形成する。従って、基板へのダメージを抑えつつ、選択的にオーバーラップ領域を調整してゲート電極を形成することができる。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照してこの発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を簡略化ないし省略する。
【００２０】
実施の形態１．
図１は、この発明の実施の形態１における半導体装置について説明するための断面模式図である。
図１に示すように、半導体装置は、ＣＭＯＳであり、図１においては、簡略化のため、ｎＭＯＳとｐＭＯＳとを１ずつ表している。また、図１において、左側がｎＭＯＳ、右側がｐＭＯＳを表す。
なお、この明細書において、ｎＭＯＳを形成する領域をｎＭＯＳ領域、ｐＭＯＳを形成する領域をｐＭＯＳ領域と称するものとする。また、この明細書において、ゲート長方向、即ち、各図においては、左右方向の幅を「長さ」と称するものとする。
【００２１】
半導体装置において、基板２には、ＳＴＩ（素子分離領域；Shallow Trench Isolation）４が形成され、ＳＴＩ４により、基板２は、ｎＭＯＳ領域、ｐＭＯＳ領域に分離されている。ｎＭＯＳ領域、ｐＭＯＳ領域には、それぞれ、ｐＷＥＬＬ６、ｎＷＥＬＬ８が形成されている。ｐＷＥＬＬ６、ｎＷＥＬＬ８の基板２表面付近には、チャネル領域を挟んで両側に、ソース/ドレイン１０が形成され、その内側にエクステンション１２が形成されている。また、エクステンション１２の下側を囲んでＨａｌｏ１４が形成されている。
【００２２】
ｎＭＯＳ領域において、基板２のチャネル領域上には、ゲート酸化膜２０が形成され、ゲート酸化膜２０上には、ＴｉＮ膜２２を介して、ゲート電極２４が形成されている。ゲート電極２４側面には、ＴｉＮ膜２２を挟んで、サイドウォール２６が形成されている。
【００２３】
ｐＭＯＳ領域において、基板２のチャネル領域上には、ゲート酸化膜３０が形成され、ゲート酸化膜３０上には、ＴｉＮ膜３２を介してゲート電極３４が形成されている。ゲート電極３４の側面には、ＴｉＮ膜３２を挟んで、サイドウォール３６が形成されている。
【００２４】
ここで、ｎＭＯＳ領域とｐＭＯＳ領域とでは、ゲート底部において、ゲート酸化膜２０とゲート酸化膜３０との長さ、あるいは、ゲート電極２４とゲート電極３４との長さが異なっており、ｐＭＯＳ領域側のほうが短くなっている。
【００２５】
一方、各領域において、エクステンション１２間の長さ、即ち、チャネル領域の長さは、同じものとなっている。従って、ゲート電極３４の長さが底部において短くなっているｐＭＯＳ領域では、ゲート電極３４とエクステンション１２とのオーバーラップ領域が、ｎＭＯＳ領域に比して、小さくなっている。
【００２６】
また、ｎＭＯＳ領域、ｐＭＯＳ領域において、サイドウォール２６、３６の側周には、ゲート酸化膜２０、３０、ＴｉＮ膜２２、３２、ゲート電極２４、３４及びサイドウォール２６、３６を埋め込んで、それぞれ、ＳｉＮ膜４０が形成され、更に、層間絶縁膜４２が形成されている。
【００２７】
図２は、この発明の実施の形態１における半導体装置の製造方法について説明するためのフロー図である。また、図３〜図１１は、実施の形態１における半導体装置の各製造過程における状態を説明するための断面模式図である。
以下、図２〜図１１を用いて、この発明の実施の形態１における半導体装置の製造方法について説明する。
【００２８】
まず、図３に示すように、基板２上に、ＳＴＩ４を形成した後、ＳＴＩ４により分離された領域に、それぞれ、ｐＷＥＬＬ６、ｎＷＥＬＬ８を形成する（ステップＳ１０２）。その後、ダミーゲート酸化膜４６を形成する（ステップＳ１０４）。ダミーゲート酸化膜４６は、熱酸化により、通常より厚く、膜厚約３０nmに形成する。その後、ダミーゲート酸化膜４６上に、ダミーゲート電極４８の材料膜として、ポリシリコン膜を形成する（ステップＳ１０６）。ポリシリコン膜は、ＣＶＤ法により、膜厚約１２０nmに形成する。
【００２９】
次に、図４に示すように、ダミーゲートの加工を行う（ステップＳ１０８）。ここでは、ダミーゲート電極４８上に、ゲート電極を形成する領域に対応するように、レジストマスクを形成し、これをマスクとして、ダミーゲート電極４８及びダミーゲート酸化膜４６を順次エッチングする。その後レジストマスクを除去する。なお、この時点では、各領域のレジストマスク、及び、ダミーゲート電極４８及びダミーゲート酸化膜４６の長さは同じである。
【００３０】
次に、図５に示すように、ｎＭＯＳ領域側のエクステンション１２及びＨａｌｏ１４の形成を行う（ステップＳ１１０）。ここでは、ｐＭＯＳ領域側を、レジスト５０で覆ってレジスト５０とゲート電極２４とをマスクに、まず、エクステンション１２形成用に、ヒ素を注入する。その後、続けて、Ｈａｌｏ１４を形成するため、ボロンを注入する。その後、レジスト５０を除去する。
【００３１】
次に、図６に示すように、ｐＭＯＳ領域側に、エクステンション１２及びＨａｌｏ１４の形成を行う（ステップＳ１１２）。ここでは、ｎＭＯＳ領域側をレジスト５２で覆ってレジスト５２とゲート電極３４とをマスクに、ゲート電極３４をマスクに、まず、エクステンション１２を形成するため、ボロンを注入する。その後、続けて、Ｈａｌｏ１４を形成するため、ヒ素を注入する。
【００３２】
次に、図７に示すように、ｐＭＯＳ領域のダミーゲート酸化膜４６のエッチングを行う（ステップＳ１１４）。ここでは、ｎＭＯＳ領域を覆うレジスト５２をそのまま残した状態で、ｐＭＯＳ領域のゲート酸化膜４６のみを選択的にエッチングする。ここでは、エッチング溶液として、濃度０．５%程度の希フッ酸を用いて、約１８０秒間の処理を行う。これにより、ｐＭＯＳ領域のダミーゲート酸化膜４６のゲート長を、片側約１０nm細めることができる。その後、レジスト５２を除去する。
【００３３】
次に、図８に示すように、ｎＭＯＳ領域、ｐＭＯＳ領域共に、ダミーゲート酸化膜４６及びダミーゲート電極４８の側面に、サイドウォール２６、３６を形成する（ステップＳ１１６）。ここでは、シリコン窒化膜等の絶縁膜を形成し、エッチバックにより、ダミーゲート酸化膜４６、ゲート電極４８の側周にのみシリコン窒化膜を残すことにより、サイドウォール２６、３６が形成される。
【００３４】
その後、ｎＭＯＳ領域側にソース/ドレイン１０を形成する（ステップＳ１１８）。ここでは、再び、ｐＭＯＳ領域側をレジストで覆った後、ヒ素イオンを注入する。その後、レジストを除去する。続けて、ｐＭＯＳ領域側に、ソース/ドレイン１０を形成する（ステップＳ１２０）。ｎＭＯＳ領域のソース/ドレイン１０形成の場合と同様に、ｎＭＯＳ領域をレジストで覆って、ボロンイオンを注入する。
【００３５】
次に、図９に示すように、基板２、サイドウォール２６、３６、及び、ゲート電極４８の表面に露出している部分全面に、シリコン窒化膜４０を形成する（ステップＳ１２２）。シリコン窒化膜は、エッチングストッパー膜として機能するものであり、ＣＶＤ法により、形成する。その後、シリコン窒化膜４０上に、層間絶縁膜４２を、ＣＶＤ法により形成する（ステップＳ１２４）。更に、層間絶縁膜４２及びシリコン窒化膜４０をＣＭＰ（Chemical Mechanical Polishing）により研磨する（ステップＳ１２６）。ＣＭＰは、少なくとも、ゲート電極４８の表面が露出するまで行う。これにより、図９に示すように、サイドウォール２６、３６、及びダミーゲート酸化膜４６及びダミーゲート電極４８を埋め込むようにして、シリコン窒化膜及び層間絶縁膜４２が形成される。
【００３６】
次に、図１０に示すように、ダミーゲート電極４８及びダミーゲート酸化膜４６を除去する（ステップＳ１２８）。ここでは、ダミーゲート電極４８をドライエッチングにより除去した後、エッチング溶液として希フッ酸を用いたウェットエッチングを行い、ダミーゲート酸化膜４６を除去する。これにより、ｎＭＯＳ領域側には、一様なゲート長のゲート溝２８が形成され、ｐＭＯＳ領域には、基板２と接する底部付近において、幅の狭くなっているゲート溝３８が形成される。
【００３７】
次に、ゲート溝２８、３８の底部に、ゲート絶縁膜２０、３０をそれぞれ形成する（ステップＳ１３０）。ゲート絶縁膜２０、３０は、熱酸化により、膜厚約２nmに形成する。
【００３８】
次に、図１１に示すように、基板表面に露出する部分全面に、ＴｉＮ膜５４を形成する（ステップＳ１３２）。ＴｉＮ膜５４は、ＣＶＤ法あるいはＡＬＤ法、スパッタ法により膜厚約１０nmに形成する。その後、ゲート溝２８、３８内部を埋め込むようにして、ＴｉＮ膜５４上全面に、Ｗ膜５６を、ＣＶＤ法により形成する（ステップＳ１３４）。
【００３９】
次に、ＣＭＰを行う（ステップＳ１３６）。ここでは、少なくとも、層間絶縁膜４２の表面が露出するまでおこなう。これにより、図１に示したような半導体装置が形成される。その後、必要に応じて、第２の層間絶縁膜の堆積、コンタクトプラグや配線等の形成を行う。
【００４０】
以上説明したように、実施の形態１においては、エクステンション１２形成後に、レジスト５２を残した状態で、ｐＭＯＳ領域のダミーゲート酸化膜４６のみを細らせることができ、これによって、ｐＭＯＳ領域のゲート電極３４と、エクステンション１２とのオーバーラップ領域を小さくすることができる。これにより、必要に応じて、オーバーラップ領域の大きさの異なる複数のトランジスタを形成することができる。また、ここでは、エクステンション１２形成時のマスクをそのまま利用することにより、選択的に、必要な場所のダミーゲート酸化膜４６のみを細らせることができる。従って、製造工程を複雑にすることなく、簡単に、オーバーラップ領域の調整を行うことができる。
【００４１】
なお、実施の形態１においては、オーバーラップ領域の調整として、ｐＭＯＳ領域のダミーゲート酸化膜４６の長さを短くする場合について説明した。しかし、この発明は、これに限るものではなく、ｎＭＯＳ領域、あるいは、両側のダミーゲート酸化膜の長さを、それぞれ調整することもできる。例えば、ｎＭＯＳ領域のダミーゲート酸化膜の長さを調整する場合には、ｎＭＯＳエクステンション１２及びＨａｌｏ１４を形成した後、レジスト５０除去を行う前に、ｎＭＯＳ領域のゲート酸化膜４６を、同様の方法で小さくすればよい。また、これらを組み合わせることで、ｎＭＯＳ領域、ｐＭＯＳ領域の、それぞれのゲート酸化膜４６の長さを、独立して調整することができる。
【００４２】
また、実施の形態１では、ｐＭＯＳ領域、ｎＭＯＳ領域に、予め同じ長さのダミーゲート酸化膜及びダミーゲート電極を形成した。従って、ｐＭＯＳ領域のダミーゲート酸化膜は、希フッ酸処理により、細められるため、最終的に形成されるゲート電極のゲート長は、ｐＭＯＳ領域の方が小さいものとなる。しかし、この発明においては、これに限るものではなく、例えば、最終的に、同じゲート長のゲート電極が必要な場合には、予め、気フッ酸処理により細らせる長さ分、太くしたパターンを用いて、ダミーゲート酸化膜及びダミーゲート電極を形成すればよい。
【００４３】
また、この実施の形態１においては、ゲート溝２８、３８形成後に、オフセットスペーサを形成する方法を用いていない。従って、オフセットスペーサ形成のためのエッチングにおける、基板２のダメージを防止することができる。これにより、信頼性の高いデバイス特性を有する半導体装置を得ることができる。但し、この発明は、必ずしもオフセットスペーサを形成しない場合に限るものではなく、基板に与えるダメージ等を考慮すれば、この発明の、ダミーゲートを細らせる手法と、オフセットスペーサを用いる手法とを組み合わせて用いたものであってもよい。
【００４４】
また、実施の形態１においては、ダミーゲート酸化膜４６を細らせるために、約１８０秒間、濃度約０．５%の希フッ酸による処理を行う場合について説明した。しかし、この発明はこれに限るものではない。希フッ酸による処理時間は、ダミーゲート酸化膜を細らせる量を考慮して決定すればよい。
【００４５】
図１２は、０．５％濃度の希フッ酸を用いた場合の、エッチング時間と、シリコン酸化膜のエッチング量との関係を説明するためのグラフである。
図１２に示すように、エッチング時間に比例するように、シリコン酸化膜のエッチング膜厚も大きくなる。従って、これを利用して、エッチング時間を調整することにより、細らせるダミーゲート酸化膜４６の量を調整することができ、これにより、後に形成されるゲート電極３４とエクステンション１２とのオーバーラップ量を調整することができる。
【００４６】
また、希フッ酸の濃度についても、０．５%に限るものではなく、ダミーゲート酸化膜を細らせる長さ等を考慮して適宜決定すればよい。また、希フッ酸に限らず、他のエッチング溶液により、ダミーゲート酸化膜を選択的に細らせるものであってもよい。このようなエッチング溶液としては、希フッ酸の他に、例えば、ＢＨＦ等、フッ素系溶液が考えられる。
【００４７】
また、実施の形態１においては、ゲート電極として、バリアメタルとしてＴｉＮ膜５４を形成し、Ｗ膜５６を埋め込んだものについて説明した。しかし、この発明において、ゲート電極は、これに限るものではない。ＴｉＮ膜は、ＭＯＳＦＥＴの閾値等を決定するものであり、仕事関数や、下層の絶縁膜との反応を考慮して、適宜決定し得るものである。また、Ｗ膜５６は、抵抗を下げるために堆積するものであるが、Ｗに代えて、例えば、Ａｌや、Ｃｕ等、他の金属を用いたものであってもよい。
【００４８】
また、実施の形態１においては、ゲート酸化膜２０、３０として、シリコン酸化膜を用いる場合について説明した。しかし、この発明においてはこれに限るものではない。この発明においては、他のゲート絶縁膜を用いるものであってもよく、具体的に、例えば、Ａｌ２Ｏ３や、ＨｆＯ２等の高誘電体膜や、シリコン窒化膜などを用いてもよく、また、高誘電体膜と、シリコン酸化膜又はシリコン窒化膜との積層膜としてもよい。
【００４９】
その他、成膜方法や、成膜材料、膜厚等を含めて半導体装置の構造は、必ずしも、この実施の形態１において説明したものに限るものではなく、この発明の範囲内で、適宜選択することができる。
【００５０】
実施の形態２．
図１３は、この発明の実施の形態２における半導体装置を説明するための断面模式図である。
図１３に示すように、実施の形態２における半導体装置は、実施の形態１における半導体装置と類似し、ｎＭＯＳ、ｐＭＯＳのそれぞれで、ゲート電極と、エクステンションとのオーバーラップ量を調整したものであるが、ゲート電極の構造において、実施の形態１における半導体装置とは異なっている。
【００５１】
具体的には、ｎＭＯＳ領域、及び、ｐＭＯＳ領域のそれぞれのチャネル領域上には、絶縁膜４２を貫通するゲート溝６０、７０が形成されている。ゲート溝６０、７０の幅は、ｎＭＯＳ領域、ｐＭＯＳ領域とも、同一である。また、各ゲート溝６０、７０底部には、ゲート酸化膜６２、７２が形成されている。ｐＭＯＳ領域のゲート酸化膜７２上方のゲート溝７０側面には、残留ダミーゲート７４が、ゲート酸化膜７２と接する部分において太く、ゲート溝７０上方において細くなるように形成されている。
【００５２】
また、ゲート溝６２内部には、ＴｉＮ膜６６を介してゲート電極６８が埋め込まれている。ゲート溝６３の側面、即ち、ＴｉＮ膜６４及びゲート絶縁膜６２の側面にはサイドウォール２６が形成されている。
【００５３】
一方、ゲート溝７０の側面には、残留ダミーゲート７４に接するようにして、ＴｉＮ膜７６が形成され、更に、ゲート溝７０を埋め込むようにゲート電極７８が形成されている。残留ダミーゲート７４及びゲート絶縁膜７２の側面の、ゲート電極と反対側には、サイドウォール３６が形成されている。
その他の構造は、実施の形態１と同様である。
【００５４】
図１４は、この発明の実施の形態２における半導体装置の製造方法について説明するためのフロー図である。また、図１５〜図２０は、実施の形態２における半導体装置の各製造過程における状態を説明するための断面模式図である。
以下、図１４〜図２０を用いて、この発明の実施の形態２における半導体装置の製造工程について具体的に説明する。
【００５５】
まず、図１５に示すように、実施の形態１と同様に、基板２上に、ＳＴＩ４を形成し、ｎＭＯＳ、ｐＭＯＳ用の各領域に、ｐＷＥＬＬ６、ｎＷＥＬＬ８を形成する（ステップＳ２０２）。次に、ダミーゲート酸化膜８０を形成し（ステップＳ２０４）、更にダミーゲート電極８２用のポリシリコン膜を形成する（ステップＳ２０６）。ここでは、ダミーゲート酸化膜８０は、熱酸化により、約５nmになるように形成する。また、ポリシリコン膜８２は、ＣＶＤ法により、膜厚約１５０nmに形成する。
【００５６】
次に、図１６に示すように、ダミーゲートの加工を行う（ステップＳ２０８）。ここでは、実施の形態１と同様に、リソグラフィ技術により、ゲート電極用のパターンを用いて、露光、現像を行い、レジストマスクを形成し、これをマスクとしたエッチングにより、ポリシリコン膜をエッチングしダミーゲート電極８２を形成する。
【００５７】
次に、ｎＭＯＳ領域側に、エクステンション１２、Ｈａｌｏ１４を形成する。ここでは、実施の形態１と同様に、ｐＭＯＳ領域側をレジストで覆い、レジストと、ダミーゲート電極８２とをマスクとして、注入量約６×１０１４個/cm2、また、注入エネルギーを約５keV程度として、ヒ素イオンの注入を行って、エクステンション１２を形成した後、ボロンを注入し、Ｈａｌｏ１４の形成を行う。同様に、ｐＭＯＳ領域に、エクステンション１２及びＨａｌｏ１４を形成する。ここでは、ｎＭＯＳ領域をレジストで覆い、レジストとゲート電極８２とをマスクとして、注入量約６×１０１４個/cm2、また、注入エネルギーを約１keV程度として、ボロンイオンの注入を行って、エクステンション１２を形成した後、ヒ素を注入し、Ｈａｌｏ１４の形成を行う。
【００５８】
次に、図１７に示すように、実施の形態１と同様の方法により、サイドウォール２６、３６を形成する（ステップＳ２１４）。その後、図１８に示すように、ｎＭＯＳ領域、ｐＭＯＳ領域のそれぞれに、ソース/ドレイン１０を形成する（ステップＳ２１６、Ｓ２１８）。ここでも、実施の形態１と同様に、必要に応じて、ｐＭＯＳあるいはｎＭＯＳ領域の一方を覆うレジストを形成し、ゲート電極及びサイドウォールと、このレジストマスクをマスクとして、所定のイオンの注入を行う。具体的に、ここでは、ｎＭＯＳ領域には、ヒ素イオンを、注入量約５×１０１５個/cm2、注入エネルギー約４０keV程度として注入し、一方、ｐＭＯＳ領域には、ボロンイオンを、注入量約３×１０１５個/cm2、注入エネルギー約４keV程度として、注入する。
【００５９】
ここで、ダミーゲート８２には、エクステンション１２、ソース/ドレイン１０の形成時において、注入されたボロン、ヒ素等のイオンが注入されている。これによって、ｎＭＯＳ領域とＰＭＯＳ領域とで、ダミーゲート電極８２のエッチングレートが異なるようになっている。
【００６０】
次に、図１９に示すように、実施の形態１と同様に、サイドウォール２６、３６及びゲート電極８２表面を含めて、基板全面に、シリコン窒化膜を形成し（ステップＳ２２０）、更に、その上に、層間絶縁膜４２を形成する（ステップＳ２２２）。また、ゲート電極８２表面が露出するまで、ＣＭＰを行う（ステップＳ２２４）。
【００６１】
次に、図２０に示すように、ダミーゲート電極８２及びゲート酸化膜を除去する（ステップＳ２２６）。ここでは、上述のように、ソース/ドレイン形成時等に、ダミーゲート電極８２内にも注入される。ｎＭＯＳ領域と、ｐＭＯＳ領域とでは、注入されたイオンが異なることから、エッチング条件の選択により、ｎＭＯＳ領域、ｎＭＯＳ領域とで、ダミーゲート電極８２のエッチングレートを異なるものとすることができる。従って、エッチング条件を選択することにより、ｐＭＯＳ領域の、サイドウォール３６側面に、残留ダミーゲート７４を残留させることができる。具体的には、エッチングガスとしてＨＢｒあるいはＣｌ２を用いる。また、エッチング時間は、約６０秒間とする。これにより、ゲート溝７０底部付近の最も厚い部分の膜厚が、約１０nmの、残留ダミーゲート７４を残すことができる。その後、ダミーゲート絶縁膜８０を除去する。
【００６２】
次に、絶縁膜４２に形成されたゲート溝６０、７０底部に、ゲート酸化膜６２、７２を熱酸化により、膜厚約２nmに、形成する（ステップＳ２２８）。その後、実施の形態１と同様に、ＴｉＮ膜の形成、Ｗ膜の埋め込み、ＣＭＰを行うことにより、図１３のような半導体装置が形成される。
【００６３】
以上説明したように、実施の形態２においては、ｐＭＯＳ領域のゲート溝７０形成の際、溝側部に、ダミーゲート電極８２を残留させることにより、実際のゲート電極７８の長さを、下方において小さくすることができる。従って、これにより、エクステンション１２と、ゲート電極７８とのオーバーラップ領域を、小さくすることができる。また、ここでは、ｐＭＯＳ領域とｎＭＯＳ領域とで、異なる不純物が注入されるために生じるエッチングレートの差を利用して、ダミーゲート電極８２のエッチングを行い、ｐＭＯＳ領域にのみ、残留ダミーゲート７４を残すことができる。これにより、各トランジスタに応じた長さのゲート電極を形成し、オーバーラップ領域を調整することができ、デバイス特性の良好な半導体装置を得ることができる。
【００６４】
なお、実施の形態２においては、ｐＭＯＳ領域側にのみ、残留ダミーゲート７４を残す場合について説明した。しかし、この発明においては、エッチング時間を調整することにより、ｐＭＯＳ領域に残す残留ダミーゲートの幅を調整することができ、また、ｐＭＩＳ、ｎＭＯＳ領域の両方に、異なる幅の残留ダミーゲートを残すこともできる。また、ｎＭＯＳ領域にのみ、また、ｎＭＯＳ領域側の残留量をより多くしたいような場合には、例えば、レジストマスクを用いて、ｎＭＯＳ領域、ｐＭＯＳ領域を別々にエッチングすることにより、それぞれの領域に置いて、適切な量の残留ダミーゲートを残すことができる。
【００６５】
また、実施の形態２においては、不純物として、ヒ素あるいはボロンを注入する場合について説明した。しかし、この発明においてはこれに限るものではなく、他のイオンを注入するものであってもよい。この場合にも、ｐＭＯＳ領域とｎＭＯＳ領域とでは、異なるイオンを注入することから、ガスの選択により、エッチングレートを異なるものとすることができる。
【００６６】
また、実施の形態２においては、ダミーゲート電極８２のエッチングの際、ＨＢｒあるいはＣｌ２を用いて、約６０秒間行う場合について説明した。しかし、この発明において、エッチングの条件は、これに限るものではない。例えば、用いるガスの種類、組成、圧力やＲｆパワーなどのエッチング条件や、エッチング時間は、ダミーゲート電極の材料や、これに注入されたイオン種、また、残留ダミーゲートの量などを考慮して、適宜決定することができる。
その他は、実施の形態１と同様であるから説明を省略する。
【００６７】
なお、例えば、実施の形態１における、ダミーゲート酸化膜４６、ダミーゲート電極４８は、それぞれ、この発明の「ダミーゲート絶縁膜」、「ダミーゲート電極」に該当し、エクステンション１２及びソース/ドレイン１０は、この発明の「拡散層」に該当する。また、例えば、実施の形態１における、層間絶縁膜４２は、この発明の「絶縁膜」に該当し、ゲート溝２８、３８は、この発明の「開口」に該当し、ゲート酸化膜２０、３０は、この発明の「ゲート絶縁膜」に該当し、ゲート電極２４、３４は、この発明の「ゲート電極」に該当する。
【００６８】
また、例えば、実施の形態２における、ダミーゲート酸化膜８０、ダミーゲート電極８２は、それぞれ、この発明の「ダミーゲート絶縁膜」、「ダミーゲート電極」に該当し、実施の形態１における、層間絶縁膜４２は、この発明の「絶縁膜」に該当する。また、ゲート溝６０、７０は、この発明の「開口」に該当し、ゲート酸化膜６２、７２は、この発明の「ゲート絶縁膜」に該当し、ゲート電極６８、７８は、この発明の「ゲート電極」に該当する。
【図面の簡単な説明】
【００６９】
【図１】この発明の実施の形態１における半導体装置を説明するための断面模式図である。
【図２】この発明の実施の形態１における半導体装置の製造方法について説明するためのフロー図である。
【図３】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図４】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図５】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図６】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図７】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図８】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図９】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１０】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１１】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１２】０．５％濃度の希フッ酸を用いた場合の、エッチング時間と、シリコン酸化膜のエッチング量との関係を説明するためのグラフである。
【図１３】この発明の実施の形態２における半導体装置を説明するための断面模式図である。
【図１４】この発明の実施の形態２における半導体装置の製造方法について説明するためのフロー図である。
【図１５】この発明の実施の形態２における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１６】この発明の実施の形態２における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１７】この発明の実施の形態２における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１８】この発明の実施の形態２における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１９】この発明の実施の形態２における半導体装置の製造過程における状態を説明するための断面模式図である。
【図２０】この発明の実施の形態２における半導体装置の製造過程における状態を説明するための断面模式図である。
【符号の説明】
【００７０】
２  基板
４  ＳＴＩ
６  ｎＷＥＬＬ
８  ｐＷＥＬＬ
１０  ソース/ドレイン
１２  エクステンション
１４  Ｈａｌｏ
２０、３０  ゲート酸化膜
２２、３２  ＴｉＮ膜
２４、３４  ゲート電極
２６、３６  サイドウォール
２８、３８  ゲート溝
４０  ＳｉＮ膜
４２  層間絶縁膜
４６  ダミーゲート酸化膜
４８  ダミーゲート電極
５０  レジスト
５２  レジスト
５４  ＴｉＮ膜
５６  Ｗ膜
６０、７０  ゲート溝
６２、７２  ゲート酸化膜
７４  残留ダミーゲート
６６、７６  ＴｉＮ膜
６８、７８  ゲート電極
８０  ダミーゲート酸化膜
８２  ダミーゲート電極
【図１】
2005259945.tif 000003
【図２】
2005259945.tif 000004
【図３】
2005259945.tif 000005
【図４】
2005259945.tif 000006
【図５】
2005259945.tif 000007
【図６】
2005259945.tif 000008
【図７】
2005259945.tif 000009
【図８】
2005259945.tif 000010
【図９】
2005259945.tif 000011
【図１０】
2005259945.tif 000012
【図１１】
2005259945.tif 000013
【図１２】
2005259945.tif 000014
【図１３】
2005259945.tif 000015
【図１４】
2005259945.tif 000016
【図１５】
2005259945.tif 000017
【図１６】
2005259945.tif 000018
【図１７】
2005259945.tif 000019
【図１８】
2005259945.tif 000020
【図１９】
2005259945.tif 000021
【図２０】
2005259945.tif 000022