(57)【要約】【課題】複合メモリ装置において、制御入力端子を削減して小型化および軽量化を図る。【解決手段】２つのメモリチップ＃０および＃１が１つのパッケージ内に搭載された複合メモリ装置において、第１のバンクイネーブル制御入力端子ＢＥ０＃から入力される第１のバンクイネーブル制御信号と、第２のバンクイネーブル制御入力端子ＢＥ１＃から入力される第２のバンクイネーブル制御信号と、アウトプットイネーブル／ライトイネーブル制御入力端子ＯＥ／ＷＥ＃から入力されるアウトプットイネーブル／ライトイネーブル共通制御信号とによって、それぞれのチップのデータ読み出しおよびデータ書き込み動作が制御される。【選択図】    図１
2005018946.tif 000002
【特許請求の範囲】
【請求項１】
Ｎ個（Ｎは自然数）のメモリチップが一つのパッケージ内に搭載されて、該Ｎ個のメモリチップに対するデータ読み出しおよびデータ書き込みを制御可能とする複合メモリ装置において、
該データ読み出しおよびデータ書き込みを制御するためのアウトプットイネーブル／ライトイネーブル共通制御信号が入力される共通制御入力端子を有している複合メモリ装置。
【請求項２】
前記Ｎは２である請求項１に記載の複合メモリ装置。
【請求項３】
第１のバンクイネーブル制御入力端子および第２のバンクイネーブル制御入力端子をさらに有し、
該第１のバンクイネーブル制御入力端子から入力される第１のバンクイネーブル制御信号と、該第２のバンクイネーブル制御入力端子から入力される第２のバンクイネーブル制御信号と、前記共通制御入力端子から入力されるアウトプットイネーブル／ライトイネーブル共通制御信号とを各入力とすることにより、
第１のメモリチップおよび第２のメモリチップのそれぞれのデータ読み出しおよびデータ書き込み動作を制御する複数の制御信号を出力する論理回路を有する請求項２に記載の複合メモリ装置。
【請求項４】
前記論理回路は、
前記第１のバンクイネーブル制御信号が第１の論理レベルで、前記第２のバンクイネーブル制御信号が第１の論理レベルのときに、アウトプット／ライトイネーブル共通制御信号が第１の論理レベルになる各入力により、前記第１のメモリチップをデータ書き込み状態とする前記複数の制御信号を出力し、
該第１のバンクイネーブル制御信号が第１の論理レベルで、該第２のバンクイネーブル制御信号が第２の論理レベルのときに、該アウトプット／ライトイネーブル共通制御信号が第１の論理レベルになる各入力により、該第１のメモリチップをデータ読み出し状態とする該複数の制御信号を出力する請求項３に記載の複合メモリ装置。
【請求項５】
前記論理回路は、
前記第１のバンクイネーブル制御信号および第２のバンクイネーブル制御信号が入力されて、前記第１のメモリチップを活性化させる第１のチップイネーブル制御信号および、前記第２のメモリチップを活性化させる第２のチップイネーブル制御信号を前記制御信号としてそれぞれ出力可能とするチップイネーブル制御信号変換回路と、
該第１のバンクイネーブル制御信号、該第２のバンクイネーブル制御信号および前記アウトプットイネーブル／ライトイネーブル共通制御信号が入力されて、該第１のメモリチップおよび第２のメモリチップに共通のアウトプットイネーブル制御信号および、該第１のメモリチップおよび第２のメモリチップに共通のライトイネーブル制御信号を前記制御信号としてそれぞれ出力可能とするアウトプット／ライトイネーブル制御信号変換回路とを有する請求項３または４に記載の複合メモリ装置。
【請求項６】
前記チップイネーブル制御信号変換回路は、二つのＮＯＲゲートと二つのインバータとを有し、第１のＮＯＲゲートは、一方の入力端子に前記第１のバンクイネーブル制御信号が入力され、その出力端子が二つに分岐されて第２のＮＯＲゲートの一方の入力端子および第１のインバータに接続され、第２のＮＯＲゲートは、他方の入力端子に前記第２のバンクイネーブル制御信号が入力され、その出力端子が二つに分岐されて該第１のＮＯＲゲートの他方の入力端子および第２のインバータに接続され、該第１のインバータから前記第１のチップイネーブル制御信号が出力されると共に、該第２のインバータから前記第２のチップイネーブル制御信号が出力される請求項５に記載の複合メモリ回路。
【請求項７】
前記アウトプット／ライトイネーブル制御信号変換回路は、三つのＯＲゲートと一つの第３のインバータとを有し、第１のＯＲゲートは、一方の入力端子に前記第１のバンクイネーブル制御信号が入力され、他方の入力端子に前記第２のバンクイネーブル制御信号が入力され、その出力端子が二つに分岐されて第３のＯＲゲートの一方の入力端子に接続されると共に、該第３のインバータを介して第２のＯＲゲートの一方の入力端子に接続され、該第２のＯＲゲートおよび該第３のＯＲゲートはそれぞれ、各他方の入力端子にそれぞれ前記アウトプット／ライトイネーブル共通制御信号がそれぞれ入力され、該第２のＯＲゲートの出力端子から前記第１のメモリチップおよび第２のメモリチップに共通のアウトプットイネーブル制御信号を出力すると共に、該第３のＯＲゲートから該第１のメモリチップおよび該第２のメモリチップに共通のライトイネーブル制御信号を出力する請求項５または６に記載の複合メモリ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一つのパッケージ内に複数のメモリチップ（ＩＣチップ）が搭載され、それそれのメモリチップと外部端子とが接続された複合メモリ装置に関する。
【０００２】
【従来の技術】
近年、携帯電話機やコンピュータシステムなどの機器の高性能化に伴って、これらの機器に搭載されるメモリ装置には、高密度でかつ大容量のメモリチップが必要とされていると共に、小型でかつ軽量な実装形態も求められている。そのため、高密度実装に適したパッケージ内に複数のメモリチップを搭載し、樹脂などによって封止することによって、複合メモリモジュール（複合メモリ装置）が作製されている。以下に、このような従来の複合メモリ装置について説明する。
【０００３】
図４は、従来の複合メモリ装置（メモリモジュール）の構成例を示す回路図である。
【０００４】
図４において、この複合メモリ装置は、一つのモジュール内に、二つのメモリチップ（チップ＃０およびチップ＃１）が内蔵されている。これらの二つのメモリチップはそれぞれ、共通のアドレス入力端子、共通のデータ入出力端子、制御入力端子および電源入力端子を有し、それぞれ、パッケージの外部端子であるアドレス入力端子、データ入出力端子、バンク制御入力端子、アウトプットイネーブル制御入力端子、ライトイネーブル制御入力端子および電源入力端子に接続されている。
【０００５】
具体的には、チップ＃０は、アドレス入力端子Ａ０〜Ａ２２、データ入出力端子ＤＱ０〜ＤＱ１５、チップイネーブル制御入力端子ＣＥ０＃、アウトプットイネーブル制御入力端子ＯＥ０＃、ライトイネーブル制御入力端子ＷＥ０＃、電源入力端子ＶｃｃおよびＧＮＤを有している。また、チップ＃１は、アドレス入力端子Ａ０〜Ａ２２、データ入出力端子ＤＱ０〜ＤＱ１５、チップイネーブル制御入力端子ＣＥ１＃、アウトプットイネーブル制御入力端子ＯＥ１＃、ライトイネーブル制御入力端子ＷＥ１＃、電源入力端子ＶｃｃおよびＧＮＤを有している。
【０００６】
これらのチップ＃０およびチップ＃１のそれぞれのアドレス入力端子Ａ０〜Ａ２２、データ入出力端子ＤＱ０〜ＤＱ１５、電源入力端子ＶｃｃおよびＧＮＤは、パッケージの外部端子であるアドレス入力端子Ａ０〜Ａ２２、データ入出力端子ＤＱ０〜ＤＱ１５、電源入力端子ＶｃｃおよびＧＮＤに接続されている。また、チップ＃０およびチップ＃１のそれぞれのチップイネーブル制御入力端子ＣＥ０＃およびＣＥ１＃は、パッケージの外部端子であるバンクイネーブル制御入力端子ＢＥ０＃およびＢＥ１＃にそれぞれ接続され、アウトプットイネーブル制御入力端子ＯＥ０＃およびＯＥ１＃は、パッケージの外部端子であるアウトプットイネーブル制御入力端子ＯＥ＃に共通に接続され、ライトイネーブル制御入力端子ＷＥ０＃およびＷＥ１＃は、パッケージの外部端子であるライトイネーブル制御入力端子ＷＥ＃に共通に接続されている。
【０００７】
このように構成された従来の複合メモリ装置について、チップ＃０およびチップ＃１へのデータ書き込み動作およびデータ読み出し動作について説明する。なお、以下の説明では、各制御入力端子とその端子から入力される制御信号とに同じ符号を付して説明を行っている。
【０００８】
図５は、図４のチップ＃０およびチップ＃１のそれぞれへのデータ書き込みおよびデータ読み出し動作時にパッケージの外部端子に供給される各信号のタイミングを示す信号波形図である。
【０００９】
図５において、スタンバイ状態では、バンクイネーブル制御入力信号ＢＥ０＃およびＢＥ１＃、アウトプットイネーブル制御信号ＯＥ＃、ライトイネーブル制御信号ＷＥ＃は、全て“Ｈ”レベルである。
【００１０】
チップ＃０へのデータ書き込みおよびデータ読み出し動作時には、まず、矢印Ａに示すように、アドレス入力端子Ａ０〜Ａ２２に指定するアドレスが入力され、矢印Ｂに示すように、バンクイネーブル制御信号ＢＥ０＃が“Ｌ”レベルとされる。このとき、矢印Ｃに示すように、バンクイネーブル制御信号ＢＥ１＃は、“Ｈ”レベルのままである。
【００１１】
ここで、チップ＃０へのデータ書き込み動作を行う場合には、矢印Ｄに示すように、ライトイネーブル制御信号ＷＥ＃が“Ｌ”レベルとされ、矢印Ｅに示すように、データ入出力端子ＤＱ０〜ＤＱ１５からデータが入力される。
【００１２】
また、チップ＃０からのデータ読み出し動作を行う場合には、矢印Ｆに示すように、アウトプットイネーブル制御信号ＯＥ＃が“Ｌ”レベルとされ、矢印Ｇに示すように、データ入出力端子ＤＱ０〜ＤＱ１５からデータが出力される。
【００１３】
これと同様に、チップ＃１へのデータ書き込みおよびデータ読み出し動作時には、まず、矢印Ｈに示すように、アドレス入力端子Ａ０〜Ａ２２に指定するアドレスが入力され、矢印Ｉに示すように、バンクイネーブル制御入力信号ＢＥ１＃が“Ｌ”レベルとされる。このとき、矢印Ｊに示すように、バンクイネーブル制御信号ＢＥ０＃は“Ｈ”レベルのままである。
【００１４】
ここで、チップ１＃へのデータ書き込み動作を行う場合には、矢印Ｋに示すように、ライトイネーブル制御信号ＷＥ＃が“Ｌ”レベルとされ、矢印Ｌに示すように、データ入出力端子ＤＱ０〜ＤＱ１５からデータが入力される。
【００１５】
また、チップ１＃からのデータ読み出し動作を行う場合には、矢印Ｍに示すように、アウトプットイネーブル制御信号ＯＥ＃が“Ｌ”レベルとされ、矢印Ｎに示すように、データ入出力端子ＤＱ０〜ＤＱ１５からデータが出力される。
【００１６】
以上のような従来技術が、例えば特許文献１〜５に開示されている。
【００１７】
【特許文献１】
特開昭６０−１７１６９４号公報
【特許文献２】
特開２００１−２７３７５５号公報
【特許文献３】
特開平２００２−４２４７４号公報
【特許文献４】
特開平２００３−７９６３号公報
【特許文献５】
特開２００３−１６３３２６号公報
【００１８】
【発明が解決しようとする課題】
上記従来の複合メモリ装置では、外部端子の数は、電源入力端子ＶｃｃおよびＧＮＤ、アドレス入力端子Ａ０〜Ａ２２、データ入力端子ＤＱ０〜ＤＱ１５、バンクイネーブル制御入力端子ＢＥ０＃およびＢＥ１＃、アウトプットイネーブル制御入力端子ＯＥ＃、ライトイネーブル制御入力端子ＷＥ＃の合計４５本である。
【００１９】
一般に、メモリ装置用のパッケージとしては、４４ＳＯＰパッケージが広く使用されている。
【００２０】
しかしながら、上記従来の複合メモリ装置では、外部端子数が４５本であるため、この４４ＳＯＰパッケージを用いることはできない。４５本以上の外部端子数を有するＳＯＰパッケージでは、外部端子数が多くなり過ぎ、外形も大きくなるため、実装面積の点からも不利となる。したがってて、複合メモリ装置に対して、さらなる小型化および軽量化が必要とされる場合には、外部端子数が４４本の４４ＳＯＰパッケージを用いることができるように、外部端子数を少なくとも１本削減することが有力な手段となる。
【００２１】
本発明は、上記従来の問題を解決するもので、制御入力端子を削減して４４ＳＯＰパッケージを用いることができ、小型化および軽量化を実現することができる複合メモリ装置を提供することを目的とする。
【００２２】
【課題を解決するための手段】
本発明の複合メモリ装置は、Ｎ個（Ｎは自然数）のメモリチップが一つのパッケージ内に搭載されて、該Ｎ個のメモリチップに対するデータ読み出しおよびデータ書き込みを制御可能とする複合メモリ装置において、該データ読み出しおよびデータ書き込みを制御するためのアウトプットイネーブル／ライトイネーブル共通制御信号が入力される共通制御入力端子を有しており、そのことにより上記目的が達成される。
【００２３】
また、好ましくは、本発明の複合メモリ装置におけるＮは２である。
【００２４】
さらに、好ましくは、本発明の複合メモリ装置において、第１のバンクイネーブル制御入力端子および第２のバンクイネーブル制御入力端子をさらに有し、該第１のバンクイネーブル制御入力端子から入力される第１のバンクイネーブル制御信号と、該第２のバンクイネーブル制御入力端子から入力される第２のバンクイネーブル制御信号と、前記共通制御入力端子から入力されるアウトプットイネーブル／ライトイネーブル共通制御信号とを各入力とすることにより、第１のメモリチップおよび第２のメモリチップのそれぞれのデータ読み出しおよびデータ書き込み動作を制御する各制御信号（複数の制御信号）を出力する論理回路を有する。
【００２５】
さらに、好ましくは、本発明の複合メモリ装置における論理回路は、前記第１のバンクイネーブル制御信号が第１の論理レベルで、前記第２のバンクイネーブル制御信号が第１の論理レベルのときに、アウトプット／ライトイネーブル共通制御信号が第１の論理レベルになる各入力により、前記第１のメモリチップをデータ書き込み状態とする前記各制御信号（複数の制御信号）を出力し、該第１のバンクイネーブル制御信号が第１の論理レベルで、該第２のチップイネーブル制御信号が第２の論理レベルのときに、該アウトプット／ライトイネーブル共通制御信号が第１の論理レベルになる各入力により、該第１のメモリチップをデータ読み出し状態とする該各制御信号（複数の制御信号）を出力する。
【００２６】
さらに、好ましくは、本発明の複合メモリ装置における論理回路は、前記第１のバンクイネーブル制御信号および第２のバンクイネーブル制御信号が入力されて、前記第１のメモリチップを活性化させる第１のチップイネーブル制御信号および、前記第２のメモリチップを活性化させる第２のチップイネーブル制御信号を前記制御信号としてそれぞれ出力可能とするチップイネーブル制御信号変換回路と、該第１のバンクイネーブル制御信号、該第２のバンクイネーブル制御信号および前記アウトプットイネーブル／ライトイネーブル共通制御信号が入力されて、該第１のメモリチップおよび第２のメモリチップに共通のアウトプットイネーブル制御信号および、該第１のメモリチップおよび第２のメモリチップに共通のライトイネーブル制御信号を前記制御信号としてそれぞれ出力可能とするアウトプット／ライトイネーブル制御信号変換回路とを有する。
【００２７】
さらに、好ましくは、本発明の複合メモリ装置におけるチップイネーブル制御信号変換回路は、二つのＮＯＲゲートと二つのインバータとを有し、第１のＮＯＲゲートは、一方の入力端子に前記第１のバンクイネーブル制御信号が入力され、その出力端子が二つに分岐されて第２のＮＯＲゲートの一方の入力端子および第１のインバータに接続され、第２のＮＯＲゲートは、他方の入力端子に前記第２のバンクイネーブル制御信号が入力され、その出力端子が二つに分岐されて該第１のＮＯＲゲートの他方の入力端子および第２のインバータに接続され、該第１のインバータから前記第１のチップイネーブル制御信号が出力されると共に、該第２のインバータから前記第２のチップイネーブル制御信号が出力される。
【００２８】
さらに、好ましくは、本発明の複合メモリ装置におけるアウトプット／ライトイネーブル制御信号変換回路は、三つのＯＲゲートと一つの第３のインバータとを有し、第１のＯＲゲートは、一方の入力端子に前記第１のバンクイネーブル制御信号が入力され、他方の入力端子に前記第２のバンクイネーブル制御信号が入力され、その出力端子が二つに分岐されて第３のＯＲゲートの一方の入力端子に接続されると共に、該第３のインバータを介して第２のＯＲゲートの一方の入力端子に接続され、該第２のＯＲゲートおよび該第３のＯＲゲートはそれぞれ、各他方の入力端子にそれぞれ前記アウトプット／ライトイネーブル共通制御信号がそれぞれ入力され、該第２のＯＲゲートの出力端子から前記第１のメモリチップおよび第２のメモリチップに共通のアウトプットイネーブル制御信号を出力すると共に、該第３のＯＲゲートから該第１のメモリチップおよび該第２のメモリチップに共通のライトイネーブル制御信号を出力する。
【００２９】
上記構成により、以下に、本発明の作用について説明する。
【００３０】
本発明においては、複数（Ｎ個；Ｎ派自然数）のメモリチップ（ＩＣチップ）が一つのパッケージ内に搭載された複合メモリ装置において、それらのメモリチップのデータ読み出しおよびデータ書き込みを制御するためのアウトプットイネーブル制御信号およびライトイネーブル制御信号が共通化されて一つの共通制御入力端子から入力されるため、外部端子である制御入力端子を削減することが可能となる。
【００３１】
例えば、二つのメモリチップが一つのパッケージ内に搭載された複合メモリ装置において、第１のバンクイネーブル制御信号と、第２のバンクイネーブル制御信号と、一つの共通制御入力端子から入力されるアウトプットイネーブル／ライトイネーブル共通制御信号とによって、それぞれのメモリチップのデータ読み出しおよびデータ書き込み動作を制御することが可能となる。
【００３２】
第１のバンクイネーブル制御信号および第２のバンクイネーブル制御信号は、チップイネーブル制御信号変換回路によって、第１のメモリチップを活性化させる第１のチップイネーブル制御信号および、第２のチップを活性化させる第２のチップイネーブル制御信号に変換することができる。また、第１のバンクイネーブル制御信号と第２のバンクイネーブル制御信号とアウトプットイネーブル／ライトイネーブル共通制御信号は、アウトプットイネーブル／ライトイネーブル制御信号変換回路によって、第１のメモリチップおよび第２のメモリチップに共通のアウトプットイネーブル制御信号およびライトイネーブル制御信号に変換することができる。
【００３３】
この構成では、初めに、第１のバンクイネーブル制御信号を第１の論理レベルとし、次に、第２のバンクイネーブル制御信号を第１の論理レベルとし、その後、アウトプット／ライトイネーブル共通制御信号を第１の論理レベルとすることによって、第１のメモリチップをデータ書き込み状態とすることができる。また、第１のバンクイネーブル制御信号が第１の論理レベルで、第２のチップイネーブル制御信号が第２の論理レベルとし、アウトプット／ライトイネーブル共通制御信号を第１の論理レベルとすることによって、第１のメモリチップをデータ読み出し状態とすることができる。
【００３４】
【発明の実施の形態】
以下に、本発明の複合メモリ装置の実施形態について、図面を参照しながら説明する。
【００３５】
図１は、本発明の複合メモリ装置（複合メモリモジュール）の実施形態における構成例を示す回路図である。
【００３６】
図１において、この複合メモリ装置は、一つのモジュール内に、二つのメモリチップ（チップ＃０およびチップ＃１）が内蔵されており、その周辺にチップ制御信号変換回路１０と、アウトプット／ライトイネーブル制御信号変換回路２０とを有する論理回路が設けられている。
【００３７】
これらの二つのメモリチップ０＃および１＃はそれぞれ、共通のアドレス入力端子Ａ０〜Ａ２２、データ入出力端子ＤＱ０〜ＤＱ１５、電源入力端子ＶｃｃおよびＧＮＤを有し、それぞれ、パッケージの外部端子であるアドレス入力端子Ａ０〜Ａ２２、データ入出力端子ＤＱ０〜１５、電源入力端子ＶｃｃおよびＧＮＤに接続されている。
【００３８】
また、チップ＃０は、チップイネーブル制御入力端子ＣＥ０＃、アウトプットイネーブル制御入力端子ＯＥ０＃およびライトイネーブル制御入力端子ＷＥ０＃を有している。また同様に、チップ＃１は、チップイネーブル制御入力端子ＣＥ１＃、アウトプットイネーブル制御入力端子ＯＥ１＃およびライトイネーブル制御入力端子ＷＥ１＃を有している。
【００３９】
また、それぞれのチップ＃０およびチップ＃１のデータ書き込みおよびデータ読み出し動作を制御するための制御入力端子として、バンクイネーブル制御入力端子ＢＥ０＃およびＢＥ１＃、アウトプット／ライトイネーブル共通制御入力端子ＯＥ／ＷＥ＃（一つの共通制御入力端子）が設けられている。
【００４０】
これらのチップ＃０およびチップ＃１のそれぞれのチップイネーブル制御入力端子ＣＥ０＃およびＣＥ１＃は、チップイネーブル制御信号変換回路１０を介して、パッケージの外部端子であるバンクイネーブル制御入力端子ＢＥ０＃およびＢＥ１＃にそれぞれ接続されている。
【００４１】
また、チップ＃０およびチップ＃１のそれぞれのアウトプットイネーブル制御入力端子ＯＥ０＃およびＯＥ１＃は、アウトプット／ライトイネーブル制御信号変換回路２０を介して、パッケージの外部端子であるバンクイネーブル制御入力端子ＢＥ０＃およびＢＥ１＃、アウトプット／ライトイネーブル共通制御入力端子ＯＥ／ＷＥ＃に共通に接続されている。
【００４２】
さらに、チップ＃０およびチップ＃１のそれぞれのライトイネーブル制御入力端子ＷＥ０＃およびＷＥ１＃は、アウトプット／ライトイネーブル制御信号変換回路２０を介して、パッケージの外部端子であるバンクイネーブル制御入力端子ＢＥ０＃およびＢＥ１＃、アウトプット／ライトイネーブル共通制御入力端子ＯＥ／ＷＥ＃に共通に接続されている。
【００４３】
チップイネーブル制御信号変換回路１０では、バンクイネーブル制御入力端子ＢＥ０＃およびＢＥ１＃からバンクイネーブル制御信号ＢＥ０＃およびＢＥ１＃が入力され、それぞれ、チップイネーブル制御信号ＣＥ０＃およびＣＥ１＃に変換されて出力されるようになっている。
【００４４】
このチップイネーブル制御入力信号変換回路１０は、二つのＮＯＲゲート１１および１２と、二つのインバータ１３および１４とを有している。ＮＯＲゲート１１は、一方の入力端子にバンクイネーブル制御信号ＢＥ０＃が入力され、出力端子が二つに分岐されてＮＯＲゲート１２の一方の入力端子およびインバータ１３の入力端子に接続されている。また、ＮＯＲゲート１２は、他方の入力端子にバンクイネーブル制御信号ＢＥ１＃が入力され、出力端子が二つに分岐されてＮＯＲゲート１２の他方の入力端子およびインバータ１４の入力端子に接続されている。インバータ１３からの出力信号ＸＢＥ０＃は、チップイネーブル制御信号ＣＥ０＃としてチップ＃０のチップイネーブル制御入力端子ＣＥ０＃に供給される。また、インバータ１４からの出力信号ＸＢＥ１＃は、チップイネーブル制御信号ＣＥ１＃としてチップ＃１のチップイネーブル制御入力端子ＣＥ１＃に供給されている。
【００４５】
また、バンクイネーブル制御信号変換回路２０では、バンクイネーブル制御入力端子ＢＥ０＃およびＢＥ１＃からバンクイネーブル制御信号ＢＥ０＃およびＢＥ１＃が入力されると共に、アウトプット／ライトイネーブル共通制御入力端子ＯＥ／ＷＥ＃からアウトプット／ライトイネーブル共通制御信号ＯＥ／ＷＥ＃が入力され、共通のアウトプットイネーブル制御入力信号ＯＥ＃に変換されて出力されると共に、共通のライトイネーブル制御入力信号ＷＥ＃に変換されて出力されるようになっている。
【００４６】
このアウトプット／ライトイネーブル制御信号変換回路２０は、三つのＯＲゲート２１、２２および２３と一つのインバータ２４とを有している。ＯＲゲート２１は、一方の入力端子にバンクイネーブル制御信号ＢＥ０＃が入力され、他方の入力端子にバンクイネーブル制御信号ＢＥ１＃が入力され、出力端子が二つに分岐されてＯＲゲート２３の一方の入力端子に接続されると共に、インバータ２４を介してＯＲゲート２２の一方の入力端子に接続されている。また、ＯＲゲート２２およびＯＲゲート２３はそれぞれ、他方の入力端子にアウトプット／ライトイネーブル共通制御信号ＯＥ／ＷＥ＃が入力されている。ＯＲゲート２２の出力端子からは、チップ＃０およびチップ＃１に共通のアウトプットイネーブル制御信号ＯＥ＃が出力されて、チップ＃０およびチップ＃１のそれぞれのアウトプットイネーブル制御入力端子ＯＥ０＃およびＯＥ１＃に供給されている。また、ＯＲゲート２３の出力端子からは、チップ＃０およびチップ＃１に共通のライトイネーブル制御信号ＷＥ＃が出力されて、チップ＃０およびチップ＃１のそれぞれのライトイネーブル制御入力端子ＷＥ０＃およびＷＥ１＃に供給されている。
【００４７】
次に、このように構成された本実施形態の複合メモリ装置について、チップ＃０およびチップ＃１へのデータ書き込みおよびデータ読み出し動作を説明する。なお、以下の説明では、各制御入力端子とその端子から入力される制御信号とに同じ符号を付して説明を行っている。
【００４８】
まず、チップ＃０へのデータ書き込みおよびデータ読み出し動作について説明する。
【００４９】
図２は、図１の複合メモリ装置のチップ＃０へのデータ書き込みおよびデータ読み出し動作時にパッケージの外部端子に供給される各信号のタイミングを示す信号波形図である。
【００５０】
図２に示すように、まず、スタンバイ状態では、バンクイネーブル制御信号ＢＥ０＃およびＢＥ１＃、アウトプット／ライトイネーブル共通制御信号ＯＥ／ＷＥ＃は、全て“Ｈ”レベルとされる。このとき、チップイネーブル制御信号変換回路１０からの出力信号ＸＢＥ０＃およびＸＢＥ１＃は共に“Ｈ”レベルとなり、これらの信号が供給されるチップ＃０およびチップ＃１のチップ制御入力端子ＣＥ０＃およびＣＥ１＃も“Ｈ”レベルとなるため、チップ＃０およびチップ＃１は共にスタンバイ状態となる。また、アウトプット／ライトイネーブル共通制御信号ＯＥ／ＷＥ＃も“Ｈ”レベルとされるため、アウトプット／ライトイネーブル制御信号変換回路２０の出力信号ＯＥ＃およびＷＥ＃は共に“Ｈ”レベルとなる。
【００５１】
チップ＃０へのデータ書き込みおよび読出し動作時には、まず、矢印Ａに示すように、アドレス入力端子Ａ０〜Ａ２２に指定するアドレスが入力され、矢印Ｂに示すように、バンクイネーブル制御信号ＢＥ０＃が“Ｌ”レベルとされる。このとき、矢印Ｃに示すように、バンクイネーブル制御信号ＢＥ１＃は“Ｈ”レベルのままである。これにより、矢印Ｄに示すように、チップイネーブル制御信号変換回路１０からの出力信号ＸＢＥ０＃が“Ｌ”レベルに変化し、チップ＃０のチップイネーブル制御入力端子ＣＥ０＃も“Ｌ”レベルとなる。このとき、矢印Ｅに示すように、チップイネーブル制御信号変換回路１０からの出力信号ＸＢＥ１＃は“Ｈ”レベルのままであるため、チップ＃１のチップイネーブル制御入力端子ＣＥ１＃も“Ｈ”レベルのままとなり、チップ＃０のみがイネーブル状態となる。
【００５２】
ここで、チップ＃０へのデータ書き込み動作を行う場合には、矢印Ｆに示すように、バンクイネーブル制御信号ＢＥ１＃も“Ｌ”レベルとされ、その後で、矢印Ｇに示すように、アウトプット／ライトイネーブル共通制御信号ＯＥ／ＷＥ＃が“Ｌ”レベルとされる。まず、矢印Ｆに示すように、バンクイネーブル制御信号ＢＥ１＃が“Ｌ”レベルにされると、矢印Ｈに示すように、アウトプット／ライトイネーブル制御信号変換回路２０を構成するＯＲゲート２１からの出力信号ＸＯＥＷＥが“Ｌ”レベルになる。この後で、矢印Ｇに示すように、アウトプット／ライトイネーブル共通制御信号ＯＥ／ＷＥ＃が“Ｌ”レベルにされると、矢印Ｉに示すように、アウトプット／ライトイネーブル制御信号変換回路２０からの出力信号ＷＥ＃が“Ｌ”レベルとなる。これによって、チップ＃０はデータ書き込み状態となり、矢印Ｊに示すように、このタイミングでデータ入出力端子ＤＱ０〜ＤＱ１５から入力されたデータが指定アドレスに書き込まれる。このとき、矢印Ｋに示すように、アウトプット／ライトイネーブル制御信号変換回路２０からの出力信号ＯＥ＃は“Ｈ”レベルのままである。
【００５３】
また、チップ＃０のデータ読み出し動作を行う場合には、矢印Ｌに示すように、バンクイネーブル制御信号ＢＥ１＃が“Ｈ”レベルとされ、この状態で、矢印Ｍに示すように、アウトプット／ライトイネーブル共通制御信号ＯＥ／ＷＥ＃が“Ｌ”レベルにされる。これによって、矢印Ｎに示すように、アウトプット／ライトイネーブル制御信号変換回路２０からの出力信号ＯＥ＃は“Ｌ”レベルになり、矢印Ｏに示すように、出力信号ＷＥ＃はＨ”レベルのままである。したがって、チップ＃０はデータ読み出し状態となり、矢印Ｐに示すように、データ入出力端子ＤＱ０〜ＤＱ１５からデータが出力される。
【００５４】
次に、チップ＃１へのデータ書き込みおよびデータ読み出し動作について説明する。
【００５５】
図３は、図１の複合メモリ装置のチップ＃１へのデータ書き込みおよびデータ読み出し動作時にパッケージの外部端子に供給される各信号のタイミングを示す信号波形図である。
【００５６】
図３に示すように、まず、矢印Ａに示すように、アドレス入力端子Ａ０〜Ａ２２に指定するアドレスが入力され、矢印Ｂに示すように、バンクイネーブル制御信号ＢＥ１＃が“Ｌ”レベルとされる。このとき、矢印Ｃに示すように、バンクイネーブル制御信号ＢＥ０＃は“Ｈ”レベルのままである。これにより、矢印Ｄに示すように、チップイネーブル制御信号変換回路１０からの出力信号ＸＢＥ１＃が“Ｌ”レベルに変化し、チップ＃１のチップイネーブル制御入力端子ＣＥ１＃も“Ｌ”レベルとなる。このとき、矢印Ｅに示すように、チップイネーブル制御信号変換回路１０からの出力信号ＸＢＥ０＃は“Ｈ”レベルのままであるため、チップ＃０のチップイネーブル制御入力端子ＣＥ０＃も“Ｈ”レベルのままとなり、チップ＃１のみがイネーブル状態となる。
【００５７】
ここで、チップ＃１へのデータ書き込み動作を行う場合には、矢印Ｆに示すように、バンクイネーブル制御信号ＢＥ０＃も“Ｌ”レベルとされ、その後で、矢印Ｇに示すように、アウトプット／ライトイネーブル共通制御信号ＯＥ／ＷＥ＃が“Ｌ”レベルとされる。まず、矢印Ｆに示すように、バンクイネーブル制御信号ＢＥ０＃が“Ｌ”レベルにされると、矢印Ｈに示すように、アウトプット／ライトイネーブル制御信号変換回路２０を構成するＯＲゲート２１からの出力信号ＸＯＥＷＥが“Ｌ”レベルになる。この後で、矢印Ｇに示すように、アウトプット／ライトイネーブル共通制御信号ＯＥ／ＷＥ＃が“Ｌ”レベルにされると、矢印Ｉに示すように、アウトプット／ライトイネーブル制御信号変換回路２０からの出力信号ＷＥ＃が“Ｌ”レベルとなる。これによって、チップ＃１はデータ書き込み状態となり、矢印Ｊに示すように、このタイミングでデータ入出力端子ＤＱ０〜ＤＱ１５から入力されたデータが指定アドレスに書き込まれる。このとき、矢印Ｋに示すように、アウトプット／ライトイネーブル制御信号変換回路２０からの出力信号ＯＥ＃は“Ｈ”レベルのままである。
【００５８】
また、チップ＃１のデータ読み出し動作を行う場合には、矢印Ｌに示すように、バンクイネーブル制御信号ＢＥ０＃が“Ｈ”レベルとされ、この状態で、矢印Ｍに示すように、アウトプット／ライトイネーブル共通制御信号ＯＥ／ＷＥ＃が“Ｌ”レベルにされる。これによって、矢印Ｎに示すように、アウトプット／ライトイネーブル制御信号変換回路２０からの出力信号ＯＥ＃は“Ｌ”レベルになり、矢印Ｏに示すように、出力信号ＷＥ＃はＨ”レベルのままである。したがって、チップ＃１はデータ読み出し状態となり、矢印Ｐに示すように、データ入出力端子ＤＱ０〜ＤＱ１５からデータが出力される。
【００５９】
以上のように、本実施形態の複合メモリ装置によれば、バンクイネーブル制御信号ＢＥ０＃およびＢＥ１＃が共に“Ｌ”レベルになったときに、アウトプット／ライトイネーブル共通制御入力端子ＯＥ／ＷＥ＃から入力されるアウトプット／ライトイネーブル共通制御信号は、実質上、ライトイネーブル制御信号ＷＥ＃として働くことが分かる。この場合、バンクイネーブル制御信号ＢＥ０＃が先に“Ｌ”レベルになった場合には、チップ＃０へのデータ書き込み状態となり、ＢＥ１＃が先に“Ｌ”レベルになった場合には、チップ＃１へのデータ書き込み状態となる。
【００６０】
さらに、バンクイネーブル制御信号ＢＥ０＃およびＢＥ１＃のいずれか一方が“Ｌ”レベルの場合には、アウトプット／ライトイネーブル共通制御入力端子ＯＥ／ＷＥ＃から入力されるアウトプット／ライトイネーブル共通制御信号は、実質上、アウトプットイネーブル制御信号ＯＥ＃として働くことが分かる。この場合、バンクイネーブル制御信号ＢＥ０＃のみが“Ｌ”レベルになった場合には、チップ＃０がデータ読み出し状態となり、ＢＥ１＃のみが“Ｌ”レベルになった場合には、チップ＃１がデータ読み出し状態となる。
【００６１】
以上説明したように、本実施形態の複合メモリ装置によれば、二つのメモリチップのデータ読み出しおよびデータ書き込みを制御するためのアウトプットイネーブル制御信号およびライトイネーブル制御信号が共通化されて一つの制御入力端子から入力されるため、外部端子である制御入力端子を１本分削減することができる。
【００６２】
このような１本の外部端子の削減は、装置の小型化および軽量化のために、大きな効果を生じる。例えば、メモリ装置用のパッケージとして、従来から広く使用されているものとしては４４ＳＯＰパッケージが挙げられる。この４４ＳＯＰパッケージは比較的安価であり、複合メモリ装置の開発／生産時に用いられる４４ＳＯＰ対応のＩＣソケットについても比較的安価である。さらに、４４ＳＯＰパッケージは、標準的なパッケージであるため、テスト用実装ボードなどの試験装置や治具なども他のデバイスのものを用いることが可能になる。
【００６３】
ところが、図４に示す従来の複合メモリ装置において、外部端子数は、電源入力端子ＶｃｃおよびＧＮＤ、アドレス入力端子Ａ０〜Ａ２２、データ入出力端子ＤＱ０〜ＤＱ１５、バンクイネーブル制御入力端子ＢＥ０＃およびＢＥ１＃、アウトプットイネーブル制御入力端子ＯＥ＃、およびライトイネーブル制御入力端子ＷＥ＃の４５本である。従って、従来の複合メモリ装置では、外部端子数が４５本であるので、この４４ＳＯＰパッケージを使用することはできない。また、４５ピン以上のＳＯＰパッケージを用いると、外部端子数が多くなり、外形も大きくなるため、実装面積の上でも不利となる。
【００６４】
これに対して、本実施形態の複合メモリ装置によれば、外部端子数は、電源入力端子ＶｃｃおよびＧＮＤ、アドレス入力端子Ａ０〜Ａ２２、データ入出力端子ＤＱ０〜ＤＱ１５、バンクイネーブル制御入力端子ＢＥ０＃およびＢＥ１＃、アウトプット／ライトイネーブル共通制御入力端子ＯＥ／ＷＥ＃の４４本である。したがって、本実施形態の複合メモリ装置では、４４ＳＯＰパッケージを使用することによって、従来の複合メモリ装置よりも安価で小型化・軽量化された複合メモリ装置を実現することができる。
【００６５】
なお、上記実施形態では、二つのメモリチップが一つのパッケージ内に搭載される場合について説明したが、これに限らず、三つのメモリチップ、さらにはＮ（Ｎは自然数）個のメモリチップが一つのパッケージ内に搭載される場合についても、上記実施形態の二つのメモリチップ搭載の場合と同様の考え方で本発明の複合メモリ装置を構成することができて、本発明の外部端子削減効果を奏することができる。
【００６６】
【発明の効果】
以上により、本発明によれば、複数のメモリチップが一つのパッケージ内に搭載された複合メモリ装置において、それらのメモリチップのデータ読み出しおよびデータ書き込みを制御するためのアウトプットイネーブル制御信号およびライトイネーブル制御信号が共通化されて一つの共通制御入力端子から入力されるため、従来の複合メモリ装置に比べて、外部端子である制御入力端子を削減することが可能である。
【００６７】
例えば、二つのメモリチップが一つのパッケージ内に搭載された複合メモリ装置では、第１のバンクイネーブル制御信号と、第２のバンクイネーブル制御信号と、一つの共通制御入力端子から入力されるアウトプットイネーブル／ライトイネーブル共通制御信号とによって、それぞれのメモリチップのデータ読み出しおよびデータ書き込み動作を制御することができるため、従来の複合メモリ装置に比べて、外部端子（ピン）を１本削減することが可能になる。これによって、従来の複合メモリ装置に比べて、装置の小型化および軽量化を図ることができ、標準的なパッケージを用いて安価な複合メモリ装置を実現することができる。
【図面の簡単な説明】
【図１】本発明の複合メモリ装置の実施形態における構成例を示す回路図である。
【図２】図１の複合メモリ装置におけるチップ＃０へのデータ書き込みおよび読み出し動作を説明するための信号波形図である。
【図３】図１の複合メモリ装置におけるチップ＃１へのデータ書き込みおよび読み出し動作を説明するための信号波形図である。
【図４】従来の複合メモリ装置の構成例を示す回路図である。
【図５】従来の複合メモリ装置におけるデータ書き込みおよび読み出し動作を説明するための信号波形図である。
【符号の説明】
１０    チップイネーブル制御信号変換回路
１１、１２    ＮＯＲゲート
１３、１４、２４    インバータ
２０    アウトプット／ライトイネーブル制御信号変換回路
２１〜２３    ＯＲ回路
【図１】
2005018946.tif 000003
【図２】
2005018946.tif 000004
【図３】
2005018946.tif 000005
【図４】
2005018946.tif 000006
【図５】
2005018946.tif 000007