(57)【要約】【課題】  多数の入出力パッドが格子状に、かつ入出力パッド間のピッチがテスト時に全て同時にプロービングできないほど狭い間隔で配置されたチップにおいても、高速なクロックを用いてチップ単体のテスト及びＳｉＰ構成後のテスト判定が正確にできるようにして製造歩留りを向上させることができる半導体集積回路装置を提供する。【解決手段】  少なくとも２つのチップを備え、一方のチップ上に他方のチップが搭載されるチップオンチップ構造の半導体集積回路装置であって、他方のチップに、該他方のチップ単体のテストを可能にするための制御回路であるビルトインセルフテスト回路を備えた構成とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
少なくとも２つのチップを備え、第１のチップ上に第２のチップが搭載されるチップオンチップ構造の半導体集積回路装置であって、
前記第２のチップに、該第２のチップ単体のテストを可能にするための制御回路であるビルトインセルフテスト回路を備えた半導体集積回路装置。
【請求項２】
前記第２のチップは、
外部から供給されるクロックの周波数を逓倍して前記ビルトインセルフテスト回路へ供給する逓倍回路を有する請求項１記載の半導体集積回路装置。
【請求項３】
前記第１のチップ及び第２のチップは、
対向する位置に配置され、互いにバンプを介して接続される複数の入出力パッドをそれぞれ備え、
前記第１のチップ及び第２のチップのうちの少なくとも一方に、前記入出力パッドよりも外形が大きいテスト用パッドを備える請求項１または２記載の半導体集積回路装置。
【請求項４】
前記第１のチップ及び第２のチップは、
対向する位置に格子状に配置され、互いにバンプを介して接続される複数の入出力パッドをそれぞれ備え、
前記第１のチップ及び第２のチップのうちの少なくとも一方に、格子状に配置された前記入出力パッドよりも外形が大きい、列状または千鳥状に列をなして配置されたテスト用パッドを備え、
該テスト用パッドは、配列方向と直角な方向に細長い矩形状のパッドである請求項１または２記載の半導体集積回路装置。
【請求項５】
前記テスト用パッドのうちの少なくとも一つは、
予め固定電位を供給するための配線と接続された他方のチップが備える別の入出力パッドに、バンプを介して接続される請求項３または４記載の半導体集積回路装置。
【請求項６】
前記入出力パッドは、
外部から信号を入力するためのパッド、外部へ信号を出力するためのパッド、外部との信号入出力で兼用されるパッド、外部から電源を供給するためのパッド、または外部から接地電位を供給するためのパッドとして用いられ、
前記テスト用パッドは、
製造途中のウェハー状態またはチップ単体におけるテスト時に用いられるパッドであり、少なくとも一部のテスト用パッドは、半導体集積回路装置の製造完成後も前記入出力パッドとしての機能を備えたパッドである請求項３乃至５のいずれか１項記載の半導体集積回路装置。
【請求項７】
ウェハー状態またはチップ単体における機能テスト時にプロービングされないパッドである、格子状に配置された複数の第１の入出力パッドと、
ウェハー状態またはチップ単体における機能テスト時にプロービングされるパッドである、列状または千鳥状に配置された第２の入出力パッドとを備えた半導体チップを有する半導体集積回路装置。
【請求項８】
前記第２の入出力パッドは、
前記第１の入出力パッドよりも外形が大きく、前記第１の入出力パッドよりも外周部に配置されたパッドである請求項７記載の半導体集積回路装置。
【請求項９】
前記ウェハー状態またはチップ単体におけるテスト時は前記第２の入出力パッドから入力される信号を選択し、前記ウェハー状態またはチップ単体におけるテスト時以外は前記第１の入出力パッドから入力される信号を選択して内部回路に出力する信号選択回路を有する請求項７または８記載の半導体集積回路装置。
【請求項１０】
少なくとも２つのチップを備え、該チップにそれぞれ設けられた入出力パッドどうしをそれぞれ接続することで所望のシステムが構成される半導体集積回路装置であって、
前記一方のチップの単体テスト時にのみ使用されるテスト用プロービングパッドと接続される、前記他方のチップの対応する入出力パッドが予め固定論理に設定された半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は複数のチップを１つのパッケージに内包することでシステムを構成した半導体集積回路装置に関する。
【背景技術】
【０００２】
半導体集積回路装置は、ＣＰＵ、ロジック回路、メモリなどの機能をそれぞれ単体で有する構成だけではなく、それらを１つのパッケージに内包することでシステムを構成したＳｉＰ（System in Package）化が進んでいる。
【０００３】
このような半導体集積回路装置として、複数のチップを備え、任意のチップ上に他のチップを搭載したＣＯＣ構造のＳｉＰが知られている。
【０００４】
例えば、図１０に示すようにロジックチップ２００上にメモリチップ３００が搭載されるＳｉＰでは、ロジックチップ２００及びメモリチップ３００に設けた入出力パッドどうしを金バンプ４００によってそれぞれ接続することでＣＯＣ構造のシステムが構成される。図１０に示したＳｉＰでは、例えばメモリチップ３００に汎用品を用いることが可能になるため、ＳｉＰのコストを抑制しつつ所望のシステムを構築できる。なお、図１１に示すように共通の基板５００上にロジックチップ６００及びメモリチップ７００をそれぞれ搭載した構成等もＳｉＰと称する。
【０００５】
このようなＣＯＣ構造のＳｉＰをテストする際には、製造歩留りを向上させるために、チップ単体毎にそれぞれプロービングテストを行って不良チップを取り除いた後、それらを組み合わせてＳｉＰ全体のテストを行うのが一般的である。
【０００６】
図１０に示したロジックチップ２００とメモリチップ３００とを備えた従来のＳｉＰでは、データ転送幅が数十ビット以下のメモリチップを使用していたため、入出力パッドの数が直接アクセス可能な範囲内であり、図１２に示すように、チップ周辺に配列された入出力パッドに対してテスト用のプローブを突き当て、汎用のメモリテスタによりプロービングテストを実施していた。
【０００７】
また、図１０に示したように、従来の半導体集積回路装置では、ロジックチップ２００にメモリチップ３００をテストするためのＢＩＳＴ（Built In Self Test）回路２０１を備えることで、ＳｉＰ構成後においてもメモリチップ単体のテストを可能にしている（例えば、特許文献１参照）。
【０００８】
従来のメモリチップは、主にメモリチップ単体でパッケージ化されて使用されるケースが多いため、データ入出力パッドやアドレス入出力パッドに対して直接テスト信号を入出力できる構成となっている。よって、メモリチップとロジックチップとを組み合わせ、メモリチップとロジックチップ間で入出力データを直接やりとりするようなＳｉＰでは、ＳｉＰ構成後にロジックテスタでメモリチップ単体のテストができるようにロジックチップにＢＩＳＴ回路を備える場合が多い。
【特許文献１】米国特許第６，４５６，１０１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
近年の半導体集積回路装置は、その処理能力に対する要求が益々高まり、例えば上記ＳｉＰで用いるメモリチップには、データ転送幅が数百ビット以上で、かつ数百ＭＨｚ以上の高速なクロックで動作し、さらに低レイテンシでデータの書き込み／読み出しが可能なものが必要になってきた。このようなメモリチップを用いるＳｉＰでは、ロジックチップ及びメモリチップが備える入出力パッドの数が非常に多くなる。しかしながら、チップサイズを大きくすることはできないため、ロジックチップ及びメモリチップの互いの接続面に入出力パッドを格子状に配置する構成が考えられる。また、その場合、入出力パッド間のピッチも数十μｍ以下にする必要がある。
【００１０】
したがって、汎用のテスタにより入出力パッドに直接アクセスしてプロービングテストを行うことが困難であり、汎用のテスタが有するテスト用のプローブ数も足りないために対応できない問題が発生する。また、ロジックチップにメモリチップ用のＢＩＳＴ回路を備えた構成では、ＢＩＳＴ回路とメモリチップ間を接続する配線容量の影響で数百ＭＨｚ以上の高速なクロックを用いてメモリチップ単体のテストを行うことが困難であり、メモリチップを、その動作周波数の定格値でテストできないため、テストカバレッジが低下するという問題も発生する。
【００１１】
さらに、メモリチップやロジックチップの入出力パッドの数が多いと、チップ単体のテスト時に全ての入出力パッドに対して同時にプロービングすることが困難であるため、一部の入力パッドがフローティング状態となり、出力論理の不定状態や消費電流値の不安定を招くため、正確なテスト判定ができないという問題も発生する。その場合、メモリチップ内にフローティング状態となる入力端子の論理を制御するためのテスト制御回路を設ければ出力論理を安定させることができる。しかしながら、そのような構成では、テスト制御回路と入力パッド間を接続するための配線を追加する必要があり、その配線長によっては途中にバッファ回路を設ける必要があるため、テスト時にのみ使用する回路や配線が増えて設計自由度が低下してしまう。
【００１２】
本発明は上記したような益々高密度化／高速化するＳｉＰにおいて生じた新たな問題点を解決するためになされたものであり、多数の入出力パッドが格子状に、かつ入出力パッド間のピッチがテスト時に全て同時にプロービングできないほど狭い間隔で配置されたチップにおいても、高速なクロックを用いてチップ単体のテスト及びＳｉＰ構成後のテスト判定が正確にできるようにして製造歩留りを向上させることができる半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するため本発明の半導体集積回路装置は、少なくとも２つのチップを備え、第１のチップ上に第２のチップが搭載されるチップオンチップ構造の半導体集積回路装置であって、
前記第２のチップに、該第２のチップ単体のテストを可能にするための制御回路であるビルトインセルフテスト回路を備えた構成である。
【００１４】
このとき、前記第２のチップは、
外部から供給されるクロックの周波数を逓倍して前記ビルトインセルフテスト回路へ供給する逓倍回路を有していてもよく、
前記第１のチップ及び第２のチップは、
対向する位置に配置され、互いにバンプを介して接続される複数の入出力パッドをそれぞれ備え、
前記第１のチップ及び第２のチップのうちの少なくとも一方に、前記入出力パッドよりも外形が大きいテスト用パッドを備えていてもよい。
【００１５】
また、前記第１のチップ及び第２のチップは、
対向する位置に格子状に配置され、互いにバンプを介して接続される複数の入出力パッドをそれぞれ備え、
前記第１のチップ及び第２のチップのうちの少なくとも一方に、格子状に配置された前記入出力パッドよりも外形が大きい、列状または千鳥状に列をなして配置されたテスト用パッドを備え、
該テスト用パッドは、配列方向と直角な方向に細長い矩形状のパッドであってもよく、
前記テスト用パッドのうちの少なくとも一つは、
予め固定電位を供給するための配線と接続された他方のチップが備える別の入出力パッドに、バンプを介して接続されてもよい。
【００１６】
さらに、前記入出力パッドは、
外部から信号を入力するためのパッド、外部へ信号を出力するためのパッド、外部との信号入出力で兼用されるパッド、外部から電源を供給するためのパッド、または外部から接地電位を供給するためのパッドとして用いられ、
前記テスト用パッドは、
製造途中のウェハー状態またはチップ単体におけるテスト時に用いられるパッドであり、少なくとも一部のテスト用パッドは、半導体集積回路装置の製造完成後も前記入出力パッドとしての機能を備えたパッドであってもよい。
【００１７】
また、本発明の他の半導体集積回路装置は、ウェハー状態またはチップ単体における機能テスト時にプロービングされないパッドである、格子状に配置された複数の第１の入出力パッドと、
ウェハー状態またはチップ単体における機能テスト時にプロービングされるパッドである、列状または千鳥状に配置された第２の入出力パッドとを備えた半導体チップを有する構成である。
【００１８】
このとき、前記第２の入出力パッドは、
前記第１の入出力パッドよりも外形が大きく、前記第１の入出力パッドよりも外周部に配置されたパッドであってもよく、
前記ウェハー状態またはチップ単体におけるテスト時は前記第２の入出力パッドから入力される信号を選択し、前記ウェハー状態またはチップ単体におけるテスト時以外は前記第１の入出力パッドから入力される信号を選択して内部回路に出力する信号選択回路を有していてもよい。
【００１９】
または、本発明の他の半導体集積回路装置は、少なくとも２つのチップを備え、該チップにそれぞれ設けられた入出力パッドどうしをそれぞれ接続することで所望のシステムが構成される半導体集積回路装置であって、
一方のチップの単体テスト時にのみ使用されるテスト用プロービングパッドと接続される、他方のチップの対応する入出力パッドが予め固定論理に設定された構成である。
【発明の効果】
【００２０】
上記のように構成された半導体集積回路装置では、少なくとも２つのチップを備え、一方のチップ上に他方のチップが搭載されるチップオンチップ構造の半導体集積回路装置であって、他方のチップに、該他方のチップ単体のテストを可能にするための制御回路であるビルトインセルフテスト回路を備えることで、高速なクロックを用いて他方のチップの単体テストが実施できるため、該他方のチップのアットスピードでプロービングテストが可能になる。したがって、半導体集積回路装置の製造歩留りを向上させることができる。
【００２１】
また、外部から供給されるクロックの周波数を逓倍してビルトインセルフテスト回路へ供給する逓倍回路を有することで、例えば、チップに供給するテスト用クロックの周波数を低く設定できるため、安価なテスタを用いて高速なクロックによるテストが可能になる。
【００２２】
また、テスト時にプロービング対象となる入出力パッドを、チップ上のプロービングが可能な位置に列状、または２列の入出力パッドを互い違いに千鳥状に列をなして配置することで、標準的なテスタとプローブカードを用いてチップ単体のテストを行うことができる。したがって、チップ単体のテスト時間やコストが低減される。
【００２３】
また、テスト時に、プロービングが可能なテスト用プロービングパッドから入力される信号を選択し、通常動作時に、通常動作時に所定の信号が入力され、かつテスト時にプロービングを行わない非プロービング入力パッドから入力される信号を選択して内部回路へ出力する信号選択回路を有することで、チップ単体のテスト時における入力パッドのフローティング状態が回避され、出力パッドの論理及びチップの消費電流の値が安定するため、チップ単体のテストによる良否判定を正確に行うことができる。
【００２４】
さらに、一方のチップの単体テスト時にのみ使用されるテスト用プロービングパッドと接続される、他方のチップの対応する入出力パッドが予め固定論理に設定された構成とすることで、テスト制御回路等から入力パッドの論理を制御する必要が無くなるため、テスト用にだけ用いる配線や回路規模が低減され、設計自由度が向上する。
【発明を実施するための最良の形態】
【００２５】
次に本発明について図面を参照して説明する。
【００２６】
（第１の実施の形態）
図１は本発明の半導体集積回路装置の第１の実施の形態の構成を示す側断面図である。
【００２７】
図２は図１に示したメモリチップの回路構成を示すブロック図であり、図３は図１に示したＳｉＰ構成後のロジックチップ及びメモリチップの回路構成を示すブロック図である。また、図４は、図１に示したメモリチップの他の回路構成例を示すブロック図である。
【００２８】
図１０〜図１２に示した従来の半導体集積回路装置では、ＢＩＳＴ回路の有無や構成が不明な汎用品のメモリチップを用いる場合があったため、ロジックチップにメモリチップをテストするためのＢＩＳＴ回路を組み込んでいた。
【００２９】
図１に示すように、第１の実施の形態の半導体集積回路装置は、ロジックチップ１と該ロジックチップ１上に搭載されるメモリチップ２とを備え、メモリチップ２に該メモリチップ２をテストするためのメモリＢＩＳＴ回路３を備えた構成である。
【００３０】
図２に示すように、本実施形態のメモリチップ２は、データを格納するメモリセルブロック２１と、メモリセルブロック２１に対してデータの書き込み・読み出しを行うデータ入出力回路２２と、データの書き込み・読み出しを行うアドレスに対してアクセスするためのアドレス制御回路２３と、メモリチップの入出力パッドであるメモリ入出力パッド２４とを有し、メモリチップのテストに用いるメモリＢＩＳＴ回路３が内蔵された構成である。
【００３１】
このような構成において、本実施形態では、メモリチップ２単体のテスト時、テスタ４からテスト用のクロックがメモリＢＩＳＴ回路３に供給される。また、テスト用の書き込みデータ及び読み出しデータがデータ入出力回路２２を介してメモリセルブロック２１に供給され、データの書き込みアドレス及び読み出しアドレスがアドレス制御回路２３を介してメモリセルブロック２１に供給される。メモリＢＩＳＴ回路３は、データ入出力回路２２及びアドレス制御回路２３の動作をそれぞれ制御し、テスタ４によって指定されたアドレスに対してデータの書き込み及び読み出しを行うことでメモリチップ２の不良の有無を判定し、その良否判定結果をテスタ４へ返送する。
【００３２】
一方、ＳｉＰ構成後のメモリチップ２のテスト時、テスタ４からテスト用のクロックが不図示のロジックチップ１を介してメモリチップ２のメモリＢＩＳＴ回路３に供給される。また、テスト用の書き込みデータ及び読み出しデータが不図示のロジックチップ１を介してメモリチップ２のデータ入出力回路２２に供給され、データの書き込みアドレス及び読み出しアドレスが不図示のロジックチップ１を介してメモリチップ２のアドレス制御回路２３に供給される。メモリＢＩＳＴ回路３は、データ入出力回路２２及びアドレス制御回路２３の動作をそれぞれ制御し、ロジックチップ１によって指定されたアドレスに対してデータの書き込み及び読み出しを行うことでメモリチップ２の不良の有無を判定し、その良否判定結果をテスタ４へ返送する。
【００３３】
図３に示すように、ロジックチップ１は、所定の論理演算を行うロジック回路１１と、メモリチップ２に対するデータの書き込み・読み出しを制御するメモリ制御回路１２と、ロジックチップ１及びメモリチップ２をテストするためのテスト制御回路１３と、メモリチップ２のメモリ入出力パッド２４と接続される入出力パッドであるロジックＣＯＣ入出力パッド１４と、パッケージの外部入出力端子であるロジック外部入出力パッド１５とを有する構成である。
【００３４】
図１に示したように、本実施形態では、ロジックチップ１のロジックＣＯＣ入出力パッド１４とメモリチップ２のメモリ入出力パッド２４とを、金バンプによってそれぞれ接続することで、ＣＯＣ構造のＳｉＰが構成される。
【００３５】
図３に示すように、ＳｉＰ構成後の半導体集積回路装置に対するメモリテスト時には、テスタ４からロジックチップ１のテスト制御回路１３を介してメモリチップ２のメモリＢＩＳＴ回路３にテスト用クロックが供給され、メモリＢＩＳＴ回路３によるテスト結果がテスト制御回路１３を介してテスタ４に返送される。また、半導体集積回路装置全体のテスト時には、テスタ４からの指示によりロジックチップ１のメモリ制御回路１２とメモリチップ２のデータ入出力回路２２間でメモリチップ２のメモリセルブロック２１に対する書き込みデータ及び読み出しデータがやり取りされ、ロジックチップ１による処理結果がロジック回路１１を介してテスタ４へ返送される。
【００３６】
本実施形態の半導体集積回路装置によれば、メモリテスト用のＢＩＳＴ回路をメモリチップ２に備えることで、ＳｉＰ構成後であっても高速なクロックを用いてメモリチップ２単体のテストが実施できる。すなわち、アットスピードによりメモリチップ２単体のプロービングテストが可能になる。したがって、該メモリチップ２を搭載した半導体集積回路装置の製造歩留りを向上させることができる。また、予めメモリＢＩＳＴ回路３を用いてメモリチップ２単体のテストで動作スピードによる選別を行えば、要求される動作スピードが異なる、ロジックチップ１の仕様に適合したメモリチップ２を搭載したＳｉＰを得ることができる。
【００３７】
なお、図４に示すように、本実施形態のメモリチップ２は、メモリＢＩＳＴ回路３にテスト用のクロックを供給するための入出力パッドとメモリＢＩＳＴ回路３のクロック入力端子間に該テスト用クロックの周波数を逓倍する逓倍回路２５を備えていてもよい。その場合、メモリチップ２に供給するテスト用クロックの周波数を低く設定できるため、安価なテスタ４を用いて高速なクロックによるテストが可能になる。
【００３８】
なお、第１の実施の形態では、ロジックチップ１のロジックＣＯＣ入出力パッド１４とメモリチップ２のメモリ入出力２４とが金バンプにより接続された構成例を示したが、ロジックチップ１とメモリチップ２とを接続するバンプには、金以外にはんだ、銅、錫等を用いてもよい。
【００３９】
（第２の実施の形態）
第２の実施の形態の半導体集積回路装置は、チップ単体のテスト時にテスト用のプローブを接続しない非プロービング入力パッドがあっても、内部回路がフローティング状態とならないようにするための信号選択回路を有する構成である。
【００４０】
図５は本発明の半導体集積回路装置の第２の実施の形態が備える信号選択回路の構成を示す回路図であり、図６及び図７は図５に示したセレクタ回路の構成例を示す回路図である。
【００４１】
図５に示すように、第２の実施の形態の半導体集積回路装置で用いる信号選択回路５は、入力信号を選択するための複数のセレクタ回路５１と、セレクタ回路５１の出力信号を受信し、チップの内部回路５２へ出力する複数のバッファ回路５３とを有する構成である。本実施形態の半導体集積回路装置が備えるチップは、通常動作時に相手側チップから信号が入力され、チップ単体のテスト時に非プロービング入力パッドとなる、セレクタ回路５１に対応して設けられた複数の非プロービングパッドＤ０１〜Ｄ０３と、チップ単体のテスト時にプロービングされるテスト用プロービングパッド５４と、セレクタ回路５１の動作を制御するための選択信号が入力されるテストモード選択パッド５５とを備えている。
【００４２】
セレクタ回路５１の入力には、例えば、非プロービングパッドＤ０１〜Ｄ０３、テスト制御回路５６、及びテストモード選択パッド５５が接続されている。セレクタ回路５１は、テストモード選択パッド５５からプロービングにより入力される選択信号にしたがって、ウェハー状態またはチップ単体におけるテスト時にはテスト制御回路５６で生成されたテスト用信号（固定論理あるいはテストパターン信号）を選択出力し、ＣＯＣ構成後は非プロービングパッドＤ０１〜Ｄ０３を介して入力される信号を選択出力する。
【００４３】
なお、図５に示した信号選択回路５は、３つのセレクタ回路５１を備えた構成を示しているが、セレクタ回路５１の数は３つに限定されるものではなく、いくつであってもよい。また、図５に示す信号選択回路５は、テスト制御回路５６で生成されたテスト用信号が各セレクタ回路５１に共通に供給される構成を示しているが、テスト用信号はテスト用プロービングパッド５４から直接供給されてもよく、各セレクタ回路５１に対応してそれぞれテスト用プロービングパッド５４を設け、各セレクタ回路５１に異なるテスト用信号が供給されてよい。
【００４４】
セレクタ回路５１には、例えば、図６に示す２つのトランスファーゲートを備えた構成、あるいは図７に示す論理積回路を有する構成等を用いるとよい。
【００４５】
図６に示すセレクタ回路５１は、２つのトランスファーゲート６１，６２を備え、入力端子Ｈ０３から入力される選択信号によりいずれか一方のトランスファーゲートを導通させることで、入力端子Ｈ０１、Ｈ０２から入力される２つの入力信号のうち、いずれか一方のみを出力端子Ｎ０１から出力させる構成である。また、図７に示すセレクタ回路５１は、入力端子Ｈ０１、Ｈ０２から入力される入力信号と入力端子Ｈ０３から入力される選択信号とを、それぞれ論理積回路７１，７２に入力することで、選択信号により入力端子Ｈ０１、Ｈ０２から入力される入力信号のいずれか一方のみを出力端子Ｎ０１から出力させる構成である。
【００４６】
本実施形態の半導体集積回路装置によれば、ウェハー状態またはチップ単体のテスト時における入力パッドのフローティング状態が回避され、出力パッドの論理及びチップの消費電流の値が安定するため、ウェハー状態またはチップ単体のテストによる良否判定を正確に行うことができる。
【００４７】
また、メモリチップが備える数百個以上のデータ入力用のパッドに対して図５に示した回路構成を適用し、データ入力用のパッドをプロービング可能な数十個単位に束ねることで、全てのデータ入力用のパッドからテスト用信号を入力した場合と等価なテストを行うことができるため、製造歩留りがさらに向上する。
【００４８】
（第３の実施の形態）
図８は本発明の半導体集積回路装置の第３の実施の形態の構成を示す側断面図である。
【００４９】
図８に示すように、第３の実施の形態の半導体集積回路装置は、例えばロジックチップ９と該ロジックチップ９上に搭載されるメモリチップ１０とを備えた構成において、メモリチップ１０の単体テスト時にのみ使用するテスト用入力パッド１０１に対応する相手側チップ（ロジックチップ９）の入出力パッド（固定論理パッド９１）を、ロジックチップ９内の配線パターンにより予め固定の論理（接地電位または電源電位）に設定することで、ＣＯＣ構成後の入力パッドのフローティング状態を回避した構成である。
【００５０】
本実施形態の半導体集積回路装置によれば、テスト制御回路等を用いてテスト用入力パッド１０１の論理を制御する必要が無くなるため、テスト用にだけ用いる配線や回路規模が低減され、設計自由度が向上する。
【００５１】
（第４の実施の形態）
図９は本発明の半導体集積回路装置の第４の実施の形態の構成を示す平面図である。
【００５２】
図９に示すように、第４の実施の形態の半導体集積回路装置は、例えばロジックチップ１１０と該ロジックチップ１１０上に搭載されるメモリチップ１２０とを備えた構成において、多数の入出力パッドを、格子状に、かつそのピッチがテスト時のプロービングを考慮しない狭い間隔で配置し、プロービング対象となるテストパッド１１１、１２１を、テスト用のプローブを直接当てることができる位置、具体的にはチップの周辺に１列あるいは２列に配列した構成である。
【００５３】
テストパッド１１１、１２１の内側には、それぞれプロービングを行わない入出力パッド１２１、１２２が格子状に配置されている。第４の実施の形態の半導体集積回路装置では、例えば入出力パッド１１２、１２２が２０μｍ角の矩形状に形成され、４０μｍピッチで配置されている。また、プロービングを行うテストパッド１１１、１２１の外形は、プロービングを行わない入出力パッドよりも大きく、プロービング時の探針のずれを考慮して、配列方向と直角な方向に細長い、例えば２０μｍ×６０μｍの矩形状に形成される。なお、プロービングを行うテストパッド１１１、１２１の列方向のピッチは、プロービングを行わない入出力パッド１１２、１２２と同様に４０μｍピッチであればよい。
【００５４】
通常、標準的なテスタが備える、チップの入出力パッドにアクセスするためのプローブを複数備えたプローブカードは、１列、あるいは２列にプローブが配列されている。そのため、本実施形態の半導体集積回路装置のように、プロービング対象となるテストパッドをチップの周辺に１列あるいは２列に配置することで、標準的なテスタとプローブカードを用いて半導体ウェハーの状態でチップ単体のテストを容易に行うことができる。したがって、半導体集積回路装置のテスト時間やコストが低減される。
【００５５】
なお、図９では半導体チップの両サイドにそれぞれ１列づつテストパッドを設けた例を示したが、半導体チップの四辺にそれぞれ列をなすようにテストパッドを設けてもよい。また、両サイド、または四辺にそれぞれ２列で配置され、それらのテストパッドが互い違いに千鳥状に配置されていてもよい。また、入出力パッドには、チップ外部から信号を入力するためのパッド、チップ外部に信号を出力するためのパッド、外部に対する信号入出力で兼用されるパッド、外部から電源を供給するための電源パッド、外部から接地電位を供給するための接地パッドとして用いられてもよい。さらに、テストパッドのうち、少なくとも一部のパッドは、組み立てられた後も入出力パッドとして機能するパッドであってもよい。
【００５６】
上記第１の実施の形態〜第４の実施の形態では、ロジックチップ上にメモリチップが搭載されるＣＯＣ構造のＳｉＰを例にして本発明の特徴をそれぞれ説明したが、ＳｉＰを構成するチップの種類はロジックチップとメモリチップとに限定されるものではなく、多数の入出力パッドが格子状に、かつそのピッチがテスト時に全ての入出力パッドに同時にプロービングできないほど狭い間隔で配置され、高速なクロックを用いてテストをする必要があるチップであれば、どのようなチップを用いた半導体集積回路装置にも適用することができる。
【００５７】
また、上記第１〜第４の実施の形態は、任意に組み合わせた構成としてもよく、第１〜第４の実施の形態の構成を全て備えた構成であってもよい。
【図面の簡単な説明】
【００５８】
【図１】本発明の半導体集積回路装置の第１の実施の形態の構成を示す側断面図である。
【図２】図１に示したメモリチップの回路構成を示すブロック図である。
【図３】図１に示したＳｉＰ構成後のロジックチップ及びメモリチップの回路構成を示すブロック図である。
【図４】図１に示したメモリチップの他の回路構成例を示すブロック図である。
【図５】本発明の半導体集積回路装置の第２の実施の形態が備える信号選択回路の構成を示す回路図である。
【図６】図５に示したセレクタ回路の構成例を示す回路図である。
【図７】図５に示したセレクタ回路の他の構成例を示す回路図である。
【図８】本発明の半導体集積回路装置の第３の実施の形態の構成を示す側断面図である。
【図９】本発明の半導体集積回路装置の第４の実施の形態の構成を示す平面図である。
【図１０】従来のＣＯＣ構造の半導体集積回路装置の構成を示す側断面図である。
【図１１】従来の半導体集積回路装置の他の構成を示す側断面図である。
【図１２】図１０に示したロジックチップ及びメモリチップの入出力パッドの配置例を示す平面図である。
【符号の説明】
【００５９】
１、９、１１０    ロジックチップ
２、１０、１２０    メモリチップ
３    メモリＢＩＳＴ回路
４    テスタ
５    信号選択回路
１１    ロジック回路
１２    メモリ制御回路
１３    テスト制御回路
１４    ロジックＣＯＣ入出力パッド
１５    ロジック外部入出力パッド
２１    メモリセルブロック
２２    データ入出力回路
２３    アドレス制御回路
２４    メモリ入出力パッド
２５    逓倍回路
５１    セレクタ回路
６１、６２    トランスファーゲート
７１、７２    論理積回路
５２    内部回路
５３    バッファ回路
５４    テスト用プロービングパッド
５５    テストモード選択パッド
５６    テスト制御回路
９１    固定論理パッド
１０１    テスト入力パッド
１１１、１２１    テストパッド
１１２、１２２    入出力パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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