(57)【要約】      （修正有）【課題】  電気的特性の向上及び小型薄型化を図りうる電子装置を提供する。【解決手段】  多層プリント基板１１Ａと、この多層プリント基板１１Ａに実装されるＦＥＴ１２とを有する電子装置において、多層プリント基板１１Ａに凹部２２を形成し、この凹部２２内にＦＥＴ１２を実装する。また、ＦＥＴ１２と多層プリント基板１１Ａとをワイヤ１７によりワイヤ接続する構成とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
基板と、該基板に実装される電子部品とを有する電子装置において、
前記基板を多層プリント基板とし、
かつ、該多層プリント基板に凹部を形成し、該凹部内に前記電子部品を実装したことを特徴とする電子装置。
【請求項２】
請求項１記載の電子装置において、
前記基板に第１のパッドを形成すると共に前記電子部品に第２のパッドを形成し、該第１及び第２のパッドをワイヤ接続したことを特徴とする電子装置。
【請求項３】
請求項１または２記載の電子装置において、
前記電子部品は半導体チップであり、前記凹部内に形成されたダイパッドに導電性接合材により接合されてなることを特徴とする電子装置。
【請求項４】
請求項１または２記載の電子装置において、
前記電子部品にバンプを配設すると共に、前記基板に形成された凹部内に前記電子部品をフリップチップ接合したことを特徴とする電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子装置に係り、特に基板上に電子部品が実装された構造を有する電子装置に関する。
【背景技術】
【０００２】
近年、半導体チップに代表される電子部品を高密度実装した電子装置として、ＣＯＢ(Chip On Board)構造を有した電子装置が注目されている（例えば、特許文献１参照）。ＣＯＢは、半導体チップをパッケージに封止することなく、基板上に直接搭載する実装構造をいう。このＣＯＢを用いることにより、パッケージされた半導体素子を実装する構造に比べて電子装置の小型薄型化を図ることができると共に、半導体チップから実装基板の電極までの配線長を短くできるため電気的特性の向上を図ることができる。
【０００３】
図７は、従来の一例であるＣＯＢタイプの電子装置１００を示している。同図では、電子部品としてＦＥＴ１０２を用いており、また基板として単層のプリント基板１０１を用いてる。プリント基板１０１は、その上面にＦＥＴ１０２を搭載するためのダイパット１０３と、ワイヤ１０７がボンディングされるソースパット１０４が形成されている。
【０００４】
ＦＥＴ１０２は、銀ペースト１０５を用いてダイパット１０３上に接合される。これにより、ＦＥＴ１０２はプリント基板１０１に固定される。この際、ＦＥＴ１０２はプリント基板１０１にフェイスアップで接合される。従って、ＦＥＴ１０２に形成された電極１０６は、図中上面に位置した状態となっている。
【０００５】
プリント基板１０１とＦＥＴ１０２は、ワイヤ１０７を用いて接続されている。このワイヤ１０７のワイヤーボンディングは、キャピラリを用いた周知のワイヤーボンディング方法を用いて配設される。ワイヤ１０７は、電極１０６にファーストボンディングされ、ソースパット１０４にセカンドボンディングされる。尚、図中矢印Ａで示す実線は、キャピラリの移動軌跡（ワイヤ軌跡）を示している。
【特許文献１】特開２００１−７７２９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来のＣＯＢ構造の電子装置１００では、プリント基板１０１の上面にＦＥＴ１０２を実装する構成であったため、図７に示すようにＦＥＴ１０２はプリント基板１０１の上面からチップ厚さ寸法（図中、矢印Ｈ４で示す）だけ突出した状態となっていてる。このため、ＦＥＴ１０２の電極１０６とプリント基板１０１のソースパット１０４は、大きく離間した構造となる。
【０００７】
また、電極１０６とソースパット１０４との間にはワイヤ１０７が配設されるが、両者１０４，１０６の間が離間していると、ワイヤループを小さくしようとするとワイヤ１０７がＦＥＴ１０２のエッジに接触してショートするおそれがある。よって、ワイヤ１０７のエッジ接触を防止するためには、ワイヤ１０７を大きなワイヤループで形成する必要が生じる。
【０００８】
このため、従来の電子装置１００では、ワイヤループの上端部とプリント基板１０１の上面との離間距離（図中、矢印Ｈ５で示す）も大きくなり封止樹脂の厚さが大きくなるため、電子装置１００の小型薄型化を図ることができないという問題点があった。また、ワイヤループが大きくなるため、必然的にワイヤ１０７も長くなり、よってワイヤ１０７のインピーダンスが高くなると共に、ワイヤコストも上昇してしまうという問題点があった。
【０００９】
更に、大きなワイヤループを形成するためには、キャピラリの移動軌跡も長くなる。具体的には、ワイヤ１０７を電極１０６にファーストボンディングした後、一端図中矢印Ｒで示す距離だけキャピラリをリバースさせる。その後に、図７に矢印Ｈ６で示す距離だけ大きくキャピラリを上昇させ、その後にソースパット１０４に向けキャピラリを大きく下動させ、セカンドボンディングを行なう。このように、従来ではキャピラリの移動距離が長いため、１本のワイヤ１０７をボンディングに要する時間が長くなる。このボンディング処理は、電子装置１００に配設される各ワイヤ１０７に対して実施する必要があり、よって製造効率が低下してしまうという問題点もあった。
【００１０】
本発明は上記の点に鑑みてなされたものであり、電気的特性の向上及び小型薄型化を図りうる電子装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
【００１２】
請求項１記載の発明は、
基板（１１Ａ）と、該基板（１１Ａ）に実装される電子部品（１２，２４）とを有する電子装置において、
前記基板（１１Ａ）を多層プリント基板とし、
かつ、該多層プリント基板（１１Ａ）に凹部（２２，２３）を形成し、該凹部（２２，２３）内に前記電子部品（１２，２４）を実装したことを特徴とするものである。
【００１３】
上記発明によれば、多層プリント基板に形成した凹部内に電子部品を実装したことにより、高さ方向において電子部品の高さの一部或いは全部が多層プリント基板の厚さと重なるため、電子装置の低背化を図ることができる。また、基板として多層プリント基板を用いているため、多層プリント基板を構成する各層に開口を設けることにより凹部を形成できるため、凹部を容易かつ安価に形成することができる。
【００１４】
また、請求項２記載の発明は、
請求項１記載の電子装置において、
前記基板（１１Ａ）に第１のパッド（１４）を形成すると共に前記電子部品（１２，２４）に第２のパッド（１６）を形成し、該第１及び第２のパッド（１４，１６）をワイヤ接続したことを特徴とするものである。
【００１５】
上記発明によれば、電子部品が多層プリント基板に形成された凹部内に実装されると共に、基板に形成された第１のパッドと電子部品に形成された第２のパッドがワイヤ接続されることにより、電子部品を多層プリント基板の上面に実装した構成に比べ、第１のパッドと第２のパッドの距離を短くすることができる。これにより、ワイヤ長が短くなるため、ワイヤのインピーダンス低減を図ることができると共に、ワイヤコストの低減を図ることができる。
【００１６】
また、請求項３記載の発明は、
請求項１または２記載の電子装置において、
前記電子部品は半導体チップ（１２，２４）であり、前記凹部（２２，２３）内に形成されたダイパッド（１３）に導電性接合材（１５）により接合されてなることを特徴とするものである。
【００１７】
上記発明によれば、半導体チップを凹部内に形成されたダイパッドに導電性接合材を用いて接合したことにより、仮に導電性接合材をダイパッド上に過剰に供給しても、導電性接合材が凹部から漏れ出すことを防止できる。
【００１８】
また、請求項４記載の発明は、
請求項１または２記載の電子装置において、
前記電子部品（１２）にバンプ（３４）を配設すると共に、前記基板（１１Ａ）に形成された凹部（２２）内に前記電子部品（１２）をフリップチップ接合したことを特徴とするものである。
【００１９】
上記発明によれば、多層プリント基板に形成した凹部内に電子部品を実装したことにより、高さ方向において電子部品の高さの一部或いは全部が多層プリント基板の厚さと重なるため、電子装置の低背化を図ることができる。また、基板として多層プリント基板を用いているため、多層プリント基板を構成する各層に開口を設けることにより凹部を形成できるため、凹部を容易かつ安価に形成することができる。更に、電子部品と基板はバンプを用いてフリップチップ接合されるため、電子部品と基板との接続部分におけるインピーダンスを小さくすることができる。
【発明の効果】
【００２０】
本発明によれば、多層プリント基板に形成した凹部内に電子部品を実装したことにより、高さ方向において電子部品の高さの一部或いは全部が多層プリント基板の厚さと重なるため、電子装置の低背化を図ることができる。また、基板として多層プリント基板を用いているため、多層プリント基板を構成する各層に開口を設けることにより凹部を形成できるため、凹部を容易かつ安価に形成することができる。
【発明を実施するための最良の形態】
【００２１】
次に、本発明を実施するための最良の形態について図面と共に説明する。
【００２２】
図１及び図２は、本発明の第１実施例である電子装置１０Ａを示している。図１は電子装置１０ＡをＦＥＴ１２の配設位置で切断した断面図（図２におけるＡ−Ａ線に沿う断面図）であり、図２は電子装置１０Ａの平面図である。この電子装置１０ＡはＣＯＢタイプの電子装置であり、多層プリント基板１１Ａに電子部品としてベアチップ状の半導体チップ１２（本実施例では、ＦＥＴ。以下、ＦＥＴ１２という）、ＩＣ２４、チップ抵抗２５、及びチップコンデンサー２６等が実装された構成とされている。
【００２３】
多層プリント基板１１Ａは、図１に加えて図３に示すように、第１基板層１９と第２基板層２０を積層した積層構造を有している。第１基板層１９及び第２基板層２０は、それぞれガラスエポキシ等の樹脂よりなる基材の表裏両面に所定の配線がプリント形成された構成とされている（図示の便宜上、第１基板層１９に形成されたダイパット１３と、第２基板層２０に形成されたソースパット１４以外の配線の図示は省略している）。
【００２４】
第２基板層２０は、図３に示すように、開口部３０，３１が形成されている。この各開口部３０，３１は、第２基板層２０を貫通するよう形成されている。また、開口部３０の形成位置はＦＥＴ１２の配設位置に対応し、凹部２３の形成位置はＩＣ２４の配設位置に対応するよう構成されている。
【００２５】
この第２基板層２０は、第１基板層１９に貼り合わせられることにより多層プリント基板１１Ａを構成する。この際、第１基板層１９には開口部は形成されておらず、第２基板層２０にのみ開口部３０，３１が形成されているため、第１及び第２基板層１９，２０を貼り合わせることにより、多層プリント基板１１Ａには凹部２２，２３が形成される。このように、凹部２２，２３は容易かつ安価に形成することができる。
【００２６】
また、第１基板層１９の開口部３０，３１と対向する位置にはダイパット１３（凹部２３と対向する位置のダイパットは図に現れず）が形成されている。よって、第１及び第２基板層１９，２０が貼り合わされた状態において、このダイパット１３は開口部３０，３１の底部に位置した構成となっている。尚、チップ抵抗２５及びチップコンデンサー２６は、多層プリント基板１１Ａの上面に実装された構成とされている。
【００２７】
ＦＥＴ１２及びＩＣ２４は、多層プリント基板１１Ａに形成された凹部２２，２３の内部に実装された構成とされている。ここで、多層プリント基板１１Ａに形成された凹部２２，２３内へのＦＥＴ１２及びＩＣ２４の実装構造について詳述する。尚、ＦＥＴ１２の凹部２２内への実装構造と、ＩＣ２４の凹部２３への実装構造はほぼ同一であるため、以下の説明では図１を用いてＦＥＴ１２の凹部２２内への実装構造について説明し、ＩＣ２４の凹部２３への実装構造の説明は省略するものとする。
【００２８】
図１に拡大して示すように、ＦＥＴ１２は凹部２２の底部に位置するダイパット１３に導電性接合材である銀ペースト１５を用いて接合（ダイボンディング）された構成となっている。この際、ＦＥＴ１２はプリント基板１１Ａにフェイスアップで接合される。従って、ＦＥＴ１２に形成された電極１６は、図中上面に位置した状態となっている。
【００２９】
一方、本実施例では、ＦＥＴ１２が凹部２２内に実装されるため、銀ペースト１５も凹部２２の内部に配設される。このため、仮に銀ペースト１５をダイパット１３に過剰に供給しても、銀ペースト１５が凹部２２から漏れ出すようなことはない。
【００３０】
図７に示した従来の電子装置１００では、銀ペースト１０５を過剰に供給した場合は、この銀ペースト１０５がプリント基板１０１上を広がってソースパット１０４とショートしてしまうおそれがあった。しかしながら、本実施例では上記のように銀ペースト１５を過剰に供給しても、銀ペースト１５がソースパット１４とショートしてしまうことを防止することができる。これにより、ダイパット１３に対する銀ペースト１５の供給量の制御を容易化することができると共に、電子装置１０Ａの信頼性を高めることができる。
【００３１】
上記のように凹部２２内に実装されたＦＥＴ１２と多層プリント基板１１Ａは、ワイヤ１７を用いて電気的に接続される。具体的には、多層プリント基板１１Ａにソースパット１４（第１のパッド）を形成すると共に、ＦＥＴ１２に電極１６（第２のパッド）を形成し、このソースパット14と電極１６とをワイヤ１７で接続した構成としている。
【００３２】
このワイヤ１７のワイヤーボンディングは、キャピラリを用いた周知のワイヤーボンディング方法を用いて実施される。ワイヤ１７は、電極１６にファーストボンディングされ、ソースパット１４にセカンドボンディングされる。尚、図中矢印Ａで示す実線は、キャピラリの移動軌跡（ワイヤ軌跡）を示している。
【００３３】
本実施例では、上記のようにＦＥＴ１２が多層プリント基板１１Ａに形成された凹部２２内に実装されている。このため、高さ方向（図における上下方向）においてＦＥＴ１２の高さ（図中、矢印Ｈ４で示す）の一部が多層プリント基板１１Ａの厚さと重なるため、ＦＥＴ１２の多層プリント基板１１Ａの表面からの突出高さは図１に矢印Ｈ１で示す高さとなる（Ｈ１＜Ｈ４）。
【００３４】
従来では、図７に示すように、ＦＥＴ１０２がプリント基板１０１の上面に実装されているため、ＦＥＴ１０２のプリント基板１０１の上面からの突出量はＦＥＴ１０２の高さ（図７に矢印Ｈ４で示す）であった。このため、従来ではソースパット１０４と電極１０６は離間した構成となっていた。
【００３５】
これに対して本実施例では、ＦＥＴ１２を凹部２２内に実装し、これによりＦＥＴ１２の多層プリント基板１１Ａの表面からの突出高さＨ１を小さくすることにより、ソースパット１４と電極１６との距離を短くすることができた。これにより、電極１６とソースパット１４との間に配設されるワイヤ１７のワイヤループを小さくすることができ、またワイヤループを小さくしてもワイヤ１７とＦＥＴ１２がエッジ接触するようなこともない。
【００３６】
このようにワイヤ１７のワイヤループを小さくすることができることにより、ワイヤ１７の最大高さ（図１に矢印Ｈ２で示す高さ）も小さくなり、基板１１Ａの実装面を封止する図示しない樹脂の厚さを小さくすることができ、電子装置１０Ａの小型薄型化を図ることができる。また、ワイヤ１７を短くできるため、ワイヤ１７のインピーダンスの低減を図ることができ、電子装置１０Ａの電気的特性を向上させることができる。更に、ワイヤ１７が短くなることにより、ワイヤコストの低減も図ることができる。
【００３７】
更にキャピラリの移動に関しては、ワイヤループが小さくなることにより従来必要であったリバース処理が不要となり、またループ形成するためのキャピラリの上動距離（図１に矢印Ｈ３で示す）も短くすることができる。よって、本実施例ではキャピラリの移動距離を短くすることができ、１本のワイヤ１７をボンディングに要する時間が短くなる。これにより、電子装置１０Ａの製造効率を向上させることができる。
【００３８】
尚、図示は省略しているが、電子部品（ＦＥＴ１２，ＩＣ２４，チップ抵抗２５，チップコンデンサー２６）が実装された多層プリント基板１１Ａの上面には封止樹脂が形成され、各種電子部品を保護する構成としている。
【００３９】
図４は、本発明の第２実施例である電子装置１０Ｂを示している。尚、以後の各実施例の説明に使用する図４乃至図６において、先の説明に用いた図１乃至図３に記載されている構成と同一構成については、同一符号を付してその説明を省略するものとする。
【００４０】
前記した第１実施例に係る電子装置１０Ａでは、図２に示すように、ＦＥＴ１２及びＩＣ２４のみを凹部２２，２３内に実装し、チップ抵抗２５及びチップコンデンサー２６は多層プリント基板１１Ａの上面に実装した構成とした。
【００４１】
これに対して本実施例に係る電子装置１０Ｂは、多層プリント基板１１Ｂを構成する第２基板層２１に、凹部２２，２３に加えて凹部２８を形成すると共にこの凹部２８にチップ抵抗２５及びチップコンデンサー２６を実装したことを特徴とするものである。本実施例に係る電子装置１０Ｂによれば、多層プリント基板１１Ｂの表面からはワイヤ１７，１８のみが突出する構成となる。これにより、電子装置１０Ｂの低背化を更に図ることができる。
【００４２】
図５は、本発明の第３実施例である電子装置１０Ｃを示している。前記した各実施例に係る電子装置１０Ａ，１０Ｂでは、多層プリント基板１１Ａ，１１Ｂを第１基板層１９と、第２基板層２０（２１）とよりなる二層構造とした。
【００４３】
これに対して本実施例に係る電子装置１０Ｃは、多層プリント基板１１Ｃを第１基板層１９，第２基板層２０，及び第３基板層２９から構成される３層構造とし、ＦＥＴ１２（ワイヤ１７を含む）を多層プリント基板１１Ｃに形成された凹部２２内に完全に埋まった状態となるよう構成したことを特徴としている。即ち、第３基板層２９に開口部３２を形成し、この開口部３０及び開口部３２により構成される凹部２２内にＦＥＴ１２（ワイヤ１７を含む）が位置するよう構成したものである。
【００４４】
この構成とすることにより、ＦＥＴ１２及びワイヤ１７の保護を確実に行なうことができる。また、凹部２２内に封止樹脂をポッティングするだけでＦＥＴ１２を保護できるため、封止樹脂の使用量を低減することが可能となる。尚、図５ではＦＥＴ１２のみを図示しているが、ＩＣ２４及びチップ部品２５，２６に対しても同様の構成とすることが可能である。
【００４５】
図６は、本発明の第４実施例である電子装置１０Ｄを示している。前記した各実施例に係る電子装置１０Ａ〜１０Ｃでは、多層プリント基板１１Ａ〜１１Ｃに対してＦＥＴ１２をフェイスアップで実装し、ワイヤ１７を用いてＦＥＴ１２と多層プリント基板１１Ａ〜１１Ｃとを接続する構成としていた。
【００４６】
これに対して本実施例に係る電子装置１０Ｄは、多層プリント基板１１Ａに形成された凹部２２内にＦＥＴ１２をフリップチップ接合したことを特徴としている。具体的には、ＦＥＴ１２の電極にバンプ３４を形成すると共に、第１基板層１９にバンプ３４と接続する接続パットを形成しておき、バンプ３４を接続パットに接合することにより、ＦＥＴ１２を多層プリント基板１１Ａに接続する。
【００４７】
本実施例に係る電子装置１０Ｄによれば、多層プリント基板１１Ａに形成した凹部２２内にＦＥＴ１２を実装したことにより、本実施例においても高さ方向においてＦＥＴ１２の高さの一部（全部とすることも可能）を多層プリント基板１１Ａの厚さと重なるため、電子装置１０Ｄの低背化を図ることができる。
【００４８】
また、ＦＥＴ１２と多層プリント基板１１Ａはバンプ３４を用いてフリップチップ接合されるため、ＦＥＴ１２と多層プリント基板１１Ａとの接続部分におけるインピーダンスを小さくすることができる。尚、図５ではＦＥＴ１２のみを図示しているが、ＩＣ２４に対しても同様の接続構成とすることが可能である。
【図面の簡単な説明】
【００４９】
【図１】図１は、本発明の第１実施例である電子装置の要部断面図である。
【図２】図２は、本発明の第１実施例である電子装置の平面図である。
【図３】図３は、本発明の第１実施例である電子装置に用いる多層プリント基板の分解斜視図である。
【図４】図４は、本発明の第２実施例である電子装置の断面図である。
【図５】図５は、本発明の第３実施例である電子装置の要部断面図である。
【図６】図６は、本発明の第３実施例である電子装置の要部断面図である。
【図７】図７は、従来の位置零である電子装置の要部断面図である。
【符号の説明】
【００５０】
１０Ａ〜１０Ｄ  電子装置
１１Ａ〜１１Ｃ  多層プリント基板
１２  ＦＥＴ
１３  ダイパット
１４  ソースパット
１５  銀ペースト
１６  電極
１７，１８  ワイヤ
１９  第１基板層
２０，２１  第２基板層
２２，２３，２９  凹部
２９  第３基板層
３０〜３３  開口部
３４  バンプ
【図１】
2005136206.tif 000003
【図２】
2005136206.tif 000004
【図３】
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【図４】
2005136206.tif 000006
【図５】
2005136206.tif 000007
【図６】
2005136206.tif 000008
【図７】
2005136206.tif 000009