(57)【要約】【課題】  ラインエッジラフネスを低減させて被加工膜の異方性エッチングの精度を向上させることを目的とする。【解決手段】  ラインエッジに比較的深い凹凸４ｂを有したＳｉＮ膜のパターン４ａ上にＳｉＮ膜９を薄く堆積する。次に、ＣＦ4ガスとＯ2ガスの混合ガスでＣＤＥ法によってＳｉＮ膜４ａ，９を等方性エッチングし、新たなＳｉＮ膜のパターン１０を形成する。このＳｉＮ膜のパターン１０を保護マスクとしてＲＩＥ法によってタングステン膜３を異方性エッチングする。【選択図】  図３
2005109035.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１の膜を堆積する第１の膜形成工程と、
前記第１の膜上に第２の膜を堆積する第２の膜形成工程と、
前記第２の膜上にレジストパターンを形成するレジストパターン形成工程と、
前記レジストパターンをマスクとして前記第２の膜を異方性エッチングして前記第１の膜上に前記第２の膜からなる第１のマスクパターンを形成する第１のエッチング工程と、
前記レジストパターンを剥離するレジスト剥離工程と、
前記第１のマスクパターンを形成する前記第２の膜の上に、この第２の膜と実質的に同一のエッチングレートを有する第３の膜を堆積する第３の膜形成工程と、
前記第２及び第３の膜を等方性エッチングして前記第１の膜上に少なくとも前記第２の膜からなる第２のマスクパターンを形成する第２のエッチング工程と、
前記第２のマスクパターンをマスクとして前記第１の膜を異方性エッチングする第３のエッチング工程とを備えた半導体装置の製造方法。
【請求項２】
半導体基板上に第１の膜を堆積する第１の膜形成工程と、
前記第１の膜上に複数層からなる第２の膜を堆積する第２の膜形成工程と、
前記第２の膜の最上層の膜上にレジストパターンを形成するレジストパターン形成工程と、
前記レジストパターンをマスクとして前記第２の膜の最上層の膜を異方性エッチングして前記第２の膜の最上層の膜の下層の膜上に前記第２の膜の最上層の膜からなる第１のマスクパターンを形成する第１のエッチング工程と、
前記レジストパターンを剥離するレジスト剥離工程と、
前記第１のマスクパターンを形成する前記第２の膜の最上層の膜の上に、前記第２の膜の最上層の膜と実質的に同一のエッチングレートを有する第３の膜を堆積する第３の膜形成工程と、
前記第２の膜の最上層の膜及び前記第３の膜を等方性エッチングして前記第２の膜の最上層の膜の下層の膜上に少なくとも前記第２の膜の最上層の膜からなる第２のマスクパターンを形成する第２のエッチング工程と、
前記第２のマスクパターンをマスクとして、前記第２の膜の最上層の膜より下層の膜を異方性エッチングして前記第１の膜上に少なくとも前記第２の膜からなる第３のマスクパターンを形成する第３のエッチング工程と、
前記第３のマスクパターンをマスクとして前記第１の膜を異方性エッチングする第４のエッチング工程とを備えた半導体装置の製造方法。
【請求項３】
前記第３の膜は、前記第２の膜と同一材料であることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記等方性エッチングは、ケミカルドライエッチング法又はウェットエッチング法によるエッチングであることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項５】
前記第３の膜形成工程及び前記第２のエッチング工程を複数回繰り返すことを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年の半導体プロセスの微細化に伴い、ポリシリコンや配線金属等のエッチング加工の際に生じるラインエッジラフネスの問題が顕著になってきている。
【０００３】
通常エッチング加工は、被エッチング膜上に形成されたパターン化したフォトレジストを保護マスクとして、被エッチング膜を蝕刻する。
【０００４】
例えば、被エッチング膜上にフォトレジストを一様に塗布後、溶解させたい部分を露光してフォトレジストに含まれる光酸発生剤から発生した酸の触媒反応によって現像液に溶解する特性を有するようにフォトレジストを変化させる。
【０００５】
露光されたフォトレジストは現像液によって除去されるが、露光されない部分は除去されることがないので、フォトレジストのパターンを形成することができる。このフォトレジストパターンが被エッチング膜に転写されることになる。
【０００６】
ここで、フォトレジスト材料は主に分子単位が大きいポリマー（高分子樹脂）からできているため、現像液による溶解単位が大きくなってしまう。そのため、図７に示すようにシリコン基板１０１上に形成された被エッチング膜１０２上のフォトレジスト１０３のラインエッジに凹凸１０４が生じる。図８に示すように、このフォトレジスト１０３のラインエッジの凹凸１０４がそのまま被エッチング膜１０２に転写されてしまうので、被エッチング膜１０２、例えばトランジスタのゲート電極の幅に局所的な寸法の細りが生じて、オフ電流の増大によりトランジスタ特性が劣化してしまう。
【０００７】
このラインエッジラフネスを解消するため、露光・現像工程を経て形成されたフォトレジストパターンに対して、光照射を施すことによってフォトレジストパターンの表面を選択的に加熱しラインエッジラフネスを改善する提案がなされている（例えば、特許文献１参照。）。
【特許文献１】特開２００１−３３２４８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
前述の通りフォトレジスト自体の分子が大きいために、特許文献１に記載された方法によりフォトレジストに加工を施しても表面に生じる凹凸の解消は分子単位の限界がある。従って、この表面の凹凸が被エッチング膜に転写されてしまい、ラインエッジラフネス改善にも限界がある。
【０００９】
そこで、本発明はラインエッジラフネスを低減させて被加工膜の異方性エッチングの精度を向上させることを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために本発明の一態様によれば、半導体基板上に第１の膜を堆積する第１の膜形成工程と、前記第１の膜上に第２の膜を堆積する第２の膜形成工程と、前記第２の膜上にレジストパターンを形成するレジストパターン形成工程と、前記レジストパ
ターンをマスクとして前記第２の膜を異方性エッチングして前記第１の膜上に前記第２の膜からなる第１のマスクパターンを形成する第１のエッチング工程と、前記レジストパターンを剥離するレジスト剥離工程と、前記第１のマスクパターンを形成する前記第２の膜の上に、この第２の膜と実質的に同一のエッチングレートを有する第３の膜を堆積する第３の膜形成工程と、前記第２及び第３の膜を等方性エッチングして前記第１の膜上に少なくとも前記第２の膜からなる第２のマスクパターンを形成する第２のエッチング工程と、前記第２のマスクパターンをマスクとして前記第１の膜を異方性エッチングする第３のエッチング工程とを備えた半導体装置の製造方法が提供される。
【００１１】
また、本発明の他の態様によれば、半導体基板上に第１の膜を堆積する第１の膜形成工程と、前記第１の膜上に複数層からなる第２の膜を堆積する第２の膜形成工程と、前記第２の膜の最上層の膜上にレジストパターンを形成するレジストパターン形成工程と、前記レジストパターンをマスクとして前記第２の膜の最上層の膜を異方性エッチングして前記第２の膜の最上層の膜の下層の膜上に前記第２の膜の最上層の膜からなる第１のマスクパターンを形成する第１のエッチング工程と、前記レジストパターンを剥離するレジスト剥離工程と、前記第１のマスクパターンを形成する前記第２の膜の最上層の膜の上に、前記第２の膜の最上層の膜と実質的に同一のエッチングレートを有する第３の膜を堆積する第３の膜形成工程と、前記第２の膜の最上層の膜及び前記第３の膜を等方性エッチングして前記第２の膜の最上層の膜の下層の膜上に少なくとも前記第２の膜の最上層の膜からなる第２のマスクパターンを形成する第２のエッチング工程と、前記第２のマスクパターンをマスクとして、前記第２の膜の最上層の膜より下層の膜を異方性エッチングして前記第１の膜上に少なくとも前記第２の膜からなる第３のマスクパターンを形成する第３のエッチング工程と、前記第３のマスクパターンをマスクとして前記第１の膜を異方性エッチングする第４のエッチング工程とを備えた半導体装置の製造方法が提供される。
【発明の効果】
【００１２】
本発明によると、ラインエッジラフネスを低減させて被加工膜の異方性エッチングの精度を向上させることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図面を参照して説明する。
【００１４】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置の製造方法として、ポリシリコンを被エッチング膜とするゲート電極の形成方法を図１乃至図３に示す。
【００１５】
先ず図１（ａ）において、シリコン基板１を酸素雰囲気で熱処理し、シリコン基板１上にゲート酸化膜２を形成する。続けて、ＣＶＤ（Chemical Vapor Deposition）法によってゲート酸化膜２上にタングステン膜３を堆積する。
【００１６】
次に図１（ｂ）に示すように、プラズマＣＶＤ法によってタングステン膜３上にＳｉＮ膜４を堆積する。
【００１７】
そして図１（ｃ）に示すように、ＳｉＮ膜４上にフォトレジスト５を塗布する。本実施の形態で用いるフォトレジスト５はポジ型レジストとする。なお、フォトレジストはポジ型、ネガ型のどちらでもよい。
【００１８】
シリコン基板１をプリベーク後、フォトレジスト５の上面にパターン６ａを形成したレチクル６を位置合わせして、上面からレチクル６を介してフォトレジスト５に紫外線７を照射する。紫外線７を通すレチクル６のパターン６ａ領域の下面に位置するフォトレジス
ト５の領域に含まれる光酸発生剤から酸が発生しこの領域のポリマーがアルカリ水溶液に溶解する特性を有するように変質する。
【００１９】
次に図２（ｄ）に示すように、フォトレジスト５をアルカリ水溶液である現像液（図示せず）によって現像し、図１（ｃ）の工程において紫外線７によって変質したフォトレジスト５の領域を除去して、レジストパターン５ａを形成する。その後、純水にてリンスする。現像方法は特にこれに限らず、浸漬現像、スプレー現像、シャワー現像、パドル現像等どの方法を用いてもよい。現像後、耐エッチング性向上のためにポストベークを行う。
【００２０】
フォトレジスト５は主にポリマーから構成されているので、現像液に対する溶解単位が大きく、現像後のフォトレジストパターン５ａのラインエッジは図２（ｄ）のように表面に比較的深い凹凸５ｂが生じる。
【００２１】
次に図２（ｅ）に示すように、ＲＩＥ（Reactive Ion Etching）法によって、レジストパターン５ａと露出したＳｉＮ膜４の上面からＣＦ4ガスとＯ2の混合ガス８を衝突させ、レジストパターン５ａを保護マスクとして露出したＳｉＮ膜４を異方性エッチングする。
【００２２】
このＲＩＥ法によるエッチングは、ラインエッジに凹凸５ｂが生じているフォトレジストパターン５ａを保護マスクとしているので、エッチングされるＳｉＮ膜４の表面にもフォトレジストパターン５ａと同様に比較的深い凹凸４ｂが生じたＳｉＮ膜４のパターン４ａが形成される。
【００２３】
次に図２（ｆ）に示すように、フォトレジストパターン５ａを剥離する。
【００２４】
更に図３（ｇ）に示すように、ＳｉＮ膜４のパターン４ａと露出したタングステン膜３上にプラズマＣＶＤ法によって更にＳｉＮ膜９を薄く堆積する。図２(ｅ)における工程によってＳｉＮ膜４のパターン４ａのラインエッジには比較的深い凹凸４ｂが生じている。
【００２５】
一般に、凹凸表面上に均等に堆積物を堆積しようとすると、凸部よりも凹部への堆積量が多い。従って、ＳｉＮ膜４のパターン４ａのラインエッジの凹部は凸部よりも膜厚が厚く堆積される。その結果、ＳｉＮ膜４のパターン４ａ上に形成されたＳｉＮ膜９のラインエッジの凹凸９ａは、図２(ｅ)で形成されたＳｉＮ膜４のパターン４ａのラインエッジの凹凸４ｂと比較すると軽減されることになる。
【００２６】
次に図３（ｈ）に示すように、ＣＦ4ガスにＯ2ガスを添加した混合ガスを用いてＣＤＥ（Chemical Dry Etching）法によりＳｉＮ膜４ａ，９を等方性エッチングする。
【００２７】
ここで、ＳｉＮ膜４ａ，９とＣＦ4とＯ2の混合ガスとの反応は以下の通りである。ＣＦ4は、ＣＦ4→Ｃ＋４ＦのようにＣ原子とＦ原子に解離する。プラズマのないところではこのＣ原子とＦ原子は再結合するが、Ｏ2を添加するとＣＯやＣＯ2を生成する（ＣＦ4＋Ｏ2→ＣＯ，ＣＯ2＋ＣＯＦ3）。副生物ＣＯＦ3は、ＣＯＦ3→ＣＯＦ2＋Ｆの反応を経て、基底状態の長寿命のＦ原子が発生する。このＦ原子は、ＳｉＮ膜４ａ，９と、Ｓｉ＋４Ｆ→ＳｉＦ4の反応を起こすので、ＳｉＮ膜４ａ，９をエッチングすることができる。さらに、エッチング生成物ＳｉＦ4はＯ2と反応して（ＳｉＦ4＋Ｏ2→ＳｉxＯy、ｘ及びｙは正の整数である。）、オキシフッ化物ＳｉxＯyが生成される。
【００２８】
このような反応の場合、凹凸表面の凹部のように、負の曲率を有する部分では平坦部に比べエッチング生成物ＳｉＦ4の濃度が高い上、気相物質に対する平衡蒸気圧が低いため、オキシフッ化物ＳｉxＯyの堆積が起こり易い。
【００２９】
従って、凹凸表面の凹部では平坦部と比較してオキシフッ化物ＳｉxＯyの堆積が促進され、エッチング速度が低くなる。
【００３０】
一方、凹凸表面の凸部のように、正の曲率を有する部分では平坦部と比較してオキシフッ化物ＳｉxＯyの堆積が起こり難く、従ってエッチング速度が高くなる。
【００３１】
このように表面が凹凸した膜をエッチングすると、凹部ではエッチングが遅れ、凸部ではエッチングが進むので、凹凸した表面をエッチングすることによって次第に平坦化されていく。
【００３２】
従って、ＳｉＮ膜４ａ，９をＣＤＥ法によって等方性エッチングすることによって、図２(ｅ)の工程によって生じたＳｉＮ膜のパターン４ａのラインエッジの凹凸４ｂが平坦化されて、ラインエッジの凹凸の浅い新たなパターン１０が形成される。
【００３３】
次に図３（ｉ）に示すように、ＳｉＮ膜のパターン１０を保護マスクとしてＮＨ3系混合ガスのＲＩＥ法によってタングステン膜３を異方性エッチングする。図３（ｈ）の工程によってＳｉＮ膜の表面は平坦化されているので、このパターン１０を保護マスクにエッチングしたタングステン膜３ａのラインエッジは凹凸が少ない。このように、ラインエッジラフネスの改善を図ることができる。
【００３４】
（第２の実施の形態）
前述した第１の実施の形態では１層のＳｉＮ膜をマスクとして用いたが、これに限らず２層以上の複数層のマスクを用いてもよい。第２の実施の形態に係る半導体装置の製造方法について図４乃至図６を参照して説明する。
【００３５】
先ず図４(ａ)において、シリコン基板２１を酸素雰囲気で熱処理し、シリコン基板２１上にゲート酸化膜２２を形成する。続けてＣＶＤ法によってゲート酸化膜上にポリシリコン２３を堆積する。更に、ポリシリコン２３上にＴＥＯＳ（Tetra EthOxy Silane）膜２４、ＳｉＮ膜２５を順次堆積する。ＳｉＮ膜２５上にフォトレジストパターン２６を形成する。前述したように、ポリマーから構成されたフォトレジスト２６の分子が大きいため、フォトレジスト２６のラインエッジには比較的深い凹凸２６ａが生じている。
【００３６】
次に図４（ｂ）に示すように、レジストパターン２６を保護マスクとしてＲＩＥ法によって露出したＳｉＮ膜２５を異方性エッチングする。
【００３７】
ラインエッジに比較的深い凹凸２６ａを有しているフォトレジストパターン２６がＳｉＮ膜２５に転写されるため、エッチングされたＳｉＮ膜のパターン２５ａのラインエッジには比較的深い凹凸２５ｂを有している。
【００３８】
そして図４（ｃ）に示すように、レジストパターン２６を剥離した後、ＳｉＮ膜のパターン２５ａと露出したＴＥＯＳ膜２４上にプラズマＣＶＤ法によってＳｉＮ膜２７を薄く堆積する。第１の実施の形態で説明したように、表面に比較的深い凹凸２５ｂを有したＳｉＮ膜上に薄膜を堆積することによって、表面の凹凸２７ａが浅くなる。
【００３９】
次に図５（ｄ）に示すように、ＣＦ4ガスにＯ2ガスを添加した混合ガスを用いてＣＤＥ法によってＳｉＮ膜２５ａ，２７を等方性エッチングする。この工程においても更にラインエッジの凹凸を浅くできるので、ＳｉＮ膜のパターン２８はより平坦化される。
【００４０】
更に図５（ｅ）に示すように、ＳｉＮ膜のパターン２８を保護マスクとしてＣ4Ｆ8系ガスのＲＩＥ法によってＴＥＯＳ膜２４を異方性エッチングする。ＳｉＮ膜のパターン２８
のラインエッジの凹凸２８ａが浅いので、転写されるＴＥＯＳ膜のパターン２４ａのラインエッジも凹凸２４ｂが浅くなる。
【００４１】
そして図５（ｆ）に示すように、不要になったＳｉＮ膜２８のパターンを剥離する。
【００４２】
次に図６（ｇ）に示すように、ＴＥＯＳ膜のパターン２４ａを保護マスクとしてポリシリコン２３をエッチングする。ラインエッジの凹凸２４ｂが浅いＴＥＯＳ膜のパターン２４ａなので、ポリシリコンのパターン２３ａのラインエッジの凹凸２３ｂも浅くなる。
【００４３】
なお、図５（ｆ）の工程を省いてもよい。ＳｉＮ膜２８とＴＥＯＳ膜２４の積層パターンを保護マスクとしてポリシリコン２３のエッチングを行ったとしても同様の効果を得ることができる。
【００４４】
次に図６（ｈ）に示すように、ＴＥＯＳ膜のパターン２４ａを剥離して、ラインエッジの凹凸２３ｂが浅いポリシリコンからなるゲート電極２３ａを形成することができる。
【００４５】
このように本発明の第２の実施の形態においてもポリシリコンパターンのエッジラフネスの問題を少なくすることができる。
【００４６】
なお、前述した本発明の第１の実施の形態の図３（ｇ）及び図３（ｈ）の工程並びに本発明の第２の実施の形態の図４（ｃ）及び図５（ｄ）の工程の変形例として、ＳｉＮ膜のパターン４ａ，２５ａ上にＳｉＮの薄膜９，２７を堆積後、ＣＤＥ法により等方性エッチングする工程を２回以上繰り返すことができる。この場合、ＳｉＮ膜のパターン１０，２８のラインエッジの凹凸を一層平坦にすることができるので、よりラインエッチラフネスの改善が図られる。
【００４７】
なお、ＳｉＮ膜のパターン４ａ，２５ａ上に堆積した薄膜９，２７のエッチング方法はＣＤＥ法に限らず、ウェットエッチング法等の他の等方性エッチング方法を用いてもよい。
【００４８】
また、ＳｉＮ膜のパターン４ａ，２５ａ上に堆積する薄膜はＳｉＮのように同一材料に限らず、エッチングガス又はエッチング液に対して、実質的に同程度のエッチングレートを有した材料の薄膜を堆積してもよい。
【００４９】
また、実施の形態では被エッチング膜をタングステン膜３，ポリシリコン２３、マスクはＳｉＮ膜４，２５を用いて説明したが、当然にこれらの材料に限られることはない。例えば、マスク材は、アモルファスＳｉ、ＳｉＯ2等でもよい。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１の実施の形態に係る半導体装置の製造方法を示した斜視図である。
【図２】本発明の第１の実施の形態に係る半導体装置の製造方法を示した斜視図である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造方法を示した斜視図である。
【図４】本発明の第２の実施の形態に係る半導体装置の製造方法を示した斜視図である。
【図５】本発明の第２の実施の形態に係る半導体装置の製造方法を示した斜視図である。
【図６】本発明の第２の実施の形態に係る半導体装置の製造方法を示した斜視図である。
【図７】従来の半導体装置の製造方法を示した斜視図である。
【図８】従来の半導体装置の製造方法を示した斜視図である。
【符号の説明】
【００５１】
１，２１：シリコン基板
２，２２：ゲート酸化膜
３：タングステン膜
３ａ：タングステン膜のパターン(ゲート電極)
４，９，２５，２７：ＳｉＮ膜
４ａ，１０，２５ａ，２８：ＳｉＮ膜のパターン
５：フォトレジスト
５ａ，２６：フォトレジストのパターン
６：レチクル
６ａ：レチクルのパターン
７：紫外線
８：ＣＦ4／Ｏ2混合ガス
２３：ポリシリコン
２３ａ：ポリシリコンのパターン（ゲート電極）
２４：ＴＥＯＳ膜
【図１】
2005109035.tif 000003
【図２】
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【図３】
2005109035.tif 000005
【図４】
2005109035.tif 000006
【図５】
2005109035.tif 000007
【図６】
2005109035.tif 000008
【図７】
2005109035.tif 000009
【図８】
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