(57)【要約】【課題】  隣り合うバンプ間のショートを防止し、実装時の素子との良好なバンプ−電極間コンタクトを実現可能なフリップチップ実装回路基板およびその製造方法ならびに集積回路装置を提供する。【解決手段】  隣り合うバンプ２２間にソルダーレジスト１６を設ける。ソルダーレジスト１６は、バンプ２２から所定距離離間して形成され、ソルダーレジスト１６には、バンプ２２を離間して包囲する開口１６ａがパターニング形成されている。バンプ２２−ソルダーレジスト１６間の間隔は、パターニングのマスク合わせ精度に基づいて設定される。【選択図】  図２
2005109187.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子チップを搭載するための基板と、
前記基板上に設けられ、前記半導体素子チップの電極が接合される接合部を含む導体パターンと、
前記接合部から離間して設けられ、隣り合う前記接合部を隔てるソルダーレジストと、
を備える、ことを特徴とするフリップチップ実装回路基板。
【請求項２】
前記ソルダーレジストは、隣り合う前記接合部の間隔よりも狭い幅を有する、ことを特徴とする請求項１に記載のフリップチップ実装回路基板。
【請求項３】
前記ソルダーレジストの幅は、隣り合う前記接合部の幅よりも６０μｍ以上小さい、ことを特徴とする請求項２に記載のフリップチップ実装回路基板。
【請求項４】
前記ソルダーレジストは、前記接合部から３０μｍ以上離間している、ことを特徴とする請求項１乃至３のいずれか１項に記載のフリップチップ実装回路基板。
【請求項５】
前記ソルダーレジストは、前記接合部を包囲するように設けられた開口を有する、ことを特徴とする請求項１乃至４のいずれか１項に記載のフリップチップ実装回路基板。
【請求項６】
前記開口は方形に形成されている、ことを特徴とする請求項１乃至５のいずれか１項に記載のフリップチップ実装回路基板。
【請求項７】
前記開口は円形に形成されている、ことを特徴とする請求項１乃至５のいずれか１項に記載のフリップチップ実装回路基板。
【請求項８】
基板と、
前記基板上に設けられた導体パターンと、
前記導体パターンに、その電極が接合された半導体素子チップと、
前記導体パターンと前記電極との接合部から離間して設けられ、隣り合う前記接合部を隔てるソルダーレジストと、
を備える、ことを特徴とする集積回路装置。
【請求項９】
半導体素子チップを搭載するための基板を用意する工程と、
前記基板上に、前記半導体素子チップの電極が接合される接合部を含む導体パターンを形成する工程と、
前記接合部から離間して設けられ、隣り合う前記接合部を隔てるソルダーレジストを形成する工程と、
を備える、ことを特徴とするフリップチップ実装回路基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子チップをフリップチップ実装するためのフリップチップ実装回路基板およびその製造方法ならびに集積回路装置に関する。
【背景技術】
【０００２】
近年、電子機器の小型化の要求に伴い、回路モジュールの高密度実装が望まれている。このため、回路基板については両面配線から多層配線へ、能動素子についても小型化が進んでいる。更に、半導体装置についてもプラスチックモールドからベアチップへと移行し、特に、ベアチップ実装の一手法としてフリップチップ実装が開発されている（特許文献１〜３参照）。
【特許文献１】特開平６−１５１５０６号公報
【特許文献２】特開平８−１８１２３９号公報
【特許文献３】特開２０００−７７４７１号公報
【０００３】
以下、フリップチップ実装を行う従来の回路基板について説明する。図５は、従来の実装回路基板１１０の平面図であり、図６は、図５に示す実装回路基板１１０上に半導体素子チップ１２０をフリップチップ実装した状態の部分断面図である。
【０００４】
図５において、回路基板１１０の基板表面上には導体パターン１１４が形成されている。半導体素子チップ１２０は回路基板１１０の、図５中一点破線で示される領域１１８の上に搭載される。導体パターン１１４は、後述するように、搭載される半導体素子チップ１２０のバンプ用電極１２４とその端部において重なるように形成されている。
【０００５】
回路基板１１０の表面には、ソルダーレジスト１１６が塗布されている。図５および６に示す例では、ソルダーレジスト１１６は、チップの搭載領域１１８を除いてその表面を覆うように形成されている。また、特許文献２には、図７に示すように、ソルダーレジスト１１６を、導体パターン１１４の接合部分１１４ａを除く回路基板１１０のほぼ全体を覆うように形成した構造が教示されている。
【０００６】
フリップチップ実装は、以下のように行われる。まず、半導体素子チップ１２０が、位置合わせされて回路基板１１０上に載置される。ここで、載置される半導体素子チップ１２０のバンプ用電極１２４上には、予めマスクを使って半田バンプ１２２が印刷されており、図６に示すように、半導体素子チップ１２０のバンプ１２２と、回路基板１１０上の導体パターン１１４の接合部分１１４ａと、が重なるように位置合わせされる。
【０００７】
その後、半導体素子チップ１２０を回路基板１１０上に載置した状態で、リフロー処理等によりバンプ１２２を溶融させて、半導体素子チップ１２０と回路基板１１０とを機械的、電気的に接続する。次いで、半導体素子チップ１２０と回路基板１１０との隙間にアンダーフィルレジン１２６を注入し、その後硬化させる。以上で、フリップチップ実装が完了する。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記フリップチップ実装では、接続用のワイヤ等を必要としないため、装置の小型化が可能である。しかし、最近では、製品の小型化は一層進行し、バンプ間の間隔が３００μｍ以下のものが必要とされている。このような場合、上記した図５〜７に示す従来のフリップチップ構造では、さらなる小型化を進める上で問題がある。
【０００９】
例えば、図６に示すように、ソルダーレジスト１１６をバンプ１２２間に形成しない構造では、バンプ１２２間の間隔を３００μｍ以下とすると、熱衝撃等の信頼性試験後にショート不良が多発する。このようなショート不良はバンプ１２２の拡散によると考えられ、バンプ１２２間にソルダーレジスト１１６は形成されていないために、拡散によりバンプ１２２間がショートしやすいと考えられる。
【００１０】
また、図７に示すように、ソルダーレジスト１１６を導体パターン１１４およびバンプ１２２間をほぼ完全に覆うように形成した場合には、マスク合わせ精度の問題で、パターニングの際に、導体パターン１１４のバンプ１２２との接合部分上にソルダーレジスト１１６が残ってしまいやすく、導体パターン１１４とバンプ１２２とのコンタクト不良が発生しやすくなる。これは、小型化（数百ミクロン以下の微細化、特に、導体パターン１１４の電極幅が５０〜８０μｍ程度）の進行とともに更に顕著となる。
【００１１】
このように、従来のフリップチップ実装構造では、ソルダーレジストが隣り合うバンプ間に形成されていないか、または、ソルダーレジストが隣り合うバンプ間をほぼ完全に覆うように形成されているため、ショート不良あるいはコンタクト不良が発生しやすく、このため、高い実装効率（歩留まり）および製品の信頼性が得られないおそれがあった。
【００１２】
上記事情を鑑みて、本発明は、高い歩留まりおよび信頼性を維持しつつ、小型化の可能なフリップチップ実装回路基板およびその製造方法ならびに集積回路装置を提供することを目的とする。
また、本発明は、隣り合うバンプ間のショートを防止し、実装時の素子との良好なバンプ−電極間コンタクトを実現可能なフリップチップ実装回路基板およびその製造方法ならびに集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するため、本発明の第１の観点にかかるフリップチップ実装回路基板は、
半導体素子チップを搭載するための基板と、
前記基板上に設けられ、前記半導体素子チップの電極が接合される接合部を含む導体パターンと、
前記接合部から離間して設けられ、隣り合う前記接合部を隔てるソルダーレジストと、
を備える。
【００１４】
上記構成によれば、隣り合う接合部（バンプ）間におけるバンプ金属の拡散等は防止、低減され、したがって、バンプ間ショートの発生は抑制される。また、接合部間を隔てるソルダーレジストは、接合部から所定距離離間して設けられており、ソルダーレジストのパターニングの際のマスク合わせ精度（位置ずれ）に基づくバンプ接続不良（実装不良）は防止される。したがって、小型化の進行により接合部（バンプ）間間隔が微細となっても、高い歩留まりおよび信頼性での製品生産（実装）が可能となる。
【００１５】
上記構成において、前記ソルダーレジストは、隣り合う前記接合部の間隔よりも狭い幅を有することが好ましい。
【００１６】
上記構成において、前記ソルダーレジストの幅は、例えば、隣り合う前記接合部との接合部分の幅よりも６０μｍ以上小さい。
【００１７】
上記構成において、前記ソルダーレジストは、前記接合部から３０μｍ以上離間している。
【００１８】
上記構成において、前記ソルダーレジストは、前記接合部を包囲するように設けられた開口を有することが好ましい。
例えば、前記開口は方形に形成されている。
また、例えば、前記開口は円形に形成されている。
【００１９】
上記目的を達成するため、本発明の第２の観点にかかる集積回路装置は、
基板と、
前記基板上に設けられた導体パターンと、
前記導体パターンに、その電極が接合された半導体素子チップと、
前記導体パターンと前記電極との接合部から離間して設けられ、隣り合う前記接合部を隔てるソルダーレジストと、
を備える。
【００２０】
上記目的を達成するため、本発明の第３の観点にかかるフリップチップ実装回路基板の製造方法は、
半導体素子チップを搭載するための基板を用意する工程と、
前記基板上に、前記半導体素子チップの電極が接合される接合部を含む導体パターンを形成する工程と、
前記接合部から離間して設けられ、隣り合う前記接合部を隔てるソルダーレジストを形成する工程と、
を備える。
【発明の効果】
【００２１】
本発明によれば、高い歩留まりおよび信頼性を維持しつつ、小型化の可能なフリップチップ実装回路基板およびその製造方法ならびに集積回路装置が提供される。
また、本発明によれば、隣り合うバンプ間のショートを防止し、実装時の素子との良好なバンプ−電極間コンタクトを実現可能なフリップチップ実装回路基板およびその製造方法ならびに集積回路装置が提供される。
【発明を実施するための最良の形態】
【００２２】
本発明の実施の形態に係るフリップチップ実装回路基板およびその製造方法ならびに集積回路装置について、以下図面を参照して詳細に説明する。
図１および２は、本発明の実施の形態にかかるフリップチップ実装用の回路基板の構成を示す図である。図１は回路基板の平面図を示し、図２は半導体素子チップが搭載された状態の回路基板（集積回路装置）のＡ−Ａ線断面を示す。なお、図１および２には、半導体素子チップの実装領域およびその周辺の構成を示す。
【００２３】
図１に示すように、本実施の形態にかかるフリップチップ実装用の回路基板１０は、基板１２と、導体パターン１４と、ソルダーレジスト１６と、を含んで構成される。
【００２４】
基板１２は、例えば、プリント配線基板から構成される。
【００２５】
導体パターン１４は、例えば、銅から構成され、基板１２の表面にエッチング等により所定パターンで形成されている。導体パターン１４の端部は、半導体素子チップの搭載領域１８（図１の一点破線で囲まれた領域）の内側に露出し、後述する半導体素子チップに設けられたバンプと重なるように設けられている。図１に示す例では、導体パターン１４は、その端部の接合部分１４ａにおいて、後述する半導体素子チップ２０のバンプ２２に接合される。
【００２６】
ソルダーレジスト１６は、半導体素子チップ２０の搭載領域１８を含む、基板１２のほぼ表面全体を覆うように形成されている。ソルダーレジスト１６には、その内部に導体パターン１４の接合部分１４ａが露出する開口１６ａが形成されている。
【００２７】
上記のように導体パターン１４、ソルダーレジスト１６等が形成された回路基板１０上に、図２に示すように、半導体素子チップ２０が搭載される。搭載される半導体素子チップ２０には、金等から構成されるバンプ２２が、アルミニウム等から構成されるバンプ用電極２４の上に印刷、メッキ、蒸着等により形成されている。例えば、バンプ２２は、図３に示すように、所定の半径を有する球状に設けられ、バンプ用電極２４に対応した所定の幅で配置されている。
【００２８】
図２に示すように、半導体素子チップ２０は、バンプ２２がソルダーレジスト１６の開口１６ａ内に入るように搭載される。バンプ２２は、半導体素子チップ２０のバンプ用電極２４と、導体パターン１４と、に半田付けにより接合されており、これらを互いに電気的に接続している。
【００２９】
半導体素子チップ２０と回路基板１０との間は、バンプ２２により支承されているが、さらにその間隙はアンダーフィルレジン２６で樹脂封止されている。アンダーフィルレジン２６により、半導体素子チップ２０と回路基板１０とは、確実に固定されている。
【００３０】
本実施の形態では、図２に示されるように、隣り合うバンプ２２の間には、その双方から所定距離離間して、ソルダーレジスト１６が設けられている。ソルダーレジスト１６とバンプ２２との距離ａ１、ａ２は、後述するようにソルダーレジスト１６のパターニング時のマスク合わせ精度によって決定されるが、好ましくは、３０μｍ以上である。
なお、本明細書において、「隣り合う」とは、最も相対距離の短いものの配置をいう。
【００３１】
また、ソルダーレジスト１６の幅ｂは、隣り合うバンプ２２間の距離ｃよりも、好ましくは、６０μｍ以上小さく設定されている。すなわち、バンプ２２間の距離ｃと、ソルダーレジスト１６の幅ｂと、の差（＝ａ１＋ａ２）は、好ましくは、６０μｍ以上に設定されている。
また、別の言い方をすれば、ソルダーレジスト１６の開口１６ａの幅ｄは、バンプ２２の最大幅ｅよりも、好ましくは、６０μｍ以上大きく設定されている。
【００３２】
以下、本実施の形態にかかるフリップチップ用回路基板１０の製造方法およびこれを用いたフリップチップ実装方法について説明する。なお、同一の結果物が得られるのであれば、以下に示す例に限られない。
【００３３】
まず、基板１２を用意し、基板１２上に銅等の導体膜を形成し、これを所定形状にパターニングして導体パターン１４を形成する。次いで、さらに基板１２上にソルダーレジスト１６を形成し、パターニングにより、上記のような設計値で開口１６ａを形成する。これにより、本実施の形態にかかるフリップチップ実装回路基板１０が形成される。
【００３４】
実装の際には、この回路基板１０上に、半導体素子チップ２０を、印刷されたバンプ２２が開口１６ａ内に露出する導体パターン１４と接触するように位置合わせして載置する。この状態でリフロー処理等の熱処理を施し、バンプ２２を溶融させて、半導体素子チップ２０と導体パターン１４とが機械的かつ電気的に接続される。
【００３５】
その後、さらに、傾けたホットプレート上で半導体素子チップ２０と回路基板１０との間にアンダーフィルレジン２６を注入し、次いでホットプレートから外して硬化させる。これにより、半導体素子チップ２０は回路基板１０上に確実に固定される。以上のようにして、半導体素子チップ２０は、回路基板１０上にフリップチップ実装される。
【００３６】
本実施の形態によれば、以下のような効果が得られる。
まず、ソルダーレジスト１６が、図２に示すように、隣り合うバンプ２２間を隔てるように設けられている。バンプ２２間の間隔が３００μｍ以下まで微細化し、ソルダーレジスト１６をバンプ２２間に設けない場合には、ショート不良が多発する。しかし、かかる場合と比較して、バンプ２２間にソルダーレジスト１６を設ける本実施の形態では、バンプ２２の拡散が抑制されるなど、バンプ２２間ショートの抑制、低減が可能となる。
【００３７】
また、ソルダーレジスト１６は、バンプ２２から所定距離、例えば、３０μｍ以上離間するように形成されている。この距離は、ソルダーレジスト１６のパターニング時のマスク合わせ精度による位置ずれを考慮して設定されている。すなわち、本例では、ソルダーレジスト１６のパターニングの際に、導体パターン１４に対して３０μｍ程度位置ずれが発生することを考慮して、バンプ２２から３０μｍ以上のマージンを見てソルダーレジスト１６を形成している。
【００３８】
このようにマスク合わせ精度を考慮して開口１６ａを形成することにより、ソルダーレジスト１６がバンプ２２と重なって形成されることによる、バンプ２２と導体パターン１４との間の接続不良は防止される。したがって、実装不良の低減が可能となる。
このように、本実施の形態によれば、バンプ２２間ショートおよびバンプ２２接続不良の低減が可能であり、したがって、歩留まり、信頼性の向上が可能となる。
【００３９】
さらに、バンプ２２の外径よりも所定程度大きい開口１６ａをソルダーレジスト１６に設けることから、実装時にバンプ２２が開口１６ａ内に導かれやすく、これにより実装効率が向上される。
【００４０】
なお、本発明は、上記実施の形態に限られず、種々の変形、応用が可能である。
【００４１】
上記実施の形態では、導体パターン１４を直接バンプ２２と接合するものとした。しかし、導体パターン１４と電気的に接続された接続電極層を設けてこれにバンプ２２を接合させるようにしてもよい。
【００４２】
上記実施の形態では、ソルダーレジスト１６には方形の開口１６ａを形成するものとした。しかし、開口１６ａの形状は、これに限られず、他の多角形でもよく、図４に示すように、円形であってもよい。開口１６ａを円形に形成した場合、実装されるバンプ２２は通常球状であるので、より開口１６ａ内に導かれやすく、実装効率の向上が図れる。この場合、バンプ２２が千鳥状に配置されている半導体素子チップ２０の実装に特に効果的である。
【００４３】
上記実施の形態では、ソルダーレジスト１６をバンプ２２から３０μｍ以上離間させる構成とした。しかし、その距離（マージン）はマスク合わせ精度によって決定され、より高い精度でのパターニングが可能であれば、距離をより小さくしてもよい。
【００４４】
また、上記実施の形態では、実装時のバンプ２２幅ｅを基準として設定したが、バンプ２２の幅はリフロー処理の前後で変化するものであるので、実装前のバンプ２２の幅、例えば、球状であればその直径を基準としてもよい。
さらに、バンプ２２ではなく、導体パターン１４の幅、特に、隣り合う接合部分１４ａの幅に基づいて離間距離を決定してもよい。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施の形態にかかるフリップチップ実装回路基板の平面図である。
【図２】図１に示すフリップチップ実装回路基板の断面図である。
【図３】本発明の実施の形態にかかるフリップチップ実装回路基板に搭載される半導体素子チップを示す図である。
【図４】本発明の実施の形態にかかるフリップチップ実装回路基板の変形例を示す図である。
【図５】従来のフリップチップ実装回路基板の平面図である。
【図６】従来のフリップチップ実装回路基板の断面図である。
【図７】従来のフリップチップ実装回路基板の断面図である。
【符号の説明】
【００４６】
１０  回路基板
１２  基板
１４  導体パターン
１６  ソルダーレジスト
１６ａ  開口
２０  半導体素子チップ
２２  バンプ
２６  アンダーフィルレジン
【図１】
2005109187.tif 000003
【図２】
2005109187.tif 000004
【図３】
2005109187.tif 000005
【図４】
2005109187.tif 000006
【図５】
2005109187.tif 000007
【図６】
2005109187.tif 000008
【図７】
2005109187.tif 000009