(57)【要約】      （修正有）【課題】高耐圧トランジスタの耐圧を向上させるとともに、低コスト化を図ることが可能な不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】第1導電型の半導体基板上に、第1のゲート絶縁膜２ａの上の第1のゲート電極３ａ／４ａ／５ａ／６ａと、第1の拡散層７ａと、この上の第1の拡散層絶縁膜８ａを備える情報記憶素子と、第２のゲート絶縁膜２ｂの上の第２のゲート電極３ｂ／４ｂ／５ｂ／６ｂと、第２の拡散層７ｂと、この上の第２の拡散層絶縁膜８ｂを備える情報演算素子と、第１のゲート絶縁膜２ａ及び第２のゲート絶縁膜２ｂより厚い第３のゲート絶縁膜２ｃの上の第３のゲート電極３ｃ／４ｃ／５ｃ／６ｃと、第３の拡散層７ｃと、この上の第３の拡散層絶縁膜８ｃを備える信号電位生成素子を備え、第3の拡散層絶縁膜８ｃは、第3のゲート絶縁膜２ｃより薄く且つ第1の拡散層絶縁膜８ａ及び／又は第2の拡散層絶縁膜８ｂと実質的に同じ膜厚とする。【選択図】図１
2005136038.tif 000002
【特許請求の範囲】
【請求項１】
第1導電型の半導体基板と、
前記半導体基板上の所定領域に、第1のゲート絶縁膜を介して形成された第1のゲート電極と、前記半導体基板に、前記第1のゲート絶縁膜下の領域を挟むように形成された第2導電型の第1の拡散層と、前記第1の拡散層上に形成された第1の拡散層絶縁膜を備える情報記憶素子と、
前記半導体基板上の所定領域に、第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記半導体基板に、前記第２のゲート絶縁膜下の領域を挟むように形成された第2導電型の第２の拡散層と、前記第２の拡散層上に形成された第２の拡散層絶縁膜を備える情報演算素子と、
前記半導体基板上の所定領域に、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜より厚い第３のゲート絶縁膜を介して形成された第３のゲート電極と、前記半導体基板に、前記第３のゲート絶縁膜下の領域を挟むように形成された第2導電型の第３の拡散層と、前記第３の拡散層上に形成された第３の拡散層絶縁膜を備える信号電位生成素子を備え、
前記第3の拡散層絶縁膜は、前記第3のゲート絶縁膜より薄く、且つ前記第1の拡散層絶縁膜及び／又は前記第2の拡散層絶縁膜と実質的に同じ膜厚であることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記情報演算素子は、電源電位を駆動する低電圧動作型ＦＥＴ素子であり、前記信号電位生成素子は、基準信号電位より高電位である情報記憶動作用入力電位を駆動する高電圧動作型ＦＥＴ素子であることを特徴とする請求項1記載の不揮発性半導体記憶装置。
【請求項３】
前記第１の拡散層及び前記第2の拡散層は、第1のイオン種を含み、前記第３の拡散層は、第2のイオン種を含み、前記第２の拡散層と、前記第３の拡散層のコンタクト接続領域は、第３のイオン種を含むことを特徴とする請求項1又は２記載の不揮発性半導体記憶装置。
【請求項４】
前記第1の拡散層及び／又は前記第2の拡散層は、少なくとも第1のイオン種とともに、前記第３の拡散層に含まれるイオン種で、前記第1のイオン種とは異なる第2のイオン種を含むことを特徴とする請求項1乃至３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
前記第１のイオン種は、前記第２のイオン種より原子質量が大きいことを特徴とする請求項３又は４記載の不揮発性半導体記憶装置。
【請求項６】
前記第１の拡散層及び／又は前記第2の拡散層における前記第１のイオン種濃度は、前記第３の拡散層における前記第２のイオン種濃度より高いことを特徴とする請求項３乃至５のいずれかに記載の不揮発性半導体記憶装置。
【請求項７】
前記第２の拡散層表面に、夫々ゲート絶縁膜下の領域と隣接することなく、第３のイオン種が注入された高濃度領域が形成されていることを特徴とする請求項３乃至６のいずれかに記載の不揮発性半導体記憶装置。
【請求項８】
前記第３の拡散層表面に、夫々ゲート絶縁膜下の領域と隣接することなく、第３のイオン種が注入された高濃度領域が形成されていることを特徴とする請求項３乃至７のいずれかに記載の不揮発性半導体記憶装置。
【請求項９】
前記第３のイオン種は、前記第２のイオン種より原子質量が大きいことを特徴とする請求項３乃至８のいずれかに記載の不揮発性半導体記憶装置。
【請求項１０】
第１導電型の半導体基板上の情報記憶素子形成領域に第１の絶縁膜を、情報演算素子形成領域に第２の絶縁膜を、信号電位生成素子形成領域に前記第１の絶縁膜及び前記第２の絶縁膜より厚い第３の絶縁膜を形成する工程と、
全面にゲート電極材を積層、パターニングし、前記第１の絶縁膜上に第１のゲート電極、前記第２の絶縁膜上に第２のゲート電極、前記第３の絶縁膜上に第３のゲート電極を形成する工程と、
全面にマスクレスで第１のイオン種を注入し、前記情報記憶素子形成領域に第1の拡散層を、前記情報演算素子形成領域に第2の拡散層を形成する工程と、
少なくとも露出した前記第３の絶縁膜を除去し、前記第3の絶縁膜より薄く、前記第1の拡散層上に形成された第１の拡散層絶縁膜及び前記第2の拡散層上に形成された第２の拡散層絶縁膜と実質的に同じ膜厚の第３の拡散層絶縁膜を形成する工程と、
全面にマスクレスで第２のイオン種を注入し、前記情報記憶素子形成領域に第１の拡散層を、前記情報演算素子形成領域に第２の拡散層を、前記信号電位生成素子形成領域に第３の拡散層を形成する工程を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１１】
前記第１のイオン種は、前記第２のイオン種より原子質量が大きいことを特徴とする請求項１０記載の不揮発性半導体記憶装置の製造方法。
【請求項１２】
前記第１の拡散層及び／又は前記第2の拡散層における前記第１のイオン種濃度は、前記第２のイオン種濃度より高いことを特徴とする請求項１０又は１１に記載の不揮発性半導体記憶装置の製造方法。
【請求項１３】
前記第１乃至第３のゲート電極側壁に絶縁膜を形成する工程と、
前記情報演算素子形成領域に、第３のイオン種を注入し、前記第２の拡散層に高濃度領域を形成する工程を備えることを特徴とする請求項１０乃至１２のいずれかに記載の不揮発性半導体記憶装置の製造方法。
【請求項１４】
前記信号電位生成素子形成領域に、第３のイオン種を注入し、前記第３の拡散層に高濃度領域を形成する工程を備えることを特徴とする請求項１０乃至１３のいずれかに記載の不揮発性半導体記憶装置の製造方法。
【請求項１５】
前記第３のイオン種は、前記第２のイオン種より原子質量が大きいことを特徴とする請求項１３又は１４記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、モバイル機器やインターネット家電の発展に伴い、携帯可能で電源を切っても情報が消えないシリコンメモリカードが急速に普及している。このようなシリコンメモリカードに用いられる不揮発性半導体メモリは、従来の磁気媒体と異なり、電気的にデータの書き換えが可能で、大容量化、低コスト化が可能である。
【０００３】
その中で、フラッシュメモリは、情報のリセットを数Ｋｂｙｔｅ程度の固まり単位（通常セクタ或いはブロックと呼ばれる）で一括に行うことが可能である。このようなフラッシュメモリのアレイ構成として、ＮＯＲ型、ＮＡＮＤ型が挙げられるが、通常メモリカードのような大容量のデータ格納には、ＮＡＮＤ型が用いられている（例えば特許文献１参照）。
【０００４】
このようなＮＡＮＤ型フラッシュメモリのセルアレイ部の平面図を図１４に、図１４のＡ−Ａ’断面図を図１５に示す。ｐ型半導体基板に、複数の素子領域１０１が形成され、素子分離領域１０２により分離されている。素子領域１０１には、複数個のメモリセルとその両端に配置される選択トランジスタが、ソース及びドレインとなるｎ型拡散層１０３を共有して、直列に接続されてＮＡＮＤ列を構成している。メモリセルは、素子分離領域１０２上で電荷蓄積層１０４が分離されることにより、各ＮＡＮＤ列に分離されている。これらはゲート絶縁膜上１０５に、電荷蓄積層１０４、ゲート間絶縁膜１０６、制御ゲート１０７、ゲートキャップ膜１０８からなる積層ゲート構造を有している。そして、選択トランジスタの電荷蓄積層１０４或いは電荷蓄積層１０４と制御ゲート１０７は、ゲート信号線（図示せず）に接続され、そのドレイン或いはソースとなるｎ型拡散層１０３は、各積層ゲートを被覆する層間絶縁膜１０９に形成されたビット線コンタクト１１０を介して、ビット線１１１に接続され、他方は共通ソース線コンタクト１１２を介して共通ソース線１１３に接続されている。
【０００５】
このような構造のフラッシュメモリにおいて、ゲート電極と半導体間の極薄ゲート絶縁膜間で、トンネル現象或いはホットエレクトロン現象を用いて、電荷の授受を行うことにより、データの書き換えが行われる。例えば、電荷蓄積層に電子が過剰に注入された場合には、制御ゲート下のＭＯＳＦＥＴのしきい電圧が、電子が注入されていない中性状態に比べて正の高い値となり、電荷蓄積層から過剰に電子が放出される（或いは電荷蓄積層に過剰に正孔が注入される）場合には、しきい電圧が中性状態に比べて低い負の値となる。
【０００６】
仮に、電荷蓄積層に電子注入を行った状態を、‘０’状態とし、電子放出を行った状態を‘１’状態と定義すると、‘０’状態のしきい電圧（正）と、‘１’状態のしきい電圧（負）の中間電位（例えば、０Ｖ）を制御ゲートに印加し、中間電位（Ｖｃｃ：例えば３Ｖ）をビット線に印加し、０Ｖを共通ソース線に印加すれば、セルのしきい電圧が０Ｖよりも高い‘０’状態であれば、ビット線とソース線間にセル電流が流れず、０Ｖより低い‘１’状態であれば、セル電流が流れるため、セルの‘０’、‘１’状態を判別することができる。
【０００７】
フラッシュメモリでは、このような‘０’、‘１’状態を１ｂｉｔ情報と認識させることにより情報記憶を行う。そして、メモリセルを‘１’状態に変える動作を書き込み、‘０’状態に変える動作を消去、‘０’状態と‘１’状態を判別する動作を読み出しという。
【０００８】
トンネル現象を用いて電荷の授受を行う場合、情報書き込みは以下のように行われる。尚、ホットエレクトロン現象を用いる場合でも基本的には同様である。すなわち、制御ゲートに選択信号を入力し、ビット線に情報信号を入力して、信号入力するセルを選択する。一般的には、選択信号として１０Ｖ以上の高電圧（Ｖｐｐ）を印加し、情報信号としては、基準電位（Ｖｓｓ：例えば０Ｖ）を入力すると、電荷蓄積層と半導体基板間に高電界が発生し、半導体基板表面に形成されている反転電子が電荷蓄積層に注入される。これは極薄ゲート絶縁膜間に高電界が印加されることによりＦＮトンネリング現象が発生し、反転電子が半導体基板から電荷蓄積層に注入されるためである。一方、情報信号として電源電位（例えば３Ｖ）を入力すると、電荷蓄積層と半導体基板間の電界が弱まり、ＦＮトンネリング現象が発生せず、電荷は注入されない。すなわち、同一制御ゲートに連なるメモリセル群の中で、電荷を注入するセルと注入しないセルを選択することが可能となる。
【０００９】
反対に、情報消去は、制御ゲートと半導体基板に印加される電位関係を、情報書き込みのときと逆にすればよい。すなわち、制御ゲートに基準電位（Ｖｓｓ）を印加し、半導体基板に高電圧（Ｖｐｐ）を印加して、電荷蓄積層と半導体基板間のゲート絶縁膜に印加される電界の向きを書き込み状態と反対にすることにより、電荷蓄積層に蓄積されている電子が、ゲート絶縁膜を介して、ＦＮトンネリングによって半導体基板に放出される。
【００１０】
このようなメモリセルを駆動させる中間電位（Ｖｃｃ）や高電圧（Ｖｐｐ）は、夫々メモリセルアレイの外側に配置した周辺トランジスタにより制御、印加される。中間電位（Ｖｃｃ）を印加する低電圧駆動用トランジスタ（以下、Ｖｃｃトランジスタ）は、メモリセルと同等かそれ以下の膜厚のゲート絶縁膜を備えるものであり、拡散層に印加される電界はメモリセルより低い。一方、高電圧（Ｖｐｐ）を印加する高電圧駆動用（高耐圧）トランジスタ（以下、Ｖｐｐトランジスタ）は、メモリセルよりはるかに厚いゲート絶縁膜を備えるＶｐｐ構造を有している。
【００１１】
図１６に、一般的なメモリセル、Ｖｃｃトランジスタ、Ｖｐｐトランジスタの断面構造図を示す。メモリセルは、ｐ型半導体基板２０１ａ上に形成されたゲート絶縁膜２０２ａ上に、積層、パターニングされた電荷蓄積層２０３ａ、絶縁層２０４ａ、制御ゲート２０５ａ、ゲートキャップ膜２０６ａからなる積層ゲートが形成されており、積層ゲート下領域を挟むようにｎ型拡散層２０７ａが形成されている。そして、これらは層間絶縁膜２０９ａで覆われている。
【００１２】
Ｖｃｃトランジスタは、メモリセルと同様に、ｐ型半導体基板２０１ｂ上に形成されたゲート絶縁膜２０２ｂ上に、積層、パターニングされた電荷蓄積層２０３ｂ、絶縁層２０４ｂ、制御ゲート２０５ｂ、ゲートキャップ膜２０６ｂからなる積層ゲートが形成されており、積層ゲート下領域を挟むようにｎ型拡散層２０７ｂが形成されている。これらは層間絶縁膜２０９ｂで覆われ、拡散層上にはコンタクトホール２１０ｂが形成されている。
【００１３】
Ｖｐｐトランジスタは、ｐ型半導体基板２０１ｃ上に形成された厚いゲート絶縁膜２０２ｃ上に、積層、パターニングされた電荷蓄積層２０３ｃ、絶縁層２０４ｃ、制御ゲート２０５ｃ、ゲートキャップ膜２０６ｃからなる積層ゲートが形成されており、積層ゲート下領域を挟むようにソース、ドレイン領域となるｎ型拡散層２０７ｃが形成されている。これらは層間絶縁膜２０９ｃで覆われ、拡散層上にはコンタクトホール２１０ｃが形成されている。
【００１４】
このようなＶｐｐトランジスタにおいて、拡散層の不純物濃度は、メモリセルやＶｃｃトランジスタに比べて一桁近く低く設定されている。これは、ＰＮ接合の接合耐圧が、Ｐ領域及びＮ領域の不純物濃度が高くなると低下するためである。また、拡散層上の絶縁膜厚は、メモリセルやＶｃｃトランジスタに比べて数十ｎｍ程度厚くなっている。従って、上述のような低濃度の拡散層を形成するためには、このような厚い拡散層絶縁膜を通過させる高加速電圧を用いたイオン注入により不純物を注入する必要がある。
【特許文献１】特開２００２−５７２３０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
このように、Ｖｐｐトランジスタの拡散層形成条件は、メモリセルやＶｃｃトランジスタと大きく異なっており、同時に拡散層を形成することは困難である。すなわち、全面マスクレスで、メモリセルやＶｃｃトランジスタの拡散層形成条件で、不純物を注入しても、厚い拡散層絶縁膜を通過させることができない。反対に、Ｖｐｐトランジスタの拡散層形成条件でメモリセルやＶｃｃトランジスタの拡散層を形成すると、メモリセルのゲート端に高加速で不純物が注入されるため、実効ゲート長が短くなり、いわゆる短チャネル効果によるしきい電圧低下、オフ特性劣化などを引き起こしてしまう。従って、拡散層形成工程を共通化して低コスト化を図ることが困難であるという問題があった。
【００１６】
また、高加速電圧イオン注入により、横方向の不純物散乱が生じるため、実効ゲート長を短くし、Ｖｐｐトランジスタのパンチスルー耐圧やドレイン耐圧の劣化を生じてしまうという問題があった。
【００１７】
そこで、本発明は、従来の問題を取り除き、Ｖｐｐトランジスタの耐圧を向上させるとともに、低コスト化を図ることが可能な不揮発性半導体記憶装置及びその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１８】
本発明の一態様によれば、第1導電型の半導体基板と、前記半導体基板上の所定領域に、第1のゲート絶縁膜を介して形成された第1のゲート電極と、前記半導体基板に、前記第1のゲート絶縁膜下の領域を挟むように形成された第2導電型の第1の拡散層と、前記第1の拡散層上に形成された第1の拡散層絶縁膜を備える情報記憶素子と、前記半導体基板上の所定領域に、第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記半導体基板に、前記第２のゲート絶縁膜下の領域を挟むように形成された第2導電型の第２の拡散層と、前記第２の拡散層上に形成された第２の拡散層絶縁膜を備える情報演算素子と、前記半導体基板上の所定領域に、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜より厚い第３のゲート絶縁膜を介して形成された第３のゲート電極と、前記半導体基板に、前記第３のゲート絶縁膜下の領域を挟むように形成された第2導電型の第３の拡散層と、前記第３の拡散層上に形成された第３の拡散層絶縁膜を備える信号電位生成素子を備え、前記第3の拡散層絶縁膜は、前記第3のゲート絶縁膜より薄く、且つ前記第1の拡散層絶縁膜及び／又は前記第2の拡散層絶縁膜と実質的に同じ膜厚であることを特徴とする不揮発性半導体記憶装置が提供される。
【００１９】
本発明の一態様によれば、第１導電型の半導体基板上の情報記憶素子形成領域に第１の絶縁膜を、情報演算素子形成領域に第２の絶縁膜を、信号電位生成素子形成領域に前記第１の絶縁膜及び前記第２の絶縁膜より厚い第３の絶縁膜を形成する工程と、全面にゲート電極材を積層、パターニングし、前記第１の絶縁膜上に第１のゲート電極、前記第２の絶縁膜上に第２のゲート電極、前記第３の絶縁膜上に第３のゲート電極を形成する工程と、全面にマスクレスで第１のイオン種を注入し、前記情報記憶素子形成領域に第1の拡散層を、前記情報演算素子形成領域に第2の拡散層を形成する工程と、少なくとも露出した前記第３の絶縁膜を除去し、前記第3の絶縁膜より薄く、前記第1の拡散層上に形成された第１の拡散層絶縁膜及び前記第2の拡散層上に形成された第２の拡散層絶縁膜と実質的に同じ膜厚の第３の拡散層絶縁膜を形成する工程と、全面にマスクレスで第２のイオン種を注入し、前記情報記憶素子形成領域に第１の拡散層を、前記情報演算素子形成領域に第２の拡散層を、前記信号電位生成素子形成領域に第３の拡散層を形成する工程を備えることを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【００２０】
本発明の一実施態様によれば、高耐圧トランジスタの耐圧を向上させるとともに、低コスト化を図ることが可能な不揮発性半導体記憶装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２１】
以下本発明の実施形態について、図を参照して説明する。
【００２２】
（実施形態１）
図１に、本実施形態におけるＮＡＮＤ型フラッシュメモリのゲート垂直方向の断面図を示す。ここで、メモリセルを同図（ａ）に、周辺トランジスタにおけるＶｃｃトランジスタを同図（ｂ）に、Ｖｐｐトランジスタを同図（ｃ）に示し、以下各図面において同様に示す。
【００２３】
図１（ａ）に示すメモリセルにおいて、ｐ型シリコン基板に形成されたｐウエル１ａ上に、ゲート絶縁膜２ａを介して積層構造のゲート電極３ａ／４ａ／５ａ／６ａが形成されている。ゲート絶縁膜２ａは、基板表面のチャネルの形成される領域全面に、ＦＮトンネル電流が流れる１０ｎｍ以下の膜厚（例えば１０ｎｍ）で形成されている。ゲート電極は、多結晶シリコンからなる電荷蓄積層３ａ、ゲート間絶縁膜４ａ、制御ゲート５ａ、窒化シリコン膜などからなるゲートキャップ膜６ａが順次積層され、側端部が揃うように自己整合的に垂直加工されている。
【００２４】
そして、ｐウエル１ａのゲート電極下領域を挟んで、チャネル領域のボロン等ｐ型不純物と逆の極性のヒ素等ｎ型不純物が注入される拡散層７ａが形成されており、拡散層７ａ表面には、拡散層絶縁膜８ａが形成されている。この拡散層絶縁膜８ａは、ゲート絶縁膜４ａより僅かに薄い程度の厚さ（例えば５ｎｍ）である。
【００２５】
図１（ｂ）に示すＶｃｃトランジスタにおいて、ｐ型シリコン基板に形成されたｐウエル１ｂ上に、ゲート絶縁膜２ｂを介して積層構造のゲート電極３ｂ／４ｂ／５ｂ／６ｂが形成されている。ゲート絶縁膜２ｂは、基板表面のチャネルの形成される領域全面に、低電圧駆動が可能な１０ｎｍ以下の膜厚（例えば１０ｎｍ）で形成されている。ゲート電極は、メモリセルと同様の積層ゲート構造であり、電荷蓄積層３ｂ、ゲート間絶縁膜４ｂ、制御ゲート５ｂ、ゲートキャップ膜６ｂが順次積層されているが、電荷蓄積層３ｂと制御ゲート５ｂは接続され（図示せず）、電荷蓄積層３ｂの電位を制御することができる。
【００２６】
メモリセルと同様に、ｐウエル１ｂのゲート電極下領域を挟んで、チャネル領域のボロン等ｐ型不純物と逆の極性のヒ素等ｎ型不純物が注入される拡散層７ｂが形成されており、拡散層７ｂ表面には、拡散層絶縁膜８ｂが形成されている。この拡散層絶縁膜８ｂは、ゲート絶縁膜４ｂより僅かに薄い程度の厚さ（例えば５ｎｍ）である。
【００２７】
図１（ｃ）に示すＶｐｐトランジスタにおいて、ｐ型シリコン基板に形成されたｐウエル１ｃ上に、ゲート絶縁膜２ｃを介して積層構造のゲート電極３ｃ／４ｃ／５ｃ／６ｃが形成されている。ゲート絶縁膜２ｃは、基板表面のチャネルの形成される領域全面に、高電圧駆動が可能な数１０ｎｍ以下の膜厚（例えば４０ｎｍ）で形成されている。ゲート電極は、メモリセルと同様の積層ゲート構造であり、電荷蓄積層３ｃ、ゲート間絶縁膜４ｃ、制御ゲート５ｃ、ゲートキャップ膜６ｃが順次積層されている。
【００２８】
メモリセルと同様に、ｐウエル１ａのゲート電極下領域を挟んで、チャネル領域のボロン等ｐ型不純物と逆の極性のｎ型不純物が注入される拡散層７ｃ、７ｃ’が形成されている。Ｖｐｐトランジスタは、ゲート及びドレインに高耐圧を必要とするため、拡散層７ｃは、メモリセルやＶｃｃトランジスタより低濃度に設定されているが、コンタクト接続領域に形成される拡散層７ｃ’は、コンタクトとオーミックコンタクトするため、高濃度となっている。そして、拡散層拡散層７ｃ、７ｃ’表面には、ゲート絶縁膜２ｃと比較して非常に薄く、メモリセル、Ｖｃｃトランジスタの拡散層絶縁膜８ａ、８ｂと実質的に同じ膜厚（膜厚のばらつき程度の差異（１０％程度）は許容される）となる１０ｎｍ以下の膜厚（例えば５ｎｍ）の拡散層絶縁膜８ｃが形成されている。
【００２９】
そして、これらの素子上には、ＢＰＳＧやＳｉＯ2等の厚い層間絶縁膜９ａ、９ｂ、９ｃが被覆され、拡散層と接続するコンタクト１０ｂ、１０ｃ等が形成されている。
【００３０】
このようなＮＡＮＤ型フラッシュメモリは以下のように形成される。すなわち、先ず、図２（ａ）、（ｂ）、（ｃ）に示すように、高濃度のｐウエル１ａ、１ｂ、１ｃの形成されたｐ型シリコン基板に、通常の積層ゲート構造のメモリセルからなるフラッシュメモリのゲート形成工程と同様に、各素子形成領域上に、ゲート絶縁膜２ａ、２ｂ、２ｃとなる絶縁膜２ａ’、２ｂ’、２ｃ’、ゲート電極材を順次積層する。このとき、Ｖｐｐ形成領域に形成される絶縁膜２ｃ’は数１０ｎｍ（例えば４０ｎｍ）厚と、メモリセル、Ｖｃｃ形成領域に形成される絶縁膜と比較して厚膜となっている。  次いで、ゲート電極材を垂直加工して、メモリセル、Ｖｃｃトランジスタ、Ｖｐｐトランジスタの各ゲート電極（３ａ／４ａ／５ａ／６ａ、３ｂ／４ｂ／５ｂ／６ｂ、３ｃ／４ｃ／５ｃ／６ｃ）を形成する。このとき、各絶縁膜２ａ’、２ｂ’、２ｃ’は加工されず、各素子形成領域を覆っている。
【００３１】
この状態で、図３（ａ）、（ｂ）、（ｃ）に示すように、メモリセルの拡散層７ａを形成するために、マスクレスでシリコン基板全面に、ヒ素を例えば１０13ｃｍ2オーダーでイオン注入する。ここで、Ｖｃｃトランジスタ形成領域にはヒ素がイオン注入される（７ｂ’）が、Ｖｐｐトランジスタ形成領域には、厚膜の絶縁膜がマスクとなるように加速電圧などの条件を設定することにより、イオン注入を行わない。
【００３２】
次いで、図４（ａ）、（ｂ）、（ｃ）に示すように、ドライエッチングにより、露出した（ゲート電極の形成されない領域の）絶縁膜を除去する。このとき、Ｖｐｐ形成領域上の絶縁膜のみを除去しても、全面除去してもよい。そして、絶縁膜の除去された領域に、熱酸化等により、膜厚１０ｎｍ以下（例えば５ｎｍ）の清浄な絶縁膜（拡散層絶縁膜８ａ、８ｂ、８ｃ）を再形成する。
【００３３】
そして、図５（ａ）、（ｂ）、（ｃ）に示すように、マスクを用いて、Ｖｐｐトランジスタ形成領域に、リンを例えば１０12ｃｍ2オーダーでイオン注入し、拡散層７ｃを形成する。さらに、マスクを用いて、Ｖｃｃトランジスタ形成領域、Ｖｐｐトランジスタ形成領域の所定領域に、ヒ素を例えば１０14ｃｍ2オーダーでイオン注入して、拡散層７ｂ、７ｃ’を形成する。
【００３４】
さらに、図６（ａ）、（ｂ）、（ｃ）に示すように、全面に素子絶縁材或いは層間絶縁膜９ａ、９ｂ、９ｃを形成する。そして、Ｖｃｃトランジスタの拡散層７ｂ、Ｖｐｐトランジスタの拡散層７ｃ’上にコンタクト１０ｂ、１０ｃを形成する。
【００３５】
このようにして形成されたＮＡＮＤ型フラッシュメモリにおいて、Ｖｐｐトランジスタの拡散層絶縁膜を薄くすることにより、拡散層を低加速電圧で形成することができるため、横方向の拡散層の広がりによる実効チャネル長の減少を抑制することが可能となる。
【００３６】
また、メモリセルの拡散層形成時に全面にイオン注入を行うことができるため、マスク工程を省略することが可能になり、大幅なコストダウンが図れると共に、マスク工程で発生するダストに起因する歩留り低下を抑制することが可能となる。但し、他の理由でマスク工程を追加してもよい。
【００３７】
さらに、Ｖｐｐトランジスタの拡散層中の高濃度の拡散層を、Ｖｃｃトランジスタの拡散層と同様の構造とすることにより、同時に形成することが可能となる。
【００３８】
また、本実施形態において、ゲート電極を直接層間絶縁膜で被覆しているが、ＳｉＯ2やＳｉＮ、ＴＥＯＳ等の堆積膜で側壁を形成していてもよい。
【００３９】
（実施形態２）
図７に、本実施形態におけるＮＡＮＤ型フラッシュメモリのゲート垂直方向の断面図を示す。
【００４０】
図７（ａ）に示すメモリセルにおいて、実施形態1と同様に、ｐ型シリコン基板に形成されたｐウエル１１ａ上に、ゲート絶縁膜１２ａを介して積層構造のゲート電極１３ａ／１４ａ／１５ａ／１６ａが形成されている。ゲート絶縁膜１２ａは、基板表面のチャネルの形成される領域全面に、ＦＮトンネル電流が流れる１０ｎｍ以下の膜厚（例えば１０ｎｍ）で形成されている。ゲート電極は、多結晶シリコンからなる電荷蓄積層１３ａ、ゲート間絶縁膜１４ａ、制御ゲート１５ａ、窒化シリコン膜などからなるゲートキャップ膜１６ａが順次積層され、側端部が揃うように自己整合的に垂直加工されている。さらに、その側端部を覆うようにゲート側壁２１ａが形成されている。
【００４１】
そして、ｐウエル１１ａのゲート電極下領域を挟んで、チャネル領域のｐ型不純物（例えばボロン）と逆の極性のｎ型不純物であるヒ素が注入される拡散層１７ａと、拡散層１７ａより原子質量が小さいｎ型不純物であるリンが注入される拡散層１７ａ’が形成されており、拡散層１７ａ、１７ａ’表面には、拡散層絶縁膜１８ａが形成されている。この拡散層絶縁膜１８ａは、ゲート絶縁膜１４ａより僅かに薄い程度の厚さ（例えば５ｎｍ）である。
【００４２】
図７（ｂ）に示すＶｃｃトランジスタにおいて、実施形態1と同様に、ｐ型シリコン基板に形成されたｐウエル１１ｂ上に、ゲート絶縁膜１２ｂを介して積層構造のゲート電極１３ｂ／１４ｂ／１５ｂ／１６ｂが形成されている。ゲート絶縁膜１２ｂは、基板表面のチャネルの形成される領域全面に、低電圧駆動が可能な１０ｎｍ以下の膜厚（例えば１０ｎｍ）で形成されている。ゲート電極は、メモリセルと同様の積層ゲート構造であり、電荷蓄積層１３ｂ、ゲート間絶縁膜１４ｂ、制御ゲート１５ｂ、ゲートキャップ膜１６ｂが順次積層されているが、電荷蓄積層１３ｂと制御ゲート１５ｂは接続され（図示せず）、電荷蓄積層１３ｂの電位を制御することができる。さらに、その側端部を覆うようにゲート側壁２１ｂが形成されている。
【００４３】
メモリセルと同様に、ｐウエル１１ｂのゲート電極下領域を挟んで、チャネル領域のｐ型不純物（例えばボロン）と逆の極性のｎ型不純物が注入されゲート電極下領域と接する拡散層１７ｂと、高濃度の拡散層１７ｂ’が 形成されており、拡散層１７ｂ、１７ｂ’表面には、拡散層絶縁膜１８ｂが形成されている。この拡散層絶縁膜１８ｂは、ゲート絶縁膜１４ｂより僅かに薄い程度の厚さ（例えば５ｎｍ）である。
【００４４】
図７（ｃ）に示すＶｐｐトランジスタにおいて、実施形態1と同様に、ｐ型シリコン基板に形成されたｐウエル１１ｃ上に、ゲート絶縁膜１２ｃを介して積層構造のゲート電極１３ｃ／１４ｃ／１５ｃ／１６ｃが形成されている。ゲート絶縁膜１２ｃは、基板表面のチャネルの形成される領域全面に、高電圧駆動が可能な数１０ｎｍ以下の膜厚（例えば４０ｎｍ）で形成されている。ゲート電極は、メモリセルと同様の積層ゲート構造であり、電荷蓄積層１３ｃ、ゲート間絶縁膜１４ｃ、制御ゲート１５ｃ、ゲートキャップ膜１６ｃが順次積層されている。さらに、その側端部を覆うようにゲート側壁２１ｃが形成されている。
【００４５】
メモリセルと同様に、ｐウエル１１ｃのゲート電極下領域を挟んで、チャネル領域のｐ型不純物（例えばボロン）と逆の極性のｎ型不純物が注入されゲート電極下領域に接する拡散層１７ｃと、高濃度の拡散層１７ｃ’が形成されている。Ｖｐｐトランジスタは、ゲート及びドレインに高耐圧を必要とするため、拡散層の不純物濃度もメモリセルやＶｃｃトランジスタより低濃度に設定されている。そして、拡散層拡散層１７ｃ、１７ｃ’表面には、ゲート絶縁膜１２ｃと比較して非常に薄く、メモリセル、Ｖｃｃトランジスタの拡散層絶縁膜８ａ、８ｂと実質的に同じ膜厚（膜厚のばらつき程度の差異（１０％程度）は許容される）となる１０ｎｍ以下の膜厚（例えば５ｎｍ）の拡散層絶縁膜８ｃが形成されている。
【００４６】
そして、これらの素子上には、ＢＰＳＧやＳｉＯ2などの厚い層間絶縁膜１９ａ、１９ｂ、１９ｃなどにより被覆され、拡散層と接続するコンタクト２０ｂ、２０ｃ等が形成されている。
【００４７】
このようなＮＡＮＤ型フラッシュメモリは以下のように形成される。すなわち、実施形態１と同様に、先ず、図８（ａ）、（ｂ）、（ｃ）に示すように、高濃度のｐウエル１１ａ、１１ｂ、１１ｃの形成されたｐ型シリコン基板に、通常の積層ゲート構造のメモリセルからなるフラッシュメモリのゲート形成工程と同様に、各素子形成領域上に、ゲート絶縁膜１２ａ、１２ｂ、１２ｃとなる絶縁膜１２ａ’、１２ｂ’、１２ｃ’、ゲート電極材を順次積層する。このとき、Ｖｐｐ形成領域に形成される絶縁膜１２ｃ’は数１０ｎｍ厚と、メモリセル、Ｖｃｃ形成領域に形成される絶縁膜と比較して厚膜（例えば４０ｎｍ）となっている。次いで、ゲート電極材を垂直加工して、メモリセル、Ｖｃｃトランジスタ、Ｖｐｐトランジスタの各ゲート電極（１３ａ／１４ａ／１５ａ／１６ａ、１３ｂ／１４ｂ／１５ｂ／１６ｂ、１３ｃ／１４ｃ／１５ｃ／１６ｃ）を形成する。このとき、絶縁膜は加工されず、各素子形成領域を覆っている。
【００４８】
この状態で、図９（ａ）、（ｂ）、（ｃ）に示すように、メモリセルの拡散層１７ａを形成するために、マスクレスでシリコン基板全面に、ヒ素を例えば１０13ｃｍ2オーダーでイオン注入する。ここで、Ｖｃｃトランジスタ形成領域にはヒ素がイオン注入される（７ｂ”）が、Ｖｐｐトランジスタ形成領域には、厚膜の絶縁膜がマスクとなるように加速電圧などの条件を設定し、イオン注入を行わない。
【００４９】
次いで、図１０（ａ）、（ｂ）、（ｃ）に示すように、ドライエッチングにより、露出した（ゲート電極の形成されない領域の）絶縁膜を除去する。このとき、Ｖｐｐ形成領域上の絶縁膜のみを除去しても、全面除去してもよい。そして、絶縁膜の除去された領域に、熱酸化等により、膜厚１０ｎｍ以下（例えば５ｎｍ）の清浄な絶縁膜を再形成する。
【００５０】
そして、図１１（ａ）、（ｂ）、（ｃ）に示すように、Ｖｐｐトランジスタの拡散層１７ｃを形成するために、シリコン基板全面にリンをイオン注入する。このとき、マスクレスで注入を行っても他の素子に影響を与えないように、先に注入されたヒ素より低ドーズ量（例えば１０12ｃｍ2オーダー）で、低原子質量のリンを、従来のものより低い加速電圧で注入し、拡散層１７ａ’、１７ｂ（１７ｂ”と重なるように形成される）を形成する。
【００５１】
次いで、図１２（ａ）、（ｂ）、（ｃ）に示すように、全面にＳｉＯ2或いはＳｉＮからなる絶縁膜を堆積し、エッチバックすることにより、積層ゲートの側面に夫々ゲート側壁２１ａ、２１ｂ、２１ｃを自己整合的に形成する。そして、メモリセル形成領域をマスクした後、Ｖｃｃトランジスタ形成領域に、ヒ素を例えば１０14ｃｍ2オーダーでイオン注入することにより、ゲート側壁がマスクとなり、拡散層１７ｂ’が形成され、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造となる。このとき、同時にＶｐｐトランジスタ形成領域にも、同様にイオン注入して、コンタクト接続領域となる１７ｃ’を形成してもよい。
【００５２】
さらに、図１３（ａ）、（ｂ）、（ｃ）に示すように、全面に素子絶縁材或いは層間絶縁膜１９ａ、１９ｂ、１９ｃを形成する。そして、Ｖｃｃトランジスタの拡散層１７ｂ、Ｖｐｐトランジスタの拡散層１７ｃ’上にコンタクト２０ｂ、２０ｃを形成する。
【００５３】
このように、実施形態１と同様に、Ｖｐｐトランジスタの拡散層絶縁膜を薄くすることにより、拡散層を低加速電圧で形成することができるため、横方向の拡散層の広がりによる実効チャネル長の減少を抑制することが可能となる。
【００５４】
また、実施形態１と同様に、メモリセルの拡散層形成時に全面にイオン注入を行うことができるとともに、Ｖｐｐトランジスタの拡散層に注入される不純物を、メモリセルやＶｃｃトランジスタの拡散層不純物より原子質量が小さく、注入ドーズ量を低くすることにより、Ｖｐｐトランジスタの拡散層形成時にも、メモリセルやＶｃｃトランジスタの特性を悪化させることなく、全面にイオン注入を行うことができる。従って、さらにマスク工程を省略することが可能になり、大幅なコストダウンが図れると共に、マスク工程で発生するダストに起因する歩留り低下を抑制することが可能となる。但し、他の理由でマスク工程を追加してもよい。
【００５５】
これら実施形態において、メモリセルの拡散層の形成時、Ｖｐｐトランジスタの拡散層のコンタクト領域形成時等にヒ素を注入しているが、ヒ素に限定されるものではなく、Ｖｐｐトランジスタの拡散層形成時に注入される不純物より原子質量が大きい組合せとなるｎ型不純物であればよく、アンチモン等も用いることができる。
【００５６】
また、不揮発性半導体記憶装置の動作原理やアレイ構成、或いはトランジスタの種類やゲート絶縁膜の種類等を、適宜選択して用いることは可能である。
【００５７】
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。    
【図面の簡単な説明】
【００５８】
【図１】本発明の一実施態様による不揮発性半導体記憶装置の構造を示す図。
【図２】本発明の一実施態様による不揮発性半導体記憶装置の製造工程を示す図。
【図３】本発明の一実施態様による不揮発性半導体記憶装置の製造工程を示す図。
【図４】本発明の一実施態様による不揮発性半導体記憶装置の製造工程を示す図。
【図５】本発明の一実施態様による不揮発性半導体記憶装置の製造工程を示す図。
【図６】本発明の一実施態様による不揮発性半導体記憶装置の製造工程を示す図。
【図７】本発明の一実施態様による不揮発性半導体記憶装置の構造を示す図。
【図８】本発明の一実施態様による不揮発性半導体記憶装置の製造工程を示す図。
【図９】本発明の一実施態様による不揮発性半導体記憶装置の製造工程を示す図。
【図１０】本発明の一実施態様による不揮発性半導体記憶装置の製造工程を示す図。
【図１１】本発明の一実施態様による不揮発性半導体記憶装置の製造工程を示す図。
【図１２】本発明の一実施態様による不揮発性半導体記憶装置の製造工程を示す図。
【図１３】本発明の一実施態様による不揮発性半導体記憶装置の製造工程を示す図。
【図１４】ＮＡＮＤ型フラッシュメモリのセルアレイ部の平面図。
【図１５】ＮＡＮＤ型フラッシュメモリのセルアレイ部の断面図。
【図１６】従来のＮＡＮＤ型フラッシュメモリの構造を示す図。
【符号の説明】
【００５９】
１、１１  ｐウエル  
２、１２  ゲート絶縁膜
３、１３  電荷蓄積層
４、１４  ゲート間絶縁膜
５、１５  制御ゲート
６、１６  ゲートキャップ膜
７、１７  拡散層
８、１８  拡散層絶縁膜
９、１９  層間絶縁膜
１０、２０  コンタクト
２１  ゲート側壁
１０１  素子領域
１０２  素子分離領域
１０３  ｎ型拡散層
１０４  電荷蓄積層
１０５  ゲート絶縁膜
１０６  ゲート間絶縁膜
１０７  制御ゲート
１０８  ゲートキャップ膜
１０９  層間絶縁膜
１１０  ビット線コンタクト
１１１  ビット線
１１２  共通ソース線コンタクト
１１３  共通ソース線
２０１  半導体基板  
２０２  絶縁膜
２０３  電荷蓄積層
２０４  ゲート間絶縁膜
２０５  制御ゲート
２０６  ゲートキャップ膜
２０７  拡散層
２０９  層間絶縁膜
２１０  コンタクト
【図１】
2005136038.tif 000003
【図２】
2005136038.tif 000004
【図３】
2005136038.tif 000005
【図４】
2005136038.tif 000006
【図５】
2005136038.tif 000007
【図６】
2005136038.tif 000008
【図７】
2005136038.tif 000009
【図８】
2005136038.tif 000010
【図９】
2005136038.tif 000011
【図１０】
2005136038.tif 000012
【図１１】
2005136038.tif 000013
【図１２】
2005136038.tif 000014
【図１３】
2005136038.tif 000015
【図１４】
2005136038.tif 000016
【図１５】
2005136038.tif 000017
【図１６】
2005136038.tif 000018