(57)【要約】【課題】  ２つのプロセッサが設けられる電子機器を小型軽量化できるメモリを提供する。【解決手段】  携帯電話機は、アンテナ１１と、無線部１２と、ボタン操作部１３と、ＣＰＵ１４と、カメラ部１５と、ＤＳＰ１６と、パーシャル・デュアル・ポート・ＲＡＭ２０とから構成されている。ＰＤＰＲＡＭ２０は、クロック同期ＳＲＡＭインタフェース（ＩＦ）２１と、ＤＲＡＭセルアレイ２２と、デュアル・ポートＤＲＡＭセルアレイ２３と、ＤＲＡＭセルアレイ２４とから構成されている。ＣＬＫ同期ＳＲＡＭＩＦ２１は、ＤＲＡＭセルアレイで構成されているＰＤＰＲＡＭ２０を疑似的にＳＲＡＭとして動作させる。ＤＲＡＭセルアレイ２２は、ＣＰＵ１４のみからアクセスされる。Ｄｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３は、ＣＰＵ１４及びＤＳＰ１６に共有されて同時にアクセス可能である。ＤＲＡＭセルアレイ２４は、ＤＳＰ１６のみからアクセスされる。【選択図】図１
2005259320.tif 000002
【特許請求の範囲】
【請求項１】
所定の容量の記憶領域を有し、該記憶領域は、
第１のプロセッサのみからアクセスされる第１領域と、
第２のプロセッサのみからアクセスされる第２領域と、
２つのポートを有し、前記第１及び第２のプロセッサに共有されて前記各ポートをそれぞれ介して同時にアクセス可能な共有領域とから構成されていることを特徴とするパーシャル・デュアル・ポート・メモリ。
【請求項２】
前記記憶領域の容量に対応した複数のメモリセルから構成されたメモリセルアレイと、
前記第１のプロセッサからのアクセスに基づいて前記共有領域に割り当てられた前記メモリセルの一方の前記ポートのアドレス又は前記第１領域に割り当てられた前記メモリセルのアドレスを選択する第１のデコーダと、
前記第２のプロセッサからのアクセスに基づいて前記共有領域に割り当てられた前記メモリセルの他方の前記ポートのアドレス又は前記第２領域に割り当てられた前記メモリセルのアドレスを選択する第２のデコーダとを備えてなることを特徴とする請求項１記載のパーシャル・デュアル・ポート・メモリ。
【請求項３】
前記第１のデコーダ及び第２のデコーダが同時に前記共有領域にアクセスするとき、競合を避けるように調停するアービタが設けられていることを特徴とする請求項２記載のパーシャル・デュアル・ポート・メモリ。
【請求項４】
前記第１領域に割り当てられた前記メモリセルは、
前記第１のプロセッサからのアクセスに基づいてオン／オフ制御される第１のトランスファゲートと、
該第１のトランスファゲートがオン状態のときに充電されることにより、情報が記憶される第１のキャパシタとから構成され、
前記第２領域に割り当てられた前記メモリセルは、
前記第２のプロセッサからのアクセスに基づいてオン／オフ制御される第２のトランスファゲートと、
該第２のトランスファゲートがオン状態のときに充電されることにより、情報が記憶される第２のキャパシタとから構成され、
前記共有領域に割り当てられた前記メモリセルは、
前記第１のプロセッサからのアクセスに基づいてオン／オフ制御される第３のトランスファゲートと、
前記第２のプロセッサからのアクセスに基づいてオン／オフ制御される第４のトランスファゲートと、
前記第３又は第４のトランスファゲートがオン状態のときに充電されることにより、情報が記憶される第３のキャパシタとから構成されていることを特徴とする請求項２記載のパーシャル・デュアル・ポート・メモリ。
【請求項５】
前記第１領域、第２領域及び共有領域が１チップに構成されていることを特徴とする請求項１記載のパーシャル・デュアル・ポート・メモリ。
【請求項６】
請求項１乃至５のうちのいずれか一に記載のパーシャル・デュアル・ポート・メモリを用いることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、パーシャル・デュアル・ポート・メモリ（Partial Dual Port Memory）及び該メモリを用いた電子機器に係り、たとえば、カメラ付きの携帯電話機などのように、複数のプロセッサが設けられると共に小型軽量化する必要のある電子機器に用いて好適なパーシャル・デュアル・ポート・メモリ及び該メモリを用いた電子機器に関する。
【背景技術】
【０００２】
小型軽量化する必要のある電子機器のうち、たとえば携帯電話機は、近年では、通常の通信機能の他に、カメラ機能やテレビ電話機能などが付加されているものが多くなっている。このような携帯電話機では、無線基地局との送受信を制御するためのＣＣＰＵ（Communication ＣＰＵ）、カメラ機能や着メロ機能などのアプリケーションのソフトウェアを処理するためのＡＣＰＵ（Application ＣＰＵ）、及び各種データを記憶するためのメモリが設けられている。
【０００３】
この種の携帯電話機は、従来では、たとえば図８に示すように、アンテナ１と、無線部２と、ボタン操作部３と、ＣＰＵ４と、カメラ部５と、ＤＳＰ（Digital Signal Processor）６と、ＳＲＡＭ（Static Random Access Memory ）７と、アービタ８と、インタフェース（ＩＦ）９と、金／金ボール１０と、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）１１とから構成されている。無線部２は、アンテナ１を介して図示しない無線基地局との間で無線電波Ｗを送受信する。ボタン操作部３は、たとえば、送信キー、英字／カナ／漢字／数字の変換キー、電源のオン／オフキー、カーソル操作を行うための十文字キー、及び終了キーなどから構成されている。ＣＰＵ（中央処理装置）４は、上記ＣＣＰＵとしての働きをすると共に、携帯電話機全体を制御する。
【０００４】
カメラ部５は、たとえばＣＣＤ（Charge Coupled Device 、電荷結合素子）カメラなどで構成され、この携帯電話機の周辺の画像を取り込む。ＤＳＰ６は、上記ＡＣＰＵとしての働きをするものであり、カメラ部５で撮影された画像信号を処理する。ＳＲＡＭ７は、各メモリセルが４個のトランジスタ及び２個の抵抗による６素子、又は６個のトランジスタによる６素子で構成され、ＣＰＵ４とＤＳＰ６との間で共有化されるデータ（たとえば、ＤＳＰ６による処理済みの画像データ）を記憶する。アービタ８は、ＣＰＵ４及びＤＳＰ６が同時にインタフェース９を介してＳＤＲＡＭ１１にアクセスするとき、競合を避けるように調停する。金／金ボール１０は、インタフェース９の入出力ポートとＳＤＲＡＭ１１の入出力ポートとを接触させる。ＳＤＲＡＭ１１は、ＤＤＲ（double data rate）型のＤＲＡＭであり、各メモリセルが１個のトランジスタ及び１個のキャパシタによる２個の素子で構成され、クロック周波数を上げないでデータ転送効率を２倍に上げるため、外部クロック信号の立上がりと立下がりの両エッジに同期してＣＰＵ４又はＤＳＰ６との間でデータの入出力を行う。
【０００５】
上記の携帯電話機の他、従来、この種の技術としては、たとえば、次のような文献に記載されるものがあった。
特許文献１に記載されたデュアル・ポート型ダイナミック・ランダム・アクセス・メモリでは、各メモリセルが２つのトランスファゲート及び１つのキャパシタからなる２Ｔ−１Ｃ型で構成され、同各メモリセルに独立した２系列のアクセス経路が設けられている。そして、これに適応した動作方法により、データバスの占有化が解消される。
【特許文献１】特開昭５９−１２９９８９号公報（第１頁、図２、図３、図４）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来の携帯電話機に用いられるメモリでは、次のような問題点があった。
すなわち、ＣＰＵ４及びＤＳＰ６から同時にＳＤＲＡＭ１１にアクセスされるとき、アービタ８により調停されるため、高速動作が困難になるという問題点がある。
【０００７】
また、特許文献１に記載されたメモリでは、データバスの占有化が解消されるが、特に高速動作に対応するものではない。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、請求項１記載の発明は、パーシャル・デュアル・ポート・メモリに係り、所定の容量の記憶領域を有し、該記憶領域は、第１のプロセッサのみからアクセスされる第１領域と、第２のプロセッサのみからアクセスされる第２領域と、２つのポートを有し、前記第１及び第２のプロセッサに共有されて前記各ポートをそれぞれ介して同時にアクセス可能な共有領域とから構成されていることを特徴としている。
【０００９】
請求項２記載の発明は、請求項１記載のパーシャル・デュアル・ポート・メモリに係り、前記記憶領域の容量に対応した複数のメモリセルから構成されたメモリセルアレイと、前記第１のプロセッサからのアクセスに基づいて前記共有領域に割り当てられた前記メモリセルの一方の前記ポートのアドレス又は前記第１領域に割り当てられた前記メモリセルのアドレスを選択する第１のデコーダと、前記第２のプロセッサからのアクセスに基づいて前記共有領域に割り当てられた前記メモリセルの他方の前記ポートのアドレス又は前記第２領域に割り当てられた前記メモリセルのアドレスを選択する第２のデコーダとを備えてなることを特徴としている。
【００１０】
請求項３記載の発明は、請求項２記載のパーシャル・デュアル・ポート・メモリに係り、前記第１のデコーダ及び第２のデコーダが同時に前記共有領域にアクセスするとき、競合を避けるように調停するアービタが設けられていることを特徴としている。
【００１１】
請求項４記載の発明は、請求項２記載のパーシャル・デュアル・ポート・メモリに係り、前記第１領域に割り当てられた前記メモリセルは、前記第１のプロセッサからのアクセスに基づいてオン／オフ制御される第１のトランスファゲートと、該第１のトランスファゲートがオン状態のときに充電されることにより、情報が記憶される第１のキャパシタとから構成され、前記第２領域に割り当てられた前記メモリセルは、前記第２のプロセッサからのアクセスに基づいてオン／オフ制御される第２のトランスファゲートと、該第２のトランスファゲートがオン状態のときに充電されることにより、情報が記憶される第２のキャパシタとから構成され、前記共有領域に割り当てられた前記メモリセルは、前記第１のプロセッサからのアクセスに基づいてオン／オフ制御される第３のトランスファゲートと、前記第２のプロセッサからのアクセスに基づいてオン／オフ制御される第４のトランスファゲートと、前記第３又は第４のトランスファゲートがオン状態のときに充電されることにより、情報が記憶される第３のキャパシタとから構成されていることを特徴としている。
【００１２】
請求項５記載の発明は、請求項１記載のパーシャル・デュアル・ポート・メモリに係り、前記第１領域、第２領域及び共有領域が１チップに構成されていることを特徴としている。
【００１３】
請求項６記載の発明は、電子機器に係り、請求項１乃至５のうちのいずれか一に記載のパーシャル・デュアル・ポート・メモリを用いることを特徴としている。
【発明の効果】
【００１４】
この発明の構成によれば、第１のプロセッサ及び第２のプロセッサに共有されて同時にアクセス可能な共有領域が設けられているので、第１領域及び第２領域も全て２Ｔ−１Ｃ型のメモリセルで構成する場合に比較して、メモリの集積度が向上すると共にデータの伝送を高速化できる。このため、電子機器が高機能化され、大容量のメモリが必要となった場合でも、小型軽量化に対応できる。また、第１領域は、第１のプロセッサのみからアクセスされ、かつ、第２領域は、第２のプロセッサのみからアクセスされるので、同第１のプロセッサと同第２のプロセッサとの競合が発生せず、また、アービタによる時間的ロスを最小限にできることにより、高速動作に対応できる。
【発明を実施するための最良の形態】
【００１５】
第１のプロセッサのみからアクセスされる第１領域と、第２のプロセッサのみからアクセスされる第２領域と、同第１及び第２のプロセッサに共有されて同時にアクセス可能な共有領域とを有するパーシャル・デュアル・ポート・メモリを提供する。
【実施例】
【００１６】
図１は、この発明の一実施例であるパーシャル・デュアル・ポート・メモリが用いられた電子機器の要部の電気的構成を示すブロック図である。
この例の電子機器は、同図に示すように、携帯電話機であり、アンテナ１１と、無線部１２と、ボタン操作部１３と、ＣＰＵ１４と、カメラ部１５と、ＤＳＰ１６と、パーシャル・デュアル・ポート・ＲＡＭ（Partial Dual Port Random Access Memory、以下、「ＰＤＰＲＡＭ」という）２０とから構成されている。無線部１２は、アンテナ１１を介して図示しない無線基地局との間で無線電波Ｗを送受信する。ボタン操作部１３は、たとえば、送信キー、英字／カナ／漢字／数字の変換キー、電源のオン／オフキー、カーソル操作を行うための十文字キー、及び終了キーなどから構成されている。ＣＰＵ１４は、図示しない無線基地局との送受信を制御する他、当該携帯電話機全体を制御する。カメラ部１５は、たとえばＣＣＤカメラなどで構成され、この携帯電話機の周辺の画像を取り込む。ＤＳＰ１６は、カメラ機能や着メロ機能などのアプリケーションのソフトウェアを処理し、特に、この実施例では、カメラ部１５で撮影された画像信号を処理する。
【００１７】
ＰＤＰＲＡＭ２０は、所定の容量の記憶領域を有し、クロック（ＣＬＫ）同期ＳＲＡＭインタフェース（ＩＦ）２１と、ＤＲＡＭセルアレイ２２と、デュアル・ポート（Dual-Port ）・ＤＲＡＭセルアレイ２３と、ＤＲＡＭセルアレイ２４とから構成されている。ＣＬＫ同期ＳＲＡＭＩＦ２１は、各メモリセルがＤＲＡＭで構成されている当該ＰＤＰＲＡＭ２０を疑似ＳＲＡＭ（Pseudo SRAM 、ＰＳＲＡＭ）として動作させる。ＰＳＲＡＭは、各メモリセルがＤＲＡＭの構成になっているが、制御部にはＳＲＡＭ方式が採用され、見掛け上ＳＲＡＭとなっている。また、ＰＳＲＡＭは、ＤＲＡＭのように、アドレスを行アドレス及び列アドレスに分けて別々に与える必要がないため、ＲＡＳ（Row Address Strobe、行アドレス・ストローブ）及びＣＡＳ（Column Address Strobe 、列アドレス・ストローブ）のようなタイミング信号も必要としない。ＰＳＲＡＭでは、ＳＲＡＭと同様に、アドレスを一度に与えるだけで良く、クロック同期型のメモリのクロックに相当するチップイネーブル信号をトリガにしてアドレスが内部に取り込まれ、書込み／読出しが行われる。
【００１８】
ＤＲＡＭセルアレイ２２は、ＣＰＵ１４のみからアクセスされる。Ｄｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３は、２つのポートを有し、ＣＰＵ１４及びＤＳＰ１６に共有されて同各ポートをそれぞれ介して同時にアクセス可能である。ＤＲＡＭセルアレイ２４は、ＤＳＰ１６のみからアクセスされる。また、この実施例では、ＣＬＫ同期ＳＲＡＭＩＦ２１、ＤＲＡＭセルアレイ２２、Ｄｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３及びＤＲＡＭセルアレイ２４は、１つのチップＱとして構成されている。
【００１９】
図２は、図１中のＣＬＫ同期ＳＲＡＭＩＦ２１の電気的構成を示すブロック図である。  このＣＬＫ同期ＳＲＡＭＩＦ２１は、同図２に示すように、デコーダ２５，２６と、Ｉ／Ｏバッファ２７，２８と、アービタ２９とから構成され、これらがＤＲＡＭセルアレイ２２、Ｄｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３及びＤＲＡＭセルアレイ２４からなるチップＱに接続されている。デコーダ２５は、ＣＰＵ１４からのアクセス（すなわち、アドレスデータＡ0L〜Ａ63Lの供給）に基づいて、Ｄｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３のメモリセルの一方のポートのアドレス又はＤＲＡＭセルアレイ２２のメモリセルのアドレスをクロックｃｋに同期して選択する。デコーダ２６は、ＤＳＰ１６からのアクセス（すなわち、アドレスデータＡ0R〜Ａ63Rの供給）に基づいて、Ｄｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３のメモリセルの他方のポートのアドレス又はＤＲＡＭセルアレイ２４のメモリセルのアドレスをクロックｃｋに同期して選択する。
【００２０】
Ｉ／Ｏバッファ２７は、Ｄｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３の一方のポート及びＤＲＡＭセルアレイ２２を疑似的にＳＲＡＭとして動作させ、ＣＰＵ１４との間のデータの入出力のインタフェースとして動作する。Ｉ／Ｏバッファ２８は、Ｄｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３の他方のポート及びＤＲＡＭセルアレイ２４を疑似的にＳＲＡＭとして動作させ、ＤＳＰ１６との間のデータの入出力のインタフェースとして動作する。アービタ２９は、デコーダ２５及びデコーダ２６が同時にＤｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３にアクセスするとき、競合を避けるように調停する。
【００２１】
図３は、図１中のＤＲＡＭセルアレイ２２、Ｄｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３及びＤＲＡＭセルアレイ２４の一例を示す構成図である。
ＤＲＡＭセルアレイ２２は、同図３に示すように、メモリブロック２２1，２２2，…，２２7から構成されている。メモリブロック２２1は、ＣＰＵ１４からのアクセスに基づいてオン／オフ制御される１つの第１のトランスファゲートと、同第１のトランスファゲートがオン状態のときに充電されることにより、情報が記憶される１つの第１のキャパシタとからなる１Ｔ−１Ｃ型のメモリセルで構成され、たとえば１６Ｍビットの容量を有している。メモリブロック２２2，…，２２7も、メモリブロック２２1と同様に構成されている。
【００２２】
ＤＲＡＭセルアレイ２４は、メモリブロック２４1，２４2，…，２４7から構成されている。
メモリブロック２４1は、ＤＳＰ１６からのアクセスに基づいてオン／オフ制御される１つの第２のトランスファゲートと、同第２のトランスファゲートがオン状態のときに充電されることにより、情報が記憶される１つ第２のキャパシタとからなる１Ｔ−１Ｃ型のメモリセルで構成され、たとえば１６Ｍビットの容量を有している。メモリブロック２４2，…，２４7も、メモリブロック２４1と同様に構成されている。
【００２３】
Ｄｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３は、メモリブロック２３1，２３2から構成されている。メモリブロック２３1は、ＣＰＵ１４からのアクセスに基づいてオン／オフ制御される第３のトランスファゲートと、ＤＳＰ１６からのアクセスに基づいてオン／オフ制御される第４のトランスファゲートと、これらの第３又は第４のトランスファゲートがオン状態のときに充電されることにより、情報が記憶される第３のキャパシタとからなる２Ｔ−１Ｃ型のメモリセルで構成され、たとえば８Ｍビットの容量を有している。メモリブロック２３2も、メモリブロック２３1と同様に構成されている。また、これらのＤＲＡＭセルアレイ２２、Ｄｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３及びＤＲＡＭセルアレイ２４は、１チップに構成され、合計２５６Ｍビットの容量を有している。また、２Ｔ−１Ｃ型のメモリセルは、１Ｔ−１Ｃ型のメモリセルに比較して、約２倍の大きさ（面積）となるが、１６Ｍビットの１Ｔ−１Ｃ型のメモリセルの面積と、８Ｍｂｉｔの２Ｔ−１Ｃ型のメモリセルの面積とが、ほぼ同じであるため、この２５６Ｍビットのメモリセルは、１Ｔ−１Ｃ型の２５６Ｍビットのメモリセルとほぼ同じ大きさとなり、キャパシタの数は、２５６Ｍ−１６Ｍとなる。
【００２４】
図４は、図３中のＤＲＡＭセルアレイ２２，２４を構成する１つのメモリセルの電気的構成を示す図である。
このメモリセル３０は、上記第１又は第２のトランスファゲートとして用いられるＭＯＳトランジスタ３１と、キャパシタ３２とから構成され、選択線３３と信号線３４との交差領域に形成されている。ＭＯＳトランジスタ３１は、図２中のデコーダ２５又はデコーダ２６から選択線３３を介して与えられるアドレスデータに基づいてオン／オフ制御される。キャパシタ３２は、ＭＯＳトランジスタ３１がオン状態のとき、図２中のＩ／Ｏバッファ２７又はＩ／Ｏバッファ２８から信号線３４を介して与えられるデータに基づいて充電されることにより、情報が記憶される。
【００２５】
図５は、図３中のＤｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３を構成する１つのメモリセルの電気的構成を示す図である。
このメモリセル４０は、上記第３及び第４のトランスファゲートとして用いられるＭＯＳトランジスタ４１，４２と、キャパシタ４３とから構成され、選択線４４，４５と信号線４６，４７との交差領域に形成されている。ＭＯＳトランジスタ４１は、図２中のデコーダ２５から選択線４４を介して与えられるアドレスデータに基づいてオン／オフ制御される。ＭＯＳトランジスタ４２は、図２中のデコーダ２６から選択線４５を介して与えられるアドレスデータに基づいてオン／オフ制御される。キャパシタ４３は、ＭＯＳトランジスタ４１がオン状態のとき、図２中のＩ／Ｏバッファ２７から信号線４６を介して与えられるデータに基づいて充電されることにより、情報が記憶され、また、ＭＯＳトランジスタ４２がオン状態のとき、図２中のＩ／Ｏバッファ２８から信号線４７を介して与えられるデータに基づいて充電されることにより、情報が記憶される。
【００２６】
図６は、図１中のＰＤＰＲＡＭ２０にデータが書き込まれるときの要部の状態を示す図、及び、図７が、同ＰＤＰＲＡＭ２０からデータが読み出されるときの要部の状態を示す図である。
これらの図を参照して、この例のパーシャル・デュアル・ポート・メモリが用いられた携帯電話機の動作について説明する。
この携帯電話機では、たとえば、カメラ部１５により周辺の画像が取り込まれ、撮影された画像信号がＤＳＰ１６で処理される。処理済みの画像データは、ＤＳＰ１６からデコーダ２６を介してＰＤＰＲＡＭ２０のＤｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３の一方のポートのアドレスにアクセスされて記憶される。この場合、たとえば図６に示すように、図示しない制御部からの書込み／読出し制御信号Ｒ／Ｗにより信号線４７がＩ／Ｏバッファ２８を介して当該上位ビットの書込み（Write ）線に接続され、かつデコーダ２６から選択線４５を介して与えられるアドレスデータに基づいてＭＯＳトランジスタ４２がオン状態となり、画像データによりキャパシタ４３が充電される。
【００２７】
この記憶されている画像データは、ＣＰＵ１４からデコーダ２５を介してＤｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３の他方のポートのアドレスにアクセスされて読み出される。この場合、たとえば図７に示すように、図示しない制御部からの書込み／読出し制御信号Ｒ／Ｗにより信号線４６がＩ／Ｏバッファ２７を介して当該下位ビットの読出し（Read）線に接続され、かつデコーダ２５から選択線４４を介して与えられるアドレスデータに基づいてＭＯＳトランジスタ４１がオン状態となり、キャパシタ４３が放電される。読み出された画像データは、無線部１２からアンテナ１１を介して無線電波Ｗにより図示しない無線基地局へ送信される。この場合、デコーダ２５及びデコーダ２６から同時にＤｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３にアクセスするとき、アービタ２９により、競合を避けるように両方のアクセスが調停される。
【００２８】
また、ＣＰＵ１４からデコーダ２５を介してＤＲＡＭセルアレイ２２のメモリセルのアドレスにアクセスされ、Ｉ／Ｏバッファ２７を介してデータが入出力される。この場合、図６に示すように、書込み／読出し制御信号Ｒ／Ｗにより信号線３４がＩ／Ｏバッファ２７を介して当該下位ビットの書込み（Write ）線に接続され、かつデコーダ２５から選択線３３を介して与えられるアドレスデータに基づいてＭＯＳトランジスタ３１がオン状態となり、データによりキャパシタ３２が充電される。また、図７に示すように、書込み／読出し制御信号Ｒ／Ｗにより信号線３４がＩ／Ｏバッファ２７を介して当該下位ビットの読出し（Read）線に接続され、かつデコーダ２５から選択線３３を介して与えられるアドレスデータに基づいてＭＯＳトランジスタ３１がオン状態となり、キャパシタ３２が放電される。
【００２９】
また、ＤＳＰ１６からデコーダ２６を介してＤＲＡＭセルアレイ２４のメモリセルのアドレスにアクセスされ、Ｉ／Ｏバッファ２８を介してデータが入出力される。この場合も、上記と同様に、図６又は図７に示す動作が行われる。
【００３０】
以上のように、この実施例では、ＣＰＵ１４及びＤＳＰ１６に共有されて同時にアクセス可能なＤｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３が設けられているので、ＤＲＡＭセルアレイ２２，２４も全て２Ｔ−１Ｃ型のメモリセルで構成する場合に比較して、メモリの集積度が向上すると共にデータの伝送が高速化される。このため、携帯電話機が高機能化され、大容量のメモリが必要となった場合でも、小型軽量化に対応できる。また、ＤＲＡＭセルアレイ２２は、ＣＰＵ１４のみからアクセスされ、かつ、ＤＲＡＭセルアレイ２４は、ＤＳＰ１６のみからアクセスされるので、同ＣＰＵ１４と同ＤＳＰ１６との競合が発生せず、また、アービタ２９による時間的ロスが最小限となり、高速動作に対応できる。
【００３１】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更などがあっても、この発明に含まれる。
たとえば、上記実施例では、ＣＰＵ１４からデコーダ２５を介してＤｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３又はＤＲＡＭセルアレイ２２のメモリセルのアドレスにアクセスされ、また、ＤＳＰ１６からデコーダ２６を介してＤｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３又はＤＲＡＭセルアレイ２４のメモリセルのアドレスにアクセスされるようになっているが、ＤＲＡＭセルアレイ２２を構成するメモリブロック２２1，２２2，…，２２7を、それぞれ共通のアドレスデータが与えられるバンクメモリとし、選択信号により選択されたバンクメモリのみがアクセスされるようにしても良い。同様に、ＤＲＡＭセルアレイ２４を構成するメモリブロック２４1，２４2，…，２４7を、それぞれ共通のアドレスデータが与えられるバンクメモリとし、選択信号により選択されたバンクメモリのみがアクセスされるようにしても良い。また、Ｄｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３を構成するメモリブロック２３1，２３2を、それぞれ共通のアドレスデータが与えられるバンクメモリとし、選択信号により選択されたバンクメモリのみがアクセスされるようにしても良い。
【産業上の利用可能性】
【００３２】
上記実施例では、携帯電話機を例にして説明したが、この発明は、たとえばＰＤＡ（Personal Digital Assistants ）など、複数のプロセッサが設けられると共に小型軽量化する必要のある電子機器全般に適用できる。
【図面の簡単な説明】
【００３３】
【図１】この発明の一実施例であるパーシャル・デュアル・ポート・メモリが用いられた電子機器の要部の電気的構成を示すブロック図である。
【図２】図１中のＣＬＫ同期ＳＲＡＭＩＦ２１の電気的構成を示すブロック図である。
【図３】図１中のＤＲＡＭセルアレイ２２、Ｄｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３及びＤＲＡＭセルアレイ２４の一例を示す構成図である。
【図４】図３中のＤＲＡＭセルアレイ２２，２４を構成する１つのメモリセルの電気的構成を示す図である。
【図５】図３中のＤｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３を構成する１つのメモリセルの電気的構成を示す図である。
【図６】図１中のＰＤＰＲＡＭ２０にデータが書き込まれるときの要部の状態を示す図である。
【図７】図１中のＰＤＰＲＡＭ２０からデータが読み出されるときの要部の状態を示す図である。
【図８】従来の電子機器の要部の電気的構成を示すブロック図である。
【符号の説明】
【００３４】
１１      アンテナ（電子機器の一部）
１２      無線部（電子機器の一部）
１３      ボタン操作部（電子機器の一部）
１４      ＣＰＵ（中央処理装置、第１のプロセッサ、電子機器の一部）
１５      カメラ部（電子機器の一部）
１６      ＤＳＰ（第２のプロセッサ、電子機器の一部）
２０      ＰＤＰＲＡＭ（パーシャル・デュアル・ポート・ＲＡＭ、パーシャル・デュアル・ポート・メモリ）
２１      クロック同期ＳＲＡＭインタフェース（ＰＤＰＲＡＭ２０の一部）
２２      ＤＲＡＭセルアレイ（ＰＤＰＲＡＭ２０の一部、第１領域）
２２1，２２2，…，２２7      メモリブロック
２３      デュアル・ポート（Dual-Port ）・ＤＲＡＭセルアレイ（ＰＤＰＲＡＭ２０の一部、共            有領域）
２３1，２３2      メモリブロック
２４      ＤＲＡＭセルアレイ（ＰＤＰＲＡＭ２０の一部、第２領域）
２４1，２４2，…，２４7      メモリブロック（ＰＤＰＲＡＭ２０の一部）
２５，２６      デコーダ（ＰＤＰＲＡＭ２０の一部）
２７，２８      Ｉ／Ｏバッファ（ＰＤＰＲＡＭ２０の一部）
２９      アービタ（ＰＤＰＲＡＭ２０の一部）
３０、４０      メモリセル（ＰＤＰＲＡＭ２０の一部）
３１，４１，４２      ＭＯＳトランジスタ（トランスファゲート、ＰＤＰＲＡＭ２０の一部）
３２、４３      キャパシタ（ＰＤＰＲＡＭ２０の一部）
Ｑ      チップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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