(57)【要約】【課題】各種電気機器に使用される折り畳み構造の半導体装置において、配線長の短縮を目的とする。【解決手段】１枚のプラスチックフィルム１１に２次元的に回路ブロック（１３ａ、１３ｂ、１３ｃ、１３ｄ）をアレイ状に配置する。プラスチックフィルム１１は、行方向の折り畳み線１７ａおよび列方向の折り畳み線１７ｂで折り畳まれ、回路ブロック１３が高密度に実装された半導体装置が完成する。折り畳み前の回路ブロック１３は縦横両方向に配置しているため、行方向と列方向の回路ブロック１３間の配線を短くかつ単純にすることができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
１枚のプラスチックフィルム上に、マトリクス状に配列した複数の回路ブロックを有し、最近接の回路ブロック間が行方向と列方向に結線され、行方向および列方向に折り畳むことにより回路ブロックを積層した半導体装置。
【請求項２】
２次元的に多数のメモリセルをマトリクス状に配置した１枚のプラスチックフィルムを、行方向および列方向に折り畳むことによりメモリセルを３次元配列するように構成した半導体装置。
【請求項３】
折り畳み線の近傍において、折り畳み線を横切る配線の厚さを厚くした請求項１−２記載の半導体装置。
【請求項４】
折り畳み線の近傍において、折り畳み線を横切る配線の幅を太くした請求項１−２記載の半導体装置。
【請求項５】
折り畳み線の交点に穴を設けた請求項１−４記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は積層構造を有する半導体装置に関する。
【０００２】
【従来の技術】
従来、半導体装置は２次元的に配列されたメモリセルアレイから成るメモリ層を複数積層してメモリ容量を増大した半導体装置が知られている（例えば特許文献１参照）。また、帯状のフィルム上に半導体チップを配置し、帯状フィルムを長さ方向に折り畳み、多層にして半導体チップを高密度に積層するものが知られている（例えば特許文献２参照）。以下に、図面を用いて従来の技術を説明する。
【０００３】
図９は従来の半導体装置の配線図を示しており、プラスチックフィルム９１、山折線９２ａ、谷折線９２ｂ、第１半導体チップ９３ａ、第２半導体チップ９３ｂ、第３半導体チップ９３ｃ、第４半導体チップ９３ｄ、配線９４、電極９５から構成されている。プラスチックフィルム９１は山折線９２ａと谷折線９２ｂで折り畳み、各半導体チップが積層される。
【０００４】
【特許文献１】
特開２００２−２６２８３号公報
【特許文献２】
特開平１０−２４２３７９号公報
【０００５】
【発明が解決しようとする課題】
この半導体装置においては、配線長の短縮が要求されている。例えば、図９において、お互いが隣接する第１半導体チップ９３ａと第２半導体チップ９３ｂの両半導体チップ間の配線に比較し、第１半導体チップ９３ａと第４半導体チップ９３ｄを結線する配線は大変長く、信号遅延の発生や配線パターンが複雑化する。特に、折り畳みにより積層する回路ブロックがアレイ状のメモリセル群の場合、帯状プラスチックフィルムに回路ブロックを配置するのは、行方向と列方向の配線が長く複雑になり、作製上の著しい課題となっている。
【０００６】
本発明は、配線長の増大を押えた、折り畳み方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
この課題を解決するために本発明は、２次元的にメモリセルを行方向および列方向に多数配置した１枚のプラスチックフィルムを、行方向および列方向に折り畳むことによりメモリセルを３次元配列するように構成した。
【０００８】
これにより、プラスチックフィルムを折り畳む方向が１方向でなく直交する２方向（行方向と列方向）となるため、回路ブロックを行方向と列方向に配置することにより配線が単純化し、配線長の増大を押えた折り畳み式の半導体装置が得られる。
【０００９】
具体的には、本発明の請求項１に記載の発明は、１枚のプラスチックフィルム上に、マトリクス状に配列した複数の回路ブロックを有し、最近接の回路ブロック間が行方向と列方向に結線され、行方向および列方向に折り畳むことにより回路ブロックを積層した半導体装置としたものであり、回路ブロック間の行方向と列方向の配線を短くできる。
【００１０】
請求項２に記載の発明は、２次元的に多数のメモリセルをマトリクス状に配置した１枚のプラスチックフィルムを、行方向および列方向に折り畳むことによりメモリセルを３次元配列するように構成した半導体装置としたものであり、各メモリセルにアクセスする行電極と列電極の配線長を短くできる。
【００１１】
請求項３に記載の発明は、折り畳み線の近傍において、折り畳み線を横切る配線の厚さを厚くした請求項１−２記載の半導体装置としたものであり、折り畳みにより配線が断線しなくなる。
【００１２】
請求項４に記載の発明は、折り畳み線の近傍において、折り畳み線を横切る配線の幅を太くした請求項１−２記載の半導体装置としたものであり、折り畳みにより配線が断線しなくなる。
【００１３】
請求項５に記載の発明は、折り畳み線の交点に穴を設けた請求項１−４記載の半導体装置としたものであり、折り畳んだ角が厚くならない。
【００１４】
【発明の実施の形態】
次に、本発明の具体例を説明する。
【００１５】
（実施例１）
図１は本発明の一実施の形態による半導体装置の配線図を示し、図１においてプラスチックフィルム１１は、回路形成や配線するための基板であり、絶縁性高分子から構成されている。この絶縁性高分子としては、プラスチックフィルムが挙げられるが、耐熱性および水分を吸収しにくいとという点から、ポリイミドが好ましい。
【００１６】
第１回路ブロック１３ａは、電気的な信号を処理し、受動素子群若しくは能動素子群若しくはそれらが混在した素子群が第２回路ブロック１３ｂと第３回路ブロック１３ｃの両回路に配線されている。
【００１７】
第２回路ブロック１３ｂは、電気的な信号を処理し、受動素子群若しくは能動素子群若しくはそれらが混在した素子群が第１回路ブロック１３ａと第４回路ブロック１３ｄの両回路に配線されている。
【００１８】
第３回路ブロック１３ｃは、電気的な信号を処理し、受動素子群若しくは能動素子群若しくはそれらが混在した素子群が第１回路ブロック１３ａと第４回路ブロック１３ｄの両回路および入出力パッド電極１６に配線され構成されている。
【００１９】
第４回路ブロック１３ｄは、電気的な信号を処理し、受動素子群若しくは能動素子群若しくはそれらが混在した素子群が第２回路ブロック１３ｂと第３回路ブロック１３ｃの両回路に配線されている。
【００２０】
配線１４は、各回路ブロック間を電気的に接続し、金属から構成されている。
【００２１】
入出力パッド電極１６は、本半導体装置と外部の装置とを電気的に接続し、金属から構成されている。
【００２２】
行方向の折り畳み線１７ａと列方向の折り畳み線１７ｂはプラスチックフィルム１１を折りこむ位置を示す。本発明においては、行方向に少なくとも１本の折り畳み線１７ａが存在し、および列方向に少なくとも１本の折り畳み線１７が存在する。
【００２３】
本実施の形態のように、回路ブロックをプラスチックフィルム１１の上に２次元配置させることによって、各回路ブロック１３が行方向と列方向で結線すべき回路ブロックと隣接することとなり、回路ブロック１３の間の配線が短縮かつ単純化するという効果が得られる。
【００２４】
行と列の直交する２方向に配線することを必要とする回路ブロックとして、メモリアレイを作製した具体例を以下説明する。
【００２５】
図２は本発明の一実施の形態によるメモリ機能を有する半導体装置の配線図を示し、図２においてメモリセル２１は、“１”または“０”の情報を特定のアドレスに記憶し、セル選択トランジスタ２１ｂとメモリ物質２１ａから構成されている。
【００２６】
メモリ物質２１ａは、記憶情報の“１”および“０”に対応した電気的に異なる２状態間を転移およびそれら一方の状態を保持し、抵抗変化物質から構成されている。この抵抗変化物質の材質としては、ＧｅＳｂＴｅからなるカルコゲナイド化合物や、ポリフッ化ビニリデンからなる強誘電体物質を挙げることができる。
【００２７】
セル選択トランジスタ２１ｂは、アレイ状に配置されたメモリセルから特定のメモリセルのみを電気的に選び出し、半導体から構成されている。
【００２８】
第１の列デコーダ回路２４ａは、接続されたメモリセル群から特定の列のみを電気的に選び出し、論理素子から構成されている。
【００２９】
第２の列デコーダ回路２４ｂは、接続されたメモリセル群から特定の列のみを電気的に選び出し、論理素子から構成されている。
【００３０】
第２の行デコーダ回路２５ａは、接続されたメモリセル群から特定の行のみを電気的に選び出し、論理素子から構成されている。
【００３１】
第２の行デコーダ回路２５ｂは、接続されたメモリセル群から特定の行のみを電気的に選び出し、論理素子から構成されている。
【００３２】
デバイス非作製領域２８は、折り曲がる領域に能動素子や受動素子を作製しない領域であり、プラスチックフィルム１１と配線のみから構成されている。
【００３３】
作製方法を以下に記す。
【００３４】
厚さ１０μｍのプラスチックフィルム１１を基板として用意し、デバイス非作製領域２８に能動素子や受動素子を設けないように、各々の素子を作製し図２の様に配線した。
【００３５】
メモリセルからなる回路ブロック１３と他のメモリセルからなる回路ブロック１３とは互いに隣接しており、各々の回路ブロック１３における行方向の電極と列方向の電極は結線すべき回路ブロック間で対向する位置に存在したため、ブロック間の配線長は充分短く、かつ回路ブロック１３の間の配線パターンも単純なものとなった。プラスチックフィルム１１の上に配線が完了した後、折り畳み線１７で折り畳み、回路ブロック１３を積層した半導体装置が完成した。
【００３６】
図１および図２に示すように、本発明による半導体装置を用いれば、各回路ブロック１３が２次元配置となっており、各回路ブロック１３の間の結線が短くなることがわかる。
【００３７】
また、本発明による半導体装置を用いれば、折り畳み線１７の近傍（プラスチックフィルム１１のデバイス非作製領域２８の内部）にメモリセルやトランジスタを配置しないことにより、折り畳みによるメモリセルやトランジスタの誤動作若しく破壊を防止することができる。
【００３８】
更に、３次元アドレス用周辺回路や層間を電気接続するバイア電極を用いることなくメモリアレイが多層化しており、大容量メモリの製造が容易になることがわかる。
【００３９】
なお、以上の説明では、周辺回路を行および列デコーダ２４・２５で構成した例で説明したが、その他の周辺回路（センスアンプやアドレスラッチ回路など）を要する場合についてもデバイス非作製領域２８にこの様な周辺回路を配置しない、若しくは周辺回路を分割してデバイス非作製領域２８には配線のみとし能動素子や受動素子を設けないことにより同様に実施可能である。
【００４０】
また、折り畳み線１７の折り方（山折り・谷折り）については、特に制限されず、電極３３がショートしない限り、山折り・谷折りのいずれであってもよく、１つの折り畳み線１７ａでは山折り、他の１つの折り畳み線１７ｂでは谷折りであってもよい。このことは、実施例１以外の実施例においても同様である。
【００４１】
なお、以上の説明では、メモリセルを選択トランジスタで構成した例で説明したが、その他のメモリセル選択方法であるダイオードを用いた形式や特に選択素子を設けない単純マトリクス形式についても同様に実施可能である。
【００４２】
（実施例２）
単純マトリクス形式の電極構造を有したメモリアレイの半導体装置の実施例を以下説明する。
【００４３】
図３は本発明の一実施の形態による半導体装置の行電極と列電極の外観図を示し、図３においてメモリセル３３は、情報の単位である“０”または“１”を記憶し、メモリ物質３３ｃと交差した電極から構成されている。
【００４４】
行電極３３ａと列電極３３ｂは、メモリ物質３３ｃを上下から挟み、このメモリ物質３３ｃに電気的にアクセスする作用し、金属から構成されている。
【００４５】
メモリ物質３３ｃは電気的に異なる２つの安定状態を提供し、有機強誘電体物質から構成されている。
【００４６】
第１の列デコーダ回路３４ａと第２の列デコーダ回路３４ｂは、メモリアレイ中の１つのメモリセルを指定し、論理素子から構成されている。
【００４７】
メモリアレイ中における１つのメモリセルを行指定するための回路である第１の行デコーダ回路３５ａと第２の行デコーダ回路３５ｂは、メモリアレイ中の１つのメモリセルを指定し、論理素子とそれらを結ぶ配線から構成されている。
【００４８】
本半導体装置の折り畳んだ外観を図４に示す。図４は図３の半導体装置の折り畳み後における外観図を示し、図４において第１切断面４１は図５の半導体装置の断面図を得る為の切断面である。第２切断面４２は図６の半導体装置の断面図を得る為の切断面である。
【００４９】
各断面構造を図５と図６に示す。
【００５０】
図５は図４の半導体装置の断面図（第１切断面４１による断面図）を示し、図５において接着フィルム５１は折り畳んだプラスチックフィルム１１の相対する表面を接着し、絶縁性の有機物から構成されている。厚くした配線５２は折り畳んだプラスチックフィルム１１の各層間を電気的に接続し、金属から構成されている。
【００５１】
図６は図４の半導体装置の断面図を示し、プラスチックフィルム１１の折り曲げられた部分の配線５２は厚くなっている。
【００５２】
本実施例のように、折り畳まれる部分の配線５２（すなわち、デバイス非作製領域２８に位置する部分の電極３３ａ・３３ｂ）を、折り畳まれる部分以外の配線（すなわち、デバイス非作製領域２８に位置しない部分の電極３３ａ・３３ｂ）よりも太くかつ厚くなるように堆積することによって、折り畳みにより配線５２が曲げられても、断線しにくい。
【００５３】
なお、以上の説明では、折り畳まれる部分の配線５２を太く且つ厚くした例で説明したが、配線５２を太く若しくは厚くした場合についても同様に実施可能である。
【００５４】
なお、以上の説明では、単純に電極を交差させただけのパッシブマトリクス方式でメモリセルをアレイ化した例で説明したが、メモリセルにトランジスタを設けたアクティブマトリクス方式についても同様に実施可能である（図２参照）。
【００５５】
なお、以上の説明では、入出力パッド電極１６を回路ブロックとおなじ折り畳み領域に設けた構成で説明したが、図７に示す本発明の一実施の形態による半導体装置の配線図のように入出力パッド電極１６のみで１つの折り畳み領域を占有する配置にしてもかまわない。
【００５６】
（実施例３）
以上の実施例では回路ブロックが２ｘ２に配置されている場合を説明したが、本実施例では更に多数の回路ブロック（１例として３ｘ３）が配置されている場合を説明する。実施例１や実施例２の半導体装置は、回路ブロック１３が増え、プラスチックフィルム１１を折り畳む回数が増大するに伴い、折り畳みにくくなる。また、折り畳みにより生じる角の近傍が、その周りより厚くなるなどの不具合が生じる。そこで、本実施例ではこの様な不具合を解決した具体例を説明する。
【００５７】
図８は本発明の一実施の形態による折り畳み線１７の交点に穴８２を有する半導体装置の外観図を示し、図８において穴８２はプラスチックフィルム１１の折り畳みを容易にし、プラスチックフィルム１１の行方向の折り畳み線１７ａと列方向の折り畳み線１７ｂとの交点に設けられている。回路ブロック８３は、電気的な信号を処理し、受動素子群若しくは能動素子群若しくはそれらが混在した素子群から構成されている。
【００５８】
本実施の形態のように、行方向の折り畳み線１７ａと列方向の折り畳み線１７ｂとの交点に穴８２を加工することによって、折り畳みにより生じる角でのプラスチックフィルム１１の各層内部に蓄積する応力が緩和され、プラスチックフィルム１１を折り畳やすくなり、且つ折り畳みにより生じる角の近傍でも半導体装置の厚さを均一化することができる。
【００５９】
なお、以上の説明では、プラスチックフィルム１１に開けた穴８２を電気的には利用しない構造で構成した例で説明したが、この穴８２を介して配線を行い、回路ブロック８３の間を結線してもかまわない。
【００６０】
【発明の効果】
以上のように本発明によれば、プラスチックフィルム１１を折り畳む方向が１方向でなく直交する２方向となるため、配線長の増大が帯状フィルムを用いた場合より低下するという有利な効果が得られる。
【図面の簡単な説明】
【図１】本発明の一実施の形態による半導体装置の配線図
【図２】本発明の一実施の形態によるメモリ機能を有する半導体装置の配線図
【図３】本発明の一実施の形態による半導体装置の行電極と列電極の外観図
【図４】図３の半導体装置の折り畳み後における外観図
【図５】図４の半導体装置の断面図
【図６】図４の半導体装置の断面図
【図７】本発明の一実施の形態による半導体装置の配線図
【図８】本発明の一実施の形態による折り畳み線の交点に穴を有する半導体装置の外観図
【図９】従来の半導体装置の配線図
【符号の説明】
１１  プラスチックフィルム
１３ａ  第１回路ブロック
１３ｂ  第２回路ブロック
１３ｃ  第３回路ブロック
１３ｄ  第４回路ブロック
１４  配線
１６  入出力パッド電極
１７ａ  行方向の折り畳み線
１７ｂ  列方向の折り畳み線
２１  メモリセル
２１ａ  メモリ物質
２１ｂ  セル選択トランジスタ
２４ａ  第１の列デコーダ回路
２４ｂ  第２の列デコーダ回路
２５ａ  第１の行デコーダ回路
２５ｂ  第２の行デコーダ回路
２８  デバイス非作製領域
３３  メモリセル
３３ａ  行電極
３３ｂ  列電極
３３ｃ  メモリ物質
３４ａ  第１の列デコーダ回路
３４ｂ  第２の列デコーダ回路
３５ａ  第１の行デコーダ回路
３５ｂ  第２の行デコーダ回路
４１  切断面ａ
４２  切断面ｂ
５１  接着フィルム
５２  厚くした配線
８２  穴
８３  回路ブロック
９１  プラスチックフィルム
９２ａ  山折線
９２ｂ  谷折線
９３ａ  第１半導体チップ
９３ｂ  第２半導体チップ
９３ｃ  第３半導体チップ
９３ｄ  第４半導体チップ
９４  配線
９５  電極
【図１】
2005012083.tif 000003
【図２】
2005012083.tif 000004
【図３】
2005012083.tif 000005
【図４】
2005012083.tif 000006
【図５】
2005012083.tif 000007
【図６】
2005012083.tif 000008
【図７】
2005012083.tif 000009
【図８】
2005012083.tif 000010
【図９】
2005012083.tif 000011