(57)【要約】【課題】  特性や信頼性を向上させることが可能な半導体装置の製造方法を提供する。【解決手段】  半導体基板１００上に、層間絶縁膜１０８を含む下地領域を形成する工程と、下地領域上にアルミナ膜１１７を形成する工程と、アルミナ膜に穴を形成する工程と、穴を下部電極膜１１８，１１９で埋める工程と、下部電極膜上に誘電体膜１２１を形成する工程と、誘電体膜上に上部電極膜１２２を形成する工程とを備える。【選択図】    図２
2005101213.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、層間絶縁膜を含む下地領域を形成する工程と、
前記下地領域上にアルミナ膜を形成する工程と、
前記アルミナ膜に穴を形成する工程と、
前記穴を下部電極膜で埋める工程と、
前記下部電極膜上に誘電体膜を形成する工程と、
前記誘電体膜上に上部電極膜を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記誘電体膜を形成する工程は、
前記下部電極膜上に別のアルミナ膜を形成する工程と、
前記別のアルミナ膜に、前記下部電極膜に達する別の穴を形成する工程と、
前記別の穴を前記誘電体膜で埋める工程と、
を含む
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体基板上に、層間絶縁膜を含む下地領域を形成する工程と、
前記下地領域上に下部電極膜を形成する工程と、
前記下部電極膜上にアルミナ膜を形成する工程と、
前記アルミナ膜に、前記下部電極膜に達する穴を形成する工程と、
前記穴を誘電体膜で埋める工程と、
前記誘電体膜上に上部電極膜を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
前記下地領域を形成する工程は、前記層間絶縁膜内に前記下部電極膜に接続されるべきプラグを形成する工程を含む
ことを特徴とする請求項１又は３に記載の半導体装置の製造方法。
【請求項５】
半導体基板上に、層間絶縁膜を含む下地領域を形成する工程と、
前記下地領域上にアルミナ膜を形成する工程と、
前記アルミナ膜に穴を形成する工程と、
前記穴を導電膜で埋めてプラグを形成する工程と、
前記プラグ上に下部電極膜を形成する工程と、
前記下部電極膜上に誘電体膜を形成する工程と、
前記誘電体膜上に上部電極膜を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項６】
前記アルミナ膜に穴を形成する工程は、前記アルミナ膜及び前記層間絶縁膜に前記穴を形成する工程を含む
ことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記穴を埋める工程は、ＣＭＰ法を用いて行われる
ことを特徴とする請求項１、３又は５に記載の半導体装置の製造方法。
【請求項８】
半導体基板上に、層間絶縁膜を含む下地領域を形成する工程と、
前記下地領域上に下部電極膜パターンを形成する工程と、
前記下部電極膜パターンの上面及び側面をアルミナ膜で覆う工程と、
前記アルミナ膜の一部を除去して、前記下部電極膜パターンの上面を露出させ且つ前記アルミナ膜の前記下部電極膜パターンの側面に形成された部分を残す工程と、
前記露出した下部電極膜パターンの上面上に誘電体膜を形成する工程と、
前記誘電体膜上に上部電極膜を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項９】
前記誘電体膜を形成する工程は、
前記下部電極膜パターン上に誘電体膜パターンを形成する工程と、
前記誘電体膜パターンの上面及び側面を別のアルミナ膜で覆う工程と、
前記別のアルミナ膜の一部を除去して、前記誘電体膜パターンの上面を露出させ且つ前記別のアルミナ膜の前記誘電体膜パターンの側面に形成された部分を残す工程と、
を含む
ことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
半導体基板上に、層間絶縁膜を含む下地領域を形成する工程と、
前記下地領域上に下部電極膜を形成する工程と、
前記下部電極膜上に誘電体膜パターンを形成する工程と、
前記誘電体膜パターンの上面及び側面をアルミナ膜で覆う工程と、
前記アルミナ膜の一部を除去して、前記誘電体膜パターンの上面を露出させ且つ前記アルミナ膜の前記誘電体膜パターンの側面に形成された部分を残す工程と、
前記露出した誘電体膜パターンの上面上に上部電極膜を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項１１】
前記アルミナ膜の一部を除去する工程は、ＣＭＰ法を用いて行われる
ことを特徴とする請求項８又は１０に記載の半導体装置の製造方法。
【請求項１２】
前記誘電体膜は金属酸化物膜である
ことを特徴とする請求項１、３、５、８又は１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特にキャパシタを有する半導体装置に関する。
【背景技術】
【０００２】
近年、キャパシタの誘電体膜に強誘電体膜を用いた強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）の開発が進められている。強誘電体メモリに用いられる代表的な強誘電体膜には、Ｐｂ(ＺｒxＴｉ1-x )Ｏ3 膜（ＰＺＴ膜）及びＳｒＢｉ2Ｔａ2Ｏ9 膜（ＳＢＴ膜）等があげられる。
【０００３】
誘電体膜に上記ＰＺＴ膜やＳＢＴ膜等の金属酸化物膜を用いた場合、キャパシタ形成後に行われるＣＶＤ工程やＲＩＥ工程等のプラズマ処理において、金属酸化物膜が水素によって還元されるという問題がある。その結果、強誘電体の自発分極が低下する等、キャパシタの特性や信頼性が劣化する。
【０００４】
また、強誘電体メモリでは、プラズマ処理等でキャパシタに生じたダメージを回復するために、酸素雰囲気中における高温での熱処理が必要となる。しかしながら、キャパシタの直下にプラグを設けたＣＯＰ（Capacitor On Plug）構造を有する強誘電体メモリにおいては、このような熱処理によってプラグが酸化されるという問題がある。その結果、キャパシタとプラグの電気的接続が不十分になり、強誘電体メモリの特性や信頼性が劣化する。
【０００５】
上述したような問題を解決するため、キャパシタを水素バリア性及び酸素バリア性を有する保護絶縁膜で覆うことが必要となる。しかしながら、キャパシタを形成した後に保護絶縁膜を堆積した場合、良好なステップカバレージが得られ難いため、バリア性が不十分になるという問題がある。
【０００６】
従来技術として特許文献１には、キャパシタの下部電極等をＣＭＰ法によって形成する方法が提案されている。例えば、シリコン酸化膜及びチタン酸化物膜からなる絶縁膜に穴を形成した後、ＣＭＰ法によって穴を下部電極膜で埋めるようにしている。このようにＣＭＰ法を用いることで、上述したようなステップカバレージの問題を解決することが可能である。しかしながら、絶縁膜として用いるシリコン酸化膜及びチタン酸化物膜は、良好なバリア性を有しているとは言い難い。そのため、上述した誘電体膜の酸化及び還元という問題を回避することが困難である。
【特許文献１】米国特許第６１５３４６０号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
このように、従来の製造方法は、水素バリア性及び酸素バリア性を確保することが困難であり、そのためキャパシタを含む半導体装置の特性や信頼性が劣化するという問題があった。
【０００８】
本発明は、上記従来の課題に対してなされたものであり、特性や信頼性を向上させることが可能な半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００９】
本発明の第１の視点に係る半導体装置の製造方法は、半導体基板上に、層間絶縁膜を含む下地領域を形成する工程と、前記下地領域上にアルミナ膜を形成する工程と、前記アルミナ膜に穴を形成する工程と、前記穴を下部電極膜で埋める工程と、前記下部電極膜上に誘電体膜を形成する工程と、前記誘電体膜上に上部電極膜を形成する工程と、を備えたことを特徴とする。
【００１０】
本発明の第２の視点に係る半導体装置の製造方法は、半導体基板上に、層間絶縁膜を含む下地領域を形成する工程と、前記下地領域上に下部電極膜を形成する工程と、前記下部電極膜上にアルミナ膜を形成する工程と、前記アルミナ膜に、前記下部電極膜に達する穴を形成する工程と、前記穴を誘電体膜で埋める工程と、前記誘電体膜上に上部電極膜を形成する工程と、を備えたことを特徴とする。
【００１１】
本発明の第３の視点に係る半導体装置の製造方法は、半導体基板上に、層間絶縁膜を含む下地領域を形成する工程と、前記下地領域上にアルミナ膜を形成する工程と、前記アルミナ膜に穴を形成する工程と、前記穴を導電膜で埋めてプラグを形成する工程と、前記プラグ上に下部電極膜を形成する工程と、前記下部電極膜上に誘電体膜を形成する工程と、前記誘電体膜上に上部電極膜を形成する工程と、を備えたことを特徴とする。
【００１２】
本発明の第４の視点に係る半導体装置の製造方法は、半導体基板上に、層間絶縁膜を含む下地領域を形成する工程と、前記下地領域上に下部電極膜パターンを形成する工程と、前記下部電極膜パターンの上面及び側面をアルミナ膜で覆う工程と、前記アルミナ膜の一部を除去して、前記下部電極膜パターンの上面を露出させ且つ前記アルミナ膜の前記下部電極膜パターンの側面に形成された部分を残す工程と、前記露出した下部電極膜パターンの上面上に誘電体膜を形成する工程と、前記誘電体膜上に上部電極膜を形成する工程と、を備えたことを特徴とする。
【００１３】
本発明の第５の視点に係る半導体装置の製造方法は、半導体基板上に、層間絶縁膜を含む下地領域を形成する工程と、前記下地領域上に下部電極膜を形成する工程と、前記下部電極膜上に誘電体膜パターンを形成する工程と、前記誘電体膜パターンの上面及び側面をアルミナ膜で覆う工程と、前記アルミナ膜の一部を除去して、前記誘電体膜パターンの上面を露出させ且つ前記アルミナ膜の前記誘電体膜パターンの側面に形成された部分を残す工程と、前記露出した誘電体膜パターンの上面上に上部電極膜を形成する工程と、を備えたことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、良好な水素バリア性及び酸素バリア性を確保することが可能であり、半導体装置の特性や信頼性を向上させることが可能となる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態を図面を参照して説明する。
【００１６】
（実施形態１）
図１（ａ）〜図２（ｆ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示した断面図である。
【００１７】
まず、図１（ａ）に示すように、ｐ型シリコン基板（半導体基板）１００上に、ＳＴＩ（Shallow  Trench  Isolation）構造の素子分離領域１０１を形成する。続いて、ＭＩＳトランジスタを以下のようにして形成する。
【００１８】
まず、ゲート絶縁膜１０２として、熱酸化により厚さ６ｎｍ程度のシリコン酸化膜を形成する。続いて、ゲート絶縁膜１０２上に、砒素をドープしたｎ+ 型多結晶シリコン膜１０３を形成する。さらに、多結晶シリコン膜１０３上に、ＷＳｉx 膜１０４及びシリコン窒化膜１０５を形成する。その後、多結晶シリコン膜１０３、ＷＳｉx 膜１０４及びシリコン窒化膜１０５を、通常の光リソグラフィー法及びＲＩＥ法により加工して、ゲート電極を形成する。続いて、全面にシリコン窒化膜１０６を堆積する。さらに、ＲＩＥを行い、ゲート電極の側壁上にシリコン窒化膜１０６からなる側壁スペーサを形成する。なお、詳細な説明は省くが、本工程において、イオン注入及び熱処理により、ソース／ドレイン領域１０７が形成される。
【００１９】
次に、図１（ｂ）に示すように、ＣＶＤ（化学的気相成長）法により全面に、層間絶縁膜としてシリコン酸化膜１０８を堆積し、さらにＣＭＰ（化学的機械的研磨）法により平坦化処理を行う。続いて、一方のソース／ドレイン領域１０７に達するコンタクトホールをシリコン酸化膜１０８に形成する。その後、スパッタリング法或いはＣＶＤ法によりチタン膜を堆積する。続いて、フォーミングガス中で熱処理を行うことによりチタン膜を窒化して、ＴｉＮ膜１１０を形成する。さらに、ＣＶＤ法によりタングステン膜１１１を堆積する。続いて、ＣＭＰ法によりコンタクトホール外のＴｉＮ膜１１０及びタングステン膜１１１を除去し、コンタクトホール内にＴｉＮ膜１１０及びタングステン膜１１１を残す。これにより、一方のソース／ドレイン領域１０７に接続されたプラグが形成される。
【００２０】
その後、全面にＣＶＤ法により、シリコン窒化膜１１２及びシリコン酸化膜１１３を堆積する。さらに、もう一方のソース／ドレイン領域１０７に達するコンタクトホールを形成する。続いて、上述した方法と同様の方法により、ＴｉＮ膜１１４及びタングステン膜１１５をコンタクトホール内に形成する。これにより、他方のソース／ドレイン領域１０７に接続されたプラグが形成される。以上のようにして、シリコン基板１００上に下地領域が形成される。
【００２１】
次に、図１（ｃ）に示すように、スパッタリング法によって全面に、厚さ１００ｎｍのアルミナ膜（Ａｌ2Ｏ3 膜）１１７を堆積する。続いて、アルミナ膜１１７を、通常の光リソグラフィー法及びＲＩＥ法により加工して、穴１１７ａを形成する。
【００２２】
次に、図２（ｄ）に示すように、ダマシン法によって穴１１７ａを下部電極膜で埋める。すなわち、スパッタリング法によって全面に、下部電極膜として厚さ８０ｎｍのイリジウム膜（Ｉｒ膜）１１８及び厚さ２０ｎｍのプラチナ膜（Ｐｔ膜）１１９を堆積する。下部電極膜として、厚さ６０ｎｍのイリジウム膜、厚さ２０ｎｍのイリジウム酸化物膜（ＩｒＯ2 膜）及び厚さ２０ｎｍのプラチナ膜を順次堆積してもよい。続いて、ＣＭＰ法により、穴１１７ａ以外のイリジウム膜１１８及びプラチナ膜１１９を除去する。これにより、ダマシン構造を有する下部電極が形成される。
【００２３】
次に、図２（ｅ）に示すように、スパッタリング法によって全面に、厚さ１００ｎｍのアルミナ膜１２０を堆積する。続いて、アルミナ膜１２０を通常の光リソグラフィー法及びＲＩＥ法により加工して、穴１２０ａを形成する。
【００２４】
次に、図２（ｆ）に示すように、ダマシン法によって穴１２０ａを誘電体膜で埋める。すなわち、スパッタリング法によって全面に、強誘電体膜として厚さ１００ｎｍのＰＺＴ膜（Ｐｂ(ＺｒxＴｉ1-x )Ｏ3 膜）１２１を堆積する。続いて、ＲＴＡ（Rapid Thermal Annealing）により熱処理を行い、ＰＺＴ膜１２１を結晶化する。さらに、ＣＭＰ法により、穴１２０ａ以外のＰＺＴ膜１２１を除去する。これにより、ダマシン構造を有する誘電体部が形成される。
【００２５】
次に、スパッタリング法によって、上部電極膜として厚さ１００ｎｍのプラチナ膜１２２を堆積する。続いて、プラチナ膜１２２を通常の光リソグラフィー法及びＲＩＥ法により加工して、上部電極を形成する。なお、下部電極や誘電体部と同様に、アルミナ膜に形成された穴を電極膜で埋めて、上部電極を形成してもよい。その後、図示しないが、全面にＣＶＤ法によりシリコン酸化膜を堆積する。さらに、ＰＺＴ膜１２１のダメージを回復するために、酸素雰囲気下で熱処理を行う。
【００２６】
このようにして、イリジウム膜１１８及びプラチナ膜１１９の積層構造を有する下部電極と、強誘電体膜（ＰＺＴ膜１２１）と、上部電極（プラチナ膜１２２）とを備えた強誘電体キャパシタが形成される。
【００２７】
その後の工程は図示しないが、タングステン膜１１１に接続されるコンタクト部の形成、ドライブ線及びビット線の形成、メタル配線の形成等を行い、ＣＯＰ構造を有する強誘電体メモリが完成する。
【００２８】
このように、本実施形態では、下部電極及び誘電体部がバリア性に優れたアルミナ膜で囲まれている。また、誘電体部の上面は上部電極で覆われている。そのため、キャパシタ形成後に行われる処理（水素を含んだ雰囲気中での処理及び酸素を含んだ雰囲気中での処理）において、水素や酸素の侵入を防止することができる。したがって、ＰＺＴ膜（金属酸化物膜）が水素によって還元されてキャパシタの特性や信頼性が劣化するといった問題や、キャパシタ直下のプラグが酸化されて電気的接続が不十分になるといった問題を防止することができる。よって、特性や信頼性に優れた強誘電体メモリを得ることができる。
【００２９】
図３は、アルミナ膜の水素バリア性を説明するための図である。プラチナ膜／ＰＺＴ膜／プラチナ膜の積層構造をアルミナ膜で覆わない試料、及びプラチナ膜／ＰＺＴ膜／プラチナ膜の積層構造を厚さ１５ｎｍのアルミナ膜で覆った試料を用意した。それぞれの試料に対して水素雰囲気中で４００℃のアニールを行い、アニール後の試料をＳＩＭＳによって分析した。アルミナ膜で覆われていない試料（図３（ａ））に比べて、アルミナ膜で覆われた試料（図３（ｂ））では、水素濃度が著しく減少してことがわかる。
【００３０】
また、本実施形態では、ダマシン法によって下部電極及び誘電体部を形成している。アルミナ膜は通常、スパッタリング法によって形成されるため、良好なステップカバレージを得ることが難しい。そのため、キャパシタ構造形成後にアルミナ膜を堆積した場合には、キャパシタパターンのエッジをアルミナ膜で確実に覆うことが困難である。本実施形態では、ダマシン法を用いることにより、このようなステップカバレージの問題を回避することができるため、バリア性を十分に確保することができる。よって、特性や信頼性に優れた強誘電体メモリを得ることができる。
【００３１】
なお、上述した実施形態では、下部電極及び誘電体部ともにダマシン法によって形成したが、下部電極及び誘電体部の一方をダマシン法によって形成してもよい。
【００３２】
（実施形態２）
図４（ａ）〜図５（ｆ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示した断面図である。
【００３３】
図４（ａ）の工程は、第１の実施形態の図１（ａ）の工程と実質的に同様であり、それらの説明は省略する。
【００３４】
図４（ｂ）の途中の工程までは、図１（ｂ）の工程と実質的に同様である。すなわち、層間絶縁膜としてシリコン酸化膜１０８を堆積した後、一方のソース／ドレイン領域１０７に達するコンタクトホールをシリコン酸化膜１０８に形成する。続いて、コンタクトホールをＴｉＮ膜１１０及びタングステン膜１１１で埋めて、一方のソース／ドレイン領域１０７に接続されたプラグを形成する。以上のようにして、シリコン基板１００上に下地領域が形成される。その後、スパッタリング法により全面に、厚さ１００ｎｍのアルミナ膜１０９を堆積する。続いて、シリコン酸化膜１０８及びアルミナ膜１０９に、もう一方のソース／ドレイン領域１０７に達するコンタクトホール１０９ａを形成する。
【００３５】
次に、図４（ｃ）に示すように、コンタクトホール１０９ａをプラグ膜で埋める。すなわち、まずスパッタリング法或いはＣＶＤ法によりチタン膜を堆積する。続いて、フォーミングガス中で熱処理を行うことによりチタン膜を窒化して、ＴｉＮ膜１１４を形成する。さらに、ＣＶＤ法によりタングステン膜１１５を堆積する。続いて、ＣＭＰ法によりコンタクトホール１０９ａ外のＴｉＮ膜１１４及びタングステン膜１１５を除去し、コンタクトホール内にＴｉＮ膜１１４及びタングステン膜１１５を残す。これにより、他方のソース／ドレイン領域１０７に接続されたプラグが形成される。
【００３６】
次に、図５（ｄ）に示すように、厚さ５ｎｍのチタン膜１１６を堆積する。続いて、下部電極膜として、厚さ１００ｎｍのイリジウム膜１１８及び厚さ２０ｎｍのプラチナ膜１１９を、スパッタリング法によって堆積する。下部電極膜として、厚さ８０ｎｍのイリジウム膜、厚さ２０ｎｍのイリジウム酸化物膜及び厚さ２０ｎｍのプラチナ膜を順次堆積してもよい。さらに、スパッタリング法によって全面に、厚さ１００ｎｍのアルミナ膜１２０を堆積する。続いて、アルミナ膜１２０を通常の光リソグラフィー法及びＲＩＥ法により加工して、穴１２０ａを形成する。
【００３７】
次に、図５（ｅ）に示すように、ダマシン法によって穴１２０ａを誘電体膜で埋める。すなわち、スパッタリング法によって全面に、強誘電体膜として厚さ１００ｎｍのＰＺＴ膜１２１を堆積する。続いて、ＲＴＡにより熱処理を行い、ＰＺＴ膜１２１を結晶化する。さらに、ＣＭＰ法により、穴１２０ａ以外のＰＺＴ膜１２１を除去する。これにより、ダマシン構造を有する誘電体部が形成される。
【００３８】
次に、図５（ｆ）に示すように、スパッタリング法によって、上部電極膜として厚さ１００ｎｍのプラチナ膜１２２を堆積する。続いて、プラチナ膜１２２を通常の光リソグラフィー法及びＲＩＥ法により加工して、上部電極を形成する。なお、誘電体部と同様に、アルミナ膜に形成された穴を電極膜で埋めて、上部電極を形成してもよい。その後、全面にＣＶＤ法によりシリコン酸化膜１２３を堆積し、さらにシリコン酸化膜１２３をパターンニングする。続いて、パターニングされたシリコン酸化膜をマスクとして、ＲＩＥ法により、アルミナ膜１２０、プラチナ膜１１９、イリジウム膜１１８及びチタン膜１１６をエッチングする。さらに、ＰＺＴ膜１２１のダメージを回復するために、酸素雰囲気下で熱処理を行う。
【００３９】
このようにして、イリジウム膜１１８及びプラチナ膜１１９の積層構造を有する下部電極と、強誘電体膜（ＰＺＴ膜１２１）と、上部電極（プラチナ膜１２２）とを備えた強誘電体キャパシタが形成される。
【００４０】
その後の工程は図示しないが、タングステン膜１１１に接続されるコンタクト部の形成、ドライブ線及びビット線の形成、メタル配線の形成等を行い、ＣＯＰ構造を有する強誘電体メモリが完成する。
【００４１】
このように、本実施形態では、誘電体部がバリア性に優れたアルミナ膜で囲まれている他、さらにプラグもアルミナ膜で囲まれている。そして、このプラグはダマシン法によって形成されている。したがって、第１の実施形態と同様、特性や信頼性に優れた強誘電体メモリを得ることができる。
【００４２】
（実施形態３）
図６（ａ）〜図７（ｆ）は、本発明の第３の実施形態に係る半導体装置の製造工程を示した断面図である。
【００４３】
図６（ａ）及び図６（ｂ）の工程は、第１の実施形態の図１（ａ）及び図１（ｂ）の工程と実質的に同様であり、それらの説明は省略する。
【００４４】
図６（ｂ）の工程の後、図６（ｃ）に示すように、スパッタリング法によって全面に、下部電極膜として厚さ８０ｎｍのイリジウム膜１１８及び厚さ２０ｎｍのプラチナ膜１１９を堆積する。下部電極膜として、厚さ６０ｎｍのイリジウム膜、厚さ２０ｎｍのイリジウム酸化物膜及び厚さ２０ｎｍのプラチナ膜を順次堆積してもよい。続いて、イリジウム膜１１８及びプラチナ膜１１９を、通常の光リソグラフィー法及びＲＩＥ法により加工して、下部電極を形成する。
【００４５】
次に、図７（ｄ）に示すように、スパッタリング法によって全面に、厚さ１００ｎｍのアルミナ膜（Ａｌ2Ｏ3 膜）１１７を堆積し、下部電極をアルミナ膜１１７で覆う。続いて、ＣＭＰ法によりアルミナ膜１１７の一部を除去して、プラチナ膜１１９の上面を露出させる。このＣＭＰ工程により、イリジウム膜１１８及びプラチナ膜１１９の側面がアルミナ膜１１７で囲まれた構造が得られる。
【００４６】
次に、図７（ｅ）に示すように、スパッタリング法によって全面に、強誘電体膜として厚さ１００ｎｍのＰＺＴ膜１２１を堆積する。続いて、ＲＴＡにより熱処理を行い、ＰＺＴ膜１２１を結晶化する。続いて、ＰＺＴ膜１２１を通常の光リソグラフィー法及びＲＩＥ法により加工して、誘電体部を形成する。
【００４７】
次に、図７（ｆ）に示すように、スパッタリング法によって全面に、厚さ１００ｎｍのアルミナ膜１２０を堆積し、ＰＺＴ膜１２１（誘電体部）をアルミナ膜１２０で覆う。続いて、ＣＭＰ法によりアルミナ膜１２０の一部を除去して、ＰＺＴ膜１２１の上面を露出させる。このＣＭＰ工程により、ＰＺＴ膜１２１の側面がアルミナ膜１２０で囲まれた構造が得られる。その後、上部電極膜として厚さ１００ｎｍのプラチナ膜１２２を堆積する。続いて、プラチナ膜１２２を通常の光リソグラフィー法及びＲＩＥ法により加工して、上部電極を形成する。なお、下部電極や誘電体部と同様に、上部電極の側面にＣＭＰ法によってアルミナ膜を形成してもよい。その後、図示しないが、全面にＣＶＤ法によりシリコン酸化膜を堆積する。さらに、ＰＺＴ膜１２１のダメージを回復するために、酸素雰囲気下で熱処理を行う。
【００４８】
このようにして、イリジウム膜１１８及びプラチナ膜１１９の積層構造を有する下部電極と、強誘電体膜（ＰＺＴ膜１２１）と、上部電極（プラチナ膜１２２）とを備えた強誘電体キャパシタが形成される。
【００４９】
その後の工程は図示しないが、タングステン膜１１１に接続されるコンタクト部の形成、ドライブ線及びビット線の形成、メタル配線の形成等を行い、ＣＯＰ構造を有する強誘電体メモリが完成する。
【００５０】
このように、本実施形態では、下部電極及び誘電体部がバリア性に優れたアルミナ膜で囲まれているため、第１の実施形態と同様、特性や信頼性に優れた強誘電体メモリを得ることができる。また、本実施形態では、アルミナ膜を堆積した後、ＣＭＰ法によって下部電極の上面上のアルミナ膜を除去し、下部電極の側面上にのみアルミナ膜を残す。誘電体部についても同様である。すでに述べたように、アルミナ膜は通常、スパッタリング法によって形成されるため、良好なステップカバレージを得ることが難しい。そのため、キャパシタ構造形成後にアルミナ膜を堆積した場合には、キャパシタパターンのエッジをアルミナ膜で確実に覆うことが困難である。本実施形態では、上述した方法を用いることにより、このようなステップカバレージの問題を回避することができ、特性や信頼性に優れた強誘電体メモリを得ることができる。
【００５１】
なお、上述した実施形態では、下部電極の側面及び誘電体部の側面にＣＭＰ法によってアルミナ膜を形成したが、下部電極の側面及び誘電体部の側面のいずれか一方にＣＭＰ法によってアルミナ膜を形成してもよい。
【００５２】
以上、第１乃至第３の実施形態について説明したが、これらの実施形態は以下のような種々の変更が可能である。
【００５３】
上記実施形態では、誘電体膜（強誘電体膜）としてＰＺＴ膜（Ｐｂ(ＺｒxＴｉ1-x )Ｏ3 膜）を用いたが、ＳＢＴ膜（ＳｒＢｉ2Ｔａ2Ｏ9 膜）を用いてもよい。また、上記実施形態で述べた手法は、ＦｅＲＡＭの他、ＤＲＡＭにも適用可能である。この場合には、誘電体膜として、Ｔａ2Ｏ5 膜や（Ｂａ,Ｓｒ）ＴｉＯ3 膜（ＢＳＴ膜）等の高誘電体膜を用いることが可能である。一般的に言えば、誘電体膜として、強誘電体膜や高誘電体膜等の金属酸化物膜を用いることが可能である。
【００５４】
また、上記実施形態では、電極膜としてイリジウム膜（Ｉｒ膜）及びプラチナ膜（Ｐｔ膜）を用いたが、ルテニウム膜（Ｒｕ膜）を用いてもよい。また、これらの貴金属を含む合金膜（例えば、ＩｒＴａ膜やＩｒＮｂ膜）を用いてもよい。また、イリジウム酸化物膜（ＩｒＯ2 膜）、ルテニウム酸化物膜（ＲｕＯ2 膜）或いはストロンチウム・ルテニウム酸化物膜等の金属酸化物膜を用いてもよい。一般的に言えば、電極膜として貴金属酸化物膜を用いることが可能である。さらに、貴金属膜と貴金属酸化物膜との積層膜或いは、貴金属を含む合金膜と貴金属酸化物膜との積層膜を用いることも可能である。
【００５５】
また、上記実施形態では、プラグとしてタングステンプラグを用いたが、ポリシリコンプラグ、シリサイドプラグ或いはチタン酸化物プラグを用いることも可能である。
【００５６】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１の実施形態に係る半導体装置の製造工程を示した断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造工程を示した断面図である。
【図３】アルミナ膜の水素バリア性を説明するための図である。
【図４】本発明の第２の実施形態に係る半導体装置の製造工程を示した断面図である。
【図５】本発明の第２の実施形態に係る半導体装置の製造工程を示した断面図である。
【図６】本発明の第３の実施形態に係る半導体装置の製造工程を示した断面図である。
【図７】本発明の第３の実施形態に係る半導体装置の製造工程を示した断面図である。
【符号の説明】
【００５８】
１００…シリコン基板、  １０１…素子分離領域、
１０２…ゲート絶縁膜、  １０３…多結晶シリコン膜、
１０４…ＷＳｉx 膜、  １０５、１０６、１１２…シリコン窒化膜、
１０７…ソース／ドレイン領域、
１０８、１１３、１２３…シリコン酸化膜、
１１０、１１４…ＴｉＮ膜、  １１１、１１５…タングステン膜、
１１６…チタン膜、  １０９、１１７、１２０…アルミナ膜、
１０９ａ、１１７ａ、１２０ａ…穴、  １１８…イリジウム膜、
１１９、１２２…プラチナ膜、  １２１…ＰＺＴ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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