(57)【要約】      （修正有）【課題】緩和ＳｉＧｅ層を製造する有効な方法を提供すること。【解決手段】圧縮歪みＳｉＧｅ層がシリコン基板上に形成される。ＳｉＧｅ層上に原子をイオン注入してＥＯＲ損傷を与える。この歪みＳｉＧｅ層を緩和するためにアニールを実施する。このアニール中、格子間型転位ループ（interstitial dislocation loop）がＳｉＧｅ層内に均一に分布するものとして形成される。この格子間型転位ループが、ＳｉＧｅ層とシリコン基板の間でのミスフィット転位の核生成の基礎となる。格子間型転位ループが均一に分布するので、このミスフィット転位も均一に分布し、それによってＳｉＧｅ層が緩和される。引っ張り歪みシリコン層が緩和ＳｉＧｅ層上に形成される。【選択図】図３
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【特許請求の範囲】
【請求項１】
圧縮歪みＳｉＧｅ層をシリコン基板上に形成するステップと、
前記ＳｉＧｅ層中に均一に分布した格子間型転位ループを形成するように原子をイオン注入するステップと、
前記ＳｉＧｅ層中に均一に分布したミスフィット転位を形成するためにアニールするステップとを含む、半導体デバイスの製造方法。
【請求項２】
前記ＳｉＧｅ層を形成するステップが、前記シリコン基板上にＳｉＧｅ層をエピタキシャル成長させるステップを含む、請求項１に記載の方法。
【請求項３】
前記ＳｉＧｅ層が約１００Å〜１００００Åの厚さで形成される、請求項２に記載の方法。
【請求項４】
前記ＳｉＧｅ層上に引っ張り歪みシリコン層を形成するステップをさらに含む、請求項１に記載の方法。
【請求項５】
前記原子をイオン注入するステップが前記ＳｉＧｅ層内にＥＯＲ損傷を引き起こす、請求項１に記載の方法。
【請求項６】
前記原子をイオン注入するステップが前記ＳｉＧｅ層の表面部分内にアモルファス層を形成させる、請求項１に記載の方法。
【請求項７】
前記原子がＧｅまたはＳｉである、請求項１に記載の方法。
【請求項８】
前記原子が、約１×１０１４原子／ｃｍ２〜１×１０１６原子／ｃｍ２の注入濃度、約５ＫｅＶ〜１００ＫｅＶの注入エネルギでイオン注入される、請求項１に記載の方法。
【請求項９】
前記アニール・ステップが、約５００℃〜１１００℃の温度で約１秒〜３０分間、実施される、請求項１に記載の方法。
【請求項１０】
前記格子間型転位ループの密度が、約１×１０５ループ／ｃｍ２〜１×１０１２ループ／ｃｍ２である、請求項１に記載の方法。
【請求項１１】
前記ミスフィット転位の密度が、約１×１０５＃／ｃｍ２〜１×１０１２＃／ｃｍ２である、請求項１０に記載の方法。
【請求項１２】
圧縮歪みＳｉＧｅ層をシリコン基板上に形成するステップと、
前記ＳｉＧｅ層上に制御可能に原子をイオン注入し、それによってその内部に均一に分布したＥＯＲを生じさせるステップと、
前記ＳｉＧｅ層中に均一に分布した格子間型転位ループを形成するためにアニールするステップであって、前記均一に分布した格子間型転位ループが前記ＳｉＧｅ層中に均一に分布したミスフィット転位を核生成させるステップと、
前記ＳｉＧｅ層上に引っ張り歪みシリコン層を形成するステップとを含む、半導体基板の形成方法。
【請求項１３】
前記原子をイオン注入するステップが前記ＳｉＧｅ層の表面部分内にアモルファス層を形成させる、請求項１２に記載の方法。
【請求項１４】
前記原子がＧｅまたはＳｉである、請求項１２に記載の方法。
【請求項１５】
前記原子が、約１×１０１４原子／ｃｍ２〜１×１０１６原子／ｃｍ２の注入濃度、約５ＫｅＶ〜１００ＫｅＶの注入エネルギでイオン注入される、請求項１２に記載の方法。
【請求項１６】
前記アニール・ステップが、約５００℃〜１１００℃の温度で約１秒〜３０分間、実施される、請求項１２に記載の方法。
【請求項１７】
シリコン基板と、
前記シリコン基板上に形成され、均一に分布したミスフィット転位を含む緩和ＳｉＧｅ層と、
前記緩和ＳｉＧｅ層上に形成され引っ張り歪みを受けたシリコン層とを備える、半導体デバイス。
【請求項１８】
前記ＳｉＧｅ層中の前記ミスフィット転位の密度が、約１×１０５＃／ｃｍ２〜１×１０１２＃／ｃｍ２である、請求項１７に記載の方法。
【請求項１９】
前記ミスフィット転位が、上から見てグリッド形状に配列されている、請求項１７に記載の方法。
【請求項２０】
前記ＳｉＧｅ層が約１００Å〜１００００Åの厚さで形成される、請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デバイス性能が改善された半導体デバイスの製造方法に関し、より詳細には、緩和ＳｉＧｅ被膜の形成方法に関する。
【背景技術】
【０００２】
超大規模集積回路半導体デバイスに対するエスカレートする要求によって、高性能・高密度のトランジスタの必要性が絶えず増大している。デバイスの小型化が限界に達しているので、デバイス性能を改善させる新材料および新方法が求められる趨勢になっている。最も直接的な性能改善の方法の１つは、移動度を向上させることによるものである。半導体の格子構造に応力または歪みを与えるとデバイス性能を改善できることが知られている。たとえば、２軸に歪んだ（たとえば膨張した格子の）シリコン基板上に形成されたＮ型デバイスは、歪みのないシリコン基板（すなわち膨張のない格子構造）上に形成された他のＮ型デバイスよりも優れたデバイス性能を示す。長手方向（電流の方向）に圧縮歪みがかかるＰ型デバイスも、このような歪みのないシリコン基板上に形成された他のＰ型デバイスよりも優れたデバイス性能を示す。このＰ型デバイスは２軸方向の引っ張り歪みが非常に大きい場合でも性能の改善を示す。
【０００３】
あるいは、シリコン基板の上面上で緩和した別のエピタキシャル成長ＳｉＧｅ層上にエピタキシャル成長させたシリコン層（またはキャップ）上にデバイスを形成するときに、デバイスがより優れた性能特性を示すことも知られている。この系ではシリコン・キャップに２軸の引っ張り歪みがかかる。緩和していないＳｉＧｅ層をＳｉ上にエピタキシャル成長させるときは、このＳｉＧｅ層はシリコン基板と一致する格子定数を有する。（たとえば高温プロセスによって）緩和されると、ＳｉＧｅの格子定数は、シリコンのそれよりも大きい固有の格子定数に近づく。完全に緩和したＳｉＧｅ層はその固有の値に近い格子定数を有する。その上にシリコン層をエピタキシャル成長させるときは、このシリコン層は緩和ＳｉＧｅ層のより大きい格子定数と合致し、そのため、その上に形成されたシリコン層に物理的な２軸の応力（たとえば膨張）を及ぼす。このシリコン層に及ぼされる物理的な応力は、その上に形成されるデバイス（たとえば、ＣＭＯＳデバイス）にとって有利である。というのは、シリコン層が膨張するとＮ型デバイスの性能が改善し、それによってＳｉＧｅ層内のＧｅ濃度が高まるとＰ型デバイスの性能が改善するからである。
【０００４】
Ｓｉ基板上のＳｉＧｅの緩和は、ミスフィット転位（misfit dislocation）の形成によって生じる。完全に緩和した基板では、応力を緩和するミスフィット転位の均一な間隔のグリッド（grid）を想定することができる。このミスフィット転位は、基板内に余剰な半平面をもたらすことにより、ＳｉＧｅ層内の格子定数がその固有値になろうとするのを助長する。次いで、ＳｉＧｅ／シリコン界面に沿ったミスマッチ歪みは吸収され、ＳｉＧｅの格子定数は大きくなることができる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、この従来の手法の問題点は、ＳｉＧｅ層とシリコン基板層の間の貫通転位を回避しながら表面部分上にミスフィット転位を実現し、それによって多層ＳｉＧｅ層の表面上に緩和ＳｉＧｅ構造を実現するには、非常に厚い（たとえば、約５０００Å〜約１５０００Å）多層のＳｉＧｅバッファ層が必要なことである。この手法では、製造時間および製造コストもかなり増大する。さらに、厚い勾配付きＳｉＧｅバッファ層はシリコン・オン・インシュレータ（ＳＯＩ）に容易には適用できない。というのは、シリコン・オン・インシュレータでは、ＳＯＩの利点が有効になるためにシリコンの厚さが１５００Å以下でなければならないからである。このＳｉＧｅバッファ層構造は厚すぎる。
【０００６】
別の問題点は、ＳｉＧｅ層とシリコン・エピタキシャル層の間に形成されたミスフィット転位が、ランダムで極めて不均一であり、かつ異成分核生成が容易に制御できないために容易に制御できないことである。ミスフィット転位の密度も場所ごとにかなり異なる。したがって、この不均一なミスフィット転位から引き起こされる物理的な応力も、シリコン・エピタキシャル層中で極めて不均一であり、この不均一な応力が性能に対する不均一な利点により大きなばらつきを与える。さらに、ミスフィット密度が高い場所では、欠陥が、デバイス端子の短絡および他の重大なリーク機構によってデバイス性能を低下させる。
【０００７】
したがって、緩和ＳｉＧｅ層を製造する有効な方法が必要とされている。
【課題を解決するための手段】
【０００８】
したがって、本発明の一態様においては、半導体デバイスの製造方法を提供することを目的とする。まず、シリコン基板上に圧縮歪みＳｉＧｅ層を形成する。このＳｉＧｅ層中で均一に分布した格子間型転位ループ（interstitial dislocation loop）を形成するように原子をイオン注入する。ＳｉＧｅ／Ｓｉ界面に均一に分布したミスフィット転位を形成するためにアニールを実施する。
【０００９】
本発明の別の一態様においては、半導体基板を形成する方法が提供される。ＳｉＧｅ層をシリコン基板上に形成するが、ＳｉＧｅ層には圧縮歪みがかかっている。ＳｉＧｅ層内に均一に分布するＥＯＲ（end-of-range）損傷を与えるように、ＳｉＧｅ層上に原子を制御可能にイオン注入する。ＳｉＧｅ層中に分布した格子間型転位ループを形成するために、アニールを実施する。均一に分布した格子間型転位ループは、ＳｉＧｅ層内に均一に分布するミスフィット転位を核生成させる。膨張歪みシリコン層が、ＳｉＧｅ層上に形成される。
【００１０】
本発明のさらに別の一態様は、シリコン基板を有する半導体デバイスである。緩和ＳｉＧｅ層をシリコン基板上に形成するか、このＳｉＧｅ層は均一に分布したミスフィット転位を含む。膨張歪みシリコン層が、ＳｉＧｅ層上に形成される。
【００１１】
上記のこの利点は、図面を参照しながら、以下の好ましい発明の実施形態についての詳細な説明を読めばよりよく理解されよう。
【発明を実施するための最良の形態】
【００１２】
本発明は、その上に形成されるデバイスの性能を改善させる膨張歪みシリコン層を提供する方法を提供する。この歪みシリコン層は、緩和ＳｉＧｅ層上にシリコンをエピタキシャル成長させることによって形成される。この緩和ＳｉＧｅ層は、シリコン基板上に形成され最初は圧縮歪みがかかったＳｉＧｅ層中に均一に分布したミスフィット転位を形成することによって形成される。ミスフィット転位の核生成は格子間型転位ループによって大きく影響される。すなわち、本発明においては、ＳｉＧｅ層中のミスフィット転位の転位および核生成密度を制御するために、この格子間型転位ループがＳｉＧｅ層中の所望の場所に所望の密度で形成される。したがって、圧縮歪みＳｉＧｅ層は、ミスフィット転位の核生成によって緩和される。ＳｉＧｅ層が緩和されているので、その上に形成されるシリコン層は緩和ＳｉＧｅ層のより大きい格子定数に膨張によって合致するように形成される。その結果、このシリコン層に２軸の引っ張り歪みがかかり、そのためその上に形成されるデバイスの性能が改善する。
【００１３】
図１はシリコン基板１０上に形成されたＳｉＧｅ層１２を示す。一実施形態では、このＳｉＧｅ層１２は約１００Å〜１００００Åの厚さにエピタキシャル成長させることによって形成される。すなわち、本発明では、従来技術と違って緩和ＳｉＧｅ層を達成するために厚い多層のＳｉＧｅ層を形成する必要はない。シリコン基板１０の格子定数は、固有の緩和されていないＳｉＧｅ層の格子定数よりも小さい。したがって、ＳｉＧｅ層１２をエピタキシャル成長させるとき、ＳｉＧｅ層１２に２軸の圧縮歪みがかかる。というのは、ＳｉＧｅ層１２のより大きい格子構造がシリコン基板１０のより小さい格子構造に調和するように、下地のシリコン層がこのエピタキシャル成長を制約するからである。
【００１４】
図２では、矢印「Ａ」で示すように、原子が、ＳｉＧｅ層１２の上表面部分をアモルファス化させるのに十分な注入濃度およびエネルギで、ＳｉＧｅ層１２上に制御可能にイオン注入される。ＧｅやＳｉなどどんな中性のアモルファス化原子もイオン注入原子として使用することができる。その結果、アモルファス層１４がＳｉＧｅ層１２の上表面領域上に形成される。一実施形態においては、このアモルファス層１４は、ＳｉＧｅ層の厚さの約１／３である約３０Å〜３００Åの厚さに形成される。ＧｅまたはＳｉの代わりにＨｅ、Ａｒ等の希ガスを使用することも可能であるが、注入量を多くしなければならず、他の望ましくないリークの問題を引き起こすことがある。
【００１５】
イオン注入中、原子はＳｉＧｅ層１２の格子構造に衝突しアモルファス化を起こす。一実施形態では、アモルファス化のために約３×１０１４原子／ｃｍ２の不純物濃度でＧｅをイオン注入する。このアモルファス化されたシリコン／ＳｉＧｅ材料をアニールして、ＳｉＧｅ層１２にＥＯＲ（end-of-range）損傷を形成する。このＥＯＲ損傷はアニール中に損傷部から合体した格子間型ループからなる。これらは比較的安定で、約１００Å〜５００Åの寸法を有し、かつ比較的均一な密度を有する。
【００１６】
このＥＯＲ損傷は、アモルファス領域１４とＳｉＧｅ層１２の界面から下方にＳｉＧｅ層１２とシリコン基板１０の界面までのＳｉＧｅ層１２中に埋め込まれる。このＥＯＲ損傷の位置は、イオン注入濃度およびエネルギを制御することによって正確に調節することができる。すなわち、原子をイオン注入してアモルファス層１４を形成するとき、ＥＯＲ損傷がＳｉＧｅ層１２中に均一に分布するように、注入濃度およびエネルギを制御可能に選択する。たとえば、約１×１０１４原子／ｃｍ２〜１×１０１６原子／ｃｍ２の注入濃度、約５ｋｅＶ〜１００ｋｅＶの注入エネルギで原子をイオン注入する。後で説明するように、このＥＯＲ損傷がミスフィット転位の核生成の基礎となる。
【００１７】
続いて、アモルファス層１４を再結晶化させるためにアニールを実施する。一実施形態では、アニールを約５００℃〜１１００℃の温度で、約１秒〜３０分間実施する。アニールをスパイク・アニール、高速熱アニールまたは他のアニール技法によって実施することもできる。図３に示すように、アニール実施の際、ＥＯＲ損傷に対応するＥＯＲの格子間型転位ループ１６が形成される。一実施形態では、このＥＯＲの格子間型転位ループ１６の密度は約１×１０５ループ／ｃｍ２〜１×１０１２ループ／ｃｍ２である。
【００１８】
ＳｉＧｅ層１２をアニールし、アモルファス層１４を再結晶させる間に、図３の矢印「Ｂ」に示すように、ＳｉＧｅ層１２上にかかった圧縮歪みが解放され、ＳｉＧｅ層１２は緩和される。歪みＳｉＧｅ層１２が緩和されるとき、ＳｉＧｅ層１２の緩和により、ＳｉＧｅ層１２とシリコン基板１０の界面にミスフィット転位が生じる。ここでミスフィット転位が形成されるとき、ＥＯＲ格子間型転位ループ１６がミスフィット転位の核生成の基礎となる。すなわち、ミスフィット転位１８は、所望の場所に所望の密度で均一に分布するＥＯＲ格子間型転位ループ１６の強い影響の下で核生成される。
【００１９】
一実施形態では、ＳｉＧｅ層内のこのミスフィット転位の密度は、約１×１０５＃／ｃｍ２〜１×１０１２＃／ｃｍ２である。図４には、ミスフィット転位１８が２つの隣接したＥＯＲ格子間型転位ループ１６を接続する線に沿って均一に形成される例を示す。図４はさらに、圧縮応力を均一に緩和させるグリッドの形をなすミスフィット転位１８を示す。本発明によれば、より多くのミスフィット転位を形成することによって緩和を増大させることができる。これはＥＯＲ格子間型転位ループ１６の密度を増大させることによって達成される。というのはミスフィット転位の核生成はＥＯＲ格子間型転位ループ１６に大きく影響されるからである。
【００２０】
図５は緩和ＳｉＧｅ層１２上に形成されたシリコン層２０を示す。一実施形態では、このシリコン層２０は、ＳｉＧｅ層１２上にエピタキシャル成長させることによって形成される。緩和ＳｉＧｅ層１２はシリコンよりも格子定数が大きいので、シリコン層２０は緩和ＳｉＧｅ層１２のより大きい格子定数に合致するようにＳｉＧｅ層１２上に形成される。これによって、シリコン層２０に２軸の引っ張り歪みがかかる。
【００２１】
図示していないが、従来の処理ステップを実施して２軸に引っ張り歪みがかかったシリコン層２０上にデバイスを形成する。たとえば、間にゲート酸化膜を有するゲート構造をこのシリコン層２０上に形成する。不純物原子をイオン注入することによって、膨張歪みシリコン層２０上にソースおよびドレイン領域を形成する。引っ張り歪みシリコン層は基板として働きデバイス性能を改善する。
【００２２】
上述の実施形態では、ＳｉＧｅ層１２を基板１０上に形成した後に原子をイオン注入する。しかし、ＳｉＧｅ層１２を形成する前にシリコン基板１０上に原子をイオン注入することもできる。代わりに、ＳｉＧｅ層１２上にシリコン層２０を形成した後にイオン注入を実施することもできる。これらの場合においてもやはり、シリコンの緩和の程度は増大するはずである。
【００２３】
これまでに説明したように、本発明によれば、下地のＳｉＧｅ層１２が緩和することによってシリコン層２０に膨張歪みがかかる。この緩和は、圧縮歪みＳｉＧｅ層１２中に均一に分布したミスフィット転位を形成することによって生じる。このミスフィット転位はＥＯＲ格子間型転位ループ１６の強い影響の下で核生成するので、本発明ではこのＥＯＲ格子間型転位ループ１６を所望の場所に所望の密度で形成する。ＳｉＧｅ層に均一に分布したＥＯＲ損傷を形成するように原子を制御可能にイオン注入することによって、ＥＯＲ格子間型転位ループ１６の均一な分布が実現される。また本発明では、貫通転位（threading dislocation）を回避するために厚い多層のＳｉＧｅ層を形成する必要もない。したがって、本発明は、引っ張り歪みシリコン層を形成する時間およびコスト効率のよい方法を提供する。
【００２４】
本発明を実施形態について説明してきたが、本発明は添付の特許請求の範囲の趣旨および範囲内で修正を加えて実施できることは当業者には理解されよう。
【図面の簡単な説明】
【００２５】
【図１】本発明の一実施形態による方法の逐次の段階を示す図である。
【図２】本発明の一実施形態による方法の逐次の段階を示す図である。
【図３】本発明の一実施形態による方法の逐次の段階を示す図である。
【図４】本発明の一実施形態による方法の逐次の段階を示す図である。
【図５】図３に示す半導体デバイス構造のアニール実施後の上面図である。
【符号の説明】
【００２６】
１０  シリコン基板
１２  ＳｉＧｅ層
１４  アモルファス層
１６  格子間型転位ループ
１８  ミスフィット転位
２０  シリコン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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