(57)【要約】【課題】テスト時に入出力端子の連続切り替えを行う。【解決手段】外部端子１１６から供給される方向制御信号に基づいて入出力端子１００に対する方向制御を行う方向制御用レジスタ１０６と、テスト対象ブロック２０２から供給される方向制御信号と外部端子から供給される方向制御信号とを選択するオアゲート１１１と、選択された方向制御信号に基づいて入出力端子１００の入出力方向を切り替える出力側バッファ１０２及び入力側バッファ１０１とを備える。さらに、テスト対象ブロック２０２から供給される方向制御信号を外部端子から制御可能な制御信号選択用レジスタ１１３を備え、レジスタ１０６、１１３をそれぞれ同一スキャンチェーン上で接続する。【選択図】  図３
2005031037.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置に含まれるテスト対象ブロックと入出力端子との接続を双方向に切り替える半導体装置の入出力端子制御回路であって、
外部から供給される方向制御信号に基づいて前記入出力端子に対する方向制御を行うレジスタと、
前記テスト対象ブロックから供給される方向制御信号と前記外部から供給される方向制御信号とを選択する選択手段と、
選択された方向制御信号に基づいて前記入出力端子の入出力方向を切り替える切り替え制御手段と、
を備える半導体装置の入出力端子制御回路。
【請求項２】
前記テスト対象ブロックから供給される方向制御信号を外部から制御可能なレジスタを備える請求項１記載の半導体装置の入出力端子制御回路。
【請求項３】
前記レジスタをそれぞれ同一スキャンチェーン上で接続した請求項２記載の半導体装置の入出力制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩ(大規模集積回路)の動作検証を行う半導体装置の入出力端子制御回路に関するものである。
【背景技術】
【０００２】
近年、ＬＳＩの微細化技術の進歩により高密度化が進み、現在では１つのＬＳＩ上に複数の処理機能を有したシステムＬＳＩが製品化されている。システムＬＳＩの機能の複雑化に伴って機能評価を行うテスト手法は複雑化し、テスト時に必要となるテスト専用回路はＬＳＩ全体において面積増加の一因となっている。
【０００３】
例えば、テスト時の入出力端子制御は、テスト項目ごとの制御が必要とされ、それらはテストモード信号などの内部信号により制御を行う論理回路によって実現される。しかしシステムの複雑化が進み、テスト項目が増加する現在のＬＳＩにおいては、入出力端子制御回路は、ＬＳＩ規模の増大とともに面積が増加し、ＬＳＩの高速化に反して遅延量が増大する。そこで、面積と遅延量を減少することができる入出力端子制御として、シフトレジスタを用いた制御が提案されている（例えば特許文献１参照）。
【０００４】
図４は従来の入出力端子制御回路を示しており、シフトレジスタを用いて外部からの方向制御信号をシリアル入力し、それぞれの端子の方向制御を行っている。図４において、１００は入出力端子、１０１は入出力制限付き出力側バッファ、１０２は入力側バッファ、１０３はテスト時と実動作時とで入出力制御ラインを分けるセレクタ、１０５は通常動作時の入出力制御ライン、１０６は外部端子１１４から供給される方向制御信号に基づいて入出力端子１００に対する方向制御を行う方向制御用レジスタである。方向制御用レジスタ１０６はそれぞれシリアル接続によりスキャンチェーンを構成し、外部端子１１４から方向制御信号が入力されるとシフト動作し、シフト動作によって入出力端子１００の入出力方向を一方向に設定する。
【０００５】
【特許文献１】特開平１１−７３３４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、従来の入出力端子制御回路は、入出力端子を入力から出力方向、または出力から入力方向への切り替えにおいて、シフトレジスタの値を再設定するためのシフト動作が必要であるため、入出力端子の入出力方向の設定に時間がかかり、方向制御の連続切り替えを行うことができない。このため、テスト時に入出力端子の入出力方向を頻繁に切り替えなければならないテストでは、切り替え回数に比例してテスト時間が増大するという問題が発生する。このため、入出力方向が設定されるまでの時間を許容しない端子の切り替え制御（連続切り替え制御）を必要とするテストにおいては、従来の入出力端子制御回路は利用できない。
【０００７】
現在のシステムＬＳＩのテスト時では、入出力端子の連続切り替え制御が必要になる場合があり、例えばアイソレーションテスト（内部ブロック抜き出しテスト）が挙げられる。大規模化したシステムＬＳＩにおいて、１チップとして全ての動作保証を行うためには膨大な量の実動作パターンが必要となり、テスタへの容量負荷やテスト時間を考慮すると現実的ではない。そのため、内部の機能ブロック単体を入出力端子へ抜き出し、単体検証を行うことで動作保証を行う方法が用いられている。このアイソレーションテストは、内部の機能ブロックのピンを入出力端子に接続することになるが、入出力端子数が内部ブロックのピン数より少ない場合は１対１で接続することはできない。そのような場合、１つの入出力端子の入力側と出力側それぞれに内部ブロックのピンを接続し、内部の方向制御信号を用いて内部データの入出力に同期させた連続切り替えを行うことで回避できる。しかしながら、従来のシフトレジスタを用いた方向制御では入出力端子の連続切り替え制御が不可能であるため、上述した仕様の回避を行うことができない。
【０００８】
本発明は上記従来の問題を解決するものであって、テスト時に入出力端子の連続切り替えを行うことができる半導体装置の入出力端子制御回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の半導体装置の入出力端子制御回路は、半導体装置に含まれるテスト対象ブロックと入出力端子との接続を双方向に切り替える半導体装置の入出力端子制御回路であって、外部から供給される方向制御信号に基づいて前記入出力端子に対する方向制御を行うレジスタと、前記テスト対象ブロックから供給される方向制御信号と前記外部から供給される方向制御信号とを選択する選択手段と、選択された方向制御信号に基づいて前記入出力端子の入出力方向を切り替える切り替え制御手段とを備える。
【００１０】
上記構成によれば、入出力端子の方向制御をテスト対象ブロックから供給される方向制御信号に用いて行うことができるため、方向制御にレジスタのシフト動作が不要となり、テスト対象ブロックの内部データ信号の切り替わりに同期して入出力端子の連続切り替えが可能となる。
【００１１】
さらに、本発明の半導体装置の入出力端子制御回路は、前記テスト対象ブロックから供給される方向制御信号を外部から制御可能なレジスタを備える。
【００１２】
上記構成によれば、方向制御信号を外部から制御可能なレジスタを備えることで、テスト対象ブロックから供給される方向制御信号を外部から任意のタイミングで制御することができる。
【００１３】
さらに、本発明の半導体装置の入出力端子制御回路は、前記レジスタをそれぞれ同一スキャンチェーン上で接続する。
【００１４】
上記構成によれば、入出力端子に対する方向制御を行うレジスタ及び方向制御信号を外部から制御可能なレジスタをそれぞれ同一スキャンチェーン上で接続することで、外部端子数に制限がある場合でも外部制御可能なレジスタの配置を可能にし、外部から任意のタイミングで制御することができる。
【発明の効果】
【００１５】
本発明によれば、入出力端子の方向制御をテスト対象ブロックから供給される方向制御信号に用いて行うことができるため、方向制御にレジスタのシフト動作が不要となり、テスト対象ブロックの内部データ信号の切り替わりに同期して入出力端子の連続切り替えが可能となる。
【００１６】
また、本発明によれば、方向制御信号を外部から制御可能なレジスタを備えることで、テスト対象ブロックから供給される方向制御信号を外部から任意のタイミングで制御することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について、図面を参照して説明する。
図１は本発明の実施の形態１の入出力端子制御回路の構成を示すブロック図である。図１において、１００は入出力端子、１０１は入出力制限付き出力側バッファ、１０２は入力側バッファ、１０３はテスト時と実動作時とで入出力制御ラインを分けるセレクタ、１０５は通常動作時の入出力制御ライン、１０６は外部端子１１４から供給される方向制御信号に基づいて入出力端子１００に対する方向制御を行う方向制御用レジスタ、１０７は内部システムからの入出力制御ラインである。
【００１８】
２０１はテスト時に双方向制御を必要としないテスト対象ブロックであり、テスト時にはテストモード信号３０１を”１”に設定して、ブロックのテストを行う。テストモード信号３０１はテスト対象ブロック２０１を単体検証することを示す信号であり、外部端子から入力される方向制御信号及び内部ブロックで生成された方向制御信号を用いる。テスト対象ブロック２０１は、テスト時に入出力端子１００の方向制御を行う方向制御信号を出力しないので、外部端子から入力される方向制御信号によりシフト動作する方向制御用レジスタ１０６により入出力端子１００の方向制御を行う。
【００１９】
方向制御用レジスタ１０６は他の入出力端子の方向制御用レジスタとシリアル接続されてスキャンチェーンを構成し、外部端子１１４から方向制御信号が入力されるとシフト動作し、シフト動作によって入出力端子１００の入出力方向を一方向に設定する。
【００２０】
２０２はテスト時に双方向制御を必要とするテスト対象ブロックであり、テスト時にはテストモード信号３０２を”１”に設定して、ブロックのテストを行う。テストモード信号３０２はテスト対象ブロック２０２を単体検証することを示す信号であり、外部端子から入力される方向制御信号及び内部ブロックで生成される方向制御信号を用いる。テスト対象ブロック２０２は、テスト時に入出力端子１００の方向制御を行う入出力端子制御信号１０４を出力するので、入出力端子制御信号１０４により入出力端子１００の方向制御を行う。
【００２１】
２０４はテストモード信号により入出力端子１００とテスト対象ブロックとの間にデータラインを形成するものであり、通常時は通常動作時接続ブロック２０３を選択する。
【００２２】
上記構成において、テスト対象ブロック２０２からの入出力端子制御信号１０４は、一方にテストモード信号３０２が入力されたアンドゲート１１２の他方に入力される。アンドゲート１１２の出力は内部システムからの入出力制御ライン１０７として、一方に方向制御用レジスタ１０６が接続されたオアゲート１１１の他方に接続される。オアゲート１１１の出力は、一方に通常時の入出力制御ライン１０５が接続されたセレクタ１０３の他方に接続される。セレクタ３００の出力は入出力端子１００の入出力方向を切り替える切り替え制御部（出力側バッファ１０１、入力側バッファ１０２）に接続され、セレクタ制御信号３００により通常動作時の入出力制御ライン１０５または内部システムからの入出力制御ライン１０７が選択されて切り替え制御部へ出力される。
【００２３】
次に、テスト対象ブロック２０１をテストする場合について説明する。テスト対象ブロック２０１のテスト時にはテストモード信号３０１を”１”に設定してテスト対象ブロック選択回路２０４にテスト対象ブロック２０１を選択させる。これによりテスト対象ブロック２０１と入出力端子１００との間にデータラインが形成される。テスト対象ブロック２０１は方向制御信号を出力しないでの、入出力端子１００の方向制御は方向制御用レジスタ１０６で行う。
【００２４】
テスト対象ブロック２０２のテスト時以外はテストモード信号３０２は”０”に設定されるため、入出力端子制御信号１０４はアンドゲート１１２でマスクされ、オアゲート１１１により方向制御用レジスタ１０６の出力が有効になり、方向制御用レジスタ１０６で入出力端子１００の方向制御を行うことができる。
【００２５】
次に、テスト対象ブロック２０２をテストする場合について説明する。テスト対象ブロック２０２のテスト時にはテストモード信号３０２を”１”に設定してテスト対象ブロック選択回路２０４にテスト対象ブロック２０２を選択させる。これによりテスト対象ブロック２０２と入出力端子１００との間にデータラインが形成される。テスト対象ブロック２０２は方向制御信号を出力するので、入出力端子１００の方向制御は入出力端子制御信号１０４で行う。
【００２６】
テストモード信号３０２は”１”に設定されるため、入出力端子制御信号１０４がアンドゲート１１２により有効になる。方向制御用レジスタ１０６に外部入力端子１０４から設定値”０”を設定することで、アンドゲート１１２の出力が有効になるため、テスト対象ブロック２０２のデータ入出力（テスタとの入出力等）に同期させて入出力端子１００の方向制御を行うことができる。
【００２７】
本実施形態によれば、方向制御用レジスタを用いて入出力端子の方向制御を行うことができるとともに、テスト対象ブロックからの方向制御信号を用いて入出力端子の方向制御を行うことができる。
【００２８】
図２は本発明の実施の形態２の入出力端子制御回路の構成を示すブロック図である。実施の形態１と同一部分には同一符号を付して説明する。実施の形態１と異なる点は、入出力端子の方向制御をテストモード信号に代えて専用のレジスタを用いて行う点である。
【００２９】
テスト対象ブロック２０２からの入出力端子制御信号１０４はアンドゲート１１２の一方に入力され、アンドゲート１１２の他方には制御信号選択用レジスタ１１３の出力が入力される。
【００３０】
制御信号選択用レジスタ１１３は他の制御信号選択用レジスタとシリアル接続されてスキャンチェーンを構成し、外部端子１１５から制御選択信号が入力されるとシフト動作し、シフト動作によって入出力端子１００の入出力方向を入出力端子制御信号１０４または方向制御用レジスタ１０６の出力により一方向に設定する。
【００３１】
アンドゲート１１２の出力は内部システムからの入出力制御ラインとして、一方に方向制御用レジスタ１０６が接続されたオアゲート１１１の他方に接続される。オアゲート１１１の出力は、一方に通常時の入出力ライン１０５が接続されたセレクタ１０３の他方に接続される。
【００３２】
次に、テスト対象ブロック２０１をテストする場合について説明する。テスト対象ブロック２０１のテスト時にはテストモード信号３０１を”１”に設定してテスト対象ブロック選択回路２０４にテスト対象ブロック２０１を選択させる。これによりテスト対象ブロック２０１と入出力端子１００との間にデータラインが形成される。テスト対象ブロック２０１は方向制御信号を出力しないでの、入出力端子１００の方向制御は方向制御用レジスタ１０６で行う。
【００３３】
入出力端子制御信号１０４は、制御信号選択用レジスタ１１３の設定値によりアンドゲート１１２でマスク可能であるため、テスト対象ブロック２０１のテスト時は設定値を”０”に設定することで、オアゲート１１１により方向制御用レジスタ１０６の出力が有効になり、方向制御用レジスタ１０６で入出力端子１００の方向制御を行うことができる。
【００３４】
次に、テスト対象ブロック２０２をテストする場合について説明する。テスト対象ブロック２０２のテスト時にはテストモード信号３０２を”１”に設定してテスト対象ブロック選択回路２０４にテスト対象ブロック２０２を選択させる。これによりテスト対象ブロック２０２と入出力端子１００との間にデータラインが形成される。
【００３５】
テスト対象ブロック２０２は方向制御信号を出力するので、入出力端子１００の方向制御を入出力端子制御信号１０４で行う場合は、制御信号選択用レジスタ１１３の設定値を”１”に設定し、方向制御用レジスタ１０６の設定値を”０”に設定して、入出力端子制御信号１０４を有効する。
【００３６】
また、テスト対象ブロック２０２のテスト時、入出力端子１００を一方向に固定したい場合は、テスト対象ブロック２０１のテスト時と同様に、制御信号選択用レジスタ１１３の設定値を”０”に設定し、アンドゲート１１２により入出力端子制御信号１０４をマスクする。
【００３７】
本実施形態によれば、方向制御用レジスタを用いて入出力端子の方向制御を行うことができるとともに、テスト対象ブロックからの方向制御信号を用いて入出力端子の方向制御を行うことができる。さらに、制御信号選択用レジスタを備えることで、テスト対象ブロックから供給される方向制御信号を外部から任意のタイミングで制御することができる。
【００３８】
図３は本発明の実施の形態３の入出力端子制御回路の構成を示すブロック図である。実施の形態２と同一部分には同一符号を付して説明する。実施の形態２と異なる点は、制御信号選択用レジスタ１１３を方向制御用レジスタ１０６と同一のスキャンチェーン上で接続した点である。
【００３９】
入出力端子の方向制御は、実施の形態２と同様に、制御信号選択用レジスタ１１３及び方向制御用レジスタ１０６に設定値を設定することで行う。設定値は外部端子１１６から入力される制御選択信号によりレジスタをシフト動作させて設定する。
【００４０】
本実施形態によれば、方向制御用レジスタを用いて入出力端子の方向制御を行うことができるとともに、テスト対象ブロックからの方向制御信号を用いて入出力端子の方向制御を行うことができる。さらに、制御信号選択用レジスタを備えることで、テスト対象ブロックから供給される方向制御信号を外部から任意のタイミングで制御することができる。さらに、レジスタをそれぞれ同一スキャンチェーン上で接続することで、外部端子数に制限がある場合でも外部制御可能なレジスタの配置を可能にする。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施の形態１の半導体装置の入出力端子制御回路の構成を示すブロック図である。
【図２】本発明の実施の形態２の半導体装置の入出力端子制御回路の構成を示すブロック図である。
【図３】本発明の実施の形態３の半導体装置の入出力端子制御回路の構成を示すブロック図である。
【図４】従来の半導体装置の入出力端子制御回路の構成を示すブロック図である。
【符号の説明】
【００４２】
１００  入出力端子
１０１  出力側バッファ
１０２  入力側バッファ
１０３  セレクタ
１０４  入出力端子制御信号
１０５  通常動作時の入出力制御ライン
１０６  方向制御用レジスタ
１０７  内部システムからの入出力制御ライン
１１１  オアゲート
１１２  アンドゲート
１１３  制御信号選択用レジスタ
１１４、１１５、１１６  外部入力端子
２０１、２０２  テスト対象ブロック
２０３  通常動作時接続ブロック
２０４  テスト対象ブロック選択回路
３００  セレクタ制御信号
３０１、３０２  テストモード信号
【図１】
2005031037.tif 000003
【図２】
2005031037.tif 000004
【図３】
2005031037.tif 000005
【図４】
2005031037.tif 000006