(57)【要約】【課題】  ゲート電極上に形成されるシリサイドの凝集を抑制しつつ、拡散層上およびゲート電極上にシリサイド層を一括して形成する。【解決手段】  多結晶半導体層３ａ上に単結晶半導体層３ｂが積層されたゲート電極３を単結晶半導体基板１上に形成し、金属層７のサリサイド反応を起こさせることにより、ソース／ドレイン層６ａ、６ｂおよびゲート電極３上にシリサイド層８ａ、８ｂ、８ｃをそれぞれ形成する。【選択図】      図１
2005136321.tif 000002
【特許請求の範囲】
【請求項１】
単結晶半導体基板上に形成され、少なくとも上部が単結晶半導体膜からなるゲート電極と、
前記ゲート電極の両側にそれぞれ配置され、前記単結晶半導体基板に形成されたソース／ドレイン層と、
前記ソース／ドレイン層上および前記ゲート電極上に形成されたシリサイド層とを備えることを特徴とする半導体装置。
【請求項２】
前記ゲート電極は、単結晶半導体層からなる１層構造または多結晶半導体層上に単結晶半導体層が積層された２層構造であることを特徴とする請求項１記載の半導体装置。
【請求項３】
少なくとも上部が単結晶半導体膜からなるゲート電極を単結晶半導体基板上に形成する工程と、
前記ゲート電極の両側に配置されたＬＤＤ層を前記単結晶半導体基板内に形成する工程と、
前記ゲート電極の側壁にサイドウォールを形成する工程と、
前記サイドウォールの両側にそれぞれ配置されたソース／ドレイン層を形成する工程と、
前記ソース／ドレイン層上およびゲート電極上に金属層を成膜する工程と、
前記ソース／ドレイン層および前記ゲート電極の単結晶半導体を前記金属層と反応させることにより、前記ソース／ドレイン層および前記ゲート電極上にシリサイド層を形成する工程と、
前記シリサイド層の形成後に未反応の金属層を除去する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項４】
前記ゲート電極を単結晶半導体基板上に形成する工程は、
前記単結晶半導体基板の熱酸化により前記単結晶半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に多結晶半導体層を形成する工程と、
前記多結晶半導体層のレーザーアニールにより、前記多結晶半導体層の表面を単結晶化する工程とを備えることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記ゲート電極を第１単結晶半導体基板上に形成する工程は、
前記第１単結晶半導体基板の熱酸化により前記第１単結晶半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に多結晶半導体層を形成する工程と、
前記第１単結晶半導体基板に形成された多結晶半導体層上に第２単結晶半導体基板を貼り合わせる工程と、
前記第２単結晶半導体基板を薄膜化することにより、前記多結晶半導体層上に単結晶半導体層を形成する工程とを備えることを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、ゲート電極上に形成されたシリサイド構造に適用して好適なものである。
【背景技術】
【０００２】
従来のＭＯＳトランジスタでは、ゲート電極を構成する多結晶シリコン層およびソース／ドレインが形成された単結晶シリコン基板をＴｉなどの高融点金属と反応させることにより、ソース／ドレインの抵抗化を図るとともに、ゲート電極の抵抗化を図ることが行われている。
また、例えば、特許文献１には、ゲート電極上に形成されるシリサイド膜の耐熱性を向上させるために、ゲート電極上に形成されるシリサイド膜の膜厚をソース／ドレイン上に形成されるシリサイド膜の膜厚よりも厚くする方法が開示されている。
【特許文献１】特開２０００−９１５６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、ＭＯＳトランジスタの微細化に伴ってシリサイド層の薄膜化が進むと、シリサイド反応を起こさせるための高温熱処理時にシリサイドが凝集し、シリサイド層が高抵抗化するという問題があった。特に、シリサイドの凝集は、シリサイドを構成するグレインの粒面にシリコンが析出して起こるため、単結晶シリコン上にシリサイドを形成した場合に比べ、多結晶シリコン上にシリサイドを形成した場合に凝集が起こり易かった。
【０００４】
一方、特許文献１に開示された方法では、ゲート電極上に形成されるシリサイド膜の膜厚をソース／ドレイン上に形成されるシリサイド膜の膜厚よりも厚くするために、シリサイドの形成を２回行う必要があり、製造工程が煩雑化するという問題があった。
そこで、本発明の目的は、ゲート電極上に形成されるシリサイドの凝集を抑制しつつ、拡散層上およびゲート電極上にシリサイド層を一括して形成することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、単結晶半導体基板上に形成され、少なくとも上部が単結晶半導体膜からなるゲート電極と、前記ゲート電極の両側にそれぞれ配置され、前記単結晶半導体基板に形成されたソース／ドレイン層と、前記ソース／ドレイン層上および前記ゲート電極上に形成されたシリサイド層とを備えることを特徴とする。
【０００６】
これにより、ソース／ドレイン層上に加えてゲート電極上においても、単結晶半導体と金属とを反応させることにより、シリサイド層を形成することができる。このため、ゲート電極上に形成されるシリサイドの凝集を抑制しつつ、ソース／ドレイン層上およびゲート電極上にシリサイド層を一括して形成することが可能となり、シリサイドが薄膜化された場合においても、ゲート電極の低抵抗化を図ることができる。
【０００７】
また、本発明の一態様に係る半導体装置によれば、前記ゲート電極は、単結晶半導体層からなる１層構造または多結晶半導体層上に単結晶半導体層が積層された２層構造であることを特徴とする。
これにより、ゲート電極の上部に単結晶半導体膜層を設けることが可能となり、ゲート電極上にシリサイド層を形成した場合においても、シリサイドの凝集を抑制することを可能として、ゲート電極の低抵抗化を図ることができる。
【０００８】
また、本発明の一態様に係る半導体装置の製造方法によれば、少なくとも上部が単結晶半導体膜からなるゲート電極を単結晶半導体基板上に形成する工程と、前記ゲート電極の両側に配置されたＬＤＤ層を前記単結晶半導体基板内に形成する工程と、前記ゲート電極の側壁にサイドウォールを形成する工程と、前記サイドウォールの両側にそれぞれ配置されたソース／ドレイン層を形成する工程と、前記ソース／ドレイン層上およびゲート電極上に金属層を成膜する工程と、前記ソース／ドレイン層および前記ゲート電極の単結晶半導体を前記金属層と反応させることにより、前記ソース／ドレイン層および前記ゲート電極上にシリサイド層を形成する工程と、前記シリサイド層の形成後に未反応の金属層を除去する工程とを備えることを特徴とする。
【０００９】
これにより、単結晶半導体と金属とを反応させることにより、ソース／ドレイン層上およびゲート電極上にシリサイド層を形成することが可能となり、シリサイドが薄膜化された場合においても、ソース／ドレイン層上およびゲート電極上にシリサイド層を一括して形成することを可能としつつ、ゲート電極の低抵抗化を図ることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記ゲート電極を単結晶半導体基板上に形成する工程は、前記単結晶半導体基板の熱酸化により前記単結晶半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に多結晶半導体層を形成する工程と、前記多結晶半導体層のレーザーアニールにより、前記多結晶半導体層の表面を単結晶化する工程とを備えることを特徴とする。
【００１０】
これにより、多結晶半導体層上に単結晶半導体膜層を形成することが可能となり、ゲート電極の上部に単結晶半導体膜層を形成することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記ゲート電極を第１単結晶半導体基板上に形成する工程は、前記第１単結晶半導体基板の熱酸化により前記第１単結晶半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に多結晶半導体層を形成する工程と、前記第１単結晶半導体基板に形成された多結晶半導体層上に第２単結晶半導体基板を貼り合わせる工程と、前記第２単結晶半導体基板を薄膜化することにより、前記多結晶半導体層上に単結晶半導体層を形成する工程とを備えることを特徴とする。
【００１１】
これにより、多結晶半導体層上に単結晶半導体膜層を形成することが可能となり、ゲート電極の上部に単結晶半導体膜層を形成することが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、単結晶半導体基板１の熱酸化を行うことにより、単結晶半導体基板１上にゲート絶縁膜２を形成する。そして、ゲート絶縁膜２が形成された単結晶半導体基板１上に多結晶半導体層３ａおよび単結晶半導体層３ｂを順次形成する。
【００１３】
なお、単結晶半導体基板１、多結晶半導体層３ａおよび単結晶半導体層３ｂの材質としては、例えば、Ｓｉ、Ｓｉ−Ｇｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮなどを用いることができ、ゲート絶縁層２としては、例えば、酸化膜を用いることができる。
また、多結晶半導体層３ａ上に単結晶半導体層３ｂを形成する方法としては、多結晶半導体層３ａのレーザーアニールにより多結晶半導体層３ａの表面を単結晶化することができる。あるいは、多結晶半導体層３ａ上に単結晶半導体層３ｂを貼り合わせる方法を用いてもよい。
【００１４】
次に、図１（ｂ）に示すように、フォトリソグラフィー技術およびドライエッチング技術を用いて、多結晶半導体層３ａおよび単結晶半導体層３ｂのパターニングを行うことにより、多結晶半導体層３ａ上に単結晶半導体層３ｂが積層されたゲート電極３をゲート絶縁膜２上に形成する。そして、ゲート電極３をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を単結晶半導体基板１内にイオン注入することにより、低濃度不純物導入層からなるＬＤＤ層４ａ、４ｂをゲート電極３の両側にそれぞれ形成する。
【００１５】
次に、図１（ｃ）に示すように、ＣＶＤなどの方法により、ＬＤＤ層４ａ、４ｂが形成された単結晶半導体基板１上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを行うことにより、ゲート電極３の側壁にサイドウォール５を形成する。そして、ゲート電極３およびサイドウォール５をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を単結晶半導体基板１内にイオン注入することにより、高濃度不純物導入層からなるソース／ドレイン層６ａ、６ｂをサイドウォール５の両側にそれぞれ形成する。
【００１６】
次に、図１（ｄ）に示すように、スパッタリングなどの方法により、ソース／ドレイン層６ａ、６ｂが形成された単結晶半導体基板１上に金属層７を形成する。ここで、金属層７はシリサイド化が可能なもので、例えば、Ｔｉ膜、Ｃｏ膜、Ｗ膜、Ｍｏ膜、Ｎｉ膜またはＰｔ膜などを用いることができる。
次に、図１（ｅ）に示すように、金属層７が形成された単結晶半導体基板１の熱処理を行い、金属層７のサリサイド反応を起こさせることにより、ソース／ドレイン層６ａ、６ｂおよびゲート電極３上にシリサイド層８ａ、８ｂ、８ｃをそれぞれ形成する。
【００１７】
そして、シリサイド層８ａ、８ｂ、８ｃが形成された単結晶半導体基板１のウェットエッチングを行うことにより、未反応の金属層７を除去する。
これにより、ソース／ドレイン層６ａ、６ｂに加えてゲート電極３上においても、単結晶半導体と金属層７とを反応させて、シリサイド層８ａ、８ｂ、８ｃをそれぞれ形成することができる。このため、ゲート電極３上に形成されるシリサイド層８ｃの凝集を抑制しつつ、ソース／ドレイン層６ａ、６ｂ上およびゲート電極３上にシリサイド層８ａ、８ｂ、８ｃをそれぞれ一括して形成することが可能となり、シリサイド層８ａ、８ｂ、８ｃが薄膜化された場合においても、ゲート電極３の低抵抗化を図ることができる。
【００１８】
なお、上述した実施形態では、単結晶半導体基板１上に電界効果型トランジスタを形成する方法について説明したが、ＳＯＩ（Ｓｌｉｃｏｎｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に電界効果型トランジスタを形成する方法に適用してもよい。
また、上述した実施形態では、多結晶半導体層３ａ上に単結晶半導体層３ｂが積層された２層構造にてゲート電極３を形成する方法について説明したが、単結晶半導体層のみからなる１層構造にてゲート電極３を形成するようにしてもよい。
【００１９】
図２は、本発明の一実施形態に係る単結晶シリコン層が積層された多結晶シリコン層の製造方法を示す断面図である。
図２（ａ）において、例えば、単結晶半導体基板１の熱酸化などの方法により、単結晶半導体基板１１上にゲート絶縁膜１２を形成する。そして、例えば、プラズマＣＶＤなどの方法により、多結晶半導体層１３ａをゲート絶縁膜１２上に形成する。
【００２０】
次に、図２（ｂ）に示すように、単結晶半導体基板１１上に形成された多結晶半導体層１３ａの表面に単結晶半導体基板１４を貼り合わせる。
次に、図２（ｃ）に示すように、多結晶半導体層１３ａの表面に貼り合わせられた単結晶半導体基板１４の表面を研磨することにより、単結晶半導体基板１４を薄膜化する。なお、単結晶半導体基板１４の表面の研磨方法としては、例えば、ＣＭＰ（化学的機械的研磨）を用いることができる。
【００２１】
これにより、多結晶半導体層１３ａ上に単結晶半導体膜層１３ｂを形成することが可能となり、ゲート電極の上部に単結晶半導体膜層１３ｂを形成することが可能となる。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【図２】単結晶シリコンが積層された多結晶シリコン層の製造方法を示す断面図。
【符号の説明】
【００２３】
１、１１、１４  単結晶半導体基板、２、１２  ゲート絶縁膜、３  ゲート電極、３ａ  、１３ａ  多結晶半導体層、３ｂ、１３ｂ  単結晶半導体層、４ａ、４ｂ  ＬＤＤ層、５ａ、５ｂ  サイドウォールスペーサ、６ａ  ソース層、６ｂ  ドレイン層、７  金属膜、８ａ、８ｂ、８ｃ  シリサイド層
【図１】
2005136321.tif 000003
【図２】
2005136321.tif 000004