(57)【要約】【課題】  出力電圧が電源電圧範囲でほぼフルスウィングするヒステリシスコンパレータ回路を提供する。【解決手段】  ソースとＶＣＣ、ゲートとドレインが接続したＰＭＯＳトランジスタ１０，１１と、ドレインがトランジスタ１０，１１のドレインに、ゲートが入力ＶＩＮ，ＶＩＰに夫々接続したＮＭＯＳトランジスタ１８，１９と、トランジスタ１８，１９のソースとＶＳＳに接続する定電流源２１と、ソースがＶＣＣに、ゲートがトランジスタ１０，１１のドレインに、ドレインが出力ＶＯＮ，ＶＯＰに夫々接続したＰＭＯＳトランジスタ１２，１３と、トランジスタ１２，１３のドレインに夫々接続し、ＶＳＳに接続する定電流源２０，２３と、ドレインがトランジスタ１３，１２のドレインに、ゲートがトランジスタ１２，１３のドレインに夫々接続するＮＭＯＳトランジスタ１６，１７と、トランジスタ１６，１７のソースとＶＳＳに接続する定電流源２２とを備える。【選択図】  図１
2005101696.tif 000002
【特許請求の範囲】
【請求項１】
差動入力回路部と差動出力回路部と正帰還回路部とを備えてなり、
前記差動入力回路部は、
ソースが第１電源電位に接続し、ゲートとドレインが接続した第１ＰＭＯＳトランジスタと、
ソースが前記第１電源電位に接続し、ゲートとドレインが接続した第２ＰＭＯＳトランジスタと、
ドレインが前記第１ＰＭＯＳトランジスタのドレインに接続し、ゲートが第１入力端子に接続した第１ＮＭＯＳトランジスタと、
ドレインが前記第２ＰＭＯＳトランジスタのドレインに接続し、ゲートが第２入力端子に接続した第２ＮＭＯＳトランジスタと、
一方端が前記第１ＮＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタのソースに共通に接続し、他方端が前記第１電源電位より低電位の第２電源電位に接続してなる第１定電流回路と、を備えてなり、
前記差動出力回路部は、
ソースが前記第１電源電位に接続し、ゲートが前記第１ＰＭＯＳトランジスタのドレインと接続し、ドレインが第１出力端子に接続した第３ＰＭＯＳトランジスタと、
ソースが前記第１電源電位に接続し、ゲートが前記第２ＰＭＯＳトランジスタのドレインと接続し、ドレインが第２出力端子に接続した第４ＰＭＯＳトランジスタと、
一方端が前記第３ＰＭＯＳトランジスタのドレインに接続し、他方端が前記第２電源電位に接続してなる第２定電流回路と、
一方端が前記第４ＰＭＯＳトランジスタのドレインに接続し、他方端が前記第２電源電位に接続してなる第３定電流回路と、を備えてなり、
前記正帰還回路部は、
ドレインが前記第４ＰＭＯＳトランジスタのドレインに接続し、ゲートが前記第３ＰＭＯＳトランジスタのドレインに接続した第３ＮＭＯＳトランジスタと、
ドレインが前記第３ＰＭＯＳトランジスタのドレインに接続し、ゲートが前記第４ＰＭＯＳトランジスタのドレインに接続した第４ＮＭＯＳトランジスタと、
一方端が前記第３ＮＭＯＳトランジスタと前記第４ＮＭＯＳトランジスタのソースに共通に接続し、他方端が前記第２電源電位に接続してなる第４定電流回路と、を備えてなることを特徴とするヒステリシスコンパレータ回路。
【請求項２】
差動入力回路部と差動出力回路部と正帰還回路部とを備えてなり、
前記差動入力回路部は、
ソースが第２電源電位に接続し、ゲートとドレインが接続した第１ＮＭＯＳトランジスタと、
ソースが前記第２電源電位に接続し、ゲートとドレインが接続した第２ＮＭＯＳトランジスタと、
ドレインが前記第１ＮＭＯＳトランジスタのドレインに接続し、ゲートが第１入力端子に接続した第１ＰＭＯＳトランジスタと、
ドレインが前記第２ＮＭＯＳトランジスタのドレインに接続し、ゲートが第２入力端子に接続した第２ＰＭＯＳトランジスタと、
一方端が前記第１ＰＭＯＳトランジスタと前記第２ＰＭＯＳトランジスタのソースに共通に接続し、他方端が前記第２電源電位より高電位の第１電源電位に接続してなる第１定電流回路と、を備えてなり、
前記差動出力回路部は、
ソースが前記第２電源電位に接続し、ゲートが前記第１ＮＭＯＳトランジスタのドレインと接続し、ドレインが第１出力端子に接続した第３ＮＭＯＳトランジスタと、
ソースが前記第２電源電位に接続し、ゲートが前記第２ＮＭＯＳトランジスタのドレインと接続し、ドレインが第２出力端子に接続した第４ＮＭＯＳトランジスタと、
一方端が前記第３ＮＭＯＳトランジスタのドレインに接続し、他方端が前記第１電源電位に接続してなる第２定電流回路と、
一方端が前記第４ＮＭＯＳトランジスタのドレインに接続し、他方端が前記第１電源電位に接続してなる第３定電流回路と、を備えてなり、
前記正帰還回路部は、
ドレインが前記第４ＮＭＯＳトランジスタのドレインに接続し、ゲートが前記第３ＮＭＯＳトランジスタのドレインに接続した第３ＰＭＯＳトランジスタと、
ドレインが前記第３ＮＭＯＳトランジスタのドレインに接続し、ゲートが前記第４ＮＭＯＳトランジスタのドレインに接続した第４ＰＭＯＳトランジスタと、
一方端が前記第３ＰＭＯＳトランジスタと前記第４ＰＭＯＳトランジスタのソースに共通に接続し、他方端が前記第１電源電位に接続してなる第４定電流回路と、を備えてなることを特徴とするヒステリシスコンパレータ回路。
【請求項３】
前記第１電源電位と前記第２電源電位の何れか一方が接地電位であることを特徴とする請求項１または２に記載のヒステリシスコンパレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動入力差動出力コンパレータにヒステリシス特性を付加したヒステリシスコンパレータ回路に関する。
【背景技術】
【０００２】
従来の差動入力差動出力コンパレータの基本的な回路構成は、図４に示すように、１対の負荷抵抗Ｒ１，Ｒ２ （Ｒ１＝Ｒ２）、１対の差動入力ＮＭＯＳトランジスタ１，２、及び、定電流源３で構成されている。
【０００３】
差動入力ＮＭＯＳトランジスタ１，２の各ゲートに入力電圧が夫々ＶＩＮ，ＶＩＰの差動入力信号が入力された場合、入力電圧の大小によって下記の数１に示すように差動出力電圧ＶＯＮ，ＶＯＰは変化する。ここで、ＶＣＣはコンパレータの電源電圧であり、Ｉ３は定電流源３を流れる電流である。
【０００４】
（数１）
ＶＩＮ＞ＶＩＰ：  ＶＯＮ＝ＶＣＣ−Ｒ１×Ｉ３，  ＶＯＰ＝ＶＣＣ
ＶＩＮ＜ＶＩＰ：  ＶＯＮ＝ＶＣＣ，  ＶＯＰ＝ＶＣＣ−Ｒ２×Ｉ３
【０００５】
しかし、ＶＩＮ≒ＶＩＰの数ｍＶの範囲での微小差動入力があるとコンパレータの出力電圧はふらつき、動作が不安定になってしまう。
【０００６】
これを解決する為の技術として、図４の基本構成にヒステリシス特性を付加したヒステリシスコンパレータが、例えば下記の特許文献１において提案されている。このヒステリシスコンパレータは、図５に示すように、図４に示す基本構成の比較差動段に、正帰還用差動段を並列に接続した回路構成となっている。
【０００７】
正帰還用差動段はゲートが被反転入力端子Ｎ８に接続されたＮＭＯＳトランジスタ８とゲートが反転入力端子Ｎ９に接続されたＮＭＯＳトランジスタ９と、電流Ｉ６より小さな電流Ｉ７を流す定電流源７とを備えている。ＮＭＯＳトランジスタ８のゲート側の被反転入力端子Ｎ８が正側出力端子ＶＯＮに接続され、更に、そのドレインが負側出力端子ＶＯＰに接続されている。またＮＭＯＳトランジスタ９のゲート側の反転入力端子Ｎ９が負側出力端子ＶＯＰに接続され、そのドレインが正側出力端子ＶＯＮに接続されている。更に、ＮＭＯＳトランジスタ８，９のソースは共通に接続され、第２の定電流源７を介してＶＳＳ（接地電位）に接続されている。
【０００８】
次に、図５に示すヒステリシスコンパレータの動作を説明する。例えば、ＮＭＯＳトランジスタ４に入力される被比較入力電圧ＶＩＮが、ＮＭＯＳトランジスタ５に入力される比較入力電圧ＶＩＰよりも低く、正側出力電圧ＶＯＮがＶＣＣと同一レベル、負側出力電圧ＶＯＰが｛ＶＣＣ−Ｒ４×（Ｉ６＋Ｉ７）｝レベルになっている場合、ＮＭＯＳトランジスタ４のゲート側に加わる被比較入力電圧ＶＩＮよりもＮＭＯＳトランジスタ５のゲート側に加わる比較入力電圧ＶＩＰが高いので、定電流源６の電流Ｉ６がＮＭＯＳトランジスタ５を通して流れる。更に、ＮＭＯＳトランジスタ９のゲートの負側出力電圧ＶＯＰより、ＮＭＯＳトランジスタ８のゲートの正側出力電圧ＶＯＮが高いので定電流源７の電流Ｉ７がＮＭＯＳトランジスタ８を通して流れる。よって、正側出力電圧ＶＯＮはＶＣＣと同一レベル、更に、負側出力電圧ＶＯＰは｛ＶＣＣ−Ｒ４×（Ｉ６＋Ｉ７）｝レベルに、夫々固定される。
【０００９】
この状態から出力電圧ＶＯＮ、ＶＯＰを反転させるには、ＮＭＯＳトランジスタ５を流れる電流とＮＭＯＳトランジスタ８を流れる電流の合計よりも、ＮＭＯＳトランジスタ４を流れる電流とＮＭＯＳトランジスタ９を流れる電流の合計を大きくしなければならない。
【００１０】
次に、このときのコンパレータの上限閾値である被比較入力電圧ＶＩＮ１と比較入力電圧ＶＩＰとの電圧差ＶＨＩＳ１を計算する。一般的にＮＭＯＳトランジスタ４，５のドレイン電流ＩＤは、下記の数２で表される。
【００１１】
（数２）
ＩＤ＝（Ｗ／Ｌ）×μｎ×Ｃｏ×｛（ＶＧ−ＶＴ）×ＶＤ−ＶＤ２／２｝
Ｗ：ゲート幅
Ｌ：ゲート長  
μｎ：電子移動度
Ｃｏ：ゲート容量
ＶＧ：ゲート電圧
ＶＴ：閾値電圧
ＶＤ：ドレイン電圧（ドレイン・ソース間電圧）
【００１２】
ＮＭＯＳトランジスタ４とＮＭＯＳトランジスタ５は同一特性であり、また、夫々のドレイン電圧ＶＤは同一レベルになる。従って、ＮＭＯＳトランジスタ４及びＮＭＯＳトランジスタ５のソース電圧をＶＳ４、ドレイン電圧をＶＤ４、ＮＭＯＳトランジスタ４のドレイン電流をＩＤ４、ＮＭＯＳトランジスタ５のドレイン電流をＩＤ５とすると、定電流源６の電流Ｉ６と上限閾値ＶＨＩＳ１は、夫々下記の数３及び数４で与えられる。
【００１３】
（数３）
Ｉ６＝ＩＤ４−ＩＤ５
＝（Ｗ／Ｌ）×μｎ×Ｃｏ×｛（ＶＩＮ１−ＶＳ４−ＶＴ）×ＶＤ４
−ＶＤ４２／２｝−（Ｗ／Ｌ）×μｎ×Ｃｏ×｛（ＶＩＰ−ＶＳ４
−ＶＴ）×ＶＤ４−ＶＤ４２／２｝
＝（Ｗ／Ｌ）×μｎ×Ｃｏ×ＶＤ４×（ＶＩＮ１−ＶＩＰ）
【００１４】
（数４）
ＶＨＳ１＝ＶＩＮ１−ＶＩＰ =Ｉ６／｛（Ｗ／Ｌ）×μｎ×Ｃｏ×ＶＤ４｝
【００１５】
また、被比較入力電圧ＶＩＮが比較入力電圧ＶＩＰよりも高く、正側出力電圧ＶＯＮが｛ＶＣＣ−Ｒ３×（Ｉ６＋Ｉ７）｝レベル、負側出力電圧ＶＯＰがＶＣＣと同一レベルになっている場合、被比較入力電圧ＶＩＮよりも比較入力電圧ＶＩＰが低いので、定電流源６を流れる電流Ｉ６がＮＭＯＳトランジスタ４を通して流れる。更に、ＮＭＯＳトランジスタ９のゲートに接続する反転入力端子Ｎ９の負側出力電圧ＶＯＰよりもＮＭＯＳトランジスタ８のゲートに接続する被反転入力端子Ｎ８の正側出力電圧ＶＯＮが低いので定電流源７の電流Ｉ７がＮＭＯＳトランジスタ９を通して流れる。よって、正側出力電圧ＶＯＮが｛ＶＣＣ−Ｒ３×（Ｉ６＋Ｉ７）｝レベル、更に、負側出力電圧ＶＯＰがＶＣＣと同一レベルに、夫々固定される。
【００１６】
この状態から出力電圧ＶＯＮ、ＶＯＰを反転させるには、ＮＭＯＳトランジスタ４を流れる電流とＮＭＯＳトランジスタ９を流れる電流の合計よりも、ＮＭＯＳトランジスタ５を流れる電流とＮＭＯＳトランジスタ８を流れる電流の合計を大きくしなければならない。
【００１７】
このときのコンパレータの下限閾値である被比較入力電圧ＶＩＮ２と比較入力電圧はＶＩＰとの電圧差ＶＨＩＳ２は、下記の数５に示す定電流源６の電流Ｉ６を用いて、数６で与えられる。
【００１８】
（数５）
Ｉ６＝ＩＤ５−ＩＤ４
＝（Ｗ／Ｌ）×μｎ×Ｃｏ×｛（ＶＩＰ−ＶＳ４−ＶＴ）×ＶＤ４
−ＶＤ４２／２｝−（Ｗ／Ｌ）×μｎ×Ｃｏ×｛（ＶＩＮ２−ＶＳ４
−ＶＴ）×ＶＤ４−ＶＤ４２／２｝
＝（Ｗ／Ｌ）×μｎ×Ｃｏ×ＶＤ４×（ＶＩＰ−ＶＩＮ２）
【００１９】
（数６）
ＶＨＳ２＝ＶＩＰ−ＶＩＮ２ =Ｉ６／｛（Ｗ／Ｌ）×μｎ×Ｃｏ×ＶＤ４｝
【００２０】
よって、被比較入力電圧ＶＩＮのヒステリシス幅ＶＨＩＳは、以下の数７で表され、図５に示す回路構成により、ヒステリシスを持たせることができる。
【００２１】
（数７）
ＶＨＩＳ＝ＶＨＩＳ１+ＶＨＩＳ２
＝（ＶＩＮ１−ＶＩＰ）＋（ＶＩＰ−ＶＩＮ２）
＝ＶＩＮ１−ＶＩＮ２
＝２×Ｉ６／｛（Ｗ／Ｌ）×μｎ×Ｃｏ×ＶＤ４｝
【００２２】
尚、以上の説明において、入力端子名と入力電圧、及び、出力端子名と出力電圧に、対応するもの同士、同じ記号を用いて説明した。
【特許文献１】特開平６−１３８５５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
しかしながら、上記の従来のヒステリシスコンパレータの場合、差動出力ＶＯＰ及びＶＯＮは、電源電圧ＶＣＣに対し、ＶＣＣ〜｛ＶＣＣ−Ｒ３×（Ｉ６＋Ｉ７）｝の電圧範囲でしか出力されず、出力振幅が小さいことから、後段の回路との整合性を取らなければならないため、増幅回路等を付加しなければ使用できないという問題がある。
【００２４】
本発明は、上述の問題点に鑑みてなされたものであり、その目的は、出力電圧振幅をほぼ電源電位と接地電位間の電圧範囲にまで広げることができ、後段の回路設計を簡単化できるヒステリシスコンパレータ回路を提供することにある。
【課題を解決するための手段】
【００２５】
この目的を達成するための本発明に係るヒステリシスコンパレータ回路は、差動入力回路部と差動出力回路部と正帰還回路部とを備えてなり、前記差動入力回路部が、ソースが第１電源電位に接続し、ゲートとドレインが接続した第１ＰＭＯＳトランジスタと、ソースが前記第１電源電位に接続し、ゲートとドレインが接続した第２ＰＭＯＳトランジスタと、ドレインが前記第１ＰＭＯＳトランジスタのドレインに接続し、ゲートが第１入力端子に接続した第１ＮＭＯＳトランジスタと、ドレインが前記第２ＰＭＯＳトランジスタのドレインに接続し、ゲートが第２入力端子に接続した第２ＮＭＯＳトランジスタと、一方端が前記第１ＮＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタのソースに共通に接続し、他方端が前記第１電源電位より低電位の第２電源電位に接続してなる第１定電流回路と、を備えてなり、前記差動出力回路部が、ソースが前記第１電源電位に接続し、ゲートが前記第１ＰＭＯＳトランジスタのドレインと接続し、ドレインが第１出力端子に接続した第３ＰＭＯＳトランジスタと、ソースが前記第１電源電位に接続し、ゲートが前記第２ＰＭＯＳトランジスタのドレインと接続し、ドレインが第２出力端子に接続した第４ＰＭＯＳトランジスタと、一方端が前記第３ＰＭＯＳトランジスタのドレインに接続し、他方端が前記第２電源電位に接続してなる第２定電流回路と、一方端が前記第４ＰＭＯＳトランジスタのドレインに接続し、他方端が前記第２電源電位に接続してなる第３定電流回路と、を備えてなり、前記正帰還回路部が、ドレインが前記第４ＰＭＯＳトランジスタのドレインに接続し、ゲートが前記第３ＰＭＯＳトランジスタのドレインに接続した第３ＮＭＯＳトランジスタと、ドレインが前記第３ＰＭＯＳトランジスタのドレインに接続し、ゲートが前記第４ＰＭＯＳトランジスタのドレインに接続した第４ＮＭＯＳトランジスタと、一方端が前記第３ＮＭＯＳトランジスタと前記第４ＮＭＯＳトランジスタのソースに共通に接続し、他方端が前記第２電源電位に接続してなる第４定電流回路と、を備えてなることを第１の特徴とする。
【００２６】
上記第１の特徴構成のヒステリシスコンパレータ回路によれば、差動入力回路部が差動入力差動出力コンパレータの基本回路構成を形成し、この差動入力回路部の差動出力の振幅の上限が第１電源電位より第１及び第２ＰＭＯＳトランジスタの閾値電圧分低い電圧となり、この差動出力が夫々差動出力回路部の第３及び第３ＰＭＯＳトランジスタのゲートに入力されることから、差動出力回路部の差動出力の下限は、ほぼ第２電源電位まで下がり、上限は差動入力回路部の差動出力の下限レベルと第２及び第３定電流回路の電流値に依存するものの、第１電源電位近傍まで高めることができる。更に、正帰還回路部を差動入力回路部ではなく差動出力回路部に並列に設けることで、差動出力回路部の出力振幅を大きくするとともに、差動出力回路部への差動入力つまり差動入力回路部の差動出力に対してヒステリシスを付与し、その結果として差動入力回路部の差動入力に対してヒステリシスを付与でき、出力電圧振幅をほぼ第１電源電位と第２電源電位間の電圧範囲にまで広げることができ、後段の回路設計を簡単化できるヒステリシスコンパレータ回路を提供することができる。ここで、第１または第２電源電位を接地電位とすることで、出力電圧振幅をほぼ電源電位と接地電位間の電圧範囲にまで広げることができるヒステリシスコンパレータ回路を提供することができる。
【００２７】
更に、本発明に係るヒステリシスコンパレータ回路は、差動入力回路部と差動出力回路部と正帰還回路部とを備えてなり、前記差動入力回路部が、ソースが第２電源電位に接続し、ゲートとドレインが接続した第１ＮＭＯＳトランジスタと、ソースが前記第２電源電位に接続し、ゲートとドレインが接続した第２ＮＭＯＳトランジスタと、ドレインが前記第１ＮＭＯＳトランジスタのドレインに接続し、ゲートが第１入力端子に接続した第１ＰＭＯＳトランジスタと、ドレインが前記第２ＮＭＯＳトランジスタのドレインに接続し、ゲートが第２入力端子に接続した第２ＰＭＯＳトランジスタと、一方端が前記第１ＰＭＯＳトランジスタと前記第２ＰＭＯＳトランジスタのソースに共通に接続し、他方端が前記第２電源電位より高電位の第１電源電位に接続してなる第１定電流回路と、を備えてなり、前記差動出力回路部が、ソースが前記第２電源電位に接続し、ゲートが前記第１ＮＭＯＳトランジスタのドレインと接続し、ドレインが第１出力端子に接続した第３ＮＭＯＳトランジスタと、ソースが前記第２電源電位に接続し、ゲートが前記第２ＮＭＯＳトランジスタのドレインと接続し、ドレインが第２出力端子に接続した第４ＮＭＯＳトランジスタと、一方端が前記第３ＮＭＯＳトランジスタのドレインに接続し、他方端が前記第１電源電位に接続してなる第２定電流回路と、一方端が前記第４ＮＭＯＳトランジスタのドレインに接続し、他方端が前記第１電源電位に接続してなる第３定電流回路と、を備えてなり、前記正帰還回路部が、ドレインが前記第４ＮＭＯＳトランジスタのドレインに接続し、ゲートが前記第３ＮＭＯＳトランジスタのドレインに接続した第３ＰＭＯＳトランジスタと、ドレインが前記第３ＮＭＯＳトランジスタのドレインに接続し、ゲートが前記第４ＮＭＯＳトランジスタのドレインに接続した第４ＰＭＯＳトランジスタと、一方端が前記第３ＰＭＯＳトランジスタと前記第４ＰＭＯＳトランジスタのソースに共通に接続し、他方端が前記第１電源電位に接続してなる第４定電流回路と、を備えてなることを第２の特徴とする。
【００２８】
上記第１の特徴構成のヒステリシスコンパレータ回路における、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの電導型を反転させ、更に、第１電源電位と第２電源電位を入れ替えることにより、第１の特徴構成のヒステリシスコンパレータ回路と対称な第２の特徴構成のヒステリシスコンパレータ回路が得られる。従って、第２の特徴構成のヒステリシスコンパレータ回路の回路動作は、電圧レベルが反転しているだけで、実質的に第１の特徴構成のヒステリシスコンパレータ回路と同じであり、出力電圧振幅をほぼ第１電源電位と第２電源電位間の電圧範囲にまで広げることができ、後段の回路設計を簡単化できるヒステリシスコンパレータ回路を提供することができる。
【発明を実施するための最良の形態】
【００２９】
本発明に係るヒステリシスコンパレータ回路（以下、適宜「本発明回路」という。）の実施の形態につき、図面に基づいて説明する。尚、以下の説明において、入力端子名と入力電圧、及び、出力端子名と出力電圧は、対応するもの同士、同じ記号を用いて説明する。
【００３０】
〈第１実施形態〉
図１は、本発明回路の第１実施形態を示す回路図である。図１に示すように、本発明回路は、以下のように、前段の差動入力回路部と、後段の差動出力回路部と正帰還回路部の３つの回路部で構成されている。
【００３１】
差動入力回路部において、第１及び第２ＰＭＯＳトランジスタ１０，１１はゲートとドレインが同電位で接続されたダイオード接続回路で構成されており、第１及び第２ＰＭＯＳトランジスタ１０，１１のソースは第１電源電位ＶＣＣ（以下、適宜「ＶＣＣ」と記す。）に接続されている。また、第１及び第２ＰＭＯＳトランジスタ１０，１１の各ドレインは、第１及び第２ＮＭＯＳトランジスタ１８，１９の各ドレインと各別に接続されている。第１及び第２ＮＭＯＳトランジスタ１８，１９のソースは第１定電流回路２１の一方端に共通に接続され、第１定電流回路２１の他方端は第２電源電位である接地電位ＶＳＳ（以下、適宜「ＶＳＳ」と記す。）に接続されている。ここで、第１及び第２ＮＭＯＳトランジスタ１８，１９の各ゲートが、夫々第１入力端子ＶＩＮ、第２入力端子ＶＩＰに接続されている。また、第１電源電位ＶＣＣは接地電位ＶＳＳ（０Ｖ）よりも高く、第１定電流回路２１は、動作範囲内でほぼ一定の電流を流す定電流源として機能する。更に、第１及び第２ＰＭＯＳトランジスタ１０，１１は同じトランジスタ特性に、第１及び第２ＮＭＯＳトランジスタ１８，１９は同じトランジスタ特性に、夫々設定されている。
【００３２】
上記差動入力回路部は２段目の差動出力回路部に接続される。具体的には、第１ＰＭＯＳトランジスタ１０のドレインＮ１０は、差動出力回路部の第３ＰＭＯＳトランジスタ１２のゲートに接続され、第３ＰＭＯＳトランジスタ１２のソースはＶＣＣに接続され、第３ＰＭＯＳトラジスタ１２のドレインは第２定電流回路２０の一方端に接続され、第２定電流回路２０の他方端はＶＳＳに接続されている。第２ＰＭＯＳトランジスタ１１のドレインＮ１１は第４ＰＭＯＳトランジスタ１３のゲートに接続され、第４ＰＭＯＳトランジスタ１３のソースはＶＣＣに接続され、第４ＰＭＯＳトランジスタ１３のドレインは第３定電流回路２３の一方端と接続され、第３定電流回路２３の他方端はＶＳＳと接続されている。ここで、第３及び第４ＰＭＯＳトランジスタ１２，１３の各ドレインは、第１出力端子ＶＯＮ、第２出力端子ＶＯＰに接続している。第２及び第３定電流回路２０，２３は、動作範囲内でほぼ一定の電流を流す定電流源として機能し、両者の電流値は同じに設定されている。更に、第３及び第４ＰＭＯＳトランジスタ１２，１３は同じトランジスタ特性に設定されている。
【００３３】
正帰還回路部において、第１出力端子ＶＯＮの出力電圧に比例して差動出力回路部のオフセット電位を調整するため、第１出力端子ＶＯＮが第３ＮＭＯＳトラジスタ１６のゲートと第４ＮＭＯＳトラジスタ１７のドレインに接続され、第２出力端子ＶＯＰの出力電圧に比例して差動出力回路部のオフセット電位を調整するため、第２出力端子ＶＯＰが第３ＮＭＯＳトラジスタ１６のドレインと第４ＮＭＯＳトラジスタ１７のゲートに接続され、これらオフセット調整用に設けられた第３及び第４ＮＭＯＳトランジスタ１６，１７のソースは第４定電流回路２２の一方端に接続され、第４定電流回路２２の他方端はＶＳＳに接続されている。ここで、第４定電流回路２２は、動作範囲内でほぼ一定の電流を流す定電流源として機能し、第３及び第４ＮＭＯＳトランジスタ１６，１７は同じトランジスタ特性に設定されている。
【００３４】
次に、本発明回路の動作を説明する。先ず、第１入力端子ＶＩＮの第１入力電圧（被比較入力電圧）ＶＩＮがＶＩＮ１で、第２出力電圧（正側出力電圧）ＶＯＰに対し、ＶＩＮ１＞ＶＩＰの場合を想定する。
【００３５】
第１ＮＭＯＳトランジスタ１８のゲートに入力される第１入力電圧ＶＩＮ１が、第２ＮＭＯＳトランジスタ１９のゲートに入力される第２入力電圧ＶＩＰよりも高く、第１出力端子ＶＯＮの第１出力電圧（負側出力電圧）ＶＯＮがＶＣＣと同一レベル、第２出力端子ＶＯＰの第２出力電圧（正側出力電圧）ＶＯＰが接地電位ＶＳＳになっている場合、第１ＮＭＯＳトランジスタ１８のゲート側に加わる第１入力電圧ＶＩＮ１よりも第２ＮＭＯＳトランジスタ１９のゲート側に加わる第２入力電圧ＶＩＰが低いので、第１定電流回路２１を流れる電流Ｉ２１が第１ＮＭＯＳトランジスタ１８を通して流れる。これより第１ＰＭＯＳトランジスタ１０のダイオード接続されたドレインＮ１０の電位レベルが下がり、第３ＰＭＯＳトランジスタ１２はドレイン電流を流す方向に状態が遷移する。また差動出力回路部はソース接地増幅回路として構成されており、ドレインＮ１０にゲートを接続した第３ＰＭＯＳトランジスタ１２のオン抵抗をｒ１２とし、第２定電流回路２０の内部抵抗をｒ２０とすると、増幅率Ａｖは、Ａｖ＝−ｇｍ×（ｒ２０／／ｒ１２）と大きいので、第１出力電圧ＶＯＮは殆どＶＣＣに固定される。このとき、第４ＮＭＯＳトランジスタ１７は、第２出力電圧ＶＯＰが接地電位ＶＳＳになっているためオンせず、第１出力電圧ＶＯＮに影響は与えない。
【００３６】
逆に、第２ＰＭＯＳトランジスタ１１のダイオード接続されたドレインＮ１１の電位レベルは上がり、第４ＰＭＯＳトランジスタ１３はドレイン電流を流さない方向に状態が遷移する。また差動出力回路部はソース接地増幅回路として構成されており、ドレインＮ１１にゲートを接続した第４ＰＭＯＳトランジスタ１３のオン抵抗をｒ１３とし、第３定電流回路２３の内部抵抗をｒ２３とすると、増幅率Ａｖは、上記同様に、Ａｖ＝−ｇｍ×（ｒ１３／／ｒ２３）となり、第２出力電圧ＶＯＰはほぼ接地電位ＶＳＳに固定される。このとき、第１出力電圧ＶＯＮは殆どＶＣＣの電位レベルにあり、第３ＮＭＯＳトランジスタ１６のドレインが第２出力端子ＶＯＰに接続されていることから、第３ＮＭＯＳトランジスタ１６のオン抵抗をｒ１６とすると、第２出力電圧ＶＯＰのオフセットレベルは、ＶOFFSET−ｒ１６×Ｉ２２だけ下げられることになる。ここで、Ｉ２２は、第４定電流回路２２を流れる電流である。
【００３７】
次に、ＶＩＮ＝ＶＩＮ２、ＶＩＮ２＜ＶＩＰの場合を想定する。第２ＮＭＯＳトランジスタ１９に入力される第２入力電圧ＶＩＰが第１ＮＭＯＳトランジスタ１８に入力される第１入力電圧ＶＩＮ２よりも高く、第２出力電圧ＶＯＰがＶＣＣと同一レベル、第１出力電圧ＶＯＮが接地電位ＶＳＳになっている場合、第２ＮＭＯＳトランジスタ１９のゲート側に加わる第２入力電圧ＶＩＰよりも第１ＮＭＯＳトランジスタ１８のゲート側に加わる第１入力電圧ＶＩＮ２が低いので、第１定電流回路２１を流れる電流Ｉ２１が第２ＮＭＯＳトランジスタ１９を通して流れる。これより第２ＰＭＯＳトランジスタ１１のダイオード接続されたドレインＮ１１の電位レベルが下がり、第４ＰＭＯＳトランジスタ１３はドレイン電流を流す方向に状態が遷移する。また差動出力回路部はソース接地増幅回路として構成されており、増幅率Ａｖは、Ａｖ＝−ｇｍ×（ｒ１３／／ｒ２３）であるので、第２出力電圧ＶＯＰは殆どＶＣＣの電位レベルに固定される。このとき、第３ＮＭＯＳトランジスタ１６は、第１出力電圧ＶＯＮが接地電位ＶＳＳになっているためオンせず、第２出力電圧ＶＯＰに影響は与えない。
【００３８】
逆に、第１ＰＭＯＳトランジスタ１０のダイオード接続されたドレインＮ１０の電位レベルは上がり、第３ＰＭＯＳトランジスタ１２は電流を流さない方向に状態が遷移する。また差動出力回路部はソース接地増幅回路として構成されており、増幅率Ａｖは、Ａｖ＝−ｇｍ×（ｒ２０／／ｒ１２）となり、第１出力電圧ＶＯＮはほぼ接地電位ＶＳＳに固定される。このとき、第２出力電圧ＶＯＰは殆どＶＣＣの電位レベルにあり、第４ＮＭＯＳトランジスタ１７のドレインが第１出力端子ＶＯＮに接続されていることから、第４ＮＭＯＳトランジスタ１７のオン抵抗をｒ１７とすると、第１出力電圧ＶＯＮのオフセットレベルは、ＶOFFSET−ｒ１７×Ｉ２２だけ下げられることになる。
【００３９】
また、第３及び第４ＮＭＯＳトランジスタ１６，１７の各オン抵抗ｒ１６，ｒ１７は、同一サイズのトランジスタを使っており特性が同じであることから、本発明回路のヒステリシス幅ＶＨＩＳは、以下の数８で表され、ヒステリシス特性を持たせることができる。
【００４０】
（数８）
ＶＨＩＳ＝ＶＨＩＳ１−ＶＨＩＳ２
＝（ＶOFFSET−ｒ１６×Ｉ２２）−（ＶOFFSET−ｒ１７×Ｉ２２）
＝２×ｒ１６×Ｉ２２  
【００４１】
次に、図５に示す従来のヒステリシスコンパレータと図１に示す本発明回路における、回路シミュレータＳＰＩＣＥによるトランジェント解析結果を図２に示す。図２では、出力振幅の比較のため、夫々一方の差動出力端子の電圧波形のみを示している。尚、上記トランジェント解析では、第１電源電位ＶＣＣは３．３Ｖ、第２電源電位ＶＳＳは接地電位０Ｖとしている。
【００４２】
図２から明らかなように、従来のヒステリシスコンパレータでは、その出力振幅が１．９Ｖ〜３．２Ｖ（つまり、｛ＶＣＣ−Ｒ４×（Ｉ６＋Ｉ７）｝〜ＶＣＣ)の幅で振幅しているのに対し、本発明回路においては、０Ｖ〜３．１Ｖ(≒ＶＣＣ)までの振幅をしているのが分かる。補足ではあるが、本発明回路における出力振幅の上限電圧が、第１電源電位レベルの３．３Ｖより０．２Ｖ程低い３．１Ｖとなっているのは、第２または第３定電流回路２０，２３の電流に相当する第３または第４ＰＭＯＳトランジスタ１２，１３のドレイン電圧Ｖｄｓ分の電圧降下があるためである。
【００４３】
〈第２実施形態〉
図３は、本発明回路の第２実施形態を示す回路図である。図１に示す第１実施形態と異なる点は、第１実施形態では、差動信号入力がＮＭＯＳトランジスタに入力されていた構成であるのに対して、第２実施形態では、差動信号入力がＰＭＯＳトランジスタに入力されている。このため、第２実施形態では、第１実施形態における全てのＮＭＯＳトランジスタをＰＭＯＳトランジスタに、第１実施形態の全てのＰＭＯＳトランジスタをＮＭＯＳトランジスタに変換し、第１電源電位ＶＣＣを第２電源電位ＶＳＳに、第２電源電位ＶＳＳを第１電源電位ＶＣＣに、それぞれ置き換えた構成である。
【００４４】
この第２実施形態の本発明回路は、図３に示すように、以下のように構成されている。
【００４５】
差動入力回路部において、第１及び第２ＮＭＯＳトランジスタ２４，２５はゲートとドレインが同電位で接続されたダイオード接続回路で構成されており、第１及び第２ＮＭＯＳトランジスタ２４，２５のソースは第２電源電位ＶＳＳに接続されている。また、第１及び第２ＮＭＯＳトランジスタ２４，２５の各ドレインは、第１及び第２ＰＭＯＳトランジスタ３０，３１の各ドレインと各別に接続されている。第１及び第２ＰＭＯＳトランジスタ３０，３１のソースは第１定電流回路３３の一方端に共通に接続され、第１定電流回路３３の他方端は第１電源電位ＶＣＣに接続されている。ここで、第１及び第２ＰＭＯＳトランジスタ３０，３１の各ゲートが、夫々第１入力端子ＶＩＮ、第２入力端子ＶＩＰに接続されている。また、第１電源電位ＶＣＣは接地電位ＶＳＳ（０Ｖ）よりも高く、第１定電流回路３３は、動作範囲内でほぼ一定の電流を流す定電流源として機能する。更に、第１及び第２ＮＭＯＳトランジスタ２４，２５は同じトランジスタ特性に、第１及び第２ＰＭＯＳトランジスタ３０，３１は同じトランジスタ特性に、夫々設定されている。
【００４６】
上記差動入力回路部は２段目の差動出力回路部に接続される。具体的には、第１ＮＭＯＳトランジスタ２４のドレインＮ２４は、差動出力回路部の第３ＮＭＯＳトランジスタ２６のゲートに接続され、第３ＮＭＯＳトランジスタ２６のソースはＶＳＳに接続され、第３ＮＭＯＳトラジスタ２６のドレインは第２定電流回路３２の一方端に接続され、第２定電流回路３２の他方端はＶＣＣに接続されている。第２ＮＭＯＳトランジスタ２５のドレインＮ２５は第４ＮＭＯＳトランジスタ２７のゲートに接続され、第４ＮＭＯＳトランジスタ２７のソースはＶＳＳに接続され、第４ＮＭＯＳトランジスタ２７のドレインは第３定電流回路３５の一方端と接続され、第３定電流回路３５の他方端はＶＣＣと接続されている。ここで、第３及び第４ＮＭＯＳトランジスタ２６，２７の各ドレインは、第１出力端子ＶＯＮ、第２出力端子ＶＯＰに接続している。第２及び第３定電流回路３２，３５は、動作範囲内でほぼ一定の電流を流す定電流源として機能し、両者の電流値は同じに設定されている。更に、第３及び第４ＮＭＯＳトランジスタ２６，２７は同じトランジスタ特性に設定されている。
【００４７】
正帰還回路部において、第１出力端子ＶＯＮの出力電圧に比例して差動出力回路部のオフセット電位を調整するため、第１出力端子ＶＯＮが第３ＰＭＯＳトラジスタ２８のゲートと第４ＰＭＯＳトラジスタ２９のドレインに接続され、第２出力端子ＶＯＰの出力電圧に比例して差動出力回路部のオフセット電位を調整するため、第２出力端子ＶＯＰが第３ＰＭＯＳトラジスタ２８のドレインと第４ＰＭＯＳトラジスタ２９のゲートに接続され、これらオフセット調整用に設けられた第３及び第４ＰＭＯＳトランジスタ２８，２９のソースは第４定電流回路３４の一方端に接続され、第４定電流回路３４の他方端はＶＣＣに接続されている。ここで、第４定電流回路３４は、動作範囲内でほぼ一定の電流を流す定電流源として機能し、第３及び第４ＰＭＯＳトランジスタ２８，２９は同じトランジスタ特性に設定されている。
【００４８】
尚、図３に示す第２実施形態の本発明回路の動作は、図１に示す第１実施形態の本発明回路の動作と、電圧レベルが第１電源電位ＶＣＣと第２電源電位ＶＳＳの間で上下反転している他は、全く同様である。
【図面の簡単な説明】
【００４９】
【図１】本発明に係るヒステリシスコンパレータ回路の第１実施形態における回路図。
【図２】図１に示す本発明に係るヒステリシスコンパレータ回路と図５に示す従来のヒステリシスコンパレータにおける出力振幅を比較表示する電圧波形図。
【図３】本発明に係るヒステリシスコンパレータ回路の第２実施形態における回路図。
【図４】従来のコンパレータの基本回路構成を示す回路図。
【図５】従来のヒステリシスコンパレータの一例を示す回路図。
【符号の説明】
【００５０】
１０，３０：  第１ＰＭＯＳトランジスタ（第１実施形態，第２実施形態）
１１，３１：  第２ＰＭＯＳトランジスタ（第１実施形態，第２実施形態）
１２，２８：  第３ＰＭＯＳトランジスタ（第１実施形態，第２実施形態）
１３，２９：  第４ＰＭＯＳトランジスタ（第１実施形態，第２実施形態）
１８，２４：  第１ＮＭＯＳトランジスタ（第１実施形態，第２実施形態）
１９，２５：  第２ＮＭＯＳトランジスタ（第１実施形態，第２実施形態）
１６，２６：  第３ＮＭＯＳトランジスタ（第１実施形態，第２実施形態）
１７，２７：  第４ＮＭＯＳトランジスタ（第１実施形態，第２実施形態）
２１，３３：  第１定電流回路（第１実施形態，第２実施形態）
２０，３２：  第２定電流回路（第１実施形態，第２実施形態）
２３，３５：  第３定電流回路（第１実施形態，第２実施形態）
２２，３４：  第４定電流回路（第１実施形態，第２実施形態）
Ｎ１０：  第１ＰＭＯＳトランジスタのドレイン（第１実施形態）
Ｎ１１：  第２ＰＭＯＳトランジスタのドレイン（第１実施形態）
Ｎ２４：  第１ＮＭＯＳトランジスタのドレイン（第１実施形態）
Ｎ２５：  第２ＮＭＯＳトランジスタのドレイン（第１実施形態）
ＶＩＮ：  第１入力端子または第１入力電圧（被比較入力電圧）
ＶＩＰ：  第２入力端子または第２入力電圧（比較入力電圧）
ＶＯＮ：  第１出力端子または第１出力電圧（負側出力電圧）
ＶＯＰ：  第２出力端子または第２出力電圧（正側出力電圧）
ＶＣＣ：  第１電源電位
ＶＳＳ：  第２電源電位（接地電位）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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