(57)【要約】【課題】  多相信号を簡単に発生できる多相信号発生装置を提供する。【解決手段】  多相信号発生装置は、互いに位相がずれた複数の位相信号を発生するため、１つの信号の所定周期分を定める複数のデータ・セグメントを格納したメモリ１を備える。データ・セグメント選択部３は、位相信号を発生するための位相信号サイクルを構成する複数のセグメント・インターバルＩＳの各々において、メモリ１に格納された１つの信号の所定周期分を定める複数のデータ・セグメントのうちから、それら位相信号を構成するためのセグメントを選択する。各相信号形成部５は、複数のセグメント・インターバルの間における各位相信号のための複数の選択セグメントにより、各位相信号を形成する。【選択図】      図１
2005136783.tif 000002
【特許請求の範囲】
【請求項１】
互いに位相がずれた複数の位相信号を発生する多相信号発生方法であって、
前記位相信号を発生するための位相信号サイクルを構成する複数のセグメント・インターバルの各々において、メモリに格納された１つの信号の所定周期分を定める複数のデータ・セグメントのうちから、各前記位相信号を構成するためのセグメントを選択して選択セグメントを発生する選択ステップと、
前記複数のセグメント・インターバルの間における前記各位相信号のための複数の前記選択セグメントにより、前記各位相信号を形成する形成ステップと、
から成る多相信号発生方法。
【請求項２】
請求項１記載の方法において、前記各セグメント・インターバルにおける前記各位相信号を構成する前記選択セグメントは、複数の前記位相信号の位相差に依存して選択すること、を特徴とする多相信号発生方法。
【請求項３】
請求項１または２に記載の方法において、各前記セグメント・インターバルは、複数の位相信号にそれぞれ対応した複数のセグメント・サブインターバルを含み、
前記選択ステップは、各前記位相信号に関して、
各前記セグメント・インターバル内の前記各位相信号に対応する前記セグメント・サブインターバルの間に、前記選択セグメントを前記メモリから読み出す読出しステップ、
を含むこと、を特徴とする多相信号発生方法。
【請求項４】
請求項３記載の方法において、前記読出しステップは、
前記複数の位相信号に対する複数のメモリアドレス・シーケンスを定め、
各前記位相信号に対応する前記メモリアドレス・シーケンスを使用して、前記複数のセグメント・インターバルの前記セグメント・サブインターバルの間に前記メモリにアクセスすること、
を含むこと、を特徴とする多相信号発生方法。
【請求項５】
請求項４記載の方法において、前記複数のメモリアドレス・シーケンスは、前記複数の位相信号の位相差に対応する所定量だけ互いにシフトしていること、を特徴とする多相信号発生方法。
【請求項６】
請求項１から５のいずれかに記載の方法において、前記形成ステップは、
前記メモリからの前記複数の位相信号のための各前記選択セグメントを取得して保持するステップと、
各前記セグメント・インターバルの終了時に、前記複数の位相信号のための各前記選択セグメントを同時に出力するステップと、
を含むこと、
を特徴とする多相信号発生方法。
【請求項７】
請求項６記載の方法であって、前記形成ステップは、さらに、
各前記位相信号のための前記選択セグメントに対し補間処理を施す補間ステップ、
を含むこと、を特徴とする多相信号発生方法。
【請求項８】
請求項７記載の方法において、前記補間は、補間係数を使用し、該補間係数は、隣接する前記データ・セグメント間の差と、前記複数の位相信号の数とに依存して定めること、を特徴とする多相信号発生方法。
【請求項９】
請求項７記載の方法において、
各前記セグメント・インターバルは、各前記位相信号の１サイクルよりも短く、
前記補間は、前記セグメント・インターバルよりも短い補間サイクルで行うこと、
を特徴とする多相信号発生方法。
【請求項１０】
請求項３から５のいずれかに記載の方法において、前記メモリからの読出しの読出しレートは、発生すべき各前記位相信号の周波数に依存して可変すること、を特徴とする多相信号発生方法。
【請求項１１】
請求項１０記載の方法において、前記位相信号の周波数は、ドップラー周波数にしたがって可変すること、を特徴とする多相信号発生方法。
【請求項１２】
請求項１から１１のいずれかに記載の方法において、前記複数の位相信号は、多相のガウス雑音信号を構成すること、を特徴とする多相信号発生方法。
【請求項１３】
請求項１２記載の方法において、前記多相のガウス雑音信号は、マルチパス・フェージング効果の付与に使用すること、を特徴とする多相信号発生方法。
【請求項１４】
請求項１から１３のいずれかに記載の方法であって、さらに、
前記メモリに、前記１つの信号の所定周期分を定める前記複数のデータ・セグメントを格納するステップ、
を含むこと、を特徴とする多相信号発生方法。
【請求項１５】
互いに位相がずれた複数の位相信号を発生する多相信号発生装置であって、
１つの信号の所定周期分を定める複数のデータ・セグメントを格納したメモリと、
前記位相信号を発生するための位相信号サイクルを構成する複数のセグメント・インターバルの各々において、前記メモリに格納された１つの信号の所定周期分を定める複数のデータ・セグメントのうちから、各前記位相信号を構成するためのセグメントを選択して選択セグメントを発生する選択手段と、
前記複数のセグメント・インターバルの間における前記各位相信号のための複数の前記選択セグメントにより、前記各位相信号を形成する形成手段と、
から成る多相信号発生装置。
【請求項１６】
請求項１５記載の装置において、前記選択手段は、前記各セグメント・インターバルにおける前記各位相信号を構成する前記選択セグメントは、複数の前記位相信号の位相差に依存して選択すること、を特徴とする多相信号発生装置。
【請求項１７】
請求項１５または１６に記載の装置において、各前記セグメント・インターバルは、複数の位相信号にそれぞれ対応した複数のセグメント・サブインターバルを含み、
前記選択手段は、各前記セグメント・インターバルと前記複数のセグメント・サブインターバルを定めるタイミング手段を備え、
前記選択手段は、各前記位相信号に関して、
各前記セグメント・インターバル内の前記各位相信号に対応する前記セグメント・サブインターバルの間に、前記選択セグメントを前記メモリから読み出す読出し手段、
を含むこと、を特徴とする多相信号発生装置。
【請求項１８】
請求項１７記載の装置において、前記読出し手段は、
前記複数の位相信号に対する複数のメモリアドレス・シーケンスを定めるアドレス発生手段と、
各前記位相信号に対応する前記メモリアドレス・シーケンスを使用して、前記複数のセグメント・インターバルの前記セグメント・サブインターバルの間に前記メモリにアクセスするアクセス手段と、
を含むこと、を特徴とする多相信号発生装置。
【請求項１９】
請求項１８記載の装置において、前記アドレス発生手段は、
前記複数の位相信号にそれぞれ対応する複数のメモリアドレス・シーケンス生成手段であって、前記複数のメモリアドレス・シーケンスが、前記複数の位相信号の位相差に対応する所定量だけ互いにシフトしている、前記の複数のメモリアドレス・シーケンス生成手段、
を含むこと、を特徴とする多相信号発生装置。
【請求項２０】
請求項１５から１９のいずれかに記載の装置において、前記選択手段は、
前記メモリからの前記複数の位相信号のための各前記選択セグメントを所得して保持する取得手段と、
各前記セグメント・インターバルの終了時に、前記複数の位相信号のための各前記選択セグメントを前記保持手段から同時に出力する出力手段、
を含むこと、を特徴とする多相信号発生装置。
【請求項２１】
請求項２０記載の装置であって、前記形成手段は、さらに、
各前記位相信号のための前記選択セグメントに対し補間処理を施す補間手段、
を含むこと、を特徴とする多相信号発生装置。
【請求項２２】
請求項２１記載の装置において、前記補間手段は、補間係数を生成する補間係数生成手段を含み、
該補間係数は、隣接する前記データ・セグメント間の差と、前記複数の位相信号の数とに依存して定めること、
を特徴とする多相信号発生装置。
【請求項２３】
請求項１７から１９のいずれかに記載の装置であって、さらに、
前記メモリからの読出しのための可変の読出しレートを定めるタイミング手段であって、該読出しレートが、発生すべき各前記位相信号の周波数に依存して可変である、前記のタイミング手段を含み、
前記読出し手段は、可変の読出しレートで動作すること、
を特徴とする多相信号発生装置。
【請求項２４】
請求項１５から２３のいずれかに記載の装置であって、さらに、
前記メモリに、前記１つの信号の所定周期分を定める前記複数のデータ・セグメントを書き込む書き込み手段、
を含むこと、を特徴とする多相信号発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号発生の分野、特に多相信号を発生する方法および装置に関するものである。
【背景技術】
【０００２】
移動体通信や地上デジタル・テレビジョン放送を含む無線通信においては、建物の陰に入ると受信電波が弱くなったり、建物の反射波などによるマルチパス受信を起こす。この現象を、マルチパス・フェージング（multipath fading）といい、これらが、受信品質の劣化の要因となる。例えば移動通信機の性能を評価するため擬似的にマルチパス・フェージングを発生する装置として、マルチパスフェージング・シミュレータが用いられている。このシミュレータにおいては、入力信号に対し、マルチパス・フェージング効果を付与するため、伝送経路（パスとも呼ぶ）毎に、互いに位相の異なる多相のガウス雑音データを各相毎に別個に発生させ、これら多相の雑音データの各相を入力信号に対し各パス毎に適用している（例えば、特許文献１参照）。
【特許文献１】特開平０６−１４０９５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、多相信号を簡単に発生できる多相信号発生の方法および装置を提供することである。
本発明の別の目的は、マルチパス・フェージング効果付与のための多相のガウス雑音信号の発生に適した上記の方法および装置を提供することである。
【課題を解決するための手段】
【０００４】
上記目的を達成するため、本発明による、互いに位相がずれた複数の位相信号を発生する多相信号発生方法は、前記位相信号を発生するための位相信号サイクルを構成する複数のセグメント・インターバルの各々において、メモリに格納された１つの信号の所定周期分を定める複数のデータ・セグメントのうちから、各前記位相信号を構成するためのセグメントを選択して選択セグメントを発生する選択ステップと、前記複数のセグメント・インターバルの間における前記各位相信号のための複数の前記選択セグメントにより、前記各位相信号を形成する形成ステップと、を備える。
【０００５】
また、本発明による、互いに位相がずれた複数の位相信号を発生する多相信号発生装置は、１つの信号の所定周期分を定める複数のデータ・セグメントを格納したメモリと、前記位相信号を発生するための位相信号サイクルを構成する複数のセグメント・インターバルの各々において、前記メモリに格納された１つの信号の所定周期分を定める複数のデータ・セグメントのうちから、各前記位相信号を構成するためのセグメントを選択して選択セグメントを発生する選択手段と、前記複数のセグメント・インターバルの間における前記各位相信号のための複数の前記選択セグメントにより、前記各位相信号を形成する形成手段と、を備える。
【０００６】
本発明によれば、前記各セグメント・インターバルにおける前記各位相信号を構成する前記選択セグメントは、複数の前記位相信号の位相差に依存して選択するようにできる。
また、本発明によれば、各前記セグメント・インターバルは、複数の位相信号にそれぞれ対応した複数のセグメント・サブインターバルを含み、そして前記の選択は、各前記位相信号に関して、各前記セグメント・インターバル内の前記各位相信号に対応する前記セグメント・サブインターバルの間に、前記選択セグメントを前記メモリから読み出すこと、を含むようにできる。
【０００７】
また、本発明によれば、前記の読出しは、前記複数の位相信号に対する複数のメモリアドレス・シーケンスを定め、各前記位相信号に対応する前記メモリアドレス・シーケンスを使用して、前記複数のセグメント・インターバルの前記セグメント・サブインターバルの間に前記メモリにアクセスすること、を含むようにできる。この場合、前記複数のメモリアドレス・シーケンスは、前記複数の位相信号の位相差に対応する所定量だけ互いにシフトさせるようにできる。
【０００８】
また、本発明によれば、前記の形成は、前記メモリからの前記複数の位相信号のための各前記選択セグメントを取得して保持することと、各前記セグメント・インターバルの終了時に、前記複数の位相信号のための各前記選択セグメントを同時に出力すること、を含むようにできる。この場合、前記の形成は、さらに、各前記位相信号のための前記選択セグメントに対し補間処理を施すこと、を含むようにできる。この場合、前記補間は、補間係数を使用し、該補間係数は、隣接する前記データ・セグメント間の差と、前記複数の位相信号の数とに依存して定めるようにできる。また、各前記セグメント・インターバルは、各前記位相信号の１サイクルよりも短く、前記補間は、前記セグメント・インターバルよりも短い補間サイクルで行うようにできる。
【０００９】
さらにまた、本発明によれば、前記メモリからの読出しの読出しレートは、発生すべき各前記位相信号の周波数に依存して可変させるようにできる。また、前記位相信号の周波数は、ドップラ周波数にしたがって可変させることもできる。
【００１０】
また、本発明によれば、前記複数の位相信号は、多相のガウス雑音信号を構成するようにできる。さらに、前記多相のガウス雑音信号は、マルチパス・フェージング効果の付与に使用するようにできる。
【発明の効果】
【００１１】
本発明によれば、少なくとも１周期分の信号データから多相信号、すなわち複数の位相信号を発生できるため、使用するメモリを最小限にすることができる。また、多相信号を構成する複数の位相信号の各々の間の位相差を、任意に設定することができる。さらに、補間器を使用することにより、高精度な信号再現を実現することもできる。さらにまた、マルチパス・フェージングにおいて必要なドップラー周波数にしたがって、多相信号の周波数を簡単に変更できる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明について、図面を参照していくつかの実施形態で詳細に説明する。
図１は、本発明の１実施形態の多相信号発生器Ａをブロック図で示している。図示のように、この多相信号発生器Ａは、多相信号、すなわち互いに位相がずれた複数の位相信号を発生するため、大きく分けて、信号データ・メモリ部１と、データ・セグメント選択部３と、各相信号形成部５とで構成している。信号データ・メモリ部１は、多相信号発生の基準となる信号の少なくとも１周期分を含む一定の周期分のデータ・セグメントからなる信号データを格納している。データ・セグメント選択部３は、複数の位相信号のうちの各相の信号を形成するのに必要なデータ・セグメントを選択して供給する。この供給されるデータ・セグメントを受ける次の各相信号形成部５は、それら選択されたデータ・セグメントから各相信号、したがって複数の位相信号を形成する。
【００１３】
１実施形態として、データ・セグメント選択部３は、読出し部３０と、タイミング部３２を備え、そして読出し部３０は、アドレス発生部３００とアクセス部３０２とを備えている。タイミング部３２は、読出し部３０用の種々のタイミング信号を形成し発生することにより、多相信号発生器Ａの動作タイミングを定める。１例として、タイミング部３２は、各位相信号を発生するための位相信号サイクルＣＳに関して、この位相信号サイクルを構成する複数のセグメント・インターバルＩＳを定める。各セグメント・インターバルにおいては、各位相信号を形成するのに必要なデータ・セグメントの１つを選択する。また、タイミング部３２は、各セグメント・インターバルを構成するセグメント・サブインターバルＳＵＢＩを定めるタイミング信号を形成し発生する。この各セグメント・サブインターバルにおいては、各セグメント・インターバルにおいて、複数の位相信号の各々を形成するのに必要なデータ・セグメントを選択する。これらタイミング信号の制御の元で、アドレス発生部３００は、各相信号の形成に必要なデータ・セグメントをメモリ部１から読み出すためのアドレスを発生する。これは、例えば、複数の位相信号の各々に対するメモリアドレス・シーケンスを生成することにより行う。アクセス部３０２は、アドレス発生部３００から受けるメモリアドレス・シーケンスにしたがってメモリ部１をアクセスすることにより、データ・セグメントを、複数の異なった位相信号に対し順次に、しかも各位相信号の時間方向に対し順次に読み出して、選択データ・セグメントとして供給する。
【００１４】
このような選択データ・セグメントを受ける各相信号形成部５は、選択セグメント取得部５０と出力部５２とで構成している。選択セグメント取得部５０は、アクセス部３０２から来る選択データ・セグメントが、複数の異なった位相信号に対するものが混在しているため、各相信号毎に、この各相信号形成のための選択データ・セグメントを取得する。次の出力部５２は、各位相信号毎に、この各位相信号用の取得した選択セグメントを出力することにより、信号データ・メモリ部１に格納された１つの信号データから、互いに位相がずれた複数の位相信号データを形成する。また、本発明の１実施形態によれば、この出力部５２は、補間器を備えることにより、各位相信号データにより形成される信号の波形を滑らかにすることができる。
【００１５】
次に、図２は、図１の多相信号発生器Ａを、マルチパスフェージング・シミュレータにおいて使用するための多相のガウス雑音データの発生に適用した、１実施形態の定常ガウス過程発生器Ｂをブロック図で示している。尚、図２においては、図１の要素と対応する要素には、同じ参照番号の後に記号“Ｂ”を付している。この定常ガウス過程発生器Ｂは、ｎ個の複数の異なった位相のガウス雑音データを発生する発生器である。図示のように、この定常ガウス過程発生器Ｂは、図１の構成と対応して、信号データ・メモリ部１Ｂと、セグメント選択回路３Ｂと、ｎ個の各相信号形成器（パスとも呼ぶ）５Ｂ−１〜５Ｂ−ｎを備えている。さらに、定常ガウス過程発生器Ｂは、この発生器全体の動作を規定するクロック発生器２も備えている。以下、この定常ガウス過程発生器Ｂの全体の構成および動作について図３および図４を参照して説明し、その後に、図５〜図１１を参照してその詳細な構成および動作について説明する。
【００１６】
まず、図２に示したように、定常ガウス過程発生器Ｂが備える信号データ・メモリ部１Ｂは、メモリ１０Ｂを備え、そしてこれにガウス雑音データを書き込むための回路として、ガウス雑音データ発生器１２Ｂおよびドップラー・フィルタ１４Ｂを備えている。メモリ１０Ｂは、書き込み可能なランダム・アクセス・メモリとすることができ、そしてこれへの書き込みは、定常ガウス過程発生器Ｂあるいはこれを含むシステムの起動時等に一回行う必要がある。ガウス雑音データ発生器１２Ｂは、定常ガウス雑音過程を構成するガウス雑音データを発生する回路であり、これは、既知の種々の構成で実現することができる。例えば、Ｍ系列によるガウス雑音発生手段などが知られている。次のドップラ・フィルタ１４Ｂは、回路１２Ｂからのガウス雑音データをフィルタしてメモリ１０Ｂに格納するものであり、このフィルタは、移動体通信においては、移動体の移動速度、ＲＦ周波数により決まるドップラー周波数に基づき算出したフィルタの係数を有している。これも、既知の種々の構成で実現することができる。例えば、マルチパスフェージング現象を施した信号の振幅はレイリー分布を有する確率過程でモデル化できることが知られている。尚、ドップラー周波数を可変させる必要がない場合には、信号データ・メモリ部１Ｂは、あらかじめドップラー・フィルタを通過させたガウス雑音データを格納したＲＯＭのみで構成することもできる。
【００１７】
図３には、メモリ１０Ｂのアドレスと、これに格納された波形データとの関係を示している。尚、この図では、図示を簡単にするため、ガウス雑音データではなく正弦波で示している。図示のように、このメモリは、１周期分の波形データ・セグメントを、８ビットのメモリアドレスＭＥＭ［7..0］で規定されるアドレス空間、すなわちアドレス０〜アドレス２５５に格納している。また、この図では、後述の各パスの読み出し先頭アドレス位置と波形およびメモリアドレス空間との関係を示している。各パスは、読み出し先頭アドレスをｋ個ずらすことにより、互いに位相のずれた位相信号を発生する。
【００１８】
次に、定常ガウス過程発生器Ｂが備えるセグメント選択回路３Ｂは、図示のように、読出し回路３０Ｂとタイミング部３２Ｂとを備えている。まず、タイミング部３２Ｂは、システムクロックに応答してクロック発生器２が発生するクロックＣＬＫを受けて、種々のタイミング信号や定数、すなわち、セグメント・インターバル間の最大カウント値ｃｎｔｍａｘ（＝ｊ）と、セグメント・インターバル間のシステム・カウント値ｓｙｍｃｎｔ（＝ｉ）と、セグメント・インターバル間隔で発生する同期ラッチ信号（Ｓｙｎｃ＿ｌａｔ）、パス・アドレス信号Ａ［7..0］を生成する。これらの信号の詳細は、以下で後述する。
【００１９】
以下、図４に示す簡単化した例を参照しながら、定常ガウス過程発生器Ｂについて説明する。尚、この図４では、理解を容易にするため、位相信号の１周期が４つのデータ・セグメント０〜３で構成され、そして互いに９０度位相がずれた４つの位相信号１〜４を発生する場合を示している。本発明では、位相信号の１つのサイクルＣＳは、１周期の位相信号を構成するのに必要なデータ・セグメントに等しい数の複数のセグメント・インターバルＩＳに分割している。図４の例では、０〜３の４つのデータ・セグメント数であり、したがって、位相信号サイクルは、４つのセグメント・インターバルＩＳ１〜４に分割されている。また、各セグメント・インターバルＩＳは、発生すべき複数の位相信号の総数に等しい数のセグメント・サブインターバルに分割される。図４の例では、位相信号１〜４の総数は４であるため、各セグメント・インターバルは、４つのセグメント・サブインターバルＳＵＢＩ１〜４に分割されている。
【００２０】
上記の最大カウントｃｎｔｍａｘ（＝ｊ）は、個々のセグメント・インターバルの長さを規定するものである。これは、図４の例では、発生すべき位相信号の総数ｎは４であるため、４個のセグメント・サブインターバルの長さに等しい。但し、各セグメント・インターバル長は、これに含まれるべきｎ個のセグメント・サブインターバルの期間を少なくとも含むそれよりも長い期間とすることもできる。次に、パス・アドレス信号Ａ［7..0］は、各セグメント・インターバルに含まれるセグメント・サブインターバルの期間および番号を規定するものであり、後述の各パスが選択セグメントを取得するためのタイミングを規定する。この信号は、図４の例では、４つの位相信号を発生するため、０〜３、すなわちサブインターバルＳＵＢ１〜ＳＵＢ４を規定する。ＳＵＢ１の間には、位相信号１用の選択セグメントを取得し、ＳＵＢ２の間には、位相信号２用の選択セグメントを取得する等する。システム・カウント値ｓｙｍｃｎｔ（＝ｉ）は、セグメント・インターバル（図４では、ＩＳ１〜ＩＳ４）の各々の期間中において実行する補間処理の補間サイクルの番号を示す。また、同期ラッチ信号（Ｓｙｎｃ＿ｌａｔ）は、各セグメント・インターバルの終了時に、複数のパスに対し、複数の位相信号の各々のための選択セグメントを同期して同時に出力させるためのタイミング信号であり、図４の例では、４つの選択セグメントを同時に出力することになる。
【００２１】
上記のパス・アドレス信号Ａ［7..0］を受ける読出し回路３０Ｂは、メモリアドレスＭＥＭ［7..0］をメモリ１０Ｂに供給して、複数の位相信号用の１４ビットのデータ・セグメントＤ［１３..0］を読み出させる。図４に示した例から分かるように、各セグメント・インターバルの間においては、メモリデータ０〜３を順番に読み出す。
【００２２】
これら読み出されたデータ・セグメントを受ける各々の各相信号形成部すなわちパスは、自パス・データ取得回路５０Ｂと、出力部５２Ｂとを備えている。尚、複数のパス１〜ｎに対する回路構成は、実質上同じであるため、以下では主としてパス１の回路について説明する。パス１の自パス・データ取得回路５０Ｂは、自パス・データ・ラッチ回路５００Ｂとアドレス比較器５０２Ｂとで構成されている。アドレス比較器５０２Ｂは、パス１に対しては、パス・アドレス“０”、パス２に対しては、“１”、そしてパスｎに対しては“ｎ−１”を有している。したがって、パス１のアドレス比較器５０２Ｂは、パス・アドレス信号Ａ［7..0］が０に等しいかどうか比較し、そして等しいときのみすなわち自パスのセグメント・サブインターバルの期間中であることが示されたときのみ、イネーブル信号ｅｎ１を発生する（図６（ｉ）参照。尚、イネーブル信号ｅｎ２は、パス２における同様のアドレス比較器が発生する信号を１例として示している）。このイネーブル信号を受けたとき、自パス・データ・ラッチ回路５００Ｂは、メモリからのそのときのデータ・セグメントを自パス・データとしてラッチする。図４の例では、パス・アドレス信号Ａ＝０のとき、セグメント・サブインターバルＳＵＢＩ１を示し、このとき、メモリデータのセグメント“０”が位相信号１に対してラッチされる。パス・アドレス信号Ａ＝１のときは、セグメント・サブインターバルＳＵＢＩ２を示し、このとき、メモリデータのセグメント“１”が位相信号２に対してラッチされる。この自パス・データ・ラッチ回路５００Ｂの出力データは、セグメント・データｐＸ１として指示する。
【００２３】
次の出力部５２Ｂは、データ保持・出力回路５２０Ｂと、補間係数算出回路５２２Ｂと、補間回路５２４Ｂとで構成されている。詳細には、データ保持・出力回路５２０Ｂは、自パス・データ・ラッチ回路５００Ｂからのラッチされた選択セグメントを、この選択セグメントが選択されたのと同じセグメント・インターバルの期間中保持し、そして同期ラッチ信号（Ｓｙｎｃ＿ｌａｔ）に応答して、このセグメント・インターバルの終了時に、セグメント・データｄＸ１として出力する。図４の例では、インターバルＩＳ１の終了時に、サブインターバルＳＵＢＩ１の間に位相信号１に対し選択されたデータ“０”と、サブインターバルＳＵＢＩ２の間に位相信号２に対し選択されたデータ“１”と、サブインターバルＳＵＢＩ３の間に位相信号３に対し選択されたデータ“２”と、サブインターバルＳＵＢＩ４の間に位相信号４に対し選択されたデータ“３”とを、同時に出力し、これによって、次のインターバルＩＳ２の期間中使用する位相信号１〜４のデータ・セグメントを形成する。
【００２４】
さらに、図２の発生器Ｂでは、出力部５２Ｂに、補間係数算出回路５２２Ｂと補間回路５２４Ｂとで構成される補間器を備えている。補間係数算出回路５２２Ｂは、現行のデータ・セグメントｐＸ１と直前のデータ・セグメントｄＸ１との間の差と、セグメント・インターバル長を示す最大カウント値（ｃｎｔｍａｘ＝ｊ）を受けて、前者を後者で除算することにより補間係数ｃｏｅｆｆを算出する。算出した補間係数と直前データ・セグメントｄＸ１とを受ける補間回路５２４Ｂは、さらに補間サイクル番号を示すシステム・カウント値（ｓｙｍｃｎｔ＝ｉ）を受けて、各補間サイクル毎に、直前データ・セグメントｄＸ１に対し係数ｃｏｅｆｆに応じて増加分又は減少分を加算し、これによって、補間済みの位相信号、すなわちガウス雑音データを生成する。尚、この補間については、図４では省略しているが、上記の補間方法以外の他の既知の補間方法を採用することにすることもできる。
【００２５】
次に、図５〜図１１を参照して、図２の定常ガウス過程発生器Ｂのその詳細な回路構成およびその動作について説明する。特に、図６は、図２の発生器Ｂの種々の回路部分の詳細な動作タイミングを示しており、以下、このタイミング図も参照しながら説明する。
【００２６】
図５には、タイミング部３２Ｂの１実施形態の詳細な回路を示している。このタイミング部３２Ｂは、ドップラー周波数算出回路３２０，セグメント・インターバル発生器３２２と、同期ラッチ・タイミング回路３２４と、セグメント・サブインターバル発生器３２６と、補間レート発生器３２８とを備えている。詳細には、算出回路３２０は、移動体の移動速度Ｖ（ｍ／ｓ）、無線信号のＲＦ周波数Ｆｃ（Ｈｚ）の情報から、既知の方法で(計算式はＦｄ=Ｖ／λ=Ｆｃ×Ｖ／ｃ（Ｈｚ）)ドップラー周波数を計算する。このドップラー周波数値を受けるセグメント・インターバル発生器３２２は、システムクロック最大値算出回路３２２０を備え、これは、システムクロックの周波数とドップラー周波数より、セグメント・インターバル間のシステムクロックの最大値を算出し、この最大値を表す最大カウント値ｃｎｔｍａｘ（＝ｊ）を発生する(但し、ｃｎｔｍａｘは、１実施形態では、単に補間サイクル数に等しく設定することもできる)。この最大カウント値ｃｎｔｍａｘ（＝ｊ）は、上記のように１つのセグメント・インターバル長を定める。算出回路３２０はまた、ドップラー周波数に応じてセグメント・サブインターバルの長さを増減するため、システムクロックの周波数とドップラー周波数より、所定の分周比を発生する。
【００２７】
次に、同期ラッチ・タイミング回路３２４は、このカウントｃｎｔｍａｘと上記したが以下で詳述するシステム・カウント値ｓｙｍｃｎｔ（＝ｉ）（図６（ｐ））を受ける比較器３２４０を備えている。この比較器３２４０は、補間サイクル番号を表すシステム・カウント値がｊ−１に等しくなったとき、すなわち、補間サイクルが１つのセグメント・インターバル長を表すｊ個に達したときに、同期ラッチ信号Ｓｙｎｃ＿ｌａｔをハイにする（図６（ｈ））。次に、サブインターバル発生器３２６は、分周器３２６０と、カウンタ３２６２で構成されている。分周器３２６０は、クロックＣＬＫ（図６（ａ））と算出回路３２０からの分周比を受け、そしてドップラー周波数に応じてメモリから読み出すレートの周波数のクロックｆｄを発生する。このクロックｆｄを入力に受けるカウンタ３２６２は、ロード端子に信号Ｓｙｎｃ＿ｌａｔを受け、そして信号Ｓｙｎｃ＿ｌａｔがハイになったとき０にリセットされた後、クロックｆｄをカウントして、パス・アドレスＡ［7..0］（図６（ｂ））を発生する。このパス・アドレスは、上述のように、各セグメント・インターバルに含まれるセグメント・サブインターバルの期間および番号を規定するものであり、しかも各パスが選択セグメントを取得するためのタイミングを規定する。図６（ａ）では、パス・アドレスが０からｍまでの全期間が、１つのセグメント・インターバルを構成し、そしてパス・アドレスの各値の期間が、１つのセグメント・サブインターバルを構成する。尚、ここで、ｍは、少なくともｎ−１以上であればよく、したがってｎ−１に等しくしたり、あるいはこれより多い数とすることができる。次に、補間レート発生器３２８は、入力にクロックＣＬＫを受け、ロード端子に信号Ｓｙｎｃ＿ｌａｔを受け、Ｓｙｎｃ＿ｌａｔがハイになったときに０にリセットされた後、クロックＣＬＫをカウントした出力をシステム・カウント値（＝ｉ）（図６（ｐ））として発生する。このシステム・カウント値も、上述のように、セグメント・インターバルの各々の間において実行する補間処理の補間サイクルの番号を示す。
【００２８】
次に、図７を参照して、読出し回路３０Ｂの詳細な回路について説明する。図示のように、読出し回路３０Ｂは、大きく分けて、パス用アドレス生成器３００Ｂとアクセス部３０２Ｂとで構成されている。パス用アドレス生成器３００Ｂは、図２のｎ個のパス１〜ｎに対し供給するデータ・セグメントを読み出すための各パス用のメモリアドレス・シーケンスを生成するものであり、そしてこの生成器３００Ｂは、比較器３０００と、メモリアドレス・カウンタ３００２と、パス１〜ｎ用のメモリアドレス・シーケンス生成器３００４−１〜ｎとで構成されている。詳細には、比較器３０００は、メモリ１０Ｂの最大メモリアドレス値ｍｅｍｍａｘを一方に受け、他方の入力に現在のメモリアドレス・カウントｍｅｍｃｎｔを受け、そしてメモリアドレス・カウントが最大値に達したときに、ハイの出力を発生する。このハイの出力をロード端子に受けるメモリアドレス・カウンタ３００２は、入力にクロックＣＬＫを受け、またイネーブル入力に信号Ｓｙｎｃ＿ｌａｔを受けるように接続されている。したがって、カウンタ３００２は、メモリアドレス・カウントが最大メモリアドレスに達したとき、０にリセットされ、その後、Ｓｙｎｃ＿ｌａｔがハイの間のみクロックのカウントをイネーブルされる。この結果、メモリアドレス・カウントｍｅｍｃｎｔは、０から開始して、セグメント・インターバル毎に１増分され、そして最大メモリアドレスに達したら、再び０に戻ってのち増分を続け、これによって、メモリを始めから終わりまでのアドレスを循環的に発生する。このカウントｍｅｍｃｎｔを受けるパス１用メモリアドレス・シーケンス生成器３００４−１は、このカウントをそのまま通過させてパス１アドレスＰＡＳＳ１［7..0］（図６（ｃ））として出力する。すなわち、この生成器３００４−１は、０から順番に１つずつ増分するメモリアドレス・シーケンスを形成し、これにより、パス１は、位相が０度である基準の位相信号を発生する（図３のパス１読出し先頭アドレス位置に対応）。
【００２９】
次のパス２用メモリアドレス・シーケンス生成器３００４−２は、加算器３００４０−２と除算器３００４２−２とで構成されている。この加算器は、一方の入力にメモリアドレス・カウントｍｅｍｃｎｔを受け、他方の入力にメモリアドレス・シフト値ｍｅｍｓｆｔ（＝ｋ）を受け、そして出力にそれらの加算結果（ｍｅｍｃｎｔ＋ｋ）を発生して、これによりｋ個シフトとしたメモリアドレス・シーケンスを形成する。この出力を受ける次の除算器は、最大メモリアドレス値で除算してその余りを出力に発生することにより、加算器出力からのアドレスが最大メモリアドレスを超えたときに、再びアドレス０へと循環するパス２アドレスＰＡＳＳ２［7..0］（図６（ｄ））を発生する。残りのパス２〜ｎのメモリアドレス・シーケンス生成器は、同様の構成を有しているが、ただし、加算器は、パス番号が増大する毎にｋ個ずつメモリアドレスをずらしていくため、パスｎでは、ｍｅｍｃｎｔ＋（ｎ−１）×ｋの演算をしてパス１から（ｎ−１）ｋ個アドレスがずれたメモリアドレス・シーケンス、すなわちパスｎアドレスＰＡＳＳｎ［7..0］（図６（ｅ））を形成する（図３も参照）。
【００３０】
このようにして形成された各パスのアドレスを受けるアクセス部３０２Ｂは、セレクタ３０２０から構成されており、このセレクタは、パス１〜ｎのアドレスを入力端子１，２…ｎに受け、そしてセレクト入力ｓｅｌにパス・アドレス信号Ａを受ける。これにより、セレクタは、パス・アドレス信号Ａが０のときパス１アドレスを、信号Ａが１のときパス２アドレスを選択する等して、最後に信号Ａがｎ−１のときパスｎアドレスを選択して、メモリアドレスＭＥＭ［7..0］として出力する（図６（ｆ））。このように、セレクタは、セグメント・サブインターバル毎に、ｎ個のメモリアドレス・シーケンスのうちの順番に次のシーケンスからのアドレスを選択することによって、各相信号の形成に必要なデータ・セグメントの読出しを行う。
【００３１】
次に、図８を参照して、自パス・データ・ラッチ回路５００Ｂおよびデータ保持・出力回路５２０Ｂの詳細な回路について説明する。図示のように、ラッチ回路５００Ｂは、１つのＤ形フリップフロップ（Ｆ／Ｆ）５０００で構成され、これは、クロック端子がクロックＣＬＫを受け、データ（Ｄ）端子がメモリ１０Ｂの出力に接続され、イネーブル（ＥＮ）端子がイネーブル信号ｅｎ（これは、パス１では信号ｅｎ１、パス２では信号ｅｎ２であり、そしてその他のパスに対する信号は図示を省略）を受けるように接続されている。これにより、Ｆ／Ｆ５０００は、イネーブル信号ｅｎの立ち下がり時に、自パス用のメモリデータＤをデータ・セグメントｐＸとしてラッチする。例えば、パス１に関しては、図６に示したように、このＦ／Ｆは、イネーブル信号ｅｎ１に応答して自パス用データＤ１ａをデータ・セグメントｐＸ１（図６（ｋ）参照。尚、ｐＸ２は、パス２のものを示す）としてラッチする。次に、データ保持・出力回路５２０Ｂは、同じく１つのＤ形フリップフロップ（Ｆ／Ｆ）５２００で構成され、これは、クロック端子がクロックＣＬＫを受け、データ（Ｄ）端子がＦ／Ｆ５０００のＱ出力に接続され、イネーブル（ＥＮ）端子が同期ラッチ信号Ｓｙｎｃ＿ｌａｔを受けるように接続されている。これにより、Ｆ／Ｆ５２００は、各セグメント・インターバルの間にラッチされたパス１〜ｎの各々のデータ・セグメントｐＸを、他のパスと同期してラッチしてデータ・セグメントｄＸとして同時に出力し、次にセグメント・インターバルの間に使用されるようにする。図６では、このＦ／Ｆは、信号Ｓｙｎｃ＿ｌａｔに応答してデータ・セグメントｐＸ１をデータ・セグメントｄＸ１（図６（ｍ）参照。尚、ｄＸ２は、パス２のものを示す）としてラッチする。
【００３２】
次に、図９を参照して、補間係数算出回路５２２Ｂの詳細な回路について説明する。この回路は、図示のように、２つのＤ形Ｆ／Ｆ５２２０，５２２２、減算器５２２４および除算器５２２６で構成されている。Ｆ／Ｆ５２２０は、Ｄ入力に自パス・データ・ラッチ回路５００Ｂからの現行のデータ・セグメントｐＸ、イネーブル端子に信号Ｓｙｎｃ＿ｌａｔ、そしてクロック端子にクロックＣＬＫを受けて、現行データ・セグメントをラッチする。一方、Ｆ／Ｆ５２２２は、同様の接続構成であるが、ただしＤ入力は直前データ・セグメントｄＸを受けてこれをラッチする。これらラッチされたデータ・セグメントをそれらの各Ｑ出力から受ける減算器５２２４は、それらの間の差（ｐＸ−ｄＸ）を算出する。この差を一方の入力に受ける除算器５２２６は、他方の入力に、１セグメント・インターバルにおける補間サイクル数を表す最大カウントｃｎｔｍａｘ（＝ｊ）を受け、そして前者を後者で除算した結果を、補間係数ｃｏｅｆｆ（図６（ｏ）参照）として出力する。図６に示した例では、パス１の係数ｃｏｅｆｆ１は、現行セグメントＤ１ａから直前セグメントＤ１０を減算し、そしてこの差をｊで除算して算出する（ｃｏｅｆｆ１＝（Ｄ１ａ−Ｄ１０／ｊ）。パス２他も同様に計算する。
【００３３】
図１０は、次の補間回路５２４Ｂの詳細な回路構成を示している。図示のように、この回路は、乗算器５２４０と加算器５２４２とで構成されている。乗算器５２４０は、補間係数算出回路５２２Ｂからの補間係数ｃｏｅｆｆを一方の入力に受け、そして他方の入力にシステム・カウント値ｓｙｍｃｎｔ（＝ｉ）に１を加算した結果（加算器は不図示）である（ｉ＋１）を受け、そしてそれらを互いに乗算した結果（＝（ｉ＋１）×ｃｏｅｆｆ）を出力に発生する。この乗算結果を一方の入力に受ける加算器５２４２は、他方の入力に直前データ・セグメントｄＸを受け、そして、補間サイクル毎に、直前データ・セグメント値に係数値分を順次加算することにより、各相信号すなわちガウス雑音データＸを出力に発生する。図６に示した例では、パス１は、図６（ｐ）および（ｑ）に示したように、補間サイクル０ではＸ１［０］＝（ｄＸ＋ｃｏｅｆｆ）を、補間サイクル１ではＸ１［１］＝（ｄＸ＋２ｃｏｅｆｆ）として順次増分することにより、現行データ・セグメントｐＸの値へと遷移させていくことにより、補間後のガウス雑音データＸ１［13..0］を形成する。
【００３４】
図１１は、補間回路５２４Ｂの上記の動作を、一例として示している。図示のように、隣接するメモリアドレス、例えばメモリアドレス０の直前データ・セグメントとメモリアドレス１の現行データ・セグメントとの間は、システム・カウント値ｓｙｍｃｎｔが定めるシステムクロック周期で、係数ｃｏｅｆｆずつ増分して補間することにより、各データ・セグメント間をより滑らかに遷移させている。
【００３５】
以上、詳細に述べた本発明による定常ガウス過程発生器Ｂによれば、多数の位相がずれたガウス雑音データＸ１〜Ｘｎを、１つのメモリに格納した信号データから発生することができる。
【００３６】
図１２は、図２の定常ガウス過程発生器Ｂをマルチパスフェージング・シミュレータにおけるマルチパス・フェージング効果を付加するデジタル信号処理部６に適用した例を示している。このデジタル信号処理部６は、既知の回路構成例のものであって、デジタル・ベースバンド信号入力（直交成分Ｉ，Ｑ）を受け、そして制御部７からの制御の下でマルチパス・フェージング効果を付加した結果のデジタル・ベースバンド信号出力（直交成分Ｉ’，Ｑ’）を発生する。このフェージング・シミュレータの原理については、平出ほかの「陸上移動無線用フェージング・シミュレータ（Fading Simulator for Land Mobile Radio Communication），電子通信学会論文誌，’７５／９，Ｖｏｌ．５８−Ｂ，Ｎｏ．９の頁４４９〜４５６に説明されている。詳細には、デジタル信号処理部６は、信号入力をそれぞれ受けるｎ個の伝送経路（パス）６０−１〜ｎを備えている。尚、これらパスは、図２のパスに対応しているが、異なる部分を指していることに注意されたい。また、デジタル信号処理部６は、図２に示した定常ガウス過程発生器Ｂと、図２のクロック発生器２に対応するクロック発生器２Ｂを備えている。定常ガウス過程発生器Ｂは、制御部７からの移動速度およびＲＦ周波数の情報に応答して動作する。各パスは、図示のように遅延器、減衰器、変調器を備え、制御部７からの遅延量入力、減衰量入力に応答して動作する。また、これらパスの減衰器は、定常ガウス過程発生器Ｂからの位相の異なったガウス雑音データＸ１（ｔ），Ｙ１（ｔ）〜Ｘｎ（ｔ），Ｙｎ（ｔ）をそれぞれを受ける。尚、Ｘ（ｔ）とＹ（ｔ）は、ガウス雑音データの同相成分および直交成分である。これにより、各パスは、信号入力Ｉ，Ｑに対し、マルチパス・フェージング効果を付加することにより、各パスの信号（Ｉ１’，Ｑ１’）等を発生する。これら各パスの信号を受ける合成器６２は、直交成分毎に加算することにより、デジタル信号処理部６の出力信号（直交成分Ｉ’，Ｑ’）を形成する。このように、本発明によれば、デジタル信号処理部６の各パス用の多相のガウス雑音データを１つのメモリの格納された信号データから簡単に発生することができ、これによって、デジタル信号処理部６の回路構成を簡単化することができる。
【００３７】
以上に詳細に説明した本発明の実施形態においては、メモリに１周期分の信号データを格納していたが、２周期分以上を格納してこれらを１周期として取り扱うようにすることもできる。また、上記実施形態では、複数の位相信号の間の位相差は、パス全体に対し整数ｋの一定値で規定したが、用途によっては、パス間で異なった値とすることも可能である。また、上記実施形態は、ガウス雑音データに対し本発明を適用したものであるが、当業者には明らかなように、ガウス雑音以外の任意の信号の発生に適用することが可能である。また、上記実施形態の定常ガウス過程発生器Ｂは、全体または一部をＤＳＰを使用して実現することができ、この場合の回路構成の変更は、当業者には明らかである。
【図面の簡単な説明】
【００３８】
【図１】図１は、本発明の１実施形態の多相信号発生器を示すブロック図。
【図２】図２は、図１の多相信号発生器を多相のガウス雑音データの発生に適用した、１実施形態の定常ガウス過程発生器を示すブロック図。
【図３】図３は、図２のメモリのアドレスと、これに格納された波形データ（波形は、簡単のため正弦波として示す）との関係を示す図。
【図４】図４は、図２の定常ガウス過程発生器の動作の概略を説明するための簡単化した例を示す図。
【図５】図５は、図２のタイミング部の１実施形態の詳細な回路を示す図。
【図６】図６は、図２の定常ガウス過程発生器の種々の回路部分の動作を詳細に示すタイミング図。
【図７】図７は、図２の読出し回路の詳細な回路を示す図。
【図８】図８は、図２の自パス・データ・ラッチ回路およびデータ保持・出力回路の詳細な回路を示す図。
【図９】図９は、図２の補間係数算出回路の詳細な回路を示す図。
【図１０】図１０は、図２の補間回路の詳細な回路構成を示す図。
【図１１】図１１は、図１０の補間回路の動作の例を示す図。
【図１２】図１２は、図２の定常ガウス過程発生器をマルチパス・フェージング・シミュレータにに適用した例を示すブロック図。
【符号の説明】
【００３９】
１  信号データ・メモリ
１Ｂ  信号データ・メモリ部
３  データ・セグメント選択部
３Ｂ  セグメント選択回路
５  各相信号形成部
５Ｂ−１〜ｎ  各相信号形成器（パス）
３０  読出し部
３２  タイミング部
５０  選択セグメント取得部
５０Ｂ  自パス・データ取得回路
５２  出力部
５２Ｂ  出力部
ＣＳ  位相信号サイクル
ＩＳ１〜４  セグメント・インターバル
ＳＵＢＩ１〜４  セグメント・サブインターバル
【図１】
2005136783.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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