(57)【要約】【課題】  サリサイド構造のＭＯＳ型半導体装置の製造方法において、ゲート電極と拡散層との間のリーク電流を防止し得るようにする。【解決手段】  シリコン基板（１０１）上にゲート電極（１０５）を形成し、ゲート電極（１０５）の側面に第１のスペーサ（１１２）を形成し、ゲート電極（１０５）および第１のスペーサ（１１２）をマスクとして、シリコン基板（１０１）の表面を削り取って第１のスペーサ（１１２）の基底部に隣接した位置に段差部（１１８、１２８、１３８、１４８）を形成し、この段差部に第２のスペーサ（１１４ｒ）を形成し、第１のスペーサ（１１２）および第２のスペーサ（１１４ｒ）をマスクとして、シリコン基板（１０１）にシリサイド（１２４）を形成する。【選択図】        図９
2005109381.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板上のゲート電極を形成する工程と、
前記ゲート電極の側面に第１のスペーサを形成する工程と、
前記ゲート電極および前記第１のスペーサをマスクとして、シリコン基板の表面を削り取って前記第１のスペーサの基底部に隣接した位置に段差部を形成する工程と、
前記段差部に第２のスペーサを形成する工程と、
前記第１のスペーサおよび第２のスペーサをマスクとして、前記シリコン基板にシリサイドを形成する工程と
を有する半導体装置の製造方法。
【請求項２】
前記段差部が上向きの傾斜面を有するように形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記段差部が前記シリコン基板の表面に対して垂直な面を有するように形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記段差部が、前記ゲート電極に向かって凸となる曲面を有するように形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記段差部が下向きの傾斜面を有するように形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記シリサイドの形成が、金属をスパッタリングしてシリコン基板の表面に堆積させ、熱処理を行なうことによりなされることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記金属がコバルトであることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記ゲート電極が、ゲート酸化膜上に位置するポリシリコン層、その上に位置するタングステン層、その上に位置する窒化珪素膜で形成されたものであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項９】
前記ゲート電極の側面に側壁酸化膜が形成され、その上に前記第１のスペーサが形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１０】
前記第２のスペーサは、酸化膜で形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１１】
前記第２のスペーサの形成は、基板の表面を覆う酸化膜を形成した後、基板表面のうちの素子領域以外の部分をレジストパターンで覆い、この状態で前記酸化膜に対して異方性エッチングを行うことによりなされることを特徴とする請求項１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法に関し、特にサリサイド（salicide:
self-aligned silicide）構造のＭＯＳ型半導体装置の製造方法に関する。
【背景技術】
【０００２】
サリサイド構造のＭＯＳ型半導体装置の一例が下記の特許文献１に記載されている。
【０００３】
【特許文献１】特開平８−１８６０８５号公報
【０００４】
この半導体装置は、ゲート電極の上面と拡散層の表面とにシリサイド膜が選択的に形成されており、この結果拡散層の抵抗と配線としてのゲート電極の抵抗とが低減され、半導体装置の高速化、高性能化に大きく寄与している。シリサイドとしては、チタンシリサイド（ＴｉＳｉ２）やコバルトシリサイド（ＣｏＳｉ２）が用いられる。
【０００５】
拡散層の表面のシリサイドは、ゲート電極及びその側面のスペーサによってその形成領域が規制され、ゲート電極と整列したものとなるもので、自己整合型のシリサイド膜、即ちサリサイド膜と呼ばれる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
然るに、シリサイドが、スペーサの下の部分で横方向に過剰に成長して、シリサイドの端部がゲート電極に異常に近くなりすぎて、半導体装置の動作に際し、ゲートと拡散層との間にリーク電流が発生する恐れがあった。
【０００７】
本発明は、上記の問題に鑑みてなされたものであり、その目的は、ゲート電極と拡散層との間のリーク電流を防止し得る半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の半導体装置の製造方法は、
シリコン基板上のゲート電極を形成する工程と、
前記ゲート電極の側面に第１のスペーサを形成する工程と、
前記ゲート電極および前記第１のスペーサをマスクとして、シリコン基板の表面を削り取って前記第１のスペーサの基底部に隣接した位置に段差部を形成する工程と、
前記段差部に第２のスペーサを形成する工程と、
前記第１のスペーサおよび第２のスペーサをマスクとして、前記シリコン基板にシリサイドを形成する工程と
を有する。
【発明の効果】
【０００９】
本発明によれば、第１のスペーサの基底部に隣接して、基板に段差部を形成し、この段差部に第２のスペーサを形成し、第１のスペーサのみならず第２のスペーサをもマスクとしてシリサイド層を形成することとしたので、シリサイドがゲート電極側に若干成長してもゲート電極と拡散層（ソース／ドレイン領域）の間のリーク電流を確実に防止することができる。
【発明を実施するための最良の形態】
【００１０】
以下に図面を参照して本発明の実施の形態を説明する。
【００１１】
実施の形態１．
図１乃至図９に実施の形態１の製造方法の各過程における半導体装置の状態を示す。この半導体装置は、ＮＭＯＳＦＥＴを含むものである。
【００１２】
まず、図１に示すように、シリコン基板１０１上には、各素子を隣接素子から電気的に分離するための素子分離領域１０２が形成される。
このようなシリコン基板１０１上に厚さ３ｎｍ程度の酸化膜１０３を形成する。この酸化膜はゲート酸化膜（絶縁膜）となるものである。
【００１３】
次に、ゲート酸化膜１０３上の所定の位置にゲート電極１０５を形成する。このゲート電極１０５は、例えば、厚さ１２０ｎｍ程度のポリシリコン膜１０６と、その上に位置する厚さ１００ｎｍ程度のタングステン膜１０７と、その上に位置する厚さ２００ｎｍ程度の窒化膜（窒化珪素膜）１０８とを含む。
このようなゲート電極１０５は、酸化膜１０３の上、ポリシリコン層、タングステン層、窒化膜を順に形成し、パターニングすることにより形成される。
【００１４】
次に、ゲート電極１０５の上面及び側面、並びに基板１０１の表面に酸化膜１１０を形成する。これは例えば、ゲート酸化膜１０３およびゲート電極１０５を形成したシリコン基板１０１に対し、９００℃、ドライＯ２雰囲気中で熱酸化を行なうことにより行なわれる。酸化膜１１０の厚さは１０ｎｍ程度とする。図１は、酸化膜１１０が形成された状態を示す。
【００１５】
次に、図２に示すように、シリコン基板１０１の表面に例えばリンを４０ｋｅＶ、７Ｅ１３ｃｍ−２の条件でイオン注入し、Ｎ−層（Ｎ型の低濃度拡散層）１１５を形成する。このように、低濃度拡散層１１５は、ゲート電極１０５及びその側面に形成された酸化膜１１０をマスクとして、自己整合的に形成される。
【００１６】
次に、図３に示すように、酸化膜１１０で覆われたゲート電極１０５の上面及び側面、並びに基板１０１の表面上に、例えばＬＰＣＶＤ法で、窒化膜１１２を形成する。
【００１７】
次に、図４に示すように、異方性エッチングを行なうことにより、ゲート電極１０５の上面の窒化膜１１２及び酸化膜１１０、並びに基板１０１の表面の窒化膜１１２及び酸化膜１１０及び１０３をエッチング除去する一方、ゲート電極１０５の側面上の窒化膜１１２を残すとともに、さらにオーバーエッチングにより、基板１０１の表面を２５ｎｍ程度削り取る。
【００１８】
ゲート電極１０５の側面に残った窒化膜１１２は、スペーサとなるものであり、その厚さ（横方向、即ちゲート電極１０５の側面に垂直な方向の寸法）は例えば６０ｎｍ程度とする。なお、スペーサ１１２は、後述の第２のスペーサとの区別のため、第１のスペーサと呼ばれることもある。
【００１９】
このような異方性エッチングは、例えば、マグネトロンＲＩＥタイプのエッチング装置を用いて、例えば処理圧力１８ｍＴ、ＲＦ出力５００Ｗ、ＣＨＦ３／Ａｒ／Ｏ２：３０／７０／５ｓｃｃｍの混合ガスを用い、下部電極温度を５０℃とし、処理時間３５秒で行なわれる。
【００２０】
さらに、同じく、マグネトロンＲＩＥタイプのエッチング装置を用いて、例えば処理圧力１８ｍＴ、ＲＦ出力５００Ｗ、ＣＨＦ３／Ａｒ／Ｏ２：５０／７０／３ｓｃｃｍの混合ガスを用い、下部電極温度を５０℃とし、処理時間１０秒で、オーバーエッチングを行うことにより基板１０１の表面を２５ｎｍ程度削り取るとともに、第１のスペーサ１１２の基底部に隣接する部分に、基板１０１の段差部（ステップ状部）１１８が形成される。この実施の形態１では、段差部１１８は、基板１０１の表面に対して傾斜した、上向きの傾斜面１１８ａを有するように形成される。この傾斜面１１８ａの上端は、第１のスペーサ１１２の基底部に隣接した位置で、基板１０１のうちの、第１のスペーサ１１２などで覆われていて、上記の異方性エッチングで削り取られなかった部分に接続され、傾斜面１１８ａの下端が基板１０１のうちの、上記のエッチングで削り取られた部分の表面に接続されている。
【００２１】
この後、図５に示すように、ゲート電極１０５の上面、第１のスペーサ（窒化膜）１１２の側面、基板１０１の表面に酸化膜１１４を形成する。これは例えば、図４に示す構造体を、８５０℃、ドライＯ２雰囲気中で熱酸化することにより行なわれる。酸化膜１１４の厚さは２０ｎｍ程度とする。
【００２２】
この後、ゲート電極１０５、並びにゲート電極１０５の側面の酸化膜１１０、第１のスペーサ１１２及び酸化膜１１４ｒをマスクとして、例えば砒素を５０ｋｅＶ、３Ｅ１５ｃｍ−２の条件でイオン注入し、１０００℃で２０秒間Ｎ２中で活性化し、Ｎ＋層、即ちＮ型の高濃度拡散層１１６を形成する。この高濃度拡散層１１６は拡散層ソース／ドレイン領域を形成するものである。
【００２３】
このように、高濃度拡散層１１６は、ゲート電極１０５、並びにその側面に形成された酸化膜１１０、第１のスペーサ１１２及び酸化膜１１４をマスクとして、自己整合的に形成される。
【００２４】
次に、ゲート電極１０５の上面、第１のスペーサ１１２の側面、及び基板１０１の拡散層（ソース／ドレイン領域）の表面上の酸化膜１１４を除去する。
これはフォトリソグラフィーにより行なわれる。即ち、まず、ゲート電極１０５の上面及び側面を含む基板１０１の全面にレジスト膜を形成し、選択的露光を行い、レジストパターン１２０を形成する（図６及び図７）。このレジストパターン１２０は、素子領域（一対の拡散層１１６及びこれらの拡散層１１６相互間に位置するゲート電極１０５の上面）に対応する略矩形の開口１２２を有する一方、上記の素子領域外の部分を覆うものである(図７参照)。
【００２５】
次に、異方性エッチングにより、レジストパターン１２０の開口１２２内に位置する酸化膜１１４、即ち基板１０１の素子領域の酸化膜１１４を除去する（図８）。この除去は、異方性エッチングにより行われる。エッチングが異方性エッチングにより行なわれるので、基板１０１の段差部１１８の酸化膜１１４ｒが残される。
【００２６】
この異方性エッチングは、例えばドライエッチングにより行なわれる。例えば、マグネトロンエッチャで、処理圧力４０ｍＴ、ＲＦ出力３００Ｗ、Ｃ４Ｆ８／Ａｒ／Ｏ２：２０／５００／４ｓｃｃｍの混合ガスで行なう。
【００２７】
この処理によって、上記のように、段差部１１８に酸化膜１１４ｒが残る。この酸化膜１１４ｒは第２のスペーサとして用いられる。なお、素子領域外にも酸化膜１１４が残るが、これは図示されていない。
【００２８】
次に、残っているレジストパターン１２０を除去する。
【００２９】
次に、酸化膜１１４（段差部１１８上の酸化膜１１４ｒを含む）、酸化膜１１０及び第１のスペーサ１１２のいずれに覆われていない部分にシリサイド、例えばコバルトシリサイドを形成する。これは、基板１０１の全面に金属例えばコバルトをスパッタリングにより厚さ６ｎｍ程度堆積させ、熱処理によりシリサイド化する。例えば、Ｎ２中で３０秒間熱処理を施し、拡散層（ソース／ドレイン領域）及びゲート電極１０５上のコバルトをシリサイド化する。図９には、シリサイド化された部分が符号１２４、１２６で示されている。
【００３０】
拡散層の表面部に形成されたシリサイド層１２４は、ゲート電極１０５、並びにゲート電極１０５の側面に形成された酸化膜１１０及び第１のスペーサ（窒化膜）１１２、及び段差部１１８の第２のスペーサ（酸化膜）１１４ｒと自己整合的に形成されているので、自己整合的シリサイド層、即ちサリサイド層とも呼ばれる。
【００３１】
サリサイド層１２４の形成に際し、第１のスペーサ１１０のみならず、第２のスペーサ１１４ｒがマスクとして働くので、拡散層（ソース／ドレイン領域）のうちの第２のスペーサ１１４ｒに覆われていない部分のゲート電極１０５側の端部と、ゲート電極１０５との間の間隔Ｄｓが比較的大きく、サリサイド層１２４が、第１のスペーサ１１０や第２のスペーサ１１４ｒの下部において、ゲート電極１０５の側に若干成長した場合にも、サリサイド層１２４と、ゲート電極１０５との距離が小さくなりすぎることが回避される。この結果、ゲート電極１０５とサリサイド層１２４（乃至はサリサイド層１２４が形成された拡散層１１６）との間のリーク電流を確実に防止することができる。
【００３２】
即ち、従来の方法で形成されたＭＯＳトランジスタは、図９の酸化膜１１４ｒで形成された第２のスペーサが存在せず、図１０に示すような構造を有するため、拡散層（ソース／ドレイン領域）のうちの第１のスペーサ１１２で覆われていない部分の、ゲート電極１０５に近い側の端部とゲート電極１０５との間隔Ｄａが比較的小さく、サリサイド層１２４がゲート電極側に成長した場合に、ゲート電極１０５との距離が小さくなりすぎて、リーク電流Ｌｃが流れることがあったが、上記の実施の形態のように第２のスペーサ１１４ｒを設ける結果、このようなリーク電流の発生を抑制することができる。
【００３３】
実施の形態２．
上記の実施の形態１では、段差部１１８が、上向きの傾斜面１１８ａを有するように形成されたものであるが、このようにする代わりに、図１１に示すように、垂直な面１２８ａを有する段差部１２８を形成することとしても良い。
【００３４】
この場合、図３までの工程は、実施の形態１について説明したのと同様である。
【００３５】
図３の構造体に対し、異方性エッチングを行なうことにより、ゲート電極１０５の上面の窒化膜１１２及び酸化膜１１０、並びに基板１０１の表面の窒化膜１１２及び酸化膜１１０及び１０３をエッチング除去する一方、ゲート電極１０５の側面上の窒化膜１１２を残すとともに、さらにオーバーエッチングにより、基板１０１の表面を２５ｎｍ程度削り取る。
【００３６】
ゲート電極１０５の側面に残った窒化膜１１２は、スペーサ（第１のスペーサ）となるものであり、その厚さは例えば６０ｎｍ程度とする。
【００３７】
このような異方性エッチングは、例えば、マグネトロンＲＩＥタイプのエッチング装置を用いて、例えば処理圧力１８ｍＴ、ＲＦ出力５００Ｗ、ＣＨＦ３／Ａｒ／Ｏ２：３０／７０／５ｓｃｃｍの混合ガスを用い、下部電極温度を５０℃とし、処理時間３５秒で行なわれる。
【００３８】
さらに、同じく、マグネトロンＲＩＥタイプのエッチング装置を用いて、例えば処理圧力１８ｍＴ、ＲＦ出力５００Ｗ、ＣＨＦ３／Ａｒ／Ｏ２：３０／７０／５ｓｃｃｍの混合ガスを用い、下部電極温度を５０℃とし、処理時間７秒で、オーバーエッチングを行うことにより基板１０１の表面を２５ｎｍ程度削り取るとともに、第１のスペーサ１１２の基底部に隣接する位置に段差部１２８を形成する。この実施の形態では、段差部１２８は、基板１０１の表面に対して垂直な面１２８ａを有するように形成される。この垂直な面１２８ａは、ゲートの長さ方向（図において左右方向）に対して垂直であり、この垂直な面１２８ａの上端は、第１のスペーサ１１２の基底部に隣接した位置で、基板１０１のうちの、第１のスペーサ１１２などで覆われていて、上記の異方性エッチングで削り取られなかった部分に接続され、垂直な面１２８ａの下端が基板１０１のうちの、上記のエッチングで削り取られた部分の表面に接続されている。
【００３９】
この後、図１２に示すように、実施の形態１と同様にして、ゲート電極１０５の上面、第１のスペーサ１１２の側面、基板１０１の表面に厚さ２０ｎｍ程度の酸化膜１１４を形成する。
【００４０】
この後、実施の形態１と同様に、イオン注入などにより、ソース／ドレイン領域を構成する高濃度拡散層１１６を形成する。
【００４１】
次に、実施の形態１と同様に、ゲート電極１０５の上面、第１のスペーサ１１２の側面、及び基板１０１の拡散層の表面上の酸化膜１１４を除去する。
【００４２】
次に、実施の形態１と同様に、レジストパターン１２０の開口１２２内に位置する酸化膜１１４、即ち基板１０１の素子領域の酸化膜１１４を除去する（図１３）。この除去は、異方性エッチングにより行われる。エッチングが異方性エッチングにより行なわれるので、基板１０１の段差部１２８の酸化膜１１４ｒが残される（図１３）。
【００４３】
この処理によって上記のように段差部１２８に残された酸化膜１１４ｒは第２のスペーサとして用いられる。
【００４４】
次に、残っているレジストパターン１２０を除去する。
【００４５】
次に、酸化膜１１４（段差部１２８上の酸化膜１１４ｒを含む）、酸化膜１１０及び第１のスペーサ１１２のいずれに覆われていない部分にシリサイド層１２４、１２６を形成する（図１４）。
【００４６】
拡散層の表面部に形成されたシリサイド層１２４は、ゲート電極１０５、並びにゲート電極１０５の側面に形成された酸化膜１１０及び第１のスペーサ１１２、及び段差部１２８の第２のスペーサ（酸化膜）１１４ｒと自己整合的に形成されているので、サリサイド層とも呼ばれる。
【００４７】
サリサイド層１２４の形成に際し、第１のスペーサ１１０のみならず、第２のスペーサ１１４ｒがマスクとして働くので、拡散層（ソース／ドレイン領域）のうちの第２のスペーサ１１４ｒに覆われていない部分のゲート電極１０５側の端部と、ゲート電極１０５との間の間隔Ｄｓが比較的大きく、サリサイド層１２４が、第１のスペーサ１１０や第２のスペーサ１１４ｒの下部において、ゲート電極１０５の側に若干成長した場合にも、サリサイド層１２４と、ゲート電極１０５との距離が小さくなりすぎることが回避される。この結果、ゲート電極１０５とサリサイド層１２４（乃至はサリサイド層１２４が形成された拡散層１１６）との間のリーク電流を確実に防止することができる。
【００４８】
また段差部が垂直面で構成されているので、酸化膜１１４を除去する異方性エッチングの際、段差部の酸化膜を確実に残すことができ、第２のスペーサを確実に形成することができる。
さらに段差部が垂直面で構成されるので、第２のスペーサがより厚く安定して形成されるので、シリサイドの過剰成長によるゲート電極と拡散層（ソース／ドレイン）間のリーク電流を一層確実に防止することができる。
さらにまた、ゲート長を実質的に変えることなく、リーク電流を防止することができる。
【００４９】
実施の形態３．
上記の実施の形態１では、段差部１１８が、上向きの傾斜面１１８ａを有するように形成されたものであり、実施の形態２では、段差部１２８が垂直な面１２８ａを有するように形成されたものであるが、このようにする代わりに、図１５に示すように、ゲート電極に向かって凸の曲面１３８ａを有する段差部（ラウンド状の段差部）１３８を形成することとしても良い。
【００５０】
この場合、図３までの工程は、実施の形態１について説明したのと同様である。
【００５１】
図３の構造体に対し、異方性エッチングを行なうことにより、ゲート電極１０５の上面の窒化膜１１２及び酸化膜１１０、並びに基板１０１の表面の窒化膜１１２及び酸化膜１１０及び１０３をエッチング除去する一方、ゲート電極１０５の側面上の窒化膜１１２を残すとともに、さらにダウンフロータイプのエッチング装置を用いて、基板１０１の表面を２５ｎｍ程度削り取る。
【００５２】
ゲート電極１０５の側面に残った窒化膜１１２は、スペーサ（第１のスペーサ）となるものであり、その厚さは例えば６０ｎｍ程度とする。
【００５３】
このような異方性エッチングは、例えば、マグネトロンＲＩＥタイプのエッチング装置を用いて、例えば処理圧力１８ｍＴ、ＲＦ出力５００Ｗ、ＣＨＦ３／Ａｒ／Ｏ２：３０／７０／５ｓｃｃｍの混合ガスを用い、下部電極温度を５０℃とし、処理時間３５秒で行なわれる。
【００５４】
その後、マイクロ波タイプのケミカル・ドライ・エッチング装置を用いて、例えば処理圧力３０Ｐａ、マイクロ波出力４００Ｗ、ＣＦ４／Ｏ２：１５０／１５０ｓｃｃｍの混合ガスを用い、下部電極温度を２５℃とし、処理時間４０秒で、オーバーエッチングを行うことにより、シリコン基板１０１の表面を２５ｎｍ程度削り取るととともに、第１のスペーサ１１２の基底部に隣接した位置にラウンド状の段差部１３８を形成するようなエッチングを行う。
【００５５】
このラウンド状の段差部は、縦断面がゲート電極１０５側に凸となる曲面、例えば略円筒状の面（縦断面が略円弧状の面）１３８ａを有するように形成される。曲面１３８ａの上端は、第１のスペーサ１１２の基底部に隣接した位置で、基板１０１のうちの、第１のスペーサ１１２などで覆われていて、上記の異方性エッチングで削り取られなかった部分に接続され、曲面１３８ａの下端が基板１０１のうちの、上記のエッチングで削り取られた部分の表面に接続されている。
【００５６】
この後、図１６に示すように、実施の形態１と同様にして、ゲート電極１０５の上面、第１のスペーサ１１２の側面、基板１０１の表面に厚さ２０ｎｍ程度の酸化膜１１４を形成する。
【００５７】
この後、実施の形態１と同様に、イオン注入などにより、ソース／ドレイン領域を構成する高濃度拡散層１１６を形成する。
【００５８】
次に、実施の形態１と同様に、ゲート電極１０５の上面、第１のスペーサ１１２の側面、及び基板１０１の拡散層の表面上の酸化膜１１４を除去する。
【００５９】
次に、実施の形態１と同様に、レジストパターン１２０の開口１２２内に位置する酸化膜１１４、即ち基板１０１の素子領域の酸化膜１１４を除去する（図１７）。エッチングが異方性エッチングにより行なわれるので、基板１０１の段差部１３８の酸化膜１１４ｒが残される（図１７）。
【００６０】
この処理によって上記のように段差部１３８に残された酸化膜１１４ｒは第２のスペーサとして用いられる。
【００６１】
次に、残っているレジストパターン１２０を除去する。
【００６２】
次に、酸化膜１１４（段差部１３８上の酸化膜１１４ｒを含む）、酸化膜１１０及び第１のスペーサ１１２のいずれに覆われていない部分にシリサイド層１２４、１２６を形成する（図１８（ａ）、（ｂ））。なお、図１８（ｂ）は、図１８（ａ）の酸化膜１１４ｒの部分を拡大して示すものである。
【００６３】
拡散層の表面部に形成されたシリサイド層１２４は、ゲート電極１０５、並びにゲート電極１０５の側面に形成された酸化膜１１０及び第１のスペーサ１１２、及び段差部１３８の酸化膜１１４ｒと自己整合的に形成されているので、サリサイド層とも呼ばれる。
【００６４】
サリサイド層１２４の形成に際し、第１のスペーサ１１０のみならず、第２のスペーサ１１４ｒがマスクとして働くので、拡散層（ソース／ドレイン領域）のうちの第２のスペーサ１１４ｒに覆われていない部分のゲート電極１０５側の端部と、ゲート電極１０５との間の間隔Ｄｓが比較的大きく、サリサイド層１２４が、第１のスペーサ１１０や第２のスペーサ１１４ｒの下部において、ゲート電極１０５の側に若干成長した場合にも、サリサイド層１２４と、ゲート電極１０５との距離が小さくなりすぎることが回避される。この結果、ゲート電極１０５とサリサイド層１２４（乃至はサリサイド層１２４が形成された拡散層１１６）との間のリーク電流を確実に防止することができる。
【００６５】
また段差部がラウンド状に形成されているので、酸化膜１１４を除去する異方性エッチングの際、段差部の酸化膜を確実に残すことができ、第２のスペーサを確実に形成することができる。
さらに段差部がラウンド状に形成されるので、第２のスペーサがより厚く安定して形成されるので、シリサイドの過剰成長によるゲート電極と拡散層（ソース／ドレイン）間のリーク電流を確実に防止することができる。
【００６６】
実施の形態４．
上記の実施の形態１では、段差部１１８が、上向きの傾斜面１１８ａを有するように形成されたものであり、実施の形態２では、段差部１２８が垂直な面１２８ａを有するように形成されたものであり、実施の形態３では段差部１３８が曲面１３８ａを有するように形成されたものであるが、このようにする代わりに、図１９に示すように、下向きの傾斜面を有する段差部（逆テーパ状の段差部）１４８を形成することとしても良い。
【００６７】
この場合、図３までの工程は、実施の形態１について説明したのと同様である。
【００６８】
図３の構造体に対し、異方性エッチングを行なうことにより、ゲート電極１０５の上面の窒化膜１１２及び酸化膜１１０、並びに基板１０１の表面の窒化膜１１２及び酸化膜１１０及び１０３をエッチング除去する一方、ゲート電極１０５の側面上の窒化膜１１２を残すとともに、さらにマグネトロンタイプのエッチング装置を用いて、基板１０１の表面を２５ｎｍ程度削り取る。
【００６９】
ゲート電極１０５の側面に残った窒化膜１１２は、スペーサ（第１のスペーサ）となるものであり、その厚さは例えば６０ｎｍ程度とする。
【００７０】
このような異方性エッチングは、例えば、マグネトロンＲＩＥタイプのエッチング装置を用いて、例えば処理圧力１８ｍＴ、ＲＦ出力５００Ｗ、ＣＨＦ３／Ａｒ／Ｏ２：３０／７０／５ｓｃｃｍの混合ガスを用い、下部電極温度を５０℃とし、処理時間３５秒で行なわれる。
【００７１】
その後、ＩＣＰタイプのドライ・エッチング装置を用いて、例えば処理圧力５０ｍＴ、ソース出力３００Ｗ、ＲＦ出力１００Ｗ、Ｈｅ／Ｏ２／ＨＢｒ：１００／１／１００ｓｃｃｍの混合ガスを用い、下部電極温度を２５℃とし、処理時間１５秒で、オーバーエッチングを行うことにより、シリコン基板１０１の表面を２５ｎｍ程度削り取るとともに、第１のスペーサ１１２の基底部に隣接した位置に逆テーパ状の段差部１４８を形成するようなエッチングを行う。
【００７２】
この逆テーパ状の段差部１４８は、下向きの傾斜面１４８ａを有するものであり、傾斜面１４８ａの上端が、第１のスペーサ１１２の基底部に隣接した位置で、基板１０１のうちの、第１のスペーサ１１２などで覆われていて、上記の異方性エッチングで削り取られなかった部分に接続され、傾斜面１４８ａの下端が基板１０１のうちの、上記のエッチングで削り取られた部分の表面に接続されている。
【００７３】
この後、図２０に示すように、実施の形態１と同様にして、ゲート電極１０５の上面、第１のスペーサ１１２の側面、基板１０１の表面に厚さ２０ｎｍ程度の酸化膜１１４を形成する。
【００７４】
この後、実施の形態１と同様に、イオン注入などにより、ソース／ドレイン領域を構成する高濃度拡散層１１６を形成する。
【００７５】
次に、実施の形態１と同様に、ゲート電極１０５の上面、第１のスペーサ１１２の側面、及び基板１０１の拡散層（ソース／ドレイン領域）上の酸化膜１１４を除去する。
【００７６】
次に、実施の形態１と同様に、実施の形態１と同様に、レジストパターン１２０の開口１２２内に位置する酸化膜１１４、即ち基板１０１の素子領域の酸化膜１１４を除去する（図２１）。エッチングが異方性エッチングにより行なわれるので、基板１０１の段差部１４８の酸化膜１１４ｒが残される（図２１）。
【００７７】
この処理によって上記のように、段差部１４８に残された酸化膜１１４ｒは第２のスペーサとして用いられる。
【００７８】
次に、残っているレジストパターン１２０を除去する。
【００７９】
次に、酸化膜１１４（段差部１４８上の酸化膜１１４ｒを含む）、酸化膜１１０及び第１のスペーサ１１２のいずれに覆われていない部分にシリサイド層１２４、１２６を形成する（図２２（ａ）、（ｂ））。なお、図２２（ｂ）は、図２２（ａ）の酸化膜１１４ｒの部分を拡大して示すものである。
【００８０】
拡散層の表面部に形成されたシリサイド層１２４は、ゲート電極１０５、並びにゲート電極１０５の側面に形成された酸化膜１１０及び第１のスペーサ１１２、及び段差部１４８の酸化膜１１４ｒと自己整合的に形成されているので、サリサイド層とも呼ばれる。
【００８１】
サリサイド層１２４の形成に際し、第１のスペーサ１１０のみならず、第２のスペーサ１１４ｒがマスクとして働くので、拡散層（ソース／ドレイン領域）のうちの第２のスペーサ１１４ｒに覆われていない部分のゲート電極１０５側の端部と、ゲート電極１０５との間の間隔Ｄｓが比較的大きく、サリサイド層１２４が、第１のスペーサ１１０や第２のスペーサ１１４ｒの下部において、ゲート電極１０５の側に若干成長した場合にも、サリサイド層１２４と、ゲート電極１０５との距離が小さくなりすぎることが回避される。この結果、ゲート電極１０５とサリサイド層１２４（乃至はサリサイド層１２４が形成された拡散層１１６）との間のリーク電流を確実に防止することができる。
【００８２】
また段差部が逆テーパ状に形成されているので、酸化膜１１４を除去する異方性エッチングの際、段差部の酸化膜を確実に残すことができ、第２のスペーサを確実に形成することができる。
さらに段差部が逆テーパ状に形成されるので、第２のスペーサがより厚く安定して形成されるので、シリサイドの過剰成長によるゲート電極と拡散層（ソース／ドレイン）間のリーク電流を確実に防止することができる。
【００８３】
なお、上記の実施の形態では、シリサイドとしてコバルトシリサイドが用いられているが、本発明はこれに限定されず、例えばチタンシリサイドの場合にも適用可能である。
【図面の簡単な説明】
【００８４】
【図１】本発明の実施の形態１の半導体装置の製造方法における、酸化膜１１０を形成した状態を示す断面図である。
【図２】本発明の実施の形態１の半導体装置の製造方法における、低濃度拡散層１１５を形成した状態を示す断面図である。
【図３】本発明の実施の形態１の半導体装置の製造方法における、酸化膜１１２を形成した状態を示す断面図である。
【図４】本発明の実施の形態１の半導体装置の製造方法における、基板１０１を削り取り、段差部１１８を形成した状態を示す断面図である。
【図５】本発明の実施の形態１の半導体装置の製造方法における、酸化膜１１４を形成し、高濃度拡散層１１６を形成した状態を示す断面図である。
【図６】本発明の実施の形態１の半導体装置の製造方法における、レジストパターン１２０を形成した状態を示す断面図である。
【図７】本発明の実施の形態１の半導体装置の製造方法における、レジストパターン１２０を形成した状態を示す平面図である。
【図８】本発明の実施の形態１の半導体装置の製造方法における、第２のスペーサを形成した状態を示す平面図である。
【図９】本発明の実施の形態１の半導体装置の製造方法における、シリサイド層を形成した状態を示す平面図である。
【図１０】従来の半導体装置の製造方法における、シリサイド層とゲート電極の間のリーク電流を説明するための断面図である。
【図１１】本発明の実施の形態２の半導体装置の製造方法における、基板１０１を削り取り、段差部１２８を形成した状態を示す断面図である。
【図１２】本発明の実施の形態２の半導体装置の製造方法における、酸化膜１１４を形成し、高濃度拡散層１１６を形成した状態を示す断面図である。
【図１３】本発明の実施の形態２の半導体装置の製造方法における、第２のスペーサを形成した状態を示す平面図である。
【図１４】本発明の実施の形態２の半導体装置の製造方法における、シリサイド層を形成した状態を示す平面図である。
【図１５】本発明の実施の形態３の半導体装置の製造方法における、基板１０１を削り取り、段差部１３８を形成した状態を示す断面図である。
【図１６】本発明の実施の形態３の半導体装置の製造方法における、酸化膜１１４を形成し、高濃度拡散層１１６を形成した状態を示す断面図である。
【図１７】本発明の実施の形態３の半導体装置の製造方法における、第２のスペーサを形成した状態を示す平面図である。
【図１８】本発明の実施の形態３の半導体装置の製造方法における、シリサイド層を形成した状態を示す平面図である。
【図１９】本発明の実施の形態４の半導体装置の製造方法における、基板１０１を削り取り、段差部１４８を形成した状態を示す断面図である。
【図２０】本発明の実施の形態４の半導体装置の製造方法における、酸化膜１１４を形成し、高濃度拡散層１１６を形成した状態を示す断面図である。
【図２１】本発明の実施の形態４の半導体装置の製造方法における、第２のスペーサを形成した状態を示す平面図である。
【図２２】本発明の実施の形態４の半導体装置の製造方法における、シリサイド層を形成した状態を示す平面図である。
【符号の説明】
【００８５】
１０１  基板、  １０５  ゲート電極、  １１２  第１のスペーサ
１１４ｒ  第２のスペーサ、  １１８、１２８、１３８、１４８  段差部、  １２４、１２６  シリサイド層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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