(57)【要約】【課題】マスクを介した不純物注入により２つのウェルと両ウェルを接続する経路とを形成する際のマスク間のアライメントずれによる影響を低減し、２つのウェル間の電荷の転送特性を安定化させることにより、画像品質の安定化を図る。【解決手段】基板のＮ型ウェル２１上に蓄積ウェル４と変調用ウェル５との共通層となるＰ--層２３を形成し、このＰ--層２３に第１のマスク９３を用いてＰ型不純物を追加注入して変調用ウェル５となるＰ--’層２３Ａを形成する。更に、Ｐ--’層２３Ａより広い領域をマスクする第２のマスクを用い、２つのウェル領域間のアイソレーション領域２２を共通層であるＰ--層２３のみから形成し、上層に転送経路を形成する。これにより、アライメントずれに影響されることなく２つのウェル領域間のアイソレーション領域を均一な不純物濃度の一定の幅に形成し、安定した転送特性による画像品質の安定化を図る。【選択図】図９
2005109440.tif 000002
【特許請求の範囲】
【請求項１】
一方導電型の基板上に他方導電型の第１の拡散層を形成する工程と、
前記第１の拡散層の上層に一方導電型の第２の拡散層を形成する工程と、
前記第２の拡散層の第１の領域に開口する開口部を有する第１のマスクにより、前記第１の領域に前記第２の拡散層よりも不純物濃度の高い一方導電型の拡散層を形成する工程と、
前記第１の領域から離間した前記第２の拡散層の第２の領域をマスクする第１のマスク部と、前記第１の領域を、前記第１の領域から少なくとも前記第２の領域側に広い領域でマスクする第２のマスク部とを有する第２のマスクを用い、この第２のマスクの開口部から他方導電型の不純物を注入して前記第１のマスク部に対応する第１のウェル領域と前記第２のマスク部に対応する第２のウェル領域とを分離する他方導電型のアイソレーション領域を形成する工程と、
前記第１のウェル領域と前記第２のウェル領域との間の前記アイソレーション領域の上層に、前記第１のウェル領域から前記第２のウェル領域への電荷の転送経路をなす一方導電型の拡散層を形成する工程とを有することを特徴とする固体撮像装置の製造方法。
【請求項２】
一方導電型の基板上に他方導電型の第１の拡散層を形成する工程と、
前記第１の拡散層の上層に一方導電型の第２の拡散層を形成する工程と、
前記第２の拡散層の第１の領域に開口する開口部を有する第１のマスクにより、前記第１の領域に前記第２の拡散層よりも不純物濃度の高い一方導電型の拡散層を形成する工程と、
前記第１の領域から離間した前記第２の拡散層の第２の領域をマスクする第１のマスク部と、前記第１のマスクの開口部に対応して前記第２の領域方向のアライメントずれを吸収可能な領域分だけ前記第１のマスクの開口部よりも広いマスク領域を設けた第２のマスク部とを有する第２のマスクを用い、この第２のマスクの開口部から他方導電型の不純物を注入して前記第１のマスク部に対応する第１のウェル領域と前記第２のマスク部に対応する第２のウェル領域とを分離する他方導電型のアイソレーション領域を形成する工程と、
前記第１のウェル領域と前記第２のウェル領域との間の前記アイソレーション領域の上層に、前記第１のウェル領域から前記第２のウェル領域への電荷の転送経路をなす一方導電型の拡散層を形成する工程とを有することを特徴とする固体撮像装置の製造方法。
【請求項３】
前記転送経路の電位障壁を変化させて前記第１のウェル領域から前記第２のウェル領域への電荷の転送を制御する転送制御素子を形成する工程を有することを特徴とする請求項１又は２記載の固体撮像装置の製造方法。
【請求項４】
前記第２のウェル領域の上層に、前記第２のウェル領域に保持される電荷によってチャネルの閾値電圧が制御されて前記電荷に応じた信号を出力する信号増幅素子を形成する工程を有することを特徴とする請求項３記載の固体撮像装置の製造方法。
【請求項５】
一方導電型の基板上に形成された他方導電型の第１の拡散層と、
前記第１の拡散層の上層に形成された一方導電型の第２の拡散層と、
上記第２の拡散層に形成され、入射した光に応じて発生する光発生電荷を蓄積する一方導電型の第１のウェルと、
前記第２の拡散層に前記第１のウェルから離間して形成され、前記第１のウェルよりも高い不純物濃度を有する一方導電型の第２のウェルと、
前記第２のウェルとの間に前記第２の拡散層の領域を介在させて前記第１のウェルと前記第２のウェルとを分離する他方導電型のアイソレーション領域と、
前記第１のウェルと前記第２のウェルとの間の前記アイソレーション領域の上層に形成される転送経路の電位障壁を変化させ、前記光発生電荷の転送を制御する転送制御素子とを有することを特徴とする固体撮像装置。
【請求項６】
前記第２のウェルに保持される前記光発生電荷によってチャネルの閾値電圧が制御され、前記光発生電荷に応じた信号を出力する信号増幅素子を有することを特徴とする請求項５記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高画質特性及び低消費電力特性を有する固体撮像装置の製造方法及び固体撮像装置に関する。
【背景技術】
【０００２】
携帯電話などに搭載される固体撮像装置として、ＣＣＤ（電荷結合素子）型のイメージセンサと、ＣＭＯＳ型のイメージセンサと、がある。ＣＣＤ型のイメージセンサは画質に優れ、ＣＭＯＳ型のイメージセンサは消費電力が少なく、プロセスコストが低い。近年、高画質と低消費電力とを共に兼ね備えた閾値電圧変調方式のＭＯＳ型固体撮像装置が提案されている。閾値電圧変調方式のＭＯＳ型固体撮像装置については、例えば、特許文献１に開示されている。
【０００３】
特許文献１の固体撮像装置は、単位画素をマトリクス状に配列し、初期化、蓄積、読み出しの３つの状態を繰り返すことで、画像出力を得ている。また、特許文献１の固体撮像装置は、各単位画素が、フォトダイオードと、変調トランジスタと、オーバーフロードレインゲートと、を有している。変調トランジスタのゲートはリング状に形成されている。
【０００４】
フォトダイオードへ入射した光によって発生した電荷（光発生電荷）は、リングゲートの下方に設けられたＰ型ウェルの領域に転送されて、この領域に形成されたキャリアポケットに蓄積される。キャリアポケットに蓄積された光発生電荷によって変調トランジスタの閾値電圧が変化する。これにより、変調トランジスタのソース領域に接続された端子から入射光に対応した信号（画素信号）が得られるようになっている。
【特許文献１】特開２００１−１７７０８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１においては、光電変換により電荷を発生させる第１のウェル領域と、その電荷を転送して変調を行う第２のウェル領域とを形成するとき、別々のマスクを用いて不純物を注入することで各領域を形成している。１つのセルにおいては、２つのウェル領域は接続され、この接続領域が電荷の転送経路となるわけであるが、２つのウェル領域を離隔して形成する場合（図１１、段落番号［００６３］，［００６４］参照）には、第１のウェル領域や第２のウェル領域の形成の前又は後にイオン注入により別の接続領域を形成するようにしており、この接続領域の形成のために更に別のマスクが必要となる。
【０００６】
しかしながら、第１のウェル領域を形成するためのマスク、第２のウェル領域を形成するためのマスク、転送経路を形成するためのマスクといったように、マスクを用いる工程が多くなると、各マスク間のアライメントずれの誤差が集積し、後段の工程で形成される転送経路において、実際に設計上の不純物濃度を得られる領域が製造ロット毎に変動する可能性がある。このため、光電変換により発生した電荷の転送特性が製品毎にばらつく虞があり、安定した画像品質の固体撮像装置を供給する上での支障となる。
【０００７】
本発明はかかる問題点に鑑みてなされたものであって、マスクを介した不純物注入により２つのウェルと両ウェルを接続する経路とを形成する際のマスク間のアライメントずれによる影響を低減し、２つのウェル間の電荷の転送特性を安定化させることにより、画像品質の安定化を図ることのできる固体撮像装置の製造方法及び固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る固体撮像装置の製造方法は、
（１）一方導電型の基板上に他方導電型の第１の拡散層を形成する工程と、前記第１の拡散層の上層に一方導電型の第２の拡散層を形成する工程と、前記第２の拡散層の第１の領域に開口する開口部を有する第１のマスクにより、前記第１の領域に前記第２の拡散層よりも不純物濃度の高い一方導電型の拡散層を形成する工程と、前記第１の領域から離間した前記第２の拡散層の第２の領域をマスクする第１のマスク部と、前記第１の領域を、前記第１の領域から少なくとも前記第２の領域側に広い領域でマスクする第２のマスク部とを有する第２のマスクを用い、この第２のマスクの開口部から他方導電型の不純物を注入して前記第１のマスク部に対応する第１のウェル領域と前記第２のマスク部に対応する第２のウェル領域とを分離する他方導電型のアイソレーション領域を形成する工程と、前記第１のウェル領域と前記第２のウェル領域との間の前記アイソレーション領域の上層に、前記第１のウェル領域から前記第２のウェル領域への電荷の転送経路をなす一方導電型の拡散層を形成する工程とを有することを特徴とする。
【０００９】
このような製造方法によれば、基板上には他方導電型の第１の拡散層が形成され、この第１の拡散層上に、２つのウェル領域を形成する上での共通層となる一方導電型の第２の拡散層が形成される。第２のウェル領域は、第１のマスクを用いて工程で第２の拡散層よりも不純物濃度の高い領域として形成された後、第２のマスクを用いて工程で形成されるアイソレーション領域によって分離される。同時に、第２のマスクを用いた工程では、アイソレーション領域によって第２の拡散層から第１のウェル領域が分離される。２つのウェル領域間のアイソレーション領域の上層には、電荷の転送経路をなす拡散層が形成される。
【００１０】
このとき、第１，第２のウェル領域、アイソレーション領域を、別々の３枚のマスクを用いることなく２枚のマスクで形成し、しかも、２枚目のマスクは、第２のウェル領域を第１のマスクを用いて形成される不純物濃度の高い領域より広い領域、特に第１のウェル領域側に広い領域で分離するように設定されているため、２つのウェル領域間のアイソレーション領域を共通層である第２の拡散層のみから形成することができる。これにより、アライメントずれに影響されることなく、２つのウェル領域間のアイソレーション領域を均一な不純物濃度の一定の幅に形成することができ、安定した転送特性による画像品質の安定化を図ることができる。
【００１１】
（２）一方導電型の基板上に他方導電型の第１の拡散層を形成する工程と、前記第１の拡散層の上層に一方導電型の第２の拡散層を形成する工程と、前記第２の拡散層の第１の領域に開口する開口部を有する第１のマスクにより、前記第１の領域に前記第２の拡散層よりも不純物濃度の高い一方導電型の拡散層を形成する工程と、前記第１の領域から離間した前記第２の拡散層の第２の領域をマスクする第１のマスク部と、前記第１のマスクの開口部に対応して前記第２の領域方向のアライメントずれを吸収可能な領域分だけ前記第１のマスクの開口部よりも広いマスク領域を設けた第２のマスク部とを有する第２のマスクを用い、この第２のマスクの開口部から他方導電型の不純物を注入して前記第１のマスク部に対応する第１のウェル領域と前記第２のマスク部に対応する第２のウェル領域とを分離する他方導電型のアイソレーション領域を形成する工程と、前記第１のウェル領域と前記第２のウェル領域との間の前記アイソレーション領域の上層に、前記第１のウェル領域から前記第２のウェル領域への電荷の転送経路をなす一方導電型の拡散層を形成する工程とを有することを特徴とする。
【００１２】
このような製造方法によれば、基板上には他方導電型の第１の拡散層が形成され、この第１の拡散層上に、２つのウェル領域を形成する上での共通層となる一方導電型の第２の拡散層が形成される。第２のウェル領域は、第１のマスクを用いて工程で第２の拡散層よりも不純物濃度の高い領域として形成された後、第２のマスクを用いて工程で形成されるアイソレーション領域によって分離される。同時に、第２のマスクを用いた工程では、アイソレーション領域によって第２の拡散層から第１のウェル領域が分離される。２つのウェル領域間のアイソレーション領域の上層には、電荷の転送経路をなす拡散層が形成される。
【００１３】
このとき、第１，第２のウェル領域、アイソレーション領域を、別々の３枚のマスクを用いることなく２枚のマスクで形成し、しかも、２枚目のマスクは、１枚目のマスクとの第１のウェル領域方向のアライメントずれを吸収可能な領域分だけ、第１のマスクの開口部よりも広い領域をマスクするように設定されているため、２つのウェル領域間のアイソレーション領域を共通層である第２の拡散層のみから形成することができる。これにより、アライメントずれに影響されることなく、２つのウェル領域間のアイソレーション領域を均一な不純物濃度の一定の幅に形成することができ、安定した転送特性による画像品質の安定化を図ることができる。
【００１４】
（３）１又は２に記載の製造方法において、前記転送経路の電位障壁を変化させて前記第１のウェル領域から前記第２のウェル領域への電荷の転送を制御する転送制御素子を形成する工程を有することを特徴とする。
【００１５】
このような製造方法によれば、２つのウェル領域間のアイソレーション領域の上層に形成した転送経路の電位障壁を制御する転送制御素子を安定して動作させることができ、画像品質の安定化を図ることができる。
【００１６】
（４）３に記載の製造方法において、前記第２のウェル領域の上層に、前記第２のウェル領域に保持される電荷によってチャネルの閾値電圧が制御されて前記電荷に応じた信号を出力する信号増幅素子を形成する工程を有することを特徴とする。
【００１７】
このような製造方法によれば、転送制御素子によって第２のウェル領域に転送されて保持された電荷に応じた信号を出力する信号増幅素子を安定的に動作させることができ、画像品質の安定化を図ることができる。
【００１８】
本発明に係る固体撮像装置は、
（５）一方導電型の基板上に形成された他方導電型の第１の拡散層と、前記第１の拡散層の上層に形成された一方導電型の第２の拡散層と、上記第２の拡散層に形成され、入射した光に応じて発生する光発生電荷を蓄積する一方導電型の第１のウェルと、前記第２の拡散層に前記第１のウェルから離間して形成され、前記第１のウェルよりも高い不純物濃度を有する一方導電型の第２のウェルと、前記第２のウェルとの間に前記第２の拡散層の領域を介在させて前記第１のウェルと前記第２のウェルとを分離する他方導電型のアイソレーション領域と、前記第１のウェルと前記第２のウェルとの間の前記アイソレーション領域の上層に形成される転送経路の電位障壁を変化させ、前記光発生電荷の転送を制御する転送制御素子とを有することを特徴とする。
【００１９】
このような構成によれば、入射光に応じて発生した光発生電荷は第１のウェルに蓄積される。第１のウェルに蓄積された光発生電荷は、２つのウェル間の転送経路の電位障壁が転送制御素子によって制御されて第２のウェルに転送される。第１のウェルと第２のウェルとは、第２のウェルとの間に第１のウェルを形成する拡散層の領域を介在させた状態でアイソレーション領域によって分離される。これにより、第１，第２のウェル及びアイソレーション領域をマスクを介した不純物注入によって形成する場合にも、各マスク間のアライメントずれに影響されることなく、２つのウェル間のアイソレーション領域を均一な不純物濃度の一定幅とすることができる。その結果、アイソレーション領域の上層に形成される転送経路の電位障壁に対する制御性を安定化させ、安定した画像品質を得ることができる。
【００２０】
（６）５に記載の固体撮像装置において、前記第２のウェルに保持される前記光発生電荷によってチャネルの閾値電圧が制御され、前記光発生電荷に応じた信号を出力する信号増幅素子を有することを特徴とする。
【００２１】
このような構成によれば、転送制御素子によって第２のウェル領域に転送されて保持された電荷に応じた信号を信号増幅素子から安定的に出力することができ、画像品質の安定化を図ることができる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照して本発明の実施の形態について詳細に説明する。図１〜図１１は本発明の実施の一形態に係り、図１は本実施の形態に係る固体撮像装置の断面形状を示す断面図、図２は本実施の形態に係る固体撮像装置の１センサセルの平面形状を示す平面図、図３は固体撮像装置の回路構成を示すブロック図、図４はセンサセルの等価回路図である。図５〜図１１は素子の製造方法を説明するための工程図に係り、図５はＮ型ウェルの形成に係る工程図、図６は一般的に想定される蓄積ウェル及び変調用ウェルの形成と分離に係る工程図、図７は図６の各工程のマスクアライメントとアイソレーション領域の幅との関係を示す説明図、図８は本実施の形態に係る蓄積ウェル及び変調用ウェルの形成と分離に係る工程図、図９は図８の各工程のマスクアライメントとアイソレーション領域の幅との関係を示す説明図、図１０はアクティブ素子の形成に係る工程図、図１１はコンタクト領域及び配線層の形成に係る工程図である。
【００２３】
本実施の形態は、フォトダイオード等の光電変換素子によって発生した電荷（光発生電荷）を蓄積する第１のウェルと、この第１のウェルから転送された光発生電荷に基づく画素信号を出力する信号増幅素子を制御するための第２のウェルとを有し、２つのウェルをポテンシャル上分離独立して形成する固体撮像装置において、第１のウェルから第２のウェルへの光発生電荷の転送経路を、マスクアライメントのずれに影響されることなく均質な一定幅に形成するものである。
【００２４】
［センサセルの構造］
本実施の形態における固体撮像装置は、後述するように、単位画素であるセンサセルがマトリクス状に配列されて構成されたセンサセルアレイを有している。各センサセルは、入射光に応じて発生させた光発生電荷を蓄積し、蓄積した光発生電荷に基づくレベルの画素信号を出力する。センサセルをマトリクス状に配列することで１画面の画像信号が得られる。
【００２５】
先ず、図１及び図２を参照して各センサセルの構造について説明する。図２は１つのセンサセルを示している。尚、１つのセンサセルは図２の破線にて示す範囲である。また、本実施の形態は光発生電荷として正孔を用いる例を示している。光発生電荷として電子を用いる場合でも同様に構成可能である。また、図１は図２のＡ−Ａ'線で切断したセルの断面構造を示している。
【００２６】
図２の平面図に示すように、単位画素であるセンサセル３内に、フォトダイオードＰＤと信号増幅素子としての変調トランジスタＴＭとが隣接して設けられている。変調トランジスタＴＭとしては、例えば、ＮチャネルディプレッションＭＯＳトランジスタが用いられる。単位画素はほぼ長方形状を有し、その各辺は、センサセルアレイの列又は行方向に対して斜めに傾斜している。
【００２７】
光電変換素子形成領域であるフォトダイオードＰＤ形成領域（図１のＰＤ）においては、基板１の表面に開口領域２が形成され、基板１表面の比較的浅い位置には、開口領域２よりも広い領域のＰ型のウェルであり、光電変換素子によって発生した光発生電荷を蓄積する第１のウェル（以下、蓄積ウェルという）４が形成されている。この蓄積ウェル４に所定の距離だけ離間して、変調トランジスタＴＭ形成領域（図１のＦＰＷ）に、Ｐ型のウェルであり、蓄積ウェル４に蓄積された光発生電荷が転送されて変調トランジスタＴＭを制御するための第２のウェル（以下、変調用ウェルという）５が形成されている。
【００２８】
変調用ウェル５上には、基板１表面にリング状のゲート（リングゲート）６が形成されており、リングゲート６の中央の開口部分の基板１表面近傍領域には、高濃度Ｎ型領域であるソース領域７が形成されている。リングゲート６の周囲にはＮ型のドレイン領域８が形成されている。ドレイン領域８の所定位置には、基板１表面近傍にＮ+層のドレインコンタクト領域９が形成される。
【００２９】
変調用ウェル５は変調トランジスタＴＭのチャネルの閾値電圧を制御するものである。
変調用ウェル５内には、リングゲート６の下方にＰ型の高濃度領域であるキャリアポケット１０（図１）が形成されている。変調トランジスタＴＭは、変調用ウェル５、リングゲート６、ソース領域７及びドレイン領域８によって構成されて、変調用ウェル５（キャリアポケット１０）に蓄積された電荷に応じてチャネルの閾値電圧が変化するようになっている。
【００３０】
フォトダイオードＰＤの開口領域２下方の基板１上に形成された第１の拡散層としてのＮ型ウェル２１とＰ型の蓄積ウェル４との境界領域には空乏領域（図示せず）が形成され、この空乏領域において、開口領域２を介して入射した光による光発生電荷が生じる。本実施の形態においては発生した光発生電荷は蓄積ウェル４に蓄積されるようになっている。
【００３１】
蓄積ウェル４に蓄積された電荷は、変調用ウェル５に転送されてキャリアポケット１０に保持される。これにより、変調トランジスタＴＭのソース電位は、変調用ウェル５に転送された電荷の量、即ち、フォトダイオードＰＤへの入射光に応じたものとなる。
【００３２】
蓄積ウェル４近傍の基板１表面には、蓄積ウェル４に蓄積されている光発生電荷のうち蓄積ウェル４からオーバーフローする電荷を含み画像信号に寄与しない不要な電荷（以下、不要電荷という）を排出するためのコンタクト領域（以下、ＯＤコンタクト領域という）１１が高濃度Ｐ型拡散層によって形成されている。このＯＤコンタクト領域１１と蓄積ウェル４領域との間の基板１表面上には、ＯＤコンタクト領域１１と蓄積ウェル４領域との間にオーバーフローした電荷を含む不要電荷の経路（以下、不要電荷排出経路という）ＲＬを形成するためのラテラルオーバーフロードレイン（以下、ＬＯＤという）トランジスタＴＬのＬＯＤゲート１２が形成されている。尚、ＬＯＤゲート１２は平面的には一端が蓄積ウェル４の領域上に掛かっている。
【００３３】
不要電荷排出制御素子としてのＬＯＤトランジスタＴＬを設けることにより、ＯＤコンタクト領域１１と蓄積ウェル４との間の電位障壁を制御して、不要電荷をＬＯＤトランジスタＴＬを介してＯＤコンタクト領域１１から基板上の配線を介して排出することができる。
【００３４】
本実施の形態においては、蓄積ウェル４と変調用ウェル５との間には、転送制御素子としての転送トランジスタＴＴが形成されている。転送トランジスタＴＴの転送ゲート１３は、蓄積ウェル４と変調用ウェル５との間の経路（以下、単に転送経路という）ＲＴの基板１表面上に形成される。転送トランジスタＴＴによって、転送経路ＲＴの電位障壁を制御して、蓄積ウェル４から変調用ウェル５への電荷の転送を制御することができるようになっている。
【００３５】
また、本実施の形態においては、変調用ウェル５近傍の基板表面には、変調用ウェルに残留した電荷（以下、残留電荷という）を排出するための残留電荷排出用のコンタクト領域（以下、排出コンタクト領域という）１５が高濃度Ｐ型拡散層によって形成されている。この排出コンタクト領域１５と変調用ウェル５領域との間の基板１表面上には、排出コンタクト領域１５と変調用ウェル５領域との間の経路（以下、残留電荷排出経路という）ＲＣの電位障壁を制御するための残留電荷排出制御素子としてのクリアトランジスタＴＣのクリアゲート１４が形成されている。尚、クリアゲート１４は平面的には一端が変調用ウェル５の領域上に掛かっている。
【００３６】
＜センサセルの断面＞
更に、図１を参照して、センサセル３の断面構造を詳細に説明する。尚、図１中、Ｎ，Ｐの添え字の−，＋はその数によって不純物濃度のより薄い部分（添え字−−−）からより濃い部分（添え字＋＋＋）の状態を示している。
【００３７】
図１は１単位画素（セル）とこのセルに隣接する画素のフォトダイオードＰＤ形成領域（ＰＤ）とを示している。１セルは、フォトダイオードＰＤ形成領域（ＰＤ）と変調トランジスタＴＭ形成領域（ＦＰＷ）とを有する。セル内及び隣接するセル同士のフォトダイオードＰＤ形成領域と変調トランジスタＴＭ形成領域との間にアイソレーション領域（ＩＳＯ）が設けられている。
【００３８】
基板１の比較的深い位置には、Ｐ型基板１ａの全域にＮ-のＮ型ウェル２１が形成されている。このＮ型ウェル２１上にＮ-層による素子分離用のアイソレーション領域２２が形成されている。Ｎ型ウェル２１上には、アイソレーション領域２２を除く素子全体に後述する第２の拡散層としてのＰ--層２３が形成され、このＰ--層２３をベースとしてＰ型不純物濃度を高めたＰ--’層２３Ａが形成される。
【００３９】
後述するように、Ｐ--層２３は、蓄積ウェル４及び変調用ウェル５を形成する上での共通層であり、フォトダイオードＰＤ形成領域におけるＰ--層２３が蓄積ウェル４として機能し、Ｐ--’層２３Ａが変調トランジスタＴＭ形成領域における変調用ウェル５として機能する。つまり、蓄積ウェル４のＰ型不純物濃度に対して変調ウェル５のＰ型不純濃度を相対的に高くすることで相対的にポテンシャルを低下させ、蓄積ウェル４に蓄積された電荷の変調用ウェル５への円滑な転送を可能としている。変調用ウェル５内には、Ｐ-拡散によるキャリアポケット１０が形成されている。
【００４０】
セル内のフォトダイオードＰＤ形成領域と変調トランジスタＴＭ形成領域との間のアイソレーション領域２２には、基板表面側において、転送トランジスタＴＴが形成される。
転送トランジスタＴＴは、基板表面にチャネルを構成するＰ---拡散層２４が形成され、基板表面にゲート絶縁膜２５を介して転送ゲート１３が形成されて構成される。このＰ---拡散層２４は蓄積ウェル４と変調用ウェル５とに接続されて転送経路ＲＴを構成し、転送ゲート１３の印加電圧に応じてこの転送経路ＲＴの電位障壁が制御される。
【００４１】
変調トランジスタＴＭ形成領域においては、基板表面にゲート絶縁膜２６を介してリングゲート６が形成され、リングゲート６下の基板表面にはチャネルを構成するＮ--拡散層２７が形成される。リングゲート６の中央の基板表面にはＮ++拡散層が形成されてソース領域７を構成する。また、リングゲート６の周囲の基板表面にはＮ+拡散層が形成されてドレイン領域８を構成する。チャネルを構成するＮ--拡散層２７はソース領域７とドレイン領域８とに接続される。
【００４２】
隣接するセル同士のフォトダイオードＰＤ形成領域と変調トランジスタＴＭ形成領域との間のアイソレーション領域２２には、基板表面側において、排出コンタクト領域１５及びＯＤコンタクト領域１１が形成されている。本実施の形態においては、これらの排出コンタクト領域１５とＯＤコンタクト領域１１とを兼用しているが、別体で構成してもよい。排出及びＯＤコンタクト領域１５，１１は、基板表面にＰ++拡散層を形成することで得られる。
【００４３】
そして、変調トランジスタＴＭ形成領域と排出及びＯＤコンタクト領域１５，１１との間の基板表面側において、クリアトランジスタＴＣが形成されている。クリアトランジスタＴＣは、変調トランジスタＴＭ形成領域と排出及びＯＤコンタクト領域１５，１１との間の基板表面に、チャネルを構成するＰ---拡散層２８が形成され、基板表面にゲート絶縁膜２９を介してクリアゲート１４が形成されて構成される。このＰ---拡散層２８は変調用ウェル５と排出及びＯＤコンタクト領域１５，１１とに接続されて残留電荷排出経路ＲＣを構成し、クリアゲート１４の印加電圧に応じてこの残留電荷排出経路ＲＣの電位障壁が制御される。
【００４４】
フォトダイオードＰＤ形成領域と排出及びＯＤコンタクト領域１５，１１との間の基板表面側において、ＬＯＤトランジスタＴＬが形成されている。ＬＯＤトランジスタＴＬは、フォトダイオードＰＤ形成領域と排出及びＯＤコンタクト領域１５，１１との間の基板表面に、チャネルを構成するＰ---拡散層３０が形成され、基板表面にゲート絶縁膜３１を介してＬＯＤゲート１２が形成されて構成される。このＰ---拡散層３０は蓄積ウェル４と排出及びＯＤコンタクト領域１５，１１とに接続されて不要電荷排出経路ＲＬを構成し、ＬＯＤゲート１２の印加電圧に応じてこの不要電荷排出経路ＲＬの電位障壁が制御される。
【００４５】
尚、フォトダイオードＰＤ形成領域の基板表面側には、ピンニング層としてのＮ+拡散層３２が形成されている。
【００４６】
基板表面には層間絶縁膜４１を介して下層配線層４５が形成され、下層配線層４５上には層間絶縁膜４２を介して上層配線層４６が形成される。更に、上層配線層４６上には層間絶縁膜４３を介して遮光層４７が形成され、遮光層４７上にはパッシベーション膜４４が形成される。クリアゲート１４、ＬＯＤゲート１２、転送ゲート１３、排出及びＯＤコンタクト領域１５，１１、並びにソース領域７は、層間絶縁膜４１に開孔したコンタクトホール５１によって下層配線層４５の各配線５２に電気的に接続される。尚、下層及び上層配線層４５，４６の各配線５２，５３は、例えばアルミニウム等の金属材料で形成される。
【００４７】
更に、下層配線層４５の各配線５２と上層配線層４６の各配線５３とは、層間絶縁膜４２に形成したコンタクトホール５４を介して電気的に接続されている。また、層間絶縁膜４３には遮光層４７に形成された遮光膜５６と上層配線層４６の１配線とを接続するためのコンタクトホール５５が開孔されており、排出及びＯＤコンタクト領域１５，１１は、下層及び上層配線層４５，４６を介して遮光膜５６に接続されるようになっている。
【００４８】
［装置全体の回路構成］
次に、図３を参照して本実施の形態に係る固体撮像装置全体の回路構成について説明する。
【００４９】
固体撮像装置６１は、図２のセンサセル３を含むセンサセルアレイ６２とセンサセルアレイ６２中の各センサセル３を駆動する回路６４〜７０とを有している。センサセルアレイ６２は、セル３をマトリクス状に配置して構成されている。センサセルアレイ６２は、例えば、６４０×４８０のセル３と、オプティカルブラック（ＯＢ）のための領域（ＯＢ領域）を含む。ＯＢ領域を含めると、センサセルアレイ６２は例えば７１２×５００のセル３で構成される。
【００５０】
＜センサセルの等価回路＞
図４は図３中の各センサセルの具体的な回路構成を示している。図４（Ａ）はセンサセルの等価回路を示し、図４（Ｂ）はセンサセルと各信号線との接続を示している。
【００５１】
各センサセル３は、光電変換を行うフォトダイオードＰＤと、光信号を検出して読み出すための変調トランジスタＴＭ並びに光発生電荷の転送を制御する転送トランジスタＴＴとを含む。フォトダイオードＰＤは入射光に応じた電荷（光発生電荷）を生じさせ、生じた電荷を蓄積ウェル４（図４では接続点ＰＤＷに相当）内に蓄積する。転送トランジスタＴＴは、蓄積期間において蓄積ウェル４に蓄積された光発生電荷を、転送期間において変調トランジスタＴＭの閾値変調用の変調用ウェル５（図４では接続点ＴＭＷに相当）内のキャリアポケット１０に転送させて保持させる。
【００５２】
変調トランジスタＴＭは、キャリアポケット１０に光発生電荷が保持されることでバックゲートバイアスが変化したことと等価となり、キャリアポケット１０内の電荷量に応じてチャネルの閾値電圧が変化する。これにより、変調トランジスタＴＭのソース電圧は、キャリアポケット１０内の電荷に応じたもの、即ち、フォトダイオードＰＤの入射光の明るさに対応したものとなる。
【００５３】
変調用ウェル５と端子との間には残留電荷排出制御素子であるクリアトランジスタＴＣが配置されている。クリアトランジスタＴＣは変調用ウェル５と端子との間の電位障壁を制御して、画素信号の読み出し終了後にセル３の変調用ウェル５に残留した電荷を端子に排出させる。一方、蓄積ウェル４と端子との間には不要電荷排出制御素子としてのＬＯＤトランジスタＴＬが配置されている。ＬＯＤトランジスタＴＬは蓄積ウェル４と端子との間の電位障壁を制御して、蓄積ウェル４内の不要電荷を端子に排出させる。
【００５４】
このように各セル３は、変調トランジスタＴＭのリングゲート６、ソース及びドレイン、転送トランジスタＴＴの転送ゲート１３、クリアトランジスタＴＣのクリアゲート１４並びにＬＯＤトランジスタＴＬのＬＯＤゲート１２に駆動信号が印加されることで、蓄積、転送、読み出し及び排出等の動作を呈する。セル３の各部には図３に示すように、垂直駆動走査回路６４〜６６、ドレイン駆動回路６７及び転送駆動回路６８から信号が供給されるようになっている。
【００５５】
図４（Ｂ）はマトリクス状に配列されたセル３のうちの１つのセルについて、各走査回路６４〜６６、各駆動回路６７，６８及び信号出力回路６９との接続を示している。他のセルの接続状態も同様である。各セル３は、センサセルアレイ６２に水平方向に配列された複数のソース線と垂直方向に配列された複数のゲート線との交点に対応して設けられている。水平方向に配列された各ラインの各セル３は、変調トランジスタＴＭのリングゲート６が共通のゲート線に接続され、垂直方向に配列された各列の各セル３は、変調トランジスタＴＭのソースが共通のソース線に接続される。
【００５６】
複数のゲート線の１つにオン信号を供給することで、オン信号が供給されたゲート線に共通接続された各セルが同時に選択されて、これらの選択されたセルの各ソースから各ソース線を介して画素信号が出力される。垂直駆動走査回路６４は１フレーム期間においてゲート線にオン信号を順次シフトさせながら供給する。オン信号が供給されたラインの各セルからの画素信号が１ライン分同時にソース線から読み出されて信号出力回路６９に供給される。１ライン分の画素信号は水平駆動走査回路７０によって、信号出力回路６９から画素毎に順次出力（ライン出力）される。
【００５７】
本実施の形態においては、蓄積ウェル４と変調用ウェル５とはポテンシャル上分離独立して形成されており、蓄積ウェル４と変調用ウェル５との間の電位障壁を制御する転送トランジスタＴＴによって、フォトダイオードＰＤによる光発生電荷の蓄積と、変調トランジスタＴＭによる画素信号の読出しとが同時に実行可能である。転送トランジスタＴＴの制御は、転送駆動回路６８からゲート信号を各転送トランジスタＴＴの転送ゲート１３に供給することで行われる。
【００５８】
また、本実施の形態においては、上述したように、隣接配置される蓄積ウェル４の不要電荷排出経路ＲＬと変調用ウェル５からの残留電荷排出経路ＲＣとを相互に異なる経路に設定し、これらの２つの経路の電位障壁を夫々制御するＬＯＤトランジスタＴＬ及びクリアトランジスタＴＣを設けることで、蓄積ウェル４からの不要電荷の排出及び変調用ウェル５からの残留電荷の排出をポテンシャル上確実に行うことができるようになっている。
ＬＯＤトランジスタＴＬ及びクリアトランジスタＴＣの制御は、垂直駆動走査回路６５，６６から夫々ゲート信号を各ＬＯＤゲート１２又はクリアゲート１４に供給することで行われる。尚、ドレイン駆動回路６７は、各変調トランジスタＴＭのドレインに、ドレイン電圧を供給する。
【００５９】
［製造プロセス］
次に、素子の製造方法について図５〜図１１を参照して説明する。図５〜図１１は図２のＡ−Ａ'切断線の位置における断面を示しており、基板上の矢印はイオン打ち込みを行うことを示し、黒丸は打ち込み材料を、枠はマスクを示している。また、図中、ＬＯＤ  Ｔｒ、Ｃｌｒ  Ｔｒ、Ｒ．Ｇ  Ｔｒ、Ｔｘ  Ｔｒは、夫々ＬＯＤトランジスタＴＬ形成領域、クリアトランジスタＴＣ形成領域、変調トランジスタＴＭ形成領域及び転送トランジスタＴＴ形成領域を示している。
【００６０】
以下では、Ｐ基板１にＮ型ウェル２１を形成する工程に続いて蓄積ウェル４及び変調用ウェル５を形成・分離する工程を中心として説明し、後段の工程として、変調トランジスタＴＭ、転送トランジスタＴＴ、ＬＯＤトランジスタＴＬ、及びクリアトランジスタＴＣ等のアクティブ素子の形成に係る工程、各コンタクト領域及び配線層の形成に係る工程について説明する。
【００６１】
＜Ｎ型ウェルの形成＞
図５に示すように、用意したＰ基板１の表面に３０ｎｍの犠牲酸化膜８１を形成する。
次に、燐（Ｐ３１＋）イオンをピーク位置約１．５μｍ、ピーク不純物濃度８×１０16ｃｍ-3となるように注入する。これにより、図５に示すように、比較的深い位置にＮ-のＮ型ウェル２１が形成される。
【００６２】
次に、Ｎ型ウェル２１を形成したＰ基板１にイオン打ち込みを行い、Ｎ型ウェル２１上に、Ｐ型の蓄積ウェル４と、この蓄積ウェル４よりも濃度を高くしたＰ型の変調用ウェル５とを形成し、両者をアイソレーション領域２２によって分離する。これらの工程においては、従来のプロセス技術からは、蓄積ウェル４、変調用ウェル５、アイソレーション領域２２のそれぞれに対して別々のマスク、計３枚のマスクを用い、以下の工程を採用することが一般的に想定される。
【００６３】
＜一般的に想定される蓄積ウェル及び変調用ウェルの形成と分離＞
先ず、Ｐ基板１表面の犠牲酸化膜８１上に、蓄積ウェル４を形成するための開口部９０ａを設けたレジストマスク９０を形成し、図６（Ａ）に示すように、レジストマスク９０の開口部９０ａを介して介してイオン打ち込みを行うことにより、Ｎ型ウェル２１上にＰ型不純物層の蓄積ウェル４を形成する。例えば、ボロン（Ｂ１１＋）イオンを、まずピーク位置約０．８μｍ、ピーク不純物濃度３×１０16ｃｍ-3、次いでピーク位置約０．４μｍ、ピーク不純物濃度1×１０17ｃｍ-3となるように注入することによって、Ｎ型ウェル２１上にＰ--層の蓄積ウェル４が形成される。
【００６４】
尚、図６以下においては、説明の都合上、レジストマスクを基板表面から離して模式的に表示している。
【００６５】
次に、レジストマスク９０を除去した後、図６（Ｂ）に示すように、変調用ウェル５を形成するための開口部９１ａを設けた新たなレジストマスク９１をＰ基板１表面に形成し、このレジストマスク９１の開口部９１ａを介してイオン打ち込みを行うことにより、Ｎ型ウェル２１上の蓄積ウェル４とは離間した位置に変調用ウェル５を形成する。例えば、ボロン（Ｂ１１＋）イオンをピーク位置約０．６μｍ、ピーク不純物濃度３×１０16ｃｍ-3、次いでピーク位置約０．４μｍ、ピーク不純物濃度２×１０16ｃｍ-3更に、ヒ素（Ａｓ７５＋）イオンをピーク位置約０．０５μｍ、ピーク不純物濃度２×１０17ｃｍ-3となるような注入を行うことによって、蓄積ウェル４より不純物濃度の高いＰ--’層の変調用ウェル５が形成される。
【００６６】
尚、図６（Ａ）の蓄積ウェル４の形成工程、図６（Ｂ）の変調用ウェル５の形成工程は、何れを先にしても構わない。
【００６７】
次に、レジストマスク９１を除去し、素子分離用のアイソレーション領域２２に対応する開口部９２ａを有するレジストマスク９２をＰ基板１表面に形成し、図６（Ｃ）に示すように、レジストマスク９２の開口部９２ａを介して、例えば、燐（Ｐ３１＋）イオンを、まずピーク位置約０．４５μｍ、ピーク不純物濃度２×１０17ｃｍ-3となるように注入を行うことにより、Ｎ-層のアイソレーション領域２２を形成する。アイソレーション領域２２は、自セル内及び隣接するセル同士の蓄積ウェル４と変調用ウェル５との間の全ての領域に形成される。
【００６８】
更に、転送トランジスタＴＴ形成領域、ＬＯＤトランジスタＴＬ及びクリアトランジスタＴＣ形成領域におけるアイソレーション領域２２の表面に、転送トランジスタＴＴ、ＬＯＤトランジスタＴＬ及びクリアトランジスタＴＣのチャネルドープとなるＰ---層２４，８２を形成する。このチャネルドープは、例えば、ボロン（Ｂ１１＋）イオンをピーク位置約０．０３μｍ、ピーク不純物濃度４．５×１０17ｃｍ-3となるように注入することで形成される。
【００６９】
この場合、各レジストマスク９０，９１，９２を用いた工程では、アイソレーション領域領域を形成するレジストマスク９２を基準として、例えば、図７（Ａ）に示すように、蓄積ウェル４を形成するレジストマスク９０が相対的に図の右方向に所定量だけずれた場合、レジストマスク９０の開口部９０ａの端部がレジストマスク９２の開口部９２ａから外れ、蓄積ウェル４とアイソレーション領域との間に、イオン打ち込みがなされない領域３３が残存してしまう。
【００７０】
また、同様に、変調用ウェル５を形成するレジストマスク９１が相対的に図７（Ａ）の左方向に所定量だけずれた場合には、レジストマスク９１の開口部９１ａの端部がレジストマスク９２の開口部９２ａから外れ、変調用ウェル５とアイソレーション領域２２との間に、イオン打ち込みがなされない領域３３が残存してしまう。
【００７１】
この領域３３は、基板結晶構造のままのキャリアが殆ど存在しない領域であり、蓄積ウェル４に蓄積された電荷を変調用ウェル５に転送する際の大きなポテンシャル障壁となって正常な機能動作を阻害する。
【００７２】
従って、図７（Ｂ）に示すように、蓄積ウェル４を形成するレジストマスク９０の開口部９０ａと変調用ウェル５を形成するレジストマスク９１の開口部９１ａとは、それぞれの端部がアイソレーション領域を形成するレジストマスク９２の開口部９２ａ内にオーバラップするように広めに設定され、マスク間のアライメントに余裕を持たせている。このアライメント余裕により、アイソレーション領域２２を形成するレジストマスク９２の開口部９２ａを介してイオン打ち込みを行ったとき、開口部９２ａ下方の領域内には、不純物未注入の領域が残存することがなくなる。
【００７３】
しかしながら、マスク間のアライメントに余裕を持たせることは、アイソレーション領域２２を形成するレジストマスク９２の開口部９２ａを基準とした場合、その両側におけるレジストマスク９０，９１のオーバラップ部分がアライメント誤差ｅ（＝（ｄ2＋ｄ’2）1/2；ｄ，ｄ’はオーバラップ量）を持って変動することを意味し、結果的に、Ｐ---層２４によって構成される転送トランジスタＴＴやＰ---層８２によって構成されるＬＯＤトランジスタＴＬ及びクリアトランジスタＴＣのチャネルを安定的に制御可能とするアイソレーション領域２２の領域幅がアライメント誤差ｅ分だけばらつくという新たな問題が発生する。
【００７４】
つまり、アライメント余裕を大きく見積もることにより、レジストマスク９２を介してアイソレーション領域２２を形成する際、開口部９２ａ下方には、本来のアイソレーション領域２２を形成するべき不純物未注入の領域に加え、レジストマスク９０を介して形成されたＰ--層の一部の領域３４やレジストマスク９１を介して形成されたＰ--’層の一部の領域３５がオーバラップして存在する可能性が高くなる。
【００７５】
従って、開口部９２ａを通してＮ型不純物のイオン打ち込みを行ったとき、確実にＮ-層のアイソレーション領域となる部分は、Ｐ--層及びＰ--’層のオーバラップ領域３４，３５を除いた不純物未注入の部分のみであり、マスク間のアライメントずれによりオーバラップ部分がロット毎に変動すると、Ｎ-層となる均一な不純物濃度の領域の幅がばらついてしまう。
【００７６】
この均一な不純物濃度の領域の幅のばらつきは、転送トランジスタＴＴ、ＬＯＤトランジスタＴＬ及びクリアトランジスタＴＣのチャネルにおける電荷移動方向の領域の幅（以下、「チャネル長」と記載する）に不均質が生じてばらつくことに繋がり、蓄積ウェル４に蓄積した電荷、蓄積ウェル４からオーバーフローした不要電荷、変調用ウェル５の残留電荷の転送或いは排出特性に悪影響を与える。特に、転送トランジスタＴＴのチャネル長のばらつきは、転送ゲート１３による電位障壁の制御性能のばらつきとなって蓄積ウェル４から変調用ウェル５への電荷の転送特性に製品間の個体差が生じ、安定した画質品質の製品を供給する上での障害となる。
【００７７】
＜本実施の形態における蓄積ウェル４及び変調用ウェル５の形成と分離＞
以上に対し、本実施の形態においては、蓄積ウェル４及び変調用ウェル５を形成する際に１枚のマスクで済ませ、アイソレーション領域２２を別のマスクで形成することにより、マスクアライメントの誤差の影響を排除し、転送トランジスタＴＴ、ＬＯＤトランジスタＴＬ、クリアトランジスタＴＣのチャネル長、特に転送トランジスタＴＴのチャネル長のばらつきを解消するようにしている。
【００７８】
すなわち、図８（Ａ）に示すように、先ず、Ｎ型ウェル２１を形成したＰ基板１に対して、マスクを用いることなく全面にイオン打ち込みを行い、Ｎ型ウェル２１上の素子全体に蓄積ウェル４及び変調用ウェル５に対する共通層となるＰ--層２３を形成する。例えば、ボロン（Ｂ１１＋）イオンを、まずピーク位置約０．８μｍ、ピーク不純物濃度３×１０16ｃｍ-3、次いでピーク位置約０．４μｍ、ピーク不純物濃度1×１０17ｃｍ-3となるように注入することによって、Ｎ型ウェル２１上の基板全体にＰ--層２３が形成される。
【００７９】
次に、図８（Ｂ）に示すように、Ｐ基板１表面の犠牲酸化膜８１上に、変調用ウェル５に対応する第１の領域を形成するための開口部９３ａを設けた第１のマスクとしてのレジストマスク９３を形成し、開口部９３ａを介して追加のイオン打ち込みを行うことにより、Ｐ--層２３の第１の領域にＰ--層２３よりも不純物濃度の高いＰ--’層２３Ａを形成する。このＰ--’層２３Ａは、変調用ウェル５を形成するものであり、例えば、ボロン（Ｂ１１＋）イオンを、まずピーク位置約０．６μｍ、ピーク不純物濃度３×１０16ｃｍ-3、次いでピーク位置約０．４μｍ、ピーク不純物濃度２×１０16ｃｍ-3、更に砒素（Ａｓ６４）イオンをピーク位置約０．０５μｍ、ピーク不純物濃度２×１０17ｃｍ-3となるように注入することによって形成する。
【００８０】
次に、レジストマスク９３を除去し、図８（Ｃ）に示すように、蓄積ウェル４及び変調用ウェル５を形成するための領域をマスクしてアイソレーション領域２２に対応する開口部９４ａを設けた第２のマスクとしてのレジストマスク９４をＰ基板１表面に形成し、開口部９４ａを介してイオン打ち込みを行うことにより、Ｎ-層のアイソレーション領域２２を形成する。このアイソレーション領域２２は、以下に説明するように、Ｐ--層２３の領域内で、Ｐ型不純物領域を打消す（Ｐ型濃度を上回るＮ型不純物濃度を注入する）形でイオン打ち込みを行うことによって形成される。
【００８１】
例えば、燐（Ｐ３１＋）イオンを、ピーク位置約０．４５μｍ、ピーク不純物濃度２×１０17ｃｍ-3となるように注入することににより、自セル内及び隣接するセル同士の蓄積ウェル４と変調用ウェル５との間の全ての領域にアイソレーション領域２２が形成される。更に、転送トランジスタＴＴ形成領域、ＬＯＤトランジスタＴＬ及びクリアトランジスタＴＣ形成領域におけるアイソレーション領域２２の表面に、転送トランジスタＴＴ、ＬＯＤトランジスタＴＬ、及びクリアトランジスタＴＣのチャネルドープとなるＰ---層２４，８２を、例えば、ボロン（Ｂ１１＋）イオンをピーク位置約０．０３μｍ、ピーク不純物濃度４．５×１０17ｃｍ-3となるように注入することによって形成する。
【００８２】
レジストマスク９４は、詳細には、図９に示すように、蓄積用ウェル４を形成するためにＰ--層２３の第２の領域をマスクする第１のマスク部としてのマスク部９４ｂと、先にレジストマスク９３によって形成された第１の領域（Ｐ--’層２３Ａ）をマスクする第２のマスク部としてのマスク部９４ｃとが離間した位置に配置されている。レジストマスク９４のマスク部９４ｃは、Ｐ--’層２３Ａの開口領域よりも若干広くなるように設定されており、レジストマスク９３の開口部９３ａの端部と、レジストマスク９４のマスク部９４ｃの端部とが互いに重なるオーバラップ量δを有するようにアライメントが設定されている。
【００８３】
レジストマスク９３，９４間のオーバラップは、レジストマスク９４のマスク部９４ｃを、レジストマスク９３の開口部９３ａ全体を覆うマスク領域とすることにより設定される。この場合、隣接するセルとの間で素子分離を行う部分については、アライメントずれの影響が比較的少ないことから、この部分のアライメントずれを許容し、特に、画質特性に与える影響の大きい転送トランジスタＴＴのチャネル長を主として考慮する場合には、レジストマスク９４のマスク部９４ｃがレジストマスク９３の開口部９３ａ（Ｐ--’層２３Ａの開口領域）より蓄積ウェル４側に若干広くなるように設定されていれば良い。
【００８４】
このアライメント設定により、少なくとも蓄積ウェル４と変調用ウェル５との間のＰ--層２３とＰ--’層２３Ａとの境界部分においては、アイソレーション領域２２がＰ--’層２３Ａに掛かることなく、Ｐ--層２３の領域内でＰ--層２３の不純物領域を打消す（Ｐ型濃度を上回るＮ型不純物濃度を注入する）形のイオン打ち込みによって形成される。その結果、レジストマスク９４の開口部９４ａ通りの形状で均一な不純物濃度のＮ-層のアイソレーション領域２２が形成され、このアイソレーション領域２２により、Ｐ--層２３が蓄積ウェル４として分離され、Ｐ--層２３の一部の領域３６を含むＰ--’層２３Ａが形状的に変調用ウェル５として分離される。
【００８５】
変調用ウェル５のＰ--’層２３Ａとアイソレーション領域２２との間に介在するＰ--層２３の領域（オーバラップ領域）３６は、レジストマスク９３，９４間のアライメント誤差に応じて０〜δの範囲で変化する。逆に言えば、オーバラップ量δによって設定されるオーバラップ領域３６により、レジストマスク９３，９４間のアライメント誤差が吸収される。また、オーバラップ領域３６は、蓄積ウェル４を形成するＰ--層２３の領域の一部であることから、蓄積ウェル４と変調用ウェル５との間のポテンシャル勾配に悪影響を及ぼすこともない。
【００８６】
これにより、蓄積ウェル４と変調用ウェル５との間のアイソレーション領域２２において、レジストマスク９３，９４間のアライメント誤差に影響されることなく均一な不純物濃度のＮ-層とすることができ、製品毎のばらつきが生じることがない。従って、転送トランジスタＴＴ、ＬＯＤトランジスタＴＬ、クリアトランジスタＴＣのチャネル長を均質且つ一定の幅に形成することができ、特に、転送トランジスタＴＴのチャネル長（転送経路ＲＴ）を均質な一定の幅として蓄積ウェル４から変調用ウェル５への電荷の転送特性を良好に維持し、安定した画質品質の製品を供給することができる。
【００８７】
＜アクティブ素子の形成＞
次に、基板表面の犠牲酸化膜８１を除去し、基板表面に厚さが約３０ｎｍのゲート酸化膜８５を熱酸化によって形成した後、図１０（Ａ）に示すように、レジストマスク９５を介してクリアトランジスタＴＣのチャネルドープとしてボロンを追加注入する。このチャネルドープ（Ｐ---拡散層２８）は、（Ｂ，１０ＫｅＶ，３ｅ１２）のイオン打ち込みによって形成される。これにより、クリアトランジスタＴＣの閾値電圧Ｖｔｈを他のトランジスタのＶｔｈよりも低下させる。つまり、クリアゲート１４下のポテンシャルを比較的低下させて、変調用ウェル５内の残留電荷の排出を容易にしている。特に、変調用ウェル５のポテンシャルは元々低いので、クリアトランジスタＴＣのチャネルの閾値電圧Ｖｔｈは充分に低くしておく必要がある。
【００８８】
次に、図１０（Ｂ）に示すように、リングゲート６下方のＰ--’層２３Ａ（変調用ウェル５）内に、濃いＰ-拡散層によるキャリアポケット１０を形成する。このキャリアポケット１０は、レジストマスク９６を介して、例えば、ボロン（Ｂ１１＋）イオンをピーク位置約０．１３μｍ、ピーク不純物濃度５×１０17ｃｍ-3となるように注入することによって形成される。更に、キャリアポケット１０上の基板表面近傍に、変調トランジスタＴＭのチャネルを得るためのＮ--層８４を形成する。このＮ--層８４は、例えば、ヒ素（Ａｓ７５＋）イオンをピーク位置約０．０５μｍ、ピーク不純物濃度２×１０17ｃｍ-3となるように注入することによって形成される。
【００８９】
次に、図１０（Ｃ）に示すように、ゲート酸化膜８５上の変調トランジスタＴＭ形成領域、転送トランジスタＴＴ形成領域、ＬＯＤトランジスタＴＬ形成領域、及びクリアトランジスタＴＣ形成領域に、夫々、リングゲート６、転送ゲート１３、ＬＯＤゲート１２及びクリアゲート１４を形成する。これらのゲートは、例えば、ゲート酸化膜８５上の全面にポリシリコン膜を形成し、このポリシリコン膜に（Ｐ，３０ＫｅＶ，２ｅ１５）のイオン打ち込みを行った後、レジストマスク９７を介したパターニングにより形成する。
【００９０】
尚、ゲート酸化膜８５は、ゲート形成に先立ち、基板表面の熱酸化処理により、例えば５ｎｍの厚さの追加酸化膜が加えられている。このゲート酸化膜８５の膜厚を厚くすることにより、ゲート容量を小さくし、特に、キャリアポケット１０に蓄積される光発生電荷の検出感度、ひいては光信号の検出感度を向上させることができる。
【００９１】
＜コンタクト領域及び配線層の形成＞
次に、図１１（Ａ）に示すように、リングゲート６上、ＬＯＤゲート１２上及びクリアゲート１４上に、夫々、酸化膜を形成した後、クリアゲート１４に隣接した位置に、クリアトランジスタＴＣのチャネル領域に接続される排出コンタクト領域１５及びＯＤコンタクト領域１１を形成するために、基板表面に濃いＰ+層８３を形成する。
【００９２】
本実施の形態においては、排出コンタクト領域１５とＯＤコンタクト領域１１とは兼用されており、Ｐ+層８３の一方側にクリアトランジスタＴＣのチャネルとしての拡散層２８を構成し、他方側にＬＯＤトランジスタＴＬのチャネルとしての拡散層３０を構成する。尚、排出コンタクト領域１５とＯＤコンタクト領域１１とを、別個に設けても良い。
【００９３】
Ｐ+層８３は、レジストマスク９８を介して、例えば、ボロン（Ｂ１１＋）イオンをピーク位置約０．１μｍ、ピーク不純物濃度１×１０18ｃｍ-3となるように注入することによって形成される。次に、リングゲート６上、ＬＯＤゲート１２上、転送ゲート１３上、及びクリアゲート１４上の酸化膜を覆うように、各ゲートに夫々サイドウォールを形成する。
【００９４】
次に、図１１（Ｂ）に示すように、レジストマスク９９を介して、フォトダイオードＰＤ形成領域内の基板表面、リングゲート６と転送ゲート１３との間の基板表面及びリングゲート６とクリアゲート１４との間の基板表面に、Ｎ+層３２を形成する。このＮ+層３２は、基板表面のＰ---層にヒ素（Ａｓ７５＋）イオンをピーク位置約０．０２μｍ、ピーク不純物濃度２×１０18ｃｍ-3となるように注入を行うことで形成される。
【００９５】
次に、図１１（Ｃ）に示すように、基板表面に層間絶縁膜４１を形成し、この層間絶縁膜４１のＬＯＤゲート１２、排出及びＯＤコンタクト領域１５，１１、ソースの領域及び転送ゲート１３並びに図示しないドレイン領域８上にコンタクトホール５１を開孔する。
次に、開孔したコンタクトホール５１を介してＬＯＤゲート１２、ソースの領域及び転送ゲート１３並びにドレイン領域８にＮ++の不純物注入を行って、各ゲートコンタクト及びソース領域７並びにドレインコンタクト領域９を形成する。次に、開孔したコンタクトホール５１を介して排出及びＯＤコンタクトの形成領域にＰ++の不純物注入を行って、排出及びＯＤコンタクト領域１５，１１を形成する。
【００９６】
次に、各コンタクトホール５１に配線材料（例えば、アルミニウム）を埋め込むことにより、ＬＯＤゲート１２、排出及びＯＤコンタクト領域１５，１１、ソース領域７及び転送ゲート１３、並びにドレインコンタクト領域９と、下層配線層４５の各配線５２とを接続する。
【００９７】
更に、これらの配線５２を含む下層の配線層４５上に層間絶縁膜４２を介して上層の配線層４６を形成し、コンタクトホール５４を介して下層の配線層４５の各配線５２と接続する。更に、上層の配線層４６上に層間絶縁膜４３を介して遮光膜５６を形成し、上層の配線層４６の一部と遮光膜５６とを接続する。最後に、遮光層４７上にパッシベーション膜４４を形成する。
【００９８】
排出及びＯＤコンタクト領域１５，１１は、層間絶縁膜４１に開孔したコンタクトホール５１及び層間絶縁膜４２を開孔したコンタクトホール５４を介して遮光膜５６に接続されている。イメージセンサにとって遮光膜は必須の構成であり、この必須の構成を利用して残留電荷及び不要電荷の排出を容易にしている。
【００９９】
［実施の形態の効果］
このように本実施の形態においては、基板のＮ型ウェル２１上に蓄積ウェル４と変調用ウェル５との共通層となるＰ--層２３を形成し、このＰ--層２３に第１のマスクを用いてＰ型不純物を追加注入して変調用ウェル５となるＰ--’層２３Ａを形成した後、第２のマスクを用いて形成したアイソレーション領域２２によって蓄積ウェル４と変調用ウェル５とを分離する。
【０１００】
従って、蓄積ウェル４、変調用ウェル５、アイソレーション領域２２を形成するために別々３枚のマスクを用いることなく、２枚のマスクで済むため、マスク間のアライメントずれの影響を低減することができ、しかも、２枚目のマスクは、変調用ウェル５を第１のマスクを用いて形成されるＰ--’層２３Ａより広い領域、特に蓄積ウェル４側に広い領域で分離するように設定されているため、蓄積ウェル４と変調用ウェル５と間のアイソレーション領域２２を共通層であるＰ--層２３のみから形成することができる。
【０１０１】
これにより、アライメントずれに影響されることなく、２つのウェル領域間のアイソレーション領域を均一な不純物濃度の一定の幅に形成することができ、安定した転送特性による画像品質の安定化を図ることができる。
【図面の簡単な説明】
【０１０２】
【図１】本実施の形態に係る固体撮像装置の断面形状を示す断面図。
【図２】本実施の形態に係る固体撮像装置の１センサセルの平面形状を示す平面図。
【図３】素子の全体構造を示すブロック図。
【図４】センサセルの等価回路図。
【図５】Ｎ型ウェルの形成に係る工程図。
【図６】一般的に想定される蓄積ウェル及び変調用ウェルの形成と分離に係る工程図。
【図７】図６の各工程のマスクアライメントとアイソレーション領域の幅との関係を示す説明図。
【図８】本実施の形態に係る蓄積ウェル及び変調用ウェルの形成と分離に係る工程図。
【図９】図８の各工程のマスクアライメントとアイソレーション領域の幅との関係を示す説明図。
【図１０】アクティブ素子の形成に係る工程図。
【図１１】コンタクト領域及び配線層の形成に係る工程図。
【符号の説明】
【０１０３】
１…基板
４…蓄積ウェル
５…変調用ウェル
２１…Ｎ型ウェル（第１の拡散層）
２３…Ｐ--層（第２の拡散層）
２３Ａ…Ｐ--’層（第２の拡散層よりも不純物濃度の高い拡散層）
３６…オーバラップ領域（第２の拡散層の領域）
９３…レジストマスク（第１のマスク）
９４…レジストマスク（第２のマスク）
ＰＤ…フォトダイオード
ＴＭ…変調トランジスタ
ＴＴ…転送トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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