(57)【要約】【課題】静電放電保護トランジスタにおいて、面積の増大を伴うことなく、静電特性を高める。【解決手段】本発明の静電放電保護トランジスタでは、Ｐ型半導体基板１からなり、周囲を素子分離領域２によって囲まれた活性領域に、トランジスタ２１, ２２, ２３が設けられている。Ｐ型半導体基板１からなる活性領域の上には、ソース上シリサイド膜５Ｓ、ドレイン上シリサイド膜５Ｄが設けられている。ここで、ドレイン上シリサイド膜５Ｄはトランジスタ２１, ２２, ２３のそれぞれの境界に位置する部分には設けられておらず、トランジスタ２１, ２２, ２３ごとに分離されている。これにより、トランジスタ２１, ２２, ２３のそれぞれの間の領域が高抵抗になるため、異なるトランジスタ間に電流が流れて電流が局所的に集中するのを防止することができる。これにより、トランジスタの面積を増やすことなく、単位面積あたりの静電破壊保護能力を最大限に発揮させることができる。【選択図】図１
2005209792.tif 000002
【特許請求の範囲】
【請求項１】
活性領域を有する半導体基板と、
前記半導体基板のうち前記活性領域の側方を囲む領域に設けられた素子分離領域と、
前記活性領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記活性領域のうち前記ゲート電極の側方下に位置する領域に設けられたソース領域およびドレイン領域と、
前記ソース領域上に設けられたソース上シリサイド膜と、
前記ドレイン領域上に設けられたドレイン上シリサイド膜と、
前記ソース領域上に前記ソース上シリサイド膜を介して設けられ、ゲート幅方向に並ぶ複数のソースコンタクトと、
前記ドレイン領域上に前記ドレイン上シリサイド膜を介して設けられ、ゲート幅方向に並ぶ複数のドレインコンタクトとを備え、
前記ドレイン上シリサイド膜は、前記複数のドレインコンタクトのうちの個々の間に位置する領域のうちの少なくとも一カ所において、分離して設けられている、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記ドレイン上シリサイド膜は、前記複数のドレインコンタクトのうちの個々ごとに分離して設けられている、半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であって、
前記ソース上シリサイド膜は、前記ソース領域上の全面に設けられている、半導体装置。
【請求項４】
請求項１または２に記載の半導体装置であって、
前記複数のソースコンタクトのうちの個々の間に位置する領域のうちの少なくとも一カ所では、前記ソース上シリサイド膜が分離して設けられている、半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置であって、
前記複数のドレインコンタクトのうちの個々に挟まれる領域のうちの少なくとも１つでは、前記ドレイン領域上に保護膜が設けられていることにより、前記ドレイン上シリサイド膜が分離している、半導体装置。
【請求項６】
請求項１〜５のうちいずれか１項に記載の半導体装置であって、
前記ゲート電極はポリシリコン膜からなり、
前記ゲート電極上にはゲート上シリサイド膜が形成されている、半導体装置。
【請求項７】
活性領域を有する半導体基板と、
前記半導体基板のうち前記活性領域の側方を囲む領域に設けられた素子分離領域と、
前記活性領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記活性領域のうち前記ゲート電極の側方下に位置する領域に設けられたソース領域およびドレイン領域と、
前記ソース領域上に設けられたソース上シリサイド膜と、
前記ドレイン領域上に設けられたドレイン上シリサイド膜と、
前記ソース領域上に前記ソース上シリサイド膜を介して設けられ、ゲート幅方向に並ぶ複数のソースコンタクトと、
前記ドレイン領域上に前記ドレイン上シリサイド膜を介して設けられ、ゲート幅方向に並ぶ複数のドレインコンタクトとを備え、
前記ドレイン上シリサイド膜は、前記複数のドレインコンタクトのうちの個々の間に位置する領域のうちの少なくとも一カ所において、他の領域よりもゲート長方向の幅が狭い狭幅シリサイド膜となっている、半導体装置。
【請求項８】
請求項７に記載の半導体装置であって、
前記狭幅シリサイド膜は、前記複数のドレインコンタクトのうちの個々の間に位置する領域ごとに設けられている、半導体装置。
【請求項９】
請求項７または８に記載の半導体装置であって、
前記ドレイン領域の上のうち、前記複数のドレインコンタクトのうちの個々の間に位置する領域の少なくとも一カ所の上には、ダミーゲート絶縁膜と、前記ダミーゲート絶縁膜の上に位置するダミーゲート電極とが設けられ、
前記ダミーゲート電極と前記ゲート電極との間に位置する前記ドレイン領域上に、前記狭幅シリサイド膜が設けられている、半導体装置。
【請求項１０】
請求項７または８に記載の半導体装置であって、
前記ドレイン領域の上のうち、前記複数のドレインコンタクトのうちの個々の間に位置する領域の少なくとも一カ所の上には、保護膜が設けられ、
前記保護膜と前記ゲート電極との間に位置する前記ドレイン領域上に、前記狭幅シリサイド膜が設けられている、半導体装置。
【請求項１１】
請求項７〜１０のうちいずれか１項に記載の半導体装置であって、
前記狭幅シリサイド膜が形成されている領域のゲート長方向における前記ドレイン領域の幅は、前記ドレインコンタクトが形成されている領域のゲート長方向における前記ドレイン領域の幅と同じである、半導体装置。
【請求項１２】
請求項７〜１１のうちいずれか１項に記載の半導体装置であって、
前記ソース上シリサイド膜は、前記複数のソースコンタクトのうちの個々の間に位置する領域のうちの少なくとも一カ所において、他の領域よりもゲート長方向の幅が狭いソース側狭幅シリサイド膜となっている、半導体装置。
【請求項１３】
請求項１２に記載の半導体装置であって、
前記ソース領域の上のうち、前記複数のソースコンタクトのうちの個々の間に位置する領域の少なくとも一カ所の上には、ダミーゲート絶縁膜と、前記ダミーゲート絶縁膜の上に位置するダミーゲート電極とが設けられ、
前記ダミーゲート電極と前記ゲート電極との間に位置する前記ソース領域の上に、前記ソース側狭幅シリサイド膜が設けられている、半導体装置。
【請求項１４】
請求項１２に記載の半導体装置であって、
前記ソース領域のうち、前記複数のソースコンタクトのうちの個々の間に位置する領域の少なくとも一カ所の上には、ソース側保護膜が設けられ、
前記ソース側保護膜と前記ゲート電極との間に位置する前記ソース領域上に、前記ソース側狭幅シリサイド膜が設けられている、半導体装置。
【請求項１５】
請求項１４に記載の半導体装置であって、
前記ソース側狭幅シリサイド膜が形成されている領域のゲート長方向における前記ソース領域の幅は、前記ソースコンタクトが形成されている領域のゲート長方向における前記ソース領域の幅と同じである、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にシリサイド膜を有する静電放電保護トランジスタに関するものである。
【背景技術】
【０００２】
近年では、ＭＯＳデバイスの微細化に伴う拡散層の薄膜化によって寄生抵抗が増大するのを防止するために、シリサイド構造が多く採用されている。シリサイド構造は拡散抵抗を低下させるという性質を有するため、寄生抵抗を低下することができるが、複数の素子形成領域の上にシリサイド膜を形成すると、隣り合う素子形成領域間に電流が流れやすくなってしまう。そのため、静電放電保護トランジスタなどの急激に大電流を流す必要のある素子にシリサイド構造を適用した場合には特に、電流が一点に集中し、ひいては熱破壊が引き起こされるという問題があった。そこで、静電放電保護トランジスタを小分け（Semiconductor moats）にし、各々の静電放電保護トランジスタ間を高抵抗にして電流集中を防止することが提案されている（例えば、特許文献１参照）。
【０００３】
以下に、従来において小分けされた静電放電保護トランジスタについて、図１０および図１１を参照しながら説明する。
【０００４】
図１０は、従来においてシリサイド膜を有する静電放電保護トランジスタを示す平面図である。図１１は従来の静電放電保護トランジスタを示す断面図であり、（ａ）は図１０におけるＡ４−Ａ４線における断面を示す図、（ｂ）は図１０におけるＢ４−Ｂ４線における断面を示す図、（ｃ）は図１０におけるＣ４−Ｃ４線における断面を示す図である。
【０００５】
図１０に示すように、従来の静電放電保護トランジスタでは、トランジスタ１２１、トランジスタ１２２およびトランジスタ１２３といった複数のトランジスタがゲート電極を共通にして配置されている。
【０００６】
トランジスタ１２１〜１２３は、図１１（ａ）に示すように、シリコンからなるＰ型半導体基板１０１に設けられたトレンチ内に絶縁膜が埋め込まれたＳＴＩ構造の素子分離領域１０２と、Ｐ型半導体基板１０１の活性領域の上に設けられたシリコン酸化膜からなるゲート絶縁膜１０３と、ゲート絶縁膜１０３の上に設けられ、ドープされたポリシリコン膜からなるゲート電極１０４と、ゲート電極１０４上に形成されたゲート上シリサイド膜１０５Ｇとを有している。
【０００７】
そして、半導体基板１０１の活性領域のうちゲート電極１０４の側方下に位置する領域に形成されたＮ型低濃度拡散層１０６と、ゲート電極１０４の側面上に形成された絶縁性のサイドウォールスペーサ１０７と、半導体基板１０１の活性領域のうちサイドウォールスペーサ１０７の側方下に位置する領域に形成されたＮ型高濃度ドレイン領域１０８Ｄ（１０８Ｄ１, １０８Ｄ２, １０８Ｄ３）およびＮ型高濃度ソース領域１０８Ｓ（１０８Ｓ１, １０８Ｓ２, １０８Ｓ３）と、Ｎ型高濃度ドレイン領域１０８Ｄ上に形成されたドレイン上シリサイド膜１０５Ｄ（１０５Ｄ１, １０５Ｄ２, １０５Ｄ３）と、Ｎ型高濃度ソース領域１０８Ｓ上に形成されたソース上シリサイド膜１０５Ｓ（１０５Ｓ１, １０５Ｓ２, １０５Ｓ３）とを有している。
【０００８】
そして、半導体基板１０１の上に形成された層間絶縁膜１０９と、Ｎ型高濃度ドレイン領域１０８Ｄ上の層間絶縁膜１０９を貫通しドレイン上シリサイド膜１０５Ｄに到達するドレインコンタクト１１０Ｄ（１１０Ｄ１, １１０Ｄ２, １１０Ｄ３）と、Ｎ型高濃度ソース領域１０８Ｓ上の層間絶縁膜１０９を貫通しソース上シリサイド膜１０５Ｓに到達するソースコンタクト１１０Ｓ（１１０Ｓ１, １１０Ｓ２, １１０Ｓ３）と、層間絶縁膜１０９上にドレインコンタクト１１０Ｄおよびソースコンタクト１１０Ｓに接続するように形成されたＡｌあるいはＡｌ合金からなる金属配線１１１Ｄ，１１１Ｓと、層間絶縁膜１０９および金属配線１１１Ｄ，１１１Ｓ上に形成された層間絶縁膜１１２とを有している。
【０００９】
この構成によれば、ドレイン上シリサイド膜１０５Ｄ１、１０５Ｄ２、１０５Ｄ３およびＮ型高濃度ドレイン領域１０８Ｄ１、１０８Ｄ２、１０８Ｄ３や、ソース上シリサイド膜１０５Ｓ１、１０５Ｓ２、１０５Ｓ３およびＮ型高濃度ソース領域１０８Ｓ１、１０８Ｓ２、１０８Ｓ３は、互いに素子分離領域１０２によって分離されている。従って、静電放電保護トランジスタ全体において、局所的な電流集中が起こるのを防止することができる。
【特許文献１】米国特許４，８２５，２８０
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、前記従来の技術では、各トランジスタ１２１〜１２３を小分け（Semiconductor moats）にするため、各トランジスタ１２１〜１２３内の拡散層を互いに絶縁分離するための領域が必要となる。したがって、静電放電保護トランジスタの総面積が増加するという不具合を有する。
【００１１】
本発明の目的は、サリサイドトランジスタを具備した集積回路において、面積の増大を伴うことなく、局所的に電流が集中するのを防止することにある。
【課題を解決するための手段】
【００１２】
本発明の第１の半導体装置は、活性領域を有する半導体基板と、前記半導体基板のうち前記活性領域の側方を囲む領域に設けられた素子分離領域と、前記活性領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記活性領域のうち前記ゲート電極の側方下に位置する領域に設けられたソース領域およびドレイン領域と、前記ソース領域上に設けられたソース上シリサイド膜と、前記ドレイン領域上に設けられたドレイン上シリサイド膜と、前記ソース領域上に前記ソース上シリサイド膜を介して設けられ、ゲート幅方向に並ぶ複数のソースコンタクトと、前記ドレイン領域上に前記ドレイン上シリサイド膜を介して設けられ、ゲート幅方向に並ぶ複数のドレインコンタクトとを備え、前記ドレイン上シリサイド膜は、前記複数のドレインコンタクトのうちの個々の間に位置する領域のうちの少なくとも一カ所において、分離して設けられている。
【００１３】
これにより、ドレイン上シリサイド膜が分離している領域が高抵抗になるため、隣り合うドレインコンタクトにおいて、一方のドレインコンタクト−ソースコンタクト間の電流が他方のドレインコンタクト−ソースコンタクト間に電流が流れ込むのを防止することができる。よって、面積の増大を伴うことなく、局所的な電流集中を防止することができる。
【００１４】
前記ドレイン上シリサイド膜は、前記複数のドレインコンタクトのうちの個々ごとに分離して設けられていることが好ましい。この場合には、素子ごとにドレイン上シリサイド膜が分離して設けられるため、確実に各素子間に電流が流れるのを防止することができる。
【００１５】
前記ソース上シリサイド膜は、前記ソース領域上の全面に設けられていてもよい。
【００１６】
ただし、もちろん、前記複数のソースコンタクトのうちの個々の間に位置する領域のうちの少なくとも一カ所において、前記ソース上シリサイド膜が分離して設けられている場合には、より確実に電流集中を防止することができる。
【００１７】
ドレイン上シリサイド膜を分離する具体的な構造としては、前記複数のドレインコンタクトのうちの個々に挟まれる領域のうちの少なくとも１つにおいて、前記ドレイン領域上に保護膜を設ける構造がある。
【００１８】
なお、前記ゲート電極はポリシリコン膜からなり、前記ゲート電極上にはゲート上シリサイド膜が形成されていてもよい。
【００１９】
本発明の第２の半導体装置は、活性領域を有する半導体基板と、前記半導体基板のうち前記活性領域の側方を囲む領域に設けられた素子分離領域と、前記活性領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記活性領域のうち前記ゲート電極の側方下に位置する領域に設けられたソース領域およびドレイン領域と、前記ソース領域上に設けられたソース上シリサイド膜と、前記ドレイン領域上に設けられたドレイン上シリサイド膜と、前記ソース領域上に前記ソース上シリサイド膜を介して設けられ、ゲート幅方向に並ぶ複数のソースコンタクトと、前記ドレイン領域上に前記ドレイン上シリサイド膜を介して設けられ、ゲート幅方向に並ぶ複数のドレインコンタクトとを備え、前記ドレイン上シリサイド膜は、前記複数のドレインコンタクトのうちの個々の間に位置する領域のうちの少なくとも一カ所において、他の領域よりもゲート長方向の幅が狭い狭幅シリサイド膜となっている。
【００２０】
これにより、狭幅シリサイド膜は高抵抗になるため、異なる素子におけるドレインコンタクト−ソースコンタクト間に電流が流れるのを防止することができる。よって、面積の増大を伴うことなく、局所的な電流集中を防止することができる。
【００２１】
前記狭幅シリサイド膜は、前記複数のドレインコンタクトのうちの個々の間に位置する領域ごとに設けられていることが好ましい。この場合には、素子ごとにドレイン上シリサイド膜が分離して設けられるため、確実に各素子間に電流が流れるのを防止することができる。
【００２２】
狭幅シリサイド膜を設ける具体的な構造としては、前記ドレイン領域の上のうち、前記複数のドレインコンタクトのうちの個々の間に位置する領域の少なくとも一カ所の上に、ダミーゲート絶縁膜と、前記ダミーゲート絶縁膜の上に位置するダミーゲート電極とを設け、前記ダミーゲート電極と前記ゲート電極との間に位置する前記ドレイン領域上に、前記狭幅シリサイド膜を設ける構造がある。この場合には、ダミーゲート絶縁膜およびダミーゲート電極は、従来のような素子分離領域よりも小さな平面面積で形成することができるため、半導体装置の面積が増大するのを防止することができる。また、ゲート電極とゲート容量は互いに分離して設けられているため、ゲート容量は増大しない。
【００２３】
狭幅シリサイド膜を設ける他の具体的な構造としては、前記ドレイン領域の上のうち、前記複数のドレインコンタクトのうちの個々の間に位置する領域の少なくとも一カ所の上に保護膜を設け、前記保護膜と前記ゲート電極との間に位置する前記ドレイン領域上に、前記狭幅シリサイド膜を設ける構造がある。この場合には、隣り合う素子のドレイン領域を分離することなく、その上のドレイン上シリサイド膜を高抵抗にすることができる。よって、活性領域として機能するドレイン領域を確保することができるため、半導体の面積が増大するのを防止することができる。
【００２４】
なお、前記狭幅シリサイド膜が形成されている領域のゲート長方向における前記ドレイン領域の幅は、前記ドレインコンタクトが形成されている領域のゲート長方向における前記ドレイン領域の幅と同じであってよい。
【００２５】
また、本発明の第２の半導体装置においても、前記ソース上シリサイド膜が、前記複数のソースコンタクトのうちの個々の間に位置する領域のうちの少なくとも一カ所において、他の領域よりもゲート長方向の幅が狭いソース側狭幅シリサイド膜となっていてもよい。この場合には、より確実に電流の集中を防止することができる。
【００２６】
ソース側狭幅シリサイド膜を設ける具体的な構造としては、前記ソース領域の上のうち、前記複数のソースコンタクトのうちの個々の間に位置する領域の少なくとも一カ所の上に、ダミーゲート絶縁膜と、前記ダミーゲート絶縁膜の上に位置するダミーゲート電極とを設け、前記ダミーゲート電極と前記ゲート電極との間に位置する前記ソース領域の上に、前記ソース側狭幅シリサイド膜を設ける構造がある。
【００２７】
ソース側狭幅シリサイド膜を設ける他の具体的な構造としては、前記ソース領域のうち、前記複数のソースコンタクトのうちの個々の間に位置する領域の少なくとも一カ所の上にソース側保護膜を設け、前記ソース側保護膜と前記ゲート電極との間に位置する前記ソース領域上に、前記ソース側狭幅シリサイド膜を設ける構造がある。
【００２８】
なお、前記ソース側狭幅シリサイド膜が形成されている領域のゲート長方向における前記ソース領域の幅は、前記ソースコンタクトが形成されている領域のゲート長方向における前記ソース領域の幅と同じであってよい。
【発明の効果】
【００２９】
以上に述べてきたように、本発明によれば、ドレインコンタクトごとにドレイン上シリサイド膜を分離することにより、チャネル幅方向の抵抗値を高くして、電流集中を防止することができる。これにより、静電気に対する耐性が極めて強く、小面積な半導体装置を提供することができる。
【００３０】
また、ドレインコンタクト間のドレイン上シリサイド膜のゲート長方向の幅を狭くしてシリサイド膜を高抵抗化することによっても、電流集中を防止することができる。
【００３１】
なお、これらの構造において、ソースコンタクト間のソース上シリサイド膜を高抵抗化すると、より確実に電流集中を防止することができる。
【発明を実施するための最良の形態】
【００３２】
（第１の実施形態）
本発明の第１の実施形態に係る静電放電保護トランジスタの構造について、図１および図２を参照しながら詳細に説明する。
【００３３】
図１は、本発明の第１の実施形態に係る静電放電保護トランジスタを示す平面図である。図２は本発明の第１の実施形態に係る静電放電保護トランジスタを示す断面図であり、（ａ）は図１におけるＡ１−Ａ１線の断面を示す図、（ｂ）は図１におけるＢ１−Ｂ１線の断面を示す図、（ｃ）は図１におけるＣ１−Ｃ１線の断面を示す図である。
【００３４】
図１に示すように、本実施形態の静電放電保護トランジスタでは、トランジスタ２１、トランジスタ２２およびトランジスタ２３といった複数のトランジスタがゲート電極４を共通にして配置されている。
【００３５】
トランジスタ２１〜２３は、図２（ａ）に示すように、シリコンからなるＰ型半導体基板１に形成されたトレンチ内に絶縁膜が埋め込まれたＳＴＩ構造の素子分離領域２と、Ｐ型シリコン基板のうちの活性領域上に設けられたシリコン酸化膜からなるゲート絶縁膜３と、ゲート絶縁膜３上に設けられ、ドープされたポリシリコン膜からなるゲート電極４と、ゲート電極４上に設けられたゲート上シリサイド膜５Ｇとを有している。
【００３６】
そして、半導体基板１の活性領域のうちゲート電極４の側方下に位置する領域に形成されたＮ型低濃度拡散層６と、ゲート電極４の側面上に設けられた絶縁性のサイドウォールスペーサ７と、半導体基板１の活性領域のうちサイドウォールスペーサ７の側方下に位置する領域に設けられたＮ型高濃度ドレイン領域８ＤおよびＮ型高濃度ソース領域８Ｓと、Ｎ型高濃度ドレイン領域８Ｄ上に設けられたドレイン上シリサイド膜５Ｄ（５Ｄ１，５Ｄ２，５Ｄ３）と、Ｎ型高濃度ソース領域８Ｓ上に設けられたソース上シリサイド膜５Ｓとを有している。ゲート上シリサイド膜５Ｇ、ドレイン上シリサイド膜５Ｄおよびソース上シリサイド膜５Ｓは、コバルトシリサイド膜からなり、サリサイド技術を用いて同時に形成されたものである。
【００３７】
そして、Ｐ型半導体基板１の上に設けられた層間絶縁膜９と、Ｎ型高濃度ドレイン領域８Ｄ上の層間絶縁膜９を貫通しドレイン上シリサイド膜５Ｄに到達するドレインコンタクト１０Ｄ（１０Ｄ１，１０Ｄ２，１０Ｄ３）と、Ｎ型高濃度ソース領域８Ｓ上の層間絶縁膜９を貫通しソース上シリサイド膜５Ｓに到達するソースコンタクト１０Ｓ（１０Ｓ１，１０Ｓ２，１０Ｓ３）と、層間絶縁膜９上にドレインコンタクト１０Ｄおよびソースコンタクト１０Ｓに接続するように設けられたＡｌあるいはＡｌ合金からなる金属配線１１Ｄ，１１Ｓと、層間絶縁膜９および金属配線１１Ｄ，１１Ｓ上に設けられた層間絶縁膜１２とを有している。なお、金属配線１１Ｄ，１１Ｓを、層間絶縁膜にコンタクトホールおよび配線溝を形成した後にＣｕ膜を埋め込んで形成する、いわゆるシングルダマシン法によって形成してもよい。
【００３８】
本実施形態の１つ目の特徴は、図２（ｂ）, （ｃ）に示すように、素子分離領域２がトランジスタ２１〜２３のそれぞれの境界に位置する領域に設けられていない点にある。つまり、トランジスタ２１〜２３の活性領域は、素子分離領域２によって他の領域からは分離されているが、互いには分離されていない。
【００３９】
そして、２つ目の特徴は、図１および図２（ａ）〜（ｃ）に示すように、Ｎ型高濃度ドレイン領域８Ｄの上には、各トランジスタ２１〜２３ごとに領域１３Ｄで分離されたドレイン上シリサイド膜５Ｄ１, ５Ｄ２, ５Ｄ３が設けられ、Ｎ型高濃度ソース領域８Ｓ上には、ソース上シリサイド膜５Ｓが全面に設けられている点にある。
【００４０】
本実施形態では、Ｎ型高濃度ドレイン領域８Ｄの上ではトランジスタ２１〜２３ごとにドレイン上シリサイド膜５Ｄ１〜５Ｄ３が設けられているため、隣接するドレインの間の領域１３Ｄが高抵抗になる。そのため、例えばドレインコンタクト１０Ｄ１−ソースコンタクト１０Ｓ１間に流れる電流がドレインコンタクト１０Ｄ２−ソースコンタクト１０Ｓ２間に流れ込むといった、隣接するトランジスタ間に電流が流れるのを防止することができる。これにより、トランジスタ２１〜２３のそれぞれを素子分離領域２で分離しないため面積の増大を伴うことなく、局所的な電流集中を防止することができる。なお、ドレイン上シリサイド膜５Ｄのみをトランジスタごとに形成し、ソース上シリサイド膜５Ｓを共通にしたのは、ｎチャネル型トランジスタにおいては、ドレイン領域はソース領域よりも電界が高いため電流が集中しやすいことによる。
【００４１】
次に、本実施形態の半導体装置を製造する方法について簡単に説明する。
【００４２】
まず、公知技術を用いて、素子分離領域２、ゲート絶縁膜３、ゲート電極４およびＮ型低濃度拡散層６を形成する。その後、基板上に、サイドウォール形成用の厚さ５０ｎｍの酸化膜を形成した後、ヒ素（Ａｓ）あるいはリン（Ｐ）などのＮ型不純物をイオン注入して、Ｎ型高濃度ドレイン領域８ＤおよびＮ型高濃度ソース領域８Ｓを形成する。
【００４３】
次に、フォトリソグラフィおよびドライエッチング技術を用いて、酸化膜を選択的にエッチングして、ゲート電極４の側面上にサイドウォールスペーサ７を形成するのと同時に、Ｎ型高濃度ドレイン領域８Ｄ上の一部（領域１３Ｄ）に酸化膜からなる保護膜（図示せず）を形成する。この保護膜は、後工程で形成される隣接するドレインコンタクト間の領域に、ゲート長方向にＮ型高濃度ドレイン領域８Ｄ上を横断するように形成する。
【００４４】
次に、基板上の全面にコバルト膜を形成した後、シリサイド化するための第１の熱処理を行なうことにより、ゲート電極４上にはゲート上シリサイド膜５Ｇを形成し、Ｎ型高濃度ドレイン領域８Ｄ上にはドレイン上シリサイド膜５Ｄ（５Ｄ１，５Ｄ２，５Ｄ３）を形成し、Ｎ型高濃度ソース領域８Ｓ上にはソース上シリサイド膜５Ｓを形成する。このとき、Ｎ型高濃度ドレイン領域８Ｄにおける領域１３Ｄの上に形成されている保護膜上には、コバルトシリサイド膜が形成されないため、ドレイン上シリサイド膜５Ｄは３つのドレイン上シリサイド膜５Ｄ１，５Ｄ２，５Ｄ３に分離して形成される。
【００４５】
次に、未反応のコバルト膜を選択的に除去した後、第２の熱処理を行なってシリサイド膜５Ｇ、５Ｓ、５Ｄを安定な構造にする。そして、保護膜を除去する。
【００４６】
次に、基板上に層間絶縁膜９を形成した後、層間絶縁膜９に複数のコンタクトホールを形成し、各コンタクトホール内に導電材料を埋め込むことによりドレインコンタクト１０Ｄ１，１０Ｄ２，１０Ｄ３およびソースコンタクト１０Ｓ１，１０Ｓ２，１０Ｓ３を形成する。次に、層間絶縁膜９上に、ドレインコンタクト１０Ｄ１，１０Ｄ２，１０Ｄ３およびソースコンタクト１０Ｓ１，１０Ｓ２，１０Ｓ３に接続される金属配線１１Ｄ，１１Ｓを形成した後、層間絶縁膜１２を形成することにより本実施形態の半導体装置を得ることができる。
【００４７】
なお、領域１３Ｄにシリサイド膜を形成しないための保護膜は除去せずにそのまま残存させても良い。この場合、図１および図２（ｂ）、（ｃ）の構造において、Ｎ型高濃度ドレイン領域８Ｄ上でシリサイド膜が形成されていない領域１３Ｄには、Ｎ型高濃度ドレイン領域８Ｄと層間絶縁膜９との間に保護膜が形成された状態となる。
【００４８】
（第１の実施形態の変形例）
次に、第１の実施形態の変形例について、図３を参照しながら説明する。図３は、本発明の第１の実施形態に係る静電放電保護トランジスタの変形例を示す平面図である。図３において、図１に示す第１の実施形態の構成と同一の箇所には同一の符号を付けている。
【００４９】
この変形例では、Ｎ型高濃度ソース領域８Ｓ上のソース上シリサイド膜５Ｓが、トランジスタ２１〜２３ごとに、３つのシリサイド膜５Ｓ１，５Ｓ２，５Ｓ３に分離されている。それ以外の構造は、図１に示す構造と同様である。
【００５０】
この変形例では、ソース上シリサイド膜５Ｓ１，５Ｓ２，５Ｓ３が領域１３Ｓによって分離されていることにより、隣接するソースコンタクト１０Ｓ１，１０Ｓ２，１０Ｓ３がシリサイド膜によって電気的に接続されていない。
【００５１】
この構成によれば、第１の実施形態と同様な効果を得ることができるのに加えて、ソース上シリサイド膜５Ｓ１〜５Ｓ３が素子ごとに分離されていることから、より確実に、局所的な電界集中を防止することができる。すなわち、隣接するドレイン間の領域１３Ｄと、隣接するソース間の領域１３Ｓとが高抵抗になるため、例えばドレインコンタクト１０Ｄ１−ソースコンタクト１０Ｓ１間に流れる電流がドレインコンタクト１０Ｄ２−ソースコンタクト１０Ｓ２間に流れ込むといった、隣接するトランジスタ間に電流が流れるのを防止することができる。以上のことから、トランジスタ２１〜２３のそれぞれを素子分離領域で分離しないため面積の増大を伴うことなく、局所的な電流集中を防止することができる。
【００５２】
（第２の実施形態）
次に、本発明の第２の実施形態に係る静電放電保護トランジスタの構造について、図４および図５を参照しながら詳細に説明する。
【００５３】
図４は、本発明の第２の実施形態に係る静電放電保護トランジスタを示す平面図である。図５は本発明の第２の実施形態に係る静電放電保護トランジスタを示す断面図であり、（ａ）は図４におけるＡ２−Ａ２線の断面を示す図、（ｂ）は図４におけるＢ２−Ｂ２線の断面を示す図、（ｃ）は図４におけるＣ２−Ｃ２線の断面を示す図である。
【００５４】
図４に示すように、本実施形態の静電放電保護トランジスタでは、トランジスタ２１、トランジスタ２２およびトランジスタ２３といった複数のトランジスタがゲート電極４を共通にして配置されている。
【００５５】
トランジスタ２１〜２３は、図５（ａ）に示すように、シリコンからなるＰ型半導体基板１に形成されたトレンチ内に絶縁膜が埋め込まれたＳＴＩ構造の素子分離領域２と、Ｐ型半導体基板１のうちの活性領域上に設けられたシリコン酸化膜からなるゲート絶縁膜３と、ゲート絶縁膜３上に設けられ、ドープされたポリシリコン膜からなるゲート電極４と、ゲート電極４上に設けられたゲート上シリサイド膜５Ｇとを有している。
【００５６】
そして、半導体基板１の活性領域のうちゲート電極４の側方下に位置する領域に形成されたＮ型低濃度拡散層６と、ゲート電極４の側面上に形成された絶縁性のサイドウォールスペーサ７と、半導体基板１の活性領域のうちサイドウォールスペーサ７の側方下に位置する領域に設けられたＮ型高濃度ドレイン領域８ＤおよびＮ型高濃度ソース領域８Ｓと、Ｎ型高濃度ドレイン領域８Ｄ上に形成されたドレイン上シリサイド膜５Ｄと、Ｎ型高濃度ソース領域８Ｓ上に形成されたソース上シリサイド膜５Ｓとを有している。ゲート上シリサイド膜５Ｇ、ドレイン上シリサイド膜５Ｄおよびソース上シリサイド膜５Ｓは、コバルトシリサイド膜からなり、サリサイド技術を用いて同時にされたものである。
【００５７】
そして、Ｐ型半導体基板１の上に設けられた層間絶縁膜９と、Ｎ型高濃度ドレイン領域８Ｄ上の層間絶縁膜９を貫通しドレイン上シリサイド膜５Ｄに到達するドレインコンタクト１０Ｄ（１０Ｄ１，１０Ｄ２，１０Ｄ３）と、Ｎ型高濃度ソース領域８Ｓ上の層間絶縁膜９を貫通しソース上シリサイド膜５Ｓに到達するソースコンタクト１０Ｓ（１０Ｓ１，１０Ｓ２，１０Ｓ３）と、層間絶縁膜９上にドレインコンタクト１０Ｄおよびソースコンタクト１０Ｓに接続するように設けられたＡｌあるいはＡｌ合金からなる金属配線１１Ｄ，１１Ｓと、層間絶縁膜９および金属配線１１Ｄ，１１Ｓ上に設けられた層間絶縁膜１２とを有している。なお、金属配線１１Ｄ，１１Ｓを、層間絶縁膜にコンタクトホールおよび配線溝を形成した後にＣｕ膜を埋め込んで形成する、いわゆるシングルダマシン法によって形成してもよい。
【００５８】
本実施形態の特徴は、図４および図５（ｂ）, （ｃ）に示すように、Ｎ型高濃度ドレイン領域８Ｄのうち各ドレインコンタクト１０Ｄ１〜１０Ｄ３のそれぞれの間に位置する領域の上に、ダミーゲート絶縁膜３Ｘと、ダミーゲート絶縁膜３Ｘ上に位置し、ドープされたポリシリコン膜からなるダミーゲート電極４Ｘと、ダミーゲート電極４Ｘ上に位置するダミーゲート上シリサイド膜５ＧＸと、ダミーゲート電極４Ｘの側面上に位置するダミーサイドウォールスペーサ７Ｘとが設けられている点である。ダミーゲート絶縁膜３Ｘ、ダミーゲート電極４Ｘ、ダミーゲート上シリサイド膜５ＧＸおよびダミーサイドウォールスペーサ７Ｘは、対応するゲート絶縁膜３、ゲート電極４、ゲート上シリサイド膜５Ｇおよびサイドウォールスペーサ７と同一材料を用いて同時に形成されたものである。
【００５９】
一方、Ｎ型高濃度ソース領域８Ｓの上は、図４、図５（ａ）および図５（ｂ）に示すように、全面にソース上シリサイド膜５Ｓが形成されており、Ｎ型高濃度ソース領域８Ｓの上に形成される複数のソースコンタクト１０Ｓ１，１０Ｓ２，１０Ｓ３の間は、低抵抗なソース上シリサイド膜５Ｓによって互いに電気的に接続された構成になっている。
【００６０】
ダミーゲート電極４Ｘは、ゲート電極４とは分離して配置されている。ダミーゲート電極４Ｘが設けられることにより、ダミーゲート電極４Ｘとゲート電極４との間におけるドレイン上シリサイド膜５ＤＸの幅は、ドレイン上シリサイド膜５Ｄの他の領域よりも狭くなる。シリサイド膜の幅が狭くなるとシート抵抗値が上昇するため、このドレイン上シリサイド膜５ＤＸは低抵抗層として働かなくなる。例えば、コバルトシリサイド膜を形成した場合には、ドレイン上シリサイド膜５ＤＸのゲート長方向の幅が０．１μｍ以下の細線幅となる場合に、シート抵抗値が顕著に増大する。
【００６１】
以上のことから、ドレインコンタクト１０Ｄ１とドレインコンタクト１０Ｄ２との間、および、ドレインコンタクト１０Ｄ２とドレインコンタクト１０Ｄ３との間の領域は、高抵抗なドレイン上シリサイド膜５ＤＸによって接続された構成になるため、例えばドレインコンタクト１０Ｄ１−ソースコンタクト１０Ｓ１間に流れる電流がドレインコンタクト１０Ｄ２−ソースコンタクト１０Ｓ２間に流れ込むなどの、隣接するトランジスタ間に電流が流れるのを防止することができる。以上のことから、局所的な電流集中を防止することができる。なお、背景技術の欄で述べたような素子分離よりも本実施形態のようなダミーゲート電極４Ｘの方が小さな平面面積で形成することができるため、半導体装置の面積が増大するのを防止することができる。また、本実施形態では、ゲート電極４とダミーゲート電極４Ｘとを分離しているために、ゲート容量が増大しないという利点もある。
【００６２】
なお、ゲート電極４およびダミーゲート電極４Ｘの側面上にはサイドウォールスペーサ７, ７Ｘが設けられるため、ゲート電極４とダミーゲート電極４Ｘとの間隔をサイドウォールスペーサ７, ７Ｘの幅の２倍より大きくしておくことにより、ゲート電極４とダミーゲート電極４Ｘとの間にシリサイド膜を形成することができる。
【００６３】
次に、本実施形態の半導体装置を製造する方法について簡単に説明する。
【００６４】
まず、半導体基板１の一部を除去して絶縁膜で埋めることにより素子分離領域２を形成する。その後、半導体基板１の活性領域上に、ゲート絶縁膜３およびゲート電極４を形成するのと同時に、ドレイン形成領域上に、ダミーゲート絶縁膜３Ｘおよびダミーゲート電極４Ｘを形成する。このとき、ダミーゲート絶縁膜３Ｘおよびダミーゲート電極４Ｘは、後に形成する各ドレインコンタクト１０Ｄ１〜１０Ｄ３（図４に示す）のそれぞれの間に位置する領域の上に、ゲート電極４から離間させて形成する。その後、ゲート電極４およびダミーゲート電極４ＸをマスクにしてＮ型不純物のイオン注入を行い、Ｎ型低濃度拡散層６を形成する。
【００６５】
続いて、基板上に、サイドウォール形成用の厚さ５０ｎｍの酸化膜を形成した後、酸化膜をドライエッチングして、ゲート電極４およびダミーゲート電極４Ｘの側面上にサイドウォールスペーサ７, ７Ｘを形成する。その後、ゲート電極４、ダミーゲート電極４Ｘおよびサイドウォールスペーサ７, ７ＸをマスクにしてＮ型不純物をイオン注入し、Ｎ型高濃度ドレイン領域８ＤおよびＮ型高濃度ソース領域８Ｓを形成する。
【００６６】
その後、基板上の全面にコバルト膜を形成した後、シリサイド化するための第１の熱処理を行なうことにより、ゲート電極４上にはゲート上シリサイド膜５Ｇを形成し、ダミーゲート電極４Ｘ上にはダミーゲート上シリサイド膜５ＧＸを形成し、Ｎ型高濃度ドレイン領域８Ｄ上にはドレイン上シリサイド膜５Ｄを形成し、Ｎ型高濃度ソース領域８Ｓ上にはソース上シリサイド膜５Ｓを形成する。
【００６７】
このとき、Ｎ型高濃度ドレイン領域８Ｄのうちダミーゲート電極４Ｘとゲート電極４との間に位置する領域では、他の部分よりもゲート長方向の幅が狭く、高抵抗なドレイン上シリサイド膜５ＤＸが形成される。その後、未反応のコバルト膜を選択的に除去した後、第２の熱処理を行なって各シリサイド膜５Ｇ, ５ＧＸ, ５Ｓ, ５Ｄを安定な構造にする。その後、基板上に層間絶縁膜９を形成し、層間絶縁膜９に複数のコンタクトホールを形成し、各コンタクトホール内に導電材料を埋め込むことにより、ドレインコンタクト１０Ｄ１，１０Ｄ２，１０Ｄ３およびソースコンタクト１０Ｓ１，１０Ｓ２，１０Ｓ３（図４に示す）を形成する。その後、層間絶縁膜９上に、ドレインコンタクト１０Ｄ１，１０Ｄ２，１０Ｄ３およびソースコンタクト１０Ｓ１，１０Ｓ２，１０Ｓ３に接続される金属配線１１Ｄ，１１Ｓを形成した後、層間絶縁膜１２を形成することにより本発明の半導体装置を得ることができる。
【００６８】
（第２の実施形態の変形例）
次に、第２の実施形態の変形例について、図６を参照しながら説明する。図６は、本発明の第２の実施形態に係る静電放電保護トランジスタの変形例を示す平面図である。図６において、図４に示す第２の実施形態の構成と同一の箇所には同一の符号を付けている。
【００６９】
この変形例では、Ｎ型高濃度ソース領域８Ｓ上にも、ダミーゲート絶縁膜（図示せず）、ダミーゲート電極（図示せず）、ダミーゲート上シリサイド膜５ＧＸおよびダミーサイドウォールスペーサ７Ｘが設けられている。すなわち、Ｎ型高濃度ソース領域８Ｓ上のうち各ソースコンタクト１０Ｓ１〜１０Ｓ３の間に位置する領域には、ダミーゲート絶縁膜と、ダミーゲート絶縁膜上に形成されたダミーゲート電極と、ダミーゲート電極上に形成されたダミーゲート上シリサイド膜５ＧＸと、ダミーゲート電極の側面上に形成されたダミーサイドウォールスペーサ７Ｘとが形成されており、Ｎ型高濃度ソース領域８Ｓ上のうちダミーゲート電極４Ｘとゲート電極４との間に位置する部分には、他の領域よりもゲート長方向の幅が狭いソース上シリサイド膜５ＳＸが形成されている。それ以外の構造は、図４に示す構造と同様である。
【００７０】
この構成によれば、第２の実施形態と同様な効果を得ることができるのに加えて、各トランジスタ２１〜２３の間に、幅が狭く高抵抗なソース上シリサイド膜５ＳＸが設けられていることから、より確実に、局所的な電界集中を防止することができる。すなわち、隣接するドレイン間の領域と隣接するソース間の領域とが高抵抗になるため、例えばドレインコンタクト１０Ｄ１−ソースコンタクト１０Ｓ１間に流れる電流がドレインコンタクト１０Ｄ２−ソースコンタクト１０Ｓ２間に流れ込むといった、隣接するトランジスタ間に電流が流れるのを防止することができる。以上のことから、トランジスタ２１〜２３のそれぞれを素子分離領域で分離しないため面積の増大を伴うことなく、局所的な電流集中を防止することができる。
【００７１】
（第３の実施形態）
次に、本発明の第３の実施形態に係る静電放電保護トランジスタの構造について、図７および図８を参照しながら説明する。
【００７２】
図７は、本発明の第３の実施形態に係る静電放電保護トランジスタを示す平面図である。図８は本発明の第３の実施形態に係る静電放電保護トランジスタを示す断面図であり、（ａ）は図７におけるＡ３−Ａ３線の断面を示す図、（ｂ）は図７におけるＢ３−Ｂ３線の断面を示す図、（ｃ）は図７におけるＣ３−Ｃ３線の断面を示す図である。
【００７３】
図７に示すように、本実施形態の静電放電保護トランジスタでは、トランジスタ２１、トランジスタ２２およびトランジスタ２３といった複数のトランジスタがゲート電極４を共通にして配置されている。
【００７４】
トランジスタ２１〜２３は、図８（ａ）に示すように、シリコンからなるＰ型半導体基板１に形成されたトレンチ内に絶縁膜が埋め込まれたＳＴＩ構造の素子分離領域２と、Ｐ型半導体基板１のうちの活性領域上に設けられたシリコン酸化膜からなるゲート絶縁膜３と、ゲート絶縁膜３上に設けられ、ドープされたポリシリコン膜からなるゲート電極４と、ゲート電極４上に設けられたゲート上シリサイド膜５Ｇとを有している。
【００７５】
そして、半導体基板１の活性領域のうちゲート電極４の側方下に位置する領域に形成されたＮ型低濃度拡散層６と、ゲート電極４の側面上に形成された絶縁性のサイドウォールスペーサ７と、半導体基板１の活性領域のうちサイドウォールスペーサ７の側方下に位置する領域に設けられたＮ型高濃度ドレイン領域１４ＤおよびＮ型高濃度ソース領域１４Ｓと、Ｎ型高濃度ドレイン領域１４Ｄ上に形成されたドレイン上シリサイド膜５Ｄと、Ｎ型高濃度ソース領域１４Ｓ上に形成されたソース上シリサイド膜５Ｓとを有している。ゲート上シリサイド膜５Ｇ、ドレイン上シリサイド膜５Ｄおよびソース上シリサイド膜５Ｓは、コバルトシリサイド膜からなり、サリサイド技術を用いて同時にされたものである。
【００７６】
そして、Ｐ型半導体基板１の上に設けられた層間絶縁膜９と、Ｎ型高濃度ドレイン領域１４Ｄ上の層間絶縁膜９を貫通しドレイン上シリサイド膜５Ｄに到達するドレインコンタクト１０Ｄ（１０Ｄ１，１０Ｄ２，１０Ｄ３）と、Ｎ型高濃度ソース領域１４Ｓ上の層間絶縁膜９を貫通しソース上シリサイド膜５Ｓに到達するソースコンタクト１０Ｓ（１０Ｓ１，１０Ｓ２，１０Ｓ３）と、層間絶縁膜９上にドレインコンタクト１０Ｄおよびソースコンタクト１０Ｓに接続するように設けられたＡｌあるいはＡｌ合金からなる金属配線１１Ｄ，１１Ｓと、層間絶縁膜９および金属配線１１Ｄ，１１Ｓ上に設けられた層間絶縁膜１２とを有している。なお、金属配線１１Ｄ，１１Ｓを、層間絶縁膜にコンタクトホールおよび配線溝を形成した後にＣｕ膜を埋め込んで形成する、いわゆるシングルダマシン法によって形成してもよい。
【００７７】
本実施形態の１つ目の特徴は、図８（ｂ）, （ｃ）に示すように、素子分離領域２がトランジスタ２１〜２３のそれぞれの境界に位置する領域に設けられていない点にある。つまり、トランジスタ２１〜２３の活性領域は、素子分離領域２によって他の領域からは分離されているが、互いには分離されていない。
【００７８】
そして、２つ目の特徴は、図７および図８（ｂ）に示すように、Ｎ型高濃度ドレイン領域１４Ｄのうち各ドレインコンタクト１０Ｄ１〜１０Ｄ３のそれぞれの間に位置する領域の一部に、シリサイド膜が形成されていない領域１３Ｄが設けられており、Ｎ型高濃度ソース領域１４Ｓ上には、ソース上シリサイド膜５Ｓが全面に設けられている点にある。
【００７９】
本実施形態では、ドレイン上シリサイド膜５Ｄのうち各ドレインコンタクト１０Ｄ１〜１０Ｄ３のそれぞれの間に位置するドレイン上シリサイド膜５ＤＸは、他の領域よりもゲート長方向に狭くなっている。シリサイド膜の幅が狭くなるとシート抵抗値が上昇するため、このドレイン上シリサイド膜５ＤＸは低抵抗層として働かなくなる。以上のことから、ドレインコンタクト１０Ｄ１とドレインコンタクト１０Ｄ２との間、および、ドレインコンタクト１０Ｄ２とドレインコンタクト１０Ｄ３との間は、高抵抗なドレイン上シリサイド膜５ＤＸによって接続された構成になるため、例えばドレインコンタクト１０Ｄ１−ソースコンタクト１０Ｓ１間に流れる電流がドレインコンタクト１０Ｄ２−ソースコンタクト１０Ｓ２間に流れ込むといった、隣接するトランジスタ間に電流が流れるのを防止することができる。これにより、トランジスタ２１〜２３のそれぞれを素子分離領域２で分離しないため面積の増大を伴うことなく、局所的な電流集中を防止することができる。なお、Ｎ型高濃度ドレイン領域１４Ｄのみにシリサイド膜の幅が狭いドレイン上シリサイド膜５ＤＸを形成し、Ｎ型高濃度ソース領域１４Ｓ上には全面ソース上シリサイド膜５Ｓを形成したのは、ｎチャネル型トランジスタにおいては、ドレイン領域はソース領域よりも電界が高いため電流が集中しやすいことによる。
【００８０】
次に、本実施形態の半導体装置を製造する方法について簡単に説明する。
【００８１】
まず、公知技術を用いて、素子分離領域２、ゲート絶縁膜３、ゲート電極４およびＮ型低濃度拡散層６を形成する。その後、基板上に、サイドウォール形成用の厚さ５０ｎｍの酸化膜を形成した後、ヒ素（Ａｓ）あるいはリン（Ｐ）などのＮ型不純物をイオン注入して、Ｎ型高濃度ドレイン領域１４ＤおよびＮ型高濃度ソース領域１４Ｓを形成する。
【００８２】
次に、フォトリソグラフィおよびドライエッチング技術を用いて、酸化膜を選択的にエッチングして、ゲート電極４の側面上にサイドウォールスペーサ７を形成するのと同時に、後工程で形成される隣接するドレインコンタクト間のＮ型高濃度ドレイン領域１４Ｄ上の一部（領域１３Ｄ）に酸化膜からなる保護膜（図示せず）を形成する。本実施形態では、ゲート電極４の側面上に形成されるサイドウォールスペーサ７と離間するように保護膜を形成している。
【００８３】
次に、基板上の全面にコバルト膜を形成した後、シリサイド化するための第１の熱処理を行なうことにより、ゲート電極４上にはゲート上シリサイド膜５Ｇを形成し、Ｎ型高濃度ドレイン領域１４Ｄ上にはドレイン上シリサイド膜５Ｄを形成し、Ｎ型高濃度ソース領域１４Ｓ上にはソース上シリサイド膜５Ｓを形成する。このとき、領域１３Ｄの上に形成されている保護膜上にはコバルトシリサイド膜が形成されないため、Ｎ型高濃度ドレイン領域１４Ｄのうち領域１３Ｄとゲート電極４との間に位置する領域では、他の部分よりもゲート長方向の幅が狭く、高抵抗なドレイン上シリサイド膜５ＤＸが形成される。
【００８４】
次に、未反応のコバルト膜を選択的に除去した後、第２の熱処理を行なってシリサイド膜５Ｇ、５Ｓ、５Ｄを安定な構造にする。そして、保護膜を除去する。
【００８５】
次に、基板上に層間絶縁膜９を形成した後、層間絶縁膜９に複数のコンタクトホールを形成し、各コンタクトホール内に導電材料を埋め込むことによりドレインコンタクト１０Ｄ１，１０Ｄ２，１０Ｄ３およびソースコンタクト１０Ｓ１，１０Ｓ２，１０Ｓ３を形成する。次に、層間絶縁膜９上に、ドレインコンタクト１０Ｄ１，１０Ｄ２，１０Ｄ３およびソースコンタクト１０Ｓ１，１０Ｓ２，１０Ｓ３に接続される金属配線１１Ｄ，１１Ｓを形成した後、層間絶縁膜１２を形成することにより本実施形態の半導体装置を得ることができる。
【００８６】
なお、領域１３Ｄにシリサイド膜を形成しないための保護膜は除去せずにそのまま残存させても良い。この場合、図７および図８（ｂ）、（ｃ）の構造において、Ｎ型高濃度ドレイン領域１４Ｄ上でシリサイド膜が形成されていない領域１３Ｄには、Ｎ型高濃度ドレイン領域１４Ｄと層間絶縁膜９との間に保護膜が形成された状態となる。
【００８７】
（第３の実施形態の変形例）
次に、第３の実施形態の変形例について、図９を参照しながら説明する。図９は、本発明の第３の実施形態に係る静電放電保護トランジスタの変形例を示す平面図である。図９において、図７に示す第３の実施形態の構成と同一の箇所には、同一の符号を付けている。
【００８８】
この変形例では、Ｎ型高濃度ソース領域１４Ｓのうち各ソースコンタクト１０Ｓ１〜１０Ｓ３のそれぞれの間に位置する領域の一部に、シリサイド膜が形成されていない領域１３Ｓが設けられており、Ｎ型高濃度ソース領域１４Ｓ上のうちシリサイド膜が形成されていない領域１３Ｓとゲート電極４の側面上に形成されたサイドウォールスペーサ７との間に位置する部分には、他の領域よりもゲート長方向の幅が狭いソース上シリサイド膜５ＳＸが形成されている。それ以外の構造は、図７に示す構造と同様である。
【００８９】
この構成によれば、第３の実施形態と同様な効果を得ることができるのに加えて、各トランジスタ２１〜２３の間に、幅が狭く高抵抗なソース上シリサイド膜５ＳＸが設けられていることから、より確実に、局所的な電界集中を防止することができる。すなわち、隣接するドレイン間の領域と隣接するソース間の領域とが高抵抗になるため、例えばドレインコンタクト１０Ｄ１−ソースコンタクト１０Ｓ１間に流れる電流がドレインコンタクト１０Ｄ２−ソースコンタクト１０Ｓ２間に流れ込むといった、隣接するトランジスタ間に電流が流れるのを防止することができる。以上のことから、トランジスタ２１〜２３のそれぞれを素子分離領域で分離しないため面積の増大を伴うことなく、局所的な電流集中を防止することができる。
【００９０】
なお、以上の実施形態および変形例では、ｎチャネル型トランジスタについて説明したが、本発明はｐチャネル型トランジスタにも適用することができる。その場合にも、面積の増大を伴うことなく、局所的な電流集中を防止することができる。
【産業上の利用可能性】
【００９１】
本発明の半導体装置では、面積が増大することなく、大電流を流すことができる点で、静電放電保護トランジスタに用いた場合の産業上の利用可能性は高い。
【図面の簡単な説明】
【００９２】
【図１】本発明の第１の実施形態に係る静電放電保護トランジスタを示す平面図である。
【図２】本発明の第１の実施形態に係る静電放電保護トランジスタを示す断面図であり、（ａ）は図１におけるＡ１−Ａ１線の断面を示す図、（ｂ）は図１におけるＢ１−Ｂ１線の断面を示す図、（ｃ）は図１におけるＣ１−Ｃ１線の断面を示す図である。
【図３】本発明の第１の実施形態に係る静電放電保護トランジスタの変形例を示す平面図である。
【図４】本発明の第２の実施形態に係る静電放電保護トランジスタを示す平面図である。
【図５】本発明の第２の実施形態に係る静電放電保護トランジスタを示す断面図であり、（ａ）は図４におけるＡ２−Ａ２線の断面を示す図、（ｂ）は図４におけるＢ２−Ｂ２線の断面を示す図、（ｃ）は図４におけるＣ２−Ｃ２線の断面を示す図である。
【図６】本発明の第２の実施形態に係る静電放電保護トランジスタの変形例を示す平面図である。
【図７】本発明の第３の実施形態に係る静電放電保護トランジスタを示す平面図である。
【図８】本発明の第３の実施形態に係る静電放電保護トランジスタを示す断面図であり、（ａ）は図７におけるＡ３−Ａ３線の断面を示す図、（ｂ）は図７におけるＢ３−Ｂ３線の断面を示す図、（ｃ）は図７におけるＣ３−Ｃ３線の断面を示す図である。
【図９】本発明の第３の実施形態に係る静電放電保護トランジスタの変形例を示す平面図である。
【図１０】従来においてシリサイド膜を有する静電放電保護トランジスタを示す平面図である。
【図１１】従来の静電放電保護トランジスタを示す断面図であり、（ａ）は図１０におけるＡ４−Ａ４線における断面を示す図、（ｂ）は図１０におけるＢ４−Ｂ４線における断面を示す図、（ｃ）は図１０におけるＣ４−Ｃ４線における断面を示す図である。
【符号の説明】
【００９３】
１              Ｐ型半導体基板 
２              素子分離領域 
３              ゲート絶縁膜 
３Ｘ            ダミーゲート絶縁膜 
４             ゲート電極 
４Ｘ            ダミーゲート電極 
５Ｄ            シリサイド 
５Ｄ ,５ＤＸ      ドレイン上シリサイド膜 
５ＧＸ           ダミーゲート上シリサイド膜 
５Ｓ ,５ＳＸ      ソース上シリサイド膜 
６              Ｎ型低濃度拡散層 
７              サイドウォールスペーサ 
７Ｘ             ダミーサイドウォールスペーサ 
８Ｄ             Ｎ型高濃度ドレイン領域 
８Ｓ             Ｎ型高濃度ソース領域 
９              層間絶縁膜 
１０Ｄ             ドレインコンタクト 
１０Ｓ             ソースコンタクト 
１１Ｄ ,１１Ｓ       金属配線 
１２              層間絶縁膜 
１３Ｄ ,１３Ｓ      領域 
１４Ｄ             Ｎ型高濃度ドレイン領域 
１４Ｓ             Ｎ型高濃度ソース領域 
２１〜２３        トランジスタ 
【図１】
2005209792.tif 000003
【図２】
2005209792.tif 000004
【図３】
2005209792.tif 000005
【図４】
2005209792.tif 000006
【図５】
2005209792.tif 000007
【図６】
2005209792.tif 000008
【図７】
2005209792.tif 000009
【図８】
2005209792.tif 000010
【図９】
2005209792.tif 000011
【図１０】
2005209792.tif 000012
【図１１】
2005209792.tif 000013