(57)【要約】【課題】チャネル部の厚みをＮ型エピタキシャル層厚およびＰ型トップゲート拡散層の拡散深さで決定する従来の接合型電界効果トランジスタでは、Ｎ型エピタキシャル層厚のウェハ内、ウェハ間バラツキによりチャネル部厚みが変化しトランジスタ特性のバラツキが大きく、問題となっている。本発明は特性バラツキの少ない接合型電界効果トランジスタを提供することを目的とする。【解決手段】一導電型半導体層に逆導電型のトレンチ領域を形成することにより、ＩＤＳＳやＶＰ等の特性をウェハ間、ウェハ面内で均一かつ高精度に制御することができる。【選択図】図１
2005101284.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体基板と、前記一導電型半導体基板上に設けられた一導電型半導体層と、前記一導電型半導体層に設けられた逆導電型のトレンチ領域と、前記一導電型半導体層と前記トレンチ領域界面に形成された逆導電型拡散層と、前記一導電型半導体層の領域表面に形成されたソース拡散層とからなることを特徴とする接合型電界効果トランジスタ。
【請求項２】
一導電型半導体基板上に一導電型半導体層を成長させる工程と、前記一導電型半導体層に逆導電型のトレンチ領域を形成する工程と、前記一導電型半導体層と前記トレンチ領域界面に形成された逆導電型拡散層を形成する工程と、前記一導電型拡散層表面にソース拡散層を形成する工程とを備えた接合型電界効果トランジスタの製造方法。
【請求項３】
前記逆導電型拡散層が、トレンチ構造により形成されることを特徴としている請求項２記載の接合型電界効果トランジスタの製造方法。
【請求項４】
前記一導電型半導体層が前記逆導電型トレンチ領域に挟まれる形で形成されるチャネル領域が、ウェハ表面から裏面に向かって形成される、縦型構造を特徴としている請求項２乃至３記載の接合型電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はチャネル部の厚みが精密に制御された接合型電界効果トランジスタおよびその製造方法に関するものである。
【背景技術】
【０００２】
以下、従来の接合型電界効果トランジスタおよびその製造方法について説明する。
【０００３】
図３は従来のエピタキシャル層をチャネルとして使用するＮチャネル型の接合型電界効果トランジスタの模式図で、図３（ａ）は平面図、図３（ｂ）はＸ−Ｘ断面図である。
【０００４】
Ｐ+型半導体基板１の上に、Ｐ型エピタキシャル層２、Ｎ型エピタキシャル層３が順に積層されており、Ｐ型トップゲート拡散層４、Ｎ+型ソース拡散層５、Ｎ+型ドレイン拡散層６がＮ型エピタキシャル層３内に形成されている。Ｐ型トップゲート拡散層４の底面とＰ型エピタキシャル層２との間に挟まれたＮ型エピタキシャル層３の領域がチャネル部７となる。また、各接合型電界効果トランジスタ間はＰ型分離拡散層８により分離されている。
【０００５】
図４は従来の接合型電界効果トランジスタの製造工程説明図である。
【０００６】
まず、図４（ａ）のように、抵抗率０．０１Ω・ｃｍ程度のＰ+型半導体基板１に抵抗率１〜２Ω・ｃｍのＰ型エピタキシャル層２を形成し、さらに抵抗率１〜２Ω・ｃｍで厚みが２〜３μｍのＮ型エピタキシャル層３を形成し、Ｎ型エピタキシャル層３を貫通するＰ型分離拡散層８を形成する。次に、図４（ｂ）に示すように、トップゲートとしてイオン注入法及び熱処理によりＮ型エピタキシャル層３表面から１μｍ程度の深さに達するＰ型トップゲート拡散層４を選択的に形成する。このＰ型トップゲート拡散層４の形成にあたっては、Ｎ+型ドレイン拡散層６からＮ+型ソース拡散層５に流れる電流値をモニターし、例えば１０５０℃での熱処理時間を変化させることにより、主としてＰ型トップゲート拡散層４の拡散深さを制御し、このＰ型トップゲート拡散層４とＰ型エピタキシャル層２との間に挟まれた薄いＮ型エピタキシャル層３からなるチャネル部７の厚みを所望の厚みに形成する。この後、図４（ｃ）に示すように、Ｎ+型ソース拡散層５、Ｎ+型ドレイン拡散層６を形成する。このように、Ｐ型トップゲート拡散層４の拡散深さを制御し、ゲート・ソース間短絡時の電圧・電流特性である飽和ドレイン電流ＩＤＳＳや、接合型電界効果トランジスタのピンチオフ電圧ＶＰを所望の値にすることが製造段階における重要な要素となっている。
【０００７】
このように、従来の接合型電界効果トランジスタを製造するに際しては、通常予め製造ロットの中の数枚を抜き取って、何回か熱処理時間を変えて熱処理することによってＰ型トップゲート拡散深さを試行的に変化させ、最適熱処理時間を求めるという手法が採用されている。しかしながら、この手法でも個々のウェハが有するＮ型エピタキシャル層３の不純物濃度、厚みに関してウェハ間、ウェハ面内でバラツキがあるため、接合型電界効果トランジスタのチャネル部７の厚みが所望の設定範囲に収まらない。また、ウェハが受ける熱量が拡散炉内の位置で微妙に異なっているのでＰ型トップゲート拡散層４の深さが均一ではなく、Ｐ型トップゲート拡散層４直下の薄いエピタキシャル層からなるチャネル部７の厚みがウェハ間、ウェハ面内で不均一となり、ゲート・ソース短絡時の飽和ドレイン電流ＩＤＳＳや、接合型電界効果トランジスタのピンチオフ電圧ＶＰにバラツキが生じ、ウェハ間、ウェハ面内で均一な特性が得られないという問題があった。
【０００８】
そこで、Ｎ型エピタキシャル層３を成長させる時に、その厚みバラツキの少ない枚葉型のエピタキシャル装置を用いたり、ウェハの熱処理時にウェハの枚数を制限してフラットボートに載せて熱処理することも行われている。これらの技術は、チャネル部７の厚みを均一にすることにおいて一応の効果を奏している（例えば特許文献１参照）。
【特許文献１】特開２０００−１３８２３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、エピタキシャルウェハを得るためにバラツキの少ない枚葉型のエピタキシャル装置を用いたり、ウェハの熱処理時にウェハの枚数を制限してフラットボートに載せて熱処理する製造方法を用いると、処理能力が大幅に低下して製造コストの増大を招くとともに接合型電界効果トランジスタに要求される特性の高精度化によりバラツキの許容範囲は狭くなり、許容範囲に収まる特性を有する接合型電界効果トランジスタを得ることが困難であるという問題があった。
【００１０】
本発明は、前記問題に鑑み、接合型電界効果トランジスタのＩＤＳＳや、ＶＰの制御を容易にすることができる接合型電界効果トランジスタおよびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
この目的を達成するために、本発明の接合型電界効果トランジスタは、一導電型半導体基板と、前記一導電型半導体基板上に設けられた一導電型半導体層と、前記一導電型半導体層に設けられた逆導電型のトレンチ領域と、前記一導電型半導体層と前記トレンチ領域界面に形成された逆導電型拡散層と、前記一導電型半導体層の領域表面に形成された一導電型ソース拡散層とから構成されている。
【００１２】
また、本発明による接合型電界効果トランジスタの製造方法は、一導電型半導体基板上に一導電型半導体層を成長させる工程と、前記一導電型半導体層に逆導電型のトレンチ領域を形成する工程と、前記一導電型半導体層と前記トレンチ領域界面に形成された逆導電型拡散層を形成する工程と、前記一導電型半導体層表面に一導電型ソース拡散層を形成する工程とを備えたことを特徴としている。
【発明の効果】
【００１３】
本発明の接合型電界効果トランジスタの製造方法によれば、チャネル部の厚みをトレンチ構造の幅により決定することで、Ｎ型エピタキシャル層の厚みに依存してばらついた従来の接合型電界効果トランジスタのＩＤＳＳやＶＰ等の特性をウェハ間、ウェハ面内で均一かつ高精度に制御することができる。
【発明を実施するための最良の形態】
【００１４】
（実施の形態１）
以下、本発明の一実施形態について図面を参照しながら説明する。図１は本発明の接合型電界効果トランジスタの模式図で、図１（ａ）は平面図、図１（ｂ）はＹ−Ｙ断面図である。Ｎ+型半導体基板９の上にＮ型エピタキシャル層１０が形成されており、Ｎ型エピタキシャル層１０にトレンチ構造のＰ+型層１２が形成されている。さらに、Ｎ型エピタキシャル層１０とトレンチ構造のＰ+型層１２との界面に形成されたＰ型拡散層１３、Ｎ+型ソース拡散層１４がＮ型エピタキシャル層１０表面に形成されている。Ｐ型拡散層１３に挟まれたＮ型エピタキシャル層１０の領域がチャネル部１５となる。以上述べた本発明の接合型電界効果トランジスタによれば、トレンチ領域の間隔を高精度に制御することで、接合型電界効果トランジスタのＩＤＳＳや、ＶＰの制御を容易にすることができる。
【００１５】
次に、本発明の接合型電界効果トランジスタの製造方法について説明する。
【００１６】
図２は本発明の接合型電界効果トランジスタの製造工程説明図である。まず、図２（ａ）に示すように、抵抗率０．０１Ω・ｃｍ程度のＮ+型半導体基板９に抵抗率０．５〜１０Ω・ｃｍで厚みが１〜３μｍのＮ型エピタキシャル層１０を形成する。次に、素子分離領域としてイオン注入法及び熱処理によりＮ型エピタキシャル層１０表面から３〜５μｍ程度の深さに達するＰ型分離拡散層１１を選択的に形成する。
【００１７】
次に、図２（ｂ）に示すように、Ｎ型エピタキシャル層１０表面から２〜３μｍ程度の深さに達するトレンチ構造を選択的に形成し、トレンチ領域をＰ+型にド−プしたポリシリコンにより埋め戻しＰ+型層１２とし、表面の平坦化処理の後、熱処理によりＰ型拡散層１３を形成する。
【００１８】
この後、図２（ｃ）に示すようにＮ型エピタキシャル層表面にイオン注入法及び熱処理によりＮ+型ソース拡散層１４を形成する。
【００１９】
以上に述べた本発明の接合型電界効果トランジスタの製造方法によれば、チャネル部１５の厚みはトレンチ構造の間隔により決定されるため、エピタキシャル層の厚みに左右されることなく、ウェハ間、ウェハ面内で高精度に形成することができる。なお、上記説明はＮチャネル型の接合型電界効果トランジスタのものであるが、本発明の製造方法はＰチャネル型の接合型電界効果トランジスタに適用することも可能である。
【産業上の利用可能性】
【００２０】
本発明の接合型電界効果トランジスタは、チャネル部の厚みをトレンチ構造の幅により決定することで、ウェハ間、ウェハ面内でＩＤＳＳやＶＰ等の特性を均一かつ高精度に制御するのに有用である。
【図面の簡単な説明】
【００２１】
【図１】（ａ）は本発明の接合型電界効果トランジスタの平面図、（ｂ）はその断面図
【図２】本発明の接合型電界効果トランジスタの製造工程説明図
【図３】（ａ）は従来の接合型電界効果トランジスタの平面図、（ｂ）はその断面図
【図４】従来の接合型電界効果トランジスタの製造工程説明図
【符号の説明】
【００２２】
１  Ｐ+型半導体基板
２  Ｐ型エピタキシャル層
３  Ｎ型エピタキシャル層
４  Ｐ型トップゲート拡散層
５  Ｎ+型ソース拡散層
６  Ｎ+型ドレイン拡散層
７  チャネル部
８  Ｐ型分離拡散層
９  Ｎ+型半導体基板
１０  Ｎ型エピタキシャル層
１１  Ｐ型分離拡散層
１２  Ｐ+型層
１３  Ｐ型拡散層
１４  Ｎ+型ソース拡散層
１５  チャネル部
【図１】
2005101284.tif 000003
【図２】
2005101284.tif 000004
【図３】
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【図４】
2005101284.tif 000006