(57)【要約】【課題】  Ａ／Ｄ変換装置での消費電力を必要ビット数に応じて抑制して、電池寿命を向上させる。【解決手段】  変調されて送信されるフレームフォーマットを受信して復調する復調方式に適用するフレームフォーマットに応じて必要ビット数が異なるＡ／Ｄ変換装置において、夫々異なる参照電圧が入力され、入力された参照電圧と受信信号とを比較する所定数の比較器ＣＰ１〜ＣＰ７と、該比較器から出力される比較出力をデコードしてデジタルデータに変換するデコーダＤＣと、フレームフォーマットに基づいて処理ビット数を検出するビット数検出回路６と、該ビット数検出回路６で検出したビット数に応じて必要数以外の比較器の作動を停止させ作動停止制御回路７とを備えている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
変調されて送信されるフレームフォーマットを受信して復調する復調方式に適用するフレームフォーマットに応じて必要ビット数が異なるＡ／Ｄ変換装置において、
夫々異なる参照電圧が入力され、入力された参照電圧と受信信号とを比較する所定数の比較器と、該比較器から出力される比較出力をデコードしてデジタルデータに変換するデコード手段と、前記フレームフォーマットに基づいて処理ビット数を検出するビット数検出手段と、該ビット数検出手段で検出したビット数に応じて必要数以外の比較器の作動を停止させる作動停止手段とを備えていることを特徴とするＡ／Ｄ変換装置。
【請求項２】
前記ビット数検出手段は、前記フレームフォーマットに含まれる変調モードを指定するシグナル部を復号し、復号した変調モードに対応するＡ／Ｄ変換時の必要ビット数を選択するように構成されていることを特徴とする請求項１に記載のＡ／Ｄ変換装置。
【請求項３】
前記作動停止手段は、作動停止する比較器が存在する場合に、稼働状態の比較器に対する参照電圧を調整する参照電圧調整回路を備えていることを特徴とする請求項１又は２に記載のＡ／Ｄ変換装置。
【請求項４】
変調されて送信されるフレームフォーマットを受信して復調する復調方式に適用するフレームフォーマットに応じて必要ビット数が異なるＡ／Ｄ変換方法において、
夫々異なる参照電圧が入力され、入力された参照電圧と受信信号とを比較する所定数の比較器と、該比較器から出力される比較出力をデコードしてデジタルデータに変換するデコード手段とを備え、フレームフォーマットに基づいて処理ビット数を検出する工程と、該工程で検出したビット数に応じて必要数以外の比較器の作動を停止させる工程とを備えていることを特徴とするＡ／Ｄ変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線ＬＡＮ等に使用する変調されて送信されるフレームフォーマットを受信して復調する復調方式に適用する必要ビット数が異なるＡ／Ｄ変換装置及びＡ／Ｄ変換方法に関する。
【背景技術】
【０００２】
従来の復調装置としては、例えば、ＱＰＳＫ拡散受信信号を直交検波して同相成分及び直交成分に変換し、これら同相成分及び直交成分をＡ／Ｄ変換器でデジタル信号に変換してから逆拡散部に供給し、この逆拡散部で、拡散通信のレートに応じて、信号線の内の不要なビット線をＬｏｗレベルに固定して、逆拡散変調されたデジタル信号の信号線のビット幅を拡張するビット拡張手段を備えたマルチレート拡散通信装置が提案されている（例えば、特許文献１参照）。
【特許文献１】特開平１２−１５１４６２号公報（第１頁、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、最近、無線ＬＡＮでは５ＧＨｚ帯の周波数を使用して例えばＩＥＥＥ８０２．１１ａで多数のサブキャリアを使うＯＦＤＭ変調を用いて複数の伝送速度を実現するフレームフォーマットが採用されている。このフレームフォーマットでは、ＯＦＤＭ変調の個々のサブキャリアがＢＰＳＫ、ＱＰＳＫ、１６ＱＡＭ、６４−ＱＡＭの変調を行うようにしている。このような通信方式を採用する場合に、上記特許文献１に記載された従来例が有効となるが、この従来例には、ビット拡張手段で信号線のビット幅を拡張するようにしたことは開示されているが、Ａ／Ｄ変換器内での信号処理については何ら言及されておらず、このＡ／Ｄ変換器での消費電力が大きいことにより、電池駆動する場合に、電池寿命が短いという未解決の課題がある。
【０００４】
そこで、本発明は、上記従来例の未解決の課題に着目してなされたものであり、Ａ／Ｄ変換装置での消費電力を必要ビット数に応じて抑制して、電池寿命を向上させることができるＡ／Ｄ変換装置及びＡ／Ｄ変換方法を提供することを目的としている。
【課題を解決するための手段】
【０００５】
第１の技術手段は、変調されて送信されるフレームフォーマットを受信して復調する復調方式に適用するフレームフォーマットに応じて必要ビット数が異なるＡ／Ｄ変換装置において、夫々異なる参照電圧が入力され、入力された参照電圧と受信信号とを比較する所定数の比較器と、該比較器から出力される比較出力をデコードしてデジタルデータに変換するデコード手段と、前記フレームフォーマットに基づいて処理ビット数を検出するビット数検出手段と、該ビット数検出手段で検出したビット数に応じて必要数以外の比較器の作動を停止させる作動停止手段とを備えていることを特徴としている。
【０００６】
この第１の技術手段では、受信したフレームフォーマットからビット数検出手段で、例えば変調モードを検出することにより、Ａ／Ｄ変換時に必要とするビット数を検出し、検出されたビット数に基づいて作動停止手段で、必要数以外の比較器の作動を停止させることにより、消費電力の大きい比較器を停止させることにより、消費電力を大幅に低減することができる。しかも、フレームフォーマットのビット数を表す情報がＢＰＳＫ変調され、他の情報がＢＰＳＫ、ＱＰＳＫ、１６ＱＡＭ、６４ＱＡＭ変調されている場合には、Ａ／Ｄ変換装置をＢＰＳＫに対応する少ないビット数で待機すればよいので、待機電力を大幅に削減することができる。
【０００７】
また、第２の技術手段は、上記第１の技術手段において、前記ビット数検出手段は、前記フレームフォーマットに含まれる変調モードを指定するシグナル部を復号し、復号した変調モードに対応するＡ／Ｄ変換時の必要ビット数を選択するように構成されていることを特徴としている。
この第２の技術手段では、ビット数検出手段で、フレームフォーマットの超モードを規定するレート部を復号することにより、変調モードを検出し、検出した変調モードに対応するＡ／Ｄ変換時の必要ビット数を選択するので、変調モードに対応したビット数となる比較器数を正確に選択することができる。
【０００８】
さらに、第３の技術手段は、上記第１又は第２の技術手段において、前記作動停止手段は、作動停止する比較器が存在する場合に、稼働状態の比較器に対する参照電圧を調整する参照電圧調整回路を備えていることを特徴としている。
この第３の技術手段によれば、作動停止手段で、所定数の比較器を作動停止させたときに、残った稼働状態の比較器に対する参照電圧を調整することにより、少ないビット数でのビット精度を向上させることができる。
【０００９】
さらにまた、第４の技術手段は、変調されて送信されるフレームフォーマットを受信して復調する復調方式に適用するフレームフォーマットに応じて必要ビット数が異なるＡ／Ｄ変換方法において、夫々異なる参照電圧が入力され、入力された参照電圧と受信信号とを比較する所定数の比較器と、該比較器から出力される比較出力をデコードしてデジタルデータに変換するデコード手段とを備え、フレームフォーマットに基づいて処理ビット数を検出する工程と、該工程で検出したビット数に応じて必要数以外の比較器の作動を停止させる工程とを備えていることを特徴としている。
【００１０】
この第４の技術手段では、受信したフレームフォーマットから、例えば変調モードを検出することにより、Ａ／Ｄ変換時に必要とするビット数を検出し、検出されたビット数に基づいて、必要数以外の比較器の作動を停止させることにより、消費電力の大きい比較器を停止させることにより、消費電力を大幅に低減することができる。しかも、フレームフォーマットのビット数を表す情報がＢＰＳＫ変調され、他の情報がＢＰＳＫ、ＱＰＳＫ、１６ＱＡＭ、６４ＱＡＭ変調されている場合には、Ａ／Ｄ変換時にＢＰＳＫに対応する少ないビット数で待機すればよいので、待機電力を大幅に削減することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態を図面に基づいて説明する。
図１は本発明の第１の実施形態を示すブロック図であって、図中、１は図示しない送信側から送信される所定フレームフォーマットのＯＦＤＭ変調信号を受信する受信アンテナであって、この受信アンテナ１で受信した変調信号が周波数変換回路２に供給されて、この周波数変換回路２でベースバンド信号に変換される。
【００１２】
この周波数変換回路２で変換されたベースバンド信号は、フラッシュ型のＡ／Ｄ変換装置３に供給されてデジタル信号に変換され、このＡ／Ｄ変換装置３から出力されるデジタル化ベースバンド信号がＯＦＤＭ復調回路４に供給されて復調され、復調されたデータが信号処理回路５に供給されて信号処理される。
ここで、フラッシュ型のＡ／Ｄ変換装置３は、図２に示すように構成されている。ここでは、説明を簡単にするために、３ビットのＡ／Ｄ変換器として表されているが、実際には、１０ビットのＡ／Ｄ変換器として構成される。このＡ／Ｄ変換装置３は、一方の入力側に入力端子ｔｉに入力される周波数変換回路２から出力されるベースバンド信号が入力され、他方の入力側に参照電圧が入力される必要ビット数をｎとしたとき２n −１＝７個の比較器ＣＰ１〜ＣＰ７と、これら比較器ＣＰ１〜ＣＰ７に対して異なる参照電圧を供給する参照電圧供給回路ＲＶと、各比較器ＣＰ１〜ＣＰ７から出力される比較出力が入力され、これら比較信号をデコードして３ビットのデジタルデータ出力するデコード手段としてのデコーダＤＣと、作動電圧端子ｔｃから各比較器ＣＰ１〜ＣＰ７に供給する作動電圧をオンオフ制御する例えばＣＭＯＳスイッチで構成されるスイッチング素子ＳＷ１〜ＳＷ７とを備えている。
【００１３】
そして、参照電圧供給回路ＲＶは、正の参照電圧Ｖｒが入力される入力端子ｔｒｐと、負の参照電圧−Ｖｒが入力される入力端子ｔｒｎとの間に同一抵抗値の７つの抵抗Ｒ１〜Ｒ７が直列に接続された構成を有し、入力端子ｔｒｎと抵抗Ｒ１との接続点が比較器ＣＰ１の参照入力端子に接続されて−Ｖｒの参照電圧を供給し、抵抗Ｒ１及びＲ２の接続点が比較器ＣＰ２の参照入力端子に接続されて−５Ｖｒ／７の参照電圧を供給し、抵抗Ｒ２及びＲ３の接続点が比較器ＣＰ３の参照入力端子に接続されて−３Ｖｒ／７の参照電圧を供給し、抵抗Ｒ３及びＲ４の接続点が比較器ＣＰ４の参照入力端子に接続されて−Ｖｒ／７の参照電圧を供給し、抵抗Ｒ４及びＲ５の接続点が比較器ＣＰ５の参照入力端子に接続されてＶｒ／７の参照電圧を供給し、抵抗Ｒ５及びＲ６の接続点が比較器ＣＰ６の参照入力端子に接続されて３Ｖｒ／７の参照電圧を供給し、抵抗Ｒ６及びＲ７の接続点が比較器ＣＰ７の参照電力入力端子に供給されて５Ｖｒ／７の参照電圧を供給する。
【００１４】
また、各スイッチング素子ＳＷ１〜ＳＷ７は後述する作動停止制御回路から入力される停止制御信号に基づいてオンオフ制御される。
信号処理回路５は、受信したフレームフォーマットのレート部に含まれている変調モードを解析し、解析した変調モードに基づいてＡ／Ｄ変換時の必要ビット数を選択するビット数検出手段としてのビット数検出部６と、このビット数検出部６で検出したビット数に応じてＡ／Ｄ変換装置３のＡ／Ｄ変換に必要な比較器以外の比較器を停止させる停止制御信号ＳＳを形成し、これをＡ／Ｄ変換装置３のスイッチング素子ＳＷ１〜ＳＷ７に出力する作動停止回路７とを備えている。
【００１５】
次に、上記第１の実施形態の動作を説明する。
今、図示しない送信側から送信されるフレームフォーマットが、図３に示すように、ＩＥＥＥ８０２．１１ａに規定されているショートプリアンブル部及びロングプリアンブル部を有する同期を取るための１２シンボル分のプリアンブル部１１と、データ部の変調モード、長さ等を規定するＢＰＳＫ変調される１シンボル分のシグナル部１２と、シグナル部１２で規定されたＢＰＳＫ、ＱＰＳＫ、１６ＱＡＭ、６４ＱＡＭから選択された１つの変調モードで変調される可変長シンボルのデータ部１３とで構成されているものとする。このとき、ＢＰＳＫ変調モードである場合には、Ａ／Ｄ変換装置３で必要とする必要ビット数が７ビット、ＱＰＳＫ変調モードであるときには必要ビット数が８ビット、１６ＱＡＭ変調モードであるときには必要ビット数が９ビット、６４ＱＡＭ変調モードであるときには必要ビット数が１０ビットであるとすると、実際にはＡ／Ｄ変換装置３の必要ビット数をｎ＝１０ビットに設定しておき、必要な比較器数は２n -1個即ち２10-1＝１０２３個に設定され、６４ＱＡＭ変調モードであるときには１０２３個の比較器の全てを使用し、１６ＱＡＭ変調モードでは、その半分の２9-1＝５１１個の比較器を使用し、ＱＰＳＫ変調モードではさらに半分の２8-1＝２５５個の比較器を使用し、ＢＰＳＫ変調モードではさらに半分の２7-1＝１２７個の比較器を使用することになる。
【００１６】
これら全ての比較器について説明するために説明が複雑となるため、簡易的に、図２に示すように、Ａ／Ｄ変換装置３を３ビットの構成し、例えばＱＰＳＫ変調モードであるときに必要ビット数が３ビットとし、ＢＰＳＫ変調モードであるときに必要ビット数が２ビットであると仮定して、以下説明する。
先ず、フレームフォーマットを受信アンテナ１で受信すると、先ず、周波数変換回路２でベースバンド信号に変換され、このベースバンド信号がＡ／Ｄ変換装置３でデジタル信号に変換されて、復調回路４で復調されて復調データが信号処理回路５に供給される。
【００１７】
このとき、受信するフレームフォーマットが図３に示すように、最初のヘッダに相当するシグナル部１２がＢＰＳＫ変調されているので、受信待機状態では、信号処理回路５の作動停止回路７では、ＢＰＳＫモードに対応する必要ビット数を２ビットに設定する作動停止信号をＡ／Ｄ変換装置３に出力する。このときの作動停止信号は、奇数番号の比較器ＣＰ１，ＣＰ３，ＣＰ５，ＣＰ７についてはオフ信号を、偶数番号の比較器ＣＰ２，ＣＰ４，ＣＰ６についてはオン信号を出力することにより、Ａ／Ｄ変換装置３を図４に示すように、偶数番号の比較器ＣＰ２，ＣＰ４，ＣＰ６についてのみ作動電力を供給し、残りの奇数番号の比較器ＣＰ１，ＣＰ３，ＣＰ５，ＣＰ７には作動電力を供給することなく停止状態とする。
【００１８】
したがって、この状態で、入力端子に入力されるベースバンド信号の電圧レベルに応じて比較器ＣＰ１〜ＣＰ７から下記表１に示す出力信号が出力されると共に、デコーダＤＣの出力も下記表１となり、２ビットのデジタル出力が得られる。
【００１９】
【表１】
2005109963.tif 000003
【００２０】
この表１で、Ｘは不定又は低消費側に固定されていることを表す。
このＡ／Ｄ変換装置３から出力されるデジタル出力が復調回路４に供給されることにより、ＢＰＳＫ復調されて、復調データが信号処理回路５に供給される。この信号処理回路では、復調データに基づいてフレームフォーマットのシグナル部１２のデータを解析して、データ部１３の変調モードを検出する。このとき、変調モードがＢＰＳＫ変調モードより一つビット数が多いＱＰＳＫ変調モードであるときには、データ部１３の先頭がＡ／Ｄ変換装置３に入力されるタイミングで、作動停止制御回路７から全ての比較器ＣＰ１〜ＣＰ７を作動状態とするスイッチング素子ＳＷ１〜ＳＷ７をオン状態とする停止制御信号ＳＳが出力される。このため、Ａ／Ｄ変換装置３の比較器ＣＰ１〜ＣＰ７が作動状態となる。
【００２１】
したがって、この状態で、入力端子に入力されるベースバンド信号の電圧レベルに応じて比較器ＣＰ１〜ＣＰ７から下記表２に示す出力信号が出力されると共に、デコーダＤＣの出力も下記表２となり、３ビットのデジタル出力が得られる。
【００２２】
【表２】
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【００２３】
このように、必要ビット数ｎが既知であれば、必要ビット数に応じてＡ／Ｄ変換装置３を構成する比較器を必要数２n−１だけ稼働状態とし、残りの比較器を作動停止状態とすることにより、Ａ／Ｄ変換装置３での消費電力を大幅に低減することができる。
特に、前述したように、実際のＢＰＳＫ変調モード、ＱＰＳＫ変調モード、１６ＱＡＭ変調モード及び６４ＱＡＭ変調モードで夫々必要ビット数が７、８、９及び１０である場合には、使用する比較器の数が２10-1＝１０２３個、２9-1＝５１１個、２8-1＝２５５個及び２7-1＝１２７個となるので、消費電力の低減幅も大きくなり、電池寿命を大幅に増加させることができる。特に、図３に示すフレームフォーマットの場合には、変調モードが規定されているシグナル部１２がＢＰＳＫ変調モードで送信されていることにより、復調装置としてはＢＰＳＫ変調モードで待機すればよいことになり、１２７個の比較器みを稼働状態とすればよく、残りの８９６個の比較器を作動電源の供給を停止する作動停止状態とすることができるので、待機状態での消費電力を大幅に削減することができる。
【００２４】
次に、本発明の第２の実施形態を図５について説明する。
この第２の実施形態では、必要ビット数を少なくして比較器の必要数を減少させる場合に、ビット精度を向上させるようにしたものである。
すなわち、第２の実施形態では、Ａ／Ｄ変換装置３を、図５に示すように、信号処理回路５の作動停止制御回路７で、３ビットから２ビットに減少させるときに、必要な３つの比較器として比較器ＣＰ１〜ＣＰ３を稼働状態として、残りの比較器ＣＰ４〜ＣＰ７を作動停止状態に制御するように構成すると共に、参照電圧供給回路ＲＶを、前述した第１の実施形態における図２の構成において、抵抗Ｒ３及びＲ４間に抵抗Ｒ３に可動接点を、抵抗Ｒ４側に常閉接点を接続した切換スイッチＳＷＡを介装すると共に、入力端子ｔｒｐと抵抗Ｒ７との間に、入力端子ｔｒｐに可動接点を抵抗Ｒ７側に常閉接点を夫々接続した切換スイッチＳＷＢを介装し、両切換スイッチＳＷＡ及びＳＷＢの常開接点同士を接続すると共に、両切換スイッチＳＷＡ及びＳＷＢを作動停止制御回路７で３ビット選択時に可動接点を常閉接点側に、２ビット選択時に可動接点を常開接点側に切換えるように構成したことを除いては前述した図２と同様の構成を有し、図２との対応部分には同一符号を付し、その詳細説明はこれを省略する。
【００２５】
この第２の実施形態では、必要ビット数が３ビットであるときには、作動停止制御回路７で、各スイッチング素子ＳＷ１〜ＳＷ７をオン状態とする停止制御信号ＳＳが出力されると共に、切換スイッチＳＷＡ及びＳＷＢの可動接点を常閉接点側に切換える切換信号を出力することにより、Ａ／Ｄ変換装置３では、図５に示すように、参照電圧供給回路ＲＶの入力端子ｔｒｐと抵抗Ｒ７とが切換スイッチＳＷＢを介して接続され、抵抗Ｒ３と抵抗Ｒ４とが切換スイッチＳＷＡを介して接続される状態となり、前述した第１の実施形態と同様の参照電圧を発生して、これら参照電圧を各比較器ＣＰ１〜ＣＰ７に供給するので、第１の実施形態と同様に３ビットのデジタルデータを出力することができる。
【００２６】
これに対して、必要ビット数が２ビットであるときには、作動停止制御回路７で、図６に示すように、スイッチング素子ＳＷ１〜ＳＷ３がオン状態に、スイッチング素子ＳＷ４〜ＳＷ７がオフ状態に夫々制御する停止制御信号ＳＳが出力されると共に、切換スイッチＳＷＡ及びＳＷＢの可動接点が常開接点側に切換制御されるので、比較器ＣＰ１〜ＣＰ３のみが稼働状態となると共に、参照電圧供給回路ＲＶで、入力端子ｔｒｐに入力される参照電圧Ｖｒが直接抵抗Ｒ３に供給されることになる。
【００２７】
このため、入力端子ｔｒｎ及び抵抗Ｒ１間の−Ｖｒの参照電圧が比較器ＣＰ１の参照電圧入力端子に、抵抗Ｒ１及びＲ２間の−Ｖｒ／３の参照電圧が比較器ＣＰ２の参照電圧入力端子に、抵抗Ｒ２及びＲ３間のＶｒ／３の参照電圧が比較器ＣＰ３の参照電圧入力端子に夫々供給されることになり、比較器の必要数に応じて正確に分割された参照電圧が各比較器ＣＰ１〜ＣＰ３に供給される。このため、各比較器ＣＰ１〜ＣＰ３での判断基準が正確となることにより、ビット精度を向上させることができる。
【００２８】
なお、前述したようにＢＰＳＫ、ＱＰＳＫ、１６ＱＡＭ及び６４ＱＡＭでＡ／Ｄ変換時の必要ビット数が７ビット、８ビット、９ビット及び１０ビットである場合には、図７に示すように、切換スイッチＳＷＢを常閉接点ｔｃと３つの常開接点ｔｏ１〜ｔｏ３を有する構成とし、常閉接点を参照電圧供給回路ＲＶを構成する２10−１＝１０２３個の抵抗のうち第１０２３番目の抵抗に接続すると共に、第１２７番目と第１２８番目の抵抗間に切換スイッチＳＷＡと同様の切換スイッチＳＷＣを、第２５５番目と第２５６番目の抵抗間に切換スイッチＳＷＡと同様の切換スイッチＳＷＤを、第５１１番目と第５１２番目の抵抗間に切換スイッチＳＷＡと同様の切換スイッチＳＷＥを夫々介装し、各切換スイッチＳＷＣ、ＳＷＤ及びＳＷＥの常開接点を切換スイッチＳＷＢの常開接点ｔｏ１、ｔｏ２及びｔｏ３に接続した構成とする。
【００２９】
そして、切換スイッチＳＷＢで常閉接点ｔｃを選択したときに、残りの切換スイッチＳＷＣ〜ＳＷＥを常閉接点側とし、切換スイッチＳＷＢで第１番目の常開接点ｔｏ１を選択したときに切換スイッチＳＷＣを常開接点側に切換え、切換スイッチＳＷＢで第２番目の常開接点ｔｏ２を選択したときに切換スイッチＳＷＤを常開接点側に切換え、切換スイッチＳＷＢで第２番目の常開接点ｔｏ２を選択したときに切換スイッチＳＷＤを常開接点側に切換え、切換スイッチＳＷＢで第３番目の常開接点ｔｏ３を選択したときに切換スイッチＳＷＥを常開接点側に切換えることにより、必要ビット数に応じた正確な参照電圧を設定することができ、ビット精度を向上させることができる。
【００３０】
なお、上記第１及び第２の実施形態においては、ＩＥＥＥ８０２．１１ａに規定されるフレームフォーマットを受信する場合について説明したが、これに限定されるものではなく、ＩＥＥＥ８０２．１１ｂやＩＥＥＥ８０２．１１ｇに規定されるフレームフォーマットを受信する場合も本発明を適用することできる。
また、上記第１及び第２の実施形態においては、変調モードによってＡ／Ｄ変換装置３での必要ビット数が異なる場合について説明したが、これに限定されるものではなく、伝送速度等の伝送方式の変化に応じて必要ビット数が異なる場合に本発明を適用することができる。
【図面の簡単な説明】
【００３１】
【図１】本発明を復調装置に適用した場合の第１の実施形態を示すブロック図である。
【図２】図１のＡ／Ｄ変換装置の具体的構成を示す必要ビット数が３ビットである場合のブロック図である。
【図３】フレームフォーマットの一例を示す図である。
【図４】図１のＡ／Ｄ変換装置の必要ビット数が２ビットである場合のブロック図である。
【図５】本発明の第２の実施形態を示すＡ／Ｄ変換装置の具体的構成を示す必要ビット数が３ビットである場合のブロック図である。
【図６】第２の実施形態における必要ビット数が２ビットである場合のブロック図である。
【図７】実際の必要ビット数が１０ビットである場合のＡ／Ｄ変換装置のブロック図である。
【符号の説明】
【００３２】
１…受信アンテナ、２…周波数変換回路、３…Ａ／Ｄ変換装置、４…ＯＦＤＭ復調回路、５…信号処理回路、６…ビット数検出回路、７…作動停止制御回路、ＣＰ１〜ＣＰ７…比較器、ＳＷ１〜ＳＷ７…スイッチング素子、ＲＶ…参照電圧供給回路、ＳＷＡ，ＳＷＢ…切換スイッチ、ＣＰ１〜ＣＰ１０２３…比較器、ＳＷＣ〜ＳＷＥ…切換スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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