(57)【要約】      （修正有）【課題】高速動作可能なＣＡＭセルの提供。【解決手段】ビットラインと反転ビットラインとを備えるビットライン対、第１メモリセル、第２メモリセル、マッチライン、第１比較部、第２比較部、第１連結手段、第２連結手段を備えるＣＡＭセルが開示される。第１比較部は、マッチラインと第１保存部とに連結され、サーチラインを通じて入力されるサーチデータと第１保存部に保存されるデータとに応答して、マッチラインを所定の第１電圧に連結するかまたは遮断する。第２比較部は、マッチラインと第２保存部とに連結され、反転サーチラインを通じて入力されるサーチデータと第２保存部に保存されるデータとに応答して、マッチラインを第１電圧に連結するかまたは遮断する。これにより、ＣＡＭセルの比較動作とデータの読取り及び書込み動作とを分離させてＣＡＭセルの動作速度を改善させ、サーチデータによってマッチラインの電圧レベルが揺らぐ問題を解決する。【選択図】図２
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【特許請求の範囲】
【請求項１】
ビットライン及び反転ビットラインからなるビットライン対と、
データを保存する第１保存部と、前記ビットライン対と前記第１保存部とを連結し、前記ビットライン対を通じて入力される前記データを前記第１保存部に伝達する第１連結手段とを含む第１メモリセルと、
データを保存する第２保存部と、前記ビットライン対と前記第２保存部とを連結し、前記ビットライン対を通じて入力される前記データを前記第２保存部に伝達する第２連結手段とを含む第２メモリセルと、
マッチラインと、
前記マッチラインと前記第１保存部とに連結され、サーチラインを通じて入力されるサーチデータと前記第１保存部に保存される前記データとに応答して、前記マッチラインを第１電圧に連結するか、または遮断する第１比較部と、
前記マッチラインと前記第２保存部とに連結され、反転サーチラインを通じて入力される前記サーチデータと前記第２保存部に保存される前記データとに応答して、前記マッチラインを前記第１電圧に連結するか、または遮断する第２比較部と、
を備えることを特徴とする検索機能付きメモリ（ＣＡＭ）セル。
【請求項２】
前記第１保存部は、
ラッチを形成する第１インバータ及び第２インバータを含むことを特徴とする請求項１に記載のＣＡＭセル。
【請求項３】
前記第１比較部は、前記マッチラインと前記第１電圧との間に直列に連結される第１及び第２スイッチング素子を含み、
前記第１スイッチング素子は、前記第１保存部に連結される第１制御入力端子を有し、前記第２スイッチング素子は、前記サーチラインに連結される第２制御入力端子を有することを特徴とする請求項１に記載のＣＡＭセル。
【請求項４】
前記第２比較部は、前記マッチラインと前記第１電圧との間に直列に連結される第３及び第４スイッチング素子を含み、
前記第３スイッチング素子は、前記第２保存部に連結される第３制御入力端子を有し、前記第４スイッチング素子は、前記反転サーチラインに連結される第４制御入力を有することを特徴とする請求項１に記載のＣＡＭセル。
【請求項５】
前記第１連結手段及び前記第２連結手段はそれぞれ、
第１及び第２ワードラインに連結されることを特徴とする請求項１に記載のＣＡＭセル。
【請求項６】
データを伝送するビットライン及び反転ビットラインからなるビットライン対と、
第１及び第２ワードラインと、
マッチラインと、
サーチデータを伝送するサーチライン及び反転サーチラインからなるサーチライン対と、
前記第１及び第２ワードラインと前記ビットライン対とにそれぞれ連結され、前記第１及び第２ワードラインが活性化されれば、前記ビットライン対を通じて伝送される前記データを保存する第１及び第２メモリセルと、
前記第１及び第２メモリセル、前記サーチライン対及び前記マッチラインに連結され、前記第１及び第２メモリセルに保存された前記データと、前記サーチライン対を通じて伝送されるサーチデータとに応答して、前記マッチラインを第１電圧に連結するか、または遮断する第１及び第２比較部と、
を備えることを特徴とするＣＡＭセル。
【請求項７】
前記第１及び第２比較部は、
前記ビットラインを通じて伝送されるデータと、前記サーチラインを通じて伝送される前記サーチデータとが互いに一致すれば、前記マッチラインを前記第１電圧から遮断させることを特徴とする請求項６に記載のＣＡＭセル。
【請求項８】
前記第１及び第２比較部は、
前記ビットラインを通じて伝送されるデータと、前記サーチラインを通じて伝送される前記サーチデータとが互いに不一致であれば、前記マッチラインを前記第１電圧に連結することを特徴とする請求項６に記載のＣＡＭセル。
【請求項９】
前記第１メモリセルは、
前記データを保存する第１保存部と、前記第１ワードラインに連結されて前記ビットライン対を通じて入力される前記データを前記第１保存部に印加する第１連結手段と、を含み、
前記第２メモリセルは、
前記データを保存する第２保存部と、前記第２ワードラインに連結されて前記ビットライン対を通じて入力される前記データを前記第２保存部に印加する第２連結手段と、を含むことを特徴とする請求項６に記載のＣＡＭセル。
【請求項１０】
前記第１保存部は、
ラッチを形成する第１インバータ及び第２インバータを含み、
前記第２保存部は、
ラッチを形成する第３インバータ及び第４インバータを含むことを特徴とする請求項９に記載のＣＡＭセル。
【請求項１１】
前記第１比較部は、前記マッチラインと前記第１電圧との間に直列に連結される第１及び第２スイッチング素子を含み、
前記第１スイッチング素子は、前記第１保存部に連結される制御入力端子を有し、前記第２スイッチング素子は、前記サーチラインに連結される制御入力端子を有することを特徴とする請求項６に記載のＣＡＭセル。
【請求項１２】
前記第２比較部は、前記マッチラインと前記第１電圧との間に直列に連結される第３及び第４スイッチング素子を含み、
前記第３スイッチング素子は、前記第２保存部に連結される制御入力端子を有し、前記第４スイッチング素子は、前記反転サーチラインに連結される制御入力端子を有することを特徴とする請求項６に記載のＣＡＭセル。
【請求項１３】
カラム方向のＮ個のビットライン対及びロー方向のＭ個のアドレスライン対と、
前記Ｎ個のビットライン対のそれぞれ及び前記Ｍ個のアドレスライン対のそれぞれに連結されるＮｘＭ個のメモリ素子と、を備え、
前記それぞれのメモリ素子は、
前記カラム方向のビットライン対から印加されるデータを前記メモリ素子へ伝送するビットライン及び反転ビットラインからなるビットライン対と、
前記それぞれのアドレスライン対に連結される第１及び第２ワードラインと、
マッチラインと、
サーチデータを伝送するサーチライン及び反転サーチラインからなるサーチライン対と、
前記第１及び第２ワードラインと前記ビットライン対とにそれぞれ連結され、前記第１及び第２ワードラインが活性化されれば、前記ビットライン対を通じて伝送される前記データを保存する第１及び第２メモリセルと、
前記第１及び第２メモリセル、前記サーチライン対及び前記マッチラインに連結され、前記第１及び第２メモリセルに保存された前記データと、前記サーチライン対を通じて伝送されるサーチデータとに応答して、前記マッチラインを所定の第１電圧に連結するか、または遮断する第１及び第２比較部と、
を備えることを特徴とするメモリアレイ。
【請求項１４】
前記第１及び第２比較部は、
前記ビットラインを通じて伝送されるデータと、前記サーチラインを通じて伝送される前記サーチデータとが互いに一致すれば、前記マッチラインを前記第１電圧から遮断することを特徴とする請求項１３に記載のメモリアレイ。
【請求項１５】
前記第１及び第２比較部は、
前記ビットラインを通じて伝送されるデータと、前記サーチラインを通じて伝送される前記サーチデータとが互いに不一致であれば、前記マッチラインを前記第１電圧に連結することを特徴とする請求項１３に記載のメモリアレイ。
【請求項１６】
前記第１メモリセルは、
前記データを保存する第１保存部と、前記第１ワードラインに連結されて前記ビットライン対を通じて入力される前記データを前記第１保存部に伝達する第１連結手段と、を含み、
前記第２メモリセルは、
前記データを保存する第２保存部と、前記第２ワードラインに連結されて前記ビットライン対を通じて入力される前記データを前記第２保存部に伝達する第２連結手段と、を含むことを特徴とする請求項１３に記載のメモリアレイ。
【請求項１７】
前記第１保存部は、
ラッチを形成する第１インバータ及び第２インバータを含み、
前記第２保存部は、
ラッチを形成する第３インバータ及び第４インバータを含むことを特徴とする請求項１６に記載のメモリアレイ。
【請求項１８】
前記第１比較部は、前記マッチラインと前記第１電圧との間に直列に連結される第１及び第２スイッチング素子を含み、
前記第１スイッチング素子は、前記第１保存部に連結される制御入力端子を有し、前記第２スイッチング素子は、前記サーチラインに連結される制御入力端子を有することを特徴とする請求項１３に記載のメモリアレイ。
【請求項１９】
前記第２比較部は、前記マッチラインと前記第１電圧との間に直列に連結される第３及び第４スイッチング素子を含み、
前記第３スイッチング素子は、前記第２保存部に連結される制御入力端子を有し、前記第４スイッチング素子は、前記反転サーチラインに連結される制御入力端子を有することを特徴とする請求項１３に記載のメモリアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＡＭ（Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）に係り、特に高速動作が可能なＣＡＭセルに関する。
【背景技術】
【０００２】
ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）は、内部のメモリセルアレイ中のセルを指定し、そのセルに保存されたデータを出力するためにアドレスを利用する。一方、ＣＡＭは、外部データを受信して、これが内部に保存されたデータとマッチするか否かを判断するために比較し、比較結果に対応するアドレスを出力する。ＣＡＭについては、特許文献１に開示されている。
【０００３】
ＣＡＭのそれぞれのセルは、比較ロジックを備える。ＣＡＭに入力されるデータは、あらゆるセルに保存されたデータと比較され、出力されるアドレスは、マッチ結果を示す。ＣＡＭは、パターン、リスト、イメージデータなどを高速に検索する必要がある応用分野に多く利用される。
【０００４】
ＣＡＭは、バイナリＣＡＭとＴＣＡＭ（Ｔｅｒｎａｒｙ ＣＡＭ）とに分類される。一般的なバイナリＣＡＭは、１と０の二論理状態のいずれかを保存するためのＲＡＭセルを備える。
【０００５】
バイナリＣＡＭは、外部から提供されるデータ（以下、サーチデータとする）をＲＡＭセルに保存されたデータと比較し、サーチデータと保存されたデータとが一致すれば、対応するマッチラインを所定の論理状態に設定する比較回路を備える。
【０００６】
バイナリＣＡＭの例は、特許文献２ないし５に開示されている。ＴＣＡＭは、３つの論理状態、即ち“１”、“０”及び“ドントケア”状態を保存することができる。ＴＣＡＭの例は、特許文献６に開示されている。
【０００７】
図１は、一般的なＴＣＡＭセルを説明する回路図である。図１を参照すれば、一般的なＴＣＡＭセル１００は、データを保存するＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）セル１０、２０及び比較回路７１、７２を備える。ＳＲＡＭセル１０は、２つのインバータ２１、２２を備えるラッチと、ワードラインＷＬ１にゲートが連結され、データラインＤ、／Ｄのデータをラッチへ伝送する第１及び第２連結トランジスタ３１、３２とを備える。
【０００８】
同様に、ＳＲＡＭセル２０は、２つのインバータ５１、５２を備えるラッチと、ワードラインＷＬ２にゲートが連結され、データラインＤ、／Ｄのデータをラッチへ伝送する第３及び第４連結トランジスタ６１、６２とを備える。
【０００９】
比較回路７１は、第１及び第２比較トランジスタ８１、８２を備える。第１及び第２比較トランジスタ８１、８２は、互いに直列連結され、第１比較トランジスタ８１のドレインがマッチライン４３と連結され、第２比較トランジスタ８２のソースがグラウンドに連結される。
【００１０】
第１比較トランジスタ８１のゲートは、反転データライン／Ｄに連結され、第２比較トランジスタ８２のゲートは、ＳＲＡＭセル１０のインバータ２２の出力に連結される。
【００１１】
比較回路７２は、第３及び第４比較トランジスタ９１、９２を備える。第３及び第４比較トランジスタ９１、９２は、互いに直列連結され、第３比較トランジスタ９１のドレインがマッチライン４３と連結され、第４比較トランジスタ９２のソースがグラウンドに連結される。
【００１２】
第３比較トランジスタ９１のゲートは、データラインＤに連結され、第４比較トランジスタ９２のゲートは、ＳＲＡＭセル２０のインバータ５１の出力に連結される。
【００１３】
図１のＴＣＡＭセル１００では、データが伝送されるデータライン対Ｄ、／Ｄを通じて、データと比較されるサーチデータも伝送される。即ち、データを伝送するビットラインとサーチデータを伝送するサーチラインとが、一つのラインで統合された構造である。統合された一つのラインが、図１のデータライン対Ｄ、／Ｄである。
【００１４】
図１のＴＣＡＭセル１００の書き込み動作を説明すると、データライン対Ｄ、／Ｄを通じて伝送されたデータが、交互に活性化されるワードラインＷＬ１、ＷＬ２によってＳＲＡＭセル１０、２０に順に保存される。
【００１５】
即ち、データライン対Ｄ、／Ｄを通じてデータが伝送されれば、ワードラインＷＬ１がターンオンされてＳＲＡＭセル１０にデータが保存される。そして、再びデータライン対Ｄ、／Ｄを通じてデータが伝送されれば、ワードラインＷＬ２がターンオンされてＳＲＡＭセル２０にデータが保存される。
【００１６】
データライン対Ｄ、／Ｄを通じてサーチデータが伝送される。これにより、比較回路７１、７２は、サーチデータとＳＲＡＭセル１０、２０に保存されたデータとを比較し、比較結果によってマッチライン４３の論理レベルを決定する。
【００１７】
しかし、図１のＴＣＡＭセル１００では、データライン対Ｄ、／ＤにＳＲＡＭセル１０、２０の連結トランジスタ３１、３２、６１、６２が直接連結され、比較回路７１、７２の第１及び第３比較トランジスタ８１、９１が直接連結される。
【００１８】
データライン対Ｄ、／Ｄに直接連結されるトランジスタが多いほど、データライン対Ｄ、／Ｄの負荷は大きくなる。データライン対の負荷が大きければ、伝送されるデータの書き込み及び読み取り速度が遅くなるという問題がある。
【００１９】
また、図１のＴＣＡＭセル１００は、データライン対Ｄ、／Ｄに比較回路７１、７２の第１比較トランジスタ８１及び第３比較トランジスタ９１が直接連結されることによって、マッチライン４３の電圧レベルが揺らぐ（フラクチュエーション）という問題が発生する。
【００２０】
マッチライン４３が論理ハイレベルにプリチャージされており、ＳＲＡＭセル１０にデータ“０”が保存され、反転データライン／Ｄを通じて“１”の値を有するサーチデータが伝送されると仮定する。
【００２１】
これにより、比較回路７１の第１及び第２比較トランジスタ８１、８２が共にターンオンされるわけではないので、マッチライン４３の論理レベルはそのまま維持されねばならないが、第１比較トランジスタ８１がサーチデータによってターンオンされるので、マッチライン４３の電圧レベルが第１比較トランジスタ８１のターンオンによって揺らぐ。
【００２２】
このように、図１のＴＣＡＭセル１００は、データライン対Ｄ、／Ｄに多くのトランジスタが連結されることによって、データライン対Ｄ、／Ｄの負荷増加によって読み取り及び書き込み動作速度が低下し、ＴＣＡＭセル１００の比較動作時にマッチライン４３の電圧レベルが安定していないという問題がある。
【特許文献１】特開２０００−２２２８８３号公報
【特許文献２】米国特許第４，６４６，２７１号明細書
【特許文献３】米国特許第４，７８０，８４５号明細書
【特許文献４】米国特許第５，４９０，１０２号明細書
【特許文献５】米国特許第５，４９５，３８２号明細書
【特許文献６】米国特許第５，３１９，５９０号明細書
【発明の開示】
【発明が解決しようとする課題】
【００２３】
本発明が解決しようとする課題は、比較動作とデータの読み取り及び書き込み動作とを分離させて動作速度を改善させるＣＡＭセルを提供するところにある。
【００２４】
本発明が解決しようとする他の課題は、比較動作とデータの読み取り及び書き込み動作とを分離させて、動作速度を改善させるＣＡＭセルを備えるメモリアレイを提供するところにある。
【課題を解決するための手段】
【００２５】
前記課題を解決するための本発明の実施形態のＣＡＭセルは、ビットラインと反転ビットラインとを備えるビットライン対、第１メモリセル、第２メモリセル、マッチライン、第１比較部及び第２比較部を備える。
【００２６】
第１メモリセルは、データを保存する第１保存部と、前記ビットライン対と前記第１保存部とを連結し前記ビットライン対を通じて入力される前記データを前記第１保存部に伝達する第１連結手段と、を備える。
【００２７】
第２メモリセルは、データを保存する第２保存部と、前記ビットライン対と前記第２保存部とを連結し、前記ビットライン対を通じて入力される前記データを前記第２保存部に伝達する第２連結手段と、を備える。
【００２８】
第１比較部は、前記マッチラインと前記第１保存部とに連結され、サーチラインを通じて入力されるサーチデータと前記第１保存部に保存される前記データとに応答して、前記マッチラインを第１電圧に連結するか、または遮断する。
【００２９】
第２比較部は、前記マッチラインと前記第２保存部とに連結され、反転サーチラインを通じて入力される前記サーチデータと前記第２保存部に保存される前記データとに応答して、前記マッチラインを前記第１電圧に連結するか、または遮断する。
【００３０】
前記課題を解決するための本発明の実施形態のＣＡＭセルは、データを伝送するビットラインと反転ビットラインとからなるビットライン対、第１及び第２ワードライン、マッチライン、サーチデータを伝送するサーチラインと反転サーチラインとからなるサーチライン対、第１及び第２メモリセル及び第１及び第２比較部を備える。
【００３１】
第１及び第２メモリセルは、前記第１及び第２ワードラインと前記ビットライン対とにそれぞれ連結され、前記第１及び第２ワードラインが活性化されれば、前記ビットライン対を通じて伝送される前記データを保存する。
【００３２】
第１及び第２比較部は、前記第１及び第２メモリセル、前記サーチライン対及び前記マッチラインに連結され、前記第１及び第２メモリセルに保存された前記データと前記サーチライン対を通じて伝送されるサーチデータとに応答して、前記マッチラインを第１電圧に連結するか、または遮断する。
【００３３】
前記第１及び第２比較部は、前記ビットラインを通じて伝送されるデータと、前記サーチラインを通じて伝送される前記サーチデータとが互いに一致すれば、前記マッチラインを前記第１電圧から遮断する。
【００３４】
前記第１及び第２比較部は、前記ビットラインを通じて伝送されるデータと、前記サーチラインを通じて伝送される前記サーチデータとが互いに不一致であれば、前記マッチラインを前記第１電圧に連結する。
【００３５】
前記他の課題を解決するための本発明の実施形態のメモリアレイは、カラム方向のＮ個のビットライン対、ロー方向のＭ個のアドレスライン対と、前記Ｎ個のビットライン対のそれぞれ、及び前記Ｍ個のアドレスライン対のそれぞれに連結されるＮｘＭ個のメモリ素子と、を備える。
【００３６】
前記それぞれのメモリ素子は、前記カラム方向のビットライン対から印加されるデータを前記メモリ素子へ伝送するビットラインと反転ビットラインとからなるビットライン対、前記それぞれのアドレスライン対に連結される第１及び第２ワードライン、マッチライン、サーチデータを伝送するサーチラインと反転サーチラインとからなるサーチライン対、第１及び第２メモリセル、第１及び第２比較部を備える。
【００３７】
第１及び第２メモリセルは、第１及び第２ワードラインと前記ビットライン対にそれぞれ連結され、前記第１及び第２ワードラインが活性化されれば、前記ビットライン対を通じて伝送される前記データを保存する。
【００３８】
第１及び第２比較部は、前記第１及び第２メモリセル、前記サーチライン対及び前記マッチラインに連結され、前記第１及び第２メモリセルに保存された前記データと前記サーチライン対を通じて伝送されるサーチデータとに応答して、前記マッチラインを所定の第１電圧に連結するか、または遮断する。
【発明の効果】
【００３９】
本発明によるＣＡＭセル及びメモリアレイは、ＣＡＭセルの比較動作とデータの読み取り及び書き込み動作とを分離させてＣＡＭセルの動作速度を改善し、サーチデータによってマッチラインの電圧レベルが揺らぐという問題を解決する。
【発明を実施するための最良の形態】
【００４０】
本発明とその動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容の理解が有用である。
【００４１】
以下、添付された図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ構成要素を示す。
【００４２】
図２は、本発明の実施形態のＣＡＭセルの構造を説明する回路図である。図２を例示的に示されているように、本発明の望ましい実施形態のＣＡＭセル２００は、ビットラインＢＬと反転ビットライン／ＢＬとからなるビットライン対、第１メモリセル２１０、第２メモリセル２２０、マッチラインＭＬ、第１比較部２３０及び第２比較部２４０を備える。
【００４３】
第１メモリセル２１０は、データＤＡＴＡ及び反転データ／ＤＡＴＡを保存する第１保存部２１５と、第１連結手段２１６、２１７とを備える。
【００４４】
第１連結手段２１６、２１７は、ビットライン対ＢＬ、／ＢＬと第１保存部２１５とを連結し、ビットライン対ＢＬ、／ＢＬを通じて入力されるデータＤＡＴＡを第１保存部２１５に伝達する。
【００４５】
さらに説明すれば、第１保存部２１５は、ラッチを形成する第１インバータＩ１及び第２インバータＩ２を備える。第１連結手段２１６は、第１インバータＩ１をビットラインＢＬに連結する。第１連結手段２１７は、第２インバータＩ２を反転ビットライン／ＢＬに連結する。
【００４６】
第２メモリセル２２０は、データＤＡＴＡを保存する第２保存部２２５と、第２連結手段２２６、２２７とを備える。第２連結手段２２６、２２７は、ビットライン対ＢＬ、／ＢＬと第２保存部２２５とを連結し、ビットライン対ＢＬ、／ＢＬを通じて入力されるデータＤＡＴＡを第２保存部２２５に伝達する。
【００４７】
さらに説明すれば、第２保存部２２５は、ラッチを形成する第３インバータＩ３及び第４インバータＩ４を備える。第２連結手段２２６は、第３インバータＩ３をビットラインＢＬに連結する。第２連結手段２２７は、第４インバータＩ４を反転ビットライン／ＢＬに連結する。
【００４８】
第１比較部２３０は、マッチラインＭＬと第１保存部２１５とに連結され、サーチラインＳＬを通じて入力されるサーチデータＳＤと第１保存部２１５に保存されるデータとに応答して、マッチラインＭＬを第１電圧ＶＳＳに連結するか、または遮断する。
【００４９】
さらに説明すれば、第１比較部２３０は、マッチラインＭＬと第１電圧ＶＳＳとの間に直列に連結される第１及び第２スイッチング素子ＳＷ１、ＳＷ２を備え、第１スイッチング素子ＳＷ１は、第１保存部２１５に連結される第１制御入力端子を備え、第２スイッチング素子ＳＷ２は、サーチラインＳＬに連結される第２制御入力端子を備える。
【００５０】
第２比較部２４０は、マッチラインＭＬと第２保存部２２５とに連結され、反転サーチライン／ＳＬを通じて入力されるサーチデータＳＤと第２保存部２２５に保存されるデータとに応答して、マッチラインＭＬを第１電圧ＶＳＳに連結するか、または遮断する。
【００５１】
さらに説明すれば、第２比較部２４０は、マッチラインＭＬと第１電圧ＶＳＳとの間に直列に連結される第３及び第４スイッチング素子ＳＷ３、ＳＷ４を備え、第３スイッチング素子ＳＷ３は、第２保存部２２５に連結される第３制御入力端子を備え、第４スイッチング素子ＳＷ４は、反転サーチライン／ＳＬに連結される第４制御入力端子を備える。
【００５２】
第１電圧ＶＳＳは、接地電圧である。第１連結手段２１６、２１７及び第２連結手段２２６、２２７は、それぞれ第１及び第２ワードラインＷＬ１、ＷＬ２に連結される。第１保存部２１５及び第２保存部２２５は、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを備える。
【００５３】
以下、図２を参照して、本発明の実施形態のＣＡＭセルの構造及び動作を詳細に説明する。
【００５４】
図２のＣＡＭセル２００は、図１のＴＣＡＭセル１００とは異なって、データＤＡＴＡ及び反転データ／ＤＡＴＡが伝送されるラインとサーチデータが伝送されるラインとが分離されている。即ち、データＤＡＴＡ及び反転データ／ＤＡＴＡは、ビットライン対ＢＬ、／ＢＬを通じて伝送され、サーチデータＳＤ及び反転サーチデータ／ＳＤは、サーチライン対ＳＬ、／ＳＬを通じて伝送される。
【００５５】
データ書き込み及び読み取り動作が行われるビットライン対ＢＬ、／ＢＬと、比較動作を行うためのサーチライン対ＳＬ、／ＳＬとが分離され、ビットライン対ＢＬ、／ＢＬに連結されるトランジスタの数が図１のデータライン対Ｄ、／Ｄに連結されるトランジスタの数より少ない。
【００５６】
したがって、図２のビットライン対ＢＬ、／ＢＬの負荷が減少し、データの読み取り及び書き込み動作の速度が改善されうる。
【００５７】
また、第１比較部２３０の第１及び第２スイッチング素子ＳＷ１、ＳＷ２が第１保存部２１５及びサーチラインＳＬと連結される方法が、図１の比較回路７１の第１及び第２比較トランジスタ８１、８２がＳＲＡＭセル１０のインバータ２２及び反転データライン／Ｄと連結される方法と異なる。
【００５８】
また、第２比較部２４０の第３及び第４スイッチング素子ＳＷ３、ＳＷ４が第２保存部２２５及び反転サーチライン／ＳＬと連結される方法が、図１の比較回路７２の第３及び第４比較トランジスタ９１、９２がＳＲＡＭセル２０のインバータ５１及びデータラインＤと連結される方法と異なる。
【００５９】
このような連結方法の相違によって、図２のＣＡＭセル２００は、マッチラインの電圧レベルが揺らぐことを防止できる。これについては後述する。
【００６０】
図３は、図２のＣＡＭセルの動作を説明する表である。図２及び図３を参照して、ＣＡＭセル２００の動作について説明する。第１メモリセル２１０に保存されるデータＤＡＴＡ及び反転データ／ＤＡＴＡが、ビットライン対ＢＬ、／ＢＬを通じて伝送される。ワードラインＷＬ１がハイレベルに活性化されれば、第１連結手段２１６、２１７がターンオンされる。第１連結手段２１６、２１７は、ワードラインＷＬ１にゲートが連結されるＮＭＯＳトランジスタである。
【００６１】
第１連結手段２１６、２１７がターンオンされれば、ビットライン対ＢＬ、／ＢＬを通じて伝送されたデータＤＡＴＡ及び反転データ／ＤＡＴＡが、第１及び第２インバータＩ１、Ｉ２で構成された第１保存部２１５に保存され、その後、ワードラインＷＬ１が非活性化される。
【００６２】
次に、第２メモリセル２２０に保存されるデータＤＡＴＡ及び反転データ／ＤＡＴＡが、ビットライン対ＢＬ、／ＢＬを通じて伝送される。ワードラインＷＬ２がハイレベルに活性化されれば、第２連結手段２２６、２２７がターンオンされる。第２連結手段２２６、２２７は、ワードラインＷＬ２にゲートが連結されるＮＭＯＳトランジスタである。
【００６３】
第２連結手段２２６、２２７がターンオンされれば、ビットライン対ＢＬ、／ＢＬを通じて伝送されたデータＤＡＴＡ及び反転データ／ＤＡＴＡが、第３及び第４インバータＩ３、Ｉ４で構成された第２保存部２２５に保存され、その後、ワードラインＷＬ２が非活性化される。
【００６４】
ＣＡＭセル２００の検索と比較動作とについて説明する。マッチラインＭＬの電圧レベルがハイレベルにプリチャージされた状態で、サーチデータＳＤ及び反転サーチデータ／ＳＤが、サーチライン対ＳＬ、／ＳＬを通じて伝送される。
【００６５】
ここででは、説明の便宜上、マッチラインＭＬの電圧レベルが、初めにはハイレベルにプリチャージされると説明したが、必ずしもハイレベルにプリチャージされるものではなく、ローレベルにプリチャージされうることは当業者に自明である。
【００６６】
もし、入力されるサーチデータＳＤと保存されたデータＤＡＴＡとが不一致であれば、マッチラインＭＬの論理レベルが変化する。即ち、サーチデータＳＤと保存されたデータＤＡＴＡとが不一致であれば、マッチラインＭＬの論理レベルはローレベルに変化する。
【００６７】
しかし、サーチデータＳＤと保存されたデータＤＡＴＡとが一致すれば、マッチラインＭＬの論理レベルはハイレベルをそのまま維持する。
【００６８】
ビットラインＢＬに“０”、反転ビットライン／ＢＬに“１”が印加されて第１メモリセル２１０に“０”が保存され、ビットラインＢＬに“０”、反転ビットライン／ＢＬに“１”が印加されて第２メモリセル２２０にも“０”が保存されると仮定する。
【００６９】
サーチラインＳＬに“０”が伝送され、反転サーチライン／ＳＬに“１”が伝送されると仮定する。
【００７０】
第１保存部２１５の第１ノードＮ１は“１”の値を有し、第２保存部２２５の第２ノードＮ２は“０”の値を有する。
【００７１】
第１比較部２３０の第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２は、ＮＭＯＳトランジスタである。第１スイッチング素子ＳＷ１のゲートは、第１制御入力によって制御される。ここで、第１制御入力は、第１ノードＮ１から出力される論理値である。
【００７２】
第２スイッチング素子ＳＷ２のゲートは、第２制御入力によって制御される。ここで、第２制御入力は、サーチラインＳＬから出力されるサーチデータＳＤの論理値である。
【００７３】
第１ノードＮ１の論理値が“１”であり、サーチデータＳＤが“０”であるので、第１スイッチング素子ＳＷ１は、ターンオンされるが、第２スイッチング素子ＳＷ２は、ターンオフされる。
【００７４】
したがって、マッチラインＭＬは、第１電圧ＶＳＳ、即ち接地電圧と連結されない。
【００７５】
第２比較部２４０の第３スイッチング素子ＳＷ３及び第４スイッチング素子ＳＷ４は、ＮＭＯＳトランジスタである。第３スイッチング素子ＳＷ３のゲートは、第３制御入力によって制御される。ここで、第３制御入力は、第２ノードＮ２から出力される論理値である。
【００７６】
第４スイッチング素子ＳＷ４のゲートは、第４制御入力によって制御される。ここで、第４制御入力は、反転サーチライン／ＳＬから出力される反転サーチデータ／ＳＤの論理値である。第２ノードＮ２の論理値が“０”であり、反転サーチデータ／ＳＤが“１”であるので、第４スイッチング素子ＳＷ４は、ターンオンされるが、第３スイッチング素子ＳＷ３は、ターンオフされる。
【００７７】
したがって、マッチラインＭＬは、第１電圧ＶＳＳ、即ち接地電圧と連結されない。このように、マッチラインＭＬの電圧レベルは、初期のハイレベル状態をそのまま維持するので、ＣＡＭセル２００は、サーチデータＳＤと保存されたデータＤＡＴＡとが一致する状態である。
【００７８】
前記の仮定と逆に、サーチラインＳＬに“１”が伝送され、反転サーチライン／ＳＬに“０”が伝送されると仮定する。第１保存部２１５の第１ノードＮ１は、“１”の値を有し、第２保存部２２５の第２ノードＮ２は、“０”の値を有する。
【００７９】
これにより、第３スイッチング素子ＳＷ３と第４スイッチング素子ＳＷ４は、いずれもターンオフされるが、第１スイッチング素子ＳＷ１と第２スイッチング素子ＳＷ２は、いずれもターンオンされる。したがって、マッチラインＭＬは、第１電圧ＶＳＳ、即ち接地電圧と連結される。
【００８０】
このように、マッチラインＭＬの電圧レベルは、初期のハイレベル状態からローレベル状態に変化するので、ＣＡＭセル２００は、サーチデータＳＤと保存されたデータＤＡＴＡとが不一致の状態である。
【００８１】
図１のＴＣＡＭセル１００のように、サーチライン対ＳＬ、／ＳＬが第１及び第３スイッチング素子ＳＷ３に直接連結されれば、サーチデータＳＤとデータＤＡＴＡとの一致または不一致に関係なく、サーチデータＳＤの入力によってマッチラインＭＬの電圧レベルが揺らぐ。
【００８２】
しかし、図２のＣＡＭセル２００は、図１のＴＣＡＭセル１００と異なって、マッチラインＭＬに直接連結された第１及び第３スイッチング素子ＳＷ１、ＳＷ３にサーチライン対ＳＬ、／ＳＬが直接連結されないので、サーチデータＳＤの入力によってマッチラインＭＬの電圧レベルが揺らぐという問題が解決される。
【００８３】
以上のように、図面と明細書で最適の実施形態が開示された。ここで、特定の用語が使われたが、これは単に、本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者であれば、これから多様な変形及び均等な他の実施形式が可能であるという点を理解できる。従って、本発明の真の技術的な保護範囲は、特許請求の範囲の技術的思想により決まらねばならない。
【産業上の利用可能性】
【００８４】
本発明は、ＣＡＭセルに関するものであって、ＣＡＭの製造分野で利用できる。
【図面の簡単な説明】
【００８５】
【図１】一般的なＴＣＡＭセルを説明する回路図である。
【図２】本発明の実施例によるＣＡＭセルの構造を説明する回路図である。
【図３】図２のＣＡＭセルの動作を説明する表である。
【符号の説明】
【００８６】
２００  ＣＡＭセル
２１０  第１メモリセル
２１５  第１保存部
２１６，２１７  第１連結手段
２２０  第２メモリセル
２２５  第２保存部
２２６，２２７  第２連結手段
２３０  第１比較部
２４０  第２比較部
【図１】
2005259341.tif 000003
【図２】
2005259341.tif 000004
【図３】
2005259341.tif 000005