(57)【要約】【課題】高精度な集積回路キャパシタを作製する。【解決手段】誘電性領域（２０）上にポリシリコン層（３０）が形成される。ポリシリコン層上にはオプションとして金属シリサイド層（５０）を形成できる。金属シリサイド層を覆って誘電性層（６０）が形成され、誘電性層を覆って導電性層（７０）が形成される。形成されたこれらの層は多段階のドライおよびウエット・プロセスの組合せによってエッチされ、高精度な集積回路キャパシタが形成される。【選択図】図１
2005136190.tif 000002
【特許請求の範囲】
【請求項１】
集積回路キャパシタを作製するための方法であって、
半導体基板中に誘電性領域を形成する工程；
前記誘電性領域上にパターニングされたポリシリコン層を形成する工程；
前記ポリシリコン層を覆って誘電性層を形成する工程；
前記誘電性層を覆って導電性層を形成する工程；
前記導電性層を覆ってハードマスク層を形成する工程；
ドライ・エッチ・プロセスを用いて、前記ハードマスク層をエッチし、前記導電性層を部分的にエッチする工程；および
ウエット・エッチ・プロセスを用いて、残存する導電性層をエッチする工程；
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はポリシリコンおよび窒化チタンの電極を使用した高精度な集積回路キャパシタを作製するための方法に関する。
【背景技術】
【０００２】
高精度なアナログ集積回路はしばしば集積回路キャパシタを必要とする。アナログからデジタルへ、あるいはデジタルからアナログへのコンバータは正しく動作するために複数の正確なキャパシタを必要とする。例えば、真の１８ビット・コンバータでは、キャパシタに要求される性能のうちには、１０年間にわたって０．０００７５％よりも小さいレシオ安定度、１０ｐｐｍ／Ｖよりも小さい電圧係数、０．０５％／℃よりも小さい温度ドリフト・マッチ（ｄｒｉｆｔ  ｍａｔｃｈ）、０．０００７５％よりも小さい誘電体吸収、０．５ｆＦ／μｍ２よりも大きい容量がある。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
高精度な集積回路キャパシタを製造する場合に、障害となっているのはキャパシタ電極板の作製工程である。集積回路キャパシタは２枚の導電性電極板の間に薄い誘電性の層を配置することによって形成される。ほとんどの場合、この誘電性層は酸化シリコンを含み、導電性電極板は、集積回路中に存在する、例えばドープされた多結晶シリコンおよび／または金属のような任意の導電性材料を用いて形成することができる。キャパシタを製造する場合、導電性電極板は導電性層を所望の形状にエッチングすることによって形成される。現状のエッチング技術は、非線形なエッチング断面を生じたり、エッチされる材料の繊維を残したり、キャパシタの端部のキャパシタ誘電性層に損傷を与えることによって、形成されるキャパシタの精度を制限している。従って、現在のエッチング制約によって制限を受けない、高精度な集積回路キャパシタを作製するための方法が必要とされている。
【課題を解決するための手段】
【０００４】
本発明は集積回路キャパシタを作製するための方法について述べる。本方法は、半導体基板中に誘電性領域を形成する工程、およびその誘電性領域上にパターニングされたポリシリコン層を形成する工程を含む。オプションとして、前記ポリシリコン層の上に金属シリサイド層を形成することができ、また、前記ポリシリコンの上、あるいは金属シリサイド層を形成した場合にはそれの上に第２の誘電性層を形成することができる。前記誘電性層の上に導電性層を形成し、その導電性層を覆ってハードマスク層を形成する。
【発明を実施するための最良の形態】
【０００５】
キャパシタ構造を形成する中で、前記ハードマスク層はエッチされ、前記導電性層も２段階ドライ・エッチ・プロセスによって部分的にエッチされ、残る導電性層はウエット・エッチ・プロセスを用いてエッチされる。本方法の１つの実施の形態では、前記第１のプラズマ・エッチ段階はＣｌ２、Ａｒ、およびＢＣｌ３を含むプラズマ・エッチ・プロセスであり、また第２のプラズマ・エッチ段階はＣｌ２、Ａｒ、ＢＣｌ３、およびＮ２を含むプラズマ・エッチ・プロセスである。前記ウエット・エッチ・プロセスは２段階プロセスであり、第１のウエット・エッチ段階はピラニア（ｐｉｒａｎｈａ）液およびＳＣ１液をスプレイする工程を含み、第２のウエット・エッチ段階はＳＣ１メガソニック（ｍｅｇａｓｏｎｉｃ）・プロセスを含む。
【０００６】
本発明の別の実施の形態では、すべての層をエッチするために３段階のドライ・プラズマ・エッチ・プロセスが使用されて、キャパシタが形成される。
【０００７】
本発明およびそれの特徴についてより完全に理解するために、ここで添付図面を参照しながら次のように説明を行なう。図面においては、同様な参照符号は同様な構造を示している。
【実施例１】
【０００８】
図１（ａ）を参照すると、半導体基板１０上に分離構造２０が形成される。この分離構造はシリコン酸化物、シリコン酸窒化物、シリコン窒化物、あるいは任意の適当な分離用誘電性材料を含むことができる。図１（ａ）に示す実施例では、分離構造は局部酸化構造（ＬＯＣＯＳ）である。このＬＯＣＯＳ構造に加えて、図１（ａ）に示す分離構造は浅いトレンチ分離（ＳＴＩ）構造を含むこともできる。最後に、本発明の別の１つの実施の形態では、図１（ａ）に示す分離構造２０は、半導体基板１０の表面上に形成されたシリコン酸化物を含む誘電性層を含むこともできる。この分離構造２０の上にパターニングされた多結晶シリコン（ポリシリコン）構造３０が形成される。パターニングされたポリシリコン構造を形成するときに、半導体基板１０を覆ってポリシリコン層が全面に形成され、それがパターニングおよびエッチングされることによってパターニングされたポリシリコン構造３０が形成される。このパターニングされたポリシリコン構造３０はｎ形あるいはｐ形にドープされ、更にポリシリコン構造３０の側面に隣接して側壁構造４０がオプションとして形成される。この側壁構造４０は絶縁体の誘電性材料を含み、またしばしばシリコン酸化物あるいはシリコン窒化物を用いて形成される。側壁構造４０の形成に続いて、ポリシリコン構造３０の中にシリサイド層５０が形成される。このシリサイド層５０は、コバルト、チタン、タングステン、あるいは任意のその他適当な金属を用いて形成できる。パターニングされたポリシリコン構造３０とシリサイド層５０とを組み合わせた構造が集積回路キャパシタの電極板を形成することになる。ポリシリコン構造の寸法および断面形状はフォトリソグラフィおよびポリシリコンエッチング技術を用いて正確に制御できる。シリサイド層５０の形成およびその他必要な処理工程に続いて、シリサイド層５０および側壁構造４０を覆って誘電性層６０が形成される。この誘電性層６０はキャパシタの誘電体として機能することになる。本発明の１つの実施の形態では、この誘電性層６０は３００ないし７００オングストローム厚の低圧ＴＥＯＳ（ＬＰＴＥＯＳ）シリコン酸化物層を含む。しかし、この誘電性層６０はＬＰＴＥＯＳシリコン酸化物に限られることはなくて、気相堆積法のようなその他の方法を用いて形成されるシリコン酸化物や、シリコン窒化物、シリコン酸窒化物、シリケートなどのその他の誘電性材料、あるいは異なる誘電性材料の各種層を用いてこの誘電性層６０を形成することもできる。誘電性層６０の形成に続いて、この誘電性層６０を覆って電気的に伝導性の層７０が形成される。この導電性層７０はキャパシタの第２の電極板を構成するために用いられよう。本発明の１つの実施の形態では、この導電性層７０を形成するためにチタン窒化物（ＴｉＮ）を使用することができる。このＴｉＮ層は約２０００オングストローム厚でよく、基板１０（および従って、誘電性層７０）を３５０℃および５５０℃の間の温度に加熱しながら、窒素雰囲気中でチタンをスパッタすることによって誘電性層６０上に形成することができる。チタン窒化物に加えて、その他任意の適当な導電性材料を用いて層７０を形成することができるが、その中にはタングステン、チタン−タングステン、およびアルミニウムのような金属が含まれる。この導電性層７０を覆ってハードマスク層８０が形成され、そのハードマスク層８０を覆ってパターニングされたフォトレジスト層９０が形成される。このハードマスク層は約５００Å厚のシリコン酸化物を含むことができる。シリコン酸化物に加えて、シリコン窒化物、およびシリコン酸窒化物もまたハードマスク層８０を形成するために用いることができる。
【０００９】
図１（ｂ）に示すように、まずドライ・プラズマ・エッチング・プロセスを用いてハードマスク層８０をエッチし、また導電性層７０を部分的にエッチする。ハードマスク層を形成するためにシリコン酸化物を用い、導電性層７０を形成するためにＴｉＮを用いる実施の形態では、次のような２段階のプラズマ・エッチ・プロセスが用いられる。
【００１０】
【表１】
2005136190.tif 000003
【００１１】
このエッチ・プロセスは、要求されるＲＦ電力レベルおよびガス流量を供給できるプラズマ・エッチ・チャンバ中で実行することができる。上に示したエッチ・プロセスのパラメータは±２０％だけ変化させてもエッチ特性は変わらない。プラズマ・エッチ・プロセスの第１段階は、下層のＴｉＮ層７０に本質的な損傷を与えずに、シリコン酸化物ハードマスク層８０の露出したあるいはマスクされていない領域を除去する。エッチ・プロセスの第２段階はＴｉＮ層７０の露出領域を除去する。これは時間を限ったエッチであり、下層の誘電性層をエッチングすることなく、初期のＴｉＮ層の厚さの約半分を除去するように決められる。従って、層７０をエッチに曝す時間は層７０の初期厚に依存することになる。
【００１２】
ドライ・エッチ・プロセスに続いて、パターニングされたフォトレジスト層９０が除去され、図１（ｃ）に示すように２段階のウエット・エッチ・プロセスを用いて、残るＴｉＮ層が除去される。このウエット・エッチ・プロセスの第１段階では、Ｈ２ＳＯ４とＨ２Ｏ２が７対１に混合されたピラニア液と、Ｈ２Ｏ２とＨ２ＳＯ４と純水を１対１対５で混合したＳＣ１液をいずれも図１（ｃ）に示すようにこの構造に対して垂直方向からスプレイすることを含む方向性プロセスを用いて残存するＴｉＮ層が除去される。この方向性を持ったウエット・エッチ・プロセスの後には、図１（ｃ）に示すように、この構造の上には繊維状（ｔｉｌａｍｅｎｔｓ）のＴｉＮ７５が残る場合がある。この繊維（ｔｉｌａｍｅｎｔｓ）７５はＳＣ１エッチ・プロセスを用いて除去できるが、これはオプションとしてメガソニック・バス中で実行させることができる。メガソニック・バスによって与えられるアジテーション効果が、繊維を破壊して構造から取り除く手助けをする。方向性ウエット・エッチ・プロセスの間、残っているハードマスク層８０（図１（ｃ））がＴｉＮを保護し、正確に定義された端部を有する断面形状を持つＴｉＮキャパシタ電極板を得ることを手助けする。これによって、高精度な集積回路キャパシタが、信頼性高く再現して作製できることになる。
【００１３】
エッチ・プロセスの後、このキャパシタ構造を覆って、キャップとなる誘電性層１００を形成することができる。図１（ｄ）では、残存する導電性層７０とシリサイド５０／ポリシリコン層３０とがキャパシタ電極板として機能し、他方、残存する導電性層７０とシリサイド５０／ポリシリコン層３０との間にある誘電性層６０の領域がキャパシタ誘電体として機能する。
【００１４】
別の１つの実施の形態では、図１（ａ）のシリコン酸化物ハードマスク８０およびＴｉＮ層７０が、次に示す３段階のドライ・エッチ・プロセスによって完全にエッチされる。
【００１５】
【表２】
2005136190.tif 000004
【００１６】
このエッチ・プロセスは、要求されるＲＦ電力レベルおよびガス流量を供給できるプラズマ・エッチ・チャンバ中で実行することができる。第１段階では、シリコン酸化物ハードマスク層８０の露出領域が除去される。第２段階はＴｉＮ導電性層７０の露出領域を除去する。これは時間を限ったエッチであり、露出した層のほとんどを除去するように設定される。第３段階はＴｉＮのオーバー・エッチ・プロセスであり、先の工程よりもシリコン酸化物に対してより敏感であり、残存する露出したＴｉＮを、その他の露出した層を本質的にエッチすることなしに、この構造から除去する。この３段階エッチ・プロセスのパラメータは±１０％まで変化させてもエッチ・プロセスの特性は変わらない。
【実施例２】
【００１７】
本発明の別の実施の形態が図２に示されている。この実施の形態では、既知の処理技術を用いて、シリコン基板中にまずトレンチ１０５が形成される。次に、このトレンチ中に集積回路キャパシタ構造が作製される。このキャパシタ構造は、トレンチ中の基板表面に形成された誘電性層１１０の上に形成される。このキャパシタ構造は上で述べた本発明の方法を用いて形成される。    
【００１８】
本発明は例示的な実施の形態に関して説明してきたが、この説明は限定的な意図を持たない。本説明を参照することによって、例示した実施の形態に対する各種の修正や組合せが、本発明のその他の実施の形態とともに、当業者には明らかであろう。従って、本発明の特許請求の範囲はそのような修正や組合せのすべてを包含するものと理解すべきである。
【００１９】
以上の説明に関して更に以下の項を開示する。
（１）集積回路キャパシタを作製するための方法であって、
半導体基板中に誘電性領域を形成する工程；
前記誘電性領域上にパターニングされたポリシリコン層を形成する工程；
前記ポリシリコン層を覆って誘電性層を形成する工程；
前記誘電性層を覆って導電性層を形成する工程；
前記導電性層を覆ってハードマスク層を形成する工程；
ドライ・エッチ・プロセスを用いて、前記ハードマスク層をエッチし、前記導電性層を部分的にエッチする工程；および
ウエット・エッチ・プロセスを用いて、残存する導電性層をエッチする工程；
を含む方法。
【００２０】
（２）第１項記載の方法であって、前記ハードマスク層をエッチし、前記導電性層を部分的にエッチするために用いられる前記ドライ・エッチ・プロセスが、本質的に第１のプラズマ・エッチ段階と第２のプラズマ・エッチ段階とを含む２段階のエッチ・プロセスである方法。
【００２１】
（３）第２項記載の方法であって、前記第１のプラズマ・エッチ段階が、Ｃｌ２、Ａｒ、およびＢＣｌ３を含むプラズマ・エッチ・プロセスである方法。
【００２２】
（４）第３項記載の方法であって、前記第２のプラズマ・エッチ段階が、Ｃｌ２、Ａｒ、ＢＣｌ３、およびＮ２を含むプラズマ・エッチ・プロセスである方法。
【００２３】
（５）第１項記載の方法であって、前記ウエット・エッチ・プロセスが、本質的に第１のウエット・エッチ段階と第２のウエット・エッチ段階とを含む２段階のウエット・エッチ・プロセスである方法。
【００２４】
（６）第５項記載の方法であって、前記第１のウエット・エッチ段階が、ピラニア液およびＳＣ１液をスプレイする工程を含んでいる方法。
【００２５】
（７）第６項記載の方法であって、前記第２のウエット・エッチ段階が、ＳＣ１メガソニック・プロセスを含んでいる方法。
【００２６】
（８）集積回路キャパシタをトレンチ中に作製するための方法であって、
半導体基板中にトレンチを形成する工程；
前記トレンチ中に第１の誘電性層を形成する工程；
前記誘電性層上にパターニングされたポリシリコン層を形成する工程；
前記ポリシリコン層上に金属シリサイドを形成する工程；
前記金属シリサイド層を覆って第２の誘電性層を形成する工程；
前記誘電性層を覆って導電性層を形成する工程；
前記導電性層を覆ってハードマスク層を形成する工程；
ドライ・エッチ・プロセスを用いて、前記ハードマスク層をエッチし、前記導電性層を部分的にエッチする工程；および
ウエット・エッチ・プロセスを用いて、残存する導電性層をエッチする工程；
を含む方法。
【００２７】
（９）第８項記載の方法であって、前記ハードマスク層をエッチし、前記導電性層を部分的にエッチするために使用される前記ドライ・エッチ・プロセスが、本質的に第１のプラズマ・エッチ段階と第２のプラズマ・エッチ段階とを含む２段階エッチ・プロセスである方法。
【００２８】
（１０）第９項記載の方法であって、前記第１のプラズマ・エッチ段階が、Ｃｌ２、Ａｒ、およびＢＣｌ３を含むプラズマ・エッチ・プロセスである方法。
【００２９】
（１１）第１０項記載の方法であって、前記第２のプラズマ・エッチ段階が、Ｃｌ２、Ａｒ、ＢＣｌ３、およびＮ２を含むプラズマ・エッチ・プロセスである方法。
【００３０】
（１２）誘電性領域（２０）上にポリシリコン層（３０）が形成される。ポリシリコン層上にはオプションとして金属シリサイド層（５０）を形成できる。金属シリサイド層を覆って誘電性層（６０）が形成され、誘電性層を覆って導電性層（７０）が形成される。形成されたこれらの層は多段階のドライおよびウエット・プロセスの組合せによってエッチされ、高精度な集積回路キャパシタが形成される。
【図面の簡単な説明】
【００３１】
【図１】本発明の１つの実施の形態を示す断面図。
【図２】本発明の別の１つの実施の形態を示す断面図。
【符号の説明】
【００３２】
１０  半導体基板
２０  分離構造
３０  ポリシリコン構造
４０  側壁構造
５０  シリサイド層
６０  誘電性層
７０  導電性層
７５  ＴｉＮ繊維
８０  ハードマスク層
９０  フォトレジスト層
１００  キャップ用誘電性層
１０５  トレンチ
１１０  誘電性層
【図１】
2005136190.tif 000005
【図２】
2005136190.tif 000006