(57)【要約】【課題】島状半導体層の側壁に素子が形成される半導体装置であって、形成する素子の形状や構成、回路構成の設計自由度を高める。【解決手段】同一基板上に第１及び第２の島状半導体層を含む２以上の島状半導体層が形成され、少なくとも第１島状半導体層は、基板表面に平行する断面の断面積が垂直方向の高さに対して段階的に異なるようにその側壁に段差を有し、第２島状半導体層は、第１島状半導体層と側壁の段差の有無あるいは段差の数が互いに異なり、第１および第２島状半導体層は、段差によって区切られた側壁の各部かあるいは段差を持たない側壁に素子を備えることを特徴とする半導体装置を用いる。【選択図】図１
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【特許請求の範囲】
【請求項１】
同一基板上に第１及び第２の島状半導体層を含む２以上の島状半導体層が形成され、
少なくとも第１島状半導体層は、基板表面に平行する断面の断面積が垂直方向の高さに対して段階的に異なるようにその側壁に段差を有し、
第２島状半導体層は、第１島状半導体層と側壁の段差の有無あるいは段差の数が互いに異なり、
第１および第２島状半導体層は、段差によって区切られた側壁の各部かあるいは段差を持たない側壁に素子を備えることを特徴とする半導体装置。
【請求項２】
同一基板上に第１及び第２の島状半導体層を含む２以上の島状半導体層が形成され、
少なくとも第１島状半導体層は、基板表面に平行する断面の断面積が垂直方向の高さに対して段階的に異なるようにその側壁に段差を有し、
第１と第２島状半導体層とは、その高さが互いに異なり、
第１および第２島状半導体層は、段差によって区切られた側壁の各部かあるいは段差を持たない側壁に素子を備えることを特徴とする半導体装置。
【請求項３】
第１島状半導体層が側壁に備える素子の組み合わせは、第２島状半導体層が側壁に備える素子あるいはその組み合わせと異なる請求項１または２記載の半導体装置。
【請求項４】
前記素子は、第１あるいは第２島状半導体層の側壁の周囲の全部あるいは一部に形成された電極をゲート電極として有するトランジスタまたは前記電極を一方の電極とし、絶縁膜を介して側壁に形成された不純物拡散層を他方の電極とするキャパシタであるか、または第１あるいは第２島状半導体層の側壁の周囲の全部あるいは一部に形成された電荷蓄積層および制御ゲートを有するメモリセルである請求項１〜４の何れか１つに記載の半導体装置。
【請求項５】
基板と第１及び第２島状半導体層は、第１導電型の第１領域と、基板表面の少なくとも一部に形成された第２導電型の不純物拡散層からなる第２領域とを含み、前記第１領域と第２領域との間に電圧を印加して基板と島状半導体層との接合部に形成される空乏層によって、前記素子が基板から電気的に絶縁される請求項１〜４の何れか１つに記載の半導体装置。
【請求項６】
同一基板上に形成され、その側壁に段差を有する第１島状半導体層とその側壁に段差がないかあるいは第１島状半導体層よりも少ない数の段差を有する第２島状半導体層とを少なくとも有する半導体装置の製造方法であって、
第１及び第２島状半導体層の側壁にサイドウォールを形成するサイドウォール形成工程と、
その側壁に段差を形成しない場合に次工程に先立って第２島状半導体層のサイドウォールを除去するサイドウォール除去工程と、
少なくとも第１島状半導体層の側壁に配置された前記サイドウォールをマスクとして前記基板をさらに所定の深さだけ掘り下げ、既に形成された側壁との段差を有する新たな側壁を第１島状半導体層に形成し、前記サイドウォールの有無に対応して既に形成された側壁との段差を有するかあるいは有さない新たな側壁を第２島状半導体層に形成する掘り下げ工程とを少なくとも含むことを特徴とする製造方法。
【請求項７】
第１及び第２島状半導体層以外の基板表面を所定の深さだけ掘り下げて第１島状半導体層の最上段の側壁と、前記側壁に対応する第２島状半導体層の側壁とを形成する工程と、
前記工程の後、第１島状半導体層に所定の数の段差を形成するまで所定回数だけ順次反復される前記サイドウォール形成工程、サイドウォール除去工程と掘り下げ工程と、
各島状半導体層の段差によって区切られた側壁の各部、あるいは段差のない側壁に素子を形成する工程とを備え、
その側壁に所定の数の段差を有する第１島状半導体層と、その側壁に段差を有さないかあるいは第１島状半導体層よりも少ない数の段差を有する第２島状半導体層を形成する請求項６記載の製造方法。
【請求項８】
第１及び第２島状半導体層以外の基板表面を所定の深さだけ掘り下げて第１島状半導体層の最上段の側壁と、前記側壁に対応する第２島状半導体層の側壁とを形成する工程と、
前記工程の後、第２島状半導体層が所定の高さに達していない場合に、前記高さに達するまで順次反復される前記サイドウォール形成工程、サイドウォール除去工程と掘り下げ工程と、
第１及び第２島状半導体層の側壁にサイドウォールを更に形成する第２サイドウォール形成工程と、
第２島状半導体層とそれを含む基板表面の領域をレジストで覆うレジスト被覆工程と、
第１島状半導体層の側壁に配置された前記サイドウォールと前記レジストとをマスクとして前記基板をさらに所定の深さだけ掘り下げ、既に形成された側壁との段差を有する新たな側壁を第１島状半導体層に形成し、レジストで被覆され第２島状半導体層を含む領域を掘り下げない第２掘り下げ工程と、
第２掘り下げ工程の後、第１島状半導体層の側壁の段差が所定の数に達していない場合に、前記段数に達するまで反復される前記第２サイドウォール形成工程と第２掘り下げ工程と、
各島状半導体層の段差によって区切られた側壁の各部、あるいは段差のない側壁に素子を形成する工程とを備え、
その側壁に所定の数の段差を有する第１島状半導体層と、第１島状半導体層と異なる高さであって、その側壁に段差を有さないかあるいは第１島状半導体層よりも少ない数の段差を有する第２島状半導体層を形成する請求項６記載の製造方法。
【請求項９】
全てのサイドウォール除去工程で第２島状半導体層のサイドウォールを除去することにより、段差のない側壁を第２島状半導体層に形成する請求項７または８記載の製造方法。
【請求項１０】
サイドウォール除去工程の少なくとも１回は第２島状半導体層のサイドウォールを除去しないことにより、第１島状半導体層よりも少ない数の段差を有する側壁を第２島状半導体層に形成する請求項７または８記載の製造方法。
【請求項１１】
請求項１〜５のいずれか１つに記載の半導体装置を備える携帯電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置、その製造方法及びそれを備えてなる携帯電子機器に関する。より詳細には、島状半導体層の段差を有する側壁に複数種類の素子が形成される半導体装置及びその半導体装置を備えてなる携帯電子機器に関する。
【背景技術】
【０００２】
近年の半導体技術の進歩、特に微細加工技術の進歩により、トランジスタやメモリセルの小型化と大容量化とが急速に進んでいる。小型化と大容量化を同時に実現する手法の１つとして、半導体基板の表面に格子縞状の溝を形成することにより、互いに分離されてマトリクス状に配列された複数の島状半導体層を形成し、その側壁を利用してメモリセルを構成するＥＥＰＲＯＭが提案されている（例えば、特許文献１参照）。
【０００３】
図３８は、このＥＥＰＲＯＭ内に形成される１つの島状半導体層の構造を示す断面図である。図３８に示すように、シリコンからなる島状半導体層１１０は、半導体基板表面に垂直な方向の断面形状が階段状である。島状半導体層１１０の段で区切られた側壁の部分には、電荷蓄積層５１０と制御ゲート５２０を有するメモリセルが隣り合って配置され、さらに、それらのメモリセルを上下から挟むように選択ゲート５００を有する選択トランジスタが島状半導体層１１０の側壁に配置されて一組のメモリ・ユニットが構成される。
【０００４】
このＥＥＰＲＯＭには、この様な形状の島状半導体層１１０がマトリクス状に配置され、上記の構造のメモリ・ユニットをアレイ状に接続してメモリアレイを構成している。
【特許文献１】特開２００３−０６８８８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前記のＥＥＰＲＯＭは、各島状半導体層の階段状の側壁は全て同様の形状を有する。しかし、ＥＥＰＲＯＭ内の各島状半導体層の側壁がすべて同様の形状に限られるとすると、ＥＥＰＲＯＭ内に形成できるトランジスタやメモリセルの形状や構成、またメモリ・ユニットの回路構成に制約を受ける。所望に応じて形状の異なる側壁を有する複数種類の柱上半導体層を備えた半導体装置が望まれている。
さらに、例えば、従来の半導体装置、即ち側壁がすべて同様の段差形状を有する半導体装置であっても、その島状半導体層の側壁に形成した酸化膜の特性を正確に評価するためには、段差部分の影響を分離して評価するため、段差を持たない島状半導体層を同一基板内に形成して評価することが好ましい。
【０００６】
この発明は、このような事情を考慮してなされたもので、島状半導体層を有する半導体装置において、島状半導体層の側壁の形状、即ち段差の数やその有無が異なる複数形状の島状半導体層を有する半導体装置、その製造方法及びそれを備えてなる携帯電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この発明は、同一基板上に第１及び第２の島状半導体層を含む２以上の島状半導体層が形成され、少なくとも第１島状半導体層は、基板表面に平行する断面の断面積が垂直方向の高さに対して段階的に異なるようにその側壁に段差を有し、第２島状半導体層は、第１島状半導体層と側壁の段差の有無あるいは段差の数が互いに異なり、第１および第２島状半導体層は、段差によって区切られた側壁の各部かあるいは段差を持たない側壁に素子を備えることを特徴とする半導体装置を提供するものである。
【発明の効果】
【０００８】
この発明の半導体装置は、第１及び第２の島状半導体層の側壁の段差の有無あるいは段差の数が互いに異なるので、側壁の形状に制約されることなく各側壁に異なる種類の素子を形成することができ、構成の自由度の高い半導体装置が得られる。
また、例えばＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）、即ち単体素子評価用の半導体チップを作成して要素評価を行う場合にも、この発明の半導体装置を用いて評価を行うことができる。
【発明を実施するための最良の形態】
【０００９】
この発明の半導体装置は、同一基板上に第１及び第２の島状半導体層を含む２以上の島状半導体層が形成され、第１及び第２島状半導体層は、段差によって区切られた側壁の各部かあるいは段差を持たない側壁に素子を備え、第１及び第２の島状半導体層は、その側壁の段差の有無あるいは段差の数が互いに異なることを特徴とする。
【００１０】
ここで、側壁の段差とは、島状半導体層の基板に平行する断面の断面積が、所定距離だけ基板表面から離れた面を境界として互いに異なるように島状半導体が形成される部分をいうが、加工精度の関係からある程度の幅を持った領域であってもよい。また、段差によって区切られた側壁とは、前記段差以外の各側壁をさし、側壁が基板表面に対して垂直な方向にほぼ平坦に延び、その両端が段差、島状半導体層の頂部または島状半導体層間の溝の底面のいずれかによって区切られる側壁のことをいう。段差及び段差によって区切られた側壁は、いずれも島状半導体層の側壁の全周に存在する。また、各素子は、段差によって区切られる側壁あるいは段差のない側壁であって、それらの側壁の全周またはその一部に形成されるが、１つの素子が段差をまたがって形成されることはない。
また、半導体装置内に第１および／または第２島状半導体層と同じ形状の島状半導体層が複数形成されていてもよい。
【００１１】
また、この発明の半導体装置は、同一基板上に第１及び第２の島状半導体層を含む２以上の島状半導体層が形成され、少なくとも第１島状半導体層は、基板表面に平行する断面の断面積が垂直方向の高さに対して段階的に異なるようにその側壁に段差を有し、第１と第２島状半導体層とは、その高さが互いに異なり、第１および第２島状半導体層は、段差によって区切られた側壁の各部かあるいは段差を持たない側壁に素子を備えることを特徴とする。
ここで、側壁の高さとは、基板表面に垂直な方向に沿って、各島状半導体の側壁に素子が形成される領域と段差との合計の長さをいう。
この発明の半導体装置は、第１及び第２の島状半導体層の高さが互いに異なるので、側壁の形状に制約されることなく各側壁に異なる種類の素子を形成することができ、構成の自由度の高い半導体装置が得られる。
【００１２】
第１島状半導体層が側壁に備える素子の組み合わせは、第２島状半導体層が側壁に備える素子あるいはその組み合わせと異なっていてもよい。このようにすれば、１つの半導体装置内に多種類の素子あるいはその組み合わせを持つことができるので、設計の自由度の高い半導体装置が得られる。
前記素子は、第１あるいは第２島状半導体層の側壁の周囲の全部あるいは一部に形成された電極をゲート電極として有するトランジスタまたは前記電極を一方の電極とし、絶縁膜を介して側壁に形成された不純物拡散層を他方の電極とするキャパシタであるか、または第１あるいは第２島状半導体層の側壁の周囲の全部あるいは一部に形成された電荷蓄積層および制御ゲートを有するメモリセルであってもよい。
【００１３】
また、この発明の半導体装置は、基板と第１及び第２島状半導体層は、第１導電型の第１領域と、基板表面の少なくとも一部に形成された第２導電型の不純物拡散層からなる第２領域とを含み、前記第１領域と第２領域との間に電圧を印加して基板と島状半導体層との接合部に形成される空乏層によって、前記素子が基板から電気的に絶縁されるように構成されてもよい。
こうすれば、各素子が基板から電気的に絶縁されるので、電気的特性の優れた素子を備えた半導体装置が得られる。
【００１４】
また別の観点から、この発明は、同一基板上に形成され、その側壁に段差を有する第１島状半導体層とその側壁に段差がないかあるいは第１島状半導体層よりも少ない数の段差を有する第２島状半導体層とを少なくとも有する半導体装置の製造方法であって、第１及び第２島状半導体層の側壁にサイドウォールを形成するサイドウォール形成工程と、その側壁に段差を形成しない場合に次工程に先立って第２島状半導体層のサイドウォールを除去するサイドウォール除去工程と、少なくとも第１島状半導体層の側壁に配置された前記サイドウォールをマスクとして前記基板をさらに所定の深さだけ掘り下げ、既に形成された側壁との段差を有する新たな側壁を第１島状半導体層に形成し、前記サイドウォールの有無に対応して既に形成された側壁との段差を有するかあるいは有さない新たな側壁を第２島状半導体層に形成する掘り下げ工程とを少なくとも含むことを特徴とする製造方法を提供する。
【００１５】
こうすれば、この発明の半導体装置の製造方法は、サイドウォール形成工程、サイドウォール除去工程と掘り下げ工程とを含むので、側壁に段差を有する島状半導体と、段差を形成しない島状半導体とを同時に形成することができ、各島状半導体の側壁の段差を独立した工程で形成する製造方法よりも工程数及び所要時間を低減することができる。従って、前記の製造方法に比べて半導体装置をより安価に製造することができる。
【００１６】
さらに、第１及び第２島状半導体層以外の基板表面を所定の深さだけ掘り下げて第１島状半導体層の最上段の側壁と、前記側壁に対応する第２島状半導体層の側壁とを形成する工程と、前記工程の後、第１島状半導体層に所定の数の段差を形成するまで所定回数だけ順次反復される前記サイドウォール形成工程、サイドウォール除去工程と掘り下げ工程と、各島状半導体層の段差によって区切られた側壁の各部、あるいは段差のない側壁に素子を形成する工程とを備え、その側壁に所定の数の段差を有する第１島状半導体層と、その側壁に段差を有さないかあるいは第１島状半導体層よりも少ない数の段差を有する第２島状半導体層を形成するようにしてもよい。
これによって、その側壁の段差の有無あるいは段差の数が互いに異なる島状半導体層を基板上に同時に形成することができる。
【００１７】
あるいは、第１及び第２島状半導体層以外の基板表面を所定の深さだけ掘り下げて第１島状半導体層の最上段の側壁と、前記側壁に対応する第２島状半導体層の側壁とを形成する工程と、前記工程の後、第２島状半導体層が所定の高さに達していない場合に、前記高さに達するまで順次反復される前記サイドウォール形成工程、サイドウォール除去工程と掘り下げ工程と、第１及び第２島状半導体層の側壁にサイドウォールを更に形成する第２サイドウォール形成工程と、第２島状半導体層とそれを含む基板表面の領域をレジストで覆うレジスト被覆工程と、第１島状半導体層の側壁に配置された前記サイドウォールと前記レジストとをマスクとして前記基板をさらに所定の深さだけ掘り下げ、既に形成された側壁との段差を有する新たな側壁を第１島状半導体層に形成し、レジストで被覆され第２島状半導体層を含む領域を掘り下げない第２掘り下げ工程と、第２掘り下げ工程の後、第１島状半導体層の側壁の段差が所定の数に達していない場合に、前記段数に達するまで反復される前記第２サイドウォール形成工程と第２掘り下げ工程と、各島状半導体層の段差によって区切られた側壁の各部、あるいは段差のない側壁に素子を形成する工程とを備え、その側壁に所定の数の段差を有する第１島状半導体層と、第１島状半導体層と異なる高さであって、その側壁に段差を有さないかあるいは第１島状半導体層よりも少ない数の段差を有する第２島状半導体層を形成するようにしてもよい。
これによって、これによって、互いに高さの異なる島状半導体層を基板上に同時に形成することができる。
なお、前記レジスト被覆工程は、第２サイドウォール形成工程の前に実施してもよい。
【００１８】
全てのサイドウォール除去工程で第２島状半導体層のサイドウォールを除去することにより、段差のない側壁を第２島状半導体層に形成してもよい。
あるいは、サイドウォール除去工程の少なくとも１回は第２島状半導体層のサイドウォールを除去しないことにより、第１島状半導体層よりも少ない数の段差を有する側壁を第２島状半導体層に形成してもよい。
【００１９】
以下、図面に示す実施形態に基づいてこの発明を詳述する。
（実施の形態１）半導体装置の構造の実施形態
図１は、この発明の半導体装置の構造の一例を示す断面図である。図１に示すように、半導体基板１０の表面に、前記表面に対して垂直方向の断面形状が互いに異なる第１島状半導体層１１と、第２島状半導体層１２とが形成されている。なお、第１及び第２半導体層の側壁にはトランジスタ素子が形成されているが、図を見やすくするために各素子に外部からの電圧を印加するための配線は図示を省略している。同一基板上に異なる形状の島状半導体層が形成されていれば島状半導体層の形状は特に限定しない。また、基板に形成される島状半導体層の数も図１のように２つには限られない。実用的な半導体装置では、もっと多数の島状半導体が形成される。
【００２０】
島状半導体層の側壁に形成される素子は、図１のようにトランジスタでもよいがこれに限定されず、例えば、フラッシュメモリ素子、ＭＮＯＳのようなメモリセルであってもよいし、キャパシタを形成してもよい。図２は、この発明の半導体装置の構造の異なる一例を示す断面図である。図２では、第１島状半導体層１１の側壁に図３８に示す半導体装置の島状半導体１１０の側壁に形成されたものと同様に、電荷蓄積層とゲート電極を有するフラッシュメモリセルの上下に選択トランジスタが配置されたフラッシュメモリ・ユニットが形成され、第２島状半導体１２の側壁の上段にはトランジスタが、下段にはキャパシタが形成されている。
島状半導体層に配置された不純物拡散層７１は、トランジスタやメモリセルのソース及びドレインとして、または素子間の電気的接続を目的として形成されている。
図３６は第１島状半導体層１１が図１と異なる高さに形成される一例を示している。
【００２１】
図１の第１島状半導体層１１には、側壁の各段にトランジスタが形成されている。より詳細には、シリコン酸化膜からなるゲート絶縁膜４１、多結晶シリコン膜からなるゲート電極５１〜５４を有し、各トランジスタは不純物拡散層７１で電気的に直列接続されている。
また、図１の第２島状半導体層１２には、段差を持たない側壁にシリコン酸化膜からなるゲート絶縁膜４１、多結晶シリコン膜からなるゲート電極５０を有するトランジスタが１つ形成されている。
第１島状半導体層１１及び第２島状半導体層１２の側壁に形成されたトランジスタの下側に、不純物拡散層７０が形成されている。この不純物拡散層は基板１０と逆導電型である。第１及び第２島状半導体層１１、１２とその側壁の各トランジスタは、基板１０もしくは島状半導体層１１，１２と不純物拡散層７０との間に電圧を印加することによって形成される空乏層によって、基板１０から電気的に絶縁される。
【００２２】
さらに、図２の第１島状半導体層には、多結晶シリコン膜５２、５３を電荷蓄積層とし、多結晶シリコン膜５４、５５を制御ゲート電極とするフラッシュメモリセルの上下を選択トランジスタで挟んだフラッシュメモリセル・ユニットが形成され、第２島状半導体層１２には、側壁の上段にトランジスタが形成され、その下段にキャパシタが形成されている。上段のトランジスタは、シリコン酸化膜からなるゲート酸化膜４１と、多結晶シリコン膜からなるゲート電極５０とを有している。下段のキャパシタは、シリコン酸化膜４１を誘電体膜とし、それを挟んで対向する不純物拡散層７０と多結晶シリコン膜からなる電極５０を他方の電極としている。前記トランジスタとキャパシタは、不純物拡散層７０によって電気的に接続されている。
また、第１島状半導体層１１及び第２島状半導体層１２の側壁に形成されたトランジスタ及びキャパシタの下側に、不純物拡散層７０が形成されている。この不純物拡散層は基板１０と逆導電型である。第１及び第２島状半導体層１１、１２とその側壁の各トランジスタは、基板１０もしくは島状半導体層１１，１２と不純物拡散層７０との間に電圧を印加することによって形成される空乏層によって、基板１０から電気的に絶縁される。
【００２３】
（実施の形態２）半導体装置の製造工程の実施形態
実施の形態１で詳述したように、この発明の半導体記憶装置は、基板表面にそれぞれが１以上の少なくとも２種類の島状半導体層を有し、各種類の島状半導体層は、段差によって区切られた側壁の各部かあるいは段差を持たない側壁に素子を備え、側壁の段差の数、あるいは段差の有無が島状半導体層の種類によって異なる。この島状半導体層の側壁に形成される素子は、例えば、トランジスタ、メモリセル、キャパシタであってもよい。島状半導体層の側壁の段差部には、不純物拡散層が自己整合的に形成され、素子は形成されない。そして、例えば、３段の段差を有する島状半導体層に形成された４つのトランジスタは３つの段差部にそれぞれ形成された不純物拡散層によって互いに直列に接続される。
【００２４】
前述の半導体装置を製造する製造工程のいくつかの例を以下に説明する。ただし、以下に説明する複数の製造例における製造工程の組み合わせは、これに限定されるものではなく、この発明の分野の通常の知識を有するものであれば、異なる製造例中の工程を組み合わせて適用することも可能であり、そのような実施態様もこの発明に含まれることは明らかである。
【００２５】
図３〜図２７は、この発明の半導体装置の製造工程の一例を示す工程断面図である。特に、同一の半導体装置内に側壁の段差を有する島状半導体層１１と、側壁の段差のない島状半導体層１２を同時に形成する製造工程の一例を示している。
まず、図３に示すように、例えばｐ型のシリコン基板１０の表面にマスク層となる第１の絶縁膜であるシリコン酸化膜４２を２００〜２０００ｎｍ程度堆積する。次に、図４に示すように、公知のフォトリソグラフィ技術によりパターニングされたレジストＲ１をマスクとして用いて、反応性イオンエッチングにより、シリコン酸化膜４２をエッチングする。その後、レジストＲ１を除去する。
第１の絶縁膜４２に用いる材質は、シリコン酸化膜に限定されず、後の工程で基板１０に対して反応性エッチングを適用して表面を掘り下げるとき、膜がエッチングされないか、基板１０よりもエッチング速度が遅い材料であればよい。例えば、シリコン窒化膜からなる導電膜でもよく、あるいはシリコン酸化膜とシリコン窒化膜など、二種以上の材料からなる積層膜であってもよい。
【００２６】
続いて、図５に示すように、シリコン酸化膜４２をマスクに用いて、反応性イオンエッチングにより基板１０の表面を５０〜５０００ｎｍの深さまでエッチングする。シリコン酸化膜４２の下に配置され、エッチングされずに残った部分の基板１０が第１島状半導体１１及び第２島状半導体１２になる。
次に、図６に示すように、第３の絶縁膜としてシリコン窒化膜３１を基板１０の表面に１０〜１０００ｎｍ堆積する。その後、図７に示すように、異方性エッチングにより、シリコン酸化膜４２及び第１及び第２島状半導体層１１、１２の各側壁に、シリコン窒化膜３１をサイドウォール状に加工する。このとき、基板１０の露出した表面に第２の絶縁膜としてシリコン酸化膜４３を形成した後、シリコン酸化膜を介して第３の絶縁膜であるシリコン窒化膜３１を形成してもよい（図８）。
【００２７】
続いて、図９に示すように、第１島状半導体層１１をレジストＲ２によって被覆する一方、第２島状半導体層１２にはレジストＲ２を被覆せずに露出させておく。そして、公知のフォトリソグラフィ技術による等方性エッチングを適用し、第２島状半導体層１２の側壁に形成したシリコン窒化膜３１を除去する。その後、レジストＲ２を除去する（図１０）。
続いて、サイドウォール状のシリコン窒化膜３１をマスクにして、反応性イオンエッチングにより、シリコン基板１０を更に５０〜５０００ｎｍエッチングする。図８に示すように基板表面と島状半導体層の側壁にシリコン酸化膜４３が形成されている場合、前記のエッチングは、島状半導体層１１及び１２の側壁のシリコン酸化膜４３上に形成されたサイドウォール状のシリコン窒化膜３１をマスクに用いればよい。基板１０を異方性エッチングによって掘り下げることにより、図１１に示すように、側壁に１つの段差をもつ第１島状半導体層１１と段差を持たない第２島状半導体層１２が形成される。
【００２８】
続いて、図１２に示すように、第４の絶縁膜としてシリコン窒化膜３２を基板１０の表面に１０〜１０００ｎｍ堆積する。その後、図１３に示すように、異方性エッチングにより、シリコン酸化膜４２、第１及び第２島状半導体層１１、１２及びサイドウォール状のシリコン窒化膜３１からなる側壁の上に、更にシリコン窒化膜３２をサイドウォール状に加工する。
続いて、前述の図９〜１１に示した工程と同様の工程を繰り返し適用することにより、更に基板１０を更に掘り下げて、２段の段差が側壁に形成された島状半導体層１１と側壁に段差を持たない島状半導体層１２を得る（図１４〜１６）。
【００２９】
更に、前述の図１２〜１６と同様の工程を繰り返し（図１７〜２１）、図２１に示すように３段の段差が側壁に形成された島状半導体層１１と側壁に段差を持たない島状半導体層１２を得る。
なお、この実施の形態では３段の段差を有する島状半導体層１１を製造する場合の製造工程を例に説明したが、段差の数はこれに制限されず、１段、２段または４段以上であってもよい。
【００３０】
その後、島状半導体層１１の側壁に形成されたシリコン窒化膜３１、３２、３３を等方性エッチングにより除去し、島状半導体層の間に形成された溝の底部にｎ型不純物拡散層７０を形成する（図２２）。不純物拡散層７０は、例えばイオン注入法により、砒素又は燐を１×１０13〜１×１０17／ｃｍ2程度のドーズで注入することにより形成することができる。この場合、イオンの注入は、基板表面に垂直な軸に対して０〜４５°程度傾斜した方向から注入すればよい。また、イオン注入の注入エネルギーは、５〜１００ｋｅＶ程度であればよい。
【００３１】
次に、必要に応じて斜めイオン注入を利用し、第１及び第２島状半導体層１１、１２の側壁にチャネルイオン注入を行う（図示せず）。この場合のイオン注入は、例えば、硼素を１×１０11〜１×１０13／ｃｍ2程度のドーズで、基板表面に垂直な軸に対して５〜４５°程度傾斜した方向から注入すればよい。また、イオン注入の注入エネルギーは、５〜１００ｋｅＶ程度であればよい。なお、チャネルイオン注入は、第１及び第２島状半導体層１１、１２の周囲の複数方向から注入する方が、第１及び第２島状半導体層１１、１２の側壁の表面不純物濃度を均一化することができて好ましい。あるいは、全周方向であってもよい。また、イオン注入に代えて、ＣＶＤ法を適用することにより、硼素を含む酸化膜を島状半導体層の間の溝部に堆積し、堆積した酸化膜から第１及び第２島状半導体１１、１２の側壁への硼素拡散を利用してもよい。また、第１及び第２島状半導体層１１、１２表面からの不純物の導入は、第１及び第２島状半導体層１１、１２の不純物濃度分布が同等であれば、第１及び第２島状半導体層１１、１２を形成する前に行ってもよい。時期及び手段は、この実施の形態に記載されているものに限らない。
【００３２】
続いて、熱酸化法により、第１及び第２島状半導体層１１、１２の周囲に、第４の絶縁膜として３〜２０ｎｍ程度のシリコン酸化膜４１（ゲート酸化膜）を形成する（図２３）。
続いて、第１の導電膜となる多結晶シリコン膜５０を２０〜２００ｎｍ程度堆積する。そして、異方性エッチングにより多結晶シリコン膜５０をサイドウォール状に加工することにより、島状半導体層１１の側壁の各段に、互いに分離された多結晶シリコン膜５１、５２、５３、５４を一括形成する（図２４）。これにより、サイドウォール状に加工された多結晶シリコン膜５１、５２、５３、５４は、ゲート酸化膜であるシリコン酸化膜４４を介して島状半導体層１１状に形成される。段差を持たない島状半導体層１２の周囲には、ゲート酸化膜であるシリコン酸化膜４４を介して１つの多結晶シリコン膜５０が形成される（図２５）。
【００３３】
続いて、多結晶シリコン膜５０がその表面上に形成されていない島状半導体層１１の段差部に対して不純物導入を行い、ｎ型不純物拡散層７１を形成する（図２６）。不純物拡散層７１は、例えば、基板表面に垂直な軸に対して０〜４５°程度傾斜した方向から５〜１００ｋｅＶの注入エネルギーで、砒素又は燐を１×１０12〜１×１０15／ｃｍ2程度のドーズで注入することにより形成することができる。イオン注入は、島状半導体層１１の一方向又は複数方向からの注入でもよいし、全周囲から行ってもよい。
【００３４】
前述した各製造工程を経ることによって製造された図２７に示す半導体装置は、第１及び第２島状半導体層１１、１２の側壁の各部に、多結晶シリコン膜５０〜５４をゲートとするトランジスタを有する。図２７に示す半導体装置は、図１に示したものと同じ半導体装置である。
その後、さらに公知の技術を用いて、電気的に所望の機能が得られるよう接続することで、半導体装置として完成することができる。
これらの製造工程によって、側壁の段差の数、あるいは段差の有無が異なる複数種類の島状半導体層を有する半導体装置が得られる。
【００３５】
この実施の形態では、単純化によって説明を理解しやすくするために２本の島状半導体層を有する半導体装置を例にして説明したが、各種類の島状半導体層の両方若しくは一方が複数あってもかまわない。
この実施の形態のように、異なる種類の島状半導体層の側壁に互いに異なるチャネル長のトランジスタを形成することによって、例えば、本実施例における第２島状半導体層１２に形成したトランジスタを高耐圧を必要とするトランジスタとして用い、高集積度を要する部分には第１島状半導体層１１に形成されたトランジスタを用いることができる。装置内に一種類の島状半導体層しか持たない従来の半導体装置に比べて、回路設計上の自由度の高い半導体装置を製造することができる。
【００３６】
ここで、側壁の形状が異なる各島状半導体層に形成する素子の組み合わせは、トランジスタに限定されず、例えば、メモリセルや、キャパシタ、ダイオードなどを形成することができる。このように、各種の素子を組み合わせて製造することができるので、この発明の半導体装置は、従来の半導体装置に比べて回路設計上の自由度が高い。
【００３７】
また、同じ種類の島状半導体層のみからなる従来の半導体装置であっても、例えば、島状半導体層の側壁に形成するゲート絶縁膜の特性を評価する場合に、段差部分の寄与がない特性を評価したい場合がある。この場合、ＴＥＧ部に段差を持たない島状半導体層を形成することによって、所望の特性評価を行うことが可能になる。この発明の半導体装置の製造方法によれば、側壁の形状が異なる段差部を同一半導体装置内に形成することができるので、前述のように設計の自由度の高い、非常に有用な半導体装置が得られる。
【００３８】
（実施の形態３）
この実施の形態で説明する半導体装置は、素子が形成される島状半導体層の段差の数が、第１及と第２島状半導体層とで異なる。この実施形態の半導体装置を製造する製造工程について説明する。図２８〜図３２は、この発明の半導体装置の製造工程の異なる一例を示す工程断面図である。
前述の実施の形態２で、図１〜図７あるいは図８に示したものと同様に、第１及び第２島状半導体層１１、１２の側壁に、シリコン窒化膜３１をサイドウォール状に形成する。
【００３９】
続いて、第１及び第２島状半導体層１１、１２の側壁に形成されたサイドウォール状のシリコン窒化膜３１をマスクとして用い、基板１０を５０〜５０００ｎｍの深さまでエッチングする。この実施の形態は、実施の形態２と異なり、島状半導体層１２の側壁にもサイドウォール上のシリコン窒化膜３１を残してエッチングする（図２８）。これによって、島状半導体層１２の側壁にも段差が１段形成される。
【００４０】
次に、第４の絶縁膜としてシリコン窒化膜３２を１０〜１０００ｎｍ堆積する。そして、異方性エッチングにより、シリコン酸化膜４２、シリコン窒化膜３１と第１及び第２島状半導体層１１、１２との側壁上に、シリコン窒化膜３２をサイドウォール状に加工する（図２９）。
更に、段差を形成する島状半導体層１１をレジストＲ３により被覆し、公知のフォトリソグラフィ技術を用い、第２島状半導体層１２の側壁上に形成されたシリコン窒化膜３２を、等方性エッチングを適用して除去する（図３０）。
【００４１】
この後、前述した実施の形態２の製造工程例の図１２〜図２１を実施することにより、３つの段差を有する第１島状半導体層１１と、１段のみ段差を有する第２島状半導体層１２を有する半導体装置を製造することができる（図３１）。
この製造工程例では、側壁の段差の数が３段の第１島状半導体層１１を図示しているが、側壁の段差の数はこれに限定されず、１段や２段、あるいは４段以上であってもよい。
【００４２】
その後、前述した実施の形態２の図２２〜２７に示す製造工程と同様の工程を経た後、シリコン酸化膜４３及び多結晶シリコン膜５４、５５を形成する公知の工程を経て、３つの段差を持つ第１島状半導体層１１と、１つの段差を持つ第２島状半導体層１２を有する半導体装置を製造することができる（図３２）。
なお、この実施の形態では、第２島状半導体層１２の側壁の下段には、キャパシタが形成されている。前記キャパシタは、シリコン酸化膜４１を誘電体膜とし、多結晶シリコン膜５０と島状半導体１２の側壁の下段に形成された不純物拡散層７０とを電極としている。この不純物拡散層７０は、例えば既知のフォトリソグラフィ、CVD、エッチング工程により不純物拡散層７０を形成する領域を露出し、その後イオン注入工程と熱拡散工程により形成することが出来る。
【００４３】
実施の形態２の製造工程例と同様、第１及び第２島状半導体層の両方若しくは一方が、複数あってもかまわない。更に、第１及び第２島状半導体層にそれぞれ形成する素子の組み合わせは、トランジスタに限定されず、例えば、メモリセルや、キャパシタ、ダイオードなどを形成することができる。
ダイオードを形成する一例としては、島状半導体層１２上部に形成する不純物拡散層７５を、既知のフォトリソグラフィ工程および注入工程およびアニール工程を用いて島状半導体層１２と同じ伝導型の不純物拡散層で形成することで不純物拡散層７０と島状半導体層間にダイオードを得ることが出来る。
また、実施の形態２の製造工程とこの実施の形態の製造工程とを組み合わせることにより、回路設計あるいはＴＥＧ部の構成に更に高い自由度を持った半導体装置を得ることができる。
【００４４】
（実施の形態４）
この実施の形態で説明する半導体装置は、素子が形成される島状半導体層の側壁の高さが、第１及び第２島状半導体層で互いに異なる。この実施形態の半導体装置を製造する製造工程について説明する。図３３〜図３６は、この発明の半導体装置の製造工程のさらに異なる一例を示す工程断面図である。
前述の実施の形態２で、図１〜図７あるいは図８に示したものと同様に、第１及び第２島状半導体層１１、１２の側壁に、シリコン窒化膜３１をサイドウォール状に形成する。
【００４５】
続いて、公知のフォトリソグラフィ技術により、これ以上高くしない第２島状半導体層１２をレジストＲ５により被覆し、段差を形成する第１島状半導体層１１を露出する（図３３）。
続いて、サイドウォール状のシリコン窒化膜３１とレジストＲ５とをマスクにして、基板１０表面を５０〜５０００ｎｍの深さまでエッチングする。これにより、１つの段差をもつ第１島状半導体層１１と段差を持たない第２島状半導体層１２が形成される（図３４）。
【００４６】
さらに、レジストＲ２で第２島状半導体層１２を被覆したまま、第１島状半導体層１１に対して側壁に段差を形成しながら基板１０を掘り下げていく工程を繰り返し、図３５に示す半導体装置を得る。前記の工程は、第２島状半導体層１２をレジストＲ５で被覆したままである点を除けば、前述した実施の形態２の図１２〜１３、図１６、及び図１７〜１８、２１と同様である。
【００４７】
この実施の形態の製造工程では、側壁の段差の数が３段の第１島状半導体層１１を図示しているが、側壁の段差の数はこれに限定されず、１段や２段、あるいは４段以上であってもよい。
その後、実施の形態２の製造工程の図２２〜２７と同様の工程を経て、側壁に段差を持つ第１島状半導体層１１と、側壁に段差を持たず、かつ第１島状半導体層１１と側壁の高さが異なる第２島状半導体層１２を有する半導体装置を製造することができる（図３６）。
【００４８】
実施の形態２と同様、第１及び第２島状半導体層の両方若しくは一方が、複数あってもかまわない。更に、第１及び第２島状半導体層に形成する素子は、トランジスタに限定されず、例えば、メモリセルや、キャパシタ、ダイオードなどを形成してもよい。
また、実施の形態２および３、または２あるいは３の製造工程と、この実施の形態の製造工程とを組み合わせることにより、回路設計あるいはＴＥＧ部の構成に更に高い自由度を持った半導体装置を得ることができる。
【００４９】
（実施の形態５）
この発明の実施形態を図３７を用いて説明する。上記実施形態記載の半導体記憶装置又は半導体装置を、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器などが挙げられる。
図３７は、携帯電話の例を示している。携帯電話には、この発明の半導体装置が組み込まれている。
この発明の半導体装置を携帯電子機器に用いることにより、回路が小型化できる。もしくは、回路に含まれる不揮発性メモリを大容量化して、携帯電子機器の機能を高度化することができる。
【００５０】
図３７に示すように、携帯電話９００内には、制御回路部９０１、マン・マシン・インターフェース部９０８、ＲＦ（無線周波数）回路部９１０、及び、アンテナ部９１１が内蔵されている。制御回路部９０１内には、データメモリ部９０４、演算部９０２、制御部９０３、ＲＯＭ９０５及びＲＡＭ９０６がある。上記各部は、配線９０７（データバス、電源線等を含む）で接続されている。
【００５１】
この発明の半導体装置はその中に搭載する素子、回路構成の設計自由度が大きいので、例えばメモリ以外の各種の回路、例えば前述の演算部９０２、制御部９０３も同一の半導体装置内に実装することが容易になる。また、半導体表面に平面的に素子を配置するものに比べてチップ面積の利用効率がよいので、メモリを大容量化することができる。もしくは、同じメモリ容量であれば、チップ占有面積が少なく、半導体装置の小型化が可能になる。この半導体装置を携帯電話９００のデータメモリ部９０４等に用いれば、携帯電話９００を小型化することがでる。
【００５２】
この実施の形態では、制御回路部９０１内のデータメモリ部９０４、演算部９０２、制御部９０３、ＲＯＭ９０５及びＲＡＭ９０６この発明の半導体装置を用い、ワンチップで構成している。したがって、データメモリ部９０４、ＲＯＭ９０５、ＲＡＭ９０６を含む制御回路部９０１を１つのチップ上に形成することによるコスト削減効果を得ることも期待できる。
【図面の簡単な説明】
【００５３】
【図１】この発明の半導体装置の構造の一例を示す断面図である。（実施の形態１）
【図２】この発明の半導体装置の構造の異なる一例を示す断面図である。（実施の形態１）
【図３】この発明の半導体装置の製造工程の一例を示す工程断面図である。（実施の形態２）
【図４】この発明の半導体装置の製造工程の一例を示す工程断面図である。（実施の形態２）
【図５】この発明の半導体装置の製造工程の一例を示す工程断面図である。（実施の形態２）
【図６】この発明の半導体装置の製造工程の一例を示す工程断面図である。（実施の形態２）
【図７】この発明の半導体装置の製造工程の一例を示す工程断面図である。（実施の形態２）
【図８】この発明の半導体装置の製造工程の一例を示す工程断面図である。（実施の形態２）
【図９】この発明の半導体装置の製造工程の一例を示す工程断面図である。（実施の形態２）
【図１０】この発明の半導体装置の製造工程の一例を示す工程断面図である。（実施の形態２）
【図１１】この発明の半導体装置の製造工程の一例を示す工程断面図である。（実施の形態２）
【図１２】この発明の半導体装置の製造工程の一例を示す工程断面図である。（実施の形態２）
【図１３】この発明の半導体装置の製造工程の一例を示す工程断面図である。（実施の形態２）
【図１４】この発明の半導体装置の製造工程の一例を示す工程断面図である。（実施の形態２）
【図１５】この発明の半導体装置の製造工程の一例を示す工程断面図である。（実施の形態２）
【図１６】この発明の半導体装置の製造工程の一例を示す工程断面図である。（実施の形態２）
【図１７】この発明の半導体装置の製造工程の一例を示す工程断面図である。（実施の形態２）
【図１８】この発明の半導体装置の製造工程の一例を示す工程断面図である。（実施の形態２）
【図１９】この発明の半導体装置の製造工程の一例を示す工程断面図である。（実施の形態２）
【図２０】この発明の半導体装置の製造工程の一例を示す工程断面図である。（実施の形態２）
【図２１】この発明の半導体装置の製造工程の一例を示す工程断面図である。（実施の形態２）
【図２２】この発明の半導体装置の製造工程の一例を示す工程断面図である。（実施の形態２）
【図２３】この発明の半導体装置の製造工程の一例を示す工程断面図である。（実施の形態２）
【図２４】この発明の半導体装置の製造工程の一例を示す工程断面図である。（実施の形態２）
【図２５】この発明の半導体装置の製造工程の一例を示す工程断面図である。（実施の形態２）
【図２６】この発明の半導体装置の製造工程の一例を示す工程断面図である。（実施の形態２）
【図２７】この発明の半導体装置の製造工程の一例を示す工程断面図である。（実施の形態２）
【図２８】この発明の半導体装置の製造工程の異なる一例を示す工程断面図である。（実施の形態３）
【図２９】この発明の半導体装置の製造工程の異なる一例を示す工程断面図である。（実施の形態３）
【図３０】この発明の半導体装置の製造工程の異なる一例を示す工程断面図である。（実施の形態３）
【図３１】この発明の半導体装置の製造工程の異なる一例を示す工程断面図である。（実施の形態３）
【図３２】この発明の半導体装置の製造工程の異なる一例を示す工程断面図である。（実施の形態３）
【図３３】この発明の半導体装置の製造工程のさらに異なる一例を示す工程断面図である。（実施の形態４）
【図３４】この発明の半導体装置の製造工程のさらに異なる一例を示す工程断面図である。（実施の形態４）
【図３５】この発明の半導体装置の製造工程のさらに異なる一例を示す工程断面図である。（実施の形態４）
【図３６】この発明の半導体装置の製造工程のさらに異なる一例を示す工程断面図である。（実施の形態４）
【図３７】この発明の半導体装置を用いた携帯電子機器の実施の形態である携帯電話の例を示すブロック図である。（実施の形態５）
【図３８】従来のＥＥＰＲＯＭ内に形成される１つの島状半導体層の構造を示す断面図である。
【符号の説明】
【００５４】
１０，１００    ｐ型半導体基板
１１，１２，１１０    島状半導体層
３１，３２，３３    シリコン窒化膜
４１，４２，４３，４４０，４６０，４８０    シリコン酸化膜
５０，５１，５２，５３，５４，５５，５６，５００，５１０，５２０，５３０    多結晶シリコン膜
６１０    層間絶縁膜
７０，７１，７５，７１０，７２０，７２５    ｎ型不純物拡散層
８０４    配線層
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５    レジスト
９００    携帯電話
９０１    制御回路部
９０２    演算部
９０３    制御部
９０４    データメモリ部
９０５    ＲＯＭ
９０６    ＲＡＭ
９０７    配線
９０８    マン・マシン・インターフェース部
９１０    ＲＦ（無線周波数）回路部
９１１    アンテナ部
【図１】
2005259889.tif 000003
【図２】
2005259889.tif 000004
【図３】
2005259889.tif 000005
【図４】
2005259889.tif 000006
【図５】
2005259889.tif 000007
【図６】
2005259889.tif 000008
【図７】
2005259889.tif 000009
【図８】
2005259889.tif 000010
【図９】
2005259889.tif 000011
【図１０】
2005259889.tif 000012
【図１１】
2005259889.tif 000013
【図１２】
2005259889.tif 000014
【図１３】
2005259889.tif 000015
【図１４】
2005259889.tif 000016
【図１５】
2005259889.tif 000017
【図１６】
2005259889.tif 000018
【図１７】
2005259889.tif 000019
【図１８】
2005259889.tif 000020
【図１９】
2005259889.tif 000021
【図２０】
2005259889.tif 000022
【図２１】
2005259889.tif 000023
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
2005259889.tif 000031
【図３０】
2005259889.tif 000032
【図３１】
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【図３２】
2005259889.tif 000034
【図３３】
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【図３４】
2005259889.tif 000036
【図３５】
2005259889.tif 000037
【図３６】
2005259889.tif 000038
【図３７】
2005259889.tif 000039
【図３８】
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