(57)【要約】【課題】従来、位相シフタを用いて非晶質の半導体膜を結晶化された半導体膜として生成するアニール処理において、結晶化された半導体膜の被処理基板上の位置が正確に特定できないという問題がある。【解決手段】本発明は、位相シフタ１と被処理基板２との間のギャップを一定にするために設けられた複数のスペーサ３の被処理基板２と接触する側の面に転写用パターン９を設けられる。アニール処理によるレーザ光の照射の際に、被処理基板２へ転写用パターン９を転写して、位置合わせマークを形成するアニール処理方法及びアニール処理装置である。【選択図】    図８
2005012013.tif 000002
【特許請求の範囲】
【請求項１】
結晶化のための光を出射する光源と、
この光源からの出射光路に設けられ入射光に対する出射光の位相が場所によって異なる部分を有する空間位相変調素子と、
該空間位相変調素子の透過光路に設けられこの空間位相変調素子の透過光に照射されて結晶化される非単結晶体を支持する支持部とを備え、
前記空間位相変調素子および前記非単結晶体間に介在して設けられたスペーサと、
このスペーサの前記非単結晶体と接触する側の面に設けられた位置合わせのための位置合わせ用パターンと、
を具備してなることを特徴とするアニール処理装置。
【請求項２】
前記空間位相変調素子は、厚さが異なる部分を有する光透過性基材からなる位相シフタであることを特徴とする請求項１記載の結晶化装置。
【請求項３】
前記スペーサは、前記空間位相変調素子の前記非単結晶体側面であって複数個設けられることを特徴とする請求項１又は２記載の結晶化装置。
【請求項４】
前記空間位相変調素子および非単結晶体の少なくとも一方は、箱型、蓋型および枠型の少なくとも一つのものに固定した構造であることを特徴とする請求項１乃至３のいずれか１項記載の結晶化装置。
【請求項５】
前記箱型、蓋型および枠型の少なくとも一つの対向する２側壁面間距離を他方の前記空間位相変調素子又は前記非単結晶体の対向する側面間の距離より僅かに大きくして嵌合させるように構成したことを特徴とする請求項３記載の結晶化装置。
【請求項６】
前記空間位相変調素子は、前記非単結晶体の全面を複数に分割し、一つの分割領域を覆う大きさを有し、この分領域毎に前記空間位相変調素子および非単結晶体間の間隔を予め定められた間隔に設定した状態で前記光源から結晶化のための光透過させ、この透過光を前記非単結晶体に照射する手段を具備してなることを特徴とする請求項１乃至５のいずれか１項に記載の結晶化装置。
【請求項７】
結晶化のための光を空間位相変調素子に照射し、
前記空間位相変調素子からの入射光に対する出射光の位相が場所によって異なる光強度分布を有する透過光により非単結晶体の入射面を照射して前記非単結晶体を結晶化するに際し、
前記空間位相変調素子および非単結晶体間に複数個のスペーサを介在させた状態で前記透過光を前記非単結晶体に照射する工程と、
前記照射する工程時に前記結晶化された領域を示す位置合わせ用パターンを前記非単結晶体に結像させる工程と
を具備してなることを特徴とする結晶化方法。
【請求項８】
前記非単結晶体に照射する工程は、前記非単結晶体の第１の領域にて前記空間位相変調素子および非単結晶体間に複数個のスペーサを介在させた状態で前記透過光を照射した後、
前記非単結晶体の第２の領域への前記透過光の照射は、前記透過光の光軸に前記第２の領域が一致するように前記非単結晶体を移動させ、前記空間位相変調素子および非単結晶体間に複数個のスペーサを介在させた後に前記透過光を前記非単結晶体に照射することを特徴とする請求項７記載の結晶化方法。
【請求項９】
前記非単結晶体に照射する工程は、当該前記透過光の照射工程により形成される結晶化領域外に前記スペーサを位置合わせして行うことを特徴とする請求項７又は８記載の結晶化方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シリコン薄膜のアニール処理方法およびアニール処理装置に関する。
【０００２】
【従来の技術】
一般に、半導体素子は、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）、密着センサ、光電変換素子をはじめとして様々な分野で大量に用いられている。例えば、薄膜トランジスタを液晶表示装置のガラス基板に搭載した例としては、（非特許文献１）に記載されている。液晶表示装置等に用いられる表示装置は、薄型且つ軽量が望まれており、低電圧駆動が可能で、さらにカラー表示も容易である等の特徴を有している。この表示装置は、近年のパーソナルコンピュータ、若しくは各種携帯用情報端末の表示装置として幅広く採用されている。そして、液晶表示装置の画素部、駆動回路部のスイッチング素子としては、ＭＯＳ（ＭＩＳ）電界効果トランジスタなどの薄膜トランジスタが広く用いられている。
【０００３】
これらのうち、チャネルにシリコン膜を用いた薄膜トランジスタをキャリア走行層（活性層）の構成材料から分類すると、▲１▼非晶質シリコン（アモルファスシリコン：ａ−Ｓｉ）を用いたものと、▲２▼結晶相を有する多結晶質シリコン（非単結晶の結晶質シリコン）を用いたものとに分類される。このうち、多結晶質シリコンは、主として多結晶シリコン（ｐｏｌｙ−Ｓｉ）、または微結晶シリコン（μｃ−Ｓｉ）が知られている。さらに薄膜トランジスクのチャネル半導体膜の材料としては、シリコン以外にも例えば、ＳｉＧｅ、ＳｉＯ、ＣｄＳｅ、Ｔｅ、ＣｄＳ等が用いられている。
【０００４】
Ｐｏｌｙ−Ｓｉ若しくはμｃ−Ｓｉ等の多結晶質シリコン（非単結晶の結晶質シリコン）からなる半導体は、アモルファスシリコンからなる半導体と比較してキャリアの移動度が１０倍から１００倍程度大きいという特徴があり、スイッチング素子の構成材料として非常に優れた特性を有している。また、多結晶シリコンを活性層に用いた薄膜トランジスタは、高速動作が可能なことから、近年では各種論理回路（例えば、ドミノ論理又は、ＣＭＯＳトランスミッションゲート回路等）や、これらを用いたマルチプレクサ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＣＣＤ及び、ＲＡＭ、さらに液晶表示装置、エレクトロルミネセンス表示装置等の駆動回路などを構成するスイッチング素子としても注目されている。
【０００５】
このようなｐｏｌｙ−Ｓｉ若しくはμｃ−Ｓｉ等の多結晶質シリコンからなる半導体膜をチャネルに用いた薄膜トランジスタの代表的な製造プロセスは以下のようなものがある。
【０００６】
まず、ガラス等からなる絶縁性基板（例えば、Ｃｏｒｎｉｎｇ社１７３７等）上にプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）装置などの成膜装置によりＳｉＯ２等からなるアンダコート層（バッファ層）を成膜し、さらに、その上に膜厚約５０ｎｍ程度のａ−Ｓｉ半導体膜を成膜する。
【０００７】
次に、熱処理によりａ−Ｓｉ半導体膜中の脱水素処理を行い、続いてエキシマレーザ結晶化法等によりａ−Ｓｉ半導体膜の溶融再結晶化を行い、ｐｏｌｙ−Ｓｉ半導体膜に形成する。ｐｏｌｙ−Ｓｉ半導体膜を薄膜トランジスタの形状にパターニングした後、ＳｉＯ２、ＳｉＮｘ等からなる厚さ約８０ｎｍ程度のゲート絶縁膜を成膜する。
【０００８】
このゲート絶縁膜上にゲート電極を配設した後、ゲート絶縁膜上からｐｏｌｙ−Ｓｉ半導体膜のソース領域およびドレイン領域にｎ型不純物あるいはｐ型不純物をイオン・ドーピング法（Ｉ／Ｄ法）などにより添加する。次いでＳｉＯ２等により層間絶縁膜（膜厚は５００ｎｍ程度）を形成する。
【０００９】
この層間絶縁膜を形成した後、例えば約６００℃程度の熱アニールなどの方法により半導体膜のソース領域、ドレイン領域の不純物の活性化を行なう。この後、層間絶縁膜のソース領域・ドレイン領域に対応する位置にコンタクト・ホールを形成し、この上から信号線金属を堆積してソース領域、ドレイン領域と接合したソース電極、ドレイン電極を引き出す。最後に信号線金属をパターニングすることにより薄膜トランジスタが完成する。
【００１０】
特に、液晶表示装置においては、画素部（画素アレイ）と・走査線信号回路や信号線駆動回路などの周辺駆動回路とを同一の基板上に形成する、いわゆる画素部・駆動回路部一体型の液晶表示装置の研究・開発も精力的に行われている。このような画素部・駆動回路部一体型の液晶表示装置の画素のスイッチング素子、周辺駆動回路のスイッチング素子としてはｐｏｌｙ−Ｓｉ、μｃ−Ｓｉなどの多結晶質シリコンからなる半導体膜をチャネルに用いた薄膜トランジスタを用いることにより、液晶表示装置の性能を向上するとともに生産性も向上することができる。特に、５０ｃｍ角、１ｍ角と大型ガラス基板の製造に際しては、上記薄膜トランジスタ形成領域のみを単結晶化することが生産性の向上に有効である。
【００１１】
さらに高性能化・低価格化を目指すためには、現在ＬＳＩを貼り付けて用いている入力部分のデジタル・アナログ変換器やゲートアレイなども画素部・駆動回路部と同時に多結晶質シリコンに少なくともチャネル領域が位置するように薄膜トランジスタを作製することが要望されている。そのためには、現在の多結晶質シリコンを用いた薄膜トランジスタと比較して電流駆動能力としてさらに２〜５倍の性能を有することが要求される。このためには、主に活性層として用いられている多結晶シリコン膜の特性を向上させることが必要である。
【００１２】
この薄膜トランジスタの電気特性を向上させるひとつの方法として、活性層を単結晶にすることが考えられる。実際、もし単結晶が絶縁性基板上に作製できるとしたら、次世代ＬＳＩにも検討されているＳＯＩ基板を用いたデバイスと同じ構造となるため、ＳＯＩでの結果と同様の結果が期待される。しかしながら、大型ガラス基板上に成膜された非単結晶半導体層の全面を単結晶化する技術は未だ達成された報告がない。ただ、現在でも多結晶中の結晶粒内は単結晶であることが期待されており、あとは結晶粒径をデバイスサイズ程度まで大きくする方法と、その大きくなった結晶粒に合わせてデバイスを作製する要求がある。
【００１３】
非特許文献１に記載された大粒径単結晶化技術としては、位相シフタ（Ｐｈａｓｅ−Ｓｈｉｆｔｅｒ）を用いて空間的に強度変調されたエキシマレーザを用いた結晶化法（位相変調エキシマレーザ結晶化法）がある。通常、多結晶シリコン膜を作製する際に用いているエキシマレーザは、ビームホモジナイザと呼ばれる光学系を用いて基板に照射する部分の強度を平均化している。これに対して、位相変調エキシマレーザ結晶化法は、意図的にレーザ強度に強弱をつけ、その結果照射された膜に温度勾配をつけ、低温部分から高温部分に向かって結晶化が進むようにしてやることで、横方向成長を促進し、通常のレーザ結晶化法と比較して大きな粒径をもつ多結晶シリコン膜を得ることができる方法である。また、特許文献１には、基板の表面を分割して、それらの領域へレーザ光をずらしながら照射して結晶化を行う技術が開示される。また、特許文献２には、帯状に成形された非晶質シリコン膜を溶融再結晶化させて、大きい結晶粒径を得る技術が開示されている。
【００１４】
このような方法を用いることで、デバイスサイズ程度の粒径をもつ単結晶シリコン膜化することが可能となり、上記で述べた要求を満たす膜を得ることができる。
【００１５】
しかしこの方法では、エキシマレーザの位相変調に用いる位相シフタの位置情報と、実際に作製するデバイスの位置関係がかならずしも合うとは限らない。大粒径であるとはいうものの、せいぜい数μｍ程度の大きさであるため、例えば、レーザ結晶化時に基板を常に同じ位置に置くという程度の位置合わせでは到底位置合わせをすることはできないという問題がある。
【００１６】
非特許文献１にも開示されるように、得られた大粒径の多結晶シリコンの粒は、無数の小粒径の多結晶シリコンまたはアモルファスシリコンで囲まれており、大粒径の単結晶シリコン化領域の位置を予め定められた薄膜トランジスタ形成位置から位置ずれさせて単結晶化すると、電気特性の極端に悪い薄膜トランジスタ素子ができる。液晶表示素子画面上において一部にでも不良な特性を持つ薄膜トランジスタ素子があると、電子装置である液晶表示素子自体の特性が悪くなり、製品として使えないものとなる。したがって、常に大粒径の単結晶シリコンの領域にデバイスを作製する技術が必要であるが、従来はこれを可能とする方法、装置や基板の構造は皆無であった。
【００１７】
【特許文献１】
特開２０００−３０６８５９  段落番号［０００９］
【００１８】
【特許文献２】
特開２００１−１２７３０１  段落番号［００２８］〜［００３３］
【００１９】
【非特許文献１】
「エキシマレーザを用いた巨大結晶粒Ｓｉ薄膜の形成」（表面科学Ｖｏｌ．２１，Ｎｏ．５，ｐｐ．２７８−２８７，２０００  松村正清）
【００２０】
【発明が解決しようとする課題】
本発明者等は、液晶表示装置など大型基板への実用を目指して予め定められた位置に大粒径の単結晶領域を形成する結晶化技術の開発を行っている。この開発において、形成された大粒径の単結晶化領域を認識し、その単結晶化領域に少なくとも薄膜トランジスタのチャネル領域が位置合わせさせる技術および位置合わせる手段させる要求が発生した。一つの薄膜トランジスタを形成するための単結晶領域の面積は、例えば５μｍ２必要であり、この単結晶領域に回路素子として薄膜トランジスタのチャネル領域を位置決めする製造技術が必要となった。上記文献には、これらの位置合わせ技術が記載されていない。
【００２１】
前述した位相シフト法を用いた結晶化においては、あらかじめ所望の位相差が得られるように加工された石英などの透明な板（位相シフタと称する）と溶融再結晶化させるための被処理基板（非晶質シリコン膜）とを対峙させて設置する。その際、位相シフタと被処理基板との距離（ギャップ）は、位相シフト効果を利用するためには、５〜数１００μｍ程度に保つ必要があることがわかった。
【００２２】
また、被処理基板の大型化が進み、処理の効率化を図るためには、位相シフタの大型化（大面積化）を図る必要がある。しかし、位相シフタを大面積化させると、図１０に示すような重力による撓みが発生し、位相シフタ４１ａのように中央部分と周辺部分とでは中央部分が下がる。これを被処理基板上に取り付けた場合には、被処理基板の中央部分に位相シフタ４１ａが近づき、周辺部分ほど離れていくことになる。このような状態でレーザ光によるアニール処理を行うと図４（ｂ）に示すように、多結晶シリコン７ａが設計通りの粒径であった場合に、位相シフタ４１と被処理基板とが近づいた場合には、粒径が小さくなった多結晶シリコン７ｂが再結晶化される。反対に、位相シフタ４１と被処理基板とが離れた場合には、粒径が更に大きくなった多結晶シリコン７ｃが再結晶化される。つまり、被処理基板と位相シフタ４１とのギャップにばらつきがあると、一様なレーザ強度分布が得られないため、所望する特性の再結晶化が果たせないという問題がある。
【００２３】
図９は、位相シフタにおけるサイズ（大きさと厚さ）と中央部分の撓み量の関係を示す。この図９によれば、例えば、位相シフタの厚さが３ｍｍで２０ｃｍ□であれば、中央部分の撓みは、０．１μｍとなる。これに対して、これより薄く厚さが１ｍｍで２０ｃｍ□であった場合には、中央部分の撓みは１．０μｍとなり、反対に厚く厚さが１０ｍｍで２０ｃｍ□であった場合には、撓みは０．０１μｍとなる。このように位相シフタが大面積化すると共に撓み量は増えて、例えば、厚さ３ｍｍで１００ｃｍ□を作成した場合には、１００μｍの撓みが発生し、均一な大きさの粒径とはならなくなる。換言すれば、このような製造方法により液晶表示装置形成した場合、画質が悪く商品価値のないものとなる。
【００２４】
また、位相シフタと被処理基板との基板面方向での距離は、被処理基板毎に一定に保たれる必要がある。それは、被処理基板表面上で部分的に大粒径のシリコン膜が存在するため、その大粒径の部分に薄膜トランジスタなどのデバイスを作製する必要がある。そのためには、位相シフタと、それ以降のリソグラフィとの位置をマイクロメートルオーダーで合わせておく必要がある。しかし、現在の方法ではこの位置合わせがむずかしい。
【００２５】
そこで本発明は、位相シフタを透過した透過光を被処理基板に照射してアニールした位置をマークしてアニール領域に回路素子を位置合わせすることができるアニール処理方法及びアニール処理装置を提供することを目的とする。
【００２６】
【課題を解決するための手段】
本発明は上記課題を解決するために、結晶化のための光を出射する光源と、この光源からの出射光路に設けられ入射光に対する出射光の位相が場所によって異なる部分を有する空間位相変調素子と、該空間位相変調素子の透過光路に設けられこの空間位相変調素子の透過光に照射されて結晶化される非単結晶体を支持する支持部とを備え、前記空間位相変調素子および前記非単結晶体間に介在して設けられたスペーサと、このスペーサの前記非単結晶体と接触する側の面に設けられた位置合わせのための位置合わせ用パターンとを備えるアニール処理装置を提供する。
【００２７】
さらに、結晶化のための光を空間位相変調素子に照射し、前記空間位相変調素子からの入射光に対する出射光の位相が場所によって異なる光強度分布を有する透過光により非単結晶体の入射面を照射して前記非単結晶体を結晶化するに際し、前記空間位相変調素子および非単結晶体間に複数個のスペーサを介在させた状態で前記透過光を前記非単結晶体に照射する工程と、前記照射する工程時に前記結晶化された領域を示す位置合わせ用パターンを前記非単結晶体に結像させる工程とを備えてなる結晶化方法を提供する。
【００２８】
以上のようなアニール処理装置及びアニール処理方法は、位相シフタによる半導体膜の結晶化のためのアニール処理を行う際に、複数のスペーサに設けられた転写用パターンが被処理基板に転写され、被処理基板に転写されたパターンを位置合わせマークとして以後の製造工程で用いられる。
【００２９】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態について詳細に説明する。
まず、結晶化装置の実施形態を図１を参照して説明する。結晶化装置９９は、大きく分類すると、結晶化のためのエネルギ光を出射する光源１００と、この光源１００からの光路に設けられた照明系１０１たとえばホモジナイザと、照明系１０１からの出射光路に設けられた空間位相変調素子たとえば位相シフタ１と、このスペーサの前記非単結晶体と接触する側の面に設けられた位置合わせ用パターン１０２と、位相シフタ１の透過光路に設けられた被処理基板２を支持する支持体１０３とから構成されている。
【００３０】
この結晶化装置９９は、非単結晶半導体層の結晶化工程を実施したとき、結晶化された領域に関連付けて非単結晶半導体層に位置合わせ用パターン１０２を形成する特徴を有する。位置合わせ用パターン１０２は、結晶化領域に回路素子例えば薄膜トランジスタを位置合わせして形成する際に、基準位置として利用される情報である。位置合わせ用パターン１０２は、非単結晶半導体層面内において複数箇所に設けることにより、結晶化装置９９の移動操作誤差や製造誤差を補償するためのものである。
【００３１】
位置合わせ用パターン１０２は、位相シフタ１の原理を利用してスペーサに形成することが実施形態である。スペーサは、耐熱性を有する光透過性基材例えば石英ガラスが望ましく、位置合わせ用パターン１０２は、段差を有するパターンである。位置合わせ用パターン１０２の形状は、十字形、×印、点印など適宜選択される。位置合わせ用パターン１０２は、結晶化のための光例えばＫｒＦレーザ光の照射工程において、同時に形成されるパターンである。このパターンは、転写パターンでもよい。
【００３２】
光源１００は、結晶化のためのエネルギ光を有するもので例えばＫｒＦエキシマレーザ光である。照明系１０１は、たとえばレーザ光を拡張し、位相シフタ１０２の入射面に均一な入射角と光強度分布を形成するホモジナイザである。位相シフタ１０２は、光源１００からのレーザ光の透過により溶融したり、熱歪が生じない材料たとえば石英ガラスからなり、位相差の異なる部分を有する光学部品である。位相差の異なる部分とは、厚さの異なる部分を有する石英ガラスである。被処理基板２の表面には、非単結晶体が成膜されている。このようにして結晶化装置が構成されている。
【００３３】
図２は、図１の位相シフタ１と被処理基板２との関係を具体的に説明するための断面構成を示す図である。被処理基板２は、ガラス等の絶縁性を有する一辺が５０ｃｍ程度以上の方形形状（以下、□とする）の大型基板を想定している。但し、形状については、方形形状として説明するが、これに限定されるものではなく、長方形等の矩形形状であってもよい。また被処理基板２は、ガラスに限定されるものではなく、石英ガラスやセラミックスでもよい。
【００３４】
位相シフタ１は、石英ガラス等の光透過性基材からなり、位相をシフト（例えば、１８０°）するための段差（凹凸）部が複数設けられ、被処理基板２上から全体をカバーするように取り付けられるカバータイプである。従って、被処理基板２が５０ｃｍ□であれば、この被処理基板２の全面を覆える５０ｃｍ□の大きさが必要である。また、位相シフタ１は、全周囲に亘って被処理基板２の端部に掛かる縁が設けられている。位相シフタ１の段差（凹凸）部は、直線状、曲線状、リング状など何れの形状でもよい。
【００３５】
そして取り付けられた際に、被処理基板２とカバータイプ位相シフタ１との間の距離が一定となるように、複数のスペーサ３が配置される。この被処理基板２は、前段の成膜工程及び熱処理工程において、被処理基板２上にａ−Ｓｉ（非晶質）半導体膜１１が成膜され、熱処理による脱水素処理が施される。このスペーサ３は、概して位相シフタ１と同じ光透過性基材により形成されている。
【００３６】
この被処理基板２は、後述する基板移動部のステージ４に装着される。このステージ４の表面（装着面）は、ミクロンオーダーで平坦化されていることが要求される。この平面度の要求はが位相シフタ１と被処理基板２との間隔である距離（キャップ）の処理面内全域に渉って均一性に影響するためである。
【００３７】
レーザ光が位相シフタ１を通過することにより、被処理基板２表面に形成された非晶質半導体層は、図４（ａ）に示すように横方向に成長する溶融再結晶化された結晶化シリコン膜７を得ることができる。
【００３８】
本実施形態では、複数のスペーサ３が被処理基板２とカバータイプ位相シフタ１との間がスペーサ３の長さによる距離（ギャップ）で一定に保たれるため、一様なレーザ強度分布によって均一的な粒径の結晶化シリコン膜を整然と配列させて生成することができる。ここで、図５（ｂ）は、スペーサ３を被処理基板２とカバータイプ位相シフタ１との間を実測した例である。スペーサ３は１０ｃｍ間隔で配置された場合に、その間隙（差）は、０．１μｍ以下となる。一方、スペーサ３を設けなかった場合の間隙（差）は、５８μｍが実測された。即ち、スペーサ３を被処理基板２の表面と位相シフタ１間に介在させることにより、被処理基板２の表面と位相シフタ１間は、面内において均一となる。
【００３９】
図４（ａ）に示すように、通常、位相シフタ１の透過光により結晶化された被処理基板２上の非晶質半導体層が結晶化された左右の結晶化パターン７とパターン７との境の領域８のみは、回路素子の形成に適した良い結晶化シリコン膜としては作り出すことができない。従って、このような回路素子の形成に不適な被処理基板２の領域８を複数のスペーサ３の配置場所とし、例えば、この境の領域８に配置すればよい。特に、スペーサ３の配置間隔は、位相シフタ１に撓みが発生しない間隔で配置することが重要である。即ち、スペーサ３の配置間隔は、回路素子の形成に不適な領域８および位相シフタ１に撓みが発生しない間隔で配置することである。
【００４０】
このように位相シフタ１と被処理基板２間にスペーサ３を介在させ位相シフタ１を用いて非晶質シリコン膜をアニール処理することにより溶融再結晶化された結晶化シリコン膜は、図５（ａ）に示すような位相シフタ１と被処理基板２とのギャップｎにより再結晶化される横方向成長ｍの結晶が被処理基板２上の非晶質シリコン膜全域に渉って均一に得られる。
【００４１】
尚、位相シフタ１は、被処理基板２全体を覆う大きさであるが、勿論、これに限定されるものではなく、被処理基板２がさらに大型であれば、複数のレーザ光照射領域に分割して、その領域に応じた大きさの位相シフタ１で対応させてアニール処理を行ってもよい。また、アニール処理工程における熱に対応でき且つ、レーザ光を損失無く透過できる光透過性基材であれば、石英ガラス以外の光透過性基材を用いてもよい。
【００４２】
図６は、位相シフタ１を用いたアニール処理装置のブロック構成を示し、図７は、その具体的な配置構成を示す図である。
このアニール処理装置は、非晶質シリコン（ａ−Ｓｉ）からなる半導体膜１１が形成された複数枚の被処理基板２（未アニール処理）を一時的に保持するローダチャンバ２１と、アニール処理された被処理基板２を収納するアンローダチャンバ２２と、前述したカバータイプ位相シフタ１（後述するトレイタイプ位相シフタ５）を収納するカバー格納チャンバ２３と、レーザ光の照射により被処理基板２に対してアニール処理を施し、半導体膜１１を溶融再結晶化させるアニール処理チャンバ２５と、これらのチャンバー間で被処理基板（位相シフタ１）２を搬送するための搬送アーム３０が設けられたトランスファチャンバ２４と、装置全体の動作を制御するための制御部２６とで構成される。尚、この構成において、アニール処理チャンバ２５は、カバータイプ位相シフタ１に対応するものである。
【００４３】
これらのうち、ローダチャンバ２１内には、未処理の被処理基板２を複数枚収納可能な被処理基板用カセット（以下、カセットと称する）３５が設けられており、カセット駆動部２７により外部の搬送系（図示せず）又は搬送アーム３０との受け渡しが行われる。アンローダチャンバ２２は、アニール処理された被処理基板２を複数枚収納可能な処理基板用カセット（以下、カセットと称する）３６が設けられており、カセット駆動部２８により外部の搬送系（図示せず）又は搬送アーム３０との受け渡しが行われる。
【００４４】
カバー格納チャンバ２９は、少なくとも１枚以上のカバータイプ位相シフタ１を格納するカバー（トレイ）格納部２９が設けられており、搬送アーム３０により搬出搬入される。例えば、被処理基板２を真空チャックする搬送アーム３０をカバー格納チャンバ２９内に差し込み、差し込まれた被処理基板２にカバータイプ位相シフタ１を被せるように自動化させてもよい。また、格納されるカバータイプ位相シフタ１を所定の温度まで加熱するヒータからなる加熱部３８が設けられている。
【００４５】
トランスファチャンバ２４内には、被処理基板２を例えば真空チャックにより保持する基板保持部と、回動及び上下動及び延縮するアーム部から成る搬送アーム３０が設けられており、制御部２６に制御されるアーム駆動部３１により搬送駆動される。この搬送アーム３０は、油圧（油圧シリンダ等）、磁力（モータ等）、空気圧（エアシリンダ等）などにより駆動される。
【００４６】
アニール処理チャンバ２５内には、搬送アーム３０により運び込まれた、位相シフタ１が取り付けられた被処理基板２を装着して移動可能な基板移動部３４と、エキシマレーザ等のレーザ光３７を発生させるレーザ光発生部３２と、レーザ光発生部３２からレーザ光を導き、細長いスリット状に偏光して、被処理基板２へ照射するレーザ光照射部３３とが設けられている。この基板移動部３４の表面（ステージ面）は、ミクロンオーダーで平坦化されていることが要求される。この平面度が位相シフタ１と被処理基板２との距離（キャップ）の均一性に影響する。また、アニール処理時に被処理基板２への加熱が必要な場合には、加熱及び冷却処理チャンバをさらに設ければよい。
【００４７】
このように構成されたアニール処理装置におけるアニール処理動作について説明する。
まず、被処理基板２は、前段の成膜工程及び熱処理工程において、被処理基板２上にａ−Ｓｉ半導体膜１１が成膜され、熱処理による脱水素処理が施される。
【００４８】
このａ−Ｓｉ半導体膜１１が成膜された被処理基板２は、外部の搬送機構を経て、ローダチャンバ２１内のカセット３５に収納される。搬送アーム３０はカセット３５から１枚の被処理基板２を取り出して、カバー格納チャンバ２３内に被処理基板２を差し入れる。カバー格納チャンバ２３では、カバー格納部２９が差し込まれた被処理基板２の上から好適する位相シフタ１を被せて装着する。
【００４９】
その後、搬送アーム３０は、カバー格納チャンバ２３から退避して、アニール処理チャンバ２５に被処理基板２を差し入れて、ステージ４に被処理基板２を載置する。ステージ４は、被処理基板２を真空チャック等により吸着して固定する。その後、位相シフタ１と被処理基板２との間隔は、スペーサ３により設定する。この状態で、位置設定作業が終了する。
【００５０】
次に、レーザ光発生部３２で発生されたレーザ光１７は、レーザ光照射部３３によりスリット状のラインビームに成形され、位相シフタ１を介して被処理基板２の入射面の例えば位相シフタ１が設定されている端部を照射する。被処理基板２は、ステージ７上で基板移動部３４により予め定められた手順で掃引されて、全面に亘り、レーザ光により照射されて結晶化工程が実施される。このレーザ光の照射によるアニール処理を施すことにより、被処理基板２上に形成されているａ−Ｓｉ半導体膜１１は、溶融再結晶化されて、図４（ａ）に示すような形状で、大きな粒径で揃った良質な結晶化シリコン膜に変化する。
【００５１】
次に、ステージ７上から被処理基板２（位相シフタ１を含む）が搬送アーム３０に搬送され、搬送アーム３０は、カバー格納チャンバ２３へ被処理基板２を搬出して、カバー格納部２９において基板上面に装着されている位相シフタ１を取り外し、所定の位置に格納する。搬送アーム部３０は、カバー格納チャンバ２３から退避して、被処理基板２をアンローダチャンバ２２のカセット３６に格納させる。さらに、搬送アーム３０はローダチャンバ２１へ未処理の被処理基板２を受け取りに行く。
【００５２】
この構成において被処理基板２は、位相シフタ１を透過したレーザ光１７に照射されながら、基板移動部１４により掃引され、被処理基板２２上に形成された非晶質シリコンからなる半導体膜１１の溶融再結晶化させるアニール処理が行われる。
【００５３】
以上のようなアニール処理は、位相シフタ１と被処理基板２との距離（ギャップ）が基板全面に亘って一定に保たれているために、非晶質シリコン（ａ−Ｓｉ）からなる半導体膜１１は粒径が揃った結晶化シリコン膜に変化することができる。
【００５４】
尚、本実施形態では、非晶質のシリコン膜について説明したが、同様に粒径が小さな多結晶膜をアニール処理することにより、粒径が大きく、粒径が揃った単結晶シリコン膜に変化させることができる。
【００５５】
次に位相シフタについて説明する。
図３は、第２の実施形態に係る位相シフタの断面構成を示す図である。前述した第１の実施形態の位相シフタ１は、被処理基板２の上から覆うカバータイプであったが、本実施形態の位相シフタ５は、被処理基板２を上に載せるトレイタイプである。
【００５６】
この位相シフタ５は、前述した位相シフタ１を裏返した状態であるが、段差部を有する面が被処理基板２側に対向させて設置する点は全く同等である。即ち、被処理基板２のレーザ光照射面（半導体膜１１が形成される面）は、位相シフタ５と対向するように下面を向けて装着される。
【００５７】
また、トレイとして使用するため撓みが出ない厚さに厚くする又は、被処理基板２が載置されているときに、例えば搬送時やアニール処理時に、位相シフタ５を載せるための位相シフタ用ケース（図示せず）を別途作成してもよい。この位相シフタ用ケースは、石英ガラス等の光透過性基材によりレーザ光を透過し且つ撓みが出ない厚さに作成される。位相シフタ５は、この位相シフタ用ケースに載せることにより、撓みを防止する。液晶表示装置のガラス基板のように５０ｃｍ角、１ｍ角と大型化したガラス基板表面に形成された非晶質のシリコン膜用位相シフタ５は、中間部が垂れ下がるためスペーサを介在させた位相シフタ用ケースへの収納が望ましい。
【００５８】
この位相シフタ５を利用する場合のアニール処理装置は、アニール処理装置におけるアニール処理チャンバの構成が異なっており、レーザ光が下方から照射するように構成される。例えば、アニール処理装置は、ステージ７にレーザ光を照射するためのスリット状の窓を設けて、その窓の下側にレーザ照射部１３を設けて、位相シフタ５（又は、シフタケース）を空気浮上させて、レーザ光を照射しつつ移動させる構成でもよい。
【００５９】
次に、他の実施形態について説明する。
従来の課題として前述したように、位相シフタにより処理された半導体膜の位置と、実際に作製される回路素子の位置が一致しなければならない。つまり、生成された結晶化された半導体膜は、大粒径であったとしても、数μｍ程度の大きさであり、１個のトランジスタを形成するための単結晶領域の面積は、数μｍ程度であり、高精度な位置合わせが要求される。しかし、搬送による基板端部を当て付けた位置合わせでは、正確な位置合わせを行っているとはいえない。位置ずれが発生すると、例えば、薄膜トランジスタであれば、ソース領域が再結晶化されたよい特性の半導体膜に設けられ、ドレイン領域があまりよくない特性の半導体膜に設けられた場合には、正しく動作できない場合がある。
【００６０】
次に、スペーサ３（又はスペーサ６）を利用して、位置合わせマークする実施形態を具体的に説明する。本実施形態は、前述した位相シフタ１（又は位相シフタ５）と被処理基板２との間に配置されたスペーサ３（又はスペーサ６）を利用して、位置合わせマークを形成することである。
つまり、光透過性基材からなるスペーサ３の被処理基板２に接触する側の面に位置決め用パターン例えば転写用パターンを設ける。図８（ａ）に示すように小面積の位置決め用転写用パターンとしては、例えば、位相シフトパターンからなる位相シフタ（転写用パターン）９がスペーサ３の被処理基板２との接触面に設けられる。この位相シフタ９は、例えば図８（ｂ）に示すように位相が０°又は１８０°シフトするパターンであり、４分割して対角線上に並べている。この位相シフタ９は、被処理基板２までの距離が近いため、このパターンがほぼ転写されて図８（ｂ）に示すようなパターン（位置合わせマーク）１０が形成される。この位置合わせマーク１０は、位相シフタ９により、アニール処理時に、非結晶のままの半導体膜１１と結晶化された半導体膜との色の違いからパターンを見出すことができる。
【００６１】
ここでは、隙間パターン１０ａは、シフトパターン（凹凸）が切り替わる段差により生じている。位置合わせマーク１０は、アニール処理のためのレーザ光１７を受けて、結晶化シリコンに変化したものであり、隙間パターン１０ａは、非晶質シリコンのままであるため、色の違いからパターンをＴＶカメラにより自動的に検出ることができる。
【００６２】
このような位相シフトパターン付きのスペーサ３を図８（ｄ）示すように、被処理基板２に配置される複数のスペーサ３の中に少なくとも３個以上含ませることにより、当該位置合わせマーク１０を基準として次の製造工程例えば回路素子形成工程において、正確な位置合わせをが実施できる。
【００６３】
また、前述した位相シフトパターンだけではなく、図８（ｃ）に示すような十字形の酸化膜や金属膜等からなるマスクパターン１２をスペーサ３の被処理基板２に接触する側の面に設けてもよい。このマスクパターン１２は、レーザ光を遮光する材料を用いて、任意の図形、例えば、星形、丸形又は四角形等の種々の図形とすることにより、種々のパターンを作り出すことができる。この実施形態では、十字形マスクパターンを例としている。そして、アニール処理時のレーザ光の照射により、被処理基板２側へ図８（ｃ）に示すような位置合わせマーク１３が転写される。さらに、マスクパターンは図形に限らず、文字や数字又はこれらの組合せでもよい。
【００６４】
以上のように本実施形態によれば、半導体膜１１のアニール処理工程でアニール処理と同時に位置合わせ用マークを設けているため、従来のようにマーキングのための製造工程が不要となる。
【００６５】
【発明の効果】
以上詳述したように本発明によれば、位相シフタを用いて半導体膜へレーザ光を照射するアニール処理の際に、被処理基板へ位置合わせマークを形成するアニール処理方法及びアニール処理装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る結晶化装置の概略的な構成を示す図である。
【図２】図１に示した位相シフタ１と被処理基板２との関係を具体的に説明するための断面構成を示す図である。
【図３】第２の実施形態に係る位相シフタの断面構成を示す図である。
【図４】アニール処理により生成される結晶化シリコン膜７の粒径について説明するための図である。
【図５】位相シフタと被処理基板のギャップに対する横方向成長の長さと、スペーサ有無によるギャップの差について説明するための図である。
【図６】本発明の第１の実施形態に係る位相シフタ１を用いたアニール処理装置のブロック構成を示す図である。
【図７】図６に示したアニール処理装置の配置構成を示す図である。
【図８】他の実施形態に係る位置合わせ用パターンについて説明するための図である。
【図９】位相シフタの大きさ及び厚さに対する撓みについて説明するための図である。
【図１０】位相シフタに生じる撓みについて説明するための図である。
【符号の説明】
１…位相シフタ（カバータイプ位相シフタ）、２…被処理基板、３…スペーサ、４…ステージ、９…位相シフタ、１０、１３…位置合わせマーク、１０ａ…隙間パターン、１１…半導体膜（ａ−Ｓｉ半導体膜）、１２…マスクパターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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