(57)【要約】    【課題】製品歩留まりを低下させることなく、生産効率の向上を実現し得る積層セラミックコンデンサの製造方法を提供する。    【解決手段】未焼成の積層チップ１をセッタ８の受面８１上に配置し、次に、セッタ８に配置された積層チップ１を焼成する工程を含む。セッタの受面８１の面積をＳ１とし、セッタ８の受面８１上において、未焼成の積層チップ１が占有する面積をＳ２としたとき、０．８≦（Ｓ２／Ｓ１）＜０．９９５を満たす。【選択図】      図１
2005136343.tif 000002
【特許請求の範囲】
【請求項１】
積層セラミックコンデンサの製造方法であって、
未焼成の積層チップをセッタの受面上に配置し、
次に、前記セッタに配置された前記積層チップを焼成する工程を含み、
前記積層チップは、未焼成誘電体セラミック基体の内部に、複数の内部電極が層状に埋設されており、
前記セッタの前記受面の面積をＳ１とし、前記セッタの前記受面上において、未焼成の前記積層チップが占有する面積をＳ２としたとき、
０．８≦  （Ｓ２／Ｓ１）  ＜０．９９５を満たす
積層セラミックコンデンサの製造方法。
【請求項２】
請求項１に記載された積層セラミックコンデンサの製造方法であって、
（Ｓ２／Ｓ１）≦０．９９を満たす
積層セラミックコンデンサの製造方法。
【請求項３】
請求項１又は２に記載された積層セラミックコンデンサの製造方法であって、
前記積層チップは、前記セッタの前記受面上において、互いに重ならないように配置されている
積層セラミックコンデンサの製造方法。
【請求項４】
請求項１乃至３の何れかに記載された積層セラミックコンデンサの製造方法であって、
前記積層チップは、前記内部電極の積層数が２００層以上である
積層セラミックコンデンサの製造方法。
【請求項５】
請求項１乃至４の何れかに記載された積層セラミックコンデンサの製造方法であって、
前記積層チップは、前記内部電極間の厚みが３μｍ以下である
積層セラミックコンデンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミックコンデンサの製造方法に関する。
【背景技術】
【０００２】
積層セラミックコンデンサの製造に当たっては、通常、未焼成の積層チップを脱バインダ工程に付し、積層チップに含まれるバインダ等の有機成分をバーンアウトし、次に、脱バインダ工程を終了した積層チップを、焼成工程に付し、誘電体セラミック材料を焼結させる。積層チップは、多数の内部電極を有している。これらの内部電極が、例えば、Niなどの卑金属材料を主成分する場合、脱バインダ工程において、内部電極が酸化される傾向にある。そこで、焼成工程は、酸化された内部電極を金属化すべく、一般に、還元性雰囲気中で実行される。
【０００３】
ところで、近年、電子機器の多機能化に伴い、積層セラミックコンデンサの使用数が増大しており、積層セラミックコンデンサの製造現場では、製品歩留まりを維持しつつ、量産性を向上させる工夫が進められている。積層セラミックコンデンサの製造工程の１つである焼成工程においても、種々の工夫が進められている。
【０００４】
例えば、特許文献１は、未焼成の積層チップを載せる台（以下、セッタと称する。）として、多数の通気部を有するかご状のセッタを用い、かご状のセッタの中に積層チップを満載して、同時に多数の積層チップを焼成することにより、量産性を向上させた技術を開示している。
【０００５】
しかしながら、かご状のセッタに積層チップを満載して焼成した場合、積層チップ同士が互いに重なり合うことになるから、積層チップに、雰囲気ガスが十分に回り込まなくなり、焼成時の熱の伝達にむらが生じる。このため、焼結が均一に進まず、誘電体セラミック内部にクラックを発生させたり、内部電極の金属化不良を招くなどの問題が生じ、製品歩留まりが低下する。
【０００６】
従来の別の方法として、平板状のセッタを用いる技術も知られている。しかし、平板状のセッタを用いて、セッタ上の積層チップ同士が互いに重なり合わないように、平面的に配置する方法を採用した場合、積層チップ同士の間隔が狭すぎれば、雰囲気ガスが回り込まなくなり、クラックや内部電極金属化不良が生じる。これとは逆に、積層チップ同士の間隔が広すぎれば、量産性の低下と言う問題が生じる。即ち、焼成工程において、製品歩留まりを維持しつつ、量産性を向上させることは、非常に困難であった。
【０００７】
また、近年の積層セラミックコンデンサは、小型、かつ、大容量化の要請から、薄層化及び多層化が極度に進行しており、積層チップの細部にわたって、深く、均一に雰囲気ガスを行き渡らせる必要があるから、焼成工程で、製品歩留まりを維持しつつ、量産性を向上させることは、更に困難になりつつある。
【特許文献１】特開２０００−１６９２４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の課題は、クラックの発生を抑制し得る積層セラミックコンデンサの製造方法を提供することである。
【０００９】
本発明のもう１つの課題は、製品歩留まりを低下させることなく、生産効率の向上を実現し得る積層セラミックコンデンサの製造方法を提供することである。
【課題を解決するための手段】
【００１０】
上述した課題を解決するため、本発明に係る積層セラミックコンデンサの製造方法は、未焼成の積層チップをセッタの受面上に配置し、次に、セッタに配置された積層チップを焼成する工程を含む。積層チップは、未焼成誘電体セラミック基体の内部に、複数の内部電極が層状に埋設されている。セッタの受面の面積をＳ１とし、セッタの受面上において、未焼成の積層チップが占有する面積をＳ２としたとき、
０．８≦（Ｓ２／Ｓ１）＜０．９９５
を満たす。
【００１１】
本発明に係る製造方法の適用される積層チップは、未焼成誘電体セラミック基体の内部に、複数の内部電極が層状に埋設されている。未焼成誘電体セラミック基体は、バインダを含む誘電体セラミックペーストを用いて製造されるから、均一に焼結する必要がある。そこで、本発明においては、セッタの受面の面積Ｓ１と、セッタの受面上において、未焼成の積層チップが占有する面積Ｓ２とについて、
（Ｓ２／Ｓ１）＜０．９９５
を満たすようにする。この条件を満たすことにより、セッタ上において、積層チップ間に適度な隙間が生じる。このため、焼成時の雰囲気ガスが積層チップの細部まで回り込むことになるので、熱がむらなく伝達され、積層チップが均一に焼結される。したがって、本発明によれば、クラックのない積層セラミックコンデンサを高い歩留まりで製造することができる。内部電極の積層数が２００層以上である場合や、内部電極間の厚みが３μｍ以下である場合でも、積層チップを均一に焼結することができる。
【００１２】
内部電極材料として、NiやNi合金等の金属を主成分とする電極ペーストを用いた場合、焼成工程前の脱バインダ工程において、内部電極が酸化されるので、焼成工程を、還元性雰囲気中で実行し、酸化された内部電極を還元し、金属化する。この場合も、還元性雰囲気ガスが積層チップの細部まで入り込むことになるので、内部電極が確実に還元され、金属化される。
【００１３】
焼成時の雰囲気ガスを、積層チップの細部まで回り込ませるという観点からは、比（Ｓ２／Ｓ１）が小さい方がよい。しかし、比（Ｓ２／Ｓ１）が小さくなると、１つのセッタに配置される積層チップの数が少なくなるから、生産効率が大幅に低下する。そこで、本発明では、
０．８≦（Ｓ２／Ｓ１）
を満たすようにする。こうすることにより、高い生産効率を確保し得る。
【００１４】
セッタの受面の面積Ｓ１及び未焼成の積層チップが占有する面積Ｓ２は、好ましくは、
（Ｓ２／Ｓ１）≦０．９９
を満たす。この条件下では、上述した効果は更に顕著になる。
【００１５】
本発明の他の特徴及びそれによる作用効果は、添付図面を参照し、実施例によって更に詳しく説明する。
【発明を実施するための最良の形態】
【００１６】
図１は、本発明に係る製造方法の一実施例を示す工程図、図２〜図６は、図１に示した工程の一部を示す図である。
【００１７】
図１に示した積層セラミックコンデンサの製造方法では、未焼成の積層チップ１をセッタ８上に配置した後、積層チップ１を載せたセッタ８を、炉９に送り込み、脱バインダ部９１で、セッタ８上の積層チップ１に脱バインダ処理を施し、その後、焼成部９２でセッタ８上の積層チップ１を焼成する。以下、各工程について、詳細に説明する。
【００１８】
＜積層チップをセッタ上に配置する工程＞
図２は積層チップをセッタ上に配置した状態を示す正面図、図３は図２の平面図である。この工程では、未焼成の積層チップ１をセッタ８の受面８１上に配置する。積層チップ１は、セッタ８の受面８１上に、平面的に、つまり、互いに重ならないように配置されている。
【００１９】
図４は図２に示した未焼成の積層チップの斜視図、図５は図４に示した未焼成の積層チップの断面図である。
【００２０】
図示の積層チップ１は、未焼成誘電体セラミック基体２の内部に、複数の内部電極３が層状に埋設されている。内部電極層は、その端面が積層チップ１の端面に交互に露出するように積層されている。積層チップ１は、焼成縮率を考慮して、例えば、焼成前の縦横厚み寸法が、２．１ｍｍ×１．０ｍｍ×１．０ｍｍ程度に選定してあり、焼成後の縦横厚み寸法が、１．６ｍｍ×０．８ｍｍ×０．８ｍｍになるように設計されている。
【００２１】
誘電体セラミック基体２は、例えば、ＢａＴｉＯ3等の誘電体原料と、有機ビヒクルとを混練して製造される誘電体セラミックペーストを用いて構成される。
【００２２】
有機ビヒクルとは、バインダを有機溶剤中に溶解したものである。有機ビヒクルに用いるバインダは特に限定されず、エチルセルロース等の通常の各種バインダから適宜選択すればよい。また、用いる有機溶剤も特に限定されず、印刷法やシート法など、利用する方法に応じて、テルピネオール、ブチルカルビトール、アセトン、トルエン等の各種有機溶剤から適宜選択される。
【００２３】
内部電極３は、例えば、Ｎｉ等の各種導電性金属粉と、有機ビヒクルとを混練して調製される内部電極ペーストを用いて構成される。図示の内部電極３には、導電材としてＮｉが含有されている。上記した内部電極ペースト中の有機ビヒクルの含有量に特に制限はなく、通常の含有量、例えば、バインダは１〜５重量％程度、溶剤は１０〜５０重量％程度である。内部電極層の積層数は、例えば、１００層以上、内部電極層間の厚みは、１０μｍ以下にすることができる。
【００２４】
誘電体セラミックペースト、及び、内部電極ペーストを用いた積層方法としては、印刷法や、シート法などを挙げることができる。例えば、印刷法を用いる場合、誘電体セラミックペーストおよび内部電極ペーストを、ＰＥＴフィルム等の上に積層印刷し、所定形状に切断した後、ＰＥＴフィルムから剥離して、積層構造体とすることができる。シート法を用いる場合、誘電体セラミックペーストを用いてグリーンシートを形成し、この上に内部電極ペーストを印刷した後、これらを積層して積層構造体とすることができる。
【００２５】
次に、積層構造体を所定の位置で切断し、バレル研磨等を施すことにより、図４に示す積層チップを得ることができる。積層構造体の切断は、例えば、押し切り切断、回転刃切断及びレーザ切断等を用いることができる。
【００２６】
図６はセッタの斜視図である。図６において、セッタ８は、例えば、ジルコニアからなり、受面８１と、縁部８２とを含む。受面８１は、積層チップ１を配置する面である。縁部８２は、セッタの強度を保つためのものである。縁部８２は、相対する両辺にのみ設け、他の相対する両辺には、ガス流通性確保のために、設けない。図示のセッタは、受面８１の寸法が、例えば、１５０ｍｍ×１５０ｍｍであり、その面積Ｓ１は、
Ｓ１＝２．２５×１０-2[ｍ2]
となる。
【００２７】
積層チップをセッタ上に配置する工程においては、図４、図５に示した未焼成の積層チップ１を、図６に示したセッタ８の受面８１上に配置する。このとき、図２、図３に示すように、積層チップ１は、互いに重なり合わないように、セッタ８の受面８１上に平面的に配置される。
【００２８】
セッタ８の受面８１の面積をＳ１とし、セッタ８の受面８１上において、未焼成の積層チップ１が占有する面積をＳ２としたとき、
０．８≦（Ｓ２／Ｓ１）＜０．９９５
を満たす。更に、好ましくは、
０．８≦（Ｓ２／Ｓ１）≦０．９９
を満たす。
【００２９】
例えば、積層チップ１として、焼成前の縦横厚み寸法を
２．１ｍｍ×１．０ｍｍ×１．０ｍｍ
とし、セッタ８の受面８１上に同時に配置される積層チップ１の個数を８５７１個とし、全ての積層チップ１について、２．１ｍｍ×１．０ｍｍの面がセッタの受面８１に接するように配置した場合、積層チップ１が受面８１上で占有する面積Ｓ２は、
Ｓ２＝２．１×１．０×８５７１×１０-6[ｍ2]
≒１．８０×１０-2[ｍ2]
となる。
【００３０】
受面８１の寸法を、１５０ｍｍ×１５０ｍｍとした場合、その面積Ｓ１は、前述したように、
Ｓ１＝２．２５×１０-2[ｍ2]
となる。従って、この場合、（Ｓ２／Ｓ１）は、
（Ｓ２／Ｓ１）＝（１．８０×１０-2）／（２．２５×１０-2）
≒０．８
となる。
【００３１】
＜脱バインダ工程＞
脱バインダ工程において、セッタ８上に配置された積層チップ１は、図１（ａ）に示した炉９の脱バインダ処理部９１で、高温の空気雰囲気中にさらされ、積層チップの内部に含まれているバインダが除去される。
【００３２】
内部電極層の導電材にＮｉやＮｉ合金等の卑金属を用いる場合、脱バインダ処理は、例えば、空気雰囲気中、２５０〜３００℃にて行うことができる。また、昇温速度は、５〜３００℃／時間、好ましくは、１０〜１００℃／時間、温度保持時間は０．５〜２４時間、好ましくは、５〜２０時間とすることができる。
【００３３】
＜焼成工程＞
焼成工程において、セッタ８上に配置された積層チップ１は、図１（ｂ）に示した炉９の焼成処理部９２で、高温にさらされる。焼成時の保持温度は、例えば、１１００〜１４００℃、より好ましくは１２００〜１３００℃とすることができる。保持温度が前記範囲未満であると緻密化が不十分であり、前記範囲を超えると直流電界印加時の容量の経時変化が大きくなる。焼成雰囲気は還元性雰囲気とすることが好ましい。還元性雰囲気ガスとしては、例えば、Ｎ2とＨ2との混合ガスを加湿して用いることができる。
【００３４】
内部電極３の導電材として、ＮｉやＮｉ合金等の卑金属を用いる場合、焼成雰囲気中の酸素分圧は、例えば、１０-8〜１０-12気圧とすることが好ましい。焼成時の雰囲気は、内部電極ペースト中の導電材の種類に応じて適宜決定されればよいが、酸素分圧が前記範囲未満であると、内部電極層の導電材が異常焼結を起こし、途切れてしまうことがある。また、酸素分圧が前記範囲を超えると、内部電極層が酸化し、製品特性が劣化する。
【００３５】
上記条件以外の各種条件は、例えば、昇温速度を５０〜５００℃／時間、好ましくは、２００〜３００℃／時間とし、温度保持時間を０．５〜８時間、好ましくは、１〜３時間とし、冷却速度を５０〜５００℃／時間、好ましくは、２００〜３００℃／時間とすることができる。焼成された積層チップ１は、更に、アニール工程、外部電極形成工程等が施され、積層セラミックコンデンサが製造される。
【００３６】
脱バインダ処理、焼成およびアニールは、連続して行なっても、独立に行なってもよい。これらを連続して行なう場合、脱バインダ処理後、冷却せずに雰囲気を変更し、続いて焼成の際の保持温度まで昇温して焼成を行ない、次いで冷却し、アニールの保持温度に達したときに雰囲気を変更してアニールを行なうことが好ましい。
【００３７】
これらを独立して行なう場合、焼成に際しては、脱バインダ処理時の保持温度までＮ2ガスあるいは加湿したＮ2ガス雰囲気下で昇温した後、雰囲気を変更してさらに昇温を続けることが好ましく、アニール時の保持温度まで冷却した後は、再びＮ2ガスあるいは加湿したＮ2ガス雰囲気に変更して冷却を続けることが好ましい。また、アニールに際しては、Ｎ2ガス雰囲気下で保持温度まで昇温した後、雰囲気を変更してもよく、アニールの全工程を加湿したＮ2ガス雰囲気としてもよい。
【００３８】
上述したように、本発明に係る製造方法の適用される積層チップ１は、未焼成誘電体セラミック基体２の内部に、複数の内部電極３が層状に埋設されている。未焼成誘電体セラミック基体２は、バインダを含む誘電体セラミックペーストを用いて製造されるから、均一に焼結させる必要がある。
【００３９】
そこで、本発明においては、セッタ８の受面８１の面積Ｓ１と、セッタ８の受面８１上において、未焼成の積層チップ１が占有する面積Ｓ２とに関して、
（Ｓ２／Ｓ１）＜０．９９５
を満たすようにする。この条件を満たすと、セッタ８上において、積層チップ間に適度な隙間が生じる。このため、焼成時の雰囲気ガスが積層チップ１の細部まで回り込むことになるので、熱がむらなく伝達され、積層チップ１が均一に焼結される。したがって、本発明によれば、クラックのない積層セラミックコンデンサを高い歩留まりで製造することができる。
【００４０】
また、内部電極３の積層数が２００層以上である場合や、内部電極間の厚みが３μｍ以下である場合でも、積層チップ１を均一に焼結することができる。
【００４１】
内部電極材料として、NiやNi合金等の金属を主成分とする電極ペーストを用いた場合、焼成工程前の脱バインダ工程において、内部電極３が酸化されるので、焼成工程を、還元性雰囲気中で実行し、酸化された内部電極３を還元し、金属化する。この場合も、還元性雰囲気ガスが積層チップ１の細部まで入り込むことになるので、内部電極３が確実に還元され、金属化される。
【００４２】
焼成時の雰囲気ガスを、積層チップ１の細部まで回り込ませるという観点からは、比（Ｓ２／Ｓ１）が小さい方がよい。しかし、比（Ｓ２／Ｓ１）が小さくなると、１つのセッタ８に配置される積層チップ１の数が少なくなるから、生産効率が大幅に低下する。そこで、本発明では、
０．８≦（Ｓ２／Ｓ１）
を満たすようにする。こうすることにより、高い生産効率を確保し得る。
【００４３】
セッタ８の受面８１の面積Ｓ１及び未焼成の積層チップ１が占有する面積Ｓ２は、好ましくは、
（Ｓ２／Ｓ１）≦０．９９
を満たす。この条件下では、上述した効果は更に顕著になる。
【００４４】
更に、本実施例では、セッタ８の受面８１上に平面的に、未焼成の積層チップ１を配置しているから、焼成時の雰囲気ガスが積層チップ１の上面に、スムーズに回り込み、むらなく熱が伝達され、均一に焼結されることになる。このため、クラックのない積層セラミックコンデンサを高い歩留まりで製造することができる。
【００４５】
以下、実験データを挙げて本発明の効果を説明する。
【００４６】
＜実験＞
表１は、脱バインダ工程、及び、焼成工程を施した後、セッタに配置された全ての積層チップについて、クラックの発生の有無を外観検査にて確認して得られたものである。脱バインダ工程は、空気雰囲気中、約２７０℃にて行い、焼成工程は、還元性雰囲気中、約１２５０℃にて行った。
【００４７】
積層チップ１は、焼成縮率を考慮して、焼成前の縦横厚み寸法を、２．１ｍｍ×１．０ｍｍ×１．０ｍｍに選定し、焼成後の縦横厚み寸法が、１．６ｍｍ×０．８ｍｍ×０．８ｍｍになるようにした。また、積層数を２００層、内部電極層間の厚みを３μｍとした。誘電体セラミック基体２の材料としては、ＪＩＳ規格のＢ特性を満たす材料を用いた。
【００４８】
積層チップは、実施例１〜３、及び、比較例１、２において、２．１ｍｍ×１．０ｍｍの面がセッタ８の受面８１に接するように配置した。
【００４９】
実施例１は、セッタ上に８５７１個の積層チップを配置したものであり、
Ｓ２≒１．８０×１０-2[ｍ2]
であり、比（Ｓ２／Ｓ１）が約０．８である。
【００５０】
実施例２は、セッタ上に１０１７９個の積層チップを配置したものであり、
Ｓ２≒２．１４×１０-2[ｍ2]
であり、（Ｓ２／Ｓ１）が約０．９５である。
【００５１】
実施例３は、セッタ上に１０６０７個の積層チップを配置したものであり、
Ｓ２≒２．２３×１０-2[ｍ2]
であり、（Ｓ２／Ｓ１）が約０．９９である。
【００５２】
比較例１は、セッタ上に１０６６０個の積層チップを配置したものであり、
Ｓ２≒２．２４×１０-2[ｍ2]
であり、（Ｓ２／Ｓ１）が約０．９９５である。
【００５３】
比較例２は、セッタ上に１０７１４個の積層チップを配置したものであり、
Ｓ２≒２．２５×１０-2[ｍ2]
であり、（Ｓ２／Ｓ１）が約１．０である。
【００５４】
【表１】
2005136343.tif 000003
表１を参照すると、比較例１は、
（Ｓ２／Ｓ１）＝０．９９５
であり、
（Ｓ２／Ｓ１）＜０．９９５
を満たさない。この場合は、クラック発生率が０．１４％になる。また、比較例２は、
（Ｓ２／Ｓ１）＝１．０
であり、
（Ｓ２／Ｓ１）＜０．９９５
を満たさない。この場合は、クラック発生率が０．３９％になる。
【００５５】
これに対して、実施例１、実施例２及び実施例３は、（Ｓ２／Ｓ１）が、それぞれ、８０（％）、９５（％）、９９（％）であり、いずれも、
０．８≦（Ｓ２／Ｓ１）＜０．９９５
を満たしており、クラック発生の問題が生じない。
【００５６】
本発明において、積層チップは、整列させて配置した場合でも、全く整列させずにバラバラに配置した場合でも、図示実施例と同様の優れた作用効果を奏することができる。また、積層チップは、完全に重なり合っていないことが好ましいが、ほぼ平面的に配置されていれば、僅かな個数の積層チップが、互いに重なり合っていても、図示実施例と同様の優れた作用効果を奏することができる。
【００５７】
以上、好ましい実施例を参照して本発明の内容を具体的に説明したが、本発明の基本的技術思想及び教示に基づいて、当業者であれば、種々の変形態様を採り得ることは自明である。
【図面の簡単な説明】
【００５８】
【図１】本発明に係る製造方法の一実施例を示す工程図である。
【図２】図１に示した工程の一部を示す図である。
【図３】図１に示した工程の一部を示す別の図である。
【図４】図１に示した工程の一部を示す更に別の図である。
【図５】図１に示した工程の一部を示す更に別の図である。
【図６】図１に示した工程の一部を示す更に別の図である。
【符号の説明】
【００５９】
１                    積層チップ
８                    セッタ
９                    炉
９１                  脱バインダ処理部
９２                  焼成処理部
【図１】
2005136343.tif 000004
【図２】
2005136343.tif 000005
【図３】
2005136343.tif 000006
【図４】
2005136343.tif 000007
【図５】
2005136343.tif 000008
【図６】
2005136343.tif 000009