(57)【要約】【課題】割り込み受け付け時のレジスタ退避および復帰処理を行うコードが、従来は割り込み毎に用意され冗長に存在していたことによるメモリ資源の無駄を解決する。【解決手段】命令フェッチ装置１１０において、命令実行制御手段１１２とプログラムカウンタ１１３と割込みからの戻りアドレス格納手段１１４と命令コードセレクタ１１１とを備え、命令実行制御手段１１２は割り込み発生時の処理段階に応じて、プログラムカウンタ１１３の値を変更するとともに、命令コードセレクタ１１１の切り替えを行い命令コード記憶手段１２０の出力または割り込みコード記憶手段１３０の出力を選択する。これにより、割り込み時のレジスタ退避および復帰処理を行うコードを１つの割り込みコード記憶手段１３０に集約することができ、メモリ資源の節約が可能となる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
命令実行制御手段とプログラムカウンタと割込みからの戻りアドレス格納手段と命令コードセレクタとを備え、前記命令実行制御手段は割り込み発生時の処理段階に応じて、前記プログラムカウンタの値の変更、前記命令コードセレクタの切り替えを行い、命令コード記憶手段の出力または割り込みコード記憶手段の出力を選択する命令フェッチ装置。
【請求項２】
前記戻りアドレス格納手段は多段のスタック構造である請求項１記載の命令フェッチ装置。
【請求項３】
複数の割り込みの受け付けと、現在処理中の割込みに対する発生割込みの優先度判定を行う割込み制御手段を備え、前記割込み制御手段は発生割込みの種別情報と優先割込み発生情報を前記命令実行制御手段に通知する請求項２記載の命令フェッチ装置。
【請求項４】
命令コード記憶手段と割り込みコード記憶手段とプログラムカウンタと割込みからの戻りアドレス格納手段とを備える情報処理装置の命令フェッチ方法であって、割り込み発生時の処理段階に応じて、前記プログラムカウンタの値を変更し、前記命令コード記憶手段の出力または前記割り込みコード記憶手段の出力を選択して読み出し命令とする命令フェッチ方法。
【請求項５】
前記戻りアドレス格納手段は多段のスタック構造である請求項４記載の命令フェッチ方法。
【請求項６】
複数の割り込みを受け付け、発生割込みの種別情報と、現在処理中の割込みに対する優先割込み発生情報とを生成する請求項５記載の命令フェッチ方法。
【請求項７】
請求項１記載の命令フェッチ装置を備える情報処理装置または請求項４記載の命令フェッチ方法を実行する情報処理装置であって、前記命令コード記憶手段と前記割り込みコード記憶手段のいずれか一方または双方が読み書き可能なメモリで構成される情報処理装置。
【請求項８】
請求項１記載の命令フェッチ装置を備える情報処理装置または請求項４記載の命令フェッチ方法を実行する情報処理装置であって、前記命令コード記憶手段と前記割り込みコード記憶手段のいずれか一方または双方がＲＯＭで構成される情報処理装置。
【請求項９】
請求項１から３のいずれか一項記載の命令フェッチ装置を備えたプロセッサを複数個搭載し、複数の前記プロセッサが１つの前記割り込みコード記憶手段を共有するマルチプロセッサシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の割り込みを受け付ける情報処理装置における命令フェッチ装置および方法に関する。
【背景技術】
【０００２】
従来、割り込み受け付け時に割り込み受け付け前の状態を保持する方法としては、ハードウェアによる状態保持とソフトウェアによる状態保持の２通りの方法があった。
【０００３】
ハードウェアによる状態保持方法においては、状態を保持すべきレジスタそれぞれについて退避用のレジスタを用意し、割り込みを受け付けるとそれぞれのレジスタの状態を退避用レジスタに転送し、割り込みから復帰する際に退避用レジスタのデータを元のレジスタに転送していた。しかしながら、この方法によるとハードウェアの増加を伴い、さらに割り込み仕様に関して制限を持たなければならないなど、自由度が低いという問題があった。
【０００４】
また、ソフトウェアによる状態保持方法においては、スタックポインタによるメモリへのレジスタ退避方式が採用されている。この場合は、割り込みを受け付けると、スタックポインタの値を増加し、割り込まれたプログラムへの戻り番地とレジスタの状態をスタックポインタの示すメモリに退避する命令コードを実行する。割り込みから復帰する場合は反対にメモリからレジスタの状態およびプログラムの戻り番地を読み出す命令コードを実行することにより割り込みを完結する。
【０００５】
この場合はハードウェアによる状態保持に比べて処理速度が遅いため、従来、割り込みによるレジスタの退避および復帰処理の速度向上を図る技術が提案されていた（例えば、特許文献１参照）。
【特許文献１】特開平９−１３４２９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、前記従来の技術は、割り込みによるレジスタの退避および復帰処理を、そのレジスタの利用状態に応じて複数の割り込みに対して行わなくてはならないため、複数のレジスタを有し複数の割り込みを処理する場合は、その割り込みの本数分あるいはレジスタの状態数分、レジスタの退避および復帰の処理コードを有していた。
【０００７】
ソフトウェアによる割り込み時のレジスタ退避および復帰処理は、全ての優先割り込みに対して一律にレジスタ退避および復帰処理を行うため、その命令コードが冗長に存在していると考えられる。さらに状態を保持するために必要なレジスタ数が多い場合、レジスタを退避および復帰するために必要な命令コード数が多くなり、さらに冗長であると考えられる。従って、メモリ資源の無駄が生じていた。
【０００８】
例えば、１６本の割り込みを有しているシステムの場合、同様の割り込み処理コードが１６個メモリ上に存在することになるため、これを１つに集約することができれば有効と考えられる。また、状態を保持する必要のあるレジスタの退避および復帰をそれぞれ１語の命令で実行すると考え、それらレジスタの数が３０個あるとすると、レジスタ退避および復帰に必要な命令コード数は６０語となり、６０×１６＝９６０語の命令を６０語に削減することが可能となる。
【０００９】
このように、従来の割り込み時のレジスタ退避および復帰処理においては、冗長なコードが存在することでメモリ資源の無駄が生じ、近年モバイル情報機器などに求められている小型化、低消費電力化の障害となるという問題があった。
【００１０】
本発明は上記従来の問題点を解決するもので、割り込み受け付け時のレジスタ退避および復帰命令が冗長に存在することによるメモリ資源の無駄を解決するため、これらを１つに集約することを可能にする方法および装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の命令フェッチ装置は、命令実行制御手段とプログラムカウンタと割込みからの戻りアドレス格納手段と命令コードセレクタとを備え、前記命令実行制御手段は割り込み発生時の処理段階に応じて、前記プログラムカウンタの値の変更、前記命令コードセレクタの切り替えを行い、命令コード記憶手段の出力または割り込みコード記憶手段の出力を選択する。
【００１２】
上記構成によれば、命令コード記憶手段の出力または割り込みコード記憶手段の出力を選択して読み出し命令とすることができるため、割り込み処理コードのための命令記憶領域を割り込みコード記憶手段に集約することができ、メモリ資源を節約することができる。
【００１３】
本発明において、前記戻りアドレス格納手段は多段のスタック構造とする。さらに、複数の割り込みの受け付けと、現在処理中の割込みに対する発生割込みの優先度判定を行う割込み制御手段を備え、前記割込み制御手段は発生割込みの種別情報と優先割込み発生情報を前記命令実行制御手段に通知する。
【００１４】
上記構成によれば、優先度判定を行う割込み制御手段を備え、戻りアドレス格納レジスタを多段スタック構造にすることにより、多重割り込みを許可し、多重割り込みにおいても割り込み受け付け時のレジスタ退避および復帰処理を行うコードを１つの記憶領域に集約することができる。
【００１５】
本発明の命令フェッチ方法は、命令コード記憶手段と割り込みコード記憶手段とプログラムカウンタと割込みからの戻りアドレス格納手段とを備える情報処理装置の命令フェッチ方法であって、割り込み発生時の処理段階に応じて、前記プログラムカウンタの値を変更し、前記命令コード記憶手段の出力または前記割り込みコード記憶手段の出力を選択して読み出し命令とする。
【００１６】
上記構成によれば、命令コード記憶手段の出力または割り込みコード記憶手段の出力を選択して読み出し命令とすることができるため、割り込み処理コードのための命令記憶領域を割り込みコード記憶手段に集約することができ、メモリ資源を節約することができる。
【００１７】
本発明の命令フェッチ方法において、前記戻りアドレス格納手段は多段のスタック構造とする。さらに、複数の割り込みを受け付け、発生割込みの種別情報と、現在処理中の割込みに対する優先割込み発生情報とを生成する。
【００１８】
上記構成によれば、優先度判定を行う割込み制御手段を備え、戻りアドレス格納レジスタを多段スタック構造にすることにより、多重割り込みを許可し、多重割り込みにおいても割り込み受け付け時のレジスタ退避および復帰処理を行うコードを１つの記憶領域に集約することができる。
【００１９】
本発明の情報処理装置は、請求項１記載の命令フェッチ装置を備える情報処理装置または請求項４記載の命令フェッチ方法を実行する情報処理装置であって、前記命令コード記憶手段と前記割り込みコード記憶手段のいずれか一方または双方が読み書き可能なメモリで構成される。
【００２０】
上記構成によれば、命令コード記憶手段と割り込みコード記憶手段のいずれか一方または双方をダウンロード可能なメモリとして使用することができる。
【００２１】
また、本発明の情報処理装置は、請求項１記載の命令フェッチ装置を備える情報処理装置または請求項４記載の命令フェッチ方法を実行する情報処理装置であって、前記命令コード記憶手段と前記割り込みコード記憶手段のいずれか一方または双方がＲＯＭで構成される。
【００２２】
上記構成によれば、システム仕様に合わせて割り込みコード記憶手段に格納すべきコードが早期に決定できる場合に、割り込みコード記憶手段をＲＯＭで提供することにより命令メモリが占める回路面積を削減することができる。命令コード記憶手段についても同様である。
【００２３】
本発明のマルチプロセッサシステムは、本発明の命令フェッチ装置を備えたプロセッサを複数個搭載し、複数の前記プロセッサが１つの前記割り込みコード記憶手段を共有する。
【００２４】
上記構成によれば、複数のプロセッサにおいて実行される割り込み時のレジスタ退避および復帰処理を行うコードを１つの記憶手段に集約することができ、メモリ資源の節約が可能となる。
【発明の効果】
【００２５】
本発明によれば、割り込み受け付け時のレジスタ退避および復帰処理のコードを別途設ける記憶手段に集約することにより、従来は割り込み毎に用意されていた冗長なコードを削減することができ、メモリ資源の無駄を省くことができる。また、割り込みの本数を増やす場合はメモリ容量の増大を最小限に抑えることができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の最良の実施形態について図面を参照しながら説明する。図１は本発明の一実施の形態に係る命令フェッチ装置の構成を示すブロック図である。図１において、１１０は命令フェッチ装置、１２０は命令コード記憶手段、１３０は割り込みコード記憶手段、１４０は割り込み制御手段である。さらに、命令フェッチ装置１１０において、１１１は命令コードセレクタ、１１２は命令実行制御手段、１１３はプログラムカウンタ、１１４は戻りアドレス格納レジスタである。
【００２７】
命令コード記憶手段１２０はメインプログラムを格納し、割り込みコード記憶手段１３０は割り込み受け付け時に行うレジスタの退避および復帰命令を格納する。いずれの記憶手段においても、プログラムカウンタ１１３の値で参照された命令コードを出力する。
【００２８】
割り込み制御手段１４０は外部より複数の割り込みを受け付け、その優先度を解析し、どの割り込みを受け付けたかを示す情報として割り込み受け付け情報、および優先割り込みの場合はその割り込み受理情報を出力する。
【００２９】
命令フェッチ装置１１０においては、令実行制御手段１１２が命令コードセレクタ１１１により命令コード記憶手段１２０または割り込みコード記憶手段１３０のいずれかが出力する命令コードを選択する。図５はこの選択の論理を説明する流れ図である。
【００３０】
まず、割り込み受け付け情報から割り込み受理（５０１）を確認すると、命令実行制御手段１１２はプログラムカウンタ１１３の値を割り込み終了後の戻りアドレスとして戻りアドレス格納レジスタ１１４に保持（５０２）し、さらにプログラムカウンタ１１３を書き換え、レジスタ退避コードの実行（５０３）を行う。このとき同時に命令コードセレクタ１１１を割り込みコード記憶手段１３０の出力を選択するように切り替える。
【００３１】
レジスタ退避コードは一連のレジスタの値を割り込み前の状態として外部記憶手段に退避する動作を行う。全レジスタの退避終了はプログラムカウンタ１１３の値がレジスタ退避コードの最終アドレスに達することで判断できる（５０４）。
【００３２】
レジスタ退避を終了すると、命令実行制御手段１１２は割り込み受け付け情報からどの割り込みを受理したかを確認し、プログラムカウンタ１１３の値を書き換え、命令コード記憶手段１２０における割り込み処理のコード実行（５０５）を行う。このとき同時に命令コードセレクタ１１１を命令コード記憶手段１２０の出力を選択するように切り替える。
【００３３】
割り込み処理のコードの最終アドレスには割り込みリターン命令が配置されており、命令実行制御手段において、割り込みリターン命令を確認（５０６）するとプログラムカウンタ１１３を書き換え、割り込みコード記憶手段１３０におけるレジスタ復帰コードの実行（５０７）を行う。このとき同時に命令コードセレクタ１１１を割り込みコード記憶手段の出力を選択するように切り替える。    
全レジスタの復帰終了はプログラムカウンタ１１３の値がレジスタ復帰コードの最終アドレスに達することで判断できる（５０８）。レジスタ復帰の終了を確認すると、命令実行制御手段１１２は戻りアドレス格納レジスタ１１４に保持した値をプログラムカウンタ１１３に戻し（５０９）、割り込み終了状態（５１０）に戻る。このとき同時に命令コードセレクタ１１１を命令コード記憶手段１２０の出力を選択するように切り替える。
【００３４】
以上により、割り込み受け付け時のレジスタ退避および復帰処理をメインプログラムと異なる記憶手段に格納しても双方からフェッチすることが可能となる。その結果、複数の割り込みを有する計算機システムの場合、割り込み受け付け時のレジスタ退避および復帰処理を１つに集約することができる。
【００３５】
次に、戻りアドレス格納レジスタがｎ段スタック構造の場合を説明する。戻りアドレス格納レジスタが通常のレジスタの場合は、戻りアドレスを１つしか格納できないため、多重割り込みを許可することができない。そこで、戻りアドレス格納レジスタをｎ段（ｎ≧２）のスタック構造にして多重割り込みを許可する。
【００３６】
図６は多重割り込み発生時の処理の流れを説明する概念図である。図６において、メインプログラム実行中にint2割り込みが発生し、これを受理すると、命令実行制御手段１１２は戻りアドレス格納レジスタ１１４にプログラムカウンタ１１３の値を格納し、命令コードセレクタ１１１は割り込みコード記憶手段１３０の出力を選択し、レジスタ退避処理を実行する（６１１）。
【００３７】
レジスタ退避コード実行後はint2処理を実行に移るが、このとき命令コードセレクタ１１１は命令コード記憶手段１２０の出力を選択する。int2処理実行中にint2よりも優先順位の高い割り込みint1が発生すると、割り込み制御手段１４０にてこれを受け付け、命令実行制御手段１１２は戻りアドレス格納レジスタ１１４にプログラムカウンタ１１３の値を格納し、命令コードセレクタ１１１にて割り込みコード記憶手段１３０の出力を選択し、レジスタ退避コードを実行する（６１２）。
【００３８】
このとき、戻りアドレス格納レジスタ１１４はスタック構造をとっているため、読み出しを行うと、まずint1にて保持した値が読み出され、次にint2にて保持した値が読み出される。
【００３９】
レジスタ退避処理実行後、命令コードセレクタ１１１は命令コード記憶手段１２０の出力を選択し、int1処理を行い、int1処理終了後、再度命令コードセレクタ１１１は割り込みコード記憶手段１３０の出力を選択し、レジスタ復帰を行った後、割り込み（この場合int1）発生時の命令アドレスに戻り、命令コードセレクタ１１１は命令コード記憶手段の出力を選択する（６１３）。このとき戻りアドレスは処理６１２にて保持した戻りアドレスである。
【００４０】
int1発生時はint2処理を行っていたため、発生時の命令アドレスから引き続き実行を開始し、int2処理終了後、命令コードセレクタ１１１は再び割り込みコード記憶手段１３０の出力を選択し、レジスタ復帰処理を行った後、割り込み（この場合int2）発生時の命令アドレスに戻り、命令コードセレクタ１１１は命令コード記憶手段の出力を選択する（６１４）。このとき戻りアドレスは処理６１１で保持した戻りアドレスである。
【００４１】
以上のように戻りアドレス格納レジスタをｎ段（ｎ≧２）のスタック構造にすることにより、多重割り込みを許可し、かつ割り込み受け付け時のレジスタ退避および復帰処理を１つの記憶領域に集約することができる。
【００４２】
次に、優先度が異なる複数の割り込みを持つ場合の割り込み受け付け制御手法を説明する。図２は、優先度が異なる複数の割り込みを持つ割り込み制御手段の構成を示すブロック図である。図２において、割り込み制御手段２１０は割り込み受信部２１１と優先度判定部２１２から構成される。
【００４３】
複数の割り込みとしてINT1〜INTnを有しているとする。まず、割り込み受信部２１１において全ての割り込みを受信し、どの割り込みかを判別し、優先度判定部２１２にどの割り込みが発生したか通知する。
【００４４】
優先度判定部２１２では現在の割り込み状態を保持しており、割り込み受信部２１１から出力される情報と比較することにより優先割り込みが発生したかどうか判別し、割り込み受け付け情報として命令フェッチ装置１１０に出力する。また、割り込み受信部２１１は判別した割り込みの種類を割り込み種類情報として、同様に命令フェッチ装置１１０に出力する。
【００４５】
命令フェッチ装置１１０は、割り込み受け付け情報を受けると命令コードセレクタ１１１を割り込みコード記憶手段１３０の出力側に切り替え、レジスタ退避処理を実行した後、割り込み種類情報によりジャンプ先を命令実行制御手段１１２で解析し、プログラムカウンタ１１３を更新する。以降は前述したように割込み処理を行う。
【００４６】
図３は、以上説明した命令フェッチ装置を備えた情報処理装置における処理の流れを説明する概念図である。通常、情報処理装置は命令コード記憶手段３１０に格納されたメインプログラム３１１をそのアドレスに従って順次読みだし、命令フェッチ装置３３０にて選択し、命令デコード手段３５０にてデコードし、命令実行手段３６０にて命令を実行する。
【００４７】
例えば、INT1割り込みが発生すると、割り込み制御手段３４０でその割り込みが優先される割り込みかどうか判断し、その情報を命令フェッチ装置３３０に通知する。命令フェッチ装置３３０では発生した割り込み（この場合INT1）が優先される割り込みと判断された場合、割り込みコード記憶手段３２０のレジスタ退避コード３２１に命令アドレスを割り当て、割り込みコード記憶手段３２０からの命令コードを選択する。
【００４８】
レジスタ退避コード実行後は、命令フェッチ装置３３０にて命令アドレスを命令コード記憶手段３１０のINT1コード３１２に割り当て、その命令コードを選択する。INT1コード実行後は再び命令フェッチ装置３３０にて、命令アドレスを割り込みコード記憶手段３２０のレジスタ復帰コード３２２に割り当て、その命令コードを選択する。レジスタ復帰コード実行後は、割り込み発生時の命令アドレスに命令アドレスを戻し、再び通常動作に復帰する。
【００４９】
次に、割り込み制御手段３４０および命令フェッチ装置３３０の動作について、図２も参照して詳しく説明する。割り込み制御手段２１０は割り込みの優先度を比較し、割り込みを受け付けるかどうか判断を行う。例えば、INT1〜INTnというｎ本の割り込みを有しているとすると、INT1を最も優先度の高い割り込みに割り当て、INTnを最も優先度の低い割り込みとするようにあらかじめ定義する。
【００５０】
割り込みが発生した場合、まず割り込み受信部２１１において割り込みを受信し、優先度判定部２１２にて現在実行中のプログラムとどちらが優先されるか判定し出力する。判定の基準は前述したようにあらかじめ定義しておく。
【００５１】
割り込み受信部２１１においてはINT1〜INTnのどの割り込みを受信したかという情報を出力する。これらの情報は命令フェッチ装置３３０に渡され、命令フェッチ装置３３０は命令アドレスを割り込みコード記憶手段３２０のレジスタ退避コード３２１の先頭に割り当て、命令を読み出すインタフェースを割り込みコード記憶手段３２０に切り替える。
【００５２】
レジスタ退避コード３２１の読み出しおよび実行の終了はその命令アドレスで判断され、終了が確認されると割り込みの種類に応じて命令コード記憶手段の割り込み処理コード（INT1コード〜INTnコード）３１２に命令アドレスを割り当て、命令を読み出すインタフェースを命令コード記憶手段３１０に切り替える。
【００５３】
割り込み処理コード３１２の読み出し、実行の終了は予め割り込み処理コードの最後にリターン命令を格納しておき、この命令を実行することにより命令アドレスを自動的に割り込みコード記憶手段３２０のレジスタ復帰コード３２２に割り当て、インタフェースを割り込みコード記憶手段３２０に切り替える。
【００５４】
レジスタ復帰コード３２２の読み出しおよび実行の終了はその命令アドレスで判断され、終了が確認されると、割り込み発生時の命令アドレスに戻り、割り込み発生時の状態に復帰する。以上のように、本情報処理装置にてレジスタ退避および復帰のコードを別の記憶手段に格納して集約することで命令コード量の圧縮を行うことができる。
【００５５】
図４は、メインメモリ４２０と割り込みコードメモリ４３０からなる本発明によるメモリ装置の構成を、従来のメモリ装置４１０と比較して説明する図である。このように、本発明によれば、従来は割り込み毎に用意されていた冗長なコードを削減することができ、メモリ資源の無駄を省くことができる。
【００５６】
次に、図３に示す命令コード記憶手段３１０と割り込みコード記憶手段３２０の個別のメモリへの割り当て方法について説明する。命令の仕様やレジスタの個数が確定している場合、割り込み発生時に行うレジスタの退避および復帰処理は確定するため、システムの仕様に合わせて割り込みコード記憶手段に格納すべきコードは早期に決定できる。そこで、割り込みコード記憶手段をＲＯＭで提供することにより命令メモリが占める回路面積を削減することができる。
【００５７】
図７は、以上説明した命令フェッチ装置を備えたプロセッサをｎ個搭載するマルチプロセッサシステムの構成を示すブロック図である。図７において、７３１〜７３３はプロセッサ１〜プロセッサｎ、７２１〜７２３はプロセッサ１〜プロセッサｎに対応する命令コード記憶手段１〜命令コード記憶手段ｎ、７１１は割り込みコード記憶手段、７４１は命令バス調停手段である。
【００５８】
このマルチプロセッサシステムにおいては、割り込み受け付け時のレジスタ退避および復帰処理は同様であるため、プロセッサ間でも割り込みコード記憶手段７１１を共有することができる。ただし、それぞれのプロセッサで同時に割り込みを受理した場合に、割り込みコード記憶手段７１１からそれぞれのプロセッサが同時に読み出すことはできないため、命令バス調停手段７４１を設けている。
【００５９】
それぞれのプロセッサは命令バス調停手段７４１に対して要求信号を出す。命令バス調停手段７４１はそれらのプロセッサからの要求信号を受理し、あらかじめ決定した優先順位に従ってプロセッサに対して割り込み処理を許可したり、ウェイトさせたりして命令バスの使用を調停する。
【００６０】
このように同一仕様のプロセッサを搭載したマルチプロセッサシステムを構成することにより、割り込み時のレジスタ退避および復帰処理を行うコードを１つの記憶手段に集約することができ、メモリ資源の節約が可能となる。
【産業上の利用可能性】
【００６１】
本発明の命令フェッチ装置および方法は、割り込み受け付け時のレジスタ退避および復帰処理のコードを別途設ける記憶手段に集約することにより、従来は割り込み毎に用意されていた冗長なコードを削減することができ、メモリ資源の無駄を省くことができる。また、割り込みの本数を増やす場合はメモリ容量の増大を最小限に抑えることができるという効果を有し、複数の割り込みを受け付ける情報処理装置における命令フェッチ装置および方法等として有用である。
【図面の簡単な説明】
【００６２】
【図１】本発明の一実施の形態に係る命令フェッチ装置の構成を示すブロック図。
【図２】複数の割り込みを持つ割り込み制御手段の構成を示すブロック図。
【図３】本発明の命令フェッチ装置を備えた情報処理装置の処理を説明する概念図。
【図４】本発明によるメモリ装置の構成を従来のメモリ装置と比較して説明する図。
【図５】命令コード記憶手段と割り込みコード記憶手段の選択論理を説明する流れ図。
【図６】多重割り込み発生時の処理の流れを説明する概念図。
【図７】本発明の命令フェッチ装置を備えたプロセッサをｎ個搭載するマルチプロセッサシステムの構成を示すブロック図。
【符号の説明】
【００６３】
１１０、３３０  命令フェッチ装置
１１１  命令コードセレクタ
１１２  命令実効制御手段
１１３  プログラムカウンタ
１１４  戻りアドレス格納レジスタ
１２０、３１０  命令コード記憶手段
１３０、３２０、７１１  割り込みコード記憶手段
１４０、２１０、３４０  割り込み制御手段
２１１  割り込み受信部
２１２  優先度判定部
３１１  メインプログラム
３１２  INTnコード
３２１  レジスタ退避コード
３２２  レジスタ復帰コード
３５０  命令デコード手段
３６０  命令実行手段
３７０  演算データ記憶手段
４１０  従来のメインメモリ
４２０  本発明におけるメインメモリ
４３０  本発明における割り込みコードメモリ
５０１〜５１０  ステップ
６１０  多重割り込み発生時の処理の流れ
６１１  int2受理後の戻りアドレス保持およびレジスタ退避処理
６１２  int1受理後の戻りアドレス保持およびレジスタ退避処理
６１３  int1終了後のレジスタ復帰処理および戻りアドレスへのジャンプ
６１４  int2終了後のレジスタ復帰処理および戻りアドレスへのジャンプ
６２０  戻りアドレス保持およびレジスタ退避コード
６３０  レジスタ復帰および戻りアドレスジャンプコード
７２１〜７２３  命令コード記憶手段
７３１〜７３３  プロセッサ
７４１  命令バス調停手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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