(57)【要約】【課題】高さが略等しいバンプを有する半導体素子を簡単に製造することができる半導体素子の製造方法を提供すること。【解決手段】半導体基板１上に点在させて設けられた複数のバリアメタル層３上に、該バリアメタル層３に対応する開口７を有した印刷マスク６を配置するとともに、該印刷マスク６上に導電ペースト５’を載置させ、印刷マスク６上でスキージ９を移動させることにより、導電ペースト５’を開口７を介してバリアメタル層３上に塗布し、しかる後、該塗布した導電ペースト５’を加熱してバンプ５を形成する第１の工程と、バンプ５上に、少なくともバンプ５上に開口７が存在しない押圧マスク１０を配置するとともに、該押圧マスク１０上でスキージ１１を移動させ、該スキージ１１からの押圧力でもって押圧マスク１０をバンプ５に対して押圧することにより、バンプ５の上面を平坦状に成す第２の工程と、を備えた製造方法で半導体素子を製造する。【選択図】図２
2005159051.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に点在させて設けられた複数のバリアメタル層上に、該バリアメタル層に対応する開口を有した印刷マスクを配置するとともに、該印刷マスク上に導電ペーストを載置させ、前記印刷マスク上でスキージを移動させることにより、前記導電ペーストを開口を介して前記バリアメタル層上に塗布し、しかる後、該塗布した導電ペーストを加熱してバンプを形成する第１の工程と、
前記バンプ上に、少なくとも前記バンプ上に開口が存在しない押圧マスクを配置するとともに、該押圧マスク上でスキージを移動させ、該スキージからの押圧力でもって前記押圧マスクを前記バンプに対して押圧することにより、前記バンプの上面を平坦状に成す第２の工程と、を備えた半導体素子の製造方法。
【請求項２】
前記第１の工程及び第２の工程において、同じスキージを使用することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記第２の工程で使用する前記押圧マスクとして前記第１の工程で使用した印刷マスクを用いるとともに、前記押圧マスクを、その開口がバンプ上に位置しないように前記開口と前記バンプをずらして配置したことを特徴とする請求項１または請求項２に記載の半導体素子の製造方法。
【請求項４】
前記第２の工程において、前記バンプを加熱しながら、前記スキージでもって前記押圧マスクを前記バンプに対して押圧することを特徴とする請求項１乃至請求項３のいずれかに記載の半導体素子の製造方法。
【請求項５】
前記バンプを酸素含有率が１０００ｐｐｍ以下の雰囲気中で加熱することを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項６】
前記バンプを窒素雰囲気中で加熱することを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項７】
前記導電ペーストは半田ペーストであることを特徴とする請求項１乃至請求項６のいずれかに記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路基板上にフェースダウンボンディングにて実装されるフリップチップ型ＩＣ等の半導体素子の製造方法に関するものである。
【背景技術】
【０００２】
従来より、回路パターンを有した回路基板の上面に、ＩＣをフェースダウンボンディングすること、すなわち、ＩＣの集積回路形成面を回路基板と対面させた状態でＩＣを回路基板上に実装することが行われている。
【０００３】
かかるフェースダウンボンディングに用いられるＩＣはフリップチップ型ＩＣと呼ばれ、その端子を回路基板上の回路パターンに対し半田等の導電材料を介して接続させるようにしたものが一般的であった。
【０００４】
このようなフリップチップ型ＩＣ等の半導体素子としては、集積回路が設けられている半導体基板の一主面に被着されたニッケル等から成る複数のバリアメタル層上に半田バンプを選択的に形成した構造のものが知られている。かかる半導体素子を回路基板上に実装する場合、半田バンプが回路基板上の対応する回路パターンと対向するようにして半導体素子を回路基板上に載置させた状態で、これらをリフロー炉に入れて加熱処理し、半田バンプを溶融させることによって半導体素子のバリアメタル層が回路基板上の回路パターンに半田接合される。
【０００５】
以上のような半導体素子は、通常、次のような手法により製作されている。すなわち、
（１）上面に複数のバリアメタル層２３を有する基板２１と、バリアメタル層２３に１対１に対応する複数の開口２７を有した印刷マスク２６とを準備し、該印刷マスク２６を、その開口２７がバリアメタル層２３上に位置するように基板２１上に配設し（図５（ａ））、
（２）続いて、印刷マスク２６上に半田ペースト２５を供給するとともに、スキージ２９を印刷マスク２６に対して押し付けながら所定の方向に移動させることにより、半田ペースト２５を開口２７内に充填し（図５（ｂ））、
（３）次に、印刷マスク２６を基板２１から引き離すことにより、開口２７内に充填された半田ペースト２５をバリアメタル層２３上に印刷・塗布し（図５（ｃ））、
（４）最後に、バリアメタル層２３上に塗布した半田ペースト２５を加熱することによってバリアメタル層２３上に球状の半田バンプを形成し、基板２１を所定形状に加工することによって半導体素子が完成する（図５（ｄ））。
【特許文献１】特開平１１−１４５１７６号公報（段落番号、及び図１７、図２１参照）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、上述の半導体素子上の半田バンプの高さに大きなバラツキが存在すると、半導体素子を回路基板上に載置させた場合、図６に示すように、高さの低い半田バンプ２５と回路基板３２上の回路パターン３３との間に隙間ができてしまう。この状態で、これらをリフロー炉内で加熱処理すると、バリアメタル層２３に接触していない半田バンプ２５は接触している半田バンプ２５に比べて溶融しにくくなり、半導体素子上のバリアメタル層２３と回路基板３２上の回路パターン３３との接合強度が低下する傾向にある。従って、半導体素子上の半田バンプの高さはできる限り揃える必要がある。
【０００７】
しかしながら、半田ペーストの塗布に使用する印刷マスクの開口のバラツキ等の種々の理由により、半導体素子の半田バンプの大きさを揃えることは困難であった。
【０００８】
そこでかかる課題を解決すべく、特許文献１に示すように、半田バンプを形成した後、半田バンプにフラッタニング処理（平坦化処理）を施し、半田バンプの表面をフラットな状態とすることが提案されている。
【０００９】
ところが、特許文献１に示すようなフラッタニング処理を行うためには、フラッタニング部材や基台、ならびにフラッタリング部材全体を基板に対して一度に押圧するための押圧手段を備えたフラッタリング装置を別途準備しなければならず、半田バンプの製造工程が複雑化するとともに、その生産性を向上させることが困難であるという課題があった。
【００１０】
本発明は上記課題に鑑み案出されたものであり、その目的は高さが略等しいバンプを有する半導体素子を簡単に製造することができる半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の半導体素子の製造方法は、半導体基板上に点在させて設けられた複数のバリアメタル層上に、該バリアメタル層に対応する開口を有した印刷マスクを配置するとともに、該印刷マスク上に導電ペーストを載置させ、前記印刷マスク上でスキージを移動させることにより、前記導電ペーストを開口を介して前記バリアメタル層上に塗布し、しかる後、該塗布した導電ペーストを加熱してバンプを形成する第１の工程と、前記バンプ上に、少なくとも前記バンプ上に開口が存在しない押圧マスクを配置するとともに、該押圧マスク上でスキージを移動させ、該スキージからの押圧力でもって前記押圧マスクを前記バンプに対して押圧することにより、前記バンプの上面を平坦状に成す第２の工程と、を備えたことを特徴とする。
【００１２】
また本発明の半導体素子の製造方法は、前記第１の工程及び第２の工程において、同じスキージを使用することを特徴とする。
【００１３】
更に本発明の半導体素子の製造方法は、前記第２の工程で使用する前記押圧マスクとして前記第１の工程で使用した印刷マスクを用いるとともに、前記押圧マスクを、その開口がバンプ上に位置しないように前記開口と前記バンプをずらして配置したことを特徴とする。
【００１４】
また更に本発明の半導体素子の製造方法は、前記第２の工程において、前記バンプを加熱しながら、前記スキージでもって前記押圧マスクを前記バンプに対して押圧することを特徴とする。
【００１５】
更にまた本発明の半導体素子の製造方法は、前記バンプを酸素含有率が１０００ｐｐｍ以下の雰囲気中で加熱することを特徴とする。また本発明の半導体素子の製造方法は、前記バンプを窒素雰囲気中で加熱することを特徴とする。更に本発明の半導体素子の製造方法は、前記導電ペーストが半田ペーストであることを特徴とする。
【発明の効果】
【００１６】
本発明によれば、バリアメタル層上にバンプを形成した後、該バンプ上に開口が存在しない押圧マスクをバンプ上に配置するとともに、該押圧マスク上でスキージを移動させ、該スキージからの押圧力でもって前記押圧マスクを前記バンプに対して押圧することにより、前記バンプの上面を平坦状に成すようにしたことから、高さにバラツキのあったバンプの高さを簡単に揃えることができ、半導体素子を回路基板上に載置させた際に、バンプと回路基板上の回路パターンとの間に大きな隙間ができることが抑制される。従って、バンプを溶融させて半導体素子上のバリアメタル層と回路基板上の回路パターンとを接合する際、その接合信頼性を高いものとすることができる。
【００１７】
しかも本発明によれば、押圧マスク上でスキージを移動させるという印刷工程に似た方法によってフラッタニング処理を行えることから、フラッタニング処理による半導体素子の生産性が大幅に低下することを防止することができる。
【００１８】
また本発明によれば、前記第１の工程（印刷工程）及び第２の工程（フラッタニング工程）において同じスキージを使用することにより、フラッタニング処理のために準備する部材数を少なくすることができ、半導体素子の生産性を向上させることが可能となる。
【００１９】
更に本発明によれば、前記第２の工程で使用する前記押圧マスクとして前記第１の工程で使用した印刷マスクを用いるとともに、前記押圧マスクを、その開口がバンプ上に位置しないように前記開口と前記バンプをずらして配置したことから、フラッタニング処理で使用する押圧マスクについても別途準備する必要がなくなり、印刷工程で使用する機構を多く利用することで更に半導体素子の生産性向上に供することができる。
【００２０】
また更に本発明によれば、前記第２の工程において、前記バンプを加熱しながら、前記スキージでもって前記押圧マスクを前記バンプに対して押圧することにより、押圧時のバンプの硬さを柔らかくすることでバンプ表面を平坦化しやすくなり、フラッタニング処理が更に容易になる。
【００２１】
この場合、前記バンプを酸素含有率が１０００ｐｐｍ以下の雰囲気中で加熱するか、もしくは、バンプを窒素雰囲気中で加熱することにより、加熱によってバンプの表面が酸化することを良好に防止できるという利点がある。
【発明を実施するための最良の形態】
【００２２】
以下、本発明を添付図面に基づいて詳細に説明する。
【００２３】
半導体素子の説明
まず本発明の半導体素子の製造方法を用いて製作された半導体素子についてフリップチップ型ＩＣを例にして図を用いて詳細に説明する。
【００２４】
図１は本発明の製造方法によって製作されたフリップチップ型ＩＣの一例を示す断面図であり、同図に示すフリップチップ型ＩＣは、大略的に半導体基板１上に回路配線２やバリアメタル層３，パッシベーション層４，バンプ５等が設けられた構成となっている。
【００２５】
半導体基板１は、単結晶シリコン等の半導体材料から成り、その上面にトランジスタ等の機能素子（図示せず）や回路配線２、バリアメタル層３、パッシベーション層４等が被着され、これらを支持する支持母材として機能する。
【００２６】
このような半導体基板１は、例えば従来周知のチョコラルスキー法（引き上げ法）等によって形成された単結晶シリコンのインゴット（塊）を所定厚みにスライスして板体を得るとともに、その表面を研磨し、しかる後、従来周知の熱酸化法によって板体表面全体に絶縁膜を形成することによって製作される。
【００２７】
また半導体基板１上に形成される回路配線２は、アルミニウム（Ａｌ）や銅（Ｃｕ）等の金属材料により０．５μｍ〜１．５μｍの厚みに被着されており、図示しない半導体素子に外部からの電源電力や電気信号等を供給するための給電配線として機能する。
【００２８】
このような回路配線２の一部上面には複数のバリアメタル層３が半導体基板１の端部に沿って直線状に配列されるように形成されている。
【００２９】
またバリアメタル層３は、フリップチップ型ＩＣを回路基板上に実装する際、バリアメタル層３上に設けられるバンプ５の溶融に伴って回路配線２を形成するアルミニウム等が浸蝕されるのを有効に防止するためのものであり、バンプ５を構成する材料に対して濡れ性が良好となるような構造、例えば、半導体基板１側から亜鉛（Ｚｎ）、ニッケル（Ｎｉ）及び金（Ａｕ）を順次積層させた３層構造、亜鉛（Ｚｎ）、ニッケル（Ｎｉ）の２層構造、もしくは、パラジウム（Ｐｄ）、ニッケル（Ｎｉ）、金（Ａｕ）の３層構造、パラジウム（Ｐｄ）、ニッケル（Ｎｉ）の２層構造等の構造が考えられる。
【００３０】
尚、回路配線２は、従来周知のスパッタリング、フォトリソグラフィー技術、エッチング技術を採用することにより半導体基板１の上面に所定パターンに形成される。またバリアメタル層３は、亜鉛（Ｚｎ）、ニッケル（Ｎｉ）及び金（Ａｕ）の３層構造である場合、例えば、後述するパッシベーション層４を形成した後、該パッシベーション層４より露出した回路配線２の一部上面に、従来周知の無電解メッキ法等を採用することにより、亜鉛（Ｚｎ）、ニッケル（Ｎｉ）及び金（Ａｕ）を基板側より順次積層して円柱状を成すように形成される。
【００３１】
一方、バリアメタル層３の非形成領域には、窒化珪素（Ｓｉ３Ｎ４）や酸化珪素（ＳｉＯ２）、ポリイミド等の電気絶縁材料から成るパッシベーション層４が回路配線２や図示しない機能素子を被覆するように被着されている。
【００３２】
かかるパッシベーション層４は、半導体素子や回路配線２を大気と良好に遮断することで、機能素子や回路配線２が大気中に含まれている水分等の接触により腐食するのを有効に防止するためのものであり、その一部はバリアメタル層３の外周上面を被覆していることが好ましい。
【００３３】
尚、パッシベーション層４は、従来周知のスパッタリング、フォトリソグラフィー技術、エッチング技術等を採用することによって半導体基板１の上面に０．５μｍ〜３．０μｍの厚みに形成される。
【００３４】
そして、先に述べたバリアメタル層３の上面にはバンプ５が形成されている。
【００３５】
このバンプ５は、フリップチップ型ＩＣを回路基板上に実装する際、加熱されることによって溶融し、フリップチップ型ＩＣのバリアメタル層３と回路基板上の回路パターンとを電気的・機械的に接続するためのものであり、例えば錫（Ｓｎ）と銀（Ａｇ）と銅（Ｃｕ）とを９６．５：３．０：０．５の比率で溶融・固化させた半田等の導電材料により形成される。
【００３６】
またバンプ５の形状は、略球状を成しているが、その上面が後述する製造方法によって平坦状を成しており、個々のバンプ５の高さのバラツキが略等しく揃っている。例えば、高さのバラツキが±４μｍ以内になっている。このため、このフリップチップ型ＩＣを回路基板上に実装する際、バリアメタル層３と回路基板上の回路パターンとの接合信頼性を高くすることができる。
【００３７】
半導体素子の製造方法の説明
次に本発明の半導体素子の製造方法について、上述のフリップチップ型ＩＣを製造する場合を例に図２を用いて説明する。図２の（ａ）〜（ｅ）は半導体素子の製造方法を説明するための各工程の断面図である。
【００３８】
（１）まず、上面に回路配線２やバリアメタル層３、パッシベーション層４を被着した半導体基板１と、印刷マスク６とを準備し、印刷マスク６を半導体基板１上に配置する（図２（ａ））。
【００３９】
印刷マスク６は、板状のマスク本体８に、半導体基板１上のバリアメタル層３に対応する複数の開口７を設けた構造を有している。マスク本体８は、例えば、線状体を網目状に形成したメッシュに絶縁性の乳剤を塗布したものや、あるいは、メッシュのない板体そのものが好適に用いられる。またマスク本体８の材料としては、アルミニウム合金、ステンレス鋼、Ｎｉ合金、Ｃｒ合金等の金属材料、ポリイミド、ポリエステル、エポキシ、ポリカーボネート、ポリエチレン、ポリエチレンテレフタレート（ＰＥＴ）、ポリプロピレン等の樹脂材料、あるいはこれらの材料を組み合わせたものが挙げられる。なお、印刷マスク６は、例えばＮｉ合金からなる板体である場合、従来周知のアディティブ法を採用することにより形成される。
【００４０】
また印刷マスク６の配置位置は、その開口７が半導体基板１上の対応するバリアメタル層３上に位置するように設定する。半導体基板１と印刷マスク６との位置合わせは、印刷マスク６を備えたスクリーン印刷機のステージ上に上述の半導体基板１を載置させるとともに、該半導体基板１の位置もしくは印刷マスク６の位置を所定の方向に移動させることによって行われる。
【００４１】
（２）次に、印刷マスク６上に導電ペースト５’を供給するとともに、スキージ９を印刷マスク６に対して押し当てた状態で移動させることにより、導電ペースト５’を印刷マスク６の開口７を介してバリアメタル層３上に印刷・塗布する（図２（ｂ））。
【００４２】
導電ペースト５’としては、多数の半田粒子にフラックス等を添加・混合して所定の粘度に調整した半田ペーストが好適に用いられる。
【００４３】
またスキージ９としては、例えばウレタンゴム、シリコンゴム等の弾性体やステンレス等の金属財慮うにより長方形状の板体状に形成されたものが好適に使用される。
【００４４】
（３）続いて、バリアメタル層３上に塗布した導電ペースト５’を乾燥させ、これを例えば導電ペースト５’の融点以上の温度で４０秒〜６０秒間、加熱することによりバリアメタル層３上にバンプ５を形成する（図２（ｃ））。
【００４５】
このとき、バンプ５は略球状に形成されるが、印刷マスク６の開口７の大きさのバラツキ等の原因でバリアメタル層３上に形成されるバンプ５の高さは個々にばらついていることが多い。
【００４６】
なお、導電ペースト５’の加熱は、例えば、導電ペースト５’が塗布された半導体基板１をリフロー炉内に導入し、該リフロー炉内に設けられるヒーターからの熱によって行われる。
【００４７】
（４）そして、印刷マスク６に代えて押圧マスク１０をバンプ５上に配置させる（図２（ｄ））。
【００４８】
押圧マスク１０は、バンプ５の上面に対して押圧することでバンプ５の上面を平坦化するためのものであるため、少なくともバンプ５上には開口が存在しない必要があるが、バンプ５以外の領域には開口があっても構わない。本実施形態においては開口が存在しない。
【００４９】
この押圧マスク１０の材料としては、上述の印刷マスク６と同様の材料が考えられるが、バンプ５の上面を平坦化するため、バンプ５よりも硬い材料により形成されていることが好ましい。
【００５０】
（５）最後に、押圧マスク１０上にスキージ１１を配置させるとともに、該スキージ１１を押圧マスク１０に対して押圧させた状態で押圧マスク１０上を移動させる（図２（ｅ））。
【００５１】
これによって、押圧マスク１０がバンプ５上に押し当てられ、図２（ｅ）に示すように、バンプ５の上面が平坦化され、各バンプ５の高さが略等しくなる。従って、図３に示すように、フリップチップ型ＩＣを回路基板上に載置させた際に、バンプ５と回路基板上の回路パターンとの間に大きな隙間ができることが抑制される。その結果、フリップチップ型ＩＣ上のバリアメタル層３と回路基板上の回路パターンとの接合の信頼性を高いものとすることができる。
【００５２】
しかも、押圧マスク１０上でスキージ１１を移動させるという工程（２）の印刷工程に似た工程によってフラッタニング処理（平坦化処理）を行えることから、フラッタニング処理のために印刷装置とは全く別のフラッタリング装置を準備する必要がなく、フラッタリング処理のためにフリップチップ型ＩＣの生産性が大幅に低下することを防止することができる。
【００５３】
なお、スキージ１１は、押圧マスク１０に対して等しい押圧力で押圧させた状態で移動させることが好ましく、これによってバンプ５の高さをより均一にすることができる。また、スキージ１１としては、例えばウレタンゴム、シリコンゴム等の弾性体やステンレス等の金属財慮うにより長方形状の板体状に形成されたものが好適に使用される。が、工程（２）で用いたスキージ９を工程（５）で用いることにより、印刷工程とフラッタリング工程（平坦化工程）とで用いるスキージを共用することができ、フラッタニング処理のために準備する部材数を少なくすることができ、フリップチップ型ＩＣの生産性を向上させることが可能となる。
【００５４】
また押圧マスク１０をバンプ５に対して押圧する際に、バンプ５を加熱するようにしておけば、押圧時のバンプ５の硬さを柔らかくすることでバンプ表面を平坦化しやすくなり、フラッタニング処理が更に容易になる。この場合、バンプ５を酸素含有率が１０００ｐｐｍ以下の雰囲気中で加熱するか、もしくは、バンプ５を窒素雰囲気中で加熱することにより、加熱によってバンプ５の表面が酸化することを良好に防止できるという利点がある。
【００５５】
尚、本発明は上述の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良が可能である。
【００５６】
例えば、上述の実施形態において、バンプ５の上面を平坦化した後、バンプ５の上に更に導電ペーストを塗布する場合等のように図１のフリップチップＩＣに相当する構成に対して他の工程を施す場合についても本発明は適用可能である。
【００５７】
また上述の実施形態において、導電ペースト５を塗布するために用いた印刷マスク６をバンプ５の表面を平坦化するための押圧マスク１０として用いても良く、この場合、図４に示す如く、押圧マスク１０（印刷マスク６）を、その開口７がバンプ上に位置しないように開口７とバンプ５をずらして配置させる必要があるものの、フラッタニング処理で使用する押圧マスク１０についても別途準備する必要がなくなり、印刷工程で使用する機構を多く利用することで更に半導体素子の生産性向上に供することができる。
【図面の簡単な説明】
【００５８】
【図１】本発明の半導体素子の製造方法を用いて製作された半導体素子（フリップチップ型ＩＣ）の一例を示す断面図である。
【図２】（ａ）〜（ｅ）は図１の半導体素子（フリップチップ型ＩＣ）の製造方法を説明するための各工程の断面図である。
【図３】図２の製造方法によって得られた半導体素子（フリップチップＩＣ）を回路基板上に載置させた状態の断面図である。
【図４】本発明の半導体素子の製造方法の変形例を説明するための断面図である。
【図５】（ａ）〜（ｄ）は従来の半導体素子の製造方法を説明するための各工程の断面図である。
【図６】図５の製造方法によって得られた半導体素子を回路基板上に載置させた状態の断面図である。
【符号の説明】
【００５９】
１・・・半導体基板
２・・・回路配線
３・・・バリアメタル層
４・・・パッシベーション層
５・・・バンプ
５’・・・導電ペースト
６・・・印刷マスク
７・・・開口
８・・・マスク本体
９・・・スキージ
１０・・・押圧マスク
１１・・・スキージ
１２・・・回路基板
１３・・・回路パターン
【図１】
2005159051.tif 000003
【図２】
2005159051.tif 000004
【図３】
2005159051.tif 000005
【図４】
2005159051.tif 000006
【図５】
2005159051.tif 000007
【図６】
2005159051.tif 000008