(57)【要約】【課題】  半導体装置の放熱性および高周波特性を高める。【解決手段】  半導体装置１００は、第一の導電性膜１０２、第一の絶縁樹脂膜１０６ａ、第二の導電性膜１０４、第二の絶縁樹脂膜１０６ｂ、第三の導電性膜１４０、第三の絶縁樹脂膜１０６ｃ、および第四の導電性膜１４２を含む積層体と、回路素子１２０とを含む。この積層体には凹部１４４が設けられており、回路素子１２０は、凹部１４４において、第一の導電性膜１０２のすぐ上に配置される。第一の導電性膜１０２の裏面は露出している。【選択図】  図１
2005109037.tif 000002
【特許請求の範囲】
【請求項１】
導電性膜および絶縁樹脂膜を含み、最下層には導電性膜が配置されるとともに当該最下層に配置された導電性膜の裏面が露出して形成された積層体と、
前記積層体に含まれる前記導電性膜と電気的に接続された素子と、
を含む半導体装置であって、
前記積層体には凹部が形成され、前記素子は、前記凹部に配置されたことを特徴とする半導体装置。
【請求項２】
前記凹部は、前記最下層に配置された導電性膜の上面に達して形成され、前記素子は、前記最下層に配置された導電性膜上に配置されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記積層体は、前記絶縁樹脂膜を介して設けられた第一の導電性膜および第二の導電性膜を含み、前記第一の導電性膜、前記絶縁樹脂膜、および前記第二の導電性膜はこの順で積層され、
前記絶縁樹脂膜には前記第一の導電性膜および前記第二の導電性膜を電気的に接続するビアプラグが形成され、当該ビアプラグは、前記第一の導電性膜から前記第二の導電性膜の方向に径が縮小するテーパ状に形成された側壁を有することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記素子は、その上面において、一の前記導電性膜とボンディングワイヤにより電気的に接続され、
前記凹部は、前記素子の上面と前記一の導電性膜とが略同一平面に位置するように形成されたことを特徴とする請求項１乃至３いずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子を含む半導体装置に関する。
【背景技術】
【０００２】
携帯電話、ＰＤＡ、ＤＶＣ、ＤＳＣといったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムＬＳＩが求められている。一方、これらのエレクトロニクス機器に対しては、より使い易く便利なものが求められており、機器に使用されるＬＳＩに対し、高機能化、高性能化が要求されている。このため、ＬＳＩチップの高集積化にともないそのＩ／Ｏ数が増大する一方でパッケージ自体の小型化要求も強く、これらを両立させるために、半導体部品の高密度な基板実装に適合した半導体パッケージの開発が強く求められている。こうした要求に対応するため、ＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）と呼ばれるパッケージ技術が種々開発されている。
【０００３】
こうしたパッケージの例として、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）が知られている。ＢＧＡは、パッケージ用基板の上に半導体チップを実装し、それを樹脂モールディングした後、反対側の面に外部端子としてハンダボールをエリア状に形成したものである。ＢＧＡでは、実装エリアが面で達成されるので、パッケージを比較的容易に小型化することができる。また、回路基板側でも狭ピッチ対応とする必要がなく、高精度な実装技術も不要となるので、ＢＧＡを用いると、パッケージコストが多少高い場合でもトータルな実装コストとしては低減することが可能となる。
【０００４】
図６は、一般的なＢＧＡの概略構成を示す図である。ＢＧＡ３００は、ガラスエポキシ基板３０６上に、接着層３０８を介してＬＳＩチップ３０２が搭載された構造を有する。ＬＳＩチップ３０２は封止樹脂３１６によってモールドされている。ＬＳＩチップ３０２とガラスエポキシ基板３０６とは、金属線３０４により電気的に接続されている。ガラスエポキシ基板３０６の裏面には、半田ボール３１２がアレイ状に配列されている。この半田ボール３１２を介して、ＢＧＡ３００がプリント配線基板に実装される。
【０００５】
特許文献１には、他のＣＳＰの例が記載されている。同公報記載には、高周波用ＬＳＩを搭載するシステム・イン・パッケージが開示されている。このパッケージは、ベース基板上に、多層配線構造が形成され、その上に高周波用ＬＳＩをはじめとする回路素子が形成されている。多層配線構造は、コア基板や樹脂付銅箔などが積層された構造となっている。
【特許文献１】特開２００２−９４２４７号公報
【特許文献２】特開２００２−１１０７１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、これら従来のＣＳＰでは、ポータブルエレクトロニクス機器等において現在望まれているよう水準の小型化、薄型化、軽量化を実現することは難しかった。これは、従来のＣＳＰはチップを支持する基板を有することによる。支持基板の存在により、パッケージ全体が厚くなり、小型化、薄型化、軽量化に限界があった。また、放熱性の改善にも一定の限界があった。
【０００７】
こうした事情に鑑み、本出願人は、ＩＳＢ（Ｉｎｔｅｇｒａｔｅｄ  Ｓｙｓｔｅｍ  ｉｎ  Ｂｏａｒｄ；登録商標）とよばれる新規なパッケージを開発した。ＩＳＢとは、半導体ベアチップを中心とする電子回路のパッケージングにおいて、銅による配線パターンを持ちながら回路部品を支持するためのコア（基材）を使用しない独自のコアレスシステム・イン・パッケージである。特許文献２には、こうしたシステム・イン・パッケージが記載されている。
【０００８】
図７はＩＳＢの一例を示す概略構成図である。ここではＩＳＢの全体構造をわかりやすくするため、単一の配線層のみ示しているが、実際には、複数の配線層が積層した構造となっている。このＩＳＢでは、ＬＳＩベアチップ２０１、Ｔｒベアチップ２０２およびチップＣＲ２０３が銅パターン２０５からなる配線により結線された構造となっている。ＬＳＩベアチップ２０１は、引き出し電極や配線に対し、金線ボンディング２０４により導通されている。ＬＳＩベアチップ２０１の直下には、導電性ペースト２０６が設けられ、これを介してＩＳＢがプリント配線基板に実装される。ＩＳＢ全体はエポキシ樹脂などからなる樹脂パッケージ２０７により封止された構造となっている。
【０００９】
このパッケージによれば、以下の利点が得られる。
(i)コアレスで実装できるため、トランジスタ、ＩＣ、ＬＳＩの小型・薄型化を実現できる。
(ii)トランジスタからシステムＬＳＩ、さらにチップタイプのコンデンサや抵抗を回路形成し、パッケージングすることができるため、高度なＳＩＰ（Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ）を実現できる。
(iii)現有の半導体チップを組合せできるため、システムＬＳＩを短期間に開発できる。
(iv)半導体ベアチップの下にコア材がないため、良好な放熱性を得ることができる。
(v)回路配線が銅材でありコア材がないため、低誘電率の回路配線となり、高速データ転送や高周波回路で優れた特性を発揮する。
(vi)電極がパッケージの内部に埋め込まれる構造のため、電極材料のパーティクルコンタミの発生を抑制できる。
(vii)パッケージサイズはフリーであり、１個あたりの廃材を６４ピンのＳＱＦＰパッケージと比較すると、約１／１０の量となるため、環境負荷を低減できる。
(viii)部品を載せるプリント回路基板から、機能の入った回路基板へと、新しい概念のシステム構成を実現できる。
(ix)ＩＳＢのパターン設計は、プリント回路基板のパターン設計と同じように容易であり、セットメーカーのエンジニアが自ら設計できる。
【００１０】
このように、ＩＳＢを用いることにより、半導体装置の小型化、薄型化、軽量化を図ることが可能となった。本出願人は、ＩＳＢを用いた場合に、放熱性や高周波性能をさらに高めるために、本発明に想到した。
【００１１】
本発明は上記事情を踏まえてなされたものであり、本発明の目的は、半導体装置の放熱性および高周波性能を高める技術を提供することにある。
【課題を解決するための手段】
【００１２】
本発明によれば、導電性膜および絶縁樹脂膜を含み、最下層には導電性膜が配置されるとともに当該最下層に配置された導電性膜の裏面が露出して形成された積層体と、積層体に含まれる導電性膜と電気的に接続された素子と、を含む半導体装置であって、積層体には凹部が形成され、素子は、凹部に配置されたことを特徴とする半導体装置が提供される。
【００１３】
ここで、素子とは、半導体素子や受動素子等の回路素子のことである。導電性膜がこのように、導電性膜および絶縁樹脂膜を含む積層体に凹部を設け、凹部に素子を配置することにより、素子から積層体の底部までの距離を短くすることができる。これにより、半導体装置の放熱性を良好にすることができる。さらに、積層体の最下層に配置された導電性膜を接地した場合、素子と接地された導電性膜との電気的経路を短くすることもできるので、接地インダクタンスを低減することができ、高周波特性を高めることができる。
【００１４】
本発明の半導体装置によれば、凹部は、最下層に配置された導電性膜の上面に達して形成することができ、素子は、最下層に配置された導電性膜上に配置することができる。
【００１５】
このように、素子を裏面が露出して設けられた導電性膜のすぐ上に配置することにより、半導体装置の放熱性をさらに良好にすることができる。また、この場合、接地インダクタンスも大幅に低減することができ、高周波特性を高めることができる。
【００１６】
本発明の半導体装置によれば、積層体は、絶縁樹脂膜を介して設けられた第一の導電性膜および第二の導電性膜を含むことができ、第一の導電性膜、絶縁樹脂膜、および第二の導電性膜はこの順で積層されることができ、絶縁樹脂膜には第一の導電性膜および第二の導電性膜を電気的に接続するビアプラグが形成され、当該ビアプラグは、第一の導電性膜から第二の導電性膜の方向に径が縮小するテーパ状に形成された側壁を有することができる。
【００１７】
このように、ビアプラグが、素子が設けられる面の方向に径が縮小するテーパ状に形成された側壁を有することにより、素子が設けられる面の方向に径が拡大するテーパ状の側壁を有する従来のビアプラグに比べて、素子が設けられる面におけるビアプラグの面積を、小さくすることができる。素子等との電気的接続をとるために、ビアプラグ上には配線パターンを形成する必要があるが、熱応力の分散を行うために、配線パターンの端部とビアプラグの端部との間にはある程度の距離を設ける必要がある。そのため、素子が設けられる面におけるビアプラグの面積を小さくすることにより、一つのビアプラグ毎に必要な領域を従来よりも狭くなるように設計することができ、半導体装置を小型化することができる。また、一つのビアプラグ毎に必要な領域を狭くすることにより、素子とたとえば第二の導電性膜とを接続するボンディングワイヤが短くなるように設計することができる。これにより、寄生インダクタンスを低減することができ、高周波性能を良好にすることができる。
【００１８】
本発明の半導体装置によれば、素子は、その上面において、一の導電性膜とボンディングワイヤにより電気的に接続されてよく、凹部は、素子の上面と一の導電性膜とが略同一平面に位置するように形成されてよい。
【００１９】
このように、素子が、その上面と同程度の高さに位置する一の導電性膜とボンディングワイヤを介して電気的に接続された構成とすることにより、ボンディングワイヤの長さを短くすることができる。これにより、寄生インダクタンスを低減することができる。
【００２０】
本発明において、上記の積層体は、上述したＩＳＢとすることができる。これにより、上述したようなＩＳＢによる利点と、本発明における、放熱性の改善、寄生インダクタンスの低減、接地インダクタンスの低減、および半導体装置の小型化等の利点をあわせて得ることができる。
【００２１】
以上、本発明の構成について説明したが、これらの構成を任意に組み合わせたものも本発明の態様として有効である。また、本発明の表現を他のカテゴリーに変換したものもまた本発明の態様として有効である。
【発明の効果】
【００２２】
本発明によれば、半導体装置の放熱性および高周波性能を高めることができる。
【発明を実施するための最良の形態】
【００２３】
（第一の実施の形態）
図１は、本発明の第一の実施の形態における半導体装置の構成を示す断面図である。
半導体装置１００は、第一の導電性膜１０２と、その上に形成された第一の絶縁樹脂膜１０６ａと、その上に形成された第二の導電性膜１０４と、その上に形成された第二の絶縁樹脂膜１０６ｂと、その上に形成された第三の導電性膜１４０と、その上に形成された第三の絶縁樹脂膜１０６ｃと、その上に形成された第四の導電性膜１４２とを含む。第一の絶縁樹脂膜１０６ａおよび第二の絶縁樹脂膜１０６ｂには、それぞれビアプラグ１１０が設けられており、第一の導電性膜１０２と第二の導電性膜１０４、第二の導電性膜１０４と第三の導電性膜１４０をそれぞれ電気的に接続する。また、第一の導電性膜１０２、第二の導電性膜１０４、第三の導電性膜１４０、および第四の導電性膜１４２は、所定形状にパターニングされている。
【００２４】
なお、本実施の形態において、第一の絶縁樹脂膜１０６ａ、第二の導電性膜１０４、第二の絶縁樹脂膜１０６ｂ、第三の導電性膜１４０、第三の絶縁樹脂膜１０６ｃ、および第四の導電性膜１４２は、選択的に除去され、半導体装置１００には、凹部１４４が形成されている。凹部１４４においては、第一の導電性膜１０２が露出している。第一の導電性膜１０２が露出した部分には回路素子１２０が載置される。ここでは図示していないが、回路素子１２０は、導電性ペースト等により第一の導電性膜１０２上に固定される。回路素子１２０の上面と第二の導電性膜１０４とは、ほぼ同程度の高さに位置するように構成されている。回路素子１２０は、その上面において、第二の導電性膜１０４とボンディングワイヤ１２２を介して電気的に接続される。なお、第一の導電性膜１０２は接地される。
【００２５】
回路素子１２０は、たとえば、トランジスタ、ダイオード、ＩＣチップ等の半導体素子、または、たとえば、チップコンデンサ、チップ抵抗等の受動素子である。
【００２６】
本実施の形態において、回路素子１２０がその上面と同程度の高さに位置する第二の導電性膜１０４とボンディングワイヤ１２２を介して電気的に接続されているので、ボンディングワイヤ１２２の長さを短くすることができる。これにより、寄生インダクタンスを低減することができる。さらに、回路素子１２０が凹部１４４に形成されているので、接地される第一の導電性膜１０２と回路素子１２０との電気的経路を短くすることができるので、接地インダクタンスを低減することができ、高周波性能を高めることができる。また、半導体装置１００の裏面からの距離を短くすることができ、回路素子１２０の放熱性を良好にすることができる。とくに、本実施の形態においては、回路素子１２０が底部の第一の導電性膜１０２のすぐ上に形成されているので、放熱性を非常に良好にすることができる。
【００２７】
図２は、図１に示した半導体装置１００の製造工程を示す工程断面図である。
まず、第一の絶縁樹脂膜１０６ａの両面に第一の導電性膜１０２および第二の導電性膜１０４が形成されたシートを準備する。つづいて、第一の導電性膜１０２が形成された面にレジストを配置し、ビアホールを形成するための開口を形成する。このレジストをマスクとして、ウェットエッチングにより第一の導電性膜１０２を選択的に除去する。これにより、ビアホールが形成される領域において、第一の導電性膜１０２を除去することができる。つづいて、第一の導電性膜１０２が形成された面から炭酸ガスレーザを照射する（図２（ａ））。ここで、第二の導電性膜１０４は、ストッパ層として機能する。
【００２８】
炭酸ガスレーザは、第一条件およびパルス幅を変更させた第二条件の２段階で照射する。０．２５ｍｓのパルス周期で、１．０Ｗの出力のレーザを用い、第一条件としては、たとえばパルス幅が８〜１０μｓ、ショット数が１とすることができる。また、第二条件としては、たとえばパルス幅が３〜５μｓ、パルス間隔が２５ｍｓ以上、ショット数が３とすることができる。
【００２９】
炭酸ガスレーザの条件の一例としては、０．２５ｍｓのパルス周期で、１．０Ｗの出力のレーザを用い、第一条件として、パルス幅を８μｓ、ショット数を１とした。また、第二条件として、パルス幅を３μｓ、パルス間隔を２５ｍｓ、ショット数を３とすることができる。
【００３０】
また、炭酸ガスレーザの条件の他の例としては、０．２５ｍｓのパルス周期で、１．０Ｗの出力のレーザを用い、第一条件として、パルス幅を１０μｓ、ショット数を１とし、第二条件として、パルス幅を５μｓ、パルス間隔を２５ｍｓ、ショット数を３とすることができる。
【００３１】
これにより、第一の導電性膜１０２から第二の導電性膜１０４の方向に行くにつれて径が縮小するテーパ形状の側壁を有するビアホール１０８が形成される（図２（ｂ））。
【００３２】
第一の導電性膜１０２および第二の導電性膜１０４は、たとえば圧延銅箔等の圧延金属である。第三の導電性膜１４０および第四の導電性膜１４２についても同様である。第一の絶縁樹脂膜１０６ａとしては、たとえばエポキシ樹脂、ＢＴレジン等のメラミン誘導体、液晶ポリマー、ＰＰＥ樹脂、ポリイミド樹脂、フッ素樹脂、フェノール樹脂、ポリアミドビスマレイミド等を用いることができる。第二の絶縁樹脂膜１０６ｂおよび第三の絶縁樹脂膜１０６ｃについても同様である。
【００３３】
エポキシ樹脂としては、ビスフェノールＡ型樹脂、ビスフェノールＦ型樹脂、ビスフェノールＳ型樹脂、フェノールノボラック樹脂、クレゾールノボラック型エポキシ樹脂、トリスフェノールメタン型エポキシ樹脂、脂環式エポキシ樹脂等が挙げられる。
【００３４】
メラミン誘導体としては、メラミン、メラミンシアヌレート、メチロール化メラミン、（イソ）シアヌール酸、メラム、メレム、メロン、サクシノグアミン、硫酸メラミン、硫酸アセトグアナミン、硫酸メラム、硫酸グアニルメラミン、メラミン樹脂、ＢＴレジン、シアヌール酸、イソシアヌール酸、イソシアヌール酸誘導体、メラミンイソシアヌレート、ベンゾグアナミン、アセトグアナミン等のメラミン誘導体、グアニジン系化合物等が例示される。
【００３５】
液晶ポリマーとしては、芳香族系液晶ポリエステル、ポリイミド、ポリエステルアミドや、それらを含有する樹脂組成物が例示される。このうち、耐熱性、加工性および吸湿性のバランスに優れる液晶ポリエステルまたは液晶ポリエステルを含有する組成物が好ましい。
【００３６】
液晶ポリエステルとしては、たとえば、(１)芳香族ジカルボン酸と芳香族ジオールと芳香族ヒドロキシカルボン酸とを反応させて得られるもの、(２)異種の芳香族ヒドロキシカルボン酸の組み合わせを反応させて得られるもの、(３)芳香族ジカルボン酸と芳香族ジオールとを反応させて得られるもの、(４)ポリエチレンテレフタレート等のポリエステルに芳香族ヒドロキシカルボン酸を反応させて得られるもの、等が挙げられる。なお、これらの芳香族ジカルボン酸、芳香族ジオール及び芳香族ヒドロキシカルボン酸の代わりに、それらのエステル誘導体が使用されることもある。さらに、これらの芳香族ジカルボン酸、芳香族ジオール及び芳香族ヒドロキシカルボン酸は、芳香族部分がハロゲン原子、アルキル基、アリール基等で置換されたものが使用されることもある。
【００３７】
液晶ポリエステルの繰返し構造単位としては、芳香族ジカルボン酸に由来する繰返し構造単位（下記式(i)）、芳香族ジオールに由来する繰返し構造単位（下記式(ii)）、芳香族ヒドロキシカルボン酸に由来する繰返し構造単位（下記式(iii)）を例示することができる。
【００３８】
(i)−ＣＯ−Ａ１−ＣＯ−
（但しＡ１は、芳香環を含有する２価の結合基を示す。）
(ii)−Ｏ−Ａ２−Ｏ−
（但しＡ２は、芳香環を含有する２価の結合基を示す。）
(iii)−ＣＯ−Ａ３−Ｏ−
（但しＡ３は、芳香環を含有する２価の結合基を示す。）
【００３９】
また、第一の絶縁樹脂膜１０６ａ、第二の絶縁樹脂膜１０６ｂ、および第三の絶縁樹脂膜１０６ｃを構成する材料としては、アラミド不織布が好ましく用いられる。これにより、加工性を良好にすることができる。アラミド繊維としては、パラアラミド繊維またはメタアラミド繊維を用いることができる。パラアラミド繊維としては、たとえば、ポリ（ｐ−フェニレンテレフタルアミド）（ＰＰＤ−Ｔ）、メタアラミド繊維としては、たとえば、ポリ（ｍ−フェニレンイソフタルアミド）（ＭＰＤ−Ｉ）を用いることができる。
【００４０】
つづいて、ビアホール１０８内に導電性材料を埋め込み、ビアプラグ１１０を形成する（図２（ｃ））。ビアプラグ１１０は、たとえば無電解めっきにより形成することもでき、電解めっき法により形成することもできる。ビアプラグ１１０は、たとえば、以下のようにして形成することができる。まず、無電解銅めっきにより全面に０．５〜１μｍ程度の薄膜を形成した後、電解めっきにより約２０μｍ程度の膜を形成する。無電解めっき用触媒は、通常パラジウムを用いることが多く、可とう性の絶縁基材に無電解用めっき用触媒を付着させるには、パラジウムを錯体の状態で水溶液に含ませ、可とう性の絶縁基材を浸漬して表面にパラジウム錯体を付着させ、そのまま、還元剤を用いて、金属パラジウムに還元することによって可とう性の絶縁基材表面にめっきを開始するための核を形成することができる。
【００４１】
ビアプラグ１１０内には、適宜充填材料を埋め込むことができる。充填材料としては、絶縁性材料や導電性材料等種々のものを用いることができる。絶縁性材料としては、フォトソルダレジストやトランスファーモールド樹脂を用いることができる。また、導電性材料としては、すずを含む半田を用いることができる。また、めっき等により、銅を充填材料として埋め込むこともできる。
【００４２】
その後、第一の導電性膜１０２および第二の導電性膜１０４を所定形状にパターニングして配線を形成する。配線は、フォトレジストをマスクとして、たとえば、レジストから露出した箇所に、化学エッチング液をスプレー噴霧して不要な導電性膜をエッチング除去することにより形成することができる。エッチングレジストは、通常のプリント配線板に用いることのできるエッチングレジスト材料を用いることができる。この場合、配線は、レジストインクをシルクスクリーン印刷して形成したり、エッチングレジスト用感光性ドライフィルムを導電性膜の上にラミネートして、その上に配線導体の形状に光を透過するフォトマスクを重ね、紫外線を露光し、露光しなかった箇所を現像液で除去して形成することができる。第一の導電性膜１０２または第二の導電性膜１０４として銅箔を用いる場合、化学エッチング液には、塩化第二銅と塩酸の溶液、塩化第二鉄溶液、硫酸と過酸化水素の溶液、過硫酸アンモニウム溶液など、通常のプリント配線板に用いる化学エッチング液を用いることができる。
【００４３】
パターニングされた配線の間には、適宜フォトソルダレジスト等を埋め込むことができる。
【００４４】
同様の工程で複数の絶縁樹脂膜の層を形成し、これらを積層する（図２（ｄ））。本実施の形態においては、三層（第一の絶縁樹脂膜１０６ａ〜第三の絶縁樹脂膜１０６ｃ）構造とする。
【００４５】
つづいて、第一の導電性膜１０２以外の各層を段階的に選択的に除去して凹部１４４を形成する（図２（ｅ））。各層の除去は、打ち抜き加工、ドリル加工、レーザ加工、およびこれらの組み合わせのいずれかにより行うことができる。本実施の形態において、各層は薄い絶縁樹脂膜および導電性膜により構成されているので、凹部１４４を容易に形成することができる。
【００４６】
その後、第一の導電性膜１０２上の回路素子１２０を配置する領域に銀ペースト等の導電性ペースト（不図示）を形成する。導電性ペーストの表面は、プレスにより平坦化することができる。つづいて、導電性ペースト上に回路素子１２０を載置する。回路素子１２０は、半田等のロウ材や接着剤等により導電性ペースト上に固着される。回路素子１２０は、ボンディングワイヤ１２２を介して第二の導電性膜１０４に接続される。これにより、図１に示した構成の半導体装置１００が形成される。
【００４７】
なお、この後、回路素子１２０を封止樹脂で封止してもよい。回路素子１２０の封止は、金型を用いて行うことができる。ここでは、一つの回路素子１２０しか示していないが、より多くの回路素子に対して同時に封止を行うこともできる。封止樹脂は、トランスファーモールド、インジェクションモールド、ポッティングまたはディッピングにより実現できる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドまたはポッティングで実現でき、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。
【００４８】
さらに、この後、半導体装置１００の裏面に、第一の導電性膜１０２と電気的に接続するバンプを形成することができる。バンプは、接地される。
【００４９】
本実施の形態において、回路素子１２０がその上面と同程度の高さに位置する第二の導電性膜１０４とボンディングワイヤ１２２を介して電気的に接続されているので、ボンディングワイヤ１２２の長さを短くすることができる。これにより、寄生インダクタンスを低減することができる。さらに、回路素子１２０が凹部１４４に形成されているので、接地される第一の導電性膜１０２と回路素子１２０との電気的経路を短くすることができるので、接地インダクタンスを低減することができ、高周波性能を高めることができる。また、半導体装置１００が、第一の導電性膜１０２のすぐ上に形成されており、第一の導電性膜１０２の裏面は露出しているので、回路素子１２０の放熱性を非常に良好にすることができる。
【００５０】
（第二の実施の形態）
図３は、本発明の第二の実施の形態における半導体装置１００の構成を示す断面図である。本実施の形態において、回路素子１２０が第三の導電性膜１４０と電気的に接続される点で回路素子１２０が第二の導電性膜１０４と電気的に接続される第一の実施の形態と異なる。本実施の形態において、第一の実施の形態と同様の構成要素には同様の符号を付し、適宜説明を省略する。
【００５１】
本実施の形態においても、回路素子１２０は、その上面がボンディングワイヤ１２２を介して電気的に接続される第三の導電性膜１４０と同程度の高さに位置するように、凹部１４４内に配置される。そのため、ボンディングワイヤ１２２の長さを短くすることができる。これにより、寄生インダクタンスを低減することができる。
【００５２】
第一の実施の形態において説明したように、回路素子１２０の底部に配置される層が薄いほど回路素子１２０の放熱性が良好になる。本実施の形態において、放熱性の観点からは第一の実施の形態における半導体装置１００の方が優れているが、本実施の形態でも回路素子１２０の底部には薄い絶縁樹脂膜１０６、第二の導電性膜１０４、および第一の導電性膜１０２のみが配置されているだけなので、従来の基板等の上に回路素子１２０を設けた場合に比べて放熱性を良好にすることができる。本実施の形態においても、回路素子１２０は、第四の導電性膜１４２、第三の絶縁樹脂膜１０６ｃ、および第三の導電性膜１４０を段階的に選択的に除去して設けた凹部１４４内に配置されているので、この観点からも、回路素子１２０をこのような凹部１４４内に設けない場合に比べて回路素子１２０の底部に配置される層を薄くすることができ、放熱性を良好にすることができる。
【００５３】
さらに、回路素子１２０が凹部１４４に形成されているので、接地される第一の導電性膜１０２と回路素子１２０との電気的経路を短くすることができるので、接地インダクタンスを低減することができ、高周波性能を高めることができる。
【００５４】
また、図４に示したように、回路素子１２０を第四の導電性膜１４２と電気的に接続する場合も、半導体装置１００に凹部１４４を設け、凹部１４４内に回路素子１２０を配置することで、回路素子１２０の上面と第四の導電性膜１４２との高さを同程度にすることができ、ボンディングワイヤ１２２の長さを短くすることができる。これにより、寄生インダクタンスを低減することができる。さらに、回路素子１２０の底部に配置される層の厚さを薄くすることができ、放熱性を良好にすることができる。さらに、回路素子１２０が凹部１４４に形成されているので、接地される第一の導電性膜１０２と回路素子１２０との電気的経路を短くすることができる。これにより、接地インダクタンスを低減することができ、高周波性能を高めることができる。
【００５５】
なお、以上の第二の実施の形態で説明した半導体装置１００において、たとえば第二の導電性膜１０４は、第一の絶縁樹脂膜１０６ａに設けられたビアプラグ１１０の上面を覆うように形成される。このように、第二の導電性膜１０４によりビアプラグ１１０の上面を覆うことにより、回路素子１２０が配置される第二の導電性膜１０４表面を平坦にすることができる。これにより、ビアプラグ１１０が形成された領域の上に回路素子１２０を配置することができる。そのため、半導体装置１００に多数のビアプラグ１１０を形成することができ、半導体装置１００の放熱性をさらに良好にすることができる。
【００５６】
また、たとえば第一の絶縁樹脂膜１０６ａに設けられたビアプラグ１１０は、第一の導電性膜１０２から第二の導電性膜１０４に向かって径が縮小するように形成される。図５は、このようにして形成されたビアプラグ１１０と、従来の形状を有するビアプラグ１０の形状を示す図である。図５（ａ）は、回路素子１２０の搭載面とは反対側の面に開口して形成されたビアプラグ１１０の構成を示す。図５（ｂ）は、回路素子１２０の搭載面１２６側に開口して形成された従来のビア１０の構成を示す。
【００５７】
図５（ａ）に示した構成においては、ビアプラグ１１０が、第一の導電性膜１０２から第二の導電性膜１０４の方向に径が縮小するように形成されるので、ビアプラグ１１０の上に形成される第二の導電性膜１０４の配線パターンの幅を狭くすることができる。図５（ａ）および図５（ｂ）に示すように、熱応力の分散を行うために、配線パターンの端部とビアプラグ１１０の端部との間にはある程度の距離を設ける必要がある。また、従来のように、第二の導電性膜１０４側に開口するビアホールを形成する場合、レーザ照射のアライメントずれを考慮して配線幅を広くする必要もある。したがって、従来は、一つのビアプラグ１０につき、配線パターンの幅Ｌ２が必要であったのに対し、本実施の形態における半導体装置１００においては、一つのビアプラグ１１０につき、配線パターンの幅をＬ１（Ｌ２＞Ｌ１）とすることができる。このように、一つのビアプラグ１１０毎に必要な領域を狭くすることができるので、従来と同数のビアプラグを設けた場合、半導体装置１００を小型化することができる。
【００５８】
さらに、一つのビアプラグ１１０毎の配線パターンの幅を狭くすることができるので、回路素子１２０と第三の導電性膜１４０（第二の導電性膜１０４、または第四の導電性膜１４２）とを接続するボンディングワイヤ１２２の長さを短くすることができる。これにより、寄生インダクタンスを低減することができ、高周波性能を良好にすることができる。
【００５９】
ここでは第一の絶縁樹脂膜１０６ａに形成されたビアプラグ１１０を例として説明したが、半導体装置１００に含まれる他のビアプラグも同様の構成とすることができる。第一の実施の形態においても同様にすることにより、半導体装置１００を小型化することができる。さらに、図３および図４に示したように、回路素子１２０の下方に設けられたビアプラグ１１０以外は、従来と同様の形状のビアプラグ１１１を含むこともできる。
【００６０】
以上、本発明を実施の形態および実施例に基づいて説明した。この実施の形態および実施例はあくまで例示であり、種々の変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００６１】
以上の実施の形態においては、ビアプラグ１１０内に充填材料を埋め込む形態を説明したが、ビアプラグ１１０内に充填材料を埋め込まない構成とすることもできる。ビアプラグ１１０内に充填材料１１２を埋め込まないことにより、放熱性をさらに良好にすることもできる。
【００６２】
また、回路素子１２０は、第一の素子の上に第二の素子が配置された構成のように、複数の素子が積層した構成とすることもできる。この場合、第一の素子と第二の素子の組み合わせとしては、たとえばＳＲＡＭとＦｌａｓｈメモリ、ＳＲＡＭとＰＲＡＭとすることができる。
【００６３】
また、以上の実施の形態においては、ビアホール１０８を炭酸ガスレーザを用いて形成する例を説明したが、これ以外にも、機械加工、薬液による化学エッチング加工、プラズマを用いたドライエッチング法などを用いることもできる。
【図面の簡単な説明】
【００６４】
【図１】本発明の実施の形態における半導体装置の構成を示す断面図である。
【図２】本発明の実施の形態における半導体装置の製造工程を示す断面図である。
【図３】本発明の実施の形態における半導体装置の構成を示す断面図である。
【図４】本発明の実施の形態における半導体装置の構成を示す断面図である。
【図５】本発明の実施の形態におけるビアプラグの形状と従来のビアプラグの形状をそれぞれ示す断面図である。
【図６】ＢＧＡの構造を説明するための図である。
【図７】ＩＳＢ（登録商標）の構造を説明するための図である。
【符号の説明】
【００６５】
１００  半導体装置、  １０２  第一の導電性膜、  １０４  第二の導電性膜、  １０６ａ  第一の絶縁樹脂膜、  １０６ｂ  第二の絶縁樹脂膜、  １０６ｃ  第三の絶縁樹脂膜、  １０８  ビアホール、  １１０  ビアプラグ、  １１１  ビアプラグ、  １２０  回路素子、  １２２  ボンディングワイヤ、  １４０  第三の導電性膜、  １４２  第四の導電性膜、  １４４  凹部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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