(57)【要約】【課題】保護素子の動作電圧を低下させる。【解決手段】半導体装置は、３０Ω・ｃｍ以上の抵抗率を有する半導体基板１１と、この半導体基板上に形成され、保護素子として機能する第１のＭＩＳＦＥＴと、この第１のＭＩＳＦＥＴにより保護される第２のＭＩＳＦＥＴとを具備する。【選択図】      図２
2005259953.tif 000002
【特許請求の範囲】
【請求項１】
３０Ω・ｃｍ以上の抵抗率を有する半導体基板と、
前記半導体基板上に形成され、保護素子として機能する第１のＭＩＳＦＥＴと、
前記第１のＭＩＳＦＥＴにより保護される第２のＭＩＳＦＥＴと
を具備することを特徴とする半導体装置。
【請求項２】
３０Ω・ｃｍ以上の抵抗率を有する半導体基板と、
前記半導体基板上に形成され、保護素子として機能し、ＧＧＭＯＳトランジスタである第１のＭＩＳＦＥＴと、
前記第１のＭＩＳＦＥＴにより保護され、４．０ｎｍ未満の膜厚のゲート絶縁膜を有し、０．１８μｍ以下のゲート長のゲート電極を有する第２のＭＩＳＦＥＴと、
前記半導体基板の表面に形成されたウェル層と、
前記ウェル層を電気的に分離する素子分離領域と、
を具備し、
前記素子分離領域の下面から前記ウェル層の下面までの距離をＸ、前記素子分離領域の前記半導体基板に対して水平方向の幅をＷとした場合、Ｘ≦１／２Ｗの関係を満たし、
前記半導体基板の抵抗率Ｒ１と前記ウェル層の抵抗率Ｒ２とは、Ｒ１／Ｒ２≧１００の関係を満たす
ことを特徴とする半導体装置。
【請求項３】
半導体基板と、
前記半導体基板の表面に形成された第１導電型の第１のウェル層と、
前記第１のウェル層よりも深い位置に形成された第２導電型の第２のウェル層と、
前記半導体基板上に形成され、保護素子として機能する第１のＭＩＳＦＥＴと、
前記第１のＭＩＳＦＥＴにより保護される第２のＭＩＳＦＥＴと
を具備することを特徴とする半導体装置。
【請求項４】
半導体基板と、
前記半導体基板の表面に形成されたウェル層と、
前記第１のウェル層よりも深い位置にプロトンの注入により形成され、前記半導体基板及び前記ウェル層よりも抵抗が高い高抵抗層と、
前記半導体基板上に形成され、保護素子として機能する第１のＭＩＳＦＥＴと、
前記第１のＭＩＳＦＥＴにより保護される第２のＭＩＳＦＥＴと
を具備することを特徴とする半導体装置。
【請求項５】
半導体基板と、
前記半導体基板の表面に形成されたウェル層と、
前記ウェル層下に形成された空洞部と、
前記半導体基板上に形成され、保護素子として機能する第１のＭＩＳＦＥＴと、
前記第１のＭＩＳＦＥＴにより保護される第２のＭＩＳＦＥＴと
を具備することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、保護素子を備えた半導体装置に関する。
【背景技術】
【０００２】
近年、ＣＭＯＳの世代が進むにつれてゲート絶縁膜は薄くなり、外部から高電圧が印加されるとゲート絶縁膜は簡単に破壊してしまう。この破壊を防ぐために、保護素子を電圧の入力部に配置し、高電圧が内部回路にかかる前に保護素子が動作をはじめて電流を流すようになっている。
【０００３】
ここで、絶縁破壊を防止するための重要な点は、この保護素子が動作をし始める電圧である。これは、内部回路が破壊される電圧が世代とともに減少してくるために、保護素子の動作電圧も世代とともに減少させる必要があるからである。ところが、従来は、保護素子の動作電圧を低下させる手段が不明であった。
【０００４】
尚、この出願の発明に関連する先行技術文献情報としては、例えば次のようなものがある。
【特許文献１】特開平11-274404号公報
【特許文献２】特開2002-280552号公報
【特許文献３】特開2003-51581号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、保護素子の動作電圧を低下させることが可能な半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【０００７】
本発明の一視点による半導体装置は、３０Ω・ｃｍ以上の抵抗率を有する半導体基板と、前記半導体基板上に形成され、保護素子として機能する第１のＭＩＳＦＥＴと、前記第１のＭＩＳＦＥＴにより保護される第２のＭＩＳＦＥＴとを具備する。
【発明の効果】
【０００８】
本発明によれば、保護素子の動作電圧を低下させることが可能な半導体装置を提供できる。
【発明を実施するための最良の形態】
【０００９】
本発明の各実施形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１０】
［第１の実施形態］
今回、保護素子として機能するＥＳＤ（Electro Static Destruction）素子の例として、ＧＧＮＭＯＳ（Grounded Gate NMOS）を検討した。その結果、図２８に示すように、ＧＧＮＭＯＳを形成するシリコン基板の抵抗率によって、保護素子の動作電圧が変化することが明らかになった。そこで、第１の実施形態では、基板抵抗率が３０Ω・ｃｍ以上の半導体基板を用い、保護素子の動作電圧を低下させている。
【００１１】
尚、ＧＧＭＯＳは、ソース，ウェル，ゲートがグランドにつながれ、ドレインが電圧ＶＥＳＤの入力部となっている。そして、ドレインに高電圧がかかると、ドレインからホットキャリアあるいはアバランシェによる電流が流れはじめる。この電流はソース、ウェル、ドレインで形成されるＮＰＮバイポーラのベース電流となり、ＮＰＮバイポーラが動作をはじめ、ドレインからソースへ電流が流れる。このように、高電圧が保護すべき内部回路にかかる前に、ＧＧＭＯＳが動作をはじめて電流が流れるようになっている。このようなＧＧＭＯＳの動作の詳細については、例えば特開2003-258200号公報等を参照されたい。
【００１２】
図１は、本発明の第１の実施形態に係わる半導体装置の平面図を示す。図２は、図１のII−II線に沿った半導体装置の断面図を示す。図３は、本発明の第１の実施形態に係わる保護される素子のゲート絶縁膜の膜厚及び耐圧の関係図を示す。以下に、第１の実施形態に係る半導体装置の構造について説明する。尚、ここでは、保護素子Ａとして、ＧＧＮＭＯＳを例にあげて説明する。
【００１３】
図１及び図２に示すように、第１の実施形態では、抵抗率が３０Ω・ｃｍ以上の半導体基板（例えばＰ型シリコン基板）１１を用いる。この半導体基板１１には、保護される素子ＢとしてＭＯＳトランジスタが形成され、この素子Ａを保護するための保護素子ＡとしてＧＧＮＭＯＳトランジスタが形成されている。
【００１４】
保護素子Ａの形成された領域において、半導体基板１１の表面にはＰウェル層１３が形成され、半導体基板１１上にはゲート絶縁膜１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅ，１４ｆを介してゲート電極１５ａ，１５ｂ，１５ｃ，１５ｄ，１５ｅ，１５ｆが形成されている。ゲート電極１５ａ，１５ｂ，１５ｃ，１５ｄ，１５ｅ，１５ｆの両端下におけるＰウェル層１３の表面には、Ｎ型のソース／ドレイン領域１６ａ，１６ｂ，１６ｃ，１６ｄ，１６ｅ，１６ｆ，１６ｇが形成されている。そして、ゲート電極１５ａ，１５ｂ，１５ｃ，１５ｄ，１５ｅ，１５ｆは、ストライプ状に並列に形成されている。これらゲート電極１５ａ，１５ｂ，１５ｃ，１５ｄ，１５ｅ，１５ｆの一端部は、素子領域（Ｐウェル層１３）の外側において、ゲート電極接続部１５ｇを用いて接続されている。そして、ソース，ウェル，ゲートはグランドにつながれ、ドレインが電圧ＶＥＳＤの入力部となっている。このように、抵抗率が３０Ω・ｃｍ以上の半導体基板１１には、保護素子Ａとして機能するＧＧＮＭＯＳトランジスタが形成されている。
【００１５】
ここで、半導体基板１１の抵抗率は、上述するように３０Ω・ｃｍ以上である。この半導体基板１１の抵抗率をＲ１、Ｐウェル層１３の抵抗率をＲ２とした場合、抵抗率Ｒ１の抵抗率Ｒ２に対する比は、以下の式（１）の関係を満たすことが望ましい。
【００１６】
Ｒ１／Ｒ２≧１００…（１）
例えば、Ｐ型半導体基板１１の抵抗率Ｒ１を３０Ω・ｃｍ以上、Ｐウェル層１３の抵抗率Ｒ２を６．２×１０−２Ω・ｃｍとした場合、抵抗率Ｒ１の抵抗率Ｒ２に対する比は、Ｒ１／Ｒ２≧４８３．８となる。
【００１７】
また、隣り合う素子領域を電気的に分離するために、Ｐウェル層１３にはＳＴＩ（Shallow Trench Isolation）構造の素子分離領域１２が形成されている。ここで、素子分離領域１２の半導体基板１１に対する水平方向の幅Ｗは、例えば２μｍに設定し、素子分離領域１２の下面からＰウェル層１３の下面までの距離Ｘは、例えば１μｍに設定するとよい。このように、素子分離領域１２下の保護素子Ａの抵抗を一定にするためには、幅Ｗと距離Ｘとは、以下の式（２）の関係を満たすことが望ましい。
【００１８】
Ｘ≦１／２Ｗ…（２）
保護される素子Ｂの形成された領域では、保護素子Ａの形成された領域同様、抵抗率が３０Ω・ｃｍ以上の半導体基板１１を用いている。そして、この半導体基板１１の表面にＰウェル層１３が形成され、半導体基板１１上にはゲート絶縁膜（例えば酸化膜）５１介してゲート電極５２が形成されている。ゲート電極５２の両端下におけるＰウェル層１３の表面には、Ｎ型のソース／ドレイン領域５３ａ，５３ｂが形成されている。このように、保護される素子Ｂとして、ＭＯＳトランジスタが形成されている。
【００１９】
ここで、図３を用いて、半導体基板１１の抵抗率の違いによって保護素子Ａのオン電圧（動作電圧）が異なり、このオン電圧からどの程度まで保護される素子Ｂのゲート絶縁膜５１の膜厚を薄くできるかについて説明する。半導体基板１１の抵抗率が３０Ω・ｃｍ以上の場合は、オン電圧を５Ｖ程度に低下でき、半導体基板１１の抵抗率が３０Ω・ｃｍ未満（例えば１Ω・ｃｍ）の場合は、オン電圧は７．５Ｖ程度であるといえる（図７参照）。従って、従来の保護素子は７．５Ｖ程度の高電圧が印加されないと動作しないので、絶縁破壊を防止するためには、保護される素子のゲート絶縁膜の膜厚は４．０ｎｍ未満に薄くすることはできなかった。これに対し、本発明の第１の実施形態では、半導体基板１１の抵抗率を１Ω・ｃｍから３０Ω・ｃｍ以上にすることで、オン電圧を５Ｖまで低下することができるため、保護される素子Ｂのゲート絶縁膜５１の膜厚は、４．０ｎｍから２．２ｎｍにまで薄膜化することが可能である。従って、半導体基板１１の抵抗率が３０Ω・ｃｍ以上であれば、保護される素子Ｂのゲート絶縁膜５１の膜厚が４．０ｎｍ未満であっても、ゲート絶縁膜５１の破壊を防止できる。
【００２０】
また、保護される素子Ｂにおいて、ゲート絶縁膜５１の膜厚が例えば４．０ｎｍ程度であれば、ゲート電極５２のゲート長は例えば０．１８μｍ以下であってもよい。
【００２１】
図４乃至図６は、本発明の第１の実施形態に係る半導体装置の製造工程の断面図を示す。以下に、第１の実施形態に係る半導体装置の製造方法について説明する。
【００２２】
まず、図４に示すように、抵抗率が３０Ω・ｃｍ以上の半導体基板（例えばＰ型シリコン基板）１１を用い、この半導体基板１１内に絶縁膜からなる素子分離領域１２が形成される。そして、半導体基板１１内にＰウェル層１３及びチャネル領域（図示せず）がそれぞれ形成される。
【００２３】
次に、図５に示すように、半導体基板１１上にゲート絶縁膜１４が形成され、このゲート絶縁膜１４上にゲート電極材１５が形成される。
【００２４】
次に、図６に示すように、ゲート絶縁膜１４及びゲート電極材１５がパターニングされ、半導体基板１１上にゲート絶縁膜１４ａ，１４ｂ，１４ｃを介して、ゲート電極１５ａ，１５ｂ，１５ｃが形成される。その後、ゲート電極１５ａ，１５ｂ，１５ｃの両端下のＰウェル層１３内にＮ型のソース／ドレイン領域１６ａ，１６ｂ，１６ｃ，１６ｄが形成される。これにより、ＭＩＳＦＥＴが形成される。
【００２５】
図７は、本発明の第１の実施形態に係る基板抵抗率と動作電圧Ｖｔ１との関係を示す。図８は、本発明の第１の実施形態に係る基板抵抗率とＥＳＤ素子の臨界電流との関係を示す。
【００２６】
図７の実験データでは、まず、基板抵抗率が上昇するとともに動作電圧（オン電圧）Ｖｔ１も上昇し、基板抵抗率が１Ω・ｃｍ程度で動作電圧Ｖｔ１は７．５Ｖとなるが、基板抵抗率が３０Ω・ｃｍ程度になった時点から動作電圧Ｖｔ１は低下して５Ｖ程度でほぼ一定になっている。図８の実験データでは、まず、基板抵抗率が上昇するとともに臨界電流Ｉｔ２も上昇するが、基板抵抗率が３０Ω・ｃｍ程度のあたりから臨界電流Ｉｔ２は５Ａ程度でほぼ一定になっている。このような図７及び図８の実験結果から、動作電圧Ｖｔ１を低下させて臨界電流Ｉｔ２を流すためには、基板抵抗率を３０Ω・ｃｍ以上にするとよいことが分かる。
【００２７】
ここで、高抵抗の基板が動作電圧Ｖｔ１を下げるという効果は、次のような理由によるものである。保護素子Ａの一部分が動作した時に基板の抵抗が高いとウェル電圧が低下する時間が長くなるので、最初に動き出した領域に近接する部分へのトリガーとして働かせることができる。このため、ＧＧＮＭＯＳ全体が動く時間が早くなり、動作しはじめる電圧Ｖｔ１を下げることができると考えられる。
【００２８】
上記第１の実施形態によれば、基板抵抗率が３０Ω・ｃｍ以上の半導体基板１１を用いることでトリガー効率をあげることができるため、保護素子Ａの動作電圧を低下させることができる。これにより、保護される素子Ｂのゲート絶縁膜５１が薄くなっても、この素子Ｂの絶縁破壊を防止することができる。ここで、上述するように、保護される素子Ｂのゲート絶縁膜５１は例えば４．０ｎｍから２．２ｎｍにまで薄膜化できるため、４．０ｎｍ未満のゲート絶縁膜を有する素子を保護する際に、第１の実施形態のような高抵抗基板は非常に有効であると言える。
【００２９】
ところで、基板抵抗の上昇という意味では、ＳＯＩ（Silicon On Insulator）基板も同様な効果をもたらす。しかし、ＳＯＩ基板を用いた場合（図９）は、第１の実施形態のようなバルク基板を用いた場合（図１０）に比べて、シリコン層１０２が薄い。このため、ＥＳＤ素子の電流が流れる層が小さく、発熱によって少ない電流でＥＳＤ素子が破壊するという問題がある。従って、第１の実施形態のように高抵抗なバルク基板を用いる方が、ＳＯＩ基板を用いた場合よりもＥＳＤの特性は向上すると考えられる。
【００３０】
尚、保護される素子Ｂを形成する領域は、保護素子Ａを形成する領域と同じ基板構造にする必要はない。従って、保護される素子Ｂを形成する領域では、例えば、通常の抵抗率（例えば２０Ω・ｃｍ以下）の半導体基板を用いたり、Ｐウェル層１３をなくしたりすることも可能である。
【００３１】
［第２の実施形態］
第２の実施形態は、基板表面のウェルを別の導電型のウェルで囲むことにより、動作電圧を低下させる例である。
【００３２】
図１１は、本発明の第２の実施形態に係わる半導体装置の平面図を示す。図１２は、図１２のXII−XII線に沿った半導体装置の断面図を示す。ここでも、第１の実施形態同様、保護素子ＡとしてＧＧＮＭＯＳを例にあげて説明する。
【００３３】
図１１及び図１２に示すように、第２の実施形態において、第１の実施形態と異なる点は、通常の抵抗率（例えば２０Ω・ｃｍ以下）の半導体基板２１を用い、この半導体基板２１の表面にＰウェル層１３が形成され、このＰウェル層１３よりも深い位置にＰウェル層１３を囲むようにＮウェル層２２が形成されている点である。従って、第２の実施形態では、半導体基板１１の表面のＰウェル層１３を、このＰウェル層１３と異なる導電型であるＮウェル層２２で囲むことにより、保護素子Ａの動作電圧を低下させている。
【００３４】
図１３乃至図１５は、本発明の第２の実施形態に係る半導体装置の製造工程の断面図を示す。以下に、第２の実施形態に係る半導体装置の製造方法について説明する。
【００３５】
まず、図１３に示すように、例えば抵抗率が２０Ω・ｃｍ以下の通常の半導体基板（例えばＰ型シリコン基板）２１を用い、この半導体基板２１内に絶縁膜からなる素子分離領域１２が形成される。次に、半導体基板２１内にＮウェル２２が形成される。そして、Ｎウェル２２上にＰウェル層１３及びチャネル領域（図示せず）がそれぞれ形成される。
【００３６】
次に、図１４に示すように、半導体基板２１上にゲート絶縁膜１４が形成され、このゲート絶縁膜１４上にゲート電極材１５が形成される。
【００３７】
次に、図１５に示すように、ゲート絶縁膜１４及びゲート電極材１５がパターニングされ、半導体基板２１上にゲート絶縁膜１４ａ，１４ｂ，１４ｃを介して、ゲート電極１５ａ，１５ｂ，１５ｃが形成される。その後、ゲート電極１５ａ，１５ｂ，１５ｃの両端下のＰウェル層１３内にＮ型のソース／ドレイン領域１６ａ，１６ｂ，１６ｃ，１６ｄが形成される。これにより、ＭＩＳＦＥＴが形成される。
【００３８】
上記第２の実施形態によれば、Ｐウェル層１３をこのＰウェル層１３とは異なる導電型のＮウェル層２２で囲んでいるため、ｐｎ接合が形成でき、基板とのカップリングを抑制することができる。これにより、保護素子Ａの動作電圧を低下させることができる。
【００３９】
さらに、Ｎウェル層２２をＰウェル層１３と基板２１とで挟むことによって、Ｐウェル層１３中の電圧を高く保つことができるので、基板抵抗の抵抗に依らず、動作電圧を下げることができる。
【００４０】
尚、保護される素子Ｂを形成する領域は、保護素子Ａを形成する領域と同じ基板構造にする必要はない。従って、保護される素子Ｂを形成する領域では、例えば、Ｐウェル層１３やＮウェル層２２をなくすことも可能である。
【００４１】
［第３の実施形態］
第３の実施形態は、保護素子Ａを形成する領域にプロトンを打ち込んで基板抵抗を上げることで、動作電圧を低下させる例である。
【００４２】
図１６は、本発明の第３の実施形態に係わる半導体装置の平面図を示す。図１７は、図１６のXVII−XVII線に沿った半導体装置の断面図を示す。ここでも、第１の実施形態同様、保護素子ＡとしてＧＧＮＭＯＳを例にあげて説明する。
【００４３】
図１６及び図１７に示すように、第３の実施形態において、第１の実施形態と異なる点は、通常の抵抗率（例えば２０Ω・ｃｍ以下）の半導体基板２１を用い、この半導体基板２１の表面にＰウェル層１３が形成され、このＰウェル層１３よりも深い位置にプロトンが注入されることで形成された高抵抗層３１が設けられている点である。ここで、高抵抗層３１は、Ｐウェル層１３及び半導体基板２１よりも抵抗が高く、例えば５００Ω・ｃｍ以上の抵抗率を有する。
【００４４】
図１８乃至図２０は、本発明の第３の実施形態に係る半導体装置の製造工程の断面図を示す。以下に、第３の実施形態に係る半導体装置の製造方法について説明する。
【００４５】
まず、図１８に示すように、例えば抵抗率が２０Ω・ｃｍ以下の通常の半導体基板（例えばＰ型シリコン基板）２１を用い、この半導体基板２１内に絶縁膜からなる素子分離領域１２が形成される。次に、保護素子Ａを形成する領域にプロトンが打ち込まれ、半導体基板２１内に高抵抗層３１が形成される。
【００４６】
次に、図１９に示すように、半導体基板２１の表面にＰウェル層１３及びチャネル領域（図示せず）がそれぞれ形成される。そして、半導体基板２１上にゲート絶縁膜１４が形成され、このゲート絶縁膜１４上にゲート電極材１５が形成される。
【００４７】
次に、図２０に示すように、ゲート絶縁膜１４及びゲート電極材１５がパターニングされ、半導体基板２１上にゲート絶縁膜１４ａ，１４ｂ，１４ｃを介して、ゲート電極１５ａ，１５ｂ，１５ｃが形成される。その後、ゲート電極１５ａ，１５ｂ，１５ｃの両端下のＰウェル層１３内にＮ型のソース／ドレイン領域１６ａ，１６ｂ，１６ｃ，１６ｄが形成される。これにより、ＭＩＳＦＥＴが形成される。
【００４８】
上記第３の実施形態によれば、保護素子Ａを形成する領域にプロトンを打ち込んで高抵抗層３１を形成することで、基板抵抗を上げることができるため、保護素子Ａの動作電圧を低下させることができる。
【００４９】
さらに、プロトンの打ち込む位置を調整することで、保護素子Ａを形成する領域のみの基板抵抗を上げることができる。
【００５０】
［第４の実施形態］
第４の実施形態は、ウェル層の下に空洞部を設けて基板抵抗を高めることで、保護素子Ａの動作電圧を低下させる例である。
【００５１】
図２１は、本発明の第４の実施形態に係わる半導体装置の平面図を示す。図２２は、図２１のXXII−XXII線に沿った半導体装置の断面図を示す。ここでも、第１の実施形態同様、保護素子ＡとしてＧＧＮＭＯＳを例にあげて説明する。
【００５２】
図２１及び図２２に示すように、第４の実施形態において、第１の実施形態と異なる点は、通常の抵抗率（例えば２０Ω・ｃｍ以下）の半導体基板２１を用い、Ｐウェル層１３下に空洞部４２が形成されている点である。ここで、空洞部４２は、複数のゲート電極１５ａ，１５ｂ，１５ｃ，１５ｄ，１５ｅ，１５ｆを跨いで、連続した１つの空洞になっている。
【００５３】
図２３乃至図２６は、本発明の第４の実施形態に係る半導体装置の製造工程の断面図を示す。以下に、第４の実施形態に係る半導体装置の製造方法について説明する。
【００５４】
まず、図２３に示すように、例えば抵抗率が２０Ω・ｃｍ以下の通常の半導体基板（例えばＰ型シリコン基板）２１を用い、この半導体基板２１内に絶縁膜からなる素子分離領域１２が形成される。次に、保護素子Ａとなる領域に複数のトレンチ４１が形成される。
【００５５】
次に、図２４に示すように、水素アニールを行うことにより、トレンチ４１の底面は横方向に次第に広がるとともに、トレンチ４１の上面は次第に狭まる。その結果、図２５に示すように、保護素子Ａの下にトレンチ４１が連続してできた空洞部４２が形成される。
【００５６】
次に、半導体基板２１の表面にＰウェル層１３が形成される。その後、半導体基板２１上にゲート絶縁膜１４が形成され、このゲート絶縁膜１４上にゲート電極材１５が形成される。
【００５７】
次に、図２６に示すように、ゲート絶縁膜１４及びゲート電極材１５がパターニングされ、半導体基板２１上にゲート絶縁膜１４ａ，１４ｂ，１４ｃを介して、ゲート電極１５ａ，１５ｂ，１５ｃが形成される。その後、ゲート電極１５ａ，１５ｂ，１５ｃの両端下のＰウェル層１３内にＮ型のソース／ドレイン領域１６ａ，１６ｂ，１６ｃ，１６ｄが形成される。これにより、ＭＩＳＦＥＴが形成される。
【００５８】
上記第４の実施形態によれば、保護素子Ａのウェル層１３下に空洞部４２を設けることで、基板抵抗を高めることができるため、保護素子Ａの動作電圧を低下させることができる。
【００５９】
さらに、空洞部４２を設ける位置を調整することで、保護素子Ａを形成する領域のみの基板抵抗を上げることができる。
【００６０】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。
【００６１】
例えば、保護素子Ａとして、ＭＩＳＦＥＴの一つとしてＧＧＭＯＳトランジスタを例としてあげたがこれに限定されない。例えば、ＥＳＤ素子の電流がＮＭＯＳのＮ−Ｐウェル−Ｎを通過する素子では同様の効果が現れるため、このような素子に適用することが可能である。
【００６２】
また、保護素子Ａは、種々の箇所に配置することが可能である。例えば、保護素子Ａは、内部回路と入力端子間（保護素子Ａは内部回路よりも入力端子に近い位置にある）、電源間、グランド間、電源−グランド間等に配置される。
【００６３】
また、保護される素子Ｂとして、ＭＩＳＦＥＴの一つとして内部回路のＭＯＳトランジスタを例としてあげたがこれに限定されない。例えば、保護される素子Ｂとしては、ＭＯＳタイプの可変容量素子（図２７参照）や、ＢｉＣＭＯＳ回路におけるバイポーラトランジスタ等があげられる。
【００６４】
さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００６５】
【図１】本発明の第１の実施形態に係わる半導体装置を示す平面図。
【図２】図１のII−II線に沿った半導体装置の断面図。
【図３】本発明の第１の実施形態に係る保護される素子のゲート絶縁膜の膜厚及び耐圧の関係を示す図。
【図４】本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図５】図４に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図６】図５に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図７】本発明の第１の実施形態に係る基板抵抗率と動作電圧Ｖｔ１との関係を示す図。
【図８】本発明の第１の実施形態に係る基板抵抗率とＥＳＤ素子の臨界電流Ｉｔ２との関係を示す図。
【図９】本発明の第１の実施形態に係るＳＯＩ基板を用いた半導体装置の断面図。
【図１０】本発明の第１の実施形態に係るバルク基板を用いた半導体装置の断面図。
【図１１】本発明の第２の実施形態に係わる半導体装置を示す平面図。
【図１２】図１１のXII−XII線に沿った半導体装置の断面図。
【図１３】本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１４】図１３に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１５】図１４に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１６】本発明の第３の実施形態に係わる半導体装置を示す平面図。
【図１７】図１６のXVII−XVII線に沿った半導体装置の断面図。
【図１８】本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１９】図１８に続く、本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２０】図１９に続く、本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２１】本発明の第４の実施形態に係わる半導体装置を示す平面図。
【図２２】図２１のXXII−XXII線に沿った半導体装置の断面図。
【図２３】本発明の第４の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２４】図２３に続く、本発明の第４の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２５】図２４に続く、本発明の第４の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２６】図２５に続く、本発明の第４の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２７】本発明の各実施形態に係わる保護される素子を示す概略図。
【図２８】入力電圧ＶＥＳＤと出力電流ＩＥＳＤとの関係を示す図。
【符号の説明】
【００６６】
１１…抵抗率が３０Ω・ｃｍ以上の半導体基板、１２…素子分離領域、１３…Ｐウェル層、１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅ，１４ｆ，１４ｇ，５１…ゲート絶縁膜、１５ａ，１５ｂ，１５ｃ，１５ｄ，１５ｅ，１５ｆ，５２…ゲート電極、１５ｇ…ゲート電極接続部、１６ａ，１６ｂ，１６ｃ，１６ｄ，１６ｅ，１６ｆ，１６ｇ，５３ａ，５３ｂ…ソース／ドレイン領域、２１…通常の半導体基板、２２…Ｎウェル層、３１…高抵抗層、４１…トレンチ、４２…空洞部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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