(57)【要約】【課題】位相補償の無いＰＬＬを用いて許容誤差内で入力クロックに対する出力クロックの位相を補償する。【解決手段】ＬＳＩチップ２０への入力クロックｉＣＬＫは基板上で動作基準となる。ＰＬＬ回路２１は、設定により入力クロックｉＣＬＫの周波数の１〜１６倍の周波数の内部動作クロックｏｐＣＬＫを発生する。ｏｐＣＬＫは、エッジ検出部２３と初期値設定部２４と分周器２５の動作クロックとなる。エッジ検出部２３は、ｉＣＬＫの立ち上がり、立下り、または両エッジを検出して１パルス出力を行う。分周器２５は１６ビットのシフトレジスタで、エッジ検出部２３の出力により初期値設定部２４の初期値をロードし、１６ビットのシフト動作を行う。同期回路２６は分周器２５で生成されたクロックで動作し、その出力信号がＬＳＩ２０の出力クロックＣＬＫとなる。ＣＬＫは同期回路２６の出力なので、ｉＣＬＫとの位相誤差を許容誤差内にできる。【選択図】        図２
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【特許請求の範囲】
【請求項１】
入力クロックを逓倍するＰＬＬ手段からの逓倍されたクロックを基に動作して、集積回路外部への出力クロックと前記入力クロックとの位相関係を調節するクロック位相調節回路であって、
前記逓倍されたクロックの周期に応じた分解能で前記入力クロックのエッジを検出する検出手段と、
該エッジ検出のタイミングで任意の位相と分周比の設定を行なって分周クロックを生成する分周クロック生成手段とを備え、
前記逓倍されたクロックが前記分周クロック生成手段による前記分周クロックに同期することで、前記入力クロックとの位相関係を調節することを特徴とするクロック位相調節回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はクロック位相調節回路に関し、特に詳細には、電気回路基板上のクロックと電気回路基板上のＬＳＩチップ内部の動作クロックとの位相制御を行なうクロック位相調節回路に関する。
【０００２】
【従来の技術】
従来、スキャナ等に使用されるＬＳＩチップの内部クロックはパフォーマンスを上げるためにＬＳＩチップを搭載する基板上のクロックに対して比較的高速（高周波数）に動作させることが多い。そのため、ＬＳＩチップ内部にＰＬＬを搭載することにより逓倍したクロックを動作クロック（内部クロック）としている。この時、通常のＰＬＬでは入力クロックの位相に対して逓倍した出力クロックの位相は補償されない。位相補償が必要であれば、位相補償機能付きのＰＬＬを使うことで、ほぼ同位相の逓倍されたクロックが得られる。
【０００３】
【発明が解決しようとする課題】
しかしながら、位相補償の無いＰＬＬをＬＳＩ内部で使用した場合、基板に電源を入れる毎に、基板上のクロックとＬＳＩから出力されるクロックやデータ信号との位相関係が異なってしまう。そのため、基板からの放射ノイズや、クロストークノイズ等が一様にならず、広帯域に及ぶ対策が必要になる。さらに、基板上の他のデバイス、特にアナログデバイス（Ａ／Ｄ、Ｄ／Ａ、ＣＣＤなど）の動作にも悪影響を及ぼしてしまう。このような弊害は、位相補償機能付きのＰＬＬを使えば排除することができるが、ＬＳＩのコスト上昇を招来する。
【０００４】
また、スキャナにおいては、ＣＣＤ、Ａ／Ｄ変換部、画像処理部への各クロックの位相関係が一定でないことから、入力クロックで動作している外部クロックからの放射ノイズの影響によって、ＣＣＤからＡ／Ｄ変換部へ入力されるアナログ画像信号が不安定となり、画像のＳ／Ｎが低下するおそれがあった。
【０００５】
本発明の目的は、上記の課題を解決したクロック位相調節回路を提供することである。
【０００６】
【課題を解決するための手段】
位相補償付きのＰＬＬを使えば高精度で位相補償が可能となるが、実際の回路においてはある程度の誤差で調節ができれば上記のような問題は無くなるため、位相補償の無いＰＬＬを用いて許容される誤差内で位相補償を行う。
【０００７】
すなわち、ＬＳＩチップ内部でＰＬＬにより逓倍されたクロックをさらに分周し、生成されたクロックを動作クロックとする。このＰＬＬにより逓倍されたクロックをＬＳＩ内部の動作クロックとして、分周手段（分周クロック生成用のシフトレジスタまはカウンタ）を動作させ、入力クロックの立ち上がりエッジを検出して、分周クロック生成用のカウンタのリセットを行うことで、出力クロックの位相調節を行なう。
【０００８】
【発明の実施の形態】
（実施形態１）
図１は本発明に係るクロック位相調節回路の実施形態１を使用したスキャナを示す概略的なブロック図、図２は図１中のＬＳＩチップの内部構成を示すブロック図である。
【０００９】
図１に示すスキャナ１００は、クロックジェネレータ１０，ＬＳＩチップ２０，ＣＣＤ３０，Ａ／Ｄ変換部４０，画像処理部５０を備える。クロックジェネレータ１０はクロックＣＬＫ１を生成し、電気回路基板（図示せず）上に搭載されたＬＳＩチップ２０内部の位相補償無しＰＬＬ回路２１およびクロック位相調節部２２に入力する。
【００１０】
ＰＬＬ回路２１はクロックＣＬＫ１を８逓倍してクロックＣＬＫ２を生成する。クロックＣＬＫ１とＣＬＫ２の位相（変化点）は、基板の電源を入れる度に異なる。クロック位相調節部２２は、クロックＣＬＫ２を動作クロックとして動作して、クロックＣＬＫ１およびＣＬＫ２から後述の通りに位相調節されたクロックＣＬＫ３，ＣＬＫ４，ＣＬＫ５を生成する。クロックＣＬＫ３，ＣＬＫ４，ＣＬＫ５は、クロックＣＬＫ１の位相に対して一定範囲内の許容される位相誤差を保つように調節される。
【００１１】
ＣＣＤ３０はイメージ読取り用であり、ＣＣＤ３０が移動して固定の原稿をスキャンする形式でも、ＣＣＤ３０は固定で原稿をフィードしてスキャンする形式のいずれでもよい。また、ＣＣＤ３０はカラーフィルタ付きでも、モノクロタイプであってもよい。ＣＣＤ３０は、光学レンズを用いて原稿画像を撮像面に結像させ、原稿画像に応じた電荷を取り込む。そして、ドライバ（図示せず）からの駆動信号およびクロックＣＬＫ３に同期して、これら電荷をＣＤＳ回路（図示せず）を通じてアナログ画像信号として順番にＡ／Ｄ変換部４０へ供給する。
【００１２】
Ａ／Ｄ変換部４０は、ＣＣＤ３０から得たアナログ画像信号をデジタルデータに変換する。このＡ／Ｄ変換は、制御信号とＣＬＫ４に同期して行なわれる。このとき、ＣＣＤ３０から得たアナログ画像信号が安定した一定レベルのときにＣＬＫ４が立ち上がるよう、ＣＬＫ４の位相を調節する。
【００１３】
画像処理部５０は、Ａ／Ｄ変換部４０からの出力デジタルデータに対して、黒オフセット補正、シェーディング補正等の各種画像処理を行なって外部へ出力する。このとき、画像処理部５０がＡ／Ｄ変換部４０からの出力デジタルデータを受け取れるように、ＣＬＫ５の位相を調節する。
【００１４】
以下、上記位相調節を行なうための、本発明の要部であるクロック位相調節部２２の構成および働きについて詳細に説明する。
図２において、ＬＳＩチップ２０はスキャナ１００の電気回路基板（図示せず）上に搭載されている。ＬＳＩチップ２０以外の要素でクロック位相調節部２２が構成される。
【００１５】
入力クロックｉＣＬＫ（＝ＣＬＫ１）は基板上での動作基準となるクロックで、クロックジェネレータ１０からＬＳＩチップ２０に供給される。同時に、ＬＳＩチップ２０への入力信号及び出力信号は、入力クロックｉＣＬＫのクロック同期である。ＬＳＩチップ２０内部にはＰＬＬ回路２１が設けられ、ＰＬＬ回路２１は、任意の設定により入力クロックｉＣＬＫを１〜１６逓倍した周波数のクロツクを発生することが可能である。
【００１６】
図３のタイミングチャートにおいて、ＰＬＬ回路２１により生成されたＰＬＬ出力である（ｂ）の内部動作クロックｏｐＣＬＫ（＝ＣＬＫ２）は、（ａ）の入力クロックｉＣＬＫを８逓倍した周波数で出力させている場合の例である。ここで、内部動作クロックｏｐＣＬＫを基準にした場合、入力クロックｉＣＬＫは図３にａで示す分（内部動作クロックｏｐＣＬＫの１周期）と同じか、それより小さい位相誤差が考えられる。
【００１７】
内部動作クロックｏｐＣＬＫは、エッジ検出部２３と、初期値設定部２４と、分周器２５の動作クロックとなる。内部動作クロックｏｐＣＬＫはＰＬＬ回路２１により８逓倍されているため、通常数百ＭＨｚになる。エッジ検出部２３は、入力クロックｉＣＬＫの立ち上がりエッジ、立下りエッジ、または両エッジを検出して１パルス出力を行う。図３（ｃ）は、立ち上がりエッジ検出の波形の例を示すものである。分周器２５はｎ（ｎ＝１６）ビットのシフトレジスタで構成され、エッジ検出部２３の出力パルスにより初期値設定部２４の初期値をロードし、１６ビットのシフト動作を行う。
【００１８】
図３（ｄ）〜（ｋ）の各分周ＣＬＫは、それぞれ初期値設定部２４の初期値が、
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の場合である。
【００１９】
同期回路２６は分周器２５で生成されたクロックで動作し、その出力信号がＬＳＩチップ２０の出力クロックＣＬＫとなる。
【００２０】
出力クロックＣＬＫは同期回路２６の出力信号なので、入力クロックｉＣＬＫとの位相誤差をａ以内とすることができる。このため、ＰＬＬ回路２１の逓倍率と分周器２５の分周率を変えることで基板上の入力クロックｉＣＬＫとＬＳＩチップ２０の出力クロックＣＬＫの位相誤差を調節することが可能となる。そのため、システムの必要とする位相誤差に合わせて適度にＰＬＬ回路２１の逓倍率を設定することが可能となる。
【００２１】
本実施形態によれば、位相補償の無いＰＬＬ回路を使用した場合であっても、スキャナが備える基板上のクロックとＬＳＩチップが出力する多相クロックとの位相誤差を必要最小限の範囲で調節することができるため、クロックによる放射ノイズの影響がなく、ＣＣＤからＡ／Ｄ変換部へ供給されるアナログ画像信号が不安定となったり、出力画像データのＳ／Ｎが低下したりするといった弊害がない。
【００２２】
なお、分周器２５の分周数ｎをより大きなビット数とすれば、より高精度の位相調節を行なうことができ、ｎビットカウンタを用いて分周することも好ましい。
【００２３】
（実施形態２）
図４は本発明に係るクロック位相調節回路の実施形態２を実施したＬＳＩチップ内部の要部構成を示すブロック図であり、分周器の構成を詳細に示している。本実施形態は位相調節を任意のタイミングで行うものである。このＬＳＩチップを使用したスキャナ全体の基本構成は実施形態１と同じであるが、ＬＳＩチップ内部の分周器の構成が異なる。
【００２４】
図４において、シフトレジスタ４８はリング構造の１６ビットシフトレジスタで、分周クロックの波形パターンが初期値により設定される。初期値の設定は調節フラグ４６により制御される。アンドゲート４７には、エッジ検出部２３からの検出出力と調節フラグ４６が入力され、調節フラグ４６が１の場合はシフトレジスタ４８がエッジ検出毎に初期化される。この場合はシステムの電源ＯＮ時に調節フラグ４６を１にして位相調節を実行し、その後、調節フラグ４６は０の状態で、次に指定されるまで位相調節は行わない。
【００２５】
シフトレジスタ４９は８ビットのシフトレジスタで、シフトレジスタ４８の出力ビットを受けて８ビット分シフト動作した後出力する。ただし、シフトレジスタ４８がリセットされると同時に、シフトレジスタ４９の最終ビットの値でシフトレジスタ４９の全ビットがリセットされる。
【００２６】
シフトレジスタ４９の役割は、分周器４５がリセットされた時に、ＰＬＬ回路２１の逓倍されたクロック幅のパルス（ハザード）を出力しないことであり、シフトレジスタ４９のビット長を調節することで位相調節時に発生するハザードの最少パルス幅を補償することが可能となる。本実施形態ではシフトレジスタ４９を８ビットとしたため、最少パルス幅は、ＰＬＬ回路２１により逓倍されたクロック周期の８倍となる。
【００２７】
本実施形態によれば、例えばシステムの電源ＯＮ時等の任意のタイミングで調節フラグ４６を１にして位相調節を実行することで、実施形態１と同様の位相補償効果を得ることができる。
【００２８】
本発明の実施態様の例を以下に列挙する。
〔実施態様１〕  入力クロックを逓倍するＰＬＬ手段からの逓倍されたクロックを基に動作して、集積回路外部への出力クロックと前記入力クロックとの位相関係を調節するクロック位相調節回路であって、
前記逓倍されたクロックの周期に応じた分解能で前記入力クロックのエッジを検出する検出手段と、
該エッジ検出のタイミングで任意の位相と分周比の設定を行なって分周クロックを生成する分周クロック生成手段とを備え、
前記逓倍されたクロックが前記分周クロック生成手段による前記分周クロックに同期することで、前記入力クロックとの位相関係を調節することを特徴とするクロック位相調節回路。
【００２９】
〔実施態様２〕  実施態様１に記載のクロック位相調節回路において、
前記エッジ検出手段は、前記入力クロックの立ち上がりエッジまたは立下りエッジの一方を検出することを特徴とするクロック位相調節回路。
【００３０】
〔実施態様３〕  実施態様１に記載のクロック位相調節回路において、
前記分周クロック生成手段はｎビットカウンタにより構成されることを特徴とするクロック位相調節回路。
【００３１】
〔実施態様４〕  実施態様１に記載のクロック位相調節回路において、
前記分周クロック生成手段はｎビットのシフトレジスタにより構成され、ｎビット分のシフト動作により前記分周クロックが出力される周期でリセットされることを特徴とするクロック位相調節回路。
【００３２】
〔実施態様５〕  実施態様４に記載のクロック位相調節回路において、
前記分周クロック生成手段はｎビットのリング状シフトレジスタを含んで構成され、さらに、
前記リング状シフトレジスタを任意のタイミングでリセットする手段を備えることを特徴とするクロック位相調節回路。
【００３３】
〔実施態様６〕  実施態様５に記載のクロック位相調節回路において、
前期分周クロック生成手段からの前記分周クロックがｍビットのシフトレジスタを通して出力され、さらに、
前記ｍビットのシフトレジスタはリセット時に、最終段ビットのリセット直前の値がセットされることを特徴とするクロック位相調節回路。
【００３４】
〔実施態様７〕  実施態様１乃至６のいずれかに記載のクロック位相調節回路と、
前記クロック位相調節回路により位相調節された前記出力クロックを基に動作する画像読取り手段と、
前記クロック位相調節回路により位相調節された前記出力クロックを基に動作し、前記画像読取り手段からの画像信号に所定の画像処理を施す画像処理手段とを備えたことを特徴とするスキャナ装置。
【００３５】
【発明の効果】
本発明に係るクロック位相調節回路によれば、基板上の入力クロックと、ＬＳＩチップ出力信号、例えばＣＣＤ等の基板上のデバイスを制御するための多相クロック等の出力クロックの位相関係を必要最小限で許容範囲内に調節できるため、アナログデバイスの安定動作、放射ノイズの抑制を実現することができる。
【図面の簡単な説明】
【図１】本発明に係るクロック位相調節回路の実施形態１を使用したスキャナを示す概略的なブロック図である。
【図２】実施形態１に係るクロック位相調節回路を含んだＬＳＩチップの内部構成を示すブロック図である。
【図３】実施形態１における動作を示すタイミングチャートである。
【図４】本発明に係るクロック位相調節回路の実施形態２を実施したＬＳＩチップ内部の要部構成を示すブロック図である。
【符号の説明】
１０  クロックジェネレータ
２０  ＬＳＩチップ
２１  ＰＬＬ回路
２２  クロック位相調節部
２３  エッジ検出部
２４  初期値設定部
２５，４５  分周器
２６  同期回路
３０  ＣＣＤ
４０  Ａ／Ｄ変換部
４６  調節フラグ
４７  アンドゲート
４８，４９  シフトレジスタ
５０  画像処理部
１００  スキャナ
【図１】
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【図２】
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【図３】
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【図４】
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