(57)【要約】【課題】  半導体基板に形成される反転層をデータ線として利用する不揮発性半導体記憶装置の高集積化、高性能化を推進する。【解決手段】  メモリセルは、浮遊ゲート６、ワード線ＷＬを構成する制御ゲート７および埋め込みゲート８を有するＭＯＳトランジスタで構成される。埋め込みゲート８は、浮遊ゲート６に対して自己整合で形成された溝２の内部に埋め込まれている。埋め込みゲート８とその上方の制御ゲート７は、溝２の上方の厚い酸化シリコン膜１０とその上部の第２ゲート絶縁膜５とを介して絶縁されている。メモリセルのソース、ドレインは、埋め込みゲート８に正の電圧を印加した時に、埋め込みゲート８の下部のｐ型ウエル３に形成される反転層（ローカルデータ線）によって構成される。【選択図】  図２ 
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、第２ゲート絶縁膜を介して前記第１ゲート電極上に形成された第２ゲート電極と、少なくとも一部が前記半導体基板に形成された溝の内部に埋め込まれた第３ゲート電極とを有するＭＯＳトランジスタで構成されたメモリセルを備え、前記第２ゲート電極がワード線を構成し、前記第３ゲート電極に電圧を印加した時に前記半導体基板に形成される反転層がデータ線を構成していることを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置であって、前記第３ゲート電極は、前記溝の上部に形成された第１絶縁膜と前記第２ゲート絶縁膜とを介して前記第２ゲート電極と分離されていることを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１記載の不揮発性半導体記憶装置であって、前記第３ゲート電極は、前記第１ゲート絶縁膜よりも厚い第２絶縁膜を介して前記第１ゲート電極と分離されていることを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項１記載の不揮発性半導体記憶装置であって、前記溝の一部が前記第１ゲート電極の下部に入り込んでいることを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項１記載の不揮発性半導体記憶装置であって、前記半導体基板には、前記ＭＯＳトランジスタのソース、ドレインを構成する第２導電型の半導体領域が形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項５記載の不揮発性半導体記憶装置であって、前記第２導電型の半導体領域は、前記溝の下部に形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項５記載の不揮発性半導体記憶装置であって、前記第２導電型の半導体領域は、前記半導体基板の表面に形成されており、前記半導体領域が形成された前記半導体基板の表面には、前記溝が形成されていないことを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項１記載の不揮発性半導体記憶装置であって、前記溝は、前記第１ゲート電極に対して自己整合的に形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項１記載の不揮発性半導体記憶装置であって、前記第３ゲート電極の上面の高さは、前記第１ゲート電極の上面の高さよりも低いことを特徴とする不揮発性半導体記憶装置。
【請求項１０】
第１導電型の半導体基板上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、第２ゲート絶縁膜を介して前記第１ゲート電極上に形成された第２ゲート電極と、少なくとも一部が前記半導体基板に形成された溝の内部に埋め込まれた第３ゲート電極とを有するＭＯＳトランジスタで構成されたメモリセルを備え、前記第２ゲート電極がワード線を構成し、前記第３ゲート電極に電圧を印加した時に前記半導体基板に形成される反転層がデータ線を構成する不揮発性半導体記憶装置の製造方法であって、
（ａ）半導体基板上に第１ゲート絶縁膜を形成した後、前記第１ゲート絶縁膜上に第１導電膜からなる第１ゲート電極を形成する工程、
（ｂ）前記第１ゲート電極の側壁にサイドウォールスペーサを形成する工程、
（ｃ）前記第１ゲート電極およびサイドウォールスペーサをマスクにして前記半導体基板をエッチングすることにより、前記半導体基板の表面に、前記第１ゲート電極に対して自己整合的に溝を形成する工程、
（ｄ）前記溝の内部に第２導電膜を埋め込むことによって、第３ゲート電極を形成する工程、
（ｅ）前記第３ゲート電極が形成された前記溝の上部に第１絶縁膜を形成する工程、
（ｆ）前記第１ゲート電極および第１絶縁膜の上部に第２ゲート絶縁膜を形成する工程、
（ｇ）前記第２ゲート絶縁膜の上部に、ワード線を構成する第２ゲート電極を形成する工程、
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１１】
請求項１０記載の不揮発性半導体記憶装置の製造方法であって、前記（ｃ）工程の後、前記（ｄ）工程に先立ち、前記半導体基板を熱処理することによって、前記溝の一部に露出する前記第１ゲート絶縁膜の膜厚を厚くする工程をさらに含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１２】
請求項１０記載の不揮発性半導体記憶装置の製造方法であって、前記（ｃ）工程の後、前記（ｄ）工程に先立ち、前記半導体基板に不純物をイオン注入することによって、前記溝の底部の前記半導体基板に、ソース、ドレインを構成する第２導電型の半導体領域を形成する工程をさらに含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１３】
請求項１２記載の不揮発性半導体記憶装置の製造方法であって、前記第２導電型の半導体領域は、一部の溝の底部にのみ形成し、他部の溝の底部には形成しないことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１４】
請求項１０記載の不揮発性半導体記憶装置の製造方法であって、前記（ｃ）工程で前記溝を形成する際、前記溝の一部を前記第１ゲート電極の下部に入り込ませることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１５】
請求項１０記載の不揮発性半導体記憶装置の製造方法であって、前記（ａ）工程の後、前記（ｂ）工程に先立ち、前記半導体基板に不純物をイオン注入することによって、前記半導体基板の表面の一部に、ソース、ドレインを構成する第２導電型の半導体領域を形成する工程をさらに含み、前記（ｃ）工程で前記半導体基板の表面に前記溝を形成する際、前記第２導電型の半導体領域が形成されていない領域の半導体基板の表面にのみ前記溝を形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１６】
請求項１０記載の不揮発性半導体記憶装置の製造方法であって、前記第１ゲート電極は、前記（ａ）工程で形成される前記第１導電膜と、前記（ｅ）工程の後、前記（ｆ）工程に先立ち、前記半導体基板上に堆積する第３導電膜との積層膜からなることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１７】
請求項１０記載の不揮発性半導体記憶装置の製造方法であって、前記第３ゲート電極の上面の高さを、前記第１ゲート電極の上面の高さよりも低くすることを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に関し、特に、電気的に書き換えが可能な不揮発性半導体記憶装置の高集積化、高性能化に適用して有効な技術に関する。
【背景技術】
【０００２】
電気的に書き換えが可能な不揮発性半導体記憶装置のうち、情報の一括消去が可能なものとして、いわゆるフラッシュメモリが知られている。フラッシュメモリは、携帯性や耐衝撃性に優れ、電気的に一括消去が可能なことから、近年、携帯型パーソナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器用記憶装置として急速に需要が拡大しているが、その市場を拡大するには、メモリセル面積の縮小によるビットコストの低減が重要な要素となる。
【０００３】
特許第２６９４６１８号公報（特許文献１）には、３層ポリシリコンゲートを用いた仮想接地型のメモリセルを有するフラッシュメモリが記載されている。この文献のメモリセルは、半導体基板中のウエルに形成された半導体領域および３つのゲート電極から構成されている。３つのゲート電極は、ウエル上に形成された浮遊ゲート、ウエル上と浮遊ゲート上に跨って形成された制御ゲート、および隣り合う制御ゲート、浮遊ゲート間に形成された消去ゲートである。３つのゲート電極はポリシリコンからなり、各々絶縁膜で分離され、浮遊ゲートとウエルとの間も絶縁膜で分離されている。制御ゲートは、行方向に接続されてワード線を構成している。ソースおよびドレイン拡散層は列方向に形成され、隣接するメモリセルと拡散層とを共用する仮想接地型となることで、列方向のピッチの緩和を図っている。消去ゲートはチャネルと平行で、かつワード線（制御ゲート）の間にワード線と平行に配置されている。
【０００４】
上記メモリセルへの書込みの際は、ワード線およびドレインにそれぞれ独立した正の電圧を印加し、ウエル、ソースおよび消去ゲートを０Ｖとする。これにより、ドレイン近傍のチャネル部でホットエレクトロンが発生し、浮遊ゲートに電子が注入され、メモリセルのしきい値が上昇する。消去の際は、消去ゲートに正の電圧を印加し、ワード線、ソース、ドレインおよびウエルは０Ｖとする。これにより、浮遊ゲートから消去ゲートに電子が放出され、しきい値が低下する。
【０００５】
特開２００２−３７３９４８号公報（特許文献２）は、ＡＮＤ型アレイ構造を有するスプリットゲート型のメモリセルを備えたフラッシュメモリを開示している。この文献のメモリセルは、基板に溝を形成してその内部に補助ゲートを埋め込み、この溝の底面と側面とにデータ線となる拡散層と補助ゲートのチャネル部分とを形成することによって、データ線方向のピッチを緩和している。
【０００６】
特開２００１−１５６２７５号公報（特許文献３）は、３層ポリシリコンゲートを用いたメモリセルを有する不揮発性半導体メモリ装置を開示している。この文献のメモリセルは、浮遊ゲート、制御ゲート以外の第３のゲート電極をデータ線方向に延在させ、この第３のゲート電極の下部のチャネルをＯＮ状態にした時に基板に形成される反転層をデータ線として用いる。これにより、メモリアレイ内の拡散層を削除できるので、データ線のピッチを緩和することが可能となる。
【特許文献１】特許第２６９４６１８号公報
【特許文献２】特開２００２−３７３９４８号公報
【特許文献３】特開２００１−１５６２７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
いわゆるＡＮＤ型アレイ構造を有するフラッシュメモリにおいては、すべてのメモリセルでデータ線ピッチを縮小する際に共通して生じる課題として、１）データ線を構成する拡散層または反転層の電気抵抗を低減し、読み出し速度を確保する。２）ソース、ドレイン間のチャネル長を確保し、短チャネル効果に起因するパンチスルーを抑制する、という２つの課題を両立させることが要請される。
【０００８】
同様に、ＮＯＲ型アレイ構造を有するスプリットゲート型のフラッシュメモリにおいては、すべてのメモリセルでソース線ピッチを縮小する際に共通して生じる課題として、１）ソース線の抵抗を低減し、読み出し速度を確保する。２）ソース、ドレイン間のチャネル長を確保し、短チャネル効果に起因するパンチスルーを抑制する、という２つの課題を両立させることが要請される。
【０００９】
前述した補助ゲートを基板の溝内に埋め込むセル方式（特許文献２）は、上記課題の解決を目指したものである。しかし、このセル方式は、１３０ｎｍ設計ルールよりも広い設計ルールが用いられていた世代では、上記課題の解決手段として成立し得たが、データ線のピッチがさらに縮小されると、スプリットゲートを構成する２つのゲート電極、すなわち浮遊ゲートと補助ゲートとを電気的に絶縁する絶縁膜の厚さがデータ線ピッチに対して無視できなくなり、データ線ピッチの縮小が限界に達してしまう。
【００１０】
一方、反転層をデータ線として用いるセル方式（特許文献３）の場合は、反転層の抵抗が拡散層と比較して高いために、特に読み出し性能の低下が生じるという問題がある。
【００１１】
本発明の目的は、基板の溝内にメモリセルの第３のゲート電極を形成する半導体記憶装置において、第３のゲート電極と浮遊ゲート間を絶縁する絶縁膜の厚さが、データ線ピッチの縮小を妨げるのを防ぐことによって、半導体記憶装置の高集積化を推進することにある。
【００１２】
本発明の他の目的は、基板に形成される反転層をデータ線として用いる半導体記憶装置において、データ線ピッチの縮小とトレードオフの関係にある反転層抵抗の増加を防ぐことによって、半導体記憶装置の高性能化を推進することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明の不揮発性半導体記憶装置は、第１導電型の半導体基板上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、第２ゲート絶縁膜を介して前記第１ゲート電極上に形成された第２ゲート電極と、少なくとも一部が前記半導体基板に形成された溝の内部に埋め込まれた第３ゲート電極とを有するＭＯＳトランジスタで構成されたメモリセルを備え、前記第２ゲート電極がワード線を構成し、前記第３ゲート電極に電圧を印加した時に前記半導体基板に形成される反転層がデータ線を構成しているものである。
【００１６】
本発明の不揮発性半導体記憶装置の製造方法は、第１導電型の半導体基板上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、第２ゲート絶縁膜を介して前記第１ゲート電極上に形成された第２ゲート電極と、少なくとも一部が前記半導体基板に形成された溝の内部に埋め込まれた第３ゲート電極とを有するＭＯＳトランジスタで構成されたメモリセルを備え、前記第２ゲート電極がワード線を構成し、前記第３ゲート電極に電圧を印加した時に前記半導体基板に形成される反転層がデータ線を構成する不揮発性半導体記憶装置の製造方法であって、
（ａ）半導体基板上に第１ゲート絶縁膜を形成した後、前記第１ゲート絶縁膜上に第１導電膜からなる第１ゲート電極を形成する工程、
（ｂ）前記第１ゲート電極の側壁にサイドウォールスペーサを形成する工程、
（ｃ）前記第１ゲート電極およびサイドウォールスペーサをマスクにして前記半導体基板をエッチングすることにより、前記半導体基板の表面に、前記第１ゲート電極に対して自己整合的に溝を形成する工程、
（ｄ）前記溝の内部に第２導電膜を埋め込むことによって、第３ゲート電極を形成する工程、
（ｅ）前記第３ゲート電極が形成された前記溝の上部に第１絶縁膜を形成する工程、
（ｆ）前記第１ゲート電極および第１絶縁膜の上部に第２ゲート絶縁膜を形成する工程、
（ｇ）前記第２ゲート絶縁膜の上部に、ワード線を構成する第２ゲート電極を形成する工程、を有するものである。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
半導体記憶装置のデータ線ピッチを縮小し、チップ面積を縮小しても、データ線抵抗を低く保つことができ、なおかつ浮遊ゲートと選択ゲートのチャネル長を確保できる。低いデータ線抵抗は、チップ性能を向上させ、またチャネル長を確保できることにより、メモリセルのパンチスルーによる不良を防止し、信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
（実施の形態１）
図１は、本発明の実施の形態１である半導体記憶装置のメモリアレイ構成を示す要部平面図、図２は、図１のＡ−Ａ線に沿った半導体基板の要部断面図、図３は、図１のＢ−Ｂ線に沿った半導体基板の要部断面図、図４は、図１のＣ−Ｃ線に沿った半導体基板の要部断面図である。なお、図１（平面図）は、図を見やすくするために、絶縁膜など、一部の部材の図示を省略してある。
【００２１】
本実施の形態の半導体記憶装置は、いわゆるフラッシュメモリであり、単結晶シリコンからなる半導体基板（以下、基板という）１の主面のｐ型ウエル３に複数のメモリセルを形成したメモリアレイを有している。メモリセルのそれぞれは、浮遊ゲート（第１ゲート電極）６、制御ゲート（第２ゲート電極）７および埋め込みゲート（第３ゲート電極）８を有するＭＯＳトランジスタで構成されている。
【００２２】
メモリセルの浮遊ゲート６は、第１ゲート絶縁膜４を介してｐ型ウエル３上に形成され、例えば２層のｎ型多結晶シリコン膜で構成されている。第１ゲート絶縁膜４は、浮遊ゲート６の断面方向（図２）から見た時に、浮遊ゲート６の両端部近傍の膜厚が中央部近傍の膜厚よりも厚いという特徴がある。
【００２３】
浮遊ゲート６の上部には、第２ゲート絶縁膜５を介して制御ゲート７が形成されている。制御ゲート７は、ｎ型多結晶シリコン膜、窒化タングステン（ＷＮ）膜およびタングステン（Ｗ）膜をこの順で堆積したポリメタル膜からなる。図１の行方向（Ｘ方向）に沿って配置された複数のメモリセルの制御ゲート７は、互いに接続され、行方向に延在するワード線ＷＬを構成している。
【００２４】
埋め込みゲート８は、ｐ型ウエル３に形成された溝２の内部に埋め込まれたｎ型多結晶シリコン膜からなる。埋め込みゲート８とｐ型ウエル３は、溝２の内壁に形成された薄い酸化シリコン膜９を介して絶縁されている。また、図１の列方向（Ｙ方向）に沿って配置された複数のメモリセルの埋め込みゲート８は、互いに接続されている。図２に示すように、溝２は、制御ゲート７（ワード線ＷＬ）の延在方向に沿って隣接する浮遊ゲート６、６のスペース領域の下方に形成されており、Ｘ方向に沿った両端部が浮遊ゲート６、６の下部に入り込んでいる。浮遊ゲート６の下部に入り込んだ溝２の上部には、前述した第１ゲート絶縁膜４の厚い部分が形成されている。従って、浮遊ゲート６とその下部の埋め込みゲート８は、第１ゲート絶縁膜４の厚い部分を介して絶縁されている。
【００２５】
溝２の中央部の上方、すなわち浮遊ゲート６、６のスペース領域には、厚い酸化シリコン膜１０が形成されており、埋め込みゲート８とその上方の制御ゲート７（ワード線ＷＬ）は、この酸化シリコン膜１０とその上部の前記第２ゲート絶縁膜５とを介して絶縁されている。図１のＹ方向に沿って配置された複数のメモリセルの浮遊ゲート６は、図示しない絶縁膜を介して互いに絶縁されている。
【００２６】
メモリセルのソース、ドレインは、図１のＹ方向に延在する埋め込みゲート８に正の電圧を印加した時に、埋め込みゲート８の下部のｐ型ウエル３に形成される反転層（ローカルデータ線）によって構成される。
【００２７】
このように、本実施の形態のフラッシュメモリは、ソース、ドレインとデータ線とを接続するコンタクトホールをメモリセル毎に形成しない、いわゆるコンタクトレス型のメモリアレイ構成を採用している。また、このフラッシュメモリは、溝２の下部に形成される反転層をローカルデータ線として用いるため、メモリアレイ内に拡散層が不用となり、データ線のピッチを縮小することができる。
【００２８】
上記メモリセルの動作を図５および図６を用いて説明する。読み出し時には、図５に示すように、選択メモリセルの両側の埋め込みゲート８に５Ｖ程度の電圧を印加してその下部に反転層を形成し、この反転層をソース、ドレインとして用いる。非選択ワード線には０Ｖ、または場合によっては−２Ｖ程度の負電圧を印加し、非選択メモリセルをＯＦＦ状態にすると共に、選択メモリセルの制御ゲート７（ワード線ＷＬ）に電圧を印加してメモリセルのしきい値を判定する。
【００２９】
一方、書き込み時には、図６に示すように、選択メモリセルの制御ゲート７（ワード線ＷＬ）に１３Ｖ程度、ドレインに４Ｖ程度、ドレイン側の埋め込みゲート８に７Ｖ程度、ソース側の埋め込みゲート８に２Ｖ程度の電圧をそれぞれ印加し、ソースとｐ型ウエル３を０Ｖに保持する。これにより、埋め込みゲート８の下部のｐ型ウエル３にチャネルが形成され、ソース側の浮遊ゲート６の端部のチャネルで発生したホットエレクトロンが浮遊ゲート６に注入される。
【００３０】
次に、上記のように構成されたフラッシュメモリの製造方法の一例を図７〜図１９を用いて工程順に説明する。
【００３１】
まず、図７に示すように、ｐ型の単結晶シリコンからなる基板１に不純物をイオン注入してｐ型ウエル３を形成した後、基板１を熱酸化することによって、ｐ型ウエル３の表面に膜厚１０ｎｍ程度の酸化シリコン膜からなる第１ゲート絶縁膜４を形成する。続いて、第１ゲート絶縁膜４上にＣＶＤ法を用いてｎ型の多結晶シリコン膜６ａと窒化シリコン膜１１とを堆積する。
【００３２】
次に、図８および図９に示すように、フォトレジスト膜をマスクに用いたドライエッチングで窒化シリコン膜１１と多結晶シリコン膜６ａとをパターニングする。図８に示すように、窒化シリコン膜１１と多結晶シリコン膜６ａは、Ｙ方向に延在する複数本のストライプ状のパターン（Ｐ）とする。
【００３３】
次に、図１０に示すように、基板１上にＣＶＤ法で堆積した酸化シリコン膜を異方的にエッチングすることにより、窒化シリコン膜１１と多結晶シリコン膜６ａとの積層膜からなる上記パターン（Ｐ）の側壁にサイドウォールスペーサ１２を形成する。
【００３４】
次に、図１１に示すように、窒化シリコン膜１１とサイドウォールスペーサ１２とをマスクにして、上記パターン（Ｐ）のスペース領域の基板１をドライエッチングすることにより、スペース領域の基板１の表面に溝２を形成する。このとき、基板１を等方的にエッチングし、パターン（Ｐ）の断面方向から見た溝２の両端部をパターン（Ｐ）の下部に入り込ませる。このようにすると、溝２の両端部に第１ゲート絶縁膜４の一部が露出する。
【００３５】
次に、基板１を熱酸化する。この熱酸化を行うと、図１２に示すように、溝２の内壁に沿って薄い酸化シリコン膜９が形成される。また、溝２の両端部に露出した第１ゲート絶縁膜４が増速酸化され、この部分の膜厚が他の部分に比べて厚くなる。
【００３６】
次に、図１３に示すように、溝２の内部を含む基板１上にＣＶＤ法でｎ型多結晶シリコン膜を堆積し、続いてこの多結晶シリコン膜をエッチバックして溝２の内部のみに残すことにより、溝２の内部に埋め込みゲート８を形成する。なお、多結晶シリコン膜をエッチバックする際、図１４に示すように、パターン（Ｐ）のスペース領域の一部に多結晶シリコン膜が残っても支障ない。
【００３７】
次に、図１５に示すように、基板１上にＣＶＤ法で酸化シリコン膜１０を堆積することによって、パターン（Ｐ）のスペース領域に酸化シリコン膜１０を充填し、続いて化学的機械研磨法で酸化シリコン膜１０の表面を研磨することによって、パターン（Ｐ）の上面（窒化シリコン膜１１）を露出させる。
【００３８】
次に、図１６に示すように、パターン（Ｐ）の上層部分を構成している窒化シリコン膜１１をエッチングで除去することによって、下層の多結晶シリコン膜６ａの上面を露出させる。
【００３９】
次に、図１７および図１８に示すように、基板１上にＣＶＤ法を用いてｎ型の多結晶シリコン膜６ｂを堆積した後、フォトレジスト膜をマスクに用いたドライエッチングで酸化シリコン膜１０の上部の多結晶シリコン膜６ｂを除去することにより、図１７のＹ方向に延在する２層の多結晶シリコン膜６ａ、６ｂからなる浮遊ゲート６を形成する。
【００４０】
次に、図１９に示すように、浮遊ゲート６の上部にＣＶＤ法で酸化シリコン膜を堆積して第２ゲート絶縁膜５を形成した後、第２ゲート絶縁膜５の上部にポリメタル膜７ａを形成する。ポリメタル膜７ａは、ＣＶＤ法とスパッタリング法とを使って堆積したｎ型多結晶、ＷＮ膜およびＷ膜からなる。第２ゲート絶縁膜５は、ＣＶＤ法で堆積した酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の３層膜で構成してもよい。
【００４１】
次に、フォトレジスト膜をマスクに用いたドライエッチングでポリメタル膜７ａと第２ゲート絶縁膜５とをパターニングして制御ゲート７（ワード線ＷＬ）を形成することにより、前記図１〜図４に示すメモリアレイ構造が完成する。図示は省略するが、その後、制御ゲート７（ワード線ＷＬ）の上部に層間絶縁膜を堆積し、続いて制御ゲート７（ワード線ＷＬ）、ｐ型ウエル３、埋め込みゲート８に達するコンタクトホールや、反転層への給電用コンタクトホールを形成した後、層間絶縁膜上に堆積した金属膜をパターニングして配線を形成することにより、フラッシュメモリが略完成する。
【００４２】
図２０は、上記基板１の溝２に形成された埋め込みゲート８の反転層抵抗（データ線抵抗）と、溝を形成しない平坦な基板を用いた従来の反転層抵抗とを比較したグラフである。
【００４３】
本実施の形態によれば、埋め込みゲート８を溝２の内部に形成したことにより、溝２の下部のみならず、側壁方向にも反転層が形成される。これにより、平坦な基板に反転層を形成する従来技術に比べて、反転層の幅が増加するため、その分、従来技術に比べて反転層（データ線）抵抗が低減される。特に、データ線のピッチを縮小した場合、反転層抵抗低減の効果が顕著である。
【００４４】
また、本実施の形態によれば、埋め込みゲート８と制御ゲート７（ワード線ＷＬ）とを分離する酸化シリコン膜１０の膜厚が基板１の主面に対して垂直な方向の膜厚によって決まるため、この酸化シリコン膜１０が厚くても、そのために埋め込みゲート８のチャネル幅、もしくは浮遊ゲート６のチャネル長が狭められることはない。
【００４５】
また、本実施の形態によれば、埋め込みゲート８と浮遊ゲート６とを分離する第１ゲート絶縁膜４の増速酸化された部分が基板１の主面に対して垂直な方向の膜厚によって決まるため、この部分を厚くして浮遊ゲート６と埋め込みゲート８との絶縁性を確保しても、そのために埋め込みゲート８のチャネル幅、もしくは浮遊ゲート６のチャネル長が狭められることはない。すなわち、第１ゲート電極のチャネル長、シリコン基板に形成される溝の幅を広く取ることができる。
【００４６】
（実施の形態２）
前記実施の形態１では、埋め込みゲート（第３ゲート電極）８に正電圧を印可することによって形成される反転層をデータ線として用いたが、図２１および図２２に示すように、埋め込みゲート（第３ゲート電極）８の下部の基板１（ｐ型ウエル３）にさらに拡散層２０を設けてもよい。
【００４７】
この拡散層２０を形成するには、まず、図２３に示すように、基板１（ｐ型ウエル３）上に第１ゲート絶縁膜４を介して窒化シリコン膜１１と多結晶シリコン膜６ａとの積層膜からなるパターン（Ｐ）を形成し、続いてパターン（Ｐ）の側壁にサイドウォールスペーサ１２を形成した後、パターン（Ｐ）のスペース領域の基板１に溝２を形成する。ここまでの工程は、前記実施の形態１の図７〜図１１に示す工程と同一である。
【００４８】
次に、図２４に示すように、基板１にｎ型不純物、例えば砒素（Ａｓ）をイオン注入することによって、溝２の底部のｐ型ウエル３に拡散層２０を形成する。その後、前記実施の形態１の図１２〜図１９に示す工程と同一の工程を経ることにより、図２１に示すフラッシュメモリが略完成する。
【００４９】
上記メモリセルの動作を図２５および図２６を用いて説明する。読み出し時には、図２５に示すように、選択メモリセルの両側の埋め込みゲート８に３Ｖ程度の電圧を印加してその下部に反転層を形成し、この反転層と拡散層２０とをソース、ドレインとして用いる。非選択ワード線には０Ｖ、または場合によっては−２Ｖ程度の負電圧を印加し、非選択メモリセルをＯＦＦ状態にすると共に、選択メモリセルの制御ゲート７（ワード線ＷＬ）に電圧を印加してメモリセルのしきい値を判定する。
【００５０】
一方、書き込み時には、図２６に示すように、選択メモリセルの制御ゲート７（ワード線ＷＬ）に１３Ｖ程度、ドレインに４Ｖ程度、ドレイン側の埋め込みゲート８に７Ｖ程度、ソース側の埋め込みゲート８に１Ｖ程度の電圧をそれぞれ印加し、ソースとｐ型ウエル３を０Ｖに保持する。これにより、埋め込みゲート８の下部のｐ型ウエル３にチャネルが形成され、ソース側の浮遊ゲート６の端部のチャネルで発生したホットエレクトロンが浮遊ゲート６に注入される。
【００５１】
本実施の形態によれば、前記実施の形態１と同様、データ線抵抗を低減することができる。また、第１ゲート電極のチャネル長を確保できるため、メモリセルの短チャネル効果を有効に抑制することができる。
【００５２】
（実施の形態３）
前記実施の形態２では、メモリアレイ内に形成される全ての埋め込みゲート８の下部に拡散層２０を設けたが、図２７に示すように、一部の埋め込みゲート８のみに拡散層２０を設けてもよい。
【００５３】
この場合は、図２８に示すように、前記実施の形態２の図２３に示す工程で基板１にｎ型不純物をイオン注入する際、拡散層２０を形成しない溝２の上部をフォトレジスト膜３０で覆えばよい。
【００５４】
メモリセルの動作を図２９および図３０を用いて説明する。読み出し時には、図２９に示すように、選択メモリセルの両側の埋め込みゲート８のうち、拡散層２０がない埋め込みゲート８に５Ｖ程度の電圧、反転層に１Ｖ程度の電圧をそれぞれ印加する。また、拡散層２０を設けた埋め込みゲート８に３Ｖ程度の電圧を印加し、拡散層２０を０Ｖに保持する。非選択ワード線には０Ｖ、または場合によっては−２Ｖ程度の負電圧を印加し、非選択メモリセルをＯＦＦ状態にすると共に、選択メモリセルの制御ゲート７（ワード線ＷＬ）に電圧を印加してメモリセルのしきい値を判定する。
【００５５】
一方、書き込み時には、図３０に示すように、選択メモリセルの制御ゲート７（ワード線ＷＬ）に１３Ｖ程度、拡散層２０に４Ｖ程度、拡散層２０を設けた埋め込みゲート８に７Ｖ程度、反転層（拡散層２０がない）側の埋め込みゲート８に１Ｖ程度の電圧をそれぞれ印加し、反転層とｐ型ウエル３を０Ｖに保持する。これにより、埋め込みゲート８の下部のｐ型ウエル３にチャネルが形成され、反転層側の浮遊ゲート６の端部のチャネルで発生したホットエレクトロンが浮遊ゲート６に注入される。
【００５６】
本実施の形態によれば、前記実施の形態１と同様、反転層によって形成される側のデータ線抵抗を低減することができる。また、前記実施の形態１と同様、第１ゲート電極のチャネル長を確保できるため、メモリセルの短チャネル効果を有効に抑制することができる。
【００５７】
（実施の形態４）
前記実施の形態１〜３では、拡散層と反転層の相違はあっても、全てのデータ線を基板１の溝２に形成したが、図３１に示すように、基板１の表面と溝２の両方にデータ線を形成することもできる。
【００５８】
すなわち、溝２の内部の埋め込みゲート８に正電圧を印加したときに、その下部に形成される反転層をデータ線として機能させると共に、基板１の表面に埋め込みゲート８と同じ方向（Ｙ方向）に延在する拡散層２０を基板１の表面に形成し、これを別のデータ線として機能させてもよい。
【００５９】
基板１の表面に拡散層２０を形成するには、前記実施の形態１の図９に示す工程で、窒化シリコン膜１１と多結晶シリコン膜６ａとからなるストライプ状のパターン（Ｐ）を形成した後、図３２に示すように、パターン（Ｐ）のスペース領域の一部（例えばスペース領域の一つおき）に開口部を設けたフォトレジスト膜４０をマスクにして、基板１にｎ型不純物、例えば砒素（Ａｓ）をイオン注入することによって、スペース領域のｐ型ウエル３に拡散層２０を形成する。
【００６０】
次に、フォトレジスト膜４０を除去した後、図３３に示すように、基板１上にＣＶＤ法で酸化シリコン膜４２を堆積し、続いて酸化シリコン膜４２をエッチバックすることによって、パターン（Ｐ）のスペース領域のみに酸化シリコン膜４２を残す。続いて、図３４に示すように、拡散層２０の上部の酸化シリコン膜４２をフォトレジスト膜４１で覆い、拡散層２０が形成されていない領域の酸化シリコン膜４２をエッチングして除去する。その後の工程は、前記実施の形態１と同じである。
【００６１】
メモリセルの動作を図３５および図３６を用いて説明する。読み出し時には、図３５に示すように、選択メモリセルの埋め込みゲート８に５Ｖ程度の電圧、反転層に１Ｖ程度の電圧をそれぞれ印加し、拡散層２０を０Ｖに保持する。非選択ワード線には０Ｖ、または場合によっては−２Ｖ程度の負電圧を印加し、非選択メモリセルをＯＦＦ状態にすると共に、選択メモリセルの制御ゲート７（ワード線ＷＬ）に電圧を印加してメモリセルのしきい値を判定する。
【００６２】
一方、書き込み時には、図３６に示すように、選択メモリセルの制御ゲート７（ワード線ＷＬ）に１３Ｖ程度、拡散層２０に４Ｖ程度、埋め込みゲート８に１Ｖ程度の電圧をそれぞれ印加し、反転層とｐ型ウエル３を０Ｖに保持する。これにより、埋め込みゲート８の下部のｐ型ウエル３にチャネルが形成され、反転層側の浮遊ゲート６の端部のチャネルで発生したホットエレクトロンが浮遊ゲート６に注入される。
【００６３】
本実施の形態４のフラッシュメモリにおいても、前記実施の形態１と同様、反転層によって形成されるデータ線の抵抗を低減することができる。
【００６４】
（実施の形態５）
前記実施の形態４では、埋め込みゲート８の下部には拡散層２０を形成しなかったが、図３７に示すように、埋め込みゲート８の下部にも拡散層２０を形成することができる。製造方法は、前記実施の形態４で説明した工程に前記実施の形態３で説明した拡散層形成工程を追加するだけでよい。
【００６５】
メモリセルの動作を図３８および図３９を用いて説明する。読み出し時には、図３８に示すように、埋め込みゲート８に３Ｖ程度の電圧、その下部の拡散層２０に１Ｖ程度の電圧をそれぞれ印加し、基板１の表面の拡散層２０を０Ｖに保持する。非選択ワード線には０Ｖ、または場合によっては−２Ｖ程度の負電圧を印加し、非選択メモリセルをＯＦＦ状態にすると共に、選択メモリセルの制御ゲート７（ワード線ＷＬ）に電圧を印加してメモリセルのしきい値を判定する。
【００６６】
一方、書き込み時には、図３９に示すように、選択メモリセルの制御ゲート７（ワード線ＷＬ）に１３Ｖ程度、基板１の表面の拡散層２０に４Ｖ程度、埋め込みゲート８に１Ｖ程度の電圧をそれぞれ印加し、埋め込みゲート８の下部の拡散層２０とｐ型ウエル３を０Ｖに保持する。これにより、埋め込みゲート８の下部のｐ型ウエル３にチャネルが形成され、埋め込みゲート８側の浮遊ゲート６の端部のチャネルで発生したホットエレクトロンが浮遊ゲート６に注入される。
【００６７】
本実施の形態４のフラッシュメモリにおいても、反転層によって形成されるデータ線の抵抗を低減することができる。また、第１ゲート電極のチャネル長を確保できるため、メモリセルの短チャネル効果を有効に抑制することができる。
【００６８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００６９】
本発明のフラッシュメモリは、携帯型パーソナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器用記憶装置に用いて好適なものである。
【図面の簡単な説明】
【００７０】
【図１】本発明の一実施の形態である不揮発性半導体記憶装置のメモリアレイ構成を示す要部平面図である。
【図２】図１のＡ−Ａ線に沿った半導体基板の要部断面図である。
【図３】図１のＢ−Ｂ線に沿った半導体基板の要部断面図である。
【図４】図１のＣ−Ｃ線に沿った半導体基板の要部断面図である。
【図５】本発明の一実施の形態である不揮発性半導体記憶装置の読み出し動作を説明する回路図である。
【図６】本発明の一実施の形態である不揮発性半導体記憶装置の書き込み動作を説明する回路図である。
【図７】本発明の一実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部平面図である。
【図９】本発明の一実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の一実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部平面図である。
【図１８】本発明の一実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の一実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の一実施の形態である不揮発性半導体記憶装置の反転層抵抗と従来技術の反転層抵抗とを比較したグラフである。
【図２１】本発明の他の実施の形態である不揮発性半導体記憶装置を示す半導体基板の要部断面図である。
【図２２】本発明の他の実施の形態である不揮発性半導体記憶装置を示す半導体基板の要部断面図である。
【図２３】本発明の他の実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
【図２４】本発明の他の実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
【図２５】本発明の他の実施の形態である不揮発性半導体記憶装置の読み出し動作を説明する回路図である。
【図２６】本発明の他の実施の形態である不揮発性半導体記憶装置の書き込み動作を説明する回路図である。
【図２７】本発明の他の実施の形態である不揮発性半導体記憶装置を示す半導体基板の要部断面図である。
【図２８】本発明の他の実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
【図２９】本発明の他の実施の形態である不揮発性半導体記憶装置の読み出し動作を説明する回路図である。
【図３０】本発明の他の実施の形態である不揮発性半導体記憶装置の書き込み動作を説明する回路図である。
【図３１】本発明の他の実施の形態である不揮発性半導体記憶装置を示す半導体基板の要部断面図である。
【図３２】本発明の他の実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
【図３３】本発明の他の実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
【図３４】本発明の他の実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
【図３５】本発明の他の実施の形態である不揮発性半導体記憶装置の読み出し動作を説明する回路図である。
【図３６】本発明の他の実施の形態である不揮発性半導体記憶装置の書き込み動作を説明する回路図である。
【図３７】本発明の他の実施の形態である不揮発性半導体記憶装置を示す半導体基板の要部断面図である。
【図３８】本発明の他の実施の形態である不揮発性半導体記憶装置の読み出し動作を説明する回路図である。
【図３９】本発明の他の実施の形態である不揮発性半導体記憶装置の書き込み動作を説明する回路図である。
【符号の説明】
【００７１】
１  半導体基板
２  溝
３  ｐ型ウエル
４  第１ゲート絶縁膜
５  第２ゲート絶縁膜
６  浮遊ゲート（第１ゲート電極）
６ａ、６ｂ  多結晶シリコン膜
７  制御ゲート（第２ゲート電極）
７ａ  ポリメタル膜
８  埋め込みゲート（第３ゲート電極）
９  酸化シリコン膜
１０  酸化シリコン膜
１１  窒化シリコン膜
１２  サイドウォールスペーサ
２０  拡散層
３０  フォトレジスト膜
４０、４１  フォトレジスト膜
４２  酸化シリコン膜
ＷＬ  ワード線
【図１】
2005101174.tif 000003
【図２】
2005101174.tif 000004
【図３】
2005101174.tif 000005
【図４】
2005101174.tif 000006
【図５】
2005101174.tif 000007
【図６】
2005101174.tif 000008
【図７】
2005101174.tif 000009
【図８】
2005101174.tif 000010
【図９】
2005101174.tif 000011
【図１０】
2005101174.tif 000012
【図１１】
2005101174.tif 000013
【図１２】
2005101174.tif 000014
【図１３】
2005101174.tif 000015
【図１４】
2005101174.tif 000016
【図１５】
2005101174.tif 000017
【図１６】
2005101174.tif 000018
【図１７】
2005101174.tif 000019
【図１８】
2005101174.tif 000020
【図１９】
2005101174.tif 000021
【図２０】
2005101174.tif 000022
【図２１】
2005101174.tif 000023
【図２２】
2005101174.tif 000024
【図２３】
2005101174.tif 000025
【図２４】
2005101174.tif 000026
【図２５】
2005101174.tif 000027
【図２６】
2005101174.tif 000028
【図２７】
2005101174.tif 000029
【図２８】
2005101174.tif 000030
【図２９】
2005101174.tif 000031
【図３０】
2005101174.tif 000032
【図３１】
2005101174.tif 000033
【図３２】
2005101174.tif 000034
【図３３】
2005101174.tif 000035
【図３４】
2005101174.tif 000036
【図３５】
2005101174.tif 000037
【図３６】
2005101174.tif 000038
【図３７】
2005101174.tif 000039
【図３８】
2005101174.tif 000040
【図３９】
2005101174.tif 000041