(57)【要約】【課題】低消費電力化のために駆動電源電圧を低電圧化しても、ダイナミックレンジが低下しない電圧電流変換回路及びこれを用いたＰＬＬ回路を提供する。【解決手段】チャージポンプ回路４については、第１電源電圧の５Ｖで駆動されているが、電圧電流変換回路１、リングオシレータ回路２及びフェーズコンパレータ回路３については、第１電源とはレギュレータ回路５を介して接続されているため、５Ｖより低い第２電源電圧で駆動されている。電圧電流変換回路１では、差動増幅器６のプラス側の入力に定電圧電源９が接続され、差動増幅器６の出力にｎ型ＭＯＳトランジスタ７のゲート電極が接続されている。ｎ型ＭＯＳトランジスタ７のソース電極は差動増幅器６のマイナス側の入力に接続されている。ｎ型ＭＯＳ高圧トランジスタ８のソース電極はＧＮＤに接続され、ゲート電極はチャージポンプ回路４と接続されている。【選択図】        図１
2005012581.tif 000002
【特許請求の範囲】
【請求項１】
定電圧電源と、
前記定電圧電源が一方の入力端子に接続されている演算増幅器と、
制御電極が前記演算増幅器の出力端子に、第１電流電極が前記演算増幅器の他方の入力端子に、第２電流電極が電流出力端子にそれぞれ接続された第１トランジスタと、
第１電流電極がＧＮＤに、第２電流電極が前記第１トランジスタの第１電流電極にそれぞれ接続され、外部から電圧が制御電極に入力され、且つ前記第１トランジスタより高耐圧の第２トランジスタとを備えたことを特徴とする、
電圧電流変換回路。
【請求項２】
請求項１に記載の電圧電流変換回路であって、
前記第１トランジスタ及び第２トランジスタは、ｎ型ＭＯＳトランジスタであることを特徴とする、
電圧電流変換回路。
【請求項３】
所定の制御信号により制御される可変分圧回路と、
前記可変分圧回路が一方の入力端子に接続されている演算増幅器と、
制御電極が前記演算増幅器の出力端子に、第１電流電極が前記演算増幅器の他方の入力端子に、第２電流電極が電流出力端子にそれぞれ接続された第１トランジスタと、
第１電流電極がＧＮＤに、第２電流電極が前記第１トランジスタの第１電流電極にそれぞれ接続され、外部から電圧が制御電極に入力され、且つ前記第１トランジスタより高耐圧の第２トランジスタとを備えたことを特徴とする、
電圧電流変換回路。
【請求項４】
請求項３に記載の電圧電流変換回路であって、
前記可変分圧回路は、
前記演算増幅器の一方の入力端子とＧＮＤとを接続する複数の抵抗素子と、
所定の前記制御信号により前記複数の抵抗素子うちの一部をバイパスする第３トランジスタとを備えていることを特徴とする、
電圧電流変換回路。
【請求項５】
請求項４に記載の電圧電流変換回路であって、
前記第１トランジスタ乃至前記第３トランジスタは、ｎ型ＭＯＳトランジスタであることを特徴とする、
電圧電流変換回路。
【請求項６】
出力信号と基準信号とを比較するフェーズコンパレータ回路と、
前記フェーズコンパレータ回路からの出力に基づいて電圧を発生させるチャージポンプ回路と、
チャージポンプ回路から出力された電圧が前記第２トランジスタの制御電極に入力される請求項１又は請求項２に記載の電圧電流変換回路と、
前記電圧電流変換回路から出力された電流に基づいた周波数の前記出力信号を発生させるリングオシレータ回路とを備え、
前記フェーズコンパレータ回路及び前記リングオシレータ回路は、前記第２電源電圧で駆動され、前記チャージポンプ回路は前記第１電源電圧で駆動されることを特徴とする、
ＰＬＬ回路。
【請求項７】
出力信号と基準信号とを比較し、比較出力と前記制御信号を発生させるフェーズコンパレータ回路と、
前記フェーズコンパレータ回路からの前記比較出力に基づいて電圧を発生させるチャージポンプ回路と、
前記フェーズコンパレータ回路からの前記制御信号に基づいて、チャージポンプ回路から出力された電圧が前記第２トランジスタの制御電極に入力される請求項３乃至請求項５のいずれかに記載の電圧電流変換回路と、
前記電圧電流変換回路から出力された電流に基づいた周波数の前記出力信号を発生させるリングオシレータ回路とを備え、
前記フェーズコンパレータ回路及び前記リングオシレータ回路は、前記第２電源電圧で駆動され、前記チャージポンプ回路は前記第１電源電圧で駆動されることを特徴とする、
ＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電圧電流変換回路及びこれを用いたＰＬＬ回路に係る発明であって、特に、ＯＳＤ（Ｏｎ  Ｓｃｒｅｅｎ  Ｄｉｓｐｌａｙ）表示等に用いられる電圧電流変換回路及びこれを用いたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）回路に関するものである。
【０００２】
【従来の技術】
従来よりＯＳＤ表示用マイコン等に使用されてきたＰＬＬ回路（例えば、特許文献１の図３、図４に示されているＰＬＬ回路）について説明する。なお、ＯＳＤ表示用マイコン以外の用途としては、チューナー、無線機やシンセサイザーなどがある。このＰＬＬ回路は、電圧電流変換回路、リングオシレータ回路、フェーズコンパレータ回路及びチャージポンプ回路から構成されており、これら全ての回路は５Ｖの電源電圧で駆動されている。電圧電流変換回路は、チャージポンプ回路からの電圧をプラス側の入力とする差動増幅器と、差動増幅器からの出力がゲート電極に入力されるｎ型ＭＯＳトランジスタと、差動増幅器のマイナス側の入力及びｎ型ＭＯＳトランジスタのソース電極と接続された電流制限抵抗から構成されている。電流制限抵抗のもう一方は、ＧＮＤに接続されている。
【０００３】
差動増幅器は、プラス側の入力とマイナス側の入力が同電位になるように作用するため、差動増幅器のマイナス側の入力、ｎ型ＭＯＳトランジスタのソース電極及び電流制限抵抗の接続点の電位がチャージポンプ回路からの電圧と同電位になる。これによりｎ型ＭＯＳトランジスタに流れる電流は、チャージポンプ回路からの電圧の値と電流制限抵抗の値から求められる。この電流が電圧電流変換回路からの出力となる。つまり、チャージポンプ回路から電圧電流変換回路に入力された電圧が、電流に変換されｎ型ＭＯＳトランジスタのドレイン電極からリングオシレータ回路に出力される。
【０００４】
次にリングオシレータ回路では、電圧電流変換回路からの電流に基づいた発信周波数の出力信号を出力する。フェーズコンパレータ回路は、出力信号と基準信号の位相を比較して、比較結果をチャージポンプ回路に出力する。チャージポンプ回路では、フェーズコンパレータ回路からの比較結果に基づいた電圧を電圧電流変換回路に出力する。以上の様に構成されたＰＬＬ回路は、基準信号の位相と同位相の出力信号をリングオシレータ回路から得ることができる。
【０００５】
上記特許文献１には、プロセス変動の影響を受けにくく、ピン数の増加を招くことがない電圧電流変換回路と、これを用いたＰＬＬ回路が示されている。特許文献１の電圧電流変換回路（図１）では、定電流を発生する定電流源と、この定電流源で発生した定電流を入力電圧に応じた第１電流と、定電流と第１電流の差である第２電流との２つの電流に分ける分流回路と、第１電流を取り出す出力回路とを備えている。この回路では、分流回路を非飽和領域で動作させて第１電流を取り出すため、確実に入力電圧に応じた電流を得ることができ、プロセス変動の大きい抵抗を用いないため、安定した動作が可能となる。また、ＰＬＬ回路はこの電圧電流変換回路を含むことにより、プロセス変動に影響されることなく一定ゲインを得ることが可能となる。
【０００６】
【特許文献１】
特開平１０−２８０１９号公報（第４−１１頁、第１−２図）
【０００７】
【発明が解決しようとする課題】
しかし、従来の電圧電流変換回路では、出力の電流値がチャージポンプ回路からの電圧値と電流制限抵抗値から求められる。例えば、出力電流値をＩｏｕｔ、チャージポンプ回路からの電圧値をＶｒｅｆ、電流制限抵抗値をＲｓとすると、これらの関係は、Ｉｏｕｔ＝Ｖｒｅｆ／Ｒｓとなる。このような従来の電圧電流変換回路では、電圧電流変換回路のダイナミックレンジがチャージポンプ回路からの電圧Ｖｒｅｆのダイナミックレンジに依存することになる。そして、この電圧Ｖｒｅｆのダイナミックレンジは、チャージポンプ回路等を駆動する電源に依存している。そのため、電圧電流変換回路のダイナミックレンジが駆動電源電圧に依存し、駆動電源電圧を低電圧化すると電圧電流変換回路のダイナミックレンジも低下する問題があった。
【０００８】
また、特許文献１の電圧電流変換回路では、プロセス変動の影響を受けにくく、ピン数の増加を招くことがない電圧電流変換回路は実現できるが、電圧電流変換回路のダイナミックレンジが駆動電源電圧に依存する関係は維持されている。そのため、特許文献１の電圧電流変換回路を低消費電力化するために駆動電源電圧を低電圧化すると、電圧電流変換回路のダイナミックレンジも駆動電源電圧につれて低下する問題が発生する。
【０００９】
そこで、本発明は、低消費電力化するために駆動電源電圧を低電圧化しても、ダイナミックレンジを低下させない電圧電流変換回路及びこれを用いたＰＬＬ回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明に係る解決手段は、定電圧電源と、定電圧電源が一方の入力端子に接続されている演算増幅器と、制御電極が演算増幅器の出力端子に、第１電流電極が演算増幅器の他方の入力端子に、第２電流電極が電流出力端子にそれぞれ接続された第１トランジスタと、第１電流電極がＧＮＤに、第２電流電極が第１トランジスタの第１電流電極にそれぞれ接続され、外部から電圧が制御電極に入力され、且つ第１トランジスタより高耐圧の第２トランジスタとを備える。
【００１１】
また、本発明に係る別の解決手段は、所定の制御信号により制御される可変分圧回路と、可変分圧回路が一方の入力端子に接続されている演算増幅器と、制御電極が演算増幅器の出力端子に、第１電流電極が演算増幅器の他方の入力端子に、第２電流電極が電流出力端子にそれぞれ接続された第１トランジスタと、第１電流電極がＧＮＤに、第２電流電極が第１トランジスタの第１電流電極にそれぞれ接続され、外部から電圧が制御電極に入力され、且つ第１トランジスタより高耐圧の第２トランジスタとを備える。
【００１２】
さらに、本発明に係る別の解決手段は、出力信号と基準信号とを比較するフェーズコンパレータ回路と、フェーズコンパレータ回路からの出力に基づいて電圧を発生させるチャージポンプ回路と、チャージポンプ回路から出力された電圧が第２トランジスタの制御電極に入力される本発明に記載の電圧電流変換回路と、電圧電流変換回路から出力された電流に基づいた周波数の出力信号を発生させるリングオシレータ回路とを備え、フェーズコンパレータ回路及びリングオシレータ回路は、第２電源電圧で駆動され、チャージポンプ回路は第１電源電圧で駆動される。
【００１３】
【発明の実施の形態】
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００１４】
（実施の形態１）
図１に、本実施の形態に係る電圧電流変換回路を含むＰＬＬ回路図を示す。図１に示すＰＬＬ回路では、電圧電流変換回路１、リングオシレータ回路２、フェーズコンパレータ回路３及びチャージポンプ回路４から構成されている。チャージポンプ回路４については、第１電源電圧の５Ｖで駆動されているが、電圧電流変換回路１、リングオシレータ回路２及びフェーズコンパレータ回路３については、第１電源とはレギュレータ回路５を介して接続されているため、５Ｖより低い（例えば３．３Ｖ）第２電源電圧で駆動されている。
【００１５】
電圧電流変換回路１は、差動増幅器６、ｎ型ＭＯＳトランジスタ７、ｎ型ＭＯＳ高圧トランジスタ８及び定電圧電源９から構成されている。ここで、ｎ型ＭＯＳ高圧トランジスタ８は、電圧電流変換回路１の駆動電源電圧より高い耐圧性を有するｎ型ＭＯＳトランジスタである。例えば、電圧電流変換回路１の駆動電源電圧が３．３Ｖの場合に、ｎ型ＭＯＳ高圧トランジスタ８の耐圧は５Ｖとする。
【００１６】
この差動増幅器６のプラス側の入力には定電圧電源９が接続され、差動増幅器６の出力にはｎ型ＭＯＳトランジスタ７のゲート電極が接続されている。また、ｎ型ＭＯＳトランジスタ７のドレイン電極はリングオシレータ回路２と接続され、ｎ型ＭＯＳトランジスタ７のソース電極は差動増幅器６のマイナス側の入力に接続されている。ｎ型ＭＯＳトランジスタ７のソース電極は、ｎ型ＭＯＳ高圧トランジスタ８のドレイン電極とも接続されている。このｎ型ＭＯＳ高圧トランジスタ８のソース電極はＧＮＤに接続され、ｎ型ＭＯＳ高圧トランジスタ８のゲート電極はチャージポンプ回路４と接続されている。
【００１７】
次に、電圧電流変換回路１の動作について図１を用いて説明する。まず、差動増幅器６のプラス側の入力に定電圧電源９からＶｃｏｎｓｔの電圧が印加される。差動増幅器６は、プラス側の入力とマイナス側の入力とが同電位となるように出力を調整する。つまり、差動増幅器６の出力がｎ型ＭＯＳトランジスタ７のゲート電極を制御して、ｎ型ＭＯＳトランジスタ７のソース電極での電位をＶｃｏｎｓｔに調整する。ｎ型ＭＯＳトランジスタ７のソース電極、差動増幅器６のマイナス側の入力及びｎ型ＭＯＳ高圧トランジスタ８のドレイン電極の接続部分の電位がＶｃｏｎｓｔとなるため、ｎ型ＭＯＳ高圧トランジスタ８のソース−ドレイン間に印加される電圧ＶｄｓはＶｃｏｎｓｔとなる。
【００１８】
ｎ型ＭＯＳトランジスタ７のソース−ドレインとｎ型ＭＯＳ高圧トランジスタ８のソース−ドレインとは直列に接続されているため、ｎ型ＭＯＳトランジスタ７を流れる電流Ｉｏｕｔとｎ型ＭＯＳ高圧トランジスタ８を流れる電流Ｉｄｓとは等しくなる。そのため、ｎ型ＭＯＳ高圧トランジスタ８を流れる電流Ｉｄｓを求めることで、電圧電流変換回路１の出力電流となるＩｏｕｔを算出することができる。まず、ｎ型ＭＯＳ高圧トランジスタ８のソース−ドレイン間の電圧ＶｄｓはＶｃｏｎｓｔであるため、Ｖｄｓ＝Ｖｃｏｎｓｔとなる。チャージポンプ回路４から出力される電圧Ｖｒｅｆは、ｎ型ＭＯＳ高圧トランジスタ８のゲート電極に印加される電圧Ｖｇｓとなるため、Ｖｇｓ＝Ｖｒｅｆとなる。
【００１９】
ｎ型ＭＯＳ高圧トランジスタ８のしきい値電圧をＶｔｈとする場合に、ゲート電極に印加される電圧Ｖｇｓ（＝Ｖｒｅｆ）がＶｄｓ＋Ｖｔｈ以上になると、電流Ｉｄｓはｎ型ＭＯＳ高圧トランジスタ８の飽和領域でソース−ドレイン間に流れる電流を示す一般的な式により求めることができる。そのため、電流Ｉｄｓは、Ｉｏｕｔ＝Ｉｄｓ＝β［（Ｖｇｓ−Ｖｔｈ）Ｖｄｓ−Ｖｄｓ２／２］となる。ここで、βはｎ型ＭＯＳ高圧トランジスタ８の駆動力を意味する定数である。本実施の形態では、Ｖｄｓ＝Ｖｃｏｎｓｔであり一定値となるため、ＩｏｕｔはＶｇｓ（＝Ｖｒｅｆ）に比例することになる。
【００２０】
例えば、Ｖｃｏｎｓｔ＝０．５Ｖ、Ｖｔｈ＝０．８Ｖとすると、Ｉｏｕｔ＝０．５βＶｇｓ−０．５２５βとなる。但し、ＶｇｓにはＶｄｓ＋Ｖｔｈ＝０．３＋０．８＝１．３Ｖ以上の電圧が印加される必要がある。以上のように、ＩｏｕｔはＶｇｓ（＝Ｖｒｅｆ）に比例する関係にある。このことから、本実施の形態に係る電圧電流変換回路１の出力電流Ｉｏｕｔは、チャージポンプ回路からの出力により制御することができる。つまり、本実施の形態に係る電圧電流変換回路１のダイナミックレンジは、チャージポンプ回路からの出力に依存することになる。但し、チャージポンプ回路からの出力がｎ型ＭＯＳ高圧トランジスタ８の耐圧により制限を受けるため、電圧電流変換回路１のダイナミックレンジは、（Ｖｄｓ＋Ｖｔｈ）以上からｎ型ＭＯＳ高圧トランジスタ８の耐圧までとなる。そのため、電圧電流変換回路１の駆動電源電圧に対する耐圧で十分なｎ型ＭＯＳトランジスタ７よりも、高耐圧のｎ型ＭＯＳ高圧トランジスタ８を採用する必要がある。
【００２１】
電圧電流変換回路１の出力である電流Ｉｏｕｔは、リングオシレータ回路２に入力され、所定の発信周波数を有する出力信号として出力される。リングオシレータ回路２の出力信号の一部は、フェーズコンパレータ回路３に入力される。このフェーズコンパレータ回路３では、出力信号と基準信号の位相を比較して、比較結果をチャージポンプ回路４に出力する。チャージポンプ回路４では、フェーズコンパレータ回路３からの比較結果に基づいた電圧を電圧電流変換回路１に出力する。このように構成されたＰＬＬ回路は、基準信号の位相と同位相の出力信号をリングオシレータ回路２から得ることができる。なお、本実施の形態ではチャージポンプ回路２以外は、レギュレータ回路５により低電圧化された駆動電源電圧で動作するため、従来のＰＬＬ回路に比べて消費電力を低減することができる。
【００２２】
以上、本実施の形態に記載の電圧電流変換回路１は、定電圧電源９と、定電圧電源９が一方の入力端子に接続されている演算増幅器６と、ゲート電極が演算増幅器６の出力端子に、ソース電極が演算増幅器６の他方の入力端子に、ドレイン電極が電流出力端子にそれぞれ接続されたｎ型ＭＯＳトランジスタ７と、ソース電極がＧＮＤに、ドレイン電極がｎ型ＭＯＳトランジスタ７のソース電極にそれぞれ接続され、チャージポンプ回路４から電圧がゲート電極に入力され、且つｎ型ＭＯＳトランジスタ７より高耐圧のｎ型ＭＯＳ高圧トランジスタ８とを備えるので、低消費電力化するために駆動電源電圧を低電圧化しても、ダイナミックレンジを低下させない電圧電流変換回路１とすることができる。
【００２３】
また、本実施の形態に記載のＰＬＬ回路は、出力信号と基準信号とを比較するフェーズコンパレータ回路３と、フェーズコンパレータ回路３からの出力に基づいて電圧を発生させるチャージポンプ回路４と、チャージポンプ回路４から出力された電圧がｎ型ＭＯＳ高圧トランジスタ８のゲート電極に入力される電圧電流変換回路１と、電圧電流変換回路１から出力された電流に基づいた周波数の出力信号を発生させるリングオシレータ回路２とを備え、フェーズコンパレータ回路３及びリングオシレータ回路２は、第２電源電圧で駆動され、チャージポンプ回路４は第１電源電圧で駆動されるので、駆動電源電圧を低電圧化して消費電力を低減しながら、従来と同等のダイナミックレンジを有するＰＬＬ回路とすることができる。
【００２４】
なお、本実施の形態では、ｎ型ＭＯＳトランジスタ７、ｎ型ＭＯＳ高圧トランジスタ８を用いたが、本発明ではこれに限られずｐ型ＭＯＳトランジスタや他のトランジスタであっても良い。
【００２５】
（実施の形態２）
図２に、本実施の形態に係る電圧電流変換回路を含むＰＬＬ回路図を示す。図２に示すＰＬＬ回路でも、電圧電流変換回路１、リングオシレータ回路２、フェーズコンパレータ回路３及びチャージポンプ回路４から構成されている。チャージポンプ回路４については、第１電源電圧の５Ｖで駆動されているが、電圧電流変換回路１、リングオシレータ回路２及びフェーズコンパレータ回路３については、第１電源とはレギュレータ回路５を介して接続されているため、５Ｖより低い（例えば３．３Ｖ）第２電源電圧で駆動されている。
【００２６】
本実施の形態の電圧電流変換回路１は、実施の形態１の電圧電流変換回路１に設けられた定電圧電源９に代えて可変分圧回路１１が設けられた構成である。この可変分圧回路１１は、フェーズコンパレータ回路３からの出力に応じて差動増幅器６のプラス側の入力される電圧を変化させる回路である。なお、実施の形態１では、差動増幅器６のプラス側の入力される電圧は定電圧電源９からの一定値であった。
【００２７】
本実施の形態の電圧電流変換回路１でも、差動増幅器６の出力にはｎ型ＭＯＳトランジスタ７のゲート電極が接続されている。また、ｎ型ＭＯＳトランジスタ７のドレイン電極はリングオシレータ回路２と接続され、ｎ型ＭＯＳトランジスタ７のソース電極は差動増幅器６のマイナス側の入力に接続されている。ｎ型ＭＯＳトランジスタ７のソース電極は、ｎ型ＭＯＳ高圧トランジスタ８のドレイン電極とも接続されている。このｎ型ＭＯＳ高圧トランジスタ８のソース電極はＧＮＤに接続され、ｎ型ＭＯＳ高圧トランジスタ８のゲート電極はチャージポンプ回路４と接続されている。
【００２８】
本実施の形態の可変分圧回路１１は、電流制限抵抗１２，１３，１４とｎ型ＭＯＳトランジスタ１５から構成されている。この電流制限抵抗１３と電流制限抵抗１４とは直列に接続され、差動増幅器６のプラス側の入力とＧＮＤとの間に設けられている。ｎ型ＭＯＳトランジスタ１５は、ソース電極が電流制限抵抗１４の一方の端子に、ドレイン電極が電流制限抵抗１４の他方の端子にそれぞれ接続され、電流制限抵抗１４に流れる電流をバイパスするように構成されている。なお、ｎ型ＭＯＳトランジスタ１５のゲート電極はフェーズコンパレータ回路３と接続されている。また、電流制限抵抗１２は、差動増幅器６のプラス側の入力に接続されている。
【００２９】
次に、電圧電流変換回路１の動作について図２を用いて説明する。まず、フェーズコンパレータ回路３では、基準信号とリングオシレータ回路２からの出力信号とを比較し、両信号が異なる周波数の場合に未ロック状態を示す所定の制御信号である”Ｌ”ロックフラグを可変分圧回路１１に出力する。”Ｌ”ロックフラグはｎ型ＭＯＳトランジスタ１５のしきい値電圧より低い電圧の信号である。そのため、”Ｌ”ロックフラグがｎ型ＭＯＳトランジスタ１５のゲート電極に入力されると、ｎ型ＭＯＳトランジスタ１５はＯＦＦ状態となる。これにより、差動増幅器６のプラス側の入力とＧＮＤとの間には、電流制限抵抗１３と電流制限抵抗１４とが直列に存在することになり、差動増幅器６のプラス側での電位が高くなる。
【００３０】
次に、フェーズコンパレータ回路３で、基準信号とリングオシレータ回路２からの出力信号とを比較し、両信号が同じ周波数の場合にロック状態を示す所定の制御信号である”Ｈ”ロックフラグを可変分圧回路１１に出力する。”Ｈ”ロックフラグはｎ型ＭＯＳトランジスタ１５のしきい値電圧より高い電圧の信号である。そのため、”Ｈ”ロックフラグがｎ型ＭＯＳトランジスタ１５のゲート電極に入力されると、ｎ型ＭＯＳトランジスタ１５はＯＮ状態となる。これにより、差動増幅器６のプラス側の入力とＧＮＤとの間には、電流制限抵抗１４がバイパスされ電流制限抵抗１３のみが存在することになり、差動増幅器６のプラス側での電位が低くなる。
【００３１】
本実施の形態では、フェーズコンパレータ回路３からのロックフラグにより、差動増幅器６のプラス側に入力される電圧を制御することができる。実施の形態１でも述べたように差動増幅器６のプラス側に入力される電圧は、ｎ型ＭＯＳ高圧トランジスタ８のソース−ドレイン間の電圧Ｖｄｓと等しくなる。また、実施の形態１より電圧電流変換回路１からの出力電流Ｉｏｕｔは、Ｉｏｕｔ＝β［（Ｖｇｓ−Ｖｔｈ）Ｖｄｓ−Ｖｄｓ２／２］となる。そのため、差動増幅器６のプラス側に入力される電圧により、出力電流ＩｏｕｔのＶｇｓに対する特性が変化することになる。
【００３２】
つまり、”Ｌ”ロックフラグの場合、差動増幅器６のプラス側に入力される電圧が高くなりＶｇｓに対する出力電流Ｉｏｕｔの変化が大きくなる。また、”Ｈ”ロックフラグの場合、差動増幅器６のプラス側に入力される電圧が低くなりＶｇｓに対する出力電流Ｉｏｕｔの変化が小さくなる。図３に、Ｖｇｓに対するＩｏｕｔの関係を示す。図３では、横軸をＶｇｓ、縦軸をＩｏｕｔとし、傾きの大きい直線が”Ｌ”ロックフラグ時で、傾きの小さい直線が”Ｈ”ロックフラグ時である。
【００３３】
本実施の形態に記載の電圧電流変換回路１は、定電圧電源９に代えて、所定の制御信号であるロックフラグにより制御される可変分圧回路１１を備え、この可変分圧回路１１が、差動増幅器６の一方の入力端子とＧＮＤとを接続する複数の抵抗素子１３，１４と、制御信号であるロックフラグにより複数の抵抗素子１３，１４のうち一部をバイパスするｎ型ＭＯＳトランジスタ１５とを有するので、制御信号であるロックフラグにより、チャージポンプ回路４から入力される電圧Ｖｇｓに対する電圧電流変換回路１の出力電流Ｉｏｕｔの変化を制御することができる。
【００３４】
また、本実施の形態に記載のＰＬＬ回路は、出力信号と基準信号とを比較し、比較出力と制御信号であるロックフラッグを発生させるフェーズコンパレータ回路３と、フェーズコンパレータ回路３からの比較出力に基づいて電圧を発生させるチャージポンプ回路４と、フェーズコンパレータ回路３からの制御信号であるロックフラグに基づいて、チャージポンプ回路４から出力された電圧がｎ型ＭＯＳ高圧トランジスタ８のゲート電極に入力される電圧電流変換回路１と、電圧電流変換回路１から出力された電流に基づいた周波数の出力信号を発生させるリングオシレータ回路２とを備え、フェーズコンパレータ回路３及びリングオシレータ回路２は、第２電源電圧で駆動され、チャージポンプ回路４は第１電源電圧で駆動されるので、駆動電源電圧を低電圧化して消費電力を低減しながら、従来と同等のダイナミックレンジを有するＰＬＬ回路とすることができる。
【００３５】
さらに、本実施の形態に記載のＰＬＬ回路は、未ロック状態の場合、電圧電流変換回路１でのＶｇｓに対する出力電流Ｉｏｕｔの変化が大きくなり、リングオシレータ回路２での周波数応答性が向上する。そのため、本実施の形態に記載のＰＬＬ回路は、出力信号の周波数をより速く基準周波数に近づけることができる。また、ロック状態の場合、電圧電流変換回路１でのＶｇｓに対する出力電流Ｉｏｕｔの変化が小さくなり、リングオシレータ回路２での周波数応答性が低下する。そのため、本実施の形態に記載のＰＬＬ回路は、チャージポンプ回路４のノイズ変動等があっても出力信号を安定化することができる。
【００３６】
なお、本実施の形態では、ｎ型ＭＯＳトランジスタ７、ｎ型ＭＯＳ高圧トランジスタ８及びｎ型ＭＯＳトランジスタ１５を用いたが、本発明ではこれに限られずｐ型ＭＯＳトランジスタや他のトランジスタであっても良い。
【００３７】
【発明の効果】
本発明に記載の電圧電流変換回路は、定電圧電源と、定電圧電源が一方の入力端子に接続されている演算増幅器と、制御電極が演算増幅器の出力端子に、第１電流電極が演算増幅器の他方の入力端子に、第２電流電極が電流出力端子にそれぞれ接続された第１トランジスタと、第１電流電極がＧＮＤに、第２電流電極が第１トランジスタの第１電流電極にそれぞれ接続され、外部から電圧が制御電極に入力され、且つ第１トランジスタより高い耐圧の第２トランジスタとを備えるので、低消費電力化するために駆動電源電圧を低電圧化しても、ダイナミックレンジを低下させないで電流−電圧変換を行うことができる効果がある。
【００３８】
また、本発明に記載の電圧電流変換回路は、所定の制御信号により制御される可変分圧回路と、可変分圧回路が一方の入力端子に接続されている演算増幅器と、制御電極が演算増幅器の出力端子に、第１電流電極が演算増幅器の他方の入力端子に、第２電流電極が電流出力端子にそれぞれ接続された第１トランジスタと、第１電流電極がＧＮＤに、第２電流電極が第１トランジスタの第１電流電極にそれぞれ接続され、外部から電圧が制御電極に入力され、且つ第１トランジスタより高耐圧の第２トランジスタとを備えるので、制御信号により、外部から入力された電圧に対する電圧電流変換回路の出力電流の変化を制御することができる効果がある。
【００３９】
さらに、本発明に記載のＰＬＬ回路は、出力信号と基準信号とを比較するフェーズコンパレータ回路と、フェーズコンパレータ回路からの出力に基づいて電圧を発生させるチャージポンプ回路と、チャージポンプ回路から出力された電圧が第２トランジスタの制御電極に入力される本発明に記載の電圧電流変換回路と、電圧電流変換回路から出力された電流に基づいた周波数の出力信号を発生させるリングオシレータ回路とを備え、フェーズコンパレータ回路及びリングオシレータ回路は、第２電源電圧で駆動され、チャージポンプ回路は第１電源電圧で駆動されるので、駆動電源電圧を低電圧化して消費電力を低減しながら、従来と同等のダイナミックレンジを有するＰＬＬ回路とすることができる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係るＰＬＬ回路の回路図である。
【図２】本発明の実施の形態２に係るＰＬＬ回路の回路図である。
【図３】本発明の実施の形態２に係るＶｇｓに対するＩｏｕｔの関係を示す図である。
【符号の説明】
１  電圧電流変換回路、２  リングオシレータ回路、３  フェーズコンパレータ回路、４  チャージポンプ回路、５  レギュレータ回路、６  差動増幅器、７ｎ型ＭＯＳトランジスタ、８  ｎ型ＭＯＳ高圧トランジスタ、９  定電圧源、１１  可変分圧回路、１２，１３，１４  電流制限抵抗、１５  ｎ型ＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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