(57)【要約】【課題】  従来のＭＯＳキャパシタ型半導体装置は、パターニング又はエッチングに起因して導電層が所望通りに成形されず、導電層とＮ型拡散層とが短絡するおそれがあった。【解決手段】  本発明に係るＭＯＳキャパシタ型半導体装置では、導電層及び拡散層間で短絡する可能性がある箇所に、短絡を阻止するための絶縁部が形成されている。【選択図】  図１
2005109407.tif 000002
【特許請求の範囲】
【請求項１】
基板上に導電層、絶縁層及び拡散層が形成されたＭＯＳキャパシタ型半導体装置であって、
前記導電層及び前記拡散層間で短絡する可能性がある箇所に、前記短絡を阻止するための絶縁部が形成されたことを特徴とするＭＯＳキャパシタ型半導体装置。
【請求項２】
前記箇所は、前記絶縁層上であって前記導電層の側壁であることを特徴とする請求項１記載のＭＯＳキャパシタ型半導体装置。
【請求項３】
前記絶縁部は、酸化物又は窒化物からなることを特徴とする請求項１記載のＭＯＳキャパシタ型半導体装置。
【請求項４】
基板上に導電層、絶縁層及び拡散層が形成されたＭＯＳキャパシタ型半導体装置の製造方法であって、
前記導電層及び前記拡散層間で短絡する可能性がある箇所に当該短絡を阻止する絶縁部を形成するための絶縁層をエッチバックすることにより、前記箇所に前記絶縁部を形成する工程を含むことを特徴とするＭＯＳキャパシタ型半導体装置の製造方法。
【請求項５】
前記箇所は、前記絶縁層上であって前記導電層の側壁であることを特徴とする請求項４記載のＭＯＳキャパシタ型半導体装置の製造方法。
【請求項６】
前記絶縁部は、酸化物又は窒化物からなることを特徴とする請求項４記載のＭＯＳキャパシタ型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、導電層、絶縁層及び拡散層により静電容量を形成するＭＯＳキャパシタ型半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
図３は、従来のＭＯＳキャパシタ型半導体装置を示す断面図である。従来のＭＯＳキャパシタ型半導体装置１００は、図３に示されるように、Ｐ型シリコン基板１０１上にＮ型拡散層１０２が形成され、Ｎ型拡散層１０２上に絶縁層（ＳｉＯ2）１０４が形成され、絶縁層１０４上に導電層１０５が形成されており、これにより、静電容量を構成する。
【０００３】
Ｐ型シリコン基板１０１上には、また、Ｎ型拡散層１０２に隣接してＮ＋型拡散層１０３が形成されており、Ｎ＋型拡散層１０３上には、他のＭＯＳキャパシタ型半導体装置（図示せず）と接続するためのプラグ１０７が形成されていると共に、Ｎ＋型拡散層１０３に隣接して、ＭＯＳキャパシタ型半導体装置１００とＭＯＳキャパシタ型半導体装置１００の隣りに設けられた他のＭＯＳキャパシタ型半導体装置（図示せず）とを分離するための素子分離酸化膜１０８が形成されている。
【０００４】
図４は、従来のＭＯＳキャパシタ型半導体装置の製造方法を示す断面図である。以下、従来のＭＯＳキャパシタ型半導体装置の製造方法について図４を参照して説明する。
【０００５】
工程２１：熱酸化処理により、素子分離酸化膜１０８を選択的に形成する。さらに、熱酸化処理により、Ｐ型シリコン基板１０１の表面全体に絶縁層１０４を形成する。次に、リン（Ｐ）または砒素（Ａｓ）のイオン注入及び熱拡散により、Ｎ型拡散層１０２を形成する。
【０００６】
工程２２：絶縁層１０４をフォトリソグラフィ及びエッチングにより所望の形状に成形する。
【０００７】
工程２３：ＣＶＤ法により、絶縁層１０４及びＰ型シリコン基板１０１の表面に導電層１０５を堆積する。
【０００８】
工程２４：導電層１０５上に、フォトレジスト１０９をパターニングする。
【０００９】
工程２５：フォトレジスト１０９をマスクとしてエッチングを行なうことにより、導電層１０５のうちの不要な部分、より正確には、少なくともＮ＋型拡散層１０３を形成すべき領域に対応する部分を除去する。
【００１０】
工程２６：砒素のイオン注入及び熱拡散により、Ｐ型シリコン基板１０１の表面においてＮ型拡散層１０２に隣接するようにＮ＋型拡散層１０３を形成し、Ｎ＋型拡散層１０３上にプラグ１０７を設ける。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、図３に図示した従来のＭＯＳキャパシタ型半導体装置１００は、図４に図示した従来の製造方法により製造されると、図４の工程２４でのフォトレジスト１０９のパターニング又は図４の工程２５でのエッチングに起因して、図３と図４の工程２６との比較から明らかなように、導電層１０５のうち除去されるべき不要な部分が所望通りに除去されず、これにより、図４の工程２６に示されるように、導電層１０５とＮ型拡散層１０２とが短絡するおそれがあるという問題があった。また、図４に図示した従来の製造方法は、絶縁層１０４を所望の形状に成形するという工程２２が不可欠であり、ＭＯＳキャパシタ型半導体装置１００の製造時間を短縮することが困難であるという問題があった。
【課題を解決するための手段】
【００１２】
本発明に係るＭＯＳキャパシタ型半導体装置は、上記した課題を解決すべく、基板上に導電層、絶縁層及び拡散層が形成されたＭＯＳキャパシタ型半導体装置であって、前記導電層及び前記拡散層間で短絡する可能性がある箇所に、前記短絡を阻止するための絶縁部が形成されている。
【００１３】
本発明に係るＭＯＳキャパシタ型半導体装置によれば、前記絶縁部が導電層及び拡散層間で短絡する可能性がある箇所に形成されていることから、前記導電層及び前記拡散層間での短絡を避けることができる。
【００１４】
上記した本発明に係るＭＯＳキャパシタ型半導体装置では、前記箇所は、前記絶縁層上であって前記導電層の側壁であることが望ましい。
【００１５】
上記した本発明に係るＭＯＳキャパシタ型半導体装置では、前記絶縁部は、酸化物又は窒化物からなることが望ましい。
【００１６】
本発明に係るＭＯＳキャパシタ型半導体装置の製造方法は、基板上に導電層、絶縁層及び拡散層が形成されたＭＯＳキャパシタ型半導体装置の製造方法であって、前記導電層及び前記拡散層間で短絡する可能性がある箇所に当該短絡を阻止する絶縁部を形成するための絶縁層をエッチバックすることにより、前記箇所に前記絶縁部を形成する工程を含む。
【００１７】
本発明に係るＭＯＳキャパシタ型半導体装置の製造方法では、前記絶縁層の成形と前記絶縁部の形成とを同時に行なうことから、別個に行なっていた従来の製造方法に比較して、製造時間を短縮することが可能になる。
【００１８】
本発明に係るＭＯＳキャパシタ型半導体装置の製造方法では、前記箇所は、前記絶縁層上であって前記導電層の側壁であることが望ましい。
【００１９】
本発明に係るＭＯＳキャパシタ型半導体装置の製造方法では、前記絶縁部は、酸化物又は窒化物からなることが望ましい。
【発明を実施するための最良の形態】
【００２０】
本発明に係るＭＯＳキャパシタ型半導体装置の実施例について図面を参照して説明する。
【実施例１】
【００２１】
図１は、実施例１のＭＯＳキャパシタ型半導体装置の製造方法を示す断面図である。実施例１のＭＯＳキャパシタ型半導体装置１０は、図１の工程６に示されるように、Ｐ型シリコン基板１１と、Ｎ型拡散層１２と、Ｎ＋型拡散層１３と、絶縁層（ＳｉＯ2）１４と、導電層（ｐｏｌｙ−Ｓｉ）１５と、窒化シリコン・スペーサ（ＳｉＮ）１６と、プラグ（Ｗ）１７と、素子分離酸化膜（ＬＯＣＯＳ:Local Oxidation of Silicon）１８とを含む。
【００２２】
Ｐ型シリコン基板１１上でＮ型拡散層１２、絶縁層１４及び導電層１５が相互に協働して従来知られたＭＯＳキャパシタの役割を果たすべく、Ｎ型拡散層１２は、Ｐ型シリコン基板１１上に形成され、絶縁層１４は、Ｎ型拡散層１２上に形成され、導電層１５は、絶縁層１４上に形成されている。
【００２３】
Ｎ＋型拡散層１３は、Ｎ型拡散層１２より高濃度であり、Ｎ型拡散層１２に隣接して設けられており、また、他のＭＯＳキャパシタ型半導体装置（図示せず）とコンタクトするためのプラグ１７が設けられている。
【００２４】
窒化シリコン・スペーサ１６は、導電層１５とＮ型拡散層１２との短絡を回避すべく、より正確には、絶縁層１４上において導電層１５の端部である側壁とＮ型拡散層１２とが短絡することを避けるべく、絶縁層１４上における導電層１５及びＮ型拡散層１２間に形成されており、より詳細には、導電層１５の上記の側壁に形成されている。
【００２５】
素子分離酸化膜１８は、Ｎ＋型拡散層１３に隣接して形成されており、ＭＯＳキャパシタ型半導体装置１０と他のＭＯＳキャパシタ型半導体装置（図示せず）とを分離する機能を有する。
【００２６】
以下、実施例１のＭＯＳキャパシタ型半導体装置１０の製造方法について図１を参照して説明する。
【００２７】
工程１：パターニングされた窒化膜をマスクとして（図示せず）、表面を鏡面研磨されたＰ型シリコン基板１１を高温下で酸素（Ｏ2）の雰囲気中に晒すことにより、即ち、熱酸化処理を施すことにより、素子分離酸化膜１８を選択的に成長させる。さらに、熱酸化処理を行なうことにより、Ｐ型シリコン基板１１上に絶縁層１４を成長させる。次に、イオン注入法によりリン（Ｐ）または砒素（Ａｓ）をＰ型シリコン基板１１に打ち込み熱拡散を行なうことにより、Ｎ型拡散層１２を形成する。
【００２８】
工程２：ＣＶＤ法により、絶縁層１４の表面全体に、導電層１５の元になる導電層２０を堆積する。
【００２９】
工程３：フォトリソグラフィ及びエッチングを行なうことにより、導電層１５を、工程３に図示の側壁１５ａを有する形状に成形する。
【００３０】
工程４：ＣＶＤ法により、導電層１５及び絶縁層１４の表面全体に、窒化シリコン・スペーサ１６の元になる窒化珪素層２１を堆積する。
【００３１】
工程５：窒化珪素層２１のうち、導電層１５の側壁１５ａにおいて工程６に図示の窒化シリコン・スペーサ１６の形状のような部分が残存するように全面エッチング（エッチバック）を行なうことにより、窒化シリコン・スペーサ１６を形成すると共に、絶縁層１４のうちの不要な部分１４ａを除去し、即ち、絶縁層１４を所望の形状に成形する。
【００３２】
工程６：イオン注入法によりリンまたはヒ素をＰ型シリコン基板１１に打ち込み熱拡散を施すことにより、Ｎ＋型拡散層１３を形成する。さらに、Ｎ＋型拡散層１３上にプラグ１７を設ける。このようにして、窒化シリコン・スペーサ１６を備えた実施例１のＭＯＳキャパシタ型半導体装置１０が完成する。
【００３３】
上述したように、実施例１のＭＯＳキャパシタ型半導体装置１０では、窒化シリコン・スペーサ１６が、上記した製造方法でのフォトリソグラフィのパターニング又はエッチングでの加工の誤差に起因して短絡する可能性がある、導電層１５及びＮ型拡散層１２間における導電層１５の側壁１５ａに形成されていることから、導電層１５及びＮ型拡散層１２間の短絡を回避することが可能になる。
【００３４】
実施例１のＭＯＳキャパシタ型半導体装置１０の製造方法では、工程５という一つの工程で窒化シリコン・スペーサ１６の形成に加えて、図３に図示の従来の製造方法における工程２４での絶縁層１０４の成形に相当する絶縁層１４の成形をも行なうことから、従来の製造方法に比較して、ＭＯＳキャパシタ型半導体装置１０の製造時間を短縮することが可能になる。
【実施例２】
【００３５】
図２は、実施例２のＭＯＳキャパシタ型半導体装置の製造方法を示す断面図である。実施例２のＭＯＳキャパシタ型半導体装置３０は、図２の工程１６に示されるように、実施例１のＭＯＳキャパシタ型半導体装置１０と同様に、Ｐ型シリコン基板３１と、Ｎ型拡散層３２と、Ｎ＋型拡散層３３と、絶縁層（ＳｉＯ2）３４と、導電層（ｐｏｌｙ−Ｓｉ）３５と、プラグ（Ｗ）３７と、素子分離酸化膜（ＬＯＣＯＳ）３８とを含み、他方で、実施例１のＭＯＳキャパシタ型半導体装置１０と異なり、窒化シリコン・スペーサ１６に代えて、酸化シリコン・スペーサ（ＳｉＯ2）３６を含む。
【００３６】
実施例１のＭＯＳキャパシタ型半導体装置１０と同様に、Ｐ型シリコン基板３１上でＮ型拡散層３２、絶縁層３４及び導電層３５が相互に協働して従来知られたＭＯＳキャパシタの役割を果たすべく、Ｎ型拡散層３２は、Ｐ型シリコン基板３１上に設けられ、絶縁層３４は、Ｎ型拡散層３２上に設けられ、導電層３５は、絶縁層３４上に設けられている。
【００３７】
実施例１のＭＯＳキャパシタ型半導体装置１０と同様に、Ｎ＋型拡散層３３は、Ｎ型拡散層３２より高濃度であり、Ｎ型拡散層３２に隣接して設けられており、また、他のＭＯＳキャパシタ型半導体装置（図示せず）とコンタクトするためのプラグ３７が構築されている。
【００３８】
酸化シリコン・スペーサ３６は、実施例１のＭＯＳキャパシタ型半導体装置１０の窒化シリコン・スペーサ１６と同様に導電層３５とＮ型拡散層３２との短絡を回避すべく、絶縁層３４上における導電層３５及びＮ型拡散層３２間に絶縁層３４と一体的に形成されており、より詳細には、導電層３５の側壁３５ａにおいて絶縁層３４と一体的に形成されている。
【００３９】
実施例１のＭＯＳキャパシタ型半導体装置１０と同様に、素子分離酸化膜３８は、Ｎ＋型拡散層３３に隣接して形成されており、ＭＯＳキャパシタ型半導体装置３０と他のＭＯＳキャパシタ型半導体装置（図示せず）とを分離する役割を担う。
【００４０】
以下、実施例２のＭＯＳキャパシタ型半導体装置３０の製造方法について図２を参照して説明する。
【００４１】
工程１１：表面を鏡面研磨されたＰ型シリコン基板３１に熱酸化処理を施すことにより、素子分離酸化膜３８を選択的に成長させる。さらに、熱酸化処理を施すことにより、Ｐ型シリコン基板３１の表面全体に絶縁層３４を成長させる。次に、イオン注入法によりＰ型シリコン基板３１にリンまたは砒素を打ち込み熱拡散を施すことにより、Ｎ型拡散層３２を形成する。
【００４２】
工程１２：絶縁層３４上に、導電層３５の元になる導電層４０をＣＶＤ法により堆積する。
【００４３】
工程１３：フォトリソグラフィ及びエッチングを行なうことにより、導電層３５を、工程３に図示された側壁３５ａを有する形状に成形する。
【００４４】
工程１４：導電層３５及び絶縁層３４の表面全体に、酸化シリコン・スペーサ３６の元になる酸化シリコン層４１をＣＶＤ法により堆積する。
【００４５】
工程１５：酸化シリコン層４１のうち、導電層３５の側壁３５ａにおいて工程６に図示の酸化シリコン・スペーサ３６の形状のような部分が残存するように全面エッチング（エッチバック）を行なうことにより、酸化シリコン・スペーサ３６を形成し、かつ、絶縁層３４のうちの不要な部分３４ａを除去し、即ち、絶縁層３４を所望の形状に成形する。
【００４６】
工程１６：イオン注入法により砒素をＰ型シリコン基板３１に打ち込み熱拡散を施すことにより、Ｎ＋型拡散層３３を形成する。さらに、Ｎ＋型拡散層３３上のプラグ３７を構築する。
【００４７】
上述したように、実施例２のＭＯＳキャパシタ型半導体装置３０では、実施例１の半導体装置１０での窒化シリコン・スペーサ１６に代えて、酸化シリコン・スペーサ３６が、上記した製造方法でのパターニング及びエッチングでの加工誤差に起因して短絡するおそれがある箇所である、導電層３５及びＮ型拡散層３２間における導電層３５の側壁３５ａに形成されていることから、実施例１と同様にして、導電層３５及びＮ型拡散層３２間の短絡を回避することができる。
【００４８】
実施例２のＭＯＳキャパシタ型半導体装置３０では、また、一つの工程１５で、酸化シリコン・スペーサ３６の形成及び絶縁層３４の成形の両方を同時に行なうことから、従来の製造方法に比して、ＭＯＳキャパシタ型半導体装置３０の製造時間を短縮することができる。
【図面の簡単な説明】
【００４９】
【図１】実施例１のＭＯＳキャパシタ型半導体装置の製造方法を示す図。
【図２】実施例２のＭＯＳキャパシタ型半導体装置の製造方法を示す図。
【図３】従来のＭＯＳキャパシタ型半導体装置を示す図。
【図４】従来のＭＯＳキャパシタ型半導体装置の製造方法を示す図。
【符号の説明】
【００５０】
１０  ＭＯＳキャパシタ型半導体装置    １１  Ｐ型シリコン基板    １２  Ｎ型拡散層    １３  Ｎ＋型拡散層    １４  絶縁層    １５  導電層    １６  窒化シリコン・スペーサ    １７  プラグ    １８  素子分離酸化膜
【図１】
2005109407.tif 000003
【図２】
2005109407.tif 000004
【図３】
2005109407.tif 000005
【図４】
2005109407.tif 000006