(57)【要約】【課題】ＰＦＥＴビットスイッチを使用するＤＲＡＭの直接書き込みシステムおよび方法を提供すること。【解決手段】関連した１つまたは複数のメモリ・セルを有するメモリ・アレイ・デバイスの制御回路は、１つまたは複数のメモリ・セルに結合された真ビットラインおよび相補ビットラインを含む。センス増幅器が真ビットラインおよび相補ビットラインに結合され、このセンス増幅器は、真ビットラインと相補ビットラインの間の小さな電圧差を、所定のハイおよびロー論理電圧レベルのフル・レベル信号に増幅するように構成されている。ビットスイッチ対は、ビットラインおよび前記センス増幅器を論理入力回路に選択的に結合し、さらに、書き込み動作のために選択されたセルと関連したワードラインの活動化前に、論理入力回路を真ビットラインおよび相補ビットラインに結合するように構成されている。それによって、真ビットラインおよび相補ビットライン上の信号形成前に、選択されたセルへの書き込み動作が開始される。【選択図】図２
2005071589.tif 000002
【特許請求の範囲】
【請求項１】
１つまたは複数のメモリ・セルを有するメモリ・アレイ・デバイスの制御回路であって、
前記１つまたは複数のメモリ・セルに結合された真ビットラインおよび相補ビットラインと、
前記真ビットラインおよび相補ビットラインに結合されたセンス増幅器と、
前記ビットラインおよび前記センス増幅器を論理入力回路に選択的に結合するビットスイッチ対であって、書き込み動作のために選択されたセルと関連したワードラインの活動化前に、前記論理入力回路を前記真ビットラインおよび相補ビットラインに結合するように構成されたビットスイッチ対とを備え、
前記真ビットラインおよび相補ビットライン上の信号形成の終了前に、前記選択されたセルへの前記書き込み動作が開始される制御回路。
【請求項２】
前記真ビットラインおよび相補ビットラインが、第１の極性型のスイッチング・デバイスの活動化によって第１の論理レベルにプリチャージされ、さらに、
前記ビットスイッチ対が、前記第１の極性型と反対の第２の極性型のスイッチング・デバイスを備える、請求項１に記載の制御回路。
【請求項３】
前記真ビットラインおよび相補ビットラインが、ＮＦＥＴデバイスを介して接地電位にプリチャージされ、さらに、
前記ビットスイッチ対が、ＰＦＥＴデバイスを備える、請求項２に記載の制御回路。
【請求項４】
前記センス増幅器がセット・バスに結合され、前記セット・バスが他のビットライン対とその関連した他のセンス増幅器から電気的に分離されている、請求項１に記載の制御回路。
【請求項５】
前記ビットスイッチ対は、前記ビットスイッチ対が活動化されるか非活動化されるかと無関係に、前記真ビットラインおよび相補ビットラインを、前記論理入力回路と関連したビットライン・キャパシタンスから分離するように構成されている、請求項１に記載の制御回路。
【請求項６】
前記書き込み動作中に、前記真ビットラインおよび相補ビットラインのうちの一方が、フル・ロー・レベル電圧に書き込まれ、前記真ビットラインおよび相補ビットラインのうちの他方が、フル・ハイ・レベル電圧に書き込まれる、請求項１に記載の制御回路。
【請求項７】
読出し動作中に、前記真ビットラインと前記相補ビットラインの間の前記小さな電圧差が、前記ビットスイッチ対に使用された前記ＰＦＥＴデバイスの電圧閾値レベルに達するやいなや、選択されたセル内に記憶されたデータが、前記論理入力回路に結合される、請求項３に記載の制御回路。
【請求項８】
読出し動作中に、前記論理入力回路が、電源の電圧Ｖｄｄと同等のフル・ハイ・レベル電圧を、前記真ビットラインおよび相補ビットラインのうちの一方から感知する、請求項１に記載の制御回路。
【請求項９】
ダイナミック・ランダム・アクセス・メモリ・アレイであって、
論理入力ノードに結合された複数のビットライン対であって、各々が前記メモリ・アレイと関連した１つまたは複数のメモリ・セルに結合された真ビットラインおよび相補ビットラインを含むものである複数のビットライン対と、
前記複数のビットライン対の各々に結合されたセンス増幅器と、
各ビットライン対と関連した複数のビットスイッチ対であって、前記ビットライン対および前記センス増幅器を前記論理入力ノードに選択的に結合するためのビットスイッチ対であり、各ビットスイッチ対は、書き込み動作のために選択されたセルと関連したワードラインの活動化前に、前記論理入力ノードを関連した前記ビットライン対に結合するように構成され、前記ビットライン対上の信号形成の終了前に、前記選択されたセルへの前記書き込み動作を開始する複数のビットスイッチ対と、を備えるダイナミック・ランダム・アクセス・メモリ・アレイ。
【請求項１０】
前記真ビットライン対が、第１の極性型のスイッチング・デバイスの活動化によって第１の論理レベルにプリチャージされ、さらに、
前記ビットスイッチ対が、前記第１の極性型と反対の第２の極性型のスイッチング・デバイスを備える、請求項８に記載のメモリ・アレイ。
【請求項１１】
前記ビットライン対が、ＮＦＥＴデバイスを介して接地電位にプリチャージされ、さらに、
前記ビットスイッチ対がＰＦＥＴデバイスを備える、請求項１０に記載のメモリ・アレイ。
【請求項１２】
前記センス増幅器の各々が、対応するセット・バスに結合され、各セット・バスが互いに電気的に分離されている、請求項９に記載のメモリ・アレイ。
【請求項１３】
前記ビットスイッチ対が、それと関連した前記ビットライン対を、個々のビットスイッチ対が活動化されるか非活動化されるかに無関係に、前記論理入力回路と関連したビットライン・キャパシタンスから分離するように構成されている、請求項９に記載のメモリ・アレイ。
【請求項１４】
前記書き込み動作中に、前記真ビットラインおよび相補ビットラインの一方が、フル・ロー・レベル電圧に書き込まれ、前記真ビットラインおよび相補ビットラインの他方がフル・ハイ・レベル電圧に書き込まれる、請求項９に記載のメモリ・アレイ。
【請求項１５】
読出し動作中に、前記真ビットラインと前記相補ビットラインの間の前記小さな電圧差が前記ビットスイッチ対に使用された前記ＰＦＥＴデバイスの電圧閾値レベルに達するやいなや、選択されたセル内に記憶されたデータが、前記論理入力回路に結合される、請求項１１に記載のメモリ・アレイ。
【請求項１６】
読出し動作中に、前記論理入力回路が、電源の電圧Ｖｄｄと同等なフル・ハイ・レベル電圧を、前記真ビットラインおよび相補ビットラインの一方から感知する、請求項９に記載のメモリ・アレイ。
【請求項１７】
ＤＲＡＭデバイスの選択された記憶セルに対して直接書き込み動作を実施する方法であって、
前記選択された記憶セルと関連したワードラインの活動化前に、ビットライン対を論理入力ノードに結合するようにビットスイッチ対を活動化するステップを備え、
前記ビットライン対がセンス増幅器に結合された真ビットラインおよび相補ビットラインを備え、前記センス増幅器が、前記真ビットラインと前記相補ビットラインの間の小さな電圧差を、所定のハイおよびロー論理電圧レベルのフル・レベル信号に増幅するように構成され、
前記選択された記憶セルと関連したワードラインが活動化されるやいなや、前記真ビットラインおよび相補ビットライン上の信号形成と関連した時間の終了前に、前記選択されたセルへの書き込み動作が開始される方法。
【請求項１８】
さらに、
前記真ビットラインおよび相補ビットラインを、第１の極性型のスイッチング・デバイスの活動化によって第１の論理レベルにプリチャージするステップを備え、
前記ビットスイッチ対が、前記第１の極性型と反対の第２の極性型のスイッチング・デバイスを備える、請求項１７に記載の方法。
【請求項１９】
前記真ビットラインおよび相補ビットラインが、ＮＦＥＴデバイスを介して接地電位にプリチャージされ、さらに、
前記ビットスイッチ対が、ＰＦＥＴデバイスを備える、請求項１８に記載の方法。
【請求項２０】
前記センス増幅器がセット・バスに結合され、前記セット・バスがその他のビットライン対と関連したその他のセンス増幅器から電気的に分離されている、請求項１７に記載の方法。
【請求項２１】
前記ビットスイッチ対は、前記ビットスイッチ対が活動化されか非活動化されるかと無関係に、前記真ビットラインおよび相補ビットラインを、前記論理入力回路と関連した追加のビットライン・キャパシタンスから分離するように構成されている、請求項１７に記載の方法。
【請求項２２】
前記書き込み動作中に、前記真ビットラインおよび相補ビットラインのうちの一方が、フル・ロー・レベル電圧に書き込まれ、前記真ビットラインおよび相補ビットラインのうちの他方が、フル・ハイ・レベル電圧に書き込まれる、請求項１７に記載の方法。
【請求項２３】
読出し動作中に、前記真ビットラインと前記相補ビットラインの間の前記小さな電圧差が、前記ビットスイッチ対に使用された前記ＰＦＥＴデバイスの電圧閾値レベルに達するやいなや、選択されたセル内に記憶されたデータが、前記論理入力回路に結合される、請求項１９に記載の方法。
【請求項２４】
読出し動作中に、前記論理入力回路が、電源の電圧Ｖｄｄと同等のフル・ハイ・レベル電圧を、前記真ビットラインおよび相補ビットラインのうちの一方から感知する、請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、ＤＲＡＭに関し、より詳細には、ＰＦＥＴビットスイッチを使用してＤＲＡＭに直接書き込みを行うシステムおよび方法に関する。
【背景技術】
【０００２】
既存のＤＲＡＭは、一般に、ＳＲＡＭまたはＲＯＭよりもアクセスするのに時間がかかる。従来、ＤＲＡＭは、比較的低価格でかつより小さな電力消費で、磁気ディスク媒体または光ディスク媒体よりも速いアクセスで、大量のデータを記憶する「独立型の」集積回路チップとして製造された。対照的に、ＳＲＡＭおよびＲＯＭは、通常、ＤＲＡＭよりも速いアクセスを可能にするが、それは多くの場合、より高価格であり電力消費が大きい。というのは、これらのメモリでは、記憶データ・ビット当たりにより多くのデバイス数が必要とされ、これによってコストおよび密度が増すからである。
【０００３】
最近、メモリのほかに論理デバイスまたは他の処理デバイスを含むことができる特定用途集積回路（ＡＳＩＣ）ような集積回路の要素の１つとして、ＤＲＡＭを使用することに関心が高まっている。このような背景で、そのようなＤＲＡＭデバイスは、埋込みＤＲＡＭまたはｅＤＲＡＭとも呼ばれる。埋込みＤＲＡＭを使用する目的には、高速アクセス時間を有する潜在的に大量の容易に書き換え可能な記憶量を、ＳＲＡＭよりも安いコストおよび小さな電力消費で得ることがある。既存のＤＲＡＭアーキテクチャに関連した１つの問題は、メモリ・セルに新しいデータ・ビットを書き込むのに（例えば、論理「０」から論理「１」に、またはその逆に）、そのメモリ・セルのそのデータ・ビットを読み出すかまたはリフレッシュするのにかかるよりも長い時間がかかることである。この書き込み時間がより長いことで、今度は、ＤＲＡＭが動作することができるサイクル時間、すなわち周波数が制限される。
【０００４】
メモリ・サイクル内の初期の書き込みで行われる１つの方法は、センス増幅器をセットしながら、真ビットラインか相補ビットラインかのどちらか一方だけをプリチャージ電位（例えば、接地）に保つことである。（読出しまたはリフレッシュのための）センス増幅器は、データをセルに書き込むために、真ビットラインと相補ビットラインの間の小さな電圧差を、所定のハイ（high）およびロー（low）電圧論理レベルに増幅する。書き込み動作では、センス増幅器の一方の側（真または補数）はプリチャージ・レベルに保たれ、センス増幅器は、強制的に、以前にそのアドレスに書き込まれたデータと無関係な状態にされる。さらに、ビットラインは、ビットスイッチを介した伝導経路で固定電位にプリチャージされる。書き込むために、ビットスイッチおよび書き込み経路トランジスタは、真ビットラインか相補ビットラインかのどちらかに固定電位を加える。書き込まれない他のメモリ・セルのビットスイッチは、センス増幅器をセットするときこの他のメモリ・セルを分離するように非導通であり、その結果、選択されたメモリ・セルが書き込まれるのと同時に、この他のメモリ・セルの記憶内容はリフレッシュされる（すなわち、ライトバックされる）。この初期書き込み方法に関するその他の詳細は、バース（Barth）他の米国特許第６，４００，６２９号に見出すことができる。
【特許文献１】米国特許第６，４００，６２９号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記米国特許では、センス増幅器における信号増幅の完了まで待つ必要がないので、サイクル時間の書き込み部分が改善されるが、書き込みサイクルの信号形成部分で、反射的に逆データを書き込むので、依然としてサイクル時間に制限がある。書き込まれるセルはプリチャージ・レベルから始まるので、リフレッシュ・セルよりもライトバックするのに長い時間がかかる。それは、リフレッシュ・セルは、増幅前に完全には放電していないからである。したがって、最初に信号形成を待つ必要がないことで、データが書き込まれる速度をさらに改善できることが望ましい。
【課題を解決するための手段】
【０００６】
従来技術の前述の欠点および不足は、関連した１つまたは複数のメモリ・セルを有するメモリ・アレイ・デバイス用の制御回路によって、克服されるかまたは軽減される。例示の実施例では、制御回路は、１つまたは複数のメモリ・セルに結合された真ビットラインおよび相補ビットラインを含む。センス増幅器が真ビットラインおよび相補ビットラインに結合され、このセンス増幅器は、真ビットラインと相補ビットラインの間の小さな電圧差を、所定のハイおよびロー論理電圧レベルのフル・レベル信号に増幅するように構成されている。ビットスイッチ対は、ビットラインおよび前記センス増幅器を論理入力回路に選択的に結合し、さらに、書き込み動作のために選択されたセルと関連したワードラインの活動化前に、論理入力回路を真ビットラインおよび相補ビットラインに結合するように構成されている。それによって、真ビットラインおよび相補ビットライン上の信号形成の終了前に、選択されたセルへの書き込み動作が開始される。
【０００７】
他の態様において、ＤＲＡＭアレイのアーキテクチャは、論理入力ノードに結合された複数のビットライン対を含み、この複数のビットライン対各々は、メモリ・アレイと関連した１つまたは複数のメモリ・セルに結合された真ビットラインおよび相補ビットラインを含む。センス増幅器が複数のビットライン対の各々に結合され、このセンス増幅器は、関連した真ビットラインと相補ビットラインの間の小さな電圧差を、所定のハイおよびロー論理電圧レベルのフル・レベル信号に増幅するように構成されている。複数のビットスイッチ対が各ビットライン対と関連し、このビットスイッチ対は、ビットライン対およびセンス増幅器を論理入力ノードに選択的に結合するように構成されている。各ビットスイッチ対は、さらに、書き込み動作のために選択されたセルと関連したワードラインの活動化前に、論理入力ノードを関連したビットライン対に結合するように構成され、それによって、ビットライン対上の信号形成の終了前に、選択されたセルへの書き込み動作を開始する。
【０００８】
さらに他の態様では、ＤＲＡＭの選択された記憶セルに対して直接書き込み動作を実施する方法は、選択された記憶セルと関連したワードラインの活動化前に、ビットライン対を論理入力ノードに結合するようにビットスイッチ対を活動化することを含む。ビットライン対は、センス増幅器に結合された真ビットラインおよび相補ビットラインを含み、センス増幅器は、真ビットラインと相補ビットラインの間の小さな電圧差を、所定のハイおよびロー論理電圧レベルのフル・レベル信号に増幅する。選択された記憶セルと関連したワードラインが活動化されるやいなや、真ビットラインおよび相補ビットライン上の信号形成の終了前に、選択されたセルへの書き込み動作が開始される。
【０００９】
例示の図面では、いくつかの図で同様な要素は同様な番号が付けられている。
【発明を実施するための最良の形態】
【００１０】
ビットスイッチとしてＰＦＥＴデバイスを使用して（ビットライン対が接地にプリチャージされている場合）、ＤＲＡＭに直接書き込み動作を実施するシステムおよび方法が、本明細書で開示される。この方法では、ＰＦＥＴデバイスがフルの接地電位を通さないので、選択されたビットスイッチは、論理入力ノード回路のキャパシタンスを依然として分離しながら、信号形成前に活動化される。それによって、関連したワードライン信号が活動状態で、さらに特定のメモリ・セルのアクセス・トランジスタが導通するやいなや、ライトバック動作が始まる。
【００１１】
最初に図１を参照して、先に引用した米国特許（６４００６２９）に記載されているものと同様な初期書き込みセンス増幅器アーキテクチャ１００の模式図を示す。図示のように、初期書き込みアーキテクチャ１００は、主センス増幅器１０２、１０４、１０６、１０８のグループを含み、これらの増幅器は、ＢＴ０／ＢＣ０、ＢＴ１／ＢＣ１、ＢＴ２／ＢＣ２、ＢＴ３／ＢＣ３で示す信号で制御されるそれぞれの真／相補ビットラインの対に結合されている。ビットライン対は各々、真ビットライン（ＢＴ）（このビットラインに、ワードラインによって活動化されたアクセス・トランジスタを介して個々の記憶セルが選択的に結合される）および相補ビットライン（ＢＣ）を含む。この相補ビットラインは、同様に、第２の組の個々の記憶セルに接続される。
【００１２】
ビットライン対ＢＴ０／ＢＣ０、ＢＴ１／ＢＣ１、ＢＴ２／ＢＣ２、ＢＴ３／ＢＣ３の各々は、ＢＸＰ０、ＢＸＰ１、ＢＸＰ２、ＢＸＰ３で示した信号で制御される対応する対のビットスイッチを介して、論理入力ノード１１０に選択的に結合される。説明のために、論理入力ノード１１０と共に構成された４組のビットライン対およびセンス増幅器がある。しかし、当業者は認めることであろうが、異なる数のビットライン対／センス増幅器の組を使用することができる。図１の初期書き込み構成では、論理入力ノード１１０は、読出しデータをセルから受け取るためか書き込みデータをセルに送るためかのどちらかのために使用される真データ・ラインＦＴおよび相補データ・ラインＦＣを含む。
【００１３】
ビットスイッチは、センス増幅器がセットするとき（すなわち、増幅するとき）固定電位が主センス増幅器に存在するようなやり方で、この固定電位（例えば、接地）への伝導経路を真ビットラインか相補ビットラインかのどちらかに与えて、書き込み動作中に４つのビットライン対のうちのどの１つに書き込むべきかを決定する。ビットスイッチの各対に関して、信号ＢＸＰ０…ＢＸＰ３のうちの１つで一度に一対だけがオンになって、信号は、書き込み動作中に、対応する真および相補ビットラインに流れるようになり、また読出し動作中に、真ビットラインおよび相補ビットラインから読出しバッファに流れるようになる。これらの動作のタイミングは、ＥＱＰ、ＷＲＰ、ＲＤＰおよびＰＳＥＴＮで示す制御ラインの適切な入力で制御される。差し込まれたタイミング１１２（図１）は、選択されたビットスイッチ（この場合は、ＢＸＰ０）に関する初期書き込み動作を示す。
【００１４】
ビットスイッチは、読出し／書き込み動作のためにどのセンス増幅器を活動化するかを制御することのほかに、また、主センス増幅器に位置づけされたプリチャージ・デバイスを使用しないで、真ビットラインおよび相補ビットラインをプリチャージするためにも使用される。その代わりとして、論理入力回路が接地のようなプリチャージ電位に接続されたとき、一度に全てのビットスイッチをオンにしてプリチャージ動作が行われる。このように、ビットスイッチは、ビットラインをプリチャージする伝導経路を実現する。
【００１５】
例えばビットラインＢＴ０でアクセスされる特定のメモリ・セルに「０」を書き込むべきとき、ＷＲＰに結合されたＮＦＥＴトランジスタは、ハイになる信号で導通するようになる。ＦＴはロー信号（書き込むべき「０」を表す）を伝えるので、ＦＴに結合されたインバータの出力はハイであり、それによって、ＢＸＰ０信号でビットスイッチＮＦＥＴ対がオンになるやいなや、ＢＴ０に接地への伝導経路がつくられる。したがって、センス増幅器１０２のＢＴ０は接地に保たれるので、ワードライン（図示しない）の活動化後、センス増幅器がセットするような時間まで、ＢＸＰ０の活動化を遅らせる必要がない。ＢＴ０は接地に保たれるので、そのときＢＣ０は所定のハイ電圧（すなわち、Ｖｄｄ）になる。逆に、ビットラインＢＴ０でアクセスされるメモリ・セルに「１」を書き込むべきとき、ＦＣ上に存在する論理０信号によって、（ＷＲＰおよびＢＸＰ０の活動化時に）ＢＣ０に接地への経路がつくられる。したがって、センス増幅器は、ビットラインＢＴ０をフル・レール電圧にし、このフル・レール電圧が、ワードラインが選択されたとき、ＢＴ０に結合された記憶セルを充電する。
【００１６】
１つのビットライン（例えば、ビットラインＢＴ０）への書き込み動作は、同じ活動化されたワードラインに結合された他のビットラインのリフレッシュ（ライトバック）動作と同時に、またこのリフレッシュ動作とほぼ同じくらいの時間のうちに行われる。ビットラインＢＴ０、ＢＴ１、ＢＴ２およびＢＴ３は、全て同じワードラインでアクセスされるメモリ・セルに結合されている。したがって、ビットラインＢＴ０の特定のメモリ・セルに新しいデータが書き込まれているとき、他のビットラインＢＴ１、ＢＴ２およびＢＴ３のメモリ・セルのデータは、リフレッシュされる（ライトバックされる）。ワードラインが活動化されたとき、そのワードラインに沿った各メモリ・セルに蓄えられた電荷は、ビットライン上をセンス増幅器に向かって流れる。このようにして、ワードライン活動化時に、記憶データを表す信号は、メモリ・セルから、ビットラインＢＴ０からＢＴ３またはＢＣ０からＢＣ３上を、それぞれ主センス増幅器１０２から１０８に向かって伝わる。
【００１７】
上述のような書き込み動作では、そのときＢＸＰ０のビットスイッチ対だけがオンになるので、ビットラインＢＴ０のメモリ・セルだけが書き込まれる。ビットラインＢＴ１からＢＴ３のメモリ・セルは書き込まれないが、その代わりに、ライトバックされる。それは、主センス増幅器１０４、１０６、１０８が、依然として、それに結合されたビットラインから記憶データ信号を受け取り、データ信号を所定のハイおよびロー論理レベルに記憶再生するからである。そして、これらのレベルは、依然として活動化されているワードラインによって再びメモリ・セルに記憶される。
【００１８】
前に述べたように、他の態様でのアーキテクチャ１００の構成は、ビットラインの１つを接地にクランプする結果として、初期書き込みを可能にする。しかし、この動作は、やはりビットラインの信号形成まで待たなければならないので、依然としてある程度書き込みサイクルに依存している。ＮＦＥＴデバイスがビットスイッチに使用され、さらにビットラインが論理入力回路によって接地にプリチャージされるので、信号形成前にビットスイッチ対を活動化すると、結果として、論理入力ノードのキャパシタンスをビットラインに結合することになる。そのようなものとして、この追加キャパシタンスは、セルからビットラインへの電荷転送比に悪影響を及ぼし、したがってセンス増幅器の最終信号レベルを減少させるかもしれない。この信号レベルの減少は、一般に、必要なより長いサイクル時間またはセンス増幅器の故障につながるかもしれない。他の点で、容量結合問題にもかかわらず、書き込みデータをビットラインに直接結合すると（近接したビットラインの信号形成前または信号形成中に）、ＰＳＥＴＮに結合されたトランジスタをオンにすることで活動化される共通センス増幅器セット・バスのために、近接したビットラインは雑音を受けやすくなる。このことは、実事上、信号形成の終了前にリフレッシュ・センス増幅器をセットする、すなわち増幅する。
【００１９】
したがって、本発明の実施例に従って、図２は、「直接書き込み」センス増幅器アーキテクチャ２００の模式図を示し、この「直接書き込み」センス増幅器アーキテクチャ２００では、ビットスイッチＢＸＰ０からＢＸＰ３がＰＦＥＴデバイスで実現される。ビットラインはやはり接地にプリチャージされるので（従来の初期書き込み方法のように）、信号形成前にビットスイッチが導通するようになるということには、論理入力ライン回路からキャパシタンスを結合するという効果はない。より一般的に言えば、ビットスイッチの動作極性は、プリチャージ動作に関係するデバイスの反対極性である。したがって、ビットラインがＶｄｄにプリチャージされる（また、ＰＦＥＴで活動化される）場合には、ビットスイッチはＮＦＥＴデバイスで実現される。信号形成中に、電荷転送がビットライン上でＰＦＥＴデバイスの閾値よりも下で起こる限り、ＰＦＥＴは、オフ状態のままであり、リフレッシュおよび読出し動作中に、論理入力ノードのキャパシタンスを分離する。
【００２０】
簡単にするために、図２では、図１で説明したものと同様な要素には同じ参照数字を付ける。図２に示すように、ビットライン対ＢＴ０／ＢＣ０、ＢＴ１／ＢＣ１、ＢＴ２／ＢＣ２、ＢＴ３／ＢＣ３に対応するセンス増幅器１０２、１０４、１０６、１０８は、それぞれＰＦＥＴビットスイッチ対ＢＸＮ０、ＢＸＮ１、ＢＸＮ２、ＢＸＮ３を介して、論理入力ノード２０２に選択的に結合される。また、留意すべきことであるが、書き込み制御信号ＷＲＮは活動状態ローであり、それで、書き込み制御信号ＷＲＮは、論理入力ノード２０２の真および相補データ・ラインＦＴ、ＦＣであるようなプルアップＰＦＥＴデバイスに結合されている。
【００２１】
図１の初期書き込みアーキテクチャ１００と異なって、図２の新規な直接書き込みアーキテクチャ２００では、選択されたビットラインに対して適切なワードラインが活動化されるやいなや、書き込み動作の開始が可能になる。これは、ビットライン上の信号形成前でも、選ばれたビットラインへの追加キャパシタンスの結合なしに、ビットスイッチ対（例えば、ＢＸＮ０）を活動化することができることによってもたらされる。ビットスイッチはＰＦＥＴデバイスであるので、ビットスイッチは接地電位を通過させない。この接地電位は、依然として、制御信号ＥＱＰおよびＥＱＤＷＰが見るようにビットラインをプリチャージするために使用される電圧レベルである。より一般的に言えば、ビットスイッチ・デバイスの極性（例えば、ＰＦＥＴ）は、プリチャージを行うために使用されるデバイス（例えば、ＮＦＥＴ）と反対極性であるように選ばれる。したがって、アーキテクチャ２００がビットラインをＶｄｄに充電するようなやり方で構成される場合には、ビットスイッチは、ＮＦＥＴで実現される。それは、このデバイスがＶｄｄを通過させないからである。
【００２２】
書き込み動作はワードライン活動化の直後に始まるので、近接したビットラインに対する雑音問題は、図２にも示すように、ビットライン対ごとに別個のＰＳＥＴバスを使用して対処する。分離されたＰＳＥＴバスを使用して、センス増幅器レイアウトを交互に配置するのが好ましい。しかし、留意されたいことであるが、各ＰＳＥＴバスは共通の信号ＰＳＥＴＮで活動化される。また、留意されるように、このアーキテクチャでは、ビットスイッチは、ビットラインをプリチャージするために使用されない。その代わりとして、ビットライン対を互いに短絡させるだけでなく専用ＮＦＥＴデバイスを介して各ビットライン対を接地に結合する信号ＥＱＰで、プリチャージは制御される。ビットスイッチはフル・プリチャージ・レベルを通さないので、もはやプリチャージを開始するのにビットスイッチを使用することができない。
【００２３】
また留意すべきことであるが、直接書き込みアーキテクチャ２００は、近接したセンス増幅器および関連したビットラインの信号形成中に、ビットライン上にフル・レベル信号をアサートする。ＰＳＥＴノードの分離によって解決されるＰＳＥＴ問題のほかに、ビットライン結合の問題にも対処しなければならない。好ましい実施例では、ビットラインねじりを使用して、結合による全ての雑音をビットライン上の共通モード雑音に変換する。すなわち、近接した真ビットライン上に見られる結合効果はどれでも、対応する相補ビットラインも等しい量で見ている。これによって、ライン間結合のせいで信号形成後まで直接書き込みを遅らせる必要はなくなる。
【００２４】
タイミング２０４は、直接書き込み構成で省かれた余分な時間を反映している。書き込み動作中に、真ビットラインか相補ビットラインかのどちらかが、読出し／ライトバック動作中に起こる信号形成位相の前でも、論理ハイのレベルに立ち上がる。例えば、ＢＴ０に結合された選択されたセルに「０」ビットの直接書き込みを行うために、ワードライン活動化の前にビットスイッチ対ＢＸＮ０が導通するようにされ、一方で、選択されないビットスイッチはオフのままになっている。ローになる信号によってＷＲＮが活動化されるとき、ＦＴ上の接地電位のデータ信号によって、ＢＣ０は直ちにＶｄｄに引き上げられる。さらに、これによって、フル・ロー・レベルをビットラインに書き込むために、論理入力回路２０２の交差結合ＮＦＥＴがＢＴ０ビットラインを接地に引っ張るようになる。この場合、ＰＦＥＴビットスイッチは、フルＶｄｄレベルがセンス増幅器に書き込まれるようにする。このようにして、書き込まれたセンス増幅器のビットラインは、通常の読出しまたはリフレッシュ増幅の前に、フルの反対レベルに増幅される。
【００２５】
上述のアーキテクチャ２００は、書き込み動作時のサイクル時間の改善を実現するだけでなく、改善された読出し性能と関連した利点もある。例えば、アーキテクチャ２００を使用すると、センス増幅器がデータを読み出すようにセットしたらあとは、活動化する必要のあるゲート信号はない。言い換えると、読出し動作中に、使用可能なビットライン対に形成された信号電圧がビットスイッチＰＦＥＴデバイスの電圧閾値レベルに達すると、選択されたセル内に記憶されたデータは論理入力回路に結合される。
【００２６】
従来のＤＲＡＭセンス・アンプの設計では、センス・アンプがセットした後で始めて読出しビットスイッチが活動化される。これは、セットする前にセンス・アンプに読出し経路または読出しラッチを結合することで、センス・アンプ動作が損なわれないことを保証するために行われる。センス・アンプのセットと読出しスイッチの活動化の間に設けられた遅延は、このアーキテクチャでの読み出しアクセスの不利点を示している。対照的に本開示は、増幅が始まるやいなや、Ｖｄｄに引っ張られることになっている特定のビットラインがＰＦＥＴを介して読出しＮＦＥＴに移るように、センス・アンプのセット前に読出し／書き込みビットスイッチが開くようすることで、この問題に対処しまたこの問題を片付ける。このＮＦＥＴがオンになったとき、このＮＦＥＴは、（Ｖｄｄにプリチャージされた）読出しデータ・ラインを接地に引っ張る。これは、センス・アンプ・セット後の即時アクセスをもたらす非ゲート制御の動作である。読出し経路は、この設計では真／補数であり、そして、１つの論理入力ノードだけが引っ張られてハイになるので、真データ・ラインか補数データ・ラインだけが引っ張られてローになる。
【００２７】
第２に、（また、直接書き込みでそうであるように）ＰＦＥＴビットスイッチを使用することで、読出し動作時に、フル・レベルＶｄｄが可能になる。特に低電圧で耐性の高い動作のために、論理入力ノードに接続されたＮＦＥＴプルダウン・デバイスにフル・Ｖｄｄレベルを励振（drive）するのが望ましい。ビットスイッチはＰＦＥＴであるので、センス・アンプは常に論理入力ノードしたがってＮＦＥＴゲートに対してフル・Ｖｄｄレベルを励振する。他方で、ビットスイッチがＮＦＥＴであれば、読出しＮＦＥＴプルダウン・デバイスは部分Ｖｄｄレベル（Ｖｄｄ−Ｖｔ）だけを見ることになる。この部分Ｖｄｄレベルは、読出し経路の部分的な過励振（overdrive）および性能の低減をもたらす。
【００２８】
したがって、理解されることであろうが、直接書き込みアーキテクチャ２００は、ビットライン上の信号形成前に真ビットラインと相補ビットラインの両方に直接書き込むことで、改善されたサイクル時間を実現する。具体的には、通常のセット時間まで待たないで、セルをプリチャージ・レベルから反対状態にライトバックして、サイクル時間を改善する。書き込みサイクル時間オーバヘッド（例えば、２００ｐｓ〜４００ｐｓ）が取り除かれるので、全体的なサイクル時間はリフレッシュ・サイクルだけで制限される。先に述べたように、リフレッシュは通常のセンス増幅器のセット時間にライトバックを開始するが、信号形成中にセルは完全には放電されず、したがって、完全なライトバックは初期書き込みサイクルの場合よりも早く行われるようになる。このことは、初期書き込みアーキテクチャ１００の論理入力回路１１０と著しく異なっている。アーキテクチャ１００では、ＮＦＥＴビットスイッチは、センス増幅器の一方の脚部をプリチャージ・レベルにクランプするために使用されるだけである。センス増幅器の他方の脚部は浮動するようになったままであり、交差結合ＰＦＥＴがセット時間にハイ・レベルのビットラインを増幅することが必要になる。ＮＦＥＴビットスイッチがセンス増幅器の両脚部に書き込むように使用される場合には、分離されていないＰＳＥＴバスは前増幅し、したがって、先に説明したようにリフレッシュ・センス増幅器の役に立たない。
【００２９】
本発明は好ましい実施例に関連して説明したが、当業者は理解することであろうが、本発明の範囲から逸脱することなしに、様々な変化物を作ることができ、また実施例の要素の代わりに同等物を用いることができる。さらに、本発明の基本的な範囲から逸脱することなしに、本発明の教示に特定の状況または材料を適応させるように、多くの修正を行うことができる。したがって、本発明は、この発明を実施するために考えられた最善の態様として開示された特定の実施例に限定されず、本発明は、添付の特許請求の範囲内に含まれる全ての実施例を含む意図である。
【図面の簡単な説明】
【００３０】
【図１】ＤＲＡＭの既存の初期書き込みセンス増幅器アーキテクチャを示す模式図である。
【図２】本発明の実施例に従った、メモリ・アレイ・デバイスの直接書き込みセンス増幅器アーキテクチャを示す模式図である。
【符号の説明】
【００３１】
２００  「直接書き込み」センス増幅器アーキテクチャ
２０２  論理入力ノード
２０４  タイミング図
１０２  センス増幅器
１０４  センス増幅器
１０６  センス増幅器
１０８  センス増幅器
【図１】
2005071589.tif 000003
【図２】
2005071589.tif 000004