(57)【要約】【課題】  外部メモリから出力された正常なデータのみを内部回路へ入力させることができ、内部回路を正常にかつ継続的に動作させることができる誤動作防止用外部メモリインターフェース回路を提供する。【解決手段】  外部ＲＯＭ５０から出力されたデータを、クロックを用いてサンプリングするデータ入力同期回路１４と、データ入力同期回路１４が少なくとも２回連続して同じデータをサンプリングしたときにそのデータを有効なデータと判定するエラー判定回路１５とを有することを特徴とする。【選択図】      図１
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【特許請求の範囲】
【請求項１】
外部メモリから出力されたデータを、クロックを用いてサンプリングするデータ入力同期手段と、
前記データ入力同期手段が少なくとも２回連続して同じデータをサンプリングしたときに該データを有効なデータと判定するエラー判定手段とを有することを特徴とする誤動作防止用外部メモリインターフェース回路。
【請求項２】
前記データ入力同期手段は、前記外部メモリから出力されたデータをクロックに同期させてサンプリングして保持する第１レジスタと、該第１レジスタから出力されたデータを前記クロックに同期させてサンプリングして保持する第２レジスタとを有し、
前記誤動作防止用外部メモリインターフェース回路は、前記外部メモリのアドレスを出力してから所望のリードアクセス時間が経過した後、少なくとも２回連続して同じ値の前記データを前記データ入力同期手段がサンプリングするまでアドレス出力をホールドするアドレス出力制御手段をさらに有することを特徴とする請求項１に記載の誤動作防止用外部メモリインターフェース回路。
【請求項３】
前記エラー判定手段によって有効なデータと判定されたデータを内部回路に取り込む内部制御手段をさらに有することを特徴とする請求項１又は２に記載の誤動作防止用外部メモリインターフェース回路。
【請求項４】
前記アドレス出力制御手段は、前記内部制御手段が内部回路にデータを取り込んだ後に前記外部メモリのアドレスを更新することを特徴とする請求項２又は３に記載の誤動作防止用外部メモリインターフェース回路。
【請求項５】
前記外部メモリの所望の同一アドレスに格納されているデータについて、前記データ入力同期手段が少なくとも２回連続してサンプリングしたときであって、該連続してサンプリングしたデータのうちの少なくとも一部のデータにエラーが発生しているとき、前記第１レジスタの出力と、前記第２レジスタの出力とが異なるものとなることを特徴とする請求項２乃至４のいずれか一項に記載の誤動作防止用外部メモリインターフェース回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、誤動作防止用外部メモリインターフェース回路に関する。
【背景技術】
【０００２】
従来、一つのＬＳＩチップなどからなる外部メモリと、他のＬＳＩチップなどからなるＣＰＵ及び内部メモリを有して構成される内部装置とからなるシステム装置がある。内部装置は、外部メモリからデータを読み出し、その読み出したデータに基づいて所定の動作をする。また、近年の半導体集積回路装置（ＬＳＩ）の大規模化及び高密度化に伴い、スイッチングノイズが発生し易くなっており、このようなノイズによる誤動作が問題となる。例えば、外部メモリから読み出されたデータ信号に、ノイズが外乱として加えられ、その後内部装置へ入力されると、内部装置は本来のデータを誤認識して誤動作してしまう。
【０００３】
このようなノイズによる誤動作を防止するために、従来においてはノイズフィルタを伝送系の入力側に設ける技術が考え出されている。その従来のノイズフィルタは、抵抗及びコンデンサからなる積分回路と、その積分回路の出力端に接続されたシュミットトリガ回路とで構成されているアナログ型のものである。そして、積分回路によって入力パルス信号の波形をなまらせることでノイズを吸収しシュミットトリガ回路から鋭角化したデジタル信号を出力するようにしている（例えば、特許文献１の図４参照）。
【０００４】
また、従来のノイズフィルタとしては、外部ＲＯＭなどから出力されるデータ信号などを内部装置のクロックに同期させ、その後内部装置にデータ信号などを取り込むことでノイズを除去するデジタル型も考え出されている。この従来のノイズフィルタは、データ信号の「ロー」又は「ハイ」レベルが保持されている時間を計時している。そして、その保持時間が基準時間に達していないときはかかるデータをノイズとして除去する（例えば、特許文献１の図２参照）。
【特許文献１】特開平５−１４１４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来のアナログ型のノイズフィルタでは、抵抗及びコンデンサを主要構成要素としているため、電圧条件、温度条件又はプロセス条件などによってフィルタの特性が変動しやすい構造となっている。したがって、上記従来のアナログ型のノイズフィルタは、安定したノイズ除去特性を得ることが困難であるという問題点がある。
【０００６】
また、上記従来のデジタル型のノイズフィルタでは、クロック波形の立ち上がりに同期させてデータ信号などをラッチさせている。そこで、上記従来のデジタル型のノイズフィルタでは、クロック波形の立ち上がり時と同じタイミングでノイズが加わった場合などは該ノイズを除去できないという問題点が生じる。この理由について次に説明する。
【０００７】
かかる従来のノイズフィルタでは、入力デジタル信号の変化時期を基準時として信号レベルが保持されている時間を計時している。ここで、例えば入力デジタル信号の変化時期であるクロック波形の立ち上がり時にノイズが加わると基準時がずれてしまい、正常に信号レベルが保持されている時間が計時できない。特にある時点のクロック波形の立ち上がり時にノイズが加わり、次のクロック波形の立ち上がり時もノイズが加わると、正常に信号レベルが保持されている時間を計時できない。また、かかる従来のノイズフィルタでは、ノイズによってビット反転が生じた場合であっても、信号レベルが保持されている時間は正常と判定される場合がある。このような場合は誤ったデータであっても、上記従来のノイズフィルタでは除去できず、内部回路が誤ったデータを取り込んでしまう。
【０００８】
本発明は、上記問題を解決するためになされたもので、外部メモリからデータを読み出すときなどに、そのデータがノイズなどによって誤ったデータとなっても誤認識又は誤動作することを回避することができる誤動作防止用外部メモリインターフェース回路を提供するものである。
また、本発明は、外部メモリから出力された正常なデータのみを内部回路へ入力させることができ、内部回路を正常にかつ継続的に動作させることができる誤動作防止用外部メモリインターフェース回路を提供するものである。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、この発明は以下の構成を有する。
即ち、請求項１に記載された誤動作防止用外部メモリインターフェース回路に係る発明は、外部メモリから出力されたデータを、クロックを用いてサンプリングするデータ入力同期手段と、前記データ入力同期手段が少なくとも２回連続して同じデータをサンプリングしたときに該データを有効なデータと判定するエラー判定手段とを有することを特徴とする。
【００１０】
本発明によれば、例えば１クロック以下の幅を持つパルス状のノイズが、外部メモリから出力されたデータに（例えば入力端子経由で）混入しても、そのノイズは本発明の構成によりキャンセルされ、有効なデータのみをデバイス内部に取り込むことが可能となる。そして、エラーの判定条件（同じ値のデータをサンプリングする回数）を厳しくすれば、よりノイズキャンセル効果を大きくすることができる。
【００１１】
また、請求項２に記載された発明は、請求項１に記載された誤動作防止用外部メモリインターフェース回路において、前記データ入力同期手段は、前記外部メモリから出力されたデータをクロックに同期させてサンプリングして保持する第１レジスタと、該第１レジスタから出力されたデータを前記クロックに同期させてサンプリングして保持する第２レジスタとを有し、前記誤動作防止用外部メモリインターフェース回路は、前記外部メモリのアドレスを出力してから所望のリードアクセス時間が経過した後、少なくとも２回連続して同じ値の前記データを前記データ入力同期手段がサンプリングするまでアドレス出力をホールドするアドレス出力制御手段をさらに有することを特徴とする。
本発明によれば、第１レジスタの出力と第２レジスタの出力とを比較することにより、外部メモリから出力されたデータにノイズなどが混入されたか否か、すなわちエラーが発生したか否かを、簡便にかつ正確に判断することができる。また、本発明によれば、レジスタの個数を増やすことなどで、エラー判定条件を簡便に厳しくすることができ、容易に、ノイズキャンセル効果を大きくすることができる。また、本発明によれば、有効なデータと判定していない間、すなわち無効データをデータ入力同期手段が入力している間は、アドレス出力制御手段がアドレス出力をホールドするので、外部メモリの所定アドレスに格納されたデータについて正常に取り込むまでリードアクセス処理をし続けることができ、外部メモリから確実に正常なデータを取り込むことができる。
【００１２】
また、請求項３に記載された発明は、請求項１又は２に記載された誤動作防止用外部メモリインターフェース回路において、前記エラー判定手段によって有効なデータと判定されたデータを内部回路に取り込む内部制御手段をさらに有することを特徴とする。
本発明によれば、外部メモリから出力されたデータであって、ノイズなどを含まない有効なデータ（正常なデータ）のみを内部回路に取り込ませることができる。
【００１３】
また、請求項４に記載された発明は、請求項２又は３に記載された誤動作防止用外部メモリインターフェース回路において、前記アドレス出力制御手段は、前記内部制御手段が内部回路にデータを取り込んだ後に前記外部メモリのアドレスを更新することを特徴とする。
本発明によれば、外部メモリの所定アドレスに連続的に格納されているデータを、ノイズなどを含まない正常なデータとして確実にかつ連続的に取り込むことができる。
【００１４】
また、請求項５に記載された発明は、請求項２乃至４のいずれか一項に記載された誤動作防止用外部メモリインターフェース回路において、前記外部メモリの所望の同一アドレスに格納されているデータについて、前記データ入力同期手段が少なくとも２回連続してサンプリングしたときであって、該連続してサンプリングしたデータのうちの少なくとも一部のデータにエラーが発生しているとき、前記第１レジスタの出力と、前記第２レジスタの出力とが異なるものとなることを特徴とする。
本発明によれば、外部メモリの所望アドレスから出力された同一の複数のデータにノイズなどが混入されて、本来同一の複数のデータが異なるデータとなる場合、すなわちエラーが発生した場合、前記第１レジスタの出力と、前記第２レジスタの出力とが異なるものとなる。そこで、本発明によれば、第１レジスタの出力と第２レジスタの出力とをエラー判定手段が比較することにより、エラーが発生したか否かを、簡素な構成としながら正確に判断することができる。
【発明の効果】
【００１５】
本発明によれば、外部メモリからデータを読み出すときなどに、そのデータがノイズなどによって誤ったデータとなっても誤認識又は誤動作することを回避することができる。
また、本発明によれば、外部メモリから出力された正常なデータのみを内部回路へ入力させることができ、内部回路を正常にかつ継続的に動作させることができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照し、本発明の実施形態について説明する。
図１は、本発明の実施形態に係る誤動作防止用外部メモリインターフェース回路の構成例を示すブロック図である。本誤動作防止用外部メモリインターフェース回路１は、外部ＲＯＭ５０から出力されたデジタル信号のうちノイズなどを含んでいない正常なデジタル信号のみを内部回路（図示略）に入力させるものである。また、誤動作防止用外部メモリインターフェース回路１は、例えば内部回路が形成されている集積回路チップに形成されているものとする。そして、誤動作防止用外部メモリインターフェース回路１が形成されている集積回路チップと外部ＲＯＭ５０が形成されている集積回路チップとは別々のものであることが好ましい。
【００１７】
誤動作防止用外部メモリインターフェース回路１は、内部制御回路１１、アドレス出力制御回路１２、データ入力制御回路１３、データ入力同期回路１４及びエラー判定回路１５を有して構成されている。
内部制御回路１１は、誤動作防止用外部メモリインターフェース回路１全体の動作を制御するものである。そして、内部制御回路１１は、外部ＲＯＭ５０から出力されたデータであって、エラー判定回路１５によって有効なデータと判定されたデータを内部回路に取り込ませる内部制御手段となるものである。内部制御回路１１の具体的な機能としては次のものがある。
【００１８】
内部制御回路１１は、外部ＲＯＭ５０からデータリードする要求が発生したときに、アドレス出力制御回路１２に対して、読み出し開始アドレスの情報を出力する。そして、内部制御回路１１は、エラー判定回路１５からエラー判定結果としてＯＫの情報を受けた後、データ入力同期回路１４が保持しているデータを正しいデータとして内部回路に取り込ませる。これにより、内部制御回路１１は、外部ＲＯＭ５０による１回のデータリードアクセスを完了させる。
【００１９】
アドレス出力制御回路１２は、内部制御回路１１の命令に基づいて外部ＲＯＭ５０に対してアドレス制御をするものである。すなわち、アドレス出力制御回路１２は、外部ＲＯＭ５０に対してアドレス信号を出力する。また、アドレス出力制御回路１２は、外部ＲＯＭ５０のアドレスを出力してから所望のリードアクセス時間が経過した後、少なくとも２回連続して同じ値のデータをデータ入力同期回路１４がサンプリングするまで、すなわちエラー判定回路１５からエラー判定結果としてＯＫの情報を受けるまで、アドレス出力をホールドする。
【００２０】
アドレス出力制御回路１２の具体的な機能としては次のものがある。アドレス出力制御回路１２は、内部制御回路１１からの命令により、外部ＲＯＭ５０のアドレス制御を開始する。そして、アドレス出力制御回路１２は、エラー判定回路１５の判定結果に基づいて、読み出し開始アドレスについてのホールド又はインクリメント制御を行う。アドレス出力制御回路１２は、エラー判定回路１５からエラー判定結果としてＯＫの情報を受けた場合はアドレスをインクリメントし、ＮＧの情報を受けた場合はアドレスをホールドする。
【００２１】
データ入力制御回路１３は、内部制御回路１１の命令に基づいてデータ入力同期回路１４及びエラー判定回路１５の動作を制御するものである。データ入力制御回路１３の具体的な機能としては次のものがある。データ入力制御回路１３は、外部ＲＯＭ５０のアドレスが更新された後であって、所定のリードアクセスタイム経過後に、外部ＲＯＭ５０からリードデータを取り込むためにラッチ信号を生成してデータ入力同期回路１４に出力する。そして、データ入力制御回路１３は、エラー判定回路１５からエラー判定結果としてＮＧの情報を受けた場合はその判定結果がＯＫとなるまで、継続してリードデータラッチ信号をデータ入力同期回路１４に出力する。一方、エラー判定回路１５からエラー判定結果としてＯＫの情報を受けた場合は、正常に外部ＲＯＭ５０へのリードアクセスが終了したとしてデータ入力同期回路１４に出力するラッチ信号の生成を終了する。
【００２２】
データ入力同期回路１４は、外部ＲＯＭ５０から出力されたデータを、クロックを用いてサンプリングするものである。データ入力同期回路１４の具体的な機能としては次のものがある。データ入力同期回路１４は、データ入力制御回路１３から出力されたラッチ信号に対応して、前記外部ＲＯＭ５０から出力されたデータをラッチ（保持）する。
【００２３】
ここで、データ入力同期回路１４は、外部ＲＯＭ５０から出力されたデータ（リードデータ）を、内部回路のクロックである内部クロックに同期させて少なくとも２回サンプリングし、そのサンプリングされた各データを別々に一時的に保持する少なくとも２つのレジスタを備える。このレジスタはテンポラリレジスタである。外部ＲＯＭ５０から内部回路へ１つの正常なリードデータを取り込ませるためには、エラー判定する目的で最低限２セットのテンポラリレジスタが必要となる。これは、各テンポラリレジスタに保持されたデータを比較して同一の場合に正常なリードデータと判定するためである。
具体的にはデータ入力同期回路１４としては、外部ＲＯＭ５０から出力されたデータを内部クロックに同期させてサンプリングして保持する第１レジスタと、その第１レジスタから出力されたデータを内部クロックに同期させてサンプリングして保持する第２レジスタとを備える構成とする。この構成により、第１レジスタの出力と第２レジスタの出力とが同一の場合は正常なリードデータであると判定できる。すなわち、外部ＲＯＭ５０から出力されたデータが有効なデータではない無効データとなった場合、その無効データをサンプリングした第１レジスタの出力と、有効なデータをサンプリングした第２レジスタの出力とが異なるものとなる。
【００２４】
エラー判定回路１５は、データ入力同期回路１４が少なくとも２回連続して同じデータをサンプリングしたとき、すなわち最低限２セットのテンポラリレジスタに保持されたデータが一致したときに、そのデータを有効なデータと判定するものである。具体的にはエラー判定回路１５は、上記第１レジスタの出力と第２レジスタの出力とが一致した場合、そのデータを有効なデータと判定し、上記第１レジスタの出力と第２レジスタの出力とが不一致の場合、そのデータを無効データと判定してエラーが発生したと判断する。エラー判定回路１５の具体的な機能としては次のものがある。エラー判定回路１５は、データ入力制御回路１３から出力されるラッチ信号と、データ入力同期回路１４のテンポラリレジスタの値とを同時に監視する。そして、エラー判定回路１５は、少なくとも２セットのテンポラリレジスタ（第１レジスタと第２レジスタ）の値が等しい場合はＯＫと判定し、そのテンポラリレジスタの値が異なっていればＮＧと判定する。エラー判定回路１５は、そのエラー判定の結果を内部制御回路１１、アドレス制御回路１２及びデータ入力制御回路１３に出力する。
【００２５】
外部ＲＯＭ５０は、いわゆる外付けのＲＯＭであり、フラッシュメモリ、ＥＰＲＯＭなどのメモリ素子からなる。例えば、音源ＬＳＩに本実施形態を適用する場合には、再生するためのオーディオデータ又はシーケンスデータなどが外部ＲＯＭ５０に格納される。
【００２６】
次に、上記誤動作防止用外部メモリインターフェース回路１の具体的な回路構成例について図２を参照して説明する。図２は、本発明の実施形態に係る誤動作防止用外部メモリインターフェース回路１の回路構成例を示す回路図である。この誤動作防止用外部メモリインターフェース回路１において、図１に示す構成と同一のものには同一符号を付している。図２に示す誤動作防止用外部メモリインターフェース回路１における主要構成要素は、データ入力同期回路１４及びエラー判定回路１５を含むデータ取込エラー判定回路２１と、データ入力制御回路１３と、内部制御回路１１と、アドレス制御回路１２である。
【００２７】
データ入力同期回路１４は、２つのデータ入力同期レジスタ１４ａ，１４ｂで構成されている。データ入力同期レジスタ１４ａ，１４ｂは、上記テンポラリレジスタである。すなわち、データ入力同期レジスタ１４ａは１段目のテンポラリレジスタ（上記の第１レジスタ）であり、データ入力同期レジスタ１４ｂは２段目のテンポラリレジスタ（上記の第２レジスタ）である。具体的には、データ入力同期レジスタ１４ａは、外部ＲＯＭ５０から出力されたデータを内部クロックに同期させてサンプリングして保持する第１レジスタである。データ入力同期レジスタ１４ｂは、データ入力同期レジスタ１４ａから出力されたデータを内部クロックに同期させてサンプリングして保持する第２レジスタである。したがって、データ入力同期レジスタ１４ｂの出力データは、データ入力同期レジスタ１４ａの出力データを時間的に１クロックだけ後にずらしたデータとなる。
【００２８】
外部ＲＯＭ５０から出力された外部ＲＯＭリードデータａは、内部クロックに同期して、かつ、データ入力制御回路１３から出力されたラッチ信号に応じて、データ入力同期レジスタ１４ａに入力（サンプリング）される。
サンプリングされた外部ＲＯＭリードデータａは、データ入力同期レジスタ１４ａから上記内部クロック及びラッチ信号に応じて、第１レジスタ出力ｂとして出力される。第１レジスタ出力ｂは、データ入力同期レジスタ１４ｂ及びエラー判定回路１５に入力される。
すなわち、第１レジスタ出力ｂは、上記データ入力同期レジスタ１４ａの動作と同様にして、内部クロック及びラッチ信号に応じてデータ入力同期レジスタ１４ｂに入力（サンプリング）される。サンプリングされた第１レジスタ出力ｂは、データ入力同期レジスタ１４ｂから上記内部クロック及びラッチ信号に応じて、第２レジスタ出力ｃとして出力される。第２レジスタ出力ｃは、エラー判定回路１５及び内部制御回路１１に入力される。
【００２９】
第１レジスタ出力ｂと第２レジスタ出力ｃとは、エラー判定回路１５に入力される。そして、エラー判定回路１５は、第１レジスタ出力ｂと第２レジスタ出力ｃとの２つのデータが一致しているか否か判定する。エラー判定回路１５の出力であるエラー判定結果信号（ＮＧ：Ｅｒｒ＝１）ｄは、アンド回路などを介してデータ入力制御回路１３、内部制御回路１１及びアドレス出力制御回路１２に入力される。
具体的には、エラー判定回路１５の後段に配置されているアンド回路において、エラー判定結果信号ｄとタイマ＝０（Ｔｉｍｅｒ＿ｉｓ０）信号とが論理積演算され、その演算結果がデータ入力制御回路１３、内部制御回路１１及びアドレス出力制御回路１２に入力される。したがって、エラー判定結果信号ｄのうちで、タイマ＝０信号が「１」のタイミングのときのみの信号が、エラー判定回路１５の判定結果としてデータ入力制御回路１３、内部制御回路１１及びアドレス出力制御回路１２に入力される。タイマ＝０信号は、データ入力制御回路１３の４ビット・ダウンカウンタ及びデコーダ（タイマ・カウンタレジスタ）などで生成される信号である。すなわち、タイマ＝０信号は、データ入力制御回路１３で生成されるリードアクセスタイムの周期毎に１クロック分だけ生成される信号である。
【００３０】
そして、データ取込エラー判定回路２１におけるエラー判定回路１５の後段に配置されている２つのアンド回路とオア回路により、タイマ＝０信号が「１」で、かつ、エラー判定結果信号ｄが「１」（エラー発生時）のときは、アドレス制御回路１２から出力される外部ＲＯＭアドレス信号ｆが固定されるとともに、データ入力同期レジスタ１４ａ，１４ｂが再度ラッチされる。換言すれば、タイマ＝０信号が「１」のときに、第１レジスタ出力ｂと第２レジスタ出力ｃとが異なる値である場合、外部ＲＯＭ５０の同一のアドレスについて再度、データ入力同期レジスタ１４ａ，１４ｂがサンプリングする。
【００３１】
内部制御回路１１は、エラー判定回路１５から「ＯＫ」のエラー判定結果信号ｄを受けると、データ入力同期レジスタ１４ｂから出力されてきた第２レジスタ出力ｃを取り込みデータ信号ｅとして内部レジスタ１１ａを介して内部回路に出力する。
一方、内部制御回路１１は、エラー判定回路１５から「ＮＧ」のエラー判定結果信号ｄを受けると、データ入力同期レジスタ１４ｂから出力されてきた第２レジスタ出力ｃを異常なデータとみなし、そのデータを内部回路に出力することはしない。すなわち、内部レジスタ１１ａにデータを取り込まない。
【００３２】
アドレス出力制御回路１２は、タイマ＝０信号が「１」のときにエラー判定回路１５のエラー判定結果信号ｄが「ＮＧ」の場合は外部ＲＯＭ５０の読み出し開始アドレスをホールドする。一方、エラー判定回路１５のエラー判定結果信号ｄが「ＯＫ」かつタイマ＝０信号が「１」の場合は、アドレス出力制御回路１２は外部ＲＯＭ５０の読み出し開始アドレスをインクリメントする。
【００３３】
データ入力制御回路１３は、上記のように、内部制御回路１１の出力及びエラー判定回路１５のエラー判定結果信号ｄに基づいて、外部ＲＯＭ５０からリードデータを取り込むためにラッチ信号を生成してデータ入力同期回路１４に出力する。
【００３４】
次に、上記回路構成の誤動作防止用外部メモリインターフェース回路１の動作について、図３を参照して説明する。図３は、図２に示す誤動作防止用外部メモリインターフェース回路１の動作を示すタイミングチャートである。
先ず、内部制御回路１１から外部ＲＯＭ５０に対するデータリード要求が発生すると、アドレス出力制御回路１２から出力される外部ＲＯＭアドレス信号ｆが更新される。例えば、外部ＲＯＭアドレス信号ｆが「ａ０」から「ａ１」へ更新される。
【００３５】
外部ＲＯＭアドレス信号ｆが更新された後、外部ＲＯＭ５０から出力される外部ＲＯＭリードデータａが変化を開始し、一定時間経過後、その外部ＲＯＭリードデータａの状態が確定する。例えば、外部ＲＯＭリードデータａが「ｄ０」から「ｄ１」へ変化し確定する。この外部ＲＯＭリードデータａが確定するまでの時間は、データ入力制御回路１３に内蔵されている４ビット・ダウンカウンタなどからなるタイマ・カウンタレジスタ（Ｔｉｍｅｒ）により計時する。
このタイマ・カウンタレジスタ（Ｔｉｍｅｒ）の値に基づいて、データ入力制御回路１３はデータ入力同期レジスタ１４ａ，１４ｂのラッチ信号を生成する。そして、タイマ・カウンタレジスタ（Ｔｉｍｅｒ）の値が「０」の時、すなわち図２におけるタイマ＝０信号がハイレベルのときに、エラー判定回路１５は、２つのデータ入力同期レジスタ１４ａ，１４ｂの出力である第１レジスタ出力ｂと第２レジスタ出力ｃとを比較し、エラー判定を行う。
【００３６】
例えば、図３におけるエラー無しの例の期間、すなわち外部ＲＯＭリードデータａにノイズなどが加わっていない正常な期間では、タイマ・カウンタレジスタ（Ｔｉｍｅｒ）の値が「０」の時に、第１レジスタ出力ｄが「ｄ１」であり、第２レジスタ出力ｃも「ｄ１」である。したがって、第１レジスタ出力ｂと第２レジスタ出力ｃとが一致しているので、エラー無しと判定される。そこで、エラー無しの例の期間では、タイマ・カウンタレジスタ（Ｔｉｍｅｒ）の値が「０」の時、エラー判定結果信号ｄがローレベルとなる。
【００３７】
次いで、図３におけるエラー発生の例の期間について説明する。この期間ではタイマ・カウンタレジスタ（Ｔｉｍｅｒ）の値が「０」の時に、第１レジスタ出力ｄが「ｄｙ」であり、第２レジスタ出力ｃも「ｄｘ」である。したがって、第１レジスタ出力ｂと第２レジスタ出力ｃとが一致しいないので、エラー発生と判定される。このように、ノイズなどの外乱によって、タイマ・カウンタレジスタ（Ｔｉｍｅｒ）の値が「０」の時においても第１レジスタ出力ｂと第２レジスタ出力ｃとが異なる場合には、エラー判定回路１５の出力であるエラー判定結果信号ｄがＥｒｒ＝１（ＮＧ）となり、外部ＲＯＭアドレス信号ｆは前値ホールドされ、エラー判定結果信号ｄがＥｒｒ＝０（ＯＫ）となるまで第１レジスタ出力ｂ及び第２レジスタ出力ｃの値を更新し続ける。
【００３８】
エラー判定結果信号ｄがＥｒｒ＝０（ＯＫ）となった場合は、内部制御回路１１の内部レジスタ１１ａの値である取り込みデータ信号ｅが更新され、内部回路にその取り込みデータ信号ｅが正常なデータとみなされて取り込まれる。これと同時に、アドレス出力制御回路１２から出力される外部ＲＯＭアドレス信号ｆも更新され、新たなアドレスについての上記のようなリードアクセス処理が行われる。
【００３９】
これらにより、本実施形態の誤動作防止用外部メモリインターフェース回路１によれば、２回連続して同じデータをサンプリングしたときにそのデータを有効なデータと判定して内部回路に取り込ませるデータとする。したがって、本実施形態の誤動作防止用外部メモリインターフェース回路１によれば、１クロック以下の幅を持つパルス状のノイズが、外部ＲＯＭ５０から出力されたデータに混入しても、その誤ったデータをキャンセルすることができ、有効なデータ（正常なデータ）のみをデバイス内部に取り込むことが可能となる。
【００４０】
また、本実施形態の誤動作防止用外部メモリインターフェース回路１によれば図２に示すようにデジタル回路で実現することができるので、プロセスに依存せず、安定してノイズによる誤動作を防止することができる。また、本実施形態の誤動作防止用外部メモリインターフェース回路１によれば、自動的にデータベリファイ・リトライ制御を行うため、外部制御デバイスに負荷をかけることなくノイズキャンセル処理を行うことができる。なお、データベリファイとは、ファイルの読み出し、書き込みが正しく行なわれているかチェックする機能である。リトライとは、読み出しなどが失敗したときに再度その読み出しなどを試みることである。
【００４１】
以上、本発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
例えば、上記実施形態では、２セットのテンポラリレジスタであるデータ入力同期レジスタ１４ａ，１４ｂを用いてエラー判定を行っているが、本発明はこれに限定されるものではなく、テンポラリレジスタを３個以上として、その３個以上のテンポラリレジスタにそれぞれ格納されたデータが一致したときに「ＯＫ」のエラー判定をすることでノイズキャンセル効果をさらに大きくすることができる。ここで、各テンポラリレジスタにデータを格納するときの外部ＲＯＭアドレス信号は同一とする。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施形態に係る誤動作防止用外部メモリインターフェース回路の構成例を示すブロック図である。
【図２】本発明の実施形態に係る誤動作防止用外部メモリインターフェース回路の回路構成例を示す回路図である。
【図３】本発明の実施形態に係る誤動作防止用外部メモリインターフェース回路の動作を示すタイミングチャートである。
【符号の説明】
【００４３】
１…誤動作防止用外部メモリインターフェース回路、１１…内部制御回路、１２…アドレス出力制御回路、１３…データ入力制御回路、１４…データ入力同期回路、１５…エラー判定回路、５０…外部ＲＯＭ
【図１】
2005078209.tif 000003
【図２】
2005078209.tif 000004
【図３】
2005078209.tif 000005