(57)【要約】【課題】  ノイズに対する遮断周波数ｆｕが高い素子を有する半導体集積回路を提供する。【解決手段】  第１導電型半導体基板８に設けられ、互いに分離された複数の第２導電型ディープウェル層９と、第２導電型ディープウェル層９にそれぞれ１つずつ設けられた第１導電型バックゲートウェル層１０と、第１導電型バックゲートウェル層１０に、第１導電型バックゲートウェル層１０をバックゲートとしてそれぞれに１つずつ設けられ、並列に接続された第２導電型ＭＩＳトランジスタ素子３と、第１導電型バックゲートウェル層１０に、第２導電型ＭＩＳトランジスタ素子３を囲み、第２導電型ディープウェル層９に達する第２導電型分離ウェル層４とを備えることを特徴とする半導体集積回路。【選択図】図１
2005109400.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型半導体基板に設けられ、互いに分離された複数の第２導電型ディープウェル層と、
前記第２導電型ディープウェル層にそれぞれ１つずつ設けられた第１導電型バックゲートウェル層と、
前記第１導電型バックゲートウェル層に、該第１導電型バックゲートウェル層をバックゲートとしてそれぞれに１つずつ設けられ、並列に接続された第２導電型ＭＩＳトランジスタ素子と、
前記第１導電型バックゲートウェル層に、前記第２導電型ＭＩＳトランジスタ素子を囲み、前記第２導電型ディープウェル層に達する第２導電型分離ウェル層とを備えることを特徴とする半導体集積回路。
【請求項２】
第１導電型半導体基板に設けられた第２導電型ディープウェル層と、
前記第２導電型ディープウェル層に設けられた第１導電型バックゲートウェル層と、
前記第１導電型バックゲートウェル層に、該第１導電型バックゲートウェル層をバックゲートとして設けられ、並列に接続された複数の第２導電型ＭＩＳトランジスタ素子と、
前記第１導電型バックゲートウェル層に、前記第２導電型ディープウェル層に達し、前記複数の第２導電型ＭＩＳトランジスタ素子すべてを囲むとともに、前記複数の第２導電型ＭＩＳトランジスタ素子ごとに前記第１導電型バックゲートウェル層を区切る第２導電型分離ウェル層とを備えることを特徴とする半導体集積回路。
【請求項３】
第１導電型半導体基板に設けられた第２導電型ディープウェル層と、
前記第２導電型ディープウェル層に設けられた第１導電型バックゲートウェル層と、
前記第１導電型バックゲートウェル層に、該第１導電型バックゲートウェル層をバックゲートとして設けられ、並列に接続された複数の第２導電型ＭＩＳトランジスタ素子と、
前記第１導電型バックゲートウェル層に、前記第２導電型ディープウェル層に達し、前記複数の第２導電型ＭＩＳトランジスタ素子すべてを囲むとともに、前記複数の第２導電型ＭＩＳトランジスタ素子ごとに前記第１導電型バックゲートウェル層を区切る第２導電型分離ウェル層とを備え、
前記第２導電型ディープウェル層は、前記第２導電型分離ウェル層の直下で分離されていることを特徴とする半導体集積回路。
【請求項４】
第１導電型半導体基板に設けた第２導電型ディープウェル層と、
前記第２導電型ディープウェル層に設けられた第１導電型バックゲートウェル層と、
前記第１導電型バックゲートウェル層に、該第１導電型バックゲートウェル層をバックゲートとして設けられ、並列に接続された複数の第２導電型ＭＩＳトランジスタ素子と、
前記第１導電型バックゲートウェル層に、前記第２導電型ＭＩＳトランジスタ素子グループを囲み、前記第２導電型ディープウェル層に達する第２導電型分離ウェル層と、
前記第２導電型分離ウェル層の前記第２導電型分離ウェル層で囲まれた領域中に、前記第２導電型ディープウェル層に達する第２導電型バイアスウェル層とを備えることを特徴とする半導体集積回路。
【請求項５】
前記第１導電型はｐ型であり、前記第２導電型はｎ型であることを特徴とする請求項１から４のいずれかに記載の半導体集積回路。
【請求項６】
前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする請求項１から４のいずれかに記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタル回路とアナログ回路とを同一基板上に形成半導体集積回路に関する。
【背景技術】
【０００２】
ディジタル回路とアナログ回路とを同一基板上に形成したＭＩＳ集積回路において、ディジタル回路からアナログ回路へのノイズ成分の伝播を防止する方法のうち、ディジタル回路のｐウェル層と、アナログ回路のｐウェル層を物理的に分割する有用な方法が例えば、非特許文献１に記載されている。
【非特許文献１】K.W. Chew et al. “Impact of Deep N-well Implantation on Substrate Noise Coupling and RF Transistor Performance for System-on-a-Chip Integration”、ESSDERC 2002 D11.1
【０００３】
図９は、非特許文献１に記載の方法による半導体集積回路２１を示す。半導体集積回路２１は、不図示のディジタル回路を有しており、アナログ回路の構成要素として代表的ＭＩＳ素子であるＮ型ＭＯＳトランジスタ２２を有している。このＮ型ＭＯＳトランジスタ２２は、ｐ型半導体基板２３にディープｎウェル層２４を設け、このディープｎウェル層２４に設けたバックゲートｐ型ウェル層２５にソースｎ＋コンタクト層２６、ドレインｎ＋コンタクト層２７、ゲート酸化膜２８、およびゲートｎ＋ポリシリコン層２９を設けて構成され、さらにバックゲートｐ型ウェル層２５にはバイアス電圧を加えるためにｐ＋コンタクト層３０を備えている。また、Ｎ型ＭＯＳトランジスタ２２は、周りを取り囲む分離ｎウェル層３１を備え、この分離ｎウェル層３１とディープｎウェル層２４によって、バックゲートｐウェル層２５をｐ型半導体基板２３から分離している。分離ｎウェル層３１はディープｎウェル層２４にバイアス電圧を加えるためのコンタクト層３２を有している。ｐ型半導体基板２３はコンタクト層３３を有している。また、半導体集積回路２１には、各要素の分離のための浅溝分離層（ＳＴＩ）３４が設けられている。
【０００４】
図１０は、ノイズ電流が流れる経路であるコンタクト層３３とソースｎ＋コンタクト層２６またはドレインｎ＋コンタクト層２７との間の等価回路を示す。ｐ型半導体基板２３には抵抗成分Ｒ０１が存在し、ここにディジタル回路等から発生するノイズ成分が伝播するものとする。ｐ型半導体基板２３とディープｎウェル層２４の間にはキャパシタ成分Ｃ０１が存在しており、このキャパシタＣ０１の大きさは、ディープｎウェル層９とディープｎウェル層２４との界面の面積によって決まる。また、分離ｎウェル層３１およびディープｎウェル層２４の合成抵抗成分Ｒ０２が存在する。このため、ディープｎウェル層９、ディープｎウェル層２４の間（図１０の等価回路ａ−ｂ間）には、１次のハイパスフィルタが形成され、このハイパスフィルタの遮断周波数ｆｕ０は、以下の（数１）で表すことができる。
【０００５】
【数１】
2005109400.tif 000003
【０００６】
ｐ型半導体基板２３に伝播するノイズは、ディープｎウェル層２４に伝わる際、このハイパスフィルタによって、（数１）で表される遮断周波数ｆｕ０以下の周波数成分が除去される。
【０００７】
同様に、ディープｎウェル層２４とバックゲートｐウェル層２５の間にもキャパシタ成分Ｃ０２が存在し、キャパシタＣ０２の大きさは、ディープｎウェル層２４とバックゲートｐウェル層２５との界面の面積によって決まる。また、バックゲートｐウェル層２４とディープｎウェル層２４の界面からソースｎ＋コンタクト層２６またはドレインｎ＋コンタクト層２７までの抵抗成分Ｒ０３およびバックゲートｐウェル層２５とディープｎウェル層２４の界面からバイアスを与えるコンタクトｐ＋コンタクト層３０までの抵抗成分Ｒ０４が存在する。このため、ディープｎウェル層２４からＮ型ＭＯＳトランジスタ２２のバックゲートｐウェル層２５の間（図１０の等価回路ｂ−ｃ間）には、１次のハイパスフィルタが形成される。従って、ｐ型半導体基板２３からみたＮ型ＭＯＳトランジスタ２２のｎ＋コンタクト２６などの端子まで（図１０の等価回路ａ−ｃ間）には、２次のハイパスフィルタが形成され、その遮断周波数ｆｕ０は、（数２）で表すことができる。
【０００８】
【数２】
2005109400.tif 000004
【０００９】
このため、ｐ型半導体基板２３に伝播するノイズは、ディープｎウェル層２４を経由し、Ｎ型ＭＯＳトランジスタ２２のｎ＋コンタクト２６などの端子へ伝わる際、数式２で表される遮断周波数ｆｕ０以下の周波数成分がこのハイパスフィルタによって除去される。
【００１０】
より高い周波数成分を除去するためには、数式２のキャパシタ成分Ｃ０１，Ｃ０２および抵抗成分Ｒ０２，Ｒ０４をより小さくすればよいが、これは、バックゲートｐウェル層２５およびディープｎウェル層２４の面積を小さくすることで容易に実現できる。一方、Ｎ型ＭＯＳトランジスタが大きなサイズを必要とする場合には、図１１および図１２に示すように、複数の面積が小さいＮ型ＭＯＳトランジスタ２２を並列に幾つか並べ、隣接するトランジスタ２２のソース２６、ドレイン２７およびゲート２９を接続することで大きなゲート幅を持つトランジスタブロック３５を実現している。
【００１１】
このように、複数のトランジスタ２２を並列に接続してトランジスタブロック３５を構成すれば、各トランジスタ２２におけるキャパシタＣ０２を構成するディープｎウェル層２４とバックゲートｐウェル層２５との界面からコンタクト層３０までの距離が短くなるので、抵抗成分Ｒ０４を小さく抑えることは可能であるが、複数のトランジスタ２２が共有するディープｎウェル層２４およびバックゲートｐウェル層２５の面積は大きくなるので、Ｒ０１，Ｒ０２，Ｃ０１およびＣ０２が大きくなり、結果的にノイズに対するハイパスフィルタの遮断周波数が低くなる問題があった。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
そこで、本発明は、ノイズに対する遮断周波数が高い素子を有する半導体集積回路を提供することを課題とする。
【課題を解決するための手段】
【００１３】
本発明による半導体集積回路は、第１導電型半導体基板に設けられ、互いに分離された複数の第２導電型ディープウェル層と、前記第２導電型ディープウェル層にそれぞれ１つずつ設けられた第１導電型バックゲートウェル層と、前記第１導電型バックゲートウェル層に、該第１導電型バックゲートウェル層をバックゲートとしてそれぞれに１つずつ設けられ、並列に接続された第２導電型ＭＩＳトランジスタ素子と、前記第１導電型バックゲートウェル層に、前記第２導電型ＭＩＳトランジスタ素子を囲み、前記第２導電型ディープウェル層に達する第２導電型分離ウェル層とを備えるものとする。
【００１４】
この構成によると、第２導電型ＭＯＳトランジスタが大きなサイズを必要とする場合に、ユニット毎にトランジスタ下層の第２導電型ディープウェル層が区切られるために、前記第２導電型ディープウェル層の単位面積の増大を防ぎ、（数２）のＲ０１，Ｒ０２，Ｃ０１およびＣ０２を小さくできる。このため、第１導電型半導体基板から前記第２導電型ＭＯＳトランジスタのユニットに伝播されるノイズ成分に対する遮断周波数をより高くすることができる。
【００１５】
本発明による半導体集積回路は、第１導電型半導体基板に設けられた第２導電型ディープウェル層と、前記第２導電型ディープウェル層に設けられた第１導電型バックゲートウェル層と、前記第１導電型バックゲートウェル層に、該第１導電型バックゲートウェル層をバックゲートとして設けられ、並列に接続された複数の第２導電型ＭＩＳトランジスタ素子と、前記第１導電型バックゲートウェル層に、前記第２導電型ディープウェル層に達し、前記複数の第２導電型ＭＩＳトランジスタ素子すべてを囲むとともに、前記複数の第２導電型ＭＩＳトランジスタ素子ごとに前記第１導電型バックゲートウェル層を区切る第２導電型分離ウェル層とを備えるものとする。
【００１６】
この構成によると、前記第２導電型ディープウェル層を複数の前記第２導電型ＭＩＳトランジスタが共有するため、集積度を高くできる。また、前記第１導電型バックゲート層を分割したので、第１導電型ディープウェル層との界面積が小さくなるため、（数２）のＣ０２を小さくでき、バイアス電源からキャパシタを構成する前記第２導電型ディープウェル層の実効部までの距離が短くなるため、抵抗成分Ｒ０２を小さくできる。このため、第１導電型半導体基板から前記第２導電型ＭＯＳトランジスタのユニットに伝播されるノイズ成分に対する遮断周波数をより高くすることができる。
【００１７】
第１導電型半導体基板に設けられた第２導電型ディープウェル層と、前記第２導電型ディープウェル層に設けられた第１導電型バックゲートウェル層と、前記第１導電型バックゲートウェル層に、該第１導電型バックゲートウェル層をバックゲートとして設けられ、並列に接続された複数の第２導電型ＭＩＳトランジスタ素子と、前記第１導電型バックゲートウェル層に、前記第２導電型ディープウェル層に達し、前記複数の第２導電型ＭＩＳトランジスタ素子すべてを囲むとともに、前記複数の第２導電型ＭＩＳトランジスタ素子ごとに前記第１導電型バックゲートウェル層を区切る第２導電型分離ウェル層とを備え、前記第２導電型ディープウェル層は、前記第２導電型分離ウェル層の直下で分離されているものとする。
【００１８】
この構成によると、前記第２導電型ディープウェル層を複数の前記第２導電型ＭＩＳトランジスタが共有するため、集積度を高くできる。また、前記第１導電型バックゲート層を分割したので、第１導電型ディープウェル層との界面積が小さくなるため、（数２）のＣ０２を小さくでき、バイアス電源からキャパシタを構成する前記第２導電型ディープウェル層の実効部までの距離が短くなるため、抵抗成分Ｒ０２を小さくできる。さらに、前記第２導電型ディープウェル層を素子ごとに分離したので、前記第２導電型ディープウェル層と前記第１導電型半導体基板との界面積が小さくなるため、Ｃ０１を小さくできる、このため、第１導電型半導体基板から前記第２導電型ＭＯＳトランジスタのユニットに伝播されるノイズ成分に対する遮断周波数をより高くすることができる。
【００１９】
本発明による半導体集積回路は、第１導電型半導体基板に設けた第２導電型ディープウェル層と、前記第２導電型ディープウェル層に設けられた第１導電型バックゲートウェル層と、前記第１導電型バックゲートウェル層に、該第１導電型バックゲートウェル層をバックゲートとして設けられ、並列に接続された複数の第２導電型ＭＩＳトランジスタ素子と、前記第１導電型バックゲートウェル層に、前記第２導電型ＭＩＳトランジスタ素子グループを囲み、前記第２導電型ディープウェル層に達する第２導電型分離ウェル層と、前記第２導電型分離ウェル層の前記第２導電型分離ウェル層で囲まれた領域中に、前記第２導電型ディープウェル層に達する第２導電型バイアスウェル層とを備えるものとする。
【００２０】
この構成によると、前記第２導電型ディープウェル層を複数の前記第２導電型ＭＩＳトランジスタが共有するため、集積度を高くできる。バイアス電源からキャパシタを構成する前記第２導電型ディープウェル層の界面までの距離を短くすることで抵抗成分（数２）のＲ０２を小さくできる。このため、第１導電型半導体基板から前記第２導電型ＭＯＳトランジスタのユニットに伝播されるノイズ成分に対する遮断周波数をより高くすることができる。
【００２１】
また、本発明による半導体集積回路において、前記第１導電型はｐ型であり、前記第２導電型はｎ型であってもよく、または、前記第１導電型はｎ型であり、前記第２導電型はｐ型であってもよい。
【００２２】
この構成によると、ノイズ成分に対する遮断周波数が高いＮ型ＭＩＳトランジスタ、または、Ｐ型ＭＩＳトランジスタが実現できる。
【発明の効果】
【００２３】
本発明によれば、ＭＩＳトランジスタ等の素子ブロックが大きなサイズを必要とするときや、集積度が高い回路を必要とする場合においても、半導体基板から素子ブロックへのノイズの伝播を少なくすることができる。
【発明を実施するための最良の形態】
【００２４】
（第１実施形態）
図１は、本発明の第１実施形態であり半導体集積回路１を示す平面図である。半導体集積回路１は、アナログ回路の構成要素としてＮ型ＭＯＳトランジスタブロック２を有するとともに、不図示のディジタル回路を有している。Ｎ型ＭＯＳトランジスタブロック２は、４つのＮ型ＭＯＳトランジスタ素子３を有し、各Ｎ型ＭＯＳトランジスタ素子３は、周囲を囲む分離ｐ型ウェル層４で他のＮ型ＭＯＳトランジスタ素子３と分離されている。Ｎ型ＭＯＳトランジスタブロック２内のすべてのトランジスタ素子３のソース，ドレインおよびゲートの各電極は配線５，６および７で互いに接続されている。半導体集積回路１は、さらに複数のＮ型ＭＯＳトランジスタ素子３’からなるＮ型ＭＯＳトランジスタブロック２’とを有している。
【００２５】
図２に半導体集積回路１の断面構造を示す。半導体集積回路１は、ｐ型半導体基板８上にディープｎウェル層９を有し、さらにディープｎウェル層上９にバックゲートｐウェル層１０を有する。このバックゲートｐウェル層１０をバックゲートとしてソースｎ＋コンタクト層１１、ドレインｎ＋コンタクト層１２、ゲート絶縁膜１３およびゲートｎ＋コンタクト層１４が設けられ、Ｎ型ＭＯＳトランジスタ素子３を構成している。また、バックゲートｐウェル層１０にはバイアスを与えるｐ＋コンタクト層１５が設けられている。さらに、各Ｎ型ＭＯＳトランジスタ素子３を取り囲みディープｎウェル層９に達する分離ｎウェル層４が設けられている。この分離ｎウェル層４は、各Ｎ型ＭＯＳトランジスタ素子３ごとにバックゲートｐウェル層１０を切り離すと共に、各バックゲートｐウェル層１０をｐ型半導体基板８から分離している。分離ｎウェル層４はｎ＋コンタクト層１６を有しており、ディープｎウェル層９に基準バイアス電圧を供給することができる。ｐ型半導体基板８はｐ＋コンコンタクト層１７を有している。また、半導体集積回路１には、各要素の分離のための浅溝分離層（ＳＴＩ）が設けられている。
【００２６】
図３は、２つのＮ型ＭＯＳトランジスタ素子３が並列に接続された半導体集積回路１において、ノイズ電流の流れる経路である、ｐ型半導体基板８のコンタクト層１７とＭＯＳトランジスタ素子３のソースｎ＋コンタクト層１１またはドレインｎ＋コンタクト層１２との間の等価回路を示す。抵抗成分Ｒ１は、ｐ＋コンタクト層１７から見て、ｐ型半導体基板８とディープｎウェル層９との界面までの抵抗であり、キャパシタ成分Ｃ１は、ｐ型半導体基板８とディープｎウェル層９との界面に存在する寄生キャパシタ成分である。抵抗成分Ｒ２はディープｎウェル層９から分離ｎウェル層４を経て、基準バイアスを供給するｎ＋コンタクト層１６に至るまでの抵抗である。キャパシタ成分Ｃ２およびＣ３は、２つのＮ型ＭＯＳトランジスタ３の各バックゲートｐウェル層１０とディープｎウェル層９の界面に存在するキャパシタ成分であり、抵抗成分Ｒ３および抵抗成分Ｒ５は、各バックゲートｐウェル層１０とディープｎウェル層９との界面からみた、ソースｎ＋コンタクト層１３またはドレインｎ＋コンタクト層１４までの抵抗であり、抵抗成分Ｒ４およびＲ６は、各バックゲートｐウェル層１０とディープｎウェル層９との界面からみた、ｐ＋コンタクト層１５までのバックゲートｐウェル層１０の抵抗である。
【００２７】
この等価回路により、ａ−ｃ間、ａ−ｄ間の遮断周波数は、それぞれ、（数３）、（数４）で表わすことができる。
【００２８】
【数３】
2005109400.tif 000005
【００２９】
【数４】
2005109400.tif 000006
【００３０】
ここで、２つのＮ型ＭＯＳトランジスタ素子３の構造は同じであることから、Ｃ２＝Ｃ３，Ｒ３＝Ｒ５，Ｒ４＝Ｒ６であり、数式３と数式４は同じ式となる。
【００３１】
分離ｎ型ウェル層４によって各Ｎ型ＭＯＳトランジスタ素子３を個別に囲む構造としたので、各Ｎ型ＭＯＳトランジスタ素子３のバックゲートｐウェル層１０の面積を小さくすることができる。これによりバックゲートｐウェル層１０とディープｎウェル層９との界面の寄生容量Ｃ２を小さくでき、Ｎ型ＭＯＳトランジスタグループ２のｐ型半導体基板８に伝播するノイズに対する遮断周波数ｆｕを高くすることができる。
【００３２】
（第２実施形態）
図４および図５は、本発明の第２実施形態である半導体集積回路１を示す。Ｎ型ＭＯＳトランジスタ３は第１実施形態と同様に並列に接続されている。第１実施形態では各Ｎ型ＭＯＳトランジスタ３を個別の分離ｎウェル層４で囲んでいるが、本実施形態では、各Ｎ型ＭＯＳトランジスタ３を囲む分離ｎウェル層４が一体となっている。これにより、同じＮ型ＭＯＳトランジスタブロック２内のＮ型ＭＯＳトランジスタ３同士間にスペースを開ける必要がなく、ディープｎウェル層９の面積を小さくすることができる。これにより、Ｎ型ＭＯＳトランジスタブロック２内により多くのＮ型ＭＯＳトランジスタ３が配置される場合も、ディープｎウェル層９とｐ型半導体基板８の界面の面積が大きくなることを防止できるので、（数３）の寄生容量Ｃ１を小さくでき、Ｎ型ＭＯＳトランジスタグループ２のｐ型半導体基板８に伝播するノイズに対する遮断周波数ｆｕを高くすることができる。
【００３３】
（第３実施形態）
図６は、本発明の第３実施形態である半導体集積回路１を示す。本実施形態の半導体装置１は第２実施形態と同様の素子の平面配置を有しているが、ディープｎウェル層９が分離ｎウェル層４の直下で分割されている。これにより、これによりディープｎウェル層９とｐ型半導体基板８との界面の面積を小さくできるので、(数３）の寄生容量Ｃ１を小さくでき、Ｎ型ＭＯＳトランジスタグループ２のｐ型半導体基板８に伝播するノイズに対する遮断周波数ｆｕを高くすることができる。
【００３４】
図７および図８は、本発明の第４実施形態である半導体集積回路１を示す。本実施形態の半導体集積回路１のＮ型ＭＯＳトランジスタブロック２内のＮ型ＭＯＳトランジスタ３は、第１、第２および第３実施形態のように、各Ｎ型ＭＯＳトランジスタ３を囲む分離ｎウェル層を有しておらず、バックゲートｐウェル層１０は分割されていない。しかし、バックゲートｐウェル層１０内にはディープｎウェル層９に達するバイアスｎウェル層１８を有しており、このバイアスｎウェル層１８にはｎ＋コンタクト層１６と同じ電位が与えれられる。各Ｎ型ＭＯＳトランジスタ３を囲む分離ｎウェル層を有していないために、Ｎ型ＭＯＳトランジスタブロック２内のＮ型ＭＯＳトランジスタ３はより密集して配置でき、半導体集積回路１の集積度を高くすることができる。本実施形態の半導体集積回路１における、Ｎ型ＭＯＳトランジスタ３の端子から見たｐ型半導体基板８に伝播するノイズに対する遮断周波数ｆｕは、前述の場合と同様に（数３）で表わすことができる。ここで、Ｎ型ＭＯＳトランジスタブロック２内にバイアスｎウェル層１８があるために、ノイズ電流がディープｎウェル層９を流れる経路が短く、等価回路の抵抗Ｒ２を従来技術による半導体集積回路２１の等価回路の抵抗Ｒ０２よりも小さくすることができ、Ｎ型ＭＯＳトランジスタグループ２のｐ型半導体基板８に伝播するノイズに対する遮断周波数ｆｕを高くすることができる。
【００３５】
Ｎ型ＭＯＳトランジスタにおける例を示したが、本発明は、Ｐ型ＭＯＳトランジスタにｎ型半導体基板から伝播するノイズを除去するためにも有効である。また、ＭＯＳトランジスタだけでなくポリシリコン抵抗等の他の素子に基板から伝播するノイズ成分を除去するためにも有効である。
【図面の簡単な説明】
【００３６】
【図１】本発明の第１実施形態である半導体集積回路の平面図。
【図２】図１の半導体集積回路の断面図。
【図３】本発明の第２実施形態である半導体集積回路の平面図。
【図４】図４の半導体集積回路の断面図。
【図５】図３の半導体集積回路のノイズに対する等価回路。
【図６】本発明の第３実施形態である半導体集積回路の断面図。
【図７】本発明の第４実施形態である半導体集積回路の平面図。
【図８】図１０の半導体集積回路の断面図。
【図９】従来の半導体集積回路の断面図。
【図１０】図８の半導体集積回路のノイズに対する等価回路。
【図１１】従来の大きいゲート幅を有する半導体集積回路の平面図。
【図１２】図１１の半導体集積回路の断面図。
【符号の説明】
【００３７】
１  半導体集積回路
２  Ｎ型ＭＯＳトランジスタグループ
３  Ｎ型ＭＯＳトランジスタ素子
４  分離ｎウェル層
８  ｐ型半導体基板
９  ディープｎウェル層
１０  バックゲートｐウェル層
１１  ソースｎ＋コンタクト層
１２  ドレインｎ＋コンタクト層
１３  ゲート絶縁層
１４  ゲートｎ＋コンタクト層
１８  バイアスｎウェル層
【図１】
2005109400.tif 000007
【図２】
2005109400.tif 000008
【図３】
2005109400.tif 000009
【図４】
2005109400.tif 000010
【図５】
2005109400.tif 000011
【図６】
2005109400.tif 000012
【図７】
2005109400.tif 000013
【図８】
2005109400.tif 000014
【図９】
2005109400.tif 000015
【図１０】
2005109400.tif 000016
【図１１】
2005109400.tif 000017
【図１２】
2005109400.tif 000018