(57)【要約】【課題】  所定時間内に壁電荷を所望の状態に制御することができるプラズマディスプレイパネルの駆動方法と駆動装置を提供する。【解決手段】  トランジスタＭ１を導通させてパネルキャパシタＣｐからキャパシタＣｄに電荷を移動させる。この結果，パネルキャパシタに印加される電圧が急速に低下してパネルキャパシタで放電が起こる。そして，移動した電荷によってキャパシタの電圧が上昇するとトランジスタのゲート−ソース電圧が低下し，これによりトランジスタが遮断されてパネルキャパシタが浮遊状態になる。この結果，放電が急速に消滅しながらパネルキャパシタ壁電荷が高精度に制御される。キャパシタに充電された電荷を一部放電させた後，前記の動作を一定の回数だけ繰り返すことによって，所望の壁電荷状態に調整される。【選択図】  図６
2005018045.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも二つの電極によって形成された容量性負荷を備えたプラズマディスプレイパネルを駆動する装置において，
制御端子に印加される制御信号の第１レベルに応答してオンするトランジスタと，
第１電圧を出力する電源に接続され，前記容量性負荷，前記トランジスタ，及びキャパシタから成る直列回路と，
を含み，
前記トランジスタがオンすると，前記電源と前記容量性負荷との間で電荷の移動が生じて前記容量性負荷の電圧が変更され，
前記電源と前記容量性負荷との間を移動する電荷が前記キャパシタに蓄積され，前記キャパシタの電圧が第２電圧に達すると，前記トランジスタがオフすることを特徴とする，プラズマディスプレイパネルの駆動装置。
【請求項２】
前記トランジスタのオンオフ動作のしきい値は，前記第２電圧と前記第１レベルの制御信号の電圧との差に相当することを特徴とする，請求項１に記載のプラズマディスプレイパネルの駆動装置。
【請求項３】
前記キャパシタに充電された電荷のうちの少なくとも一部を放電させる放電経路をさらに含むことを特徴とする，請求項１または２に記載のプラズマディスプレイパネルの駆動装置。
【請求項４】
前記キャパシタに蓄積された電荷が前記放電経路を経由して放電されると前記トランジスタがオンして，前記電源と前記容量性負荷との間の電荷の移動が再開することを特徴とする，請求項３に記載のプラズマディスプレイパネルの駆動装置。
【請求項５】
前記制御信号が第２レベルのときに前記放電経路が形成されることを特徴とする，請求項３または４に記載のプラズマディスプレイパネルの駆動装置。
【請求項６】
前記制御信号は，前記第１レベルと前記第２レベルに交互に遷移することを特徴とする，請求項５に記載のプラズマディスプレイパネルの駆動装置。
【請求項７】
前記制御信号の第２レベルは，前記トランジスタをオフすることができるレベルであることを特徴とする，請求項５または６に記載のプラズマディスプレイパネルの駆動装置。
【請求項８】
前記放電経路は，抵抗を含み，
前記キャパシタに蓄積された電荷は，前記抵抗を経由して放電されることを特徴とする，請求項３〜７のいずれかに記載のプラズマディスプレイパネルの駆動装置。
【請求項９】
前記抵抗は，可変抵抗であることを特徴とする，請求項８に記載のプラズマディスプレイパネルの駆動装置。
【請求項１０】
前記放電経路は，前記キャパシタの第１端にアノードが電気的に接続された第１ダイオードを含むことを特徴とする，請求項３〜９のいずれかに記載のプラズマディスプレイパネルの駆動装置。
【請求項１１】
前記制御信号を出力する制御信号供給源をさらに含み，
前記放電経路は，前記キャパシタの第１端と前記制御信号供給源の正極の間に電気的に接続されたことを特徴とする，請求項３〜１０のいずれかに記載のプラズマディスプレイパネルの駆動装置。
【請求項１２】
前記キャパシタの第２端は，前記制御信号供給源の負極に電気的に接続されたことを特徴とする，請求項１１に記載のプラズマディスプレイパネルの駆動装置。
【請求項１３】
スイッチング素子をさらに含み，
前記スイッチング素子の第１端子は，前記キャパシタの第１端に直接的にまたは間接的に電気的に接続され，
前記スイッチング素子の第２端子は，前記キャパシタの第２端にに直接的にまたは間接的に電気的に接続されたことを特徴とする，請求項３〜１２のいずれかに記載のプラズマディスプレイパネルの駆動装置。
【請求項１４】
前記スイッチング素子は，前記容量性負荷の電圧が第３電圧のときにオンすることを特徴とする，請求項１３に記載のプラズマディスプレイパネルの駆動装置。
【請求項１５】
前記スイッチング素子は，前記トランジスタの制御端子に前記制御信号が入力された後，所定時間が経過したときにオンすることを特徴とする，請求項１３に記載のプラズマディスプレイパネルの駆動装置。
【請求項１６】
前記トランジスタのボディーダイオードの順方向への電流が前記キャパシタに流れることを阻止する第２ダイオードをさらに含むことを特徴とする，請求項３〜１５のいずれかに記載のプラズマディスプレイパネルの駆動装置。
【請求項１７】
前記第２ダイオードは，前記キャパシタに並列に電気的に接続され，前記トランジスタのボディーダイオードと同一方向に形成されたことを特徴とする，請求項１６に記載のプラズマディスプレイパネルの駆動装置。
【請求項１８】
前記第２ダイオードは，前記容量性負荷，前記トランジスタ，及び前記キャパシタによって構成される前記直列回路上に，前記トランジスタのボディーダイオードと反対方向に形成されたことを特徴とする，請求項１６に記載のプラズマディスプレイパネルの駆動装置。
【請求項１９】
前記トランジスタがオンすることによって前記容量性負荷の電圧が低下し，
前記キャパシタは，前記トランジスタと前記電源の間に電気的に接続されたことを特徴とする，請求項３〜１８のいずれかに記載のプラズマディスプレイパネルの駆動装置。
【請求項２０】
前記トランジスタがオンすることによって前記容量性負荷の電圧が上昇し，
前記キャパシタは，前記トランジスタと前記容量性負荷の間に電気的に接続されたことを特徴とする，請求項３に記載のプラズマディスプレイパネルの駆動装置。
【請求項２１】
前記容量性負荷と前記トランジスタの間に電気的に接続されて，前記容量性負荷から前記キャパシタへの電流を制限する電流制限素子をさらに含むことを特徴とする，請求項１に記載のプラズマディスプレイパネルの駆動装置。
【請求項２２】
少なくとも二つの電極によって形成された容量性負荷を備えたプラズマディスプレイパネルを駆動する装置において，
前記容量性負荷に第１主端子が電気的に接続されたトランジスタと，
前記トランジスタの第２主端子に第１端が電気的に接続され，第１電圧を供給する電源に第２端が電気的に接続されたキャパシタと，
前記トランジスタの制御端子に制御電圧を供給する制御電圧供給源と，
前記キャパシタの第１端に一端が電気的に接続された放電経路と，
を含み，
前記キャパシタの第１端の電圧によって前記トランジスタの状態が決定されることを特徴とする，プラズマディスプレイパネルの駆動装置。
【請求項２３】
少なくとも二つの電極によって形成された容量性負荷を備えたプラズマディスプレイパネルを駆動する装置において，
第１電圧を供給する電源に第１主端子が電気的に接続されたトランジスタと，
前記トランジスタの第２主端子に第１端が電気的に接続され，前記容量性負荷に第２端が電気的に接続されたキャパシタと，
前記トランジスタの制御端子に制御電圧を供給する制御電圧供給源と，
前記キャパシタの第１端に一端が電気的に接続された放電経路と，
を含み，
前記キャパシタの第１端の電圧によって前記トランジスタの状態が決定されることを特徴とする，プラズマディスプレイパネルの駆動装置。
【請求項２４】
前記放電経路の他端は，前記制御電圧供給源の正極に電気的に接続されたことを特徴とする，請求項２２に記載のプラズマディスプレイパネルの駆動装置。
【請求項２５】
前記制御電圧供給源の負極は，前記電源に電気的に接続されたことを特徴とする，請求項２４に記載のプラズマディスプレイパネルの駆動装置。
【請求項２６】
前記放電経路の他端は，前記制御電圧供給源の正極に電気的に接続されたことを特徴とする，請求項２３に記載のプラズマディスプレイパネルの駆動装置。
【請求項２７】
前記制御電圧供給源の負極は，前記キャパシタの第２端に電気的に接続されたことを特徴とする，請求項２６に記載のプラズマディスプレイパネルの駆動装置。
【請求項２８】
放電期間において，前記放電経路の他端の電圧が前記キャパシタの第１端の電圧より低くなることを特徴とする，請求項２２〜２７のいずれかに記載のプラズマディスプレイパネルの駆動装置。
【請求項２９】
前記放電経路は，前記キャパシタの第１端にアノードが電気的に接続された第１ダイオードを含むことを特徴とする，請求項２２〜２８のいずれかに記載のプラズマディスプレイパネルの駆動装置。
【請求項３０】
前記制御電圧供給源は，前記制御電圧として第２電圧と第３電圧を交互に出力し，
前記第２電圧は，前記キャパシタが所定量の電荷を放電した場合に前記トランジスタがオンするレベルであり，
前記第３電圧は，前記放電期間における前記キャパシタの第１端の電圧より低いレベルであることを特徴とする，請求項２２〜２９のいずれかに記載のプラズマディスプレイパネルの駆動装置。
【請求項３１】
前記キャパシタの第１端に第１端子が電気的に接続され，前記キャパシタと前記容量性負荷に蓄積されている電荷を放電するための他の放電経路を形成するスイッチング素子をさらに含むことを特徴とする，請求項２２〜３０のいずれかに記載のプラズマディスプレイパネルの駆動装置。
【請求項３２】
前記スイッチング素子は，前記容量性負荷の電圧が所定レベルのときにオンすることを特徴とする，請求項３１に記載のプラズマディスプレイパネルの駆動装置。
【請求項３３】
前記スイッチング素子は，前記トランジスタの制御端子に前記制御電圧が印加された後，所定時間が経過したときにオンすることを特徴とする，請求項３１に記載のプラズマディスプレイパネルの駆動装置。
【請求項３４】
前記キャパシタの第１端にカソードが電気的に接続され，前記キャパシタの第２端にアノードが電気的に接続された第３ダイオードをさらに含むことを特徴とする，請求項２２〜３３のいずれかに記載のプラズマディスプレイパネルの駆動装置。
【請求項３５】
前記容量性負荷と前記トランジスタの間，前記トランジスタと前記キャパシタの間，または前記キャパシタと前記電源の間に，前記トランジスタのボディーダイオードと反対方向に電気的に接続された第４ダイオードをさらに含むことを特徴とする，請求項２２〜３４のいずれかに記載のプラズマディスプレイパネルの駆動装置。
【請求項３６】
少なくとも二つの電極によって形成された容量性負荷を備えたプラズマディスプレイパネルを駆動する方法において，
前記容量性負荷から電荷が放電されるように前記容量性負荷に第１主端子が電気的に接続されたトランジスタをオンする第１段階と，
前記容量性負荷から第１電荷量の電荷が放電されたときに前記トランジスタをオフする第２段階と，
を含むことを特徴とする，プラズマディスプレイパネルの駆動方法。
【請求項３７】
前記第１電荷量の電荷は，前記トランジスタの第２主端子に電気的に接続されたキャパシタに移動することを特徴とする，請求項３６に記載のプラズマディスプレイパネルの駆動方法。
【請求項３８】
前記キャパシタから第２電荷量の電荷を放電させる第３段階をさらに含むことを特徴とする，請求項３７に記載のプラズマディスプレイパネルの駆動方法。
【請求項３９】
前記キャパシタから前記第２電荷量の電荷を放電させた後，前記トランジスタをオンする第４段階をさらに含むことを特徴とする，請求項３８に記載のプラズマディスプレイパネルの駆動方法。
【請求項４０】
前記第１段階，前記第２段階，及び第３段階が所定回数繰り返されることを特徴とする，請求項３８に記載のプラズマディスプレイパネルの駆動方法。
【請求項４１】
少なくとも二つの電極によって形成された容量性負荷を備えたプラズマディスプレイパネルを駆動する方法において，
第１レベルの制御信号によって前記容量性負荷の電圧を変更する第１段階と，
前記容量性負荷の電圧が所定レベル変化したときに，前記容量性負荷を浮遊状態とする第２段階と，
前記制御信号を第２レベルとして前記容量性負荷を浮遊状態に維持する第３段階と，
を含むことを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項４２】
前記制御信号は，前記第１レベルと前記第２レベルに交互に遷移することを特徴とする，請求項４１に記載のプラズマディスプレイパネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，プラズマディスプレイパネル（ＰＤＰ）の駆動装置及び駆動方法に関する。
【背景技術】
【０００２】
プラズマディスプレイパネルは，気体放電によって生成されたプラズマを利用して文字または映像を表示する平面表示装置であって，そのサイズによって，マトリックス状に配列された数十から数百万個以上の画素を備えている。このようなプラズマディスプレイパネルは，印加される駆動電圧波形の形態と放電セルの構造によって直流型（ＤＣ型）と交流型（ＡＣ型）に区分される。
【０００３】
一般に交流型プラズマディスプレイパネルの駆動方法は，時間的な動作変化で表現するとリセット期間，アドレシング（ａｄｄｒｅｓｓｉｎｇ）期間，及びサステイン（ｓｕｓｔａｉｎ）期間からなる。
【０００４】
リセット期間は，直前のサステイン放電によって形成された壁電荷を消去し，次のアドレシング動作が円滑に行われるようにするために，各セルの状態を初期化する期間である。アドレシング期間は，パネル内の点灯させるセルと点灯させないセルを選択して，点灯させるセル（アドレシングされたセル）に壁電荷を蓄積する動作を行う期間である。サステイン期間は，アドレシングされたセルにおいて実際に画像を表示するための放電を行う期間である。このサステイン期間では，走査電極と維持電極にサステインパルスが交互に印加される。この結果，サステイン放電が繰り返し行われ映像が表示される。放電の繰り返し回数は，各画素の表示輝度に応じて決定される。
【０００５】
従来，リセット期間内に壁電荷を設定するためには，下記特許文献１に記載のように，ランプ（急速立ち上がり／立ち下がり）波形電圧が走査電極に印加されていた。具体的には，走査電極に，徐々に上昇する上昇ランプ波形が印加された後，徐々に下降する下降ランプ波形が印加されていた。
【０００６】
【特許文献１】米国特許第５，７４５，０８６号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら，このようなランプ波形電圧を走査電極に印加する場合，壁電荷の蓄積量がランプ波形電圧の傾きに強く依存してしまう。このため，所定時間内の壁電荷の蓄積量を精密に制御することが極めて困難であった。
【０００８】
本発明は，このような問題に鑑みてなされたもので，その目的は，所定時間内にセル（容量性負荷）における壁電荷を所望の状態に制御することができるプラズマディスプレイパネルの駆動装置及びその駆動方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために，本発明の第１の観点によれば，少なくとも二つの電極によって容量性負荷が形成されるプラズマディスプレイパネルを駆動する装置が提供される。この駆動装置は，容量性負荷に第１主端子が電気的に接続され，第１電圧を供給する電源に第２主端子が電気的に接続され，制御端子に印加される制御信号の第１レベルに応答して導通（オン）するトランジスタ，そして容量性負荷，トランジスタ及び電源によって形成される経路上に形成されるキャパシタを含むことを特徴としている。トランジスタが導通する場合に電源と容量性負荷の電圧差によって容量性負荷の電圧が変更され，容量性負荷の電圧が変更されている間にキャパシタが第２電圧で充電された場合，トランジスタが遮断（オフ）する。  
【００１０】
また，本発明に係る駆動装置は，キャパシタの第１端に電気的に接続されてキャパシタに充電された第２電圧のうちの少なくとも一部を放電させる放電経路をさらに含むことを特徴としている。
【００１１】
また，本発明に係る駆動装置において，キャパシタの放電後にトランジスタが導通して容量性負荷の電圧とキャパシタの電圧が再び変更される。
【００１２】
制御信号の第２レベルに応答して放電経路が形成されることが好ましい。
【００１３】
放電経路は，キャパシタの第１端にアノードが電気的に接続される第１ダイオードを含むことを特徴としている。
【００１４】
本発明に係る駆動装置は，制御信号を出力する制御信号供給源をさらに含むことを特徴としている。そして，放電経路は，キャパシタの第１端と制御信号供給源の正極の間に電気的に接続される。
【００１５】
また，キャパシタの第１端と第２端に第１端子と第２端子が各々電気的に接続されるスイッチング素子をさらに含むようにしてもよい。ここで，スイッチング素子は，容量性負荷の電圧が第３電圧であるときに導通し，あるいはトランジスタの制御端子に制御信号が印加された後，所定時間が経過した後に導通することができる。
【００１６】
本発明に係る駆動装置は，トランジスタのボディーダイオード方向の電流がキャパシタに流れることを遮断する方向に形成された第２ダイオードをさらに含むことを特徴としている。ここで，第２ダイオードは，キャパシタに並列に電気的に接続され，トランジスタのボディーダイオードと同一な方向に形成されることが好ましい。この他またはこれに加えて，第２ダイオードは，容量性負荷，トランジスタ，及び電源によって形成される経路上にトランジスタのボディーダイオードと反対方向にも形成可能である。
【００１７】
トランジスタの導通によって容量性負荷の電圧が低下し，キャパシタはトランジスタの第２主端子と電源の間に電気的に接続されることが好ましい。
【００１８】
または，トランジスタの導通によって容量性負荷の電圧が上昇し，キャパシタはトランジスタの第１主端子と電源の間に電気的に接続されることが好ましい。
【００１９】
上記課題を解決するために，本発明の第２の観点によれば，少なくとも二つの電極によって容量性負荷が形成されるプラズマディスプレイパネルを駆動する装置が提供される。この駆動装置は，容量性負荷に第１主端子が電気的に接続されるトランジスタ，トランジスタの第２主端子に第１端が電気的に接続され，第１電圧を供給する電源に第２端が電気的に接続されるキャパシタ，トランジスタの制御端子に制御電圧を供給する制御電圧供給源，そしてキャパシタの第１端に第１端が電気的に接続される放電経路を含むことを特徴としている。そして，キャパシタの第１端電圧によってトランジスタの状態が決定される。
【００２０】
上記課題を解決するために，本発明の第３の観点によれば，少なくとも二つの電極によって容量性負荷が形成されるプラズマディスプレイパネルを駆動する装置が提供される。この駆動装置は，第１電圧を供給する電源に第１主端子が電気的に接続されるトランジスタ，トランジスタの第２主端子に第１端が電気的に接続され，容量性負荷に第２端が電気的に接続されるキャパシタ，トランジスタの制御端子に制御電圧を供給する制御電圧供給源，そしてキャパシタの第１端に第１端が電気的に接続される放電経路を含むことを特徴としている。そして，キャパシタの第１端電圧によってトランジスタの状態が決定される。
【００２１】
上記課題を解決するために，本発明の第４の観点によれば，少なくとも二つの電極によって容量性負荷が形成されるプラズマディスプレイパネルを駆動する方法が提供される。この駆動方法は，容量性負荷から電荷が放電されるように容量性負荷に第１主端子が電気的に接続されたトランジスタを導通する第１段階，そして容量性負荷から第１電荷量の電荷が放電される場合にトランジスタが遮断される第２段階を含むことを特徴としている。
【００２２】
本発明に係る駆動方法によれば，第１電荷量の電荷は，トランジスタの第２主電極に電気的に接続されたキャパシタに移動する。
【００２３】
また，本発明に係る駆動方法は，キャパシタから第２電荷量の電荷を放電させる第３段階をさらに含むことを特徴としている。
【００２４】
上記課題を解決するために，本発明の第５の観点によれば，少なくとも二つの電極によって容量性負荷が形成されたプラズマディスプレイパネルを駆動する方法が提供される。この駆動方法は，第１レベルの制御信号に応じて容量性負荷の電圧を変更させる第１段階，容量性負荷の電圧が一定電圧だけ変更された場合に容量性負荷を浮遊状態にさせる第２段階，そして，制御信号を第２レベルにして容量性負荷を浮遊状態に維持する第３段階を含むことを特徴としている。
【発明の効果】
【００２５】
本発明によれば，容量性負荷に蓄積されている電荷の量を短時間に，かつ高精度に制御することが可能となる。
【発明を実施するための最良の形態】
【００２６】
以下に添付図面を参照しながら，本発明の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。また，ある部分が他の部分と接続接続されていると説明されている場合，これは直接的な接続接続だけでなく，その中間に他の素子が介在する間接的な接続も含む。
【００２７】
まず，本発明の実施の形態に係るプラズマディスプレイパネルの駆動装置及び駆動方法について図面を参照して詳細に説明する。
【００２８】
図１は，本発明の実施の形態に係るプラズマディスプレイパネルの概略的な図面である。
【００２９】
図１に示したように，本発明の実施の形態に係るプラズマディスプレイパネルは，プラズマパネル１００，制御部２００，アドレス駆動部３００，維持電極駆動部（以下，「Ｘ電極駆動部」と言う）４００，及び走査電極駆動部（以下，「Ｙ電極駆動部」と言う）５００を含む。
【００３０】
プラズマパネル１００は，列方向に長く延びる複数のアドレス電極Ａ１〜Ａｍ，行方向に長く延びる複数の維持電極（以下，「Ｘ電極」と言う）Ｘ１〜Ｘｎ，及び走査電極（以下，「Ｙ電極」と言う）Ｙ１〜Ｙｎを含む。Ｘ電極Ｘ１〜Ｘｎは各々，Ｙ電極Ｙ１〜Ｙｎに対応して形成され，一般にその一端がＸ共通線及びＹ共通線に接続されている。そして，プラズマパネル１００は，Ｘ電極Ｘ１〜Ｘｎ及びＹ電極Ｙ１〜Ｙｎが配列されたガラス基板（図示せず）とアドレス電極Ａ１〜Ａｍが配列されたガラス基板（図示せず）を主要部材として構成される。二つのガラス基板は，Ｙ電極Ｙ１〜Ｙｎとアドレス電極Ａ１〜Ａｍ，及び，Ｘ電極Ｘ１〜Ｘｎとアドレス電極Ａ１〜Ａｍが各々直交するように，放電空間を隔てて対向して配置される。このとき，アドレス電極Ａ１〜ＡｍとＸ電極Ｘ１〜Ｘｎの交差部，及び，アドレス電極Ａ１〜ＡｍとＹ電極，Ｙ１〜Ｙｎの交差部にある放電空間が放電セルを形成する。
【００３１】
制御部２００は，外部から映像信号を受信して，アドレス駆動制御信号，Ｘ電極駆動制御信号，及びＹ電極駆動制御信号を出力する。本実施の形態においては，１フレーム期間は複数のサブフィールド期間に分割され，制御部２００は，サブフィールド期間毎に動作する。各サブフィールドは，時間的な動作変化で表現すると，リセット期間，アドレシング期間，サステイン期間である。
【００３２】
アドレス駆動部３００は，制御部２００からアドレス駆動制御信号を受信して，表示しようとする放電セルを選択するための表示データ信号を各アドレス電極Ａ１〜Ａｍに印加する。Ｘ電極駆動部４００は，制御部２００からＸ電極駆動制御信号を受信して，Ｘ電極Ｘ１〜Ｘｎに駆動電圧を印加する。Ｙ電極駆動部５００は，制御部２００からＹ電極駆動制御信号を受信して，Ｙ電極Ｙ１〜Ｙｎに駆動電圧を印加する。
【００３３】
次に，図２及び図３を参照しながら，各サブフィールドにおいてアドレス電極Ａ１〜Ａｍ，Ｘ電極Ｘ１〜Ｘｎ，及びＹ電極Ｙ１〜Ｙｎに印加される駆動波形について説明する。そして，以下では一つのアドレス電極，Ｘ電極，及びＹ電極によって形成される放電セルを基準に説明する。
【００３４】
図２は，本発明の実施の形態に係るプラズマディスプレイパネルの駆動電圧波形を示しており，図３は，図２に示した下降期間Ｐｒ３におけるＸ電極とＹ電極の電圧波形及び放電電流波形を示している。
【００３５】
図２に示したように，一つのサブフィールドは，リセット期間Ｐｒ，アドレス期間Ｐａ，及びサステイン期間Ｐｓから成り，リセット期間Ｐｒは，消去期間Ｐｒ１，上昇期間Ｐｒ２，及び下降期間Ｐｒ３を含む。
【００３６】
一般に，サステイン期間において，最後のサステイン放電が終わると，Ｘ電極には正（＋）電荷が分布し，Ｙ電極には負（−）電荷が分布する。サステイン期間が終わった後，リセット期間Ｐｒ内の消去期間Ｐｒ１では，Ｙ電極を基準電圧に維持した状態で，Ｘ電極に対して基準電圧からＶｅ電圧まで上昇するように電圧を印加する。その結果，Ｘ電極とＹ電極に蓄積された電荷が次第に消去（放電）される。なお，本実施の形態では基準電圧を０Ｖとする。
【００３７】
次に，リセット期間Ｐｒ内の上昇期間Ｐｒ２では，Ｘ電極を０Ｖに維持した状態で，Ｙ電極に対してＶｓ電圧からＶｓｅｔ電圧までなだらかに上昇する波形の電圧を印加する。この結果，Ｙ電極からアドレス電極及びＸ電極に各々微弱なリセット放電が発生し，Ｙ電極に負電荷が蓄積され，アドレス電極及びＸ電極に正電荷が蓄積される。
【００３８】
図２及び図３に示したように，続くリセット期間Ｐｒ内の下降期間Ｐｒ３では，Ｘ電極をＶｅ電圧に維持した状態でＹ電極に印加する電圧を以下のように制御する。まず，Ｙ電極に印加する電圧を一定レベルだけ低下させた後，期間Ｔｆ中，Ｙ電極に電圧を供給する電路を遮断（開放）してＹ電極を電気的な浮動状態（浮遊状態，ハイ・インピーダンス状態）とする。その後も同様に，Ｙ電極の電圧を一定レベルだけ低下させ，Ｙ電極を一定の期間Ｔｆ浮遊状態にする動作を繰り返す。
【００３９】
この動作を繰り返す期間内に，Ｘ電極の電圧ＶｘとＹ電極の電圧Ｖｙの差が放電開始電圧Ｖｆ以上になると，Ｘ電極とＹ電極の間では放電が起こる。つまり，放電空間に放電電流Ｉｄが流れる。そして，Ｘ電極とＹ電極の間で放電が開始した後，Ｙ電極が浮遊状態になると，Ｙ電極に対して外部から流入する電荷がなくなるため，Ｙ電極の電圧は壁電荷の量により変化することになる。したがって，壁電荷の変化が直接的に放電空間内部の電圧変動に反映され，僅かな壁電荷の変化でも放電が消滅する。つまり，Ｘ電極及びＹ電極に蓄積されていた壁電荷が減少すると，放電空間内部の電圧が急速に低下し，放電空間内部に形成されていた強い放電が消滅する。再びＹ電極の電圧を低下させて放電を形成した後，Ｙ電極を浮遊状態にすると，上記と同様に，壁電荷が減ると同時に放電空間内部に形成されていた強い放電が消滅する。そして，このようなＹ電極電圧を低下させてＹ電極を浮遊状態にする動作を所定回数繰り返すことによって，Ｘ電極及びＹ電極における壁電荷が所望の量に調整される。
【００４０】
このように本実施の形態によれば，壁電荷の僅かな変化だけで放電が消滅するため，壁電荷を高精度に制御することが可能となる。また，従来，ランプ波形電圧によってＹ電極の電圧をなだらかに下降させて強い放電を防止して壁電荷を制御していた。したがって，ランプ波形の傾きを確保するためにリセット期間内の下降期間Ｐｒ３を長くする必要があった。しかし，本実施の形態では，Ｙ電極を浮遊状態として強い放電を消滅させるため，Ｙ電極の電圧を急速に下降させることが可能である。これによりリセット期間を短縮させることができる。
【００４１】
なお，Ｙ電極に電圧が印加されている期間が長ければ放電が過度に大きく形成されることがある。したがって，Ｙ電極に電圧が印加されている期間，つまり，Ｙ電極の電圧を低下させる期間は，Ｙ電極が浮遊状態にされる期間Ｔｆより短い方が好ましい。
【００４２】
以下，本実施の形態の特徴，すなわちＹ電極を浮遊状態として強い放電を消滅させる点について，図４ａ〜図４ｅを参照しながら詳細に説明する。そして，Ｘ電極とＹ電極の間で放電が発生するものとして，放電セルに係るＸ電極とＹ電極を基準に説明する。
【００４３】
図４ａは，Ｘ電極２０とＹ電極１０によって形成される放電セルをモデリングして示すものである。図４ｂは，図４ａの等価回路を示している。図４ｃは，図４ａの放電セルで放電が起きていない状態を示している。図４ｄは，図４ａの放電セルで放電が起こった場合に電圧が印加された状態を示している。図４ｅは，図４ａの放電セルで放電が起こった場合にＹ電極１０が浮遊状態にされた状態を示している。なお，図４ａでは説明の便宜のために，初期にＹ電極１０とＸ電極２０に各々−σｗ及び＋σｗの電荷が形成されていることとする。電荷は，正確に言えば各電極の誘電体層上に蓄積されるが，ここでは便宜上，電極に蓄積されることとして説明する。
【００４４】
図４ａに示したように，Ｙ電極１０は，スイッチＳＷを通じて電流源Ｉｉｎに電気的に接続されており，Ｘ電極２０は，電圧Ｖｅの電圧線に電気的に接続されている。Ｙ電極１０の一面には誘電体層３０が形成されており，Ｘ電極２０の一面には誘電体層４０が形成されている。Ｙ電極１０とＸ電極２０は，誘電体層３０と誘電体層４０が対向するように配置されている。誘電体層３０と誘電体層４０の間には放電ガス（図示せず）が注入されており，この誘電体層３０と誘電体層４０の間の領域が放電空間５０を形成する。
【００４５】
Ｙ電極１０，Ｘ電極２０，誘電体層３０，誘電体層４０，及び放電空間５０は，容量性負荷を形成する。したがって，図４ｂに示したように，これらを等価的にパネルキャパシタＣｐで表すことができる。なお，以下の説明では，二つの誘電体層３０，４０の比誘電率をεｒとし，放電空間５０の間にかかる電圧をＶｇとする。また，二つの誘電体層３０，４０の厚さを共にｄ１とし，誘電体層３０と誘電体層４０の間の距離（放電空間５０の距離）をｄ２とする。
【００４６】
スイッチＳＷが導通（オン）することによってパネルキャパシタＣｐのＹ電極１０に印加される電圧Ｖｙは，数式１のように，スイッチＳＷが導通している時間に比例して低下する。つまり，スイッチＳＷが導通すればＹ電極１０の電圧が低下する。そして，図４ａ〜図４ｅには，電流源Ｉｉｎを利用してＹ電極１０の電圧を低下させた場合を示したが，これとは異なり，Ｙ電極１０に直接，低下させた電圧を印加することができ，パネルキャパシタＣｐを放電させてＹ電極１０の電圧を低下させることもできる。
【００４７】
【数１】
2005018045.tif 000003
【００４８】
数式１において，Ｖｙ（０）はスイッチＳＷがオンになる時（直前）のＹ電極１０の電圧であり，ＣｐはパネルキャパシタＣｐのキャパシタンスであり，ｔはスイッチＳＷがオンしている時間である
【００４９】
次に、図４ｃを参照しながら，スイッチＳＷが導通した状態で放電が起こらない場合に放電空間５０に印加される電圧Ｖｇについて説明する。なお，図４ｃの状態でＹ電極１０に印加されている電圧をＶｉｎと仮定する。
【００５０】
Ｙ電極１０に電圧Ｖｉｎが印加されると，Ｙ電極１０には−σｗだけの電荷が蓄積され，Ｘ電極２０には＋σｗだけの電荷が蓄積される。このとき，ガウス法則を適用すると，誘電体層３０，４０の内部の電界Ｅ１と放電空間５０の電界Ｅ２は各々数式２と数式３で与えられる。各式において，σｔはＹ電極１０とＸ電極２０に印加される電荷量を示し，ε０は放電空間５０の誘電率である。
【００５１】
【数２】
2005018045.tif 000004
【００５２】
【数３】
2005018045.tif 000005
【００５３】
そして，外部に印加される電圧（Ｖｅ−Ｖｙ）は，数式４のように，電界と距離の関数によって与えられる。また，放電空間５０の電圧Ｖｇは，数式５のようになる。
【００５４】
【数４】
2005018045.tif 000006
【００５５】
【数５】
2005018045.tif 000007
【００５６】
Ｙ電極１０とＸ電極２０に蓄積される電荷量σｔと，放電空間５０の電圧Ｖｇは各々，数式２〜数式５から数式６及び数式７のように表される。各式において，Ｖｗは，放電空間５０において壁電荷σｗによって生じる電圧である。
【００５７】
【数６】
2005018045.tif 000008
【００５８】
【数７】
2005018045.tif 000009
【００５９】
実際には，放電空間５０の長さｄ２は，誘電体層３０，４０の厚さｄ１に比べて非常に大きい値を取るため，数式７におけるαは“１”に極めて近くなる。数式７において，α＝１とすることによって，外部から印加される電圧（Ｖｅ−Ｖｉｎ）が放電空間５０にそのまま印加されることが分かる。
【００６０】
次に，図４ｄを参照しながら，外部から印加される電圧（Ｖｅ−Ｖｉｎ）によって放電が発生し，Ｙ電極１０とＸ電極２０に形成された壁電荷がσｗ´だけ消滅したときの放電空間５０の電圧Ｖｇ１について説明する。図４ｄに示した状態においては，壁電荷形成時に電極の電位を維持するために電圧Ｖｉｎの電源から電荷が供給されるために，Ｙ電極１０及びＸ電極２０に蓄積される電荷量はσｔ´に増加する。
【００６１】
図４ｄに示した状態に対してガウス法則を適用すると，誘電体層３０，４０内部の電界Ｅ１及び放電空間５０の電界Ｅ２は各々数式８及び数式９のようになる。
【００６２】
【数８】
2005018045.tif 000010
【００６３】
【数９】
2005018045.tif 000011
【００６４】
Ｙ電極１０とＸ電極２０に印加される電荷量σｔ´と放電空間５０の電圧Ｖｇ１は各々，数式８及び数式９から数式１０及び数式１１のように表される。
【００６５】
【数１０】
2005018045.tif 000012
【００６６】
【数１１】
2005018045.tif 000013
【００６７】
上述のように，数式１１においても，α＝１とすることができる。これによって得られた近似式から，外部から電圧Ｖｉｎが印加される場合には，放電が発生すると放電空間５０において非常に小さい電圧降下が発生することがわかる。したがって，放電によって消滅する壁電荷の量σｗ´が非常に大きくなければ，放電空間５０の内部電圧Ｖｇ１が低下して放電が消滅しない。
【００６８】
次に，図４ｅを参照しながら，外部から印加される電圧Ｖｉｎによって放電が発生し，Ｙ電極１０とＸ電極２０に形成された壁電荷がσｗ´だけ消滅した後，スイッチＳＷを遮断（Ｙ電極１０，放電空間５０を浮遊状態に）したときの放電空間５０の電圧Ｖｇ２について説明する。このとき，外部から流入する電荷がないため，Ｙ電極１０及びＸ電極２０に蓄積されている電荷量は，図４ｃの場合と同じくσｔになる。同様に，ガウス法則を適用すると，誘電体層３０，４０内部の電界Ｅ１と放電空間５０の電界Ｅ２は各々，上記の数式２と，下記の数式１２のようになる。
【００６９】
【数１２】
2005018045.tif 000014
【００７０】
数式１２と数式６から，放電空間５０の電圧Ｖｇ２は，数式１３で与えられる。
【００７１】
【数１３】
2005018045.tif 000015
【００７２】
数式１３から，スイッチＳＷが遮断された状態（Ｙ電極１０の浮遊状態）では，消滅する壁電荷によって大きい電圧降下があることが分かる。つまり，数式１２及び数式１３を見ると，電極が浮遊状態にあるときは，電圧印加状態に比べて，壁電荷による電圧降下の大きさが１／（１−α）倍だけ大きくなることが分かる。浮遊状態では壁電荷が多少消滅しても放電空間５０の電圧が急速に低下するため，電極の間の電圧が放電開始電圧以下になって放電が急速に消滅する。つまり，放電開始後に電極を浮遊状態にすることは，放電の急速な消滅メカニズムとして作用する。そして，放電空間５０の電圧が低下する場合，Ｘ電極２０は電圧Ｖｅに固定されているため，浮遊状態とされているＹ電極１０の電圧Ｖｙは，図３に示したように一定電圧だけ上昇する。
【００７３】
Ｙ電極１０の電圧が下降して放電が発生するときにＹ電極１０が浮遊状態となると，前述した放電消滅メカニズムによって，Ｙ電極１０及びＸ電極２０に蓄積された壁電荷が多少減少し，放電が消滅する（図３参照）。このような動作を継続して繰り返すと，Ｙ電極１０及びＸ電極２０に蓄積された壁電荷を少しずつ減らしながら（放電させながら）壁電荷を所望の状態に制御することができる。つまり，本実施の形態によれば，リセット期間Ｐｒ内の下降ランプ期間Ｐｒ３において，所望の壁電荷状態に正確に制御することができる。
【００７４】
ここではリセット期間Ｐｒ内の下降ランプ期間Ｐｒ３の動作について説明したが，本発明はこれに限定されず，下降ランプ電圧を使用して壁電荷を制御する全ての場合に適用することができる。
【００７５】
また，ここまで本発明の実施の形態として，電極の電圧が下降する場合について説明したが，図５に示したように，電極の電圧が上昇する場合にも前述した放電の急速な消滅メカニズムを適用することができる。つまり，Ｙ電極またはＸ電極に上昇ランプ電圧を印加する代わりに，電極の電圧を一定レベルだけ上昇させた後，その電極を浮遊状態にする動作を繰り返すこともできる。
【００７６】
以下，電極に印加する電圧を下降させた後，浮遊状態にする動作を繰り返すことができる駆動回路について，図６〜図９を参照しながら説明する。このような駆動回路は，図２に示した駆動波形の場合，Ｙ電極に接続されるＹ電極駆動部５００に形成することができる。
【００７７】
図６は，本発明の第１の実施の形態に係る駆動回路の概略的な回路図であり，図７は，図６の駆動回路による駆動波形図である。図８及び図９は本発明の第２及び第３の実施の形態に係る駆動回路の概略的な回路図である。図６，図８，図９に示したパネルキャパシタＣｐは，図４ｂで説明したように，Ｙ電極とＸ電極の間に形成される容量性負荷であって，パネルキャパシタＣｐの第２端には接地電圧が印加されているとし，パネルキャパシタＣｐは一定量の電荷で充電されていると仮定する。
【００７８】
図６に示したように，本発明の第１の実施の形態に係る駆動回路は，トランジスタＭ１，キャパシタＣｄ，抵抗Ｒ１，ダイオードＤ１，Ｄ２，及び制御信号電圧源Ｖｇ（制御信号供給源，制御電圧供給源）を含む。トランジスタＭ１の一つの主端子であるドレインは，パネルキャパシタＣｐの第１端に接続され，他の一つの主端子であるソースは，キャパシタＣｄの第１端に接続されている。キャパシタＣｄの第２端は，接地端０（第１電圧を出力する電源）に接続されている。すなわち，パネルキャパシタＣｐ，トランジスタＭ１，及びキャパシタＣｄは，接地端０に接続された直列回路を構成している。この直列回路において，パネルキャパシタＣｐ，トランジスタＭ１，及びキャパシタＣｄの位置関係は，図６に示した順に限定されない。制御信号電圧源ＶＧは，トランジスタＭ１の制御端子であるゲートと接地端０の間に接続されており，トランジスタＭ１に制御信号Ｓｇを供給する。
【００７９】
ダイオードＤ１（第１ダイオード）と抵抗Ｒ１は，キャパシタＣｄの第１端と制御信号電圧源Ｖｇの間に接続されており，キャパシタＣｄが放電できる放電経路を形成する。ダイオード（Ｄ２）は接地端０とトランジスタＭ１のゲートの間に接続されており，トランジスタＭ１のゲート電圧をクランピングする。また，制御信号電圧源ＶｇとトランジスタＭ１の間には抵抗（図示せず）をさらに含ませることができ，トランジスタＭ１のゲートと接地端０の間にも抵抗をさらに含ませることができる。また，図６ではトランジスタＭ１をＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＦｉｅｌｄＥｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）で表示したが，これに限定されず同一な機能または類似した機能を遂行するものであればいかなるスイッチング素子を使用してもよい。
【００８０】
次に，図７を参照しながら，図６の駆動回路の動作について詳細に説明する。ここでは便宜上，放電が発生しない場合の駆動回路の動作を説明する。放電が発生する場合，図６の駆動回路の駆動波形は，図７とは異なり，図３に示したように，浮遊状態の期間に電圧Ｖｐが上昇する形態で与えられる。
【００８１】
図７に示したように，制御信号電圧源Ｖｇから出力される制御信号Ｓｇは，論理的高レベル（以下，「Ｈレベル」という）状態と論理的低レベル（以下，「Ｌレベル」という）状態との間を遷移する。制御信号ＳｇがＨレベルのときトランジスタＭ１は導通（オン）し，制御信号ＳｇがＬレベルのときトランジスタＭ１は遮断（オフ）する。
【００８２】
まず，Ｈレベルの制御信号ＳｇによりトランジスタＭ１がオンすると，パネルキャパシタＣｐに蓄積されている電荷がキャパシタＣｄに移動する。キャパシタＣｄに電荷が蓄積されると，キャパシタＣｄの第１端の電圧が上昇してトランジスタＭ１のソース電圧が上昇する。キャパシタＣｄの第２端を基準に考えると，トランジスタＭ１のゲート電圧はトランジスタＭ１が導通するときの電圧に維持される反面，キャパシタＣｄの第１端電圧が上昇するためトランジスタＭ１のソース電圧が相対的に上昇する。トランジスタＭ１のソース電圧が一定レベルまで上昇すると，トランジスタＭ１のゲート−ソース電圧がトランジスタＭ１のしきい電圧Ｖｔより低くなってトランジスタＭ１はオフする。
【００８３】
つまり，制御信号ＳｇのＨレベル電圧とトランジスタＭ１のソース電圧の差がトランジスタＭ１のしきい電圧Ｖｔより低くなるとトランジスタＭ１がオフする。このようにトランジスタＭ１がオフすると，パネルキャパシタＣｐに供給される電圧が遮断されるため，パネルキャパシタＣｐは浮遊状態となる。そして，トランジスタＭ１がオフしたとき，キャパシタＣｄに蓄積される電荷量ΔＱｉは，数式１４のようになる。このとき，パネルキャパシタＣｐからキャパシタＣｄへの電荷移動は瞬間的に行われるために，パネルキャパシタＣｐの電圧は瞬間的に一定レベルだけ下降する。つまり，制御信号Ｓｇのレベル制御でパネルキャパシタＣｐを浮遊状態にさせる場合より速く浮遊状態にさせることができる。そして，制御信号ＳｇがＬレベルになってもトランジスタＭ１は継続してオフしているため，パネルキャパシタＣｐの浮遊状態の期間Ｔｆｉを電圧印加期間より長くすることができる。
【００８４】
【数１４】
2005018045.tif 000016
【００８５】
数式１４において，Ｖｃｃは制御信号ＳｇのＨレベル電圧であり，ＶｔはトランジスタＭ１のしきい電圧であり，ＣｄはキャパシタＣｄのキャパシタンスである。
【００８６】
また，電荷量ΔＱｉの電荷がパネルキャパシタＣｐからキャパシタＣｄへ移動したため，パネルキャパシタＣｐの電圧低下量ΔＶｐｉは数式１５のようになる。なお，数式１５において，ＣｐはパネルキャパシタＣｐのキャパシタンスである。
【００８７】
【数１５】
2005018045.tif 000017
【００８８】
制御信号ＳｇがＬレベルになると，キャパシタＣｄの第１端電圧が制御信号電圧源Ｖｇの電圧より高くなるため，キャパシタＣｄ，ダイオードＤ１，抵抗Ｒ１，及び制御信号電圧源Ｖｇから成る経路を通じてキャパシタＣｄは放電する。このとき，キャパシタＣｄは電圧（Ｖｃｃ−Ｖｔ）が充電された状態で放電するため，放電によるキャパシタＣｄの電圧の低下量ΔＶｄは，数式１６で与えられる。なお，数式１６において，Ｒ１は抵抗Ｒ１の抵抗値である。
【００８９】
【数１６】
2005018045.tif 000018
【００９０】
キャパシタＣｄから放電される電荷量ΔＱｄは，制御信号ＳｇがＬレベルに維持される時間Ｔｏｆｆに関係し，数式１７で与えられる。また，キャパシタＣｄに残る電荷量（Ｑｄ）は数式１８のようになる。
【００９１】
【数１７】
2005018045.tif 000019
【００９２】
【数１８】
2005018045.tif 000020
【００９３】
次に，制御信号Ｓｇが再びＨレベルになると，トランジスタＭ１が導通してパネルキャパシタＣｐからキャパシタＣｄに電荷が移動する。前述したように，キャパシタＣｄにΔＱｉの電荷が蓄積されているとトランジスタＭ１はオフする。ここでは，パネルキャパシタＣｐ，からΔＱｄの電荷が再びキャパシタＣｄに移動するため，トランジスタＭ１はオフする。したがって，パネルキャパシタＣｐで低下する電圧ΔＶｐは数式１９のようになる。
【００９４】
【数１９】
2005018045.tif 000021
【００９５】
このように，パネルキャパシタＣｐの電圧がΔＶｐ低下すると，キャパシタＣｄの電圧が上昇してトランジスタＭ１はオフする。そして，制御信号ＳｇがＬレベルになるとトランジスタＭ１がオフしている状態でキャパシタＣｄは放電する。つまり，制御信号ＳｇのＨレベルに応答してパネルキャパシタＣｐの電圧が下降する動作と，キャパシタＣｄの電圧上昇によってパネルキャパシタＣｐが浮遊状態となる動作が継続して繰り返される。したがって，本実施の形態に係る駆動回路によれば，電極の電圧を下降させて電極を浮遊状態とする動作を繰り返すことが可能となる。
【００９６】
本実施の形態に係る駆動回路は，電圧下降状態と浮遊状態を反復するために放電経路を有しているが，電圧下降状態と浮遊状態を１回しか取らない場合には放電経路を省略してもよい。また，放電経路は，制御信号電圧源Ｖｇに接続されない他の回路構成とすることも可能である。例えば，パネルキャパシタＣｐの第１端と接地端の間に放電用スイッチ（図示せず）を接続して放電経路を構成する。この回路構成を採用した場合，パネルキャパシタＣｐを放電させる期間Ｔｏｆｆに放電用スイッチを導通させる。
【００９７】
また，数式１９から明らかなように，パネルキャパシタＣｐにおいて低下する電圧ΔＶｐは，抵抗Ｒ１と制御信号ＳｇのＬレベル期間Ｔｏｆｆによって決定される。したがって，制御信号Ｓｇのデューティ比を調節することによって，パネルキャパシタＣｐの電圧低下量を調節することができる。
【００９８】
図８に示した第２の実施の形態に係る駆動回路は，図６に示した第１の実施の形態に係る駆動回路に対して，可変抵抗Ｒ２が追加された構成を有している。この可変抵抗Ｒ２は，抵抗Ｒ１に並列に接続されている。可変抵抗Ｒ２のサイズ（抵抗値）を調節することによって，パネルキャパシタＣｐの電圧低下量を調節することが可能となる。なお，図８に示した第２の実施の形態に係る駆動回路において，抵抗Ｒ１を省略することも可能である。
【００９９】
図９に示した第３実施の形態に係る駆動回路は，図６に示した第１の実施の形態に係る駆動回路に対して，抵抗Ｒ３（電流制限素子）が追加された構成を有している。この抵抗Ｒ３は，パネルキャパシタＣｐの第１端とトランジスタＭ１のドレインの間に接続されており，パネルキャパシタＣｐから出力される放電電流の大きさを制限する役割を果たす。なお，抵抗Ｒ３の代りに電流の大きさを制限できる他の素子，例えばインダクタ（図示せず）を使用することもできる。
【０１００】
図６，図８，図９に示した駆動回路によれば，パネルキャパシタＣｐの電圧Ｖｐが一定レベルまで低下すると，パネルキャパシタＣｐからキャパシタＣｄに移動する電荷が減って，キャパシタＣｄの電圧が（Ｖｃｃ−Ｖｔ）より小さくなる。この結果，トランジスタＭ１は，キャパシタＣｄの電圧によってはオフしなくなるため浮遊状態の期間が短くなる。また，キャパシタＣｄに充電された電圧が（Ｖｃｃ−Ｖｔ）より小さくなると，数式１６に示したように，放電によるキャパシタＣｄの電圧の低下量ΔＶｄも減少する。この結果，トランジスタＭ１が導通することによってパネルキャパシタＣｐからキャパシタＣｄに移動する電荷量が減少する。このように，図６，図８，図９に示した駆動回路によれば，図７に示したように，パネルキャパシタＣｐの電圧Ｖｐを低下させる下降期間Ｐｒ３（図２参照）の後半になると電圧の低下幅が小さくなり，所望の電圧まで低下するために長時間を要するおそれがある。以下，より短い時間でパネルキャパシタＣｐの電圧Ｖｐを所定のレベルに調整することが可能な駆動回路について，図１０を参照しながら詳細に説明する。
【０１０１】
図１０は，本発明の第４の実施の形態に係る駆動回路の概略的な回路構成を示している。
【０１０２】
図１０に示したように，本発明の第４の実施の形態に係る駆動回路は，図６に示した第１の実施の形態に係る駆動回路に対して，トランジスタＱ１（スイッチング素子）と抵抗Ｒ４が追加された構成を有する。トランジスタＱ１の第１端子（コレクタ）は，抵抗Ｒ４を介して（または直接），キャパシタＣｄの第１端に接続され，その第２端子（エミッタ）は，接地端に接続されている。つまり，トランジスタＱ１は，キャパシタＣｄに並列に接続されている。なお，図１０では，トランジスタＱ１をｎｐｎ型バイポーラトランジスタとして示したが，ｎｐｎ型バイポーラトランジスタの代りにｐｎｐ型バイポーラトランジスタまたはこれと類似な機能をする他のスイッチング素子を使用することもできる。
【０１０３】
図１０の駆動回路の動作は，下降期間Ｐｒ３（図２参照）の初期段階では，図６の駆動回路の動作と略同一である。つまり，パネルキャパシタＣｐの電圧が低下する初期期間では，図１０の駆動回路が備えるトランジスタＱ１は，遮断状態にあり，図６の駆動回路と同様にパネルキャパシタＣｐの電圧が低下する。そして，前述したように，パネルキャパシタＣｐの電圧が一定レベル以下に低下してパネルキャパシタＣｐからキャパシタＣｄに移動する電荷量が減少したときに，トランジスタＱ１の制御端子（ベース）に対して，トランジスタＱ１を導通させる信号を入力する。トランジスタＱ１が導通すると，キャパシタＣｄの電荷がトランジスタＱ１を通じて接地側へ移動する（キャパシタＣｄが放電する）。また，トランジスタＭ１が導通すると，パネルキャパシタＣｐに充電された電荷もトランジスタＱ１を通じて放電されるため，パネルキャパシタＣｐの電圧を目標レベルまで急速に低下させることができる。
【０１０４】
図１０に示した駆動回路は，キャパシタＣｄの第１端とトランジスタＱ１の第１端子の間に抵抗Ｒ４を備えているが，これに代えてまたはこれに加えて，トランジスタＱ１の第２端子と接地端の間に抵抗Ｒ４を備えるようにしてもよい。また，抵抗Ｒ４を省略することも可能である。駆動回路に抵抗Ｒ４が備えられることによって，以下の効果が得られる。すなわち，トランジスタＭ１が導通したときに，パネルキャパシタＣｐの電圧は，急激に低下することなく，キャパシタＣｄと抵抗Ｒ４の並列接続によって決定される時定数に従って低下する。そして，パネルキャパシタＣｐの電圧を与えられた時間内に目標とするレベルに調整するために，トランジスタＱ１を導通させるタイミングを，トランジスタＭ１に制御信号Ｓｇを与えてから所定時間が経過した後に設定することもできる。
【０１０５】
なお，図８及び図９の各駆動回路に，図１０に示したトランジスタＱ１を追加するようにしてもよい。
【０１０６】
ところで，図６，図８〜図１０で説明した駆動回路によれば，キャパシタＣｄが一定電圧まで充電される場合にトランジスタＭ１が遮断されるため，キャパシタＣｄの第１端から第２端方向に流れる電流は，トランジスタＭ１のゲート−ソース電圧によって制御される。この点，トランジスタＭ１としてＭＯＳＦＥＴを採用した場合，トランジスタＭ１には一般的にソースからドレイン方向にボディーダイオードが寄生的に構成されるため（図６，図８〜図１０では図示せず。図１１参照），パネルキャパシタＣｐの電圧が，キャパシタＣｄが接続された電源の電圧（図６，図８〜図１０では接地電圧）より低い場合には，キャパシタＣｄの第２端から第１端の方向に電流を流れすことができる。
【０１０７】
ただし，図６，図８〜図１０の駆動回路は，この方向に流れる電流を制御する手段を備えていないため，キャパシタＣｄには電荷が継続して蓄積される（充電される）。この結果，キャパシタＣｄの第２端の電圧が，第１端の電圧よりキャパシタＣｄに充電された電荷だけ相対的に高くなり，トランジスタＭ１のゲート電圧が，キャパシタＣｄの第１端電圧（つまり，トランジスタＭ１のソース電圧）よりキャパシタＣｄに充電された電荷だけ相対的に高まる。このとき仮に，トランジスタＭ１のゲート−ソース電圧がトランジスタＭ１の耐圧を上回ってしまうと，トランジスタＭ１が破壊される可能性がある。
【０１０８】
以下，キャパシタＣｄの第２端から第１端の方向に流れる電流が生じても，トランジスタＭ１にダメージが及ばないように構成された駆動回路について，図１１及び図１２を参照しながら詳細に説明する。
【０１０９】
図１１及び図１２は各々，本発明の第５及び第６の実施の形態に係る駆動回路の概略的な回路構成を示している。なお，図１１及び図１２では説明の便宜のためにトランジスタＭ１のボディーダイオードを示した。
【０１１０】
図１１に示したように，本発明の第５の実施の形態に係る駆動回路は，図６に示した第１の実施の形態に係る駆動回路に対して，ダイオードＤ３（第２ダイオード，第３ダイオード）が追加された構成を有する。このダイオードＤ３は，キャパシタＣｄに並列接続されている。具体的には，ダイオードＤ３のアノードがキャパシタＣｄの第２端に接続され，ダイオードＤ３のカソードがキャパシタＣｄの第１端に接続されている。このように回路を構成すると，キャパシタＣｄの第２端の電圧がパネルキャパシタＣｐの電圧より高い場合にトランジスタＭ１のボディーダイオードに流れる電流は，ダイオードＤ３を経由するため，キャパシタＣｄに電荷が蓄積されなくなる（充電されない）。この結果，トランジスタＭ１のゲートとソースの間の電圧は常に耐圧以下に保たれる。
【０１１１】
図１２に示したように，本発明の第６の実施の形態に係る駆動回路は，図６に示した第１の実施の形態に係る駆動回路に対して，ダイオードＤ４（第２ダイオード，第４ダイオード）が追加された構成を有する。このダイオードＤ４は，パネルキャパシタＣｐとトランジスタＭ１の間に直列に接続されている。具体的には，ダイオードＤ４のアノードがパネルキャパシタＣｐの第１端に接続され，ダイオードＤ４のカソードがトランジスタＭ１のドレインに接続されている。このように回路を構成すると，ダイオードＤ４がトランジスタＭ１のボディーダイオードと反対方向に接続されているため，トランジスタＭ１のボディーダイオードの順方向への電流の流れが遮断される。なお，図１１に示した本実施の形態に係る駆動回路では，ダイオードＤ４はパネルキャパシタＣｐとトランジスタＭ１の間に接続されているが，ダイオードＤ４の実装位置はこれに限定されない。ダイオードＤ４を，パネルキャパシタＣｐ，トランジスタＭ１，キャパシタＣｄによって形成される経路のいずれの箇所に挿入しても同様の効果が得られる。
【０１１２】
以上，図６〜図１２を参照しながら，パネルキャパシタＣｐに充電された電荷を放電する駆動回路及びその動作（パネルキャパシタＣｐの電圧に関し，下降波形が得られる装置及びその動作）について説明した。次に，図５に示したように，パネルキャパシタＣｐに電荷を充電する駆動回路及びその動作（パネルキャパシタＣｐの電圧に関し，上昇波形が得られる装置及びその動作）について，図１３〜図１６を参照しながら説明する。
【０１１３】
図１３〜図１６は各々，本発明の第７〜第１０の実施の形態に係る駆動回路の概略的な回路構成を示している。
【０１１４】
図１３に示したように，本発明の第７の実施の形態に係る駆動回路は，図６に示した第１の実施の形態に係る駆動回路に対して，トランジスタＭ１のドレインが，パネルキャパシタＣｐの第１端（Ｙ電極）から電圧Ｖｓｅｔを供給する電源に接続変更され，キャパシタＣｄの第２端，ダイオードＤ２のアノード，及び制御信号電圧源Ｖｇの負極が共に，接地端０からパネルキャパシタＣｐの第１端に接続変更された構成を有している。すなわち，トランジスタＭ１，キャパシタＣｄ，及びパネルキャパシタＣｐは，電圧Ｖｓｅｔを供給する電源に接続された直列回路を構成している。この直列回路において，トランジスタＭ１，キャパシタＣｄ，及びパネルキャパシタＣｐの位置関係は，図１３に示した順に限定されない。なお，電圧Ｖｓｅｔは，制御信号電圧源Ｖｇの正極から出力される電圧及び接地端０の電圧よりも高いレベルに設定されている。本実施の形態に係る駆動回路において，トランジスタＭ１が導通すると，電圧ＶｓｅｔによってキャパシタＣｄとパネルキャパシタＣｐが充電される。そして，キャパシタＣｄの電圧が一定レベルまで上昇すると，トランジスタＭ１がオフする。その他の動作については，前述した実施の形態から当業者であれば容易に理解できるため，ここではその詳細な説明を省略する。
【０１１５】
図１３の駆動回路の場合，パネルキャパシタＣｐの電圧が一定値以上に上昇すると，キャパシタＣｄからパネルキャパシタＣｐに移動する電荷量が減少し，パネルキャパシタＣｐの電圧Ｖｐを上昇させる上昇期間の後半になると電圧の上昇幅が小さくなり，所望の電圧まで上昇するために長時間を要するおそれがある。以下，より短い時間でパネルキャパシタＣｐの電圧Ｖｐを所定のレベルに調整することが可能な駆動回路について，図１４を参照しながら詳細に説明する。
【０１１６】
図１４に示した本発明の第８の実施の形態に係る駆動回路は，図１３に示した第７の実施の形態に係る駆動回路に対して，トランジスタＱ１と抵抗Ｒ４が追加された構成を有する。トランジスタＱ１の第１端子は，抵抗Ｒ４を介して（または直接），キャパシタＣｄの第１端に接続され，トランジスタＱ１の第２端子は，パネルキャパシタＣｐの第１端に接続されている。つまり，トランジスタＱ１は，キャパシタＣｄに並列に接続されている。
【０１１７】
トランジスタＱ１とトランジスタＭ１が共に導通すると，電圧ＶｓｅｔがトランジスタＭ１及びトランジスタＱ１を通じてパネルキャパシタＣｐに印加されるため，パネルキャパシタＣｐの電圧を目標とするレベルまで急速に上昇させることが可能となる。
【０１１８】
図１４に示した駆動回路は，キャパシタＣｄの第１端とトランジスタＱ１の第１端子の間に抵抗Ｒ４を備えているが，これに代えてまたはこれに加えて，トランジスタＱ１の第２端子とパネルキャパシタＣｐの第１端の間に抵抗Ｒ４を備えるようにしてもよい。また，抵抗Ｒ４を省略することも可能である。駆動回路に抵抗Ｒ４が備えられることによって，パネルキャパシタＣｐの電圧上昇を，キャパシタＣｄと抵抗Ｒ４の並列接続によって決定される時定数によって調整することが可能となる。
【０１１９】
ところで，図１３に示した第７の実施の形態に係る駆動回路においても，トランジスタＭ１のボディーダイオードのために，キャパシタＣｄの第２端から第１端の方向に電流が流れ，トランジスタＭ１が破壊されるおそれがある。この問題については，図１１及び図１２に示した第５，６の実施の形態に係る駆動回路と同様に，図１３の駆動回路にダイオードを追加することで対応可能である。以下，キャパシタＣｄの第２端から第１端の方向に流れる電流が生じても，トランジスタＭ１にダメージが及ばないように構成された駆動回路について，図１５及び図１６を参照しながら説明する。なお，図１５及び図１６では説明の便宜上トランジスタＭ１のボディーダイオードを示した。
【０１２０】
図１５に示した第９の実施の形態に係る駆動回路は，図１３に示した第７の実施の形態に係る駆動回路に対して,ダイオードＤ３が追加された構成を有する。このダイオードＤ３のアノードは，キャパシタＣｄの第２端に接続され，ダイオードＤ３のカソードは，キャパシタＣｄの第１端に接続されている。このように回路を構成すると，先に図１１を参照しながら説明したように，トランジスタＭ１のボディーダイオードに流れる電流は，ダイオードＤ３を経由するため，キャパシタＣｄに電荷が蓄積されなくなる（充電されない）。
【０１２１】
図１６に示した第１０実施の形態に係る駆動回路は，図１３に示した第７の実施の形態に係る駆動回路に対して,ダイオードＤ４が追加された構成を有する。このダイオードＤ４のアノードは，キャパシタＣｄの第２端に接続され，ダイオードＤ４のカソードは，パネルキャパシタＣｐの第１端に接続されている。このように回路を構成すると，先に図１２を参照しながら説明したように，トランジスタＭ１のボディーダイオードの順方向への電流がダイオードＤ４によって遮断される。したがって，キャパシタＣｄに電荷が蓄積されなくなる（充電されい）。なお，図１６に示した本実施の形態に係る駆動回路では，ダイオードＤ４はキャパシタＣｄとパネルキャパシタＣｐの間に接続されているが，ダイオードＤ４の実装位置はこれに限定されない。ダイオードＤ４を，電圧Ｖｓｅｔの電源，トランジスタＭ１，キャパシタＣｄ，及びパネルキャパシタＣｐによって形成される経路のいずれの箇所に挿入しても同様の効果が得られる。
【０１２２】
以上，添付図面を参照しながら本発明の好適な実施形態について説明したが，本発明は係る例に限定されない。当業者であれば，特許請求の範囲に記載された範疇内において，各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【０１２３】
例えば，走査電極を浮遊状態とする場合に即して本発明の実施の形態を説明したが，本発明はこれに限定されるものではない。本発明は，走査電極，維持電極，及びアドレス電極からなる放電セルにおいて，いずれかの電極を浮遊状態とすることについても適用できる。
【産業上の利用可能性】
【０１２４】
本発明は，ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）に適用可能である。
【図面の簡単な説明】
【０１２５】
【図１】本発明の実施の形態に係るプラズマディスプレイパネルの概略的な構成を示すブロック図である。
【図２】同実施の形態に係るプラズマディスプレイパネルの駆動波形図である。
【図３】図２に示した下降期間におけるＸ電極とＹ電極の電圧波形及び放電電流を示す波形図である。
【図４ａ】維持電極と走査電極によって形成される放電セルのモデリング図である。
【図４ｂ】図４ａの等価回路図である。
【図４ｃ】図４ａの放電セルで放電が起きていない状態を示す説明図である。
【図４ｄ】図４ａの放電セルで放電が起こった場合に電圧が印加された状態を示す説明図である。
【図４ｅ】図４ａの放電セルで放電起こった場合にＹ電極が浮遊状態にされた状態を示す説明図である。
【図５】本発明の実施の形態に係るプラズマディスプレイパネルが備えるＹ電極の電圧が上昇する場合の，当該上昇期間におけるＸ電極とＹ電極の電圧波形及び放電電流を示す波形図である。
【図６】本発明の第１の実施の形態に係る駆動回路の概略的な回路図である。
【図７】図６の駆動回路の駆動波形図である。
【図８】本発明の第２の実施の形態に係る駆動回路の概略的な回路図である。
【図９】本発明の第３の実施の形態に係る駆動回路の概略的な回路図である。
【図１０】本発明の第４の実施の形態に係る駆動回路の概略的な回路図である。
【図１１】本発明の第５の実施の形態に係る駆動回路の概略的な回路図である。
【図１２】本発明の第６の実施の形態に係る駆動回路の概略的な回路図である。
【図１３】本発明の第７の実施の形態に係る駆動回路の概略的な回路図である。
【図１４】本発明の第８の実施の形態に係る駆動回路の概略的な回路図である。
【図１５】本発明の第９の実施の形態に係る駆動回路の概略的な回路図である。
【図１６】本発明の第１０の実施の形態に係る駆動回路の概略的な回路図である。
【符号の説明】
【０１２６】
１０  Ｙ電極
２０  Ｘ電極
３０，４０  誘電体層
５０  放電空間
１００  プラズマパネル
２００  制御部
３００  アドレス駆動部
４００  維持電極駆動部（Ｘ電極駆動部）
５００  走査電極駆動部（Ｙ電極駆動部）
Ａ１〜Ａｍ  アドレス電極
Ｘ１〜Ｘｎ  維持電極（Ｘ電極）
Ｙ１〜Ｙｎ  Ｙ電極
Ｃｄ  キャパシタ
Ｃｐ  パネルキャパシタ
Ｄ１，Ｄ２，Ｄ３，Ｄ４  ダイオード
Ｉｄ  放電電流
Ｍ１，Ｑ１  トランジスタ
Ｐａ  アドレス期間
Ｐｒ  リセット期間
Ｐｒ１  消去期間
Ｐｒ２  上昇期間
Ｐｒ３  下降期間
Ｐｓ  サステイン期間
Ｒ，Ｒ１，Ｒ３  抵抗
Ｒ２  可変抵抗
Ｓｇ  制御信号
ＳＷ  スイッチ
Ｖｇ  制御信号電圧源
Ｖｐ  パネルキャパシタの電圧
Ｖｘ  Ｘ電極の電圧
Ｖｙ  Ｙ電極の電圧
【図１】
2005018045.tif 000022
【図２】
2005018045.tif 000023
【図３】
2005018045.tif 000024
【図４ａ】
2005018045.tif 000025
【図４ｂ】
2005018045.tif 000026
【図４ｃ】
2005018045.tif 000027
【図４ｄ】
2005018045.tif 000028
【図４ｅ】
2005018045.tif 000029
【図５】
2005018045.tif 000030
【図６】
2005018045.tif 000031
【図７】
2005018045.tif 000032
【図８】
2005018045.tif 000033
【図９】
2005018045.tif 000034
【図１０】
2005018045.tif 000035
【図１１】
2005018045.tif 000036
【図１２】
2005018045.tif 000037
【図１３】
2005018045.tif 000038
【図１４】
2005018045.tif 000039
【図１５】
2005018045.tif 000040
【図１６】
2005018045.tif 000041