(57)【要約】【課題】  メモリの書き換え可能、不能について、ＣＰＵのモードを切り換えるのに、ＣＰＵ周辺のモード切り換え用回路のジャンパピンを差し換えることなく可能にする、ＣＰＵの書き換えモード設定方式を提供する。【解決手段】  スイッチ１ａが押下状態のとき、Ｌレベル信号を出力し、かつ、スイッチ１ａが非押下状態のとき、Ｈレベル信号を出力するスイッチ回路と、電源投入後は、Ｌレベル信号を出力し、そのＬレベル信号出力から所定時間経過後は、Ｈレベル信号を出力するリセットＩＣ２と、ＣＰＵ３が備えるモード設定端子７に印加される電圧レベルを切り換えるとともに、モード設定端子７に配線される開閉手段（アナログスイッチ６）と、前記スイッチ回路の出力信号と、リセットＩＣ２の出力信号と、を使って前記開閉手段の開閉を制御する制御回路（Ｄラッチ回路５）と、をＣＰＵ基板に設ける。【選択図】  図１
2005078618.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１個以上のスイッチを含むスイッチ群のうち所定のスイッチが全て押下状態のとき、所定の電圧レベル信号Ａを出力し、かつ、前記所定のスイッチのうち少なくとも１個のスイッチが非押下状態のとき、前記所定の電圧レベル信号Ａとは異なる電圧レベル信号Ｂを出力するスイッチ回路と、
電源投入後、最初は所定電圧レベル信号Ｃを出力し、前記電圧レベル信号Ｃ出力から所定時間経過後は、前記電圧レベル信号Ｃとは異なる電圧レベル信号Ｅを出力するモード設定用信号自動出力回路と、
メモリが書き換え可能か不可能かのＣＰＵの動作モードを設定する端子であり、ＣＰＵが備えるモード設定端子に印加される電圧レベルを切り換えるとともに、前記モード設定端子に配線される開閉手段と、
前記スイッチ回路の出力信号と、前記モード設定用信号自動出力回路の出力信号と、を使って前記開閉手段の開閉を制御する制御回路と、を具備する、ＣＰＵの書き換えモード設定方式。
【請求項２】
前記開閉手段は、構成要素としてアナログスイッチを含む、請求項１記載のＣＰＵの書き換えモード設定方式。
【請求項３】
前記制御回路は、Ｄラッチ回路を含む、請求項１記載または請求項２記載のＣＰＵの書き換えモード設定方式。
【請求項４】
前記モード設定用信号自動出力回路は、前記ＣＰＵにリセット信号を出力するリセット手段を含む回路である、請求項１記載、請求項２記載または請求項３記載のＣＰＵの書き換えモード設定方式。
【請求項５】
前記メモリは、前記ＣＰＵが内蔵するフラッシュメモリである、請求項１記載、請求項２記載、請求項３記載または請求項４記載のＣＰＵの書き換えモード設定方式。
【請求項６】
前記スイッチ回路は、構成要素としてＡＮＤ機能ゲートもしくはＮＡＮＤ機能ゲートを含む、請求項１記載、請求項２記載、請求項３記載、請求項４記載または請求項５記載のＣＰＵの書き換えモード設定方式。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、ＣＰＵ、ＣＰＵ基板、またはＣＰＵシステムなどが具備する電気的に書き換えが可能なメモリを非書き換えモード（通常動作モード）から書き換えモードにする回路に係わるものであり、ＣＰＵの書き換えモード設定方式に関する。
【背景技術】
【０００２】  ＣＰＵ、ＣＰＵ基板、またはＣＰＵシステムなどが具備する電気的に書き換えが可能なメモリ（ＦＲＯＭ、ＥＥＰＲＯＭ、フラッシュＲＯＭ）、代表的にはフラッシュメモリに、従来はＲＯＭに格納していたプログラムなどを格納することがある。その場合、前記プログラムが誤まって書き換えられないようにするために、ＣＰＵは、非書き換えモード（書き換え不能モード）と書き換えモードとを備えているものである。非書き換えモードというのは、通常の動作モードであり、ＣＰＵないしＣＰＵ基板に電源を投入すると、通常は、この非書き換えモードでＣＰＵが立ち上る。では、ＣＰＵを書き換えモードにして、フラッシュメモリに格納してあるプログラムやその他のパラメータなどを更新するときは、どうするのかと言うと、ＣＰＵの所定端子に繋がるスイッチ回路のジャンパピンを非書き換えモードではない位置に差し換えて、ＣＰＵを書き換えモードで立ち上るようにしてから、ＣＰＵないしＣＰＵ基板に電源を投入していた。すると、ＣＰＵは、書き換えモードで立ち上がる。それゆえ、フラッシュメモリの内容を更新することができる。しかし、ＣＰＵが書き換えモードのままでは、通常の動作ができない。
そこで、ＣＰＵを書き換えモードから通常の非書き換えモードに戻すには、ＣＰＵないしＣＰＵ基板の電源を落とし、前記ジャンパピンを書き換えモードの位置に差し換えて、ＣＰＵないしＣＰＵ基板に電源を投入する。すると、ＣＰＵは、非書き換えモード（通常動作モード）で立ち上がる。
ＣＰＵ基板は、一般に筐体の中に収められているので、筐体の蓋を外して、前記ジャンパピンの位置を差し換えてモードをの設定を変更するのは、面倒であった。
なお、電子回路装置のモードを切り換えるのに、ジャンパ（スイッチ）の接続状態を切り換えることは、特開平６−２４９９２７号公報に開示されている。
【特許文献１】  特開平６−２４９９２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】  本発明に係るＣＰＵの書き換えモード設定方式は、上記した従来の技術が有する問題点に鑑み成されたものであり、次の課題を解決することを目的とする。
ＣＰＵのモードを切り換えるのに、ＣＰＵ周辺のモード切り換え用回路のジャンパピンを差し換える（切り換える）ことなく可能にする、ＣＰＵの書き換えモード設定方式の提供である。
【課題を解決するための手段】
【０００４】  上記課題を解決するための本発明の第１発明は、請求項１に記載されたとおりのＣＰＵの書き換えモード設定方式であり、次のようなものである。
少なくとも１個以上のスイッチを含むスイッチ群のうち所定のスイッチが全て押下状態のとき、所定の電圧レベル信号Ａを出力し、かつ、前記所定のスイッチのうち少なくとも１個のスイッチが非押下状態のとき、前記所定の電圧レベル信号Ａとは異なる電圧レベル信号Ｂを出力するスイッチ回路と、電源投入後、最初は所定電圧レベル信号Ｃを出力し、前記電圧レベル信号Ｃ出力から所定時間経過後は、前記電圧レベル信号Ｃとは異なる電圧レベル信号Ｅを出力するモード設定用信号自動出力回路と、メモリが書き換え可能か不可能かのＣＰＵの動作モードを設定する端子であり、ＣＰＵが備えるモード設定端子に印加される電圧レベルを切り換えるとともに、前記モード設定端子に配線される開閉手段と、を具備する。また、前記スイッチ回路の出力信号と、前記モード設定用信号自動出力回路の出力信号と、を使って前記開閉手段の開閉を制御する制御回路と、を具備する構成である。
上記課題を解決するための本発明の第２発明は、請求項２に記載されたとおりのＣＰＵの書き換えモード設定方式であり、次のようなものである。
請求項１記載のＣＰＵの書き換えモード設定方式において、前記開閉手段は、構成要素としてアナログスイッチを含む、構成である。
上記課題を解決するための本発明の第３発明は、請求項３に記載されたとおりのＣＰＵの書き換えモード設定方式であり、次のようなものである。
請求項１記載または請求項２記載のＣＰＵの書き換えモード設定方式において、前記制御回路は、Ｄラッチ回路を含む、構成である。
上記課題を解決するための本発明の第４発明は、請求項４に記載されたとおりのＣＰＵの書き換えモード設定方式であり、次のようなものである。
請求項１記載、請求項２記載または請求項３記載のＣＰＵの書き換えモード設定方式において、前記モード設定用信号自動出力回路は、前記ＣＰＵにリセット解除信号を出力するリセット手段を含む回路である構成である。
上記課題を解決するための本発明の第５発明は、請求項５に記載されたとおりのＣＰＵの書き換えモード設定方式であり、次のようなものである。
請求項１記載、請求項２記載、請求項３記載または請求項４記載のＣＰＵの書き換えモード設定方式において、前記メモリは、前記ＣＰＵが内蔵するフラッシュメモリである構成である。
上記課題を解決するための本発明の第６発明は、請求項６に記載されたとおりのＣＰＵの書き換えモード設定方式であり、次のようなものである。
請求項１記載、請求項２記載、請求項３記載、請求項４記載または請求項５記載のＣＰＵの書き換えモード設定方式において、前記スイッチ回路は、構成要素としてＡＮＤ機能ゲートもしくはＮＡＮＤ機能ゲートを含む構成である。前記ＡＮＤ機能ゲートというのは、２以上ある入力がすべて１のときだけ出力が１となる論理機能ゲートであり、ＮＡＮＤ機能ゲートというのは、２以上ある入力がすべて１のときだけ出力が０となる論理機能ゲートである。本発明において、ＡＮＤ機能ゲートを使うか、ＮＡＮＤ機能ゲートを使うかは、論理機能ゲートの入力側及び論理機能ゲートの負荷（出力側）の正負論理次第であり、設計上の選択事項である。
【発明の効果】
【０００５】  本発明に係るＣＰＵの書き換えモード設定方式は、以上説明してきたような構成であるので、以下に記載する効果を奏する。
１個の所定のスイッチ、所定の複数のスイッチ、または所定の全部のスイッチを押して、すなわち閉止状態で、ＣＰＵ基板に電源を投入し、電源投入から所定時間以上経過後に、１個の所定のスイッチ、所定の複数のスイッチ、または所定の全部のスイッチを開放すると、ＣＰＵが書き換えモードで立ち上がる。従って、通常は書き換えが禁止されているＣＰＵが内蔵するメモリまたはＣＰＵ周辺のメモリの中味を書き換えることができる。ＣＰＵを書き換えモードから非書き換えモードに戻したいときは、ＣＰＵ基板の電源を切って、今度は、どのスイッチも押さずに電源をＣＰＵ基板に投入すれば、ＣＰＵは、通常の動作モード、すなわち非書き換えモードで立ち上がる。
従って、ＣＰＵのモードを切り換えるのに、ＣＰＵ周辺のモード切り換え用回路のジャンパピンを差し換える（切り換える）ことなく可能にする、ＣＰＵの書き換えモード設定方式の提供が可能である。
【発明を実施するための最良の形態】
【０００６】  図１は、本発明に係るＣＰＵの書き換えモード設定方式を使用するＣＰＵ基板の実施の一形態を示す要部ブロック図である
このＣＰＵ基板は、ＣＰＵ３を搭載しており、ＣＰＵ３は、入力ポート１２、出力ポート（図示せず）、通常動作モード（非書き換えモード）では書き換えが不能であり、プログラムなどを格納するメモリ、例えばフラッシュＲＯＭ（ＦＲＯＭ４）、リセット端子（１０）、モード設定端子７、その他の端子（図示せせず）等を具備している。モード設定端子７は、Ｈ（電位）レベルに設定（固定）したとき、ＣＰＵ３がＦＲＯＭ４書き換え可能な書き換えモード、Ｌ（電位）レベルに設定（固定）したとき非書き換えモードであるとする。すなわち、モード設定端子７は、アクティブＨ（アクティブ・ロウ）であるとする。もちろん、モード設定端子７を、Ｌレベルに設定（固定）したとき、書き換えモード、Ｈレベルに設定（固定）したとき非書き換えモードとなるＣＰＵでも本発明を実施できる。なお、ＦＲＯＭ４は、フラッシュＲＯＭ（ＥＥＰＲＯＭ）、いわゆるフラッシュメモリのことであり、ＣＰＵ３の内部ではなく、周辺に設けても良い。
当然、ＤＣ電源ライン１４は、ＣＰＵ３など、電源への接続を図示している以外のブロックにも駆動電源を供給しているけれども、図が煩雑になるので、その配線は省略している。
スイッチ１ａは、押し釦スイッチなどのいわゆるモーメンタリスイッチであると便利であり、グランド（ｇｒｏｕｎｄ）と、プルアップ抵抗器９ａを介してＤＣ電源ライン１４と、に繋がっている。また、スイッチ１ａは、入力ポート１２にも繋がっており、スイッチ１ａのオン、オフ状態をＣＰＵ３に伝えることができる構成である。なお、一般に、ＣＰＵ基板が有するスイッチは１個ではない。図１では、本発明は、モード設定に係るスイッチが１個の場合でも実施可能ということを示している。
モード設定端子７は、抵抗器９を介してＤＣ電源ライン１４に配線してあるとともに、リレーなどの信号路を開閉する手段、ここではアナログスイッチ６を介してグランドにも配線してある。
アナログスイッチ６は、開閉手段の開閉を制御する制御回路（例えばＤラッチ回路５）によって開閉制御される。アナログスイッチ６は、Ｈレベルの電圧が印加されたときに、その端子が閉じ（オンになり）、Ｌレベルの電圧が印加されたときに、その端子が開放（オフ）となるものとする。
Ｄラッチ回路５というのは、入力端子Ｄから入るデータをゲート端子Ｇのコントロール信号（トリガ入力）に基づいてラッチし、その結果を（正）出力端子Ｑに出力する回路である。ＤラッチのＩＣは、広く安価に市販されているので、それを使うと便宜である。
リセットＩＣ２は、電源投入後、最初はＬレベル電位の信号を出力し、前記Ｌレベル電位の信号出力から所定時間経過後は、前記Ｌレベル電位の信号とは異なるＨレベル電位の信号を出力するモード設定用信号自動出力回路である。このモード設定用信号自動出力回路は、業者が自分で設計してもよいけれども、多くのリセットＩＣが一般に広く市販されているので、それを使うと便利である。
このリセットＩＣ２は、一般にはＣＰＵ３のリセット端子１０と配線する。但し、そのことは、本発明とは直接の関係がない。そのことは、通常のＣＰＵシステム通りの配線であるというだけである。
また、プルアップされたスイッチ１ａの端子は、Ｄラッチ回路５のＤ端子と配線する。
各チェックピン（８ａ〜８ｄ）は、信号波形説明の便宜上設けたものであり、本発明を実施するのに必須の構成というわけでは全くない。
リセットＩＣ２は、その出力がＬレベル、すなわちアクティブのときは、Ｌレベルのアクティブの信号をＤラッチ回路５のＧ端子に与え、リセットＩＣ２の出力がＨレベル（非アクティブ）のときは、Ｈレベルの非アクティブの信号をＤラッチ回路５のＧ端子に与える。
モード設定端子７の電位は、ＬレベルでＣＰＵ３がＦＲＯＭ４を書き換えのモードであり、ＨレベルでＣＰＵ３はＦＲＯＭ４を書き換えするモードである。すなわち、モード設定端子７は、前述のようにアクティブＨの端子であるとする。
本発明を実施して、モード設定端子７をＨ電位レベルに、すなわちＣＰＵ３を書き換えモードに設定するには、次のようにする。
ＣＰＵ基板に電源を投入する前に、スイッチ１ａを押下し、その状態でＣＰＵ基板に電源を入れる。電源投入時点からしばらくの間、スイッチ１ａをオンのままにしておき、適当な時期（例えば電源投入から数秒後）が来たら、スイッチ１ａをオフにする（開放状態にする）。すると、モード設定端子７は、Ｈレベル電位で安定的に固定され、ＣＰＵ３は、書き換えモードとなる。もちろん、スイッチ１ａを押下せずに、ＣＰＵ３に電源を投入すると、ＣＰＵ３は、非書き換えモードで立ち上がってその状態で安定する。
図２は、モード設定端子の設定に係るラインの論理関係を示すブロック図である。
図１において、ＣＰＵ基板のモード設定の論理関係に係る部分だけを抜き出して示すと図２のようになる。
スイッチ１ａは、アクティブＬ（負論理）であり、Ｄラッチ回路の正論理の入端子Ｄと繋がっている。リセットＩＣ２の負論理出力は、インバータゲート２１を介してラッチ回路５の負論理入力のＧ端子と繋がっている。
Ｄラッチ回路５は正論理の出力端子と負論理の出力端子（図示せず）を持っているが、ここでＱ端子は、正論理の出力端子であり、インバータゲート２２を介してモード設定端子７と繋がっている。インバータゲート２２は、アナログスイッチ６、抵抗器９及びＤＣ電源１４の動作を論理的に同等の機能の素子に置き換えたものである。つまり、インバータ素子２２は、論理的にはインバータ機能（正負論理の転換機能）として働いている。
図３は、電源投入からＣＰＵが書き換えモードで安定するまでの各チェックピンの信号波形を示す図１及び図２に対応するタイミングチャートである。
まず、電源投入時を時刻ｔ０とし、その直後、時点ｔ１の各チェックピン（８ａ〜８ｄ）の電位を検討する。
Ｄラッチ回路５のＤ端子（チェックピン８ａ）の入力信号波形の電位は、スイッチ１ａが閉じており（オンすなわちアクティブであり）、Ｄ端子とスイッチ１ａの負論理の出力端子が直結しているので、Ｌレベル（論理機能的には０で非アクティブ）である。リセットＩＣ２の出力信号は、アクティブのＬレベル（論理機能的には１）であり、その信号が論理的にはＮＯＴ機能として働いているインバータゲート２１を通るので、論理が反転して、論理０（非アクティブＨ）の信号が負論理のＧ端子に入力する。
結局、時点ｔ１では、チェックピン（８ａ〜８ｃ）の論理レベルは、全て０である。チェックピン８ｄの論理レベルは、チェックピン８ｃとは常に反対であるので１（信号波形としてはＨレベル）である。このうち、チェックピン８ａ及びチェックピン８ｃは、負論理なので、物理的電位レベルとしてはそれぞれＬである。この状態は、リセットＩＣ２からリセット解除信号が出力されるまで続く。
時点ｔ２では、リセットＩＣ２から、ＬレベルからＨレベルに移行する信号であるリセット解除信号が出力される。すると、Ｇ端子（チェックピン８ｂ）の電位レベルは、ＨからＬに移行する。その他の端子ないしチェックピン（８ａ、８ｃ、８ｄ）の電位レベルは変わらない。この状態は、スイッチ１ａをオフにする時点ｔ３まで続く。
時点ｔ３では、押下していたスイッチ１ａを離す。すると、Ｄ端子（チェックピン８ａ）の電位レベルがＬからＨに移行する。しかし、Ｑ端子（チェックピン８ｃ）の出力電位は、Ｌレベルのままである。よって、モード設定端子７（チェックピン８ｄ）の電位レベルは、Ｈのままである（論理的にはアクティブの１）。モード設定端子７は、アクティブＨの端子であるので、結局、ＣＰＵ３が書き換えモードに設定されたことになる。
図４は、電源投入からＣＰＵが書き換えモードで安定するまでの各チェックピンの図３に対応する状態表である。
上記で説明した図３をテーブルの形式で示すと図３のようになる。
スイッチ１ａを閉じた状態でＣＰＵ基板に電源を投入した時点ｔ０の直後、時点ｔ１での各チェックピンの物理的電位レベル及び論理機能のレベルは次の通りである。論理レベルは括弧内に記している。
チェックピン８ａは、Ｌ（０）。
チェックピン８ｂは、Ｈ（０）。
チェックピン８ｃは、Ｌ（０）。
チェックピン８ｄは、Ｈ（１）。このとき、ＣＰＵ３は書き換えモードである。
スイッチ１ａを閉じた状態のままリセット解除信号が発生した時点ｔ２での各チェックピンの物理的電位レベル及び論理機能のレベルは次の通りである。
チェックピン８ａは、Ｌ（０）。
チェックピン８ｂは、Ｌ（１）。
チェックピン８ｃは、Ｌ（０）。
チェックピン８ｄは、Ｈ（１）。このとき、ＣＰＵ３は書き換えモードである。
前記時刻ｔ２後、スイッチ１ａを開放状態とした時点ｔ３での各チェックピンの物理的電位レベル及び論理機能のレベルは次の通りである。
チェックピン８ａは、Ｈ（１）。
チェックピン８ｂは、Ｌ（１）。
チェックピン８ｃは、Ｌ（０）。
チェックピン８ｄは、Ｈ（１）。ＣＰＵ３は書き換えモードで安定状態である。
以上の説明で明らかなように、スイッチ１ａを押したまま、ＣＰＵ基板に電源を投入し、リセット解除信号発生の後のしかるべき時点ｔ３で、そのスイッチ１ａを離せば、モード設定端子７がアクティブ（すなわちＨレベル）に、すなわちＣＰＵ３が書き換えモードに、設定されることが理解され得よう。
図５は、モード設定端子の設定に係るラインの論理関係を示す別の実施の形態のブロック図である。
本発明は、Ｄモード設定用のスイッチ、すなわちＣＰＵを書き換えモードで立ち上げる電源投入時にオンにしておくスイッチが複数個の場合でも、もちろん、実施可能である。
図５においては、スイッチ１ａとスイッチ１ｎの２個だけを備える構成を示している。一般に、現実の製品では、通常、このスイッチは、３個から８個程度である。ＣＰＵ基板がｎ個のスイッチを備えているとして、そのｎ個のスイッチを全て本発明に係るＣＰＵの書き換えモード設定方式の構成要素とすることもできるし、ｎ個のうちの１個、２個、またはｎ個未満の個数のスイッチを本発明に係るＣＰＵの書き換えモード設定方式の構成要素とすることもできる。ここでは、ｎ個のスイッチのうち、スイッチ１ａ及びスイッチ１ｎの２個を本発明に係るＣＰＵの書き換えモード設定方式を構成する要素として設けた場合について説明する。
図５の構成において、本発明を用いてＣＰＵ３を書き換えモードに設定するときは、次のようにする。
スイッチ１ａ及びスイッチ１ｎの両方を押下した状態、すなわちオンの状態で、ＣＰＵ基板に電源を投入する。その電源投入の時点ｔ０から、リセット解除信号発生の時点ｔ２を経て適当な時間が経過したら、すなわちモード設定端子７がＨ電位レベルで安定的に固定し得る時期が到来したら、スイッチ１ａ及びスイッチ１ｎのうち、少なくとも１個のスイッチをオフとする（開放状態とする）。スイッチ１ａ及びスイッチ１ｎの各出力は、全て論理的にはＮＡＮＤ機能として働いているＯＲゲート１１に入力させているので、少なくとも１個のスイッチをオフとすれば、Ｄラッチ回路５のＤ端子の電位レベルがそれ以前とは変わる。すると、Ｑ端子がＬレベルを維持するので、モード設定端子７は、その逆にＨレベルのままで安定し、ＣＰＵ３が書き換えモードに設定される。
図６は、電源投入からＣＰＵが書き換えモードで安定するまでの各チェックピンの信号波形を示す図５に対応するタイミングチャートである。
スイッチ１ａ及びスイッチ１ｎを両方とも押したままＣＰＵに電源を投入した時点ｔ０の直後の時点ｔ１では、チェックピン８ａの電位は、Ｌレベル（論理的には非アクティブの０）である。一方、リセットＩＣ２は、Ｌレベルのアクティブの信号を発するけれども、上述したようにＧ端子とリセットＩＣ２の間にはインバータゲート２１が介在しているので、時点ｔ１でのチェックピン８ｂの電位は、Ｈレベル（非アクティブの０）である。また、この時点ｔ１でのチェックピン８ｃの電位は、Ｌレベル（論理的には非アクティブの０）である。当然、チェックピン８ｄの電位は、チェックピン８ｃとは逆のＨレベル（アクティブの１）である。
時点ｔ２になると、リセットＩＣ２がリセット解除信号を出力するので、チェックピン８ｂの電位は、ＨレベルからＬレベルに変化する。しかし、Ｄラッチ回路５の働きにより、チェックピン８ｃの電位はＬレベルのままである。当然、チェックピン８ｄの電位もＨレベルのままである。
そして、スイッチ１ａ及びスイッチ１ｎのどちらか一方もしくは両方をオフとする時点ｔ３では、チェックピン８ａすなわちＤ端子の電位がＬレベルからＨレベルになる。しかし、Ｄラッチ回路５のＧ端子（チェックピン８ｂ）がアクティブＬの状態にあるので、出力（Ｑ端子）の電位は、そのまま維持される。チェックピン８ｃ（Ｑ端子）の電位は、そのままＬレベルに固定され、モード設定端子７（チェックピン８ｄ）は、アクティブのＨレベルのままであり、ＣＰＵ３は、書き換えモードで安定する
図７は、電源投入からＣＰＵが書き換えモードで安定するまでの各チェックピンの図６に対応する状態表である。
図６の動作をテーブルで示すと図７のようになる。スイッチ１ａ及びスイッチ１ｂを押したまま（オンの状態で）ＣＰＵ基板に電源を入れ、リセット解除信号発生の後、それらのスイッチの一方もしくは両方をオフにすれば、モード設定端子７（チェックピン８ｄ）の電位レベルが書き換えモードのＨのままで安定することが理解され得よう。
図８はＤラッチ回路の一例を示す回路図である。
いままで、説明してきたラッチ回路５には、図８のような従来からのＤラッチが利用できる。これら４つの素子は、物理的素子としては、正論理のＮＡＮＤ素子であり、論理機能は、ＡＮＤゲートの記号の２個がＡＮＤ機能、ＯＲゲートの２個がＯＲ機能として動作している。各ゲートに付いている白丸は、負論理（アクティブＬ）の端子であることを示すことは言うまでもない。
図９は、図８の回路の真理値表である。
ゲート端子がアクティブの１であるとき、Ｄ端子の入力が変化しても、出力は、それ以前の状態を保持する。Ｇ端子が非アクティブの０のときは、Ｄ端子の入力が変化すると、その変化が出力に現われる。Ｄ端子の信号がＱ端子に筒抜けになる様子が理解され得よう。すなわち、図８の回路は、Ｄラッチであり、Ｄラッチ回路５は、本発明に係るＣＰＵの書き換えモード設定方式のモード設定端子の電位レベルを切り換える開閉手段（例、アナログスイッチ６）の開閉を制御する制御回路として利用できる。
図１０は、電源投入からＣＰＵが非書き換えモードで安定するまでの各チェックピンの図５に対応する状態表である。
当然のことながら、モード設定用のスイッチを押さずに、ＣＰＵ基板に電源を投入すれば、モード設定端子７は、非書き換えモード、すなわちＬレベル電位に設定、固定される。図１０では、参考までに、その状態表を示す。チェックピン８ｂ（Ｇ端子）が非アクティブである０の時刻ｔ１では、チェックピン８ａ（Ｄ端子）の状態がチェックピン８ｃ（Ｑ端子）に現われ、リセット解除信号発生により、Ｇ端子（チェックピン８ｂ）に１が立つ。よって、チェックピン８ｃ（Ｑ端子）の出力は、そのまま以前の１を維持し、モード設定端子７（チェックピン８ｄ）は、それとは反対にＬ（０、非アクティブ）に設定される。つまり、ＣＰＵ３は、非書き換えモードで立ち上がり、安定する。
【図面の簡単な説明】
【０００７】
【図１】  図１は、本発明に係るＣＰＵの書き換えモード設定方式を使用するＣＰＵ基板の実施の一形態を示す要部ブロック図である。
【図２】  図２は、モード設定端子の設定に係るラインの論理関係を示すブロック図である。
【図３】  図３は、電源投入からＣＰＵが書き換えモードで安定するまでの各チェックピンの信号波形を示す図１及び図２に対応するタイミングチャートである。
【図４】  図４は、電源投入からＣＰＵが書き換えモードで安定するまでの各チェックピンの図３に対応する状態表である。
【図５】  図５は、モード設定端子の設定に係るラインの論理関係を示す別の実施の形態のブロック図である。
【図５】  図５は、電源投入からＣＰＵが書き換えモードで安定するまでの各チェックピンの信号波形を示す図４に対応するタイミングチャートである。
【図６】  図６は、電源投入からＣＰＵが書き換えモードで安定するまでの各チェックピンの信号波形を示す図５に対応するタイミングチャートである。
【図７】  図７は、電源投入からＣＰＵが書き換えモードで安定するまでの各チェックピンの図６に対応する状態表である。
【図８】  図８はラッチ回路の一例を示す回路図である。
【図９】  図９は、図８の回路の真理値表である。
【図１０】  図１０は、電源投入からＣＰＵが非書き換えモードで安定するまでの各チェックピンの図５に対応する状態表である。
【符号の説明】
【０００８】  １ａ、１ｎ  スイッチ
２  リセットＩＣ
３  ＣＰＵ
４  ＦＲＯＭ
５  Ｄラッチ回路
６  アナログスイッチ
７  モード設定端子
８ａ、８ｂ、８ｃ、８ｄ  チェックピン
９  抵抗器
９ａ、９ｎ
１０  リセット端子
１１  ＯＲゲート
１２  入力ポート
１４  ＤＣ電源ライン
２１、２２  インバータゲート
Ｄ  入力端子
Ｇ  ゲート端子
Ｑ  出力端子
Ｑｔ  時点ｔでのＱ端子の出力
Ｑｔ＋１  時点ｔの後の時点ｔ＋１の時点でのＱ端子の出力
Ｈ  Ｈレベル電位
Ｌ  Ｌレベル電位
ｔ  時間の単位
ｔ１  ＣＰＵ基板に電源投入直後の時点
ｔ２  リセット解除信号発生の時点
ｔ３  スイッチオフの時点
【図１】
2005078618.tif 000003
【図２】
2005078618.tif 000004
【図３】
2005078618.tif 000005
【図４】
2005078618.tif 000006
【図５】
2005078618.tif 000007
【図６】
2005078618.tif 000008
【図７】
2005078618.tif 000009
【図８】
2005078618.tif 000010
【図９】
2005078618.tif 000011
【図１０】
2005078618.tif 000012
【手続補正書】
【提出日】平成16年2月12日(2004.2.12)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
【図１】  図１は、本発明に係るＣＰＵの書き換えモード設定方式を使用するＣＰＵ基板の実施の一形態を示す要部ブロック図である。
【図２】  図２は、モード設定端子の設定に係るラインの論理関係を示すブロック図である。
【図３】  図３は、電源投入からＣＰＵが書き換えモードで安定するまでの各チェックピンの信号波形を示す図１及び図２に対応するタイミングチャートである。
【図４】  図４は、電源投入からＣＰＵが書き換えモードで安定するまでの各チェックピンの図３に対応する状態表である。
【図５】図５は、モード設定端子の設定に係るラインの論理関係を示す別の実施の形態のブロック図である。
【図６】  図６は、電源投入からＣＰＵが書き換えモードで安定するまでの各チェックピンの信号波形を示す図５に対応するタイミングチャートである。
【図７】  図７は、電源投入からＣＰＵが書き換えモードで安定するまでの各チェックピンの図６に対応する状態表である。
【図８】  図８はラッチ回路の一例を示す回路図である。
【図９】  図９は、図８の回路の真理値表である。
【図１０】  図１０は、電源投入からＣＰＵが非書き換えモードで安定するまでの各チェックピンの図５に対応する状態表である。