(57)【要約】【課題】エピタキシャル成長技術を用いて、結晶品質が高く、かつ所望の厚さのＳＯＩ層を有するＳＯＩウエハを作製すること。【解決手段】シリコン基板１の表面上に第１のマスク２を積層し、そのマスク２に第１の窓部３を形成してシリコン基板１の表面を露出させる。ついで、絶縁性の第２のマスク４を形成し、そのマスク４の、第１の窓部３内に第２の窓部５を形成し、シリコン基板１の連続した表面を露出させる。ついで、第２の窓部５に露出する基板表面から半導体をエピタキシャル成長させて、第２の窓部５および第１の窓部３をエピタキシャル層６で埋める。ついで、第１のマスク２を研磨ストッパとしてエピタキシャル層６を研磨し、ＳＯＩ層７とする。ＳＯＩ層７の厚さは、第１の窓部３の外側における第１のマスク２と第２のマスク４とを合わせた厚さと、第１の窓部３の内側における第２のマスク４の厚さとの差分になる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体層の表面上に第１のマスクを積層する工程と、
前記第１のマスクの一部を除去して前記半導体層が露出した第１の窓部を形成する工程と、
前記第１のマスクと積層構造をなすとともに、前記第１の窓部に露出する前記半導体層の表面を被覆する絶縁性の第２のマスクを形成する工程と、
前記第２のマスクの一部を除去して前記半導体層が連続して露出した第２の窓部を形成する工程と、
前記第２の窓部に露出する前記半導体層の表面から半導体をエピタキシャル成長させて前記第２の窓部および前記第１の窓部をエピタキシャル層で埋める工程と、
前記第１のマスクと前記第２のマスクの積層部分を研磨ストッパとして前記エピタキシャル層を研磨する工程と、
を含むことを特徴とするウエハの製造方法。
【請求項２】
さらに、前記第２の窓部および前記第１の窓部をエピタキシャル層で埋めた後、該エピタキシャル層の、前記第２の窓部を埋める部分に不純物を導入して該第２の窓部を埋める部分を絶縁体にする工程を含むことを特徴とする請求項１に記載のウエハの製造方法。
【請求項３】
さらに、前記第２の窓部および前記第１の窓部をエピタキシャル層で埋めた後、該エピタキシャル層の、前記第２の窓部を埋める部分を除去して前記エピタキシャル層の、前記第１の窓部を埋める部分と前記半導体層とを絶縁化する工程を含むことを特徴とする請求項１に記載のウエハの製造方法。
【請求項４】
さらに、前記第２の窓部および前記第１の窓部をエピタキシャル層で埋めた後、前記半導体層を裏面側から研磨する工程を含むことを特徴とする請求項１〜３のいずれか一つに記載のウエハの製造方法。
【請求項５】
さらに、前記半導体層を裏面側から研磨した後、残った前記半導体層を絶縁体にする工程を含むことを特徴とする請求項４に記載のウエハの製造方法。
【請求項６】
半導体層と、
前記半導体層を覆う厚い部分と薄い部分とを有する絶縁性のマスクと、
前記マスクの薄い部分の一部を貫通して前記半導体層に達する貫通部と、
前記マスクの厚い部分と薄い部分とにより前記マスクにできる凹部および前記貫通部を埋め、前記マスクの厚い部分と面一な表面を有する半導体層と、
を具備することを特徴とするウエハ。
【請求項７】
半導体層と、
前記半導体層を覆う厚い部分と薄い部分とを有する絶縁性のマスクと、
前記マスクの薄い部分の一部を貫通して前記半導体層に達する貫通部と、
前記貫通部を埋める絶縁部と、
前記マスクの厚い部分と薄い部分とにより前記マスクにできる凹部を埋め、前記マスクの厚い部分と面一な表面を有する半導体層と、
を具備することを特徴とするウエハ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、絶縁層上にシリコン等の半導体層が設けられた構造を有するウエハの製造方法および絶縁層上にシリコン等の半導体層が設けられた構造を有するウエハに関する。なお、一般に、絶縁層上にシリコン層が設けられた構造をＳＯＩ（シリコンオンインシュレーター）構造と呼ぶが、本明細書では、絶縁層上にシリコンまたはその他の半導体材料からなる半導体層が設けられたものをＳＯＩとする。
【背景技術】
【０００２】
ＳＯＩウエハを製造する方法として、絶縁基板または絶縁層を有する基板にシリコン半導体基板を貼り合わせる方法や、イオン打ち込みによってシリコン半導体基板内に絶縁層を設ける方法や、それらを組み合わせた方法が公知である（たとえば、特許文献１参照。）。また、絶縁層上にシリコン半導体層（以下、ＳＯＩ層とする）をエピタキシャル成長させる方法も公知である（たとえば、特許文献２、特許文献３、非特許文献１参照。）。また、エピタキシャル成長法と貼り合わせ法とを組み合わせた製造方法も提案されている（たとえば、特許文献４参照。）。
【０００３】
【特許文献１】特開平１０−２２３７７号公報
【特許文献２】米国特許第４５５７７９４号明細書
【特許文献３】米国特許第４４８２４２２号明細書
【特許文献４】特開平８−２５５８８３号公報
【非特許文献１】エル・ジャストセブスキー（L. JASTRZEBSKI）、「ＳＯＩ  バイ  ＣＶＤ：  エピタキシャル  ラテラル  オーバーグロウス  （ＥＬＯ）  プロセス  −  レビュー（SOI BY CVD: EPITAXIAL LATERAL OVERGROWTH (ELO) PROCESS - REVIEW）」、ジャーナル・オブ・クリスタル・グロウス（Journal of Crystal Growth）、（米国）、１９８３年、第６３巻、ｐ．４９３−５２６
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、貼り合わせ法には、つぎのような問題点がある。まず、貼り合わせた２枚の基板の密着度は、２枚の基板の界面に存在する元素や格子の終端状態の影響を強く受けるので、界面の処理履歴によって密着度が変わってしまう。つまり、安定した密着度を得るには、貼り合わせ界面の状態を制御することが重要であるが、この制御が困難であるため、安定した密着度が得られない。
【０００５】
また、不良が発生しても、表面の１〜数格子分だけの情報を得る分析評価技術が十分に確立されていないため、不良原因を調査し、解明して製造プロセスにフィードバックすることができない。さらに、高精度が要求される工程が多いため、製造コストがかさむ、シリコンウエハを２枚使うため、無駄になる材料が多い、貼り合わせたウエハを引き剥がすときにパーティクルが発生し、それがウエハの汚染源になるという問題点がある。
【０００６】
また、イオン打ち込み法によって引き剥がし領域を形成する場合には、つぎのような問題点がある。ＳＯＩウエハ表面の平坦度や元素組成は、イオン打ち込みの精度によって規定される。しかし、イオン打ち込み法では、結晶格子に打ち込まれた多数個のイオンの動きを確率的に制御しているだけであり、個々のイオンを特定の経路で特定の位置に到達させることはできない。つまり、イオンごとに結晶格子内での動きを制御することはできない。そのため、ＳＯＩウエハ表面の平坦度や元素組成にばらつきが生じることがある。また、半導体デバイスとして使用する領域をイオンが通過した場合には、結晶格子に与えるダメージを完全に排除することができない。さらに、結晶格子のダメージを回復させる工程を設けることにより、工程数と製造コストが増えるという問題点がある。
【０００７】
また、ＳＯＩ層をエピタキシャル成長させる方法には、ＳＯＩ層を精度よく所望の厚さにすることが困難であるという問題点がある。また、シリコン半導体基板の表面を覆う絶縁層に複数の窓部を開口し、その窓部に露出する半導体表面からＳＯＩ層をエピタキシャル成長させるため、複数の窓部から独立してエピタキシャル成長した膜が衝突する箇所に転位などの結晶欠陥が発生しやすい。そのため、結晶品質の低いＳＯＩ層しか得られないという問題点がある。このような問題があるため、ＳＯＩ層をエピタキシャル成長させる方法は、現在に至るまで実用化されていない。
【０００８】
この発明は、上述した従来技術による問題点を解消するため、エピタキシャル成長技術を用いて、結晶品質の高いＳＯＩ層を有するＳＯＩウエハを作製することができるＳＯＩウエハの製造方法を提供することを目的とする。また、エピタキシャル成長技術を用いて、所望の厚さのＳＯＩ層を有するＳＯＩウエハを作製することができるＳＯＩウエハの製造方法を提供することを目的とする。また、所望の厚さのＳＯＩ層を有するＳＯＩウエハを提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかるウエハの製造方法は、半導体層の表面上に第１のマスクを積層する工程と、前記第１のマスクの一部を除去して前記半導体層が露出した第１の窓部を形成する工程と、前記第１のマスクと積層構造をなすとともに、前記第１の窓部に露出する前記半導体層の表面を被覆する絶縁性の第２のマスクを形成する工程と、前記第２のマスクの一部を除去して前記半導体層が露出した第２の窓部を形成する工程と、前記第２の窓部に露出する前記半導体層の表面から半導体をエピタキシャル成長させて前記第２の窓部および前記第１の窓部をエピタキシャル層で埋める工程と、前記第１のマスクと前記第２のマスクの積層部分を研磨ストッパとして前記エピタキシャル層を研磨する工程と、を含むことを特徴とする。
【００１０】
この請求項１の発明によれば、第２の窓部に露出する連続した半導体表面からＳＯＩ層となる半導体がエピタキシャル成長するので、転位などの結晶欠陥が発生することなく、ＳＯＩ層が形成される。したがって、結晶品質の高いＳＯＩ層を有するウエハを製造することができる。また、エピタキシャル層の研磨が、第１のマスクと第２のマスクの積層部分の表面に達したときに停止するので、第１のマスクと第２のマスクの積層部分の厚さと第１の窓部における第２のマスクの厚さとの差分がＳＯＩ層の厚さとなる。したがって、所望の厚さのＳＯＩ層を有するウエハを製造することができる。
【００１１】
請求項２の発明にかかるウエハの製造方法は、請求項１に記載の発明において、さらに、前記第２の窓部および前記第１の窓部をエピタキシャル層で埋めた後、該エピタキシャル層の、前記第２の窓部を埋める部分に不純物を導入して該第２の窓部を埋める部分を絶縁体にする工程を含むことを特徴とする。
【００１２】
請求項３の発明にかかるウエハの製造方法は、請求項１に記載の発明において、さらに、前記第２の窓部および前記第１の窓部をエピタキシャル層で埋めた後、該エピタキシャル層の、前記第２の窓部を埋める部分を除去して前記エピタキシャル層の、前記第１の窓部を埋める部分と前記半導体層とを絶縁化する工程を含むことを特徴とする。
【００１３】
請求項２または３の発明によれば、エピタキシャル層よりなるＳＯＩ層と、マスク下の絶縁層となる半導体層とを絶縁化することができる。したがって、絶縁層の下にある半導体基板とＳＯＩ層とが電気的に接続していることが好ましくないような半導体装置を作製するのに適したウエハを製造することができる。
【００１４】
請求項４の発明にかかるウエハの製造方法は、請求項１〜３のいずれか一つに記載の発明において、さらに、前記第２の窓部および前記第１の窓部をエピタキシャル層で埋めた後、前記半導体層を裏面側から研磨する工程を含むことを特徴とする。
【００１５】
この請求項４の発明によれば、半導体層の薄いウエハが得られる。したがって、残った半導体層のみを選択的に酸化したり、残った半導体層に酸素などの不純物イオンを打ち込むことによって、半導体層を絶縁性にすることが可能となる。
【００１６】
請求項５の発明にかかるウエハの製造方法は、請求項４に記載の発明において、さらに、前記半導体層を裏面側から研磨した後、残った前記半導体層を絶縁体にする工程を含むことを特徴とする。
【００１７】
この請求項５の発明によれば、エピタキシャル層よりなるＳＯＩ層と、マスク下に残った絶縁層となる半導体層とを絶縁化することができる。したがって、絶縁層の下にある半導体基板とＳＯＩ層とが電気的に接続していることが好ましくないような半導体装置を作製するのに適したウエハを製造することができる。
【００１８】
また、上述した課題を解決し、目的を達成するため、請求項６の発明にかかるウエハは、半導体層と、前記半導体層を覆う厚い部分と薄い部分とを有する絶縁性のマスクと、前記マスクの薄い部分の一部を貫通して前記半導体層に達する貫通部と、前記マスクの厚い部分と薄い部分とにより前記マスクにできる凹部および前記貫通部を埋め、前記マスクの厚い部分と面一な表面を有する半導体層と、を具備することを特徴とする。
【００１９】
この請求項６の発明によれば、マスクにできた凹部の深さがＳＯＩ層の厚さとなるので、この凹部の深さを調節することによって、所望の厚さを有するウエハが得られる。また、ＳＯＩ層とマスク下の半導体層とが電気的に接続しているので、ＳＯＩ層と半導体層との間に電流を流すような半導体装置を作製するのに適したウエハが得られる。
【００２０】
請求項７の発明にかかるウエハは、半導体層と、前記半導体層を覆う厚い部分と薄い部分とを有する絶縁性のマスクと、前記マスクの薄い部分の一部を貫通して前記半導体層に達する貫通部と、前記貫通部を埋める絶縁部と、前記マスクの厚い部分と薄い部分とにより前記マスクにできる凹部を埋め、前記マスクの厚い部分と面一な表面を有する半導体層と、を具備することを特徴とする。
【００２１】
この請求項７の発明によれば、マスクにできた凹部の深さがＳＯＩ層の厚さとなるので、この凹部の深さを調節することによって、所望の厚さを有するウエハが得られる。また、ＳＯＩ層とマスク下の半導体層とが絶縁化されているので、ＳＯＩ層と半導体層とが電気的に接続していることが好ましくないような半導体装置を作製するのに適したウエハが得られる。
【発明の効果】
【００２２】
本発明によれば、結晶品質の高いＳＯＩ層を有するＳＯＩウエハが得られるという効果を奏する。また、所望の厚さのＳＯＩ層を有するＳＯＩウエハが得られるという効果を奏する。
【発明を実施するための最良の形態】
【００２３】
以下に添付図面を参照して、この発明の好適な実施の形態を詳細に説明する。以下の各実施の形態では、半導体材料としてシリコンを用いた場合について説明するが、シリコン以外の半導体材料を用いた場合も同様である。
【００２４】
実施の形態１．
図１〜図１４は、本発明の実施の形態１にかかる製造方法を説明するための図である。まず、図２に示すように、半導体層となるシリコン基板１を用意する。シリコン基板１は、チョクラルスキー（ＣＺ）法やフローティングゾーン（ＦＺ）法により製造されたインゴットから切り出されたウエハである。シリコン基板１の導電型はｎ型、ｐ型およびノンドープのいずれでもよく、その不純物濃度とともに、このウエハに作製されるデバイスの用途に合わせて適宜選択される。また、シリコン基板１の主面は（１，０，０）面であるのが望ましい。
【００２５】
そして、シリコン基板１の表面に絶縁性の第１のマスク２を熱酸化法またはＣＶＤ（化学気相成長）法などにより形成する。第１のマスク２として、信頼性や量産性に優れた熱酸化膜を用いるのが好ましいが、ＴＥＯＳやＨＴＯやＰＳＧなどの酸化膜や窒化膜をＣＶＤ法により成長させて用いてもよい。
【００２６】
ついで、図３に示すように、図示しないマスクを用いてフォトリソグラフィー技術により第１のマスク２に窓あけをおこない、第１の窓部３を形成する。第１の窓部３では、シリコン基板１の表面１ａが露出している。図１０に、第１の窓部３を形成した状態の鳥瞰図を示す。図３は、図１０のＡ−Ａにおける断面図である。図１０に示す第１の窓部３の広さは、ＳＯＩ層に作り込む半導体素子のサイズに応じて適宜選択される。
【００２７】
ついで、図４に示すように、シリコン基板１の表面に新たに絶縁性の第２のマスク４を熱酸化法により形成する。このとき、シリコン基板１では、第１の窓部３に露出する表面１ａ、および第１のマスク２との界面において新たに酸化が起こる。したがって、第２のマスク４は、シリコン基板１の、第１の窓部３に露出する表面１ａを被覆するとともに、第１のマスク２の下側に形成される。
【００２８】
ついで、図５に示すように、図示しないマスクを用いてフォトリソグラフィー技術により第２のマスク４に窓あけをおこない、第１の窓部３内において第２の窓部５を形成する。図１１に、第２の窓部５を形成した状態の鳥瞰図を示す。図５は、図１１のＢ−Ｂにおける断面図である。第２の窓部５では、シリコン基板１の連続した表面１ａが露出している。つまり、第２の窓部５は、第１の窓部３内で複数に分割して形成されているわけではなく、たとえば一つの細長い溝状に形成されている。第２の窓部５が細長い溝状に形成されている場合には、その溝が延びる方向は＜０，１，０＞方向またはこれに等価な＜０，０，１＞方向であるのが望ましい。
【００２９】
ついで、図６に示すように、シリコンのエピタキシャル成長をおこない、成長したエピタキシャル層６で第２の窓部５および第１の窓部３を埋める。その際、エピタキシャル層６を第１の窓部３よりも外側にまで広がるように成長させ、第１のマスク２の少なくとも第１の窓部３の外周近傍領域がエピタキシャル層６により覆われるようにするとよい。ここで、エピタキシャル層６は、シリコン基板１の連続した表面１ａから成長する。したがって、独立した複数の半導体表面からそれぞれ成長したエピタキシャル層が衝突することにより転位などの結晶欠陥が発生するという従来の不具合を回避することができる。
【００３０】
エピタキシャル層６の導電型はｎ型、ｐ型およびノンドープのいずれでもよく、その不純物濃度とともに、このウエハに作製されるデバイスの用途に合わせて適宜選択される。図１２に、エピタキシャル層６を成長させた状態の鳥瞰図を示す。図６は、図１２のＣ−Ｃにおける断面図である。
【００３１】
ついで、図１に示すように、ＣＭＰ（化学機械研磨）法などによりエピタキシャル層６を研磨する。通常、シリコンを研磨する仕様のＣＭＰでは、絶縁膜の研磨レートは極めて遅く、シリコンとの選択比は１００〜３００程度である。したがって、絶縁膜よりなる第１のマスク２が極めて優秀な研磨ストッパとしての機能を有するので、研磨速度が著しく遅くなった時点で研磨を終了すればよい。そうすれば、エピタキシャル層６の表面が第１のマスク２の表面と面一になり、第２のマスク４（絶縁層）の上にＳＯＩ層７（半導体層）を有するＳＯＩウエハができる。図１３に、研磨終了後の状態の鳥瞰図を示す。図１は、図１３のＤ−Ｄにおける断面図である。
【００３２】
ＳＯＩ層７の厚さは、第１の窓部３の外側における第１のマスク２と第２のマスク４とを合わせた厚さと、第１の窓部３の内側における第２のマスク４の厚さとの差分になる。一般に、絶縁性マスクを成膜する際の膜厚の管理は、技術的に容易である。現状の技術によれば、絶縁性マスクの厚さが数百オングストロームから数μｍ程度であれば、膜厚のウエハ面内でのばらつき、ウエハ間でのばらつきおよびロット間でのばらつきは、いずれも２〜３％以内に抑えられる。したがって、ＳＯＩ層７の膜厚を、ウエハ面内、ウエハ間およびロット間のいずれにおいても、２〜３％以内のばらつきに抑えることができる。つまり、第１のマスク２および第２のマスク４の厚さを調節することによって、所望の厚さのＳＯＩ層７を有するＳＯＩウエハを容易に製造することができる。
【００３３】
ところで、図１に示すように、ＳＯＩ層７は、第２のマスク４を貫通する貫通部８（第２の窓部５）を埋めるエピタキシャル層６を介してシリコン基板１に接続されている。したがって、ＳＯＩ層７とシリコン基板１との間に電流を流すような半導体素子を作製するためのウエハとして好適である。図２０は、ＳＯＩウエハに、ＳＯＩ層７とシリコン基板１との間に電流を流す半導体素子として高耐圧ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）を作製した状態を示す断面図である。シリコン基板１は、ドレインドリフト領域となるｎ-型の半導体領域２１である。
【００３４】
ＳＯＩ層７には、チャネル領域となるｐ型またはｐ+型の半導体領域２２と、ソース領域となるｎ+型の半導体領域２３が設けられている。チャネル領域上には、ゲート絶縁膜２５を介してゲート電極２４が設けられている。ソース電極２６は、ソース領域に導電接触している。また、シリコン基板１の裏面には、ドレイン電極２７が設けられている。なお、図１に示す構成のＳＯＩウエハには、ＭＯＳＦＥＴ以外にも、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、サイリスタ、絶縁ゲート型サイリスタまたは高耐圧ダイオードなどを作製することもできる。
【００３５】
それに対して、ＳＯＩ層７とシリコン基板１とが電気的に接続していることが好ましくないような半導体素子を作製するためのウエハを製造する場合には、つぎのようにすればよい。図１に示す状態となった後、図７に示すように、図示しないマスクを用いて、第２のマスク４を貫通する貫通部８（第２の窓部５）を埋める半導体部分に、たとえば酸素イオンを打ち込む。それによって、その貫通部８を占める半導体部分が絶縁性化されるので、ＳＯＩ層７とシリコン基板１とが絶縁部９により絶縁化される。
【００３６】
あるいは、図１に示す状態となった後、図８に示すように、ＳＯＩ層７とシリコン基板１とを接続する貫通部８をトレンチエッチングやウエットエッチングなどにより除去して溝１０を形成することによって、ＳＯＩ層７とシリコン基板１とを物理的に分離し、絶縁化してもよい。そして、その溝１０に、図９に示すように酸化膜等の絶縁体１１を埋め込んでもよい。つまり、トレンチアイソレーション構造による素子分離と同様の構成としてもよい。
【００３７】
なお、第２のマスク４として、ＣＶＤ法により成長させたＴＥＯＳやＨＴＯやＰＳＧなどの酸化膜や窒化膜を用いることもできる。その場合には、図１４に示すように、第２のマスク４は、第１の窓部３に露出する基板表面１ａと第１のマスク２の残った部分の上に積層される。つまり、第１のマスク２および第２のマスク４からなる２層構造部分での積層順序が、図４に示す順序と逆転することになる。したがって、図１４に示す例では、エピタキシャル層６をＣＭＰ法等により研磨する際に、第２のマスク４を研磨ストッパとして利用する。その他の製造プロセスについては、上述した製造プロセスと同じである。
【００３８】
実施の形態２．
図１５は、本発明の実施の形態２にかかる製造方法を説明するための図である。図１５に示すように、実施の形態２は、シリコン基板１上に第１のマスク２を積層し、その第１のマスク２に第１の窓部３を形成し、さらに第２のマスク４を形成した後、第２のマスク４に、＜０，１，０＞方向に延びる溝と＜０，０，１＞方向に延びる溝よりなるたとえば平面形状が十字状の第２の窓部５を形成するものである。実施の形態２でも、第２の窓部５では、シリコン基板１の十字状に連続した表面１ａが露出している。その他の製造プロセスは実施の形態１と同じであるので、説明を省略する。
【００３９】
このようにすれば、つぎの工程でエピタキシャル層６を成長させる際に、エピタキシャル層６が第２の窓部５および第１の窓部３を埋め、さらに第１の窓部３よりも外側にまで広がって第１のマスク２の少なくとも第１の窓部３の外周近傍領域を覆うまでに要する時間が短縮される。また、完成したウエハでは、ＳＯＩ層７とシリコン基板１とを接続する貫通部８（第２の窓部５）の面積が実施の形態１よりも大きくなるので、この貫通部８により大きな電流が流れるような半導体素子を作製するためのウエハとして好適である。
【００４０】
ここで、実施の形態２では、シリコン基板１の表面の面方位と第２の窓部５の溝の延びる方向との組み合わせが重要である。その第１の理由は、第２の窓部５の溝の延びる方向を＜０，１，０＞方向および＜０，０，１＞方向以外の方向、たとえば＜０，１，１＞方向や＜０，１，−１＞方向などにすると、図２１に示すように、（１，１，１）ファセットが出現してエピタキシャル層６が横方向へ成長しにくくなるからである。第２の理由は、ＳＯＩ層７にＭＯＳ（金属−酸化膜−半導体）ゲート構造を有する半導体素子を作製する場合、電気的特性の点で、半導体表面が（１，０，０）面またはこれと等価な面にＭＯＳ（金属−酸化膜−半導体）ゲート構造を形成するのが望ましいとされているからである。
【００４１】
したがって、実施の形態２では、これら２つの理由を考慮して、シリコン基板１の表面の面方位と第２の窓部５の溝の延びる方向を選択する必要がある。なお、本明細書では、方位を表す指数において、“−１”の“−”は、本来、指数の上につくバーであり、該当する主軸についての座標がマイナスの値であることを意味する。
【００４２】
実施の形態３．
図１６は、本発明の実施の形態３にかかる製造方法を説明するための図である。図１６に示すように、実施の形態３は、ＳＯＩ層７となるエピタキシャル層６を成長させ、その表面を研磨した後、または表面の研磨をおこなう前に、シリコン基板１を裏面側から研磨し、薄くなったシリコン基板１を絶縁体１２にするものである。シリコン基板１を絶縁性化するにあたっては、シリコン基板１の裏面からシリコン基板１中に酸素イオンを打ち込んだり、シリコン基板１の裏面側だけを選択的に酸化すればよい。その他の製造プロセスは実施の形態１と同じであるので、説明を省略する。このようにすれば、図１７に示すように、絶縁体１２よりなる基板に複数の島状のＳＯＩ層７を有するウエハが得られる。したがって、各島状ＳＯＩ層７に異なる半導体素子を作製することができるので、図１７に示すウエハを用いて集積回路を作製することができる。
【００４３】
実施の形態４．
図１８および図１９は、本発明の実施の形態４にかかる製造方法を説明するための図である。図１８に示すように、実施の形態４は、実施の形態１において、第１のマスク２を形成しないで、シリコン基板１の表面に第２のマスク４のみを形成し、第２のマスク４に窓部５（第２の窓部５）を形成し、エピタキシャル層６を成長させるものである。このようにすれば、第１のマスク２の形成とフォトリソグラフィーによる第１の窓部３の窓あけ工程を省略することができるので、工程が簡略化される。また、エピタキシャル層６でウエハ全面を覆うことができる。
【００４４】
ここで、窓部５の平面形状は、櫛歯状またはこれに類似するように、窓部５の複数の溝が互いに接続された形状であるのがよい。その理由は、図１９に示すように、凹入角効果と呼ばれる効果により、窓部５の複数の溝が互いに接続されている箇所から一続きのエピタキシャル層６が成長するので、別々に成長したエピタキシャル層同士の衝突により転位等の結晶欠陥が発生するという事態が起こるのを回避することができるからである。
【００４５】
それに対して、窓部５の平面形状を、窓部５の複数の溝が互いに接続されているような形状にしない場合には、図２２に示すように、シリコン基板１の、一窓部５ａに露出する表面１ｂから成長したエピタキシャル層６ａと、その窓部５ａにつながっていない別の窓部５ｂに露出する基板表面１ｃから成長したエピタキシャル層６ｂとが衝突した界面に転位１３などが発生する。そのため、エピタキシャル層６ａ，６ｂを研磨して得られたＳＯＩ層の結晶品質が悪くなってしまう。
【００４６】
また、実施の形態４では、エピタキシャル層６を研磨する際に、研磨ストッパとなる絶縁膜がない。したがって、時間管理された枚葉式研磨もしくはバッチ研磨をおこなうか、または厚さがあらかじめ判明しているダミーウエハを研磨対象のウエハとともに並べてバッチ研磨をおこなう。
【００４７】
以上説明したように、実施の形態によれば、シリコン基板１の、第２の窓部５に露出する連続した表面１ａからＳＯＩ層となる半導体がエピタキシャル成長するので、転位などの結晶欠陥が発生することなく、ＳＯＩ層７が形成される。したがって、結晶品質の高いＳＯＩ層７を有するＳＯＩウエハを製造することができる。また、エピタキシャル層６の研磨が、第１のマスク２と第２のマスク４の積層部分の表面に達したときに停止するので、第１のマスク２と第２のマスク４の積層部分の厚さと第１の窓部３における第２のマスク４の厚さとの差がＳＯＩ層７の厚さとなる。したがって、第１のマスク２と第２のマスク４の厚さを調整することによって、所望の厚さのＳＯＩ層７を有するＳＯＩウエハを製造することができる。
【００４８】
また、貼り合わせ技術を用いないので、貼り合わせた基板の密着度の安定性の問題や、不良原因の解明の問題や、製造コストの問題や、材料が無駄になるという問題や、ウエハの汚染の問題を回避することができる。また、イオン打ち込み技術を用いないので、ＳＯＩウエハ表面の平坦度や元素組成のばらつきの問題や、結晶格子のダメージの問題や、製造コストの問題を回避することができる。
【産業上の利用可能性】
【００４９】
以上のように、本発明は、絶縁層上にシリコン等の半導体層が設けられた構造を有するＳＯＩウエハに有用であり、特に、ＭＯＳＦＥＴ、ＩＧＢＴ、サイリスタ、絶縁ゲート型サイリスタまたは高耐圧ダイオードなどの半導体素子の作製に適している。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施の形態１により製造されるウエハの一部の構成を模式的に示す断面図である。
【図２】本発明の実施の形態１により製造されるウエハの一部の構成を模式的に示す断面図である。
【図３】本発明の実施の形態１により製造されるウエハの一部の構成を模式的に示す断面図である。
【図４】本発明の実施の形態１により製造されるウエハの一部の構成を模式的に示す断面図である。
【図５】本発明の実施の形態１により製造されるウエハの一部の構成を模式的に示す断面図である。
【図６】本発明の実施の形態１により製造されるウエハの一部の構成を模式的に示す断面図である。
【図７】本発明の実施の形態１により製造されるウエハの一部の構成を模式的に示す断面図である。
【図８】本発明の実施の形態１により製造されるウエハの一部の構成を模式的に示す断面図である。
【図９】本発明の実施の形態１により製造されるウエハの一部の構成を模式的に示す断面図である。
【図１０】本発明の実施の形態１により製造されるウエハの一部の構成を模式的に示す鳥瞰図である。
【図１１】本発明の実施の形態１により製造されるウエハの一部の構成を模式的に示す鳥瞰図である。
【図１２】本発明の実施の形態１により製造されるウエハの一部の構成を模式的に示す鳥瞰図である。
【図１３】本発明の実施の形態１により製造されるウエハの一部の構成を模式的に示す鳥瞰図である。
【図１４】本発明の実施の形態１により製造されるウエハの一部の別の構成を模式的に示す断面図である。
【図１５】本発明の実施の形態２により製造されるウエハの一部の構成を模式的に示す鳥瞰図である。
【図１６】本発明の実施の形態３により製造されるウエハの一部の構成を模式的に示す断面図である。
【図１７】本発明の実施の形態３により製造されるウエハの一部の構成を模式的に示す断面図である。
【図１８】本発明の実施の形態４により製造されるウエハの一部の構成を模式的に示す鳥瞰図である。
【図１９】本発明の実施の形態４により製造されるウエハの一部の構成を模式的に示す鳥瞰図である。
【図２０】本発明の実施の形態１により製造されたウエハに半導体装置を作製した状態を模式的に示す断面図である。
【図２１】ファセットの出現によりエピタキシャル層が横方向に成長しない状態を模式的に示す断面図である。
【図２２】エピタキシャル成長した膜の衝突箇所に転位が発生した状態を模式的に示す断面図である。
【符号の説明】
【００５１】
１  半導体層（シリコン基板）
１ａ  半導体層の表面
２  第１のマスク
３  第１の窓部
４  第２のマスク
５  第２の窓部
６  エピタキシャル層
８  貫通部
９  絶縁部
１２  絶縁体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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