(57)【要約】【課題】  外部装置が、記憶装置が内蔵する記憶素子にかかわらず、簡単なアクセス方法でアクセス可能な記憶装置及びその制御方法を提供する。【解決手段】  本発明の記憶装置は、外部装置とアドレス線を含む接続線で接続され、ハンドシェイクによりデータを書き込む第１の記憶部と、固定ウェイトによりデータを書き込む第２の記憶部と、外部装置と第１の記憶部との間でハンドシェイクによりデータ書き込みを実行するためのハンドシェイクタイミング信号を出力するハンドシェイクタイミング信号生成部と、外部装置と第２の記憶部との間で固定ウェイトによりデータ書き込むための固定ウェイトタイミング信号を出力する固定ウェイトタイミング信号生成部と、ハンドシェイクタイミング信号及び固定ウェイトタイミング信号を入力し、外部装置から送信されたアドレス信号に基づいて、いずれか一方を選択して出力する選択部と、を有する。【選択図】        図１
2005078305.tif 000002
【特許請求の範囲】
【請求項１】
外部装置とアドレス線を含む接続線で接続され、第１のアドレス領域を割り当てられ、ハンドシェイクによりデータ書き込み及び／又はデータ読み出しを実行する第１の記憶部と、
前記外部装置と前記接続線で接続され、第２のアドレス領域を割り当てられ、固定ウェイトによりデータ書き込み及び／又はデータ読み出しを実行する第２の記憶部と、
前記外部装置と前記第１の記憶部との間でハンドシェイクによりデータ書き込み及び／又はデータ読み出しを実行するためのハンドシェイクタイミング信号を出力するハンドシェイクタイミング信号生成部と、
前記外部装置と前記第２の記憶部との間で固定ウェイトによりデータ書き込み及び／又はデータ読み出しを実行するための固定ウェイトタイミング信号を出力する固定ウェイトタイミング信号生成部と、
前記ハンドシェイクタイミング信号及び前記固定ウェイトタイミング信号を入力し、前記外部装置から送信されたアドレス信号に基づいて、いずれか一方を選択して出力する選択部と、
を有することを特徴とする記憶装置。
【請求項２】
前記外部装置が前記第２の記憶部との間でデータ書き込み及び／又はデータ読み出しを実行する場合は、前記選択部が前記外部装置との間でハンドシェイクにより交信し、前記第２の記憶部には前記固定ウェイトタイミング信号生成部が前記固定ウェイトタイミング信号を送信することを特徴とする請求項１に記載の記憶装置。
【請求項３】
前記接続線は、前記アドレス線に代えて又は前記アドレス線に加えてチップセレクト線を有し、
前記第１の記憶部及び前記第２の記憶部は異なるチップセレクト信号を割り当てられ、チップセレクト信号により又はアドレス信号及びチップセレクト信号により選択されて、データ書き込み及び／又はデータ読み出しを実行し、
前記選択部は、前記ハンドシェイクタイミング信号及び前記固定ウェイトタイミング信号を入力し、前記外部装置から送信された前記チップセレクト信号に基づいて又は前記アドレス信号及び前記チップセレクト信号に基づいて選択した、いずれか一方を出力する、
ことを特徴とする請求項１又は請求項２に記載の記憶装置。
【請求項４】
前記第１の記憶部は、最適な前記固定ウェイトタイミング信号の遅延時間が異なり、異なるアドレス及び／又はチップセレクト信号を割り当てられた複数の記憶素子を有し、
前記選択部は、前記外部装置から送信された前記アドレス信号及び／又は前記チップセレクト信号に基づいて、前記固定ウェイトタイミング信号生成部に、異なる遅延時間の前記固定ウェイトタイミング信号を選択して出力することを指令する選択指令を送信する遅延時間設定部を、更に有することを特徴とする請求項１から請求項３のいずれかの請求項に記載の記憶装置。
【請求項５】
前記アドレス信号及び／又は前記チップセレクト信号と、前記ハンドシェイクタイミング信号と前記固定ウェイトタイミング信号とのいずれを選択するかの情報と、を対応させて記憶する、又は前記アドレス信号及び／又は前記チップセレクト信号と、前記ハンドシェイクタイミング信号と前記固定ウェイトタイミング信号とのいずれを選択するかの情報と、どの遅延時間の前記固定ウェイトタイミング信号を選択して出力するかの情報と、を対応させて記憶する、書き換え可能な第３の記憶部を更に有することを特徴とする請求項１から請求項４のいずれかの請求項に記載の記憶装置。
【請求項６】
外部装置とアドレス線を含む接続線で接続され、第１のアドレス領域を割り当てられ、ハンドシェイクによりデータ書き込み及び／又はデータ読み出しを実行する第１の記憶部と、前記外部装置と前記接続線で接続され、第２のアドレス領域を割り当てられ、固定ウェイトによりデータ書き込み及び／又はデータ読み出しを実行する第２の記憶部と、を有する記憶装置の制御方法であって、
前記外部装置から前記アドレス線を通じて前記第１のアドレス領域のアドレス信号を受信し、前記アドレス信号に基づいて、前記外部装置と前記第１の記憶部との間で自動的にハンドシェイクによりデータ書き込み及び／又はデータ読み出しを実行する第１のデータ書き込み及び／又はデータ読み出しステップと、
前記外部装置から前記アドレス線を通じて前記第２のアドレス領域のアドレス信号を受信し、前記アドレス信号に基づいて、前記外部装置と前記第２の記憶部との間で自動的に固定ウェイトによりデータ書き込み及び／又はデータ読み出しを実行する第２のデータ書き込み及び／又はデータ読み出しステップと、
を有することを特徴とする記憶装置の制御方法。
【請求項７】
前記第２のデータ書き込み及び／又はデータ読み出しステップが、前記外部装置との間でハンドシェイクにより交信するステップと、前記第２の記憶部との間で自動的に固定ウェイトによりデータ書き込み及び／又はデータ読み出しを実行するステップと、を有することを特徴とする請求項６に記載の記憶装置の制御方法。
【請求項８】
前記接続線は、前記アドレス線に代えて又は前記アドレス線に加えてチップセレクト線を有し、
前記第１の記憶部及び前記第２の記憶部は異なるチップセレクト信号を割り当てられ、チップセレクト信号により又はアドレス信号及びチップセレクト信号により選択されて、データ書き込み及び／又はデータ読み出しを実行し、
前記第１のデータ書き込み及び／又はデータ読み出しステップにおいて、前記チップセレクト信号に基づいて又は前記アドレス信号及び前記チップセレクト信号に基づいて、前記第１の記憶部との間でハンドシェイクによりデータ書き込み及び／又はデータ読み出しを実行し、
前記第２のデータ書き込み及び／又はデータ読み出しステップにおいて、前記チップセレクト信号に基づいて又は前記アドレス信号及び前記チップセレクト信号に基づいて、前記第２の記憶部との間で固定ウェイトによりデータ書き込み及び／又はデータ読み出しを実行する、
ことを特徴とする請求項６又は請求項７に記載の記憶装置の制御方法。
【請求項９】
前記第１の記憶部は、最適な前記固定ウェイトタイミング信号の遅延時間が異なり、異なるアドレス及び／又はチップセレクト信号を割り当てられた複数の記憶素子を有し、
前記第２のデータ書き込み及び／又はデータ読み出しステップにおいて、前記外部装置から送信された前記アドレス信号及び／又は前記チップセレクト信号に基づいて、異なる遅延時間の固定ウェイトタイミング信号を自動的に選択して前記記憶素子に送信することを特徴とする請求項６から請求項８のいずれかの請求項に記載の記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶装置及びその制御方法に関する。
【背景技術】
【０００２】
近年、電子装置にオプションのメモリを付加するメモリカード（ＩＣカード）が市場に広まりつつある。更に、１つのＩＣカードにメモリモジュールを含む複数の機能モジュールを搭載した多機能ＩＣカードも登場している。多くの多機能ＩＣカードはマイクロコンピュータと、その機能に応じた種々のメモリ素子（例えばフラッシュメモリ、ＳＲＡＭ（Static Random Access Memory）、ＲＯＭ（Read Only Memory）等）とを有し、マイクロコンピュータが複数のメモリ素子へのデータ書き込み及び／又は読み出しを制御する。
【０００３】
特開２００２−１６３１４６号公報に、従来例の、マイクロコンピュータに内蔵されるメモリアクセス装置が開示されている。図１０は、従来例の、マイコンに内蔵されるメモリアクセス装置の構成を示すブロック図である。アドレスデコーダ１００１は、ＣＰＵ（Central Processing Unit）からアドレス信号１００８が入力されると、デコードしアドレスデコード信号１００５をＣＳ（チップセレクト信号）出力部１００３に出力する。
【０００４】
領域設定レジスタ１００２は、メモリマップ中の各外部デバイス（従来例においては、マイクロコンピュータがチップセレクト線を用いてアクセスする任意のデバイスを意味する。）毎のチップセレクトの領域（領域設定値）を記憶している。ＣＳ出力部１００３は、領域設定レジスタ１００２から入力された領域設定値とアドレスデコード信号１００５から、対応する外部デバイスを確認してＣＳ信号１００７を出力する。外部デバイスの仕様変更には、マイクロコンピュータを新たに作成することなく、領域設定レジスタ１００２の領域設定値の変更で対応できる。更に、ＣＳ信号１００７をウェイト・バス幅コントローラ１００４に入力することにより、外部デバイス毎のメモリウェイト制御やデータバス幅可変制御にも対応できる。
【０００５】
【特許文献１】特開２００２−１６３１４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
メモリには、外部装置（本発明においては、外部装置は記憶装置にアクセスする任意の装置を意味し、例えばマイクロコンピュータである。）との間で固定ウェイトによりデータ書き込み及び／又はデータ読み出しを実行するメモリのみならず、外部装置との間でハンドシェイクによりデータ書き込み及び／又はデータ読み出しを実行するメモリもある。固定ウェイト型メモリとハンドシェイク型メモリとが混在するシステムにおいては、外部装置は、アクセスするメモリに応じて、適切にアクセス方法を切り換える必要がある。しかしながら、従来例のマイクロコンピュータに内蔵されるメモリアクセス装置は、固定ウェイト型メモリとハンドシェイク型メモリとに応じて適応的にアクセス方法を切り換えることができなかった。
【０００７】
例えばそれぞれの機能に応じて種々のメモリを有する複数の機能モジュールを任意に組み合わせて、多品種の多機能ＩＣカードを開発する場合、多機能ＩＣカードが有するメモリに応じて、それらのメモリを制御するマイクロコンピュータのプログラムを新たに設計しなければならなかった。このことは、開発期間の短縮化及び機種展開の促進を行う上で、阻害要因となっていた。
本発明は上記従来の課題を解決するもので、外部装置（例えば、マイクロコンピュータ）が、記憶装置が内蔵する記憶素子のアクセス方式（固定ウェイト方式又はハンドシェイク方式）にかかわらず、簡単なアクセス方法（典型的には一定のアクセス方法）でアクセス可能な記憶装置及びその制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明は以下の構成を有する。請求項１に記載の発明は、外部装置とアドレス線を含む接続線で接続され、第１のアドレス領域を割り当てられ、ハンドシェイクによりデータ書き込み及び／又はデータ読み出しを実行する第１の記憶部と、前記外部装置と前記接続線で接続され、第２のアドレス領域を割り当てられ、固定ウェイトによりデータ書き込み及び／又はデータ読み出しを実行する第２の記憶部と、前記外部装置と前記第１の記憶部との間でハンドシェイクによりデータ書き込み及び／又はデータ読み出しを実行するためのハンドシェイクタイミング信号を出力するハンドシェイクタイミング信号生成部と、前記外部装置と前記第２の記憶部との間で固定ウェイトによりデータ書き込み及び／又はデータ読み出しを実行するための固定ウェイトタイミング信号を出力する固定ウェイトタイミング信号生成部と、前記ハンドシェイクタイミング信号及び前記固定ウェイトタイミング信号を入力し、前記外部装置から送信されたアドレス信号に基づいて、いずれか一方を選択して出力する選択部と、を有することを特徴とする記憶装置である。
【０００９】
請求項６に記載の発明は、外部装置とアドレス線を含む接続線で接続され、第１のアドレス領域を割り当てられ、ハンドシェイクによりデータ書き込み及び／又はデータ読み出しを実行する第１の記憶部と、前記外部装置と前記接続線で接続され、第２のアドレス領域を割り当てられ、固定ウェイトによりデータ書き込み及び／又はデータ読み出しを実行する第２の記憶部と、を有する記憶装置の制御方法であって、前記外部装置から前記アドレス線を通じて前記第１のアドレス領域のアドレス信号を受信し、前記アドレス信号に基づいて、前記外部装置と前記第１の記憶部との間で自動的にハンドシェイクによりデータ書き込み及び／又はデータ読み出しを実行する第１のデータ書き込み及び／又はデータ読み出しステップと、前記外部装置から前記アドレス線を通じて前記第２のアドレス領域のアドレス信号を受信し、前記アドレス信号に基づいて、前記外部装置と前記第２の記憶部との間で自動的に固定ウェイトによりデータ書き込み及び／又はデータ読み出しを実行する第２のデータ書き込み及び／又はデータ読み出しステップと、を有することを特徴とする記憶装置の制御方法である。
【００１０】
請求項２に記載の発明は、前記外部装置が前記第２の記憶部との間でデータ書き込み及び／又はデータ読み出しを実行する場合は、前記選択部が前記外部装置との間でハンドシェイクにより交信し、前記第２の記憶部には前記固定ウェイトタイミング信号生成部が前記固定ウェイトタイミング信号を送信することを特徴とする請求項１に記載の記憶装置である。
【００１１】
請求項７に記載の発明は、前記第２のデータ書き込み及び／又はデータ読み出しステップが、前記外部装置との間でハンドシェイクにより交信するステップと、前記第２の記憶部との間で自動的に固定ウェイトによりデータ書き込み及び／又はデータ読み出しを実行するステップと、を有することを特徴とする請求項６に記載の記憶装置の制御方法である。
【００１２】
請求項３に記載の発明は、前記接続線は、前記アドレス線に代えて又は前記アドレス線に加えてチップセレクト線を有し、前記第１の記憶部及び前記第２の記憶部は異なるチップセレクト信号を割り当てられ、チップセレクト信号により又はアドレス信号及びチップセレクト信号により選択されて、データ書き込み及び／又はデータ読み出しを実行し、前記選択部は、前記ハンドシェイクタイミング信号及び前記固定ウェイトタイミング信号を入力し、前記外部装置から送信された前記チップセレクト信号に基づいて又は前記アドレス信号及び前記チップセレクト信号に基づいて選択した、いずれか一方を出力する、ことを特徴とする請求項１又は請求項２に記載の記憶装置である。
【００１３】
請求項８に記載の発明は、前記接続線は、前記アドレス線に代えて又は前記アドレス線に加えてチップセレクト線を有し、前記第１の記憶部及び前記第２の記憶部は異なるチップセレクト信号を割り当てられ、チップセレクト信号により又はアドレス信号及びチップセレクト信号により選択されて、データ書き込み及び／又はデータ読み出しを実行し、前記第１のデータ書き込み及び／又はデータ読み出しステップにおいて、前記チップセレクト信号に基づいて又は前記アドレス信号及び前記チップセレクト信号に基づいて、前記第１の記憶部との間でハンドシェイクによりデータ書き込み及び／又はデータ読み出しを実行し、前記第２のデータ書き込み及び／又はデータ読み出しステップにおいて、前記チップセレクト信号に基づいて又は前記アドレス信号及び前記チップセレクト信号に基づいて、前記第２の記憶部との間で固定ウェイトによりデータ書き込み及び／又はデータ読み出しを実行する、ことを特徴とする請求項６又は請求項７に記載の記憶装置の制御方法である。
【００１４】
本発明は、外部装置（例えば、マイクロコンピュータ）が、記憶装置が内蔵する記憶素子のアクセス方式（固定ウェイト方式又はハンドシェイク方式）にかかわらず、簡単なアクセス方法でアクセス可能な記憶装置及びその制御方法を実現できる。
請求項２及び７に記載の発明においては、外部装置からは全ての記憶部がハンドシェイク型メモリであるかのように見える。外部装置は、全ての記憶部に対して一定の方法でアクセスすることにより、適切にデータ書き込み及び／又はデータ読み出しをすることができる。
本発明により、メモリを制御するマイクロコンピュータのプログラム開発期間及び開発労力を削減でき、ひいては、開発期間の短縮化及び機種展開の促進を行うことができる。
【００１５】
請求項４に記載の発明は、前記第１の記憶部は、最適な前記固定ウェイトタイミング信号の遅延時間が異なり、異なるアドレス及び／又はチップセレクト信号を割り当てられた複数の記憶素子を有し、前記選択部は、前記外部装置から送信された前記アドレス信号及び／又は前記チップセレクト信号に基づいて、前記固定ウェイトタイミング信号生成部に、異なる遅延時間の前記固定ウェイトタイミング信号を選択して出力することを指令する選択指令を送信する遅延時間設定部を、更に有することを特徴とする請求項１から請求項３のいずれかの請求項に記載の記憶装置である。
【００１６】
請求項９に記載の発明は、前記第１の記憶部は、最適な前記固定ウェイトタイミング信号の遅延時間が異なり、異なるアドレス及び／又はチップセレクト信号を割り当てられた複数の記憶素子を有し、前記第２のデータ書き込み及び／又はデータ読み出しステップにおいて、前記外部装置から送信された前記アドレス信号及び／又は前記チップセレクト信号に基づいて、異なる遅延時間の固定ウェイトタイミング信号を自動的に選択して前記記憶素子に送信することを特徴とする請求項６から請求項８のいずれかの請求項に記載の記憶装置の制御方法である。
【００１７】
本発明は、外部装置（例えば、マイクロコンピュータ）が、記憶装置が内蔵する固定ウェイト方式の記憶素子の最適遅延時間が異なる場合にも、外部装置からは一定のアクセス方法でアクセスすることにより、適切なタイミングでアクセス可能な記憶装置及びその制御方法を実現できる。
【００１８】
請求項５に記載の発明は、前記アドレス信号及び／又は前記チップセレクト信号と、前記ハンドシェイクタイミング信号と前記固定ウェイトタイミング信号とのいずれを選択するかの情報と、を対応させて記憶する、又は前記アドレス信号及び／又は前記チップセレクト信号と、前記ハンドシェイクタイミング信号と前記固定ウェイトタイミング信号とのいずれを選択するかの情報と、どの遅延時間の前記固定ウェイトタイミング信号を選択して出力するかの情報と、を対応させて記憶する、書き換え可能な第３の記憶部を更に有することを特徴とする請求項１から請求項４のいずれかの請求項に記載の記憶装置である。
メモリへのアクセス仕様を変更する場合、第３の記憶部を書き換えることにより、容易にアクセス仕様を最適化できる。
【発明の効果】
【００１９】
本発明によれば、外部装置（例えば、マイクロコンピュータ）が、記憶装置が内蔵する記憶素子のアクセス方式（固定ウェイト方式又はハンドシェイク方式）にかかわらず、簡単なアクセス方法でアクセス可能な記憶装置及びその制御方法を実現できるという有利な効果を奏する。
本発明によれば、外部装置からは全ての記憶部に対して一定のハンドシェイク方式のアクセスを行うことにより、適切にデータ書き込み及び／又はデータ読み出しをすることができる記憶装置及びその制御方法を実現できるという有利な効果を奏する。
本発明によれば、メモリを制御するマイクロコンピュータのプログラム開発期間及び開発労力を削減でき、ひいては、開発期間の短縮化及び機種展開の促進を行うことができる。
【発明を実施するための最良の形態】
【００２０】
以下本発明の実施をするための最良の形態を具体的に示した実施の形態について、図面とともに記載する。
【００２１】
《実施の形態１》
図１〜図３を用いて、本発明の実施の形態１の記憶装置及びその制御方法を説明する。図１は、本発明の実施の形態１の記憶装置を内蔵したＩＣカードの構成図である。１００は記憶装置、１２０はマイクロコンピュータ（記憶装置１００の外部装置）である。記憶装置１００は、メモリ制御装置１０１、固定ウェイトで読み出し及び書き込みを実行するＳＲＡＭ１３０及びフラッシュメモリ１３１、ハンドシェイクにより読み出し及び書き込みを実行するコントローラレジスタ１３２（例えば他のマイクロコンピュータ１２０であるコントローラに内蔵されるレジスタである。）を有する。メモリ制御装置１０１は、ハンドシェイク用のライトイネーブル信号を接続線１５９に出力するハンドシェイク用タイミング信号生成部１０２、固定ウェイト用のライトイネーブル信号及びリードイネーブル信号をそれぞれ接続線１６０及びリードイネーブル信号線１５６に出力する固定ウェイト用タイミング信号生成部１０３、記憶部１０４、判定部１０５、アドレス信号レジスタ１０６、切換部１０７、遅延時間設定部１０８を有する。以下、ＳＲＡＭ１３０と、フラッシュメモリ１３１と、コントローラレジスタ１３２とを区別しないで総称する場合は、「メモリ」と言う。
【００２２】
マイクロコンピュータ１２０は、メモリ制御装置１０１を介し、ＳＲＡＭ１３０とフラッシュメモリ１３１とコントローラレジスタ１３２とにデータ書き込み及びデータ読み出しを行う。メモリにはそれぞれ特定のアドレス（実施の形態１では、２４ビット）が予め割り振られている。図２は、本発明の実施の形態１のアドレスと各メモリの種類と各メモリのデータ転送方法との対応関係を示す図である。ＳＲＡＭ１３０にはアドレス0x500000〜0x5FFFFFが割り振られ、フラッシュメモリ１３１にはアドレス0x600000〜0x6FFFFFが割り振られ、それぞれ固定ウェイトにより外部装置（図１ではマイクロコンピュータ１２０）とのデータのやりとりを実行する。コントローラレジスタ１３２にはアドレス0x700000〜0x7FFFFFが割り振られ、ハンドシェイクによりマイクロコンピュータ１２０とのデータのやりとりを実行する。記憶部１０４は図２の、各メモリのアドレスとデータ転送方法との対応関係を記憶している。判定部１０５は、電源投入時に記憶部１０４からその情報を読み込む。
【００２３】
マイクロコンピュータ１２０は、アドレス信号線１５０（実施の形態１では２４ビット）を通じて各メモリ１３０〜１３２のアドレスを指定し、データ線１５１（実施の形態１では８ビット）を通じて各メモリ１３０〜１３２からデータを読み出し又はそれらにデータを書き込む。
【００２４】
マイクロコンピュータ１２０はコントローラレジスタ１３２に対してハンドシェイクで読み出し及び書き込みを実行する。マイクロコンピュータ１２０はアドレス信号を出力した時、ストローブ信号（ストローブ線１５２）をＨレベルからＬレベルに変化させる。
コントローラレジスタ１３２は、ストローブ信号（Ｌレベル。ストローブ線１５２）を入力し、アドレス信号を入力し、書き込み又は読み出しの準備を行う。コントローラレジスタ１３２は、書き込み又は読み出しの準備ができた時、レディ信号（Ｌレベル）をレスポンス線１５４上に出力する。マイクロコンピュータ１２０は、レディ信号を受信すると、コントローラレジスタ１３２からデータを読み出し、又はライトイネーブル信号をライトイネーブル信号線１５５に出力し、コントローラレジスタ１３２にデータを書き込む。
ハンドシェイク用タイミング信号生成部１０２は、ライトイネーブル信号とレディ信号とを入力し、所定のタイミングでハンドシェイク用のライトイネーブル信号を接続線１５９に出力する。
【００２５】
マイクロコンピュータ１２０は書き込み又は読み出しを完了すると、ストローブ信号（ストローブ線１５２）をＨレベルに戻す。ストローブ信号がＨレベルに戻ったことに応じて、コントローラレジスタ１３２は、レスポンス線１５４をＨレベルに戻す。
【００２６】
マイクロコンピュータ１２０は、ＳＲＡＭ１３０及びフラッシュメモリ１３１に対して固定ウェイトで読み出し及び書き込みを実行する。マイクロコンピュータ１２０はアドレス信号を出力した時、所定のタイミングでクロックをクロック線１５３に出力する。マイクロコンピュータ１２０がメモリに書き込みを行う時、アドレス信号を出力した時所定のタイミングでライトイネーブル信号をライトイネーブル信号線１５５に出力する。
【００２７】
固定ウェイト用タイミング信号生成部１０３は、クロック、又はクロック及びライトイネーブル信号を入力し、所定の時間遅延させた後、読み出し時はリードイネーブル信号をリードイネーブル信号線１５６に出力し、書き込み時はライトイネーブル信号をライトイネーブル信号線１６０に出力する。
【００２８】
遅延時間設定部１０８は、固定ウェイトによりデータ転送を行うＳＲＡＭ１３０及びフラッシュメモリ１３１のウェイト時間の情報を記憶する。遅延時間設定部１０８は、典型的には素子と各素子の遅延時間（ウェイト数）とを対応付けたテーブルを記憶するメモリである。遅延時間設定部１０８は、判定部１０５からの指令に基づいて適切な遅延時間を選択し、固定ウェイト用タイミング信号生成部１０３に指示する。固定ウェイト用タイミング信号生成部１０３は、指示された遅延時間だけクロックを遅延させ、リードイネーブル信号又はライトイネーブル信号を出力する。好ましくは、不揮発性メモリである記憶部１０４が素子と各素子の遅延時間（ウェイト数）とを対応付けたテーブルを記憶し、記憶装置１００が起動した時、記憶部１０４から遅延時間設定部１０８にそのテーブルが自動的に転送される。
【００２９】
マイクロコンピュータ１２０は、リードイネーブル信号（リードイネーブル信号線１５６）の入力タイミングで、ＳＲＡＭ１３０又はフラッシュメモリ１３１からデータを読み出し、ライトイネーブル信号（ライトイネーブル信号線１６０）の出力タイミングで、ＳＲＡＭ１３０又はフラッシュメモリ１３１にデータを書き込む。
【００３０】
アドレス信号レジスタ１０６は、クロックの入力タイミングで（クロック線１５３。固定ウェイト型メモリにアクセスする時）又はストローブ線１５２がＨレベルからＬレベルに変化するタイミングで（ハンドシェイク型メモリにアクセスする時）、アドレス信号をラッチする。判定部１０５は、アドレス信号レジスタ１０６がラッチしたアドレスと、記憶部１０４に記憶されたアドレスとを比較し、マイクロコンピュータ１２０がアクセスしようとしているメモリが、固定ウェイトのメモリか又はハンドシェイクのメモリかと、固定ウェイトのメモリであればどの素子かと、を判定する。固定ウェイトのメモリか又はハンドシェイクのメモリかの判定結果に基づいて、切換部１０７を制御する。固定ウェイトのメモリであればどの素子かの判断結果（遅延時間の設定指令）を遅延時間設定部１０８に送信する。
【００３１】
切換部１０７は、ハンドシェイク用タイミング信号生成部１０２が出力したライトイネーブル信号（ライトイネーブル信号線１５９）と、固定ウェイト用タイミング信号生成部１０３が出力したライトイネーブル信号（ライトイネーブル信号線１６０）とを入力し、判定部１０５からの切換指令（マイクロコンピュータ１２０がアクセスするメモリがハンドシェイクか又は固定ウェイトかの判定結果）に従って、いずれか一方を選択して出力する。マイクロコンピュータ１２０がアクセスするメモリがハンドシェイク型であれば（実線の接続）、ハンドシェイク用タイミング信号生成部１０２のライトイネーブル信号を出力し、固定ウェイト型であれば（破線の接続）、固定ウェイト用タイミング信号生成部１０３のライトイネーブル信号を出力する。
【００３２】
ＳＲＡＭ１３０と、フラッシュメモリ１３１と、コントローラレジスタ１３２とは共通のライトイネーブル信号線１６１に接続されているが、マイクロコンピュータ１２０がアクセスしようとしているアドレスに応じて（メモリの種類に応じて）、適切なタイミングでライトイネーブル信号が伝送される。マイクロコンピュータ１２０は、アクセスしようとするメモリの種類に応じてライトイネーブル信号の出力タイミングを調整する必要がない。マイクロコンピュータ１２０が一定のタイミングでライトイネーブル信号を出力すると、ハンドシェイク用タイミング信号生成部１０２又は固定ウェイト用タイミング信号生成部１０３が切換部１０７を通じて自動的に適切なタイミングでライトイネーブル信号をメモリに伝送する。
【００３３】
図３は、判定部１０５及び切換部１０７の回路図を示す（判定部１０５については、実際の回路を等価回路に置き換えている。）。判定部１０５はＡＮＤ回路１０５ａで表される。切換部１０７は、ＡＮＤ回路１０７ａ及び１０７ｂ、ＯＲ回路１０７ｃ、ＮＯＴ回路１０７ｄを有する。実施の形態１では、判定部１０５は、２４ビットのアドレス信号のうち２０ビットと２１ビットを判定ビットとして用いて、選択指令（ＡＮＤ回路１０５ａの出力信号）を出力する。ＡＮＤ回路１０５ａはアドレス信号の２０ビットと２１ビットの信号を入力し、ビット２０及び２１が共にＨレベルの時にのみＨレベルを出力する。
【００３４】
例えばマイクロコンピュータ１２０がコントローラレジスタ１３２にアクセスする場合、アドレスのビット２０及び２１が共に１（図２参照）であるので、切換部１０７は、ハンドシェイク用タイミング信号生成部１０２が出力したライトイネーブル信号を通し、固定ウェイト用タイミング信号生成部１０３が出力したライトイネーブル信号を阻止する。マイクロコンピュータ１２０がＳＲＡＭ１３０又はフラッシュメモリ１３１にアクセスする場合、アドレスのビット２０及び２１が共に１である状態以外の状態になる（図２参照）ので、切換部１０７は、ハンドシェイク用タイミング信号生成部１０２が出力したライトイネーブル信号を阻止し、固定ウェイト用タイミング信号生成部１０３が出力したライトイネーブル信号を通す。判定部１０５及び切換部１０７の構成は本実施の形態の論理構成に限るものではない。
【００３５】
実施の形態１の構成により、マイクロコンピュータ１２０は、接続するメモリに応じた制御ソフトウェアを組み込む必要がなく、各メモリへのアクセスが容易である。メモリの仕様を変更した場合には外部から、記憶部１０４に記憶されている情報を書き換えるだけでよい。
【００３６】
《実施の形態２》
図４及び図５を用いて、本発明の実施の形態２の記憶装置及びその制御方法を説明する。図４は、本発明の実施の形態２の記憶装置を内蔵したＩＣカードの構成図である。４００は記憶装置、１２０はマイクロコンピュータである。記憶装置４００は、メモリ制御装置４０１、固定ウェイトで読み出し及び書き込みを実行するＳＲＡＭ１３０及びフラッシュメモリ１３１、ハンドシェイクにより読み出し及び書き込みを実行するコントローラレジスタ１３２（例えば他のマイクロコンピュータ１２０であるコントローラに内蔵されるレジスタである。）を有する。メモリ制御装置４０１は、ハンドシェイク用のライトイネーブル信号を接続線１５９に出力するハンドシェイク用タイミング信号生成部１０２、固定ウェイト用のライトイネーブル信号及びレディ信号をそれぞれ接続線１６０及びレスポンス線４６４に出力する固定ウェイト用タイミング信号生成部１０３、記憶部１０４、判定部１０５、アドレス信号レジスタ１０６、切換部１０７、４０８、４０９、遅延時間設定部１０８、ハンドシェイク部４１０を有する。
【００３７】
実施の形態２の記憶装置はハンドシェイク部４１０を有する点で、実施の形態１と異なる。それ以外の点において、実施の形態２の記憶装置は基本的に実施の形態１と同一である。図４において、図１と同一のブロックには同一の符号を付している。ハンドシェイク部４１０は、マイクロコンピュータ１２０が固定ウェイトのメモリ１３０、１３１にアクセスした時、マイクロコンピュータ１２０との間でハンドシェイクによる通信を行う。マイクロコンピュータ１２０に対してレディ信号を返すタイミングは、固定ウェイトのメモリ１３０、１３１から所定の固定ウェイトタイミングでデータを読み出すタイミングに合わせている（即ち、実施の形態１のリードイネーブル信号に相当する役割を果たす。）。又、固定ウェイトのメモリ１３０、１３１に対して所定の固定ウェイトタイミングでライトイネーブル信号を出力する。これにより、マイクロコンピュータ１２０は、全てのメモリ１３０〜１３２をハンドシェイク型のメモリであるかのように取り扱うことができる。
【００３８】
マイクロコンピュータ１２０は、アドレス信号線１５０、データ線１５１、ストローブ線１５２、レスポンス線１５４、ライトイネーブル線１５５で、記憶装置４００と接続されている（固定ウェイト型メモリとの通信用のインターフェースであるクロック線１５３及びリードイネーブル信号線１５６を有していない。）。切換部１０７、４０８、４０９は、判定部１０５が出力した切換指令（マイクロコンピュータ１２０がアクセスするメモリがハンドシェイクか又は固定ウェイトかの判定結果）に従って、ハンドシェイク型であれば実線の側に接続し、固定ウェイト型であれば破線の側に接続する。マイクロコンピュータ１２０がハンドシェイク型のメモリ１３２にアクセスした時の動作は実施の形態１と同一なので、説明を省略する。
【００３９】
マイクロコンピュータ１２０が固定ウェイト型のメモリ１３０又は１３１にアクセスした時の動作を説明する。判定部１０５の切換指令に従って、切換部１０７、４０８、４０９は破線の側に接続される。マイクロコンピュータ１２０は、ＳＲＡＭ１３０及びフラッシュメモリ１３１に対して読み出し及び書き込みを実行する時も、ハンドシェイク型の通信を行う。マイクロコンピュータ１２０はアドレス信号を出力した時、ストローブ信号（ストローブ線１５２）をＨレベルからＬレベルに変化させる。ハンドシェイク部４１０は、切換部４０８を介してストローブ信号を入力し、レスポンス線４６６にレディ信号（Ｌレベル）を出力する。
【００４０】
固定ウェイト用タイミング信号生成部１０３は、レディ信号（Ｌレベル）、又はレディ信号及びライトイネーブル信号を入力し、固定ウェイト時間に相当する時間遅延させた後、レディ信号（Ｌレベル）をレスポンス線４６４、切換部４０９を介してマイクロコンピュータ１２０に返す。マイクロコンピュータ１２０は、レディ信号を入力して、メモリ１３０又は１３１からデータを読み込む。又、書き込み時はライトイネーブル信号をライトイネーブル信号線１６０に出力する。固定ウェイト型のメモリ１３０又は１３１にデータが書き込まれる。実施の形態１と同様に、固定ウェイト用タイミング信号生成部１０３は、遅延時間設定部１０８から入力した各メモリのウェイト時間の情報に基づいて、固定ウェイト時間を適切に設定する。
マイクロコンピュータ１２０は書き込み又は読み出しを完了すると、ストローブ信号（ストローブ線１５２）をＨレベルに戻す。ストローブ信号がＨレベルに戻ったことに応じて、ハンドシェイク部４１０は、レスポンス線４６６をＨレベルに戻す。
【００４１】
図５は、マイクロコンピュータ１２０が本発明の実施の形態２の記憶装置４００にデータを書き込む方法を示すフローチャートである。ステップ５０１でマイクロコンピュータ１２０は、書き込みを行うメモリのアドレスを示すアドレス信号をアドレス信号線１５０に出力する。ステップ５０２でマイクロコンピュータ１２０は、データ書き込み指令（ライトイネーブル信号）を送信する。アドレス信号レジスタ１０６は、アドレス信号を入力し、判定部１０５に出力する（ステップ５０３）。判定部１０５は、アドレス信号を入力し、指定されたアドレスに対応するメモリとの間で、データ書き込みをハンドシェイクにより実行するか、固定ウェイトにより実行するかを判定する（ステップ５０４）。ステップ５０５に進む。
【００４２】
ハンドシェイクの場合、ステップ５０５からステップ５０６に進み、切換部１０７、４０８、４０９のスイッチは実線の側に切り換わる。切換部１０７は、ハンドシェイク用タイミング信号生成部１０２が出力するライトイネーブル信号を各メモリ１３０〜１３２に送出する。ステップ５０９に進む。固定ウェイトの場合、ステップ５０５からステップ５０７に進み、遅延時間設定部１０６は遅延時間を設定する。切換部１０７、４０８、４０９のスイッチは破線の側に切り換わる。切換部１０７は、固定ウェイト用タイミング信号生成部１０３が出力するライトイネーブル信号を各メモリ１３０〜１３２に送出する。（ステップ５０８）。ステップ５０９に進む。
【００４３】
マイクロコンピュータ１２０はハンドシェイク部４１０とハンドシェイクで通信する（ステップ５０９）。各メモリは、ハンドシェイクで又は固定ウェイトで、データ書き込む（ステップ５１０）。処理を終了する。
【００４４】
マイクロコンピュータ１２０がメモリからデータを読み出す場合も、マイクロコンピュータ１２０はハンドシェイク部４１０とハンドシェイクで通信する。マイクロコンピュータ１２０は、各メモリからハンドシェイクで又は固定ウェイトで、データを読み出す。
【００４５】
マイクロコンピュータ１２０と記憶装置４００との間のデータ転送は接続するメモリに依存せず、ハンドシェイクで実行される。各メモリへのデータ書き込み方法及び読み出し方法は、記憶部１０４に格納されている、各メモリへのデータ書き込み又は読み出しはそのアドレスに基づいて、それぞれハンドシェイク又は固定ウェイトで実行される。
【００４６】
実施の形態２の構成により、マイクロコンピュータ１２０には、接続するメモリに応じた制御ソフトウェアを組み込む必要がない。各メモリが固定ウェイト型かハンドシェイク型かを区別することなく（全てハンドシェイク型として取り扱うことができる。）、各メモリへのアクセスが容易である。メモリの仕様を変更した場合には外部から、記憶部１０４に記憶されている情報を書き換えるだけでよい。
【００４７】
《実施の形態３》
図６及び図７を用いて、本発明の実施の形態３の記憶装置及びその制御方法を説明する。図６は、本発明の実施の形態３の記憶装置を搭載したＩＣカードの構成を示すブロック図である。６００は記憶装置、１２０はマイクロコンピュータである。記憶装置６００は、メモリ制御装置６０１、固定ウェイトで読み出し及び書き込みを実行するＳＲＡＭ１３０及びフラッシュメモリ１３１、ハンドシェイクにより読み出し及び書き込みを実行するコントローラレジスタ１３２（例えば他のマイクロコンピュータ１２０であるコントローラに内蔵されるレジスタである。）を有する。メモリ制御装置６０１は、ハンドシェイク用のライトイネーブル信号を接続線１５９に出力するハンドシェイク用タイミング信号生成部１０２、固定ウェイト用のライトイネーブル信号及びレディ信号をそれぞれ接続線１６０及び４６４に出力する固定ウェイト用タイミング信号生成部１０３、記憶部１０４、判定部６０５、チップセレクト信号レジスタ６０６、切換部１０７、４０８、４０９、遅延時間設定部１０８、ハンドシェイク部４１０を有する。
【００４８】
実施の形態３の記憶装置は、チップセレクト信号に基づいてマイクロコンピュータ１２０がアクセスするメモリ素子を指定する。チップセレクト信号レジスタ６０６がチップセレクト信号を入力し、判定部６０５はチップセレクト信号に基づいて、マイクロコンピュータ１２０がアクセスするメモリが固定ウェイト型か又はハンドシェイク型かを判定する。それ以外の点において、実施の形態３の記憶装置は実施の形態２と同一である。図６において、図４と同一のブロックには同一の符号を付している。
【００４９】
図７は、判定部６０５及び切換部１０７の回路図を示す（判定部６０５については、実際の回路を等価回路に置き換えている。）。判定部６０５はＡＮＤ回路６０５ａで表される。切換部１０７（図３の切換部と同一）は、ＡＮＤ回路１０７ａ及び１０７ｂ、ＯＲ回路１０７ｃ、ＮＯＴ回路１０７ｄを有する。実施の形態３では、判定部６０５は、チップセレクト信号ＣＳ１及びＣＳ２を判定ビットとして用いて、選択指令（ＡＮＤ回路６０５ａの出力信号）を出力する。ＡＮＤ回路６０５ａはチップセレクト信号ＣＳ１及びＣＳ２を入力し、チップセレクト信号ＣＳ１がＬレベルで且つチップセレクト信号ＣＳ２がＨレベルの時にのみＨレベルを出力する。
【００５０】
例えばマイクロコンピュータ１２０がコントローラレジスタ１３２にアクセスする場合、チップセレクト信号ＣＳ１がＬレベルで且つＣＳ２がＨレベルであるとすると、切換部１０７は、ハンドシェイク用タイミング信号生成部１０２が出力したライトイネーブル信号を通し、固定ウェイト用タイミング信号生成部１０３が出力したライトイネーブル信号を阻止する。マイクロコンピュータ１２０がＳＲＡＭ１３０又はフラッシュメモリ１３１にアクセスする場合、チップセレクト信号ＣＳ１がＬレベルで且つＣＳ２がＨレベルである状態以外の状態になるので、切換部１０７は、ハンドシェイク用タイミング信号生成部１０２が出力したライトイネーブル信号を阻止し、固定ウェイト用タイミング信号生成部１０３が出力したライトイネーブル信号を通す。判定部６０５及び切換部１０７の構成は本実施の形態の論理構成に限るものではない。
【００５１】
本発明の実施の形態３の記憶装置６００は、実施の形態２の記憶装置４００と同様の効果を有する。
【００５２】
《実施の形態４》
図８及び図９を用いて、本発明の実施の形態４の記憶装置及びその制御方法を説明する。図８は、本発明の実施の形態４の記憶装置を搭載したＩＣカードの構成を示すブロック図である。８００は記憶装置、１２０はマイクロコンピュータである。記憶装置８００は、メモリ制御装置８０１、メモリモジュール８４１、８４２を有する。メモリ制御装置８０１は、ハンドシェイク用のライトイネーブル信号を接続線１５９に出力するハンドシェイク用タイミング信号生成部１０２、固定ウェイト用のライトイネーブル信号及びレディ信号をそれぞれ接続線１６０及び４６４に出力する固定ウェイト用タイミング信号生成部１０３、記憶部１０４、判定部８０５、チップセレクト信号生成部８０２、アドレス信号レジスタ１０６、切換部１０７、４０８、４０９、遅延時間設定部１０８、ハンドシェイク部４１０を有する。メモリモジュール８４１（８４２）はそれぞれ、固定ウェイトで読み出し及び書き込みを実行するＳＲＡＭ１３０（８３０）及びフラッシュメモリ１３１（８３１）、ハンドシェイクにより読み出し及び書き込みを実行するコントローラレジスタ１３２（８３２）（例えば他のマイクロコンピュータ１２０であるコントローラに内蔵されるレジスタである。）を有する。
【００５３】
チップセレクト信号生成部８０２は、アドレス信号線１５０を介して入力したアドレス信号から、チップセレクト信号を生成し、チップセレクト信号線８５１を介して判定部８０５と各メモリとに送信する。チップセレクト信号によりマイクロコンピュータ１２０がアクセスするメモリ素子が指定される。アドレス信号レジスタ１０６はアドレス信号線１５０を介してアドレス信号を入力し、判定部８０５に送信する。判定部８０５は、入力したチップセレクト信号及びアドレス信号から、マイクロコンピュータ１２０がアクセスするメモリが固定ウェイト型か又はハンドシェイク型かを判定する。それ以外の点において、実施の形態４の記憶装置は実施の形態２と同一である。図８において、図４と同一のブロックには同一の符号を付している。
【００５４】
メモリにはそれぞれ特定のアドレス（実施の形態４では、２４ビット）が予め割り振られている。ＳＲＡＭ１３０にはアドレス0x500000〜0x5FFFFF、フラッシュメモリ１３１にはアドレス0x600000〜0x6FFFFF、コントローラレジスタ１３２にはアドレス0x700000〜0x7FFFFF、ＳＲＡＭ８３０にはアドレス0x800000〜0x8FFFFF、フラッシュメモリ８３１にはアドレス0x900000〜0x9FFFFF、コントローラレジスタ８３２にはアドレス0xA00000〜0xAFFFFFがそれぞれ割り振られている。記憶部１０４は、各メモリのアドレスとデータ転送の方法との対応関係の情報を記憶している。判定部８０５は、電源投入時に記憶部１０４からその情報を読み込む。
【００５５】
図９は、チップセレクト信号生成部８０２、判定部８０５及び切換部１０７の回路図を示す（判定部８０５については、実際の回路を等価回路に置き換えている。）。チップセレクト信号生成部８０２は、ＡＮＤ回路８０２ａ、８０２ｂ、８０２ｃ、８０２ｄ、８０２ｅ、８０２ｆで表される。ＡＮＤ回路８０２ａ〜８０２ｆの出力信号であるＣＳ１、ＣＳ２、ＣＳ３、ＣＳ４、ＣＳ５、ＣＳ６は、それぞれＳＲＡＭ１３０、フラッシュメモリ１３１、コントローラレジスタ１３２、ＳＲＡＭ８３０、フラッシュメモリ８３１、コントローラレジスタ８３２のチップセレクト信号である（Ｌレベルでアクティブ）。判定部８０５はＡＮＤ回路８０５ａで表される。切換部１０７は、ＡＮＤ回路１０７ａ及び１０７ｂ、ＯＲ回路１０７ｃ、ＮＯＴ回路１０７ｄを有する。実施の形態４では、判定部８０５は、チップセレクト信号ＣＳ２及びアドレス信号Ｂｉｔ２１を判定ビットとして用いて、選択指令（ＡＮＤ回路８０５ａの出力信号）を出力する。ＡＮＤ回路８０５ａはチップセレクト信号ＣＳ２及びアドレス信号Ｂｉｔ２１を入力し、両方がＨレベルの時にのみＨレベルを出力する。アドレス信号Ｂｉｔ２１がＨレベルになるのは、フラッシュメモリ１３１、コントローラレジスタ１３２又はコントローラレジスタ８３２のアドレスが指定された時である。フラッシュメモリ１３１のアドレスが指定された時は、チップセレクト信号ＣＳ２がＬレベルになる。従ってＡＮＤ回路８０５ａは、コントローラレジスタ１３２又は８３２のアドレスが指定された時のみ、Ｈレベルを出力する。
【００５６】
例えばマイクロコンピュータ１２０がコントローラレジスタ１３２にアクセスする場合、ＡＮＤ回路８０５ａはＨレベルを出力するので、切換部１０７は、ハンドシェイク用タイミング信号生成部１０２が出力したライトイネーブル信号を通し、固定ウェイト用タイミング信号生成部１０３が出力したライトイネーブル信号を阻止する。マイクロコンピュータ１２０が固定ウェイトのメモリ（例えばＳＲＡＭ１３０、フラッシュメモリ１３１）にアクセスする場合、ＡＮＤ回路８０５ａはＬレベルを出力するので、切換部１０７は、ハンドシェイク用タイミング信号生成部１０２が出力したライトイネーブル信号を阻止し、固定ウェイト用タイミング信号生成部１０３が出力したライトイネーブル信号を通す。チップセレクト信号生成部８０２、判定部８０５及び切換部１０７の構成は本実施の形態の論理構成に限るものではない。
【００５７】
マイクロコンピュータ１２０と記憶装置８００との間のデータ転送は接続するメモリに依存せず、ハンドシェイクで実行される。各メモリへのデータ書き込み方法及び読み出し方法は、記憶部１０４に格納されている、各メモリへのデータ書き込み又は読み出しはそのアドレスに基づいて、それぞれハンドシェイク又は固定ウェイトで実行される。
【００５８】
実施の形態４の構成により、マイクロコンピュータ１２０には、接続するメモリに応じた制御ソフトウェアを組み込む必要がない。各メモリが固定ウェイト型かハンドシェイク型かを区別することなく（全てハンドシェイク型として取り扱うことができる。）、各メモリへのアクセスが容易である。メモリの仕様を変更した場合には外部から、記憶部１０４に記憶されている情報を書き換えるだけでよい。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施の形態１の記憶装置を搭載したＩＣカードの構成を示すブロック図
【図２】本発明の実施の形態１及び実施の形態２のアドレスとメモリの種類とデータ転送方法との対応関係を示す図
【図３】本発明の実施の形態１の判定部及び切換部の回路図
【図４】本発明の実施の形態２の記憶装置を搭載したＩＣカードの構成を示すブロック図
【図５】本発明の実施の形態２の記憶装置におけるメモリにデータを書き込む方法を示すフローチャート
【図６】本発明の実施の形態３の記憶装置を搭載したＩＣカードの構成を示すブロック図
【図７】本発明の実施の形態３の判定部及び切換部の回路図
【図８】本発明の実施の形態４の記憶装置を搭載したＩＣカードの構成を示すブロック図
【図９】本発明の実施の形態４の記憶装置のチップセレクト信号生成部、判定部及び切換部の回路図
【図１０】従来例の、マイコンに内蔵されるメモリアクセス装置の構成を示すブロック図
【符号の説明】
【００６０】
１００、４００、６００、８００  記憶装置
１０１、４０１、６０１、８０１  メモリ制御装置
１０２                  ハンドシェイク用タイミング信号生成部
１０３                  固定ウェイト用タイミング信号生成部
１０４                  記憶部
１０５、６０５、８０５  判定部
１０６                  アドレス信号レジスタ
１０７、４０８、４０９  切換部
１０８                  遅延時間設定部
１２０                  マイクロコンピュータ
１３０、８３０          ＳＲＡＭ
１３１、８３１          フラッシュメモリ
１３２、８３２          コントローラレジスタ
４１０                  ハンドシェイク部
６０６                  チップセレクト信号レジスタ
８０２                  チップセレクト信号生成部
【図１】
2005078305.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2005078305.tif 000008
【図７】
2005078305.tif 000009
【図８】
2005078305.tif 000010
【図９】
2005078305.tif 000011
【図１０】
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