(57)【要約】      （修正有）【課題】半導体素子上の素子電極に検査プローブを接触させることなく電気特性検査を実施し、半導体装置の小型化および素子電極部の接続信頼性の向上を実現する。【解決手段】半導体素子１１の表面上に配列された素子電極に相当する領域を選択的に除去して、素子電極の一部を露出させた開口部を有する第１絶縁層１４を半導体素子上に形成する工程と、第１絶縁層１１の開口部において素子電極と電気的に接続された金属配線１９、２０を第１絶縁層１４上に形成する工程と、金属配線１９、２０上および側面に複数のプローブ２５を接触させて電気特性を検査する工程と、金属配線１９、２０の一部を露出させた開口部を有する第２絶縁層を第１絶縁層１４上および金属配線１９、２０上に形成する工程と、第２絶縁層の開口部から露出した金属配線上に外部金属端子を形成する工程とを含む。【選択図】図３
2005136056.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子の表面上に配列された素子電極に相当する領域を選択的に除去して、前記素子電極の一部を露出させた開口部を有する第１絶縁層を前記半導体素子上に形成する工程と、前記第１絶縁層の前記開口部において前記素子電極と電気的に接続された金属配線を前記第１絶縁層上に形成する工程と、前記金属配線を介して電気特性を検査する工程と、前記金属配線の一部を露出させた開口部を有する第２絶縁層を前記第１絶縁層上および前記金属配線上に形成する工程と、前記第２絶縁層の前記開口部から露出した前記金属配線上に外部金属端子を形成する工程とを含む半導体装置の製造方法。
【請求項２】
金属配線を介して電気特性を検査する工程において、複数のプローブを前記金属配線の上面および側面の少なくとも一方に接触させて検査する請求項１記載の半導体装置の製造方法。
【請求項３】
拡散工程後の製造工程中の半導体装置の検査方法であって、前記拡散工程後の半導体素子の表面上に配列された素子電極に開口部を有するように第１絶縁層を前記半導体素子上に形成する工程、および前記第１絶縁層の開口部において前記素子電極と電気的に接続された金属配線を前記第１絶縁層上に形成する工程の後、
前記金属配線を介して電気特性検査を実施することを特徴とする半導体装置の検査方法。
【請求項４】
電気特性検査において、複数のプローブを金属配線の上面および側面の少なくとも一方に接触させて検査する請求項３記載の半導体装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の集積回路部を保護し、かつ、外部装置と半導体素子の電気的な接続を確保し、高密度な実装を可能とした半導体装置の製造方法およびその検査方法に関するものである。本発明により、情報通信機器、事務用電子機器等の小型化を容易にするものである。
【背景技術】
【０００２】
近年、電子機器の小型化、高性能化、高速化に伴い、半導体装置も小型・薄型化、高速化、多端子化、および高密度実装化を要求されるようになっている。そこで、これらの要求に対応するため、小型多端子パッケージとして各種のＣＳＰ（チップサイズパッケージ）が開発されている。
【０００３】
特に、半導体のウェハ上に半導体素子電極から外部金属端子までを接続する金属配線を形成し、最終工程で分割する形態のウェハレベルＣＳＰはベアチップと同等の究極の小型・薄型パッケージを実現する技術として近年注目されている。このウェハレベルＣＳＰは、構造的特徴から「ポスト型ウェハレベルＣＳＰ」と「再配線型ウェハレベルＣＳＰ」の２種類に大別されている。以下、従来のポスト型ウェハレベルＣＳＰと呼ばれる半導体装置の製造方法およびその検査方法について説明する。
【０００４】
従来の半導体装置１００の製造方法について図４（ａ）〜（ｅ）および図５（ａ）〜（ｄ）を参照しながら説明する。
【０００５】
半導体素子１０１の表面には外部と電気的接続を行う素子電極１０３が配列されており、複数の素子電極１０３を露出させた開口部を有するパッシベーション膜１０２があらかじめ形成されている。また、半導体素子１０１は拡散工程後の検査として、素子電極１０３上に検査プローブ１１５を接触させて電気特性検査（以下、プローブ検査と呼ぶ）を行う（図４（ａ））。次に、パッシベーション膜１０２上に、フォトリソグラフィ法により素子電極１０３を露出させた開口部を有する第１絶縁層１０４を形成し（図４（b））、第１絶縁層１０４上全面には薄膜金属層１０５を形成する（図４（c））。次に、フォトリソグラフィ法により薄膜金属層１０５上にメッキレジスト１０６を形成し、メッキレジスト１０６のパターン部以外において、薄膜金属層１０５上に素子電極１０３から絶縁層１０４上に亘って厚膜金属層１０７を選択的に形成する（図４（d））。厚膜金属層１０７の形成後はメッキレジスト１０６を除去する。次に、フォトリソグラフィ法により厚膜金属層１０７上にメッキレジスト１０８を形成し、メッキレジスト１０８のパターン部以外において、厚膜金属層１０７上に第２金属配線１１０を選択的に形成する（図４（e））。第２金属配線１１０形成後はメッキレジスト１０８を除去する。次に、厚膜金属層１０７をマスクとして薄膜金属層１０５および厚膜金属層１０７をエッチングし、所定の第１金属配線１０９を形成する（図５（a））。次に、封止型１１３を用いて、第１絶縁層１０４、第１金属配線１０９、第２金属配線１１０を覆う第２絶縁層１１１を形成し（図５（b））、そして、第２金属配線１１０の表面上に外部金属端子１１２を形成する（図５（c））。最後に、半導体装置１００は複数の半導体装置１００が集合体として１つの封止型で樹脂封止されているため、所定のスクライブライン１１４上をダイシングし（図４（ａ）参照）、個片に切り離されることによって半導体装置１００が製造される（図５（d））。
【０００６】
これにより、半導体素子１０１と同一サイズの半導体装置１００が製造され、究極の小型化が実現出来るものである。
【０００７】
上述した製造工程で得られる従来のウェハレベルＣＳＰと呼ばれる半導体装置において、第１絶縁層１０４および第２絶縁層１１１は、半導体素子１０１の保護および電気的絶縁を行う。実装基板等の外部装置と半導体装置との固定、および外部装置と素子電極１０３との電気的接続は外部金属端子１１２にて行われる。外部金属端子１１２には半田ボール、半田印刷バンプ等が用いられる。素子電極１０３と接続された第１金属配線１０９および第２金属配線１１０を介して、素子電極１０３と外部金属端子１１２との電気的接続を行う。また、第１絶縁層１０４および第２金属配線１１０は、半導体装置を実装した後に半導体装置と実装基板との熱膨張率の差等により生じた応力が半導体装置にかかった際、この応力を緩和する機能を有するものである。
【０００８】
もう一方の再配線型ウェハレベルＣＳＰでは、第２金属配線を形成せず、第１金属配線を一部露出させた第２絶縁層の開口部に外部金属端子を形成する。また、第２絶縁層には封止樹脂を用いず、第１絶縁層と同様にフォトリソグラフィ法を用いることが多い。
【０００９】
次に、従来の半導体素子１０１の検査方法について、図６および図７を参照しながら説明する。
【００１０】
図６は従来の半導体素子１０１の拡散工程後のプローブ検査方法を模式的に示す斜視図である。図７は図６に示す従来の半導体素子のプローブ検査時に生じた素子電極上の傷を模式的に示す断面図である。図６および図７において、１０１は半導体素子、１０２はパッシベーション膜、１０３は素子電極、１１５は検査プローブ、１１６は検査プローブによる素子電極１０３上の傷である。
【００１１】
図６に示すように、半導体素子１０１は拡散工程後の検査として、複数の素子電極１０３上に検査プローブ１１５を接触させて電気特性の検査を行う。通常、検査項目としては、ＯＳ検査（Ｏｐｅｎ−Ｓｈｏｒｔ検査：配線のオープン、ショート、リーク検査）、ＤＣ検査（Ｄｉｒｅｃｔ−Ｃｕｒｒｅｎｔ検査（静特性検査）：回路の抵抗値、電圧値、電流値等の検査）およびＡＣ検査（Ａｌｔｅｒｎａｔｉｎｇ−Ｃｕｒｒｅｎｔ検査（動特性検査）：回路機能検査）であり、詳細項目・条件は各半導体素子の回路により異なる。
【００１２】
また、図７に示すように、プローブ検査時に、検査プローブの接触圧力によって素子電極１０３上に検査プローブによる素子電極１０３上の傷１１６が生じる。
【特許文献１】特開平８−３４００２９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
従来の半導体装置１００の製造方法およびその検査方法では、以下のような課題があった。
【００１４】
従来の半導体装置１００の製造方法では拡散工程後にプローブ検査を行うため、パッシベーション膜１０２を損傷させること無く、検査プローブ１１５を素子電極１０３に確実に接触させる必要があり、このため素子電極１０３のサイズおよび素子電極１０３上のパッシベーション膜１０２の開口部サイズに制約があった。例えば、「パッシベーション膜の開口部サイズは８０μｍ□以上」という制約があった。また、検査プローブ１１５の素子電極１０３への接触圧力による素子破壊・損傷を防止するため、素子電極１０３直下に素子を配置しない方が望ましく、一般的に素子電極１０３の直下は素子配置禁止領域となっていた。このような素子電極１０３のサイズとパッシベーション膜１０２の開口部サイズの制約、および素子電極１０３直下の素子配置禁止領域の存在が、半導体装置のさらなる小型化を阻害する要因となっていた。
【００１５】
また、検査プローブ１１５の接触によって素子電極１０３上に傷１１６が生じるため（例えば図７に示す）、素子電極１０３上の薄膜金属層１０５および厚膜金属層１０７の形成が均一にできず、素子電極１０３上の接続信頼性が低下するという課題があった。
【００１６】
さらに、素子電極１０３を半導体素子１０１上の周縁部だけでなく中心部にもエリア配置した場合、検査プローブ１１５の可動域制約・配置制約（検査プローブ１１５同士の重なり等）により１回では検査できず、複数回に分けた検査が必要であった。この検査プローブ１１５の可動制約・配置制約が素子電極１０３の配置および回路設計自由度を低下させていた。
【００１７】
本発明は、上記従来の課題を解決するものであり、半導体装置の小型化、素子電極と金属配線の接続信頼性の向上および素子電極の配置自由度・回路設計自由度の向上を可能にした半導体装置の製造方法およびその検査方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
この目的を達成するために、本発明の半導体装置の製造方法は、半導体素子の表面上に配列された素子電極に相当する領域を選択的に除去して、素子電極の一部を露出させた開口部を有する第１絶縁層を半導体素子上に形成する工程と、第１絶縁層の開口部において素子電極と電気的に接続された金属配線を第１絶縁層上に形成する工程と、金属配線を介して電気特性を検査する工程と、金属配線の一部を露出させた開口部を有する第２絶縁層を第１絶縁層上および金属配線上に形成する工程と、第２絶縁層の開口部から露出した金属配線上に外部金属端子を形成する工程とを含むものである。
【００１９】
上記構成において、金属配線を介して電気特性を検査する工程において、複数のプローブを金属配線上および側面の少なくとも一方に接触させて検査する。
【００２０】
本発明の半導体装置の検査方法は、拡散工程後の製造工程中の半導体装置の検査方法であって、拡散工程後の半導体素子の表面上に配列された素子電極に開口部を有するように第１絶縁層を半導体素子上に形成する工程、および第１絶縁層の開口部において素子電極と電気的に接続された金属配線を第１絶縁層上に形成する工程の後、金属配線を介して電気特性検査を実施するものである。
【００２１】
上記構成において、電気特性検査において、複数のプローブを金属配線の上面および側面の少なくとも一方に接触させて検査する。
【００２２】
上記構成のとおり、本発明の半導体装置の製造方法およびその検査方法では、金属配線の上面および側面に検査プローブを接触させて電気特性の検査を行うことによって、拡散工程後のプローブ検査の省略を可能とする。
【発明の効果】
【００２３】
本発明の半導体装置の製造方法およびその検査方法は上記構成を有し、拡散工程後に行うプローブ検査工程を削除することが可能となる。これにより、素子電極サイズおよび素子電極上のパッシベーション膜開口サイズの小型化および素子電極直下の素子配置が可能となるため、半導体装置のさらなる小型化を実現する。また、検査プローブによる素子電極上の傷が発生しないため、素子電極と第１金属配線との接続信頼性向上が可能となる。さらに、検査プローブの接触位置は第１金属配線および第２金属配線のいずれの箇所でも良いため、半導体素子上の中心部に素子電極をエリア配置した場合でも、検査プローブの可動制約・配置制約を受けず、素子電極の配置自由度および回路設計自由度向上が可能となる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の一実施形態について図面を参照しながら説明する。
【００２５】
図１（ａ）〜（e）および図２（ａ）〜（e）は本発明の実施形態における半導体装置１０の製造工程を模式的に示す工程断面図である。図３は本発明の実施形態における半導体装置１０のプローブ検査方法を模式的に示す斜視図である。
【００２６】
まず、図１、図２および図３において、１１は半導体素子であり、トランジスタ等を含む半導体集積回路を内部に備えており、半導体素子１１の表面上には外部との電気的接続を行う複数の素子電極１３が配列されている。１２はパッシベーション膜であり、半導体集積回路を保護するために、半導体素子１１の表面上に素子電極１３を露出するような開口部を有するパッシベーション膜１２があらかじめ形成されていることが好ましい。１４は第１絶縁層、１９は第１金属配線、２０は第２金属配線、２１は第２絶縁層、２２は外部金属端子である。
【００２７】
第１絶縁層１４および第２絶縁層２１は、半導体素子１１の保護および電気的絶縁を行う。実装基板等の外部装置と半導体装置との固定、および外部装置と素子電極１３との電気的接続は外部金属端子２２にて行われる。外部金属端子２２には半田ボール、半田印刷バンプ等が用いられる。素子電極１３と接続された第１金属配線１９および第２金属配線２０を介して、素子電極１３と外部金属端子２２との電気的接続を行う。第１絶縁層１４および第２金属配線２０は、半導体装置を実装した後に半導体装置と外部装置との熱膨張率の差等により生じた応力が半導体装置にかかった際、この応力を緩和する機能を有するものである。
【００２８】
次に、本発明の一実施形態における半導体装置の製造方法について、図１および図２を参照しながら説明する。
【００２９】
まず、図１（a）に示すように、素子電極１３が配列された半導体素子１１を準備する。半導体素子１１の表面上には素子電極１３を露出させるような開口部を有するパッシベーション膜１２があらかじめ形成されていることが好ましい。
【００３０】
次に、図１（b）に示すように、パッシベーション膜１２上にスピンコートで感光性を有する絶縁材料を塗布、乾燥させ、露光および現像を順次に行い、素子電極１３における領域を選択的に除去し、複数の素子電極１３を露出させた開口部を有する第１絶縁層１４を形成する。なお、感光性を有する第１絶縁層１４としてはエステル結合型ポリイミドおよびアクリレート系エポキシ等のポリマーでもよく、感光性であればよい。また、感光性を有する第１絶縁層１４はフィルム状にあらかじめ形成された材料を用いても構わない。その場合は第１絶縁層１４を半導体素子１１上に貼り合わせ、露光および現像によって第１絶縁層１４に開口部を形成し、素子電極１３を露出させる。
【００３１】
次に、図１（c）に示すように、第１絶縁層１４および開口部から露出している素子電極１３上の全面において、スパッタリング法、真空蒸着法、ＣＶＤ法または無電解メッキ法の薄膜形成技術により、例えば、厚みが０．２μｍ程度のＴｉW膜とその上に形成された厚みが０．５μｍ程度のＣｕ膜からなる薄膜金属層１５を形成する。
【００３２】
次に、図１（d）に示すように、スピンコートでポジ型感光性レジスト膜またはネガ型感光性レジスト膜を覆い、周知の露光、現像によりメッキレジスト１６を形成する。パターン形成されたメッキレジスト１６のパターン部以外において、薄膜金属層１５上に電解メッキ等の厚膜形成技術により厚膜金属層１７を選択的に形成する。例えば、厚みが５〜１０μm程度のＣｕ膜からなる厚膜金属層１７を選択的に形成する。
【００３３】
次に、図１（e）に示すように、厚膜金属層１７を形成し、メッキレジスト１６を溶融除去後、ポジ型感光性レジスト膜またはネガ型感光性レジスト膜を覆い、周知の露光、現像によりメッキレジスト１８を形成する。ここで感光性を有するメッキレジスト１８はフィルム状にあらかじめ形成された材料を用いても構わない。パターン形成されたメッキレジスト１８のパターン部以外において、厚膜金属層１７上に電解メッキ等の形成技術により第２金属配線２０を選択的に形成する。例えば、第２金属配線２０の金属材料はＣｕを用い、形成方法は電解メッキを用いて、厚みが１００μｍ程度の第２金属配線２０を選択的に形成する。なお、フォトリソグラフィ工程にて形成する第２金属配線２０の断面形状は封止樹脂との密着面積を大きくすることを目的に、多角形や星形に形成することも可能である。
【００３４】
次に、図２（ａ）に示すように、第２金属配線２０を形成後、メッキレジスト１８を溶融除去し、薄膜金属層１５を溶融除去出来るエッチング液を施す。例えば、Ｃｕ膜に対しては塩化鉄第二銅溶液で、ＴｉW膜に対しては過酸化水素水で全面エッチングすると、厚膜金属層１７よりも層厚が薄い薄膜金属層１５が先行して除去される。この工程により、半導体素子１１において所定の第１金属配線１９が形成される。例えば、Ｃｕメッキにて形成された第１金属配線１９は厚み５μmに対して、Ｌｉｎｅ／Ｓｐａｃｅ＝２０／２０μmの配線形成が可能である。
【００３５】
次に、図２（b）に示すように、複数の検査プローブ２５を第１金属配線１９上、第２金属配線２０の表面すなわち上面および側面の少なくとも一方に接触させ、電気特性の検査を行う。検査プローブ２５の接触位置については何ら制約をうけず、第１金属配線１９および第２金属配線２０のいずれの箇所に接触させても良い。また、検査プローブ２５を接触させるための検査パッドを第１金属配線１９および第２金属配線２０によってあらかじめ形成する必要はないが、形成しても良い。
【００３６】
検査項目としては、従来技術の拡散工程後に行うプローブ検査の項目を含めた、ＯＳ検査（Ｏｐｅｎ−Ｓｈｏｒｔ検査：配線のオープン、ショート、リーク検査）、ＤＣ検査（Ｄｉｒｅｃｔ−Ｃｕｒｒｅｎｔ検査（静特性検査）：回路の抵抗値、電圧値、電流値等の検査）およびＡＣ検査（Ａｌｔｅｒｎａｔｉｎｇ−Ｃｕｒｒｅｎｔ検査（動特性検査）：回路機能検査）であり、詳細項目・条件は各半導体素子の回路により異なる。
【００３７】
このプローブ検査の実施により、拡散工程後に行うプローブ検査工程を削除することが可能となる。これにより、素子電極１３上に検査プローブ２５を接触させることがないため、プローブ検査による素子電極１３のサイズおよび素子電極１３上のパッシベーション膜１２の開口部サイズの制約は無効となり、第１絶縁膜１４の開口部加工限界まで素子電極１３のサイズおよび素子電極１３上のパッシベーション膜１２の開口部サイズを小さくすることが可能となる。例えば、従来技術ではパッシベーション膜１１２の開口部サイズを７０〜８０μｍ（□もしくはφどちらでも可）以上にするという制約があったが、本発明においては、第１絶縁膜１４の開口部加工限界が１０〜２０μｍ（□もしくはφどちらでも可）程度のため、パッシベーション膜１２の開口部サイズを２０〜３０μｍ（□もしくはφどちらでも可、第１絶縁膜１４の開口部とパッシベーション膜１２の開口部とのクリアランスを含めて）にまで小型化することが可能となる。
【００３８】
また、第１金属配線１９および第２金属配線２０に検査プローブを接触させて検査するため、検査プローブ２５の接触圧力による素子破壊・損傷は発生しない。第１金属配線１９および第２金属配線２０下には第１絶縁層１４が形成されており、第１絶縁層１４が検査プローブ２５の接触圧力を緩和する。これにより、素子電極１３の直下に素子を配置することが可能となる。
【００３９】
上記より、素子電極１３のサイズおよび素子電極１３上のパッシベーション膜１２の開口部サイズの小型化および素子電極１３の直下に素子配置が可能となることから、半導体装置１０のさらなる小型化および素子電極１３の配置自由度向上が可能となる。
【００４０】
さらに、検査プローブ２５による素子電極１３上の傷が発生しないため、素子電極１３上に薄膜金属層１５および厚膜金属層１７が均一に形成され、結果として素子電極１３と第１金属配線１９との接続信頼性の向上が可能となる。
【００４１】
また、検査プローブの接触位置は第１金属配線１９および第２金属配線２０のいずれの箇所でも良いため、素子電極１３を半導体素子１１上の周縁部だけでなく中心部にエリア配置した場合でも、検査プローブ２５の可動制約・配置制約を受けず、検査回数を１回で完了することが可能となる。これにより、素子電極１３の配置自由度および回路設計自由度の向上が可能となる。
【００４２】
次に、図２（c）に示すように、第１絶縁層１４上、第１金属配線１９上、第２金属配線２０の側面上に、１つの封止型２３を用いて、複数の半導体装置の集合体に一度に加圧、加温を施し、第２金属配線２０の表面が露出するように第２絶縁層２１を形成する。例えば、第２絶縁層２１はエポキシ系の封止樹脂を用いて、厚みは５０〜１００μmとして形成する。その際、第２絶縁層２１によって、第１金属配線１９および第２金属配線２０は外部から保護される。
【００４３】
次に、図２（d）に示すように、第２金属配線２０の表面上に酸化防止処理を施し、外部金属端子２２を形成する。例えば、外部金属端子２２は第２金属配線２０上に半田ペーストを印刷、溶融させて形成される。また、外部金属端子２２は、半田ボールおよび半田印刷バンプもしくは無電解メッキによるバンプのどちらであっても構わない。このとき、絶縁材料である第２絶縁層２１の表面上には外部金属端子２２は形成されない。
【００４４】
最後に、図２（e）に示すように、複数の半導体装置の集合体において、所定のスクライブライン２４（図１（ａ）参照）をダイシングし、複数の半導体装置１０を個片化し、半導体装置１０を得る。
【００４５】
本発明の半導体装置の製造方法およびその検査方法では、第１金属配線１９および第２金属配線２０に検査プローブ２５を接触させて電気特性の検査をするため、マスク変更・工程追加が必要で無く、従来技術と比べてコストアップにはならない。
【００４６】
上記、本発明の実施の形態ではポスト型ウェハレベルＣＳＰを例にとって説明したが、再配線型ウェハレベルＣＳＰ（第２金属配線２０を形成せず、第１金属配線１９上の第２絶縁層２１の開口部に外部金属端子２２を形成し、また、第２絶縁層２１には封止樹脂を用いず、第１絶縁層１４と同様にフォトリソグラフィ法を用いることが多い）でも何ら問題なく本発明の効果が得られることは言うまでも無い。
【産業上の利用可能性】
【００４７】
本発明にかかる半導体装置の製造方法およびその検査方法は、拡散工程後に行うプローブ検査工程を削除することが可能となる等の効果があり、素子電極サイズおよび素子電極上のパッシベーション膜の開口サイズの小型化および素子電極直下の素子配置が可能となるため、半導体装置のさらなる小型化を実現し、モバイル・情報通信機器、小型電子機器等の用途にも適用できる。
【図面の簡単な説明】
【００４８】
【図１】本発明の一実施形態における半導体装置１０の製造工程を模式的に示す工程断面図である。
【図２】図１に続く本発明の一実施形態における半導体装置１０の製造工程を模式的に示す工程断面図である。
【図３】本発明の一実施形態における半導体装置１０のプローブ検査方法を模式的に示す斜視図である。
【図４】従来の半導体装置１００の製造工程を模式的に示す工程断面図である。
【図５】図４に続く、従来の半導体装置１００の製造工程を模式的に示す工程断面図である。
【図６】従来の半導体素子１０１のプローブ検査方法を模式的に示す斜視図である。
【図７】従来の半導体素子１０１のプローブ検査時に生じた素子電極上の傷を模式的に示す断面図である。
【符号の説明】
【００４９】
１０  半導体装置
１１  半導体素子
１２  パッシベーション膜
１３  素子電極
１４  第１絶縁層
１５  薄膜金属層
１６  メッキレジスト（第１金属配線形成）
１７  厚膜金属層
１８  メッキレジスト（第２金属配線形成）
１９  第１金属配線
２０  第２金属配線
２１  第２絶縁層
２２  外部金属端子
２３  封止型
２４  スクライブライン
２５  検査プローブ
１００  半導体装置
１０１  半導体素子
１０２  パッシベーション膜
１０３  素子電極
１０４  第１絶縁層
１０５  薄膜金属層
１０６  メッキレジスト（第１金属配線形成）
１０７  厚膜金属層
１０８  メッキレジスト（第２金属配線形成）
１０９  第１金属配線
１１０  第２金属配線
１１１  第２絶縁層
１１２  外部金属端子
１１３  封止型
１１４  スクライブライン
１１５  検査プローブ
１１６  検査プローブによる素子電極１０３上の傷
【図１】
2005136056.tif 000003
【図２】
2005136056.tif 000004
【図３】
2005136056.tif 000005
【図４】
2005136056.tif 000006
【図５】
2005136056.tif 000007
【図６】
2005136056.tif 000008
【図７】
2005136056.tif 000009