(57)【要約】【課題】小型化出来る半導体記憶装置及びその制御方法を提供すること。【解決手段】電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタを含み、ＦＮトンネリングによる前記電荷蓄積層への電子の授受によってデータの書き込みを行う複数のメモリセルと、それぞれに複数の前記第１ＭＯＳトランジスタの電流経路の一端が電気的に接続された複数の書き込み用ビット線ＷＧＢＬと、前記書き込み用ビット線ＷＧＢＬに対応して設けられたラッチ回路１０１と、“１”データを前記ラッチ回路へ伝送するｎチャネルＭＯＳトランジスタ１５１と、読み出し動作時において、前記書き込み用ビット線ＷＧＢＬに“０”データに応じた電位を与える電圧設定回路１０６とを具備し、データラッチ時において、“０”データを保持すべき前記ラッチ回路１０１は、前記読み出し動作時に当該書き込み用ビット線ＷＧＢＬに与えられた電位をラッチする。【選択図】      図１０
2005310302.tif 000002
【特許請求の範囲】
【請求項１】
電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタを含み、ＦＮトンネリングによる前記電荷蓄積層への電子の授受によってデータの書き込みを行う複数のメモリセルと、
それぞれに複数の前記第１ＭＯＳトランジスタの電流経路の一端が電気的に接続された複数の書き込み用ビット線及び読み出し用ビット線と、
前記書き込み用ビット線に対応して設けられ、前記メモリセルへの書き込みデータを保持するラッチ回路と、
データラッチ動作時において、“１”データを前記ラッチ回路へ伝送するｎチャネルＭＯＳトランジスタと、
読み出し動作時において、前記書き込み用ビット線に“０”データに応じた電位を与える電圧設定回路と
を具備し、データラッチ動作時において、“０”データを書き込むべき前記メモリセルに接続された前記書き込み用ビットに対応する前記ラッチ回路は、前記読み出し動作時に当該書き込み用ビット線に与えられた電位をラッチする
ことを特徴とする半導体記憶装置。
【請求項２】
前記ラッチ回路は、データラッチ動作時においては、第１電圧と、該第１電圧より小さい第２電圧とを電源電圧として用いて動作し、
書き込み動作時においては、前記第１電圧より小さい第３電圧と、該第３電圧より小さい第４電圧とを電源電圧として用いて動作し、
前記ラッチ回路は、書き込み動作時において、メモリセルに“１”データを書き込む際には、データラッチ動作時に前記ｎチャネルＭＯＳトランジスタによって伝送された“１”データに基づいて、対応する前記書き込み用ビット線に前記第３電圧を印加し、
“０”データを書き込む際には、対応する前記書き込み用ビット線に読み出し動作時に与えられた電位に基づいて、対応する前記書き込み用ビット線に前記第４電圧を印加する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記電圧設定回路は、前記書き込み用ビット線毎に設けられ、電流経路の一端が前記書き込み用ビット線に接続され、他端が接地電位に接続された第２ＭＯＳトランジスタを含み、
消去動作時及び読み出し時において、前記書き込み用ビット線の電位を接地電位にする
ことを特徴とする請求項１または２記載の半導体記憶装置。
【請求項４】
データラッチ動作時において、書き込み時にデータが設定されない前記書き込み用ビット線に対応するラッチ回路に対して、強制的に“１”データを保持させる書き込み禁止制御回路を更に備える
ことを特徴とする請求項１乃至３いずれか１項記載の半導体記憶装置。
【請求項５】
電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタを含み、ＦＮトンネリングによる前記電荷蓄積層への電子の授受によってデータの書き込みを行う複数のメモリセルを備えた半導体記憶装置の制御方法であって、
複数の前記第１ＭＯＳトランジスタの電流経路の一端を共通接続する書き込み用ビット線の電位を接地電位に設定するステップと、
前記メモリセルがマトリクス配置されたメモリセルアレイのうちのいずれかのメモリセルから、複数の前記第１ＭＯＳトランジスタの電流経路の一端を共通接続する読み出し用ビット線にデータを読み出すステップと、
前記書き込み用ビット線に対応して設けられたラッチ回路に、書き込みデータをラッチするステップと、
前記書き込み回路にラッチされた書き込みデータに応じて、前記書き込み用ビット線に接続されるメモリセルのいずれかに書き込みデータを書き込みステップと
を具備し、前記ラッチ回路は、
“１”データをラッチする際には、外部からｎチャネルＭＯＳトランジスタを介して与えられる“１”データをラッチし、
“０”データをラッチする際には、前記データを読み出すステップの前に前記書き込み用ビット線に与えられた前記接地電位をラッチする
ことを特徴とする半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置及びその制御方法に関する。例えば、フローティングゲートとコントロールゲートとを有するＭＯＳトランジスタを含む不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来から、不揮発性半導体メモリとして、ＮＯＲ型フラッシュメモリやＮＡＮＤ型フラッシュメモリが知られており、広く使用されている。
【０００３】
近年では、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリの両者の長所を兼ね備えたフラッシュメモリが提案されている（例えば非特許文献１参照）。このフラッシュメモリは、２つのＭＯＳトランジスタを含むメモリセルを備えている（以下２Ｔｒフラッシュメモリと呼ぶことにする）。このようなメモリセルにおいては、不揮発性記憶部として機能する一方のＭＯＳトランジスタが、コントロールゲートとフローティングゲートとを備えた構造を有し、ビット線に接続されている。他方のＭＯＳトランジスタは、ソース線に接続され、メモリセルの選択用として用いられる。
【０００４】
上記のような２Ｔｒフラッシュメモリを初めとする不揮発性半導体記憶装置は、書き込みデータを保持する書き込み回路を有している（例えば特許文献１参照）。しかし、書き込み回路の回路サイズは比較的大きく、そのためＬＳＩの小型化が困難であるという問題があった。
【非特許文献１】Wei-Hua Liu 著、”A 2-Transistor Source-select(2TS) Flash EEPROM for 1.8V-Only Application”、Non-Volatile Semiconductor Memory Workshop 4.1、1997年
【特許文献１】特開平９−１８０４５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明の目的は、小型化出来る半導体記憶装置及びその制御方法を提供することにある。
【課題を解決するための手段】
【０００６】
この発明の一態様に係る半導体記憶装置は、電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタを含み、ＦＮトンネリングによる前記電荷蓄積層への電子の授受によってデータの書き込みを行う複数のメモリセルと、それぞれに複数の前記第１ＭＯＳトランジスタの電流経路の一端が電気的に接続された複数の書き込み用ビット線及び読み出し用ビット線と、前記書き込み用ビット線に対応して設けられ、前記メモリセルへの書き込みデータを保持するラッチ回路と、データラッチ動作時において、“１”データを前記ラッチ回路へ伝送するｎチャネルＭＯＳトランジスタと、読み出し動作時において、前記書き込み用ビット線に“０”データに応じた電位を与える電圧設定回路とを具備し、データラッチ動作時において、“０”データを書き込むべき前記メモリセルに接続された前記書き込み用ビットに対応する前記ラッチ回路は、前記読み出し動作時に当該書き込み用ビット線に与えられた電位をラッチする。
【０００７】
更に、この発明の一態様に係る半導体記憶装置の制御方法は、電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタを含み、ＦＮトンネリングによる前記電荷蓄積層への電子の授受によってデータの書き込みを行う複数のメモリセルを備えた半導体記憶装置の制御方法であって、複数の前記第１ＭＯＳトランジスタの電流経路の一端を共通接続する書き込み用ビット線の電位を接地電位に設定するステップと、前記メモリセルがマトリクス配置されたメモリセルアレイのうちのいずれかのメモリセルから、複数の前記第１ＭＯＳトランジスタの電流経路の一端を共通接続する読み出し用ビット線にデータを読み出すステップと、前記書き込み用ビット線に対応して設けられたラッチ回路に、書き込みデータをラッチするステップと、前記書き込み回路にラッチされた書き込みデータに応じて、前記書き込み用ビット線に接続されるメモリセルのいずれかに書き込みデータを書き込みステップとを具備し、前記ラッチ回路は、“１”データをラッチする際には、外部からｎチャネルＭＯＳトランジスタを介して与えられる“１”データをラッチし、“０”データをラッチする際には、前記データを読み出すステップの前に前記書き込み用ビット線に与えられた前記接地電位をラッチする。
【発明の効果】
【０００８】
この発明によれば、小型化出来る半導体記憶装置及びその制御方法を提供できる。
【発明を実施するための最良の形態】
【０００９】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１０】
この発明の第１の実施形態に係る不揮発性半導体記憶装置及びその制御方法について図１を用いて説明する。図１は、本実施形態に係る２Ｔｒフラッシュメモリのブロック図である。
【００１１】
図示するように、フラッシュメモリ１０は、メモリセルアレイ２０、書き込み用セレクタ３０、書き込み禁止用セレクタ４０、読み出し用セレクタ５０、書き込み用デコーダ６０、セレクトゲートデコーダ７０、セレクタ制御回路８０、カラムデコーダ９０、書き込み回路１００、センスアンプ１１０、ソース線ドライバ１２０、アドレスバッファ１３０、書き込み禁止電圧供給回路１４０、スイッチ群１５０、昇圧回路１６０、１７０、データインプットバッファ１８０を備えている。
【００１２】
メモリセルアレイ２０、書き込み用セレクタ３０、書き込み禁止用セレクタ４０、読み出し用セレクタ５０、及び書き込み回路１００について、図２を用いて説明する。
【００１３】
メモリセルアレイ２０は、（（ｍ＋１）×（ｎ＋１）、但しｍ、ｎは自然数）個のメモリセルＭＣを有している。メモリセルＭＣは、互いに電流経路が直列接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴとを有している。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。メモリセルトランジスタＭＴのソースは、選択トランジスタＳＴのドレインに接続されている。そして、４列のメモリセル列のメモリセルトランジスタＭＴのドレイン領域が、４本のローカルビット線ＬＢＬ０〜ＬＢＬ３にそれぞれ接続されている。この４列に並んだメモリセル列と、それぞれのメモリセル列に接続されたローカルビット線ＬＢＬ０〜ＬＢＬ３が、メモリセルアレイ２０内に複数含まれている。ローカルビット線ＬＢＬ０〜ＬＢＬ３の一端は、書き込み用セレクタ３０及び読み出し用セレクタ５０に接続され、他端は書き込み禁止用セレクタ４０に接続されている。更に、メモリセルアレイ２０内においては、同一行のメモリセルトランジスタＭＴのコントロールゲートが、それぞれワード線ＷＬ０〜ＷＬｍのいずれかに共通接続されている。また同一行の選択トランジスタＳＴのゲートは、それぞれセレクトゲート線ＳＧ０〜ＳＧｍのいずれかに共通接続されている。そして、ワード線ＷＬ０〜ＷＬｍは書き込み用デコーダ６０に接続され、セレクトゲート線ＳＧ０〜ＳＧｍはセレクトゲートデコーダ７０に接続されている。また、選択トランジスタＳＴのソース領域は、ソース線ＳＬに共通接続されて、ソース線ドライバ１２０に接続されている。
【００１４】
書き込み用セレクタ３０は、個々のローカルビット線ＬＢＬ０〜ＬＢＬ３毎に設けられた複数のＭＯＳトランジスタ３１〜３４を備えている。ＭＯＳトランジスタ３１〜３４の電流経路の一端は、それぞれローカルビット線ＬＢＬ０〜ＬＢＬ３に接続されている。また、ＭＯＳトランジスタ３１、３２の電流経路の他端同士、及びＭＯＳトランジスタ３３、３４の電流経路の他端同士は、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（（（ｎ＋１）／２）−１）に接続されている。更に、ＭＯＳトランジスタ３１、３３のゲート、及びＭＯＳトランジスタ３２、３４のゲートは、それぞれ書き込み用カラム選択線ＷＣＳＬ０、ＷＣＳＬ１に共通接続されている。
【００１５】
すなわち、書き込み用セレクタ３０においては、４本のローカルビット線ＬＢＬ０〜ＬＢＬ３の一組に対して、４個のＭＯＳトランジスタ３１〜３４が設けられている。そして、ローカルビット線ＬＢＬ０、ＬＢＬ１は、それぞれＭＯＳトランジスタ３１、３２を介して同一の書き込み用グローバルビット線に接続され、ローカルビット線ＬＢＬ２、ＬＢＬ３は、それぞれＭＯＳトランジスタ３３、３４を介して、また別の同一書き込み用グローバルビット線に接続されている。更に、ＭＯＳトランジスタ３１〜３４のうち、異なるグローバルビット線に接続されるＭＯＳトランジスタ３１、３３同士、及びＭＯＳトランジスタ３２、３４同士が、ゲートを共通の書き込み用カラム選択線に接続されている。
【００１６】
読み出し用セレクタ５０は、個々のローカルビット線ＬＢＬ０〜ＬＢＬ３毎に設けられた複数のＭＯＳトランジスタ５１〜５４を備えている。ＭＯＳトランジスタ５１〜５４の電流経路の一端は、それぞれローカルビット線ＬＢＬ０〜ＬＢＬ３に接続されている。また、ＭＯＳトランジスタ５１〜５４の電流経路の他端は、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（（（ｎ＋１）／４）−１）に接続されている。更に、ＭＯＳトランジスタ５１〜５４のゲートは、それぞれ読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ３に接続されている。
【００１７】
すなわち、読み出し用セレクタ５０においては、４本のローカルビット線ＬＢＬ０〜ＬＢＬ３の一組に対して、４個のＭＯＳトランジスタ５１〜５４が設けられている。そして、ローカルビット線ＬＢＬ０〜ＬＢＬ３は、それぞれＭＯＳトランジスタ５１〜５４を介して同一の読み出し用グローバルビット線に接続されている。更に、同一の読み出し用グローバルビット線に接続されるＭＯＳトランジスタ５１〜５４のゲートは、それぞれ異なる読み出し用カラム選択線に接続されている。
【００１８】
書き込み禁止用セレクタ４０は、個々のローカルビット線ＬＢＬ０〜ＬＢＬ３毎に設けられた複数のＭＯＳトランジスタ４１〜４４を備えている。ＭＯＳトランジスタ４１〜４４の電流経路の一端は、それぞれローカルビット線ＬＢＬ０〜ＬＢＬ３に接続されている。また、ＭＯＳトランジスタ４１〜４４の電流経路の他端は、共通接続されて書き込み禁止電圧供給回路１４０に接続されている。そして、ＭＯＳトランジスタ４１、４３のゲート、及びＭＯＳトランジスタ４２、４４のゲートは、それぞれ書き込み禁止用カラム選択線ＩＣＳＬ０、ＩＣＳＬ１に共通接続されている。
【００１９】
すなわち、書き込み禁止用セレクタ３０においては、４本のローカルビット線ＬＢＬ０〜ＬＢＬ３の一組に対して、４個のＭＯＳトランジスタ４１〜４４が設けられている。そして、ローカルビット線ＬＢＬ０〜ＬＢＬ３は、それぞれＭＯＳトランジスタ４１〜４４を介して書き込み禁止電圧供給回路１４０に接続されている。更に、ＭＯＳトランジスタ４１〜４４のうち、異なるグローバルビット線に電気的に接続されるＭＯＳトランジスタ４１、４３同士、及びＭＯＳトランジスタ４２、４４同士が、ゲートを共通の書き込み禁止用カラム選択線に接続されている。
【００２０】
以上のように、書き込み用グローバルビット線は２本のローカルビット線毎に１本設けられ、読み出し用グローバルビット線は４本のローカルビット線毎に１本設けられている。
【００２１】
書き込み回路１００は、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（（（ｎ＋１）／２）−１）毎に設けられたラッチ回路１０１を備えている。ラッチ回路の各々は、書き込み時において、書き込み用グローバルビット線線ＷＧＢＬ０〜ＷＧＢＬ（（（ｎ＋１）／２）−１）のそれぞれに接続されたメモリセルに書き込むべきデータを保持する。
【００２２】
次に図１に戻って説明を続ける。  
書き込み用デコーダ６０は、書き込み時において、ワード線ＷＬ０〜ＷＬｍのいずれかを選択し、選択したワード線に電圧を供給する。また、書き込み時において、全セレクトゲート線ＳＧ０〜ＳＧｍに対して負電圧を印加する。また、メモリセルアレイ２０が形成されるウェル領域に電圧を印加する。
【００２３】
セレクトゲートデコーダ７０は、読み出し時において、セレクトゲート線ＳＧ０〜ＳＧｍのいずれかを選択し、選択したセレクトゲート線に電圧を供給する。
【００２４】
セレクタ制御回路８０は、書き込み用セレクタ３０及び書き込み禁止用セレクタ４０を制御する。すなわち、書き込み時に、書き込み用カラム選択線ＷＣＳＬ０、ＷＣＳＬ１のいずれか、及び書き込み禁止用カラム選択線ＩＣＳＬ０、ＩＣＳＬ１のいずれかを選択し、選択したカラム選択線に電圧を印加する。
【００２５】
カラムデコーダ９０は、読み出し用セレクタを制御する。すなわち、読み出し時において、読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ３のいずれかを選択して、選択したカラム選択線に電圧を印加する。
【００２６】
センスアンプ１１０は、メモリセルアレイ２０から読み出したデータを増幅する。
【００２７】
ソース線ドライバ１２０は、ソース線に電圧を供給する。
【００２８】
アドレスバッファ１３０は、アドレス信号を保持する。そして、カラムアドレス信号ＣＡをカラムデコーダ９０に供給し、ロウアドレス信号ＲＡを書き込み用デコーダ６０及びセレクトゲートデコーダ７０に供給する。
【００２９】
書き込み禁止電圧供給回路１４０は、書き込み時において、非選択のローカルビット線に書き込み禁止電圧Ｖinhibitを供給する。
【００３０】
昇圧回路１６０は、正の電位を生成する。すなわち、外部から入力される電圧Ｖcc１（１．２５〜１．６５Ｖ）を、内部電圧Ｖcc２（２．５〜３．６Ｖ）に昇圧する。そして、内部電圧Ｖcc２を、セレクトゲートデコーダ７０、カラムデコーダ９０、書き込み回路１００、及び書き込み禁止電圧供給回路１４０に供給する。更に昇圧回路１６０は、Ｖcc１を、内部電圧ＶＰＰ（例えば１０Ｖ）に昇圧する。そして、内部電圧ＶＰＰを書き込み用デコーダ６０に供給する。
【００３１】
昇圧回路１７０は、負の電位を生成する。すなわち、外部から入力される電圧Ｖcc１に基づいて、内部電圧ＶＢＢを生成する。内部電圧ＶＢＢは、例えば−７Ｖである。そして、内部電圧ＶＢＢを書き込み用デコーダ６０及び書き込み回路１００に供給する。
【００３２】
データインプットバッファ１８０は、外部から入力される書き込みデータを保持する。
【００３３】
スイッチ群１５０は、データインプットバッファ１８０に入力された書き込みデータを、書き込み回路１００へ転送する。
【００３４】
次に、書き込み回路１００の詳細、スイッチ群１５０、及びデータインプットバッファ１８０の構成について、図３を用いて説明する。
【００３５】
まず書き込み回路１００について説明する。書き込み回路１００は、ＷＧＢＬ０〜ＷＧＢＬ（（（ｎ＋１）／２）−１）毎に設けられたラッチ回路１０１及びリセットトランジスタ（ｎチャネルＭＯＳトランジスタ）１０６を備えている。
【００３６】
ラッチ回路１０１の各々は、２つのインバータ１０２、１０３を備えている。インバータ１０２の入力端は、インバータ１０３の出力端に接続され、インバータ１０２の出力端は、インバータ１０３の入力端に接続されている。そして、インバータ１０２の入力端とインバータ１０３の出力端との接続ノードが、ラッチ回路１０１の出力ノードとなり、書き込み用グローバルビット線に接続されている。インバータ１０２、１０３はそれぞれ、電流経路が直列接続されたｎチャネルＭＯＳトランジスタ１０４及びｐチャネルＭＯＳトランジスタ１０５を備えている。ｎチャネルＭＯＳトランジスタ１０４のソースはＶＢＬＰＷノードに接続され、ｐチャネルＭＯＳトランジスタ１０５のソースはＶＰＩノードに接続されている。すなわちインバータ１０２、１０３は、ＶＢＬＰＷノード及びＶＰＩノードの電位を、それぞれ低電圧側及び高電圧側の電源電圧として動作する。ｎチャネルＭＯＳトランジスタ１０４のゲートとｐチャネルＭＯＳトランジスタ１０５のゲートとは、共通接続されている。そして、インバータ１０３のｐチャネルＭＯＳトランジスタ１０５のドレインとｎチャネルＭＯＳトランジスタ１０４のドレインとの接続ノードが、インバータ１０２のｐチャネルＭＯＳトランジスタ１０５のゲートとｎチャネルＭＯＳトランジスタ１０４のゲートとの接続ノードに接続され、更に書き込み用グローバルビット線に接続されている。また、インバータ１０２のｐチャネルＭＯＳトランジスタ１０５のドレインとｎチャネルＭＯＳトランジスタ１０４のドレインとの接続ノードが、インバータ１０３のｐチャネルＭＯＳトランジスタ１０５のゲートとｎチャネルＭＯＳトランジスタ１０４のゲートとの接続ノードに接続され、この接続ノードがラッチ回路１０１の入力ノードとなり、書き込みデータが入力される。
【００３７】
ＶＢＬＰＷノードは、昇圧回路１７０が負電位ＶＢＢ（−７Ｖ）を出力する出力ノードと、接地電位とのいずれかに、スイッチ素子１０７によって接続されている。またＶＰＩノードは、昇圧回路１６０が正電圧Ｖcc２（〜３Ｖ）を出力する出力ノードと接地電位とのいずれかに、スイッチ素子１０８によって接続されている。すなわち、インバータ１０２、１０３は、Ｖcc２及び接地電位を電源電圧として用いて動作するか、または接地電位及びＶＢＢを電源電圧として用いて動作する。
【００３８】
リセットトランジスタ１０６は、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（（（ｎ＋１）／２）−１）毎に設けられている。そして、ソースがＶＢＬＰＷノードに接続され、ドレインが対応する書き込み用グローバルビット線に接続され、ゲートがＷＧＢＬＲＳＴに接続されている。
【００３９】
スイッチ群１５０は、ラッチ回路１０１毎に設けられたｎチャネルＭＯＳトランジスタ１５１を含んでいる。ｎチャネルＭＯＳトランジスタ１５１の電流経路の一端はデータインプットバッファ１８０に接続され、他端は対応するラッチ回路１０１の入力ノードに接続されている。そして、ＭＯＳトランジスタ１５１のゲートはＷＤＨノードに接続されている。
【００４０】
データインプットバッファ１８０は、ラッチ回路１０１毎に設けられたインバータ１８１を備えている。インバータ１８１の出力ノードは、対応するｎチャネルＭＯＳトランジスタ１５１の電流経路の一端に接続され、他端には書き込みデータが入力される。
【００４１】
なお以下では、インバータ１８１の出力ノードをＴＯＷＤＩノード、ラッチ回路１０１の入力ノードをノードＡと呼ぶことがある。
【００４２】
次に、図２に示すフラッシュメモリが備えるメモリセルアレイの平面パターンについて説明する。図４は、図２において、書き込み用グローバルビット線ＷＧＢＬ０及びワード線ＷＬ０〜ＷＬ３に接続されたメモリセルを含む領域の平面図である。
【００４３】
図示するように、半導体基板２００中に、第１方向に沿ったストライプ形状の素子領域ＡＡが、第１方向に直交する第２方向に複数形成されている。そして、複数の素子領域ＡＡを跨ぐようにして、第２方向に沿ったストライプ形状のワード線ＷＬ０〜ＷＬ３及びセレクトゲート線ＳＧ０〜ＳＧ３が形成されている。そして、ワード線ＷＬ０〜ＷＬ３と素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴ（図示せず）が形成され、セレクトゲート線ＳＧ０〜ＳＧ３と素子領域ＡＡとが交差する領域には、選択トランジスタＳＴ（図示せず）が形成されている。また、ワード線ＷＬ０〜ＷＬ３と素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴ毎に分離されたフローティングゲート（図示せず）が形成されている。
【００４４】
そして、隣接する２本のセレクトゲート線ＳＧ０、ＳＧ１、及びＳＧ２、ＳＧ３上には、第２方向に沿ったストライプ形状のソース線ＳＬが形成されている。ソース線ＳＬと、選択トランジスタＳＴのソース領域とは、コンタクトプラグＣＰ１によって電気的に接続されている。また、素子領域ＡＡとほぼオーバーラップするようにして、第１方向に沿ったストライプ形状のローカルビット線ＬＢＬ０、ＬＢＬ１が形成されている。ローカルビット線ＬＢＬ０、ＬＢＬ１の一端は、書き込み用セレクタ３０に接続され、他端は書き込み禁止用セレクタ４０に接続されている。そして、各メモリセルトランジスタＭＴのドレイン領域とコンタクトプラグＣＰ２を介して接続されている。また、各セレクトゲート線ＳＧ０〜ＳＧ３の直上の領域には、第２方向に沿ったストライプ形状の金属配線層２１０が形成されている。この金属配線層２１０は、セレクトゲート線ＳＧ０〜ＳＧ３のシャント配線として機能するものであり、図示せぬ領域でセレクトゲート線ＳＧ０〜ＳＧ３とコンタクトプラグによって接続されている。更に、上記の配線よりも上層のレベルに、第１の方向に沿ったストライプ形状の金属配線層が形成されている。この金属配線層は、書き込み用グローバルビット線ＷＧＢＬ０として機能する。
【００４５】
次に、上記メモリセルアレイの断面構造について、図５、図６を用いて説明する。図５は図４におけるＸ１−Ｘ１’線方向、図６は図４におけるＹ１−Ｙ１’線方向に沿った断面図である。
【００４６】
図示するように、半導体基板２００の表面領域内には、ｐ型ウェル領域２２０が形成されている。ｐ型ウェル領域２２０中には、素子分離領域ＳＴＩが形成されている。そして、素子分離領域ＳＴＩによって周囲を取り囲まれた領域が、素子領域ＡＡとなっている。半導体基板２００の素子領域ＡＡ上には、ゲート絶縁膜２４０が形成され、ゲート絶縁膜２４０上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極は、ゲート絶縁膜２４０上に形成された多結晶シリコン層２５０、多結晶シリコン層２５０上に形成されたゲート間絶縁膜２６０、及びゲート間絶縁膜２６０上に形成された多結晶シリコン層２７０を有している。ゲート間絶縁膜２６０は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。なお図５に示すように、メモリセルトランジスタＭＴにおいては、多結晶シリコン層２５０は隣接する素子領域ＡＡ間で互いに分離されており、フローティングゲートとして機能する。また、多結晶シリコン層２７０はコントロールゲートとして機能し、ワード線ＷＬに接続される。そして、隣接する素子領域ＡＡ間で共通接続されている。選択トランジスタＳＴにおいては、多結晶シリコン層２５０は、隣接する素子領域ＡＡ間で共通接続されている。またゲート間絶縁膜２６０の一部が除去されており、多結晶シリコン層２５０、２７０は電気的に接続されている。そして、多結晶シリコン層２５０、２７０が、セレクトゲート線ＳＧに接続される。選択トランジスタＳＴにおいても、多結晶シリコン層２７０は、隣接する素子領域ＡＡ間で共通接続されている。そして、隣接するゲート電極間に位置する半導体基板２００表面内には、不純物拡散層２８０が形成されている。不純物拡散層２８０は、隣接するトランジスタ同士で共用されている。
【００４７】
なお、メモリセルトランジスタＭＴと選択トランジスタＳＴとを含むメモリセルＭＣは、次のような関係を有して形成されている。すなわち、隣接するメモリセルＭＣ、ＭＣは、互いに選択トランジスタＳＴ同士、またはメモリセルトランジスタＭＴ同士が隣り合っている。そして、隣り合ったもの同士は不純物拡散層を共有している。従って、隣接する２つのメモリセルＭＣ、ＭＣは、選択トランジスタＳＴ同士が隣り合う場合には、２つの選択トランジスタＳＴ、ＳＴが共有する不純物拡散層２８０を中心にして、対称に配置されている。逆に、メモリセルトランジスタＭＴ同士が隣り合う場合には、２つのメモリセルトランジスタＭＴ、ＭＴが共有する不純物拡散層２８０を中心にして、対称に配置されている。
【００４８】
そして、半導体基板２００上には、上記メモリセルトランジスタＭＴ、及び選択トランジスタＳＴを被覆するようにして、層間絶縁膜２９０が形成されている。層間絶縁膜２９０中には、２つの選択トランジスタＳＴ、ＳＴが共有する不純物拡散層（ソース領域）２８０に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜２９０上には、コンタクトプラグＣＰ１に接続される金属配線層３００が形成されている。金属配線層３００は、ソース線ＳＬとして機能する。
【００４９】
層間絶縁膜２９０上には、金属配線層３００を被覆するようにして、層間絶縁膜３１０が形成されている。そして、層間絶縁膜３１０表面から層間絶縁膜２９０を貫通して、メモリセルトランジスタＭＴの不純物拡散層（ドレイン領域）２８０に達するコンタクトプラグＣＰ２が形成されている。そして、層間絶縁膜３１０上には、複数のコンタクトプラグＣＰ２に共通に接続された金属配線層３２０が形成されている。金属配線層３２０は、ローカルビット線ＬＢＬ０、ＬＢＬ１として機能する。
【００５０】
層間絶縁膜３１０上には、金属配線層３２０を被覆するようにして、層間絶縁膜３３０が形成されている。そして、層間絶縁膜３３０上には金属配線層２１０が形成されている。金属配線層２１０は、選択トランジスタＳＴのゲートのシャント配線として機能するものである。従って、図示せぬ領域に、層間絶縁膜３３０表面から、選択トランジスタＳＴのゲート電極２７０に達するコンタクトプラグが形成されている。そして、このコンタクトプラグを介して、選択トランジスタＳＴのゲート電極２７０と金属配線層２１０とが電気的に接続されている。
【００５１】
層間絶縁膜３３０上には、金属配線層２１０を被覆するようにして、層間絶縁膜３４０が形成されている。そして、層間絶縁膜３４０上には金属配線層３５０が形成されている。金属配線層３５０は、書き込み用グローバルビット線ＷＧＢＬ０として機能するものである。そして、層間絶縁膜３４０上に、金属配線層３５０を被覆するようにして層間絶縁膜３６０が形成されている。
【００５２】
次に、上記構成のフラッシュメモリの動作について説明する。以下では、読み出し動作からデータラッチ動作及び書き込み動作の一連の流れ、並びに消去動作について説明する。読み出し乃至書き込み動作については、図７及び図８を用いて説明する。図７は、読み出し動作、データラッチ動作、及び書き込み動作のフローチャートであり、図８は、各動作時における、ＷＤＨノード、ＴＯＷＤＩノード、ノードＡ、及び書き込み用グローバルビット線ＷＧＢＬ、ＷＧＢＬＲＳＴノード、ＶＰＩノード、及びＶＢＬＰＷノードの電位を示すタイミングチャートである。なおＴＯＷＤＩノード、ノードＡ、及び書き込み用グローバルビット線ＷＧＢＬについては、“０”書き込み時と“１”書き込み時のそれぞれの場合について示している。
【００５３】
＜読み出し動作＞
データの読み出しにおいては、いずれかのワード線に接続された複数のメモリセルから一括してデータが読み出されることが可能である。より具体的には、いずれかのワード線に接続されたメモリセルのうち、ローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかに接続されたメモリセルから同時にデータを読み出すことが出来る。読み出し動作について、以下、ワード線ＷＬ０、及びローカルビット線ＬＢＬ０に接続されたメモリセルＭＣからデータを読み出す場合を例に挙げて、図７乃至図９を用いて説明する。図９は読み出し時のメモリセルアレイの様子を示す回路図である。
【００５４】
まず、ＷＤＨノードには０Ｖが印加される。従って、データインプットバッファ１８０と書き込み回路１００とは電気的に分離される。また、ＷＧＢＬＲＳＴノードに、Ｖcc２が印加され、ＶＢＬＰＷノードに０Ｖが印加される。これによって、書き込み回路１００内のリセットトランジスタ１０１がオン状態となる（ステップＳ１０）。その結果、全ての書き込み用グローバルビット線（（（ｎ＋１）／２）−１）の電位は０Ｖとなる（ステップＳ１１）。
【００５５】
また、セレクタ制御回路８０は、書き込み禁止用カラム選択線ＩＣＳＬ０、ＩＣＳＬ１、及び書き込み用カラム選択線ＷＣＳＬ０、ＷＣＳＬ１を非選択とする。すなわち、書き込み禁止用カラム選択線ＩＣＳＬ０、ＩＣＳＬ１、及び書き込み用カラム選択線ＷＣＳＬ０、ＷＣＳＬ１には“Ｌ”レベル（０Ｖ）が印加される。従って、書き込み禁止用セレクタ４０内のＭＯＳトランジスタ４１〜４４、及び書き込み用セレクタ３０内のＭＯＳトランジスタ３１〜３４の全てがオフ状態とされる。その結果、ローカルビット線ＬＢＬ０〜ＬＢＬ３は、書き込み禁止電圧供給回路１４０及び書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（（（ｎ＋１）／２）−１）から電気的に分離される。
【００５６】
またカラムデコーダ９０は、アドレスバッファ１３０から入力されるカラムアドレス信号に基づいて、読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ３のいずれかを選択する。図９の例では、読み出し用カラム選択線ＲＣＳＬ０を選択する（ステップＳ１２）。すなわちカラムデコーダ９０は、読み出し用カラム選択線ＲＣＳＬ０に“Ｈ”レベル（Ｖcc２）を印加し、読み出し用カラム選択線ＲＣＳＬ１〜ＲＣＳＬ３に“Ｌ”レベル（０Ｖ）を印加する。従って、読み出し用セレクタ５０内のＭＯＳトランジスタ５１がオン状態となる。その結果、ローカルビット線ＬＢＬ０は、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（（（ｎ＋１）／４）−１）に接続される。他方、ローカルビット線ＬＢＬ１〜ＬＢＬ３は読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（（（ｎ＋１）／４）−１）から電気的に分離されている。
【００５７】
書き込み用デコーダ６０は、全てのワード線ＷＬ０〜ＷＬｍに０Ｖを印加し（ステップＳ１３）、ソース線ドライバ１２０は、ソース線の電位を０Ｖとする。またセレクトゲートデコーダ７０は、セレクトゲート線ＳＧ０〜ＳＧｍのいずれかを選択する。図９の例では、セレクトゲートデコーダ７０はセレクトゲート線ＳＧ０を選択し、セレクトゲート線ＳＧ０にＶcc２を印加する（ステップＳ１４）。その他のセレクトゲート線ＳＧ１〜ＳＧｍには０Ｖが与えられる。従って、選択セレクトゲート線ＳＧ０に接続された選択トランジスタＳＴはオン状態となり、非選択セレクトゲート線に接続された選択トランジスタＳＴはオフ状態となる。なおこの際、セレクトゲート線ＳＧ０〜ＳＧｍは、書き込み用デコーダ６０とは電気的に分離されている。
【００５８】
上記の結果、読み出し用セレクタ５０内のＭＯＳトランジスタ５１、及び読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（（（ｎ＋１）／４）−１）を介して、ローカルビット線ＬＢＬ０がセンスアンプ１１０に接続される。
【００５９】
そして、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（（（ｎ＋１）／４）−１）に、例えば１〜３Ｖ程度が与えられる。すると、“１”データが書き込まれているメモリセルＭＣのメモリセルトランジスタＭＴは、閾値電圧が負であるから、オン状態となる。従って、選択セレクトゲート線ＳＧ０に接続されているメモリセルＭＣでは、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（（（ｎ＋１）／４）−１）から、ローカルビット線ＬＢＬ０、メモリセルトランジスタＭＴ、及び選択トランジスタＳＴを介して、ソース線ＳＬに向かって電流が流れる。他方、“０”データが書き込まれているメモリセルＭＣのメモリセルトランジスタＭＴは、閾値電圧が正であるから、オフ状態である。従って、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（（（ｎ＋１）／４）−１）には電流は流れない。
【００６０】
以上のようにして、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（（（ｎ＋１）／４）−１）の電位が変化することでデータが読み出され（ステップＳ１５）、その変化量をセンスアンプ１１０が増幅する（ステップＳ１６）ことによって読み出し動作が行われる。
【００６１】
＜データラッチ動作＞
次に、データの書き込みにあたって、書き込み回路１００が書き込みデータをラッチする。この動作について、図７、図８、及び図１０を用いて説明する。図１０は、データラッチ時の書き込み回路１００、スイッチ群１５０、及びデータインプットバッファ１８０の様子を示す回路図である。
【００６２】
まず入力データのラッチにあたって、セレクタ制御回路８０は、書き込み禁止用カラム選択線ＩＣＳＬ０、ＩＣＳＬ１、及び書き込み用カラム選択線ＷＣＳＬ０、ＷＣＳＬ１を非選択とする。従って、ローカルビット線ＬＢＬ０〜ＬＢＬ３は、書き込み禁止電圧供給回路１４０及び書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（（（ｎ＋１）／２）−１）から電気的に分離される。またカラムデコーダ９０は、読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ３の全てを非選択とする。その結果、ローカルビット線ＬＢＬ１〜ＬＢＬ３は読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（（（ｎ＋１）／４）−１）から電気的に分離される。
【００６３】
そして、ＷＧＢＬＲＳＴノードに０Ｖが印加される。これによって、書き込み回路１００内のリセットトランジスタ１０１がオフ状態となる（ステップＳ２０）。すると、直前の読み出し動作時において書き込み用グローバルビット線は０Ｖとされていたから、全ての書き込み用グローバルビット線（（（ｎ＋１）／２）−１）の電位は０Ｖでフローティングとなる（ステップＳ２１）。
【００６４】
次に、ＶＰＩノード及びＶＢＬＰＷノードに、それぞれＶcc２及び０Ｖが印加される（ステップＳ２２）。すなわち、ラッチ回路１０１内のインバータ１０２、１０３は、高電圧側の電源電圧をＶcc２、低電圧側の電源電圧を０Ｖとして動作する。このステップＳ２２は、既に読み出し動作時に行っても良い。
【００６５】
従って、直前の読み出し動作時において、書き込み用グローバルビット線には０Ｖが印加されているから、ラッチ回路１０１の入力ノード（ノードＡ）の電位はＶcc２である。出力ノード（書き込み用グローバルビット線）の電位は勿論０Ｖである。
【００６６】
次に、外部から書き込みデータがデータインプットバッファ１８０に入力される（ステップＳ２３）。図１０に示すように、“０”データが入力される場合にはインバータ１８１の入力ノードに０Ｖが印加され、“１”データが入力される場合にはインバータ１８１の入力ノードにＶcc２が印加される。従って、“０”データが入力されたインバータ１８１に対応するＴＯＷＤＩノードはＶcc２となり、“１”データが入力されたインバータ１８１に対応するＴＯＷＤＩノードは０Ｖとなる。
【００６７】
そして、ＷＤＨノードにＶcc２が印加される（ステップＳ２４）。すると、電位が０ＶであるＴＯＷＤＩノードに接続されたＭＯＳトランジスタ１５１はオン状態となり、ＴＯＷＤＩノードの電位がラッチ回路１０１の入力ノード（ノードＡ）に伝達される。他方、電位がＶcc２であるＴＯＷＤＩノードに接続されたＭＯＳトランジスタ１５１はカットオフとなるため、ＴＯＷＤＩノードの電位ははラッチ回路１０１へは伝達されない。
【００６８】
すなわち、書き込みデータが“１”データであった場合（ステップＳ２５）、ＴＯＷＤＩノードは０Ｖとなり、ＭＯＳトランジスタ１５１がオン状態となるから、ラッチ回路１０１はＴＯＷＤＩノード側から書き込みデータ（０Ｖ）を取り込む（ステップＳ２６）。その結果、ラッチ回路１０１の出力ノードの電位は、０ＶからＶcc２に変化する。
【００６９】
他方、書き込みデータが“０”データであった場合（ステップＳ２５）、ＭＯＳトランジスタ１５１はオフ状態である。従って、ラッチ回路１０１の保持データは不変である。換言すれば、書き込み用グローバルビット線から書き込みデータを取り込む（ステップＳ２６）。その結果、ラッチ回路１０１の入力ノード（ノードＡ）の電位はＶcc２に変化する。
【００７０】
以上のようにして、ラッチ回路１０１のそれぞれに書き込みデータがラッチされる。その結果、“１”データを保持するラッチ回路１０１の出力電圧はＶcc２であり、“０”データを保持するラッチ回路１０１の出力電圧は０Ｖである。
【００７１】
＜書き込み動作＞
次に、ラッチ回路１０１に保持された書き込みデータに応じて、書き込み動作が行われる。データの書き込みは、いずれかのワード線に接続された複数のメモリセルに対して一括して行われる。そして、メモリセルトランジスタＭＴのフローティングゲートに電子を注入するか否かで“０”データ、“１”データを書き分ける。電子のフローティングゲートへの注入は、Fowler-Nordheim（ＦＮ） tunnelingによって行われる。より具体的には、いずれかのワード線に接続されたメモリセルのうち、ローカルビット線ＬＢＬ０とＬＢＬ１のいずれかに接続されたメモリセル、及びローカルビット線ＬＢＬ２とＬＢＬ３のいずれかに接続されたメモリセルに対して同時にデータが書き込まれる。
【００７２】
以下では、ワード線ＷＬ０、及びローカルビット線ＬＢＬ０、ＬＢＬ２に接続されたメモリセルＭＣに対してデータを書き込む場合を例に挙げて、図７、図８、図１１、及び図１２を用いて説明する。図１１は、データラッチ時の書き込み回路１００、スイッチ群１５０、及びデータインプットバッファ１８０の様子を示す回路図であり、図１２はメモリセルアレイの様子を示す回路図である。
【００７３】
まず書き込みにあたって、ＷＤＨノード及びＷＧＢＬＲＳＴノードにＶＢＢが与えられる。従って、ＭＯＳトランジスタ１５１がオフ状態とされて、データインプットバッファ１８０と書き込み回路１００とが電気的に分離される。また、書き込み回路１００内のＭＯＳトランジスタ１０６は依然としてオフ状態である。
【００７４】
そして、ＶＰＩノード及びＶＢＬＰＷノードの電位が、それぞれＶcc２から０Ｖへ、０ＶからＶＢＢへと変化する（図３参照）。その結果、“１”データを保持するラッチ回路１０１の出力は、Ｖcc２から０Ｖに変化する。また“０”データを保持するラッチ回路１０１の出力は、０ＶからＶＢＢに変化する。これらの電圧が、対応する書き込み用グローバルビット線ＷＧＢＬに与えられる。
【００７５】
また図１２に示すように、書き込み禁止電圧供給回路１４０は、書き込み禁止電圧Ｖinhibit（０Ｖ）を出力する（ステップＳ３１）。従って、書き込み禁止用セレクタ４０内のＭＯＳトランジスタ４１〜４４のソースには０Ｖが印加される。
【００７６】
次にセレクタ制御回路８０は、書き込み禁止用セレクタ４０内において、非選択とすべきローカルビット線に接続されているＭＯＳトランジスタをオン状態とさせる（ステップＳ３２）。すなわちセレクタ制御回路８０は、書き込み禁止用カラム選択線ＩＣＳＬ１を選択し、書き込み禁止用カラム選択線ＩＣＳＬ０を非選択とする。よって、書き込み禁止用カラム選択線ＩＣＳＬ０には“Ｌ”レベル（０Ｖ）が印加され、書き込み禁止用カラム選択線ＩＣＳＬ１に“Ｈ”レベル（Ｖcc２＝３Ｖ）が印加される。その結果、ＭＯＳトランジスタ４２、４４がオン状態、ＭＯＳトランジスタ４１、４３がオフ状態とされる。従って、非選択とすべきローカルビット線ＬＢＬ１、ＬＢＬ３には、書き込み禁止電圧供給回路１４０から供給される書き込み禁止電圧Ｖinhibitが印加される。
【００７７】
またセレクタ制御回路８０は、書き込み用セレクタ３０内において、選択すべきローカルビット線に接続されているＭＯＳトランジスタをオン状態とさせる（ステップＳ３３）。すなわちセレクタ制御回路８０は、書き込み用カラム選択線ＷＣＳＬ０を選択し、書き込み用カラム選択線ＷＣＳＬ１を非選択とする。よって、書き込み用カラム選択線ＷＣＳＬ０には“Ｈ”レベル（Ｖcc２＝３Ｖ）が印加され、書き込み用カラム選択線ＷＣＳＬ１に“Ｌ”レベル（０Ｖ）が印加される。その結果、ＭＯＳトランジスタ３１、３３がオン状態、ＭＯＳトランジスタ３２、３４がオフ状態とされる。従って、選択すべきローカルビット線ＬＢＬ０、ＬＢＬ１には、ラッチ回路１０１から、書き込みデータに応じた電圧（０ＶまたはＶＢＢ）が印加される。
【００７８】
そして、書き込み用デコーダ６０が、アドレスバッファ１３０から入力されるロウアドレス信号に基づいて、ワード線ＷＬ０〜ＷＬｍのいずれかを選択する（ステップＳ３４）。図８の例であると、ワード線ＷＬ０を選択する。そして書き込み用デコーダ６０は、選択ワード線ＷＬ０にＶＰＰ（例えば１０Ｖ）を印加する。また書き込み用デコーダ６０は、全てのセレクトゲート線ＳＧ０〜ＳＧｍを非選択とする（ステップＳ３５）。すなわち書き込み用デコーダ６０は、全てのセレクトゲート線ＳＧ０〜ＳＧｍに対して、負電圧ＶＢＢを印加する。従って、全ての選択トランジスタＳＴはオフ状態となる。なおこの際、セレクトゲート線ＳＧ０〜ＳＧｍは、セレクトゲートデコーダ７０とは電気的に分離されている。
【００７９】
更に書き込み用デコーダ６０は、メモリセルアレイ２０が形成されているｐ型ウェル領域２２０に負電位ＶＢＢを印加する（ステップＳ３６）。
【００８０】
以上の結果、書き込み用セレクタ３０内のＭＯＳトランジスタ３１、３３を介して、書き込み用グローバルビット線から、選択メモリセルが接続されるローカルビット線ＬＢＬ０、ＬＢＬ２に、“１”データまたは“０”データに対応する電位が与えられる。この電位は、コンタクトプラグＣＰ２を介してメモリセルトランジスタＭＴのドレイン領域に与えられる。すると、選択ワード線ＷＬにはＶpp（１０Ｖ）が印加され、“１”データを書き込むべきメモリセルＭＣのドレイン領域には０Ｖが印加され、“０”データを書き込むべきメモリセルＭＣのドレイン領域にはＶＢＢ（−７Ｖ）が印加される。従って、“１”データを書き込むべきメモリセルＭＣではゲート・ドレイン間の電位差（１０Ｖ）が十分ではないので、フローティングゲートに電子は注入されず、メモリセルＭＣは負の閾値を保持する。他方、“０”データを書き込むべきメモリセルＭＣでは、ゲート・ドレイン間の電位差（１７Ｖ）が大きいため、フローティングゲートに電子がＦＮ tunnelingによって注入される。その結果、メモリセルの閾値は正に変化する（ステップＳ３７）。
【００８１】
また、選択メモリセルが接続されないローカルビット線ＬＢＬ１、ＬＢＬ３には、書き込み禁止用セレクタ４０のＭＯＳトランジスタ４２、４４を介して、書き込み禁止電圧供給回路１４０から書き込み禁止電圧Ｖinhibitが供給される。従って、ローカルビット線ＬＢＬ１、ＬＢＬ３に接続されるメモリセルに対して誤書き込みが抑制される。
【００８２】
以上のようにして、メモリセルへの書き込み動作が行われる。
【００８３】
なお書き込み時においては、読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ３は非選択とされ、読み出し用セレクタ５０内のＭＯＳトランジスタ５１〜５４の全てはオフ状態とされる。従って、ローカルビット線ＬＢＬ０〜ＬＢＬ３は、読み出し用グローバルビット線ＲＧＢＬと電気的に分離された状態にある。
【００８４】
＜消去動作＞
データの消去は、ウェル領域を共用する全てのメモリセルについて一括して行われる。従って、図２の例であると、メモリセルアレイ２０に含まれる全てのメモリセルが同時に消去される。図１３は、消去動作時におけるメモリセルアレイ２０の回路図である。
【００８５】
消去動作にあたっては、書き込み用セレクタ３０内のＭＯＳトランジスタ３１〜３４、書き込み禁止用セレクタ４１〜４４、及び読み出し用セレクタ６０内のＭＯＳトランジスタ５１〜５４がオフ状態とされる。従って、メモリセルアレイ２０内のローカルビット線ＬＢＬ０〜ＬＢＬ３の全てはフローティング状態とされる。
【００８６】
そして、書き込み用デコーダ６０は、全てのワード線ＷＬ０〜ＷＬｍの電位をＶＢＢとする。また、ウェル領域２２０の電位はＶＰＰとされる。その結果、メモリセルＭＣのメモリセルトランジスタのフローティングゲートから電子がＦＮ tunnelingによってウェル領域２２０に引き抜かれる。その結果、全てのメモリセルＭＣの閾値電圧が負となり、データが消去される。
【００８７】
なお、セレクトゲート線ＳＧ０〜ＳＧｍは、フローティングとされるか、または書き込み用デコーダからＶＰＰが印加される。フローティングとされた場合、その電位はウェル領域とのカップリングにより、ＶＰＰ近くまで上昇する。
【００８８】
上記のように、この発明の第１の実施形態に係るフラッシュメモリであると、以下の効果が得られる。
【００８９】
（１）フラッシュメモリを小型化出来る。  
本実施形態に係る構成であると、入力データをデータインプットバッファ１８０から書き込み回路１００へ転送するスイッチ群１５０内を、ｎチャネルＭＯＳトランジスタ１５１のみで形成している。従って、ｐチャネルＭＯＳトランジスタを用いる場合、及びｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとの組み合わせ回路を用いる場合に比べて、スイッチ群のサイズを小さくすることが出来る。従って、フラッシュメモリを小型化出来る。
【００９０】
（２）読み出し動作信頼性を向上できる。  
本実施形態に係る構成であると、読み出し時において、リセットトランジスタ１０６が書き込み用グローバルビット線の電位を０Ｖにしている。従って、読み出し用グローバルビット線と書き込み用グローバルビット線とが近接する場合に、書き込み用グローバルビット線から読み出し用グローバルビット線に与えるノイズの影響を低減できる。従って、読み出し動作信頼性を向上できる。
【００９１】
（３）書き込み動作の信頼性を向上できる。  
本実施形態に係る構成であると、書き込みデータをラッチする前に、書き込み用グローバルビット線の電位を０Ｖにしている。従ってラッチ回路１０１は、書き込み用グローバルビット線から“０”データを取り込むことが出来る。
【００９２】
上記（１）で説明したとおり、スイッチ群１５０はｎチャネルＭＯＳトランジスタで形成されている。そして一般的に“０”データが外部から入力される際には、データの入力は０Ｖを印加することで行われる。すると、外部から“０”データとして入力された０Ｖは、インバータ１８１で反転されて、略Ｖcc２に変換される。すると、スイッチ群１５０内のＭＯＳトランジスタ１５１はカットオフとなるおそれがある。すなわち、外部から入力された“０”データがラッチ回路１０１に転送できないおそれがある。
【００９３】
しかし本実施形態であると、データラッチ前に、リセットトランジスタ１０６によって書き込み用グローバルビット線を０Ｖにしている。従って、ラッチ回路１０１は、書き込み用グローバルビット線から０Ｖを取り込むことで、外部から与えられた“０”データを取り込んだ場合と同様の効果を得ることが出来る。従って、“０”データの書き込み信頼性を向上できる。
【００９４】
また本実施形態に係るフラッシュメモリであると、書き込み動作時において、書き込み禁止電圧供給回路１４０が供給する書き込み禁止電圧Ｖinhibtが、選択メモリセルの接続されていないローカルビット線に与えられる。従って、非選択メモリセルへの誤書き込みを効果的に抑制できる。
【００９５】
更に、ビット線が、ローカルビット線とグローバルビット線とに階層化されていおり、１本の書き込み用グローバルビット線に複数のローカルビット線が接続されている。そして、書き込み時においては、選択メモリセルを含む１本のローカルビット線だけが書き込み用グローバルビット線に電気的に接続され、その他のローカルビット線は書き込み用グローバルビット線から電気的に分離される。従って、選択メモリセルが接続されないローカルビット線には、ラッチ回路からの書き込みデータに応じた電圧は印加されない。従って、これらのローカルビット線に接続されているメモリセルへの誤書き込みの発生を効果的に防止出来る。以上の結果、書き込み動作の信頼性を向上できる。
【００９６】
次に、この発明の第２の実施形態に係る不揮発性半導体記憶装置及びその制御方法について説明する。本実施形態は、上記第１の実施形態において、入力データのビット数がメモリセルアレイの書き込み用グローバルビット線数よりも小さい場合に関するものである。図１４は、本実施形態に係るフラッシュメモリのブロック図である。
【００９７】
図示するように、本実施形態に係るフラッシュメモリ１０は、上記第１の実施形態で説明した図１の構成において、更に書き込み禁止制御回路１９０を付加したものである。書き込み禁止制御回路１９０は、書き込み前のデータラッチ時において、データの入力されないラッチ回路１０１に対して“１”データを保持させる。その他の構成は上記第１の実施形態と同様であるので説明は省略する。
【００９８】
次に、本実施形態に係るフラッシュメモリのデータラッチ動作について、図１５及び図１６を用いて説明する。図１５はデータラッチ動作のフローチャートであり、図１６はデータラッチ時における書き込み回路１００及び書き込み禁止制御回路１９０の様子を示す回路図である。
【００９９】
まず図７で説明したステップＳ２０〜Ｓ２２の後、書き込みデータを入力する（ステップＳ４０）。ここで、図１６に示すように、書き込み用グローバルビット線の本数が５１２本であったと仮定する。そして、外部から入力されたデータが、５１２本分あった場合、すなわち、５１２ビットデータであった場合（ステップＳ４１）には、ラッチ回路１０１は、ステップＳ２４〜Ｓ２７の処理によって、それぞれに割り当てられたデータをラッチする。他方、外部から入力されたデータが５１２ビット未満であった場合（ステップＳ４１）には、書き込み禁止制御回路１９０が、データの入力されないラッチ回路１０１に“１”データを入力する（ステップＳ４２）。このステップＳ４２の処理について図１６を用いて説明する。
【０１００】
図示するように、書き込み用グローバルビット線が５１２本あるところ、外部からは書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ２５５に対応したデータ（２５６ビットデータ）しか入力されなかったとする。すると、書き込み用グローバルビット線ＷＧＢＬ２５６〜ＷＧＢＬ５１１に対応するラッチ回路１０１にはデータが入力されないことになりかねない。
【０１０１】
書き込みデータが入力されるに際しては、全ての書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ５１１の初期値が０Ｖにされている。換言すれば、全てのラッチ回路１０１に、初期値として“０”データが保持されている。従って、データラッチ動作時にラッチ回路１０１にデータが入力されないと、当該ラッチ回路１０１に対応する書き込み用グローバルビット線ＷＧＢＬ２５６〜ＷＧＢＬ５１１に接続されたメモリセルには“０”データが書き込まれてしまうおそれがある。
【０１０２】
そこで、書き込み禁止制御回路１９０は、入力された書き込みデータにビット数に基づいて、書き込み用グローバルビット線ＷＧＢＬ２５６〜ＷＧＢＬ５１１に対応するラッチ回路１０１に“１”データを保持させる。より具体的には、ラッチ回路１０１の入力ノードに０Ｖを印加する、または出力ノードにＶcc２を印加する。
【０１０３】
以上のようにして、全てのラッチ回路１０１に書き込みデータを保持させたのち、第１の実施形態で説明した方法により、メモリセルにデータを書き込む（ステップＳ４３）。
【０１０４】
なお、書き込み動作及び読み出し動作は第１の実施形態と同様であるので説明は省略する。
【０１０５】
上記のように、本実施形態に係る構成及び方法であると、第１の実施形態で説明した（１）乃至（３）の効果に加えて、下記（４）の効果が得られる。
【０１０６】
（４）書き込み動作信頼性を更に向上できる。  
ラッチ回路にデータが設定されない場合、なんらかの原因でラッチ回路の保持データが“０”データに変化した場合、当該ラッチ回路に対応するメモリセルのフローティングゲートには電子が注入されてしまう。
【０１０７】
しかし本実施形態に係る構成であると、書き込みデータの設定がなされないラッチ回路に対して、書き込み禁止制御回路１９０が強制的に“１”データを保持させている。そして、当該ラッチ回路に対応する書き込み用グローバルビット線及び選択ワード線に接続されたメモリセルに“１”データを書き込んでいる。“１”データ書き込みにおいては、メモリセルのフローティングゲートに電子を注入されず、メモリセルトランジスタの閾値電圧が変わらない。すなわち、当該メモリセルは従前のデータを保持し続ける。よって、メモリセルへの誤書き込みの発生を抑制でき、書き込み動作信頼性を更に向上できる。
【０１０８】
次に、この発明の第３の実施形態に係る不揮発性半導体記憶装置について、図１７を用いて説明する。本実施形態は、上記第１、第２の実施形態に係るフラッシュメモリを備えたシステムＬＳＩに関するものである。図１７は、本実施形態に係るシステムＬＳＩのブロック図である。
【０１０９】
図示するように、システムＬＳＩ４００は、同一半導体基板上に形成されたＮＡＮＤ型フラッシュメモリ５００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００、２Ｔｒフラッシュメモリ１０、ＭＣＵ７００、及びＩ／Ｏ回路８００を備えている。
【０１１０】
ＮＡＮＤ型フラッシュメモリ５００は、画像データや映像データを保存するストレージ用のメモリとして用いられる。
【０１１１】
３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００は、ＬＳＩ４００へアクセスするためのＩＤコードやセキュリティコードを保持する。
【０１１２】
２Ｔｒフラッシュメモリ１０は、ＭＣＵ７００が動作するためのプログラムデータを保持する。
【０１１３】
ＭＣＵ７００は、外部から入力される各種のコマンドに応答して、２Ｔｒフラッシュメモリ１０から読み出したプログラムに基づいた処理を行う。この際、ＭＣＵ７００は、ＳＲＡＭ（Static Random Access Memory）などを介することなく、直接２Ｔｒフラッシュメモリ１０にアクセスする。ＭＣＵ７００の行う処理の例としては、ＮＡＮＤ型フラッシュメモリ５００に対して入力されるデータの圧縮や解凍、または外部装置の制御などがある。更に、ＭＣＵ７００は、ＮＡＮＤ型フラッシュメモリ５００に保持されるデータに外部からアクセスされた場合、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００から所定のデータを読み出す。そしてＭＣＵ７００は、読み出したデータと、外部から入力されるＩＤコードやセキュリティコードと照合し、一致した場合にＮＡＮＤ型フラッシュメモリ５００へのアクセスを許可する。ＮＡＮＤ型フラッシュメモリ５００へのアクセスが許可されると、外部（ホスト）からＮＡＮＤ型フラッシュメモリ５００内のデータへのアクセスが行われる。すなわち、ＭＣＵ７００は、外部から受け取ったコマンドに応答してＮＡＮＤ型フラッシュメモリ５００へトリガをかけ、データの読み出し（書き込み）を行う。
【０１１４】
Ｉ／Ｏ回路８００は、ＬＳＩ１と外部との信号の授受を制御する。
【０１１５】
次に、上記ＬＳＩ４００に含まれる２つの半導体メモリ５００、６００の構成について、以下詳細に説明する。２Ｔｒフラッシュメモリ１０は、上記第１、第２の実施形態で説明したとおりである。
【０１１６】
＜ＮＡＮＤ型フラッシュメモリ＞  
まず、ＮＡＮＤ型フラッシュメモリ５００の構成について図１８を用いて説明する。図１８はＮＡＮＤ型フラッシュメモリのブロック図である。
【０１１７】
図示するように、ＮＡＮＤ型フラッシュメモリ５００は、メモリセルアレイ５１０、カラムデコーダ５２０、ロウデコーダ５３０、センスアンプ５４０、書き込み回路５５０、及びソース線ドライバ５６０を備えている。
【０１１８】
メモリセルアレイ５１０は、マトリクス状に配置された複数個のＮＡＮＤセルを有している。ＮＡＮＤセルの各々は、８個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。そして、直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域が選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域が選択トランジスタＳＴ２のドレイン領域に接続されている。
【０１１９】
同一行にあるメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに接続されている。また、同一列にある選択トランジスタＳＴ１のドレインは、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。そして、選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続され、ソース線ドライバ１５に接続されている。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではない。ＮＡＮＤセルを選択出来るのであれば、いずれか一方のみが設けられていても良い。
【０１２０】
カラムデコーダ５２０は、カラムアドレス信号をデコードして、カラムアドレスデコード信号を得る。そして、カラムアドレスデコード信号に基づいて、ビット線ＢＬ０〜ＢＬｎのいずれかを選択する。
【０１２１】
ロウデコーダ５３０は、ロウアドレス信号をデコードして、ロウアドレスデコード信号を得る。そして、ロウデコーダ５３０は、ワード線ＷＬ０〜ＷＬｍ、及びセレクトゲート線ＳＧ０〜ＳＧｍのいずれかを選択する。
【０１２２】
センスアンプ５４０は、ロウデコーダ５３０及びカラムデコーダ５２０によって選択されたメモリセルＭＣから読み出したデータを増幅する。
【０１２３】
書き込み回路５５０は、書き込みデータをラッチする。
【０１２４】
ソース線ドライバ５６０は、ソース線ＳＬに電圧を供給する。
【０１２５】
＜３Ｔｒ−ＮＡＮＤ型フラッシュメモリ＞  
次に、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００の構成について、図１９を用いて説明する。図１９は、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００のブロック図である。
【０１２６】
図示するように、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００は、メモリセルアレイ６１０、カラムデコーダ６２０、ロウデコーダ６３０、センスアンプ６４０、書き込み回路６５０、及びソース線ドライバ６６０を備えている。
【０１２７】
メモリセルアレイ６１０は、マトリクス状に配置された複数個（（ｍ＋１）×（ｎ＋１）個、但しｍ、ｎは自然数）のメモリセルＭＣを有している。メモリセルＭＣの各々は、互いに電流経路が直列接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２とを有している。そして、メモリセルトランジスタＭＴの電流経路は、選択トランジスタＳＴ１、ＳＴ２の電流経路間に接続されている。すなわち、ＮＡＮＤ型フラッシュメモリ５００に含まれるＮＡＮＤセルにおいて、メモリセルトランジスタＭＴを１個にしたものに等しい。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。そして、選択トランジスタＳＴ１のソース領域がメモリセルトランジスタＭＴのドレイン領域に接続され、メモリセルトランジスタＭＴのソース領域が、選択トランジスタＳＴ２のドレイン領域に接続されている。また、列方向で隣接するメモリセルＭＣ同士は、選択トランジスタＳＴ１のドレイン領域、または選択トランジスタＳＴ２のソース領域を共有している。
【０１２８】
同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０〜ＳＧＤｍのいずれかに接続され、選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳ０〜ＳＧＳｍのいずれかに接続されている。また、同一列にあるメモリセルＭＣの選択トランジスタＳＴ１のドレイン領域は、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。そして、メモリセルＭＣの選択トランジスタＳＴ２のソース領域はソース線ＳＬに共通接続され、ソース線ドライバ２６０に接続されている。
【０１２９】
カラムデコーダ６２０は、カラムアドレス信号をデコードして、カラムアドレスデコード信号を得る。そして、カラムアドレスデコード信号に基づいて、ビット線ＢＬ０〜ＢＬｎのいずれかを選択する。
【０１３０】
ロウデコーダ６３０は、ロウアドレス信号をデコードして、ロウアドレスデコード信号を得る。そして、ロウデコーダ２３０は、ワード線ＷＬ０〜ＷＬｍ、及びセレクトゲート線ＳＧ０〜ＳＧｍのいずれかを選択する。
【０１３１】
センスアンプ６４０は、ロウデコーダ６３０及びカラムデコーダ６２０によって選択されたメモリセルＭＣから読み出したデータを増幅する。
【０１３２】
書き込み回路６５０は、書き込みデータをラッチする。
【０１３３】
ソース線ドライバ６６０は、ソース線ＳＬに電圧を供給する。
【０１３４】
上記本実施形態に係るＬＳＩによれば、上記（１）乃至（４）の効果に加えて以下の効果が得られる。  
（５）製造コストを抑えつつ、複数種のフラッシュメモリを同一チップ上に搭載できる。
【０１３５】
ＮＡＮＤ型フラッシュメモリ５００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００、及び２Ｔｒフラッシュメモリ１０が備えるメモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２、ＳＴは、同一の工程で形成することが出来る。すなわち、同一の酸化工程、成膜工程、不純物注入工程、フォトリソグラフィ・エッチング工程によって、各ＭＯＳトランジスタが形成される。その結果、ゲート絶縁膜２４０、ゲート間絶縁膜２６０、メモリセルトランジスタＭＴのフローティングゲート２５０及びコントロールゲート２７０、並びに選択トランジスタのセレクトゲート２５０、２７０は、３つのフラッシュメモリ１０、５００、６００間で同一となる。このような製造方法であると、１つのフラッシュメモリを形成するのに必要な工程数によって、３つのフラッシュメモリのメモリセルアレイを形成出来る。従って、３種類の半導体メモリを搭載したシステムＬＳＩの製造コストを低減できる。
【０１３６】
（６）システムＬＳＩを高性能化出来る。
【０１３７】
本実施形態に係るシステムＬＳＩは、上記第１、第２の実施形態で説明した２Ｔｒフラッシュメモリ１０の他、ＮＡＮＤ型フラッシュメモリ５００及び３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００を有している。
【０１３８】
２Ｔｒフラッシュメモリ１０は、ＮＡＮＤ型フラッシュメモリ５００や３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００と異なり、書き込み及び消去時に正電圧（１０Ｖ）と負電圧（−７Ｖ）を用いている。そして、コントロールゲートとチャネルとの間に１６Ｖの電位差を与えている。従って、書き込み禁止電圧を１０Ｖと−７Ｖの中間付近の０Ｖに設定することが出来、ビット線から書き込み禁止電圧を印加することが容易となる。また、正電圧と負電圧とを用いることで、デコーダ６０、７０に用いられるＭＯＳトランジスタのゲート絶縁膜に印加される電位差は、１０Ｖ若しくは−７Ｖである。従って、２Ｔｒフラッシュメモリ１０が有するロウデコーダ６０、７０に使用されるＭＯＳトランジスタは、ＮＡＮＤ型フラッシュメモリ５００や３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００が有するロウデコーダ５３０、６３０に使用されるＭＯＳトランジスタよりもゲート絶縁膜の薄いものが使用できる。このため、デコーダ６０、７０を小型化出来ると共に、デコーダ６０、７０の動作速度をロウデコーダ５３０、６３０に比べて高速化出来る。従って、２Ｔｒフラッシュメモリの動作速度を向上出来、ランダムアクセスの高速化を図ることができる。
【０１３９】
そして本実施形態では、上記２Ｔｒフラッシュメモリ１０に、ＭＣＵ７００が動作するためのプログラムデータを格納している。すると、上記説明したように２Ｔｒフラッシュメモリは高速動作が可能である。従って、ＭＣＵ７００がＲＡＭなどを介さずにデータを２Ｔｒフラッシュメモリ１０から直接読み出すことが出来る。その結果、ＲＡＭなどが不要となり、システムＬＳＩの構成を簡略化出来ると共に、動作速度を向上できる。
【０１４０】
また、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００は、ＩＤコードやセキュリティコードを保持する。これらのコードデータは、データ量自体はそれ程大きくないが、頻繁に変更／更新されることが多い。従って、これらのコードデータを保持するメモリには、ある程度の高速動作が求められる。この点、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００は、消去単位がＮＡＮＤ型フラッシュメモリ１００ほど大きくなく、ページ単位でのデータの書き換えが可能である。従って、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００は、上記コードデータを保持するのに最適な半導体メモリであると言うことが出来る。
【０１４１】
また、従来、ＮＡＮＤ型フラッシュメモリを有するＬＳＩであると、書き換えが特定のブロックに集中することを防ぐために、次のようなコントローラが必要であった。すなわち、ウェアレベリングや論理で入力されたアドレスを物理アドレスに変換したり、ブロックに不良があった場合に、当該ブロックを不良ブロックとして以後使用しないように制御を行ったりするコントローラである。しかし本実施形態ではこのようなコントローラは不要である。なぜなら、ＮＡＮＤ型フラッシュメモリ５００内のブロックを制御するファームウェアプログラムを２Ｔｒフラッシュメモリ１０に保持させ、ＭＣＵ７００によって上記制御を行わせれば良いからである。ＭＣＵ７００は、本来行う作業（外部装置の制御やＮＡＮＤ型フラッシュメモリ５００に入力されるデータの計算処理など）の間の時間を使って、上記制御を行えば良い。勿論、ＭＣＵ７００の能力と、本来ＭＣＵ７００が処理しなければならない処理量の大小を見極めて、処理量が多い場合には、ハードウェアシーケンサ等を設けてＮＡＮＤ型フラッシュメモリ５００の制御を行っても良い。
【０１４２】
上記のように、この発明の第１乃至第３の実施形態に係る不揮発性半導体記憶装置及びその制御方法によれば、外部から入力された書き込みデータを書き込み回路へ転送するスイッチ群１５０を、ｎチャネルＭＯＳトランジスタのみで形成することが出来、ｐチャネルＭＯＳトランジスタは不要となる。従って、スイッチ群１５０のサイズを縮小出来、フラッシュメモリを小型化出来る。
【０１４３】
同時にリセットトランジスタ１０６を設けたことにより、リセットトランジスタ１０６によって、ラッチ回路１０１は“０”データを保持することが出来る。
【０１４４】
なお、リセットトランジスタ１０６は、例えば消去時における書き込み用グローバルビット線の電位固定用のＭＯＳトランジスタを流用することが出来る。図２０に示すように、消去動作時には、書き込み用グローバルビット線の電位を０Ｖにしておくことが望ましい。これは、書き込み用グローバルビット線からローカルビット線へ貫通電流が流れるのを防止するためである。ＭＯＳトランジスタ１０６は、このような目的として使用されるＭＯＳトランジスタを用いることが可能である。
【０１４５】
また、上記第１乃至第３の実施形態において、スイッチ群１５０内のｎチャネルＭＯＳトランジスタ１５１を、２つのｎチャネルＭＯＳトランジスタに置き換えても良い。図２１は書き込み回路１００、スイッチ群１５０、及びデータインプットバッファ１８０の回路図である。
【０１４６】
図示するように、ＭＯＳトランジスタ１５１は、直列接続された２つのＭＯＳトランジスタ１５２、１５３に置き換えられている。そしてＭＯＳトランジスタ１５３がラッチ回路１０１に接続され、ＭＯＳトランジスタ１５３がインバータ１８１に接続されている。なお、ＭＯＳトランジスタ１５２は、ゲート絶縁膜ｄox１の薄い低耐圧のＭＯＳトランジスタであり、ＭＯＳトランジスタ１５３は、ゲート絶縁膜ｄox２がＭＯＳトランジスタ１５２よりも厚いゲート絶縁膜（ｄox２＞ｄox１）高耐圧のＭＯＳトランジスタである。そして、ＭＯＳトランジスタ１５３のゲートには、昇圧回路１６０によって例えば５Ｖがデータラッチ動作時に常時与えられている。すなわち、ＭＯＳトランジスタ１５３はスイッチング動作を行わない。他方、ＭＯＳトランジスタ１５２のゲートはＷＤＨノードに接続されている。そして、ＭＯＳトランジスタ１５２はＷＤＨノードの電位に基づいてスイッチング動作を行う。なお、データラッチ時以外の期間は、ＭＯＳトランジスタ１５３はオフ状態とされている。従って、ＭＯＳトランジスタ１５２には負電位ＶＢＢは印加されない。
【０１４７】
本構成によれば、高耐圧のＭＯＳトランジスタ１５３は実質的にスイッチ素子として機能しない。そして、低耐圧のＭＯＳトランジスタ１５２が、データインプットバッファ１８０と書き込み回路１００との間のスイッチングを行っている。従って、書き込みデータ入力経路には実質的に高耐圧のＭＯＳトランジスタが存在しないこととなり、より早い書き込みデータ入力が出来る。また同時に、消費電力を低減できる。
【０１４８】
上記の点は、読み出し用セレクタ５０についても同様である。すなわち、上記第１乃至第３の実施形態において、読み出し用セレクタ５０内のＭＯＳトランジスタ５１〜５５を、それぞれ２つのｎチャネルＭＯＳトランジスタに置き換えても良い。図２２は読み出し用セレクタ５０及び書き込み用セレクタ３０の回路図である。
【０１４９】
図示するように、ＭＯＳトランジスタ５１の各々は、直列接続された２つのＭＯＳトランジスタ５５、５６に置き換えられている。そしてＭＯＳトランジスタ５５が読み出し用グローバルビット線に接続され、ＭＯＳトランジスタ５６がローカルビット線に接続されている。なお、ＭＯＳトランジスタ５５は、ゲート絶縁膜ｄox１の薄い低耐圧のＭＯＳトランジスタであり、ＭＯＳトランジスタ５６は、ゲート絶縁膜ｄox２がＭＯＳトランジスタ５５よりも厚いゲート絶縁膜（ｄox２＞ｄox１）高耐圧のＭＯＳトランジスタである。そして、ＭＯＳトランジスタ５６のゲートには、昇圧回路１６０によって例えば５Ｖがデータラッチ動作時に常時与えられている。すなわち、ＭＯＳトランジスタ５６はスイッチング動作を行わない。他方、ＭＯＳトランジスタ５５のゲートは読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ３のいずれかに接続されている。そして、ＭＯＳトランジスタ５５は読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ３の電位に基づいてスイッチング動作を行う。なお、データの読み出し時以外の期間は、ＭＯＳトランジスタ５６はオフ状態とされている。従って、ＭＯＳトランジスタ５５に負電圧ＶＢＢが印加されることはない。
【０１５０】
本構成によれば、高耐圧のＭＯＳトランジスタ５６は実質的にスイッチ素子として機能しない。そして、低耐圧のＭＯＳトランジスタ５５が、読み出し用グローバルビット線とローカルビット線との間のスイッチングを行っている。従って、データの読み出し経路には実質的に高耐圧のＭＯＳトランジスタが存在しないこととなり、より早いデータ読み出しが出来る。また同時に、消費電力を低減できる。
【０１５１】
また上記第１、第２の実施形態では、書き込みデータをラッチする直前には、書き込み用グローバルビット線が０Ｖに設定されている場合について説明した。しかし、図２３に示すように、読み出し直後でない場合、または読み出し直後であってもなんらかの原因によって、書き込み用グローバルビット線の電位が０Ｖで無い場合がある（図２３では３Ｖである場合を例に挙げて示した）。すると、ラッチ回路１０１は“０”データを保持出来ない。従って、このような場合には図２４に示すように、書き込みデータをラッチする直前にリセットトランジスタ１０６をオン状態とすることによって、書き込み用グローバルビット線を０Ｖに設定しておくことが望ましい。
【０１５２】
また、図２３、図２４の場合には、各書き込み用グローバルビット線に接続されるＭＯＳトランジスタ１０６のゲートは全て共通接続されている。しかし、図２３の例で、一部の書き込み用グローバルビット線だけ０Ｖにすれば足りる場合もある。従って、図２５に示すように、ＭＯＳトランジスタ１０６のゲートをそれぞれ独立して制御しても良い。
【０１５３】
更に上記実施形態では、ビット線が階層化されている場合について説明した。すなわち、２本のローカルビット線毎に１本の書き込み用グローバルビット線が設けられ、４本のローカルビット線毎に１本の読み出し用グローバルビット線が設けられている。しかし、書き込み用及び読み出し用グローバルビット線に対してローカルビット線を何本割り当てるかは任意であり、特に限定されるものではない。更に、ビット線が階層化されておらず、ビット線毎にラッチ回路１０１が設けられているような場合であっても、本実施形態は適用可能である。
【０１５４】
なお上記実施形態では、読み出し動作時に書き込み用グローバルビット線を０Ｖにする手段として、ｎチャネルＭＯＳトランジスタ１０６を用いた。しかし、ｎチャネルＭＯＳトランジスタに限らず、書き込み用グローバルビット線を０Ｖに出来る手段であれば限定されるものではない。
【０１５５】
すなわち、この発明の第１乃至第３の実施形態に係る半導体記憶装置は、  
１．  電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタを含み、ＦＮトンネリングによる前記電荷蓄積層への電子の授受によってデータの書き込みを行う複数のメモリセルと、  
それぞれに複数の前記第１ＭＯＳトランジスタの電流経路の一端が電気的に接続された複数の書き込み用ビット線及び読み出し用ビット線と、  
前記書き込み用ビット線に対応して設けられ、前記メモリセルへの書き込みデータを保持するラッチ回路と、  
データラッチ動作時において、“１”データを前記ラッチ回路へ伝送するｎチャネルＭＯＳトランジスタと、  
読み出し動作時において、前記書き込み用ビット線に“０”データに応じた電位を与える電圧設定回路とを具備し、データラッチ動作時において、“０”データを書き込むべき前記メモリセルに接続された前記書き込み用ビットに対応する前記ラッチ回路は、前記読み出し動作時に当該書き込み用ビット線に与えられた電位をラッチする。
【０１５６】
２．上記１において、前記ラッチ回路は、データラッチ動作時においては、第１電圧と、該第１電圧より小さい第２電圧とを電源電圧として用いて動作し、  
書き込み動作時においては、前記第１電圧より小さい第３電圧と、該第３電圧より小さい第４電圧とを電源電圧として用いて動作し、  
前記ラッチ回路は、書き込み動作時において、メモリセルに“１”データを書き込む際には、データラッチ動作時に前記ｎチャネルＭＯＳトランジスタによって伝送された“１”データに基づいて、対応する前記書き込み用ビット線に前記第３電圧を印加し、  
“０”データを書き込む際には、対応する前記書き込み用ビット線に読み出し動作時に与えられた電位に基づいて、対応する前記書き込み用ビット線に前記第４電圧を印加する。
【０１５７】
３．上記１または２において、前記電圧設定回路は、前記書き込み用ビット線毎に設けられ、電流経路の一端が前記書き込み用ビット線に接続され、他端が接地電位に接続された第２ＭＯＳトランジスタを含み、  
消去動作時及び読み出し時において、前記書き込み用ビット線の電位を接地電位にする。
【０１５８】
４．上記１乃至３いずれかにおいて、データラッチ動作時において、書き込み時にデータが設定されない前記書き込み用ビット線に対応するラッチ回路に対して、強制的に“１”データを保持させる書き込み禁止制御回路を更に備える。
【０１５９】
またこの発明の第１乃至第３の実施形態に係る半導体記憶装置の制御方法は、  
５．電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタを含み、ＦＮトンネリングによる前記電荷蓄積層への電子の授受によってデータの書き込みを行う複数のメモリセルを備えた半導体記憶装置の制御方法であって、  
複数の前記第１ＭＯＳトランジスタの電流経路の一端を共通接続する書き込み用ビット線の電位を接地電位に設定するステップと、  
前記メモリセルがマトリクス配置されたメモリセルアレイのうちのいずれかのメモリセルから、複数の前記第１ＭＯＳトランジスタの電流経路の一端を共通接続する読み出し用ビット線にデータを読み出すステップと、  
前記書き込み用ビット線に対応して設けられたラッチ回路に、書き込みデータをラッチするステップと、  
前記書き込み回路にラッチされた書き込みデータに応じて、前記書き込み用ビット線に接続されるメモリセルのいずれかに書き込みデータを書き込みステップとを具備し、前記ラッチ回路は、“１”データをラッチする際には、外部からｎチャネルＭＯＳトランジスタを介して与えられる“１”データをラッチし、  
“０”データをラッチする際には、前記データを読み出すステップの前に前記書き込み用ビット線に与えられた前記接地電位をラッチする。
【０１６０】
６．上記５において、前記ラッチ回路は、書き込みデータをラッチする際ににおいては、第１電圧と、該第１電圧より小さい第２電圧とを電源電圧として用いて動作し、  
書き込みデータを書き込むステップにおいては、前記第１電圧より小さい第３電圧と、該第３電圧より小さい第４電圧とを電源電圧として用いて動作し、且つ、“１”データを保持する際には前記書き込み用ビット線に前記第３電圧を印加し、“０”データを保持する際には前記書き込み用ビット線に前記第４電圧を印加する。
【０１６１】
７．上記１乃至４いずれかにおいて、それぞれに複数の前記メモリセルの第１ＭＯＳトランジスタの電流経路の一端が接続された複数のローカルビット線と、  
読み出しデータを増幅するセンスアンプとを更に備え、前記書き込み用グローバルビット線は、複数の前記ローカルビット線と第１スイッチ素子を介して接続され、  
前記読み出し用グローバルビット線は、複数の前記ローカルビット線と第２スイッチ素子を介して接続され、  
前記書き込み回路は、前記書き込み用グローバルビット線毎に設けられ、  
前記センスアンプは、前記読み出し用グローバルビット線に接続される。
【０１６２】
８．上記１において、書き込み禁止電圧を発生する書き込み禁止電圧発生回路と、  
前記ローカルビット線と前記書き込み禁止電圧発生回路とを接続する第３スイッチ素子とを更に備え、前記第３スイッチ素子は、前記書き込み動作時において非選択メモリセルのみが接続された前記ローカルビット線と前記書き込み禁止電圧発生回路とを接続する。
【０１６３】
９．上記１乃至４、７、８いずれかにおいて、前記第２電圧は前記第３電圧に等しく、前記第４電圧は負電圧である。
【０１６４】
１０．上記１乃至４、７乃至９いずれかにおいて、前記メモリセルは、前記第１ＭＯＳトランジスタの電流経路の他端に接続された電流経路の一端を有する第３ＭＯＳトランジスタを更に備え、前記ビット線は前記第１ＭＯＳトランジスタの前記電流経路の一端に接続され、  
前記第３ＭＯＳトランジスタの前記電流経路の他端は、互いに共通接続されている。
【０１６５】
１１．上記１乃至４、７乃至１０いずれかにおいて、消去動作時においては、前記第１ＭＯＳトランジスタの制御ゲートに負電圧が与えられる。
【０１６６】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【０１６７】
【図１】この発明の第１の実施形態に係るフラッシュメモリのブロック図。
【図２】この発明の第１の実施形態に係るフラッシュメモリの一部領域の回路図。
【図３】この発明の第１の実施形態に係るフラッシュメモリの備える書き込み回路、スイッチ群、及びデータインプットバッファの回路図。
【図４】この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの一部領域の平面図。
【図５】図４におけるＸ１−Ｘ１’線に沿った断面図。
【図６】図４におけるＹ１−Ｙ１’線に沿った断面図。
【図７】この発明の第１の実施形態に係るフラッシュメモリの、読み出し動作、データラッチ動作、及び書き込み動作のフローチャート。
【図８】この発明の第１の実施形態に係るフラッシュメモリの、読み出し動作、データラッチ動作、及び書き込み動作における各種信号のタイミングチャート。
【図９】この発明の第１の実施形態に係るフラッシュメモリの一部領域の回路図であり、読み出し動作時の様子を示す図。
【図１０】この発明の第１の実施形態に係るフラッシュメモリの一部領域の回路図であり、データラッチ動作時の様子を示す図。
【図１１】この発明の第１の実施形態に係るフラッシュメモリの一部領域の回路図であり、書き込み動作時の様子を示す図。
【図１２】この発明の第１の実施形態に係るフラッシュメモリの一部領域の回路図であり、書き込み動作時の様子を示す図。
【図１３】この発明の第１の実施形態に係るフラッシュメモリの一部領域の回路図であり、消去動作時の様子を示す図。
【図１４】この発明の第２の実施形態に係るフラッシュメモリのブロック図。
【図１５】この発明の第２の実施形態に係るフラッシュメモリのデータラッチ動作のフローチャート。
【図１６】この発明の第２の実施形態に係るフラッシュメモリの一部領域の回路図であり、データラッチ動作時の様子を示す図。
【図１７】この発明の第３の実施形態に係るフラッシュメモリを備えたＬＳＩのブロック図。
【図１８】ＮＡＮＤ型フラッシュメモリのブロック図。
【図１９】３Ｔｒ−ＮＡＮＤ型フラッシュメモリのブロック図。
【図２０】この発明の第１乃至第３の実施形態の第１変形例に係るフラッシュメモリの一部領域の回路図。
【図２１】この発明の第１乃至第３の実施形態の第２変形例に係るフラッシュメモリの一部領域の回路図。
【図２２】この発明の第１乃至第３の実施形態の第３変形例に係るフラッシュメモリの一部領域の回路図。
【図２３】この発明の第１乃至第３の実施形態の第４変形例に係るフラッシュメモリの一部領域の回路図。
【図２４】この発明の第１乃至第３の実施形態の第４変形例に係るフラッシュメモリの一部領域の回路図。
【図２５】この発明の第１乃至第３の実施形態の第５変形例に係るフラッシュメモリの一部領域の回路図。
【符号の説明】
【０１６８】
１０、５００、６００…フラッシュメモリ、２０…メモリセルアレイ、３０…書き込み用セレクタ、３１〜３４、４１〜４４、５１〜５６、１０４〜１０６、１５１、１５２、１５３…ＭＯＳトランジスタ、４０…書き込み禁止用セレクタ、５０…読み出し用セレクタ、６０…書き込み用デコーダ、７０…セレクトゲートデコーダ、８０…セレクタ制御回路、９０…カラムデコーダ、１００…書き込み回路、１０１…ラッチ回路、１０２、１０３、１８１…インバータ、１０７、１０８…スイッチ素子、１１０…センスアンプ、１２０…ソース線ドライバ、１３０…アドレスバッファ、１４０…書き込み禁止電圧供給回路、１５０…スイッチ群、１６０、１７０…昇圧回路、１８０…データインプットバッファ、１９０…書き込み禁止制御回路、４００…システムＬＳＩ、７００…ＭＣＵ、８００…Ｉ／Ｏ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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