(57)【要約】【課題】ゲート酸化膜を薄膜化した場合でも、２５ｎｍ程度のゲート酸化膜の場合と同じような単純な工程で、正確で精度の高い評価を行なうことができる評価方法を提供する。【解決手段】半導体ウェーハ１の表面上に絶縁膜と導電膜を順次形成したＭＩＳキャパシタの電気特性を測定することにより半導体ウェーハの評価を行う半導体ウェーハの評価方法において、半導体ウェーハ１表面に絶縁膜２を形成した後、導電膜を形成し、該導電膜をパターニングして電極３とし、次いで電極３及び絶縁膜２の側面を含む外表面に絶縁保護膜４を被覆してＭＩＳキャパシタを構成したものを用い、該ＭＩＳキャパシタの電極３表面上の絶縁保護膜４に電気特性測定用プローブ５を接触させた時に、該接触部における絶縁保護膜４の絶縁性が破壊されることを利用して半導体ウェーハ１の評価を行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体ウェーハの表面上に絶縁膜と導電膜を順次形成したＭＩＳキャパシタの電気特性を測定することにより半導体ウェーハの評価を行う半導体ウェーハの評価方法において、
半導体ウェーハ表面に絶縁膜を形成した後、導電膜を形成し、該導電膜をパターニングして電極とし、次いで前記電極及び前記絶縁膜の側面を含む外表面に絶縁保護膜を被覆してＭＩＳキャパシタを構成したものを用い、該ＭＩＳキャパシタの電極表面上の前記絶縁保護膜に電気特性測定用プローブを接触させた時に、該接触部における前記絶縁保護膜の絶縁性が破壊されることを利用して半導体ウェーハの評価を行うことを特徴とする半導体ウェーハの評価方法。
【請求項２】
前記絶縁膜の厚さが１０ｎｍ以下であることを特徴とする請求項１に記載の半導体ウェーハの評価方法。
【請求項３】
前記絶縁保護膜の厚さが５ｎｍ以下であることを特徴とする請求項１又は請求項２に記載の半導体ウェーハの評価方法。
【請求項４】
前記半導体ウェーハはシリコン単結晶からなるものであることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体ウェーハの評価方法。
【請求項５】
前記絶縁膜及び／または前記絶縁保護膜がシリコン酸化膜からなるものであることを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体ウェーハの評価方法。
【請求項６】
半導体ウェーハの表面上に絶縁膜と導電膜を順次形成したＭＩＳキャパシタの電気特性を測定することにより半導体ウェーハの評価を行う評価用ウェーハであって、
半導体ウェーハ表面に絶縁膜およびパターニングされた導電膜が順次形成され、前記導電膜及び前記絶縁膜の側面を含む外表面に厚さが５ｎｍ以下の絶縁保護膜が被覆形成されてなることを特徴とする評価用ウェーハ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウェーハの評価方法及び評価用ウェーハに関し、更に詳しくは半導体ウェーハの電気特性評価手法において、特に半導体単結晶中の結晶欠陥や重金属汚染を感度よく検出・評価し、電気特性劣化メカニズムを解明する際に有効な技術に関する。
【背景技術】
【０００２】
半導体ウェーハとして、例えばシリコンウェーハ、エピタキシャル（ＥＰ）ウェーハ、Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ（ＳＯＩ）ウェーハ等があげられ、これらのウェーハ上には半導体デバイスが形成される。そして、半導体デバイスには微細化、高集積化、高速化や高歩留まり化が必要とされ、中でも形成された半導体デバイスの性能や歩留まりは前記ウェーハの品質が反映すると言われている。
【０００３】
半導体ウェーハにおいて特に重要な品質は、半導体ウェーハを熱酸化して形成させた酸化膜の品質が、酸化膜形成条件の良否や半導体ウェーハ表面部の結晶品質等を反映していることである。そして、Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＭＩＳ）キャパシタの絶縁破壊特性は、半導体ウェーハ上に形成された絶縁膜の品質を反映するもので、特に絶縁膜の品質そのもの以外に半導体ウェーハ表面及び表面近傍の結晶品質を反映するものである。そして、半導体ウェーハ上の絶縁破壊特性をより高感度に高精度に評価できるようにして、高品質の半導体ウェーハを提供することが今後ますます重要となってきている。
【０００４】
従来のＭＩＳキャパシタは、例えば次の工程により製造される。
まず、導電型がＰ又はＮ型のシリコンウェーハを用意し、該ウェーハ表面を清浄化するために洗浄を行った後、熱酸化膜を成長させて絶縁膜を形成する。その後、導電膜として化学気層成長（ＣＶＤ）法により多結晶（ポリ）シリコンを堆積して形成する。ここでポリシリコンの抵抗率を低くする為にドーパントを導入して熱処理した後、フォトリソグラフィを行い、ウェット又はドライエッチングにて余分なポリシリコンを除去して電極とする。最後にシリコンウェーハ裏面の酸化膜をエッチングにより除去し、ＭＩＳキャパシタを形成する。このＭＩＳキャパシタはＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）として多数配列され、例えばポリシリコン電極を面積８ｍｍ２のものとして２００ｍｍ径ウェーハ上に数百個程度配列される。
尚、絶縁膜がシリコン酸化膜からなる場合、形成されたキャパシタはＭｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＭＯＳ）キャパシタと呼ばれる。
【０００５】
絶縁破壊特性は、多数のＭＩＳキャパシタが形成された半導体ウェーハを遮光シールドＢＯＸ内に設置したウェーハステージ上に置いて測定される。絶縁破壊特性の一つとしては、半導体ウェーハと導電膜との間に電圧を印加して流れる電流を測定し、所定の電流値（判定電流値）、例えば電流密度で１ｍＡ／ｃｍ2になった時の電圧値を絶縁膜の厚さで割った電界強度で定義するタイムゼロ絶縁耐圧（ＴＺＤＢ）特性がある。またこれとは別に、半導体ウェーハと導電膜との間に一定電流もしくは一定電圧のストレスを加えて、絶縁破壊に至るまでの時間を計測する経時絶縁耐圧（ＴＤＤＢ）特性がある。尚、ＴＺＤＢ特性とＴＤＤＢ特性を両方含めて酸化膜耐圧（ＧＯＩ）特性と称する。
【０００６】
上述した方法により半導体ウェーハ表面及びその近傍に存在する欠陥を評価することが可能である。例えばシリコンウェーハに存在する欠陥は、重金属等の汚染や半導体ウェーハを加工した時に生じる加工起因の欠陥だけではなく、単結晶育成時に導入する（Ｇｒｏｗｎ―ｉｎ）欠陥、所謂Ｃｒｙｓｔａｌ  Ｏｒｉｇｉｎａｔｅｄ  Ｐａｒｔｉｃｌｅ（ＣＯＰ）等があげられる。特にＴＺＤＢ特性における絶縁破壊の典型的な電界強度分布として、一般的に１ＭＶ／ｃｍ未満の電界強度分布はＡモード破壊、１ＭＶ／ｃｍ以上８ＭＶ／ｃｍ未満はＢモード破壊、８ＭＶ／ｃｍ以上はＣモード破壊と呼ばれている（例えば非特許文献１参照）。このうち結晶欠陥に起因するのがＢモード破壊であり、この破壊原因は近年の研究によりボイド状欠陥、即ちＣＯＰ欠陥が主であると考えられている。また、このＣＯＰ欠陥は、上述したＭＩＳキャパシタを作製しなくても、シリコンウェーハにアンモニア過水系の洗浄を施すことにより、パーティクルカウンターで容易に検出できるものでもある。
【０００７】
また、シリコンウェーハ中の酸素析出がＴＺＤＢ特性へ及ぼす影響についても議論されており、シリコンウェーハ中の酸素析出量と密接な関連のある酸素濃度との関係等が調査され、酸素を高濃度に含有した高酸素ウェーハではＢモード破壊が若干増加する傾向がある（例えば非特許文献２参照）。さらに本出願人はシリコンウェーハ中の酸素析出核密度を高感度に評価して結晶品質の差を捉えることができる評価方法を提案した（例えば特許文献１参照）。
【０００８】
【特許文献１】特開２００２−２３６９３号公報
【非特許文献１】山部紀久夫、Semiconductor World、p95〜98（１９８３年８月）
【非特許文献２】阿部秀司、沖電気研究開発、第128号、Vol.52、No.4、p65〜72（１９９１年）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従来のＭＯＳキャパシタによるゲート酸化膜の絶縁破壊特性による結晶品質の評価においては、ゲート酸化膜の厚さを２５ｎｍとしたものが一般的であり、このゲート酸化膜厚ではＣＯＰ等の欠陥を非常に感度よく検出することができるため、ウェーハ評価として広く用いられてきた。
しかしながら、実際のデバイスでは、これより更に薄いゲート酸化膜が用いられているのは周知の通りであり、ウェーハ評価のレベルであっても、実デバイスに近い膜厚での評価要求がある。
【００１０】
上記ＭＯＳキャパシタの作製工程において、ポリシリコンをエッチングする際、ポリシリコンを除去したい部分にポリシリコンが残らないように少し余分にエッチング（オーバーエッチングと呼ぶ）するが、この時、ポリシリコンを除去する部分の下地のシリコン酸化膜もエッチング除去される。このオーバーエッチングは、ゲート酸化膜が２５ｎｍの場合にはほとんど問題がなかったが、ゲート酸化膜が薄くなることで、さらに下地のシリコンが露出してしまい、ゲート周辺部分においてゲート電極と露出した下地シリコンの間にリーク電流が発生することになり、絶縁破壊特性の測定が正確に行えなくなる問題が生じる。
【００１１】
この解決策として、Local Oxidation of Silicon（ＬＯＣＯＳ）等の分離酸化膜を形成する工程が考えられるが、ＬＯＣＯＳ等の分離酸化膜を形成する方法は、ＳｉＮ膜の生成や分離酸化膜形成などで余計な熱工程が付加されることや、ゲート酸化膜を形成する個所のＳｉＮ膜を除去し窓開けエッチングを行うことで、ウェーハの表面状態が変化し、当初目的としたウェーハ評価が出来なくなる問題が生じる。またフォトリソグラフィ工程を最低でも２回行う必要がある等、工程が複雑になる上、評価に至るまでの時間が長くなり、且つウェーハ評価として難しくなる欠点がある。また、分離酸化膜構造を採用しないと、上記したようにＭＯＳキャパシタのゲート酸化膜周辺部の酸化膜がエッチングされてしまい、周辺部分からのリークが大きくなり、絶縁破壊特性の測定が正確に行えなくなる問題が生じる。
【００１２】
従って、本発明では、上記問題点に鑑みてなされたものであり、ゲート酸化膜を薄膜化した場合でも、２５ｎｍ程度のゲート酸化膜の場合と同じような単純な工程で、正確で精度の高い評価を行なうことができる評価方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明の半導体ウェーハの評価方法は、半導体ウェーハの表面上に絶縁膜と導電膜を順次形成したＭＩＳキャパシタの電気特性を測定することにより半導体ウェーハの評価を行う半導体ウェーハの評価方法において、半導体ウェーハ表面に絶縁膜を形成した後、導電膜を形成し、該導電膜をパターニングして電極とし、次いで前記電極及び前記絶縁膜の側面を含む外表面に絶縁保護膜を被覆してＭＩＳキャパシタを構成したものを用い、該ＭＩＳキャパシタの電極表面上の前記絶縁保護膜に電気特性測定用プローブを接触させた時に、該接触部における前記絶縁保護膜の絶縁性が破壊されることを利用して半導体ウェーハの評価を行うことを特徴とする（請求項１）。
【００１４】
このように、ＭＩＳキャパシタの導電膜と絶縁膜をパターンニングして電極を形成した後、少なくとも前記導電膜と前記絶縁膜の側面外周部分に絶縁保護膜を形成することで、前記絶縁膜の側面外周部分を通って流れるリーク電流を低減させることができる。また、電気特性を測定する際に、電気特性測定用プローブを接触させただけで絶縁保護膜の絶縁性が破壊されることで、前記導電膜と前記測定用プローブとが電気的に導通し、このような簡便な工程で、正確で精度の高い評価を行うことができる。
【００１５】
この場合、絶縁膜の厚さが１０ｎｍ以下であることが好ましい（請求項２）。このように、前記絶縁膜の厚さが１０ｎｍ以下の場合には、導電膜をパターンニングする際に、オーバーエッチングにより下地の絶縁膜も完全に除去されてしまうことがあるので、前記導電膜と半導体ウェーハ間のリーク電流を低減するために、上記絶縁保護膜を形成することがより好適となる。
【００１６】
また、絶縁保護膜の厚さが５ｎｍ以下であることが好ましい（請求項３）。このように、絶縁保護膜の厚さを５ｎｍ以下とすることにより、絶縁膜の側面外周部分のリーク電流を低減させることができると共に、電気特性を測定する際に、電気特性測定用プローブを接触させただけで絶縁保護膜の絶縁性を破壊することができる。また、前記絶縁保護膜の厚さは１ｎｍ以上あれば十分であり、前記絶縁保護膜の形成方法は従来から知られている熱酸化法またはＣＶＤ法により簡単に形成することができる。
【００１７】
さらに、半導体ウェーハはシリコン単結晶からなるものであることが好ましい（請求項４）。このように、半導体ウェーハをシリコン単結晶からなるものとすることにより、汎用的に利用されているデバイスの材料であるので、品質評価には好適である。
【００１８】
さらにこの場合、絶縁膜及び／または絶縁保護膜がシリコン酸化膜からなるものであることが好ましい（請求項５）。このように、絶縁膜及び／または絶縁保護膜をシリコン酸化膜からなるものとすることにより、従来から知られている熱酸化法またはＣＶＤ法により簡単に形成することができる。
【００１９】
また、上記目的を達成するために、本発明の評価用ウェーハは、半導体ウェーハの表面上に絶縁膜と導電膜を順次形成したＭＩＳキャパシタの電気特性を測定することにより半導体ウェーハの評価を行う評価用ウェーハであって、半導体ウェーハ表面に絶縁膜およびパターニングされた導電膜が順次形成され、前記導電膜及び前記絶縁膜の側面を含む外表面に厚さが５ｎｍ以下の絶縁保護膜が被覆形成されてなることを特徴とする（請求項６）。
【発明の効果】
【００２０】
以上説明してきたように本発明によれば、ＬＯＣＯＳ等のような分離酸化膜を形成する工程が不要であり、少なくともゲート絶縁膜の側面外周部分に簡単な方法で絶縁保護膜を形成し、ゲート電極とシリコンウェーハ間のリーク電流を低減することで、正確で精度の高い薄膜ＧＯＩ（酸化膜耐圧）評価が可能となる。
また、本発明はシリコンウェーハの評価だけでなく、ＳＯＩウェーハのＳＯＩ層の電気特性評価のようにＭＥＳＡ構造が必要な場合にも応用でき、少なくともエッジ部（ゲート電極とゲート絶縁膜の側面外周部）を酸化処理することでリーク電流を低減させて測定をすることが可能となる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態について具体的に説明するが、本発明はこれらに限定されるものではない。
図１は、本発明に係る半導体ウェーハの評価方法の例を示す図である。
本発明に係る半導体ウェーハの評価方法は、半導体ウェーハ１表面にゲート絶縁膜２および導電膜がパターニングされてなる電極３が順次形成され、電極３及びゲート絶縁膜２の側面を含む外表面に絶縁保護膜４が被覆形成されてＭＩＳキャパシタを構成した評価用ウェーハを用いている。
【００２２】
さらに、本発明は、このＭＩＳキャパシタの電極３表面上の絶縁保護膜４に電気特性測定用プローブ５を接触させた時に、該接触部における絶縁保護膜４の絶縁性が破壊されることを利用して、電極３と電気特性測定用プローブ５とを電気的に導通させて、ＭＩＳキャパシタの電気特性を測定し、半導体ウェーハ１の評価を行うものである。
【００２３】
ここで半導体ウェーハ１とは、その上に半導体デバイスが形成されるウェーハである。例えばエピタキシャルウェーハ（ＥＰＷ）、ポリッシュドウェーハ（ＰＷ）、Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ（ＳＯＩ）ウェーハ等があげられ、とくにシリコンウェーハが好適である。以下、シリコン単結晶からなる半導体ウェーハであるシリコンウェーハを例に説明する。
【００２４】
ゲート絶縁膜２は、例えばシリコン酸化膜またはシリコン窒化膜であり、シリコンウェーハ３を熱酸化させることにより得られるシリコン酸化膜が好ましい。ゲート絶縁膜２の膜厚は、実デバイスに近い膜厚とすることができ、１０ｎｍ以下が好ましい。
【００２５】
電極３は、ポリシリコン導電膜からなるゲート電極であり、ポリシリコン導電膜はＣＶＤ法により形成されたポリシリコン膜にドーパントを導入して抵抗率を低下させたものが好ましい。
【００２６】
絶縁保護膜４は、例えばシリコン酸化膜またはシリコン窒化膜であり、シリコン酸化膜であることが好ましく、その形成は熱酸化法やＣＶＤ法など膜厚を制御できる形成方法であればよい。とくに、シリコン酸化膜からなるゲート絶縁膜２と同じ熱酸化法で形成すれば、ゲート絶縁膜２と絶縁保護膜４との境界が存在しなくなるためより好ましい。また、膜厚は、電気特性測定用プローブ５の接触により絶縁性が破壊できる程度に薄くする必要があり、５ｎｍ以下であることが好ましい。
【００２７】
電気特性測定用プローブ５は、ＭＩＳキャパシタの電気特性測定用の探針であり、図１に示すようにその先端が電極３との導通を得ることによりＭＩＳキャパシタの電気特性を測定する回路を構成している。また、電気特性測定用プローブ５の先端は、絶縁保護膜４の絶縁性を破壊でき、電極３との導通を確保できる形状であればよく、例えば従来から用いられている先端が針状のものであればよい。
【００２８】
ＭＩＳキャパシタの電気特性とは、半導体ウェーハ１と電極３との間に電圧を印加して、流れる電流を測定して得られる電圧−電流特性、すなわち絶縁破壊特性である。ここで、印加する電圧波形については、例えば階段状（ステップ）波形や傾斜状（ランプ）波形がある。
また、半導体ウェーハ１の評価は、測定された電圧−電流特性に基づいて行われるものであり、本発明では例えば半導体単結晶中の結晶欠陥や重金属汚染による影響を感度よく検出することができる。
【００２９】
つぎに本発明で用いるＭＩＳキャパシタの１種であるＭＯＳキャパシタを搭載した評価用ウェーハの製造方法を説明する。
図２は、本発明の評価用ウェーハの製造工程を示す図である。
（ｓ１）半導体ウェーハ１として導電型がＰ又はＮ型のシリコンウェーハを用意し、該ウェーハ１表面を清浄化するために洗浄を行い、１．５％の希ＨＦにより洗浄で形成された酸化膜を除去する（図１（ａ））。
（ｓ２）酸化膜が除去されたウェーハ１上に熱酸化膜を成長させてゲート絶縁膜２として酸化膜２ａ，２ｂを形成する（図１（ｂ））。この時形成される酸化膜の厚みは１０ｎｍ以下が好ましい。
（ｓ３）その後、電極３となる導電膜として、ＣＶＤ法によりポリシリコンを堆積してポリシリコン膜３ａ，３ｂを形成する（図１（ｃ））。ここでポリシリコンの抵抗率を低くする為にドーパントとして、例えばＰＯＣｌ3によりポリシリコン中に燐を導入して熱処理する。
【００３０】
（ｓ４）この後、電極をパターンニングするために、フォトリソ工程を行ってフォトレジストのパターンを形成し、ウェットエッチングの場合はＨＦ・硝酸系の混酸により、又はドライエッチングの場合は例えばＣＦ4ガスを流してプラズマエッチングすることにより余分なポリシリコンを除去して多数の電極パターンを形成して電極３とする。この時、予め算出しておいたポリシリコンのエッチング率からエッチング時間に若干の時間を追加してポリシリコンを完全に除去されるように条件を設定しておくことが好ましい。なお、このオーバーエッチングにより酸化膜２ａも前記パターニングに応じてエッチングされ、その部分はシリコンウェーハ表面が露出するとともに、パターニングされたゲート電極３が形成される（図２（ｄ））。
ポリシリコンのエッチング後、パターン化しているフォトレジストは、レジスト除去液やアッシング装置等を利用して除去される。
【００３１】
（ｓ５）その後、前記電極３が多数形成されたウェーハ１を熱酸化炉もしくはＣＶＤ装置に投入することにより、シリコン酸化膜を形成し絶縁保護膜４とする（図２（ｅ））。この時、酸化膜形成の温度条件等は特に限定しないが汎用的に使われている条件で行なうと作業的に効率的である。但し、雰囲気や時間の条件としては、予め１〜５ｎｍの酸化膜が形成される条件を求めておき、この範囲内で酸化膜を形成する。
（ｓ６）最後に、工程（ｓ４）でポリシリコンのエッチングをウェットで行った場合は、裏面のポリシリコン膜３ｂも同時にエッチングされるが、ドライでエッチングを行った場合は裏面に残っているので、表面にレジスト等のコーティングを行い、ＨＦ・硝酸系の混酸によりポリシリコン膜３ｂを除去する。その後、酸化膜２ｂを例えばＨＦ蒸気によりエッチング除去して、多数のＭＯＳキャパシタが形成された評価用ウェーハを得る（図２（ｆ））。
【実施例】
【００３２】
以下、本発明の実施例を詳細に説明する。
（実施例１）
ＣＺ法により作製された直径２００ｍｍ、厚み６５０μｍ、ボロンをドープした伝導型がＰ型で約１０Ωｃｍ、結晶方位が（１００）のシリコンウェーハを試料として用い、図２に示した方法でＭＯＳキャパシタを形成した。
すなわち、シリコンウェーハにアンモニア過水溶液のＳＣ１洗浄及び塩酸過水溶液のＳＣ２洗浄を行い、１．５％の希ＨＦにより洗浄で形成された酸化膜を除去した後、９００℃の乾燥雰囲気中で４ｎｍのゲート酸化を行い、ＣＶＤ法によりリンをドープしたポリシリコンを堆積して電極とした。この時のポリシリコン厚さはおよそ３００ｎｍ、リンドープ量は、シート抵抗にして２５Ω／□程度となるようにした。さらに、フォトリソ工程を行いＭＯＳキャパシタをウェーハ面内に多数作製した。フォトリソ後の、ポリシリコンのエッチングには、下地となるゲート酸化膜との選択比を向上させるために、マイクロ波を用いた等方性プラズマエッチング装置を使用し、このときのガスはＣＦ4／Ｏ2としてエッチングを行った。
【００３３】
ついで、ゲート電極形成のためのフォトレジストを除去した後、熱酸化炉にシリコンウェーハを投入し、乾燥雰囲気中で９００℃、１分の酸化を行い、５ｎｍの絶縁保護膜を形成した。
最後に裏面についているポリシリコンおよびシリコン酸化膜を除去するために、表面にレジストを塗布し、ポリシリコン膜の除去にはＨＦ・硝酸系の混酸溶液を用い、シリコン酸化膜の除去には希ＨＦ溶液を用いて順次ウェットエッチングにより裏面処理を行った。最後に表面のレジスト膜をレジスト剥離液を用いて除去して、図１に示す構成のＭＯＳキャパシタが形成されたシリコンウェーハを得た。
【００３４】
以上のように形成されたＭＯＳキャパシタの電気特性を測定する際には、図１に示す回路構成のフルオートプローバーに接続されたテスタを用いた。フルオートプローバーおよび配線はノイズ対策を施したものを使用した。測定条件は、アベレージング時間が２０ｍ秒、ステップ電圧の高さは０．２５ＭＶ／ｃｍ、電圧ステップ上昇後のアベレージング時間は２００ｍ秒として、ゲート面積が８ｍｍ2のＭＯＳキャパシタを測定した。
【００３５】
電気特性の測定に際し、ゲート電極表面部分は、電気特性測定用プローブを接触しただけで、絶縁保護膜の接触部分の絶縁性が破壊されて該プローブとゲート電極とが導通して電気特性の測定が可能となった。この時の電圧−電流特性を図３に示す。特にゲート酸化膜の側面周辺部分が５ｎｍのシリコン酸化膜で覆われており、１０-9Ａｍｐ．以下の低電流領域において不要な電流増加がみられなかった。
【００３６】
（比較例）
比較例において、絶縁保護膜を形成しないことを除いては実施例と同じ条件でＭＯＳキャパシタを形成し、電気特性を測定した。
従来の絶縁保護膜を形成しないＭＯＳキャパシタの断面構造図を図４に示す。ゲート酸化膜２が４ｎｍと非常に薄いので、ポリシリコン膜をエッチングする際にゲート酸化膜２の側面周辺部分が露出し、下地のシリコンウェーハ３の表面も露出していた。
この時の電圧−電流特性を図５に示す。特にゲート酸化膜の側面周辺部分が露出した状態なので、１０-6Ａｍｐ．を超えて不要な電流増加がみられた。
【００３７】
また、このＭＯＳキャパシタをLaser Beam Induced Current（ＬＢＩＣ）法で観察すると、図６で示したようにゲート電極の周辺部分から強いリーク電流が観察される。このような低電界領域においてもリーク電流が大きくなっているので、特にＴＤＤＢ特性のような高い電気ストレスを印加する測定にはストレスを印加した初期段階で絶縁破壊を引き起こしてしまい、正確な評価が行えない。
【００３８】
（実施例２）
実施例１と比べて結晶欠陥が多くなるようにＣＺ法により作製されたシリコンウェーハ（以下、ＣＺ−ＰＷ）、及びＣＺ−ＰＷ上に汚染された化学気相成長炉を用いて２０μｍのエピタキシャル層（導伝型：Ｐ、抵抗：１０Ωｃｍ）を成長させたウェーハ（以下、ＥＰＷ）を準備して、それぞれのウェーハについて実施例１の条件でＭＯＳキャパシタを形成した。なお、ゲート面積は８ｍｍ２とした。
ついで、それぞれのウェーハについてＭＯＳキャパシタ１００個ずつの電気特性を実施例１の条件で測定した。
【００３９】
その結果、結晶欠陥を多数含んでいるＣＺ−ＰＷの電圧−電流特性では、図７に示す様に真性破壊の電圧よりも低いところでいっきに破壊するものが多発することが確認された。
また、重金属汚染のあるＥＰＷの電圧−電流特性では、図８に示す様に電流が徐々に増加して破壊するもの（Ｉ−Ｖ特性異常）が多発することが確認された。
これらの電圧−電流特性から明らかな様に、汚染された場合の特性では、１０-10〜１０-8Ａｍｐ．あたりに電流増加が見られる。従来のＭＯＳキャパシタではこのような低電流領域での識別が不能であるが、本発明のＭＯＳキャパシタを形成して評価することにより正確で精度の高い評価が可能となる。
【００４０】
尚、本発明は上記実施形態に限定されるものではない。上記実施形態は単なる例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的思想に包含される。
【図面の簡単な説明】
【００４１】
【図１】本発明のＭＯＳキャパシタが形成されたウェーハの構造を示す断面図である。
【図２】本発明のＭＯＳキャパシタの製造工程図である。
【図３】本発明による絶縁保護膜を形成したＭＯＳキャパシタにおけるゲート酸化膜が４ｎｍの時の電圧―電流特性を示す図である。
【図４】従来のＭＯＳキャパシタが形成されたウェーハの構造を示す断面図である。
【図５】従来のＭＯＳキャパシタにおけるゲート酸化膜が４ｎｍの時の電圧―電流特性を示す図である。
【図６】従来のＭＯＳキャパシタにおいてゲート酸化膜が４ｎｍの時のLBIC測定結果を示す図である。
【図７】実施例２のＣＺ−ＰＷのＭＯＳキャパシタにおけるゲート酸化膜が４ｎｍの時の電圧―電流特性を示す図である。
【図８】実施例２の汚染されたＥＰＷのＭＯＳキャパシタにおけるゲート酸化膜が４ｎｍの時の電圧―電流特性を示す図である。
【符号の説明】
【００４２】
１  ポリシリコン電極
１ａ，１ｂ  ポリシリコン膜
２  ゲート酸化膜
２ａ，２ｂ  酸化膜
３  シリコンウェーハ
４  絶縁保護膜
５  電気特性測定用プローブ
６  ＬＢＩＣ評価用プローブ
７  周辺リーク箇所
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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