(57)【要約】【課題】  極微細な幅の縦型の半導体薄膜のフィンを用いた、極微細なチャネル長と完全空乏化チャネル領域を有するＭＯＳ型半導体装置を実現するためのＭＯＳ型半導体装置及びその製造方法を提供すること。 【解決手段】  ＳＯＩ基板21上に形成された第１の絶縁体層320の開口部に、選択エピタキシャル成長法を用いてＳＯＩ基板21に対して平行にソース領域270,275、チャネル領域260,265及びドレイン領域280,285を半導体薄膜の積層膜として堆積してフィン201,202となる領域を形成し、フィン201,202のチャネル領域260,265のチャネル幅方向の側面にゲート絶縁体膜240とゲート電極255を形成し、フィン201,202の幅はゲート電圧によってチャネル領域260,265が完全に空乏化される程度以下に狭く形成されているＭＯＳ型半導体装置及びその製造方法。【選択図】  図１２
2005310921.tif 000002
【特許請求の範囲】
【請求項１】
ソース領域とドレイン領域と、該ソース領域と該ドレイン領域とに挟まれたチャネル領域とが基板に対して平行な積層膜で構成される縦型の半導体薄膜であるフィンと、
該フィンの側面に露出する前記チャネル領域の側面の全面又は一部の面にゲート絶縁体膜を介して配設されたゲート電極とを具備し、
該ゲート電極に印加されるゲート電圧によってチャネル領域が完全に空乏化されるように前記フィンを形成したＭＯＳ型半導体装置。
【請求項２】
ゲート電極は、フィンの側面に露出するチャネル領域の側面の少なくとも一組の対向する二面にゲート絶縁体膜を介して配設されており、
ゲート電極がゲート絶縁体膜を介して配設された、チャネル領域の対向する二面の間隔のうち、少なくともいずれか一組の対向する二面の間隔が、ゲート電極に印加されるゲート電圧によってチャネル領域が完全に空乏化される間隔以下に形成されている請求項１に記載のＭＯＳ型半導体装置。
【請求項３】
フィンは、平面形状が四辺形であり、
ゲート電極は、フィンの側面に露出するチャネル領域の側面の少なくともチャネル領域の長手方向の対向する二面にゲート絶縁体膜を介して配設され、
チャネル領域の長手方向の対向する二面の間隔が、ゲート電極に印加されるゲート電圧によってチャネル領域が完全に空乏化される間隔以下に形成されている請求項１又は請求項２に記載のＭＯＳ型半導体装置。
【請求項４】
ゲート電極は、ゲート絶縁体膜を介して、フィンの側面に露出するチャネル領域の側面の全面に接する状態で配設されている請求項１〜３に記載のＭＯＳ型半導体装置。
【請求項５】
フィンは、平面形状が円形であり、
ゲート電極は、ゲート絶縁体膜を介して、フィンの側面に露出するチャネル領域の側面の全面に接する状態で配設されている請求項１又は請求項２に記載のＭＯＳ型半導体装置。
【請求項６】
ソース領域又はドレイン領域のうち基板側に位置する領域と、ＭＯＳ型半導体装置に設けられたソース領域又はドレイン領域の引き出し電極とを導通させる導電体パターンを、ソース領域又はドレイン領域のうち基板側に位置する領域の基板側の面から、ゲート電極の外側を経由させてソース領域又はドレイン領域の引き出し電極と導通させている請求項１〜５に記載のＭＯＳ型半導体装置。
【請求項７】
導電体パターンは、ソース領域又はドレイン領域のうち基板側に位置する領域の基板側の略全面に接しており、導電体パターンを、基板に対して平行な方向で、かつソース領域又はドレイン領域のうち基板側に位置する領域の基板側の面の長手方向と垂直方向に引き出した請求項６に記載のＭＯＳ型半導体装置。
【請求項８】
フィンは、基板に形成された絶縁体膜の上面側に形成されている
請求項１〜７に記載のＭＯＳ型半導体装置。
【請求項９】
フィンの、少なくともチャネル領域の側面に、選択的に不純物を導入した領域を有する請求項１〜８に記載のＭＯＳ型半導体装置。
【請求項１０】
フィンは、IV族半導体単結晶薄膜、III−Ｖ族半導体単結晶薄膜、II−VI族半導体単結晶薄膜、それらの半導体の多結晶薄膜又はそれらの半導体のアモルファス薄膜で構成されている請求項１〜９に記載のＭＯＳ型半導体装置。
【請求項１１】
フィンは、異なる半導体材料の半導体薄膜、又は同種類の混晶半導体材料の組成比を変化せしめた半導体薄膜を組み合わせた積層膜である請求項１〜１０に記載のＭＯＳ型半導体装置。
【請求項１２】
請求項１〜１１に記載のＭＯＳ型半導体装置を複数個組み合わせてなる多素子型のＭＯＳ型半導体装置であって、
複数個のＭＯＳ型半導体装置のうち、チャネル領域の厚みが異なるＭＯＳ型半導体装置を有する多素子型のＭＯＳ型半導体装置。
【請求項１３】
請求項１〜１２に記載のＭＯＳ型半導体装置を複数個組み合わせてなる多素子型のＭＯＳ型半導体装置であって、ｎチャネル型のＭＯＳ型半導体装置と、ｐチャネル型のＭＯＳ型半導体装置とが同一の基板上に形成されてＣＭＯＳ回路を構成してなる多素子型のＭＯＳ型半導体装置。
【請求項１４】
ｎチャネル型のＭＯＳ型半導体装置を構成する第１のフィンと、ｐチャネル型のＭＯＳ型半導体装置を構成する第２のフィンとが、同種類の半導体薄膜の積層膜で構成されている請求項１３に記載の多素子型のＭＯＳ型半導体装置。
【請求項１５】
ｎチャネル型のＭＯＳ型半導体装置を構成する第１のフィンと、ｐチャネル型のＭＯＳ型半導体装置を構成する第２のフィンとが、互いに異なる半導体の材料又は組成の半導体薄膜の積層膜で構成されている請求項１３に記載の多素子型のＭＯＳ型半導体装置。
【請求項１６】
ｎチャネル型のＭＯＳ型半導体装置を構成するゲート絶縁体膜とｐチャネル型のＭＯＳ型半導体装置を構成するゲート絶縁体膜とにおいて、それぞれの膜厚、組成又は材質が異なる請求項１３〜１５に記載の多素子型のＭＯＳ型半導体装置。
【請求項１７】
ｎチャネル型のＭＯＳ型半導体装置を構成するゲート電極とｐチャネル型のＭＯＳ型半導体装置を構成するゲート電極とにおいて、
それぞれの膜厚、組成若しくは材質が異なる電極材料、又は半導体の組成、材料、伝導型若しくは不純物濃度の異なる半導体電極材料を用いた請求項１３〜１６に記載の多素子型のＭＯＳ型半導体装置。
【請求項１８】
基板に形成された絶縁体層に所望の縦型の半導体薄膜であるフィンの平面形状にほぼ等しい大きさの開口部を形成する工程と、
該開口部に、ソース又はドレイン領域と、その領域上にチャネル領域と、該チャネル領域上にドレイン又はソース領域とを基板に対して平行に積層して前記フィンを形成する工程と、
該フィンの側面の前記チャネル領域の側面を前記絶縁体層から露出させる工程と、
露出した前記チャネル領域の側面の全面又は一部の面にゲート絶縁体膜を介してゲート電極を配設する工程とを有するＭＯＳ型半導体装置の製造方法。
【請求項１９】
基板に形成された絶縁体層に、所望の縦型の半導体薄膜であるフィンの平面形状よりも大きな開口部を形成する工程と、
該開口部に、ソース又はドレイン領域と、その領域上にチャネル領域と、該チャネル領域上にドレイン又はソース領域を積層して縦型の半導体薄膜を形成する工程と、
該半導体薄膜を前記フィンの平面形状に加工する工程と、
前記フィンの側面に露出したチャネル領域の側面の全面又は一部の面にゲート絶縁体膜を介してゲート電極を配設する工程とを有するＭＯＳ型半導体装置の製造方法。
【請求項２０】
基板に形成された第１の絶縁体層に、ｎチャネル型のＭＯＳ型半導体装置を構成するための所望の縦型の半導体薄膜である第１のフィンの平面形状にほぼ等しい大きさの第１の開口部を形成する工程と、
該第１の開口部に、ソース又はドレイン領域と、その領域上にチャネル領域と、該チャネル領域上にドレイン又はソース領域とを基板に対して平行に積層して前記第１のフィンを形成する工程と、
少なくとも前記第１のフィン上に第２の絶縁体層を形成する工程と、
前記第１の絶縁体層、前記第２の絶縁体層又は前記第１の絶縁体層と前記第２の絶縁体層とが重なった絶縁体層に、ｐチャネル型のＭＯＳ型半導体装置を構成するための所望の縦型の半導体薄膜である第２のフィンの平面形状にほぼ等しい大きさの第２の開口部を形成する工程と、
該第２の開口部にソース又はドレイン領域と、その領域上にチャネル領域と、該チャネル領域上にドレイン又はソース領域とを基板に対して平行に積層して前記第２のフィンを形成する工程と、
前記第１のフィン及び前記第２のフィンの側面の両者のチャネル領域の側面を前記第１の絶縁体層、前記第２の絶縁体層又は前記第１の絶縁体層と前記第２の絶縁体層とが重なった絶縁体層から露出させる工程と、
露出した両者のチャネル領域の側面の全面又は一部の面にゲート絶縁体膜を介してゲート電極を配設する工程とを有する多素子型のＭＯＳ型半導体装置の製造方法。
【請求項２１】
基板に形成された第１の絶縁体層に、ｎチャネル型のＭＯＳ型半導体装置を構成するための所望の縦型の半導体薄膜である第１のフィンの平面形状よりも大きな第１の開口部を形成する工程と、
該第１の開口部にソース又はドレイン領域と、その領域上にチャネル領域と、該チャネル領域上にドレイン又はソース領域とを基板に対して平行に積層してｎチャネル型のＭＯＳ型半導体装置を構成するための縦型の半導体薄膜を形成する工程と、
少なくとも前記第１のフィン上に第２の絶縁体層を形成する工程と、
前記第１の絶縁体層、前記第２の絶縁体層又は前記第１の絶縁体層と前記第２の絶縁体層とが重なった絶縁体層に、ｐチャネル型のＭＯＳ型半導体装置を構成するための所望の縦型の半導体薄膜である第２のフィンの平面形状よりも大きな第２の開口部を形成する工程と、
該第２の開口部にソース又はドレイン領域と、その領域上にチャネル領域と、該チャネル領域上にドレイン又はソース領域とを基板に対して平行に積層してｐチャネル型のＭＯＳ型半導体装置を構成するための縦型の半導体薄膜を形成する工程と、
前記ｎチャネル型のＭＯＳ型半導体装置を構成するための半導体薄膜と前記ｐチャネル型のＭＯＳ型半導体装置を構成するための半導体薄膜とを、同時に、前記第１のフィンの平面形状又は前記第２のフィンの平面形状に加工する工程と、
前記第１のフィン及び前記第２のフィンの側面に露出した両者のチャネル領域の側面の全面又は一部の面にゲート絶縁体膜を介してゲート電極を配設する工程とを有する多素子型のＭＯＳ型半導体装置の製造方法。
【請求項２２】
開口部を形成する工程において、所望の縦型の半導体薄膜であるフィンの平面形状が、フィンの側面に露出するチャネル領域の側面の全面又は一部の面にゲート絶縁体膜を介して配設されたゲート電極に印加されたゲート電圧によってチャネル領域が完全に空乏化されるような平面形状である請求項１８又は請求項２０に記載のＭＯＳ型半導体装置の製造方法又は多素子型のＭＯＳ型半導体装置の製造方法。
【請求項２３】
半導体薄膜をフィンの平面形状に加工する工程において、所望の縦型の半導体薄膜であるフィンの平面形状が、フィンの側面に露出するチャネル領域の側面の全面又は一部の面にゲート絶縁体膜を介して配設されたゲート電極に印加されたゲート電圧によってチャネル領域が完全に空乏化されるような平面形状である請求項１９又は請求項２１に記載のＭＯＳ型半導体装置の製造方法又は多素子型のＭＯＳ型半導体装置の製造方法。
【請求項２４】
フィンを形成する工程又は縦型の半導体薄膜を形成する工程において、選択エピタキシャル成長法を用いて、絶縁体層に形成した開口部のみにフィン又は縦型の半導体薄膜を形成する、請求項１８〜２３に記載のＭＯＳ型半導体装置の製造方法又は多素子型のＭＯＳ型半導体装置の製造方法。
【請求項２５】
フィンの膜厚又は縦型の半導体薄膜の膜厚を、開口部を形成した絶縁体層の厚さにほぼ等しくなる様に成長させる、請求項２４に記載のＭＯＳ型半導体装置の製造方法又は多素子型のＭＯＳ型半導体装置の製造方法。
【請求項２６】
フィンの少なくともチャネル領域の側面に、斜めイオン注入法を用いて選択的に不純物を導入した領域を形成する工程を有する請求項１８〜２５に記載のＭＯＳ型半導体装置の製造方法又は多素子型のＭＯＳ型半導体装置の製造方法。
【請求項２７】
第１のフィンと、第２のフィンとを、互いに異なる半導体の材料又は組成で形成する工程を有する請求項２０、請求項２１又は請求項２３に記載の多素子型のＭＯＳ型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）構造、特に完全に空乏化されたチャネル領域と極微細化されたチャネル長を有するＭＯＳ型半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳ型半導体装置であるＭＯＳＦＥＴはバイポーラ型トランジスタに比べて、構造が単純で素子分離も容易であり、製造工程も容易なことから、高集積密度・高集積度の集積回路、特にデジタル型集積回路の基本構成素子として広く用いられている。特に、ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴとを組み合わせた多素子型のＭＯＳ型半導体装置であるＣＭＯＳ（Complementary MOS：相補型ＭＯＳ）回路は、低消費電力・高速動作が両立可能なことから、ＳｏＣ（System on a Chip）又はシステムＬＳＩと称して各種電子機器に広く利用されており、その重要性は今後益々増大するものと考えられている。
【０００３】
ＭＯＳＦＥＴの高性能化・高集積密度化を両立しながら実現する指針として、ＭＯＳＦＥＴの形状を比例して縮小する比例縮小則が有効である。この指針に沿って、ＭＯＳＦＥＴのチャネル長は１９６０年にKahnとAtallaによって発明された当時の約２０μｍから縮小され続けて、今や100ｎｍ以下のＭＯＳＦＥＴが実用化されている。しかし、シリコン基板中に形成された従来の平面構造のＭＯＳＦＥＴでは、チャネル長が数１０ｎｍ以下に縮小されるにつれて、閾値電圧（スレッショルド電圧）以下のゲート電圧でドレインとソース間に流れるサブスレッショルド電流が増大し、ゲート電圧が０Ｖにおいてもドレインとソース間に微小なリーク電流を生ずる。このリーク電流は、チャネル長が縮小されるにつれて増大し、数億個以上の微細化ＭＯＳＦＥＴを集積したＬＳＩの待機時の消費電力を増加せしめるので、近年大きな課題となってきた。この対策として、従来の平面型ＭＯＳＦＥＴ構造においても種々の改善提案がなされてきたが、その構造は複雑になり、それに伴って製造工程も複雑化する一方であり、シリコン中に作り込まれる平面構造のＭＯＳＦＥＴの限界がいわれている。
【０００４】
近年、前記のサブスレッショルド電流特性を改善するために、極めて薄いシリコン単結晶薄膜を有するＳＯＩ（Silicon On Insulator）基板を用いて、その薄いシリコン単結晶薄膜中にＭＯＳＦＥＴを形成する方法が提案されている。種々の構造のＳＯＩ基板が提案されているが、一般的なものとしては、操作用基体となる厚いシリコン単結晶基体の上面にシリコン酸化膜等の絶縁体膜を有し、更にその上面に薄いシリコン単結晶薄膜が形成された基板である。上記の絶縁体膜は、シリコン単結晶基体とシリコン単結晶薄膜との間に埋め込まれた構造となっているので、以下では埋め込み絶縁体膜と称する。100ｎｍ以下に薄膜化した上記のシリコン単結晶薄膜中にチャネル領域を形成し、印加するゲート電圧によって該チャネル領域を完全に空乏化せしめた完全空乏化ＭＯＳＦＥＴが提案され、サブスレッショルド電流特性が大幅に改善されたチャネル長が100ｎｍ以下のＭＯＳＦＥＴが実現された。
【０００５】
しかし、更に微細化された数１０ｎｍ以下のチャネル長を有するＭＯＳＦＥＴを実現するためには、チャネル領域を完全に空乏化するために上記のシリコン単結晶薄膜を数１０ｎｍ以下に薄膜化する必要があるが、従来のＳＯＩ基板を用いて実現することは極めて困難であった。この課題を解決するために、ＳＯＩ基板上のシリコン単結晶薄膜を基板に垂直な方向にフィン（Fin）状に加工した縦型の単結晶シリコン薄膜のフィン（以下、フィンと略称する）にチャネル領域を形成した構造のＭＯＳ型半導体装置であるＦｉｎＦＥＴが提案された。このＦｉｎＦＥＴは、特許文献１及び非特許文献1に開示されている。特許文献１と非特許文献１に開示されたＦｉｎＦＥＴは、ソースとチャネル及びドレインがＳＯＩ基板に対して平行方向又は平面的に配置された構造のＭＯＳ型半導体装置であるので、本発明によるＦｉｎＦＥＴと区別するために、以下ではプレーナ（planar）の意味を込めてｐ−ＦｉｎＦＥＴと称する。
【０００６】
このｐ−ＦｉｎＦＥＴの代表的な模式図を図６〜図８に示す。図６は平面レイアウト図で、図７と図８はそのａ−ａ’方向とｂ−ｂ’方向の拡大断面構造図を示す。フィンの幅Ｗｆｉｎが数１０ｎｍで、厚さＨｆｉｎのフィン100を、ＳＯＩ基板を構成するシリコン基体110上の埋め込み絶縁体膜120の上面に形成されているシリコン単結晶薄膜を縦型の島状に加工して形成する。フィン100の上面には層間絶縁体膜130が形成されている。フィン100の側面に数ｎｍ以下のゲート絶縁体膜140と数１０ｎｍのゲート電極長Ｌｇの幅をもつゲート電極150を形成する。ＭＯＳＦＥＴのチャネル領域160は、図７に示す様にフィン100の両側面に形成されたゲート絶縁体膜140とゲート電極150で構成されるＭＯＳ構造で挟まれたフィン100の領域となる。ソース領域170とドレイン領域180は、ゲート電極150の両側に延在するフィン100の内部に形成される。また、ソース領域の引き出し電極172はフィンの延長上に形成される電極引き出し領域190にソース電極のコンタクト開口部171を介して形成する。ドレイン領域の引き出し電極182とゲート引き出し電極152も、フィンの延長上に形成される電極引き出し領域191,192にそれぞれの電極のコンタクト開口部181,151を介して形成する。上記ｐ−ＦｉｎＦＥＴの構造を用いることにより、数１０ｎｍのゲート電極長Ｌｇを有する完全空乏化したチャネル領域160を安定に形成することができる様になり、サブスレッショルド電流特性の良好な高性能ＭＯＳＦＥＴが実現でき、将来実用化される極微細なゲート電極長を有するＭＯＳＦＥＴの有力候補となっている。
【０００７】
上記従来のｐ−ＦｉｎＦＥＴの課題としては、以下の４項目があげられる。
【０００８】
（1）  ｐ−ＦｉｎＦＥＴは、ゲート電圧によってチャネル領域160を完全に空乏化せしめるためにフィンの幅Ｗｆｉｎを数１０ｎｍの極薄膜に形成する必要があり、極微細な線幅で且つそのバラツキの小さなフォトリソグラフィ工程が必須である。更に、チャネル長ＬCを規定するゲート電極長Ｌｇにおいても、フィンの幅Ｗｆｉｎと同様に数１０ｎｍ程度の極微細な線幅で且つそのバラツキの小さなフォトリソグラフィ工程が要求される。最先端のフォトリソグラフィ工程を用いても、その解像度限界領域での微細パターン形成となるために、ロット間やウェーハ間はもとよりウェーハ内やチップ間及びチップ内の線幅のバラツキが大きくなることは避けられない。このために、フィンの幅Ｗｆｉｎとゲート電極長Ｌｇのバラツキが相乗的に作用してｐ−ＦｉｎＦＥＴの電気的特性に大きなバラツキを生じ、ＬＳＩの動作速度のバラツキや動作の不安定性等の不具合の原因となっていた。
【０００９】
（2）  図６に示すｐ−ＦｉｎＦＥＴの平面レイアウト図からも分かる様に、フィン100の領域からソースとドレイン領域の引き出し電極172,182への電極引き出し領域190,191は、フィン100からそれぞれのコンタクト開口部171,181の形成領域に至るネック部を経て形成する必要があるために、ゲート電極150の端面からコンタクト開口部171,181までの距離Ｄが必然的に大きくなる。この距離Ｄは、抵抗の大きな半導体薄膜で形成されているので、ソース領域170とドレイン領域180の寄生直列抵抗が大きくなり、ｐ−ＦｉｎＦＥＴの電気的特性の著しい劣化を招いていた。
【００１０】
（3）  単体のｐ−ＦｉｎＦＥＴの占有面積は、図６の破線で記した円形部分で示す様に極めて小さいにも拘らず、実質的にはソース、ドレイン及びゲートの電極引き出し領域190,191,192と各引き出し電極172,182,152の形成領域の占有面積でほぼ決定されるので、高密度化を実現することは困難であった。
【００１１】
（4）  単体のｐ−ＦｉｎＦＥＴのチャネルは図７に示す様にチャネル領域160の両側に形成されるので、ＭＯＳＦＥＴとしてのチャネル幅Ｗは、フィン100の高さをＨｆｉｎとすれば、２Ｈｆｉｎで与えられる。チャネル幅Ｗを任意に変化せしめるためにはＨｆｉｎを変化せしめる必要があるが、同一基板上に複数の異なる高さのフィンを形成することは極めて困難である。従って、図９に示すＣＭＯＳインバータ回路をｐ−ＦｉｎＦＥＴを用いて構成する場合には、図１０の平面レイアウト図に示す様に、同一形状のｐ−ＦｉｎＦＥＴを隣接してｎ個並列に接続したマルチｐ−ＦｉｎＦＥＴ構成としてＷ＝２ｎHｆｉｎとする必要がある。図１０に示す例では、ｐチャネル型ｐ−ＦｉｎＦＥＴは１０個のフィンを、ｎチャネル型ｐ−ＦｉｎＦＥＴは５個のフィンを並列に構成して、各ドレイン電流がほぼ同等となる様に設計している。しかし、この構成では、Ｗはｎの整数とデジタル的にしか制御できなかった。且つ、ゲート電極が配設されている方向の実質的に必要なフィンの長さはｎＷｆｉｎであるにも拘らず、実際的にはフィン間の間隔が加算されるので、この間隔がＷｆｉｎにほぼ等しいとしても約２ｎＷｆｉｎの幅を要することになり、チャネル幅方向の集積密度が約２分の１になってしまっていた。
【００１２】
上記の課題（1）におけるゲート電極長Ｌｇを形成するための極微細なフォトリソグラフィ工程を不要にするために、ソースとチャネル及びドレインの各領域を基板面に対して垂直方向に形成する方法が、特許文献２及び3に記述されている。以下では、この構造のＭＯＳ型半導体装置を、ソースとチャネル及びドレインの各領域が垂直方向（vertical）に形成されている特徴から、ｖ−ＦＥＴと呼ぶ。
【００１３】
このｖ−ＦＥＴのチャネル長ＬＣを規定する手段として、特許文献２では単結晶シリコン基板に形成する溝のエッチング深さで制御し、特許文献3ではエピタキシャル成長法によるシリコン単結晶薄膜の膜厚で制御している。シリコン半導体の製造工程では、エッチング深さよりもエピタキシャル成長膜厚のロット間、ウェーハ間やウェーハ内の制御性・再現性・均一性が優れていることが一般的に知られている。また、エピタキシャル成長法を用いれば、成長中の膜中に所望の不純物を所望の濃度で導入することが容易であるために、1回のエピタキシャル成長工程でソースとチャネル及びドレインの各領域を制御性良く形成可能であり、半導体薄膜への不純物導入のための煩雑な追加の製造工程が必要なエッチング法に比べて、製造工程が大幅に簡略化できる。エピタキシャル成長法を用いたｖ−ＦＥＴの代表的な形状の斜視図を図１１に示す。このｖ−ＦＥＴのチャネル161は、幅がＷislのシリコン単結晶の島状領域105に形成されたソース領域170とドレイン領域180に挟まれた領域であって、ゲート電極150とゲート絶縁体膜140を介して接する両側面に形成される。従って、ｖ−ＦＥＴのチャネル長ＬＣは、ソース領域170とドレイン領域180の間隔であるチャネル長ＬＣで決定される。ｖ−ＦＥＴのチャネル幅Ｗは、ゲート電極長をＷｇとすれば、チャネル161はシリコン単結晶の島状領域105の両側面に形成されているので、２Ｗｇで与えられる。従って、そのドレイン電流密度は、従来の平面構造のＭＯＳＦＥＴの２倍となり、ｐ−ＦｉｎＦＥＴの利点を併せ持つ。このｖ−ＦＥＴで提案されているエピタキシャル成長法を用いたソースとチャネル及びドレイン領域の形成法を用いれば、ｐ−ＦｉｎＦＥＴの有する上述の課題（1）で述べたフィンの幅Ｗｆｉｎとゲート電極長Ｌｇの形成に必要とされる２回の極微細フォトリソグラフィ工程のうち、チャネル長ＬC  を規定するゲート電極長Ｌｇを形成する工程が不要になる。また、ソースとチャネル及びドレインの各領域を1回のエピタキシャル成長で形成できるので、製造工程の大幅な簡略化も可能である。しかし、図１１に示す様な従来のｖ−ＦＥＴを何らの変更を加えずにＦｉｎＦＥＴへ応用することは困難であった。ＭＯＳＦＥＴをさらに小型化するため、ｖ−ＦＥＴの構造を応用してエピタキシャル成長法等で極微細化したチャネル領域を形成した場合であっても、チャネル領域の完全な空乏化が容易で、サブスレッショルド電流特性が悪化しない、高性能で製造しやすいＭＯＳ型半導体装置及びその製造方法が望まれていた。また、ソース及びドレイン電極の取り出し方法については大きな課題が残っていた。更には、従来のｖ−ＦＥＴでは、上述のｐ−ＦｉｎＦＥＴの有する課題（2）〜（4）を具体的に解決する例示はなされておらず、重大な課題として残されていた。また、エピタキシャル成長法の一つである選択エピタキシャル成長法について、非特許文献３に記載されており、異なる半導体材料を組み合わせたり、同種類の混晶半導体の組成比を変えることによって所望のＭＯＳ型半導体装置を得ることについて、非特許文献２に記載されている。
【００１４】
【特許文献１】特開2003-229575号公報（３〜４頁、図１及び２）
【特許文献２】特開平1-290263号公報（第１図）
【特許文献３】特開昭49-89492号公報（第２図及び第３図）
【非特許文献１】B. Yu 他, “FinFET scaling to 10nm gate length,” IEEE International Electron Devices Meeting Technical Digest, 講演番号10.2 （2002）.
【非特許文献２】T. Ghani 他, “A 90nm high volume manufacturing logic technology featuring novel 45nm gate length strained silicon ＣＭＯＳ transistors,” IEEE International Electron Devices Meeting Technical Digest, 講演番号11.6 （2003）.
【非特許文献３】M. Yang 他, “High performance ＣＭＯＳ fabricated on hybrid substrate with different crystal orientations,” IEEE International Electron Devices Meeting Technical Digest, 講演番号18.7 （2003）.
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明の第１の目的は、ｖ−ＦＥＴの有する利点を従来のｐ−ＦｉｎＦＥＴに適用しつつ、ｐ−ＦｉｎＦＥＴの有する課題（1）〜（4）を解決するための縦型（vertical）構造のＭＯＳ型半導体装置であるＦｉｎＦＥＴ（以下では、ｖ−ＦｉｎＦＥＴと称する）を提供することにある。本発明の第２の目的は、上記のｖ−ＦｉｎＦＥＴの製造方法を具体的に提供することにある。また、本発明の第３の目的は、ｎチャネル型とｐチャネル型のｖ−ＦｉｎＦＥＴを同一の基板上に集積化したＣＭＯＳ構造の多素子型のＭＯＳ型半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
上記第１の目的を達成するために、ソース領域とドレイン領域と、該ソース領域と該ドレイン領域とに挟まれたチャネル領域とが基板に対して平行な積層膜で構成される縦型の半導体薄膜であるフィンと、該フィンの側面に露出する前記チャネル領域の側面の全面又は一部の面にゲート絶縁体膜を介して配設されたゲート電極とを具備し、該ゲート電極に印加されるゲート電圧によってチャネル領域が完全に空乏化されるように前記フィンを形成したＭＯＳ型半導体装置とした。
【００１７】
チャネル領域が基板に対して平行に積層されることにより、膜厚制御性に優れたエピタキシャル成長法等を使用して、チャネル長ＬCを非常に短く、極微細化して形成することが可能となる。これによりＭＯＳ型半導体装置が小型化できるとともに、高速動作が可能な特性の優れたＭＯＳ型半導体装置となる。また、従来のｐ−ＦｉｎＦＥＴで必要であった２回の微細なフォトリソグラフィ工程が１回で済む事になる。これにより、簡易に製造できるＭＯＳ型半導体装置となるとともに、製造バラツキも少なくできることから、従来のＭＯＳ型半導体装置の動作速度のバラツキや動作の不安定を大きく改善することができる。そして、ゲート電極に印加されるゲート電圧によってチャネル領域が完全に空乏化されるようにフィンを形成したことで、極微細化されたチャネル長であっても、サブスレッショルド電流特性が良好で、待機電力の小さな、特性の優れたＭＯＳ型半導体装置となる。言い方を変えれば、本発明のＭＯＳ型半導体装置は、チャネル長の比較的短い、小形で優れた特性を有する完全空乏型の従来のｐ−ＦｉｎＦＥＴにおいて、チャネル領域を基板に対して平行に積層する構成に目をつけ、エピタキシャル成長法等を使用してチャネル領域を極薄く形成することでチャネル長をさらに微細化しつつ、チャネル領域を完全に空乏化することで、ＭＯＳ型半導体装置のさらなる小型化、高性能化を両立するともに、最大の課題であった加工の困難性を大きく改善したものである。
【００１８】
フィンの平面形状は、特に制限されず、多角形であるか円形であるかを問わない。ゲート電極に印加されるゲート電圧によってチャネル領域が完全に空乏化されるように形成されていればよい。
【００１９】
このとき、ゲート電極は、フィンの側面に露出するチャネル領域の側面の少なくとも一組の対向する二面にゲート絶縁体膜を介して配設されており、ゲート電極がゲート絶縁体膜を介して配設された、チャネル領域の対向する二面の間隔のうち、少なくともいずれか一組の対向する二面の間隔が、ゲート電極に印加されるゲート電圧によってチャネル領域が完全に空乏化される間隔以下に形成されているＭＯＳ型半導体装置とすることができる。
【００２０】
ゲート電極が、フィンの側面に露出するチャネル領域の側面の少なくとも一組の対向する二面にゲート絶縁体膜を介して配設されていることによって、チャネル領域内の電界強度のバラツキが小さくなり、チャネル領域を完全に空乏化しやすいＭＯＳ型半導体装置となる。
【００２１】
チャネル領域を完全に空乏化しやすいということは、より低いゲート電圧でチャネル領域を完全に空乏化できるということである。また、ゲート電圧が同じであることを前提とすると、より広いフィンの幅Ｗｆｉｎでもチャネル領域を完全に空乏化することができる。これにより、製造工程における歩留まりが向上する。すなわち、製造工程で微細加工が必要なフィンの幅Ｗｆｉｎがばらついて、多少大きく形成された場合であっても、そのバラツキを吸収してチャネル領域を完全に空乏化できるＭＯＳ型半導体装置となるのである。さらに、ゲート電極がゲート絶縁体膜を介して配設された、チャネル領域の対向する二面の間隔のうち、少なくともいずれか一組の対向する二面の間隔が、ゲート電極に印加されるゲート電圧によってチャネル領域が完全に空乏化される間隔以下に形成されていることで、極微細化されたチャネル長であっても、サブスレッショルド電流特性が良好で、待機電力の小さな、特性の優れたＭＯＳ型半導体装置となる。
【００２２】
フィンの平面形状は、特に制限されず、多角形であるか円形であるかを問わない。ゲート電極が配設された、チャネル領域の対向する二面の間隔のうち、少なくともいずれか一組の対向する二面の間隔が、ゲート電極に印加されるゲート電圧によってチャネル領域が完全に空乏化される間隔以下に形成されていればよい。フィンの形状が平行四辺形であって、チャネル領域の四つの側面全てにゲート電極が配設されている場合には、ゲート電極が配設された、チャネル領域の対向する二面の間隔には二つの間隔が存在し、そのうち、少なくともいずれか一組の対向する二面の間隔がゲート電極に印加されるゲート電圧によってチャネル領域が完全に空乏化される間隔以下に形成されていればよい。すなわち、前記二つの間隔のうち、短い方の間隔がゲート電極に印加されるゲート電圧によってチャネル領域が完全に空乏化される間隔以下に形成されていればよいことになる。フィンの平面形状が円形の場合、ゲート電極が配設された、チャネル領域の対向する二面の間隔は、円形のフィンの直径となる。なお、この場合「チャネル領域の側面の少なくとも一組の対向する二面にゲート絶縁体膜を介して配設」とは、円形のフィンの側面に露出するチャネル領域の全ての側面にゲート絶縁体膜を介してゲート電極が配設されている場合や、円形のフィンの側面に露出するチャネル領域の側面の対向する二カ所（二面）にゲート絶縁体膜を介してゲート電極が配設されている場合を含む。本発明のＭＯＳ型半導体装置において、ゲート電極が配設された、チャネル領域の対向する二面の間隔のうち、最も短い間隔がフィンの幅Ｗｆｉｎとなる。
【００２３】
フィンは、平面形状が四辺形であり、ゲート電極は、フィンの側面に露出するチャネル領域の側面の少なくともチャネル領域の長手方向の対向する二面にゲート絶縁体膜を介して配設され、チャネル領域の長手方向の対向する二面の間隔が、ゲート電極に印加されるゲート電圧によってチャネル領域が完全に空乏化される間隔以下に形成されているＭＯＳ型半導体装置とすることが好ましい。
【００２４】
本発明のｖ−ＦｉｎＦＥＴでは、ソース、チャネル及びドレイン領域がフィンの垂直方向に積層されているので、平面形状が四辺形のフィンの、短手方向の距離を従来のｐ−ＦｉｎＦＥＴのフィンの幅Ｗｆｉｎと同程度に狭く形成して、チャネル領域の長手方向の対向する二面にゲート絶縁体膜を介してゲート電極を配設すれば、チャネル領域の長手方向の全域が、ゲート電極に印加されるゲート電圧によって完全な空乏化状態に保たれる。よって、フィンの長手方向の距離は設計自由度が高く、該距離を変えることのみで連続的にチャネル幅Ｗを可変でき、要求仕様に合わせたＭＯＳ型半導体装置を容易に設計できる。また、後述するように複数のＭＯＳ型半導体装置を組み合わせて構成したＣＭＯＳインバーター回路を著しく小型化することもできる。
【００２５】
ｖ−ＦｉｎＦＥＴにおいて、チャネル領域を完全に空乏化するためには、従来のｐ−ＦｉｎＦＥＴと同様にフィンの幅Ｗｆｉｎを極微細に加工する必要がある。フィンの幅Ｗｆｉｎのバラツキにより、ｖ−ＦｉｎＦＥＴの電気的特性にバラツキを生じ、ＬＳＩの不具合の原因となることが考えられる。そこで、ゲート電極は、ゲート絶縁体膜を介して、フィンの側面に露出するチャネル領域の側面の全面に接する状態で配設されているＭＯＳ型半導体装置とすることも好ましい。これにより、より一層チャネル領域を完全に空乏化しやすくなり、製造工程における歩留まりがさらに向上する。したがって、極微細化されたチャネル長であってもサブスレッショルド電流特性が良好で、待機電力の小さな、特性の優れた、しかも非常に製造しやすいＭＯＳ型半導体装置となる。
【００２６】
従来のｐ−ＦｉｎＦＥＴ及びｖ−ＦＥＴでは、フィンの側面に露出するチャネル領域の側面の全面にゲート電極を配設することは、その構造上不可能である。しかし、本発明のｖ−ＦｉｎＦＥＴは、ソース、チャネル及びドレイン領域がフィンの垂直方向に積層されているので、ゲート電極を、ゲート絶縁体膜を介して、フィンの側面に露出するチャネル領域の側面の全面に接する状態で配設することが容易である。これにより、チャネル内の電界分布がより均一になり、より一層チャネル領域を完全に空乏化しやすくなるのである。
【００２７】
フィンは、平面形状が円形であり、ゲート電極は、ゲート絶縁体膜を介して、フィンの側面に露出するチャネル領域の側面の全面に接する状態で配設されているＭＯＳ型半導体装置とすることも好ましい。フィンの平面形状を円形にすることで、チャネル内の電界をより均一にすることができ、さらに一層チャネル領域を完全に空乏化することが容易となる。同じフィンの幅Ｗｆｉｎを有する平面形状が四辺形のフィンの場合と比較すると、円形のフィンを用いた方が、より低いゲート電圧でチャネル領域を完全に空乏化できる。また、ゲート電圧が同じであることを前提とすると、円形のフィンを用いた方が、より広いフィンの幅Ｗｆｉｎでもチャネル領域を完全に空乏化することができる。
【００２８】
ソース領域又はドレイン領域のうち基板側に位置する領域と、ＭＯＳ型半導体装置に設けられたソース領域又はドレイン領域の引き出し電極とを導通させる導電体パターンを、ソース領域又はドレイン領域のうち基板側に位置する領域の基板側の面から、ゲート電極の外側を経由させてソース領域又はドレイン領域の引き出し電極と導通させているＭＯＳ型半導体装置とすることも好ましい。
【００２９】
これにより、ゲート電極の配列に関係なく、ソース領域又はドレイン領域と引き出し電極との導通を確保することができる。特に、ゲート電極が、フィンの側面に露出するチャネル領域の側面の全面に接する状態で配設されている場合であっても、ソース領域又はドレイン領域と引き出し電極との導通が確保されたＭＯＳ型半導体装置となる。
【００３０】
この場合、導電体パターンは、ソース領域又はドレイン領域のうち基板側に位置する領域の基板側の略全面に接しており、導電体パターンを、基板に対して平行な方向で、かつソース領域又はドレイン領域のうち基板側に位置する領域の基板側の面の長手方向と垂直方向に引き出した請求項６に記載のＭＯＳ型半導体装置とすることができる。
【００３１】
導電体パターンを、基板に対して平行な方向で、かつソース領域又はドレイン領域のうち基板側に位置する領域の基板側の面の長手方向と垂直な方向に引き出すことにより、導電体パターン全体を太く形成することができ配線抵抗値が大きく低下する。これにより、寄生直列抵抗が少なく、電気的特性の優れたＭＯＳ型半導体装置となる。フィンの平面形状が円形の場合は、ソース領域又はドレイン領域のうち基板側に位置する領域の基板側の面も円形であり、その長手方向という概念は存在しないこととなる。この場合は基板に対して平行な方向であれば、導電体パターンをどちらの方向に引き出しても寄生直列抵抗に大きな差は生じない。
【００３２】
フィンは、基板に形成された絶縁体膜の上面側に形成されているＭＯＳ型半導体装置とすることも好ましい。シリコン単結晶基板を用いて、本発明のｖ−ＦｉｎＦＥＴを構成することも可能であるが、基板に形成された絶縁体膜の上面側にフィンが形成されていることで、ソース、ドレイン、ゲートの寄生容量の小さいより高性能なＭＯＳ型半導体装置の電気的特性を得ることができる。具体的には、ＳＯＩ基板を用いて埋め込み絶縁体膜の上面側にフィンやソース、ドレイン、ゲートの各領域やそれ等の電極及び相互配線を形成する。
【００３３】
フィンの、少なくともチャネル領域の側面に、選択的に不純物を導入した領域を有するＭＯＳ型半導体装置とすることも好ましい。斜めイオン注入法等で、チャネル領域の側面に、選択的に所定の不純物を導入することにより、サブスレッショルド電流特性が悪化するいわゆる短チャネル効果をより改善できる。すなわち、閾値電圧を上昇させてリーク電流を少なくすることによって、待機電力を減少させることができる。
【００３４】
フィンは、IV族半導体単結晶薄膜、III−Ｖ族半導体単結晶薄膜、II−VI族半導体単結晶薄膜、それらの半導体の多結晶薄膜又はそれらの半導体のアモルファス薄膜で構成されているＭＯＳ型半導体装置とすることも好ましい。要求仕様に合致したフィンの材料を使用することで、様々な電気特性のＭＯＳ型半導体装置となる。VI族半導体としてはＧｅ，ＳｉＧｅ，Ｃ，ＳｉＣ等、III−Ｖ族半導体としてはＧａＡｓ，ＧａＰ，ＧａＮ等、II−IV族半導体としてはＺｎＳｅ等を例示することができる。
【００３５】
フィンは、異なる半導体材料の半導体薄膜、又は同種類の混晶半導体材料の組成比を変化せしめた半導体薄膜を組み合わせた積層膜であるＭＯＳ型半導体装置とすることも好ましい。これにより、所望の電気的特性のＭＯＳ型半導体装置を得ることができる。例えば非特許文献２に記載されているように、キャリア移動度の高い歪みシリコン領域を形成するために、Ｓｉ，Ｇｅ又はＳｉＧｅを組み合わせたり、或いはＳｉＧｅの組成比を変化させる様に同種類の混晶半導体の組成比を変えた半導体薄膜の積層膜とすることもできる。
【００３６】
ＭＯＳ型半導体装置を複数個組み合わせてなる多素子型のＭＯＳ型半導体装置であって、複数個のＭＯＳ型半導体装置のうち、チャネル領域の厚みが異なるＭＯＳ型半導体装置を有する多素子型のＭＯＳ型半導体装置とすることも好ましい。これにより、種々の要求特性に合わせた所望の電気特性の多素子型のＭＯＳ型半導体装置となる。
【００３７】
上記の第２の目的を達成するために、本発明のＭＯＳ型半導体装置の製造方法は、基板に形成された絶縁体層に所望の縦型の半導体薄膜であるフィンの平面形状にほぼ等しい大きさの開口部を形成する工程と、該開口部に、ソース又はドレイン領域と、その領域上にチャネル領域と、該チャネル領域上にドレイン又はソース領域とを基板に対して平行に積層して前記フィンを形成する工程と、該フィンの側面の前記チャネル領域の側面を前記絶縁体層から露出させる工程と、露出した前記チャネル領域の側面の全面又は一部の面にゲート絶縁体膜を介してゲート電極を配設する工程とを有するＭＯＳ型半導体装置の製造方法とした。
【００３８】
このとき、開口部を形成する工程において、所望の縦型の半導体薄膜であるフィンの平面形状が、フィンの側面に露出するチャネル領域の側面の全面又は一部の面にゲート絶縁体膜を介して配設されたゲート電極に印加されたゲート電圧よってチャネル領域が完全に空乏化されるような平面形状であるＭＯＳ型半導体装置の製造方法とすることができる。
【００３９】
また、本発明によるＭＯＳ型半導体装置であるｖ−ＦｉｎＦＥＴを形成するフィンの平面形状と該絶縁体膜の開口部の大きさは、必ずしも一致させる必要はなく、フィンの平面形状よりも大きな開口部に所望の単結晶半導体薄膜を堆積した後に、フォトリソグラフィ技術を用いて所望のフィン形状に加工しても良い。そこで、基板に形成された絶縁体層に、所望の縦型の半導体薄膜であるフィンの平面形状よりも大きな開口部を形成する工程と、該開口部に、ソース又はドレイン領域と、その領域上にチャネル領域と、該チャネル領域上にドレイン又はソース領域を積層して縦型の半導体薄膜を形成する工程と、該半導体薄膜を前記フィンの平面形状に加工する工程と、前記フィンの側面に露出したチャネル領域の側面の全面又は一部の面にゲート絶縁体膜を介してゲート電極を配設する工程とを有するＭＯＳ型半導体装置の製造方法とした。
【００４０】
このとき、半導体薄膜をフィンの平面形状に加工する工程において、所望の縦型の半導体薄膜であるフィンの平面形状が、フィンの側面に露出するチャネル領域の側面の全面又は一部の面にゲート絶縁体膜を介して配設されたゲート電極に印加されたゲート電圧によってチャネル領域が完全に空乏化されるような平面形状である多素子型のＭＯＳ型半導体装置の製造方法とすることができる。
【００４１】
フィンを形成する工程又は縦型の半導体薄膜を形成する工程において、選択エピタキシャル成長法を用いて、絶縁体層に形成した開口部のみにフィン又は縦型の半導体薄膜を成長させる、ＭＯＳ型半導体装置の製造方法とすることが好ましい。縦型の半導体薄膜であるフィンを形成する工程又は縦型の半導体薄膜を形成する工程において、選択エピタキシャル成長法を用いることで、縦型の半導体薄膜のロット間、ウェーハ間、ウェーハ内、チップ間及びチップ内の制御性・再現性・均一性が優れたものとなる。これにより、特性バラツキが少なく、歩留まりの良いＭＯＳ型半導体装置の製造方法となる。また、エピタキシャル成長法を用いれば、成長中の膜中に所望の不純物を所望の濃度で導入することが容易であるために、1回のエピタキシャル成長工程でソースとチャネル及びドレインの各領域を制御性良く形成可能であり、半導体薄膜への不純物導入のための煩雑な追加の製造工程が必要なエッチング法に比べて、製造工程が大幅に簡略化できる。
【００４２】
この場合、フィンの膜厚又は縦型の半導体薄膜の膜厚を、開口部を形成した絶縁体層の厚さにほぼ等しくなる様に成長させる。これにより、当該工程において、後述するＣＭＰ法等を使用してｖ−ＦｉｎＦＥＴの表面を平坦化するための研磨をする必要がなくなり、製造工程が簡素化される。
【００４３】
フィンの少なくともチャネル領域の側面に、斜めイオン注入法を用いて選択的に不純物を導入した領域を形成する工程を有するＭＯＳ型半導体装置の製造方法とすることも好ましい。これにより、ＭＯＳ型半導体装置のより精密な電気的特性、例えば閾値電圧の制御を行うことができる。
【００４４】
本発明の半導体装置の製造装置では、フォトリソグラフィ工程における極微細なパターン形成を容易にするとともに多層配線工程での加工を容易にするために、フィンの形成工程、ゲート電極の形成工程、コンタクト開口部の穴埋め工程等の各プロセスにおいてｖ−ＦｉｎＦＥＴの仕掛品の断面形状をでき得る限り平坦化する手段として、ＣＭＰ（Chemical-Mechanical Polishing）法を可能な限り適用することも好ましい。
【００４５】
上記第３の目的を達成するために、本発明の半導体装置では、前記ＭＯＳ型半導体装置を複数個組み合わせてなる多素子型のＭＯＳ型半導体装置であって、ｎチャネル型のＭＯＳ型半導体装置と、ｐチャネル型のＭＯＳ型半導体装置とが同一の基板上に形成されてＣＭＯＳ回路を構成してなる多素子型のＭＯＳ型半導体装置とした。
【００４６】
この場合、ｎチャネル型のＭＯＳ型半導体装置を構成する第１のフィンと、ｐチャネル型のＭＯＳ型半導体装置を構成する第２のフィンとが、同種類の半導体薄膜の積層膜で構成されている多素子型のＭＯＳ型半導体装置とすることができる。
【００４７】
ｎチャネル型のＭＯＳ型半導体装置を構成する第１のフィンと、ｐチャネル型のＭＯＳ型半導体装置を構成する第２のフィンとが、互いに異なる半導体の材料又は組成の半導体薄膜の積層膜で構成されている多素子型のＭＯＳ型半導体装置とすることが好ましい。例えば、多素子型のＭＯＳ型半導体装置の要求使用に合わせて、高い電子移動度を有する半導体材料を用いてｎチャネル型ｖ−ＦｉｎＦＥＴを形成し、正孔移動度の高い半導体材料を用いてｐチャネル型ｖ−ＦｉｎＦＥＴを構成しても良い。また、両チャネルのｖ−ＦｉｎＦＥＴのゲート絶縁体膜やゲート電極は、製造工程の簡略化のためには共通の構成材料を用いることが望ましいが、それぞれのＭＯＳ型半導体装置に所望の電気的特性を実現するために、ｎチャネル型とｐチャネル型のｖ−ＦｉｎＦＥＴで異なる材料、組成や膜厚で構成されるゲート絶縁体膜やゲート電極を用いても良い。これにより、両チャネルのｖ−ＦｉｎＦＥＴを単結晶シリコンで形成した場合に比べて、格段に優れた電気的特性を有するＣＭＯＳ回路が実現できる。
【００４８】
ｎチャネル型のＭＯＳ型半導体装置を構成するゲート絶縁体膜とｐチャネル型のＭＯＳ型半導体装置を構成するゲート絶縁体膜とにおいて、それぞれの膜厚、組成又は材質が異なる多素子型のＭＯＳ型半導体装置とすることも好ましい。ゲート絶縁体膜の膜厚、組成又は材質を変更することで、ｎチャネル型とｐチャネル型のｖ−ＦｉｎＦＥＴの電気的特性を独立に制御でき、要求特性に合致した多素子型のＭＯＳ型半導体装置となる。ゲート絶縁体膜としては、シリコン酸化膜以外に、窒化シリコン酸化膜、シリコン窒化膜やＴａ２Ｏ５，ＨｆＯ２等の高誘電体膜や、シリコン酸化膜等と高誘電体膜との多層膜を用いても良い。
【００４９】
ｎチャネル型のＭＯＳ型半導体装置を構成するゲート電極とｐチャネル型のＭＯＳ型半導体装置を構成するゲート電極とにおいて、それぞれの膜厚、組成若しくは材質が異なる電極材料、又は半導体の組成、材料、伝導型若しくは不純物濃度の異なる半導体電極材料を用いた多素子型のＭＯＳ型半導体装置とすることも好ましい。ゲート電極の膜厚、組成若しくは材質を変更することで、ｎチャネル型とｐチャネル型のｖ−ＦｉｎＦＥＴ構造のＭＯＳ型半導体装置の電気的特性を独立に制御でき、要求特性に合致した多素子型のＭＯＳ型半導体装置となる。ゲート電極としては、従来の平面型のＭＯＳ型半導体装置で通常に用いられている多結晶シリコン膜に限定されることなく、多結晶Ｇｅ膜、多結晶ＳｉＧｅ膜等の多結晶半導体膜、ＴｉＳｉ２膜、ＣｏＳｉ２膜等の各種シリサイド膜、半導体−金属の合金膜、更にはＡｌ，Ｍｏ，Ｗ等の金属膜や、それ等の合金膜の単層膜や、上記の様々な各種ゲート電極材料を組み合わせた多層膜でも良い。
【００５０】
上記第３の目的を達成するために、本発明の半導体装置の製造方法は、基板に形成された第１の絶縁体層に、ｎチャネル型のＭＯＳ型半導体装置を構成するための所望の縦型の半導体薄膜である第１のフィンの平面形状にほぼ等しい大きさの第１の開口部を形成する工程と、該第１の開口部に、ソース又はドレイン領域と、その領域上にチャネル領域と、該チャネル領域上にドレイン又はソース領域とを基板に対して平行に積層して前記第１のフィンを形成する工程と、少なくとも前記第１のフィン上に第２の絶縁体層を形成する工程と、前記第１の絶縁体層、前記第２の絶縁体層又は前記第１の絶縁体層と前記第２の絶縁体層とが重なった絶縁体層に、ｐチャネル型のＭＯＳ型半導体装置を構成するための所望の縦型の半導体薄膜である第２のフィンの平面形状にほぼ等しい大きさの第２の開口部を形成する工程と、該第２の開口部にソース又はドレイン領域と、その領域上にチャネル領域と、該チャネル領域上にドレイン又はソース領域とを基板に対して平行に積層して前記第２のフィンを形成する工程と、前記第１のフィン及び前記第２のフィンの側面の両者のチャネル領域の側面を前記第１の絶縁体層、前記第２の絶縁体層又は前記第１の絶縁体層と前記第２の絶縁体層とが重なった絶縁体層から露出させる工程と、露出した両者のチャネル領域の側面の全面又は一部の面にゲート絶縁体膜を介してゲート電極を配設する工程とを有する多素子型のＭＯＳ型半導体装置の製造方法とした。
【００５１】
第１のフィン上と、第１の絶縁体層上に第２の絶縁体層を形成した場合には、第２の開口部は、第１の絶縁体層と第２の絶縁体層とが重なった絶縁体層に形成される。第１のフィン上にのみ選択的に第２の絶縁体層を形成した場合には、第２の開口部は第１の絶縁体層に形成されることになる。第１の絶縁体層を取り払った後、第２の絶縁体層を第１のフィンが隠れる程度に厚く堆積させた場合には、第２の開口部は第２の絶縁体層に形成されることになる。
【００５２】
縦型の半導体薄膜である第１のフィンを形成する工程の後、第１のフィン上に第２の絶縁体層を形成すると同時に第１の絶縁体層上にも第２の絶縁体層を形成して、第１の絶縁体層と第２の絶縁体層とが重なった絶縁体層に、ｐチャネル型のＭＯＳ型半導体装置を構成するための所望の縦型の半導体薄膜である第２のフィンの平面形状にほぼ等しい第２の開口部を形成すればよい。また、縦型の半導体薄膜である第１のフィンを形成する工程の後、第１の絶縁体層を取り払ってから第２の絶縁体層を厚く形成して、第２の絶縁体層に、ｐチャネル型のＭＯＳ型半導体装置を構成するための所望の縦型の半導体薄膜である第２のフィンの平面形状にほぼ等しい第２の開口部を形成してもよい。
【００５３】
このとき、開口部を形成する工程において、所望の縦型の半導体薄膜であるフィンの平面形状が、フィンの側面に露出するチャネル領域の側面の全面又は一部の面にゲート絶縁体膜を介して配設されたゲート電極に印加されたゲート電圧よってチャネル領域が完全に空乏化されるような平面形状である多素子型のＭＯＳ型半導体装置の製造方法とすることができる。
【００５４】
また、上記第３の目的を達成するために、基板に形成された第１の絶縁体層に、ｎチャネル型のＭＯＳ型半導体装置を構成するための所望の縦型の半導体薄膜である第１のフィンの平面形状よりも大きな第１の開口部を形成する工程と、該第１の開口部にソース又はドレイン領域と、その領域上にチャネル領域と、該チャネル領域上にドレイン又はソース領域とを基板に対して平行に積層してｎチャネル型のＭＯＳ型半導体装置を構成するための縦型の半導体薄膜を形成する工程と、少なくとも前記第１のフィン上に第２の絶縁体層を形成する工程と、前記第１の絶縁体層、前記第２の絶縁体層又は前記第１の絶縁体層と前記第２の絶縁体層とが重なった絶縁体層に、ｐチャネル型のＭＯＳ型半導体装置を構成するための所望の縦型の半導体薄膜である第２のフィンの平面形状よりも大きな第２の開口部を形成する工程と、該第２の開口部にソース又はドレイン領域と、その領域上にチャネル領域と、該チャネル領域上にドレイン又はソース領域とを基板に対して平行に積層してｐチャネル型のＭＯＳ型半導体装置を構成するための縦型の半導体薄膜を形成する工程と、前記ｎチャネル型のＭＯＳ型半導体装置を構成するための半導体薄膜と前記ｐチャネル型のＭＯＳ型半導体装置を構成するための半導体薄膜とを、同時に、前記第１のフィンの平面形状又は前記第２のフィンの平面形状に加工する工程と、前記第１のフィン及び前記第２のフィンの側面に露出した両者のチャネル領域の側面の全面又は一部の面にゲート絶縁体膜を介してゲート電極を配設する工程とを有する多素子型のＭＯＳ型半導体装置の製造方法とした。
【００５５】
この製造工程を用いれば、第１のフィンと第２のフィンを形成するために必要な極微細なパターン形成が要求されるフォトリソグラフィ工程が２回から１回になり、フォトリソグラフィ工程の簡略化のみならず、両チャネルのｖ−ＦｉｎＦＥＴ構造のＭＯＳ型半導体装置を構成するフィン形状のより精密な制御とより優れた再現性を実現できる。
【００５６】
このとき、半導体薄膜をフィンの平面形状に加工する工程において、所望の縦型の半導体薄膜であるフィンの平面形状が、フィンの側面に露出するチャネル領域の側面の全面又は一部の面にゲート絶縁体膜を介して配設されたゲート電極に印加されたゲート電圧によってチャネル領域が完全に空乏化されるような平面形状である多素子型のＭＯＳ型半導体装置の製造方法とすることができる。
【００５７】
フィンを形成する工程又は縦型の半導体薄膜を形成する工程において、選択エピタキシャル成長法を用いて、絶縁体層に形成した開口部のみにフィン又は縦型の半導体薄膜を成長させる、多素子型のＭＯＳ型半導体装置の製造方法とすることが好ましい。
【００５８】
この場合、フィンの膜厚又は縦型の半導体薄膜の膜厚を、開口部を形成した絶縁体層の厚さにほぼ等しくなる様に成長させる、多素子型のＭＯＳ型半導体装置の製造方法とすることができる。
【００５９】
縦型の半導体薄膜であるフィンの少なくともチャネル領域の側面に、斜めイオン注入法を用いて選択的に不純物を導入した領域を形成する工程を有する多素子型のＭＯＳ型半導体装置の製造方法とすることも好ましい。
【００６０】
第１のフィンと、第２のフィンとを、互いに異なる半導体の材料又は組成で形成する工程を有する多素子型のＭＯＳ型半導体装置の製造方法とすることも好ましい。
【発明の効果】
【００６１】
ＭＯＳＦＥＴをさらに小型化するため、ｖ−ＦＥＴの構造を応用してエピタキシャル成長法等で極微細化したチャネル領域を形成した場合であっても、容易にチャネル領域の完全な空乏化ができ、サブスレッショルド電流特性が劣化しない、高性能で製造しやすいＭＯＳ型半導体装置及びその製造方法が実現した。
【発明を実施するための最良の形態】
【００６２】
図１〜図３に、本発明によるＭＯＳ型半導体装置であるｎチャネル型ｖ−ＦｉｎＦＥＴを示す。図１はその断面構造図であり、図２は図１のP部の拡大断面構造図である。図３は図１の平面レイアウト図を示す。図３において、フィン200は第５の絶縁体層の側壁341の外周部と略同一の平面形状であり、第５の絶縁体層の側壁341の下側に位置している。
【００６３】
シリコン単結晶基体等の基体210の上面に形成されたシリコン酸化膜等で構成される埋め込み絶縁体膜220と、その上面に周囲を第１の絶縁体膜310で囲まれるように限定された高濃度にｎ型不純物がドープされたシリコン単結晶半導体等のｎ＋半導体薄膜230が形成されたＳＯＩ基板21と、該ｎ＋半導体薄膜230上に所望の形状と構成とを有するシリコン単結晶薄膜等よりなる縦型の半導体薄膜であるフィン200を有する。該フィン200は基体210に対して平行にｎ＋層、ｎ層、ｐ層、ｎ層及びｎ＋層を下面から順に連続的な積層膜として構成されており、ｐ層で形成されるチャネル領域260の露出した側面の全面に接して、シリコン酸化膜等のゲート絶縁体膜240が配設され、該ゲート絶縁体膜に接して多結晶シリコン膜等のゲート電極250が配設されている。
【００６４】
本実施の形態では、ゲート電極250を、ゲート絶縁体膜240を介して、フィン200の側面に露出したチャネル領域260の側面の全てに接する状態で配設した構成であるが、これに限定されない。前記チャネル領域260の側面の一部に接する状態で配設してもよい。チャネル領域260を完全に空乏化することを考慮すると、前記チャネル領域260の側面の少なくとも一組の対向する二面に配設しておくことが好ましい。より好ましくは、本実施の形態の様に、チャネル領域260の側面の全てに接してゲート電極250を配設する。チャネル領域260をより完全に空乏化しやすくなるからである。
【００６５】
尚、上記に示したｎ＋層、ｎ層、ｐ層、ｎ層及びｎ＋層の構成材料や組成、膜厚は所望のｖ−ＦｉｎＦＥＴの電気的特性を得るために種々の組み合わせが考えられることはいうまでもない。更には、上記のチャネル領域260の側面に斜めイオン注入法等を用いて所望の不純物を導入した不純物導入領域261を形成してｖ−ＦｉｎＦＥＴのより精密な電気的特性、例えば閾値電圧の制御を行うことも可能である。本実施の形態のようにチャネル領域がp型である場合には、不純物導入領域261に注入する不純物としてBやIn等を用いることができる。チャネル領域が低濃度のp型である場合は、短チャネル効果が顕著になりやすい。そのため、不純物としては、特に質量が大きく熱による拡散係数の小さいInを用いることが好ましい。また、不純物を注入するタイミングはゲート絶縁体膜240の形成前が好ましい。
【００６６】
フィン200の下面側にｎ層とｎ＋層で構成されたソース領域270は、ＳＯＩ基板21側のソース領域270の全面に接したｎ＋半導体薄膜230を介して、ゲート電極250の外側を経由させて、ソース電極のコンタクト開口部271に埋め込まれたＷ等の金属膜で形成されたソース領域の引き出し電極272に接続されている。すなわち、ｎ＋半導体薄膜230とソース電極のコンタクト開口部271に埋め込まれたＷ等の金属膜により、ソース領域270とソース領域の引き出し電極272とを導通する導電体パターンが形成されている。導電体パターンを構成するｎ＋半導体薄膜230は、ＳＯＩ基板21に対して平行で、かつソース領域270の基板側の面の長手方向と垂直な方向に引き出された構成となっているため、図３に示す様に、導電体パターンとしてのｎ＋半導体薄膜230を太く形成することができ配線抵抗値が大きく低下する。
【００６７】
ドレイン領域の引き出し電極282は、フィン200の上面側に形成されているｎ層及びｎ＋層で構成されるドレイン領域280のｎ＋層上面に開口されたドレイン電極のコンタクト開口部281に埋め込まれたＷ等の金属膜で形成される。ゲート引き出し電極252は、ゲート電極のコンタクト開口部251に埋め込まれたＷ等の金属膜で形成される。
【００６８】
本発明の大きな特徴の１つは、従来のｖ−ＦＥＴと同様にフィン200の長手方向のチャネル幅Ｗｎを任意に設定できるので、ソース、ドレイン及びゲートの電極引き出しはネック部を要しないストレートな引き出しが可能となることである。従って、図６及び図１０に示すような従来のｐ−ＦｉｎＦＥＴで必要とするネック部分を有する長い間隔Ｄの電極引き出し領域190が不要となるために、高い集積密度化と、特にソース領域170、ドレイン領域180の直列抵抗の著しい改善ができる。
【００６９】
フィン200の下面側の側面を囲むように形成されているシリコン酸化膜等の第１の絶縁体層320はｎ＋半導体薄膜230とゲート電極250との層間絶縁体層である。更に、シリコン酸化膜等の第４の絶縁体層330は、ゲート電極250とソース領域の引き出し電極272及びドレイン領域の引き出し電極282との層間絶縁体層である。尚、ドレイン電極のコンタクト開口部281をドレイン領域280の内側領域に限定するためにシリコン酸化膜等の第５の絶縁体層の側壁341を該コンタクト開口部の周辺を囲む様に形成することも可能である。
【００７０】
本発明によるｎチャネル型のｖ−ＦｉｎＦＥＴでは、チャネル長ＬＣｎは、フィン200のソース領域270を構成するｎ層とドレイン領域280を構成するｎ層とで挟まれたチャネル領域260のｐ層の厚みで決定される。フィン200の形成に、エピタキシャル成長法を用いれば、ｎ＋層、ｎ層、ｐ層、ｎ層及びｎ＋層の各層の膜厚は、極めて精密な制御性と再現性をもって形成が可能であるので、極微細なチャネル長ＬＣｎを実現することは容易である。従って、従来のｐ−ＦｉｎＦＥＴのゲート電極250のゲート電極長Ｌｇの形成工程で要求される最先端の極微細なフォトリソグラフィ工程を用いる必要がないために、製造が容易となる。尚、ゲート電極250は、フィン200の側面に露出したチャネル領域260の側面の全面に、ゲート絶縁体膜240を介して配設されており、フィン200の幅Ｗｆｉｎは、ゲート電極250に印加されるゲート電圧によってチャネル領域260が完全に空乏化する程度に狭く形成する必要がある。フィン200の幅Ｗｆｉｎは100nm以下が好ましい。100nmより大きいと、チャネル領域260を完全に空乏化することが困難となる。フィン200の幅Ｗｆｉｎは、より好ましくは50nm以下である。フィン200の幅Ｗｆｉｎの下限値については加工精度によって決まる。現行の加工精度ではフィン200の幅Ｗｆｉｎの下限値は１０nm程度である。フィン200の高さＨｆｉｎは、所望のチャネル長ＬＣｎを確保しつつ、ソース領域270とドレイン領域280が所望のｖ−ＦｉｎＦＥＴの電気的特性を満足する様な不純物分布と所望の形状を有する様に設定する。
【００７１】
図３に示すように、本発明では、従来のｐ−ＦｉｎＦＥＴにおけると同様にフィン200の両側にＭＯＳ型半導体装置のチャネルが形成されているので、フィン200の長手方向の幅をＷｎとすれば、そのチャネル幅Ｗは２Ｗｎで与えられる。
【００７２】
図１〜図３の実施例の基板として、基体210の上面に形成された埋め込み絶縁体膜220と、その上面に形成されているｎ＋半導体薄膜230を有するＳＯＩ基板21を用いたが、通常によく用いられている半導体基板上にフィンが形成されている構成も可能である。また、ｖ−ＦｉｎＦＥＴのチャネル長ＬＣｎを決定するフィン200のチャネル領域となるｐ層の膜厚（チャネル領域260の厚み）を２種類以上有する複数のｖ−ＦｉｎＦＥＴを同一の基板上に形成することによって、所望の電気的特性を有する異なるチャネル長のｖ−ＦｉｎＦＥＴを集積化することも可能である。また、図１〜図３に示す実施例では、ゲート電極250がゲート絶縁体膜240を介して、長方形に形成されたフィン200の全周を囲む様に配設されているが、レイアウトによっては、フィン200の長手方向（即ち、Ｗｎ方向）の両側面か、更に加えてフィンの幅方向（即ち、Ｗｆｉｎ方向）の一方の側面を含む３側面に形成することもできる。また、図１〜図３に示す実施例では、平面形状が長方形のフィン200を例示したが、フィンの平面形状は多角形や円形等の任意の形状やレイアウトが可能であり、これらのフィンの平面形状に応じてゲート絶縁体膜やゲート電極を配設する形状も任意に設定可能である。
【００７３】
図４に、フィン200の平面形状が六角形の場合の、ｖ−ＦｉｎＦＥＴの第１の別例の平面レイアウト図を示す。図4において、フィン200は第５の絶縁体層の側壁341の六角形状の外周部と略同一の平面形状であり、第５の絶縁体層の側壁341の下側に位置している。この場合チャネル幅Wは近似的に２Ｗｎで与えられる。
【００７４】
図５に、フィン200の平面形状が円形の場合の、ｖ−ＦｉｎＦＥＴの第２の別例の平面レイアウト図を示す。図5においても、フィン200は第５の絶縁体層の側壁341の円形の外周部と略同一の平面形状であり、第５の絶縁体層の側壁341の下側に位置している。この場合、チャネル幅Wは、フィン200の円周長で表され、πＷｆｉｎ（πＷｎ）となる。
【００７５】
既に例示した様に通常は基体210としてシリコン単結晶基体、埋め込み絶縁体膜220としてシリコン酸化膜、ｎ＋半導体薄膜230やフィン200としてシリコン単結晶薄膜を用いることが考えられるが、ｎ＋半導体薄膜230やフィン200の材料として、シリコン以外のIV族半導体薄膜（例えば、Ｇｅ，ＳｉＧｅ，Ｃ，ＳｉＣ等の薄膜）、III−Ｖ族半導体薄膜（例えば、ＧａＡｓ，ＧａＰ，ＧａＮ，ＡｌＰ等や、それ等の共晶半導体薄膜）やII−VI族半導体薄膜（例えば、ＺｎＳｅ，ＺｎＳ，ＣｄＳ，ＣｄＴｅ等の薄膜）を用いることも可能である。また、本発明の特徴の１つとして、フィン200の形成法としてエピタキシャル成長法を用いているので、上記の各種半導体薄膜を組み合わせた積層膜をフィン200として堆積させることも可能となり、高性能なｖ−ＦｉｎＦＥＴが実現できる。
【００７６】
本発明によるｖ−ＦｉｎＦＥＴを用いた多素子型のＭＯＳ型半導体装置であるＣＭＯＳインバータの断面構造図を図１２に、その平面レイアウト図を図１３に示す。図１３において、フィン201,202は第５の絶縁体層の側壁341,342の四辺形形状の外周部と略同一の平面形状であり、第５の絶縁体層の側壁341,342の下側に位置している。また、図１〜図３に示すｎチャネル型ｖ−ＦｉｎＦＥＴと同様の機能を有するものには同一の番号を付与している。ＣＭＯＳインバータ回路の場合には、ｎチャネル型ｖ−ＦｉｎＦＥＴのソース、チャネル及びドレインの各領域270，260，280を、ｎ＋半導体薄膜230の上面に基体210に対して平行に下面からｎ＋層、ｎ層、ｐ層、ｎ層及びｎ＋層の順に連続的な積層膜として堆積した第１のフィン201として形成する。同様に、ｐチャネル型ｖ−ＦｉｎＦＥＴのソース、チャネル及びドレインの各領域275，265，285を、ｐ＋半導体薄膜235の上面に基体210に対して平行に下面からｐ＋層、ｐ層、ｎ層、ｐ層及びｐ＋層の順に連続的な積層膜として堆積した第２のフィン202として形成する。
【００７７】
該第１のフィン201と該第２のフィン202の周囲には、所望の形状のゲート絶縁体膜240とゲート電極255を配設する。また、図１に示したｎチャネル型ｖ−ＦｉｎＦＥＴの場合と同様に、ｐチャネル型ｖ−ＦｉｎＦＥＴを構成するｎ層のチャネル領域の側面に電気的特性、特に閾値電圧を制御するための不純物導入領域266を斜めイオン注入法等を用いて形成することもできる。不純物導入領域266に注入する不純物として、本実施の形態のようにチャネル領域がn型である場合にはAs、P等を用いることができる。また、不純物を注入するタイミングはゲート絶縁体膜240の形成前が好ましい。
【００７８】
上記のｎ＋及びｐ＋の半導体薄膜230及び235は、埋め込み絶縁体膜220の上面に形成されており、それ等の周囲は第１の絶縁体膜310によって囲まれるように形成されている。ＣＭＯＳインバータを構成するために、両チャネルのｖ−ＦｉｎＦＥＴのゲート電極255は共通に形成されており、ゲート引き出し電極257を介してインバータの入力信号ＶＩＮが印加される。出力信号ＶＯＵＴは、ｎチャネル型とｐチャネル型のｖ−ＦｉｎＦＥＴのドレイン領域の引き出し電極282、287を共通に接続して取り出される。ｎチャネル型ｖ−ＦｉｎＦＥＴのソース領域の引き出し電極272には電源ＶSS（通常はＧＮＤに接続される）が印加され、ｐチャネル型ｖ−ＦｉｎＦＥＴのソース領域の引き出し電極277には電源ＶＤＤが印加される。第１の絶縁体層320はゲートとソース間の層間絶縁体層であり、第4の絶縁体層330はゲートとドレイン間の層間絶縁体層である。
【００７９】
本発明のｎチャネル型ｖ−ＦｉｎＦＥＴのチャネル長ＬＣｎは第１のフィン201のｐ層の膜厚（即ち、チャネル領域260の厚み）で、ｐチャネル型ｖ−ＦｉｎＦＥＴのチャネル長ＬＣｐは第２のフィン202のｎ層の膜厚（即ち、チャネル領域265の膜み）で決定され、それぞれが所望のｖ−ＦｉｎＦＥＴの特性を満足するように設定する。
【００８０】
図１３に示した、本発明による、ｖ−ＦｉｎＦＥＴを用いたＣＭＯＳインバータの平面レイアウト図によると、図１０に示した、従来のｐ−ＦｉｎＦＥＴを用いたＣＭＯＳインバータの平面レイアウトに比べて、極めて単純化された高密度なレイアウトが実現されていることが分かる。本発明のｎチャネル型とｐチャネル型ｖ−ＦｉｎＦＥＴのチャネル幅は、第１のフィン201と第２のフィン202の長手方向の２倍に等しい２Ｗｎと２Ｗｐで与えられる。ｎチャネル型とｐチャネル型のｖ−ＦｉｎＦＥＴに流れるドレイン電流値を等しくして、立ち上がりと立ち下がりのスイッチング時間をほぼ同等にするためには、従来の平面構造のＣＭＯＳインバータと同様に、２Ｗｎと２Ｗｐの比を、電子と正孔の移動度の逆比例の関係になるように設定すればよい。従って、従来のｐ−ＦｉｎＦＥＴが並列接続されるフィンの数の比で決まる様なデジタル的な調整ではなく、本発明のｖ−ＦｉｎＦＥＴを用いれば、チャネル長の長短を設定するだけで精密にチャネル幅の比を調整できるという大きな特徴を有する。本発明のｖ−ＦｉｎＦＥＴのレイアウトは、極微細なパターン幅Ｗｆｉｎを有する孤立した１本の大きな島状のフィンで形成できるため、従来の並列接続されるｐ−ＦｉｎＦＥＴで必要とされるフィン相互間を分離する間隙領域が不要となる。このため、パターンレイアウトが極めて単純化されて、チャネル幅方向には集積密度がほぼ２倍となる利点もある。従って、本発明では、前記特許文献１の図５〜図３３に示されている様な極微細な繰り返しパターンを形成する工程が不要となるので、フィンのパターン形成工程が極めて単純化できる特徴をも有する。
【００８１】
また、本発明のｖ−ＦｉｎＦＥＴでは、チャネル長ＬＣがエピタキシャル成長法による半導体薄膜の膜厚制御で設定可能なため、従来のｐ−ＦｉｎＦＥＴで必要とするゲート電極長Ｌｇ（図６参照）を加工するための極微細なパターン形成のためのフォトリソグラフィ工程が不要となる。更には、エピタキシャル成長法による半導体薄膜の膜厚は、フォトリソグラフィ法のパターン形成の線幅制御に比べて極めて高精度に制御できることから、チャネル長ＬＣのロット間、ウェーハ間、ウェーハ内、チップ間及びチップ内の再現性、制御性や均一性も大幅に改善される。
【００８２】
尚、ｎチャネル型ｖ−ＦｉｎＦＥＴを構成する半導体薄膜の第１のフィン201に高い電子移動度をもつ半導体材料を、ｐチャネル型ｖ−ＦｉｎＦＥＴを構成する半導体薄膜の第２のフィン202に高い正孔移動度をもつ半導体材料を用いれば、両チャネルのｖ−ＦｉｎＦＥＴを単結晶シリコンで形成した場合に比べて、格段に優れた電気的特性を有するＣＭＯＳインバータ回路が実現できる。更に、ｎチャネル型とｐチャネル型のｖ−ＦｉｎＦＥＴの電気的特性を独立に制御するために、ゲート絶縁体膜240やゲート電極255の膜材料、組成や膜厚が異なるように形成しても良く、また、それらの複数種類のｖ−ＦｉｎＦＥＴを同一基板上に形成することも可能である。
【００８３】
上記ＣＭＯＳインバータの実施の形態において、フィンの平面形状は四辺形であるが、これに制限されず、六角形や円形のフィンを用いても良い。円形のフィンを用いた場合の例を図１４に示す。図１４において、フィン201,202は第５の絶縁体層の側壁341,342の円形形状の外周部と略同一の平面形状であり、第５の絶縁体層の側壁341,342の下側に位置している。本実施の形態では、同一形状の円形の第２のフィン202を複数個並べてｎチャネル型とｐチャネル型のｖ−ＦｉｎＦＥＴに流れるドレイン電流値を等しくして、立ち上がりと立ち下がりのスイッチング時間をほぼ同等にしているがこれに制限されない。ｎチャネル型ｖ−ＦｉｎＦＥＴを構成する半導体薄膜の第１のフィン201と、ｐチャネル型ｖ−ＦｉｎＦＥＴを構成する半導体薄膜の第２のフィン202を一基ずつで構成し、それらの直径を変えることで立ち上がりと立ち下がりのスイッチング時間をほぼ同等にしてもよい。本実施の形態では、チャネル領域の平面形状が円形であることから、チャネル領域の完全な空乏化により有利なＣＭＯＳインバータとなる。例えば、同じフィンの幅Ｗｆｉｎを有する平面形状が四辺形のフィンの場合と比較すると、円形のフィン201,202を用いた方が、より低いゲート電圧でチャネル領域を完全に空乏化できる。また、ゲート電圧が同じであることを前提とすると、円形のフィン201,202を用いた方が、より広いフィンの幅Ｗｆｉｎでもチャネル領域を完全に空乏化することができる。このため、製造工程において、微細加工工程であるフィンの幅Ｗｆｉｎがばらついても、そのバラツキを吸収してチャネル領域を完全に空乏化することができ、製造歩留まりの高い、製造しやすいＣＭＯＳインバータとなる。
【００８４】
本発明によるｖ−ＦｉｎＦＥＴで構成したＣＭＯＳインバータの製造方法について、図１５a〜図１９fに示す断面構造図を用いて説明する。基板としては、シリコン単結晶基体等の基体210上に、シリコン酸化膜等の埋め込み絶縁体膜220とシリコン単結晶薄膜等の半導体薄膜225が積層して形成されたＳＯＩ基板21を用いている（図１５a）。この場合の半導体薄膜225は、ｎ型又はｐ型かあるいは実質的に不純物を含まない高比抵抗の半導体薄膜を用いる。選択酸化法等の手段を用いてシリコン酸化膜等の第１の絶縁体膜310で周囲を囲まれた該半導体薄膜225の島状領域を形成する。次いで、それ等の島状領域の半導体薄膜に、フォトリソグラフィ法とイオン注入法とを組み合わせる等の手段を用いて、ｎチャネル型ｖ−ＦｉｎＦＥＴのソース領域の一部となる高濃度のｎ型不純物を含むｎ＋半導体薄膜230と、ｐチャネル型ｖ−ＦｉｎＦＥＴのソース領域の一部となる高濃度のｐ型不純物を含むｐ＋半導体薄膜235を形成する（図１５b）。ｎチャネル型ｖ−ＦｉｎＦＥＴを構成する第１のフィン201の高さにほぼ等しい膜厚を有するシリコン酸化膜やシリコン窒化膜等の第１の絶縁体層320を全面に堆積し、該第１の絶縁体層320に第１のフィン201の平面形状にほぼ等しい大きさの開口部を形成する。非特許文献３に記載されている様な選択エピタキシャル成長法を用いて、該開口部のみにｎチャネル型ｖ−ＦｉｎＦＥＴの第１のフィン201となるべきｎ＋層、ｎ層、ｐ層、ｎ層及びｎ＋層を基板に平行に下から順次連続的に成長せしめて積層膜を選択的に成長する。この選択エピタキシャル成長工程では、第１の絶縁体層320の上面には半導体薄膜は堆積されない（図１５c）。
【００８５】
必要に応じて、ＣＭＰ（Chemical-Mechanical Polishing）法を用いて表面を平坦化する。その上面に、シリコン酸化膜やシリコン窒化膜等の第２の絶縁体層321を全面に堆積した後、第１の絶縁体層320と第２の絶縁体層321との積層膜にｐチャネル型ｖ−ＦｉｎＦＥＴの第２のフィン202とほぼ同一の平面形状を有する開口部を形成する（図１５d）。該開口部に選択エピタキシャル成長法を用いて、基板に平行に下から順次連続的にｐ＋層、ｐ層、ｎ層、ｐ層及びｐ＋層よりなる積層膜を堆積する（図１５e）。次に、第１のフィン201と第２のフィン202の高さをほぼ等しくするために、ＣＭＰ法を用いて平坦化する（図１５f）。本実施例においては、第１の絶縁体層320と第２の絶縁体層321との積層膜に開口部を形成しているが（図１５d）、第１の絶縁体層320を完全に取り払った後、第２の絶縁体層を第１のフィン201が隠れる程度に厚く堆積させて、第２の絶縁体層上に開口部を形成してもよい（図15dにおいて第１の絶縁体層320と第2の絶縁体層321の占有部分を第２の絶縁体層のみで形成した構成である）。また、第２の絶縁体層321を第１のフィン201の上側にだけ選択的に堆積させた後、第１の絶縁体層320上に開口部を形成してもよいし、第２の絶縁体層321を第１のフィン201の上側にだけ選択的に堆積させる前に、第１の絶縁体層320上に開口部を形成してもよい。
【００８６】
本実施の形態において、絶縁体層320,321に形成する開口部の形状は、それぞれのフィン201,202の側面に露出するチャネル領域260,265の側面の全面にゲート絶縁体膜を介して配設されたゲート電極155に印加されたゲート電圧によって、それぞれのチャネル領域260,265が完全に空乏化されるようなフィン201,202の平面形状と略同一の形状であるがこれに限定されない。それぞれのチャネル領域が完全に空乏化するようなフィン201,202の平面形状と略同一の形状であれば、ゲート電極155をチャネル領域の側面の全面にゲート絶縁体膜を介して配設しなくてもよい。しかし、チャネル領域の側面の全面にゲート電極を配設した方が、チャネル領域を完全に空乏化しやすい。
【００８７】
本実施の形態において、フィン201,202の幅Ｗｆｉｎ（図１３参照）は100nm以下が好ましい。100nmより大きいと、チャネル領域を完全に空乏化することが困難となる。フィン201,202の幅Ｗｆｉｎは、より好ましくは50nm以下である。フィン201,202の幅Ｗｆｉｎの下限値については加工精度によって決まる。現行の加工精度ではフィン201,202の幅Ｗｆｉｎの下限値は１０nm程度である。
【００８８】
以下には、別の製造方法を用いて図１５bから図１５fに至る製造工程を実現した第１の別例について図１６a〜１６cを用いて説明する。上述の工程で形成した図１５bの状態から、第１の絶縁体層320を全面に堆積し、ｎチャネル型ｖ−ＦｉｎＦＥＴを構成する第１のフィン201の平面形状より十分に大きな開口部を形成して、該開口部に選択エピタキシャル成長法を用いてｎ＋層、ｎ層、ｐ層、ｎ層及びｎ＋層を基板に平行に下から順次連続的に成長せしめて第１の半導体薄膜の積層膜205を選択的に形成する。必要に応じてその表面を、ＣＭＰ法を用いて平坦化する。その上面に第２の絶縁体層321を堆積後、該第２の絶縁体層321と第１の絶縁体層320の積層膜に、ｐチャネル型ｖ−ＦｉｎＦＥＴを構成する第２のフィン202の平面形状より十分に大きな開口部を形成する。該開口部に選択エピタキシャル成長法を用いてｐ＋層、ｐ層、ｎ層、ｐ層及びｐ＋層を基板に平行に下から順次連続的に成長せしめて第２の半導体薄膜の積層膜206を選択的に形成する（図１６a）。第１の半導体薄膜の積層膜205の表面が露出する程度にＣＭＰ法を用いて平坦化した後に、フォトリソグラフィ技術を用いて該第１と第２の半導体薄膜の積層膜205、206を選択的にエッチングして第１と第２のフィン201,202を形成する（図１６b）。次いで、上記のエッチング工程で生じた各フィンと第１の絶縁体層320との間隙部に第３の絶縁体層322を堆積し、ＣＭＰ法で平坦化して第３の絶縁体層322を埋め込めば、図１５fと同様の形状が完成する（図１６c）。この場合において、第３の絶縁体層322の材質は第１の絶縁体層320の材質と同じことが好ましいが、これに限定されない。第３の絶縁体層322と第１の絶縁体層320の材質が同じであれば、両者の熱膨張係数が等しくなり、ＣＭＯＳインバータの信頼性、特に耐ヒートサイクル特性が向上する。この製造工程を用いれば、第１のフィン201と第２のフィン202を形成するために必要な極微細なパターン形成が要求されるフォトリソグラフィ工程が２回から１回になり、フォトリソグラフィ工程の簡略化のみならず、両チャネルのｖ−ＦｉｎＦＥＴを構成するフィン形状のより精密な制御とより優れた再現性を実現できる。
【００８９】
本実施の形態において、第１のフィン201及び第２のフィン202の平面形状は、それぞれの側面に露出するチャネル領域の側面の全面にゲート絶縁体膜を介して配設されたゲート電極に印加されたゲート電圧よって、それぞれのチャネル領域が完全に空乏化する平面形状と略同一の形状であるがこれに限定されない。それぞれのチャネル領域が完全に空乏化するようなフィン201,202の平面形状と略同一の形状であれば、ゲート電極をチャネル領域の側面の全面にゲート絶縁体膜を介して配設しなくてもよい。しかし、チャネル領域の側面の全面にゲート電極を配設した方が、チャネル領域を完全に空乏化しやすい。
【００９０】
本実施の形態において、フィン201,202の幅Ｗｆｉｎ（図１３参照）は100nm以下が好ましい。100nmより大きいと、チャネル領域を完全に空乏化することが困難となる。フィン201,202の幅Ｗｆｉｎは、より好ましくは50nm以下である。フィン201,202の幅Ｗｆｉｎの下限値については加工精度によって決まる。現行の加工精度ではフィン201,202の幅Ｗｆｉｎの下限値は１０nm程度である。
【００９１】
更に、ここに述べた製造工程を用いれば以下のような方法でフィンの形成も可能である。まず、図１５bの状態から、第１の絶縁体層320を全面に堆積し、第１の絶縁体層320にｎチャネル型ｖ−ＦｉｎＦＥＴを構成する第１のフィン201の平面形状より十分に大きな第１の開口部を形成する。通常のエピタキシャル成長法を用いて第１の開口部に第１の半導体薄膜の積層膜を形成する。その後、第１の絶縁体層320上に堆積した第１の半導体薄膜をＣＭＰ法等で平坦化する。同様に、第１の絶縁体膜320にｐチャネル型ｖ−ＦｉｎＦＥＴを構成する第２のフィン202の平面形状より十分に大きな第２の開口部を形成し、通常のエピタキシャル成長法を用いて第２の開口部に第２の半導体薄膜の積層膜を形成する。その後、第１の絶縁体膜320上に堆積した第２の半導体膜をＣＭＰ法等で平坦化する。フォトリソグラフィ技術を用いて第１と第２の半導体薄膜の積層膜を選択的にエッチングして第１と第２のフィン201,202を形成して図１６bの状態とする。次いで、上記のエッチング工程で生じた各フィンと第１の絶縁体層320との間隙部に第３の絶縁体層322を堆積し、ＣＭＰ法で平坦化して第３の絶縁体層322を埋め込めば、図１６cと同様の形状が完成するのである。
【００９２】
尚、今までの説明では、エピタキシャル成長法で形成する半導体薄膜の高さと絶縁体層の開口部の高さがほぼ等しいとして説明したが、ＣＭＰ法による平坦化法と組み合わせれば、該半導体薄膜の膜厚を該開口部の高さに比べて厚く、又は薄く形成しても良い。ＣＭＰ法による平坦化工程を少なくして、製造工程の簡素化をはかるためには、本実施の形態のように、エピタキシャル成長法で形成する半導体薄膜の高さと絶縁体層の開口部の高さをほぼ等しくすることが好ましい。
【００９３】
また、上記のｎ＋層、ｎ層、ｐ層、ｎ層及びｎ＋層の積層膜やｐ＋層、ｐ層、ｎ層、ｐ層及びｐ＋層の積層膜を構成する各層の半導体薄膜の材料、組成、膜厚やそれらの組み合わせは、所望のｎチャネル型及びｐチャネル型ｖ−ＦｉｎＦＥＴの電気的特性が得られるようにエピタキシャル成長工程において設定可能である。
【００９４】
本発明では、第１のフィン201と第２のフィン202に形成されているｎ層とｐ層の膜厚によってｎチャネル型とｐチャネル型のｖ−ＦｉｎＦＥＴのチャネル長ＬＣｎとＬＣｐが決定される。エピタキシャル成長法では、その膜厚制御と不純物濃度の精密制御が可能であり、ＭＯＳＦＥＴの電気的特性を決める最も重要なパラメータであるチャネル長ＬＣを精密に制御できるので、チャネル長ＬＣのロット間やウェーハ間の再現性やウェーハ内、チップ間及びチップ内の制御性や均一性に極めて優れたｖ−ＦｉｎＦＥＴが得られる。このことは、従来のｐ−ＦｉｎＦＥＴにおいて最先端のフォトリソグラフィ技術を用いて極微細なゲート電極長Ｌｇを形成する工程に比べて、チャネル長ＬＣの制御性、即ち、ｖ−ＦｉｎＦＥＴの電気的特性の制御性が極めて優れていることを意味する。
【００９５】
図１５f又は図１６cの形状を完成した後、第１の絶縁体層320又は第１の絶縁体層320と第３の絶縁体層322を均一にエッチバックして、チャネル領域260,265の側面を絶縁体層320又は322から露出させる。エッチバックされた第１の絶縁体層320又は第１の絶縁体層320と第３の絶縁体層322はｖ−ＦｉｎＦＥＴのソース領域とゲート領域の層間絶縁体層となる。必要に応じて、ｖ−ＦｉｎＦＥＴの電気的特性、特に閾値電圧を制御するために、斜めイオン注入法等の手段を用いてチャネル領域260、265の側面に不純物導入領域261,266を形成する。次に、フィン201と202の露出した側面の一部の面又は全面に接してシリコン酸化膜等や窒化シリコン膜等のゲート絶縁体膜240を形成する（図17a）。本実施の形態では、フィン201と202の露出した側面の全面にゲート絶縁体膜240を形成している。更にそのゲート絶縁体膜240に接してゲート電極膜を形成し、ＣＭＰ法で該ゲート電極膜とフィンの表面がほぼ等しくなる様に平坦化する。その後、フィン上部の側面の一部が露出するまで、ゲート電極膜を均一にエッチバックする。次いで、フォトリソグラフィ技術を用いて、ゲート電極膜を所望の形状にエッチングしてゲート電極255を形成する（図１７b）。シリコン酸化膜等の第４の絶縁体層330を、空隙部を埋め込むように全面に堆積し、ＣＭＰ法を用いてフィンの上部とほぼ等しい高さになる様に平坦化する（図１７c）。
【００９６】
本実施の形態では、フィン201,202の側面に露出したチャネル領域260,265の全面に、ゲート絶縁体膜240を介してゲート電極255を形成しているがこれに制限されない。
チャネル領域260,265のそれぞれの側面の一部に接する状態で配設してもよい。チャネル領域260,265を完全に空乏化することを考慮すると、チャネル領域260,265のそれぞれの側面の少なくとも一組の対向する二面に配設しておくことが好ましい。本実施の形態の様に、チャネル領域260,265の側面の全てに接してゲート電極250を配設することがより好ましい。チャネル領域260,265をより完全に空乏化しやすくなるからである。チャネル領域260,265を完全に空乏化しやすいということは、より低いゲート電圧でチャネル領域260,265を完全に空乏化できる。また、ゲート電圧が同じであることを前提とすると、より広いフィンの幅Ｗｆｉｎでもチャネル領域260,265を完全に空乏化することができる。このため、製造工程において、微細加工工程であるフィンの幅Ｗｆｉｎがばらついても、そのバラツキを吸収してチャネル領域260,265を完全に空乏化することができ、製造歩留まりの高い、製造しやすいｖ−ＦｉｎＦＥＴの製造方法となる。
【００９７】
この状態から、フィン201,202の上部を均一にエッチバックした後（図１７d）、全面にシリコン酸化膜等の第５の絶縁体層340を堆積し（図１７e）、更に、該第５の絶縁体層340を異方性エッチングして、フィン201,202の上部に形成された凹部の側面に第５の絶縁体層の側壁341,342を形成する。この工程により、ドレイン領域の引き出し電極282と287を形成するためのコンタクト開口部が形成される（図１７f）。次いで、第４の絶縁体層330に、ｎチャネル型とｐチャネル型のｖ−ＦｉｎＦＥＴのソース、ドレインやゲートの引き出し電極形成用のコンタクト開口部を形成する。更に、開口部形成によって露出したｎ＋半導体膜230、ｐ＋半導体薄膜235、ゲート電極255、第１のフィン201及び第２のフィン202の上面に、コンタクト抵抗を下げるために、シリサイド膜350を形成する工程を導入することも可能である。次いで、電極形成のための金属膜を全面に堆積した後に、その表面をＣＭＰ法で平坦化してコンタクト開口部に該金属膜を埋め込み、ソース領域の引き出し電極272，277とドレイン領域の引き出し電極282，287及びゲート引き出し電極257を形成する（図１７g）。これ以降は、通常の平面構造のＣＭＯＳインバータの製造工程における多層配線工程となるので説明は省略する。 
【００９８】
尚、上記の製造方法では、第５の絶縁体層の側壁341,342をフィン201,202の上部の開口部を囲む様に形成した例を示したが、図１８の第２の別例に示す様に、ドレイン領域の引き出し電極282，287とゲート電極255とは、第４の絶縁体層330で相互に絶縁されているので、該側壁341,342は必ずしも形成する必要はなく、この側壁形成工程を省略することも可能である。
【００９９】
図１７aから図１７gに至る迄の本発明の製造方法の第２の別例について図１９aから図１９cに述べる。図１７aの形状を実現した後の工程で、全面にゲート電極膜を形成後に、該ゲート電極膜を異方性エッチングすることによりフィンの周囲の側壁にゲート電極256を形成する（図１９a）。この時、ゲート電極256の上部がフィンの上部より所望の深さだけ低くなる様にオーバーエッチングする。第４の絶縁体層330を全面に堆積し、ＣＭＰ法で表面を平坦化して図１９bに示す形状とする。これまでの工程で、図１７cと同様の形状が実現できた。以降の工程は、前述の工程と同様に、フィンの上部を均一にエッチバックして凹部を形成し（図１９c）、第５の絶縁体層340を全面に堆積後（図１９d）に異方性エッチングで第５の絶縁体層の側壁341,342を該凹部の周囲に形成する（図１９e）。ソース、ドレイン、ゲートの引き出し電極形成のための開口部を形成し、必要に応じて、その底部にシリサイド膜350を形成する。次いで、電極形成用の金属膜を全面に堆積してＣＭＰ法で平坦化し、コンタクト開口部を該金属膜で埋め込んで、ソース領域の引き出し電極272，277とドレイン領域の引き出し電極282，287及びゲート引き出し電極257を形成し、図１７gと同様の形状とする（図１９f）。これ以降は、通常の平面構造のＣＭＯＳインバータの製造工程における多層配線工程となる。この実施例の場合には、電極形成用のフォトリソグラフィ工程を用いることなくフィンの全周にゲート電極256を形成できるので、工程が大幅に簡略化できる。但し、この実施例の場合には、ゲート電極形成用の導電体膜を用いた相互配線を形成することが困難となり、高密度化のためのパターンレイアウトに制限がある。但し、この実施例においても、ゲート電極形成用のフォトリソグラフィ工程を導入すれば、ゲート電極を所望の形状で所望の領域に形成できるので相互配線も可能となり、レイアウト設計の自由度と高密度化も改善できる。
【０１００】
ＭＯＳＦＥＴをさらに小型化するため、ｖ−ＦＥＴの構造を応用してエピタキシャル成長法等で極微細化したチャネル領域を形成した場合であっても、容易にチャネル領域の完全な空乏化ができ、サブスレッショルド電流特性が劣化しない、高性能で製造しやすいＭＯＳ型半導体装置及びその製造方法が実現した。
【０１０１】
従来のｐ−ＦｉｎＦＥＴにおいて、ＭＯＳＦＥＴの電気的特性を左右する最も重要なパラメータであるチャネル長ＬＣを決めるのは、縦型の半導体薄膜のフィンに直交して形成されるゲート電極長Ｌｇである。従って、数１０ｎｍのゲート電極長を形成するためには最先端の極微細フォトリソグラフィ技術を必要とするので、ロット間、ウェーハ間、ウェーハ内、チップ間やチップ内におけるゲート電極長の高精度な制御性や低いバラツキ特性を達成することは極めて困難である。しかし、本発明のｖ−ＦｉｎＦＥＴでは、チャネル長ＬＣは、膜厚制御性に優れたエピタキシャル成長法で形成した膜の厚さで決定されるので、数１０ｎｍ程度のチャネル長でも優れた制御性、均一性、再現性で形成可能である。
【０１０２】
従来のｐ−ＦｉｎＦＥＴでは、従来の平面構造のＭＯＳＦＥＴと同様に、ソース、チャネル、ドレインの各領域が基板と平行方向に配置されているので、それぞれの領域に所望の不純物を所望の分布で導入する必要があるために、複数回のフォトリソグラフィ工程とイオン注入工程を繰り返す必要があり、製造工程数が増大し複雑になっている。しかし、本発明のｖ−ＦｉｎＦＥＴでは、縦型の半導体薄膜のフィンを構成するソース、チャネル、ドレインの各領域を１回のエピタキシャル成長工程で積層して形成できるので、製造工程が従来例に比べて大幅に簡略化できる。
【０１０３】
従来のｐ−ＦｉｎＦＥＴでは、数１０ｎｍ幅のフィン領域やゲート電極から徐々に線幅を広げてソース、ドレイン及びゲートの引き出し電極へと導くために、長い距離を要する電極引き出し領域が必要である。このために、単体のｐ−ＦｉｎＦＥＴの形状は極めて小さいにも拘らず、電極形成のための領域が大きいために集積密度が著しく低下する。更には、従来のｐ−ＦｉｎＦＥＴでは、上記の電極引き出し領域の距離が長いために、特に半導体薄膜でその領域が形成されているソース、ドレインの寄生直列抵抗が著しく増大してＭＯＳＦＥＴの電気的特性が大幅に劣化してしまう。しかし、本発明のｖ−ＦｉｎＦＥＴでは、フィンの長手方向のチャネル幅方向に幅広く形成されているソース、ドレイン及びゲートの各領域から電極形成領域までストレートに引き出すことができるので、電極引き出しに必要な距離を極めて短くでき、特に半導体薄膜で構成されているソース、ドレインの寄生直列抵抗が著しく改善でき、その結果として、優れた電気的特性のＭＯＳＦＥＴが実現できる。特に、本発明では、フィンの上部からドレイン又はソースの引き出し電極を直接に取り出すことができる大きな利点を有する。
【０１０４】
従来のｐ−ＦｉｎＦＥＴのフィンの幅Ｗｆｉｎは、フィンの両側に形成されているゲート電極に印加されるゲート電圧で完全に空乏化される程度に狭い形状を保つように規格化されており、２Hｆｉｎ以上の大きなチャネル幅が必要な場合には、同一形状のフィンを並列にｎ個並べてチャネル幅Ｗ＝２ｎHｆｉｎとなるように設計しなければならない。従って、チャネル幅方向の集積密度が約２分の１に低下し、しかも、チャネル幅はデジタル的にしか可変できない。しかし、本発明のｖ−ＦｉｎＦＥＴでは、ソース、チャネル及びドレインがフィンの垂直方向に積層されているので、フィンの幅Ｗｆｉｎを従来のｐ−ＦｉｎＦＥＴと同程度に狭く形成すれば、チャネル領域の長手方向の全域が、フィンの両側面に形成されているゲート電極に印加されるゲート電圧によって完全空乏化状態に保たれる。従って、チャネル幅は、従来の平面構造のＭＯＳＦＥＴと同様に、フォトリソグラフィ技術を用いて任意の幅に設定可能であり、連続的にチャネル幅を可変できる。
【０１０５】
更に、本発明によれば、フィンの形成にエピタキシャル成長法を用いているので、フィンを構成する半導体薄膜の積層膜として、同種類の半導体材料に限定されることなく、同種類の半導体材料の組成の異なる薄膜の組み合わせや、異なる種類の半導体材料の組み合わせも自由に設定できる。このことは、高いキャリアの移動度を有する半導体材料を選択して、高性能なｎチャネル型とｐチャネル型のｖ−ＦｉｎＦＥＴを同一基板上に選択的に形成可能となり、電気的特性の優れたＣＭＯＳインバータ回路が実現できる。尚、本発明の実施例は、ＣＭＯＳインバータ回路を例にとって説明したが、他のＣＭＯＳロジック回路やＣＭＯＳのアナログ回路を構成することができることはいうまでもない。
【図面の簡単な説明】
【０１０６】
【図１】本発明によるｎチャネル型ｖ−ＦｉｎＦＥＴの断面構造図である。
【図２】図１のP部の拡大断面構造図である。
【図３】図１のｖ−ＦｉｎＦＥＴの平面レイアウト図である。
【図４】本発明によるｎチャネル型のｖ−ＦｉｎＦＥＴの第１の別例の平面レイアウト図である。
【図５】本発明によるｎチャネル型のｖ−ＦｉｎＦＥＴの第２の別例の平面レイアウト図である。
【図６】従来のｐ−ＦｉｎＦＥＴの平面レイアウト図である。
【図７】図６のａ−ａ’方向の拡大断面構造図である。
【図８】図７のｂ−ｂ’方向の拡大断面構造図である。
【図９】ＣＭＯＳインバータの回路図である。
【図１０】従来のｐ−ＦｉｎＦＥＴを用いたＣＭＯＳインバータの平面レイアウト図である。
【図１１】従来のｖ−ＦＥＴの構造を示す斜視図である。
【図１２】本発明による、ｖ−ＦｉｎＦＥＴを用いたＣＭＯＳインバータの断面構造図である。
【図１３】図１２のＣＭＯＳインバータの平面レイアウト図である。
【図１４】図５のｖ−ＦｉｎＦＥＴを用いたＣＭＯＳインバータの別例の平面レイアウト図である。
【図１５ａ】本発明による、ｖ−ＦｉｎＦＥＴを用いたＣＭＯＳインバータの製造方法を説明するための断面構造図である。
【図１５ｂ】本発明による、ｖ−ＦｉｎＦＥＴを用いたＣＭＯＳインバータの製造方法を説明するための断面構造図である。
【図１５ｃ】本発明による、ｖ−ＦｉｎＦＥＴを用いたＣＭＯＳインバータの製造方法を説明するための断面構造図である。
【図１５ｄ】本発明による、ｖ−ＦｉｎＦＥＴを用いたＣＭＯＳインバータの製造方法を説明するための断面構造図である。
【図１５ｅ】本発明による、ｖ−ＦｉｎＦＥＴを用いたＣＭＯＳインバータの製造方法を説明するための断面構造図である。
【図１５ｆ】本発明による、ｖ−ＦｉｎＦＥＴを用いたＣＭＯＳインバータの製造方法を説明するための断面構造図である。
【図１６ａ】本発明による、ｖ−ＦｉｎＦＥＴを用いたＣＭＯＳインバータの製造方法の第１の別例を説明するための断面構造図である。
【図１６ｂ】本発明による、ｖ−ＦｉｎＦＥＴを用いたＣＭＯＳインバータの製造方法の第１の別例を説明するための断面構造図である。
【図１６ｃ】本発明による、ｖ−ＦｉｎＦＥＴを用いたＣＭＯＳインバータの製造方法の第１の別例を説明するための断面構造図である。
【図１７ａ】本発明による、ｖ−ＦｉｎＦＥＴを用いたＣＭＯＳインバータの製造方法を説明するための断面構造図である。
【図１７ｂ】本発明による、ｖ−ＦｉｎＦＥＴを用いたＣＭＯＳインバータの製造方法を説明するための断面構造図である。
【図１７ｃ】本発明による、ｖ−ＦｉｎＦＥＴを用いたＣＭＯＳインバータの製造方法を説明するための断面構造図である。
【図１７ｄ】本発明による、ｖ−ＦｉｎＦＥＴを用いたＣＭＯＳインバータの製造方法を説明するための断面構造図である。
【図１７ｅ】本発明による、ｖ−ＦｉｎＦＥＴを用いたＣＭＯＳインバータの製造方法を説明するための断面構造図である。
【図１７ｆ】本発明による、ｖ−ＦｉｎＦＥＴを用いたＣＭＯＳインバータの製造方法を説明するための断面構造図である。
【図１７ｇ】本発明による、ｖ−ＦｉｎＦＥＴを用いたＣＭＯＳインバータの製造方法を説明するための断面構造図である。
【図１８】本発明による、ｖ−ＦｉｎＦＥＴを用いたＣＭＯＳインバータの製造方法の第２の別例を説明するための断面構造図である。
【図１９ａ】本発明による、ｖ−ＦｉｎＦＥＴを用いたＣＭＯＳインバータの製造方法の第３の別例を説明するための断面構造図である。
【図１９ｂ】本発明による、ｖ−ＦｉｎＦＥＴを用いたＣＭＯＳインバータの製造方法の第３の別例を説明するための断面構造図である。
【図１９ｃ】本発明による、ｖ−ＦｉｎＦＥＴを用いたＣＭＯＳインバータの製造方法の第３の別例を説明するための断面構造図である。
【図１９ｄ】本発明による、ｖ−ＦｉｎＦＥＴを用いたＣＭＯＳインバータの製造方法の第3の別例を説明するための断面構造図である。
【図１９ｅ】本発明による、ｖ−ＦｉｎＦＥＴを用いたＣＭＯＳインバータの製造方法の第３の別例を説明するための断面構造図である。
【図１９ｆ】本発明による、ｖ−ＦｉｎＦＥＴを用いたＣＭＯＳインバータの製造方法の第３の別例を説明するための断面構造図である。
【符号の説明】
【０１０７】
100,200,201,202  フィン
105  シリコン単結晶の島状領域
110  シリコン基体
120  埋め込み絶縁体膜
130  層間絶縁体膜
140,240  ゲート絶縁体膜
150,250,255,256  ゲート電極
151,251  ゲート電極のコンタクト開口部
152,252,257  ゲート引き出し電極
161  チャネル
160,260,265  チャネル領域
170,270,275  ソース領域
171,271  ソース電極のコンタクト開口部
172,272,277  ソース領域の引き出し電極
180,280,285ドレイン領域
181,281  ドレイン電極のコンタクト開口部
182,282,287  ドレイン領域の引き出し電極
190,191,192  電極引き出し領域
205,206  半導体薄膜の積層膜
21    ＳＯＩ基板
210  基体
220  埋め込み絶縁体膜
225  半導体薄膜
230  ｎ+半導体薄膜
235  ｐ+半導体薄膜
261,266  不純物導入領域
310  第１の絶縁体膜
320  第１の絶縁体層
321  第２の絶縁体層
322  第３の絶縁体層
330  第４の絶縁体層
340  第５の絶縁体層
341,342  第５の絶縁体層の側壁
350  シリサイド膜
【図１】
2005310921.tif 000003
【図２】
2005310921.tif 000004
【図３】
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【図４】
2005310921.tif 000006
【図５】
2005310921.tif 000007
【図６】
2005310921.tif 000008
【図７】
2005310921.tif 000009
【図８】
2005310921.tif 000010
【図９】
2005310921.tif 000011
【図１０】
2005310921.tif 000012
【図１１】
2005310921.tif 000013
【図１２】
2005310921.tif 000014
【図１３】
2005310921.tif 000015
【図１４】
2005310921.tif 000016
【図１５ａ】
2005310921.tif 000017
【図１５ｂ】
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【図１５ｃ】
2005310921.tif 000019
【図１５ｄ】
2005310921.tif 000020
【図１５ｅ】
2005310921.tif 000021
【図１５ｆ】
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【図１６ａ】
2005310921.tif 000023
【図１６ｂ】
2005310921.tif 000024
【図１６ｃ】
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【図１７ａ】
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【図１７ｂ】
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【図１７ｃ】
2005310921.tif 000028
【図１７ｄ】
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【図１７ｅ】
2005310921.tif 000030
【図１７ｆ】
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【図１７ｇ】
2005310921.tif 000032
【図１８】
2005310921.tif 000033
【図１９ａ】
2005310921.tif 000034
【図１９ｂ】
2005310921.tif 000035
【図１９ｃ】
2005310921.tif 000036
【図１９ｄ】
2005310921.tif 000037
【図１９ｅ】
2005310921.tif 000038
【図１９ｆ】
2005310921.tif 000039