(57)【要約】  【課題】  従来のＧａＡｓＦＥＴの製造方法では、バリアメタル層としてのＴｉ膜９を形成後、主にＡｕで成る積層金属膜１０をイオンミリングで除去する際に同時にＴｉ膜９が除去されないように、Ｔｉ膜９を第２のフォトレジストマスク１４で被覆する必要があった。  【解決手段】  本発明の半導体装置の製造方法は、先ず、第２のフォトレジストマスク１４を溶剤を使用して溶解除去した後、Ｔｉ膜９に対して積層金属膜（主にＡｕ）の選択比の大きな混合ガスとしてＡｒとＮ２の混合ガス、または、ＡｒとＯ２の混合ガスのいずれかを使用して積層金属膜をイオンミリングする。【選択図】  図３
2005101200.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも、
半導体基板の表面にゲート電極，ソース電極，ドレイン電極を含む素子部と、前記ゲート電極と同一構造の積層金属膜を含む素子分離領域とを形成する工程と、
前記半導体基板の表面に貼付材を介して補強板を貼付ける工程と、
前記半導体基板の裏面を研磨する工程と、
前記半導体基板に前記ソース電極と通じるバイアホールを形成する工程と、
前記バイアホールの内面を含む半導体基板裏面にメッキ用通電膜を形成する工程と、
前記半導体基板裏面の素子分離領域を第１のフォトレジストマスクで被覆し、前記素子分離領域を除く領域にＰＨＳ（Plated Heat Sink）を選択メッキで形成する工程と、
前記第１のフォトレジストマスクを除去した後、前記ＰＨＳをマスクとして、前記半導体基板裏面の素子分離領域の前記メッキ用通電膜をイオンミリングにて除去する工程と、
前記ＰＨＳをマスクとして前記半導体基板をエッチングして、素子分離溝を形成し前記積層金属膜を露出させる工程と、
前記半導体基板の裏面全面にバリアメタル層を形成する工程と、
前記バリアメタル層上に第２のフォトレジストマスクを形成して前記バイアホールを保護するためのバリアメタル膜を形成する工程と、
前記第２のフォトレジストマスクを溶剤で溶解除去する工程と、
前記素子分離領域の積層金属膜を、前記バリアメタル膜の材質に対して前記積層金属膜の材質の選択比の大きな混合ガスを使用してイオンミリングで除去する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記バリアメタル膜の材質はＴｉであり、前記積層金属膜の材質は主にＡｕであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記混合ガスは、ＡｒとＮ２の混合ガス、または、ＡｒとＯ２の混合ガスのいずれかであることを特徴とする請求項１、または、請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にＰＨＳ（Plated Heat Sink）構造を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来のＰＨＳ（Plated Heat Sink）構造を有する半導体装置の一例としてＧａＡｓＦＥＴの要部平面図を図４（ａ）に、図４（ａ）のＸ−Ｘ線における断面図を図４（ｂ）に示す。
【０００３】
ＧａＡｓＦＥＴの素子部は、能動層（図示せず）が形成されたＧａＡｓ基板１表面に絶縁膜２を開口して、Ａｕ／Ｐｔ／Ｔｉよりなるゲート電極３と、Ａｕ／Ｐｔ／Ｔｉ／Ｎｉ／Ａｕ・Ｇｅよりなるソース電極４及びドレイン電極５とが形成されている。
【０００４】
また、ソース電極４は、ＧａＡｓ基板１を貫通するバイアホール（Via Hole）６を通して、電解メッキするためのメッキ用通電膜７及びＡｕメッキからなるＰＨＳ（Plated Heat Sink）８と接続している。
【０００５】
また、ＧａＡｓ基板１裏面側のバイアホール６周辺領域にはバイアホール６を保護するためのＴｉ膜９が形成されている。尚、このＴｉ膜９は、後の組立工程において、バイアホール６内へソルダーからのＳｎが拡散することを防止し、ＦＥＴの特性劣化を防ぐ役目をする。
【０００６】
また、隣接する素子部との間は分離のための領域として形成された素子分離領域を除去することで分離される。
【０００７】
次に、上記のＧａＡｓＦＥＴの製造方法を図５〜図７に示す。尚、図５〜図７は製造方法を工程順に示す断面図であり、図４と同一部分には同一符号を付す。
【０００８】
図５（ａ）に示すように、能動層（図示せず）を形成したＧａＡｓ基板１上に絶縁膜２を所定のパターンに形成した後、蒸着法により、Ｔｉ（厚さ５００Å），Ｐｔ（厚さ１０００Å），Ａｕ（厚さ２０００Å）からなるゲート電極３と、Ａｕ・Ｇｅ（厚さ１５００Å），Ｎｉ（厚さ５００Å），Ｔｉ（厚さ５００Å），Ｐｔ（厚さ１０００Å），Ａｕ（厚さ２０００Å）からなるソース電極４及びドレイン電極５をそれぞれ形成する。そして、このゲート電極３を形成するときに同時に、ゲート電極３と同一構造の積層金属膜１０を素子分離領域に形成する。この積層金属膜１０は素子分離の際のエッチングストッパとしての役目をする。
【０００９】
次に、図５（ｂ）に示すように、ＧａＡｓ基板１の表面（能動層形成面）を例えば、ネガレジストでなる貼付材１１を用いて補強板としてのガラス板１２に貼付ける。
【００１０】
次に、図５（ｃ）に示すように、ＧａＡｓ基板１の裏面を３０〜１５０μｍの厚さに研磨薄化し、フォトリソグラフィ及びエッチングによりソース電極４に通じるバイアホール６を形成し、そのバイアホール６内面を含むＧａＡｓ基板１裏面にＴｉ（厚さ５００Å）及びＡｕ（厚さ２０００Å）からなるメッキ用通電膜７を形成する。
【００１１】
次に、図６（ｄ）に示すように、ＧａＡｓ基板１裏面側の素子分離領域に形成した第１のフォトレジストマスク１３を用いて選択的にＰＨＳ８（厚さ約３０μｍ）をＡｕメッキにて形成する。
【００１２】
次に、図６（ｅ）に示すように、第１のフォトレジストマスクを除去した後、ＰＨＳ８をマスクとして、ＧａＡｓ基板１裏面側の素子分離領域のメッキ用通電膜７をイオンミリングにて除去する。
【００１３】
次に、図６（ｆ）に示すように、同じくＰＨＳ８をマスクとして、ＧａＡｓ基板１を塩素系ガスにてエッチングして、素子分離溝Ｕを形成し積層金属膜１０を露出させる。
【００１４】
次に、図７（ｇ）に示すように、ＧａＡｓ基板１の裏面全面にＴｉ層９ａ（厚さ３００ｎｍ）をスパッタや蒸着等により形成する。
【００１５】
次に、図７（ｈ）に示すように、新たな第２のフォトレジストマスク１４を形成してバイアホール６内へソルダーからのＳｎが拡散することを防止するためのＴｉ膜９をエッチングにより形成する。ここで、Ｔｉ膜９はバイアホール６周辺領域にのみ形成する。
【００１６】
次に、図７（ｉ）に示すように、素子分離領域の積層金属膜をイオンミリングにてエッチング除去する。
【００１７】
尚、積層金属膜１０をイオンミリングにて除去する際に、Ｔｉ膜９（厚さ３００ｎｍ）が同時に除去されないように、Ｔｉ膜９（厚さ３００ｎｍ）を第２のフォトレジストマスク１４で被覆したままイオンミリングを行う必要がある。また、積層金属膜１０をイオンミリングしたときに生じる貼付材１１の表面硬化層は酸素プラズマにて除去する。この段階で、素子分離領域の貼付材１１は、素子分離溝Ｕを通してＧａＡｓ基板１裏面側に露出することになる。
【００１８】
次に、図７（ｊ）に示すように、第２のフォトレジストマスク１４を溶剤を使用して溶解除去する。
【００１９】
その後、ガラス板に貼付けられた状態で素子分離が完了したＧａＡｓ基板を、専用治具（図示せず）にセットして、各素子の整列状態を維持しながら貼付材を溶剤で溶解除去してガラス板から剥離して、ＧａＡｓＦＥＴの製造が完了する。（例えば、特許文献１参照。）。
【特許文献１】特開平７−１９３１２２号広報（第２頁、第４図）
【発明の開示】
【発明が解決しようとする課題】
【００２０】
上記の従来のＧａＡｓＦＥＴの製造方法では、バリアメタル層としてのＴｉ膜９を形成後、主にＡｕで成る積層金属膜１０をイオンミリングで除去する際に同時にＴｉ膜９が除去されないように、Ｔｉ膜９を第２のフォトレジストマスク１４で被覆したままイオンミリングする必要があった。このため、その後、第２のフォトレジストマスク１４を溶剤で溶解除去するとき、露出した貼付材１１が同時に溶解し粘着力が低下し素子の整列状態が維持できなくなると言う不具合があった。
【００２１】
本発明の目的は、バイアホール周辺領域に形成したバイアホールを保護するバリアメタル層をフォトレジストマスクで被覆することなく、素子分離の際のエッチングストッパとしての積層金属膜をイオンミリングで除去可能とする半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００２２】
本発明の半導体装置の製造方法は、
少なくとも、
半導体基板の表面にゲート電極，ソース電極，ドレイン電極を含む素子部と、ゲート電極と同一構造の積層金属膜を含む素子分離領域とを形成する工程と、
半導体基板の表面に貼付材を介して補強板を貼付ける工程と、
半導体基板の裏面を研磨する工程と、
半導体基板にソース電極と通じるバイアホールを形成する工程と、
バイアホールの内面を含む半導体基板裏面にメッキ用通電膜を形成する工程と、
半導体基板裏面の素子分離領域を第１のフォトレジストマスクで被覆し、素子分離領域を除く領域にＰＨＳ（Plated Heat Sink）を選択メッキで形成する工程と、
第１のフォトレジストマスクを除去した後、ＰＨＳをマスクとして、半導体基板裏面の素子分離領域のメッキ用通電膜をイオンミリングにて除去する工程と、
ＰＨＳをマスクとして半導体基板をエッチングして、素子分離溝を形成し積層金属膜を露出させる工程と、
半導体基板の裏面全面にバリアメタル層を形成する工程と、
バリアメタル層上に第２のフォトレジストマスクを形成してバイアホールを保護するためのバリアメタル膜を形成する工程と、
第２のフォトレジストマスクを溶剤で溶解除去する工程と、
素子分離領域の積層金属膜を、バリアメタル膜の材質に対して積層金属膜の材質の選択比の大きな混合ガスを使用してイオンミリングで除去する工程とを含むことを特徴とする半導体装置の製造方法である。
【発明の効果】
【００２３】
本発明の半導体装置の製造方法によると、素子分離の際のエッチングストッパとしての積層金属膜をイオンミリングで除去する際に、バイアホールを保護するためのバリアメタル層をフォトレジストマスクで被覆する必要がないため、その後、フォトレジストマスクを溶剤で溶解除去する際に、素子分離溝から露出した貼付材を同時に溶解し粘着力を低下させることがないので、その結果、素子の整列状態を維持できる。
【発明を実施するための最良の形態】
【００２４】
半導体装置の製造において、バイアホールを保護するためのバリアメタル層をフォトレジストマスクで被覆することなく、素子分離の際のエッチングストッパとしての積層金属膜をイオンミリングで除去すると言う目的を、イオンミリングの際に、バリアメタル層の材質に対して積層金属膜の材質の選択比の大きな混合ガスを使用することで実現した。
【実施例】
【００２５】
本発明のＰＨＳ（Plated Heat Sink）構造を有する半導体装置の一例としてＧａＡｓＦＥＴの要部平面図を図４（ａ）に、図４（ａ）のＸ−Ｘ線における断面図を図４（ｂ）に示す。尚、構造的には従来の技術で説明したＧａＡｓＦＥＴの構造と同じである。
【００２６】
ＧａＡｓＦＥＴの素子部は、能動層（図示せず）が形成されたＧａＡｓ基板１表面に絶縁膜２を開口して、Ａｕ／Ｐｔ／Ｔｉよりなるゲート電極３と、Ａｕ／Ｐｔ／Ｔｉ／Ｎｉ／Ａｕ・Ｇｅよりなるソース電極４及びドレイン電極５とが形成されている。
【００２７】
また、ソース電極４は、ＧａＡｓ基板１を貫通するバイアホール（Via Hole）６を通して、電解メッキするためのメッキ用通電膜７及びＡｕメッキからなるＰＨＳ（Plated Heat Sink）８と接続している。
【００２８】
また、ＧａＡｓ基板１裏面側のバイアホール６周辺領域にはバイアホール６を保護するためのＴｉ膜９が形成されている。尚、このＴｉ膜９は、後の組立工程において、バイアホール６内へソルダーからのＳｎが拡散することを防止し、ＦＥＴの特性劣化を防ぐ役目をする。
【００２９】
また、隣接する素子部との間は分離のための領域として形成された素子分離領域を除去することで分離される。
【００３０】
次に、上記のＧａＡｓＦＥＴの製造方法を図１〜図３に示す。尚、図１〜図３は製造方法を工程順に示す断面図であり、図５〜図７と同一部分には同一符号を付す。
【００３１】
図１（ａ）に示すように、能動層（図示せず）を形成したＧａＡｓ基板１上に絶縁膜２を所定のパターンに形成した後、蒸着法により、Ｔｉ（厚さ５００Å），Ｐｔ（厚さ１０００Å），Ａｕ（厚さ２０００Å）からなるゲート電極３と、Ａｕ・Ｇｅ（厚さ１５００Å），Ｎｉ（厚さ５００Å），Ｔｉ（厚さ５００Å），Ｐｔ（厚さ１０００Å），Ａｕ（厚さ２０００Å）からなるソース電極４及びドレイン電極５をそれぞれ形成する。そして、このゲート電極３を形成するときに同時に、ゲート電極３と同一構造の積層金属膜１０を素子分離領域に形成する。この積層金属膜１０は素子分離の際のエッチングストッパとしての役目をする。
【００３２】
次に、図１（ｂ）に示すように、ＧａＡｓ基板１の表面（能動層形成面）を例えば、ネガレジストでなる貼付材１１を用いて補強板としてのガラス板１２に貼付ける。
【００３３】
次に、図１（ｃ）に示すように、ＧａＡｓ基板１の裏面を３０〜１５０μｍの厚さに研磨薄化し、フォトリソグラフィ及びエッチングによりソース電極４に通じるバイアホール６を形成し、そのバイアホール６内面を含むＧａＡｓ基板１裏面にＴｉ（厚さ５００Å）及びＡｕ（厚さ２０００Å）からなるメッキ用通電膜７を形成する。
【００３４】
次に、図２（ｄ）に示すように、ＧａＡｓ基板１裏面側の素子分離領域に形成した第１のフォトレジストマスク１３を用いて選択的にＰＨＳ８（厚さ約３０μｍ）をＡｕメッキにて形成する。
【００３５】
次に、図２（ｅ）に示すように、第１のフォトレジストマスクを除去した後、ＰＨＳ８をマスクとして、ＧａＡｓ基板１裏面側の素子分離領域のメッキ用通電膜７をイオンミリングにて除去する。
【００３６】
次に、図２（ｆ）に示すように、同じくＰＨＳ８をマスクとして、ＧａＡｓ基板１を塩素系ガスにてエッチングして、素子分離溝Ｕを形成し積層金属膜１０を露出させる。
【００３７】
次に、図３（ｇ）に示すように、ＧａＡｓ基板１の裏面全面にＴｉ層９ａ（厚さ３００ｎｍ）をスパッタや蒸着等により形成する。
【００３８】
次に、図３（ｈ）に示すように、新たな第２のフォトレジストマスク１４を形成してバイアホール６内へソルダーからのＳｎが拡散することを防止するためのＴｉ膜９をエッチングにより形成する。ここで、Ｔｉ膜９はバイアホール６周辺領域にのみ形成する。
【００３９】
次に、図３（ｉ）に示すように、先ず、第２のフォトレジストマスク１４を溶剤を使用して溶解除去する。即ち、溶剤で貼付材１１が溶解されないように、積層金属膜１０によって貼付材１１が被覆されている状態で第２のフォトレジストマスク１４を除去する。
【００４０】
次に、図３（ｊ）に示すように、素子分離領域の積層金属膜をイオンミリングで除去して素子分離を完了する。ここで、Ｔｉ膜９（厚さ３００ｎｍ）がイオンミリングで同時に除去されないように、本発明の特徴である、Ｔｉ膜９に対して積層金属膜（主にＡｕ）の選択比の大きな混合ガスとしてＡｒとＮ２の混合ガス、または、ＡｒとＯ２の混合ガスのいずれかを使用する。これらの混合ガスを使用することで、Ｔｉ膜９（厚さ３００ｎｍ）が第２のフォトレジストマスクで被覆されていなくともイオンミリングの際にいっしょに除去されてしまう心配がない。
【００４１】
その後、ガラス板に貼付けられた状態で素子分離が完了したＧａＡｓ基板を、専用治具（図示せず）にセットして、各素子の整列状態を維持しながら貼付材を溶剤で溶解除去してガラス板から剥離して、ＧａＡｓＦＥＴの製造が完了する。
【産業上の利用可能性】
【００４２】
半導体装置の製造方法として、素子分離の際のエッチングストッパとしての積層金属膜をイオンミリングする際に、バイアホールを保護するためのバイアホール周辺領域に形成したバリアメタル層をフォトレジストで被覆することなく除去するプロセスに適用できる。
【図面の簡単な説明】
【００４３】
【図１】本発明の半導体装置の製造方法の工程順を示す断面図
【図２】本発明の半導体装置の製造方法の工程順を示す断面図
【図３】本発明の半導体装置の製造方法の工程順を示す断面図
【図４】従来及び本発明の半導体装置の一例の断面図
【図５】従来の半導体装置の製造方法の工程順を示す断面図
【図６】従来の半導体装置の製造方法の工程順を示す断面図
【図７】従来の半導体装置の製造方法の工程順を示す断面図
【符号の説明】
【００４４】
１  ＧａＡｓ基板
２  絶縁膜
３  ゲート電極
４  ソース電極
５  ドレイン電極
６  バイアホール
７  メッキ用通電膜
８  ＰＨＳ
９  Ｔｉ膜
９ａ  Ｔｉ層
１０  積層金属膜
１１  貼付材
１２  ガラス板
１３  第１のフォトレジストマスク
１４  第２のフォトレジストマスク
Ｕ  素子分離溝
【図１】
2005101200.tif 000003
【図２】
2005101200.tif 000004
【図３】
2005101200.tif 000005
【図４】
2005101200.tif 000006
【図５】
2005101200.tif 000007
【図６】
2005101200.tif 000008
【図７】
2005101200.tif 000009