(57)【要約】【課題】信頼性を向上できる半導体記憶装置およびその製造方法を提供することを目的としている。【解決手段】半導体記憶装置は、半導体基板の主表面上に大規模メモリセル領域３２および小規模メモリセル領域３４−１、３４−２が設けられた半導体記憶装置であって、前記小規模メモリセル領域３４−１、３４−２は、複数のワード線のうち所定のワード線と複数のビット線との交差位置にそれぞれ配置されたメモリセルと、前記所定のワード線以外のワード線と前記複数のビット線との交差位置にそれぞれ配置されたダミーセルと、前記メモリセルおよび前記ダミーセルのドレイン上にそれぞれ設けられたドレインコンタクトとを具備し、前記小規模メモリセル領域の前記ドレインコンタクトは、前記小規模メモリセル領域内のビット線方向において均等に配置されていることを特徴としている。【選択図】      図１
2005259814.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面上に大規模メモリセル領域および小規模メモリセル領域が設けられた半導体記憶装置であって、
前記大規模メモリセル領域は、複数のワード線と複数のビット線との交差位置にそれぞれ配置されたメモリセルと、各メモリセルのドレイン上にそれぞれ設けられた第１ドレインコンタクトとを具備し、
前記小規模メモリセル領域は、複数のワード線のうちの所定のワード線と複数のビット線との交差位置にそれぞれ配置されたメモリセルと、前記所定のワード線以外のワード線と前記複数のビット線との交差位置にそれぞれ配置されたダミーセルと、前記メモリセルのドレイン上および前記ダミーセルのドレイン上にそれぞれ設けられた第２ドレインコンタクトとを具備し、
前記大規模メモリセル領域内のビット線方向における前記第１ドレインコンタクトのピッチは、前記小規模メモリセル領域内のビット線方向における前記第２ドレインコンタクトのピッチと同一であること
を特徴とする半導体記憶装置。
【請求項２】
前記大規模メモリセル領域内の各メモリセルのソース上にそれぞれ設けられ、前記ワード線方向の前記複数のメモリセルのソースを電気的に接続する第１ソース線と、
前記小規模メモリセル領域内の各メモリセルおよび各ダミーセルのソース上にそれぞれ設けられ、前記ワード線方向の前記メモリセルおよびダミーセルのソースを電気的に接続する第２ソース線とを更に具備し、
前記第２のソース線は、前記小規模メモリセル領域内の前記ビット線方向において均等に配置されていること
を特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
半導体基板の主表面上に大規模メモリセル領域および小規模メモリセル領域が設けられた半導体記憶装置であって、
前記小規模メモリセル領域は、複数のワード線のうち所定のワード線と複数のビット線との交差位置にそれぞれ配置されたメモリセルと、前記所定のワード線以外のワード線と前記複数のビット線との交差位置にそれぞれ配置されたダミーセルと、前記メモリセルおよび前記ダミーセルのドレイン上にそれぞれ設けられたドレインコンタクトとを具備し、
前記小規模メモリセル領域の前記ドレインコンタクトは、前記小規模メモリセル領域内のビット線方向において均等に配置されていること
を特徴とする半導体記憶装置。
【請求項４】
前記小規模メモリセル領域内の各メモリセルおよび各ダミーセルのソース上にそれぞれ設けられ、前記ワード線方向の前記メモリセルおよびダミーセルのソースを電気的に接続するソース線とを更に具備し、
前記ソース線は、前記小規模メモリセル領域内のビット線方向において均等に配置されていること
を特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
大規模メモリセル領域および小規模メモリセル領域を備えた半導体記憶装置の製造方法であって、
前記小規模メモリセル領域に複数のメモリセルおよび複数のダミーセルをマトリクス状に配置するように形成する工程と、
前記小規模メモリセル領域の前記メモリセル上および前記ダミーセル上に、絶縁層を形成する工程と、
前記絶縁層上にフォトレジストを形成する工程と、
前記メモリセルのドレイン上および前記ダミーセルのドレイン上における前記フォトレジストそれぞれに、前記第１方向において均等な位置に第１開口部を形成し、
前記第１方向と交差する第２方向に沿った前記メモリセルのソース上および前記ダミーセルのソース上における前記フォトレジストそれぞれに第２開口部を形成する工程と、
前記パターニングされたフォトレジストをマスクとして、前記絶縁層を前記メモリセルのソース表面上／ドレイン表面上および前記ダミーセルのソース表面上／ドレイン表面上まで異方性エッチングをすることにより、前記メモリセルのドレイン上および前記ダミーセルのドレイン上それぞれにコンタクトホールを形成し、
前記メモリセルおよび前記ダミーセルの第２方向に沿ったソース上それぞれに溝を形成する工程と、
前記コンタクトホール内および溝内に金属を埋め込み、ドレインコンタクト、ソース線を形成する工程とを具備すること
を特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体記憶装置およびその製造方法に関し、例えば、半導体チップ中に大規模メモリセル領域および小規模メモリセル領域を備える半導体記憶装置およびその製造方法等に適用されるものである。
【背景技術】
【０００２】
半導体記憶装置において、例えば０．５Ｍ  Ｂｉｔ以上の規模をもつ主記憶領域としての大規模メモリセル領域と、１ｋ  Ｂｉｔ以下の規模しかもたない読み出し時のリファレンスセル（参照セル）やリダンダンシー情報等を格納するＲＯＭセル等の小規模メモリセル領域とを備えるものがある。
【０００３】
従来より、微細化に伴う素子の寸法変動の影響を低減するため、上記大規模メモリセル領域のメモリセルアレイの周辺部や小規模メモリ領域にダミーセルが配置されている。例えば、特許文献１には、ダミーセルに設けられるダミーコンタクトが存在することにより配線がショートするという課題に対する一解決手段が開示されている。
【０００４】
以下、従来の半導体記憶装置についてＮＯＲ型フラッシュメモリを一例にあげ、より具体的に図２４乃至図２８を用いて説明する。図２４は、従来の大規模メモリセル領域中の１ブロック１０を示す平面図である。図２５は、図２４中のＸ−Ｘ´線に沿った断面構造図である。
【０００５】
ブロック１０は、ビット線ＢＬとワード線ＷＬの交差位置にそれぞれ設けられたメモリセルＭＣを数１００ｋＢｉｔ備えている。メモリセルＭＣは、半導体基板１１の主表面中のソースＳ／ドレインＤ、および順次基板１１上に積層されたゲート絶縁膜１２、浮遊電極ＦＧ、ゲート間絶縁膜１４、制御電極ＣＧ、ワード線ＷＬにより構成されている。ソースＳ上の絶縁層１３−１中にはソース線ＳＬが設けられ、ワード線ＷＬ方向におけるメモリセルＭＣのソースＳを電気的に接続する。ドレインＤ上の絶縁層１３−１中にドレインコンタクトＤＣが設けられ、ドレインコンタクトＤＣ上における絶縁層１３−２中にビット線ＢＬに電気的に接続されるビット線コンタクトＢＣそれぞれが設けられる。上記ビット線ＢＬ上に絶縁層１３−３が設けられている。
【０００６】
図２６は、従来の小規模メモリセル領域中の１ブロック１５を示す平面図である。図２７は、図２６中のＹ−Ｙ´線に沿った断面構造図である。
【０００７】
ブロック１５は、ビット線ＢＬとワード線ＷＬの各交差位置に、メモリセルＭＣを数１０Ｂｉｔ備え、ダミーセルＤＭＣを数１０〜数１００Ｂｉｔ備える。ダミーセルＤＭＣは、メモリセルＭＣとは異なり、ドレインＤ上にドレインコンタクトＤＣが設けられていない。
【０００８】
次に、従来の半導体記憶装置の製造方法について、上記ＮＯＲ型フラッシュメモリを例にあげ、図２８乃至図３１を用いて説明する。図２８は、大規模メモリセル領域中の１ブロック１０における溝２０およびコンタクトホール２１を形成する工程を示す平面図である。図２９は、図２８中のＸ−Ｘ´線に沿った断面構造図である。図３０は、小規模メモリセル領域中の１ブロック１５における溝２０およびコンタクトホール２１を形成する工程を示す平面図である。図３１は、図３０中のＹ−Ｙ´線に沿った断面構造図である。
【０００９】
まず、ブロック１０およびブロック１５における半導体基板１１の主表面上に、周知の工程を用いて、ゲート絶縁膜１２、浮遊電極ＦＧ、ゲート間絶縁膜１４、制御電極ＣＧ、ワード線ＷＬ、および基板１１中にソースＳ／ドレインＤを形成した後、絶縁層１３−１を堆積する。
【００１０】
続いて、図２８乃至図３１に示すように、ブロック１０およびブロック１５の全面上にフォトレジストを塗布し、フォトリソグラフィー法により上記フォトレジストに露光および現像を行うことによって、ブロック１０上のフォトレジスト１９−１、およびブロック１５上のフォトレジスト１９−２をパターニングする。
【００１１】
ところが、上記ブロック１５上に塗布されたフォトレジスト１９−２をパターニングする工程の際には、ビット線ＢＬ方向においてメモリセルＭＣとダミーセルＤＭＣとの間で対称性の不均等（ピッチ１７とピッチ１８とが等しくない）のためにいわゆる近接効果により近接パターンの影響が大きくなる。そのため実際には、図３０、図３１に示すようなパターンがフォトレジスト１９−２に形成される。
【００１２】
続いて、上記フォトレジスト１９−１、１９−２をマスクとして、異方性エッチングを行うことにより、絶縁層１３−１中に溝２０およびコンタクトホール２１を形成する。そのため、フォトレジスト１９−２をマスクとしたコンタクトホール２１および溝２０は細くなり、溝２０は所定の位置よりもビット線方向に縮んで形成されてしまう。
【００１３】
以後、周知の工程を用いて、図２４乃至図２７に示す半導体記憶装置を製造する。
【００１４】
上記のように、ブロック１５に塗布されたフォトレジスト１９−２をパターニングする工程の際には、ダミーセルＤＭＣのドレインＤ上にドレインコンタクト（ダミーコンタクト）ＤＣを形成するための開口部が形成されていない。そのため、ビット線ＢＬ方向においてメモリセルＭＣとダミーセルＤＭＣとの間で対称性の不均等（ピッチ１７とピッチ１８とが等しくない）であるために、コンタクトホール２１と溝２０の近接パターンの影響が異なって発生し、ドレインコンタクトＤＣおよびソース線ＳＬの寸法の制御性が悪化し、特性劣化や動作不良が増大するため、信頼性が低下するという問題がある。
【００１５】
さらに、ダミーセルＤＭＣは、メモリセルＭＣとは異なり、ドレインＤ上にドレインコンタクト（ダミーコンタクト）ＤＣが設けられていない。そのため、ビット線ＢＬ方向においてメモリセルＭＣとダミーセルＤＭＣとの間で対称性の不均等（ピッチ１７とピッチ１８とが等しくない）が生じ、ソース線ＳＬがビット線方向に縮んで配置されたり、メモリセルＭＣのドレインコンタクトＤＣの径が小さくなりコンタクト抵抗が増大するという問題がある。特に、上記ドレインコンタクトＤＣの径が小さくなりすぎると、配線の埋め込み不全の発生により、ドレインＤとビット線ＢＬを電気的に接続できないため歩留まりが低下し、信頼性が低いという問題がある。
【００１６】
以上のように、従来の半導体記憶装置では、信頼性が低いという事情があった。
【００１７】
さらに、従来の半導体記憶装置の製造方法では、歩留まりが低下し、信頼性が低いという事情があった。
【特許文献１】特開２００１−１１８９９８号公報  明細書
【発明の開示】
【発明が解決しようとする課題】
【００１８】
この発明は上記のような事情に鑑みてなされたもので、信頼性を向上できる半導体記憶装置を提供することを目的としている。
【００１９】
さらに、歩留まりを向上し、信頼性を向上できる半導体記憶装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【００２０】
この発明の一態様によれば、半導体基板の主表面上に大規模メモリセル領域および小規模メモリセル領域が設けられた半導体記憶装置であって、前記大規模メモリセル領域は、複数のワード線と複数のビット線との交差位置にそれぞれ配置されたメモリセルと、各メモリセルのドレイン上にそれぞれ設けられた第１ドレインコンタクトとを具備し、前記小規模メモリセル領域は、複数のワード線のうちの所定のワード線と複数のビット線との交差位置にそれぞれ配置されたメモリセルと、前記所定のワード線以外のワード線と前記複数のビット線との交差位置にそれぞれ配置されたダミーセルと、前記メモリセルのドレイン上および前記ダミーセルのドレイン上にそれぞれ設けられた第２ドレインコンタクトとを具備し、前記大規模メモリセル領域内のビット線方向における前記第１ドレインコンタクトのピッチは、前記小規模メモリセル領域内のビット線方向における前記第２ドレインコンタクトのピッチと同一である半導体記憶装置を提供できる。
【００２１】
この発明の一態様によれば、半導体基板の主表面上に大規模メモリセル領域および小規模メモリセル領域が設けられた半導体記憶装置であって、前記小規模メモリセル領域は、複数のワード線のうち所定のワード線と複数のビット線との交差位置にそれぞれ配置されたメモリセルと、前記所定のワード線以外のワード線と前記複数のビット線との交差位置にそれぞれ配置されたダミーセルと、前記メモリセルおよび前記ダミーセルのドレイン上にそれぞれ設けられたドレインコンタクトとを具備し、前記小規模メモリセル領域の前記ドレインコンタクトは、前記小規模メモリセル領域内のビット線方向において均等に配置されている半導体記憶装置を提供できる。
【００２２】
この発明の一態様によれば、大規模メモリセル領域および小規模メモリセル領域を備えた半導体記憶装置の製造方法であって、前記小規模メモリセル領域に複数のメモリセルおよび複数のダミーセルをマトリクス状に配置するように形成する工程と、前記小規模メモリセル領域の前記メモリセル上および前記ダミーセル上に、絶縁層を形成する工程と、前記絶縁層上にフォトレジストを形成する工程と、前記メモリセルのドレイン上および前記ダミーセルのドレイン上における前記フォトレジストそれぞれに、前記第１方向において均等な位置に第１開口部を形成し、前記第１方向と交差する第２方向に沿った前記メモリセルのソース上および前記ダミーセルのソース上における前記フォトレジストそれぞれに第２開口部を形成する工程と、前記パターニングされたフォトレジストをマスクとして、前記絶縁層を前記メモリセルのソース表面上／ドレイン表面上および前記ダミーセルのソース表面上／ドレイン表面上まで異方性エッチングをすることにより、前記メモリセルのドレイン上および前記ダミーセルのドレイン上それぞれにコンタクトホールを形成し、前記メモリセルおよび前記ダミーセルの第２方向に沿ったソース上それぞれに溝を形成する工程と、前記コンタクトホール内および溝内に金属を埋め込み、ドレインコンタクト、ソース線を形成する工程とを具備する半導体記憶装置の製造方法を提供できる。
【発明の効果】
【００２３】
この発明によれば、信頼性を向上できる半導体記憶装置を提供することができる。
【００２４】
また、この発明によれば、歩留まりを向上し、信頼性を向上できる半導体記憶装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２５】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００２６】
［第１の実施形態］
この発明の第１の実施形態に係る半導体記憶装置およびその製造方法について、ＮＯＲ型フラッシュメモリを例に挙げ、図１乃至図１１を用いて説明する。
【００２７】
図１は、１２８Ｍ  Ｂｉｔ程度のＮＯＲ型フラッシュメモリのレイアウト例を模式的に示す平面図である。
【００２８】
半導体チップ３１中に、大規模メモリセル領域３２が設けられ、周辺回路部３３に小規模メモリセル領域３４−１、３４−２が設けられている。大規模メモリセル領域３２は、例えば、２５６個程度のブロック３５により構成されている。ブロック３５は１個あたり、例えば、５１２ｋ  Ｂｉｔ程度である。小規模メモリセル領域３４−１は、例えば、リファレンスセル等であり、１個あたり１０Ｂｉｔ程度のブロック３６−１を４個程度備えている。小規模メモリセル領域３４−２は、例えば、リダンダンシーＲＯＭ等であり、１個あたり１０Ｂｉｔ程度のブロック３６−２を数１０個程度備えている。
【００２９】
次に、図１中の大規模メモリセル領域３２における１ブロック３５、および小規模メモリセル領域３４−１における１ブロック３６−１を抽出して説明する。
【００３０】
図２は、ブロック３５を模式的に示す平面図である。図３は、図２中のＡ−Ａ´線に沿って矢印の方向から見た断面構造図である。
【００３１】
ブロック３５は、ビット線ＢＬとワード線ＷＬの交差位置にそれぞれ設けられた複数のメモリセルＭＣを、例えば、５１２ｋＢｉｔ程度備えている。メモリセルＭＣは、半導体基板４１の主表面中に設けられたソースＳ／ドレインＤ、順次この順で積層されたゲート絶縁膜４２、浮遊電極ＦＧ、ゲート間絶縁膜４４、制御電極ＣＧ、ワード線ＷＬ、により構成されている。ソースＳ上の絶縁層４３−１中には埋め込み配線（ストラップ型配線）であるソース線ＳＬが設けられ、ワード線ＷＬ方向におけるメモリセルＭＣのソースＳを電気的に接続している。ドレインＤ上における絶縁層４３−１中にドレインコンタクトＤＣが設けられ、ドレインコンタクトＤＣ上における絶縁層４３−２中にビット線ＢＬに電気的に接続されるビット線コンタクトＢＣが設けられている。ビット線ＢＬ上に絶縁層４３−３が設けられている。また、ビット線コンタクトＢＣは、コンタクトホール中に設けられた埋め込み金属５０、および上記埋め込み金属５０と絶縁層４３−１、４３−２との界面に設けられたバリアメタル５１により構成され、上記埋め込み金属は、例えば、タングステン（Ｗ；wolfram）等により形成されている。ドレインコンタクトＤＣおよびソース線ＳＬもビット線コンタクトＢＣと同様の構成である。
【００３２】
また、図２および図３に示すように、大規模メモリセル領域のブロック３５におけるビット線方向ＢＬのメモリセルＭＣのピッチ４５は一定である。
【００３３】
図４は、ブロック３６−１を模式的に示す平面図である。図５は、図４中のＢ−Ｂ´線に沿って矢印の方向から見た断面構造図である。
【００３４】
ブロック３６−１は、ビット線ＢＬと所定のワード線ＷＬの交差位置に実際に回路上使用される複数のメモリセルＭＣを、例えば、１０Ｂｉｔ程度備え、ビット線ＢＬと上記所定のワード線ＷＬ以外のワード線ＷＬとの交差位置に複数のダミーセルＤＭＣを、例えば、数１０乃至数１００Ｂｉｔ程度備えている。尚、ダミーセルＤＭＣは、実際に回路上使用されないものである。
【００３５】
ダミーセルＤＭＣのドレインＤ上における絶縁層４３−１中に、ドレインコンタクトＤＣ（ダミーコンタクト７１）が設けられている。さらに、メモリセルＭＣおよびダミードレインコンタクトＤＭＣのドレインコンタクトＤＣは、ビット線ＢＬ方向において均等に配置されている。ソースＳ上の絶縁層４３−１中には埋め込み配線（ストラップ型配線）であるソース線ＳＬが設けられ、ワード線ＷＬ方向におけるメモリセルＭＣのソースＳを電気的に接続している。メモリセルＭＣおよびダミーセルＤＭＣのソース線ＳＬは、ビット線ＢＬ方向において均等に配置されている。
【００３６】
ビット線コンタクトＢＣは、コンタクトホール中に設けられた埋め込み金属５０、および上記埋め込み金属５０と絶縁層４３−１、４３−２との界面に設けられたバリアメタル５１により構成され、上記埋め込み金属は、例えば、タングステン（Ｗ；wolfram）等により形成されている。ソース線ＳＬ、ドレインコンタクトＤＣ（ダミーコンタクト７１）も同様の構成である。なお、ビット線コンタクトＢＣはドレインコンタクトＤＣ上のみに設けられ、ダミーセルＤＭＣのドレインコンタクトＤＣ（ダミーコンタクト７１）上には設けられていない。
【００３７】
また図２乃至図５に示したように、大規模メモリセル領域３２および小規模メモリセル領域３４のドレインコンタクトＤＣは、ビット線ＢＬ方向において均等に配置されている。換言すると、小規模メモリセル領域３４のビット線ＢＬ方向におけるドレインコンタクトＤＣのピッチ（メモリセルＭＣおよびダミーセルＤＭＣのピッチ４５の２倍の長さの配置間隔）は、大規模メモリセル領域３２のビット線ＢＬ方向におけるドレインコンタクトＤＣのピッチ（メモリセルＭＣのピッチ４５の２倍の長さの配置間隔）と同一である。
【００３８】
上記のように、ダミーセルＤＭＣのドレインＤ上における絶縁層４３−１中に、ドレインコンタクトＤＣ（ダミーコンタクト７１）が設けられている。さらに、メモリセルＭＣおよびダミーセルＤＭＣのドレインコンタクトＤＣは、ビット線ＢＬ方向において均等に配置されている。そのため、ビット線ＢＬ方向におけるメモリセルＭＣとダミーセルＤＭＣの対称性を均等にできる。その結果、ドレインコンタクトＤＣの径を所定の大きさに設けられコンタクト抵抗を低減することができ、信頼性を向上することができる。
【００３９】
ソースＳ上の絶縁層４３−１中には埋め込み配線であるソース線ＳＬが設けられ、メモリセルＭＣおよびダミーセルＤＭＣのソース線ＳＬは、ビット線ＢＬ方向において均等に配置されている。そのため、ビット線ＢＬ方向におけるメモリセルＭＣとダミーセルＤＭＣの対称性をより均等にできる。その結果、ソース線ＳＬを所定の大きさに設けることができ信頼性を向上できる。
【００４０】
さらに、大規模メモリセル領域３２および小規模メモリセル領域３４のドレインコンタクトＤＣは、ビット線ＢＬ方向において均等に配置されている。換言すれば、小規模メモリセル領域３４のビット線ＢＬ方向におけるドレインコンタクトＤＣのピッチは、大規模メモリセル領域３２のビット線ＢＬ方向におけるドレインコンタクトＤＣのピッチと同一である。
【００４１】
そのため、大規模メモリセル領域３２および小規模メモリセル領域３４のビット線ＢＬ方向における対称性を均等にできる。その結果、ドレインコンタクトＤＣの径を所定の大きさに設けられコンタクト抵抗を低減することができ、大規模メモリセル領域３２および小規模メモリセル領域３４の信頼性を向上することができる。
【００４２】
また、ソースＳ上の絶縁層４３−１中に設けられたソース線ＳＬは、埋め込み配線（ストラップ型配線）である。そのため、ビット線ＢＬ方向におけるピッチを低減し、コンタクト抵抗を低減することができる。
【００４３】
尚、小規模メモリセル領域３４−２におけるブロック３６−２の構造およびその効果は、ブロック３６−１のそれと同様である。
【００４４】
次に、この実施形態に係る半導体記憶装置の製造方法について、図１乃至図５で示した半導体記憶装置を例に挙げ、図６乃至図１１を用いて説明する。
【００４５】
図６は、この実施形態に係る大規模メモリセル領域中の１ブロック３５におけるコンタクトホール４９および溝４８を形成する工程を示す平面図である。図７は、図６中のＡ−Ａ´線に沿った断面構造図である。図８は、この実施形態に係る小規模メモリセル領域中の１ブロック３６−１におけるコンタクトホール４９および溝４８を形成する工程を示す平面図である。図９は、図８中のＢ−Ｂ´線に沿った断面構造図である。
【００４６】
まず、ブロック３５およびブロック３６−１における半導体基板４１の主表面上に、周知の工程を用いて、ゲート絶縁膜４２、浮遊電極ＦＧ、ゲート間絶縁膜４４、制御電極ＣＧ、ワード線ＷＬ、および基板４１中にソースＳ／ドレインＤを形成し、メモリセルＭＣおよびダミーセルＤＭＣをマトリクス状に形成する。その後、上記メモリセルＭＣ上、ダミーセルＤＭＣ上に絶縁層４３−１を堆積する。
【００４７】
続いて、図６乃至図９に示すように、ブロック３５およびブロック３６−１の全面上にフォトレジストを塗布する。さらに、フォトリソグラフィー法により上記フォトレジストに露光および現像を行うことによって、メモリセルＭＣのドレインＤ上およびダミーセルＤＭＣのドレインＤ上におけるフォトレジストそれぞれに、コンタクトホールに対応する開口部（第１開口部）４９を形成し、メモリセルＭＣおよびダミーセルＤＭＣのワード線ＷＬ方向に沿ったソースＳ上におけるフォトレジストそれぞれに、溝に対応する開口部（第２開口部）４８を形成し、フォトレジスト４６およびフォトレジスト４７をパターニングする。
【００４８】
ここで、上記フォトレジスト４７をパターニングする工程の際においては、開口部４９がビット線ＢＬ方向において均等な位置となるように形成する。上記ビット線ＢＬ方向における位置とは、例えば、開口部４９の径の中心がメモリセルＭＣおよびダミーセルＤＭＣのピッチ４５の２倍の長さに配置される位置である。
【００４９】
また、上記レジスト４７をパターニングする工程の際において、開口部４８においてもビット線ＢＬ方向において均等な位置となるように形成することが望ましい。
【００５０】
さらに、ブロック３５におけるフォトレジスト４６をパターニングする工程の際においても、開口部４８、４９がビット線ＢＬ方向において均等な位置となるように形成することが望ましい。さらに、例えば本実施形態のように、ビット線ＢＬ方向における開口部４８、４９を形成する位置がブロック３５（大規模メモリセル領域）およびブロック３６−１（小規模メモリセル領域）においても均等であることが望ましい。
【００５１】
続いて、上記パターニングされたフォトレジスト４６、４７をマスクとして、メモリセルＭＣおよびダミーセルＤＭＣのソースＳ／ドレインＤの表面上まで異方性エッチングを行うことにより、絶縁層４３−１中に溝４８、コンタクトホール４９を形成する。
【００５２】
続いて、図１０および図１１に示すように、上記フォトレジスト４６、４７を除去した後、溝４８上、コンタクトホール４９上を含む絶縁層４８の全面上に、例えば、ＣＶＤ（Chemical Vapor Deposition）法等を用いてバリアメタル５０を堆積形成する。さらに、バリアメタル５０上に、例えば、ＣＶＤ法によりタングステン（Ｗ）等の埋め込み金属５１を堆積形成する。続いて、ＣＭＰ(Chemical Mechanical Polish)等を用いて絶縁層４８の表面上まで平坦化することによって、溝４８内、コンタクトホール４９内にバリアメタル５０および埋め込み金属５１を埋め込み、ドレインコンタクトＤＣ、ソース線ＳＬを形成する。なお、ビット線コンタクトＢＣはメモリセルＭＣのドレインコンタクトＤＣ上のみに形成され、ダミーセルＤＭＣのドレインコンタクトＤＣ（ダミーコンタクト７１）上には形成されない。
【００５３】
以後、周知の工程を用いて、ビット線コンタクトＢＣ、ビット線ＢＬ、絶縁層４３−２、４３−３を形成し、図１乃至図５に示す半導体記憶装置を製造できる。
【００５４】
上記のように、上記フォトレジスト４７をパターニングする工程の際においては、開口部４９がビット線ＢＬ方向において均等な位置となるように形成する。そのため、上記工程の際における近接パターンの影響を均等にでき、開口部４９、４８の寸法、配置位置等の制御性を向上できることから、対応するコンタクトホール４９、溝４８寸法、配置位置等の制御性を向上できる。
【００５５】
より具体的には、コンタクトホール４９の径が小さくなることなく所望の大きさに形成することができるため、コンタクトホール４９内に形成されるドレインコンタクトＤＣのコンタクト抵抗を低減することができ、小規模メモリセル領域３４−１における特性を向上することができる。また、溝４８を所定の大きさに形成することができるため、溝４８内に形成されるソース線ＳＬを所定の大きさに形成でき、小規模メモリセル領域３４−１における動作不良を低減できる。
【００５６】
また、上記レジスト４７をパターニングする工程の際において、開口部４８においてもビット線ＢＬ方向において均等な位置となるように形成することが望ましい。上記のような工程によれば、上記パターニングする工程の際における、近接パターンの影響をさらに均等にできる。そのため、上記と同様の作用により信頼性を向上できる。
【００５７】
さらに、例えば本実施形態のように、ビット線ＢＬ方向における開口部４８、４９を形成する位置がブロック３５（大規模メモリセル領域）およびブロック３６−１（小規模メモリセル領域）においても均等であることが望ましい。
【００５８】
上記のような工程によれば、フォトレジスト４６、４７をパターニングする工程の際において、大規模メモリセル領域３２および小規模メモリセル領域３４の近接パターンの影響を均等にできる。そのため、大規模メモリセル領域３２および小規模メモリセル領域３４の開口部４８、４９の配置位置を均等にできる。その結果、大規模メモリセル領域３２の信頼性を向上できる。
【００５９】
かつ、小規模メモリセル領域３４−１のブロック３６−１のパターニングされたフォトレジスト４７（図８、図９）は、大規模メモリセル領域３２のブロック３５のパターニングされたフォトレジスト４６（図６、図７）と同様である。そのため、製造コストを低減しつつ、信頼性を向上できる。
【００６０】
また、大規模メモリセル領域３２および小規模メモリセル領域３４−１において、絶縁層４３−１中に形成されるコンタクトホール４９および溝４８は、一回の異方性エッチング工程によって同時に形成する。そのため、製造コストを低減することができる。
【００６１】
尚、小規模メモリセル領域３４−２におけるブロック３６−２の製造方法およびその効果は、ブロック３６−１のそれと同様である。
【００６２】
［第２の実施形態］
次に、この発明の第２の実施形態に係る半導体記憶装置およびその製造方法について、ＮＯＲ型フラッシュメモリを例に挙げ、図１２乃至図２３を用いて説明する。以下の説明において、上記第１の実施形態と重複する部分の説明を省略する。
【００６３】
上記第１の実施形態によれば、ドレインコンタクトＤＣおよびソース線ＳＬは、絶縁層４３−１中に一段の構成において設けられている。そのため、ビット線ＢＬ方向におけるピッチ４５を低減することができ、微細化に対して有効である。
【００６４】
この第２の実施形態によれば、コンタクト５７上における絶縁層４３−１中に、コンタクト５７よりも径が大きいドレインコンタクトＤＣおよびソース線ＳＬが設けられ、二段からなるコンタクト部（ドレインコンタクトＤＣおよびコンタクト５７、ソース線ＳＬおよびコンタクト５７）を備えている。そのため、ドレインコンタクトＤＣとコンタクト５７間およびソース線ＳＬとコンタクト５７間のコンタクト抵抗を低減でき、マスクずれ等に伴う歩留まりの向上に対して有効である。
【００６５】
図１２は、この実施形態に係るブロック３５を模式的に示す平面図である。図１３は、図１２中のＣ−Ｃ´線に沿って矢印の方向から見た断面構造図である。
【００６６】
メモリセルＭＣのドレインＤ上／ソースＳ上における絶縁層４３−１中に、コンタクト５７が設けられている。ドレインＤ上のコンタクト５７上における絶縁層４３−１中に、コンタクト５７よりも径が大きいドレインコンタクトＤＣが設けられている。ドレインコンタクトＤＣ上にビット線コンタクトＢＣが設けられ、ビット線ＢＬとドレインＤとを電気的に接続している。ソースＳ上のワード線ＷＬ方向に沿ったコンタクト５７上における絶縁層４３−１中に、コンタクト５７よりも径が大きい埋め込み配線（ストラップ型配線）であるソース線ＳＬが設けられ、ワード線ＷＬ方向におけるメモリセルＭＣのソースＳを電気的に接続している。ビット線コンタクトＢＣは、コンタクトホール中に設けられた埋め込み金属５０、および上記埋め込み金属５０と絶縁層４３−２との界面に設けられたバリアメタル５１により構成され、上記埋め込み金属は、例えば、タングステン（Ｗ）等により形成されている。ドレインコンタクトＤＣ、ソース線ＳＬ、およびコンタクト５７もビット線コンタクトＢＣと同様の構成である。
【００６７】
また、図１２および図１３に示すように、大規模メモリセル領域のブロック３５におけるビット線ＢＬ方向のメモリセルＭＣのピッチ５５は一定である。
【００６８】
図１４は、この実施形態に係るブロック３６−１を模式的に示す平面図である。図１５は、図１４中のＤ−Ｄ´線に沿って矢印の方向から見た断面構造図である。
【００６９】
メモリセルＭＣおよびダミーセルＤＭＣのドレインＤ上／ソースＳ上における絶縁層４３−１中に、コンタクト５７が設けられている。上記ダミーセルＤＭＣのドレインＤ上のコンタクト５７と一体化してドレインコンタクトＤＣ（ダミードレインコンタクト７５）が設けられている。さらに、メモリセルＭＣおよびダミーセルＤＭＣのドレインコンタクトＤＣは、ビット線ＢＬ方向において均等に配置されている。
【００７０】
さらに、小規模メモリセル領域３４−１のビット線ＢＬ方向におけるドレインコンタクトＤＣのピッチ（メモリセルＭＣおよびダミーセルＤＭＣのピッチ５５の２倍の長さの配置間隔）は、大規模メモリセル領域３２のビット線ＢＬ方向におけるドレインコンタクトＤＣのピッチ（メモリセルＭＣのピッチ５５の２倍の長さの配置間隔）と同一である。
【００７１】
なお、ビット線コンタクトＢＣはドレインコンタクトＤＣ上のみに設けられ、ダミードレインコンタクト５７−２上には設けられない。
【００７２】
この実施形態に係る半導体記憶装置によれば、上記第１の実施形態に係る半導体記憶装置と同様の効果を得ることができる。
【００７３】
さらに、ダミーセルＤＭＣのドレインＤ上／ソースＳ上における絶縁層４３−１中にコンタクト５７が設けられ、ドレイン上のコンタクト５７と一体化してドレインコンタクトＤＣ（ダミードレインコンタクト７５）が設けられている。さらに、メモリセルＭＣおよびダミーセルＤＭＣのドレインコンタクトＤＣは、ビット線ＢＬ方向において均等に配置されている。
【００７４】
そのため、ビット線ＢＬ方向におけるメモリセルＭＣとダミーセルＤＭＣと間での対称性を均等にできる。その結果、コンタクト５７の径を所定の大きさに設けられるためコンタクト抵抗を低減することができ、信頼性を向上することができる。
【００７５】
また、コンタクト５７上における絶縁層４３−１中に、コンタクト５７よりも径が大きいドレインコンタクトＤＣおよびソース線ＳＬが設けられ、二段からなるコンタクト部（ドレインコンタクトＤＣおよびコンタクト５７、ソース線ＳＬおよびコンタクト５７）を備えている。そのため、ドレインコンタクトＤＣとコンタクト５７間およびソース線ＳＬとコンタクト５７間のコンタクト抵抗を低減でき、信頼性を向上できる。
【００７６】
次に、この実施形態に係る半導体記憶装置の製造方法について、図１２乃至図１５で示した半導体記憶装置を例に挙げ、図１６乃至図２３を用いて説明する。
【００７７】
図１６および図２０は、この実施形態に係る大規模メモリセル領域中の１ブロック３５における一工程を示す平面図である。図１７は、図１６中のＣ−Ｃ´線に沿った断面構造図である。図２１は、図２０中のＣ−Ｃ´線に沿った断面構造図である。図１８および図２２は、この実施形態に係る小規模メモリセル領域中の１ブロック３６−１における一工程を示す平面図である。図１９は、図１８中のＤ−Ｄ´線に沿った断面構造図である。図２３は、図２２中のＤ−Ｄ´線に沿った断面構造図である。
【００７８】
まず、ブロック３５およびブロック３６−１における半導体基板４１の主表面上に、周知の工程を用いて、ゲート絶縁膜４２、浮遊電極ＦＧ、ゲート間絶縁膜４４、制御電極ＣＧ、ワード線ＷＬ、および基板４１中にソースＳ／ドレインＤを形成し、メモリセルＭＣおよびダミーセルＤＭＣをマトリクス状に形成する。その後、上記メモリセルＭＣ上、ダミーセルＤＭＣ上に絶縁層４３−１を堆積する。
【００７９】
続いて、図１６乃至図１９に示すように、ブロック３５およびブロック３６−１の絶縁層４３−１上にフォトレジストを塗布する。さらに、フォトリソグラフィー法により上記フォトレジストに露光および現像を行うことによって、メモリセルＭＣおよびダミーメモリセルＤＭＣのドレインＤ上／ソースＳ上におけるフォトレジストにコンタクトホールに対応する開口部５８を形成し、フォトレジスト６０、６１をパターニングする。
【００８０】
ここで、上記フォトレジスト６１をパターニングする工程の際においては、開口部５８をビット線ＢＬ方向において均等な位置となるように形成する。上記ビット線ＢＬ方向における位置とは、例えば、開口部５８の径の中心がメモリセルＭＣおよびダミーセルＤＭＣのピッチ５５の長さに配置される位置である。
【００８１】
さらに、ブロック３５におけるフォトレジスト６０をパターニングする工程の際においても、開口部５８がビット線ＢＬ方向において均等な位置となるように形成することが望ましい。さらに、例えば本実施形態のように、ビット線ＢＬ方向における開口部５８を形成する位置がブロック３５（大規模メモリセル領域）およびブロック３６−１（小規模メモリセル領域）においても均等であることが望ましい。
【００８２】
続いて、上記パターニングされたフォトレジスト６０、６１をマスクとして、メモリセルＭＣおよびダミーセルＤＭＣのソースＳ／ドレインＤの表面上まで異方性エッチングを行うことにより、絶縁層４３−１中にコンタクトホール５８を形成する。
【００８３】
続いて、図２０乃至図２３に示すように、上記フォトレジスト６０、６１を除去した後、ブロック３５およびブロック３６−１の全面上にフォトレジストをさらに塗布する。フォトリソグラフィー法により上記フォトレジストに露光および現像を行うことによって、メモリセルＭＣおよびダミーセルＤＭＣのドレインＤ上のフォトレジストにコンタクトホールに対応する開口部６４を形成し、メモリセルＭＣおよびダミーセルＤＭＣのソースＳ上のフォトレジストに溝に対応する開口部６５を形成し、フォトレジスト６３、７０をパターニングする。
【００８４】
ここで、上記フォトレジスト６３、７０をパターニングする工程の際においては、開口部６４、６５がビット線ＢＬ方向において均等な位置となるように形成する。上記ビット線ＢＬ方向における位置とは、例えば、開口部６４の径の中心がメモリセルＭＣおよびダミーセルＤＭＣのピッチ５５の長さに配置される位置である。
【００８５】
続いて、上記パターニングされたフォトレジスト６３、７０をマスクとして、時間等を選択して異方性エッチングを行い、絶縁層４３−１中にコンタクトホール６４、溝６５を形成する。
【００８６】
以後、周知の工程を用いて図１２乃至図１５に示す半導体記憶装置を製造できる。
【００８７】
なお、ビット線コンタクトＢＣはメモリセルＭＣのドレインコンタクトＤＣ上のみに形成し、ダミーセルＤＭＣのドレインコンタクトＤＣ（ダミーコンタクト）上には形成しない。
【００８８】
この実施形態に係る半導体記憶装置の製造方法によれば、上記第１の実施形態に係る半導体記憶装置の製造方法と同様の効果を得ることができる。
【００８９】
さらに、この実施形態によれば、大規模メモリセル領域３２および小規模メモリセル領域３６−１において単純かつ同様なフォトレジスト６０、６１をマスクとして、コンタクトホール５８を形成する（図１６乃至図１９）。続いて、フォトレジスト６３、７０をマスクとして、上記コンタクトホール５８よりも径の大きいコンタクトホール６４および溝６５を形成する（図２０乃至図２３）。
【００９０】
上記のような工程によれば、コンタクトホール５８をブロック３５およびブロック３６−１において単純かつ同様にパターニングされたフォトレジスト６０、６１をマスクとして形成する。そのため、製造コストを低減しつつ、信頼性を向上できる。さらに、フォトレジスト６０、６１はビット線ＢＬ方向およびワード線ＷＬ方向において均等なパターンであることから、近接パターンをより均等にでき、ドレインコンタクトＤＣおよびソース線ＳＬを所望の位置に形成することができ、信頼性を向上できる。
【００９１】
さらに、上記コンタクトホール５８よりも径の大きいコンタクトホール６４および溝６５を形成することで、コンタクト抵抗を低減し、マスクずれ等に伴う歩留まりの低下を防止することができる。
【００９２】
尚、上記第１および第２の実施形態における小規模メモリセル領域３４−１、３４−２として、メモリセルＭＣのドレインコンタクトＤＣが中央部に１列設けられ、ダミーセルＤＭＣのドレインコンタクトＤＣ（ダミーコンタクト）がその両隣に隣接して１列設けられている例を示した。しかし、この発明は、上記例に限らず、例えば、メモリセルＭＣのドレインコンタクトＤＣが複数列設けられ、ダミーセルＤＭＣのドレインコンタクトＤＣ（ダミーコンタクト）が上記列の間に設けられている例等においても適用できるものである。
【００９３】
また、上記実施形態においては、メモリセルＭＣおよびダミーセルのソースＳ上にソース線ＳＬを配置する構造を一例として示した。しかし、ソースＳに所定の電位を印加させる構造はこれに限らず、例えば、多層配線構造によりソースＳに所定の電位を印加させる構造等も可能である。
【００９４】
さらに、上記実施形態においては、ＮＯＲ型フラッシュメモリおよびその製造方法を一例として説明した。しかし、この発明は、ＮＯＲ型フラッシュメモリに限らず、例えば、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）、ＭＲＡＭ（Magnetic Random Access Memory）等を含んで構成される大規模メモリセル領域と小規模メモリセル領域を持つ全ての半導体記憶装置およびその製造方法に適用できるものである。
【００９５】
以上、第１および第２の実施形態を用いてこの発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００９６】
【図１】この発明の第１の実施形態に係る半導体記憶装置のレイアウト例を模式的に示す平面図。
【図２】第１の実施形態に係る半導体記憶装置を説明するためのもので、図１中のブロック３５を模式的に示す平面図。
【図３】図２中のＡ−Ａ´線に沿って矢印の方向から見た断面構造図。
【図４】第１の実施形態に係る半導体記憶装置を説明するためのもので、図１中のブロック３６−１を模式的に示す平面図。
【図５】図４中のＢ−Ｂ´線に沿って矢印の方向から見た断面構造図。
【図６】第１の実施形態に係る半導体記憶装置の製造方法を説明するためのもので、ブロック３５における半導体記憶装置の製造方法の一工程を示す平面図。
【図７】第１の実施形態に係る半導体記憶装置の製造方法を説明するための一工程図で、図６中のＡ−Ａ´線に沿って矢印の方向から見た断面構造図。
【図８】第１の実施形態に係るブロック３６−１の半導体記憶装置の製造方法の一工程を示す平面図。
【図９】第１の実施形態に係る半導体記憶装置の製造方法を説明するための一工程図で、図８中のＢ−Ｂ´線に沿って矢印の方向から見た断面構造図。
【図１０】第１の実施形態に係る半導体記憶装置の製造方法を説明するための一工程図で、図６中のＡ−Ａ´線に沿って矢印の方向から見た断面構造図。
【図１１】第１の実施形態に係る半導体記憶装置の製造方法を説明するための一工程図で、図８中のＢ−Ｂ´線に沿って矢印の方向から見た断面構造図。
【図１２】第２の実施形態に係る半導体記憶装置を説明するためのもので、図１中のブロック３５を模式的に示す平面図。
【図１３】図１２中のＣ−Ｃ´線に沿って矢印の方向から見た断面構造図。
【図１４】第２の実施形態に係る半導体記憶装置を説明するためのもので、図１中のブロック３６−１を模式的に示す平面図。
【図１５】図１４中のＤ−Ｄ´線に沿って矢印の方向から見た断面構造図。
【図１６】第２の実施形態に係る半導体記憶装置の製造方法を説明するためのもので、ブロック３５における半導体記憶装置の製造方法の一工程を示す平面図。
【図１７】第２の実施形態に係る半導体記憶装置の製造方法を説明するための一工程図で、図１６中のＣ−Ｃ´線に沿って矢印の方向から見た断面構造図。
【図１８】第２の実施形態に係るブロック３６−１の半導体記憶装置の製造方法の一工程を示す平面図。
【図１９】第２の実施形態に係る半導体記憶装置の製造方法を説明するための一工程図で、図１８中のＤ−Ｄ´線に沿って矢印の方向から見た断面構造図。
【図２０】第２の実施形態に係る半導体記憶装置の製造方法を説明するためのもので、ブロック３５における半導体記憶装置の製造方法の一工程を示す平面図。
【図２１】第２の実施形態に係る半導体記憶装置の製造方法を説明するための一工程図で、図２０中のＣ−Ｃ´線に沿って矢印の方向から見た断面構造図。
【図２２】第２の実施形態に係るブロック３６−１の半導体記憶装置の製造方法の一工程を示す平面図。
【図２３】第２の実施形態に係る半導体記憶装置の製造方法を説明するための一工程図で、図２２中のＤ−Ｄ´線に沿って矢印の方向から見た断面構造図。
【図２４】従来の大規模メモリセル領域における１ブロックを示す平面図。
【図２５】図２４中のＸ−Ｘ´線に沿った断面構造図。
【図２６】従来の小規模メモリセル領域における１ブロックを示す平面図。
【図２７】図２６中のＹ−Ｙ´線に沿った断面構造図。
【図２８】従来の大規模メモリセル領域における一工程図を示す平面図。
【図２９】図２８中のＸ−Ｘ´線に沿った断面構造図。
【図３０】従来の小規模メモリセル領域における一工程図を示す平面図。
【図３１】図３０中のＹ−Ｙ´線に沿った断面構造図。
【符号の説明】
【００９７】
３１…半導体チップ、３２…大規模メモリセル領域、３３…周辺回路部、３４−１、３４−２…小規模メモリセル領域、３５…大規模メモリセル領域における１ブロック、３６−１、３６−２…小規模メモリセル領域における１ブロック。
【図１】
2005259814.tif 000003
【図２】
2005259814.tif 000004
【図３】
2005259814.tif 000005
【図４】
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【図５】
2005259814.tif 000007
【図６】
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【図７】
2005259814.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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