(57)【要約】【課題】動作速度を低下させることなく書き込み信頼性を向上できる不揮発性半導体記憶装置を提供すること。【解決手段】不揮発性半導体記憶装置は、フローティングゲート及び制御ゲートを含む第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのソースにドレインが接続された第２ＭＯＳトランジスタとを有するメモリセルと、前記第１ＭＯＳトランジスタのドレインに電気的に接続されたビット線とを具備し、前記メモリセルへのデータの書き込み時において、選択メモリセルの接続されない前記ビット線には、負電圧に設定可能な書き込み禁止電圧が印加される。【選択図】      図８
2005310314.tif 000002
【特許請求の範囲】
【請求項１】
フローティングゲート及び制御ゲートを含む第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのソースにドレインが接続された第２ＭＯＳトランジスタとを有するメモリセルと、
前記第１ＭＯＳトランジスタのドレインに電気的に接続されたビット線と
を具備し、前記メモリセルへのデータの書き込み時において、選択メモリセルの接続されない前記ビット線には、負電圧に設定可能な書き込み禁止電圧が印加される
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
フローティングゲート及び制御ゲートを含む第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのソースにドレインが接続された第２ＭＯＳトランジスタとを有するメモリセルと、
前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
前記メモリセルアレイ中において、同一行にある前記第１ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線と、
前記メモリセルアレイ中において、同一列にある前記第１ＭＯＳトランジスタのドレインを電気的に共通接続するビット線と、
前記ビット線に対応して設けられ、書き込みデータを保持するラッチ回路と、
前記ラッチ回路に対応して設けられ、前記メモリセルへのデータの書き込み時において、前記ラッチ回路に保持されているデータに応じて、負の書き込み電圧と、負に設定可能な書き込み禁止電圧とのいずれかを前記ビット線に与える選択回路と
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項３】
フローティングゲート及び制御ゲートを含む第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのソースにドレインが接続された第２ＭＯＳトランジスタとを有するメモリセルと、
前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
前記メモリセルアレイ中において、同一行にある前記第１ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線と、
前記メモリセルアレイ中において、同一列にある前記第１ＭＯＳトランジスタのドレインを電気的に共通接続するビット線と、
前記ビット線に対応して設けられ、前記メモリセルへの書き込みデータを保持するラッチ回路と、
外部から印加可能な第１電圧を第２電圧に変換し、該第２電圧を前記ラッチ回路へ電源電圧として供給する電圧変換回路と、
前記ラッチ回路に対応して設けられ、前記メモリセルへのデータの書き込み時において、前記ラッチ回路の保持されているデータに応じて、前記ビット線に書き込み電圧と書き込み禁止電圧とのいずれかを前記ビット線に印加する選択回路と
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記書き込み禁止電圧の電圧値は可変である
ことを特徴とする請求項１乃至３いずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
前記書き込み禁止電圧の電圧値は、書き込み回数及び消去回数の少なくともいずれかに応じて可変である
ことを特徴とする請求項４記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置に関する。例えば、フローティングゲートとコントロールゲートとを有するＭＯＳトランジスタを含む不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、多様な用途に適用するために、種々のタイプのフラッシュメモリが提案されてきている。
【０００３】
例えばデジタルカメラなどに用いられるデータストレージ用のメモリとしては、ＮＡＮＤ型フラッシュメモリが知られている（例えば非特許文献１参照）。また、ＦＮトンネリングを用いてデータの書き込み及び消去を行うＮＯＲ型フラッシュメモリが知られている（例えば非特許文献２参照、）。このＮＯＲ型フラッシュメモリのメモリセルは、１つのメモリセルトランジスタと２つの選択トランジスタを有している（以下３Ｔｒ−ＮＡＮＤ型フラッシュメモリと呼ぶ）。更に近年では、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリの両者の長所を兼ね備えたフラッシュメモリが提案されている（例えば非特許文献３参照）。このフラッシュメモリは、１つのメモリセルトランジスタと１つの選択トランジスタとを含んでメモリセルが構成されている（以下、２Ｔｒフラッシュメモリと呼ぶ）。
【０００４】
上記フラッシュメモリでは、データの書き込み時において、非選択ビット線に対して書き込み禁止電圧を印加している。これにより、電子がフローティングゲートへ注入されること（誤書き込み）を防止している。
【０００５】
しかしながら、従来の方法では誤書き込みの発生を十分に防止することが困難であった。すなわち、書き込み禁止電圧を印加する他に、ワード線等、その他の電圧を適当な値に設定する必要がある。しかし、この方法であると書き込み速度が遅くなるという問題があった。
【非特許文献１】Imamiya K. et al.著、”A 125-mm/sup 2/ 1-Gb NAND Flash Memory With 10-Mbyte/s Program Speed”、IEEE Journal of Solod-State Circuits、Vol.37、No.11、p.1493-1501 2002年11月
【非特許文献２】Ditewig T. et al.著、”An Embedded 1.2V-Read Flash Memory Module in a 0.18μm Logic Process”、Solid-State Circuits Conference, 2001 Digest of Tchnical Papers ISSCC. 2001 IEEE International 5-7 p.34-35,425、2001年2月
【非特許文献３】Wei-Hua Liu 著、”A 2-Transistor Source-select(2TS) Flash EEPROM for 1.8V-Only Application”、Non-Volatile Semiconductor Memory Workshop 4.1、1997年
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明の目的は、動作速度を低下させることなく書き込み信頼性を向上できる不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００７】
この発明の一態様に係る不揮発性半導体記憶装置は、フローティングゲート及び制御ゲートを含む第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのソースにドレインが接続された第２ＭＯＳトランジスタとを有するメモリセルと、前記第１ＭＯＳトランジスタのドレインに電気的に接続されたビット線とを具備し、前記メモリセルへのデータの書き込み時において、選択メモリセルの接続されない前記ビット線には、負電圧に設定可能な書き込み禁止電圧が印加される。
【発明の効果】
【０００８】
本発明によれば、動作速度を低下させることなく書き込み信頼性を向上できる不揮発性半導体記憶装置を提供出来る。
【発明を実施するための最良の形態】
【０００９】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１０】
この発明の第１の実施形態に係る半導体集積回路装置について図１を用いて説明する。図１は、本実施形態に係るシステムＬＳＩのブロック図である。
【００１１】
図示するように、システムＬＳＩ１は、ＣＰＵ２及び３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３を備えている。ＣＰＵ２は、フラッシュメモリ３との間で、データの授受を行う。フラッシュメモリ３は、メモリセルアレイ１０、ロウデコーダ２０、カラムデコーダ３０、書き込み用セレクタ４０、書き込み回路５０、読み出し用セレクタ６０、センスアンプ７０、ソース線ドライバ８０、スイッチ群９０、アドレスバッファ１００、ライトステートマシーン１１０、及び、電圧発生回路１２０を備えている。ＬＳＩ１には、外部から電圧Ｖcc１（〜３Ｖ）が与えられており、Ｖcc１は、電圧発生回路１２０、書き込み回路５０、及び書き込み用セレクタ４０に与えられる。
【００１２】
メモリセルアレイ１０は、マトリクス状に配置された複数個のメモリセルを有している。メモリセルアレイ１０の構成について、図２を用いて説明する。図２はメモリセルアレイ１０の一部領域の回路図である。
【００１３】
図示するように、メモリセルアレイ１０は、マトリクス状に配置された複数個（（ｍ＋１）×（ｎ＋１）個、但しｍ、ｎは自然数）のメモリセルＭＣを有している。メモリセルＭＣの各々は、互いに電流経路が直列接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２とを有している。そして、メモリセルトランジスタＭＴの電流経路は、選択トランジスタＳＴ１、ＳＴ２の電流経路間に接続されている。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。そして、選択トランジスタＳＴ１のソース領域がメモリセルトランジスタＭＴのドレイン領域に接続され、メモリセルトランジスタＭＴのソース領域が、選択トランジスタＳＴ２のドレイン領域に接続されている。また、列方向で隣接するメモリセルＭＣ同士は、選択トランジスタＳＴ１のドレイン領域、または選択トランジスタＳＴ２のソース領域を共有している。
【００１４】
同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０〜ＳＧＤｍのいずれかに接続され、選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳ０〜ＳＧＳｍのいずれかに接続されている。また、同一列にあるメモリセルＭＣの選択トランジスタＳＴ１のドレイン領域は、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。そして、メモリセルＭＣの選択トランジスタＳＴ２のソース領域はソース線ＳＬに共通接続され、ソース線ドライバ８０に接続されている。
【００１５】
図１に戻って、ＬＳＩ１の説明を続ける。  
ロウデコーダ２０は、ロウアドレス信号をデコードして、ロウアドレスデコード信号を得る。そして、ロウデコーダ２０は、ワード線ＷＬ０〜ＷＬｍ、及びセレクトゲート線ＳＧＳ０〜ＳＧＤｍのいずれかを選択する。
【００１６】
カラムデコーダ３０は、カラムアドレス信号をデコードして、カラムアドレスデコード信号を得る。
【００１７】
読み出し用セレクタ６０は、読み出し時において、カラムアドレスデコード信号に基づいて、ビット線ＢＬ０〜ＢＬｎのいずれかを選択する。
【００１８】
センスアンプ７０は、ロウデコーダ２０及びカラムデコーダ３０によって選択されたメモリセルＭＣから読み出したデータを増幅する。
【００１９】
書き込み回路５０は、書き込みデータをラッチする。
【００２０】
書き込み用セレクタ４０は、選択ビット線に対して書き込み電圧を印加し、非選択ビット線に対して書き込み禁止電圧を印加する。
【００２１】
スイッチ群９０は、ＣＰＵ２から与えられる書き込みデータを、書き込み回路５０に転送する。
【００２２】
書き込み回路５０、書き込み用セレクタ４０、及びスイッチ群９０の構成について図３を用いて説明する。図３は、書き込み回路５０、書き込み用セレクタ４０、及びスイッチ群９０の回路図である。
【００２３】
まず書き込み用セレクタ４０について説明する。書き込み用セレクタ４０は、ビット線ＢＬ０〜ＢＬｎ毎に設けられた選択回路４１を備えている。選択回路４１の各々は、２つのｎチャネルＭＯＳトランジスタ４２、４３を備えている。ｎチャネルＭＯＳトランジスタ４２は、ソースに書き込み禁止電圧ＶＰＩが印加され、ドレインが対応するビット線に接続されている。またｎチャネルＭＯＳトランジスタ４３は、ソースに書き込み電圧ＶＮＥＧＰＲＧが印加され、ドレインが対応するビット線及びｎチャネルＭＯＳトランジスタ４２のドレインに接続されている。なお、ｎチャネルＭＯＳトランジスタ４２、４３のバックゲートには、書き込み電圧ＶＮＥＧＰＲＧが印加されている。
【００２４】
次に書き込み回路５０について説明する。書き込み回路５０は、ビット線ＢＬ０〜ＢＬｎ毎に設けられたラッチ回路５１を備えている。ラッチ回路５１の各々は、２つのインバータ５２、５３を備えている。インバータ５２の入力端は、インバータ５３の出力端に接続され、インバータ５２の出力端は、インバータ５３の入力端に接続されている。そして、インバータ５２の入力端とインバータ５３の出力端との接続ノードが、ラッチ回路５１の出力ノードとなり、対応するビット線に接続されている。インバータ５２、５３はそれぞれ、電流経路が直列接続されたｎチャネルＭＯＳトランジスタ５４及びｐチャネルＭＯＳトランジスタ５５を備えている。ｎチャネルＭＯＳトランジスタ５４のソースには書き込み電圧ＶＮＥＧＰＲＧが印加され、ｐチャネルＭＯＳトランジスタ５５のソースにはＶcc１（＝３Ｖ：constant）が印加されている。すなわちインバータ５２、５３は、Ｖcc１及びＶＮＥＧＰＲＧを、それぞれ低電圧側及び高電圧側の電源電圧として動作する。ｎチャネルＭＯＳトランジスタ５４のゲートとｐチャネルＭＯＳトランジスタ５５のゲートとは、共通接続されている。そして、インバータ５３のｐチャネルＭＯＳトランジスタ５５のドレインとｎチャネルＭＯＳトランジスタ５４のドレインとの接続ノードが、インバータ５２のｐチャネルＭＯＳトランジスタ５５のゲートとｎチャネルＭＯＳトランジスタ５４のゲートとの接続ノードに接続され、更にビット線に接続されている。また、インバータ５２のｐチャネルＭＯＳトランジスタ５５のドレインとｎチャネルＭＯＳトランジスタ５４のドレインとの接続ノードが、インバータ５３のｐチャネルＭＯＳトランジスタ５５のゲートとｎチャネルＭＯＳトランジスタ５４のゲートとの接続ノードに接続され、この接続ノードがラッチ回路５１の入力ノードとなる。
【００２５】
スイッチ群９０は、ラッチ回路５１毎に設けられたｐチャネルＭＯＳトランジスタ９１、及びｎチャネルＭＯＳトランジスタ９２（以下、ＭＯＳトランジスタ９２をリセットトランジスタと呼ぶ）を含んでいる。ｐチャネルＭＯＳトランジスタ９１の電流経路の一端には書き込みデータが入力され、他端は対応するラッチ回路５１の入力ノードに接続されている。そして、ＭＯＳトランジスタ９１のゲートは常時接地されている。なお、ＭＯＳトランジスタ９１のバックゲートにはＶcc１が印加されている。リセットトランジスタの電流経路の一端及びバックゲートには書き込み電圧ＶＮＥＧＰＲＧが印加され、他端は対応するラッチ回路の入力ノード及びｐチャネルＭＯＳトランジスタ９１の電流経路の他端に接続されている。なお、全てのリセットトランジスタ９２のゲートは共通接続されて、リセット信号Ｒｅｓｅｔが入力される。またリセットトランジスタ９２の電流経路の一端も共通接続されており、一括してＶＮＥＧＰＲＧが印加される。
【００２６】
再び図１に戻ってＬＳＩ１の説明を続ける。  
ソース線ドライバ８０は、ソース線ＳＬに電圧を供給する。
【００２７】
アドレスバッファ１００は、ＣＰＵ２から与えられるアドレス信号を保持する。そして、カラムアドレス信号ＣＡをカラムデコーダ３０に供給し、ロウアドレス信号ＲＡをロウデコーダ２０及び書き込み回路５０に供給する。
【００２８】
ライトステートマシーン１１０は、ＣＰＵ２から与えられる命令信号に基づいて、フラッシュメモリ３に含まれる各回路の動作を制御し、データの書き込み、消去、読み出しのタイミング制御を行い、また各動作について決められた所定のアルゴリズムを実行する。
【００２９】
電圧発生回路１２０は、外部から入力される電圧Ｖcc１に基づいて、複数の内部電圧を生成する。図４は電圧発生回路１２０の回路図である。図示するように、電圧発生回路１２０は、制御回路１２１、負のチャージポンプ回路１２２、及び正のチャージポンプ回路１２３を備えている。制御回路１２１は、チャージポンプ回路１２２、１２３を制御する。そしてチャージポンプ回路１２２は、負電圧ＶＢＢ１（＝−６Ｖ）、ＶＢＢ２（＝−３．５Ｖ）、ＶＢＢ３（＝−８Ｖ）、及びＶＢＢ４を生成する。またチャージポンプ回路１２３は、正電圧ＶＰＰ１（＝１２Ｖ）、ＶＰＰ２（＝９Ｖ）、及びＶＰＰ３（＝４Ｖ）を生成する。負電圧ＶＢＢ１〜ＶＢＢ３、及び正電圧ＶＰＰ１〜ＶＰＰ３は、ロウデコーダ２０に供給される。負電圧ＶＢＢ１、ＶＢＢ２、及びＶＢＢ４は、書き込み用セレクタ４０に供給される。負電位ＶＢＢ１は更に、書き込み回路５０にも供給される。
【００３０】
次に、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３の備えるメモリセルアレイ１０の平面構成及び断面構成について説明する。図５はメモリセルアレイ１０の一部領域の平面図である。
【００３１】
図示するように、半導体基板２００中に、第１方向に沿ったストライプ形状の素子領域ＡＡが、第２方向に沿って複数形成されている。そして、複数の素子領域ＡＡを跨ぐようにして、第２方向に沿ったストライプ形状のワード線ＷＬ０〜ＷＬｍ及びセレクトゲート線ＳＧＤ０〜ＳＧＤｍ、ＳＧＳ０〜ＳＧＳｍが形成されている。すなわち、１本のワード線ＷＬ０〜ＷＬｍのいずれかが、セレクトゲート線ＳＧＤ０〜ＳＧＤｍのいずれかと、セレクトゲート線ＳＧＳ０〜ＳＧＳｍのいずれかとの間に挟まれている。ワード線ＷＬ０〜ＷＬｍと素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴが形成され、セレクトゲート線ＳＧＤ０〜ＳＧＤｍと素子領域ＡＡとが交差する領域には、選択トランジスタＳＴ１が形成され、セレクトゲート線ＳＧＳ０〜ＳＧＳｍと素子領域ＡＡとが交差する領域には、選択トランジスタＳＴ２が形成されている。また、ワード線ＷＬ０〜ＷＬｍと素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴ毎に分離されたフローティングゲート（図示せず）が形成されている。選択トランジスタＳＴ１、ＳＴ２も、メモリセルトランジスタＭＴ同様に、制御ゲート及びフローティングゲートを有している。しかしメモリセルトランジスタＭＴと異なり、フローティングゲートは、第２方向に沿って隣接する選択トランジスタＳＴ同士で共通接続されている。そして、図示せぬシャント領域において、選択トランジスタＳＴのフローティングゲートと制御ゲートとが接続されている。
【００３２】
選択トランジスタＳＴ２のソース領域上には、それぞれ第２方向に沿ったストライプ形状のソース線ＳＬが形成されている。ソース線ＳＬは、コンタクトプラグＣＰ１を介して、選択トランジスタＳＴ２のソース領域と接続されている。なお、各ソース線ＳＬは、図示せぬ領域にて共通接続されて、更にソース線ドライバ８０に接続されている。
【００３３】
素子領域ＡＡ上には、第１方向に沿ったストライプ形状のビット線ＢＬ０〜ＢＬｎが形成されている。ビット線ＢＬ０〜ＢＬｎは、コンタクトプラグＣＰ２を介して選択トランジスタＳＴ１のドレイン領域と接続されている。
【００３４】
図６は図５におけるＹ１−Ｙ１’線方向に沿った断面図である。
【００３５】
図示するように、ｐ型半導体（シリコン）基板２００の素子領域ＡＡの表面領域内に、ｎ型ウェル領域２０１が形成されている。またｎ型ウェル領域２０１の表面領域内には、ｐ型ウェル領域２０２が形成されている。そして、ｐ型ウェル領域２０２上には、ゲート絶縁膜２０３が形成され、ゲート絶縁膜２０３上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、ゲート絶縁膜２０３上に形成された多結晶シリコン層２０４、多結晶シリコン層２０４上に形成されたゲート間絶縁膜２０５、ゲート間絶縁膜２０５上に形成された多結晶シリコン層２０６、及び多結晶シリコン層２０６上に形成されたシリサイド層２０７を有している。ゲート間絶縁膜２０５は、例えばＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。メモリセルトランジスタＭＴにおいては、多結晶シリコン層２０４はワード線方向で隣接する素子領域ＡＡ間で互いに分離されており、フローティングゲート（ＦＧ）として機能する。また、多結晶シリコン層２０６及びシリサイド層２０７はコントロールゲート（ワード線ＷＬ）として機能する。そして、多結晶シリコン層２０６は、ワード線方向で隣接する素子領域ＡＡ間で共通接続されている。選択トランジスタＳＴ１、ＳＴ２においては、図示せぬシャント領域でゲート間絶縁膜２０５の一部が除去されており、多結晶シリコン層２０４、２０６は電気的に接続されている。そして、多結晶シリコン層２０４、２０６及びシリサイド層２０７が、セレクトゲート線ＳＧＳ、ＳＧＤとして機能する。選択トランジスタＳＴ１、ＳＴ２においては、多結晶シリコン層２０４及び多結晶シリコン層２０６は、ワード線方向で隣接する素子領域ＡＡ間で分離されておらず、共通接続されている。すなわち、メモリセルトランジスタＭＴの様に、フローティングゲートがセルごとに分離されているのではなく全て繋がっている。
【００３６】
そして隣接するゲート電極間に位置する半導体基板２００表面内には、ソース・ドレイン領域として機能する不純物拡散層２０８が形成されている。不純物拡散層２０８は、隣接するトランジスタ同士で共用されている。すなわち、隣接する２つの選択トランジスタＳＴ１間の不純物拡散層２０８は、２つの選択トランジスタＳＴ１のドレイン領域として機能する。また隣接する２つの選択トランジスタＳＴ２間の不純物拡散層２０８は、２つの選択トランジスタＳＴ２のソース領域として機能する。更に、隣接するメモリセルトランジスタＭＴと選択トランジスタＳＴ１との間の不純物拡散層２０８は、メモリセルトランジスタＭＴのドレイン領域及び選択トランジスタＳＴ１のソース領域として機能する。更に、隣接するメモリセルトランジスタＭＴと選択トランジスタＳＴ２との間の不純物拡散層２０８は、メモリセルトランジスタＭＴのソース領域及び選択トランジスタＳＴ２のドレイン領域として機能する。そして、選択トランジスタＳＴ１のドレイン領域及び選択トランジスタＳＴ２のソース領域３５の表面内には、シリサイド層２０９が形成されている。なお、メモリセルトランジスタＭＴのソース・ドレイン領域２０８、選択トランジスタＳＴ１のソース領域２０８、及び選択トランジスタＳＴ２のドレイン領域２０８内には、シリサイド層は形成されない。また、メモリセルトランジスタＭＴ及び選択トランジスタのゲート電極（積層ゲート）の側面には、側壁絶縁膜２１０が形成されている。側壁絶縁膜２１０は、積層ゲートのソース領域２０８に面する側及びドレイン領域２０８に面する側の両方に形成されている。そして、メモリセルトランジスタＭＴと選択トランジスタＳＴの積層ゲート間の領域は、側壁絶縁膜２１０によって埋め込まれている。従って、メモリセルトランジスタＭＴのソース・ドレイン領域、選択トランジスタＳＴ１のソース領域、及び選択トランジスタＳＴ２のドレイン領域の上面は、側壁絶縁膜２１０によって被覆されている。
【００３７】
そして、半導体基板２００上には、上記メモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜２１１が形成されている。層間絶縁膜２１１中には、選択トランジスタＳＴ２のソース領域２０８内に形成されたシリサイド層２０９に達するコンタクトプラグＣＰ５が形成されている。そして層間絶縁膜２１１上には、コンタクトプラグＣＰ５に接続される金属配線層２１２が形成されている。金属配線層２１２は、ソース線ＳＬとして機能する。また、層間絶縁膜２１１中には、選択トランジスタＳＴ１のドレイン領域２０８内に形成されたシリサイド層２０９に達するコンタクトプラグＣＰ３が形成されている。そして層間絶縁膜２１１上には、コンタクトプラグＣＰ３に接続される金属配線層２１３が形成されている。
【００３８】
層間絶縁膜２１１上には、金属配線層２１２、２１３を被覆するようにして、層間絶縁膜２１４が形成されている。そして、層間絶縁膜２１４中には、金属配線層２１３に達するコンタクトプラグＣＰ４が形成されている。そして、層間絶縁膜２１４上には、複数のコンタクトプラグＣＰ４に共通に接続された金属配線層２１５が形成されている。金属配線層２１５は、ビット線ＢＬとして機能する。上記コンタクトプラグＣＰ３、ＣＰ４、及び金属配線層２１３が、図５におけるコンタクトプラグＣＰ２に相当する。
【００３９】
層間絶縁膜２１４上には、金属配線層２１５を被覆するようにして、層間絶縁膜２１６が形成されている。そして、層間絶縁膜２１６上には金属配線層２１７が形成されている。金属配線層２１７は、図示せぬ領域において、選択トランジスタＳＴ１、ＳＴ２のシリサイド層２０７に接続されており、選択ゲート線ＳＧＤ、ＳＧＳのシャント配線として機能する。そして、層間絶縁膜２１６上には、金属配線層２１７を被覆するようにして、層間絶縁膜２１８が形成されている。
【００４０】
次に、カラム方向に沿って、メモリセルアレイ１０、書き込み用セレクタ４０、ラッチ回路５０、及びスイッチ群９０の断面構造を簡単に説明する。図７は、メモリセルアレイ１０、書き込み用セレクタ４０、ラッチ回路５０及びスイッチ群９０の断面図である。図７では特に、１個のメモリセルＭＣ、選択回路４１インバータ５３、及びＭＯＳトランジスタ９１、９２についてのみ示している。
【００４１】
図示するように、半導体基板２００の表面内には、互いに離隔されたｎ型ウェル領域２０１、２２０、２２１が形成されている。ｎ型ウェル領域２０１は、メモリセルアレイ１０を形成するためのものであり、ｎ型ウェル２２１は、書き込み用セレクタ４０及びリセットトランジスタ９２を形成するためのものである。そして、ｎ型ウェル領域２２２は、ラッチ回路５１及びＭＯＳトランジスタ９１を形成するためのものである。
【００４２】
ｎ型ウェル領域２０１の表面内には、更にｐ型ウェル領域２０２が形成されている。ｐ型ウェル領域２０２情にはメモリセルＭＣが形成されている。なお、メモリセルの選択トランジスタＳＴ１、ＳＴ２は、単層ゲートとして図示されているが、メモリセルトランジスタＭＴと同様に積層ゲート構造であっても良い。そして、ｐ型ウェル領域２０２には電位ＶＰＷが印加され、ｎ型ウェル領域２０１には電位ＶＮＷが印加される。
【００４３】
ｎ型ウェル領域２２１の表面内には、更にｐ型ウェル領域２２３が形成されている。ｐ型ウェル領域２２３上には、選択回路４１内のＭＯＳトランジスタ４２、４３が形成され、更にリセットトランジスタ９２が形成されている。ｐ型ウェル領域２２３には電位ＶＮＥＧＰＲＧが印加され、ｎ型ウェル領域２２１には０Ｖが印加される。
【００４４】
ｎ型ウェル領域２２２の表面内には、更にｐ型ウェル領域２２４が形成されている。ｐ型ウェル領域２２４上にはＭＯＳトランジスタ５４が形成され、ｎ型ウェル領域２２２上にはＭＯＳトランジスタ５５、９１が形成されている。そして、ＭＯＳトランジスタ５４、５５が、インバータ５２、５３を形成する。また、ｐ型ウェル領域２２４には電位ＶＮＥＧＰＲＧが印加され、ｎ型ウェル領域２２２には電位Ｖcc１が印加される。
【００４５】
次に、上記構成の３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３の動作について、図８を用いて以下説明する。図８は、リセット信号Ｒｅｓｅｔ、データ信号、ＶＰＩ、及びＶＮＥＧＰＲＧのタイミングチャートである。なお以下では、フローティングゲートに電子が注入されておらず閾値電圧が負である状態を“１”データが書き込まれている状態、フローティングゲートに電子が注入され、閾値電圧が正である状態を“０”データが書き込まれている状態と定義する。
【００４６】
＜初期動作＞
まず、初期動作について図９を用いて説明する。初期動作とは、データの書き込み、読み出し、及び消去などにあたって、最初に行われる動作のことである。初期動作は、図８において、時刻ｔ１までの間に行われる。また図９は、初期動作時におけるメモリセルアレイ１０、書き込み用セレクタ４０、書き込み回路５０、及びスイッチ群９０の回路図である。なお以下では、ビット線ＢＬ０〜ＢＬｎに対応する選択回路４１内のＭＯＳトランジスタ４３、４２のゲートを、それぞれノードＢ０〜Ｂｎ、ノードＡ０〜Ａｎと呼ぶことにする。
【００４７】
まず初期動作にあたっては、ＶＰＩ及びＶＮＥＧＰＲＧは０Ｖとされる。またリセット信号ＲｅｓｅｔはＶcc１（＝３Ｖ）とされる。すると、スイッチ群９０内におけるリセットトランジスタ９２がオン状態となる。従って、全てのラッチ回路５１の入力ノードにはＶＮＥＧＰＲＧ＝０Ｖが与えられる。すると、インバータ５２、５３の低電圧側の電源電圧はＶＮＥＧＰＲＧ＝０Ｖであるので、全てのラッチ回路５１の入力ノードは０Ｖ、出力ノードはＶcc１となる。すなわち、ノードＢ０〜Ｂｎは０Ｖ、ノードＡ０〜ＡｎはＶcc１となる。従って、全ての選択回路４１内において、ＭＯＳトランジスタ４２がオフ状態、ＭＯＳトランジスタ４３がオン状態となる。その結果、ＭＯＳトランジスタ４３のソースから、各ビット線ＢＬ０〜ＢＬｎには０Ｖが与えられる。
【００４８】
以上のように、初期動作において、ラッチ回路の入力ノードに０Ｖが与えられる。
【００４９】
＜データラッチ動作＞
次に、データラッチ動作について図１０を用いて説明する。データラッチ動作とは、データの書き込みにあたって、各ラッチ回路５１に対して、書き込みデータを入力する動作のことである。データラッチ動作は、図８において、時刻ｔ１〜ｔ２の間に行われる。また図１０は、データラッチ動作時におけるメモリセルアレイ１０、書き込み用セレクタ４０、書き込み回路５０、及びスイッチ群９０の回路図である。
【００５０】
まずデータラッチ動作にあたって、リセット信号Ｒｅｓｅｔが０Ｖとされ、各ビット線に対応して、ＭＯＳトランジスタ９１の電流経路の一端に書き込みデータが入力される。ＭＯＳトランジスタ９１の電流経路の一端には、“０”書き込み（フローティングゲートに電子を注入）する場合には０Ｖが印加され、“１”書き込み（フローティングゲートに電子を注入しない場合）には３Ｖが印加される。また、ＶＰＩ及びＶＮＥＧＰＲＧは依然として０Ｖである。すると、リセット信号Ｒｅｓｅｔが０Ｖとされたことにより、全てのＭＯＳトランジスタ９２はオフ状態となる。また、全てのＭＯＳトランジスタ９１はオン状態とされている。
【００５１】
図９の例では、ビット線ＢＬ０に接続されたメモリセルに“０”データを書き込み、ビット線ＢＬ１に接続されたメモリセルに“１”データに書き込む場合を例に挙げている。
【００５２】
まずビット線ＢＬ０に着目して、“０”データを書き込む場合について説明する。図１０に示すように、ＭＯＳトランジスタ９１の電流経路の一端には０Ｖが与えられる。しかし、ＭＯＳトランジスタ９１のゲート電位も０Ｖであるので、ＭＯＳトランジスタ９１はカットオフの状態にある。従って、ラッチ回路５１内のデータは初期状態と変わらない。よって、ノードＡ０はＶcc１、ノードＢ０は０Ｖである。そのため、ビット線ＢＬ０に対応した選択回路４１内では、ＭＯＳトランジスタ４３がオン状態、ＭＯＳトランジスタ４２がオフ状態となり、ビット線ＢＬ０には、ＭＯＳトランジスタ４３のソースからＶＮＥＧＰＲＧ＝０Ｖが与えられる。
【００５３】
次にビット線ＢＬ１に着目して、“１”データを書き込む場合について説明する。図１０に示すように、ＭＯＳトランジスタ９１の電流経路の一端には３Ｖが与えられる。すると、ＭＯＳトランジスタ９１はオン状態であるので、この３Ｖはラッチ回路の入力ノードに達する。すると、ＶＮＥＧＰＲＧ＝０Ｖであるので、ノードＡ１の電位はＶcc１から０Ｖへ変化し、ノードＢ１の電位は０ＶからＶcc１に変化する。従って、ビット線ＢＬ１に対応する選択回路４１内においては、ＭＯＳトランジスタ４３がオフ状態となり、ＭＯＳトランジスタ４２がオン状態となる。その結果、ビット線ＢＬ１には、ＭＯＳトランジスタ４２のソースからＶＰＩ＝０Ｖが与えられる。
【００５４】
以上のように、データラッチ動作においては、“１”書き込みを行うメモリセルに対応したラッチ回路内のデータが、初期状態から反転される。すなわち、“０”書き込み（電子を注入）するときには、実質的にはデータは外部から入力されず、“１”書き込み（電子を注入しない＝非選択）するときには、データを外部から取り込む。
【００５５】
＜書き込み動作＞
次に書き込み動作について図１１を用いて説明する。データの書き込みは、いずれかのワード線に接続された全てのメモリセルトランジスタに対して一括して行われる。そして、メモリセルトランジスタＭＴのフローティングゲートに電子を注入するか否かで、“０”データ、“１”データを書き分ける。電子のフローティングゲートへの注入は、ＦＮ tunnelingによって行われる。書き込み動作は、図８において、時刻ｔ４以降に行われる。また図１１は、書き込み動作時におけるメモリセルアレイ１０、書き込み用セレクタ４０、書き込み回路５０、及びスイッチ群９０の回路図である。図１１において、ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにデータを書き込むものとし、そのうち、ビット線ＢＬ０に接続されたメモリセルトランジスタＭＴに“０”データを書き込み、ビット線ＢＬ１に接続されたメモリセルトランジスタＭＴに“１”データを書き込むものとする。換言すれば、ビット線ＢＬ０に接続されたメモリセルが選択され、ビット線ＢＬ１に接続されたメモリセルが非選択とされる。
【００５６】
まず書き込み動作にあたって、リセット信号Ｒｅｓｅｔは依然として０Ｖである。そして、時刻ｔ３においてＶＮＥＧＰＲＧがＶＢＢ１（＝−６Ｖ）とされ、時刻ｔ４でＶＰＩがＶＢＢ２（＝−３．５Ｖ）とされる。負電位ＶＢＢ１及びＶＢＢ２は、ライトステートマシーン１１０の命令によってチャージポンプ回路１２２が出力する。なお、ＶＰＩの電位は、ＶＢＢ２ではなく、その他の負電位ＶＢＢ４であっても良い。負電位ＶＢＢ４も、ライトステートマシーン１１０の命令によってチャージポンプ回路１２２が出力する。
【００５７】
すると、ラッチ回路５１内のインバータ５２、５３の低電圧側の電源電圧が０ＶからＶＢＢ１に変化するから、ノードＢ０、及びノードＡ１の電位は、０ＶからＶＢＢ１に変化する。そして、ビット線ＢＬ０に対応する選択回路４１ではＭＯＳトランジスタ４３がオン状態、ビット線ＢＬ１に対応する選択回路４１内ではＭＯＳトランジスタ４２がオン状態である。そして、ＭＯＳトランジスタ４２、４３のソース電位は、それぞれＶＰＩ＝ＶＢＢ２、ＶＮＥＧＰＲＧ＝ＶＢＢ１であるから、ビット線ＢＬ０、ＢＬ１にはそれぞれＶＢＢ１、ＶＢＢ２が与えられる。
【００５８】
そして、ロウデコーダ２０が、セレクトゲート線ＳＧＤ０を選択し、選択セレクトゲート線ＳＧＤ０にＶＢＢ２を印加し、非選択セレクトゲート線ＳＧＤ１〜ＳＧＤｍ及び全てのセレクトゲート線ＳＧＳ０〜ＳＧＳｍにＶＢＢ１を印加する。すると、選択セレクトゲート線ＳＧＤ０に接続される選択トランジスタＳＴ１のうち、ＶＢＢ２が印加されているビット線ＢＬ１に接続されている選択トランジスタＳＴ１はカットオフ状態となる。他方、ＶＢＢ１が印加されているビット線ＢＬ０に接続されている選択トランジスタＳＴ１はオン状態となる。
【００５９】
更にロウデコーダ２０はワード線ＷＬ０を選択し、選択ワード線ＷＬ０に正電位ＶＰＰ１を印加する。また非選択ワード線ＷＬ１〜ＷＬｍの全てをフローティングとする。正電位ＶＰＰ１は、ライトステートマシーン１１０の命令によってチャージポンプ回路１２３が出力する。これにより、選択ワード線ＷＬ０に接続されるメモリセルトランジスタＭＴにチャネル領域が形成される。すると、選択セレクトゲート線ＳＧＤ０及びビット線ＢＬ１に接続されている選択トランジスタＳＴ１はカットオフ状態にあるから、当該選択トランジスタＳＴ１に接続されたメモリセルトランジスタＭＴのチャネル電位はフローティングとなる。そして、ワード線ＷＬとのカップリングにより、約ＶＰＰ１まで上昇する。他方、選択セレクトゲート線ＳＧＤ０及びビット線ＢＬ０に接続されている選択トランジスタＳＴ１はオン状態にあるから、当該選択トランジスタＳＴ１に接続されるメモリセルトランジスタＭＴのチャネル電位はＶＢＢ１となる。
【００６０】
またロウデコーダ２０は、メモリセルが形成されている基板（ｐ型ウェル領域２０２）にＶＢＢ１を与える。
【００６１】
上記の結果、カットオフとされた選択トランジスタＳＴ１を含むメモリセル内のメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が十分ではないため、フローティングゲートに電子は注入されない。すなわち“１”データが書き込まれる。図１１の例であると、ビット線ＢＬ１及び選択ワード線ＷＬ０に接続されているメモリセル（“１”データを書き込むべきメモリセル）の閾値は負の値を維持する。
【００６２】
他方、選択セレクトゲート線ＳＧＤ０に接続され、且つビット線ＢＬ０に接続されている選択トランジスタＳＴ１を含むメモリセル内のメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が（ＶＰＰ１−ＶＢＢ１＝１８Ｖ）であるので、ＦＮ tunnelingによってフローティングゲートに電子が注入される。その結果、メモリセルトランジスタＭＴの閾値は正に変化する、すなわち“０”データが書き込まれる。
【００６３】
以上のようにして、１ページのメモリセルトランジスタに一括してデータが書き込まれる。
【００６４】
＜消去動作＞
次に、消去動作について、図１２を用いて説明する。図１２は、消去動作時におけるメモリセルアレイ１０、書き込み用セレクタ４０、書き込み回路５０、及びスイッチ群９０の回路図である。データの消去は、書き込み同様、ページ一括消去である。消去動作は、ＦＮ tunnelingによってフローティングゲートから電子を引き抜くことによって行われる。図１２は、ワード線ＷＬ０に接続されたメモリセルトランジスタからデータの消去を行う場合を示している。
【００６５】
消去動作にあたっては、リセット信号Ｒｅｓｅｔが０Ｖとされ、全ビット線に対応するＭＯＳトランジスタ９１の電流経路の一端に３Ｖが印加される。また、ＶＰＩはＶcc１であり、ＶＮＥＧＰＲＧは依然として０Ｖである。すると、リセット信号Ｒｅｓｅｔが０Ｖとされたことにより、全てのＭＯＳトランジスタ９２はオフ状態となる。また、全てのＭＯＳトランジスタ９１はオン状態とされている。従って、ラッチ回路５１の入力ノードには３Ｖが与えられる。すると、ＶＮＥＧＰＲＧ＝０Ｖであるので、ノードＡ０〜Ａｎの電位は０Ｖ、ノードＢ０〜Ｂｎの電位はＶcc１となる。従って、全選択回路４１内においては、ＭＯＳトランジスタ４２、４３がカットオフ状態となる。従って、ビット線ＢＬ０〜ＢＬｎは、ラッチ回路５１及びＶＮＥＧＰＲＧ並びにＶＰＩとは電気的に分離されて、フローティングの状態となる。
【００６６】
その上で、ロウデコーダ２０は、全てのセレクトゲート線ＳＧＤ０〜ＳＧＤｍ、ＳＧＳ０〜ＳＧＳｍをフローティングとする。更にロウデコーダ２０は、ワード線ＷＬ０を選択し、選択ワード線ＷＬ０にＶＢＢ３（＝−８Ｖ）を与えると共に、非選択ワード線ＷＬ１〜ＷＬｍにＶＰＰ３（＝４Ｖ）を与える。更にロウデコーダ２０は、メモリセルが形成されている半導体基板（ｐ型ウェル領域２０２）にＶＰＰ２（＝９Ｖ）を印加する。負電位ＶＢＢ３及び正電位ＶＰＰ３は、ライトステートマシーン１１０の命令によってチャージポンプ回路１２２、１２３がそれぞれ出力する。
【００６７】
すると、選択ワード線ＷＬ０に接続されているメモリセルトランジスタＭＴと半導体基板との間の電位差が（ＶＰＰ２−ＶＢＢ３＝１７Ｖ）となり、フローティングゲート内の電子がＦＮ tunnelingによって半導体基板に引き抜かれる。その結果、選択ワード線ＷＬ０に接続されているメモリセルトランジスタＭＴからデータが消去され、メモリセルトランジスタＭＴの閾値は負となる。
【００６８】
非選択ワード線ＷＬ１〜ＷＬｍに接続されているメモリセルトランジスタＭＴにおいては、ワード線ＷＬ１〜ＷＬｍにＶＰＰ３が印加されている。従って、メモリセルトランジスタＭＴとウェル領域との電位差が十分ではないため、フローティングゲートから電子は引き抜かれず、データは消去されない。
【００６９】
以上のようにして、選択されたページから一括してデータが消去される。なお、図１２の例では、１本のワード線に接続されたメモリセルトランジスタ（１ページ）からデータが消去される例について示しているが、複数のワード線に接続されたメモリセルトランジスタから一括してデータが消去されても良い。この場合には、ロウデコーダ２０が複数のワード線にＶＢＢ３を印加すれば良い。
【００７０】
＜読み出し動作＞
次に読み出し動作について図１３を用いて説明する。図１３は、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３のメモリセルアレイ１０の回路図であり、ビット線ＢＬ０とワード線ＷＬ０に接続されたメモリセルトランジスタＭＴからデータを読み出す場合について示している。
【００７１】
まずロウデコーダ２０は、データを読み出すべきメモリセルが接続されるセレクトゲート線ＳＧＤ０、ＳＧＳ０を選択し、選択セレクトゲート線ＳＧＤ０、ＳＧＳ０にＶＰＰ３を印加する。その他のセレクトゲート線ＳＧＤ１〜ＳＧＤｍ及びＳＧＳ１〜ＳＧＳｍは非選択とされ、非選択セレクトゲート線には０Ｖが印加される。これにより、選択セレクトゲート線ＳＧＤ０、ＳＧＳ０に接続される選択トランジスタＳＴ１、ＳＴ２はオン状態とされる。引き続き、ロウデコーダ２０は、全てのワード線ＷＬ０〜ＷＬｍに０Ｖを印加する。
【００７２】
すると、メモリセルトランジスタＭＴは、書き込まれているデータが“１”であれば、閾値が負なのでオン状態、書き込まれているデータが“０”であれば、閾値が正なのでオフ状態となる。
【００７３】
この状態で、ビット線は、読み出し用セレクタ６０を介してセンスアンプ７０に接続され、選択ビット線ＢＬ０に例えば２．０Ｖが印加される。すると、選択セレクトゲート線ＳＧＤ０、ＳＧＳ０に接続されている選択トランジスタＳＴ１、ＳＴ２に接続されているメモリセルトランジスタＭＴに書き込まれているデータが“１”であれば、ビット線からソース線に電流が流れる。他方、書き込まれているデータが“０”であれば、電流は流れない。
【００７４】
以上のように、ビット線からソース線に向かって流れる電流によって変化するビット線電位を、センスアンプ７０が増幅することによって、データの読み出しが行われる。なお図１３の例では、１本のビット線からデータを読み出す場合について示しているが、勿論、複数のビット線に電位を印加して、複数のメモリセルトランジスタからデータを同時に読み出しても良い。また、読み出しの際は、全ての選択回路４１内のＭＯＳトランジスタ４２、４３はオフ状態とされ、ビット線ＢＬ０〜ＢＬｎは、ラッチ回路５１及びＶＰＩ並びにＶＮＥＧＰＲＧと電気的に分離されている。
【００７５】
上記のように、この発明の第１の実施形態に係るフラッシュメモリであると、下記の効果を得ることが出来る。
【００７６】
（１）書き込み速度を低下させることなく、誤書き込みの発生を抑制出来る。  
本実施形態に係る構成であると、フラッシュメモリ３は、ビット線毎に設けられた選択回路４０を備えている。そしてラッチ回路５１に保持されているデータに応じて、“０”書き込みの場合には（選択ビット線に対しては）、ＭＯＳトランジスタ４３の電流経路を介して、ビット線に負の書き込み電圧ＶＮＥＧＰＲＧ（ＶＢＢ１）を印加している。他方、“１”書き込みの場合には（非選択ビット線に対しては）、ＭＯＳトランジスタ４２の電流経路を介して、ビット線に書き込み禁止電圧ＶＰＩを印加している。そして、書き込み禁止電圧ＶＰＩの電圧値は、チャージポンプ回路１２２によって可変である。
【００７７】
図１４は、書き込み時におけるメモリセルアレイ１０、選択回路４０、ラッチ回路５１、及びチャージポンプ回路１２２の様子を示す図である。図示するように、チャージポンプは、負電位として例えばＶＢＢ２及びＶＢＢ４を発生する。ＶＢＢ４はＶＢＢ２より大きな値でも小さな値でも良い。そして、ＶＢＢ２またはＶＢＢ４のうち、誤書き込み発生防止のために最適な方の電圧が、書き込み禁止電圧ＶＰＩとして与えられる。
【００７８】
そして、書き込み禁止電圧ＶＰＩとして負電圧を用いるために、選択回路４１を設けている。例えば、ラッチ回路の電源電圧を、低電圧側及び高電圧側共に負電圧にしようとすると、インバータを形成するｐチャネルＭＯＳトランジスタのｎ型ウェル領域と半導体基板との間にフォワードバイアスが印加されることとなり、回路動作が不安定となる。しかし本実施形態であると、共に、同一のｐ型ウェル領域上に形成された２つのｎチャネルＭＯＳトランジスタ４２、４３を含む選択回路４１を用いている。そのため、選択回路４１によって、共に負電圧となりうるＶＮＥＧＰＲＧ及びＶＰＩをビット線に印加することが可能となる。
【００７９】
従って、従来のように、誤書き込み発生防止のために例えばワード線の電位など他の電圧を変化させる必要が無く、ＶＢＢ２とＶＢＢ４とのいずれかを書き込み禁止電圧として選択し、またその電圧値を最適な値とするだけで、誤書き込み発生を抑制できる。
【００８０】
よって、書き込み速度を低下させることなく、誤書き込みの発生を抑制できる。また、書き込み禁止電圧ＶＰＩの値を複数の値に可変出来ることから、回路構成の自由度を向上できる。
【００８１】
（２）書き込み動作を簡略化出来る。  
本実施形態に係る構成であると、書き込み、消去動作にあたって、初期動作として、ラッチ回路５１のデータをイニシャライズしている。その結果、ラッチ回路５１の入力は“Ｌ”レベル、出力は“Ｈ”レベルとされる。
【００８２】
そしてデータラッチ動作において、ＭＯＳトランジスタ９１には、“０”書き込みの際（選択ビット線）には０Ｖが与えられ、“１”書き込みの際（非選択ビット線）には３Ｖが与えられる。しかし、“０”書き込みの際にはＭＯＳトランジスタ９１がカットオフとなるため、外部から与えられる“０”データは、実際にはラッチ回路５１に転送されない。すなわち、ラッチ回路５１内のデータは不変である。他方、“１”書き込みの際には、ＭＯＳトランジスタ９１の電流経路を介して、“１”データがラッチ回路５１内に転送される。
【００８３】
すなわち、図１５に示すように、本実施形態では初期動作を行ってラッチ回路５１のデータをイニシャライズしている。そして、“０”書き込みを行う場合は（選択ビット線に対しては）、イニシャライズされたデータに基づいて、選択回路４１が選択ビット線に書き込み電圧ＶＮＥＧＰＲＧを印加する。他方、“１”書き込みを行う場合は（非選択ビット線に対しては）、イニシャライズデータではなく外部から入力されたデータに基づいて、選択回路４１が非選択ビット線に書き込み禁止電圧ＶＰＩを印加する。
【００８４】
従って、「初期動作においてラッチ回路５１がイニシャライズされる」とは、「全ラッチ回路に“０”データを入力する」、と言い換えることが出来る。従って、データの書き込みの際には、“１”データを書き込む場合、すなわちフローティングゲートに電子を注入しない場合、更に言い換えれば非選択ビット線に対する場合にのみ、外部からデータを入力すれば良い。そして、“０”データを書き込む場合、すなわちフローティングゲートに電子を注入する場合、更に言い換えれば選択ビット線に対する場合には、外部からデータを入力する必要が無い。よって、書き込み動作を簡略化出来る。
【００８５】
（３）消去動作信頼性を向上できる。  
本実施形態に係る構成であると、消去時において、メモリセルアレイが形成されるｐ型ウェル領域２０２には正電圧ＶＰＰ２（＝９Ｖ）が印加される。従って、図１６に示すように、選択トランジスタＳＴ１のドレイン領域２０８と、ウェル領域２０２との間にフォワードバイアスが印加される。従って、ビット線の電位は、このフォワードバイアスとｐ型ウェル領域２０２との間のカップリングによって、約８．３Ｖだけ上昇する。また、消去動作前の状態は、図９に示すような状態であり、ＭＯＳトランジスタ４３はオン状態である。従って、消去時のビット線電位は、ＭＯＳトランジスタ４３の閾値電圧に、上記８．３Ｖを加えた約１０．３Ｖになる。
【００８６】
電位が１０．３Ｖであるビット線ＢＬ０〜ＢＬｎは、選択回路４１のＭＯＳトランジスタ４３、４２のドレインに接続されている。そして、ＭＯＳトランジスタ４３、４２のソースには、それぞれＶＮＥＧＰＲＧ（＝０Ｖ）、ＶＰＩ（＝３Ｖ）が印加されている。従って、ＭＯＳトランジスタ４３、４２の少なくともいずれか一方がオン状態となると、ビット線ＢＬ０〜ＢＬｎの電位が低下し、その結果、ｐ型ウェル領域２０２の電位が低下する恐れがある。
【００８７】
しかし本実施形態に係る構成であると、図１２に示したように、消去時にはラッチ回路５１に“Ｈ”レベル（３Ｖ）が印加される。従って、ノードＢ０〜ＢｎはＶcc１、ノードＡ０〜Ａｎは０Ｖとなる。そのため、ＭＯＳトランジスタ４２、４３は、共にカットオフ状態となる。従って、ビット線からＶＮＥＧＰＲＧノード及びＶＰＩノードに達する電流経路は存在せず、ビット線の電位が下降することを防止できる。その結果、消去動作信頼性を向上できる。
【００８８】
（４）フラッシュメモリの制御を簡略化出来る。  
本実施形態に係る構成であると、外部から入力される書き込みデータをラッチ回路５１に転送する転送ゲートを、ｐチャネルＭＯＳトランジスタ９１のみで形成している。従って、転送ゲートをｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとの組み合わせで形成する場合に比べて、回路面積を削減できる。更に、ｐチャネルＭＯＳトランジスタのゲートは、常時接地電位に設定しておけば良く、ゲート電位は一切制御する必要がない。従って、フラッシュメモリの制御が簡略化出来る。
【００８９】
次に、この発明の第２の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第１の実施形態を、ＮＡＮＤ型フラッシュメモリに適用したものである。すなわち、図１におけるメモリセルアレイ１０をＮＡＮＤ型フラッシュメモリに置き換え、且つ電圧発生回路１２０の生成電圧を変えたものである。従って、メモリセルアレイ１０及び電圧発生回路１２０以外の構成の説明は省略する。図１７は、本実施形態に係るフラッシュメモリ３の備えるメモリセルアレイ１０の回路図である。
【００９０】
図１７に示すように、メモリセルアレイ１０は、マトリクス状に配置された複数個のＮＡＮＤセルを有している。ＮＡＮＤセルの各々は、８個のメモリセルトランジスタＭＴ〜ＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。そして、直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域が選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域が選択トランジスタＳＴ２のドレイン領域に接続されている。
【００９１】
同一行にあるメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに接続されている。また、同一列にある選択トランジスタＳＴ１のドレインは、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。そして、選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続され、ソース線ドライバ１５に接続されている。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではない。ＮＡＮＤセルを選択出来るのであれば、いずれか一方のみが設けられていても良い。
【００９２】
電圧発生回路１２０は、外部から入力される電圧Ｖcc１に基づいて、複数の内部電圧を生成する。図１８は電圧発生回路１２０の回路図である。図示するように、電圧発生回路１２０の構成は、第１の実施形態で説明したとおりである。そしてチャージポンプ回路１２２は、負電圧ＶＢＢ１（＝−８Ｖ）、ＶＢＢ２（＝−５Ｖ）、及びＶＢＢ４を生成する。またチャージポンプ回路１２３は、正電圧ＶＰＰ（＝１２Ｖ）、及びＶpass（＝２Ｖ）を生成する。負電圧ＶＢＢ１、ＶＢＢ２、及び正電圧ＶＰＰ、Ｖpassはロウデコーダ２０に供給される。負電圧ＶＢＢ１、ＶＢＢ２、及びＶＢＢ４は、書き込み用セレクタ４０に供給される。負電位ＶＢＢ１は更に、書き込み回路５０にも供給される。
【００９３】
次に、ＮＡＮＤ型フラッシュメモリ３の備えるメモリセルアレイ１０の平面構成及び断面構成について説明する。図１９はメモリセルアレイ１０の一部領域の平面図である。
【００９４】
図示するように、半導体基板２００中に、第１方向に沿ったストライプ形状の素子領域ＡＡが、第２方向に沿って複数形成されている。そして、複数の素子領域ＡＡを跨ぐようにして、第２方向に沿ったストライプ形状のワード線ＷＬ０〜ＷＬｍが形成されている。更に、８本のワード線を挟むようにして、第２方向に沿ったストライプ形状のセレクトゲート線ＳＧＤ、ＳＧＳが形成されている。そして、ワード線ＷＬ０〜ＷＬｍと素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴが形成され、セレクトゲート線ＳＧＤ、ＳＧＳと素子領域ＡＡとが交差する領域には、それぞれ選択トランジスタＳＴ１、ＳＴ２が形成されている。また、ワード線ＷＬ０〜ＷＬｍと素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴ毎に分離されたフローティングゲート（図示せず）が形成されている。選択トランジスタＳＴ１、ＳＴ２も、メモリセルトランジスタＭＴ同様に、制御ゲート及びフローティングゲートを有している。しかしメモリセルトランジスタＭＴと異なり、フローティングゲートは、第２方向に沿って隣接する選択トランジスタＳＴ同士で共通接続されている。そして、図示せぬシャント領域において、選択トランジスタＳＴ１、ＳＴ２のフローティングゲートと制御ゲートとが接続されている。
【００９５】
選択トランジスタＳＴ２のソース領域上には、それぞれ第２方向に沿ったストライプ形状のソース線ＳＬが形成されている。ソース線ＳＬは、コンタクトプラグＣＰ５を介して、選択トランジスタＳＴ２のソース領域と接続されている。そして、ソース線ＳＬはソース線ドライバ８０に接続されている。
【００９６】
素子領域ＡＡ上には、第１方向に沿ったストライプ形状のビット線ＢＬ０〜ＢＬｎが形成されている。ビット線ＢＬ０〜ＢＬｎは、コンタクトプラグＣＰ６を介して選択トランジスタＳＴ１のドレイン領域と接続されている。
【００９７】
図２０は図１９におけるＹ２−Ｙ２’線方向に沿った断面図である。
【００９８】
図示するように、ｐ型半導体（シリコン）基板２００の素子領域ＡＡの表面領域内に、ｎ型ウェル領域２０１が形成されている。またｎ型ウェル領域２０１の表面領域内には、ｐ型ウェル領域２０２が形成されている。そして、ｐ型ウェル領域２０２上には、ゲート絶縁膜２０３が形成され、ゲート絶縁膜２０３上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、ゲート絶縁膜２０３上に形成された多結晶シリコン層２０４、多結晶シリコン層２０４上に形成されたゲート間絶縁膜２０５、ゲート間絶縁膜２０５上に形成された多結晶シリコン層２０６、及び多結晶シリコン層２０６上に形成されたシリサイド層２０７を有している。ゲート間絶縁膜２０５は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。メモリセルトランジスタＭＴにおいては、多結晶シリコン層２０４はワード線方向で隣接する素子領域ＡＡ間で互いに分離されており、フローティングゲート（ＦＧ）として機能する。また、多結晶シリコン層２０６及びシリサイド層２０７はコントロールゲート（ワード線ＷＬ）として機能する。そして、多結晶シリコン層２０６は、ワード線方向で隣接する素子領域ＡＡ間で共通接続されている。選択トランジスタＳＴ１、ＳＴ２においては、図示せぬシャント領域でゲート間絶縁膜２０５の一部が除去されており、多結晶シリコン層２０４、２０６は電気的に接続されている。そして、多結晶シリコン層２０４、２０６及びシリサイド層２０７が、セレクトゲート線ＳＧＤ、ＳＧＳとして機能する。選択トランジスタＳＴ１、ＳＴ２においては、多結晶シリコン層２０４及び多結晶シリコン層２０６は、ワード線方向で隣接する素子領域ＡＡ間で分離されておらず、共通接続されている。
【００９９】
そして隣接するゲート電極間に位置する半導体基板２００表面内には、ソース・ドレイン領域として機能する不純物拡散層２０８が形成されている。不純物拡散層２０８は、隣接するトランジスタ同士で共用されている。すなわち、隣接する２つの選択トランジスタＳＴ１間の不純物拡散層２０８は、２つの選択トランジスタＳＴ１のドレイン領域として機能する。また隣接する２つの選択トランジスタＳＴ２間の不純物拡散層２０８は、２つの選択トランジスタＳＴ２のソース領域として機能する。また隣接する２つのメモリセルトランジスタＭＴ間の不純物拡散層２０８は、２つのメモリセルトランジスタＭＴのソース・ドレイン領域として機能する。更に、隣接するメモリセルトランジスタＭＴと選択トランジスタＳＴ１との間の不純物拡散層２０８は、メモリセルトランジスタＭＴのドレイン領域及び選択トランジスタＳＴ１のソース領域として機能する。他方、隣接するメモリセルトランジスタＭＴと選択トランジスタＳＴ２との間の不純物拡散層２０８は、メモリセルトランジスタＭＴのソース領域及び選択トランジスタＳＴ２のドレイン領域として機能する。そして、選択トランジスタＳＴ１のドレイン領域２０８表面内、及び選択トランジスタＳＴ２のソース領域３５表面内には、シリサイド層２０９が形成されている。なお、メモリセルトランジスタＭＴのソース・ドレイン領域２０８、選択トランジスタＳＴ１のソース領域２０８、及び選択トランジスタＳＴ２のドレイン領域２０８内には、シリサイド層は形成されない。また、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極（積層ゲート）の側面には、側壁絶縁膜２１０が形成されている。側壁絶縁膜２１０は、積層ゲートのソース領域に面する側及びドレイン領域に面する側の両方に形成されている。そして、メモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２の積層ゲート間の領域は、側壁絶縁膜２１０によって埋め込まれている。従って、メモリセルトランジスタＭＴのソース・ドレイン領域、選択トランジスタＳＴ１のソース領域、及び選択トランジスタＳＴ２のドレイン領域の上面は、側壁絶縁膜２１０によって被覆されている。
【０１００】
そして、半導体基板２００上には、上記メモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜２１１が形成されている。層間絶縁膜２１１中には、選択トランジスタＳＴ２のソース領域２０８内に形成されたシリサイド層２０９に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜２１１上には、コンタクトプラグＣＰ１に接続される金属配線層２１２が形成されている。金属配線層２１２は、ソース線ＳＬとして機能する。また、層間絶縁膜２１１中には、選択トランジスタＳＴ１のドレイン領域２０８内に形成されたシリサイド層２０９に達するコンタクトプラグＣＰ３が形成されている。そして層間絶縁膜２１１上には、コンタクトプラグＣＰ３に接続される金属配線層２１３が形成されている。
【０１０１】
層間絶縁膜２１１上には、金属配線層２１２、２１３を被覆するようにして、層間絶縁膜２１４が形成されている。そして、層間絶縁膜２１４中には、金属配線層２１３に達するコンタクトプラグＣＰ４が形成されている。そして、層間絶縁膜２１４上には、複数のコンタクトプラグＣＰ４に共通に接続された金属配線層２１５が形成されている。金属配線層２１５は、ビット線ＢＬとして機能する。上記コンタクトプラグＣＰ３、ＣＰ４、及び金属配線層２１３が、図３におけるコンタクトプラグＣＰ２に相当する。
【０１０２】
層間絶縁膜２１４上には、金属配線層２１５を被覆するようにして、層間絶縁膜２１６が形成されている。そして、層間絶縁膜２１６上には金属配線層２１７が形成されている。金属配線層２１７は、図示せぬ領域において、選択トランジスタＳＴ１、ＳＴ２のシリサイド層２０７に接続されており、選択ゲート線ＳＧＤ、ＳＧＳのシャント配線として機能する。そして、層間絶縁膜２１６上には、金属配線層２１７を被覆するようにして、層間絶縁膜２１８が形成されている。
【０１０３】
なお、カラム方向に沿ったメモリセルアレイ１０、書き込み用セレクタ４０、ラッチ回路５０、及びスイッチ群９０の断面構造は、第１の実施形態で説明した図７とほぼ同様であり、メモリセルアレイ１０の構成を図２０に置き換えた以外は同じであるので説明は省略する。
【０１０４】
次に、上記構成のＮＡＮＤ型フラッシュメモリ３の動作について、図８を用いて以下説明する。図８は、第１の実施形態で説明したリセット信号Ｒｅｓｅｔ、データ信号、ＶＰＩ、及びＶＮＥＧＰＲＧのタイミングチャートであるが、ＶＢＢ１、ＶＢＢ２をそれぞれ−８Ｖ、−５Ｖにした以外は第１の実施形態と同様である。
【０１０５】
＜初期動作＞
初期動作は、上記第１の実施形態において図９を用いて説明したとおりである。すなわち、ＭＯＳトランジスタ９１の電流経路の一端に０Ｖが印加され、ラッチ回路５１内のデータがイニシャライズされる。その結果、ノードＡ０〜Ａｎの電位はＶcc１、ノードＢ０〜Ｂｎの電位は０Ｖとなる。
【０１０６】
＜データラッチ動作＞
データラッチ動作も、上記第１の実施形態において図１０を用いて説明したとおりである。すなわち、ＭＯＳトランジスタ９１の電流経路の一端に書き込みデータが入力される。本実施形態においても、ビット線ＢＬ０に接続されたメモリセルに“０”データを書き込み、ビット線ＢＬ１に接続されたメモリセルに“１”データに書き込む場合を例に説明する。すると、ビット線ＢＬ０に対応するラッチ回路５１のデータはイニシャライズされた際のデータを維持し、ビット線ＢＬ１に対応するラッチ回路５１のデータは反転される。その結果、ノードＡ０、ノードＢ０の電位はそれぞれＶcc１、０Ｖとなり、ノードＡ１、ノードＢ１の電位はそれぞれ０Ｖ、Ｖcc１となる。
【０１０７】
＜書き込み動作＞
次に書き込み動作について図２１を用いて説明する。データの書き込みは、いずれかのワード線に接続された全てのメモリセルトランジスタに対して一括して行われる。そして、メモリセルトランジスタＭＴのフローティングゲートに電子を注入するか否かで、“０”データ、“１”データを書き分ける。電子のフローティングゲートへの注入は、ＦＮ tunnelingによって行われる。書き込み動作は、図８において、時刻ｔ４以降に行われる。また図２１は、書き込み動作時におけるメモリセルアレイ１０、書き込み用セレクタ４０、書き込み回路５０、及びスイッチ群９０の回路図である。図２１において、ワード線ＷＬ６に接続されたメモリセルトランジスタＭＴにデータを書き込むものとし、そのうち、ビット線ＢＬ０に接続されたメモリセルトランジスタＭＴに“０”データを書き込み、ビット線ＢＬ１に接続されたメモリセルトランジスタＭＴに“１”データを書き込むものとする。換言すれば、ビット線ＢＬ０に接続されたメモリセルが選択され、ビット線ＢＬ１に接続されたメモリセルが非選択とされる。
【０１０８】
まず書き込み動作にあたって、リセット信号Ｒｅｓｅｔは依然として０Ｖである。そして、時刻ｔ３においてＶＮＥＧＰＲＧがＶＢＢ１（＝−８Ｖ）とされ、時刻ｔ４でＶＰＩがＶＢＢ２（＝−５Ｖ）とされる。負電位ＶＢＢ１及びＶＢＢ２は、ライトステートマシーン１１０の命令によってチャージポンプ回路１２２が出力する。なお、ＶＰＩの電位は、ＶＢＢ２ではなく、その他の負電位ＶＢＢ４であっても良い。負電位ＶＢＢ４も、ライトステートマシーン１１０の命令によってチャージポンプ回路１２２が出力する。
【０１０９】
すると、ラッチ回路５１内のインバータ５２、５３の低電圧側の電源電圧が０ＶからＶＢＢ１に変化するから、ノードＢ０、及びノードＡ１の電位は、０ＶからＶＢＢ１に変化する。そして、ビット線ＢＬ０に対応する選択回路４１ではＭＯＳトランジスタ４３がオン状態、ビット線ＢＬ１に対応する選択回路４１内ではＭＯＳトランジスタ４２がオン状態である。そして、ＭＯＳトランジスタ４２、４３のソース電位は、それぞれＶＰＩ＝ＶＢＢ２、ＶＮＥＧＰＲＧ＝ＶＢＢ１であるから、ビット線ＢＬ０、ＢＬ１にはそれぞれＶＢＢ１、ＶＢＢ２が与えられる。
【０１１０】
そして、ロウデコーダ２０が、データを書き込むべきメモリセルトランジスタが含まれるブロックを選択する。なお、“ブロック”とは、セレクトゲート線ＳＧＤ、ＳＧＳ共通とする複数のＮＡＮＤセルの集合と定義する。すなわち、ロウデコーダ２０は、選択ブロックに接続されるセレクトゲート線ＳＧＤ０、ＳＧＳ０を選択し、選択セレクトゲート線ＳＧＤ０、ＳＧＳ０に、それぞれＶＢＢ２、ＶＢＢ１を印加する。また、非選択ブロックに接続されるセレクトゲート線ＳＧＤ１〜ＳＧＤｍ、及びセレクトゲート線ＳＧＳ１〜ＳＧＳｍは全て非選択とし、０Ｖを印加する。すなわち、図２１に示されるように、ワード線ＷＬ０〜ＷＬ７に接続されるブロックが選択され、その他のブロックが非選択とされる。
【０１１１】
その結果、ＶＢＢ２が印加されているビット線ＢＬ１に接続され、且つ選択セレクトゲート線ＳＧＤ０に接続される選択トランジスタＳＴ１はカットオフ状態となる。他方、ＶＢＢ１が印加されているビット線ＢＬ０に接続され、且つ選択セレクトゲート線ＳＧＤ０に接続されている選択トランジスタＳＴ１はオン状態となる。
【０１１２】
更にロウデコーダ２０は、選択ブロック内において、ワード線ＷＬ７を選択し、選択ワード線ＷＬ６にＶＰＰ（１２Ｖ）を印加し、その他の非選択ワード線ＷＬ０〜ＷＬ５、ＷＬ７にＶpass（２Ｖ）を印加する。更に、非選択ブロック内の全てのワード線ＷＬに０Ｖを印加する。これにより、選択ブロック内に含まれる全てのメモリセルトランジスタＭＴにチャネル領域が形成される。すると、選択セレクトゲート線ＳＧＤ及びビット線ＢＬ１に接続されている選択トランジスタＳＴ１はカットオフ状態にあるから、当該選択トランジスタＳＴ１を含むＮＡＮＤセル内のメモリセルトランジスタＭＴのチャネル電位はフローティングとなる。そして、ワード線ＷＬとのカップリングにより、略ワード線電位まで上昇する。他方、選択セレクトゲート線ＳＧＤ０及びビット線ＢＬ０に接続されている選択トランジスタＳＴ１はオン状態にあるから、当該選択トランジスタＳＴ１を含むＮＡＮＤセル内のメモリセルトランジスタＭＴのチャネル電位はＶＢＢ１となる。
【０１１３】
またロウデコーダ２０は、ＮＡＮＤセルが形成されている基板（ｐ型チャネル領域２０２）にＶＢＢ１を与える。
【０１１４】
上記の結果、カットオフとされた選択トランジスタＳＴ１を含むＮＡＮＤセル内のメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が十分ではないため、フローティングゲートに電子は注入されない。すなわち、ビット線ＢＬ１及び選択ワード線ＷＬ６に接続されているメモリセル（“１”データを書き込むべきメモリセル）の閾値は負の値を維持する。
【０１１５】
他方、選択セレクトゲート線ＳＧＤ０に接続され、且つビット線ＢＬ０に接続されている選択トランジスタＳＴ１を含むＮＡＮＤセル内において、非選択ワード線ＷＬに接続されているメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が十分ではないため、フローティングゲートに電子は注入されない。すなわちデータは書き込まれない。また、選択ワード線ＷＬ６に接続されているメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が（ＶＰＰ−ＶＢＢ１＝２０Ｖ）であるので、ＦＮ tunnelingによってフローティングゲートに電子が注入される。その結果、メモリセルトランジスタＭＴの閾値は正に変化する、すなわち“０”データが書き込まれる。
【０１１６】
以上のようにして、１ページのメモリセルトランジスタに一括してデータが書き込まれる。
【０１１７】
＜消去動作＞
次に、消去動作について、図２２を用いて説明する。図２２は、消去動作時におけるメモリセルアレイ１０、書き込み用セレクタ４０、書き込み回路５０、及びスイッチ群９０の回路図である。データの消去は、ブロック一括消去である。消去動作は、ＦＮ tunnelingによってフローティングゲートから電子を引き抜くことによって行われる。図２２は、セレクトゲート線ＳＧＤ０、ＳＧＳ０に接続されたブロックについて、データの消去を行う場合を示している。
【０１１８】
消去動作にあたっては、リセット信号Ｒｅｓｅｔが０Ｖとされ、全ビット線に対応するＭＯＳトランジスタ９１の電流経路の一端に３Ｖが印加される。また、ＶＰＩはＶcc１であり、ＶＮＥＧＰＲＧは０Ｖである。すると、リセット信号Ｒｅｓｅｔが０Ｖとされたことにより、全てのＭＯＳトランジスタ９２はオフ状態となる。また、全てのＭＯＳトランジスタ９１はオン状態とされている。従って、ラッチ回路５１の入力ノードには３Ｖが与えられる。すると、ＶＮＥＧＰＲＧ＝０Ｖであるので、ノードＡ０〜Ａｎの電位は０Ｖ、ノードＢ０〜Ｂｎの電位はＶcc１となる。従って、全選択回路４１内においては、ＭＯＳトランジスタ４２、４３がカットオフ状態となる。従って、ビット線ＢＬ０〜ＢＬｎは、ラッチ回路５１及びＶＮＥＧＰＲＧ並びにＶＰＩとは電気的に分離されて、フローティングの状態となる。
【０１１９】
そして、ロウデコーダ２０は、全てのセレクトゲート線ＳＧＤ０〜ＳＧＤｍ、ＳＧＳ０〜ＳＧＳｍをフローティングとする。更にロウデコーダ２０は、いずれかのブロックを選択し、選択ブロックに含まれる全てのワード線ＷＬにＶＢＢ１を与えると共に、非選択ブロックに含まれる全てのワード線ＷＬをフローティングにする。更にロウデコーダ２０は、ＮＡＮＤセルが形成されている半導体基板（ｐ型ウェル領域２０２）にＶＰＰ（１２Ｖ）を印加する。すなわち図２２に示すように、選択ブロックに接続される全てのワード線ＷＬ０〜ＷＬ７にはＶＢＢ１が印加され、非選択ブロックに接続される全てのワード線ＷＬはフローティングとされる。
【０１２０】
すると、選択ブロック内においては、全てのメモリセルトランジスタＭＴと半導体基板との間の電位差が（ＶＰＰ−ＶＢＢ１＝２０Ｖ）となり、フローティングゲート内の電子がＦＮ tunnelingによって半導体基板に引き抜かれる。その結果、選択ブロック内の全てのメモリセルトランジスタＭＴからデータが消去され、メモリセルトランジスタＭＴの閾値は負となる。すなわち、図２２に示すように、ワード線ＷＬ０〜ＷＬ７に接続された全てのメモリセルトランジスタＭＴのフローティングゲートから電子が半導体基板に引き抜かれ、データが消去される。
【０１２１】
非選択ブロック内においては、半導体基板とのカップリングによってワード線ＷＬの電位がＶＰＰ程度に上昇する。従って、フローティングゲートから電子は引き抜かれず、データは消去されない。また、セレクトゲート線ＳＧＳ０〜ＳＧＳｍ、ＳＧＤ０〜ＳＧＤｍも、カップリングによってＶＰＰ程度に電位が上昇し、選択トランジスタＳＴのゲート酸化膜にストレスがかからない。
【０１２２】
以上のようにして、選択ブロックから一括してデータが消去される。
【０１２３】
＜読み出し動作＞
次に読み出し動作について図２３を用いて説明する。図２３は、ＮＡＮＤ型フラッシュメモリ３のメモリセルアレイ２０の回路図であり、ビット線ＢＬ０とワード線ＷＬ６に接続されたメモリセルトランジスタＭＴからデータを読み出す場合について示している。
【０１２４】
まずロウデコーダ２０は、データを読み出すべきメモリセルトランジスタが含まれるブロックを選択する。そしてロウデコーダ２０は、選択ブロックに接続されるセレクトゲート線ＳＧＤ０、ＳＧＳ０を選択し、選択セレクトゲート線ＳＧＤ０、ＳＧＳ０に例えばＶcc１を印加する。また非選択ブロックに接続されるセレクトゲート線ＳＧＤ１〜ＳＧＤｍ、ＳＧＳ１〜ＳＧＳｍを非選択とし、０Ｖを印加する。これにより、選択セレクトゲート線ＳＧＤ０、ＳＧＳ０に接続される選択トランジスタＳＴ１、ＳＴ２はオン状態とされる。引き続き、ロウデコーダ２０は、選択ブロック内においてワード線ＷＬ６を選択する。そして、選択ワード線ＷＬ６に０Ｖを印加し、選択ブロック内における非選択ワード線にＶcc１を印加する。非選択ブロック内における全てのワード線ＷＬには０Ｖが印加される。
【０１２５】
すると、選択ブロック内の非選択ワード線に接続されたメモリセルトランジスタＭＴは、書き込まれているデータが“０”であれ“１”であれ、全てオン状態とされる。他方、選択ワード線ＷＬ６に接続されたメモリセルトランジスタＭＴは、書き込まれているデータが“１”であれば、閾値が負なのでオン状態、書き込まれているデータが“０”であれば、閾値が正なのでオフ状態となる。
【０１２６】
この状態で、ビット線は、読み出し用セレクタ６０を介してセンスアンプ７０に接続され、選択ビット線ＢＬ０に例えば２．０Ｖが印加される。すると、選択ワード線ＷＬ６及び選択ビット線ＢＬ０に接続されているメモリセルトランジスタＭＴに書き込まれているデータが“１”であれば、ビット線からソース線に電流が流れる。他方、書き込まれているデータが“０”であれば、電流は流れない。
【０１２７】
以上のように、ビット線からソース線に向かって流れる電流によって変化するビット線電位を、センスアンプ１４０が増幅することによって、データの読み出しが行われる。なお図２３の例では、１本のビット線からデータを読み出す場合について示しているが、勿論、複数のビット線に電位を印加して、複数のメモリセルトランジスタからデータを同時に読み出しても良い。また、読み出しの際は、全ての選択回路４１内のＭＯＳトランジスタ４２、４３はオフ状態とされ、ビット線ＢＬ０〜ＢＬｎは、ラッチ回路５１及びＶＰＩ並びにＶＮＥＧＰＲＧと電気的に分離されている。
【０１２８】
以上のように、ＮＡＮＤ型フラッシュメモリの場合であっても、上記第１の実施形態で説明した効果（１）乃至（４）が得られる。
【０１２９】
次に、この発明の第３の実施形態に係る不揮発性半導体記憶装置について図２４を用いて説明する。本実施形態は、上記第１の実施形態を２Ｔｒフラッシュメモリに適用したものである。図２４は、本実施形態に係る２Ｔｒフラッシュメモリを備えたシステムＬＳＩのブロック図である。
【０１３０】
図示するように、本実施形態に係るフラッシュメモリ３は、上記第１の実施形態で説明した図１におけるメモリセルアレイ１０を２Ｔｒフラッシュメモリに置き換え、電圧発生回路１２０の生成電圧を変え、更に、ロウデコーダ３３０を廃して書き込み用デコーダ１３０及びセレクトゲートデコーダ１４０を追加したものである。換言すれば、ロウデコーダ２０が、書き込み用デコーダ１３０とセレクトゲートデコーダ１４０とを含むものである。以下では、上記第１の実施形態と異なる点についてのみ説明する。
【０１３１】
図２５は、本実施形態に係る２Ｔｒフラッシュメモリ３の備えるメモリセルアレイ１０の回路図とその周辺回路図である。
【０１３２】
図示するように、メモリセルアレイ１０は、（（ｍ＋１）×（ｎ＋１）、但しｍ、ｎは自然数）個のメモリセルブロックＢＬＫ、並びにメモリセルブロックＢＬＫ毎に設けられた第１カラムセレクタＷＣＳ及び第２カラムセレクタＲＣＳを有している。なお、図５１では（２×２）個のメモリセルブロックＢＬＫのみを示しているが、この数は特に限定されるものではない。
【０１３３】
各々のメモリセルブロックＢＬＫは、複数のメモリセルＭＣを含んでいる。メモリセルＭＣは、第１の実施形態で説明した、２ＴｒフラッシュメモリのメモリセルＭＣである。各々のメモリセルブロックＢＬＫには、メモリセルＭＣが（４×４）個、含まれている。なお、列方向に配置されたメモリセルＭＣの数は、図５１では４個であるが、この数も一例に過ぎず、例えば８個や１６個等でも良く、限定されるものではない。列方向で隣接するメモリセルＭＣ同士は、選択トランジスタＳＴのソース領域、またはメモリセルトランジスタＭＴのドレイン領域を共有している。そして、４列に並ぶメモリセルのメモリセルトランジスタＭＴのドレイン領域は、４本のローカルビット線ＬＢＬ０〜ＬＢＬ３にそれぞれ接続されている。ローカルビット線ＬＢＬ０〜ＬＢＬ３の一端は第１カラムセレクタＷＣＳに接続され、他端は第２カラムセレクタＲＣＳに接続されている。
【０１３４】
また、メモリセルアレイ１０内において、同一行のメモリセルトランジスタＭＴの制御ゲートが、それぞれワード線ＷＬ０〜ＷＬ（４ｍ−１）のいずれかに共通接続されている。また同一行の選択トランジスタＳＴのゲートは、それぞれセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかに共通接続されている。前述のローカルビット線ＬＢＬ０〜ＬＢＬ３は各々のメモリセルブロックＢＬＫ内においてメモリセルトランジスタを共通接続するのに対して、ワード線ＷＬ及びセレクトゲート線ＳＧは、同一行にあるメモリセルトランジスタ及び選択トランジスタをメモリセルブロック間においても共通接続する。そして、ワード線ＷＬ０〜ＷＬ（４ｍ−１）は書き込み用デコーダ３７０に接続され、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）はセレクトゲートデコーダ３８０に接続されている。また、選択トランジスタＳＴのソース領域は、複数のメモリセルブロックＢＬＫ間で共通接続され、ソース線ドライバ８０に接続されている。
【０１３５】
次に第１カラムセレクタＷＣＳの構成について説明する。第１カラムセレクタＷＣＳの各々は、４つのＭＯＳトランジスタ１１〜１４を備えている。ＭＯＳトランジスタ１１〜１４の電流経路の一端はローカルビット線ＬＢＬ０〜ＬＢＬ３の一端にそれぞれ接続されている。そして、ＭＯＳトランジスタ１１と１２の電流経路の他端が共通接続され、ＭＯＳトランジスタ１３と１４の電流経路の他端が共通接続されている。このＭＯＳトランジスタ１１と１２の共通接続ノードをノードＮ１０、ＭＯＳトランジスタ１３と１４の共通接続ノードをＮ１１と以下では呼ぶこととする。ＭＯＳトランジスタ１１〜１４のゲートは、書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ−１）のいずれかに接続されている。なお、同一行にある第１カラムセレクタＷＣＳに含まれるＭＯＳトランジスタ１１、１３は、同一の書き込み用カラム選択線ＷＣＳＬｉ（ｉ：１、３、５、…）に接続され、同一行にある第１カラムセレクタＷＣＳに含まれるＭＯＳトランジスタ１２、１４は、同一の書き込み用カラム選択線ＷＣＳＬ（ｉ−１）に接続される。書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ−１）は、書き込み時において、カラムデコーダ３００によって選択される。
【０１３６】
第１カラムセレクタＷＣＳ内のノードＮ１０、Ｎ１１は、それぞれ書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のいずれかに接続されている。書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のそれぞれは、同一列にある第１カラムセレクタＷＣＳのノードＮ１０同士、またはノードＮ１１同士を共通接続する。そして、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）は、書き込み用セレクタ４０において、書き込み用グローバルビット線毎に設けられた選択回路４１に接続されている。選択回路４１の構成は第１の実施形態で説明したとおりであり、書き込み用グローバルビット線は、選択回路４１内の、ＭＯＳトランジスタ４２、４３のソースに接続されている。
【０１３７】
次に第２カラムセレクタＲＣＳの構成について説明する。第２カラムセレクタＲＣＳの各々は、４つのＭＯＳトランジスタ１５〜１８を備えている。ＭＯＳトランジスタ１５〜１８の電流経路の一端はローカルビット線ＬＢＬ０〜ＬＢＬ３の他端にそれぞれ接続されている。そして、ＭＯＳトランジスタ１５〜１８の電流経路の他端は、互いに共通接続されている。ＭＯＳトランジスタ１５〜１８の共通接続ノードをノードＮ２０と以下では呼ぶこととする。ＭＯＳトランジスタ１５〜１８のゲートは、それぞれ異なる読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）に接続されている。なお、同一行にある第２カラムセレクタＲＣＳに含まれるＭＯＳトランジスタ１５〜１８のそれぞれは、同一の読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）に接続されている。読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）は、読み出し時において、カラムデコーダ３０によって選択される。
【０１３８】
第２カラムセレクタＲＣＳ内のノードＮ２０は、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のいずれかに接続されている。読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のそれぞれは、同一列にある第２カラムセレクタＲＣＳ内のノードＮ２０同士を共通接続する。そして、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）は、読み出し用セレクタ６０を介して、センスアンプ７０に接続されている。
【０１３９】
本実施形態に係るメモリセルアレイ１０の構成は、次のようにも説明できる。すなわち、メモリセルアレイ１０内には、複数のメモリセルＭＣがマトリクス状に配置されている。同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、ワード線に共通接続され、同一行にあるメモリセルの選択トランジスタのゲートは、セレクトゲート線に接続されている。そして、同一列にある４つのメモリセルＭＣのメモリセルトランジスタＭＴのドレインは、ローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかに共通接続されている。すなわち、メモリセルアレイ３１０内の複数のメモリセルＭＣは、一列に並んだ４つのメモリセルＭＣ毎に、異なるローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかに接続されている。そして、同一列にあるローカルビット線ＬＢＬ０及び同一列にあるローカルビット線ＬＢＬ１の一端は、それぞれＭＯＳトランジスタ１１、１２を介して、同一の書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のいずれかに共通接続されている。また、同一列にあるローカルビット線ＬＢＬ２及び同一列にあるローカルビット線ＬＢＬ３の一端は、それぞれＭＯＳトランジスタ１３、１４を介して、同一の書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のいずれかに共通接続されている。そして、同一列にあるローカルビット線ＬＢＬ０〜ＬＢＬ３の他端は、ＭＯＳトランジスタ１５〜１８を介して、同一の読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のいずれかに共通接続されている。そして、メモリセルＭＣの選択トランジスタＳＴのソースは共通接続され、ソース線ドライバに接続されている。上記構成のメモリセルアレイにおいて、同一のローカルビット線に接続された４つのメモリセルＭＣが４列集まって、１つのメモリセルブロックＢＬＫが構成されている。同一列のメモリセルブロックは、共通の書き込み用グローバルビット線及び読み出し用グローバルビット線に接続されている。他方、互いに異なる列にあるメモリセルブロックＢＬＫは、それぞれ異なる書き込み用グローバルビット線及び読み出し用グローバルビット線に接続されている。なお、メモリセルブロック内のメモリセル数、読み出し用グローバルビット線ＲＧＢＬ、及び書き込み用グローバルビット線ＷＧＢＬの本数は、本例に限ったものではない。
【０１４０】
次に、電圧発生回路１２０について図２６を用いて説明する。図２６は電圧発生回路１２０の回路図である。電圧発生回路１２０は、外部から入力される電圧Ｖcc１に基づいて、複数の内部電圧を生成する。図示するように、電圧発生回路１２０の構成は、第１の実施形態で説明したとおりである。そしてチャージポンプ回路１２２は、負電圧ＶＢＢ１（＝−６Ｖ）、ＶＢＢ２（＝−３．５Ｖ）、及びＶＢＢ４を生成する。またチャージポンプ回路１２３は、正電圧ＶＰＰ（＝１０Ｖ）を生成する。負電圧ＶＢＢ１及び正電圧ＶＰＰは、書き込み用デコーダ１３０に供給される。負電位ＶＢＢ１、ＶＢＢ２、及びＶＢＢ４は、書き込み用セレクタ４０に供給される。負電位ＶＢＢ１は更に、書き込み回路５０にも供給される。
【０１４１】
次に、書き込み用デコーダ１３０及びセレクトゲートデコーダ１４０の構成について、図２７を用いて説明する。書き込み用デコーダ１３０は、書き込み時においてワード線ＷＬ０〜ＷＬｍのいずれかを選択し、選択ワード線に正電位ＶＰＰ（１０Ｖ）を印加すると共に、全てのセレクトゲート線ＳＧ０〜ＳＧｍに負電位ＶＢＢ１（−６Ｖ）を印加する。また消去時において、全ワード線に負電位ＶＢＢ１を印加すると共に、全セレクトゲート線ＳＧ０〜ＳＧｍに正電位ＶＰＰを印加する。
【０１４２】
セレクトゲートデコーダ１４０は、読み出し時においてセレクトゲート線ＳＧ０〜ＳＧｍのいずれかを選択し、選択セレクトゲート線に正電位Ｖcc１を印加する。
【０１４３】
まず、セレクトゲートデコーダ１４０の構成について説明する。セレクトゲートデコーダ１４０は、ロウアドレスデコード回路１４１、及びスイッチ素子群１４２を備えている。ロウアドレスデコード回路１４０は、電源電圧Ｖcc１で動作し、（ｉ＋１）ビットのロウアドレス信号ＲＡ０〜ＲＡｉをデコードしてロウアドレスデコード信号を得る。ロウアドレスデコード回路１４１は、セレクトゲート線ＳＧ０〜ＳＧｍ毎に設けられたＮＡＮＤ回路１４３及びインバータ１４４を有している。ＮＡＮＤ回路１４３は、ロウアドレス信号ＲＡ０〜ＲＡｉの各ビットのＮＡＮＤ演算を行う。そして、インバータ１４４がＮＡＮＤ演算結果を反転して、ロウアドレスデコード信号として出力する。
【０１４４】
スイッチ素子群１４２は、ｎチャネルＭＯＳトランジスタ１４５を有している。ｎチャネルＭＯＳトランジスタ１４５は、セレクトゲート線ＳＧ０〜ＳＧｍ毎に設けられている。そして、インバータ１４４の出力が、ｎチャネルＭＯＳトランジスタ１４５の電流経路を介して、セレクトゲート線ＳＧ０〜ＳＧｍに与えられる。なお、ｎチャネルＭＯＳトランジスタ１４５のゲートには、制御信号ＺＩＳＯＧが入力される。そして、制御信号ＺＩＳＯＧによって、書き込み動作時には、ＭＯＳトランジスタ１４５はオフ状態とされ、読み出し動作時にはオン状態とされる。
【０１４５】
次に、書き込み用デコーダ１３０の構成について説明する。書き込み用デコーダ１３０は、ロウアドレスデコード回路１３１及びスイッチ素子群１３２を備えている。ロウアドレスデコード回路１３１は、（ｉ＋１）ビットのロウアドレス信号ＲＡ０〜ＲＡｉをデコードしてロウアドレスデコード信号を得る。このロウアドレスデコード信号が、ワード線ＷＬ０〜ＷＬｍに与えられる。ロウアドレスデコード回路１３１は、ワード線ＷＬ０〜ＷＬｍ毎に設けられたＮＡＮＤ回路１３３及びインバータ１３４を有している。ＮＡＮＤ回路１３３及びインバータ１３４は、正電源電圧ノードが電源電圧ノードＶＣＧＮＷに接続され、負電源電圧ノードが電源電圧ノードＶＣＧＰＷに接続されている。そして、ロウアドレス信号ＲＡ０〜ＲＡｉの各ビットのＮＡＮＤ演算を行う。電源電圧ノードＶＣＧＮＷ、ＶＣＧＰＷには、電圧発生回路１２０の発生する正電圧ＶＰＰ、負電圧ＶＢＢ１、または０Ｖが与えられる。そして、インバータ１３４がＮＡＮＤ演算結果を反転して、ロウアドレスデコード信号として出力する。
【０１４６】
スイッチ素子群１３２は、ｎチャネルＭＯＳトランジスタ１３５を有している。ＭＯＳトランジスタ１３５は、セレクトゲート線ＳＧ０〜ＳＧｍ毎に設けられている。ＭＯＳトランジスタ１３５の電流経路の一端はセレクトゲート線ＳＧ０〜ＳＧｍに接続され、他端には、負電位ＶＢＢ１または正電位ＶＰＰが印加され、ゲートには、制御信号ＷＳＧが入力される。そして、制御信号ＷＳＧによって、ＭＯＳトランジスタ１３５は、書き込み時及び消去時にオン状態とされる。
【０１４７】
なお、書き込み用セレクタ４０内の選択回路４１、書き込み回路５０内のラッチ回路５１、及びスイッチ群９０内のＭＯＳトランジスタ９１、９２は、それぞれ書き込み用グローバルビット線毎に設けられている。
【０１４８】
次に、２Ｔｒフラッシュメモリ３の備えるメモリセルアレイ１０の平面構成及び断面構成について説明する。図２８はメモリセルアレイ１０の一部領域の平面図である。
【０１４９】
図示するように、半導体基板２００中に、第１方向に沿ったストライプ形状の素子領域ＡＡが、第２方向に沿って複数形成されている。そして、複数の素子領域ＡＡを跨ぐようにして、第２方向に沿ったストライプ形状のワード線ＷＬ０〜ＷＬｍ及びセレクトゲート線ＳＧ０〜ＳＧｍが形成されている。そして、ワード線ＷＬ０〜ＷＬｍと素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴが形成され、セレクトゲート線ＳＧ０〜ＳＧｍと素子領域ＡＡとが交差する領域には、選択トランジスタＳＴが形成されている。また、ワード線ＷＬ０〜ＷＬｍと素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴ毎に分離されたフローティングゲート（図示せず）が形成されている。選択トランジスタＳＴは、メモリセルトランジスタＭＴ同様に、制御ゲート及びフローティングゲートを有している。しかし、メモリセルトランジスタＭＴと異なり、フローティングゲートは、第２方向に沿って隣接する選択トランジスタＳＴ同士で共通接続されている。そして、図示せぬシャント領域において、選択トランジスタＳＴのフローティングゲートは制御ゲートと接続されている。
【０１５０】
隣接するセレクトゲート線ＳＧ間（ＳＧ０〜ＳＧ１間、ＳＧ２〜ＳＧ３間、…）には、それぞれ第２方向に沿ったストライプ形状のソース線ＳＬが形成されている。ソース線ＳＬは、コンタクトプラグＣＰ９を介して、選択トランジスタＳＴのソース領域と接続されている。なお、各ソース線ＳＬは、図示せぬ領域にて共通接続されて、更にソース線ドライバ８０に接続されている。
【０１５１】
素子領域ＡＡ上には、第１方向に沿ったストライプ形状のローカルビット線ＬＢＬ０〜ＬＢＬ３が形成されている。ローカルビット線ＬＢＬ０〜ＬＢＬ３は、コンタクトプラグＣＰ１０を介してメモリセルトランジスタＭＴのドレイン領域と接続されている。
【０１５２】
更に、ローカルビット線ＬＢＬ０〜ＬＢＬ３より上のレベルには、第１方向に沿ったストライプ形状の書き込み用グローバルビット線ＷＧＢＬ（２ｎ−１）及び読み出し用グローバルビット線ＲＧＢＬ（ｎ−１）が形成されている。
【０１５３】
図２９は図２８におけるＹ３−Ｙ３’線方向に沿った断面図である。
【０１５４】
図示するように、ｐ型半導体（シリコン）基板２００の素子領域ＡＡの表面領域内に、ｎ型ウェル領域２０１が形成されている。またｎ型ウェル領域２０１の表面領域内には、ｐ型ウェル領域２０２が形成されている。そして、ｐ型ウェル領域２０２上には、ゲート絶縁膜２０３が形成され、ゲート絶縁膜２０３上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極は、ゲート絶縁膜２０３上に形成された多結晶シリコン層２０４、多結晶シリコン層２０４上に形成されたゲート間絶縁膜２０５、ゲート間絶縁膜２０５上に形成された多結晶シリコン層２０６、及び多結晶シリコン層２０６上に形成されたシリサイド層２０７を有している。ゲート間絶縁膜２０５は、例えばＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。メモリセルトランジスタＭＴにおいては、多結晶シリコン層２０４はワード線方向で隣接する素子領域ＡＡ間で互いに分離されており、フローティングゲート（ＦＧ）として機能する。また、多結晶シリコン層２０６及びシリサイド層２０７はコントロールゲート（ワード線ＷＬ）として機能する。そして、多結晶シリコン層２０６は、ワード線方向で隣接する素子領域ＡＡ間で共通接続されている。選択トランジスタＳＴにおいては、図示せぬシャント領域でゲート間絶縁膜２０５の一部が除去されており、多結晶シリコン層２０４、２０６は電気的に接続されている。そして、多結晶シリコン層２０４、２０６、及びシリサイド層２０７が、セレクトゲート線ＳＧとして機能する。選択トランジスタＳＴにおいては、多結晶シリコン層２０４及び多結晶シリコン層２０６は、ワード線方向で隣接する素子領域ＡＡ間で分離されておらず、共通接続されている。すなわち、メモリセルトランジスタＭＴの様に、フローティングゲートがセルごとに分離されているのではなく全て繋がっている。
【０１５５】
メモリセルトランジスタＭＴと選択トランジスタＳＴとを含むメモリセルＭＣは、次のような関係を有して形成されている。すなわち、隣接するメモリセルＭＣ、ＭＣは、互いに選択トランジスタＳＴ同士、またはメモリセルトランジスタＭＴ同士が隣り合っている。そして、隣り合ったもの同士は不純物拡散層２０８を共有している。従って、隣接する２つのメモリセルＭＣ、ＭＣは、選択トランジスタＳＴ同士が隣り合う場合には、２つの選択トランジスタＳＴ、ＳＴが共有する不純物拡散層２０８を中心にして、対称に配置されている。逆に、メモリセルトランジスタＭＴ同士が隣り合う場合には、２つのメモリセルトランジスタＭＴ、ＭＴが共有する不純物拡散層２０８を中心にして、対称に配置されている。
【０１５６】
そして隣接するゲート電極間に位置する半導体基板２００表面内には、ソース・ドレイン領域として機能する不純物拡散層２０８が形成されている。不純物拡散層２０８は、隣接するトランジスタ同士で共用されている。すなわち、隣接する２つの選択トランジスタＳＴ間の不純物拡散層２０８は、２つの選択トランジスタＳＴのソース領域として機能する。また隣接する２つのメモリセルトランジスタＭＴ間の不純物拡散層２０８は、２つのメモリセルトランジスタＭＴのドレイン領域として機能する。更に、隣接するメモリセルトランジスタＭＴと選択トランジスタＳＴとの間の不純物拡散層２０８は、メモリセルトランジスタＭＴのソース領域及び選択トランジスタのドレイン領域として機能する。そして、メモリセルトランジスタＭＴのドレイン領域２０８表面内、及び選択トランジスタＳＴのソース領域２０８表面内には、シリサイド層２０９が形成されている。なお、メモリセルトランジスタＭＴのソース領域２０８、及び選択トランジスタＳＴのドレイン領域２０８内には、シリサイド層は形成されない。また、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極（積層ゲート）の側面には、側壁絶縁膜２１０が形成されている。側壁絶縁膜２１０は、積層ゲートのソース領域２０８に面する側及びドレイン領域２０８に面する側の両方に形成されている。そして、メモリセルトランジスタＭＴと選択トランジスタＳＴの積層ゲート間の領域は、側壁絶縁膜２１０によって埋め込まれている。従って、メモリセルトランジスタＭＴのソース領域及び選択トランジスタＳＴのドレイン領域の上面は、側壁絶縁膜２１０によって被覆されている。
【０１５７】
そして、半導体基板２００上には、上記メモリセルトランジスタＭＴ、及び選択トランジスタＳＴを被覆するようにして、層間絶縁膜２１１が形成されている。層間絶縁膜２１１中には、２つの選択トランジスタＳＴ、ＳＴが共有する不純物拡散層（ソース領域）２０８内に形成されたシリサイド層２０９に達するコンタクトプラグＣＰ９が形成されている。そして層間絶縁膜２１１上には、コンタクトプラグＣＰ９に接続される金属配線層２１２が形成されている。金属配線層２１２は、ソース線ＳＬとして機能する。また、層間絶縁膜２１１中には、２つのメモリセルトランジスタＭＴ、ＭＴが共有する不純物拡散層（ドレイン領域）２０８内に形成されたシリサイド層２０９に達するコンタクトプラグＣＰ１１が形成されている。そして層間絶縁膜２１１上には、コンタクトプラグＣＰ１１に接続される金属配線層２１３が形成されている。
【０１５８】
層間絶縁膜２１１上には、金属配線層２１２、２１３を被覆するようにして、層間絶縁膜２１４が形成されている。そして、層間絶縁膜２１４中には、金属配線層２１３に達するコンタクトプラグＣＰ１２が形成されている。そして、層間絶縁膜２１４上には、複数のコンタクトプラグＣＰ１２に共通に接続された金属配線層２１５が形成されている。金属配線層２１５は、ビット線ＢＬとして機能する。上記コンタクトプラグＣＰ１１、ＣＰ１２、及び金属配線層２１３が、図９におけるコンタクトプラグＣＰ１０に相当する。
【０１５９】
層間絶縁膜２１４上には、金属配線層２１５を被覆するようにして、層間絶縁膜２１６が形成されている。そして、層間絶縁膜２１６上には金属配線層２１７が形成されている。金属配線層２１７は、図示せぬ領域において、選択トランジスタＳＴのシリサイド層２０７に接続されており、選択ゲート線ＳＧのシャント配線として機能する。そして、層間絶縁膜２１６上には、金属配線層２１７を被覆するようにして、層間絶縁膜２１８が形成されている。
【０１６０】
層間絶縁膜２１８上には、図示せぬ領域においてローカルビット線方向に沿った金属配線層２１９が形成されている。金属配線層２１９は、書き込み用グローバルビット線及び読み出し用グローバルビット線として機能する。そして、層間絶縁膜２１８上には、金属配線層２１９を被覆する層間絶縁膜２２０が形成されている。
【０１６１】
次に、上記構成の２Ｔｒフラッシュメモリ３の動作について、図８を用いて以下説明する。
【０１６２】
＜初期動作＞
初期動作は、上記第１の実施形態において図９を用いて説明したとおりである。すなわち、ＭＯＳトランジスタ９１の電流経路の一端に０Ｖが印加され、ラッチ回路５１内のデータがイニシャライズされる。その結果、ノードＡ０〜Ａｎの電位はＶcc１、ノードＢ０〜Ｂｎの電位は０Ｖとなる。
【０１６３】
＜データラッチ動作＞
データラッチ動作も、上記第１の実施形態において図１０を用いて説明したとおりである。すなわち、ＭＯＳトランジスタ９１の電流経路の一端に書き込みデータが入力される。本実施形態においては、書き込み用グローバルビット線ＷＧＢＬ０に接続されたメモリセルに“０”データを書き込み、書き込み用グローバルビット線ＷＧＢＬ１に接続されたメモリセルに“１”データに書き込む場合を例に説明する。すると、書き込み用グローバルビット線ＷＧＢＬ０に対応するラッチ回路５１のデータはイニシャライズされた際のデータを維持し、書き込み用グローバルビット線ＷＧＢＬ１に対応するラッチ回路５１のデータは反転される。その結果、ノードＡ０、ノードＢ０の電位はそれぞれＶcc１、０Ｖとなり、ノードＡ１、ノードＢ１の電位はそれぞれ０Ｖ、Ｖcc１となる。
【０１６４】
＜書き込み動作＞
次に書き込み動作について図３０を用いて説明する。データの書き込みは、同一行にある全てのメモリセルブロックに対して一括して行われる。但し、各メモリセルブロック内において、同時に書き込まれるメモリセルは、ローカルビット線ＬＢＬ０、ＬＢＬ１のいずれかに接続されたメモリセルと、ローカルビット線ＬＢＬ２、ＬＢＬ３のいずれかに接続されたメモリセルの２つである。
【０１６５】
書き込み動作は、図８において、時刻ｔ４以降に行われる。また図３０は、書き込み動作時におけるメモリセルアレイ１０、書き込み用セレクタ４０、書き込み回路５０、及びスイッチ群９０の回路図である。図３０において、ワード線ＷＬ０、及びローカルビット線ＬＢＬ０、ＬＢＬ２に接続されたメモリセルトランジスタＭＴにデータを書き込むものとし、そのうち、ローカルビット線ＬＢＬ０に接続されたメモリセルトランジスタＭＴに“０”データを書き込み、ローカルビット線ＬＢＬ１に接続されたメモリセルトランジスタＭＴに“１”データを書き込むものとする。換言すれば、ローカルビット線ＬＢＬ０に接続されたメモリセルが選択され、ローカルビット線ＬＢＬ１に接続されたメモリセルが非選択とされる。
【０１６６】
まず書き込み動作にあたって、リセット信号Ｒｅｓｅｔは依然として０Ｖである。そして、時刻ｔ３においてＶＮＥＧＰＲＧがＶＢＢ１（＝−６Ｖ）とされ、時刻ｔ４でＶＰＩがＶＢＢ２（＝−３．５Ｖ）とされる。負電位ＶＢＢ１及びＶＢＢ２は、ライトステートマシーン１１０の命令によってチャージポンプ回路１２２が出力する。なお、ＶＰＩの電位は、ＶＢＢ２ではなく、その他の負電位ＶＢＢ４であっても良い。負電位ＶＢＢ４も、ライトステートマシーン１１０の命令によってチャージポンプ回路１２２が出力する。
【０１６７】
すると、ラッチ回路５１内のインバータ５２、５３の低電圧側の電源電圧が０ＶからＶＢＢ１に変化するから、ノードＢ０、及びノードＡ１の電位は、０ＶからＶＢＢ１に変化する。そして、書き込み用グローバルビット線ＷＧＢＬ０に対応する選択回路４１ではＭＯＳトランジスタ４３がオン状態、書き込み用グローバルビット線ＷＧＢＬ１に対応する選択回路４１内ではＭＯＳトランジスタ４２がオン状態である。そして、ＭＯＳトランジスタ４２、４３のソース電位は、それぞれＶＰＩ＝ＶＢＢ２、ＶＮＥＧＰＲＧ＝ＶＢＢ１であるから、書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１にはそれぞれＶＢＢ１、ＶＢＢ２が与えられる。
【０１６８】
そして、書き込み用デコーダ１３０が、ワード線ＷＬ０を選択して、選択ワード線ＷＬ０に正電圧ＶＰＰ（１０Ｖ）を印加すると共に、全セレクトゲート線ＳＧ０〜ＳＧｍに負電位ＶＢＢ１（−６Ｖ）を印加する。更に書き込み用デコーダ１３０は、メモリセルが形成されている基板（ｐ型チャネル領域２０２）にＶＢＢ１を与える。
【０１６９】
また、カラムデコーダ３０は、選択ワード線ＷＬ０を含むメモリセルブロックＢＬＫに対応する第１カラムセレクタＷＣＳに接続された２本の書き込み用カラム選択線のうち、書き込み用カラム選択線ＷＣＳＬ０を選択する。これにより、第１カラムセレクタＷＣＳ内のＭＯＳトランジスタ１１、１３がオン状態とされる。その結果、書き込み用グローバルビット線ＷＧＢＬ０とローカルビット線ＬＢＬ０とが電気的に接続され、書き込み用グローバルビット線ＷＧＢＬ１とローカルビット線ＬＢＬ２とが電気的に接続される。
【０１７０】
また、選択ワード線ＷＬ０を含まないメモリセルブロックＢＬＫに対応する書き込み用セレクタＷＳＥＬに接続された書き込み用カラム選択線は、全て非選択とされる。そのため、選択ワード線を含まないメモリセルブロックＢＬＫに対応する第１カラムセレクタＷＣＳ内のＭＯＳトランジスタ１１〜１４はオフ状態とされる。また、カラムデコーダ３０は、全ての読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）を非選択とする。これにより、全ての第２カラムセレクタＲＣＳ内のＭＯＳトランジスタ１５〜１８はオフ状態とされる。従って、読み出し用グローバルビット線ＲＧＢＬとローカルビット線ＬＢＬ０〜ＬＢＬ３とは、電気的に分離されている。
【０１７１】
上記の結果、第１カラムセレクタＷＣＳ内のＭＯＳトランジスタ１１を介して、書き込み用グローバルビット線ＷＧＢＬ０から、選択ワード線ＷＬ０を含むメモリセルブロックＢＬＫのローカルビット線ＬＢＬ０に、書き込み電圧（ＶＢＢ１）が与えられる。更に、ＭＯＳトランジスタ１３を介して、書き込み用グローバルビット線ＷＧＢＬ１から、選択ワード線ＷＬ０を含むメモリセルブロックＢＬＫのローカルビット線ＬＢＬ２に、書き込み禁止電圧ＶＰＩ（ＶＢＢ２）が与えられる。
【０１７２】
その結果、書き込み用グローバルビット線ＷＧＢＬ１及びワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が十分ではない（ＶＰＰ−ＶＢＢ２＝６．５Ｖ）ため、フローティングゲートに電子は注入されない。すなわち、メモリセルの閾値は負の値を維持する。
【０１７３】
他方、書き込み用グローバルビット線ＷＧＢＬ０及びワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が十分である（ＶＰＰ−ＶＢＢ１＝１６Ｖ）ため、ＦＮ tunnelingによってフローティングゲートに電子が注入される。その結果、メモリセルトランジスタＭＴの閾値は正に変化する、すなわち“０”データが書き込まれる。
【０１７４】
以上のようにして、１ページのメモリセルトランジスタに一括してデータが書き込まれる。
【０１７５】
＜消去動作＞
次に、消去動作について、図３１を用いて説明する。図３１は、消去動作時におけるメモリセルアレイ１０、書き込み用セレクタ４０、書き込み回路５０、及びスイッチ群９０の回路図である。データの消去は、ウェルを共通とする全てのメモリセルから一括して行われる。消去動作は、ＦＮ tunnelingによってフローティングゲートから電子を引き抜くことによって行われる。
【０１７６】
消去動作にあたっては、リセット信号Ｒｅｓｅｔが０Ｖとされ、全書き込み用グローバルビット線に対応するＭＯＳトランジスタ９１の電流経路の一端に３Ｖが印加される。また、ＶＰＩはＶcc１であり、ＶＮＥＧＰＲＧは０Ｖである。すると、リセット信号Ｒｅｓｅｔが０Ｖとされたことにより、全てのＭＯＳトランジスタ９２はオフ状態となる。また、全てのＭＯＳトランジスタ９１はオン状態とされている。従って、ラッチ回路５１の入力ノードには３Ｖが与えられる。すると、ＶＮＥＧＰＲＧ＝０Ｖであるので、ノードＡ０〜Ａｎの電位は０Ｖ、ノードＢ０〜Ｂｎの電位はＶcc１となる。従って、全選択回路４１内においては、ＭＯＳトランジスタ４２、４３がカットオフ状態となる。従って、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）は、ラッチ回路５１及びＶＮＥＧＰＲＧ並びにＶＰＩとは電気的に分離されて、フローティングの状態となる。
【０１７７】
そして、カラムデコーダ３０は、全ての書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ−１）及び読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）を非選択とし、“Ｌ”レベルを与える。従って、全てのＭＯＳトランジスタ１１〜１８がオフ状態となる。
【０１７８】
また書き込み用デコーダ１３０は、選択ブロック内における全てのワード線ＷＬ０〜ＷＬｍに負電圧ＶＢＢ１を印加し、全てのセレクトゲート線ＳＧ０〜ＳＧｍに正電位ＶＰＰを印加し、更にメモリセルアレイが形成されるｐ型ウェル領域２０２にＶＰＰを印加する。
【０１７９】
その結果、メモリセルＭＣのメモリセルトランジスタのフローティングゲートから電子がＦＮ tunnelingによって半導体基板に引き抜かれる。これにより、ワード線ＷＬ０〜ＷＬｍに接続された全てのメモリセルＭＣの閾値電圧が負となり、データが消去される。
【０１８０】
以上のようにして、一括してデータが消去される。
【０１８１】
＜読み出し動作＞
次に読み出し動作について図３２を用いて説明する。図３２は、２Ｔｒフラッシュメモリ３のメモリセルアレイ２０の回路図であり、ローカルビット線ＬＢＬ０とワード線ＷＬ０に接続されたメモリセルトランジスタＭＴからデータを読み出す場合について示している。
【０１８２】
本実施形態においてデータは、メモリセルブロックあたり１つのメモリセルから読み出される。但し１つのメモリセルブロックあたり複数本の読み出し用グローバルビット線が存在する場合には、その数だけデータが読み出される。
【０１８３】
まず、セレクトゲートデコーダ１４０が、セレクトゲート線ＳＧ０を選択（“Ｈ”レベル）する。また、書き込み用デコーダ１３０は、全てのワード線ＷＬ０〜ＷＬｍを非選択（０Ｖ）とする。更に、ソース線ドライバ３６０は、ソース線の電位を０Ｖとする。
【０１８４】
そして、カラムデコーダ３０は、選択セレクトゲート線ＳＧ０を含むメモリセルブロックＢＬＫに対応する第２カラムセレクタＲＣＳに接続された、４本の読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ３のうち、読み出し用カラム選択線ＲＣＳＬ０を選択する。これにより、選択セレクトゲート線ＳＧ０を含むメモリセルブロックＢＬＫに対応する第２カラムセレクタＲＣＳ内のＭＯＳトランジスタ１５がオン状態とされる。その結果、読み出し用グローバルビット線ＲＧＢＬ０と、ローカルビット線ＬＢＬ０とが電気的に接続される。但し、選択セレクトゲート線ＳＧＳ０を含まないメモリセルブロックＢＬＫに対応する第２カラムセレクタＲＣＳに接続される全ての読み出し用カラム選択線は非選択とされる。
【０１８５】
またカラムデコーダ３０は、全ての書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ−１）を非選択とする。これにより、全ての書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ−１）内の４つのＭＯＳトランジスタ１１〜１４の全てがオフ状態とされる。従って、書き込み用グローバルビット線ＷＧＢＬとローカルビット線ＬＢＬ０〜ＬＢＬ３とは、電気的に分離されている。
【０１８６】
上記の結果、１つのメモリセルブロック当たり、ローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれか１本は、第２カラムセレクタＲＣＳ、読み出し用グローバルビット線、及び読み出し用セレクタ６０を介してセンスアンプ７０に接続される。
【０１８７】
そして、読み出し用グローバルビット線ＲＧＢＬの電位変化をセンスアンプ３４０が増幅することによって、データの読み出しが行われる。すなわち、読み出し用グローバルビット線ＲＧＢＬ０に例えば２．０Ｖが印加される。すると、選択ワード線ＷＬ０及び選択ローカルビット線ＬＢＬ０に接続されているメモリセルトランジスタＭＴに書き込まれているデータが“１”であれば、読み出し用グローバルビット線ＲＧＢＬ０からソース線に電流が流れる。他方、書き込まれているデータが“０”であれば、電流は流れない。
【０１８８】
以上のように、読み出し用グローバルビット線ＲＧＢＬ０からソース線に向かって流れる電流によって変化するビット線電位を、センスアンプ７０が増幅することによって、データの読み出しが行われる。なお図３２の例では、１本のビット線からデータを読み出す場合について示しているが、勿論、複数の読み出し用グローバルビット線から一括してデータを読み出しても良い。また読み出しの際は、全ての選択回路４１内のＭＯＳトランジスタ４２、４３はオフ状態とされ、ビット線ＢＬ０〜ＢＬｎは、ラッチ回路５１及びＶＰＩ並びにＶＮＥＧＰＲＧと電気的に分離されている。
【０１８９】
以上のように、２Ｔｒフラッシュメモリの場合であっても、上記第１の実施形態で説明した効果（１）乃至（４）が得られる。また、２Ｔｒフラッシュメモリを用いることで、下記（５）乃至（７）の効果を得ることが出来る。
【０１９０】
（５）フラッシュメモリの動作速度を向上出来る。  
本実施形態に係る構成であると、ビット線がローカルビット線とグローバルビット線（読み出し用グローバルビット線、書き込み用グローバルビット線）とに階層化されている。すなわち、複数のローカルビット線の各々に複数のメモリセルが接続され、複数のグローバルビット線の各々に複数のローカルビット線が接続されている。図２５の例であると、１本の書き込み用グローバルビット線ＷＧＢＬに、第１カラムセレクタＷＣＳを介して２（ｍ−１）本のローカルビット線（ＬＢＬ０及びＬＢＬ１、またはＬＢＬ２及びＬＢＬ３）が接続されている。そしてローカルビット線ＬＢＬの各々に、４つのメモリセルが接続されている。また、１本の読み出し用グローバルビット線ＲＧＢＬには、第２カラムセレクタＲＣＳを介して４（ｍ−１）本のローカルビット線（ＬＢＬ０〜ＬＢＬ３）が接続されている。そして、ローカルビット線の各々に、４つのメモリセルが接続されている。
【０１９１】
書き込み時においては、選択メモリセルが接続されたローカルビット線ＬＢＬだけが、書き込み用グローバルビット線ＷＧＢＬに接続される。選択メモリセルが接続されないローカルビット線ＬＢＬは、書き込み用セレクタＷＳＥＬによって書き込み用グローバルビット線ＷＧＢＬから電気的に分離されている。従って、１本の書き込み用グローバルビット線ＷＧＢＬから見えるのは、選択メモリセルを含む１本のローカルビット線だけ、すなわち４つのメモリセルだけである。よって、これらの４個のメモリセルＭＣだけが、書き込み用グローバルビット線ＷＧＢＬに存在する寄生容量の要因となる。選択メモリセルと同一列にあり、且つ異なるローカルビット線ＬＢＬに接続された非選択メモリセルは、書き込み用グローバルビット線の寄生容量の原因とはならない。従って、書き込み用グローバルビット線の寄生容量を大幅に削減することが出来る。読み出し時おいても同様である。
【０１９２】
上記のように、書き込み用グローバルビット線及び読み出し用グローバルビット線の寄生容量を削減できる結果、フラッシュメモリの動作速度を向上できる。
【０１９３】
（６）読み出し速度を向上できる。  
フラッシュメモリにおいては、書き込み時には、ＶＰＰ、ＶＢＢ１、ＶＢＢ２等、比較的高い電圧を取り扱う必要がある。この要求を満たすには、ゲート絶縁膜の厚い、高耐圧のＭＯＳトランジスタを使わなくてはならない。他方、読み出しの際に扱われる電圧は、書き込み時に比べて低い。従って、読み出し動作のことだけを考えれば、ゲート絶縁膜の薄い低耐圧のＭＯＳトランジスタを使用することが望ましく、動作速度の観点からも、低耐圧のＭＯＳトランジスタを用いることが望ましい。
【０１９４】
この点、本実施形態に係る構成であると、ローカルビット線が書き込み用グローバルビット線と読み出し用グローバルビット線とに接続されている。そして、メモリセルは、書き込み用グローバルビット線を介して書き込み回路５０に接続され、読み出し用グローバルビット線を介してセンスアンプ７０に接続されている。すなわち、書き込み時の信号経路と、読み出し時の信号経路とが異なっている。従って、読み出し時の信号経路においては、読み出し用グローバルビット線とローカルビット線とを接続する第２カラムセレクタＲＣＳ以外の回路を、全てゲート絶縁膜の薄いトランジスタで形成出来る。その結果、読み出し動作速度を向上できる。
【０１９５】
（７）書き込み動作の信頼性を向上できる。  
上記（５）で説明したように、ビット線が階層化されている。特に書き込み経路について着目すれば、１本の書き込み用グローバルビット線に複数のローカルビット線が接続されている。そして、書き込み時においては、選択メモリセルを含む１本のローカルビット線だけが書き込み用グローバルビット線に電気的に接続され、その他のローカルビット線は書き込み用グローバルビット線から電気的に分離される。従って、選択メモリセルが接続されないローカルビット線には、書き込みデータに応じた電圧は印加されない。従って、これらのローカルビット線に接続されているメモリセルへの誤書き込みの発生を効果的に防止出来、書き込み動作の信頼性を向上できる。
【０１９６】
次に、この発明の第４の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第１乃至第３の実施形態において、ラッチ回路を形成するインバータの高電圧側電源の電圧を、ＬＳＩ内部で形成するものである。図３３は、本実施形態に係るＬＳＩの一部領域の回路図であり、書き込み用セレクタ４０、書き込み回路５０、スイッチ群９０、及び電圧発生回路１２０について示している。
【０１９７】
図示するように、本実施形態では、外部から入力される電圧Ｖcc１に基づいて、電圧発生回路１２０が正電圧Ｖcc２を生成している。そして、電圧Ｖcc２が、インバータ５２、５３の高電圧側の電源として用いられている。
【０１９８】
本実施形態に係る構成であると、上記説明した（１）乃至（７）の効果に加えて、下記（８）の効果が得られる。
【０１９９】
（８）書き込み動作信頼性を更に向上できる。  
外部から入力される電源Ｖcc１は、通常、周囲の要因によって大きく変動しやすく、不安定であることが一般的である。しかし本実施形態であると、電圧発生回路１２０によって生成した内部電圧Ｖcc２を、インバータ５２、５３の電源電圧として用いている。従って、インバータの動作安定性が向上し、書き込み動作信頼性が向上される。
【０２００】
次に、この発明の第５の実施形態に係る不揮発性半導体記憶装置について、図３４を用いて説明する。本実施形態は、上記第１乃至第４の実施形態に係るフラッシュメモリを備えたシステムＬＳＩに関するものである。図３４は、本実施形態に係るシステムＬＳＩのブロック図である。
【０２０１】
図示するように、システムＬＳＩ３００は、同一半導体基板上に形成されたＮＡＮＤ型フラッシュメモリ４００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５００、２Ｔｒフラッシュメモリ６００、ＭＣＵ７００、及びＩ／Ｏ回路８００を備えている。
【０２０２】
ＮＡＮＤ型フラッシュメモリ４００は、画像データや映像データを保存するストレージ用のメモリとして用いられる。その構成は、上記第２の実施形態で説明したとおりである。
【０２０３】
３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５００は、ＬＳＩ４００へアクセスするためのＩＤコードやセキュリティコードを保持する。その構成は、上記第１の実施形態で説明したとおりである。
【０２０４】
２Ｔｒフラッシュメモリ６００は、ＭＣＵ７００が動作するためのプログラムデータを保持する。その構成は、上記第３の実施形態で説明したとおりである。
【０２０５】
ＭＣＵ７００は、外部から入力される各種のコマンドに応答して、２Ｔｒフラッシュメモリ６００から読み出したプログラムに基づいた処理を行う。この際、ＭＣＵ７００は、ＳＲＡＭ（Static Random Access Memory）などを介することなく、直接２Ｔｒフラッシュメモリ６００にアクセスする。ＭＣＵ７００の行う処理の例としては、ＮＡＮＤ型フラッシュメモリ４００に対して入力されるデータの圧縮や解凍、または外部装置の制御などがある。更に、ＭＣＵ７００は、ＮＡＮＤ型フラッシュメモリ４００に保持されるデータに外部からアクセスされた場合、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５００から所定のデータを読み出す。そしてＭＣＵ７００は、読み出したデータと、外部から入力されるＩＤコードやセキュリティコードと照合し、一致した場合にＮＡＮＤ型フラッシュメモリ４００へのアクセスを許可する。ＮＡＮＤ型フラッシュメモリ４００へのアクセスが許可されると、外部（ホスト）からＮＡＮＤ型フラッシュメモリ４００内のデータへのアクセスが行われる。すなわち、ＭＣＵ７００は、外部から受け取ったコマンドに応答してＮＡＮＤ型フラッシュメモリ４００へトリガをかけ、データの読み出し（書き込み）を行う。
【０２０６】
Ｉ／Ｏ回路８００は、ＬＳＩ１と外部との信号の授受を制御する。
【０２０７】
上記本実施形態に係るＬＳＩによれば、上記（１）乃至（８）の効果に加えて以下の効果が得られる。  
（９）製造コストを抑えつつ、複数種のフラッシュメモリを同一チップ上に搭載できる。
【０２０８】
ＮＡＮＤ型フラッシュメモリ４００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５００、及び２Ｔｒフラッシュメモリ６００が備えるメモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２、ＳＴは、同一の工程で形成することが出来る。すなわち、同一の酸化工程、成膜工程、不純物注入工程、フォトリソグラフィ・エッチング工程によって、各ＭＯＳトランジスタが形成される。その結果、ゲート絶縁膜２４０、ゲート間絶縁膜２６０、メモリセルトランジスタＭＴのフローティングゲート２０４及びコントロールゲート２０６、並びに選択トランジスタのセレクトゲート２０４、２０６は、３つのフラッシュメモリ４００、５００、６００間で同一となる。このような製造方法であると、１つのフラッシュメモリを形成するのに必要な工程数によって、３つのフラッシュメモリのメモリセルアレイを形成出来る。従って、３種類の半導体メモリを搭載したシステムＬＳＩの製造コストを低減できる。
【０２０９】
上記のように、この発明の第１乃至第５の実施形態に係る不揮発性半導体記憶装置によれば、選択回路４１を設けることによって、書き込み禁止電圧として負電圧を用いることが出来る。またその負電圧は、状況に応じて可変することが出来る。従って、誤書き込みの為の他の方策が不要となる。その結果、動作速度の低下を招くことなく、誤書き込みの発生を効果的に抑制できる。
【０２１０】
なお、上記第１乃至第５の実施形態においては、書き込み禁止電圧ＶＰＩとして、負電圧のみを用いる場合について説明した。しかし、負電圧だけでなく正電圧や０Ｖを書き込み禁止電圧ＶＰＩとして用いても良い。図３５はそのような場合における回路構成を示し、図３６はＶＰＩ及びＶＮＥＧＰＲＧのタイミングチャートである。
【０２１１】
図示するように、チャージポンプ回路１２２が負電位ＶＢＢ２、ＶＢＢ４を発生すると共に、チャージポンプ回路１２３が正電位ＶＰＰ４を生成する。そして、これらの電圧の出力ノード及び接地電位ノードと、ＶＰＩノードとの間をスイッチによって適宜接続し、状況に最も見合った電圧を書き込み禁止電圧ＶＰＩとして用いることが出来る。
【０２１２】
また、書き込み禁止電圧ＶＰＩに用いられる電圧は、過去の書き込み回数や消去回数に基づいて決定されても良い。図３７は、このような機構を有する電圧発生回路１２０である。図示するように、電圧発生回路１２０は、制御回路１２１、チャージポンプ回路１２２、１２３に加えて、カウンタ回路１２４を備えている。カウンタ回路１２４は、過去に行った書き込み回数及び消去回数をカウントする。そして制御回路１２１は、カウンタ回路１２４におけるカウント数に応じて、書き込み禁止電圧ＶＰＩとして使用される負電圧または正電圧を生成するように、チャージポンプ回路１２２、１２３を制御する。
【０２１３】
また、第３の実施形態で説明したように、ビット線が階層化されている場合には、読み出し動作において、書き込み用グローバルビット線を０Ｖにしておくことが望ましい。このために、図３８に示すように、書き込み用セレクタ４０、書き込み回路５０、及びスイッチ群９０を初期状態にしておくことが望ましい。初期状態としておくことで、ＭＯＳトランジスタ４３の電流経路を介して、書き込み用グローバルビット線の電位を０Ｖに設定できる。書き込み用グローバルビット線を０Ｖにしておくことは、読み出し時における読み出し用グローバルビット線に対するノイズ対策となり、読み出し動作を更に安定させることが出来る。従って、フラッシュメモリの読み出し動作信頼性を向上できる。
【０２１４】
なお、上記第３の実施形態では、ビット線がグローバルビット線とローカルビット線とに階層化されている場合を例に挙げて説明した。しかし、階層化されていない場合にも適用できることは言うまでもない。
【０２１５】
次に、前述の半導体記憶装置に関するアプリケーションについて説明する。図３９にメモリカードの例を示した。図３９に示した様に、メモリカード９００は、上記第１乃至第４の実施形態で説明したフラッシュメモリ３（３Ｔｒ−ＮＡＮＤ型フラッシュメモリ、ＮＡＮＤ型フラッシュメモリ、または２Ｔｒフラッシュメモリ）を有している。フラッシュメモリ３は、図示せぬ外部装置から所定の制御信号及びデータを受け取る。また、図示せぬ外部装置へ所定の制御信号及びデータを出力する。
【０２１６】
メモリカード９００に搭載されたフラッシュメモリ３に、データ、アドレス、若しくは、コマンドを転送する信号線（ＤＡＴ）、信号線ＤＡＴにコマンドが転送されている事を示すコマンドラインイネーブル信号線（ＣＬＥ）、信号線ＤＡＴにアドレスが転送されている事を示すアドレスラインイネーブル信号線（ＡＬＥ）、及び、フラッシュメモリ１０が動作可能か否かを示すレディービジー信号線（Ｒ／Ｂ）が接続される。
【０２１７】
図４０に別のメモリカードの例を示した。図３９に示したメモリカードと異なる点は、フラッシュメモリ３を制御し、図示せぬ外部装置と所定の信号のやり取りを行うコントローラ９１０を有している点である。
【０２１８】
コントローラ９１０は、それぞれフラッシュメモリ３及び図示せぬ外部装置から所定の信号を受信、若しくは、外部装置へ所定の信号を出力するインターフェース部（Ｉ／Ｆ）９１１、９１２と、外部装置から入力された論理アドレスを物理アドレスに変換する為の所定の計算を行うマイクロプロセッサ部（ＭＰＵ）９１３と、データを一時的に記憶するバッファーラム９１４と、誤り訂正符合を生成する誤り訂正部（ＥＣＣ）９１５を有している。また、メモリカード９００にはコマンド信号線（ＣＭＤ）、クロック信号線（ＣＬＫ）、信号線（ＤＡＴ）が接続されている。
【０２１９】
なお、前述の様なメモリカードを示したが、制御信号の本数、信号線のビット幅、若しくは、コントローラの構成は種々の変形が可能である。
【０２２０】
図４１は、別のアプリケーションを示す。図４１に示すように、前述したメモリカード９００は、カードホルダー９２０に挿入され、図示せぬ電子機器に接続される。カードホルダー９２０は前出のコントローラ９１０の機能の一部を有していても良い。
【０２２１】
図４３に別のアプリケーションを示した。図示した様に、前述のメモリカード９００、若しくは、メモリカード９００が挿入されたカードホルダー９２０が接続装置１０００に挿入される。接続装置１０００は接続配線１１００、及びインターフェース回路１２００を介してボード１３００に接続される。ボード１３００にはＣＰＵ１４００やバス１５００が搭載される。
【０２２２】
図４３に別のアプリケーションを示した。メモリカード９００、若しくは、メモリカード９００が挿入されたカードホルダー９２０が接続装置１０００に挿入される。接続装置１０００は接続配線１１００を介して、パーソナルコンピュータ２０００に接続されている。
【０２２３】
別のアプリケーションを図４４、図４５に示す。図示するように、ＩＣカード２１００にＭＣＵ２２００が搭載され、ＭＣＵ２２００は、いずれかの実施態様に従ったフラッシュメモリ１０と、その他の回路、例えばＲＯＭ２３００、ＲＡＭ２４００、及びＣＰＵ２５００を備えている。ＩＣカード２１００は、ＭＣＵ２２００に接続され且つＩＣカード２１００に設けられたplane terminal ２６００を介してＭＣＵ２２００に接続可能である。ＣＰＵ２５００は、計算部２５１０と、フラッシュメモリ３、ＲＯＭ２３００及びＲＡＭ２４００に接続された制御部２５２０を備えている。例えば、ＭＰＵ２２００はＩＣカード２１００の一方の面上に設けられ、plane connecting terminal ２６００は他方の面に設けられている。
【０２２４】
すなわち、この発明の第１乃至第５の実施形態に係る不揮発性半導体記憶装置は、
１．フローティングゲート及び制御ゲートを含む第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのソースにドレインが接続された第２ＭＯＳトランジスタとを有するメモリセルと、  
前記第１ＭＯＳトランジスタのドレインに電気的に接続されたビット線と  
を具備し、前記メモリセルへのデータの書き込み時において、選択メモリセルの接続されない前記ビット線には、負電圧に設定可能な書き込み禁止電圧が印加される。
【０２２５】
２．フローティングゲート及び制御ゲートを含む第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのソースにドレインが接続された第２ＭＯＳトランジスタとを有するメモリセルと、  
前記メモリセルがマトリクス状に配置されたメモリセルアレイと、  
前記メモリセルアレイ中において、同一行にある前記第１ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線と、  
前記メモリセルアレイ中において、同一列にある前記第１ＭＯＳトランジスタのドレインを電気的に共通接続するビット線と、  
前記ビット線に対応して設けられ、書き込みデータを保持するラッチ回路と、  
前記ラッチ回路に対応して設けられ、前記メモリセルへのデータの書き込み時において、前記ラッチ回路に保持されているデータに応じて、負の書き込み電圧と、負に設定可能な書き込み禁止電圧とのいずれかを前記ビット線に与える選択回路とを具備する。
【０２２６】
３．フローティングゲート及び制御ゲートを含む第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのソースにドレインが接続された第２ＭＯＳトランジスタとを有するメモリセルと、  
前記メモリセルがマトリクス状に配置されたメモリセルアレイと、  
前記メモリセルアレイ中において、同一行にある前記第１ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線と、  
前記メモリセルアレイ中において、同一列にある前記第１ＭＯＳトランジスタのドレインを電気的に共通接続するビット線と、  
前記ビット線に対応して設けられ、前記メモリセルへの書き込みデータを保持するラッチ回路と、  
外部から印加可能な第１電圧を第２電圧に変換し、該第２電圧を前記ラッチ回路へ電源電圧として供給する電圧変換回路と、  
前記ラッチ回路に対応して設けられ、前記メモリセルへのデータの書き込み時において、前記ラッチ回路の保持されているデータに応じて、前記ビット線に書き込み電圧と書き込み禁止電圧とのいずれかを前記ビット線に印加する選択回路とを具備する。
【０２２７】
４．上記１乃至３において、前記書き込み禁止電圧の電圧値は可変である。
【０２２８】
５．上記４において、前記書き込み禁止電圧の電圧値は、書き込み回数及び消去回数の少なくともいずれかに応じて可変である。
【０２２９】
６．上記１において、前記メモリセルは、前記第１ＭＯＳトランジスタのドレインにソースが接続され、ドレインが前記ビット線に接続された第３ＭＯＳトランジスタを更に備え、  
前記書き込み禁止電圧は、非選択メモリセルの備える前記第３ＭＯＳトランジスタをカットオフ状態とさせる値である。
【０２３０】
７．上記１または６において、前記メモリセルのデータの消去時において、前記ビット線は電気的にフローティングの状態とされる。
【０２３１】
８．上記２または３において、前記メモリセルは、前記第１ＭＯＳトランジスタのドレインにソースが接続され、ドレインが前記ビット線に接続された第３ＭＯＳトランジスタを更に備え、  
前記書き込み電圧は、前記選択メモリセルの備える前記第３ＭＯＳトランジスタをオン状態とさせる値であり、  
前記書き込み禁止電圧は、前記非選択メモリセルの備える前記第３ＭＯＳトランジスタをカットオフ状態とさせる値である。
【０２３２】
９．上記２、３、８において、前記選択回路は、前記メモリセルのデータの消去時において、前記ビット線と前記ラッチ回路と電気的に分離する。
【０２３３】
１０．上記２、３、８、９において、前記選択回路は、ゲートが前記ラッチ回路の入力ノードに接続され、ソースが前記書き込み禁止電位ノードに接続された第４ＭＯＳトランジスタと、  
ゲートが前記ラッチ回路の出力ノードに接続され、ソースが前記書き込み電位ノードに接続され、ドレインが前記第４ＭＯＳトランジスタのドレイン及び前記ビット線に接続された第５ＭＯＳトランジスタとを備える。
【０２３４】
１１．上記１０において、前記ラッチ回路に“１”データを転送するスイッチ素子と、  
前記ラッチ回路に“０”データを保持させる際に、前記ラッチ回路の入力ノードの値を所定の値に強制的にリセットする第６ＭＯＳトランジスタと  
を更に備え、前記ラッチ回路が“１”データを保持する際には、前記ビット線には前記書き込み禁止電圧が与えられ、“０”データを保持する際には、前記書き込み電圧が与えられる。
【０２３５】
また、上記実施形態に係るメモリカードは、  
１２．上記１乃至１１いずれかの不揮発性半導体記憶装置を搭載する。
【０２３６】
１３上記１乃至１１いずれかの不揮発性半導体記憶装置と、  
前記不揮発性半導体記憶装置を制御する制御装置とを具備する。
【０２３７】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【０２３８】
【図１】この発明の第１の実施形態に係るシステムＬＳＩのブロック図。
【図２】この発明の第１の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリのメモリセルアレイの回路図。
【図３】この発明の第１の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの備える書き込み用セレクタ、書き込み回路、及びスイッチ群の回路図。
【図４】この発明の第１の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの備える電圧発生回路のブロック図。
【図５】この発明の第１の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリのメモリセルアレイの平面図。
【図６】図５におけるＹ１−Ｙ１’線に沿った断面図。
【図７】この発明の第１の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリのカラム方向に沿った断面図。
【図８】この発明の第１の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの動作時における各種信号のタイミングチャート。
【図９】この発明の第１の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの初期状態におけるメモリセルアレイ、書き込み用セレクタ、書き込み回路、及びスイッチ群の様子を示す回路図。
【図１０】この発明の第１の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリのデーラッチ時におけるメモリセルアレイ、書き込み用セレクタ、書き込み回路、及びスイッチ群の様子を示す回路図。
【図１１】この発明の第１の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの書き込み時におけるメモリセルアレイ、書き込み用セレクタ、書き込み回路、及びスイッチ群の様子を示す回路図。
【図１２】この発明の第１の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの消去時におけるメモリセルアレイ、書き込み用セレクタ、書き込み回路、及びスイッチ群の様子を示す回路図。
【図１３】この発明の第１の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの読み出し時におけるメモリセルアレイの様子を示す回路図。
【図１４】この発明の第１の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリのメモリセルアレイ、選択回路、ラッチ回路、チャージポンプ回路の回路図であり、書き込み禁止電圧をビット線に印加する様子を示す図。
【図１５】この発明の第１の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの書き込み用セレクタ及び書き込み回路を示す回路図。
【図１６】この発明の第１の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリのメモリセルと選択回路との関係を示す模式図。
【図１７】この発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの回路図。
【図１８】この発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリの備える電圧発生回路の回路図。
【図１９】この発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの平面図。
【図２０】図１９におけるＹ２−Ｙ２’線に沿った断面図。
【図２１】この発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み時におけるメモリセルアレイ、書き込み用セレクタ、書き込み回路、及びスイッチ群の様子を示す回路図。
【図２２】この発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリの消去時におけるメモリセルアレイ、書き込み用セレクタ、書き込み回路、及びスイッチ群の様子を示す回路図。
【図２３】この発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリの読み出し時におけるメモリセルアレイの様子を示す回路図。
【図２４】この発明の第３の実施形態に係るシステムＬＳＩのブロック図。
【図２５】この発明の第３の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの回路図。
【図２６】この発明の第３の実施形態に係る２Ｔｒフラッシュメモリの備える電圧発生回路の回路図。
【図２７】この発明の第３の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイ、書き込み用デコーダ、及びセレクトゲートデコーダの回路図。
【図２８】この発明の第３の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの平面図。
【図２９】図２８におけるＹ３−Ｙ３’線に沿った断面図。
【図３０】この発明の第３の実施形態に係る２Ｔｒ型フラッシュメモリの書き込み時におけるメモリセルアレイ、書き込み用セレクタ、書き込み回路、及びスイッチ群の様子を示す回路図。
【図３１】この発明の第３の実施形態に係る２Ｔｒフラッシュメモリの消去時におけるメモリセルアレイ、書き込み用セレクタ、書き込み回路、及びスイッチ群の様子を示す回路図。
【図３２】この発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリの読み出し時におけるメモリセルアレイの様子を示す回路図。
【図３３】この発明の第４の実施形態に係るフラッシュメモリの備える書き込み用セレクタ、書き込み回路、スイッチ群、及び電圧発生回路の回路図。
【図３４】この発明の第５の実施形態に係るシステムＬＳＩのブロック図。
【図３５】この発明の第１乃至第５の実施形態の第１変形例に係るフラッシュメモリの備えるチャージポンプ回路を示すブロック図。
【図３６】この発明の第１乃至第５の実施形態の第１変形例に係るフラッシュメモリにおける各種信号のタイミングチャート。
【図３７】この発明の第１乃至第５の実施形態の第２変形例に係るフラッシュメモリの備える電圧発生回路を示すブロック図。
【図３８】この発明の第１乃至第５の実施形態の第３変形例に係るフラッシュメモリの備える書き込み用セレクタ、書き込み回路、及びスイッチ群の回路図。
【図３９】この発明の第１乃至第５の実施形態に係るフラッシュメモリを備えたメモリカードのブロック図。
【図４０】この発明の第１乃至第５の実施形態に係るフラッシュメモリを備えたメモリカードのブロック図。
【図４１】この発明の第１乃至第５の実施形態に係るフラッシュメモリを備えたメモリカード及びカードホルダーの外観図。
【図４２】この発明の第１乃至第５の実施形態に係るフラッシュメモリを備えたメモリカードを接続する接続装置の外観図。
【図４３】この発明の第１乃至第５の実施形態に係るフラッシュメモリを備えたメモリカードを接続する接続装置の外観図。
【図４４】この発明の第１乃至第６の実施形態に係るフラッシュメモリを備えたＩＣカードの外観図。
【図４５】この発明の第１乃至第５の実施形態に係るフラッシュメモリを備えたＩＣカードのブロック図。
【符号の説明】
【０２３９】
１…システムＬＳＩ、２、７００…ＣＰＵ、３、４００〜６００…フラッシュメモリ、１０…メモリセルアレイ、２０…ロウデコーダ、３０…カラムデコーダ、４０…書き込み用セレクタ、４１…選択回路、４２、４３、５４、５５、９１、９２…ＭＯＳトランジスタ、５０…書き込み回路、５１…ラッチ回路、５２、５３…インバータ、６０…読み出し用セレクタ、７０…センスアンプ、８０…ソース線ドライバ、９０…スイッチ群、１００…アドレスバッファ、１１０…ライトステートマシーン、１２０…電圧発生回路、１２１…制御回路、１２２、１２３…チャージポンプ回路、１２４…カウンタ回路、１３０…書き込み用デコーダ、１４０…セレクトゲートデコーダ、２００…半導体基板、２０１、２２１、２２２…ｎ型ウェル領域、２０２、２２３、２２４…ｐ型ウェル領域、２０３…ゲート絶縁膜、２０４、２０６…多結晶シリコン層、２０５…ゲート間絶縁膜、２０７…シリサイド層、２０８…不純物拡散層、２１０…側壁絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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