(57)【要約】      （修正有）【課題】  高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置を提供すること。【解決手段】  可変利得増幅器と、アナログ等化器と、Ａ/Ｄコンバーターと、ＤＣオフセット除去部と、前記ＤＣオフセット除去信号から所望のチャネル特性モデルにおいて要求される基準レベルのうち、いずれかの値を有するように前記ＤＣオフセット除去信号の判別レベルを検出し、前記判別レベルと前記ＤＣオフセット除去信号の実際レベルとの間の差であるレベル誤差値を算出するレベル誤差探知器と、前記ＤＣオフセット除去信号をデコードして、データを復元するビタビデコーダと、所定の周波数別に前記レベル誤差値を異に格納し、前記レベル誤差値に基づいて各周波数成分別に所定の係数値を算出し、算出された係数値をＤ/Ａ変換して、前記可変利得増幅器及び前記アナログ等化器に提供する適応型デジタルコントローラとを備える。【選択図】      図３
2005259336.tif 000002
【特許請求の範囲】
【請求項１】
入力アナログＲＦ信号の利得を増幅し出力する可変利得増幅器と、
アナログＲＦ信号を等化し出力するアナログ等化器と、
等化されたアナログＲＦ信号をサンプリングして、デジタルＲＦ信号に転換して出力するＡ/Ｄコバーターと、
前記デジタルＲＦ信号のうちＤＣオフセット成分を除去して、ＤＣオフセット除去信号を出力するＤＣオフセット除去部と、
前記ＤＣオフセット除去信号から所望のチャネル特性モデルにおいて要求される基準レベルのうち、いずれかの値を有するように、前記ＤＣオフセット除去信号の判別レベルを検出し、前記判別レベルと前記ＤＣオフセット除去信号の実際レベルとの間の差であるレベル誤差値を算出するレベル誤差探知器と、
前記ＤＣオフセット除去信号をデコードして、データを復元するビタビデコーダと、
所定の周波数別に前記レベル誤差値を異にして格納し、前記レベル誤差値に基づいて各周波数成分別に所定の係数値を算出し、算出された前記所定の係数値をＤ/Ａコンバーティングして、前記可変利得増幅器及び前記アナログ等化器に提供する適応型デジタルコントローラと
を備えることを特徴とする高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置。
【請求項２】
前記可変利得増幅器に提供される所定の係数値の周波数成分は、
低周波数であることを特徴とする請求項１に記載の高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置。
【請求項３】
前記アナログ等化器に提供される所定の係数値の周波数成分は、
高周波数であることを特徴とする請求項１に記載の高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置。
【請求項４】
前記適応型デジタルコントローラは、
前記レベル誤差探知器から基準レベルのうち、いずれかの値を有するように、判別レベルが検出された判別信号を受け取って、前記判別信号の周波数と所定のしきい周波数とを比較して前記判別信号の周波数成分を算出する周波数探知部と、
前記判別信号の算出された周波数成分に関する情報に基づいて、前記判別信号の周波数成分が高周波数である場合、前記レベル誤差探知器からレベル誤差値を受け取って第１累算器に格納し、前記判別信号の周波数成分が低周波数である場合、前記レベル誤差探知器からレベル誤差値を受け取って第２累算器に格納するスケジューラと、
前記第１累算器に格納されたレベル誤差値(ｅH)に基づいて、前記アナログ等化器の利得を調整するための所定の第１係数を算出し、前記第２累算器に格納されたレベル誤差値(ｅL)に基づいて、前記可変利得増幅器の利得を調整するための所定の第２係数を算出する係数算出部と、
を備えることを特徴とする請求項１に記載の高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置。
【請求項５】
前記適応型デジタルコントローラは、
前記所定の第１係数及び前記所定の第２係数が安定した値に初期化され得るように再初期化する係数再初期化部をさらに備えることを特徴とする請求項４に記載の高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置。
【請求項６】
前記スケジューラは、
同時モードと分離モードの動作モードを備えることを特徴とする請求項４に記載の高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置。
【請求項７】
前記同時モードは、
前記周波数成分に関係なく前記レベル誤差探知器から前記第１及び第２累算器にレベル誤差値が同時に入力されるように制御されることを特徴とする請求項６に記載の高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置。
【請求項８】
前記分離モードは、
前記周波数成分のうち、いずれかの周波数成分に対して、前記レベル誤差探知器から前記第１及び第２累算器にレベル誤差値が入力されるように制御した後、残りのいずれかの周波数成分に対して、前記レベル誤差探知器から前記第１及び第２累算器にレベル誤差値が入力されるように、周波数成分別にレベル誤差値の入力を分離して制御することを特徴とする請求項６に記載の高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置。
【請求項９】
前記ＤＣオフセット除去部から出力されたＤＣオフセット除去信号を受け取って、周波数誤差及び位相誤差を検出し、検出された誤差を補正してシステムクロックを生成するクロック回復回路部をさらに備えることを特徴とする請求項１に記載の高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置。
【請求項１０】
前記クロック回復回路部は、
ＤＣオフセット除去信号の周波数誤差及び位相誤差を検出して、周波数誤差信号及び位相誤差信号を生成し出力する周波数及び位相誤差検出器と、
受け取った前記周波数誤差信号及び位相誤差信号のうち、いずれかの信号に応答して、第１ポンプ信号と第２ポンプ信号のうち、いずれかの信号を選択的に出力する電荷ポンプと、
前記第１ポンプ信号と第２ポンプ信号のうち、いずれかの信号に応答して、フィルタ信号を出力するアナログループフィルタと、
前記フィルタ信号に応答して、周波数誤差及び位相誤差が補正された所定の周波数のシステムクロックを生成する電圧制御オシレ−タと
を備えることを特徴とする請求項９に記載の高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置。
【請求項１１】
記録媒体からデータを読み出すための光ピックアップと、
前記光ピックアップからアナログＲＦ信号を受け取る請求項１に記載の高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置と
を備えることを特徴とする再生/記録装置。
【請求項１２】
記録媒体からデータを読み出すための光ピックアップと、
前記光ピックアップからアナログＲＦ信号を受け取る請求項４に記載の高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置と
を備えることを特徴とする再生/記録装置。
【請求項１３】
記録媒体からデータを読み出すための光ピックアップと、
前記光ピックアップからアナログＲＦ信号を受け取る請求項１０に記載の高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置と
を備えることを特徴とする再生/記録装置。
【請求項１４】
入力ＲＦアナログ信号の利得を増幅するステップと、
増幅されたアナログＲＦ信号を等化するステップと、
等化されたアナログＲＦ信号をデジタル信号にコンバーティングしてサンプリングするステップと、
デジタルＲＦ信号からＤＣオフセット成分を除去して、ＤＣオフセット成分が除去された信号を出力するステップと、
所望のチャネル特性モデルにおいて要求される基準レベルのうち、いずれかの値を有するように、ＤＣオフセット除去信号からＤＣオフセット除去信号の判別レベルを検出し、ＤＣオフセット除去信号の判別レベルと実際レベルとの間の差値であるレベル誤差値を算出するステップと、
ＤＣオフセット除去信号をデコードし、データを復元するステップと、
所定の周波数別に前記レベル誤差値を異にして格納し、前記レベル誤差値に基づいて、各周波数成分別に所定の係数値を算出し、算出された前記所定の係数値をＤ/Ａコンバーティングして、増幅ステップ及び等化ステップに適用する適応的デジタル制御ステップと
を含むことを特徴とする高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元方法。
【請求項１５】
可変利得増幅器に印加される所定の係数値の周波数成分は、低周波数であることを特徴とする請求項１４に記載の高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元方法。
【請求項１６】
アナログ等化に適用される所定の係数値の周波数成分は、高周波数であることを特徴とする請求項１４に記載の高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元方法。
【請求項１７】
適応的デジタル制御ステップは、
前記レベル誤差探知器から基準レベルのうち、いずれかの値を有するように、判別レベルが検出された判別信号を受け取って、前記判別信号の周波数と所定しきい周波数とを比較して前記判別信号の周波数成分を算出するステップと、
前記判別信号の算出された周波数成分に関する情報に基づいて、前記判別信号の周波数成分が高周波数である場合、第１累算器にレベル誤差値を格納し、前記判別信号の周波数成分が低周波数である場合、第２累算器にレベル誤差値を格納するステップと、
前記第１累算器に格納されたレベル誤差値(ｅH)に基づいて、前記アナログ等化器の利得を調整するための所定の第１係数を算出し、前記第２累算器に格納されたレベル誤差値(ｅL)に基づいて、前記可変利得増幅器の利得を調整するための所定の第２係数を算出するステップと、
をさらに含むことを特徴とする請求項１４に記載の高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元方法。
【請求項１８】
前記適応的デジタル制御ステップは、
第１、第２係数を安定した値に初期化するステップをさらに含むことを特徴とする請求項１７に記載の高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元方法。
【請求項１９】
前記動作モードは、
同時モードと分離モードとを備えることを特徴とする請求項１７に記載の高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元方法。
【請求項２０】
前記同時モードでは、
前記周波数成分に関係なく前記レベル誤差探知器から前記第１及び第２累算器にレベル誤差値が同時に入力されるように制御されることを特徴とする請求項１９に記載の高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元方法。
【請求項２１】
前記分離モードでは、
前記周波数成分のうち、いずれかの周波数成分に対して、前記レベル誤差探知器から前記第１及び第２累算器にレベル誤差値が入力されるように制御した後、残りのいずれかの周波数成分に対して、前記レベル誤差探知器から前記第１及び第２累算器にレベル誤差値が入力されるように、周波数成分別にレベル誤差値の入力を分離して制御することを特徴とする請求項１９に記載の高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元方法。
【請求項２２】
前記ＤＣオフセット除去部から出力されたＤＣオフセット除去信号を受け取って周波数誤差及び位相誤差を検出し、検出された誤差を補正してシステムクロックを生成するステップをさらに含むことを特徴とする請求項１４に記載の高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元方法。
【請求項２３】
前記クロックの回復は、
ＤＣオフセット除去信号の周波数誤差及び位相誤差を検出して、周波数誤差信号及び位相誤差信号を生成し出力するステップと、
受け取った前記周波数誤差信号及び位相誤差信号のうち、いずれかの信号に応答して、第１ポンプ信号と第２ポンプ信号とのうち、いずれかの信号を選択的に出力するステップと、
前記第１ポンプ信号と第２ポンプ信号とのうち、いずれかの信号に応答してフィルタ信号を出力するステップと、
前記フィルタ信号に応答して、周波数誤差及び位相誤差が補正された所定の周波数のシステムクロックを生成するステップと
を含むことを特徴とする請求項２２に記載の高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元方法。
【請求項２４】
記録媒体からデータを読み出すか、書き込むステップと、
光ピックアップからアナログＲＦ信号を受け取って、請求項１４に記載の高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元を行なうステップと
を含むことを特徴とする再生及び/または記録方法。
【請求項２５】
記録媒体からデータを読み出すか、書き込むステップと、
アナログＲＦ信号を受け取って、請求項１７に記載の高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元を行なうステップと
を含むことを特徴とする再生及び/または記録方法。
【請求項２６】
記録媒体からデータを読み出すか、書き込むステップと、
アナログＲＦ信号を受け取って、請求項２３に記載の高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元を行なうステップと
を含むことを特徴とする再生及び/または記録方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＲＭＬ(Ｐａｒｔｉａｌ  Ｒｅｓｐｏｎｓｅ  Ｍａｘｉｍｕｍ  Ｌｉｋｅｌｉｈｏｏｄ)データ検出及びクロック復元装置及び方法、特に少ない面積を占め、電力消費を低減でき、かつ動作速度が改善されたデータ格納のための高速混成デジタル/アナログＰＲＭＬデータ検出及びクロック復元装置及び方法に関する。
【背景技術】
【０００２】
ＰＲＭＬ技術は、コンピュータハードディスクと光ディスクの読み出しチャネルの信号処理方式の１つであって、高い格納密度と伝送率とが得られるため、最近広く用いられている。また、ＰＲＭＬ関連技術が進展しており、多くの具体化手段が提案されている。
【０００３】
図１は、一般的な光ディスクシステムの一部分を示しているブロック図である。図１に示しているように、一般的な光ディスクシステムは、デジタル多機能ディスク(Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｋ：ＤＶＤ)やコンパクトディスク(Ｃｏｍｐａｃｔ  Ｄｉｓｋ：ＣＤ)などのような光ディスク１０に記録されたデータを読み出すピックアップ２０、ピックアップ２０が読み出した信号をＲＦ信号に変換させるＲＦブロック３０、ＲＦブロックが出力するＲＦ信号を処理するためのデータ処理ＤＰブロック９０、及びＲＦブロックから出力されるＲＦ信号のビットエラー率(Ｂｉｔ  Ｅｒｒｏｒ  Ｒａｔｅ：ＢＥＲ)を改善して、データ処理ブロック９０に伝達するＰＲＭＬ(Ｐａｒｔｉａｌ  Ｒｅｓｐｏｎｓｅ  Ｍａｘｉｍｕｍ  Ｌｉｋｅｌｉｈｏｏｄ)ブロック８０を有している。
【０００４】
図２は、従来のＰＲＭＬブロックの構成図である。図２に示しているように、従来のＰＲＭＬブロックは、アナログ増幅及び等化部５０、Ａ/Ｄコンバータ５２、ＤＣオフセット除去部５４、クロック回復回路部７０、適応型デジタル等化器５６、レベル誤差探知器５８及びビタビデコーダ６０を備える。
【０００５】
アナログ増幅及び等化部５０は、複数のＤ/Ａコンバータ４１、４２、可変利得増幅器４４、アナログ等化器４６及びアナログ利得調節コントローラ４８を備える。
可変利得増幅器(Ｖａｒｉａｂｌｅ  Ｇａｉｎ  Ａｍｐｌｉｆｉｅｒ：ＶＧＡ)４４は、ＲＦ入力信号を増幅し、アナログ自動利得調節(Ａｎａｌｏｇ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ：ＡＧＣ)コントローラ４８は、アナログ等化器４６から出力される出力信号のレベルを一定に維持する。アナログ等化器４６は、ローパスフィルタを使用して可変利得増幅器４４で増幅されたＲＦ信号を等化する。
【０００６】
ローパスフィルタの帯域幅と上昇利得(ｂｏｏｓｔｉｎｇ  ｇａｉｎ)は、固定された入力媒介変数(Ｆｉｘｅｄ  Ｐａｒａｍｅｔｅｒｓ)によって調節される。アナログ等化器４６で等化されて出力された信号は、Ａ/Ｄコンバータ５２を経てサンプリングされて、デジタルＲＦ信号に変換される。ＤＣオフセット除去部５４は、サンプリングされたデジタルＲＦ信号を受け取って、直流オフセット成分を除去する。ＤＣオフセット除去部５４から出力された信号は、クロック回復回路部７０及び適応型デジタル等化器５６に入力される。
【０００７】
クロック回路回復部７０は、周波数及び位相誤差検出器７２、デジタルループフィルタ７４、第３Ｄ/Ａコンバータ７６及び電圧制御オシレ−タ７８を含む。
適応型デジタル等化器５６は、ＦＩＲフィルタを使用して直流オフセット成分が除去されたデジタルＲＦ信号を所望の形態に等化する。このように等化されたデジタルＲＦ信号は、ビタビデコーダ６０及びレベル誤差探知器５８に入力される。
【０００８】
レベル誤差探知器５８は、所望のチャネルレベルと適応型デジタル等化器５６から入力された実際のデジタルＲＦ信号レベルの差から誤差信号を計算して、ビタビデコーダ６０及び適応型デジタル等化器５６に提供する。ビタビデコーダ６０は、適応型デジタル等化器５６で等化された信号をデコードしてデータを復元した後、データ処理ブロック９０に伝達する。
【０００９】
上述した通り、従来のＰＲＭＬデータ検出装置は、典型的な動作速度条件である４２０ＭＨｚの最大速度で動作し、適応型デジタル等化器５６の内部にＦＩＲフィルタを使用することによって、ＲＦ信号を等化する。しかし、このようなＦＩＲフィルタは、一連の加算器(ａｄｄｅｒ)と乗算器(ｍｕｌｔｉｐｌｉｅｒ)とを備えるため、チップ面積を小型化することができず、動作速度が極めて制約的であるという問題点がある。
【００１０】
また、クロック回復回路部７０のデジタルループフィルタ７４は、適応型デジタル等化器５６のように、複数の加算器と乗算器を利用するため、チップ面積を小型化することができず、動作速度が極めて制約的であるという問題点がある。
【００１１】
特に、最近にはバッテリーで動作するノートブックの使用が増加するにつれて、電力消費を減らすことが重要な問題となっているのにもかかわらず、従来のＰＲＭＬデータ検出装置ではこれを解決できないという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、上述した従来の問題点を解決するためになされたものであって、その目的とするところは、従来のＰＲＭＬデータ検出装置において、デジタルＦＩＲフィルタ及びデジタルループフィルタに代わって、チップ面積を減らし、システムの動作速度を向上し、電力消費を低減できる高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置及び方法を提供することにある。
【００１３】
また、本発明の他の目的は、可変利得増幅器(ＶＧＡ)及びアナログ等化器の利得を調節して、所望のターゲットチャネルモデルに実際のチャネルデータを等化するための、データ格納のための高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置及び方法を提供することである。
【課題を解決するための手段】
【００１４】
前記目的を達成するため、本発明に係るデータ格納のための高速混成デジタル/アナログＰＲＭＬデータ検出及びクロック復元装置は、入力アナログＲＦ信号の利得を増幅して提供する可変利得増幅器と、アナログＲＦ信号を等化して出力するアナログ等化器と、等化されたアナログＲＦ信号をサンプリングしてデジタルＲＦ信号に転換し出力するＡ/Ｄコンバータと、Ａ/Ｄコンバータから出力されたデジタルＲＦ信号のうち、ＤＣオフセット成分を除去して、ＤＣオフセット除去信号を出力するＤＣオフセット除去部と、ＤＣオフセット除去信号から所望のチャネル特性モデルで要求される基準レベルのうち、いずれかの値を有するように、ＤＣオフセット除去信号の判別レベルを検出し、判別レベルとＤＣオフセット除去信号の実際レベルとの間の差であるレベル誤差値を算出するレベル誤差探知器と、ＤＣオフセット除去信号をデコードしてデータを復元するビタビデコーダと、及び所定の周波数別にレベル誤差値を異にして格納し、レベル誤差値に基づいて、各周波数成分別に所定の係数値を算出し、算出された所定の係数値をＤ/Ａコンバーティングして、可変利得増幅器及びアナログ等化器に提供する適応型デジタルコントローラを含むことが好ましい。
【００１５】
前記可変利得増幅器に提供される所定の係数値の周波数成分は、低周波数であることが好ましい。前記アナログ等化器に提供される所定の係数値の周波数成分は、高周波数であることが好ましい。
【００１６】
前記適応型デジタルコントローラは、前記レベル誤差探知器から基準レベルのうち、いずれかの値を有するように、判別レベルが検出された判別信号を受け取って、前記判別信号の周波数と所定のしきい周波数とを比較して前記判別信号の周波数成分を算出する周波数探知部と、前記判別信号の算出された周波数成分に関する情報に基づいて、前記判別信号の周波数成分が高周波数である場合、前記レベル誤差探知器からレベル誤差値を受け取って第１累算器に格納し、前記判別信号の周波数成分が低周波数である場合、前記レベル誤差探知器からレベル誤差値を受け取って第２累算器に格納するスケジューラと、前記第１累算器に格納されたレベル誤差値(ｅH)に基づいて、前記アナログ等化器の利得を調整するための所定の第１係数を算出し、前記第２累算器に格納されたレベル誤差値(ｅL)に基づいて、前記可変利得増幅器の利得を調整するための所定の第２係数を算出する係数算出部と、を備えることを特徴とする高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置を提供する。
【００１７】
前記適応型デジタルコントローラは、前記所定の第１係数及び前記所定の第２係数が安定した値に初期化され得るように再初期化する係数再初期化部をさらに備えることを特徴とする高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置を提供する。
【００１８】
前記スケジューラは、同時モードと分離モードの動作モードを備えることを特徴とする高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置が好ましい。
前記同時モードは、前記周波数成分に関係なく前記レベル誤差探知器から前記第１及び第２累算器にレベル誤差値が同時に入力されるように制御されることを特徴とする高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置。
【００１９】
前記分離モードは、前記周波数成分のうち、いずれかの周波数成分に対して、前記レベル誤差探知器から前記第１及び第２累算器にレベル誤差値が入力されるように制御した後、残りのいずれかの周波数成分に対して、前記レベル誤差探知器から前記第１及び第２累算器にレベル誤差値が入力されるように、周波数成分別にレベル誤差値の入力を分離して制御することを特徴とする高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置を提供する。
【００２０】
前記ＤＣオフセット除去部から出力されたＤＣオフセット除去信号を受け取って、周波数誤差及び位相誤差を検出し、検出された誤差を補正してシステムクロックを生成するクロック回復回路部をさらに備えることを特徴とする高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置を提供する。
【００２１】
前記クロック回復回路部は、ＤＣオフセット除去信号の周波数誤差及び位相誤差を検出して、周波数誤差信号及び位相誤差信号を生成し出力する周波数及び位相誤差検出器と、受け取った前記周波数誤差信号及び位相誤差信号のうち、いずれかの信号に応答して、第１ポンプ信号と第２ポンプ信号のうち、いずれかの信号を選択的に出力する電荷ポンプと、前記第１ポンプ信号と第２ポンプ信号のうち、いずれかの信号に応答して、フィルタ信号を出力するアナログループフィルタと、前記フィルタ信号に応答して、周波数誤差及び位相誤差が補正された所定の周波数のシステムクロックを生成する電圧制御オシレ−タとを備えることを特徴とする高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置を提供する。
【００２２】
記録媒体からデータを読み出すための光ピックアップと、前記光ピックアップからアナログＲＦ信号を受け取る高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置とを備えることを特徴とする再生/記録装置を提供する。
【００２３】
入力ＲＦアナログ信号の利得を増幅するステップと、増幅されたアナログＲＦ信号を等化するステップと、等化されたアナログＲＦ信号をデジタル信号にコンバーティングしてサンプリングするステップと、デジタルＲＦ信号からＤＣオフセット成分を除去して、ＤＣオフセット成分が除去された信号を出力するステップと、所望のチャネル特性モデルにおいて要求される基準レベルのうち、いずれかの値を有するように、ＤＣオフセット除去信号からＤＣオフセット除去信号の判別レベルを検出し、ＤＣオフセット除去信号の判別レベルと実際レベルとの間の差値であるレベル誤差値を算出するステップと、ＤＣオフセット除去信号をデコードし、データを復元するステップと、所定の周波数別に前記レベル誤差値を異にして格納し、前記レベル誤差値に基づいて、各周波数成分別に所定の係数値を算出し、算出された前記所定の係数値をＤ/Ａコンバーティングして、増幅ステップ及び等化ステップに適用する適応的デジタル制御ステップとを含むことを特徴とする高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元方法を提供する。
【００２４】
可変利得増幅器に印加される所定の係数値の周波数成分は、低周波数であることを特徴とする高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元方法を提供する。
【００２５】
アナログ等化に適用される所定の係数値の周波数成分は、高周波数であることを特徴とする高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元方法を提供する。
【発明の効果】
【００２６】
上述したように構成された本発明のデータ格納のための高速混成アナログ/デジタルＰＲＭＬデータ検出装置によれば、従来のＰＲＭＬデータ検出装置と比較して、所望のチップサイズ及び電力消費を達成でき、動作速度を改善することができる。
【００２７】
また、データ探知システムの信号処理速度を大きく増加させることができ、回路の複雑性を減らし、価格を下げることができるため、製品の信頼度を向上させ得るという効果が得られる。
【００２８】
また、本発明によれば、一連の乗算器及び加算器を含むデジタルＦＩＲフィルタを除去することによって、チップの大きさが小さくなり、電力消費が小さく、さらに高い動作速度を提供するという効果が得られる。
【００２９】
また、本発明によれば、データ格納、通信、チャネルデータの適応型等化及び探知を要求する分野などに多様な応用が可能であるという長所がある。
【発明を実施するための最良の形態】
【００３０】
【実施例】
【００３１】
以下では、添付した図面に基づいて本発明に対して詳細に説明する。
図３は、本発明に係るデータ格納のための高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置９００のブロック図である。
【００３２】
図３に示されているように、本データ格納のための高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置９００は、複数のＤ/Ａコンバータ８２０、８４０、可変利得増幅器１００、アナログ等化器２００、Ａ/Ｄコンバータ３００、ＤＣオフセット除去部４００、クロック回復回路部５００、適応型デジタルコントローラ６００、レベル誤差探知器７００及びビタビデコーダ８００を含む。
【００３３】
Ａ/Ｄコンバータ３００は、アナログ等化器２００で等化されて入力されるＲＦ信号をデジタル信号に変換して、ＤＣオフセット除去部４００に入力する。ＤＣオフセット除去部４００は、等化されたＲＦ信号のＤＣオフセット成分を除去した後、クロック回復回路部５００、レベル誤差探知器７００、及びビタビデコーダ８００に入力する。
【００３４】
適応型デジタルコントローラ６００は、所望のターゲットチャネルモデルに実際チャネルデータを等化するために、可変利得増幅器１００の低周波数利得及びアナログ等化器２００の高周波数上昇利得を調節する。
【００３５】
アナログ等化器２００は、入力されたＲＦ信号をビタビデコーダ８００が要求する信号レベルを有する出力信号に等化させる。
図４は、適応型デジタルコントローラの構成を示した図面である。図４に示されているように、適応型デジタルコントローラ６００は、周波数探知部６１０、スケジューラ６２０、複数の累算器６３０、６４０、係数算出部６５０、係数再初期化部６６０を含む。
【００３６】
スケジューラ６２０は、低周波数及び高周波数成分からエラー信号を同時に計算して、アナログ等化器２００及び可変利得増幅器１００の利得を調節したり、分離したりして利得を調節する。
【００３７】
クロック回復回路部５００は、位相及び周波数誤差探知器５１０、電荷ポンプ５２０、アナログループフィルタ５３０、及び電圧制御オシレ−タ(ＶＣＯ)５４０を含む。クロック回復回復部５００は、ＤＣオフセット除去部４００から入力されるＲＦ信号の周波数誤差及び位相誤差を検出して、誤差部分だけ補償する。
【００３８】
周波数及び位相誤差検出器５１０は、ＤＣオフセット除去信号の周波数誤差及び位相誤差を検出して、周波数誤差信号及び位相誤差信号を生成し出力する。
電荷ポンプ５２０は、受け取った周波数誤差信号及び位相誤差信号のうち、いずれかの信号に応答して、第１ポンプ信号と第２ポンプ信号とのうち、いずれかの信号を選択的に出力する。アナログループフィルタ５３０は、第１ポンプ信号と第２ポンプ信号とのうち、いずれかの信号に応答して、フィルタ信号を出力する。電圧制御オシレ−タ５４０は、フィルタ信号に応答して、周波数誤差及び位相誤差が補正された所定の周波数のシステムクロックを生成して、Ａ/Ｄコンバータ３００に提供する。
【００３９】
適応型デジタルコントローラ６００は、図５のような特性を有する入力信号(ＤＶＤのＲＦ信号)を、図６に示されているようなビタビデコーダ８００が要求する形態である光学的モデルＰＲ(ａ，ｂ，ｂ，ａ)でのＲＦ信号に変換して、低いエラー率で入力ＲＦ信号をデジタル信号に変換させる。これを詳細に説明すれば、次の通りである。
【００４０】
ＤＶＤプレーヤー内のピックアップにより読まれて適応型デジタルコントローラ６００に入力される入力信号は、図５のような形態を有する。図５から分かるように、入力信号は、その値によって信号レベルが互いに異なり、この時その信号レベルは、ディスクの物理的な特性により決定される。
【００４１】
図６は、ビタビデコーダ８００が要求する信号の特性を示している。ビタビデコーダ８００が要求する信号レベルは、その特性によって数学的にモデリングされ、図６は、光学的チャネルモデルＰＲ(ａ，ｂ，ｂ，ａ)にともなう基準レベルを示したものである。チャネルモデルＰＲ(ａ，ｂ，ｂ，ａ)は、次の数式で表されることができる。
【００４２】
【数１】
2005259336.tif 000003
数１において、ａとｂは定数である。
【００４３】
図６から分かるように、ビタビデコーダ８００が要求する信号レベルは、＋ＭＡＸ、＋ＭＩＤ、ＺＥＲＯ、−ＭＩＤ、−ＭＡＸの５つの基準レベルで構成される。この時、ＭＩＤレベルとＭＡＸレベルの大きさを各々ｘとｙとすれば、ｘ：ｙ＝ｂ：(ａ＋ｂ)の関係がある。
【００４４】
図７は、入力されるＤＶＤ・ＲＦ信号とチャネルモデルＰＲ(ａ，ｂ，ｂ，ａ)でのＲＦ信号の特性差を周波数領域で比較したグラフである。本適応型デジタルコントローラ６００の機能は、図７において、実線で表現されているＲＦ信号の特性を、点線で表現されているチャネルモデルＰＲ(ａ，ｂ，ｂ，ａ)でのＲＦ信号の特性に変化され得るように、可変利得増幅器１００及びアナログ等化器２００の利得を調整するためのものである。このようなチャネルモデルＰＲ(ａ，ｂ，ｂ，ａ)は、ユーザが所望する形態によって、ユーザにより予め設定される。
【００４５】
レベル誤差探知器７００は、ＤＣオフセット除去部４００から入力された信号のレベルが５つの信号レベル(＋ＭＡＸ、＋ＭＩＤ、ＺＥＲＯ、−ＭＩＤ、−ＭＡＸ)のうち、どのレベルに該当するかを判断した後、これに関する情報を周波数探知部６１０に提供する。
【００４６】
周波数探知部６１０は、零点交差周波数探知方法を利用して、入力信号が高周波数信号であるか、低周波数信号であるかを判断する。図８は、周波数探知部６１０で零点交差周波数探知方法を利用して周波数成分を探知する方法を説明するための図面である。
【００４７】
図８を参照すれば、周波数探知部６１０は、入力信号が＋レベルから−レベルに変わる時点において、零点と交差する地点の周波数(以下、「零点周波数」と記す)と所定のしきい周波数(ｔｈｒｅｓｈｏｌｄ  ｆｒｅｑｕｅｎｃｙ)とを比較する。所定のしきい周波数は、ユーザの操作によって変更可能である。
【００４８】
比較結果、入力信号の零点周波数が所定のしきい周波数より高い場合、入力信号を高周波数信号と判断し、入力信号の零点周波数が所定のしきい周波数より低い場合、入力信号を低周波数信号と判断する。このように判断された周波数情報は、スケジューラ６２０に入力される。
【００４９】
また、レベル誤差探知器７００は、ユーザが所望するチャネルモデルＰＲ(ａ，ｂ，ｂ，ａ)の信号レベルと実際ＤＣオフセット除去部４００から入力された信号のレベルとの差に基づいて、毎データのレベル誤差を求める。
【００５０】
図９は、レベル誤差探知器７００においてレベル誤差を求める方法を説明するための図面である。図９を参照すれば、レベルエラー探知器７００は、所望するチャネルモデルの信号レベルから実際信号レベルを減算してエラー信号を計算する。ｕiは、ユーザが所望する信号レベルであり、ｘiは、ＤＣオフセット除去部４００から入力された信号レベルである。
【００５１】
図９Ａは、ｕi>０、ｘi>０の場合において、レベル誤差(ｅi)を算出する数式を示す。
ここで、ｅi＝│ｕi│−│ｘi│＝ｕi−ｘi＝(ｕi−ｘi)・ｓｉｇｎ(ｘi)である。
図９Ｂは、ｕi>０、ｘi<０の場合において、レベル誤差(ｅi)を算出する数式を示す。
【００５２】
ここで、ｅi＝−(│ｕi│＋│ｘi│)＝−(ｕi＋(−ｘi))＝−ｕi＋ｘi
＝(ｕi−ｘi)・ｓｉｇｎ(ｘi)である。
図９Ｃは、ｕi<０、ｘi<０である場合において、レベル誤差(ｅi)を算出する数式を示す。
【００５３】
ここで、ｅi＝│ｕi│−│ｘi│＝(−ｕi)−(−ｘi)＝−(ｕi−ｘi)＝(ｕi−ｘi)・ｓｉｇｎ(ｘi)である。
図９Ｄは、ｕi<０、ｘi>０の場合において、レベル誤差(ｅi)を算出する数式を示す。
【００５４】
ここで、ｅi＝−(│ｕi│＋│ｘi│)＝−((−ｕi)＋ｘi)＝ｕi−ｘi=(ｕi−ｘi)・ｓｉｇｎ(ｘi)である。
このような方式によりレベル誤差ｅi＝(ｕi−ｘi)ｓｉｇｎ(ｘi)を算出でき、算出されたレベル誤差から誤差修正値の方向と大きさに対する情報が分かる。このようにレベル誤差探知器７００から算出されたレベル誤差値は、ビタビデコーダ８００及び複数の累算器６３０、６４０に転送される。複数の累算器６３０、６４０に入力されるレベル誤差値は、スケジューラ６２０の制御下で各々第１累算器６３０及び第２累算器６４０に入力される。
【００５５】
スケジューラ６２０は、同時モードと分離モードの２つのモードで動作する。同時モード(ｓｉｍｕｌｔａｎｅｏｕｓ  ｍｏｄｅ)において、スケジューラ６２０の動作に対して説明すれば、次の通りである。
【００５６】
スケジューラ６２０は、周波数探知器６１０で判断された周波数情報によって、入力信号が高周波数であると判断された場合、レベル誤差探知器７００で算出されたレベル誤差(ｅH)値が第１累算器６３０に格納されるように制御する。また、入力信号が低周波数であると判断された場合、レベル誤差探知器７００で算出されたレベル誤差(ｅL)値が第２累算器６４０に格納されるように制御する。
【００５７】
また、スケジューラ６２０は、複数の累算器６３０、６４０に累算されたレベル誤差値の個数をカウントして、累算されたレベル誤差値の個数が予め設定された所定個数(Ｎ)に到達するまで、累算器６３０、６４０にレベル誤差値が格納されるように制御する。
【００５８】
累算されたレベル誤差値の個数が所定個数(Ｎ)に到達すれば、累算器６３０、６４０に格納された所定個数(Ｎ)のレベル誤差値(ｅi)が係数算出部６５０に入力されるように累算器を制御する。
【００５９】
また、新しい累算サイクル(ｎｅｗ  ａｃｃｕｍｕｌａｔｅｄ  ｃｙｃｌｅ）が開始するまで、累算器６３０、６４０を再初期化(ｒｅｓｅｔ)及びディセーブル(ｄｉｓａｂｌｅ)させて、これ以上累算器６３０、６４０にレベル誤差値が格納されないようにする。
【００６０】
分離モードの場合には、高周波数信号に対応するレベル誤差値(ｅH)だけを優先的に第１累算器６３０に格納した後、格納されたエラー値を係数算出部６５０に入力する。これに伴い、係数算出部６５０で算出された係数値がアナログ等化器２００に入力されて、アナログ等化器２００の利得を調節する。
【００６１】
その後、低周波数信号に対応するレベル誤差値(ｅL)を第２累算器６４０に格納した後、格納されたエラー値を係数算出部６５０に入力する。これに伴い、係数算出部６５０で算出された係数値が可変利得増幅器１００に入力されて、可変利得増幅器１００の利得を調節する。
【００６２】
一方、これと反対に、低周波数信号に対応するレベル誤差値(ｅL)を先に処理した後、その後に高周波数信号に対応するレベル誤差値(ｅH)を処理することも好ましい。
第１及び第２累算器６３０、６４０から入力されたレベル誤差(ｅi)は、次の数式で表現されるＬＭＳ(Ｌｅａｓｔ  Ｍｅａｎ  Ｓｑｕａｒｅ)適応型等化アルゴリズム(Ａｄａｐｔｉｖｅ  Ｅｑｕａｌｉｚａｔｉｏｎ  Ａｌｇｏｒｉｔｈｍ)により、係数算出部６５０で新しい係数値を求める場合に利用される。
【００６３】
【数２】
2005259336.tif 000004
数２において、Ｃt+1は、適応型デジタルコントローラの新しい係数値、Ｃtは、適応型デジタルコントローラの現在の係数値、ｅは、レベル誤差値、μは定数(ｃｏｎｓｔａｎｔ)である。
【００６４】
このアルゴリズムを行なうのに非常に単純なデジタル回路が利用されることができる。任意のμを選択して乗算をする代わりに、μ=２-K(Ｋは、整数)を選択できる。この場合、乗算作業は、Ｋ−ビット変換に代替される。したがって、乗算器の代りに変換器のみが要求される。このような接近方式を利用して高速利得を得ることができる。
【００６５】
一方、数１から算出された係数値は、係数再初期化部６６０に入力される同時に、第１Ｄ/Ａコンバータ８２０及び第２Ｄ/Ａコンバータ８４０を経て、各々可変利得増幅器１００及びアナログ等化器２００に入力される。
【００６６】
係数再初期化部６６０は、算出された全ての係数を検査して、係数が許容された範囲を超過する場合には、適応型デジタルコントローラ６００が収斂できず発散すると見なす。これにともない、係数再初期化部６６０は、適応型デジタルコントローラ６００の係数が安定した値に初期化できるように再初期化し、これにともない全体システムの不安定性が解消される。
【００６７】
一方、係数算出部６５０で算出された係数値はデジタル値であるため、第１、第２Ｄ/Ａコンバータ８２０、８４０を経てアナログ形態に変換された後、各々可変利得増幅器１００及びアナログ等化器２００に入力される。
【００６８】
アナログ形態に変換された係数値は、電圧や電流の形態で入力され、これに伴い可変利得増幅器１００及びアナログ等化器２００の利得(ｇａｉｎ)を調整する。この時、係数値が正数であれば、大きい電圧や電流が発生し、係数値が小さいか負数であれば、小さな電圧や電流が発生する。
【００６９】
このような方式で可変利得増幅器１００及びアナログ等化器２００の利得を調節することによって、所望のターゲットチャネルモデルに実際チャネルデータを等化できるようになる。すなわち、可変利得増幅器１００及びアナログ等化器２００は、高周波数及び低周波数成分で累算される誤差値を最小化するために、適応型デジタルコントローラ６００により適応的に調節される。
【００７０】
図１０は、本発明に係るデータ格納のための高速混成デジタル/アナログＰＲＭＬデータ検出装置と従来のＰＲＭＬデータ検出装置及びスライサー(ｓｌｉｃｅｒ)との信号対雑音比(ＳＮＲ)の変化にともなうビットエラー率（ＢＥＲ）の変化を示すグラフである。図１０に示されているように、システムのビットエラー率(Ｂｉｔ  Ｅｒｒｏｒ  Ｒａｔｅ：ＢＥＲ)限界値(１０-4)において、従来のＰＲＭＬデータ検出装置と本発明に係るデータ格納のための高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置は、０.３ｄＢだけの差が現れる。これは本発明に係るデータ格納のための高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置と従来のＰＲＭＬデータ検出装置とは、信号対雑音比(ＳＮＲ)の変化にともなうビットエラー率(ＢＥＲ)の変化に大差がないことを意味する。
【００７１】
また、図１０において、信号対雑音比(ＳＮＲ)が１０ｄＢから２５ｄＢまで変わる時、本発明に係るデータ格納のための高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置は、従来のスライサーと比較して、８.３ｄＢの利得余裕を有することが分かる。
【００７２】
図１１は、本発明に係るデータ格納のための高速混成デジタル/アナログＰＲＭＬデータ検出及びクロック復元装置とデジタル等化器及びスライサーとの信号対雑音比(ＳＮＲ)の変化にともなう、ビットエラー率の変化を示すグラフである。図１１は、図１０の場合と類似の利得余裕差を示している。
【００７３】
図１２は、チャネルモデルＰＲ(１，２，２，１)に対するチャネル周波数応答を示すグラフであり、図１３は、チャネルモデルＰＲ(１，２，２，１)に対する各々の等化器周波数応答を示すグラフである。
【００７４】
図１４は、所望のターゲットチャネルに漸進的に補償される等化チャネルを示すグラフである。図１４を参考すれば、多様なチャネルモデルに等化されたチャネルが所望のターゲットチャネルに漸進的に補償されることを確認することができる。また、従来のＰＲＭＬデータ検出装置及び本発明に係るデータ格納のための混成デジタル/アナログＰＲＭＬデータ検出及びクロック復元装置がほぼ同じ特性の役割を果たしていることが分かる。
【００７５】
図１５は、アナログ等化器の上昇利得補償の漸進的段階を示すグラフであり、図１６は、アナログ等化器の遮断周波数利得補償の漸進的段階を示すグラフである。図１５及び図１６を参照すれば、上昇利得のみを制御する本発明に係るデータ格納のための高速混成デジタル/アナログＰＲＭＬデータ検出及びクロック復元装置は、遮断周波数を制御することのように、等化器の補償に満足するほどの影響を及ぼしていることを示している。
【００７６】
本発明に係るデータ格納のための高速混成デジタル/アナログＰＲＭＬデータ検出及びクロック復元装置と従来のＰＲＭＬデータ検出装置との間の各々のアナログ素子部分を比較すると、次の通りである。
【００７７】
【表１】
2005259336.tif 000005
表１から分かるように、本発明に係る高速混成デジタル/アナログＰＲＭＬビット検出装置は、従来のＰＲＭＬビット検出装置と比較する時、電流消費は３１％減少し、チップ面積は３８％減少する。
【００７８】
また、本発明に係る高速混成デジタル/アナログＰＲＭＬビット検出装置と従来のＰＲＭＬビット検出装置との間の各々のデジタル素子を比較すると、次の通りである。
【００７９】
【表２】
2005259336.tif 000006
表２から分かるように、本発明に係るデータ格納のための混成デジタル/アナログＰＲＭＬデータ検出及びクロック復元装置は、デジタル素子と関連してゲート値が３３％向上し、最大動作速度が６７％向上した。すなわち、デジタル素子部分は、約１０Ｋのゲートだけを提供し、約７００ＭＨｚの動作速度を提供する。
【００８０】
以上から本発明に係るデータ格納のための高速混成アナログ/デジタルＰＲＭＬデータ検出装置は、従来のＰＲＭＬデータ検出装置に比べて、チップの大きさ及び電力消費が減少し、動作速度が向上したことが分かる。
【００８１】
なお、本発明は、上記の実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００８２】
【図１】図１は、一般的な光ディスクシステムの一部分を示すブロック図である。
【図２】図１のＰＲＭＬデータ検出装置の詳細ブロック図である。
【図３】本発明に係るデータ格納のための高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置のブロック図である。
【図４】図３の構成部分である適応型デジタルコントローラの構成を示すブロック図である。
【図５】ＤＶＤ  ＲＦ信号の開眼図(Ｅｙｅ  Ｄｉａｇｒａｍ)である。
【図６】光学的チャネルモデルＰＲ(ａ，ｂ，ｂ，ａ)でのＲＦ信号の開眼図(Ｅｙｅ  Ｄｉａｇｒａｍ)である。
【図７】図５と図６に示された各信号の周波数領域での特性を示す正規化グラフである。
【図８】図４に示された周波数探知部において、零点交差周波数探知方法を利用して周波数成分を探知する方法を説明するための図面である。
【図９】図３に示されたレベル誤差探知器において、レベル誤差を算出する方法を説明するための図である。
【図１０】本発明に係るデータ格納のための高速混成デジタル/アナログＰＲＭＬデータ検出及びクロック復元装置と従来のＰＲＭＬデータ検出装置及びスライサーとの信号対雑音比(ＳＮＲ)の変化にともなうビットエラー率の変化を示すグラフである。
【図１１】本発明に係るデータ格納のための高速混成デジタル/アナログＰＲＭＬデータ検出及びクロック復元装置とデジタル等化器及びスライサーとの信号対雑音比(ＳＮＲ)の変化にともなうビットエラー率の変化を示すグラフである。
【図１２】ＰＲ(１，２，２，１)チャネルに対するチャネル周波数応答を示すグラフである。
【図１３】ＰＲ(１，２，２，１)チャネルに対する各々の等化器周波数応答を示すグラフである。
【図１４】所望のターゲットチャネルに漸進的に補償される等化チャネルを示すグラフである。
【図１５】アナログ等化器の上昇利得補償の漸進的段階を示すグラフである。
【図１６】アナログ等化器の遮断周波数利得補償の漸進的段階を示すグラフである。
【符号の説明】
【００８３】
１００      可変利得増幅器(ＶＧＡ)
２００      アナログ等化器
３００      Ａ/Ｄコンバータ
４００      ＤＣオフセット除去部
５００      クロック回復回路部
５１０      周波数及び位相誤差検出器
５２０      電荷ポンプ
５３０      アナログループフィルタ
５４０      電圧制御オシレ−タ(ＶＣＯ)
６００      適応型デジタルコントローラ
６１０      周波数探知部
６２０      スケジューラ
６３０      第１累算器
６４０      第２累算器
６５０      係数算出部
６６０      係数再初期化部
７００      レベル誤差探知器
８００      ビタビデコーダ
８２０      第１Ｄ/Ａコンバータ
８４０      第２Ｄ/Ａコンバータ
９００      データ格納のための高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置
【図１】
2005259336.tif 000007
【図２】
2005259336.tif 000008
【図３】
2005259336.tif 000009
【図４】
2005259336.tif 000010
【図５】
2005259336.tif 000011
【図６】
2005259336.tif 000012
【図７】
2005259336.tif 000013
【図８】
2005259336.tif 000014
【図９】
2005259336.tif 000015
【図１０】
2005259336.tif 000016
【図１１】
2005259336.tif 000017
【図１２】
2005259336.tif 000018
【図１３】
2005259336.tif 000019
【図１４】
2005259336.tif 000020
【図１５】
2005259336.tif 000021
【図１６】
2005259336.tif 000022
【外国語明細書】
TITLE OF INVENTION
HIGH-SPEED MIXED ANALOG/DIGITAL PRML DATA DETECTION AND CLOCK RECOVERTY APPARATUS AND METHOD FOR DATA STORAGE
BACKGROUND OF THE INVENTION
1.  Field of the Invention
Embodiments of the present invention relate generally to a partial response maximum likelihood (PRML) data detection and clock recovery apparatus and method.  More particularly, the present invention relates to a high-speed mixed digital/analog PRML data detection and clock recovery apparatus and method for data storage requiring less area, results in reduced power consumption, and has an improved operation speed.
2.  Description of the Related Art
PRML signal processing is a signal processing technique for a computer hard disc, or an optical disc read channel, which have been widely employed in recent years due to their high storage density and transfer rates.  The PRML-related technologies have also advanced, with many implementations for the same being proposed.
FIG. 1 is a block diagram of a reproducing and/or recording apparatus, e.g., a general optical disc system.  In FIG. 1, the exemplary optical disc system includes a pickup 20 for reading in data recorded in an optical disc 10, such as a digital versatile disk (DVD) or a compact disc (CD), or the like, an RF block 30 for generating an RF signal from a signal read in by the pickup 20, a data processing (DP) block 90 for processing the RF signal output from the RF block 30, and a PRML block 80 for improving and transferring to the DP block 90 a bit error rate (BER) of the RF signal output from the RF block 30. With this arrangement, the reproducing and/or recording apparatus can implement reading from and recording to a medium, e.g., the optical disc system reading from and recording to an optical disc.
FIG. 2 is a block diagram of a conventional PRML block.  In FIG. 2, the conventional PRML block includes an analog amplification and equalization part 50, an A/D converter 52, a DC offset remover 54, a clock recovery circuit 70, an adaptive digital equalizer 56, a level error detector 58, and a Viterbi decoder 60.
The analog amplification and equalization part 50 has plural D/A converters 41 and 42, a variable gain amplifier 44, an analog equalizer 46, and an analog gain control (AGC) controller 48.
The variable gain amplifier (VGA) 44 amplifies an input RF signal, and the AGC controller 48 maintains the level of a signal output from the analog equalizer 46 constant.  The analog equalizer 46 uses a low-pass filter to equalize the RF signal amplified by the variable gain amplifier 44.
The bandwidth and boosting gain of the low-pass filter are adjusted depending on fixed parameters.  A signal equalized and output by the analog equalizer 46 goes through sampling by the A/D converter 52, and is converted into a digital RF signal.  The DC offset remover 54 receives the sampled digital RF signal, and removes a DC offset component from the same.  A signal output from the DC offset remover 54 is input to the clock recovery circuit 70 and the adaptive digital equalizer 56.
The clock recovery circuit 70 has a frequency and phase error detector 72, a digital loop filter 74, a third D/A converter 76, and a voltage-controlled oscillator 78.
The adaptive digital equalizer 56 uses a FIR filter to equalize, in a desired form, a digital RF signal from which the DC offset component has been removed.  Such an equalized digital RF signal is input to the Viterbi decoder 60 and the level error detector 58.
The level error detector 58 calculates an error signal based on a difference between the level of a desired channel and the level of a digital RF signal actually input from the adaptive digital equalizer 56, and applies the calculated error signal to the Viterbi decoder 60 and the adaptive digital equalizer 56.  The Viterbi decoder 60 decodes an equalized signal from the adaptive digital equalizer 56 to recover data, and delivers the data to the DP block 90.
The conventional PRML data detection apparatus operates at the maximum speed of 420MHz, also as a typical operation speed, and uses an FIR filter inside the adaptive digital equalizer 56 to equalize the RF signal.  However, such a FIR filter is provided with a series of adders and multipliers, which in itself causes problems, since a resultant chip area cannot be small in size and the operation speed is limited.
Again, the digital loop filter 74 of the clock recovery circuit 70 uses plural adders and multipliers, as in the adaptive digital equalizer 56, which also causes problems, since the chip area is prevented from becoming small in size and the operation speed is very limited.
It has become important to reduce power consumption as battery-operated notebook computers have become widely used, but as noted above the conventional PRML data detection apparatus is prevented from reducing the corresponding power consumption.
SUMMARY OF THE INVENTION
Embodiments of the present invention have been developed to solve the above drawbacks and other problems associated with conventional arrangements.  An aspect of the present invention is to provide a high-speed mixed analog/digital PRML data detection and clock recovery apparatus and method capable of reducing a chip area, improving an operational speed of a system, and reducing power consumption, in place of the digital FIR filters and digital loop filters of the conventional PRML data detection apparatuses and methods.
Another aspect of the present invention is to provide a high-speed mixed analog/digital PRML data detection and clock recovery apparatus and method for data storage for equalizing actual channel data to a desired target channel model by controlling gains of a variable gain amplifier and an analog equalizer.
Additional aspects and/or advantages of the invention will be set forth in part in the description which follows and, in part, will be obvious from the description, or may be learned by practice of the invention.
To achieve the above and/or other aspects and advantages, embodiments of the present invention include a high-speed mixed analog/digital PRML data detection and clock recovery apparatus, including a variable gain amplifier for amplifying a gain of an input analog RF signal, an analog equalizer for equalizing the amplified analog RF signal, an analog-to-digital (A/D) converter for sampling and converting into a digital RF signal the equalized analog RF signal, a DC offset remover for removing DC offset components out of the digital RF signal and outputting a DC offset removal signal, a level error detector for detecting from the DC offset removal signal a determination level of the DC offset removal signal to have any one value of reference levels required by a desired channel characteristics model, and calculating level error values being a difference between the determination level and an actual level of the DC offset removal signal, a Viterbi decoder for decoding the DC offset removal signal and recovering data, and an adaptive digital controller for separately storing the level error values according to predetermined frequencies, calculating predetermined coefficient values for each frequency component based on the level error values, and D/A-converting and applying the calculated predetermined coefficient values to the variable gain amplifier and the analog equalizer for the respective amplifying and equalizing.
The frequency component of the predetermined coefficient values applied to the variable gain amplifier may be a low-frequency, or the frequency component of the predetermined coefficient values applied to the analog equalizer may be a high-frequency.
The adaptive digital controller may further include a frequency detector for inputting a determination signal of the level error detector, from which the determination level is detected to have the one value of the reference levels, comparing a frequency of the determination signal to a predetermined threshold frequency, and calculating frequency components of the determination signal, a scheduler for storing the level error values in a first accumulator when the frequency components of the determination signal are high frequencies, and storing the level error values in a second accumulator when the frequency components of the determination signal are low frequencies, based on information on the calculated frequency components of the determination signal, and a coefficient calculator for calculating a first coefficient for controlling a gain of the analog equalizer based on level error values (eH) stored in the first accumulator, and calculating a second coefficient for controlling a gain of the variable gain amplifier based on level error values (eL) stored in the second accumulator.
The adaptive digital controller may further include a coefficient reset unit for resetting the first and second coefficients to be initialized at stable values. The scheduler may also have operation modes of a simultaneous mode and a separate mode. In addition, the scheduler in the simultaneous mode may control the level error values to be simultaneously input to the first and second accumulators from the level error detector regardless of the frequency components.  Further, the scheduler in the separate mode may control the level error values to be input to the first and second accumulators from the level error detector with respect to any one of the frequency components, and separates the inputs of the level error values according to the frequency components so that the level error values are input in the first and second accumulators from the level error detector with respect to another frequency component.
The high-speed mixed analog/digital PRML data detection and clock recovery apparatus may further include a clock recovery circuit inputting the DC offset removal signal output from the DC offset remover, detecting a frequency error and a phase error, and correcting the detected frequency and phase errors to generate a system clock. In addition, the clock recovery circuit may include a frequency and phase error detector detecting the frequency and phase errors of the DC offset removal signal, and generating and outputting a frequency error signal and a phase error signal, a charge pump for selectively outputting any of a first pump signal and a second pump signal in response to any of the input frequency error signal and phase error signal, an analog loop filter for outputting a filter signal in response to any of the first and second pump signals, and a voltage-controlled oscillator for generating the system clock of a predetermined frequency, of which frequency error and phase error are corrected, in response to the filter signal.
To achieve the above and/or other aspects and advantages, embodiments of the present invention include a reproducing and/or recording apparatus, including an optical pickup for reading from and/or recording to a medium, and a high-speed mixed analog/digital PRML data detection and clock recovery apparatus according to embodiments of the present invention.
To achieve the above and/or other aspects and advantages, embodiments of the present invention include a high-speed mixed analog/digital PRML data detection and clock recovery method, including amplifying a gain of an input analog RF signal, analog equalizing the amplified analog RF signal, sampling and converting into a digital RF signal the equalized analog RF signal, removing DC offset components out of the digital RF signal and outputting a DC offset removal signal, detecting from the DC offset removal signal a determination level of the DC offset removal signal to have any one value of reference levels required by a desired channel characteristics model, and calculating level error values being a difference between the determination level and an actual level of the DC offset removal signal, decoding the DC offset removal signal and recovering data, and adaptive digital controlling, including separately storing the level error values according to predetermined frequencies, calculating predetermined coefficient values for each frequency component based on the level error values, and D/A-converting and applying the calculated predetermined coefficient values to the respective amplifying and equalizing.
To achieve the above and/or other aspects and advantages, embodiments of the present invention include a reproducing and/or recording method, including reading from and/or recording to a medium, and high-speed mixed analog/digital PRML data detecting and clock recovering according to embodiments of the present invention.
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS
Reference will now be made in detail to the embodiments of the present invention, examples of which are illustrated in the accompanying drawings, wherein like reference numerals refer to the like elements throughout.  The embodiments are described below to explain the present invention by referring to the figures.
FIG. 3 is a block diagram of a high-speed mixed analog/digital PRML data detection and clock recovery apparatus 900 for data storage, according to an embodiment of the present invention.
In FIG. 3, the high-speed mixed analog/digital PRML data detection and clock recovery apparatus 900 includes a plurality of D/A converters 820 and 840, a variable gain amplifier 100, an analog equalizer 200, an A/D converter 300, a DC offset remover 400, a clock recovery circuit 500, an adaptive digital controller 600, a level error detector 700, and a Viterbi decoder 800.
The A/D converter 300 converts an input RF signal, which is equalized in the analog equalizer 200, into a digital signal and inputs the converted signal to the DC offset remover 400.   The DC offset remover 400 removes a DC offset component of the equalized RF signal for an input to the clock recovery circuit 500, the level error detector 700, and the Viterbi decoder 800.
The adaptive digital controller 600 controls the low-frequency gain of the variable gain amplifier (VGA) 100 and the high-frequency boosting gain of the analog equalizer 200 in order to equalize actual channel data to a desired target channel model.
The analog equalizer 200 equalizes the input RF signal into an output signal having a signal level required by the Viterbi decoder 800.
FIG. 4 is a view for illustrating an adaptive digital controller.  In FIG. 4, the adaptive digital controller 600 includes a frequency detector 610, a scheduler 620, a plurality of accumulators 630 and 640, a coefficient calculator 650, and a coefficient reset unit 660.
The scheduler 620 calculates error signals from low-frequency and high-frequency components to control the gains of the analog equalizer 200 and variable gain amplifier 100 at the same time, or separately.
The clock recovery circuit 500 includes a frequency and phase error detector 510, a charge pump 520, an analog loop filter 530, and a voltage-controlled oscillator (VCO) 540.  The clock recovery circuit 500 detects the frequency error and phase error of an input RF signal from the DC offset remover 400, and compensates the RF signal to the extent of errors.
The frequency and phase error detector 510 detects the frequency error and phase error of a DC offset removal signal, and generates and outputs a frequency error signal and a phase error signal.  The charge pump 520 responds to either an input frequency error or an input phase error signal to selectively output either a first pump signal or a second pump signal.  The analog loop filter 530 responds to either the first pump signal or the second pump signal to output a filtering signal.  The voltage-controlled oscillator 540 responds to the filtering signal to generate a system clock having a certain frequency of which frequency error and phase error are corrected for input to the A/D converter 300.
The adaptive digital controller 600 converts an input signal (DVD RF signal) with the characteristics of FIG. 5 into an RF signal in an optical channel model PR (a, b, b, a), being a form required by the Viterbi decoder 800 of FIG. 6, and converts the input RF signal into a digital signal with low error rate, which will be described in detail as below.
The waveform of FIG. 5 depicts a signal read by a pickup of a DVD player and input to the adaptive digital controller 600.  As shown in FIG. 5, an input signal has a different signal level depending on its value, and the signal level is determined by the physical properties of a corresponding disc.
FIG. 6 depicts the characteristics of a signal required by the Viterbi decoder 800.  The level of a signal that the Viterbi decoder 800 requires is mathematically modeled based on the characteristics, and FIG. 6 is a view of a reference level based on the optical channel model PR (a, b, b, a).  The channel model PR (a, b, b, a) can be expressed in Equation 1 as below:
Equation 1
F(z)=a+bz+bz2+az3,
In Equation 1, a and b are constants.
In FIG. 6, the level of a signal that the Viterbi decoder 800 requires consists of five reference levels marked +MAX, +MID, ZERO, -MID, -MAX.  If the MID and MAX levels have the magnitudes of x and y, there exists a relationship of x:y=b:(a+b).
FIG. 7 is a graph for comparing the characteristics of an input DVD RF signal to those of an RF signal in the channel model PR (a, b, b, a) in the frequency domain.  As illustrated in FIG. 7, the adaptive digital controller 600 controls the gains of the variable gain amplifier 100 and the analog equalizer 200 so that the characteristics of an RF signal (solid line) can be changed into those of an RF signal in the channel model PR (a, b, b, a) (dotted lines).  Such a channel model PR (a, b, b, a) is pre-established by a user according to the form the user wishes.
The level error detector 700 detects to which of the five signal levels +MAX, +MID, ZERO, -MID, and MAX the level of an input signal from the DC offset remover 400 corresponds, and supplies information of the detected level to the frequency detector 610.
The frequency detector 610 uses a zero-crossing frequency detection method to determine whether an input signal has a high-frequency signal or a low-frequency signal.  FIG. 8 is a view explaining how the frequency detector 610 detects frequency components by using the zero-crossing frequency detection method.
In FIG. 8, the frequency detector 610 compares a frequency at a zero-crossing point (hereinafter, referred to as 'zero-point frequency') to a predetermined threshold frequency, at a point where an input signal varies from a positive level (+ level) to a negative level (- level).  The predetermined threshold frequency can be changed by user's manipulations.
If a zero-point frequency of an input signal is determined to be higher than a predetermined threshold frequency as, the input signal is determined to be a high-frequency signal.  If the zero-point frequency of the input signal is lower than the predetermined threshold frequency, the input signal is determined to be a low-frequency signal.  Information of the frequency determination is input to the scheduler 620.
The level error detector 700 calculates a level error of every data based on a difference between the level of a signal in the model PR (a, b, b, a) the user wants and the level of an actual input signal from the DC offset remover 400.
FIGS. 9A-9D are views explaining how the level error detector 700 calculates the level error.  In FIG. 9, the level error detector 700 subtracts an actual signal level from a signal level of a desired channel model to calculate an error signal. In FIGS. 9A-9D, ui denotes a signal level a user wishes, and xi denotes the level of a signal input from the DC offset remover 400.
FIG. 9A is an equation for calculating a level error ei when ui > 0 and xi > 0, in here,
ei=|ui|-|xi|=ui-xi=(ui-xi)・sign(xi).
FIG. 9B is an equation for calculating a level error ei when ui > 0 and xi < 0, in here,
ei=(|ui|+|xi|)=-(ui+(-xi))=-ui+xi=(ui-xi)・sign(xi).
FIG. 9C is an equation for calculating a level error ei when ui < 0 and xi < 0, in here,
ei=|ui|-|xi|=(-ui)-(-xi)=-(ui-xi)=(ui-xi)・sign(xi).
FIG. 9D is an equation for calculating a level error ei when ui < 0 and xi > 0, in here,
ei=-(|ui|+|xi|)=-((-ui)+xi)=ui-xi=(ui-xi)・sign(xi).
In the above manner, the level error ei=(ui-xi)・sign(xi) can be calculated, and information on the direction and magnitude of an error correction value can be obtained from the calculated level error.  Level error values calculated in the level error detector 700, as above, are sent to the Viterbi decoder 800 and accumulators 630 and 640.  The level error values input to the accumulators 630 and 640, respectively, under the control of the scheduler 620.
The scheduler 620 operates in two modes, that is, in a simultaneous mode and a separate mode.  Description will be made as below on the operations of the scheduler 620 in the simultaneous mode.
If an input signal is determined to be a high-frequency signal, according to the frequency information determined by the frequency detector 610, the scheduler 620 stores in the first accumulator 630 a value of the level error eH calculated in the level error detector 700.  If the input signal is determined to be a low-frequency signal, the scheduler 620 stores in the second accumulator 640 a value of the level error eL calculated in the level error detector 700.
The scheduler 620 counts the number of level error values accumulated in the accumulators 630 and 640, and stores the level error values in the accumulators 630 and 640 till the number of accumulated level error values reaches a predetermined number N.
If the number of accumulated level error values reaches the predetermined number N, the scheduler 620 controls the accumulators 630 and 640 to input the stored N level error values ei to the coefficient calculator 650.
The scheduler 620 resets and disables the accumulators 630 and 640 till a new accumulation cycle starts so as not to store the level error values in the accumulators 630 and 640 any more.
In the separate mode, the scheduler 620 first stores in the first accumulator 630 only the level error values eH corresponding to high-frequency signals, and then inputs the stored error values to the coefficient calculator 650.  Thus, the coefficient values calculated in the coefficient calculator 650 are input to the analog equalizer 200, and then the gain of the analog equalizer 200 is adjusted.
Thereafter, the scheduler 620 stores in the second accumulator 640 the level error values eL corresponding to low-frequency signals, and then inputs the stored error values to the coefficient calculator 650.  Thus, the coefficient values calculated in the coefficient calculator 650 are input to the variable gain amplifier 100, and then the gain of the variable gain amplifier 100 is adjusted.
In the reverse manner to the above, the scheduler 620 can first deal with the level error values eL corresponding to low-frequency signals, and then deal with the level error values eH corresponding to high-frequency signals.
The level errors ei input from the first and second accumulators 630 and 640 are used when the coefficient calculator 650 calculates new coefficient values by the Least Mean Square (LMS) adaptive equalization algorithm expressed in Equation 2 as below:
Equation 2
2005259336.tif 000023
In Equation 2, Ct+1 denotes a new coefficient value for an adaptive digital controller, Ct denotes a current coefficient value for the adaptive digital controller, e denotes a level error value, and μ denotes a constant.
A very simple digital circuit can be used to perform the algorithm.  Instead of selecting and multiplying an arbitrary μ, μ=2-K (K = integer) can be selected.  Here, the multiplication can be replaced with K-bit conversion.  Accordingly, only a converter is needed instead of a multiplier.  Such an approach enables high-speed gains to be obtained.
Meanwhile, a coefficient value calculated from Equation 1 is input to the coefficient reset unit 660, and at the same time, input to the variable gain amplifier 100 and the analog equalizer 200, respectively, via a first D/A converter 820 and a second D/A converter 840.
The coefficient reset unit 660 checks all the calculated coefficients, and, if the coefficients exceed an allowed range, the coefficient reset unit 660 determines that the adaptive digital controller 600 diverges rather than converging.  Thus, the coefficient reset unit 660 resets the adaptive digital controller 600, to be initialized with stable coefficient values, so that the entire system overcomes its unstableness.
Since the coefficient values calculated in the coefficient calculator 650 are digital values, the digital values are converted into analog forms via the first and second D/A converters 820 and 840 and then input to the variable gain amplifier 100 and the analog equalizer 200, respectively.
The coefficient values converted into the analog form are input in the form of voltage or current so as to adjust the gains of the variable gain amplifier 100 and the analog equalizer 200.  If a coefficient value is a positive number, a large voltage or current occurs, and, if a coefficient value is small or a negative number, a small voltage or current occurs.
In the manner as above, the gain control of the variable gain amplifier 100 and analog equalizer 200 enables actual channel data to be equalized in a desired target channel model.  That is, the variable gain amplifier 100 and analog equalizer 200 are adaptively controlled by the adaptive digital controller 600 to minimize error values accumulated from the high-frequency and low-frequency components.
FIG. 10 is a graph of bit error rate changes with respect to signal-to-noise ratio changes of the conventional PRML data detection apparatus and method and slicer and the high-speed mixed digital/analog PRML data detection apparatus for data storage, according to an embodiment of the present invention.  In FIG. 10, at the bit error rate (BER) limit value of 10-4 of the system, there is a difference of 0.3dB between the conventional PRML data detection apparatus and the high-speed mixed analog/digital PRML data detection and clock recovery apparatus and method for data storage according to an embodiment of the present invention, which implies that there is no large difference in the BER changes with respect to the signal-to-noise ratio (SNR) changes between the conventional PRML data detection apparatus and the high-speed mixed analog/digital PRML data detection and clock recovery apparatus and method for data storage according to an embodiment of the present invention.
If the signal-to-noise ratio (SNR) changes from 10dB to 25dB, FIG. 10 shows the high-speed mixed analog/digital PRML data detection and clock recovery apparatus for data storage according to an embodiment of the present invention has a gain margin of 8.3dB compared to the conventional slicer.
FIG. 11 is a graph of the bit error rate (BER) changes with respect to the signal-to-noise ratio (SNR) changes of a digital equalizer, slicer, and high-speed mixed digital/analog PRML data detection and clock recovery apparatus and method for data storage according to an embodiment of the present invention.  FIG. 11 illustrates a gain margin difference similar to FIG. 10.
FIG. 12 is a graph of a channel frequency response to a channel PR (1, 2, 2, 1), and FIG. 13 is a graph of equalizer frequency responses to the channel PR (1, 2, 2, 1).
FIG. 14 is a graph of an equalization channel being gradually compensated to a desired target channel.  FIG. 14 depicts that channels equalized to diverse channel models are gradually compensated to a desired target channel.  FIG. 14 depicts that the conventional PRML data detection apparatus has nearly the same characteristics as the high-speed mixed digital/analog PRML data detection and clock recovery apparatus and method for data storage according to an embodiment of the present invention.
FIG. 15 is a graph of gradual steps for compensations of the analog equalizer for boosting gains, and FIG. 16 is a graph of gradual steps for compensations of the analog equalizer for cutoff frequency gains.  FIG. 15 and FIG. 16 show that the high-speed mixed digital/analog PRML data detection and clock recovery apparatus for data storage, which controls only the boosting gains, has the effect to satisfactorily compensate the equalizer as if controlling the cutoff frequency.
The following Table 1 shows comparisons of the individual analog devices of the conventional PRML data detection apparatus and the high-speed mixed digital/analog PRML data detection and clock recovery apparatus and method for data storage, according to an embodiment of the present invention.
Table 1
2005259336.tif 000024
As shown in Table 1, when compared to the conventional PRML data (or bit) detection apparatus, the high-speed mixed digital/analog PRML data (or bit) detection apparatus and method of the present invention reduces current consumption by 31% and requires 38% less chip area.
The following Table 2 shows the comparisons of the individual digital devices of the conventional data detection apparatus and the high-speed mixed digital/analog PRML data detection apparatus and method according to an embodiment of the present invention.
Table 2
2005259336.tif 000025
As shown in Table 2, the high-speed mixed digital/analog PRML data detection and clock recovery apparatus and method for data storage according to an embodiment of the present invention is enhanced by 33%, in gate counts, in relation to the digital devices, and by 67% for the maximum operational speed.  That is, the digital devices and method of the present invention only have about 10K gates and can perform at about 700MHz.
As described above, the high-speed mixed analog/digital PRML data detection apparatus and method for data storage according to an embodiment of the present invention lessens the required chip size and power consumption, and improves the operational speed, compared to the conventional PRML data detection apparatus.
Embodiments of the present invention having the structure and operations as above can greatly increase the signal-processing speed of a data detection system, and reduce the circuit complexity and costs, so as to improve reliability.
Embodiments of the present invention eliminate digital FIR filters requiring a series of multipliers and adders, so as to permit smaller chip sizes and lower power consumption, with higher operational speeds.
Furthermore, embodiments of the present invention have advantages of potentially being applicable to diverse applications requiring data storage, communications, adaptive equalization and detection for channel data, and so on.
Although a few embodiments of the present invention have been shown and described, it would be appreciated by those skilled in the art that changes may be made in these embodiments without departing from the principles and spirit of the invention, the scope of which is defined in the claims and their equivalents.
BRIEF DESCRIPTION OF THE DRAWINGS
These and/or other aspects and advantages of the invention will become apparent and more readily appreciated from the following description of the embodiments, taken in conjunction with the accompanying drawings of which:
FIG. 1 is a block diagram illustrating a general optical disc system;
FIG. 2 is a block diagram illustrating in detail a PRML data detection apparatus of FIG. 1;
FIG. 3 is a block diagram illustrating a high-speed mixed analog/digital PRML data detection and clock recovery apparatus for data storage, according to an embodiment of the present invention;
FIG. 4 is a block diagram illustrating in detail an adaptive digital controller for the high-speed mixed analog/digital PRML data detection and clock recovery apparatus of FIG. 3;
FIG. 5 is an eye diagram of a DVD RF signal;
FIG. 6 is an eye diagram of an RF signal in an optical channel model PR (a, b, b, a);
FIG. 7 is a graph for illustrating, in a normalized frequency domain, characteristics of each of the signals shown in FIG. 5 and FIG. 6;
FIG. 8 is a view for explaining a frequency component detection method using a zero-crossing frequency detection method in a frequency detector, as shown in FIG. 4 for example;
FIG. 9A to FIG. 9D are views explaining a level error calculation method for the level error detector shown in FIG. 3;
FIG. 10 is a graph showing bit error rate changes with respect to signal-to-noise ratio changes of conventional PRML data detection apparatuses and a slicer and high-speed mixed digital/analog PRML data detection and clock recovery apparatus and method for data storage, according to an embodiment of the present invention;
FIG. 11 is a graph illustrating bit error rate changes with signal-to-noise ratio changes of a high-speed mixed digital/analog PRML data detection and clock recovery apparatus and method for data storage, digital equalizer, and slicer, according to an embodiment of the present invention;
FIG. 12 is a graph illustrating a channel frequency response to a PR (1, 2, 2, 1) channel;
FIG. 13 is a graph illustrating frequency responses of an equalizer to a PR (1, 2, 2, 1);
FIG. 14 is a graph illustrating an equalization channel gradually compensated to a desired target channel;
FIG. 15 is a graph illustrating gradual compensation steps of a boosting gain of an analog equalizer; and
FIG. 16 is a graph illustrating gradual compensation steps of a cutoff frequency gain of the analog equalizer.
1.  A high-speed mixed analog/digital PRML data detection and clock recovery apparatus, comprising:
a variable gain amplifier for amplifying a gain of an input analog RF signal;
an analog equalizer for equalizing the amplified analog RF signal;
an analog-to-digital (A/D) converter for sampling and converting into a digital RF signal the equalized analog RF signal;
a DC offset remover for removing DC offset components out of the digital RF signal and outputting a DC offset removal signal;
a level error detector for detecting from the DC offset removal signal a determination level of the DC offset removal signal to have any one value of reference levels required by a desired channel characteristics model, and calculating level error values being a difference between the determination level and an actual level of the DC offset removal signal;
a Viterbi decoder for decoding the DC offset removal signal and recovering data; and
an adaptive digital controller for separately storing the level error values according to predetermined frequencies, calculating predetermined coefficient values for each frequency component based on the level error values, and D/A-converting and applying the calculated predetermined coefficient values to the variable gain amplifier and the analog equalizer for the respective amplifying and equalizing.
2.  The high-speed mixed analog/digital PRML data detection and clock recovery apparatus of claim 1, wherein a frequency component of the predetermined coefficient values applied to the variable gain amplifier is a low-frequency.
3.  The high-speed mixed analog/digital PRML data detection and clock recovery apparatus of claim 1, wherein a frequency component of the predetermined coefficient values applied to the analog equalizer is a high-frequency.
4.  The high-speed mixed analog/digital PRML data detection and clock recovery apparatus of claim 1, wherein the adaptive digital controller further comprises:
a frequency detector for inputting a determination signal of the level error detector, from which the determination level is detected to have the one value of the reference levels, comparing a frequency of the determination signal to a predetermined threshold frequency, and calculating frequency components of the determination signal;
a scheduler for storing the level error values in a first accumulator when the frequency components of the determination signal are high frequencies, and storing the level error values in a second accumulator when the frequency components of the determination signal are low frequencies, based on information on the calculated frequency components of the determination signal; and
a coefficient calculator for calculating a first coefficient for controlling a gain of the analog equalizer based on level error values (eH) stored in the first accumulator, and calculating a second coefficient for controlling a gain of the variable gain amplifier based on level error values (eL) stored in the second accumulator.
5.  The high-speed mixed analog/digital PRML data detection and clock recovery apparatus of claim 4, wherein the adaptive digital controller further comprises a coefficient reset unit for resetting the first and second coefficients to be initialized at stable values.
6.  The high-speed mixed analog/digital PRML data detection and clock recovery apparatus of claim 4, wherein the scheduler has operation modes of a simultaneous mode and a separate mode.
7.  The high-speed mixed analog/digital PRML data detection and clock recovery apparatus of claim 6, wherein the scheduler in the simultaneous mode controls the level error values to be simultaneously input to the first and second accumulators from the level error detector regardless of the frequency components.
8.  The high-speed mixed analog/digital PRML data detection and clock recovery apparatus of claim 6, wherein the scheduler in the separate mode controls the level error values to be input to the first and second accumulators from the level error detector with respect to any one of the frequency components, and separates the inputs of the level error values according to the frequency components so that the level error values are input in the first and second accumulators from the level error detector with respect to another frequency component.
9.  The high-speed mixed analog/digital PRML data detection and clock recovery apparatus of claim 1, further comprising a clock recovery circuit inputting the DC offset removal signal output from the DC offset remover, detecting a frequency error and a phase error, and correcting the detected frequency and phase errors to generate a system clock.
10.  The high-speed mixed analog/digital PRML data detection and clock recovery apparatus of claim 9, wherein the clock recovery circuit comprises:
a frequency and phase error detector detecting the frequency and phase errors of the DC offset removal signal, and generating and outputting a frequency error signal and a phase error signal;
a charge pump for selectively outputting any of a first pump signal and a second pump signal in response to any of the input frequency error signal and phase error signal;
an analog loop filter for outputting a filter signal in response to any of the first and second pump signals; and
a voltage-controlled oscillator for generating the system clock of a predetermined frequency, of which frequency error and phase error are corrected, in response to the filter signal.
11.  A reproducing and/or recording apparatus, comprising:
an optical pickup for reading from and/or recording to a medium; and
a high-speed mixed analog/digital PRML data detection and clock recovery apparatus of claim 1 for an input analog RF signal from the optical pickup.
12.  A reproducing and/or recording apparatus, comprising:
an optical pickup for reading from and/or recording to a medium; and
a high-speed mixed analog/digital PRML data detection and clock recovery apparatus of claim 4 for an input analog RF signal from the optical pickup.
13.  A reproducing and/or recording apparatus, comprising:
an optical pickup for reading from and/or recording to a medium; and
a high-speed mixed analog/digital PRML data detection and clock recovery apparatus of claim 10 for an input analog RF signal from the optical pickup.
14.  A high-speed mixed analog/digital PRML data detection and clock recovery method, comprising:
amplifying a gain of an input analog RF signal;
analog equalizing the amplified analog RF signal;
sampling and converting into a digital RF signal the equalized analog RF signal;
removing DC offset components out of the digital RF signal and outputting a DC offset removal signal;
detecting from the DC offset removal signal a determination level of the DC offset removal signal to have any one value of reference levels required by a desired channel characteristics model, and calculating level error values being a difference between the determination level and an actual level of the DC offset removal signal;
decoding the DC offset removal signal and recovering data; and
adaptive digital controlling, including separately storing the level error values according to predetermined frequencies, calculating predetermined coefficient values for each frequency component based on the level error values, and D/A-converting and applying the calculated predetermined coefficient values to the respective amplifying and equalizing.
15.  The method of claim 14, wherein a frequency component of the predetermined coefficient values applied to the variable gain amplifier is a low-frequency.
16.  The method of claim 14, wherein a frequency component of the predetermined coefficient values applied to the analog equalizing is a high-frequency.
17.  The method of claim 14, wherein the adaptive digital controlling further comprises:
inputting a determination signal of the level error detector, from which the determination level is detected to have the one value of the reference levels, comparing a frequency of the determination signal to a predetermined threshold frequency, and calculating frequency components of the determination signal;
storing the level error values in a first accumulator when the frequency components of the determination signal are high frequencies, and storing the level error values in a second accumulator when the frequency components of the determination signal are low frequencies, based on information on the calculated frequency components of the determination signal; and
calculating a first coefficient for controlling a gain of the analog equalizing based on level error values (eH) stored in the first accumulator, and calculating a second coefficient for controlling a gain of the variable gain amplifier based on level error values (eL) stored in the second accumulator.
18.  The method of claim 17, wherein the adaptive digital controlling further comprises resetting the first and second coefficients to be initialized at stable values.
19.  The method of claim 17, wherein the method has operation modes of a simultaneous mode and a separate mode.
20.  The method of claim 19, wherein, in the simultaneous mode, controlling the level error values to be simultaneously input to the first and second accumulators regardless of the frequency components.
21.  The method of claim 19, further comprising controlling the level error values to be input to the first and second accumulators from the level error detector with respect to any one of the frequency components, and separating the inputs of the level error values according to the frequency components so that the level error values are input in the first and second accumulators from the level error detector with respect to another frequency component.
22.  The method of claim 14, further comprising inputting the DC offset removal signal output from the DC offset remover to a clock recovery circuit for clock recovery, detecting a frequency error and a phase error, and correcting the detected frequency and phase errors to generate a system clock.
23.  The method of claim 22, wherein the clock recovery comprises:
detecting the frequency and phase errors of the DC offset removal signal, and generating and outputting a frequency error signal and a phase error signal;
selectively outputting any of a first pump signal and a second pump signal in response to any of the input frequency error signal and phase error signal;
outputting a filter signal in response to any of the first and second pump signals; and
generating the system clock of a predetermined frequency, of which frequency error and phase error are corrected, in response to the filter signal.
24.  A reproducing and/or recording method, comprising:
reading from and/or recording to a medium; and
high-speed mixed analog/digital PRML data detecting and clock recovering of claim 14 for an input analog RF signal from the optical pickup.
25.  A reproducing and/or recording method, comprising:
reading from and/or recording to a medium; and
high-speed mixed analog/digital PRML data detecting and clock recovering of claim 17 for an input analog RF signal for the medium.
26.  A reproducing and/or recording method, comprising:
reading from and/or recording to a medium; and
high-speed mixed analog/digital PRML data detecting and clock recovering of claim 23 for an input analog RF signal for the medium.
ABSTRACT OF DISCLOSURE
A high-speed mixed analog/digital PRML data detection and clock recovery apparatus and method.  The high-speed mixed analog/digital PRML data detection and clock recovery apparatus includes a variable gain amplifier, an analog equalizer, an analog-to-digital (A/D) converter, a DC offset remover, a level error detector, a Viterbi decoder, and an adaptive digital controller. The adaptive digital controller separately stores the level error values by predetermined frequencies, calculates predetermined coefficient values by each frequency component based on the level error values, and D/A-converts and applies the calculated predetermined coefficient values to the variable gain amplifier and the analog equalizer.
Representative Drawing
Fig.3
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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