(57)【要約】【課題】ストレステストを簡略化出来る半導体記憶装置及びそのテスト方法を提供すること。【解決手段】フラッシュメモリ１０は、電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタＭＴを含むメモリセルＭＣと、複数の第１ＭＯＳトランジスタＭＴの電流経路の一端が電気的に接続された複数のビット線と、ビット線に対応して設けられ、書き込みデータを保持する書き込み回路１０１と、書き込み時に書き込み禁止電圧Ｖinhibitを発生し、ストレステスト時にストレス電圧Ｖstressを発生する禁止電圧供給回路１４０と、書き込み時に、接続された全てのメモリセルが書き込み非選択とされたビット線に書き込み禁止電圧Ｖinhibitを印加するよう禁止電圧供給回路１４０を制御し、ストレステスト時に、複数のビット線にストレス電圧Ｖstressを印加させるよう制御する制御回路８０、１５０とを備える。【選択図】      図２
2005310303.tif 000002
【特許請求の範囲】
【請求項１】
電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタを含み、ＦＮトンネリングによる前記電荷蓄積層への電子の授受によってデータの書き込みを行う複数のメモリセルと、
それぞれに複数の前記第１ＭＯＳトランジスタの電流経路の一端が電気的に接続された複数のビット線と、
前記ビット線に対応して設けられ、前記メモリセルへの書き込みデータを保持する書き込み回路と、
書き込み動作時において書き込み禁止電圧を発生し、前記メモリセルのストレステスト時においてストレス電圧を発生する禁止電圧供給回路と、
前記書き込み動作時においては、接続された全てのメモリセルが書き込み非選択とされた前記ビット線に前記書き込み禁止電圧を印加するように前記禁止電圧供給回路を制御し、前記ストレステスト時においては、複数の前記ビット線に前記ストレス電圧を印加させるように前記禁止電圧供給回路を制御する制御回路と
を具備することを特徴とする半導体記憶装置。
【請求項２】
電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタを含み、ＦＮトンネリングによる前記電荷蓄積層への電子の授受によってデータの書き込みを行う複数のメモリセルと、
それぞれに複数の前記第１ＭＯＳトランジスタの電流経路の一端が電気的に接続された複数のビット線と、
前記ビット線に対応して設けられ、書き込み動作時において前記メモリセルへの書き込みデータを保持し、前記メモリセルのストレステスト時において複数の前記ビット線にストレス電圧を印加する書き込み回路と、
書き込み動作時において、書き込み禁止電圧を発生する禁止電圧供給回路と、
前記書き込み動作時において、接続された全てのメモリセルが書き込み非選択とされた前記ビット線に前記書き込み禁止電圧を印加するように前記禁止電圧供給回路を制御し、前記ストレステスト時においては、複数の前記ビット線と電気的に非接続となるように前記禁止電圧供給回路を制御する制御回路と
を具備することを特徴とする半導体記憶装置。
【請求項３】
前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
それぞれが、同一行に位置する前記メモリセルの前記第１ＭＯＳトランジスタのゲートを共通接続する複数のワード線と、
いずれかの前記ワード線を選択するロウデコーダと
を更に備え、前記ストレステスト時において、前記ロウデコーダは、前記メモリセルアレイに含まれる全ての前記ワード線を非選択とし、前記禁止電圧供給回路または前記書き込み回路は、前記メモリセルアレイに含まれる全ての前記ビット線に対して前記ストレス電圧を印加する
ことを特徴とする請求項１または２記載の半導体記憶装置。
【請求項４】
前記禁止電圧供給回路または前記書き込み回路は、前記ストレス電圧の電圧値を任意の値に可変であり、前記ストレス電圧は、前記書き込み禁止電圧及び、書き込み時に前記書き込み回路が前記ビット線に印加する電圧と異なる値である
ことを特徴とする請求項１乃至３いずれか１項記載の半導体記憶装置。
【請求項５】
電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタを含み、ＦＮトンネリングによる前記電荷蓄積層への電子の授受によってデータの書き込みを行う複数のメモリセルを備えた半導体記憶装置のテスト方法であって、
複数の前記第１ＭＯＳトランジスタの電流経路の一端を共通接続するビット線と、書き込みデータを保持する書き込み回路と書き込み禁止電圧を供給する禁止電圧供給回路とのいずれか一方とを接続するステップと、
前記ビット線と、前記書き込み回路と前記禁止電圧供給回路とのいずれか他方とを非接続とするステップと、
前記書き込み回路と前記禁止電圧供給回路のうち、前記ビット線に接続されたいずれかから、前記ビット線にストレス電圧を印加するステップと
を具備することを特徴とする半導体記憶装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置及びそのテスト方法に関する。例えば、フローティングゲートとコントロールゲートとを有するＭＯＳトランジスタを含む不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来から、不揮発性半導体メモリとして、ＮＯＲ型フラッシュメモリやＮＡＮＤ型フラッシュメモリが知られており、広く使用されている。
【０００３】
近年では、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリの両者の長所を兼ね備えたフラッシュメモリが提案されている（例えば非特許文献１参照）。このフラッシュメモリは、２つのＭＯＳトランジスタを含むメモリセルを備えている（以下２Ｔｒフラッシュメモリと呼ぶことにする）。このようなメモリセルにおいては、不揮発性記憶部として機能する一方のＭＯＳトランジスタが、コントロールゲートとフローティングゲートとを備えた構造を有し、ビット線に接続されている。他方のＭＯＳトランジスタは、ソース線に接続され、メモリセルの選択用として用いられる。
【０００４】
またフラッシュメモリでは、対象メモリセルを動作させているときはもとより、非動作時においても、メモリセルは何らかのストレスを受ける。従って、このストレスに対する耐性試験を行うことが必要である。この場合、複数のメモリセルに対して一括してストレステストを行う方法が提案されている（例えば特許文献１参照）。
【０００５】
しかしながら、特許文献１記載の方法であると、テストの為に必要となる回路が多く、回路面積が増大するという問題があった。更に特許文献１記載の方法をそのまま２Ｔｒフラッシュメモリに適用することは困難であり、２Ｔｒフラッシュメモリではストレステストに時間がかかるという問題があった。
【非特許文献１】Wei-Hua Liu 著、”A 2-Transistor Source-select(2TS) Flash EEPROM for 1.8V-Only Application”、Non-Volatile Semiconductor Memory Workshop 4.1、1997年
【特許文献１】特開平３−２７２１００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明の目的は、ストレステストを簡略化出来る半導体記憶装置及びそのテスト方法を提供することにある。
【課題を解決するための手段】
【０００７】
この発明の第１の態様に係る半導体記憶装置は、電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタを含み、ＦＮトンネリングによる前記電荷蓄積層への電子の授受によってデータの書き込みを行う複数のメモリセルと、それぞれに複数の前記第１ＭＯＳトランジスタの電流経路の一端が電気的に接続された複数のビット線と、前記ビット線に対応して設けられ、前記メモリセルへの書き込みデータを保持する書き込み回路と、書き込み動作時において書き込み禁止電圧を発生し、前記メモリセルのストレステスト時においてストレス電圧を発生する禁止電圧供給回路と、前記書き込み動作時においては、接続された全てのメモリセルが書き込み非選択とされた前記ビット線に前記書き込み禁止電圧を印加するように前記禁止電圧供給回路を制御し、前記ストレステスト時においては、複数の前記ビット線に前記ストレス電圧を印加させるように前記禁止電圧供給回路を制御する制御回路とを具備する。
【０００８】
また、この発明の第２の態様に係る半導体記憶装置は、電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタを含み、ＦＮトンネリングによる前記電荷蓄積層への電子の授受によってデータの書き込みを行う複数のメモリセルと、それぞれに複数の前記第１ＭＯＳトランジスタの電流経路の一端が電気的に接続された複数のビット線と、前記ビット線に対応して設けられ、書き込み動作時において前記メモリセルへの書き込みデータを保持し、前記メモリセルのストレステスト時において複数の前記ビット線にストレス電圧を印加する書き込み回路と、書き込み動作時において、書き込み禁止電圧を発生する禁止電圧供給回路と、前記書き込み動作時において、接続された全てのメモリセルが書き込み非選択とされた前記ビット線に前記書き込み禁止電圧を印加するように前記禁止電圧供給回路を制御し、前記ストレステスト時においては、複数の前記ビット線と電気的に非接続となるように前記禁止電圧供給回路を制御する制御回路とを具備する。
【０００９】
更に、この発明の一態様に係る半導体記憶装置のテスト方法は、電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタを含み、ＦＮトンネリングによる前記電荷蓄積層への電子の授受によってデータの書き込みを行う複数のメモリセルを備えた半導体記憶装置のテスト方法であって、複数の前記第１ＭＯＳトランジスタの電流経路の一端を共通接続するビット線と、書き込みデータを保持する書き込み回路と書き込み禁止電圧を供給する禁止電圧供給回路とのいずれか一方とを接続するステップと、前記ビット線と、前記書き込み回路と前記禁止電圧供給回路とのいずれか他方とを非接続とするステップと、前記書き込み回路と前記禁止電圧供給回路のうち、前記ビット線に接続されたいずれかから、前記ビット線にストレス電圧を印加するステップとを具備する。
【発明の効果】
【００１０】
この発明によれば、ストレステストを簡略化出来る半導体記憶装置及びそのテスト方法を提供できる。
【発明を実施するための最良の形態】
【００１１】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１２】
この発明の第１の実施形態に係る不揮発性半導体記憶装置について図１を用いて説明する。図１は、本実施形態に係る２Ｔｒフラッシュメモリのブロック図である。
【００１３】
この発明の第１の実施形態に係る不揮発性半導体記憶装置及びそのテスト方法について図１を用いて説明する。図１は、本実施形態に係るフラッシュメモリのブロック図である。
【００１４】
図示するように、フラッシュメモリ１０は、メモリセルアレイ２０、書き込み用セレクタ３０、書き込み禁止用セレクタ４０、読み出し用セレクタ５０、書き込み用デコーダ６０、セレクトゲートデコーダ７０、セレクタ制御回路８０、カラムデコーダ９０、書き込み回路１００、センスアンプ１１０、ソース線ドライバ１２０、アドレスバッファ１３０、書き込み禁止電圧供給回路１４０、制御回路１５０、及び昇圧回路１６０、１７０を備えている。
【００１５】
メモリセルアレイ２０、書き込み用セレクタ３０、書き込み禁止用セレクタ４０、読み出し用セレクタ５０、及び書き込み回路１００について、図２を用いて説明する。
【００１６】
メモリセルアレイ２０は、（（ｍ＋１）×（ｎ＋１）、但しｍ、ｎは自然数）個のメモリセルＭＣを有している。メモリセルＭＣは、互いに電流経路が直列接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴとを有している。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。メモリセルトランジスタＭＴのソースは、選択トランジスタＳＴのドレインに接続されている。そして、４列のメモリセル列のメモリセルトランジスタＭＴのドレイン領域が、４本のローカルビット線ＬＢＬ０〜ＬＢＬ３にそれぞれ接続されている。この４列に並んだメモリセル列と、それぞれのメモリセル列に接続されたローカルビット線ＬＢＬ０〜ＬＢＬ３が、メモリセルアレイ２０内に複数含まれている。ローカルビット線ＬＢＬ０〜ＬＢＬ３の一端は、書き込み用セレクタ３０及び読み出し用セレクタ５０に接続され、他端は書き込み禁止用セレクタ４０に接続されている。更に、メモリセルアレイ２０内においては、同一行のメモリセルトランジスタＭＴのコントロールゲートが、それぞれワード線ＷＬ０〜ＷＬｍのいずれかに共通接続されている。また同一行の選択トランジスタＳＴのゲートは、それぞれセレクトゲート線ＳＧ０〜ＳＧｍのいずれかに共通接続されている。そして、ワード線ＷＬ０〜ＷＬｍは書き込み用デコーダ６０に接続され、セレクトゲート線ＳＧ０〜ＳＧｍはセレクトゲートデコーダ７０に接続されている。また、選択トランジスタＳＴのソース領域は、ソース線ＳＬに共通接続されて、ソース線ドライバ１２０に接続されている。
【００１７】
書き込み用セレクタ３０は、個々のローカルビット線ＬＢＬ０〜ＬＢＬ３毎に設けられた複数のＭＯＳトランジスタ３１〜３４を備えている。ＭＯＳトランジスタ３１〜３４の電流経路の一端は、それぞれローカルビット線ＬＢＬ０〜ＬＢＬ３に接続されている。また、ＭＯＳトランジスタ３１、３２の電流経路の他端同士、及びＭＯＳトランジスタ３３、３４の電流経路の他端同士は、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（（（ｎ＋１）／２）−１）に接続されている。更に、ＭＯＳトランジスタ３１、３３のゲート、及びＭＯＳトランジスタ３２、３４のゲートは、それぞれ書き込み用カラム選択線ＷＣＳＬ０、ＷＣＳＬ１に共通接続されている。
【００１８】
すなわち、書き込み用セレクタ３０においては、４本のローカルビット線ＬＢＬ０〜ＬＢＬ３の一組に対して、４個のＭＯＳトランジスタ３１〜３４が設けられている。そして、ローカルビット線ＬＢＬ０、ＬＢＬ１は、それぞれＭＯＳトランジスタ３１、３２を介して同一の書き込み用グローバルビット線に接続され、ローカルビット線ＬＢＬ２、ＬＢＬ３は、それぞれＭＯＳトランジスタ３３、３４を介して、また別の同一書き込み用グローバルビット線に接続されている。更に、ＭＯＳトランジスタ３１〜３４のうち、異なるグローバルビット線に接続されるＭＯＳトランジスタ３１、３３同士、及びＭＯＳトランジスタ３２、３４同士が、ゲートを共通の書き込み用カラム選択線に接続されている。
【００１９】
読み出し用セレクタ５０は、個々のローカルビット線ＬＢＬ０〜ＬＢＬ３毎に設けられた複数のＭＯＳトランジスタ５１〜５４を備えている。ＭＯＳトランジスタ５１〜５４の電流経路の一端は、それぞれローカルビット線ＬＢＬ０〜ＬＢＬ３に接続されている。また、ＭＯＳトランジスタ５１〜５４の電流経路の他端は、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（（（ｎ＋１）／４）−１）に接続されている。更に、ＭＯＳトランジスタ５１〜５４のゲートは、それぞれ読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ３に接続されている。
【００２０】
すなわち、読み出し用セレクタ５０においては、４本のローカルビット線ＬＢＬ０〜ＬＢＬ３の一組に対して、４個のＭＯＳトランジスタ５１〜５４が設けられている。そして、ローカルビット線ＬＢＬ０〜ＬＢＬ３は、それぞれＭＯＳトランジスタ５１〜５４を介して同一の読み出し用グローバルビット線に接続されている。更に、同一の読み出し用グローバルビット線に接続されるＭＯＳトランジスタ５１〜５４のゲートは、それぞれ異なる読み出し用カラム選択線に接続されている。
【００２１】
書き込み禁止用セレクタ４０は、個々のローカルビット線ＬＢＬ０〜ＬＢＬ３毎に設けられた複数のＭＯＳトランジスタ４１〜４４を備えている。ＭＯＳトランジスタ４１〜４４の電流経路の一端は、それぞれローカルビット線ＬＢＬ０〜ＬＢＬ３に接続されている。また、ＭＯＳトランジスタ４１〜４４の電流経路の他端は、共通接続されて書き込み禁止電圧供給回路１４０に接続されている。そして、ＭＯＳトランジスタ４１、４３のゲート、及びＭＯＳトランジスタ４２、４４のゲートは、それぞれ書き込み禁止用カラム選択線ＩＣＳＬ０、ＩＣＳＬ１に共通接続されている。
【００２２】
すなわち、書き込み禁止用セレクタ４０においては、４本のローカルビット線ＬＢＬ０〜ＬＢＬ３の一組に対して、４個のＭＯＳトランジスタ４１〜４４が設けられている。そして、ローカルビット線ＬＢＬ０〜ＬＢＬ３は、それぞれＭＯＳトランジスタ４１〜４４を介して書き込み禁止電圧供給回路１４０に接続されている。更に、ＭＯＳトランジスタ４１〜４４のうち、異なるグローバルビット線に電気的に接続されるＭＯＳトランジスタ４１、４３同士、及びＭＯＳトランジスタ４２、４４同士が、ゲートを共通の書き込み禁止用カラム選択線に接続されている。
【００２３】
以上のように、書き込み用グローバルビット線は２本のローカルビット線毎に１本設けられ、読み出し用グローバルビット線は４本のローカルビット線毎に１本設けられている。
【００２４】
書き込み回路１００は、書き込み用グローバルビット線線ＷＧＢＬ０〜ＷＧＢＬ（（（ｎ＋１）／２）−１）毎に設けられたラッチ回路１０１を備えている。ラッチ回路の各々は、書き込み時において、書き込み用グローバルビット線線ＷＧＢＬ０〜ＷＧＢＬ（（（ｎ＋１）／２）−１）のそれぞれに接続されたメモリセルに書き込むべきデータを保持する。図示するように、ラッチ回路１０１の各々は２つのインバータ１０２、１０３を備えている。インバータ１０２の入力端は、インバータ１０３の出力端に接続され、インバータ１０２の出力端は、インバータ１０３の入力端に接続されている。そして、インバータ１０２の入力端とインバータ１０３の出力端との接続ノードが、書き込み用グローバルビット線に接続されている。
【００２５】
図３は、ラッチ回路１０１の一構成例を示す回路図である。図示するように、インバータ１０２、１０３はそれぞれ、電流経路が直列接続されたｎチャネルＭＯＳトランジスタ１０４及びｐチャネルＭＯＳトランジスタ１０５を備えている。ｎチャネルＭＯＳトランジスタ１０４のソースは負電位ＶＢＢ１（例えば−６Ｖ）に接続され、ｐチャネルＭＯＳトランジスタ１０５のソースはＧＮＤに接続されている。すなわちインバータ１０２、１０３は、ＶＢＢ１及びＧＮＤを電源電圧として動作する。ｎチャネルＭＯＳトランジスタ１０４のゲートとｐチャネルＭＯＳトランジスタ１０５のゲートとは、共通接続されている。そして、インバータ１０３のｐチャネルＭＯＳトランジスタ１０５のドレインとｎチャネルＭＯＳトランジスタ１０４のドレインとの接続ノードが、インバータ１０２のｐチャネルＭＯＳトランジスタ１０５のゲートとｎチャネルＭＯＳトランジスタ１０４のゲートとの接続ノードに接続され、更に書き込み用グローバルビット線に接続されている。また、インバータ１０２のｐチャネルＭＯＳトランジスタ１０５のドレインとｎチャネルＭＯＳトランジスタ１０４のドレインとの接続ノードが、インバータ１０３のｐチャネルＭＯＳトランジスタ１０５のゲートとｎチャネルＭＯＳトランジスタ１０４のゲートとの接続ノードに接続され、この接続ノードに書き込みデータが入力される。なお、インバータの電源電圧の高電圧側は、Ｖcc２（例えば３Ｖ）とＧＮＤとの間でスイッチング可能であっても良い。
【００２６】
次に図１に戻って説明を続ける。  
書き込み用デコーダ６０は、書き込み時において、ワード線ＷＬ０〜ＷＬｍのいずれかを選択し、選択したワード線に電圧を供給する。また、書き込み時において、全セレクトゲート線ＳＧ０〜ＳＧｍに対して負電圧を印加する。また、メモリセルアレイ２０が形成されるウェル領域に電圧を印加する。
【００２７】
セレクトゲートデコーダ７０は、読み出し時において、セレクトゲート線ＳＧ０〜ＳＧｍのいずれかを選択し、選択したセレクトゲート線に電圧を供給する。
【００２８】
セレクタ制御回路８０は、書き込み用セレクタ３０及び書き込み禁止用セレクタ４０を制御する。すなわち、書き込み時及びストレステスト時に、書き込み用カラム選択線ＷＣＳＬ０、ＷＣＳＬ１、書き込み禁止用カラム選択線ＩＣＳＬ０、ＩＣＳＬ１のいずれかを選択し、選択したカラム選択線に電圧を印加する。
【００２９】
カラムデコーダ９０は、読み出し用セレクタを制御する。すなわち、読み出し時において、読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ３のいずれかを選択して、選択したカラム選択線に電圧を印加する。
【００３０】
センスアンプ１１０は、メモリセルアレイ２０から読み出したデータを増幅する。
【００３１】
ソース線ドライバ１２０は、ソース線に電圧を供給する。
【００３２】
アドレスバッファ１３０は、アドレス信号を保持する。そして、カラムアドレス信号ＣＡをカラムデコーダ９０に供給し、ロウアドレス信号ＲＡを書き込み用デコーダ６０及びセレクトゲートデコーダ７０に供給する。
【００３３】
書き込み禁止電圧供給回路１４０は、書き込み時において、非選択のローカルビット線に書き込み禁止電圧Ｖinhibitを供給し、ストレステスト時において、全てのローカルビット線にストレス電圧Ｖstressを印加する。
【００３４】
制御回路１５０は、セレクタ制御回路８０及び書き込み禁止電圧供給回路１４０の動作を制御する。
【００３５】
昇圧回路１６０は、正の電位を生成する。すなわち、外部から入力される電圧Ｖcc１（１．２５〜１．６５Ｖ）を、内部電圧Ｖcc２（２．５〜３．６Ｖ）に昇圧する。そして、内部電圧Ｖcc２を、セレクトゲートデコーダ７０、カラムデコーダ９０、及び書き込み禁止電圧供給回路１４０に供給する。更に昇圧回路１６０は、Ｖcc１を、内部電圧ＶＰＰ（例えば１０Ｖ）に昇圧する。そして、内部電圧ＶＰＰを書き込み用デコーダ６０に供給する。
【００３６】
昇圧回路１７０は、負の電位を生成する。すなわち、外部から入力される電圧Ｖcc１に基づいて、内部電圧ＶＢＢ１を生成する。内部電圧ＶＢＢ１は、例えば−６Ｖである。そして、内部電圧ＶＢＢ１を書き込み用デコーダ６０及び書き込み回路１００に供給する。
【００３７】
次に、図２に示すフラッシュメモリが備えるメモリセルアレイの平面パターンについて説明する。図４は、図２において、書き込み用グローバルビット線ＷＧＢＬ０及びワード線ＷＬ０〜ＷＬ３に接続されたメモリセルを含む領域の平面図である。
【００３８】
図示するように、半導体基板２００中に、第１方向に沿ったストライプ形状の素子領域ＡＡが、第１方向に直交する第２方向に複数形成されている。そして、複数の素子領域ＡＡを跨ぐようにして、第２方向に沿ったストライプ形状のワード線ＷＬ０〜ＷＬ３及びセレクトゲート線ＳＧ０〜ＳＧ３が形成されている。そして、ワード線ＷＬ０〜ＷＬ３と素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴ（図示せず）が形成され、セレクトゲート線ＳＧ０〜ＳＧ３と素子領域ＡＡとが交差する領域には、選択トランジスタＳＴ（図示せず）が形成されている。また、ワード線ＷＬ０〜ＷＬ３と素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴ毎に分離されたフローティングゲート（図示せず）が形成されている。
【００３９】
そして、隣接する２本のセレクトゲート線ＳＧ０、ＳＧ１、及びＳＧ２、ＳＧ３上には、第２方向に沿ったストライプ形状のソース線ＳＬが形成されている。ソース線ＳＬと、選択トランジスタＳＴのソース領域とは、コンタクトプラグＣＰ１によって電気的に接続されている。また、素子領域ＡＡとほぼオーバーラップするようにして、第１方向に沿ったストライプ形状のローカルビット線ＬＢＬ０、ＬＢＬ１が形成されている。ローカルビット線ＬＢＬ０、ＬＢＬ１の一端は、書き込み用セレクタ３０に接続され、他端は書き込み禁止用セレクタ４０に接続されている。そして、各メモリセルトランジスタＭＴのドレイン領域とコンタクトプラグＣＰ２を介して接続されている。また、各セレクトゲート線ＳＧ０〜ＳＧ３の直上の領域には、第２方向に沿ったストライプ形状の金属配線層２１０が形成されている。この金属配線層２１０は、セレクトゲート線ＳＧ０〜ＳＧ３のシャント配線として機能するものであり、図示せぬ領域でセレクトゲート線ＳＧ０〜ＳＧ３とコンタクトプラグによって接続されている。更に、上記の配線よりも上層のレベルに、第１の方向に沿ったストライプ形状の金属配線層が形成されている。この金属配線層は、書き込み用グローバルビット線ＷＧＢＬ０として機能する。
【００４０】
次に、上記メモリセルアレイの断面構造について、図５、図６を用いて説明する。図５は図４におけるＸ１−Ｘ１’線方向、図６は図４におけるＹ１−Ｙ１’線方向に沿った断面図である。
【００４１】
図示するように、半導体基板２００の表面領域内には、ｐ型ウェル領域２２０が形成されている。ｐ型ウェル領域２２０中には、素子分離領域ＳＴＩが形成されている。そして、素子分離領域ＳＴＩによって周囲を取り囲まれた領域が、素子領域ＡＡとなっている。半導体基板２００の素子領域ＡＡ上には、ゲート絶縁膜２４０が形成され、ゲート絶縁膜２４０上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極は、ゲート絶縁膜２４０上に形成された多結晶シリコン層２５０、多結晶シリコン層２５０上に形成されたゲート間絶縁膜２６０、及びゲート間絶縁膜２６０上に形成された多結晶シリコン層２７０を有している。ゲート間絶縁膜２６０は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。なお図５に示すように、メモリセルトランジスタＭＴにおいては、多結晶シリコン層２５０は隣接する素子領域ＡＡ間で互いに分離されており、フローティングゲートとして機能する。また、多結晶シリコン層２７０はコントロールゲートとして機能し、ワード線ＷＬに接続される。そして、隣接する素子領域ＡＡ間で共通接続されている。選択トランジスタＳＴにおいては、多結晶シリコン層２５０は、隣接する素子領域ＡＡ間で共通接続されている。またゲート間絶縁膜２６０の一部が除去されており、多結晶シリコン層２５０、２７０は電気的に接続されている。そして、多結晶シリコン層２５０、２７０が、セレクトゲート線ＳＧに接続される。選択トランジスタＳＴにおいても、多結晶シリコン層２７０は、隣接する素子領域ＡＡ間で共通接続されている。そして、隣接するゲート電極間に位置する半導体基板２００表面内には、不純物拡散層２８０が形成されている。不純物拡散層２８０は、隣接するトランジスタ同士で共用されている。
【００４２】
なお、メモリセルトランジスタＭＴと選択トランジスタＳＴとを含むメモリセルＭＣは、次のような関係を有して形成されている。すなわち、隣接するメモリセルＭＣ、ＭＣは、互いに選択トランジスタＳＴ同士、またはメモリセルトランジスタＭＴ同士が隣り合っている。そして、隣り合ったもの同士は不純物拡散層を共有している。従って、隣接する２つのメモリセルＭＣ、ＭＣは、選択トランジスタＳＴ同士が隣り合う場合には、２つの選択トランジスタＳＴ、ＳＴが共有する不純物拡散層２８０を中心にして、対称に配置されている。逆に、メモリセルトランジスタＭＴ同士が隣り合う場合には、２つのメモリセルトランジスタＭＴ、ＭＴが共有する不純物拡散層２８０を中心にして、対称に配置されている。
【００４３】
そして、半導体基板２００上には、上記メモリセルトランジスタＭＴ、及び選択トランジスタＳＴを被覆するようにして、層間絶縁膜２９０が形成されている。層間絶縁膜２９０中には、２つの選択トランジスタＳＴ、ＳＴが共有する不純物拡散層（ソース領域）２８０に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜２９０上には、コンタクトプラグＣＰ１に接続される金属配線層３００が形成されている。金属配線層３００は、ソース線ＳＬとして機能する。
【００４４】
層間絶縁膜２９０上には、金属配線層３００を被覆するようにして、層間絶縁膜３１０が形成されている。そして、層間絶縁膜３１０表面から層間絶縁膜２９０を貫通して、メモリセルトランジスタＭＴの不純物拡散層（ドレイン領域）２８０に達するコンタクトプラグＣＰ２が形成されている。そして、層間絶縁膜３１０上には、複数のコンタクトプラグＣＰ２に共通に接続された金属配線層３２０が形成されている。金属配線層３２０は、ローカルビット線ＬＢＬ０、ＬＢＬ１として機能する。
【００４５】
層間絶縁膜３１０上には、金属配線層３２０を被覆するようにして、層間絶縁膜３３０が形成されている。そして、層間絶縁膜３３０上には金属配線層２１０が形成されている。金属配線層２１０は、選択トランジスタＳＴのゲートのシャント配線として機能するものである。従って、図示せぬ領域に、層間絶縁膜３３０表面から、選択トランジスタＳＴのゲート電極２７０に達するコンタクトプラグが形成されている。そして、このコンタクトプラグを介して、選択トランジスタＳＴのゲート電極２７０と金属配線層２１０とが電気的に接続されている。
【００４６】
層間絶縁膜３３０上には、金属配線層２１０を被覆するようにして、層間絶縁膜３４０が形成されている。そして、層間絶縁膜３４０上には金属配線層３５０が形成されている。金属配線層３５０は、書き込み用グローバルビット線ＷＧＢＬ０として機能するものである。そして、層間絶縁膜３４０上に、金属配線層３５０を被覆するようにして層間絶縁膜３６０が形成されている。
【００４７】
次に、上記構成のフラッシュメモリの動作について説明する。  
＜書き込み動作＞
データの書き込みは、いずれかのワード線に接続された複数のメモリセルに対して一括して行われる。そして、メモリセルトランジスタＭＴのフローティングゲートに電子を注入するか否かで“０”データ、“１”データを書き分ける。電子のフローティングゲートへの注入は、Fowler-Nordheim（ＦＮ） tunnelingによって行われる。より具体的には、いずれかのワード線に接続されたメモリセルのうち、ローカルビット線ＬＢＬ０とＬＢＬ１のいずれかに接続されたメモリセル、及びローカルビット線ＬＢＬ２とＬＢＬ３のいずれかに接続されたメモリセルに対して同時にデータが書き込まれる。
【００４８】
以下では、ワード線ＷＬ０、及びローカルビット線ＬＢＬ０、ＬＢＬ２に接続されたメモリセルＭＣに対してデータを書き込む場合を例に挙げて説明する。図７は書き込み動作のフローチャートであり、図８は書き込み時のメモリセルアレイ２０の様子を示す回路図である。
【００４９】
まず図１において、制御回路１５０が、セレクタ制御回路８０及び書き込み禁止電圧供給回路１４０を書き込みモードとなるよう指示する（ステップＳ１０）。
【００５０】
次に図１において図示せぬＩ／Ｏ端子から書き込みデータ（“１”、“０”）が入力され、該書き込みデータが、書き込み回路１００ラッチ回路１０１のそれぞれに入力される（ステップＳ１１）。ラッチ回路１０１に“１”データが格納されると、ラッチ回路１０１の出力は高電圧側、すなわち０Ｖとなる。逆に“０”データが格納されると、ラッチ回路１０１の出力は低電圧側、すなわちＶＢＢ１（−６Ｖ）となる。これらの電圧が、対応する書き込み用グローバルビット線ＷＧＢＬに与えられる。
【００５１】
また、書き込み禁止電圧供給回路１４０は、制御回路１５０の指示に基づき、書き込み禁止電圧Ｖinhibit（０Ｖ）を出力する（ステップＳ１２）。従って、書き込み禁止用セレクタ４０内のＭＯＳトランジスタ４１〜４４のソースには０Ｖが印加される。
【００５２】
次にセレクタ制御回路８０は、書き込み禁止用セレクタ４０内において、非選択とすべきローカルビット線に接続されているＭＯＳトランジスタをオン状態とさせる（ステップＳ１３）。すなわちセレクタ制御回路８０は、書き込み禁止用カラム選択線ＩＣＳＬ１を選択し、書き込み禁止用カラム選択線ＩＣＳＬ０を非選択とする。よって、書き込み禁止用カラム選択線ＩＣＳＬ０には“Ｌ”レベル（０Ｖ）が印加され、書き込み禁止用カラム選択線ＩＣＳＬ１に“Ｈ”レベル（Ｖcc２＝３Ｖ）が印加される。その結果、ＭＯＳトランジスタ４２、４４がオン状態、ＭＯＳトランジスタ４１、４３がオフ状態とされる。従って、非選択とすべきローカルビット線ＬＢＬ１、ＬＢＬ３には、書き込み禁止電圧供給回路１４０から供給される書き込み禁止電圧Ｖinhibitが印加される。
【００５３】
またセレクタ制御回路８０は、書き込み用セレクタ３０内において、選択すべきローカルビット線に接続されているＭＯＳトランジスタをオン状態とさせる（ステップＳ１４）。すなわちセレクタ制御回路８０は、書き込み用カラム選択線ＷＣＳＬ０を選択し、書き込み用カラム選択線ＷＣＳＬ１を非選択とする。よって、書き込み用カラム選択線ＷＣＳＬ０には“Ｈ”レベル（Ｖcc２＝３Ｖ）が印加され、書き込み用カラム選択線ＷＣＳＬ１に“Ｌ”レベル（０Ｖ）が印加される。その結果、ＭＯＳトランジスタ３１、３３がオン状態、ＭＯＳトランジスタ３２、３４がオフ状態とされる。従って、選択すべきローカルビット線ＬＢＬ０、ＬＢＬ１には、ラッチ回路１０１から、書き込みデータに応じた電圧（０ＶまたはＶＢＢ１）が印加される。
【００５４】
そして、書き込み用デコーダ６０が、アドレスバッファ１３０から入力されるロウアドレス信号に基づいて、ワード線ＷＬ０〜ＷＬｍのいずれかを選択する（ステップＳ１５）。図８の例であると、ワード線ＷＬ０を選択する。そして書き込み用デコーダ６０は、選択ワード線ＷＬ０にＶＰＰ（例えば１０Ｖ）を印加する。また書き込み用デコーダ６０は、全てのセレクトゲート線ＳＧ０〜ＳＧｍを非選択とする（ステップＳ１６）。すなわち書き込み用デコーダ６０は、全てのセレクトゲート線ＳＧ０〜ＳＧｍに対して、負電圧ＶＢＢ１を印加する。従って、全ての選択トランジスタＳＴはオフ状態となる。なおこの際、セレクトゲート線ＳＧ０〜ＳＧｍは、セレクトゲートデコーダ７０とは電気的に分離されている。
【００５５】
更に書き込み用デコーダ６０は、メモリセルアレイ２０が形成されているｐ型ウェル領域２２０に負電位ＶＢＢ１を印加する（ステップＳ１７）。
【００５６】
以上の結果、書き込み用セレクタ３０内のＭＯＳトランジスタ３１、３３を介して、書き込み用グローバルビット線から、選択メモリセルが接続されるローカルビット線ＬＢＬ０、ＬＢＬ２に、“１”データまたは“０”データに対応する電位が与えられる。この電位は、コンタクトプラグＣＰ２を介してメモリセルトランジスタＭＴのドレイン領域に与えられる。すると、選択ワード線ＷＬにはＶpp（１０Ｖ）が印加され、“１”データを書き込むべきメモリセルＭＣのドレイン領域には０Ｖが印加され、“０”データを書き込むべきメモリセルＭＣのドレイン領域にはＶＢＢ１（−６Ｖ）が印加される。従って、“１”データを書き込むべきメモリセルＭＣではゲート・ドレイン間の電位差（１０Ｖ）が十分ではないので、フローティングゲートに電子は注入されず、メモリセルＭＣは負の閾値を保持する。他方、“０”データを書き込むべきメモリセルＭＣでは、ゲート・ドレイン間の電位差（１６Ｖ）が大きいため、フローティングゲートに電子がＦＮ tunnelingによって注入される。その結果、メモリセルの閾値は正に変化する。
【００５７】
また、選択メモリセルが接続されないローカルビット線ＬＢＬ１、ＬＢＬ３には、書き込み禁止用セレクタ４０のＭＯＳトランジスタ４２、４４を介して、書き込み禁止電圧供給回路１４０から書き込み禁止電圧Ｖinhibitが供給される。従って、ローカルビット線ＬＢＬ１、ＬＢＬ３に接続されるメモリセルに対して誤書き込みが抑制される。
【００５８】
以上のようにして、メモリセルへの書き込み動作が行われる。
【００５９】
なお書き込み時においては、読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ３は非選択とされ、読み出し用セレクタ５０内のＭＯＳトランジスタ５１〜５４の全てはオフ状態とされる。従って、ローカルビット線ＬＢＬ０〜ＬＢＬ３は、読み出し用グローバルビット線ＲＧＢＬと電気的に分離された状態にある。
【００６０】
＜消去動作＞
データの消去は、ウェル領域を共用する全てのメモリセルについて一括して行われる。従って、図２の例であると、メモリセルアレイ２０に含まれる全てのメモリセルが同時に消去される。図９は、消去動作時におけるメモリセルアレイ２０の回路図である。
【００６１】
消去動作にあたっては、書き込み用セレクタ３０内のＭＯＳトランジスタ３１〜３４、書き込み禁止用セレクタ４１〜４４、及び読み出し用セレクタ６０内のＭＯＳトランジスタ５１〜５４がオフ状態とされる。従って、メモリセルアレイ２０内のローカルビット線ＬＢＬ０〜ＬＢＬ３の全てはフローティング状態とされる。
【００６２】
そして、書き込み用デコーダ６０は、全てのワード線ＷＬ０〜ＷＬｍの電位をＶＢＢ１とする。また、ウェル領域２２０の電位はＶＰＰとされる。その結果、メモリセルＭＣのメモリセルトランジスタのフローティングゲートから電子がＦＮ tunnelingによってウェル領域２２０に引き抜かれる。その結果、全てのメモリセルＭＣの閾値電圧が負となり、データが消去される。
【００６３】
なお、セレクトゲート線ＳＧ０〜ＳＧｍは、フローティングとされるか、または書き込み用デコーダからＶＰＰが印加される。フローティングとされた場合、その電位はウェル領域とのカップリングにより、ＶＰＰ近くまで上昇する。
【００６４】
＜読み出し動作＞
データの読み出しにおいては、いずれかのワード線に接続された複数のメモリセルから一括してデータが読み出されることが可能である。より具体的には、いずれかのワード線に接続されたメモリセルのうち、ローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかに接続されたメモリセルから同時にデータを読み出すことが出来る。
【００６５】
以下では、ワード線ＷＬ０、及びローカルビット線ＬＢＬ０に接続されたメモリセルＭＣからデータを読み出す場合を例に挙げて説明する。図１０は読み出し時のメモリセルアレイの様子を示す回路図である。
【００６６】
まずセレクタ制御回路８０は、書き込み禁止用カラム選択線ＩＣＳＬ０、ＩＣＳＬ１、及び書き込み用カラム選択線ＷＣＳＬ０、ＷＣＳＬ１を非選択とする。すなわち、書き込み禁止用カラム選択線ＩＣＳＬ０、ＩＣＳＬ１、及び書き込み用カラム選択線ＷＣＳＬ０、ＷＣＳＬ１には“Ｌ”レベル（０Ｖ）が印加される。従って、書き込み禁止用セレクタ４０内のＭＯＳトランジスタ４１〜４４、及び書き込み用セレクタ３０内のＭＯＳトランジスタ３１〜３４の全てがオフ状態とされる。その結果、ローカルビット線ＬＢＬ０〜ＬＢＬ３は、書き込み禁止電圧供給回路１４０及び書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（（（ｎ＋１）／２）−１）から電気的に分離される。
【００６７】
またカラムデコーダ９０は、アドレスバッファ１３０から入力されるカラムアドレス信号に基づいて、読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ３のいずれかを選択する。図１０の例では、読み出し用カラム選択線ＲＣＳＬ０を選択する。すなわちカラムデコーダ９０は、読み出し用カラム選択線ＲＣＳＬ０に“Ｈ”レベル（Ｖcc２）を印加し、読み出し用カラム選択線ＲＣＳＬ１〜ＲＣＳＬ３に“Ｌ”レベル（０Ｖ）を印加する。従って、読み出し用セレクタ５０内のＭＯＳトランジスタ５１がオン状態となる。その結果、ローカルビット線ＬＢＬ０は、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（（（ｎ＋１）／４）−１）に接続される。他方、ローカルビット線ＬＢＬ１〜ＬＢＬ３は読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（（（ｎ＋１）／４）−１）から電気的に分離されている。
【００６８】
書き込み用デコーダ６０は、全てのワード線ＷＬ０〜ＷＬｍに０Ｖを印加し、ソース線ドライバ１２０は、ソース線の電位を０Ｖとする。またセレクトゲートデコーダ７０は、セレクトゲート線ＳＧ０〜ＳＧｍのいずれかを選択する。図１０の例では、セレクトゲートデコーダ７０はセレクトゲート線ＳＧ０を選択し、セレクトゲート線ＳＧ０にＶcc２を印加する。その他のセレクトゲート線ＳＧ１〜ＳＧｍには０Ｖが与えられる。従って、選択セレクトゲート線ＳＧ０に接続された選択トランジスタＳＴはオン状態となり、非選択セレクトゲート線に接続された選択トランジスタＳＴはオフ状態となる。なおこの際、セレクトゲート線ＳＧ０〜ＳＧｍは、書き込み用デコーダ６０とは電気的に分離されている。
【００６９】
上記の結果、読み出し用セレクタ５０内のＭＯＳトランジスタ５１、及び読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（（（ｎ＋１）／４）−１）を介して、ローカルビット線ＬＢＬ０がセンスアンプ１１０に接続される。
【００７０】
そして、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（（（ｎ＋１）／４）−１）に、例えば１〜３Ｖ程度が与えられる。すると、“１”データが書き込まれているメモリセルＭＣのメモリセルトランジスタＭＴは、閾値電圧が負であるから、オン状態となる。従って、選択セレクトゲート線ＳＧ０に接続されているメモリセルＭＣでは、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（（（ｎ＋１）／４）−１）から、ローカルビット線ＬＢＬ０、メモリセルトランジスタＭＴ、及び選択トランジスタＳＴを介して、ソース線ＳＬに向かって電流が流れる。他方、“０”データが書き込まれているメモリセルＭＣのメモリセルトランジスタＭＴは、閾値電圧が正であるから、オフ状態である。従って、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（（（ｎ＋１）／４）−１）には電流は流れない。
【００７１】
以上のようにして、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（（（ｎ＋１）／４）−１）の電位が変化し、その変化量をセンスアンプ１１０が増幅することによって読み出し動作が行われる。
【００７２】
なお、図面ではセンスアンプ１１０は１つのブロックとして示されているが、その内部には読み出し用グローバルビット線毎に設けられたセンスアンプを含み、それぞれの読み出し用グローバルビット線毎に読み出しデータを増幅する。
【００７３】
＜ストレステスト動作＞
ストレステストは、メモリセルアレイ２０に含まれる全てのメモリセルＭＣに対して、一括して行われる。ストレステスト動作について、図１１及び図１２を用いて説明する。図１１はストレステスト動作のフローチャートであり、図１２はストレステスト時のメモリセルアレイ２０の様子を示す回路図である。
【００７４】
まず制御回路１５０は、セレクタ制御回路８０及び書き込み禁止電圧供給回路に対して、ストレステストモードとなるべく指令を出す（ステップＳ２０）。
【００７５】
また、書き込み禁止電圧供給回路１４０は、制御回路１５０の指示に基づき、ストレス電圧Ｖstress（＝Ｖcc２＝２〜３Ｖ）を出力する（ステップＳ２１）。従って、書き込み禁止用セレクタ４０内のＭＯＳトランジスタ４１〜４４のソースにはＶcc２が印加される。
【００７６】
次にセレクタ制御回路８０は、書き込み禁止用セレクタ４０内において、全てのＭＯＳトランジスタ４１〜４４をオン状態とさせる（ステップＳ２２）。すなわちセレクタ制御回路８０は、書き込み禁止用カラム選択線ＩＣＳＬ０、ＩＣＳＬ１を選択し、両者に“Ｈ”レベル（Ｖcc２）を印加する。従って、ローカルビット線ＬＢＬ１〜ＬＢＬ４には、書き込み禁止電圧供給回路１４０から供給されるストレス電圧Ｖstressが印加される。
【００７７】
またセレクタ制御回路８０は、書き込み用セレクタ３０内において、全てのＭＯＳトランジスタ３１〜３４をオフ状態とさせる（ステップＳ２３）。すなわちセレクタ制御回路８０は、書き込み用カラム選択線ＷＣＳＬ０、ＷＣＳＬ１を非選択として、両者に“Ｌ”レベル（０Ｖ）を印加する。従って、ローカルビット線ＬＢＬ０〜ＬＢＬ３は、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（（（ｎ＋１）／２）−１）と電気的に分離される。
【００７８】
なおカラムデコーダ９０は、読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ３を非選択とし、読み出し用セレクタ５０内のＭＯＳトランジスタ５１〜５４の全てをオフ状態とさせる。従って、ローカルビット線ＬＢＬ０〜ＬＢＬ３は、読み出し用グローバルビット線ＲＧＢＬ（（（ｎ＋１）／４）−１）と電気的に分離された状態にある。
【００７９】
また、書き込み用デコーダ６０及びセレクトゲートデコーダ７０は、全てのワード線ＷＬ０〜ＷＬｍ及びセレクトゲート線ＳＧ０〜ＳＧｍを非選択とする（ステップＳ２４）。
【００８０】
以上の結果、書き込み禁止用セレクタ４０内のＭＯＳトランジスタ４１〜４４及びローカルビット線ＬＢＬ０〜ＬＢＬ３を介して、メモリセルアレイ２０内の全てのメモリセルトランジスタＭＴのドレインに、ストレス電圧Ｖstressが印加される。
【００８１】
なお、ステップＳ２１〜Ｓ２４の順序は適宜入れ替えることが可能である。
【００８２】
上記のように、この発明の第１の実施形態に係るフラッシュメモリであると、以下の効果が得られる。
【００８３】
（１）ストレステストを簡略化出来る（その１）。  
本実施形態に係る構成であると、セレクタ制御回路８０及び書き込み禁止電圧供給回路１４０は、書き込み動作モードの他にストレステスト動作モードを有している。そしてセレクタ制御回路は、ストレステスト動作モードにおいては、全てのローカルビット線を書き込み用グローバルビット線から切り離し、且つ全てのローカルビット線を書き込み禁止電圧供給回路に接続している。更に書き込み禁止電圧供給回路１４０は、ストレステスト動作モード時においては、書き込み禁止電圧Ｖinhibitの代わりにストレス電圧Ｖstressを発生する。従って、メモリセルアレイ２０内の全てのメモリセルトランジスタに、一括してストレス電圧が印加される。すなわち、従来のように、アドレス信号を入力することにより個々のメモリセル毎にストレステストを行う必要が無く、全てのメモリセルに対して同時にストレステストを行うことが出来る。よって、ストレステスト方法が簡略化され、テスト時間を短縮化でき、ひいてはフラッシュメモリの製造コストを削減できる。
【００８４】
（２）書き込み動作の信頼性を向上できる。  
本実施形態に係るフラッシュメモリであると、書き込み動作時において、書き込み禁止電圧供給回路１４０が供給する書き込み禁止電圧Ｖinhibtが、選択メモリセルの接続されていないローカルビット線、すなわち、接続されたメモリセルが全て書き込み非選択であるローカルビット線に与えられる。従って、非選択メモリセルへの誤書き込みを効果的に抑制できる。
【００８５】
また、ビット線が、ローカルビット線とグローバルビット線とに階層化されていおり、１本の書き込み用グローバルビット線に複数のローカルビット線が接続されている。そして、書き込み時においては、選択メモリセルを含む１本のローカルビット線だけが書き込み用グローバルビット線に電気的に接続され、その他のローカルビット線は書き込み用グローバルビット線から電気的に分離される。従って、選択メモリセルが接続されないローカルビット線には、ラッチ回路からの書き込みデータに応じた電圧は印加されない。従って、これらのローカルビット線に接続されているメモリセルへの誤書き込みの発生を効果的に防止出来る。以上の結果、書き込み動作の信頼性を向上できる。
【００８６】
なお、上記実施形態では、ストレス電圧ＶstressとしてＶcc２（＝２〜３Ｖ）の場合について説明した。すなわち、ストレステストは、読み出し動作時のストレスをメモリセルに与えることによって行われる。しかし、書き込み禁止電圧供給回路１４０が、ストレステスト時に昇圧回路１７０が生成する負電圧を供給するように構成すれば、ストレステストを、書き込み動作時のストレスをメモリセルに与えることによって行うことが出来る。
【００８７】
次に、この発明の第２の実施形態に係る不揮発性半導体記憶装置及びそのテスト方法について説明する。本実施形態は、上記第１の実施形態において、ストレス電圧を、書き込み禁止電圧供給回路１４０ではなく書き込み回路１００から与えるものである。従って、フラッシュメモリの基本的な構成は図１乃至図６と同様であるので、以下では第１の実施形態と異なる点だけ説明する。図１３は、本実施形態に係るフラッシュメモリの備える昇圧回路１７０、及び書き込み回路１００に含まれるラッチ回路１０１の回路図である。
【００８８】
図示するように、昇圧回路１７０は２種類の負電圧を発生する。一方は、書き込み時に使用されるＶＢＢ１（＝−６Ｖ）であり、他方はストレステスト時に使用されるＶＢＢ２（＝−７〜−８Ｖ＜ＶＢＢ１）である。そして、ラッチ回路１０１内のインバータ１０２、１０３の低電圧側の電源電圧ノードは、昇圧回路１７０におけるＶＢＢ１出力ノード及びＶＢＢ２出力ノードと、スイッチ素子１８０によって接続されている。
【００８９】
スイッチ素子１８０は、制御回路１５０によって制御される。そして、通常動作モードにおいては、インバータ１０２、１０３の電源電位ノードをＶＢＢ１ノードに接続し、ストレステスト時においては、インバータ１０２、１０３の電源電位ノードをＶＢＢ２ノードに接続する。
【００９０】
次に、上記構成のフラッシュメモリの動作について説明する。書き込み動作、消去動作、及び読み出し動作は上記第１の実施形態と同様であるので説明は省略し、以下ではストレステストについて説明する。図１４はストレステスト動作のフローチャートであり、図１５はストレステスト時のメモリセルアレイ２０の様子を示す回路図である。本実施形態では、ストレス電圧Ｖstressは、書き込み禁止電圧供給回路１４０ではなく書き込み回路１１０が供給する。そのために、ストレステスト時には、ローカルビット線ＬＢＬ０〜ＬＢＬ３は書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（（（ｎ＋１）／２）−１）に接続され、書き込み禁止電圧供給回路１４０とは非接続とされる。以下詳細に説明する。
【００９１】
まず制御回路１５０は、セレクタ制御回路８０及び書き込み禁止電圧供給回路に対して、ストレステストモードとなるべく指令を出す（ステップＳ２０）。
【００９２】
また、書き込み回路１１０がストレス電圧Ｖstress（＝ＶＢＢ２＝−７〜−８Ｖ）を出力する（ステップＳ２１）。すなわち図１３に示した構成において、ステップＳ２０での制御回路１５０の指令に基づいて、スイッチ素子１８０はインバータ１０２、１０３の低電圧側の電源電圧をＶＢＢ１からＶＢＢ２に切り替える。その結果、ラッチ回路１０１の出力はＶＢＢ２に切り替わる。従って、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ３には、ストレス電圧Ｖstress（＝ＶＢＢ２）が印加される。
【００９３】
次にセレクタ制御回路８０は、書き込み禁止用セレクタ４０内において、全てのＭＯＳトランジスタ４１〜４４をオフ状態とする（ステップＳ２６）。すなわちセレクタ制御回路８０は、書き込み禁止用カラム選択線ＩＣＳＬ０、ＩＣＳＬ１を非選択とし、両者に“Ｌ”レベル（０Ｖ）を印加する。従って、ローカルビット線ＬＢＬ１〜ＬＢＬ４は、書き込み禁止電圧供給回路１４０と電気的に分離される。
【００９４】
またセレクタ制御回路８０は、書き込み用セレクタ３０内において、全てのＭＯＳトランジスタ３１〜３４をオン状態とする（ステップＳ２７）。すなわちセレクタ制御回路８０は、書き込み用カラム選択線ＷＣＳＬ０、ＷＣＳＬ１を選択して、両者に“Ｈ”レベル（Ｖcc２）を印加する。従って、ローカルビット線ＬＢＬ０〜ＬＢＬ３は、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（（（ｎ＋１）／２）−１）と電気的に接続される。
【００９５】
なおカラムデコーダ９０は、読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ３を非選択とし、読み出し用セレクタ５０内のＭＯＳトランジスタ５１〜５４の全てをオフ状態とする。従って、ローカルビット線ＬＢＬ０〜ＬＢＬ３は、読み出し用グローバルビット線ＲＧＢＬ（（（ｎ＋１）／４）−１）と電気的に分離された状態にある。
【００９６】
また、書き込み用デコーダ６０及びセレクトゲートデコーダ７０は、全てのワード線ＷＬ０〜ＷＬｍ及びセレクトゲート線ＳＧ０〜ＳＧｍを非選択とする（ステップＳ２４）。
【００９７】
以上の結果、書き込み用セレクタ３０内のＭＯＳトランジスタ３１〜３４及びローカルビット線ＬＢＬ０〜ＬＢＬ３を介して、書き込み回路１００から、メモリセルアレイ２０内の全てのメモリセルトランジスタＭＴのドレインに、ストレス電圧Ｖstressが印加される。なお、ステップＳ２１〜Ｓ２４の順序は、適宜入れ替えることが可能である。
【００９８】
上記のように、本実施形態に係る構成及び方法であってもストレステストを行うことが出来、上記第１の実施形態で説明した（２）の効果に加えて、下記（３）の効果が得られる。
【００９９】
（３）ストレステストを簡略化出来る（その２）。  
本実施形態に係る構成であると、セレクタ制御回路８０は、書き込み動作モードの他にストレステスト動作モードを有している。そしてセレクタ制御回路は、ストレステスト動作モードにおいては、全てのローカルビット線を書き込み用グローバルビット線に接続し、且つ全てのローカルビット線を書き込み禁止電圧供給回路から電気的に分離している。また、ラッチ回路１０１は、ストレステスト時においては、書き込みデータに応じた電圧の代わりにストレス電圧Ｖstressを発生する。従って、メモリセルアレイ２０内の全てのメモリセルトランジスタに、一括してストレス電圧が印加される。すなわち、従来のように、アドレス信号を入力することにより個々のメモリセル毎にストレステストを行う必要が無く、全てのメモリセルに対して同時にストレステストを行うことが出来る。よって、ストレステスト方法が簡略化され、テスト時間を短縮化でき、ひいてはフラッシュメモリの製造コストを削減できる。
【０１００】
なお、上記実施形態では、ストレス電圧ＶstressとしてＶＢＢ２（＝−７Ｖ〜−８Ｖ）の場合について説明した。すなわち、ストレステストは、書き込み動作時のストレスをメモリセルに与えることによって行われる。しかし、書き込み回路１００が、ストレステスト時に昇圧回路１６０が生成する正電圧Ｖcc２を供給するように構成すれば、ストレステストを、読み出し時のストレスをメモリセルに与えることによって行うことが出来る。
【０１０１】
次にこの発明の第３の実施形態に係る不揮発性半導体記憶装置及びそのテスト方法について説明する。本実施形態は、上記第１の実施形態において、ストレス電圧Ｖstressを、昇圧回路１７０によって与えるのではなく、外部から与えるものである。図１６は、本実施形態に係るフラッシュメモリを備えたＬＳＩのブロック図である。
【０１０２】
図示するように、本実施形態に係るＬＳＩは、上記第１の実施形態で説明した図１に示す構成において、書き込み禁止電圧供給回路１４０に対して、ピン１９０を介してＬＳＩの外部からストレス電圧Ｖstressを与えている。
【０１０３】
本実施形態に係るフラッシュメモリの動作は、上記第１の実施形態と同様である。但し、ストレステスト時には、書き込み禁止電圧供給回路１４０は、ＬＳＩ外部から入力された電圧をストレス電圧Ｖstressとしてローカルビット線に与える。
【０１０４】
本実施形態に係る構成であると、上記第１の実施形態で説明した（１）、（２）の効果に加えて、以下の効果が得られる。
【０１０５】
（４）ストレステストの自由度が向上する。  
本実施形態に係る構成であると、ストレス電圧Ｖstressを外部から任意に与えることが出来る。従って、ストレス電圧Ｖstressの電圧値は、ＬＳＩに組み込まれている昇圧回路の能力によることなく、負電圧〜正電圧まで任意に与えることが出来る。すなわち、さまざまな電圧によってストレステストを行うことが出来、ストレステストの自由度を向上できる。
【０１０６】
次にこの発明の第４の実施形態に係る不揮発性半導体記憶装置及びそのテスト方法について説明する。本実施形態は、上記第２の実施形態において、ストレス電圧Ｖstressを、昇圧回路１７０によって与えるのではなく、外部から与えるものである。図１７は、本実施形態に係るフラッシュメモリを備えたＬＳＩのブロック図である。
【０１０７】
図示するように、本実施形態に係るＬＳＩは、上記第２の実施形態で説明した構成において、書き込み回路１００に対して、ピン１９０を介してＬＳＩの外部からストレス電圧Ｖstressを与えている。
【０１０８】
図１８は、本実施形態に係るフラッシュメモリの備える昇圧回路１７０、及び書き込み回路１００に含まれるラッチ回路１０１の回路図である。
【０１０９】
図示するように、第２の実施形態で説明した図１３の構成において、スイッチ素子１８０は、通常動作モードにおいては、インバータ１０２、１０３の電源電位ノードを、昇圧回路１７０のＶＢＢ１ノードに接続し、ストレステスト時においては、インバータ１０２、１０３の電源電位ノードを外部端子１９０に接続する。そして外部端子からストレス電圧Ｖstressが与えられる。
【０１１０】
本実施形態に係るフラッシュメモリの動作は、上記第２の実施形態と同様である。但し、ストレステスト時には、書き込み回路１００は、ＬＳＩ外部から入力された電圧をストレス電圧Ｖstressとしてローカルビット線に与える。
【０１１１】
本実施形態に係る構成であると、上記第２の実施形態で説明した（２）、（３）の効果に加えて、第３の実施形態で説明した（４）の効果を併せて得られる。
【０１１２】
次に、この発明の第５の実施形態に係る不揮発性半導体記憶装置について、図１９を用いて説明する。本実施形態は、上記第１乃至第４の実施形態に係るフラッシュメモリを備えたシステムＬＳＩに関するものである。図１９は、本実施形態に係るシステムＬＳＩのブロック図である。
【０１１３】
図示するように、システムＬＳＩ４００は、同一半導体基板上に形成されたＮＡＮＤ型フラッシュメモリ５００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００、２Ｔｒフラッシュメモリ１０、ＭＣＵ７００、及びＩ／Ｏ回路８００を備えている。
【０１１４】
ＮＡＮＤ型フラッシュメモリ５００は、画像データや映像データを保存するストレージ用のメモリとして用いられる。
【０１１５】
３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００は、ＬＳＩ４００へアクセスするためのＩＤコードやセキュリティコードを保持する。
【０１１６】
２Ｔｒフラッシュメモリ１０は、ＭＣＵ７００が動作するためのプログラムデータを保持する。
【０１１７】
ＭＣＵ７００は、外部から入力される各種のコマンドに応答して、２Ｔｒフラッシュメモリ１０から読み出したプログラムに基づいた処理を行う。この際、ＭＣＵ７００は、ＳＲＡＭ（Static Random Access Memory）などを介することなく、直接２Ｔｒフラッシュメモリ１０にアクセスする。ＭＣＵ７００の行う処理の例としては、ＮＡＮＤ型フラッシュメモリ５００に対して入力されるデータの圧縮や解凍、または外部装置の制御などがある。更に、ＭＣＵ７００は、ＮＡＮＤ型フラッシュメモリ５００に保持されるデータに外部からアクセスされた場合、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００から所定のデータを読み出す。そしてＭＣＵ７００は、読み出したデータと、外部から入力されるＩＤコードやセキュリティコードと照合し、一致した場合にＮＡＮＤ型フラッシュメモリ５００へのアクセスを許可する。ＮＡＮＤ型フラッシュメモリ５００へのアクセスが許可されると、外部（ホスト）からＮＡＮＤ型フラッシュメモリ５００内のデータへのアクセスが行われる。すなわち、ＭＣＵ７００は、外部から受け取ったコマンドに応答してＮＡＮＤ型フラッシュメモリ５００へトリガをかけ、データの読み出し（書き込み）を行う。
【０１１８】
Ｉ／Ｏ回路８００は、ＬＳＩ１と外部との信号の授受を制御する。
【０１１９】
次に、上記ＬＳＩ４００に含まれる２つの半導体メモリ５００、６００の構成について、以下詳細に説明する。２Ｔｒフラッシュメモリ１０は、上記第１乃至第４の実施形態で説明したとおりである。
【０１２０】
＜ＮＡＮＤ型フラッシュメモリ＞  
まず、ＮＡＮＤ型フラッシュメモリ５００の構成について図２０を用いて説明する。図２０はＮＡＮＤ型フラッシュメモリのブロック図である。
【０１２１】
図示するように、ＮＡＮＤ型フラッシュメモリ５００は、メモリセルアレイ５１０、カラムデコーダ５２０、ロウデコーダ５３０、センスアンプ５４０、書き込み回路５５０、及びソース線ドライバ５６０を備えている。
【０１２２】
メモリセルアレイ５１０は、マトリクス状に配置された複数個のＮＡＮＤセルを有している。ＮＡＮＤセルの各々は、８個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。そして、直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域が選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域が選択トランジスタＳＴ２のドレイン領域に接続されている。
【０１２３】
同一行にあるメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに接続されている。また、同一列にある選択トランジスタＳＴ１のドレインは、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。そして、選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続され、ソース線ドライバ１５に接続されている。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではない。ＮＡＮＤセルを選択出来るのであれば、いずれか一方のみが設けられていても良い。
【０１２４】
カラムデコーダ５２０は、カラムアドレス信号をデコードして、カラムアドレスデコード信号を得る。そして、カラムアドレスデコード信号に基づいて、ビット線ＢＬ０〜ＢＬｎのいずれかを選択する。
【０１２５】
ロウデコーダ５３０は、ロウアドレス信号をデコードして、ロウアドレスデコード信号を得る。そして、ロウデコーダ５３０は、ワード線ＷＬ０〜ＷＬ８、及びセレクトゲート線ＳＧＤ、ＳＧＳのいずれかを選択する。
【０１２６】
センスアンプ５４０は、ロウデコーダ５３０及びカラムデコーダ５２０によって選択されたメモリセルＭＣから読み出したデータを増幅する。
【０１２７】
書き込み回路５５０は、書き込みデータをラッチする。
【０１２８】
ソース線ドライバ５６０は、ソース線ＳＬに電圧を供給する。
【０１２９】
＜３Ｔｒ−ＮＡＮＤ型フラッシュメモリ＞  
次に、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００の構成について、図２１を用いて説明する。図２１は、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００のブロック図である。
【０１３０】
図示するように、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００は、メモリセルアレイ６１０、カラムデコーダ６２０、ロウデコーダ６３０、センスアンプ６４０、書き込み回路６５０、及びソース線ドライバ６６０を備えている。
【０１３１】
メモリセルアレイ６１０は、マトリクス状に配置された複数個（（ｍ＋１）×（ｎ＋１）個、但しｍ、ｎは自然数）のメモリセルＭＣを有している。メモリセルＭＣの各々は、互いに電流経路が直列接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２とを有している。そして、メモリセルトランジスタＭＴの電流経路は、選択トランジスタＳＴ１、ＳＴ２の電流経路間に接続されている。すなわち、ＮＡＮＤ型フラッシュメモリ５００に含まれるＮＡＮＤセルにおいて、メモリセルトランジスタＭＴを１個にしたものに等しい。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。そして、選択トランジスタＳＴ１のソース領域がメモリセルトランジスタＭＴのドレイン領域に接続され、メモリセルトランジスタＭＴのソース領域が、選択トランジスタＳＴ２のドレイン領域に接続されている。また、列方向で隣接するメモリセルＭＣ同士は、選択トランジスタＳＴ１のドレイン領域、または選択トランジスタＳＴ２のソース領域を共有している。
【０１３２】
同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０〜ＳＧＤｍのいずれかに接続され、選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳ０〜ＳＧＳｍのいずれかに接続されている。また、同一列にあるメモリセルＭＣの選択トランジスタＳＴ１のドレイン領域は、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。そして、メモリセルＭＣの選択トランジスタＳＴ２のソース領域はソース線ＳＬに共通接続され、ソース線ドライバ２６０に接続されている。
【０１３３】
カラムデコーダ６２０は、カラムアドレス信号をデコードして、カラムアドレスデコード信号を得る。そして、カラムアドレスデコード信号に基づいて、ビット線ＢＬ０〜ＢＬｎのいずれかを選択する。
【０１３４】
ロウデコーダ６３０は、ロウアドレス信号をデコードして、ロウアドレスデコード信号を得る。そして、ロウデコーダ２３０は、ワード線ＷＬ０〜ＷＬｍ、及びセレクトゲート線ＳＧ０〜ＳＧｍのいずれかを選択する。
【０１３５】
センスアンプ６４０は、ロウデコーダ６３０及びカラムデコーダ６２０によって選択されたメモリセルＭＣから読み出したデータを増幅する。
【０１３６】
書き込み回路６５０は、書き込みデータをラッチする。
【０１３７】
ソース線ドライバ６６０は、ソース線ＳＬに電圧を供給する。
【０１３８】
上記本実施形態に係るＬＳＩによれば、上記（１）乃至（４）の効果に加えて以下の効果が得られる。  
（５）製造コストを抑えつつ、複数種のフラッシュメモリを同一チップ上に搭載できる。
【０１３９】
ＮＡＮＤ型フラッシュメモリ５００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００、及び２Ｔｒフラッシュメモリ１０が備えるメモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２、ＳＴは、同一の工程で形成することが出来る。すなわち、同一の酸化工程、成膜工程、不純物注入工程、フォトリソグラフィ・エッチング工程によって、各ＭＯＳトランジスタが形成される。その結果、ゲート絶縁膜２４０、ゲート間絶縁膜２６０、メモリセルトランジスタＭＴのフローティングゲート２５０及びコントロールゲート２７０、並びに選択トランジスタのセレクトゲート２５０、２７０は、３つのフラッシュメモリ１０、５００、６００間で同一となる。このような製造方法であると、１つのフラッシュメモリを形成するのに必要な工程数によって、３つのフラッシュメモリのメモリセルアレイを形成出来る。従って、３種類の半導体メモリを搭載したシステムＬＳＩの製造コストを低減できる。
【０１４０】
（６）システムＬＳＩを高性能化出来る。
【０１４１】
本実施形態に係るシステムＬＳＩは、上記第１乃至第４の実施形態で説明した２Ｔｒフラッシュメモリ１０の他、ＮＡＮＤ型フラッシュメモリ５００及び３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００を有している。
【０１４２】
２Ｔｒフラッシュメモリ１０は、ＮＡＮＤ型フラッシュメモリ５００や３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００と異なり、書き込み及び消去時に正電圧（１０Ｖ）と負電圧（−６Ｖ）を用いている。そして、コントロールゲートとチャネルとの間に１６Ｖの電位差を与えている。従って、書き込み禁止電圧を１０Ｖと−６Ｖの中間付近の０Ｖに設定することが出来、ビット線から書き込み禁止電圧を印加することが容易となる。また、正電圧と負電圧とを用いることで、デコーダ６０、７０に用いられるＭＯＳトランジスタのゲート絶縁膜に印加される電位差は、１０Ｖ若しくは−６Ｖである。従って、２Ｔｒフラッシュメモリ１０が有するロウデコーダ６０、７０に使用されるＭＯＳトランジスタは、ＮＡＮＤ型フラッシュメモリ５００や３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００が有するロウデコーダ５３０、６３０に使用されるＭＯＳトランジスタよりもゲート絶縁膜の薄いものが使用できる。このため、デコーダ６０、７０を小型化出来ると共に、デコーダ６０、７０の動作速度をロウデコーダ５３０、６３０に比べて高速化出来る。従って、２Ｔｒフラッシュメモリの動作速度を向上出来、ランダムアクセスの高速化を図ることができる。
【０１４３】
そして本実施形態では、上記２Ｔｒフラッシュメモリ１０に、ＭＣＵ７００が動作するためのプログラムデータを格納している。すると、上記説明したように２Ｔｒフラッシュメモリは高速動作が可能である。従って、ＭＣＵ７００がＲＡＭなどを介さずにデータを２Ｔｒフラッシュメモリ１０から直接読み出すことが出来る。その結果、ＲＡＭなどが不要となり、システムＬＳＩの構成を簡略化出来ると共に、動作速度を向上できる。
【０１４４】
また、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００は、ＩＤコードやセキュリティコードを保持する。これらのコードデータは、データ量自体はそれ程大きくないが、頻繁に変更／更新されることが多い。従って、これらのコードデータを保持するメモリには、ある程度の高速動作が求められる。この点、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００は、消去単位がＮＡＮＤ型フラッシュメモリ１００ほど大きくなく、ページ単位でのデータの書き換えが可能である。従って、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００は、上記コードデータを保持するのに最適な半導体メモリであると言うことが出来る。
【０１４５】
また、従来、ＮＡＮＤ型フラッシュメモリを有するＬＳＩであると、書き換えが特定のブロックに集中することを防ぐために、次のようなコントローラが必要であった。すなわち、ウェアレベリングや論理で入力されたアドレスを物理アドレスに変換したり、ブロックに不良があった場合に、当該ブロックを不良ブロックとして以後使用しないように制御を行ったりするコントローラである。しかし本実施形態ではこのようなコントローラは不要である。なぜなら、ＮＡＮＤ型フラッシュメモリ５００内のブロックを制御するファームウェアプログラムを２Ｔｒフラッシュメモリ１０に保持させ、ＭＣＵ７００によって上記制御を行わせれば良いからである。ＭＣＵ７００は、本来行う作業（外部装置の制御やＮＡＮＤ型フラッシュメモリ５００に入力されるデータの計算処理など）の間の時間を使って、上記制御を行えば良い。勿論、ＭＣＵ７００の能力と、本来ＭＣＵ７００が処理しなければならない処理量の大小を見極めて、処理量が多い場合には、ハードウェアシーケンサ等を設けてＮＡＮＤ型フラッシュメモリ５００の制御を行っても良い。
【０１４６】
次に、この発明の第６の実施形態に係る不揮発性半導体記憶装置について図２２を用いて説明する。本実施形態は、上記第１乃至第５の実施形態で説明したフラッシュメモリ１０において、読み出し時に書き込み用グローバルビット線を接地するものである。図２２は、本実施形態に係るフラッシュメモリ１０の一部領域の回路図であり、読み出し動作時の様子を示している。
【０１４７】
図示するように、本実施形態に係るフラッシュメモリ１０は、上記第１の実施形態で説明した図２の構成において、更に電圧生成回路９００を備えている。電圧生成回路９００は、スイッチ素子９１０を介在して書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（（（ｎ＋１）／２−１）に接続されている。スイッチ素子９１０は、読み出し動作時において、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（（（ｎ＋１）／２−１）と電圧生成回路９００とを接続し、それ以外の期間には非接続とする。そして電圧生成回路９００は、読み出し時において、スイッチ素子９１０を介して書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（（（ｎ＋１）／２−１）に対して０Ｖを印加する。
【０１４８】
本実施形態に係る構成によれば、上記（１）乃至（６）の効果に加えて、下記（７）の効果を併せて得ることが出来る。
【０１４９】
（７）読み出し動作信頼性を向上できる。  
本実施形態に係る構成であると、読み出し時において、書き込み用グローバルビット線の電位を接地電位にしている。このことは、読み出し用グローバルビット線に対するノイズ対策となり、読み出し動作を更に安定させることが出来る。従って、フラッシュメモリの読み出し動作信頼性を向上できる。
【０１５０】
上記のように、この発明の第１乃至第６の実施形態に係る不揮発性半導体記憶装置によれば、ストレステスト時において、メモリセルアレイに含まれる全てのローカルビット線を、書き込み禁止電圧供給回路または書き込み回路に接続している。そして、書き込み禁止電圧供給回路または書き込み回路がストレス電圧を発生し、ローカルビット線を介してメモリセルトランジスタのドレインにストレス電圧を印加している。従って、メモリセルアレイに含まれる複数の（全ての）メモリセルに対して一括してストレスを印加することが出来る。よって、ストレステスト時間を極めて短縮化することが出来る。
【０１５１】
なお、上記実施形態では、書き込み禁止電圧供給回路及び書き込み回路からストレス電圧を発生する場合について、それぞれ別個の構成として説明した。しかし、１つのフラッシュメモリが、両回路からストレス電圧を印加出来る構成としても良い。図２３は、このようなフラッシュメモリ１０のブロック図であり、第１、第２の実施形態とを組み合わせた構成に相当する。
【０１５２】
図示するように、書き込み禁止電圧供給回路１４０には昇圧回路１６０からストレス電圧Ｖstressとして正電圧Ｖcc２が与えられ、書き込み回路１００には昇圧回路１７０からストレス電圧Ｖstressとして負電圧ＶＢＢ２が与えられる。
【０１５３】
図２４は、図２３に示す構成を有するフラッシュメモリのストレステスト時のフローチャートである。すなわち、ストレステストモードを選択した後（ステップＳ２０）、読み出しテストを行う場合（ステップＳ２８）には、書き込み禁止電圧供給回路１４０がストレス電圧Ｖstress＝Ｖcc２を出力する（ステップＳ２９）。そして、このストレス電圧Ｖstressを、書き込み禁止用セレクタを介してローカルビット線に与えて、上記第１の実施形態で説明した方法によりストレステストを行う。他方、書き込みテストを行う場合（ステップＳ２８）には、ラッチ回路１０１がストレス電圧Ｖstress＝ＶＢＢ２を出力する（ステップＳ３０）。そして、このストレス電圧Ｖstressを、書き込み用グローバルビット線、書き込み用セレクタを介してローカルビット線に与えて、上記第２の実施形態で説明した方法によりストレステストを行う。勿論、ステップＳ２９、Ｓ２２、Ｓ２３の順序は適宜入れ替えることが可能である。またステップＳ３０、Ｓ２６、Ｓ２７の順序も入れ替えることが可能である。
【０１５４】
また、上記第１の実施形態に係る構成において、書き込み禁止電圧供給回路１４０が、読み出し用及び書き込み用テストに用いるストレス電圧を与えても良い。図２５はそのような場合のフラッシュメモリのブロック図である。
【０１５５】
図示するように、書き込み禁止電圧供給回路１４０には、ストレス電圧Ｖstressとして、昇圧回路１６０からＶcc２が与えられ、昇圧回路１７０からＶＢＢ２が与えられる。動作は図２４とほぼ同様であり、ステップＳ３０において、ストレス電圧Ｖstress＝ＶＢＢ２を書き込み禁止電圧供給回路１４０が与える意外は同じである。
【０１５６】
勿論、上記第２の実施形態に係る構成において、書き込み回路１００が、読み出し用及び書き込み用テストに用いるストレス電圧を与えても良い。図２６はそのような場合のフラッシュメモリのブロック図である。
【０１５７】
図示するように、書き込み回路１００には、ストレス電圧Ｖstressとして、昇圧回路１６０からＶcc２が与えられ、昇圧回路１７０からＶＢＢ２が与えられる。動作は図２４とほぼ同様であり、ステップＳ２９において、ストレス電圧Ｖstress＝Ｖcc２を書き込み回路１００が与える意外は同じである。また、図２７は、図２６に示す書き込み回路１００が備えるラッチ回路１０１と、昇圧回路１６０、１７０との接続関係を示す図である。
【０１５８】
図示するように、インバータ１０２、１０３は、その高電圧側の電源電圧ノードが、スイッチ素子１８１によって、ＧＮＤと昇圧回路１６０とでスイッチングされる。また低電圧側の電源電圧ノードが、スイッチ素子１８０によってＶＢＢ１ノードとＶＢＢ２ノードとでスイッチングされる。そして、読み出しストレステスト時には、高電圧側の電源電位ノードが昇圧回路１６０に接続され、ラッチ回路１０１の出力がＶcc２となり、書き込みストレステスト時には、低電圧側の電源電位ノードがＶＢＢ２ノードに接続され、ラッチ回路１０１の出力がＶＢＢ２となる。
【０１５９】
また、上記実施形態では、メモリセルアレイ２０に含まれる全てのメモリセルに対して、一括してストレステストが行われると説明してきた。しかし、図２８に示すように、フラッシュメモリが複数のメモリセルアレイ２０−１、２０−２を含み、それぞれが、それぞれに対応して設けられたデコーダ回路等によって制御される場合がある。このような場合には、メモリセルアレイ２０−１に含まれる全てのメモリセルについてストレステストを行い、メモリセルアレイ２０−２に含まれるメモリセルに対してはストレステストを行わないことも可能である。
【０１６０】
更に上記実施形態では、ストレス電圧Ｖstressの値をＶＢＢ２（−７〜−８Ｖ）、Ｖcc２（２〜３Ｖ）として説明してきたが、この値は勿論可変であり、昇圧回路１６０、１７０の構成や設定によって、任意に変化させることが出来る。更に、書き込み禁止電圧供給回路１４０がストレス電圧Ｖstressを与える場合、ストレス電圧Ｖstressは書き込み禁止電圧Ｖinhibitと同じでも異なっていてもいずれでも良い。書き込み回路の場合でも同様であり、ストレス電圧Ｖstressは、書き込み時にビット線与える電圧と同じでも異なっていても良い。
【０１６１】
更に上記実施形態では、ビット線が階層化されている場合について説明した。すなわち、２本のローカルビット線毎に１本の書き込み用グローバルビット線が設けられ、４本のローカルビット線毎に１本の読み出し用グローバルビット線が設けられている。しかし、書き込み用及び読み出し用グローバルビット線に対してローカルビット線を何本割り当てるかは任意であり、特に限定されるものではない。更に、ビット線が階層化されておらず、ビット線毎にラッチ回路１０１が設けられているような場合であっても、本実施形態は適用可能である。
【０１６２】
すなわち、この発明の第１乃至第６の実施形態に係る不揮発性半導体記憶装置は、
１．電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタを含み、ＦＮトンネリングによる前記電荷蓄積層への電子の授受によってデータの書き込みを行う複数のメモリセルと、  
それぞれに複数の前記第１ＭＯＳトランジスタの電流経路の一端が電気的に接続された複数のビット線と、  
前記ビット線に対応して設けられ、前記メモリセルへの書き込みデータを保持する書き込み回路と、  
書き込み動作時において書き込み禁止電圧を発生し、前記メモリセルのストレステスト時においてストレス電圧を発生する禁止電圧供給回路と、  
前記書き込み動作時においては、接続された全てのメモリセルが書き込み非選択とされた前記ビット線に前記書き込み禁止電圧を印加するように前記禁止電圧供給回路を制御し、前記ストレステスト時においては、複数の前記ビット線に前記ストレス電圧を印加させるように前記禁止電圧供給回路を制御する制御回路とを具備する。
【０１６３】
２．電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタを含み、ＦＮトンネリングによる前記電荷蓄積層への電子の授受によってデータの書き込みを行う複数のメモリセルと、  
それぞれに複数の前記第１ＭＯＳトランジスタの電流経路の一端が電気的に接続された複数のビット線と、  
前記ビット線に対応して設けられ、書き込み動作時において前記メモリセルへの書き込みデータを保持し、前記メモリセルのストレステスト時において複数の前記ビット線にストレス電圧を印加する書き込み回路と、  
書き込み動作時において、書き込み禁止電圧を発生する禁止電圧供給回路と、  
前記書き込み動作時において、接続された全てのメモリセルが書き込み非選択とされた前記ビット線に前記書き込み禁止電圧を印加するように前記禁止電圧供給回路を制御し、前記ストレステスト時においては、複数の前記ビット線と電気的に非接続となるように前記禁止電圧供給回路を制御する制御回路とを具備する。
【０１６４】
３．上記１または２において、前記メモリセルがマトリクス状に配置されたメモリセルアレイと、  
それぞれが、同一行に位置する前記メモリセルの前記第１ＭＯＳトランジスタのゲートを共通接続する複数のワード線と、  
いずれかの前記ワード線を選択するロウデコーダと、  
いずれかの前記ビット線を選択するカラムデコーダとを更に備え、前記ストレステスト時において、前記ロウデコーダ及びカラムデコーダは、前記メモリセルアレイに含まれる全ての前記ワード線及び前記ビット線を非選択とし、前記禁止電圧供給回路または前記書き込み回路は、前記メモリセルアレイに含まれる全ての前記ビット線に対して前記ストレス電圧を印加する。
【０１６５】
４．上記１乃至３いずれかにおいて、前記禁止電圧供給回路または前記書き込み回路は、前記ストレス電圧の電圧値を任意の値に可変であり、前記ストレス電圧は、前記書き込み禁止電圧及び、書き込み時に前記書き込み回路が前記ビット線に印加する電圧と異なる値である。
【０１６６】
また、この発明の第１乃至第６の実施形態に係る不揮発性半導体記憶装置のテスト方法は、  
５．電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタを含み、ＦＮトンネリングによる前記電荷蓄積層への電子の授受によってデータの書き込みを行う複数のメモリセルを備えた半導体記憶装置のテスト方法であって、  
複数の前記第１ＭＯＳトランジスタの電流経路の一端を共通接続するビット線と、書き込みデータを保持する書き込み回路と書き込み禁止電圧を供給する禁止電圧供給回路とのいずれか一方とを接続するステップと、  
前記ビット線と、前記書き込み回路と前記禁止電圧供給回路とのいずれか他方とを非接続とするステップと、  
前記書き込み回路と前記禁止電圧供給回路のうち、前記ビット線に接続されたいずれかから、前記ビット線にストレス電圧を印加するステップとを具備する。
【０１６７】
６．上記１乃至４いずれかにおいて、前記禁止電圧供給回路と前記書き込み回路とのいずれかが前記ビット線に印加すべき前記ストレス電圧は、前記禁止電圧回路と前記書き込み回路とのいずれかに対して外部から印加可能である。
【０１６８】
７．上記１において、前記ビット線と前記書き込み回路とを接続する第１スイッチ素子と、  
前記ビット線と前記禁止電圧供給回路とを接続する第２スイッチ素子と、を更に備え、前記第１スイッチ素子は、前記書き込み時において選択メモリセルが接続された前記ビット線と前記書き込み回路とを接続し、前記ストレステスト時において複数の前記ビット線と前記書き込み回路とを非接続とし、  
前記第２スイッチ素子は、前記書き込み時において非選択メモリセルが接続された前記ビット線と前記禁止電圧供給回路とを接続し、前記ストレステスト時において複数の前記ビット線と前記禁止電圧供給回路とを接続する。
【０１６９】
８．上記２において、前記ビット線と前記書き込み回路とを接続する第１スイッチ素子と、  
前記ビット線と前記禁止電圧供給回路とを接続する第２スイッチ素子とを更に備え、前記第１スイッチ素子は、前記書き込み時において選択メモリセルが接続された前記ビット線と前記書き込み回路とを接続し、前記ストレステスト時において複数の前記ビット線と前記書き込み回路とを接続し、  
前記第２スイッチ素子は、前記書き込み時において非選択メモリセルが接続された前記ビット線と前記禁止電圧供給回路とを接続し、前記ストレステスト時において複数の前記ビット線と前記禁止電圧供給回路とを非接続とする。
【０１７０】
９．上記１または２において、それぞれに複数の前記メモリセルの第１ＭＯＳトランジスタの電流経路の一端が接続された複数のローカルビット線と、  
複数の前記ローカルビット線を共通接続するグローバルビット線と  
前記ローカルビット線と前記グローバルビット線とを接続する第３スイッチ素子とを具備し、前記書き込み回路は、前記グローバルビット線毎に設けられる。
【０１７１】
１０．上記９において、前記グローバルビット線は、書き込み用グローバルビット線と読み出し用グローバルビット線とを含み、  
前記第３スイッチ素子は、前記書き込み用グローバルビット線と前記ローカルビット線とを接続する第４スイッチ素子と、前記読み出し用グローバルビット線と前記ローカルビット線とを接続する第５スイッチ素子とを含み、  
前記書き込み回路は、前記書き込み用グローバルビット線に接続され、  
前記読み出し用グローバルビット線に接続され、読み出しデータを増幅するセンスアンプを更に備える。
【０１７２】
１１．上記１または２において、前記メモリセルは、前記第１ＭＯＳトランジスタの電流経路の他端に接続された電流経路の一端を有する第２ＭＯＳトランジスタを更に備え、  
前記ビット線は前記第１ＭＯＳトランジスタの前記電流経路の一端に接続され、  
前記第２ＭＯＳトランジスタの前記電流経路の他端は、互いに共通接続されている。
【０１７３】
１２．上記１において、書き込み動作時においては、前記ビット線には負電圧が与えられ、消去動作時においては、前記第１ＭＯＳトランジスタの制御ゲートに負電圧が与えられる。
【０１７４】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【０１７５】
【図１】この発明の第１の実施形態に係るフラッシュメモリのブロック図。
【図２】この発明の第１の実施形態に係るフラッシュメモリの一部領域の回路図。
【図３】この発明の第１の実施形態に係るフラッシュメモリの備えるラッチ回路の回路図。
【図４】この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの一部領域の平面図。
【図５】図４におけるＸ１−Ｘ１’線に沿った断面図。
【図６】図４におけるＸ１−Ｘ１’線に沿った断面図。
【図７】この発明の第１の実施形態に係るフラッシュメモリの、書き込み動作のフローチャート。
【図８】この発明の第１の実施形態に係るフラッシュメモリの一部領域の回路図であり、書き込み動作時の様子を示す図。
【図９】この発明の第１の実施形態に係るフラッシュメモリの一部領域の回路図であり、消去動作時の様子を示す図。
【図１０】この発明の第１の実施形態に係るフラッシュメモリの一部領域の回路図であり、読み出し動作時の様子を示す図。
【図１１】この発明の第１の実施形態に係るフラッシュメモリの、ストレステスト動作のフローチャート。
【図１２】この発明の第１の実施形態に係るフラッシュメモリの一部領域の回路図であり、ストレステスト時の様子を示す図。
【図１３】この発明の第２の実施形態に係るフラッシュメモリの備えるラッチ回路及び昇圧回路の回路図。
【図１４】この発明の第２の実施形態に係るフラッシュメモリの、ストレステスト動作のフローチャート。
【図１５】この発明の第２の実施形態に係るフラッシュメモリの一部領域の回路図であり、ストレステスト時の様子を示す図。
【図１６】この発明の第３の実施形態に係るフラッシュメモリのブロック図。
【図１７】この発明の第４の実施形態に係るフラッシュメモリのブロック図。
【図１８】この発明の第４の実施形態に係るフラッシュメモリの備えるラッチ回路及び昇圧回路の回路図。
【図１９】この発明の第５の実施形態に係るフラッシュメモリを備えたＬＳＩのブロック図。
【図２０】ＮＡＮＤ型フラッシュメモリのブロック図。
【図２１】３Ｔｒ−ＮＡＮＤ型フラッシュメモリのブロック図。
【図２２】この発明の第６の実施形態に係るフラッシュメモリの一部領域の回路図であり、読み出し動作時の様子を示す図。
【図２３】この発明の第１乃至第６の実施形態の第１変形例に係るフラッシュメモリのブロック図。
【図２４】この発明の第１乃至第６の実施形態の第１変形例に係るフラッシュメモリの、ストレステスト動作のフローチャート。
【図２５】この発明の第１乃至第６の実施形態の第２変形例に係るフラッシュメモリのブロック図。
【図２６】この発明の第１乃至第６の実施形態の第３変形例に係るフラッシュメモリのブロック図。
【図２７】この発明の第１乃至第６の実施形態の第３変形例に係るフラッシュメモリの備えるラッチ回路及び昇圧回路の回路図。
【図２８】この発明の第１乃至第６の実施形態の第４変形例に係るフラッシュメモリのブロック図。
【符号の説明】
【０１７６】
１０、５００、６００…フラッシュメモリ、２０…メモリセルアレイ、３０…書き込み用セレクタ、３１〜３４、４１〜４４、５１〜５４…ＭＯＳトランジスタ、４０…書き込み禁止用セレクタ、５０…読み出し用セレクタ、６０…書き込み用デコーダ、７０…セレクトゲートデコーダ、８０…セレクタ制御回路、９０…カラムデコーダ、１００…書き込み回路、１０１…ラッチ回路、１０２、１０３…インバータ、１１０…センスアンプ、１２０…ソース線ドライバ、１３０…アドレスバッファ、１４０…書き込み禁止電圧供給回路、１５０…制御回路、１６０、１７０…昇圧回路、１８０、１８１…スイッチ素子、１９０…外部入力ピン、７００…ＭＣＵ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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