(57)【要約】【課題】  小型化が可能なＣＭＯＳトランジスタ及びＣＭＯＳトランジスタの製造方法を提供する。【解決手段】  本発明のＣＭＯＳトランジスタは、ｎ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方の側面と、ｐ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方の側面と、にそれぞれ接するように設けられたコンタクトホール内に導電層が形成されていることを特徴とする。【選択図】図２
2005101264.tif 000002
【特許請求の範囲】
【請求項１】
ｎ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方の側面と、ｐ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方の側面と、にそれぞれ接するように設けられたコンタクトホール内に導電層が形成されていることを特徴とするＣＭＯＳトランジスタ。
【請求項２】
請求項１記載のＣＭＯＳトランジスタにおいて、
前記ｎ型薄膜トランジスタの半導体層と前記ｐ型薄膜トランジスタの半導体層とが同一平面内に形成され、
前記導電層は、前記ｎ型薄膜トランジスタ及び前記ｐ型薄膜トランジスタのゲート配線と同一材料膜で形成された配線層に接続されていることを特徴とするＣＭＯＳトランジスタ。
【請求項３】
ｎ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方の側面と、ｐ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方の側面と、が互いに接している接面上に導電層が形成されていることを特徴とするＣＭＯＳトランジスタ。
【請求項４】
ｎ型薄膜トランジスタの一部となる半導体層のソース、ドレイン領域の一方とｐ型薄膜トランジスタの一部となる半導体層のソース、ドレイン領域の一方とが同一面内に配置されるようにｎ型薄膜トランジスタの一部となる半導体層とｐ型薄膜トランジスタの一部となる半導体層とを形成する工程と、
前記ｎ型薄膜トランジスタの一部となる半導体層の側面と前記ｐ型薄膜トランジスタの一部となる半導体層の側面が開口するようなコンタクトホールを形成する工程と、
前記コンタクトホール内に導電層を形成する工程と、
を備えることを特徴とするＣＭＯＳトランジスタの製造方法。
【請求項５】
請求項４記載のＣＭＯＳトランジスタの製造方法において、
前記導電層を形成する工程は、前記導電層と同一材料膜をパターニングして前記ｎ型薄膜トランジスタの一部となるソース、ドレイン電極及び前記ｐ型薄膜トランジスタの一部となるソース、ドレイン電極を形成する工程を含むことを特徴とするＣＭＯＳトランジスタの製造方法。
【請求項６】
ｎ型薄膜トランジスタの一部となる半導体層のソース、ドレイン領域の一方と、ｐ型薄膜トランジスタの一部となる半導体層のソース、ドレイン領域の一方と、が同一面内に配置されるようにｎ型薄膜トランジスタの一部となる半導体層とｐ型薄膜トランジスタの一部となる半導体層とを形成する工程と、
前記ｎ型薄膜トランジスタの一部となる半導体層及び前記ｐ型薄膜トランジスタの一部となる半導体層上に絶縁膜を形成する工程と、
ｎ型薄膜トランジスタの一部となる半導体層のソース、ドレイン領域の一方の上面及び前記ｐ型薄膜トランジスタの一部となる半導体層のソース、ドレイン領域の一方の上面に位置する前記絶縁膜に一つの連続したコンタクトホールを形成する工程と、
前記コンタクトホール内に導電層を形成する工程と、
を備えることを特徴とするＣＭＯＳトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳトランジスタ及びＣＭＯＳトランジスタの製造方法に関する。
【背景技術】
【０００２】
従来より、例えば図１０に示すような、低温ポリシリコンＴＦＴ−ＬＣＤパネル１００において、そのドライバ回路部分１０１には、図１１に示すようなＣチャンネル型ＭＯＳトランジスタ１０２（ＣＭＯＳ）が用いられている。
ＣＭＯＳトランジスタ１０２は、Ｎチャンネル型ＭＯＳトランジスタ（ＮＭＯＳ）とＰチャンネル型ＭＯＳトランジスタ（ＰＭＯＳ）とを同一基板上に配置して構成されるものであり、近年種々の技術が開示されている（例えば、特許文献１参照。）。ＣＭＯＳはインバータやシフトレジスタ等で多段に配置されて用いられることが多い。
【０００３】
図１１（ａ）は一般的なコプラナ型のＣＭＯＳトランジスタ１０２の構造を示す平面図、図１１（ｂ）は図１１のａ−ａ´断面を示した断面図であり、ガラス基板１０３上の下層絶縁膜１０４、ＮＭＯＳ及びＰＭＯＳの半導体層１０５及び１０６、ゲート絶縁膜１０７、ゲート配線１０８、層間絶縁膜１０９、ソース、ドレイン配線１１０、保護絶縁膜１１１等から概略構成されている。
また、図１２は一般的な逆スタガ型のＣＭＯＳトランジスタ１０２の構造を示す断面図であり、ガラス基板１０３上に、ゲート配線１０８、ゲート絶縁膜１０７、ＮＭＯＳ及びＰＭＯＳの半導体層１０５及び１０６、層間絶縁膜１０９、ソース、ドレイン配線１１０、保護絶縁膜１１１等から概略構成されている。
そして、コプラナ型と逆スタガ型のいずれのＣＭＯＳトランジスタも、ＮＭＯＳのソース、ドレインの一方とＰＭＯＳのソース、ドレインの一方とが配線１１４に接続された構成となっている（図１１に点線で囲む範囲）。ここでＮＭＯＳのソース、ドレインの一方はＮＭＯＳの半導体層１０５上に形成され、ＰＭＯＳのソース、ドレインの一方はＮＭＯＳの半導体層１０５とは平面的に異なった位置に配置されたＰＭＯＳの半導体層１０６に形成され、これらが、それぞれの半導体層１０５、１０６とは平面的に異なる位置に配置された配線１１４で互いに接続されていた。
【特許文献１】特開平６−６９２３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、特許文献１や図示したＣＭＯＳトランジスタを、例えば上述した低温ポリシリコンＴＦＴ−ＬＣＤパネル１００に用いた場合、画面に対する額縁部（画面周辺のドライバ回路を配置する部分）の面積が増大し、パネルモジュールとしての商品価値の低下を招く等の問題があるため、近年、ＣＭＯＳトランジスタの小型化に対する要求が強くなっている。
【０００５】
本発明の課題は、上述の問題を考慮したものであり、小型化が可能なＣＭＯＳトランジスタ及びＣＭＯＳトランジスタの製造方法を提供することである。
【課題を解決するための手段】
【０００６】
以上の課題を解決するために、請求項１に記載の発明は、ｎ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方の側面と、ｐ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方の側面と、にそれぞれ接するように設けられたコンタクトホール内に導電層が形成されていることを特徴とする。
【０００７】
請求項１に記載の発明によれば、ｎ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方と、ｐ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方と、が側面で互いに導電層を介して接続することができる。このため、従って、従来のＣＭＯＳトランジスタのように、ｎ型薄膜トランジスタのｎ+層とｐ型薄膜トランジスタのｐ+層とを引き回して他の配線と接続するために３つのコンタクトホールをそれぞれ離間するように形成しなくてよいので、ＣＭＯＳトランジスタの小型化を図ることができる。
【０００８】
請求項２に記載の発明は、請求項１記載のＣＭＯＳトランジスタにおいて、
前記ｎ型薄膜トランジスタの半導体層と前記ｐ型薄膜トランジスタの半導体層とが同一平面内に形成され、
前記導電層は、前記ｎ型薄膜トランジスタ及び前記ｐ型薄膜トランジスタのゲート配線と同一材料膜で形成された配線層に接続されていることを特徴とする。
【０００９】
請求項２に記載の発明によれば、例えばＣＭＯＳトランジスタを多段に接続されるためには、各ＣＭＯＳトランジスタを互いに接続する引き回し配線が、各トランジスタのソース、ドレイン電極の少なくとも他方と接続しないようにしなくてはならないが、ゲート配線を引き回し配線として用いることでゲート絶縁膜が各トランジスタのソース、ドレイン電極の少なくとも他方との間で接触を避けることができるので、容易に接続設計をすることができる。
【００１０】
請求項３に記載の発明は、ｎ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方の側面と、ｐ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方の側面と、が互いに接している接面上に導電層が形成されていることを特徴とする。
【００１１】
請求項３に記載の発明によれば、ｎ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方と、ｐ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方と、を導通する導電層のためのコンタクトホールを形成することによってｎ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方及びｐ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方がエッチングされることがないので、小型ながら十分な面積のｎ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方及びｐ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方を確保することができ、さらには、導電層がこれら一方の上面で接触しているのでこれら一方の側面で接触しているのに比して接触抵抗を低くできるといった効果を奏する。
【００１２】
請求項４に記載の発明は、ＣＭＯＳトランジスタの製造方法であって、
ｎ型薄膜トランジスタの一部となる半導体層のソース、ドレイン領域の一方とｐ型薄膜トランジスタの一部となる半導体層のソース、ドレイン領域の一方とが同一面内に配置されるようにｎ型薄膜トランジスタの一部となる半導体層とｐ型薄膜トランジスタの一部となる半導体層とを形成する工程と、
前記ｎ型薄膜トランジスタの一部となる半導体層の側面と前記ｐ型薄膜トランジスタの一部となる半導体層の側面が開口するようなコンタクトホールを形成する工程と、
前記コンタクトホール内に導電層を形成する工程と、
を備えることを特徴とする。
【００１３】
請求項４に記載の発明によれば、ｎ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方と、ｐ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方と、が側面で互いに導電層を介して接続することができる。このため、従って、従来のＣＭＯＳトランジスタのように、ｎ型薄膜トランジスタのｎ+層とｐ型薄膜トランジスタのｐ+層とを引き回して他の配線と接続するために３つのコンタクトホールをそれぞれ離間するように形成しなくてよいので、ＣＭＯＳトランジスタの小型化を図ることができる。
【００１４】
請求項５に記載の発明は、請求項４記載のＣＭＯＳトランジスタの製造方法において、
前記導電層を形成する工程は、前記導電層と同一材料膜をパターニングして前記ｎ型薄膜トランジスタの一部となるソース、ドレイン電極及び前記ｐ型薄膜トランジスタの一部となるソース、ドレイン電極を形成する工程を含むことを特徴とする。
【００１５】
請求項５に記載の発明によれば、同一工程で導電層及び各トランジスタのソース、ドレイン電極を形成することができ高い生産性を得ることができる。
【００１６】
請求項６に記載の発明は、ＣＭＯＳトランジスタの製造方法であって、
ｎ型薄膜トランジスタの一部となる半導体層のソース、ドレイン領域の一方と、ｐ型薄膜トランジスタの一部となる半導体層のソース、ドレイン領域の一方と、が同一面内に配置されるようにｎ型薄膜トランジスタの一部となる半導体層とｐ型薄膜トランジスタの一部となる半導体層とを形成する工程と、
前記ｎ型薄膜トランジスタの一部となる半導体層及び前記ｐ型薄膜トランジスタの一部となる半導体層上に絶縁膜を形成する工程と、
ｎ型薄膜トランジスタの一部となる半導体層のソース、ドレイン領域の一方の上面及び前記ｐ型薄膜トランジスタの一部となる半導体層のソース、ドレイン領域の一方の上面に位置する前記絶縁膜に一つの連続したコンタクトホールを形成する工程と、
前記コンタクトホール内に導電層を形成する工程と、
を備えることを特徴とする。
【００１７】
請求項６に記載の発明によれば、ｎ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方と、ｐ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方と、を導通する導電層のためのコンタクトホールを形成することによってｎ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方及びｐ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方がエッチングされることがないので、小型ながら十分な面積のｎ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方及びｐ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方を確保することができ、さらには、導電層がこれら一方の上面で接触しているのでこれら一方の側面で接触しているのに比して接触抵抗を低くできるといった効果を奏する。
【発明の効果】
【００１８】
本発明によれば、ＣＭＯＳトランジスタの小型化が可能となり、また、小型化が可能なＣＭＯＳトランジスタの製造方法を得られる。
【発明を実施するための最良の形態】
【００１９】
「第１の実施の形態」
本発明のＣＭＯＳトランジスタ及びその製造方法の第１の実施形態について図に基づいて説明する。
図１は本実施の形態のＣＭＯＳトランジスタ１０の平面図であり、図２は、図１のｂ−ｂ´断面を示した断面図である。
ＣＭＯＳトランジスタ１０は、ガラス等の透明基板１上のゲート配線１１（ゲート電極）、ゲート絶縁膜１２、ｎ型薄膜トランジスタ及びｐ型薄膜トランジスタの半導体層１３及び１４、層間絶縁膜１５、コンタクトホール（第１コンタクトホール１６及び第２コンタクトホール１７）、ソース、ドレイン配線１８、保護絶縁膜１９と、引き回し配線として機能する配線２４と、配線２４の上方で且つｎ型薄膜トランジスタ及びｐ型薄膜トランジスタのそれぞれのソース、ドレインの一方の側面を露出するように設けられた第１コンタクトホール１６内に形成された導電層２５等から概略構成されるボトムゲート構造を備えている。
【００２０】
透明基板１は光に対して透過性（以下、単に透光性という。）を有するとともに絶縁性を有し、石英ガラス等のガラス基板又はポリカーボネート等のプラスチック基板からなる。
ゲート配線１１及び配線２４は同一材料膜を同一工程でパターニングしてなり、導電性及び遮光性を有し、例えばクロム、クロム合金、アルミ若しくはアルミ合金又はこれらの合金からなる。
ゲート絶縁膜１２は絶縁性及び透光性を有し、例えば窒化シリコン又は酸化シリコンからなる。
【００２１】
半導体層１３及び１４はアモルファスシリコン又はポリシリコンで形成される平面視略矩形状の層である。半導体層１３及び１４の一部には、ｎ型及びｐ型の不純物イオンを含む不純物半導体としてのアモルファスシリコン又はポリシリコン（ｎ+シリコン、ｐ+シリコン）が形成されており、これら不純物半導体にドレイン配線１８が接続している。
ドレイン配線１８は導電性及び遮光性を有し、例えばクロム、クロム合金、アルミ若しくはアルミ合金又はこれらの合金からなる。
層間絶縁膜１５及び保護絶縁膜１９は絶縁性及び透光性を有し、例えば窒化シリコン又は酸化シリコンからなる。
【００２２】
次に、ＣＭＯＳトランジスタ１０の製造方法について説明する。
図３（ａ）では、スパッタや蒸着等のＰＶＤ法又はＣＶＤ法により導電体層を透明基板１上に成膜する成膜工程の後、フォトリソグラフィー法等によりマスク工程を行い、エッチング法等により導電体層を形状加工する形状加工工程を行うことによって、透明基板１上にゲート配線１１及びｐ型薄膜トランジスタのソース、ドレインの一方と、ｎ型薄膜トランジスタのソース、ドレインの一方を接続するためにゲート配線１１と同一材料膜をパターニングすることによってなる配線２４を形成し、次いで、透明基板１のほぼ全面にわたって窒化シリコン又は酸化シリコンからなるゲート絶縁膜１２を成膜し、更にゲート絶縁膜１２上の全面にわたってｎ型薄膜トランジスタの半導体層１３及びｐ型薄膜トランジスタの半導体層１４となる半導体層を成膜する。ここでｎ型薄膜トランジスタの半導体層１３及びｐ型薄膜トランジスタの半導体層１４が連続した島状となるようにパターニング後、半導体層１４のチャネル領域１４ａの両端に位置する領域１４ｂ、１４ｂ上が開口されたフォトレジストマスクを覆ってからｐ+型不純物イオンをドープして高濃度不純物領域１４ｂ、１４ｂを形成する。引き続き、半導体層１４と半導体層１３のチャネル領域１３をマスクしてチャネル領域１３の両端に位置する領域１３ｂ、１３ｂ及びその外側に位置する領域１３ｃ、１３ｃに低濃度のｎ-型不純物イオンを注入して、まず領域１３ｂ、１３ｂ及び領域１３ｃ、１３ｃをｎ-型不純物領域とする。この後、領域１３ｃ、１３ｃ上が開口するようなフォトレジストマスクを用いて高濃度ｎ+型不純物イオンを注入して、ｎ+型不純物領域１３ｃ、１３ｃを形成する。そして、これら半導体層１３及び１４上の全面にわたって層間絶縁膜１５を成膜している。
ｎ型薄膜トランジスタの半導体層１３とｐ型薄膜トランジスタの半導体層１４はゲート絶縁膜１２上の同一平面内に連続的に形成されている。具体的には、ｎ型薄膜トランジスタのソース、ドレインの一方とｐ型薄膜トランジスタのソース、ドレインの一方とをゲート絶縁膜１２上で当接させた状態となっている。そして、両半導体層１３及び１４の連続部分２０の下方にはゲート配線１１が形成されている。
【００２３】
そして、図３（ｂ）に示すように、層間絶縁膜１５上にフォトレジスト膜を塗布し、パターニングにより上記連続部分２０の上方にコンタクトホール１６用の第１開口部２１）を有する第１レジストＲ１を形成する。
次に、図３（ｃ）に示すように、第１開口部２１を介したエッチング処理により層間絶縁膜１５、半導体層１３及び１４、ゲート絶縁膜１２を除去する。
次に、第１レジストＲ１を除去し、図３（ｄ）に示すように、層間絶縁膜１５上に再びフォトレジスト膜を塗布し、パターニングによりゲート配線１１の上方に上記開口部２１よりも大径の開口（第２開口部２２）を有する第２レジストＲ２を形成する。また、この際に、ｎ型薄膜トランジスタのソース、ドレインの他方及びｐ型薄膜トランジスタのソース、ドレインの他方の上方にもコンタクトホール用の第３開口部２３を形成する。
【００２４】
そして、図３（ｅ）に示すように、エッチング処理により第２開口部２２及び第３開口部２３を介して層間絶縁膜１５を除去することにより第１コンタクトホール１６及び第２コンタクトホール１７を形成する。
この状態では、ｎ型薄膜トランジスタのソース、ドレインの他方の上面の一部とｐ型薄膜トランジスタのソース、ドレインの他方の上面の一部が露出している。
そして、第２レジストＲ２を除去した後、図２に示すように、第１コンタクトホール１６及び第２コンタクトホール１７内にソース、ドレイン配線１８を形成するとともにソース、ドレイン配線１８と同一材料膜を同一工程でパターニングしてなる導電層２５を形成し、その上に保護絶縁膜１９を形成することで、ｎ型薄膜トランジスタとｐ型薄膜トランジスタを備えるＣＭＯＳトランジスタ１０が得られる。
【００２５】
本実施の形態に示したＣＭＯＳトランジスタ１０及びその製造方法によれば、第１コンタクトホール１６を、ゲート配線１１の上面からｎ型薄膜トランジスタの半導体層１３及び１４とｐ型薄膜トランジスタの半導体層１３及び１４の連続部分２０を貫通して形成することにより、配線２４とｎ型薄膜トランジスタのソース、ドレインの一方とｐ型薄膜トランジスタのソース、ドレインの一方とが一つのコンタクトホール（第１コンタクトホール１６）を介して連結されることになる。従って、従来のＣＭＯＳトランジスタのように、ｎ型薄膜トランジスタのソース、ドレインの一方とｐ型薄膜トランジスタのソース、ドレインの一方とゲート配線の３点が直線状に配置され、これら各点を直線状のドレイン配線で連結する場合と比較して、ＣＭＯＳトランジスタの小型化を図ることができる。
また、上述のように、第２開口部２２を第１開口部２１よりも大径とすることで、ソース、ドレインの一方の上面の一部とソース、ドレインの一方の上面の一部が露出することになる。従って、ドレイン配線１８とソース、ドレインの一方及びソース、ドレインの一方との接触面積を大きくすることができる。
【００２６】
なお、本実施の形態においては、第３開口部２３を第２開口部２２と同時に形成するものとしたが、これに限らず、第３開口部２３を第１開口部２１と同時に形成するものとしてもよい。
また、第１開口部２１よりも大径の第２開口部２２を形成するものとしたが、第２開口部２２を設けない構成であってもよい。この場合、第２開口部２２を形成するための第２レジストＲ２塗布及び図３（ｅ）に示したエッチング処理が不要となるので、ＣＭＯＳトランジスタ１０の製造工程を簡略化できる。
【００２７】
また、本実施の形態においては、配線２４とｎ型薄膜トランジスタのソース、ドレインの一方とｐ型薄膜トランジスタのソース、ドレインの一方とを一つのコンタクトホールを介して連結するものとしたが、これに限らず、配線２４と、ｎ型薄膜トランジスタのソース、ドレインの一方とｐ型薄膜トランジスタのソース、ドレインの一方のうちのいずれか一方のみを一つのコンタクトホールを介して連結する構成であってもよい。
【００２８】
「第２の実施の形態」
本発明のＣＭＯＳトランジスタ３０及びその製造方法の第２の実施形態について図に基づいて説明する。なお、上記第１の実施の形態と同様の構成要素には同一の符号を付し、その説明を省略する。
図４は本実施の形態のＣＭＯＳトランジスタ３０の平面図であり、図５は、図４のｃ−ｃ´断面を示した断面図である。
ＣＭＯＳトランジスタ３０はトップゲート構造を備えている。
まず、図６（ａ）に示すように、透明基板１上に下層絶縁膜３１を形成し、その上にｎ型薄膜トランジスタとｐ型薄膜トランジスタの半導体層１３及び１４を第１の実施の形態同様に形成してから、ゲート絶縁膜１２、ゲート配線１１、配線２４、層間絶縁膜１５を形成する。
ｎ型薄膜トランジスタの半導体層１３及び１４とｐ型薄膜トランジスタの半導体層１３及び１４は下層絶縁膜３１上の同一平面内に連続的に形成されている。具体的には、ｎ型薄膜トランジスタのソース、ドレインの一方の側面とｐ型薄膜トランジスタのソース、ドレインの一方の側面とをゲート絶縁膜１２上で当接した状態とし、両半導体層１３及び１４の連続部分２０の上方にゲート配線１１を形成している。
【００２９】
次に、図６（ｂ）に示すように、層間絶縁膜１５上にフォトレジスト膜を塗布し、パターニングにより上記連続部分２０の上方にコンタクトホール（第１コンタクトホール１６）用の第１開口部２１を有する第１レジストＲ１を形成する。
次に、図６（ｃ）に示すように、エッチング処理により第１開口部２１を介して層間絶縁膜１５及び配線２４の周辺部を残して中央部のみを除去する。
次に、第１レジストＲ１を除去し、図６（ｄ）に示すように、層間絶縁膜１５上に再びフォトレジスト膜を塗布し、パターニングによりゲート配線１１の上方に上記開口１よりも大径の第２開口部２２を有する第２レジストＲ２を形成する。また、この際にｎ型薄膜トランジスタのソース、ドレインの他方及びｐ型薄膜トランジスタのソース、ドレインの他方の上方にもコンタクトホール用の第３開口部２３を形成する。
【００３０】
そして、図６（ｅ）に示すように、エッチング処理により第２開口部２２を介して層間絶縁膜１５を除去し、第３開口部２３を介して層間絶縁膜１５及びゲート絶縁膜１２を除去することにより第１コンタクトホール１６及び第２コンタクトホール１７を形成する。
この状態では、ゲート配線１１の上面の一部が露出している。
そして、第２レジストＲ２を除去した後、図５に示すように、第１コンタクトホール１６内に配線２４と接続されるように導電層２５及び第２コンタクトホール１７内にソース、ドレイン配線１８を同一材料膜を同一工程でパターニングすることによって形成し、この上に保護絶縁膜１９を形成することで、ｎ型薄膜トランジスタとｐ型薄膜トランジスタを備えるＣＭＯＳトランジスタ３０が得られる。
【００３１】
本実施の形態に示したＣＭＯＳトランジスタ３０及びその製造方法によれば、第１コンタクトホール１６を、ｎ型薄膜トランジスタの半導体層１３及び１４とｐ型薄膜トランジスタの半導体層１３及び１４の連続部分２０の上面から配線２４を貫通して形成することにより、配線２４とｎ型薄膜トランジスタのソース、ドレインの一方とｐ型薄膜トランジスタのソース、ドレインの一方とが一つのコンタクトホール（第１コンタクトホール１６）を介して連結されることになる。従って、従来のＣＭＯＳトランジスタのように、ｎ型薄膜トランジスタのソース、ドレインの一方とｐ型薄膜トランジスタのソース、ドレインの一方と配線の３点が直線状に配置され、これら各点を直線状のドレイン配線１８で連結する場合と比較して、ＣＭＯＳトランジスタの小型化を図ることができる。
また、上述のように、第２開口部２２を第１開口部２１よりも大径とすることで、配線２４の上面の一部が露出することになる。従って、ソース、ドレイン配線１８と配線２４との接触面積を大きくすることができる。
【００３２】
なお、本実施の形態においては、第３開口部２３を第２開口部２２と同時に形成するものとしたが、これに限らず、第３開口部２３を第１開口部２１と同時に形成するものとしてもよい。
また、第１開口部２１よりも大径の第２開口部２２を形成するものとしたが、第２開口部２２を設けない構成であってもよい。この場合、第２開口部２２を形成するための第２レジストＲ２塗布及び図６（ｅ）に示したエッチング処理が不要となるので、ＣＭＯＳトランジスタ３０の製造工程を簡略化できる。
【００３３】
また、本実施の形態においては、ゲート配線１１とｎ型薄膜トランジスタのソース、ドレインの一方とｐ型薄膜トランジスタのソース、ドレインの一方とを一つのコンタクトホールを介して連結するものとしたが、これに限らず、ゲート配線１１と、ｎ型薄膜トランジスタのソース、ドレインの一方とｐ型薄膜トランジスタのソース、ドレインの一方のうちのいずれか一方のみを一つのコンタクトホールを介して連結する構成であってもよい。
【００３４】
「第３の実施の形態」
本発明のＣＭＯＳトランジスタ４０及びその製造方法の第３の実施形態について図に基づいて説明する。なお、上記第１の実施の形態と同様の構成要素には同一の符号を付し、その説明を省略する。
図７は本実施の形態のＣＭＯＳトランジスタ４０の平面図であり、図８は、図７のｄ−ｄ´断面を示した断面図である。
ＣＭＯＳトランジスタ４０はトップゲート構造を備えている。
まず、図９（ａ）に示すように、第２の実施の形態と同様に、透明基板１上に下層絶縁膜３１を形成し、その上にｎ型薄膜トランジスタとｐ型薄膜トランジスタの半導体層１３及び１４、ゲート絶縁膜１２、ゲート配線１１、層間絶縁膜１５、配線２４、導電層２５を形成する。
ｎ型薄膜トランジスタの半導体層１３及び１４とｐ型薄膜トランジスタの半導体層１３及び１４は下層絶縁膜３１上の同一平面内に連続的に形成されている。具体的には、ｎ型薄膜トランジスタのソース、ドレインの一方とｐ型薄膜トランジスタのソース、ドレインの一方とをゲート絶縁膜１２上で当接した状態とし、両半導体層１３及び１４の連続部分２０の上方に配線２４を形成している。
【００３５】
次に、図９（ｂ）に示すように、層間絶縁膜１５上にレジストＲをパターニング形成して上記連続部分２０の上方にコンタクトホール（第１コンタクトホール１６）用の第１開口部２１を形成する。第１開口部２１は平面視した場合に左右方向が長径となる楕円形状であり、長径の長さは配線２４の左右方向の長さ（幅）よりも長くなっている。
また、この際に、ｎ型薄膜トランジスタのソース、ドレインの他方及びｐ型薄膜トランジスタのソース、ドレインの他方の上方にもコンタクトホール（第２コンタクトホール１７）用の第２開口部２２を形成する。
【００３６】
次に、図９（ｃ）に示すように、第１開口部２１及び第２開口部２２を介したエッチング処理により層間絶縁膜１５及びゲート絶縁膜１２を除去し、第１コンタクトホール１６及び第２コンタクトホール１７を形成する。
そして、レジストＲを除去した後、図８に示すように、第１コンタクトホール１６内に導電層２５及び第２コンタクトホール１７内にソース、ドレイン配線１８を形成し、保護絶縁膜１９を形成することで、ｎ型薄膜トランジスタとｐ型薄膜トランジスタを備えるＣＭＯＳトランジスタ４０が得られる。
【００３７】
本実施の形態に示したＣＭＯＳトランジスタ４０及びその製造方法によれば、第１コンタクトホール１６を、ｎ型薄膜トランジスタの半導体層１３及び１４とｐ型薄膜トランジスタの半導体層１３及び１４の連続部分２０の上面から配線２４の上面及び側面を覆うように形成することにより、配線２４とｎ型薄膜トランジスタのソース、ドレインの一方とｐ型薄膜トランジスタのソース、ドレインの一方とが一つのコンタクトホール（第１コンタクトホール１６）を介して連結されることになる。従って、従来のＣＭＯＳトランジスタのように、ｎ型薄膜トランジスタのソース、ドレインの一方とｐ型薄膜トランジスタのソース、ドレインの一方とゲート配線の３点が直線状に配置され、これら各点を直線状のドレイン配線で連結する場合と比較して、ＣＭＯＳトランジスタの小型化を図ることができる。
また、レジスト塗布工程が１度のみなので、ＣＭＯＳトランジスタ４０の製造工程を簡略化できる。
【図面の簡単な説明】
【００３８】
【図１】ＣＭＯＳトランジスタの平面図である。
【図２】ＣＭＯＳトランジスタの断面図である。
【図３】ＣＭＯＳトランジスタの製造方法を説明するための断面図（ａ）〜（ｅ）である。
【図４】ＣＭＯＳトランジスタの平面図である。
【図５】ＣＭＯＳトランジスタの断面図である。
【図６−１】ＣＭＯＳトランジスタの製造方法を説明するための断面図（ａ）〜（ｃ）である。
【図６−２】ＣＭＯＳトランジスタの製造方法を説明するための断面図（ｄ）及び（ｅ）である。
【図７】ＣＭＯＳトランジスタの平面図である。
【図８】ＣＭＯＳトランジスタの断面図である。
【図９】ＣＭＯＳトランジスタの製造方法を説明するための断面図（ａ）〜（ｃ）である。
【図１０】低温ポリシリコンＴＦＴ−ＬＣＤパネルを示す平面図である。
【図１１】従来のＣＭＯＳトランジスタの平面図（ａ）及び（ｂ）である。
【図１２】従来のＣＭＯＳトランジスタの断面図である。
【符号の説明】
【００３９】
１    基板
１０  ＣＭＯＳトランジスタ
１１  ゲート配線
１３  半導体層
１４  半導体層
１６  コンタクトホール
２５  導電層
３０  ＣＭＯＳトランジスタ
４０  ＣＭＯＳトランジスタ
【図１】
2005101264.tif 000003
【図２】
2005101264.tif 000004
【図３】
2005101264.tif 000005
【図４】
2005101264.tif 000006
【図５】
2005101264.tif 000007
【図６−１】
2005101264.tif 000008
【図６−２】
2005101264.tif 000009
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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