(57)【要約】【課題】  積重されたデバイスの製造を容易にかつ低コストで行う。【解決手段】  多層の記憶構造を形成する方法において、単結晶ウェーハ（１５）上にデバイス層（１０）を形成するステップと、ウェーハ（１５）からデバイス層（１０）を劈開するステップと、複数の劈開されたデバイス層（１０，３０，５０）を提供するために、前記形成するステップ及び前記劈開するステップを繰り返すステップと、多層の記憶構造を形成するために、劈開されたデバイス層（１０，３０，５０）を結合するステップとを含む。【選択図】      図６
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【特許請求の範囲】
【請求項１】
多層の記憶構造を形成する方法であって、
単結晶ウェーハ上にデバイス層を形成するステップと、
前記ウェーハから前記デバイス層を劈開するステップと、
複数の劈開されたデバイス層を提供するために、前記形成するステップ及び前記劈開するステップを繰り返すステップと、
前記多層の記憶構造を形成するために、前記劈開されたデバイス層を結合するステップと、
を含むことを特徴とする方法。
【請求項２】
前記形成するステップは、ダイオード，トランジスタ，アンチヒューズ，及びトンネル接合からなるグループから選択されるデバイスを含むデバイス層を形成するステップを含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記繰り返すステップは、同じ単結晶シリコンウェーハから前記複数の劈開されたデバイス層を形成するステップを含むことを特徴とする請求項１に記載の方法。
【請求項４】
劈開されたウェーハ層から形成される結晶性の分離されたダイオードピラーと、
前記結晶性の分離されたダイオードピラーを横切る行線と、
前記結晶性の分離されたダイオードピラー及び前記行線を横切る列線と、
を備えることを特徴とするクロスポイントメモリ構造。
【請求項５】
前記ダイオードピラーは、前記ウェーハ層に形成され、該層は、次いで、前記行線に被着されることを特徴とする請求項４に記載のクロスポイントメモリ構造。
【請求項６】
前記ダイオードピラーは、ショットキーダイオードを含むことを特徴とする請求項４に記載のクロスポイントメモリ構造。
【請求項７】
前記ダイオードピラーは、Ｐ−Ｎダイオード及びＰＩＮダイオードからなるグループから選択されるダイオードを含むことを特徴とする請求項４に記載のクロスポイントメモリ構造。
【請求項８】
前記ダイオードピラーと前記列線との間に被着される反強磁性層をさらに備えることを特徴とする請求項４に記載のクロスポイントメモリ構造。
【請求項９】
複数の結合されたメモリ層を含むメモリスタックであって、前記メモリ層の各々は、単結晶シリコンウェーハから劈開される、複数の結合されたメモリ層を含むことを特徴とするメモリスタック。
【請求項１０】
前記メモリ層の各々は、ダイオード，トランジスタ，アンチヒューズ，及びトンネル接合からなるグループから選択されるデバイスを含むことを特徴とする請求項９に記載のメモリスタック。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、劈開された層（cleaved layer）を有する記憶構造に関し、さらに詳しくは、多層の記憶構造を形成する方法、クロスポイントメモリ構造、並びにメモリスタックに関する。
【背景技術】
【０００２】
半導体デバイスに対する需要は長年にわたって劇的に増え続けてきた。半導体デバイスの開発によって、数多くの頻繁に用いられる電子デバイスが実現可能になる。そのような電子デバイスが、より小型に、より高性能に、より安価になるのに応じて、市場は、さらに高い回路密度、さらに高い性能、及びさらに低いコストの半導体デバイスを益々求めるようになっている。
【０００３】
半導体デバイスの密度を高めることは、関連する構成要素の面積を小さくすることにより達成されてきた。しかしながら、フォトリソグラフィは、Ｘ線エネルギーレベルに近づきつつあり、さらにサイズを小さくする際の限界に直面している。半導体を利用した３次元構造は、密度を高めるための更なる可能性を提供しているが、積重される層の数が増えると、製造にエラーを生じる確率が高くなり、歩留まりの統計値が急速に不満足になる。
【０００４】
結晶を基にする半導体デバイスは、一般的に、他のデバイスよりも良好な結果を提供する（その理由は、規則的な原子の配列が、無秩序な配列よりも良好な電子の動きを与えるためである）。同時に、ある特定のエリアに電子を入れないようにするために酸化物が必要とされる。無秩序な基板の上側への結晶成長は、その表面にわたって新たな原子を適当に重ね合わせるのを妨げることになり、その結果として多くの場合に材料が多結晶になるので、結晶は、非晶質又は非結晶酸化物の上には容易に積重させることができない。さらに、一旦、１つのデバイス及び１つの層が形成されたなら、そのデバイス及び層に対して、次の層が形成されているときに多くの場合に必要とされるような熱をさらに加えることは、一般的には有害である。これらの課題及び他の課題が、積重されたデバイスの製造を難しくしており、そのデバイスに関連付けられるコストを押し上げている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、積重されたデバイスの製造が容易でかつ低コストであるような、多層の記憶構造を形成する方法、クロスポイントメモリ構造、並びにメモリスタックを提供することにある。
【課題を解決するための手段】
【０００６】
多層の記憶構造を形成する装置及び方法は、単結晶ウェーハ上にデバイス層を形成すること、ウェーハからデバイス層を劈開（cleave）することと、複数の劈開されたデバイス層を提供するために、前記の形成すること及び前記の劈開することを繰り返すことと、多層の記憶構造を形成するために、劈開されたデバイス層を結合することとを含む。
【発明を実施するための最良の形態】
【０００７】
本発明の一実施形態による多層のメモリ又は他の電子記憶構造を形成する方法は、図１に示されるように、単結晶シリコンウェーハ１５上にデバイス層１０を形成するステップを含む。デバイス層１０は、ダイオード，トランジスタ，アンチヒューズ，トンネル接合などのデバイスを含み、それらのデバイスは、層１０内に打込（インプラント）又は堆積（デポジット）によって形成されるか、又は別の方法で形成或いは配設される。そのようなデバイスの他の例には、限定はしないが、電荷結合素子（ＣＣＤ）、相補形金属酸化膜半導体（ＣＭＯＳ）イメージング素子、及び他のＣＭＯＳデバイス，トンネルダイオード，チャージポンプ並びに他のデバイスが含まれる。
【０００８】
図２に示されるように、本方法は、さらに、ウェーハ１５からデバイス層１０を劈開するステップを含む。劈開された部分２０は、デバイス層１０と、劈開されたウェーハセクション２５とを有する。例えば、水素又は他の軽い化学種を用いて、イオン注入によって生成された層をウェーハ１５から分割することにより、ウェーハ１５から部分２０を劈開することが達成される。水素又は他のイオンが所望の深さまで入り込み、それにより加熱時にその深さにおいて強度が低下する。シリコン層を弱くすることにより、劈開されたウェーハセクション２５及びデバイス層１０が、ウェーハ１５から分離する、又は「剥がれる」ようになり、それにより層の移転が可能ならしめられる。別の例によれば、分割層を形成するために、陽極エッチング及びアニールによって、多孔性のシリコン層が形成される。ウェーハ１５から部分（ウェーハ部分）２０を劈開する他の方法も考えられる。
【０００９】
図３に示されるように、その後、ウェーハ１５上にさらに別のデバイス層３０を形成する。図４に示されるように、デバイス層３０及び関連する劈開されたウェーハセクション３５が合わせられた状態の下で、既述の劈開されたウェーハ部分２０と同じようにしてウェーハ１５から劈開して、劈開されたウェーハ部分４０を形成する。こうして、その方法は、デバイス層の形成及びウェーハの劈開を繰り返して、同じ単結晶シリコンウェーハ１５を起源とする複数の劈開されたデバイス層を設けるステップを含む。図５及び図６は、形成及び劈開をさらに繰り返した図であり、さらに別のデバイス層５０及び関連する劈開されたウェーハセクション５５が、別の劈開されたウェーハ部分６０を形成している。
【００１０】
図７に示されるように、その方法は、関連する劈開されたウェーハセクション２５，３５，５５と一緒に、劈開されたデバイス層１０，３０，５０を互いに結合することも含む。別法では、任意選択により、その表面を平坦化し、及び／又は結合前に金属配線パターンを画定するために、セクション２５，３５，５５の一部又は全部が、例えば化学機械研磨（ＣＭＰ）又は平坦化によって除去又は変更される。任意選択では、その結合は、プラズマ活性化結合，類似のシリコン・オン・インシュレータ（ＳＯＩ）プロセス，或いは他の標準的な結合又は積層プロセスを用いて達成される。結合されたウェーハ部分２０，４０，６０は、合わされて、多層の電子記憶構造７０、例えば、フラッシュメモリ又は他のメモリ、クロスポイントメモリ又は他のクロスポイント構造、１つ又は複数のプロセッサなどを形成する。従って、構造７０は、例えば、それぞれが単結晶シリコンウェーハ１５から劈開された複数の結合されたメモリ層２０，４０，６０又は１０，３０，５０を含むメモリスタックである。構造７０は、任意選択では、３次元クロスポイントアレイメモリ構造を形成するのに用いられる。
【００１１】
図８〜図１１は、１つ又は複数の劈開されたウェーハを用いる、結晶性の分離（絶縁）されたダイオードピラーを備えるクロスポイントアレイ構造と、そのような構造を形成する方法とを示す。劈開されたウェーハ部分１００は、先に記載されたように、ウェーハ１５のような１つのウェーハから設けられる。一例によれば、ウェーハ部分１００は、図８に示されるように、均一にＮ型及びＰ型にドープされ、及び／又は、Ｎ型領域及びＰ型領域を形成する。例えば、金属又はシリサイドから形成される行線（row line）１０５のような導電性トレースが、ベース基板又はウェーハ（図示せず）上に設けられる。劈開された部分１００は、行線１０５上に配置されると共に、行線１０５に結合される。劈開された部分１００は、結合後にＣＭＰ又は他のプロセスによって除去される犠牲ウェーハ部分１１０を含む。
【００１２】
図９を参照すると、ウェーハ部分１００は、リソグラフィを用いてパターニングした後にエッチングされ、縦形ダイオード１１５が形成される。一例によれば、上から見ると、ダイオード１１５は、チェッカー盤のようなパターンを形成する。層間誘電体（ＩＬＤ）が被着され、その後、ＣＭＰプロセスが実施される。次いで、図１０に示されるように、反強磁性（ＡＦ）層１２０が被着される。このＡＦ層１２０は、一例によれば、応力除去酸化物（ＳＲＯ）タイプのＡＦ層であり、より厚みのある酸化物と、より良好な製造公差とを提供する。その後、金属層１２５がＡＦ層１２０上に堆積される。図１０は、行線１０５とダイオード１１５との間に被着される任意選択（オプション）の記憶層１３０も示す。
【００１３】
図１１に示されるように、その後、金属層１２５がエッチングされて、列（column）又は列線（column line）１３５が形成される。その後、層間誘電体（ＩＬＤ）１４０が堆積される。ＣＭＰ、付加層の被着、及び／又は他の処理が行われ、完全なクロスポイント構造が形成される。任意選択では、例えば、絶縁性の誘電体層が列線１３５上に被着され、その後に、１つ又は複数のさらに別の完全な１組の行線１０５、ダイオード１１５、列線１３５及び／又は他の構成要素が追加され、例えば、図７の層又は部分２０，４０，６０のように、所望のサイズのスタックが形成される。図９に表されるようなダイオード１１５の個別のエッチングを省くことができ、代わりに、列線１３５を、図１１のダイオード１１５を形成するためのマスクとして用いることができることに留意されたい。何れの場合でも、結果として形成されるクロスポイント構造は、行線１０５と、行線１０５を横切り、上記のように劈開されたウェーハから形成される、結晶性の分離されたダイオードピラー１１５と、ピラー１１５及び行線１０５を横切る列線１３５とを含む。ダイオードピラー１１５は、例えばウェーハ１５の層又は部分（ウェーハ１５から劈開されるウェーハ部分）１００に形成され、その層又は部分１００は、行線１０５上に被着される。ダイオード１１５は、図に示されるようにＰ−Ｎダイオードであるが、任意選択では、所望によりショットキーダイオード又はＰＩＮダイオードであってもよい。反強磁性層１２０がダイオードピラー１１５と列線１３５との間に被着され、任意選択の記憶層１３０が、行線１０５とダイオードピラー１１５との間に被着される。そのクロスポイント構造は、任意選択では、磁気メモリ又は他の不揮発性メモリのようなメモリを含む。
【００１４】
さらに別の実施形態によれば、クロスポイントアレイ構造を形成する方法は、例えば、概ねチェッカー盤のような正方形のパターンで、ウェーハ１５のような単結晶シリコンウェーハをパターニングし、及び／又は打ち込む（インプランティングする）ステップを含む。層１００のような層は、パターニングされたウェーハから劈開され、劈開された層は、行線１０５のような導電性トレース上に被着される。劈開された層は、任意選択では、先に記載されたように、Ｐ−Ｎ層又は他の層である。層１００は、エッチングされ、導電性トレース１０５と導通する縦形ダイオード１１５が形成される。第２の導電層１２５が層１００上に被着され、列線１３５のような導電性トレースがそこからパターニングされる。列線１３５は、任意選択では、劈開された層１００をマスキングし、パターニングする際に用いられる。
【００１５】
本発明の実施形態は、例えば、クロスポイント又は他のアレイ或いは構造の上段にあるデバイスのために、単結晶シリコンに関連付けられる性能上の利点を提供する。本発明の実施形態は、記憶された情報をブロック消去することができるフラッシュメモリ又は他の不揮発性メモリのようなメモリを製造するために用いられる。そのような不揮発性メモリは、速度に関してダイナミックＲＡＭに勝るか、又は少なくとも概ね同等であり、電源オフの状態であっても、概ね瞬時にオンする能力を提供する。また、本発明の実施形態は、高密度と、動的なスイッチングによる高性能とを提供する。本発明の他の態様は当業者には明らかであろう。
【００１６】
以上を要約すると、次の通りである。すなわち、多層の記憶構造を形成する装置及び方法は、単結晶ウェーハ（１５）上にデバイス層（１０）を形成することと、ウェーハ（１５）からデバイス層（１０）を劈開することと、複数の劈開されたデバイス層（１０，３０，５０）を提供するために、前記形成すること及び前記劈開することを繰り返すことと、多層の記憶構造を形成するために、劈開されたデバイス層（１０，３０，５０）を結合することとを含む。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施形態による、打込及び堆積によって形成されたデバイスを有するシリコンウェーハの断面図である。
【図２】本発明の一実施形態による、そこから１つの層が劈開された、図１のウェーハの断面図である。
【図３】本発明の一実施形態による、ウェーハ上にさらに別のデバイスが打込及び堆積によって形成された、図２のウェーハ及び層の断面図である。
【図４】本発明の一実施形態による、そこから第２の層が劈開された、図１のウェーハの断面図である。
【図５】本発明の一実施形態による、ウェーハ上にさらに別のデバイスが打込及び堆積によって形成された、図４のウェーハ及び層の断面図である。
【図６】本発明の一実施形態による、そこから第３の層が劈開された、図１のウェーハの断面図である。
【図７】本発明の一実施形態による、結合された３つの劈開されたウェーハ層の断面図である。
【図８】本発明の一実施形態による、導電性トレースに被着された劈開されたウェーハの断面図である。
【図９】本発明の一実施形態による、導電性トレース上に形成されたダイオードピラーの断面図である。
【図１０】本発明の一実施形態による、図９の構造に被着された金属層の断面図である。
【図１１】本発明の一実施形態による、図１０の構造から形成されたクロスポイントアレイの断面図である。
【符号の説明】
【００１８】
１０，３０，５０  デバイス層
１５  単結晶シリコンウェーハ
２０，４０，６０  ウェーハ部分
２５，３５，５５  ウェーハセクション
１００  ウェーハ部分
１０５  行線
１１０  犠牲ウェーハ部分
１１５  ダイオード（ダイオードピラー）
１２０  反強磁性（ＡＦ）層
１３０  記憶層
１３５  列線
１４０  層間誘電体（ＩＬＤ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005159350.tif 000009
【図８】
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【図９】
2005159350.tif 000011
【図１０】
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【図１１】
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