(57)【要約】【課題】  半導体装置において、チップサイズを大きくすることなく、ビアプラグのＥＭ耐性を高くすること及び最大電流を大きくする。【解決手段】  下層配線２１ａと、下層配線２１ａ上の第２の層間絶縁膜２２と、第２の層間絶縁膜２２中を貫通して、下層配線２１ａに底部が接続するビアプラグ２３と、第２の層間絶縁膜２２中のビアプラグ２３の周辺に配列され、ビアプラグ２３より短く小径な複数の複数のダミービア２４ａ〜２４ｄと、第２の層間絶縁膜２２中の表面近傍に配置され、終端部にビアプラグ２３の頂部及び複数の複数のダミービア２４ａ〜２４ｄの頂部が接続される上層配線２５とを備える。  【選択図】      図１
2005259986.tif 000002
【特許請求の範囲】
【請求項１】
下層配線と、
該下層配線上の層間絶縁膜と、
該層間絶縁膜中を貫通し、前記下層配線に底部が接続するビアプラグと、
前記層間絶縁膜中の前記ビアプラグの周辺に配列され、前記下層配線に底部が接続されず、前記ビアプラグより短く小径なダミービアと、
前記層間絶縁膜の表面近傍に配置され、終端部に前記ビアプラグの頂部及び前記ダミービアの頂部が接続される上層配線
とを備えたことを特徴とする半導体装置。
【請求項２】
第１の層間絶縁膜と、
該第１の層間絶縁膜中のダミービアと、
前記第１の層間絶縁膜の表面近傍に配置され、前記ダミービアの頂部が接続される下層配線と、
該下層配線上の第２の層間絶縁膜と、
該第２の層間絶縁膜中を貫通して、前記下層配線に底部が接続する前記ダミービアより径の大きなビアプラグと、
前記第２の層間絶縁膜の表面近傍に配置され、終端部に前記ビアプラグの頂部が接続される上層配線
とを備えたことを特徴とする半導体装置。
【請求項３】
前記上層配線の平面パターンは、前記終端部に前記上層配線の配線幅より広い幅を持つ包含余裕部を有し、該包含余裕部の周辺部に前記ダミービアを、該包含余裕部の中央部に前記ビアプラグを配置することを特徴とする請求項１に記載の半導体装置。
【請求項４】
下層配線を形成する工程と、
該下層配線上に層間絶縁膜を形成する工程と、
該層間絶縁膜を貫通するダミービアホール、該ダミービアホールの周辺に前記ダミービアホールよりも浅く小径なビアホールを開口する工程と、
前記層間絶縁膜の表面近傍に、前記ダミービアホール及び前記ビアホールと一部が重なるようにダマシン溝を形成する工程と、
該ダマシン溝、前記ダミービアホール及び前記ビアホールを充填し、上層配線、ビアプラグ及びダミービアをそれぞれ形成する工程
とを含むことを特徴とする半導体装置の製造方法。
【請求項５】
第１の層間絶縁膜を形成する工程と、
該第１の層間絶縁膜中に下層のダミービアホールを開口する工程と、
前記第１の層間絶縁膜の表面近傍に、前記下層のダミービアホールと一部が重なるように第１のダマシン溝を形成する工程と、
該第１のダマシン溝及び前記下層のダミービアホールを充填し、下層配線及び下層のダミービアをそれぞれ形成する工程と、
前記下層配線上に第２の層間絶縁膜を形成する工程と、
前記下層配線上に、前記第２の層間絶縁膜を貫通する前記下層のダミービアホールより径の大きなビアホールを開口する工程と、
前記第２の層間絶縁膜の表面近傍に、前記ビアホールと一部が重なるように第２のダマシン溝を形成する工程と、
該第２のダマシン溝及び前記ビアホールを充填し、上層配線及びビアプラグを形成する工程
とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に多層配線における各配線層の配線の終端部の構造に係る。
【背景技術】
【０００２】
近年、半導体集積回路の微細化に伴う電流密度の増加により、銅（Ｃｕ）がアルミニウム（Ａｌ）に替わるメタル材料として導入されている。Ｃｕ配線のエレクトロマイグレーション（ＥＭ）耐性は、Ａｌ配線のＥＭ耐性と比べて格段に高いことが知られている。しかし、世代を追いデザインルールが縮小するのに伴い、ビアプラグやビアプラグ周辺に設ける各Ｃｕ配線の包含余裕部及びＣｕ配線幅は縮小され、且つデュアルダマシン構造の配線溝も浅くなり、ビアプラグ周辺のＣｕ体積が小さくなりつつある。
【０００３】
ビアプラグのＥＭ耐性は、ビアプラグ周辺のＣｕ体積に大きく依存しており、このＣｕ体積が小さくなることはビアプラグに流せる最大電流が小さくなることにつながる。この最大電流が小さくなると配線設計の自由度が狭くなり、チップサイズの拡大につながる。そこで、ビアプラグのＥＭ耐性を高くして且つ最大電流を大きくするために、ビアプラグ周辺のＣｕ体積が大きくなるように、ビアプラグ周辺に、配線幅よりも大きな幅を有する矩形のパターン（包含余裕部）を付加している。
【０００４】
上述した従来技術においては、包含余裕部を大きくするため、セルのサイズが大きくなり、チップサイズの拡大を招いてしまう。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、ビアプラグのＥＭ耐性が高く、且つ最大電流が大きな金属配線層を有し、しかも微細化が可能な半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の第１の特徴は、（イ）下層配線と、（ロ）その下層配線上の層間絶縁膜と、（ハ）その層間絶縁膜中を貫通して、下層配線に底部が接続するビアプラグと、（ニ）層間絶縁膜中のビアプラグの周辺に配列され、下層配線に底部が接続されず、ビアプラグより短く小径なダミービアと、（ホ）層間絶縁膜の表面近傍に配置され、終端部にビアプラグの頂部及びダミービアの頂部が接続される上層配線とを備える半導体装置であることを要旨とする。
【０００７】
本発明の第２の特徴は、（イ）第１の層間絶縁膜と、（ロ）その第１の層間絶縁膜中のダミービアと、（ハ）第１の層間絶縁膜の表面近傍に配置され、ダミービアの頂部が接続される下層配線と、（ニ）その下層配線上の第２の層間絶縁膜と、（ホ）その第２の層間絶縁膜中を貫通して、下層配線に底部が接続するダミービアより径の大きなビアプラグと、（ヘ）第２の層間絶縁膜の表面近傍に配置され、終端部にビアプラグの頂部が接続される上層配線とを備える半導体装置であることを要旨とする。
【０００８】
本発明の第３の特徴は、（イ）下層配線を形成する工程と、（ロ）その下層配線上に層間絶縁膜を形成する工程と、（ハ）その層間絶縁膜を貫通するダミービアホール、そのダミービアホールの周辺にダミービアホールよりも浅く小径なビアホールを開口する工程と、（ニ）層間絶縁膜の表面近傍に、平面パターンとして見たときにダミービアホール及びビアホールと一部が重なるようにダマシン溝を形成する工程と、（ホ）そのダマシン溝、ダミービアホール及びビアホールを充填し、上層配線、ビアプラグ及びダミービアをそれぞれ形成する工程とを含む半導体装置の製造方法であることを要旨とする。
【０００９】
本発明の第４の特徴は、（イ）第１の層間絶縁膜を形成する工程と、（ロ）その第１の層間絶縁膜中に下層のダミービアホールを開口する工程と、（ハ）第１の層間絶縁膜の表面近傍に、平面パターンとして見たときに下層のダミービアホールと一部が重なるように第１のダマシン溝を形成する工程と、（ニ）その第１のダマシン溝及び下層のダミービアホールを充填し、下層配線及び下層のダミービアをそれぞれ形成する工程と、（ホ）下層配線上に第２の層間絶縁膜を形成する工程と、（ヘ）下層配線上に、第２の層間絶縁膜を貫通する下層のダミービアホールより径の大きなビアホールを開口する工程と、（ト）第２の層間絶縁膜の表面近傍に、平面パターンとして見たときにビアホールと一部が重なるように第２のダマシン溝を形成する工程と、（チ）その第２のダマシン溝及びビアホールを充填し、上層配線及びビアプラグを形成する工程とを含む半導体装置の製造方法であることを要旨とする。
【発明の効果】
【００１０】
本発明によれば、ビアプラグのＥＭ耐性が高く、且つ最大電流が大きな金属配線層を有し、しかも微細化が可能な半導体装置及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１１】
次に、図面を参照して、本発明の第１及び第２の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。又、以下に示す第１及び第２の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１２】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置の多層配線構造１は、図１に示すように、半導体基板１１と、その半導体基板１１上に配置される第１の層間絶縁膜１２ａと、第１の層間絶縁膜１２ａ中の表面近傍で、紙面の奥の方で、左方向に伸延する下層配線２１ａと、その下層配線２１ａ上の第２の層間絶縁膜２２と、その第２の層間絶縁膜２２中を貫通して、下層配線２１ａに底部が接続するビアプラグ２３と、第２の層間絶縁膜２２中のビアプラグ２３の周辺に配列され、ビアプラグ２３より短く小径な複数のダミービア２４ｂ、２４ｃと、第２の層間絶縁膜２２中の表面近傍に配置され、終端部にビアプラグ２３の頂部及び複数のダミービア２４ｂ、２４ｃの頂部が接続される上層配線２５とを備える。図示を省略しているが、上層配線２５は、紙面の奥の方で上層配線２５が右方向に伸延している。第２の層間絶縁膜２２及び上層配線２５上には、更に第３の層間絶縁膜３１が配置されている。
【００１３】
図１の真上から見た平面図が図２である。レイアウト設計装置（ＣＡＤ）の平面上で、第１の実施の形態に係る半導体装置の多層配線構造１の多層配線構造を構成する配線パターンは、図２に示すように、一定方向に平行に伸延する複数の仮想的な線群Ｘp-1、Ｘp、Ｘp+1、・・・・・と、その複数の仮想的な線群Ｘp-1、Ｘp、Ｘp+1、・・・・・に直交する方向に平行に伸延する複数の仮想的な線群Ｙq-1、Ｙq、Ｙq+1、・・・・・からなるグリッドを基礎として設計される。図２に示すように、上層配線２５の平面パターンは、終端部に上層配線２５の配線幅Wlより広い幅Wxで、Ｗyの距離だけ形成された矩形のパターンからなる包含余裕部５を有する。
【００１４】
図１は図２の階段線Ａ−Ａに沿った階段断面図であり、図２の包含余裕部５には図１の階段断面図に示されないダミービア２４ａ、２４ｄが存在する。この結果、包含余裕部５の周辺部に複数の（４個の）ダミービア２４ａ〜２４ｄが、複数のダミービア２４ａ〜２４ｄの配線の中央部にビアプラグ２３が配置されることになる。又、図２から理解できるように、図１では断面図として示される紙面の奥の方で、下層配線２１ａが左方向に伸延し、同様に、紙面の奥の方で上層配線２５が右方向に伸延している。
【００１５】
図１及び図２では、角錐形状のダミービア２４ａ〜２４ｄを例示したが、ダミービア２４ａ〜２４ｄの形状は、角錐形状に限定されず、例えば、角柱や円柱、或いは円錐形状でも良い。更には、角錐や円錐の先端が底面にほぼ並行な面で切られ、断面が台形ような形状でも良く、種々の形状が採用可能である。「ビアプラグ２３よりも小径」とは、ダミービア２４ａ〜２４ｄの頂部形状が矩形ならその対角線長、ダミービア２４ａ〜２４ｄの頂部形状が円形ならばその直径が、ビアプラグ２３の対角線又は直径の長さよりも短いということである。なお、ビアプラグ２３より短く小径な複数のダミービア２４ａ〜２４ｄの個数は４個に限定されず、３個以下或いは５個以上でも構わない。
【００１６】
下層配線２１ａ、ビアプラグ２３、ダミービア２４ａ〜２４ｄ及び上層配線２５は、銅（Ｃｕ）を主成分とする金属膜等からなる。ダミービア２４ｂ、２４ｃは、ビアプラグ２３よりも短いため、下層配線２１ａと上層配線２５とを電気的に接続していない。図１の階段断面図には現れていないダミービア２４ａ，２４ｄも同様にビアプラグ２３より短い。
【００１７】
図１に示す下層配線２１ａは、第１の層間絶縁膜１２ａの表面近傍に埋め込まれたダマシン配線である。又、上層配線２５は、第２の層間絶縁膜２２の表面近傍に埋め込まれたダマシン配線である。
【００１８】
なお、図１に示す多層配線構造は、一例であり、下層配線２１ａがｋ層（ｋは２以上の任意の整数）の配線層であれば、第１の層間絶縁膜１２ａの下に更に（ｋ−１）層の層間絶縁膜があることになり、第３の層間絶縁膜３１上に更に層間絶縁膜があっても構わない。
【００１９】
このように、ビアプラグ２３の頂部周辺のＣｕ体積は、複数のダミービア２４ａ〜２４ｄによって、大きくなる。又、包含余裕部５は、複数のダミービア２４ａ〜２４ｄを形成するのに十分なスペースさえあれば良いので平面パターンとして小面積化が可能である。この結果、第１の実施の形態に係る半導体装置の多層配線構造１は、チップサイズを大きくすることなく、ビアプラグ２３の頂部周辺のＥＭ耐性を高くすることが可能である。又、第１の実施の形態に係る半導体装置の多層配線構造１は、チップサイズを大きくすることなく、下層配線２１ａから上層配線２５に向かって電流が流れる場合の最大電流を大きくすることが可能である。
【００２０】
次に、図３〜図１１の工程断面図に従って、本発明の第１の実施の形態に係る半導体装置の多層配線構造１の製造方法を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、これ以外の種々の製造方法により、実現可能であることは勿論である。
【００２１】
（イ）先ず、周知のフォトグラフィ技術、化学気相成長（ＣＶＤ）技術、反応性イオンエッチング（ＲＩＥ）等のエッチング技術、イオン注入技術等を用いて、半導体基板１１の表面近傍に複数の半導体素子や、これらの半導体素子間をそれぞれ電気的に分離する素子分離領域等を形成する。
【００２２】
（ロ）次に、周知のＣＶＤ技術を用いて、第１の層間絶縁膜１２ａを半導体素子の表面に堆積する。そして、図３に示すように、フォトグラフィ技術によりパターニングされたフォトレジスト膜４１ａを第１の層間絶縁膜１２ａ上に形成する。そして、このフォトレジスト膜４１ａ上をエッチングマスクとして、図４（ａ）及び図４（ｂ）に示すように、ＲＩＥ等により第１の層間絶縁膜１２ａの一部を所定の深さまでエッチングし、図中左方向に伸延するダマシン溝５１ａを形成する。
【００２３】
（ハ）次に、フォトレジスト膜４１ａを除去後、図５（ａ）及び図５（ｂ）に示すように、ダマシン溝５１ａに鍍金等の手法により導電膜を堆積し、更に、化学的機械研磨（ＣＭＰ）法により平坦にし、下層配線２１ａをダマシン溝５１ａに埋め込む。導電膜は、Ｃｕを主成分とする金属膜等からなる。
【００２４】
（ニ）次に、下層配線２１ａと上層配線２５とを絶縁するため、図６に示すように、下層配線２１ａ上に第２の層間絶縁膜２２をＣＶＤ法等により堆積する。そして、図７に示すように、フォトレジスト膜４２を第２の層間絶縁膜２２上に塗布する。
【００２５】
（ホ）次に、フォトグラフィ技術によりダミービアホール用とビアホール用の開口を、フォトレジスト膜４２に形成する。なお、ビアホールの径が露光装置の最小分解能より小さくなる場合は２重露光法や、エッチングマスク用に下地に更に別の薄膜を形成して２回露光等をすれば良い。例えば、ビアホール６１のパターンをダミービアホール６２ａ〜６２ｄの前に露光し開口し、ダミービアホール６２ａ〜６２ｄのパターンは、ビアホール６１の露光とは、異なる露光量にして開口しても良く、ダミービアホール６２ａ〜６２ｄのパターンの露光を先に行っても良い。そして、このフォトレジスト膜４２をエッチングマスクとして、図８（ａ）及び図８（ｂ）に示すように、ＲＩＥにより、第２の層間絶縁膜２２を貫通して下層配線２１ａの一部を露出するビアホール６１、ビアホール６１よりも小径で浅い複数のダミービアホール６２ａ〜６２ｄを開口する。図８（ａ）は、図３〜図７と断面の位置が異なり、図８（ｂ）の階段線Ａ−Ａに沿った階段断面図である。このため、図８（ａ）の階段断面図には示されないビアホール６２ａ、６２ｄが、図８（ａ）の紙面の奥に存在する。更に、図５〜図７で示された図中左方向に伸延する下層配線２１ａも、紙面の奥に存在する。ＲＩＥにより、複数のダミービアホール６２ａ〜６２ｄは、第２の層間絶縁膜２２を貫通せず、途中でエッチングをストップする。ＲＩＥ時にダミービアホール６２ａ〜６２ｄの開口面積がビアホール６１より小さいため、イオン種やラジカルが孔の奥まで到達せず、ダミービアホール６２ａ〜６２ｄのエッチング深さは浅くなるためである。こうして、ビアホール６１と、ビアホール６１の周辺に配置されたビアホール６１より短く小径な複数のダミービアホール６２ａ〜６２ｄが形成される。
【００２６】
（ヘ）次に、フォトレジスト膜４２を除去後、図９に示すように、更にフォトグラフィ技術によりパターニングされたフォトレジスト膜４３を形成する。そして、このフォトレジスト膜４３上をエッチングマスクとして、図１０（ａ）及び図１０（ｂ）に示すように、ＲＩＥ等により、第２の層間絶縁膜２２の表面近傍に所定の深さまでダマシン溝５２を形成する。ダマシン溝５２は、ビアホール６１及び複数のダミービアホール６２ａ〜６２ｄに一部が重なるように形成される。図９及び図１０は、図８（ｂ）の階段線Ａ−Ａと同様な位置の階段線に沿った階段断面図であり、図１０の階段断面図には示されない紙面の奥で、図中右方向にダマシン溝５２が伸延する。
【００２７】
（ト）フォトレジスト膜４３を除去後、ビアホール６１、ダミービアホール６２ａ〜６２ｄ及びダマシン溝５２に鍍金等の手法により導電膜を堆積する。更に、ＣＭＰ法により表面を平坦にし、図１１（ａ）及び図１１（ｂ）に示すように、ビアホール６１、ダミービアホール６２ａ〜６２ｄ及びダマシン溝５２をそれぞれ埋め込み、ビアプラグ２３と、ダミービア２４ａ〜２４ｄ及び上層配線２５を形成する。図１１（ａ）は、図１１（ｂ）の階段線Ａ−Ａに沿った階段断面図であり、図１１（ａ）の階段断面図には示されないダミービア２４ａ、２４ｄが、図８（ａ）の紙面の奥に存在する。更に、図１１（ａ）中、左方向に伸延する下層配線２１ａと、図１１（ａ）中、右方向に伸延する上層配線２５が、紙面の奥に存在することは、図１１（ｂ）から明らかである。その後、上層配線２５上に図１に示す第３の層間絶縁膜３１をＣＶＤ法等により堆積する。以後同様に、必要な層間絶縁膜と必要な多層配線を形成することにより、第１の実施の形態に係る半導体装置の多層配線構造１が完成する。最上層には、機械的損傷防止と、水分や不純物の浸入の防止を目的とした膜厚１μｍ程度のパッシベーション膜が最上配線層の上にＣＶＤ法等により積層される。パッシベーション膜にはＰＳＧ膜や窒化膜などが利用される。
【００２８】
以上の工程により、チップサイズを大きくすることなく、ビアプラグ２３の頂部周辺のＥＭ耐性を高くすることが可能になる。この結果、下層配線２１ａから上層配線２５に向かって電流が流れる場合の最大電流も大きい半導体装置の多層配線構造１が製造できる。
【００２９】
なお、ビアホール６１とダミービアホール６２ａ〜６２ｄとは、フォトグラフィ工程と対応するＲＩＥとをそれぞれ別個に行い、ビアホール６１のパターンをダミービアホール６２ａ〜６２ｄの前にエッチングし開口、又はダミービアホール６２ａ〜６２ｄをビアホール６１の前にエッチングし開口しても良い。特にビアホール６１とダミービアホール６２ａ〜６２ｄのエッチング深さを精密に制御する場合は、ＲＩＥ工程を２回行うようにフォトグラフィ工程も独立に２回行えば良い。
【００３０】
更に、ダマシン溝５２を形成した後に、ビアホール６１及びダミービアホール６２ａ〜６２ｄを開口するような順序でも良い。先にダマシン溝５２を形成する場合、先にフォトグラフィ技術によりパターニングされたフォトレジスト膜４３を第１の第２の層間絶縁膜２２上に形成する。フォトレジスト膜４３をエッチングマスクとして、ＲＩＥ等により、第２の第１の層間絶縁膜１２ａの表面近傍に所定の深さまでダマシン溝５２を形成する。次に、フォトレジスト膜４３を除去後、更にフォトグラフィ技術によりパターニングされたフォトレジスト膜４２を形成する。そして、フォトレジスト膜４２をエッチングマスクとして、ＲＩＥ等により、第１の第２の層間絶縁膜２２を貫通して下層配線２１ａに表面の一部を露出するビアホール６１、ビアホール６１よりも小径で浅い複数のビアホール６２ｂ、６２ｃを開口するような順序でも良い。
【００３１】
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体装置の多層配線構造２は、図１２に示すように、第１の層間絶縁膜１２ｂと、その第１の層間絶縁膜１２ｂ中の複数の下層のダミービア１３ｂ、１３ｃ、１３ｅと、第１の層間絶縁膜１２ｂ中の表面近傍に配置され、複数の下層のダミービア１３ｂ、１３ｃ、１３ｅの頂部が接続される下層配線２１ｂと、その下層配線２１ｂ上の第２の層間絶縁膜２２と、その第２の層間絶縁膜２２中を貫通して、下層配線２１ｂに底部が接続する複数の下層のダミービア１３ｂ、１３ｃ、１３ｅより径の大きなビアプラグ２３と、第２の層間絶縁膜２２中の表面近傍に配置され、終端部にビアプラグの頂部が接続される上層配線２５とを備える。
【００３２】
ここでは、第１の実施の形態との相違点を中心に書き、他は、第１の実施の形態と実質的に同様であるので、重複した記載を省略するが、図１２の下層配線２１ｂの上面から見た平面図が図１３である。図１３では、見やすくするため、下層配線２１ｂ上の第２の層間絶縁膜２２や、下層のダミービア１３ｂ、１３ｃ、１３ｅ、ビアプラグ２３、上層配線２５等の図示を省略している。図１３に示すように、下層配線２１ｂの平面パターンは、終端部に下層配線２１ｂの配線幅Wlより広い幅Wxで、Ｗyの距離だけ形成された矩形パターン（包含余裕部）６を有する。図１２は図１３の階段線Ａ−Ａに沿った階段断面図であり、図１３の包含余裕部６には図１２の階段断面図に示されない下層のダミービア１３ａ、１３ｄが存在することが分かる。この結果、包含余裕部６の周辺部に複数の下層のダミービア１３ａ〜１３ｄが、複数の下層のダミービア１３ａ〜１３ｄの配線の中央部に、下層のダミービア１３ａ〜１３ｄとほぼ同程度の径の下層のダミービア１３ｅが配置されることになる。この下層のダミービア１３ａ〜１３ｅは、ビアプラグ２３よりも小径である。
【００３３】
図１２及び図１３では、角錐形状の下層のダミービア１３ａ〜１３ｅを５個例示したが、下層のダミービア１３ａ〜１３ｅの形状は、角錐形状に限定されず、例えば、角柱や円柱、或いは円錐形状でも良い。更には、角錐や円錐の先端が底面にほぼ並行な面で切られ、断面が台形ような形状でも良く、種々の形状が採用可能である。下層のダミービア１３ａ〜１３ｅの個数は５個に限定されず、４個以下或いは６個以上でも構わない。「ビアプラグ２３よりも小径」とは、下層のダミービア１３ａ〜１３ｅの頂部形状が矩形ならその対角線長、下層のダミービア１３ａ〜１３ｅの頂部形状が円形ならばその直径が、ビアプラグ２３の対角線又は直径の長さよりも短いということである。又、下層のダミービア１３ａ〜１３ｅは、Ｃｕを主成分とする金属膜等からなる。
【００３４】
このように、ビアプラグ２３の底部周辺のＣｕ体積は、下層のダミービア１３ａ〜１３ｅによって、大きくなる。この結果、第２の実施の形態に係る半導体装置の多層配線構造２は、チップサイズを大きくすることなく、ビアプラグ２３の頂部周辺だけでなく、ビアプラグ２３の底部周辺もＥＭ耐性を高くすることが可能である。又、第２の実施の形態に係る半導体装置の多層配線構造２は、チップサイズを大きくすることなく、下層配線２１ｂから上層配線２５に向かって電流が流れる場合だけでなく、上層配線２５から下層配線２１ｂに向かって電流が流れる場合も最大電流を大きくすることが可能である。
【００３５】
次に、図１４〜図２１の工程断面図に従って、本発明の第２の実施の形態に係る半導体装置の多層配線構造２の製造方法を説明する。なお、以下に述べる半導体装置の多層配線構造２の製造方法は一例であり、これ以外の種々の製造方法により、実現可能であることは勿論である。
【００３６】
（イ）先ず、第１の実施の形態と同様に、周知のフォトグラフィ技術、エッチング技術、イオン注入技術等を用いて、半導体基板１１の表面近傍に複数の半導体素子や、これらの半導体素子間をそれぞれ電気的に分離する素子分離領域等を形成する。更に、ＣＶＤ技術を用いて、第１の層間絶縁膜１２ｂを半導体素子の表面に堆積する。そして、図１４に示すように、フォトレジスト膜４４を第１の層間絶縁膜１２ｂ上に塗布する。
【００３７】
（ロ）引き続き、フォトグラフィ技術により下層のダミービアホール用の小さな開口パターンを形成するように、フォトレジスト膜４４を露光する。このフォトレジスト膜４４をエッチングマスクとして、図１５（ａ）に示すように、ＲＩＥ等により、第１の層間絶縁膜１２ｂ中に配列される複数の下層のダミービアホール６３ｂ、６３ｃ、６３ｅを開口する。図１５（ａ）は、図１５（ｂ）の階段線Ａ−Ａに沿った階段断面図であり、図１５（ａ）の階段断面図に示されない下層のダミービアホール６３ａ、６３ｄも開口される。次に、フォトレジスト膜４４を除去後、図１６に示すように、新たなフォトレジスト膜４１ｂを第１の層間絶縁膜１２ｂ上に塗布する。
【００３８】
（ハ）引き続き、フォトグラフィ技術により第１のダマシン溝を形成するに必要なパターンをフォトレジスト膜４１ｂに形成する。そして、このフォトレジスト膜４１ｂ上をエッチングマスクとして、図１７（ａ）及び図１７（ｂ）に示すように、ＲＩＥ等により、第１の層間絶縁膜１２ｂの表面近傍に所定の深さまでエッチングして、第１のダマシン溝５１ｂを形成する。第１のダマシン溝５１ｂは、複数の下層のダミービアホール６３ａ〜６３ｅに一部が重なるように形成される。図１７（ａ）は、図１７（ｂ）の階段線Ａ−Ａに沿った階段断面図であり、図１７（ａ）の階段断面図には示されないダミービアホール６３ａ、６３ｄが、図１７（ａ）の紙面の奥に存在する。更に、図１７（ａ）中、左方向に伸延する第１のダマシン溝５１ｂも、紙面の奥に存在することは、図１７（ｂ）から明らかである。
【００３９】
（ニ）フォトレジスト膜４１ｂを除去後、下層のダミービアホール６３ａ〜６３ｅ及び第１のダマシン溝５１ｂに鍍金等の手法により第１の導電膜を堆積する。更に、ＣＭＰ法により表面を平坦にし、下層のダミービアホール６３ａ〜６３ｅ及び第１のダマシン溝５１ｂを埋め込むように、下層のダミービア１３ａ〜１３ｅ及び下層配線２１ｂをそれぞれ形成する。図１８（ａ）は、図１８（ｂ）の階段線Ａ−Ａに沿った階段断面図であり、図１８（ａ）の階段断面図には示されないダミービア１３ａ、１３ｄが、図１８（ａ）の紙面の奥に存在する。更に、図１８（ａ）中、左方向に伸延する下層配線２１ｂも、紙面の奥に存在することは、図１８（ｂ）から明らかである。
【００４０】
（ホ）次に、下層配線２１ｂ上に第２の層間絶縁膜２２をＣＶＤ法等により堆積する。更に、図１９に示すように、フォトレジスト膜４２を第２の層間絶縁膜２２上に塗布する。次に、フォトグラフィ技術によりビアホール用の開口と上層のビアホール用の開口を形成するように、フォトレジスト膜４２を露光する。そして、このフォトレジスト膜４２をエッチングマスクとして、図２０（ａ）に示すように、ＲＩＥ等により、第２の層間絶縁膜２２を貫通して下層配線２１ｂの一部を露出するビアホール６１、ビアホール６１よりも小径で浅い複数の上層のビアホール６２ｂ、６２ｃを開口する。図２０（ａ）は、図２０（ｂ）の階段線Ａ−Ａに沿った階段断面図であり、図２０（ａ）の階段断面図には示されない上層のビアホール６２ａ、６２ｄも開口されることは図２０（ｂ）から明らかである。
【００４１】
（ヘ）次に、フォトレジスト膜４２を除去後、更にフォトグラフィ技術によりパターニングされたフォトレジスト膜４３を形成する。そして、このフォトレジスト膜４３をエッチングマスクとして、図２１（ａ）及び図２１（ｂ）に示すように、ＲＩＥ等により、第２の層間絶縁膜２２の表面近傍に所定の深さまで、ビアホール６１及び複数の第３のダミービアホール６２ａ〜６２ｄに一部が重なるように第２のダマシン溝５２を形成する。図２１（ａ）は、図２１（ｂ）の階段線Ａ−Ａに沿った階段断面図であり、図２１（ａ）の階段断面図には示されないダミービアホール６２ａ〜６２ｄが、図２１（ａ）の紙面の奥に存在する。更に、図２１（ａ）中、左方向に伸延する下層配線２１ａと、図２１（ａ）中、右方向に伸延する第２のダマシン溝５２が、紙面の奥に存在することは、図２１（ｂ）から明らかである。
【００４２】
（ト）フォトレジスト膜４３を除去後、ビアホール６１、第３のダミービアホール６２ａ〜６２ｄ及び第２のダマシン溝５２に鍍金等の手法により導電膜を堆積する。更に、ＣＭＰ法により表面を平坦にし、ビアホール６１、第３のダミービアホール６２ａ〜６２ｄ及び第２のダマシン溝５２に、それぞれ、ビアプラグ２３、ダミービア２４ａ〜２４ｄ及び上層配線２５を埋め込む。その後、上層配線２５上に、第３の層間絶縁膜３１をＣＶＤ法等により堆積すれば、図１２に示すように、第２の実施の形態に係る半導体装置の多層配線構造２１が完成する。更に、以後同様に、必要な層間絶縁膜と必要な多層配線を形成しても良いことは勿論である。
【００４３】
以上の工程により、チップサイズを大きくすることなく、ビアプラグ２３の頂部周辺だけでなく、ビアプラグ２３の底部周辺もＥＭ耐性を高くすること、及び下層配線２１ｂから上層配線２５に向かって電流が流れる場合だけでなく、上層配線２５から下層配線２１ｂに向かって電流が流れる場合も最大電流を大きくすることが可能な半導体装置の多層配線構造２を製造できる。
【００４４】
（その他の実施の形態）
上記のように、本発明は第１及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００４５】
例えば、第１及び第２の実施の形態に係る半導体装置の多層配線構造では、下層配線と上層配線が同一方向に延びている場合を示したが、互いに直交している場合や、斜め方向に交わるようなトポロジーでも構わない。
【００４６】
このように、本発明はここでは記載していない様々な実施の形態及び変形例等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１の実施の形態に係る半導体装置の多層配線構造の図２の階段線Ａ−Ａに沿った階段断面図である。
【図２】図２は、図１に示す第１の実施の形態に係る半導体装置の多層配線構造の真上から見た平面図である。
【図３】図３は、本発明の第１の実施の形態に係る半導体装置の多層配線構造の製造方法を説明するための工程断面図である。
【図４】図４（ａ）は、図３に続く工程段階を示す、図４（ｂ）の階段線Ａ−Ａに沿った工程断面図（階段断面図）であり、図４（ｂ）は、図４（ａ）に対応する多層配線構造の真上から見た平面図である。
【図５】図５（ａ）は、図４に続く工程段階を示す、図５（ｂ）の階段線Ａ−Ａに沿った工程断面図（階段断面図）であり、図５（ｂ）は、図５（ａ）に対応する多層配線構造の真上から見た平面図である。
【図６】図６は、図５に続く工程段階の断面図である。
【図７】図７は、図６に続く工程段階の断面図である。
【図８】図８（ａ）は、図７に続く工程段階を示す、図８（ｂ）の階段線Ａ−Ａに沿った工程断面図（階段断面図）であり、図８（ｂ）は、図８（ａ）に対応する多層配線構造の真上から見た平面図である。
【図９】図９は、図８に続く工程段階の断面図である。
【図１０】図１０（ａ）は、図９に続く工程段階を示す、図１０（ｂ）の階段線Ａ−Ａに沿った工程断面図（階段断面図）であり、図１０（ｂ）は、図１０（ａ）に対応する多層配線構造の真上から見た平面図である。
【図１１】図１１（ａ）は、図１０に続く工程段階を示す、図１１（ｂ）の階段線Ａ−Ａに沿った工程断面図（階段断面図）であり、図１１（ｂ）は、図１１（ａ）に対応する多層配線構造の真上から見た平面図である。
【図１２】本発明の第２の実施の形態に係る半導体装置の多層配線構造の図１３の階段線Ａ−Ａに沿った階段断面図である。
【図１３】図１３は、図１２に示す第２の実施の形態に係る半導体装置の多層配線構造の下層配線の上面から見た平面図である。
【図１４】図１４は、本発明の第２の実施の形態に係る半導体装置の多層配線構造の製造方法を説明するための工程断面図である。
【図１５】図１５（ａ）は、本発明の第２の実施の形態に係る半導体装置の多層配線構造の製造方法を説明する、図１５（ｂ）の階段線Ａ−Ａに沿った工程断面図（階段断面図）であり、図１５（ｂ）は、図１５（ａ）に対応する多層配線構造の真上から見た平面図である。
【図１６】図１６は、本発明の第２の実施の形態に係る半導体装置の多層配線構造の製造方法を説明するための工程断面図である。
【図１７】図１７（ａ）は、図１６に続く工程段階を示す、図１７（ｂ）の階段線Ａ−Ａに沿った工程断面図（階段断面図）であり、図１７（ｂ）は、図１７（ａ）に対応する多層配線構造の真上から見た平面図である。
【図１８】図１８（ａ）は、図１７に続く工程段階を示す、図１８（ｂ）の階段線Ａ−Ａに沿った工程断面図（階段断面図）であり、図１８（ｂ）は、図１８（ａ）に対応する多層配線構造の真上から見た平面図である。
【図１９】図１９は、図１８に続く工程段階の断面図である。
【図２０】図２０（ａ）は、図１９に続く工程段階を示す、図２０（ｂ）の階段線Ａ−Ａに沿った工程断面図（階段断面図）であり、図２０（ｂ）は、図２０（ａ）に対応する多層配線構造の真上から見た平面図である。
【図２１】図２１（ａ）は、図２０に続く工程段階を示す、図２１（ｂ）の階段線Ａ−Ａに沿った工程断面図（階段断面図）であり、図２１（ｂ）は、図２１（ａ）に対応する多層配線構造の真上から見た平面図である。
【符号の説明】
【００４８】
１、２…半導体装置
３ａ、３ｂ…下層配線
４…上層配線
５、６…包含余裕部
１１…半導体基板
１２ａ…層間絶縁膜（第１の層間絶縁膜）
１２ｂ…第１の層間絶縁膜
１３ａ〜１３ｅ…下層のダミービア
２４ａ〜２４ｄ…ダミービア（上層のダミービア）
２１ａ、２１ｂ…下層配線
２２…層間絶縁膜（第２の層間絶縁膜）
２３…ビアプラグ
２５…上層配線
３１…第３の層間絶縁膜
４１ａ、４１ｂ、４２、４３、４４…フォトレジスト膜
５１ａ…ダマシン溝
５１ｂ…第１のダマシン溝
５２…ダマシン溝、第２のダマシン溝
６１…ビアホール
６２ａ〜６２ｄ…ダミービアホール（上層のダミービアホール）
６３ａ〜６２ｅ…下層のダミービアホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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