(57)【要約】【課題】  アドレス変化や、入力データの変化を検出し、クロックが入力された時に、通常動作を行うかどうかを判断し、同一アドレスへの読み出し動作や、同一データの書き込みなど、不要な動作を自動的に停止させ消費電流を低減することを目的とする。【解決手段】  この発明の半導体記憶装置は、複数のメモリセルをマトリックス状に配置したメモリセルアレイ１０を備え、任意のアドレス情報とクロックにより、読み出し動作および書き込み動作を行う半導体記憶装置において、データ入力信号の変化を検出して検出信号を出力する入力データ変化検出回路９１と、この入力データ変化検出回路９１の検出信号に基づきデータ入力ラッチ信号を制御する制御手段３０と、を備え、制御手段３０は、書き込み動作において、前記入力データ変化検出回路９１が変化を検出していない時、データ入力ラッチ信号をラッチ状態に保持する。【選択図】  図４
2005071448.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルをマトリックス状に配置し、任意のアドレス情報とクロックにより、読み出し動作および書き込み動作を行う半導体記憶装置において、データ入力信号の変化を検出して検出信号を出力する入力データ変化検出回路と、この入力データ変化検出回路の検出信号に基づきデータ入力ラッチ信号を制御する手段と、を備え、前記制御手段は、書き込み動作において、前記入力データ変化検出回路が変化を検出していない時、データ入力ラッチ信号をラッチ状態に保持することを特徴とする半導体記憶装置。
【請求項２】
複数のメモリセルをマトリックス状に配置し、任意のアドレス情報とクロックにより、読み出し動作および書き込み動作を行う半導体記憶装置において、アドレス信号の変化を検出して検出信号を出力するアドレス変化検出回路と、データ入力信号の変化を検出して検出信号を出力する入力データ変化検出回路と、前記アドレス変化検出回路及びデータ入力変化検出回路からの検出信号に基づき前記クロックの書き込み回路への伝搬を制御する手段と、を備え、前記制御手段は、書き込み動作において、前記アドレス変化検出回路がアドレスの変化を検出していない時で且つ前記入力データ変化検出回路が変化を検出していない時、クロックを内部に伝播するのを禁止する書き込み動作禁止信号を送出し、書き込み動作を行わないことを特徴とする半導体記憶装置。
【請求項３】
複数のメモリセルをマトリックス状に配置し、任意のアドレス情報と外部同期クロックにより、読み出し動作および書き込み動作を行う半導体記憶装置において、アドレス信号の変化を検出して検出信号を出力する検出回路と、前記アドレス変化検出回路からの検出信号に基づき前記クロックの読み出し回路への伝搬を制御する手段と、を有し、前記制御手段は、読み出し動作において、アドレス変化検出回路がアドレスの変化を検出していない時、前記クロックを内部に伝播するのを禁止する読み出し動作禁止信号を送出し読み出し動作を行わないことを特徴とする半導体記憶装置。
【請求項４】
書き込み動作から読み出し動作に変化したことを検出して検出信号を出力するモード変化検出回路を、備え、前記モード変化検出回路により書き込み動作から読み出し動作に変化したことを検出すると共に、前記アドレス変化検出回路からの検出信号によりアドレス変化を検出すると、書き込みデータを読み出しデータ出力回路に転送することを禁止することを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
複数のメモリセルをマトリックス状に配置し、複数のアクセス系統を有し、それぞれ独立に任意のアドレス情報と外部同期クロックにより、読み出し動作および書き込み動作を行う半導体記憶装置において、アドレス信号の変化を検出して検出信号を出力する検出回路と、前記アドレス変化検出回路からの検出信号に基づき前記クロックの読み出し回路への伝搬を制御する手段と、を有し、前記制御手段は、読み出し動作において、アドレス変化検出回路がアドレスの変化を検出していない時、前記クロックを内部に伝播するのを禁止する読み出し動作禁止信号を送出し読み出し動作を行わないことを特徴とする半導体記憶装置。
【請求項６】
書き込み動作から読み出し動作に変化したことを検出して検出信号を出力するモード変化検出回路を、備え、前記モード変化検出回路により書き込み動作から読み出し動作に変化したことを検出すると共に、前記アドレス変化検出回路からの検出信号によりアドレス変化を検出すると、書き込みデータを読み出しデータ出力回路に転送することを禁止することを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
複数のメモリセルをマトリックス状に配置し、複数のアクセス系統を有し、それぞれ独立に任意のアドレス情報とクロックにより、読み出し動作および書き込み動作を行う半導体記憶装置において、データ入力信号の変化を検出して検出信号を出力する入力データ変化検出回路と、この入力データ変化検出回路の検出信号に基づきデータ入力ラッチ信号を制御する手段と、を備え、前記制御手段は、書き込み動作において、前記入力データ変化検出回路が変化を検出していない時、データ入力ラッチ信号をラッチ状態に保持することを特徴とする半導体記憶装置。
【請求項８】
複数のメモリセルをマトリックス状に配置し、複数のアクセス系統を有し、それぞれ独立に任意のアドレス情報とクロックにより、読み出し動作および書き込み動作を行う半導体記憶装置において、アドレス信号の変化を検出して検出信号を出力するアドレス変化検出回路と、データ入力信号の変化を検出して検出信号を出力する入力データ変化検出回路と、前記アドレス変化検出回路及びデータ入力変化検出回路からの検出信号に基づき前記クロックの書き込み回路への伝搬を制御する手段と、を備え、前記制御手段は、書き込み動作において、前記アドレス変化検出回路がアドレスの変化を検出していない時で且つ前記入力データ変化検出回路が変化を検出していない時、クロックを内部に伝播するのを禁止する書き込み動作禁止信号を送出し、書き込み動作を行わないことを特徴とする半導体記憶装置。
【請求項９】
複数のメモリセルをマトリックス状に配置し、任意のアドレス情報と外部同期クロックにより、読み出し動作を行う読み出し専用半導体記憶装置において、アドレス信号の変化を検出して検出信号を出力する検出回路と、前記アドレス変化検出回路からの検出信号に基づき前記クロックの読み出し回路への伝搬を制御する手段と、を有し、前記制御手段は、アドレス変化検出回路がアドレスの変化を検出していない時、前記クロックを内部に伝播するのを禁止する読み出し動作禁止信号を送出し読み出し動作を行わないことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関し、特に消費電力の低減を図った半導体記憶装置に関する。
【背景技術】
【０００２】
従来、同期式スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）は、同期信号を元に内部動作を行い読み出し、書き込みを行っている。同期信号を元に、内部では前回アクセスしたデータを初期化し、次のアドレスにアクセスする。
【０００３】
図１２に、従来の１ポートＳＲＡＭのブロック図を示す。また、図１３にメモリセルの一例を示す。
【０００４】
図１２を参照して、従来の１ポートＳＲＡＭにつき説明する。１ポートＳＲＡＭ２００は、メモリセルをマトリックス状に配置されたメモリセルアレイ１０と、メモリセルアレイ１０に対する読み出し、書き込み動作を行う読み出し／書き込み回路２０と、メモリセルアレイ１０のアドレスを指定するための行デコーダ４０と、列デコーダ５０と、制御回路３０と、読み出し／書き込み回路２０との間でデータの受け渡しをする入出力回路７０と、を備える。
【０００５】
制御回路３０は、同期信号ＣＫ、ライトイネーブル信号ＷＥＢ、チップイネーブル信号ＣＥＢを受け取り、行デコーダ４０、列デコーダ５０にへ与える信号ＤＥＮ、読み出し／書き込み回路２０へ与える信号ＷＥＮ、ＳＥＮを生成し、出力する。
【０００６】
同期信号ＣＫはＳＲＡＭの動作を制御するためのクロック信号である。ＷＥＮは、書き込み制御信号であり、書き込み動作が指示されている時にＬレベル（Ｌアクティブ）とされ、読み出し動作が指示されている時Ｈレベルとされる信号である。また、ＳＥＮは、読み出し制御信号であり、読み出し動作が指示されている時にＬレベル（Ｌアクティブ）とされ、書き込み動作が指示されている時Ｈレベルとされる信号である。
【０００７】
アドレス信号ＡＡＤ０〜ＡＡＤｎは、アドレスバッファ回路６０に与えられ、このアドレスバッファ回路６０からアドレス信号ＡＡＤ０〜ＡＡＤｎが行デコーダ４０、列デコーダ５０に与えられる。行デコーダ４０は、アドレスバッファ回路６０から与えられるアドレス信号により特定のメモリセルを選択するために特定のワード線を選択する。列デコーダ５０は、アドレスバッファ回路６０から与えられるアドレス信号により特定のメモリセルを選択するためのビット線を選択するための信号を読み出し／書き込み回路２０に与える。
【０００８】
読み出し／書き込み回路２０は、アドレス信号に対応するビット線を通じて、読み出しデータ、書き込みデータをメモリセルとの間で授受する。入出力回路７０は、メモリセルから読み出されたデータ及びメモリセルへ書き込むデータを一時的に格納する。
【０００９】
メモリセルアレイ１０は、図１３に示すように、たすき掛け状に接続される例えば、ＣＭＯＳインバータ１０１及び１０２から構成されるメモリセル１０３と、メモリセル１０３に対して設けられるアクセストランジスタ１０５、１０６を含む。
【００１０】
メモリセル１０３の各行に対応して、ワード線ＷＬが設けられる。ワード線ＷＬはアドレス信号ＡＡＤ０〜ＡＡＤｎに応答して動作する行デコーダ４０によって選択的に活性化される。メモリセル１０３へのデータの書き込み或いは読み出しを行う場合は、アクセストランジスタ１０５、１０６によりワード線ＷＬの活性化に応じて、ビット線ＢＬ、ＢＬＢに伝達され、データは読み出し／書き込み回路２０との間で授受が行われる。
【００１１】
上述した従来の同期式ＳＲＡＭにおいては、同期信号（ＣＫ）に“Ｈ”（“Ｌ”）が入力されると、指定アドレスにアクセスを行い、読み出し／書き込み動作を行う。
【００１２】
同期信号に“Ｌ”（“Ｈ”）が入力されると、次のアクセスの準備のために、ビットラインＢＬ、ＢＬＢを所定の電圧まで昇圧（プリチャージ）を行う。また、近年、サイクルタイムの高速化に伴い、読み出し動作の終了を内部で検出し、内部生成クロック（ＣＫ）にて、外部クロック（ＣＫ）が変化する前プリチャージ動作を行っている。
【００１３】
そのため、アドレスやデータに変化が無くても、クロック（ＣＫ）が入力されるとアクセス動作になり、ＳＲＡＭ回路全体に通常動作が行われる。これにより消費電流が多くなってしまう。
【００１４】
このため、同一アドレスをアクセスした場合でも他のアドレスにアクセスした時も同様に電力を消費している。
【００１５】
ところで、消費電流低減には、特定のビットラインのみをプリチャージする方法がある（例えば、特許文献１参照）。
【特許文献１】特開２０００−１９５２６０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
上記した特許文献１に記載された方法においても同じアドレスへのアクセスなどに関しては通常動作を行うため消費電流低減は出来ていない。
【００１７】
この発明は、上記の事情を鑑み、アドレス変化や、入力データの変化を検出し、クロックが入力された時に、通常動作を行うかどうかを判断し、同一アドレスへの読み出し動作や、同一データの書き込みなど、不要な動作を自動的に停止させ消費電流を低減することを目的とする。
【課題を解決するための手段】
【００１８】
この発明の半導体記憶装置は、複数のメモリセルをマトリックス状に配置し、任意のアドレス情報とクロックにより、読み出し動作および書き込み動作を行う半導体記憶装置において、データ入力信号の変化を検出して検出信号を出力する入力データ変化検出回路と、この入力データ変化検出回路の検出信号に基づきデータ入力ラッチ信号を制御する手段と、を備え、前記制御手段は、書き込み動作において、前記入力データ変化検出回路が変化を検出していない時、データ入力ラッチ信号をラッチ状態に保持することを特徴とする。
【００１９】
また、この発明の半導体記憶装置は、複数のメモリセルをマトリックス状に配置し、任意のアドレス情報とクロックにより、読み出し動作および書き込み動作を行う半導体記憶装置において、アドレス信号の変化を検出して検出信号を出力するアドレス変化検出回路と、データ入力信号の変化を検出して検出信号を出力する入力データ変化検出回路と、前記アドレス変化検出回路及びデータ入力変化検出回路からの検出信号に基づき前記クロックの書き込み回路への伝搬を制御する手段と、を備え、前記制御手段は、書き込み動作において、前記アドレス変化検出回路がアドレスの変化を検出していない時で且つ前記入力データ変化検出回路が変化を検出していない時、クロックを内部に伝播するのを禁止する書き込み動作禁止信号を送出し、書き込み動作を行わないことを特徴とする。
【００２０】
上記した構成によれば、半導体記憶装置において、書き込み時アドレス変化、入力データに変化が無い時、クロック信号が動いても、内部動作を行わないことにより消費電流を抑えることが出来る。
【００２１】
この発明の半導体記憶装置は、複数のメモリセルをマトリックス状に配置し、任意のアドレス情報と外部同期クロックにより、読み出し動作および書き込み動作を行う半導体記憶装置において、アドレス信号の変化を検出して検出信号を出力する検出回路と、前記アドレス変化検出回路からの検出信号に基づき前記クロックの読み出し回路への伝搬を制御する手段と、を有し、前記制御手段は、読み出し動作において、アドレス変化検出回路がアドレスの変化を検出していない時、前記クロックを内部に伝播するのを禁止する読み出し動作禁止信号を送出し読み出し動作を行わないことを特徴とする。
【００２２】
上記した構成によれば、同期式半導体記憶装置において、読み出し動作時に、アドレス変化無しでクロック信号が動いても、内部での動作を行わないことにより消費電流を抑えることが出来る。
【００２３】
更に、この発明は、書き込み動作から読み出し動作に変化したことを検出して検出信号を出力するモード変化検出回路を、備え、前記モード変化検出回路により書き込み動作から読み出し動作に変化したことを検出すると共に、前記アドレス変化検出回路からの検出信号によりアドレス変化を検出すると、書き込みデータを読み出しデータ出力回路に転送することを禁止するように構成すると良い。
【００２４】
上記した構成によれば、同期式半導体記憶装置において、書き込み時入力データに変化が無い時クロック信号が動いてもデータ入力ラッチ回路を動作させないことにより、消費電流を抑えることが出来る。
【００２５】
また、この発明の半導体記憶装置は、複数のメモリセルをマトリックス状に配置し、複数のアクセス系統を有し、それぞれ独立に任意のアドレス情報と外部同期クロックにより、読み出し動作および書き込み動作を行う半導体記憶装置において、アドレス信号の変化を検出して検出信号を出力する検出回路と、前記アドレス変化検出回路からの検出信号に基づき前記クロックの読み出し回路への伝搬を制御する手段と、を有し、前記制御手段は、読み出し動作において、アドレス変化検出回路がアドレスの変化を検出していない時、前記クロックを内部に伝播するのを禁止する読み出し動作禁止信号を送出し読み出し動作を行わないことを特徴とする。
【００２６】
更に、この発明は、上記構成に加え、書き込み動作から読み出し動作に変化したことを検出して検出信号を出力するモード変化検出回路を、備え、前記モード変化検出回路により書き込み動作から読み出し動作に変化したことを検出すると共に、前記アドレス変化検出回路からの検出信号によりアドレス変化を検出すると、書き込みデータを読み出しデータ出力回路に転送することを禁止するように構成すると良い。
【００２７】
また、この発明の半導体記憶装置は、複数のメモリセルをマトリックス状に配置し、複数のアクセス系統を有し、それぞれ独立に任意のアドレス情報とクロックにより、読み出し動作および書き込み動作を行う半導体記憶装置において、データ入力信号の変化を検出して検出信号を出力する入力データ変化検出回路と、この入力データ変化検出回路の検出信号に基づきデータ入力ラッチ信号を制御する手段と、を備え、前記制御手段は、書き込み動作において、前記入力データ変化検出回路が変化を検出していない時、データ入力ラッチ信号をラッチ状態に保持することを特徴とする。
【００２８】
また、この発明の半導体記憶装置は、複数のメモリセルをマトリックス状に配置し、複数のアクセス系統を有し、それぞれ独立に任意のアドレス情報とクロックにより、読み出し動作および書き込み動作を行う半導体記憶装置において、アドレス信号の変化を検出して検出信号を出力するアドレス変化検出回路と、データ入力信号の変化を検出して検出信号を出力する入力データ変化検出回路と、前記アドレス変化検出回路及びデータ入力変化検出回路からの検出信号に基づき前記クロックの書き込み回路への伝搬を制御する手段と、を備え、前記制御手段は、書き込み動作において、前記アドレス変化検出回路がアドレスの変化を検出していない時で且つ前記入力データ変化検出回路が変化を検出していない時、クロックを内部に伝播するのを禁止する書き込み動作禁止信号を送出し、書き込み動作を行わないことを特徴とする。
【００２９】
上記したように構成するこことで、マルチポートの半導体記憶装置についても同様の作用、効果が実現できる。
【００３０】
また、この発明の半導体記憶装置は、複数のメモリセルをマトリックス状に配置し、任意のアドレス情報と外部同期クロックにより、読み出し動作を行う読み出し専用半導体記憶装置において、アドレス信号の変化を検出して検出信号を出力する検出回路と、前記アドレス変化検出回路からの検出信号に基づき前記クロックの読み出し回路への伝搬を制御する手段と、を有し、前記制御手段は、アドレス変化検出回路がアドレスの変化を検出していない時、前記クロックを内部に伝播するのを禁止する読み出し動作禁止信号を送出し読み出し動作を行わないことを特徴とする。
【００３１】
上記したように構成するこことで、読み出し専用の半導体記憶装置についても同様の作用、効果が実現できる。
【発明の効果】
【００３２】
請求項１及び２に記載の発明によれば、書き込み時アドレス変化、入力データに変化が無い時クロック信号が動いても、内部動作を行わないことにより消費電流を抑えることが出来る。
【００３３】
請求項３に記載の発明によれば、同期式半導体記憶装置において、読み出し動作時に、アドレス変化無しでクロック信号が動いても、内部での動作を行わないことにより消費電流を抑えることが出来る。
【００３４】
請求項４に記載の発明によれば、同期式半導体記憶装置において、書き込み時入力データに変化が無い時クロック信号が動いてもデータ入力ラッチ回路を動作させないことにより、消費電流を抑えることが出来る。
【００３５】
請求項５乃至７に記載の発明によれば、マルチポートの半導体記憶装置についても、上記と同様の効果が実現できる。
【００３６】
請求項９に記載した発明によれば、読み出し専用の半導体記憶装置において、読み出し動作時に、アドレス変化無しでクロック信号が動いても、内部での動作を行わないことにより消費電流を抑えることが出来る。
【発明を実施するための最良の形態】
【００３７】
以下、この発明の実施の形態を図に基づいて説明する。図１は、この発明の第１の実施形態にかかる同期型ＳＲＡＭの構成を示すブロック図である。尚、図１２に示すＳＲＡＭと同一部分については同一符号を付し、説明の重複を避けるために、ここではその説明を割愛する。
【００３８】
図１に示すように、アドレス変化検出回路（ＡＴＤ：Ａｄｄｒｅｓｓ  Ｔｒａｎｓｉｔｉｏｎ  Ｄｅｔｅｃｔｏｒ）８０は、アドレスの変化を検出し、ハイレベルの信号を発生する回路で、アドレスバッファ６０からのアドレス信号を受け、アドレス信号の変化を検出して検出信号を出力する。この検出信号は、内部動作許可信号（ＳＡＴＤ）として制御回路３０に与えられる。
【００３９】
制御回路３０は、前述したように、同期信号ＣＫ、ライトイネーブル信号ＷＥＢ、チップイネーブル信号ＣＥＢを受け取り、行デコーダ４０、列デコーダ５０にへ与える信号ＤＥＮ、読み出し／書き込み回路２０へ与える信号ＷＥＮ、ＳＥＮを生成し、出力する。この実施形態においては、読み出しモードの時、ライトイネーブル信号ＷＥＮは”Ｈ”、読み出しのためのセンス信号ＳＥＮが”Ｈ”になり、書き込みモードの時、ライトイネーブル信号ＷＥＮは”Ｌ”、書き込みためのライト信号ＷＥＮが”Ｈ”になる。
【００４０】
同期型ＳＲＡＭの読み出しモードにおいて、同期信号ＣＫが動作する前に、アドレスが変化した場合、ＡＴＤ回路８０により、アドレス変化検出に基づく内部動作許可信号（ＳＡＴＤ）を制御回路３０に送出する。制御回路３０は、内部動作許可信号（ＳＡＴＤ）の検出により、外部同期信号ＣＫを元に、ＳＥＮ信号を”Ｈ”にし、読み出し／書き込み回路２０を動作させて通常動作を行う。
【００４１】
動作終了後、制御回路３０は、内部動作許可信号（ＳＡＴＤ）を非活性化し、動作禁止とする。次に、同期信号ＣＫが動作するまでアドレス変化が無い場合、内部動作許可信号（ＳＡＴＤ）は禁止状態のままであり、外部同期信号ＣＫが動作しても、内部動作許可信号（ＳＡＴＤ）が禁止状態のままであるため、制御回路３０は内部動作のための信号の送出は行われない。
【００４２】
読み出し動作で、アドレスが変化しない場合には、読み出しデータも変化はしないため、メモリが動作する必要はないので、入出力回路７０に保持されているデータをそのまま出力すればよい。。
【００４３】
上記した動作を図２のタイミングチャートに従い説明する。同期信号ＣＫが動作する前にアドレスが変化した場合、ＡＴＤ回路８０により、アドレス変化を検出し、内部動作許可信号（ＳＡＴＤ）がハイレベル（８１）になる。そして、同期信号ＣＫの立ち上がりで、制御回路３０は、内部動作許可信号ＳＡＴＤがハイレベル、即ち、活性化状態の時、行デコーダ４０、列デコーダ５０にへ与える信号ＤＥＮ、読み出し／書き込み回路２０へ与える信号ＷＥＮ、ＳＥＮを生成し、出力する。内部動作許可信号ＳＡＴＤはクロックＣＫの立ち上がりから所定時間遅延して、非活性化する（８２）。そして、アドレスの変化がない場合には、内部動作許可信号ＳＡＴＤは非活性状態を維持する。同期信号ＣＫの立ち下がり（３２）、から所定時間遅延してＤＥＮ、ＷＥＮ、ＳＥＮが非活性になる。このクロックＣＫの立ち上がり３１からＤＥＮ、ＷＥＮ、ＳＥＮが非活性になるまでが内部動作期間となる。
【００４４】
そして、アドレスの変化がなく、内部動作許可信号（ＳＡＴＤ）は非活性状態を維持したまま、同期クロックＣＫが動作しても（３３，３４）もＤＥＮ、ＷＥＮ、ＳＥＮが非活性野間間、内部動作が行われない。アドレスが変化すると、内部動作許可信号（ＳＡＴＤ）がハイレベル（８３）になり、同期信号ＣＫの立ち上がりで、ＤＥＮ、信号ＷＥＮ、ＳＥＮを生成し、出力される。
【００４５】
上記した第１の実施形態において、アドレスが変化せず、書き込みモードから読み出しモードに変化した場合、書き込みデータを出力する必要がある。このとき、書き込んだデータを読み出し動作によりそのまま行うが、例えば、書き込みデータを読み出しデータ出力回路に転送できるように構成した回路においては、メモリ内の読み出しを行うのではなく、書き込みデータを読み出しデータ出力回路に転送する動作により書き込みデータを出力することができる。
【００４６】
次に、この発明の第２の実施形態につき説明する。図３は、この発明の第２の実施形態にかかる同期型ＳＲＡＭの構成を示すブロック図である。尚、上記の従来例、第１の実施形態と同一部分には同一符号を付し、説明の重複を避けるために、ここではその説明を割愛する。
【００４７】
上記した第１の実施形態において、アドレスが変化せず、書き込みモードから読み出しモードに変化した場合、書き込みデータを出力する必要があるが、アドレスが変化した場合、書き込みデータを出力する必要が無い。
【００４８】
そこで、この第２の実施形態においては、読み書きモードの変化を検出するモード変化検出回路９０を設けている。このモード変化検出回路９０は、制御回路３０より与えられるライトイネーブル信号（ＷＥＢ）の状態を判断し、この信号の状態からモードが変化したことを検出し、その検出結果信号（ＭＴＤ）を制御回路３０に与える。制御回路３０は、アドレス変化の検出信号（ＳＡＴＤ）と、読み書きモード変化検出信号（ＭＴＤ）により、書き込みモードから読み出しモードに変化し、且つアドレスが変化した場合、書き込みデータを読み出し／書き込み回路２０内の出力回路に転送することを禁止する信号（ＤＲＷ）を出力し、余分な消費電流を削減する。
【００４９】
次に、この発明の第３の実施形態につき説明する。図４は、この発明の第３の実施形態にかかる同期型ＳＲＡＭの構成を示すブロック図である。尚、上記の従来例、第１の実施形態と同一部分には同一符号を付し、説明の重複を避けるために、ここではその説明を割愛する。
【００５０】
この第３の実施形態は、データ変化検出回路９１を設け、このデータ変化検出回路９１にて、書き込みデータが前回の書き込みデータの変化の有無を検出する。書き込みモードにおいて、データ変化検出回路９１で書き込みデータが前回の書き込みデータから変化したか、していないかを検出し、検出信号（ＳＤＴＤ）を制御回路３０へ出力する。そして、制御回路３０は、書き込みデータが変化している場合、書き込みデータラッチ信号をイネーブルにし、書き込みデータを取り込み、変化していない場合、データ取り込み禁止信号（ＤＬＡ）によりラッチ信号をラッチ状態のままにしておく。これにより書き込みデータが変化していない時に、ラッチのコントロールする信号が動作しないため、消費電流を削減できる。
【００５１】
次に、この発明の第４の実施形態につき説明する。図５は、この発明の第４の実施形態にかかる同期型ＳＲＡＭの構成を示すブロック図である。尚、上記の従来例、第１、第３の実施形態と同一部分には同一符号を付し、説明の重複を避けるために、ここではその説明を割愛する。
【００５２】
この第４の実施形態は、書き込みモードにおいて、前サイクルと同じアドレス、同じデータを書き込む場合について、消費電力の低減を図るものである。
【００５３】
書き込みモードにおいて、前サイクルと同じアドレス、同じデータを書き込む場合、メモリは動作をする必要無いが、外部同期信号ＣＫがくれば書き込み動作を行ってしまう。
【００５４】
そこで、この第４の実施形態は、アドレスの変化と書き込みデータの変化とを検出し、動作を制御するものである。同期信号ＣＫが動作する前に、アドレスが変化した場合、ＡＴＤ回路８０により、アドレス変化を検出し、更に、書き込みデータ変化検出回路９１により書き込みデータが変化したことを検出した場合、制御回路３０は、内部動作許可信号（ＤＲＷ）を送出し、外部同期信号ＣＫを元に通常動作を行う。動作終了後、内部動作許可信号（ＳＡＴＤ）を非活性化し、動作禁止とし、次に同期信号ＣＫが動作するまでアドレス変化が無くかつ書き込みデータに変化が無い場合、動作する必要が無い為、内部動作許可信号を非活性化のままにし、無駄な動作を行わない、これにより消費電流の削減ができる。
【００５５】
上記各実施形態は、１ポートＳＲＡＭについて述べているが、マルチポートＳＲＡＭにおいても、それぞれのポートに同様の回路を付加することにより、同様の効果が得られる。
【００５６】
また、上記した第３及び第４の実施形態においては、同期式ＳＲＡＭについて説明したが、非同期式のメモリにも適用することができる。書き込みに関しては、同期式、非同期式に関わらず、上記した構成にすることで、消費電力の低減を図ることができる。非同期式のメモリの場合には、アドレス情報に基づいてクロックを生成する。
【００５７】
次に、この発明の第５の実施形態につき説明する。図６は、この発明の第５の実施形態にかかるマスクＲＯＭの構成を示すブロック図である。尚、この第５の実施形態は、第１の実施形態とメモリの種類がＲＯＭであることに付随する回路構成が異なり、ＲＯＭであることから、読み出し回路２０ａと、出力回路７ａの構成を取るが基本的には第１の実施形態と同様の構成になっている。
【００５８】
同期型マスクＲＯＭ（製造工程においてデータをプログラムする）において、同期信号ＣＫが動作する前にアドレスが変化した場合、ＡＴＤ回路８０により、アドレス変化を検出し、内部動作許可信号（ＳＡＴＤ）を送出し、制御回路３０は、外部同期信号ＣＫを元に通常動作を行う。動作終了後、内部動作許可信号を非活性化し動作禁止とし、次に同期信号ＣＫが動作するまでアドレス変化が無い場合、内部動作許可信号は禁止状態のままであり、外部同期信号ＣＫが動作しても、内部動作許可信号が禁止状態のままであるため内部動作は行われない。
【００５９】
尚、上記した実施形態は、マスクＲＯＭに対して述べているが、使用者が任意にデータを書き込める書き込み可能なＲＯＭであるＥＰＲＯＭやＥＥＰＲＯＭなどに対しても読み出し回路部に同様の回路を追加することにより同様の効果が実現できる。
【００６０】
アドレス変化検出回路８０およびデータ変化検出回路９１における変化検出回路の一例を図７に示す。これら検出回路は、入力されるのがアドレス情報データか書き込みデータかの違いであり、それらのデータの変化を検出する構成は同じである。図７に示すように、アドレス変化検出回路８０またはデータ変化検出回路９１における変化検出回路は、アドレス情報データまたは書き込みデータがインバータ８０１に与えられる。インバータ８０１からインバータ８０２を介してナンド回路８０６及びノア回路８０７の一方の端子へ出力される。ナンド回路８０６及びノア回路８０７の他方の入力には、インバータ８０３乃至８０５でインバータ８０２の出力を遅延したデータが与えられる。ナンド回路８０６の出力はインバータ８０８を介してノア回路８０９の一方の入力へ与えられ、ノア回路８０７の出力はノア回路８０９の他方に与えられる。そしてノア回路８０９の出力がインバータ８１０に与えられ、インバータ８１０より、パルス状の信号が出力される。即ち、アドレス情報データか書き込みデータかの信号が変化した時、立ち上がり、立ち下がりをそれぞれ検出し、パルス状の信号をインバータ８１０より発生する。
【００６１】
アドレス変化検出回路８０およびデータ変化検出回路９１の変化検出回路の信号をまとめる回路の一例を図８に示す。図７に示す変化検出回路は、１つのデータ線に対する変化を検出するものであり、アドレス変化検出回路８０およびデータ変化検出回路９１は、複数の変化検出回路をまとめられている。変化検出回路の出力はトランジスタ８１−０〜８１−ｎのゲートにそれぞれ与えられる。これらトランジスタのソースは接地され、ドレインは共通に接続され、その出力がインバータ８４から検出信号として出力される。共通接続されたドレインにはトランジスタ８２を介して電源電位が与えられ、また、コンデンサ８３を介して接地されている。この図８に示す回路により、それぞれの信号の変化を検出したパルス状の信号をまとめ、インバータ８４よりパルス状の信号（ＳＡＴＤ）（ＳＤＴＤ）を生成し、出力する。
【００６２】
読み書きモード変化検出回路９０の一例を図９に示す。図９に示すように、読み書きモード変化検出回路９０は、制御回路３０より与えられるライトイネーブル信号（ＷＥＢ）がインバータ９０１に入力され、インバータ９０１からインバータ９０２を介してナンド回路９０６の一方の端子へ出力される。ナンド回路９０６の他方の入力には、インバータ９０３乃至９０５でインバータ９０２の出力を遅延したデータが与えられる。ナンド回路９０６の出力がインバータ９０７にに与えられ、インバータ９０７よりモード変化検出信号が出力される。
【００６３】
内部動作禁止信号を発生する回路の一例を図１０に示す。動作終了後に禁止信号をセットし、アドレスやデータ変化を検出した信号がノア回路９１０の一方に与えられ、その出力信号がノア回路９１１の一方に与えられる。ノア回路９１１の他方には同期信号ＣＫが与えられる。そして、ノア回路９１１の出力がノア回路９１０の他方に与えられ、ノア回路９１０の出力がインバータ９１２に与えられ、インバータ９１２より内部動作禁止信号が出力される。このように、動作終了後に禁止信号をセットし、アドレスやデータ変化を検出しその信号をリセット信号として内部動作禁止信号を出力する。
【００６４】
入力データを出力回路に転送することを禁止する信号を出力する回路の一例を図１１に示す。書き込みモードから読み出しモードに変化した信号（ＭＴＤ）と内部禁止信号とがナンド回路９２０に与えられ、ナンド回路９２０の出力をインバータ９２１に与え、インバータ９２１より信号（ＤＲＷ）を出力する。このように、書き込みモードから読み出しモードに変化した信号がパルス状にくることにより、入力データを出力回路に転送するとき、内部動作禁止信号と論理演算することにより、そのパルスを発生しないよう構成した回路である。
【図面の簡単な説明】
【００６５】
【図１】この発明の第１の実施形態にかかる同期型ＳＲＡＭの構成を示すブロック図である。
【図２】この発明の第１の実施形態にかかる同期型ＳＲＡＭの動作を示すタイミングチャートである。
【図３】この発明の第２の実施形態にかかる同期型ＳＲＡＭの構成を示すブロック図である。
【図４】この発明の第３の実施形態にかかる同期型ＳＲＡＭの構成を示すブロック図である。
【図５】この発明の第４の実施形態にかかる同期型ＳＲＡＭの構成を示すブロック図である。
【図６】この発明の第５の実施形態にかかる同期型ＳＲＡＭの構成を示すブロック図である。
【図７】アドレス変化検出回路およびデータ変化検出回路における変化検出回路の一例を示す回路図である。
【図８】変化検出回路の信号をまとめる回路の一例を示す回路図である。
【図９】読み書きモード変化検出回路の一例を示す回路図である。
【図１０】内部動作禁止信号を発生する回路の一例を示す回路図である。
【図１１】入力データを出力回路に転送することを禁止する信号を出力する回路の一例を示す回路図である。
【図１２】従来の１ポートＳＲＡＭのブロック図である。
【図１３】メモリセルの一例を示す回路図である。
【符号の説明】
【００６６】
１０  メモリセルアレイ
２０  読み出し／書き込み回路
３０  制御回路
４０  行デコーダ
５０  列デコーダ
６０  入出力回路
７０と、を備える。
【００６７】
８０  アドレス変化検出回路
９０  モード変化検出回路
９１  データ変化検出回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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