(57)【要約】【課題】  バスインターフェースの改造やバスブリッジの搭載なしにバスプロトコルの異なるハードモジュール（ＩＰ）のバスプロトコルを調整可能なバスコントローラ、マイクロコンピュータ及び電子機器の提供を目的とする。【解決手段】バスプロトコルが異なる複数のハードモジュールＩＰが接続された内部バス２０に接続可能なバスコントローラ１００であって、各ハードモジュールＩＰについて割り付けられたアドレス空間のアドレス情報とハードモジュールのバスプロトコル特定情報を関連づけて記憶するアドレス割付情報記憶部１２０と、ホスト１０からのアクセス要求で使用されるアドレス情報に基づき、プロトコルタイプの情報を読み出して、アクセス対象のハードモジュールのバスプロトコルを判断するバスプロトコル判断回路１３０と、判断されたバスプロトコルのタイプに応じて前記内部バスを制御するバスプロトコル制御回路１８０を含む。【選択図】      図２
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【特許請求の範囲】
【請求項１】
バスプロトコルが異なる複数のハードモジュールが接続された内部バスに接続可能なバスコントローラであって、
各ハードモジュールについてハードモジュールに割り付けられたアドレス空間のアドレス情報とハードモジュールのバスプロトコル特定情報を関連づけて記憶するアドレス割付情報記憶部と、
ホストからのアクセス要求においてアクセス対象のハードモジュールを特定するために使用されるアドレス情報に基づき、アドレス割付情報記憶部から当該アドレスに対応したハードモジュールのバスプロトコル特定情報を読み出して、アクセス対象のハードモジュールのバスプロトコルを判断するバスプロトコル判断回路と、
判断結果に応じて前記内部バスを制御するバスプロトコル制御回路と、
を含むことを特徴とするバスコントローラ。
【請求項２】
請求項１において、
入力情報に基づいて、前記アドレス割付情報記憶部に、ハードモジュールに割り付けられたアドレス空間のアドレス情報及びハードモジュールのバスプロトコル特定情報の少なくとも一方を設定又は変更するアドレス割付設定部を含むことを特徴とするバスコントローラ。
【請求項３】
請求項１乃至２において、
バスプロトコルが異なる複数のハードモジュールで１セットの内部バスを共用し、バスコントローラは複数のハードモジュールの各バスプロトコルに応じて前記１セットの内部バスを制御することを特徴とするバスコントローラ。
【請求項４】
請求項１乃至３のいずれかに記載のバスコントローラを含むことを特徴とするマイクロコンピュータ。
【請求項５】
請求項４に記載のマイクロコンピュータと、
前記マイクロコンピュータの処理対象となるデータの入力手段と、
前記マイクロコンピュータにより処理されたデータを出力するためのＬＣＤ出力手段とを含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バスコントローラ、マイクロコンピュータ及び電子機器に関する。
【背景技術】
【０００２】
従来、異なるバス・プロトコルのハードモジュール（ＩＰ）をシステム・オン・チップに組み込む際は、ハードモジュール（ＩＰ）自体のバス・インターフェースを内部バスに対応するように改造、または、ハードモジュール（ＩＰ）とシステム・オン・チップ内の内部バスとハードモジュール（ＩＰ）の間にバス・ブリッジを搭載することで実現していた。
【特許文献１】特開平１−２７３１５８号
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしハードモジュール（ＩＰ）のバス・インタフェースを改造することは、改造そしてその検証そのものに時間が費やされ、改造ミスの危険性が伴った。
【０００４】
また内部バスとハードモジュール（ＩＰ）との間にバス・ブリッジを搭載する方法も同じく、バス・ブリッジの設計そしてその検証そのものに時間が費やされ、改造ミスの危険性を伴っていた。
【０００５】
本発明は以上のような問題点に鑑みてなされたものであり、その目的とするところは、バスインターフェースの改造やバスブリッジの搭載なしにバスプロトコルの異なるハードモジュール（ＩＰ）のバスプロトコルを調整可能なバスコントローラ、マイクロコンピュータ及び電子機器の提供を目的とする。
【課題を解決するための手段】
【０００６】
（１）本発明は、バスプロトコルが異なる複数のハードモジュールが接続された内部バスに接続可能なバスコントローラであって、
各ハードモジュールについてハードモジュールに割り付けられたアドレス空間のアドレス情報とハードモジュールのバスプロトコル特定情報を関連づけて記憶するアドレス割付情報記憶部と、
ホストからのアクセス要求においてアクセス対象のハードモジュールを特定するために使用されるアドレス情報に基づき、アドレス割付情報記憶部から当該アドレスに対応したハードモジュールのバスプロトコル特定情報を読み出して、アクセス対象のハードモジュールのバスプロトコルを判断するバスプロトコル判断回路と、
判断結果に応じて前記内部バスを制御するバスプロトコル制御回路と、
を含むことを特徴とする。
【０００７】
ここにおいて内部バスは１セットで実現される場合でも良いし、複数セットで実現される場合でもよい。複数セットで実現される場合には、例えばバスプロトコルが同じハードモジュールで内部バスを共有できるように、バスプロトコルのタイプ別に内部バスを設けるようにしてもよい。
【０００８】
またバスプロトコル特定情報とは、複数の異なるバスプロトコルのどのバスプロトコルであるのかを特定可能な情報であればよく、例えばバスプロトコルのタイプ（種別）を表すＩＤ番号でもよいし、各バスプロトコルが対応するステートマシンのステートの情報でもよい。
【０００９】
一般にハードモジュールはホスト（ＣＰＵ、ＤＳＰ等）のアドレス空間にマッピングされ、マッピングされたアドレスによってアクセス要求等が行われる。
【００１０】
本発明では、予めハードモジュールにマッピングされたアドレス空間のアドレス情報（アドレス範囲等）とハードモジュールのバスプロトコルタイプの情報が関連づけてアドレス割付情報記憶部に記憶されている。アドレス割付情報記憶部は例えばレジスタ等を用いて実現されてもよい。
【００１１】
そしてホストからのアクセス要求時にアクセス対象のハードモジュールを特定するために使用されるアドレス情報に基づき、アドレス割付情報記憶部から当該アドレスに対応したハードモジュールのバスプロトコルタイプの情報を読み出して、アクセス対象のハードモジュールのバスプロトコルのタイプを判断し、判断されたバスプロトコルのタイプに応じて前記内部バスが制御される。バスプロトコル制御回路はバスプロトコルに応じたアドレス、データ、各種制御信号等のタイミング制御等を行う。
【００１２】
従って本発明によれば、内部バスをアクセス対象のハードモジュールのバスプロトコルに応じて制御することが可能であり、ハードモジュールのバスインターフェースを改造したり内部バスとハードモジュールの間にバスブリッジを設けたりすることなしに、バスプロトコルが異なるハードモジュールを同一バスに接続可能となる。
【００１３】
また、ハードモジュール自体のバス・インターフェースを内部バスへの改造やバス・ブリッジの設計が省略できることにより、設計及び検証時間の短縮、設計不具合の発生低下、ゲートサイズ縮小化が可能になる。
【００１４】
また本発明のバスコントローラは各ハードモジュールで異なるバスプロトコルを全て制御するので、アドレス、データ、リード／ライト等の基本信号を共有することが可能になる。従って設計上のミス(各ハードモジュールのバスブリッジの不具合や接続ミス)の削減が可能になる。
【００１５】
またバス信号の絶対数が削減でき、ＬＳＩ及びボードの実装面積の削減が可能になる。
【００１６】
（２）本発明のバスコントローラは、
入力情報に基づいて、前記アドレス割付情報記憶部に、ハードモジュールに割り付けられたアドレス空間のアドレス情報及びハードモジュールのバスプロトコル特定の情報の少なくとも一方を設定又は変更するアドレス割付設定部を含むことを特徴とする。
【００１７】
アドレス割付設定部は、例えばＣＰＵが所定のプログラムを実行することにより実現してもよいし、ハードウエアで実現してもよい。
【００１８】
本発明によれば、各ハードモジュールについてハードモジュールに割り付けられたアドレス空間のアドレス情報とハードモジュールのバスプロトコル特定の情報を外部からの入力情報にもとづいて設定／更新することができる。従って内部バスに接続されるハードモジュールの構成の異なる半導体装置に対しても搭載可能な汎用的なバスコントローラを提供することができる。
【００１９】
（３）本発明のバスコントローラは、
バスプロトコルが異なる複数のハードモジュールで１セットの内部バスを共用し、バスコントローラは複数のハードモジュールの各バスプロトコルに応じて前記１セットの内部バスを制御することを特徴とする。
【００２０】
（４）本発明は、上記のいずれかに記載のバスコントローラを含むことを特徴とするマイクロコンピュータである。
【００２１】
（５）本発明は上記のいずれかに記載のマイクロコンピュータと、
前記マイクロコンピュータの処理対象となるデータの入力手段と、
前記マイクロコンピュータにより処理されたデータを出力するためのＬＣＤ出力手段とを含むことを特徴とする電子機器である。
【発明を実施するための最良の形態】
【００２２】
１．バスコントローラ
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。
【００２３】
図１は本実施の形態のバスコントローラの特徴について説明するための図である。
【００２４】
ＩＰ１（３０）〜ＩＰ６（８０）はバスプロトコルが異なる複数のハードモジュール（ＩＰ）である。本実施の形態のバスコントローラ１００はバスプロトコルが異なる複数のハードモジュールＩＰ１（３０）〜ＩＰ６（８０）が接続された内部バス２０に接続され、ホスト（ＤＳＰ又はＣＰＵ等）からの各ハードモジュールＩＰ１（３０）〜ＩＰ６（８０）へのアクセス要求に応じて、各ハードモジュール（ＩＰ）に応じたバスプロトコルで、内部バス２０を動作させる。
【００２５】
図２は、本実施の形態のバスコントローラの機能ブロック図である。
【００２６】
本実施の形態のバスコントローラ１００は、アドレス割付設定部１１０とアドレス割付情報記憶部１２０とを含む。
【００２７】
アドレス割付情報記憶部１２０は、各ハードモジュール（ＩＰ）についてハードモジュール（ＩＰ）に割り付けられたアドレス空間のアドレス情報とハードモジュールのバスプロトコルタイプの情報を関連づけて記憶する。例えばレジスタ等で実現することもできる。
【００２８】
アドレス割付設定部１１０は、外部からの入力情報に基づき、前記アドレス割付情報記憶部１２０に、ハードモジュールに割り付けられたアドレス空間のアドレス情報及びハードモジュールのバスプロトコルタイプの情報の少なくとも一方を設定又は変更する処理を行う。
【００２９】
本実施の形態のバスコントローラ１００は、メインステートマシン１３０を含む。メインステートマシン１３０は、ホスト（ＣＰＵ、ＤＳＰ等）１０からのアクセス要求にかかるアドレス空間の情報及びアドレス割付情報記憶部１２０に記憶されたハードモジュール（ＩＰ）に割り付けられたアドレス空間のアドレス情報とハードモジュール（ＩＰ）のバスプロトコル特定情報にもとづいて、バスプロトコルを判断するバスプロトコル判断回路として機能する。
【００３０】
本実施の形態のバスコントローラ１００は、バスプロトコル１サブ・ステートマシン１４０、バスプロトコル２サブ・ステートマシン１５０、バスプロトコル３サブ・ステートマシン１６０を含む。
【００３１】
バスプロトコル１サブ・ステートマシン１４０は、バスプロトコル１に従って前記内部バス２０を制御するためのステートマシンである。
【００３２】
バスプロトコル２サブ・ステートマシン１５０は、バスプロトコル２に従って前記内部バス２０を制御するためのステートマシンである。
【００３３】
バスプロトコル３サブ・ステートマシン１６０は、バスプロトコル３に従って前記内部バス２０を制御するためのステートマシンである。
【００３４】
またバスタイミングジェネレータ１７０は、内部バス２０及びバスプロトコル１サブ・ステートマシン１４０〜バスプロトコル３サブ・ステートマシン１６０に接続され、バスプロトコル１サブ・ステートマシン１４０〜バスプロトコル３サブ・ステートマシン１６０のいずれかのサブステートマシンに従って内部バスを流れるアドレス、データ、制御信号等のタイミング制御を行う。
【００３５】
バスプロトコル１サブ・ステートマシン１４０〜バスプロトコル３サブ・ステートマシン１６０、バスタイミングジェネレータ１７０は、バスプロトコルのタイプに応じて前記内部バスを制御するバスプロトコル制御回路（アドレス、データ、制御信号のタイミング制御）として機能する。
【００３６】
なおここではサブステートマシンが３つある場合（内部バスがバスプロトコル１〜バスプロトコル３の３つの異なるバスプロトコルで動作する複数のハードモジュール（ＩＰ）が接続されている場合）を例に取り説明したが、サブステートマシンが３つある場合（２つの異なるバスプロトコルで動作する複数のハードモジュール（ＩＰ）が接続されている場合）でもよいし、サブステートマシンが４つ以上ある場合（４つ以上の異なるバスプロトコルで動作する複数のハードモジュール（ＩＰ）が接続されている場合）でもよい。
【００３７】
図３は本実施の形態のアドレス空間の割付の様子を表した図である。
【００３８】
本実施の形態のハードモジュール（ＩＰ）は、ホスト（ＣＰＵやＤＳＰ等）のアドレス空間に割り付けられている。
【００３９】
例えばハードモジュールＩＰ１には「0X0000  0000」≦ＩＰ１＜「0X0100  0000」のＩＰアドレスがわりつけられている。ホスト（ＣＰＵやＤＳＰ等）が各ハードモジュール（ＩＰ）に対してアクセス要求を行う時には、この各ハードモジュール（ＩＰ）に割り付けられたＩＰアドレスを使用する。
【００４０】
図４は、本実施の形態のアドレス割付情報記憶部に記憶されている各ハードモジュール（ＩＰ）についてハードモジュール（ＩＰ）のアドレス範囲とハードモジュール（ＩＰ）のバスプロトコルの情報の一例である。
【００４１】
３００はアドレス割付情報テーブルである。アドレス割付情報テーブル３００は、各ハードモジュール（ＩＰ）についてハードモジュール（ＩＰ）のアドレス範囲（スタートアドレス３１０とエンドアドレス３２０）とハードモジュール（ＩＰ）のバスプロトコル特定情報（バスプロトコルの対応（又は当該バスプロトコルタイプの場合のステート）３３０が記憶されている。アドレス割付情報テーブル３００は例えばレジスタ等にもたせてもよい。
【００４２】
図５は本実施の形態のメインステートマシンのステートの遷移内容について説明するための図である。
【００４３】
Ｓ１（５２０）はバスプロトコル１で内部バスを動作させる状態で、Ｓ２（５３０）はバスプロトコル２で内部バスを動作させる状態で、Ｓ３（５４０）はバスプロトコル３で内部バスを動作させる状態で、Ｉｄｌｅ（５１０）はアイドル状態を表すステートである。
【００４４】
メインステートマシンのステートは所定のイベントにより変化する。ここで所定のイベントとは、ホストからのアクセス要求やアクセスの終了通知である。
【００４５】
バスコントローラは、ホストからハードモジュール（ＩＰ）へのアクセス要求を受けると、アクセス要求にかかるＩＰアドレス（ホストは各ＩＰへのアクセス要求を行う場合、ＩＰアドレスを指定してアクセス要求を行う）に基づき、アドレス割付情報記憶部から、アクセス要求にかかるＩＰアドレスに対応したバスプロトコルの情報をよみだす。そしてバスプロトコルの情報に基づき対応するステートを判断し、現在のステートからバスプロトコルのタイプに応じたステートに遷移する。
【００４６】
例えば図４に示すようなアドレス割付情報テーブルの場合、アクセス要求にかかるＩＰアドレスがどのスタートアドレスとエンドアドレスで特定される範囲に属するか判断し、属する範囲のバスプロトコルの情報を読み出し、当該バスプロトコルに対応するステートに遷移するようにしてもよい。
【００４７】
例えば、ホストがハードモジュールＩＰ１に対してアクセス要求を行った場合、アクセス要求にかかるＩＰアドレス（ＩＰ１ａｄ）はａｓｄ１≦ＩＰ１ａｄ＜ｅａｄ１となり、アドレス割付情報テーブルからハードモジュールＩＰ１のバスプロトコルはＡ（ステートはＳ２）であることがわかり、メインステートマシンはＳ２に遷移する。
【００４８】
またバスコントローラはアクセス要求の終了通知をうけると、アイドル状態を表すステートであるＩｄｌｅ（５１０）に遷移するようにしてもよい。
【００４９】
またバス・プロトコルの異なるハードモジュール（ＩＰ）からハードモジュール（ＩＰ）(例：IP1からIP5)への連続したバスサイクルが発生した際は、Back to Backによるバスサイクルの起動を行うように構成することもできる。
【００５０】
図６は本実施の形態のバスコントローラの処理の流れについて説明するための図である。
【００５１】
まず、アドレス割付機能決定部に各ハードモジュール（ＩＰ）のアドレス範囲及び各ハードモジュール（ＩＰ）のバスプロトコルを設定する（ステップＳ１０）。
【００５２】
そしてホスト（ＣＰＵ又はＤＳＰ）がバスコントローラをアクセスした場合には以下の処理を行う（ステップＳ２０）。
【００５３】
メインステートマシンにて、アクセス要求にかかるアドレス情報に基づきアドレス割付情報記憶部から対応するバスプロトコルのタイプに関する情報を読み出しバスプロトコルを判定し（ステップＳ３０）、バスプロトコルに応じたサブステートマシンを起動する。例えばバスプロトコル１である場合には、バスプロトコル１でサイクル起動するためのバスプロトコル１のサブステートマシンを起動する（ステップＳ４０）。また例えばバスプロトコル２である場合には、バスプロトコル２でサイクル起動するためのバスプロトコル２のサブステートマシンを起動する（ステップＳ５０）。また例えばバスプロトコル３である場合には、バスプロトコル３でサイクル起動するためのバスプロトコル３のサブステートマシンを起動する（ステップＳ６０）。
【００５４】
次にバスタイミングジェネレータで各プロトコルに対応したバスサイクルを起動する（ステップＳ７０）。
【００５５】
図７は内部バスを複数セットで実現した場合の機能ブロック図である。
【００５６】
図１では１セットの内部バスをバスプロトコルの異なる複数にＩＰで共用する場合について説明したがそれに限られない。例えば図７に示すようにバスプロトコルのタイプ毎に内部バス２２，２４，２６を用意し、バスプロトコルが同じハードモジュール（ＩＰ）が内部バスを共用するようにしてもよい。
【００５７】
ハードモジュールＩＰ１（３０）、ＩＰ２（４０）、ＩＰ３（５０）はいずれもバスプロトコルＡであり、内部バス１（２２）を共有している。内部バス１（２２）はバスコントローラ１００’によってバスプロトコルＡで動作する。
【００５８】
ハードモジュールＩＰ４（６０）、ＩＰ５（７０）はいずれもバスプロトコルＢであり、内部バス２（２４）を共有している。内部バス２（２４）はバスコントローラ１００’によってバスプロトコルＢで動作する。
【００５９】
ＩＰ６（８０）はバスプロトコルＣであり、内部バス３（２６）に接続されている。内部バス３（２６）はバスコントローラ１００’によってバスプロトコルＣで動作する。
【００６０】
図８はバスサイクルの異なるＩＰに対するアクセスに関するタイミングチャート図である。
【００６１】
クロック（Clock）６１０，アドレス（Address）６１２、データ（Data）６１４、リード／ライト（RD/WR）６１６、ライトWR６１８、リード（RD）６２０、レディ（READY）６２２は、内部バスを構成する信号線である。
【００６２】
タイプ１型バスプロトコルは、（ライト）アドレス６５２と（ライト）データ６５４の最後のタイミングでリード／ライト（RD/WR）６１６をＬレベルにするバスプロトコルである。従って本実施タイプ１型バスライトサイクル６３０では、ライトアドレス６５２とライトデータ６５４の最後のタイミングでリード／ライト（RD/WR）６１６をＬレベルにする（６５６）。
【００６３】
タイプ２型バスプロトコルは、（リード）アドレス６６２と同じタイミング及び期間でリード（RD）６２０をＬレベルにするバスプロトコルである。従ってタイプ２型バスリードサイクル６３４では、（リード）アドレス６６２と同じタイミング及び期間でリード（RD）６２０をＬレベルにする（６６４）。
【００６４】
タイプ３型バスプロトコルは、（ライト）アドレス６７２と（ライト）データ６７４の所定のタイミングでライト（WR）６１８をＬレベルにするバスプロトコルである。従って本実施タイプ３型バスライトサイクル６３８では、ライトアドレス６７２とライトデータ６７４の所定のタイミングでライト（WR）６１８をＬレベルにする（６７６）。
【００６５】
タイプ４型バスプロトコルは、（リード）アドレス６８２と同じタイミング及び期間でリード／ライト（RD/WR）６１６がＨレベルであればリードを行うバスプロトコルである。従ってタイプ４型バスリードサイクル６４０では、（リード）アドレス６８２と同じタイミング及び期間でリード／ライト（RD/WR）６１６をＨレベルにする（６８４）。
【００６６】
なおタイプ３型バスプロトコルからタイプ４型バスプロトコルへの以降はアイドルサイクル無しにバックＴＯバックサイクルで行うことができる。
【００６７】
タイプ1型及びタイプ4型バスプロトコルでは、リード/ライト・ストローブをRD/WR信号による1端子で制御する。タイプ2型及びタイプ3型バスは、リード/ライト・ストローブをRD信、WR信号で別々のストローブ信号で制御する。
【００６８】
またタイプ1型及びタイプ2型バスのバスサイクル終了を示すレディ信号は、バスサイクルの最後に1クロックだけアサートされる。
【００６９】
タイプ3型及びタイプ4型バスのバスサイクル終了を示すレディ信号は、バスサイクルの最後の1クロック前に1クロックだけアサートされる。
【００７０】
このようにタイプ1型〜タイプ4型まで全てのバスは、各制御信号のタイミングが微妙に異なっているが、これを本実施の形態ではバスコントローラで制御することができる。
【００７１】
２．マイクロコンピュータ
図９は、本実施の形態のマイクロコンピュータのハードウエアブロック図の一例である。
【００７２】
本マイクロコンピュータ７００は、ＣＰＵ５１０、キャッシュメモリ５２０、ＬＣＤコントローラ５３０、リセット回路５４０、プログラマブルタイマ５５０、リアルタイムクロック（ＲＴＣ）５６０、ＤＲＡＭコントローラ兼バスＩ／Ｆ５７０、割り込みコントローラ５８０、シリアルインターフェース５９０、バスコントローラ６００、Ａ／Ｄ変換器６１０、Ｄ／Ａ変換器６２０、入力ポート６３０、出力ポート６４０、Ｉ／Ｏポート６５０、クロック発生装置５６０、プリスケーラ５７０、ＭＭＵ７３０，画像処理回路７４０及びそれらを接続する汎用バス６８０、専用バス７３０等、各種ピン６９０等を含む。
【００７３】
ＲＡＭ７２０は主記憶及びビデオメモリとして機能するＤＲＡＭを含む。また前記共有ＲＡＭとして機能するＤＲＡＭ又はＳＲＡＭを含む。
【００７４】
バスコントローラ６００は、例えば図２又は図５で説明した構成を有する。
【００７５】
３．電子機器
図１０に、本実施の形態の電子機器のブロック図の一例を示す。本電子機器８００は、マイクロコンピュータ（またはＡＳＩＣ）８１０、入力部８２０、メモリ８３０、電源生成部８４０、ＬＣＤ８５０、音出力部８６０を含む。
【００７６】
ここで、入力部８２０は、種々のデータを入力するためのものである。マイクロコンピュータ８１０は、この入力部８２０により入力されたデータに基づいて種々の処理を行うことになる。メモリ８３０は、マイクロコンピュータ８１０などの作業領域となるものである。電源生成部８４０は、電子機器８００で使用される各種電源を生成するためのものである。ＬＣＤ８５０は、電子機器が表示する各種の画像（文字、アイコン、グラフィック等）を出力するためのものである。  音出力部８６０は、電子機器８００が出力する各種の音（音声、ゲーム音等）を出力するためのものであり、その機能は、スピーカなどのハードウェアにより実現できる。
【００７７】
図１１（Ａ）に、電子機器の１つである携帯電話９５０の外観図の例を示す。この携帯電話９５０は、入力部として機能するダイヤルボタン９５２や、電話番号や名前やアイコンなどを表示するＬＣＤ９５４や、音出力部として機能し音声を出力するスピーカ９５６を備える。
【００７８】
図１１（Ｂ）に、電子機器の１つである携帯型ゲーム装置９６０の外観図の例を示す。この携帯型ゲーム装置９６０は、入力部として機能する操作ボタン９６２、十字キー９６４や、ゲーム画像を表示するＬＣＤ９６６や、音出力部として機能しゲーム音を出力するスピーカ９６８を備える。
【００７９】
図１１（Ｃ）に、電子機器の１つであるパーソナルコンピュータ９７０の外観図の例を示す。このパーソナルコンピュータ９７０は、入力部として機能するキーボード９７２や、文字、数字、グラフィックなどを表示するＬＣＤ９７４、音出力部９７６を備える。
【００８０】
本実施の形態のマイクロコンピュータを図１１（Ａ）〜図１１（Ｃ）の電子機器に組みこむことにより、メモリ容量が少なくて低コストの電子機器を提供することができる。
【００８１】
なお、本実施形態を利用できる電子機器としては、図１１（Ａ）（Ｂ）（Ｃ）に示すもの以外にも、携帯型情報端末、ページャー、電子卓上計算機、タッチパネルを備えた装置、プロジェクタ、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置等のＬＣＤを使用する種々の電子機器を考えることができる。
【００８２】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【００８３】
【図１】本実施の形態のバスコントローラの特徴について説明するための図である。
【図２】本実施の形態のバスコントローラの機能ブロック図である。
【図３】本実施の形態のＩＰアドレス空間の割付の一例である。
【図４】本実施の形態のＩＰアドレス割付情報記憶部に記憶されている各ＩＰについてＩＰのアドレス範囲とＩＰのバスプロトコルの情報の一例である。
【図５】本実施の形態のメインマシンのステートの遷移内容について説明するための図である。
【図６】本実施の形態のバスコントローラの処理の流れについて説明するための図である。
【図７】内部バスを複数セットで実現した場合の機能ブロック図である。
【図８】バスサイクルの異なるＩＰに対するアクセスに関するタイミングチャート図である。
【図９】本実施の形態のマイクロコンピュータのハードウエアブロック図の一例である。
【図１０】本実施の形態の電子機器のブロック図の一例を示す。
【図１１】図１１（Ａ）（Ｂ）（Ｃ）は、種々の電子機器の外観図の例である。
【符号の説明】
【００８４】
１  ホスト、２０  内部バス、３０  ハードモジュール（ＩＰ１）、４０  ハードモジュール（ＩＰ２）、５０  ハードモジュール（ＩＰ３）、６０  ハードモジュール（ＩＰ４）、７０  ハードモジュール（ＩＰ５）、８０  ハードモジュール（ＩＰ６）、１００  バスコントローラ、１１０  アドレス割付決定部、１２０  ＩＰアドレス割付情報記憶部、１３０  メインステートマシン（バスプロトコル判断回路）、１４０  バスプロトコル１サブステートマシン、１５０  バスプロトコル２サブステートマシン、１６０  バスプロトコル３サブステートマシン、１７０  バスタイミングジェネレータ、１８０  バスプロトコル制御回路、５１０  ＣＰＵ、５３０  ＬＣＤコントローラ、５４０  リセット回路、５５０  プログラマブルタイマ、５６０  リアルタイムクロック（ＲＴＣ）、５７０  ＤＲＡＭコントローラ兼バスＩ／Ｆ、５８０  割り込みコントローラ、５９０  シリアルインターフェース、６００  バスコントローラ、６１０  Ａ／Ｄ変換器、６２０  Ｄ／Ａ変換器、６３０  入力ポート、６４０  出力ポート、６５０  Ｉ／Ｏポート、６６０  クロック発生装置（ＰＬＬ）、６７０  プリスケーラ、６８０  汎用バス、６９０  各種ピン、７００  マイクロコンピュータ、７１０  ＲＯＭ、７２０  ＲＡＭ、７３０  ＭＭＵ、８００  電子機器、８５０  ＬＣＤ、８００  電子機器
【図１】
2005259040.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005259040.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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