(57)【要約】【課題】降圧型ＰＷＭコンバータのスイッチング損失を低減する。【解決手段】直流電源Ｂと負荷１間に、第１のＭＯＳ型ＦＥＴトランジスタＱ1 とリアクタンスＬの直列回路を接続し、その第１のトランジスタＱ1 とリアクタンスＬの接続点とグランド間に第２のＭＯＳ型ＦＥＴトランジスタＱ2 を設け、前記リアクタンスＬと負荷１との接続点とグランド間に平滑コンデンサを接続した降圧型ＰＷＭコンバータで、前記両トランジスタＱ1 、Ｑ2 が同時にオフとなるデッド期間ｔαを設けて、両トランジスタＱ1 、Ｑ2 のオンとオフを切り換える。こうすることで、第２のＭＯＳ型ＦＥＴトランジスタＱ2 の寄生ダイオードＤ１、Ｄ２に電流が流れないようにしてスイッチング損失を低減する。【選択図】図１
2005143282.tif 000002
【特許請求の範囲】
【請求項１】
直流電源のプラス端子と負荷間に、第１の半導体スイッチング素子とリアクタンスを接続した直列回路を、第１の半導体スイッチング素子が直流電源側になるようにして接続し、その直列回路の第１の半導体スイッチング素子とリアクタンスの接続点とグランド間に、カソードを第１の半導体スイッチング素子とリアクタンスの接続点側にしてフライホイールダイオードを接続するとともに、リアクタンスと負荷との接続点とグランド間に平滑コンデンサを接続し、前記第１の半導体スイッチング素子のオン・オフで負荷への出力電圧を制御する降圧型ＰＷＭコンバータにおいて、
上記第１の半導体スイッチング素子にＭＯＳ型ＦＥＴトランジスタを用いるとともに、上記フライホイールダイオードに代えて第２のＭＯＳ型ＦＥＴトランジスタを設け、両トランジスタが同時にオフとなるデッド期間を設けて、前記第１と第２のＭＯＳ型ＦＥＴトランジスタのオンとオフを切り換えて出力電圧を制御するようにした降圧型ＰＷＭコンバータ。
【請求項２】
上記第１と第２のＭＯＳ型ＦＥＴトランジスタのソースとドレイン間に、それぞれ、ダイオードを直流電源と逆接続となるように接続した請求項１に記載の降圧型ＰＷＭコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、降圧型ＰＷＭコンバータに関するものである。
【背景技術】
【０００２】
電子機器の基板には、例えばマイクロコンピュータ始めとした各種半導体やリレーなど電圧の異なる複数の直流電源を必要とするものが搭載されることがよくある。
【０００３】
そのような場合の一つの解決策として、基板にローカル電源を設けて必要な電圧を発生させている。この電圧変換を行うものの一つとして、例えば図５に示すような降圧型ＰＷＭコンバータがある。
【０００４】
この降圧型ＰＷＭコンバータは、直流電源Ｂのプラス端子と負荷１の間に、スイッチング素子ＱとリアクタンスＬを接続した直列回路を、スイッチング素子Ｑを直流電源Ｂ側にして接続し、その直流電源Ｂに接続した直列回路のスイッチング素子ＱとリアクタンスＬの接続点とグランド間に、カソードを前記接続点側にしてフライホイールダイオードＤを接続するとともに、リアクタンスＬと負荷１との接続点とグランド間に平滑コンデンサＣを接続したもので、前記スイッチング素子Ｑのオン・オフで負荷１への出力電圧ＶO を制御する。
【０００５】
すなわち、スイッチング素子Ｑがオンｔonのとき、リアクタンスＬに流れる電流ＩＬは、直流電源Ｂの電圧をＶin、出力電圧をＶo とすると、
ＩＬ＝（Ｖin−Ｖo ／Ｌ）・ｔon
次に、スイッチング素子Ｑがオフｔoff したとき、リアクタンスＬに流れる電流ＩＬ’は、
ＩＬ’＝（Ｖo ／Ｌ）・ｔoff 
このとき、リアクタンスＬに流れる電流ＩＬは、連続なので、
（Ｖin−Ｖo ／Ｌ）・ｔon＝（Ｖo ／Ｌ）・ｔoff 
Ｖo ＝ｔon／（ｔon＋ｔoff ）・Ｖin
となり、スイッチング素子Ｑのオン時間を制御すれば、出力電圧Ｖo を制御することができる。
【０００６】
実際には、図６（ａ）のように、スイッチング素子Ｑを例えば、ＰＮＰトランジスタで構成するとともにコントローラ２を設けて、そのコントローラ２に出力側に設けた分圧抵抗Ｒ1 、Ｒ2 からのフィードバックを入力して前記トランジスタＱを制御するようにしている。図６（ｂ）に各部の動作波形を示す。波形から判るように、トランジスタＱに流れる電流ＩC とトランジスタＱのＶCE電圧には、トレードオフの関係があるが、トランジスタＱが、オン→オフ、オフ→オンへ状態が切り替わる際に遅れτがあるため、電流が流れて損失を生じる問題がある。
【０００７】
一方、フライホイールダイオードＤも、オン→オフに切り替わる際に、逆回復時間の遅れから電流が流れて電力損失を生じる問題がある。
【０００８】
この上記２つの損失は、スイッチング損失と呼ばれて、スイッチング周波数に比例して増加する。そのため、スイッチング周波数を高周波化すると、リアクタンスＬや平滑コンデンサＣに小型のものを使用してコンバータの小型化を図れるが、そうするとスイッチング損失も増加するので、小型化を図る上での障害となっている。
【０００９】
この問題を解決する一つの方法として特許文献１には、図７に示すような降圧型ＰＷＭコンバータが記載されている。
【００１０】
この降圧型ＰＷＭコンバータは、図７のように、直流電源Ｂのプラス端子と負荷１間に第１のＭＯＳ型のＦＥＴトランジスタＱ1 とリアクタンスＬを接続した直列回路を第１のＭＯＳ型ＦＥＴトランジスタＱ1 を直流電源側になるようにして接続し、その直列回路の第１のＭＯＳ型ＦＥＴトランジスタＱ1 とリアクタンスＬの接続点とグランド間に、カソードを前記接続点側にしてフライホイールダイオードＤを接続するとともに、第２のＭＯＳ型のＦＥＴトランジスタＱ2 を並列に接続し、前記リアクタンスＬと負荷１との接続点とグランド間に平滑コンデンサＣを接続して、前記第１のＭＯＳ型ＦＥＴトランジスタＱ1 のオン・オフで負荷１への出力電圧Ｖo を制御するものである。
【００１１】
このものは、フライホイールダイオードＤと並列に第２のＭＯＳ型のＦＥＴトランジスタＱ2 を設けたことにより、ダイオードＤの損失を改善することができる。
【００１２】
ところが、このものでは、第１のＭＯＳ型のＦＥＴトランジスタＱ1 と第２のＭＯＳ型ＦＥＴトランジスタＱ2 のオン・オフを切り換える際に遅れ時間τが生じると、その遅れ時間中は第１のＭＯＳ型のＦＥＴトランジスタＱ1 はオン状態を続けるので、第２のＭＯＳ型ＦＥＴトランジスタＱ2 の寄生ダイオードを介して電流が流れて損失を発生する。したがって、これを解決するためバックゲートを分離し負バイアスが可能な横型のＭＯＳ型ＦＥＴトランジスタを使用しなければならない問題がある。
【００１３】
そのため、他の方法として特許文献２に示すように、第１及び第２のＭＯＳ型ＦＥＴトランジスタのゲート電圧とドレイン電圧とに基づいて、ターンオフのタイミングが適正（早いか遅いかを判定して）になるようにして、寄生ダイオードに電流を流さず、かつ、チヤンネルにも逆方向電流を流れなくして、逆回復損失や逆方向のチャンネル電流による損失が発生しないようにしたものが記載されている。
【特許文献１】特開平７−１９４１０５号公報
【特許文献２】特開平４−１２７８６９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、上記のタイミングを適正に調整するものでは、ターンオフのタイミングが適正なのかをゲート電圧とドレイン電圧とに基づいて判定するため、複雑なアルゴリズムを実現する必要があり、回路構成も複雑となる傾向がある。そのため、コストパフォーマンスの面からも、安定動作の面からも問題がある。
【００１５】
そこで、この発明の課題は、比較的簡単な構成でスイッチング損失を低減できるようにすることである。
【課題を解決するための手段】
【００１６】
上記の課題を解決するため、この発明では、直流電源のプラス端子と負荷間に、第１の半導体スイッチング素子とリアクタンスを接続した直列回路を、第１の半導体スイッチング素子が直流電源側になるようにして接続し、その直列回路の第１の半導体スイッチング素子とリアクタンスの接続点とグランド間に、カソードを第１の半導体スイッチング素子とリアクタンスの接続点側にしてフライホイールダイオードを接続するとともに、リアクタンスと負荷との接続点とグランド間に平滑コンデンサを接続し、前記第１の半導体スイッチング素子のオン・オフで負荷への出力電圧を制御する降圧型ＰＷＭコンバータにおいて、上記第１の半導体スイッチング素子にＭＯＳ型ＦＥＴトランジスタを用いるとともに、上記フライホイールダイオードに代えて第２のＭＯＳ型ＦＥＴトランジスタを設け、両トランジスタが同時にオフとなるデッド期間を設けて、前記第１と第２のＭＯＳ型ＦＥＴトランジスタのオンとオフを切り換えて出力電圧を制御するようにした構成を採用したのである。
【００１７】
このような構成を採用することにより、両トランジスタのオン・オフは、両トランジスタをオフにして回路を一旦遮断してから一方のトランジスタをオンにするので、寄生ダイオードを介して電流を流さないようにできる。
【００１８】
このとき、第１のＭＯＳ型ＦＥＴトランジスタの寄生容量をＣ１、第２のＭＯＳ型ＦＥＴトランジスタの寄生容量をＣ２として、第１のＭＯＳ型ＦＥＴトランジスタがオフ→オン、第２のＭＯＳ型ＦＥＴトランジスタがオン→オフとなる際の充放電時間をｔ２とし、第１のＭＯＳ型ＦＥＴトランジスタがオン→オフ、第２のＭＯＳ型ＦＥＴトランジスタがオフ→オンとなる際の充放電時間をｔ１とする。すると、デッド期間ｔαは、ｔ１、ｔ２の期間よりも長くすれば、零電圧スイッチングができる。
【００１９】
また、このとき、上記第１と第２のＭＯＳ型ＦＥＴトランジスタのソースとドレイン間に、それぞれ、ダイオードを直流電源と逆接続となるように接続した構成を採用することができる。
【００２０】
このような構成を採用することにより、第１と第２のＭＯＳ型ＦＥＴトランジスタのソースとドレイン間に設けたダイオードが、スイッチングの際にリアクタンスで、例えばキックバックによる高電圧が発生すると導通してクリップし、過大な電圧が第１と第２のＭＯＳ型ＦＥＴトランジスタに印加されないようにする。
【発明の効果】
【００２１】
上記のように構成することにより、簡単な構成でスイッチング損失を低減できる。そのため、装置の小型化を図り、信頼性も高めることができる。
【発明を実施するための最良の形態】
【００２２】
以下、この発明の形態を図面に基づいて説明する。
【００２３】
この形態のＰＷＭコンバータは、図１（ａ）に示すように、保護用（寄生や予めＭＯＳ型ＦＥＴに形成されたものでも可）ダイオードＤ１、Ｄ２を設けた第１と第２の２個のＮｃｈ−ＭＯＳ型ＦＥＴトランジスタＱ1 、Ｑ2 とリアクタンスＬ及び平滑コンデンサＣとで構成されている。
【００２４】
すなわち、直流電源Ｂのプラス端子と負荷１間に、第１のＭＯＳ型ＦＥＴトランジスタＱ1 とリアクタンスＬを接続した直列回路を、第１のＭＯＳ型ＦＥＴトランジスタＱ1 のドレインが直流電源Ｂの側になるようにして接続し、その直列回路の第１のＭＯＳ型ＦＥＴトランジスタＱ1 とリアクタンスＬの接続点とグランド間に、第２のＭＯＳ型ＦＥＴトランジスタＱ2 をドレインを接続点側にして接続し、その第１と第２のＭＯＳ型ＦＥＴトランジスタＱ1 とＱ2 のドレインとソース間に保護用ダイオードＤ１とＤ２を、ダイオードＤ１とＤ２のカソード側をドレイン側にして、直流電源Ｂと逆接続となるようにして接続し、かつ、リアクタンスＬと負荷１との接続点とグランド間に平滑コンデンサＣを接続した構成となっている。
【００２５】
また、第１と第２のＭＯＳ型ＦＥＴトランジスタＱ1 、Ｑ2 のゲート端子Ｓ1 、Ｓ2 には、図示はしていないが制御回路を接続しており、図２に示すように、両トランジスタＱ1 、Ｑ2 が同時にオフとなるデッド期間ｔαを設けて、オン・オフするようになっている。
【００２６】
この形態は、以上のように構成されており、いま、第１のＭＯＳ型ＦＥＴトランジスタＱ1 がオンになると、第２のＭＯＳ型ＦＥＴトランジスタＱ2 はオフとなり、第１のＭＯＳ型ＦＥＴトランジスタＱ1 を介して直流電源ＢからリアクタンスＬに電流が流れてエネルギーを蓄える。次に、第１のＭＯＳ型ＦＥＴトランジスタＱ1 がオフとなり、第２のＭＯＳ型ＦＥＴトランジスタＱ2 がオンになると、オンになった第２のＭＯＳ型ＦＥＴトランジスタＱ2 （保護用ダイオードＤ２と共に）を介してリアクタンスＬに蓄えられたエネルギーによる電流が流れる。そして、このオンとオフとのデューティ比を制御することにより、負荷１へ出力される電圧を変えることができる。
【００２７】
また、そのオンとオフを切り換える際に、両トランジスタＱ1 、Ｑ2 が同時にオフとなるデッド期間ｔαを設けているため、例えば、第２のＭＯＳ型のＦＥＴトランジスタＱ2 と第１のＭＯＳ型のＦＥＴトランジスタＱ1 のオン・オフのスイッチングに、遅れ時間τが生じて第１のＭＯＳ型ＦＥＴトランジスタＱ1 がオン状態を維持しても、一旦回路をオフ状態にして、常に、第１のＭＯＳ型のＦＥＴトランジスタＱ1 がオフの状態になってからしか第２のＭＯＳ型ＦＥＴトランジスタＱ1 をオンにしないようにしているので、第２のＭＯＳ型ＦＥＴトランジスタＱ2 の保護用ダイオード（寄生ダイオードも含む）Ｄ２を介して電流が流れることはなく損失を生じない。
【００２８】
このとき、保護用ダイオード（寄生ダイオードも含む）Ｄ２に電流を流さないためのデッド期間ｔαの設定は、第１と第２のＭＯＳ型ＦＥＴトランジスタＱ1 、Ｑ2 の寄生容量をＣ1 、Ｃ2 とすると、図１（ｂ）に示すように、第２のＭＯＳ型ＦＥＴトランジスタＱ2 をオン→オフ、第１のＭＯＳ型ＦＥＴトランジスタＱ1 をオフ→オンにするためには、同図（イ）のように、直流電源ＢからリアクタンスＬに流れる電流Ｉｓ2 で第２のＭＯＳ型ＦＥＴトランジスタＱ2 の寄生容量Ｃ2 を充電し、第１のＭＯＳ型ＦＥＴトランジスタＱ1 の寄生容量Ｃ1 を放電しなければならないので、それに掛かる時間ｔｃ21は、
ｔｃ21＝Ｖin×（Ｃ1 ＋Ｃ2 ）／Ｉｓ2  
で表される。
【００２９】
このとき、リアクタンスＬに流れる電流Ｉｓ2 が、第２のＭＯＳ型ＦＥＴトランジスタＱ2 の寄生容量Ｃ2 を充電し、第１のＭＯＳ型ＦＥＴトランジスタＱ1 の寄生容量Ｃ1 を放電する際に点Ｐの電圧が、例えばリアクタンスＬによるキックバックなどにより電源Ｖinの電圧を越える過電圧となった場合は、発生した過電圧によって保護用ダイオードＤ１が導通し、電源Ｂに吸収させる。そのため、そのような過電圧が発生したばあいでも点Ｐの電圧をＶin＋ＶD1（ＶD1：保護用ダイオードＤ１の飽和電圧）にクランプし、第１及び第２のＭＯＳ型ＦＥＴトランジスタＱ1 、Ｑ2 を保護することができる。
【００３０】
一方、第２のＭＯＳ型ＦＥＴトランジスタＱ2 をオフ→オン、第１のＭＯＳ型ＦＥＴトランジスタＱ1 をオン→オフにするためには、同図（ロ）のように、リアクタンスＬからの電流Ｉｓ1 で第２のＭＯＳ型ＦＥＴトランジスタＱ2 の寄生容量Ｃ2 を放電し、第１のＭＯＳ型ＦＥＴトランジスタＱ1 の寄生容量Ｃ1 を充電しなければならないので、それに掛かる時間ｔｃ12は、
ｔｃ12＝Ｖin×（Ｃ1 ＋Ｃ2 ）／Ｉｓ1 
となる。
【００３１】
したがって、このｔｃ21とｔｃ12より長く
ｔｃ21、ｔｃ12  ＜  ｔα
となるようにデッド期間ｔαを設定すれば、零電圧スイッチング動作となりスイッチング損失は発生しない。
【００３２】
また、そのときの出力電圧は、
ＶO ＝（ｔon／ｔon＋ｔoff ）×Ｖin
となり、従来の降圧型ＰＷＭコンバータと同様になる。
【００３３】
このとき、リアクタンスＬに流れる電流Ｉｓ2 が、第２のＭＯＳ型ＦＥＴトランジスタＱ2 の寄生容量Ｃ2 を充電し、第１のＭＯＳ型ＦＥＴトランジスタＱ1 の寄生容量Ｃ1 を放電する際に、点Ｐの電圧が例えば、リアクタンスＬによるキックバックなどによりＧＮＤよりも低下した場合でも、低下した電圧によって保護用ダイオードＤ２が導通し、点Ｐの電圧をＶin＋ＶD2（ＶD2：保護用ダイオードＤ２の飽和電圧）にクランプし、第１及び第２のＭＯＳ型ＦＥＴトランジスタＱ1 、Ｑ2 を逆バイアスから保護することができる。
【００３４】
このように、両トランジスタＱ1 、Ｑ2 が同時にオフとなるデッド期間ｔαを設けたことにより、簡単な構成でスイッチング損失を低減できる。また、その際、保護用ダイオードＤ１、Ｄ２を設けたことにより、過電圧や逆電圧からＭＯＳ型ＦＥＴトランジスタＱ1 、Ｑ2 を保護することができる。
次に、実施例１及び２に具体例を示す。
【実施例１】
【００３５】
この実施例は、図２に示すように、２個のＤ−フリップフロップＩＣ1 、ＩＣ2 と２個のＡＮＤ回路Ａ1 、Ａ2 を用いてデッド期間生成用の回路を構成したもので、図の符号２はＰＷＭコントローラ、Ｄｒｖ1 はアッパーサイド用ＭＯＳ型ＦＥＴドライバー、Ｄｒｖ2 はローサイド用ＭＯＳ型ＦＥＴドライバーである。
【００３６】
すなわち、ＰＷＭコントローラ２のＰＷＭ駆動信号出力を第１のＤ−フリップフロップＩＣ1 のＤ1 入力と接続し、その第１のＤ−フリップフロップＩＣ1 の〜Ｑ1 出力を第２のＤ−フリップフロップＩＣ2 のＤ2 入力と接続して、その第２のＤ−フリップフロップＩＣ2 のＱ2 出力と第１のＤ−フリップフロップＩＣ1 の〜Ｑ1 出力を第２のＡＮＤ回路Ａ2 の一方の入力に接続してある。また、第２のＡＮＤ回路Ａ2 の他方の入力に第２のＤ−フリップフロップＩＣ2 の〜Ｑ2 出力を接続し、その第２のＡＮＤ回路Ａ2 の出力をローサイド用ＭＯＳ型ＦＥＴドライバーＤｒｖ2 と接続して第２のＭＯＳ型ＦＥＴトランジスタＱ2 を駆動するようにしてある。
【００３７】
一方、第１のＤ−フリップフロップＩＣ1 の〜Ｑ1 出力は、第２のＤ−フリップフロップＩＣ2 の〜Ｑ2 出力と第１のＡＮＤ回路Ａ1 の入力と接続し、その第１のＡＮＤ回路Ａ1 出力をアッパーサイド用ＭＯＳ型ＦＥＴドライバーＤｒｖ1 と接続して第２のＭＯＳ型ＦＥＴトランジスタＱ2 を駆動するようにしてある。
【００３８】
さらに、ＰＷＭコントローラ２のクロック出力ｃｌｋと第１のＤ−フリップフロップＩＣ1 のクロック入力ｃｋとを接続し、その第１のＤ−フリップフロップＩＣ1 に接続されたＰＷＭコントローラ２のクロック出力をインバータＡ3 を介して第２のＤ−フリップフロップＩＣ2 のクロック入力ｃｋと接続するようになっている。
【００３９】
こうすることにより、図３の動作波形に示すように、第１のＤ−フリップフロップＩＣ1 がクロック信号に同期してＰＷＭコントローラ２のＭＯＳＦＥＴ駆動信号出力を読み込んで、両トランジスタＱ1 、Ｑ2 が同時にオフとなるデッド期間ｔαを設けることができるようになっている。その際、第２のＭＯＳ型ＦＥＴトランジスタＱ2 が第１のＭＯＳ型ＦＥＴトランジスタＱ1 より先にオフとなり、第１のＭＯＳ型ＦＥＴトランジスタＱ1 より後でオンとなるようにして、常に第２のＭＯＳ型のＦＥＴトランジスタＱ2 がオフの状態のときにしか第１のＭＯＳ型のＦＥＴトランジスタＱ1 がオンにならないようにしてある。
【００４０】
このようにして、第２のＭＯＳ型のＦＥＴトランジスタＱ2 の寄生ダイオードＤ１を介して電流が流れないようにしたためスイッチング損失を生じない。
【実施例２】
【００４１】
この実施例は、図４に示すように、実施例１の図２のＰＷＭコントローラ２を符号３と４で示す２個のタイマＩＣを用いて実現したもので、タイマＩＣ３、４に、シャントレギュレータＦとフォトカプラ−ＰＣ1 とからなるフィードバック用の電圧検出回路を備えた構成となっている。
【００４２】
タイマＩＣ３、４は、単安定あるいは無安定マルチバイブレータとして使用できる「５５５５（型名）」を使用している。
【００４３】
第１のタイマＩＣ３は、図４のようにＲX 、ＲY 、ＣX からなる時定数素子を接続して発振回路に用いたもので、クロック信号ｃｌｋを発生するようになっている。
【００４４】
第２のタイマＩＣ４は、ＰＷＭ信号用のもので、時定数回路Ｒ3 、Ｒ4 、Ｃ4 の抵抗Ｒ4 と並列に電圧検出回路のフォトカプラーＰＣ1 の出力（２次側）が接続してある。このフォトカプラーＰＣ1 の入力（１次側）は、シャントレギュレータＦと接続されてシャントレギュレータＦがオンになると作動するようになっている。シャントレギュレータＦは、負荷１と並列に接続された電圧検出抵抗Ｒ1 とＲ2 に接続されており、検出された電圧を内蔵の基準電圧と比較して作動するようになっている。
【００４５】
そのため、ＰＷＭ信号の「Ｈ」パルス幅ｔonは、タイマＩＣの設計式より、
ｔon＝０．６９３Ｒ2 ×Ｃ1 
ここで、０．６９３はタイマＩＣ固有の定数となり、ＰＷＭ信号の「Ｌ」パルス幅ｔoff は、
ｔoff ＝０．６９３（Ｒ1 ＋Ｒ2 ）Ｃ1 
となる。
【００４６】
これより、出力電圧Ｖo が設定電圧より高くなった場合（シャントレギュレータＦ内の基準電圧と比較された結果）シャントレギュレータＦがオンとなってフォトカプラーＰＣ1 の１次側に電流が流れる。そうすると、フォトカプラーＰＣ1 の２次側のトランジスタに電流が流れて抵抗Ｒ2 をショートしてｔon時間が短縮される。このとき、ｔoff 時間は固定である。そのため、ｔoff 固定でｔonが出力電圧に応じて変わるようにしたＰＷＭ信号が生成できる。
【００４７】
他の構成は、先に述べているので、ここでは説明を省略するが、簡単な構成でスイッチング損失を低減できる。
【００４８】
なお、図４中の符号ＩＣ5 はＭＯＳ型ＦＥＴトランジスタを駆動するためのドライバー用ＩＣである（図３のＤｒｖ1 、Ｄｒｖ2 と同等のもの）。
【００４９】
なお、実施例１及び２では、デッド期間とＰＷＭコントローラを実現する回路の一例としてディスクリートのロジックＩＣを用いたものを示したが、これに限定されるものではなく、例えば、ワンチップマイコンなどを使って、上記回路による動作をプログラミンクによって実現するようにもできる。
【産業上の利用可能性】
【００５０】
この発明は、簡単な構成でスイッチング損失を低減できるので、降圧型のＰＷＭコンバータとしてばかりでなく、スイッチングレギュレータにも使用できる。
【図面の簡単な説明】
【００５１】
【図１】（ａ）実施形態の回路図、（ｂ）（ａ）の作用を説明する波形図
【図２】実施例１の回路図
【図３】図２の各部の動作波形を示す図
【図４】実施例２の回路図
【図５】従来例の回路図
【図６】（ａ）他の従来例の回路図、（ｂ）（ａ）の作用を説明する波形図
【図７】他の従来例の回路図
【符号の説明】
【００５２】
１    負荷
２    制御コントローラ
Ｂ    直流電源
Ｄ    フライホイールダイオード
Ｄ１  保護用ダイオード
Ｄ２  保護用ダイオード
Ｃ    平滑コンデンサ
Ｑ1   第１のＭＯＳ型ＦＥＴトランジスタ
Ｑ2   第２のＭＯＳ型ＦＥＴトランジスタ
【図１】
2005143282.tif 000003
【図２】
2005143282.tif 000004
【図３】
2005143282.tif 000005
【図４】
2005143282.tif 000006
【図５】
2005143282.tif 000007
【図６】
2005143282.tif 000008
【図７】
2005143282.tif 000009