(57)【要約】【課題】  配線等の制約を受けることなく所望の位置にキャパシタを形成して電源ノイズ対策を効率的に行うことができ、微細化の進んだプロセス技術においても、より少ない面積でより大容量のキャパシタを構成する。【解決手段】  プロセス技術の微細化に伴って大きな容量を持つようになった配線間（Ｍ１１およびＭ１２間）容量およびスルーホール間（Ｂ１１およびＢ１２間）容量を利用して、付加容量またはキャパシタを形成する。例えば、スイッチングノイズ等が発生する箇所の近傍にも付加容量を容易に形成することができ、電源ノイズ対策を効率的に行い得る。また、微細化の進んだプロセス技術においても、より少ない面積でより大容量のキャパシタを、他のデバイスと同一のプロセスで特別な工程を追加することなく形成することが可能である。【選択図】  図１
2005101641.tif 000002
【特許請求の範囲】
【請求項１】
基板表面に形成された第１の導体層と、
前記第１の導体層に近接し、かつ絶縁膜を介して前記第１の導体層と電気的に分離せしめられた第２の導体層とを含み、
前記第１および第２の導体層との間で前記第１および第２の導体層の厚さ方向に沿って所望の付加容量を形成するように、前記絶縁膜の誘電率に応じて、前記第１および第２の導体層の間隔が決定され、
前記第1および第２の導体層が、
前記絶縁膜の少なくとも一部を貫通するように形成されたスルーホール内に充填された導体層で構成され、
前記第１および第２の導体層をそれぞれ第１および第２の電位に接続し、前記第１の導体層と前記第２の導体層との間に介在する前記絶縁膜によって前記スルーホールの深さ方向に沿った縦型キャパシタを構成したことを特徴とする半導体装置。
【請求項２】
前記スルーホールは、その開口端のいずれか一方でのみ半導体領域または配線領域と電気的に接続している第１のスルーホールを含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記スルーホールは、前記基板表面に形成された絶縁性領域表面に開口している第２のスルーホールを含むことを特徴とする請求項１または２のいずれかに記載の半導体装置。
【請求項４】
前記スルーホールは、前記基板としての半導体基板表面に形成された素子分離領域表面に開口する第３のスルーホールを含むように形成されていることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記スルーホールは前記第１の導体層に相対向する面が幅広面となる断面長方形であることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記スルーホールは、前記基板表面と電気的に接続するように前記基板表面に開口している第３のスルーホールと、前記第３のスルーホールと同一工程で形成され、前記基板表面に形成された絶縁性領域表面に開口している第２のスルーホールとを含み、
前記第３のスルーホールよりも前記第２のスルーホールは開口面積が大きいことを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
前記スルーホールは前記第１のスルーホールの側壁から所定の間隔を隔てて、前記第１の導体層を囲むように形成され、前記絶縁膜を介して相対向する第１の導体層の側面と第２の導体層との間で前記スルーホールの深さ方向に沿った縦形キャパシタを構成したことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１の導体層は少なくともその側面に絶縁保護膜を具備していることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記スルーホールは、前記第１の導体層の少なくとも上面の一部で重なるように形成され、前記絶縁膜を介して相対向する第１の導体層の側面と第２の導体層との間で前記スルーホールの深さ方向に沿った縦形キャパシタを構成したことを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記第１の導体層は少なくともその側面及び上面に絶縁保護膜を具備していることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記スルーホールは前記第１の導体層の上面から両側壁を覆うように開口していることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記絶縁保護膜は、第１の絶縁膜上に形成され、前記第１の絶縁膜よりも誘電率が小さく、前記絶縁膜のエッチング条件に対して耐エッチング性を持つ第２の絶縁膜との積層膜とからなることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第１の導体層は、前記スルーホール内に充填された前記第２の導体層から所定の間隔を隔てて、前記第２の導体層の外側を囲むように形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項１４】
前記第１の導体層は櫛形状に形成され、
前記スルーホールは前記櫛形状の歯となる前記第１の導体層に挟まれた位置に形成されたことを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記第１及び第２の導体層は、それぞれ前記第１及び第２のスルーホールに充填され、その上面で第１及び第２の配線層に接続されており、前記第１及び第２の配線層の間隔は前記第１及び第２のスルーホールの間隔よりも小さいことを特徴とする請求項１の記載の半導体装置。
【請求項１６】
前記第１及び第２の導体層は、それぞれ前記第１及び第２のスルーホールに充填され、その上面で第１及び第２の配線層に接続されており、前記第１及び第２のスルーホールの間隔は、前記第１及び第２の配線層の間隔よりも小さいことを特徴とする請求項１の記載の半導体装置。
【請求項１７】
前記第１及び第２の導体層は、それぞれ前記第１及び第２のスルーホールに充填され、その上面で第１及び第２の配線層に接続されており、前記第１及び第２の配線層の間隔と前記第１及び第２のスルーホールの間隔は同程度となるように構成されていることを特徴とする請求項１の記載の半導体装置。
【請求項１８】
前記第１の導体層は、ゲート電極配線であり、
前記スルーホールはソースまたはドレインコンタクトホールであり、
前記第２の導体層はソースまたはドレイン配線であることを特徴とする請求項１に記載の半導体装置。
【請求項１９】
前記第１の導体層は、ゲート電極配線であり、
前記スルーホールは、素子分離領域上で前記ゲート電極配線の両側に所定の間隔を隔てて形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項２０】
前記第１の導体層は、ゲート電極配線であり、
前記第２のスルーホールは、素子分離領域上で表面を絶縁保護膜で被覆された前記ゲート電極配線を覆うように前記ゲート電極配線に沿って形成され、前記ゲート電極配線と、この周囲を覆う絶縁保護膜と、前記第２のスルーホール内の第２の導体層との間で付加キャパシタを構成したことを特徴とする請求項１に記載の半導体装置。
【請求項２１】
前記絶縁保護膜は多層膜であることを特徴とする請求項２０に記載の半導体装置
【請求項２２】
前記第２のスルーホールおよびその内部に充填された第２の導体層は、半導体チップ表面の周縁部を囲むように形成されたシールリングであり、前記第１の導体層は、前記シールリングから所定の間隔を隔てて前記シールリングと並行する第１のスルーホール内に形成された補助リングであり、前記シールリングと前記補助リングとで縦形キャパシタを構成していることを特徴とする請求項２記載の半導体装置。
【請求項２３】
前記補助リングは、前記基板と電気的に接続するように形成されていることを特徴とする請求項２３記載の半導体装置。
【請求項２４】
前記シールリングは、電源ラインもしくは信号ラインに接続されていることを特徴とする請求項２２記載の半導体装置。
【請求項２５】
素子分離領域を形成した半導体基板表面にゲート絶縁膜およびゲート電極層を形成する電極層形成工程と、
ソースドレイン領域を形成する工程と、
絶縁層間膜を形成する絶縁層間膜形成工程と、
前記電極層近傍の前記絶縁層間膜をエッチングして前記ソースドレイン領域に開口するようににスルーホールを形成するスルーホール形成工程と、
導体層を形成し前記スルーホールを介して前記ソースおよびドレイン領域にコンタクトするように配線を形成する配線形成工程と、を有し、
前記スルーホール形成工程が、前記素子分離領域上を走行する前記ゲート電極配線に近接する位置に付加キャパシタ用のスルーホールを同時形成する工程を含み、
前記配線および前記電極層をそれぞれ第１および第２の電位に接続して付加キャパシタを形成することを特徴とする半導体装置の製造方法。
【請求項２６】
前記電極層形成工程は、
さらに、前記ゲート電極形成工程の後、前記ゲート電極を絶縁保護膜で被覆する工程を含むことを特徴とする請求項２５に記載の半導体装置の製造方法。
【請求項２７】
所望の素子領域の形成された基板表面に絶縁層間膜を形成する絶縁層間膜形成工程と、
電気的接続用のコンタクトホール前記絶縁層間膜を選択的に除去してスルーホールを形成するスルーホール形成工程と、
前記スルーホール内に第２の導体層を形成する第２の導体層形成工程とを有し、
前記スルーホール形成工程が、電気的にコンタクトを形成するためのコンタクト領域の形成と同時に縦形キャパシタを形成すべく、所望の間隔を隔てて複数の第２のスルーホールを形成する工程を含み、
前記第２の導体層を隣接領域でそれぞれ第１および第２の電位に接続してキャパシタを形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に係り、所望の位置にキャパシタを形成して電源ノイズ対策を効率的に行うことができ、また、微細化の進んだプロセス技術においても、より占有面積が小さく、より大容量のキャパシタを構成できる半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
一般に、アナログ回路およびディジタル回路を混載した半導体装置や、低電圧で動作する半導体装置では、該半導体装置内のディジタル回路によって発生せしめられる電源ノイズが問題となっている。
【０００３】
このような電源ノイズを抑制するための手法として、従来より、半導体装置の外周部の幹線（電源）配線を２層化して、電源配線に付加される容量を増加させる手法がある。上記電源ノイズは、主としてディジタル回路に入力される信号の変化により電源電流が変化して起こるスイッチングノイズであり、信号が変化しない時に付加容量を充電し、信号が変化するスイッチング時に該付加容量に電源電圧供給源の役割を持たせることにより、電源電圧の急激な変動を抑制してノイズレベルを低減するものである。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来の半導体装置における電源ノイズ対策は、半導体装置設計支援装置における配置・配線ツールによる配線の制約から、幹線（外周部）の電源配線についてしか自動的な対応を行うことができないという問題点があった。
【０００５】
また特に、より厳しいノイズ抑制が要求されるような場合などでは、２つの配線層の導体膜を利用した大容量のキャパシタを別途半導体装置上に形成して電源配線に付加させる等の対処が為されるが、配線層を利用した平行平板型のキャパシタは、それを形成するための面積を別に必要とするので高集積化の妨げとなり、特に微細化の進んだプロセス技術の場合に顕著であるという問題点もあった。
【０００６】
本発明は、上記従来の問題点に鑑みてなされたものであって、配置・配線ツールにおける配線制約を受けることなく、所望の位置にキャパシタを形成することができ、アナログ回路およびディジタル回路を混載した半導体装置や低電圧で動作する半導体装置における電源ノイズ対策を効率的に行い得る半導体装置および半導体装置の製造方法を提供することを目的としている。
【０００７】
また、本発明の他の目的は、微細化の進んだプロセス技術においても、より少ない面積でより大容量のキャパシタを構成でき、しかもトランジスタ等の他のデバイスと同一のプロセスで特別な工程を追加することなく該キャパシタを形成し得る半導体装置および半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明半導体装置は、基板表面に形成された第１の導体層と、前記第１の導体層に近接し、かつ絶縁膜を介して前記第１の導体層と電気的に分離せしめられた第２の導体層とを含み、前記第１および第２の導体層との間で前記第１および第２の導体層の厚さ方向に沿って所望の付加容量を形成するように、前記絶縁膜の誘電率に応じて、前記第１および第２の導体層の間隔が決定され、前記第1および第２の導体層が、前記絶縁膜の少なくとも一部を貫通するように形成されたスルーホール内に充填された導体層で構成され、前記第１および第２の導体層をそれぞれ第１および第２の電位に接続し、前記第１の導体層と前記第２の導体層との間に介在する前記絶縁膜によって前記スルーホールの深さ方向に沿った縦型キャパシタを構成したことを特徴とする。
ここでは、前記第１および第２の導体層との間で前記第１および第２の導体層の厚さ方向に沿って所望の付加容量を形成するように、前記絶縁膜の誘電率に応じて、前記第１および第２の導体層の間隔が決定される。
【０００９】
また本発明の半導体装置は、前記スルーホールが、その開口端のいずれか一方でのみ半導体領域または配線領域と電気的に接続している第２のスルーホールを含む。
【００１０】
また本発明の半導体装置は、前記スルーホールが、前記基板表面に形成された絶縁性領域表面に開口している第２のスルーホールを含む。
【００１１】
また本発明の半導体装置は、前記スルーホールが、前記基板としての半導体基板表面に形成された素子分離領域表面に開口する第２のスルーホールを含む。
【００１２】
また本発明の半導体装置は、前記スルーホールが、前記第１の導体層に相対向する面が幅広面となる断面長方形であるものを含む。
【００１３】
また本発明の半導体装置は、前記スルーホールが、前記基板表面とコンタクトするように前記基板表面に開口している第３のスルーホールと、前記第３のスルーホールと同一工程で形成され、前記基板表面に形成された絶縁性領域表面に開口している第２のスルーホールとを含み、前記第３のスルーホールよりも前記第２のスルーホールは開口面積が大きいものを含む。
【００１４】
また本発明の半導体装置は、前記スルーホールが前記第１のスルーホールの側壁から所定の間隔を隔てて、前記第１の導体層を囲むように形成され、前記層間絶縁膜を介して相対向する第１の導体層の側面と第２の導体層との間で前記スルーホールの深さ方向に沿った縦形キャパシタを構成ものを含む。
【００１５】
また本発明の半導体装置は、前記第１の導体層は少なくともその側面に絶縁保護膜を具備しているものを含む。
【００１６】
また本発明の半導体装置は、前記スルーホールが、前記第１の導体層の少なくとも上面の一部で重なるように形成され、前記絶縁膜を介して相対向する第１の導体層の側面と第２の導体層との間で前記スルーホールの深さ方向に沿った縦形キャパシタを構成ものを含む。
【００１７】
また本発明の半導体装置は、前記第１の導体層が少なくともその側面及び上面に絶縁保護膜を具備ものを含む。
【００１８】
また本発明の半導体装置は、前記スルーホールが前記第１の導体層の上面から両側壁を覆うように開口したものを含む。
【００１９】
また本発明の半導体装置は、前記絶縁保護膜が、第１の絶縁膜上に形成され、前記第１の絶縁膜よりも誘電率が小さく、前記層間絶縁膜のエッチング条件に対して耐エッチング性を持つ第２の絶縁膜との積層膜とからなるものを含む。
【００２０】
また本発明の半導体装置は、前記第１の導体層が、前記スルーホール内に充填された前記第２の導体層から所定の間隔を隔てて、前記第２の導体層の外側を囲むように形成されているものを含む。
【００２１】
また本発明の半導体装置は、前記第１の導体層は櫛形状に形成され、前記スルーホールは前記櫛形状の歯となる前記第１の導体層に挟まれた位置に形成されたものを含む。
【００２２】
また本発明の半導体装置は、前記第１及び第２の導体層は、それぞれ前記第１及び第２のスルーホールに充填され、その上面で第１及び第２の配線層に接続されており、前記第１及び第２の配線層の間隔は前記第１及び第２のスルーホールの間隔よりも小さいものを含む。
【００２３】
また本発明の半導体装置は、前記第１及び第２の導体層は、それぞれ前記第１及び第２のスルーホールに充填され、その上面で第１及び第２の配線層に接続されており、前記第１及び第２のスルーホールの間隔は前記第１及び第２の配線層の間隔よりも小さいものを含む。
【００２４】
また本発明の半導体装置は、前記第１及び第２の導体層は、それぞれ前記第１及び第２のスルーホールに充填され、その上面で第１及び第２の配線層に接続されており、前記第１及び第２のスルーホールの間隔は前記第１及び第２の配線層の間隔とほぼ同程度であるものを含む。
【００２５】
また本発明の半導体装置は、前記第１の導体層は、ゲート電極配線であり、前記第２のスルーホールはソースまたはドレインコンタクトホールであり、前記第２の導体層はソースまたはドレイン配線であるものを含む。
【００２６】
また本発明の半導体装置は、前記第１の導体層は、ゲート電極配線であり、前記第２のスルーホールは、素子分離領域上で前記ゲート電極配線の両側に所定の間隔を隔てて形成されているものを含む。
【００２７】
また本発明の半導体装置は、、前記第１の導体層は、ゲート電極配線であり、前記第２のスルーホールは、素子分離領域上で表面を絶縁保護膜で被覆された前記ゲート電極配線を覆うように前記ゲート電極配線に沿って形成され、前記ゲート電極配線と、この周囲を覆う絶縁保護膜と、前記第２のスルーホール内の第２の導体層との間で付加キャパシタを構成したものを含む。
【００２８】
また本発明の半導体装置は、前記絶縁保護膜が多層膜であるものを含む。
【００２９】
また本発明の半導体装置は、前記第２のスルーホールおよびその内部に充填された第２の導体層が、半導体チップ表面の周縁部を囲むように形成されたシールリングであり、前記第１の導体層は、前記シールリングから所定の間隔を隔てて前記シールリングと並行する第１のスルーホール内に形成された補助リングであり、前記シールリングと前記補助リングとで縦形キャパシタを構成しているものを含む。
【００３０】
また本発明の半導体装置は、前記補助リングが、前記基板とコンタクトするように形成されているものを含む。
【００３１】
また本発明の半導体装置は、前記シールリングが、電源ラインもしくは信号ラインに接続されているものを含む。
【００３２】
また本発明の半導体装置の製造方法は、半導体基板内に所望の素子領域を形成する工程と、前記半導体基板表面に配線層を形成する工程とを含み、前記配線層を形成する工程が、第１の導体層を形成する工程と、絶縁層間膜を形成する絶縁層間膜形成工程と、前記絶縁層間膜を選択的に除去してスルーホールを形成するスルーホール形成工程と、前記スルーホール内に第２の導体層を形成する第２の導体層形成工程と、を含み、さらに、前記スルーホール形成工程が、回路接続用のスルーホールと、少なくとも前記スルーホール内の第２の導体層と前記第１の導体層とが近接し、付加キャパシタを形成するように、付加キャパシタ用のスルーホールとを同時に形成する工程を含み、前記第１および第２の導体層の一部をそれぞれ第１および第２の電位に接続してキャパシタを形成するようにしたことを特徴としている。
【００３３】
また本発明の半導体装置の製造方法は、半導体基板内に所望の素子領域を形成する工程と、前記半導体基板表面に配線層を形成する工程とを含み、前記配線層を形成する工程が、第１の導体層を形成する工程と、絶縁層間膜を形成する絶縁層間膜形成工程と、前記絶縁層間膜を選択的に除去してスルーホールを形成するスルーホール形成工程と、前記スルーホール内に第２の導体層を形成する第２の導体層形成工程とを含み、さらに、前記スルーホール形成工程が、回路接続用のスルーホールと、少なくとも前記スルーホール内の第２の導体層同士が近接して、付加キャパシタを形成するように、付加キャパシタ用のスルーホールとを同時に形成する工程を含み、前記付加キャパシタ用のスルーホール内の第２の導体層をそれぞれ第１および第２の電位に接続して付加キャパシタを形成するようにしたことを特徴としている。
【００３４】
また本発明の半導体装置の製造方法は、素子分離領域を形成した半導体基板表面にゲート絶縁膜およびゲート電極層を形成する電極層形成工程と、ソースドレイン領域を形成する工程と、絶縁層間膜を形成する絶縁層間膜形成工程と、前記電極層近傍の前記絶縁層間膜をエッチングして前記ソースドレイン領域に開口するようににスルーホールを形成するスルーホール形成工程と、導体層を形成し前記スルーホールを介して前記ソースおよびドレイン領域にコンタクトするように配線を形成する配線形成工程と、を有し、前記スルーホール形成工程が、前記素子分離領域上を走行する前記ゲート電極配線に近接する位置に付加キャパシタ用のスルーホールを同時形成する工程を含み、前記配線および前記電極層をそれぞれ第１および第２の電位に接続して付加キャパシタを形成することを特徴としている。
【００３５】
また本発明の半導体装置の製造方法は、前記電極層形成工程が、さらに、前記ゲート電極形成工程の後、前記ゲート電極を絶縁保護膜で被覆する工程を含む。
【００３６】
また本発明の半導体装置の製造方法は、所望の素子領域の形成された基板表面に絶縁層間膜を形成する絶縁層間膜形成工程と、電気的接続用のコンタクトホール前記絶縁層間膜を選択的に除去してスルーホールを形成するスルーホール形成工程と、前記スルーホール内に第２の導体層を形成する第２の導体層形成工程とを有し、前記スルーホール形成工程が、電気的にコンタクトを形成するためのコンタクト領域の形成と同時に縦形キャパシタを形成すべく、所望の間隔を隔てて複数の第２のスルーホールを形成する工程を含み、前記第２の導体層を隣接領域でそれぞれ第１および第２の電位に接続してキャパシタを形成することを特徴としている。
【００３７】
本発明に係る半導体装置では、プロセス技術の微細化に伴い、絶縁膜の誘電率と間隔との調整により、配線間容量およびスルーホール間容量を、所望の容量値をもつように大容量化することにより、付加容量またはキャパシタを形成している。配線間容量およびスルーホール間容量は半導体装置内の任意の場所に配置可能であり、所望の位置に付加容量を形成することができ、また縦方向すなわち、基板面に対して垂直方向の面を電極面として用いた縦形キャパシタであるため、専有面積は極めて小さい。したがって、アナログ回路およびディジタル回路を混載した半導体装置や低電圧で動作する半導体装置において、ノイズ発生箇所の近傍に付加容量を容易に形成することができ、電源ノイズ対策を効率的に行うことが可能となる。また、微細化の進んだプロセス技術において、スルーホールを付加的に形成するあるいは、スルーホールを、その側面で付加キャパシタを形成し得る程度に、隣接する配線又はスルーホールに近接して配設することによって縦形キャパシタを形成しているため、配線を利用して形成された平面型キャパシタよりもより少ない面積でより大容量のキャパシタを構成することができ、しかもトランジスタ等の他のデバイスと同一のプロセスで特別な工程を追加することなく、従前のプロセスで該キャパシタを形成することが可能である。
【００３８】
また、例えば半導体基板上、半導体基板の絶縁層上または絶縁基板上に電極層および絶縁層間膜を形成した後、該絶縁層間膜をエッチングして電極層の近傍にスルーホールを形成し、スルーホール上に該スルーホールと電気的に接続される配線を形成して、配線および電極層をそれぞれ第１および第２の電位に接続してキャパシタを構成している。なお、電極層とスルーホール間には両者を電気的に絶縁するための絶縁保護膜が形成されているのが望ましい。また、電極層は例えば多結晶シリコン層等が該当する。
【００３９】
また、付加容量形成用のスルーホールが絶縁性領域表面に開口するように構成するいことにより、断面積をより大きいものとしても、エッチングむらなどにより精度が低下するようなこともないため、設計の自由度が向上する。
【００４０】
特に、スルーホールが電極層（第１の導体層）を覆うように形成したときの電極層とスルーホール間の容量を利用して、付加容量またはキャパシタを形成することにより、半導体装置内の所望の位置により大容量の付加容量を形成することができる。
【００４１】
また特に、電極層（第１の導体層）がスルーホールを囲むように形成したときの電極層とスルーホール間の容量を利用して、付加容量またはキャパシタを形成することにより、半導体装置内の所望の位置に大容量の付加容量を形成することができる。また、電極層がスルーホールを囲むように形成したパターンを設計支援装置に登録し、単独または組み合わせて付加容量またはキャパシタを構成できるようにすれば、所望の容量値の付加容量またはキャパシタを所望の位置に形成することができる。
【００４２】
また特に、電極層（第１の導体層）を櫛形状に形成し、スルーホールが櫛形状の歯となる電極層に挟まれた位置に形成したときの電極層とスルーホール間の容量を利用して、付加容量またはキャパシタを形成することにより、半導体装置内の所望の位置に大容量の付加容量を形成することができる。また、電極層を櫛形状に形成し、スルーホールが櫛形状の歯となる電極層に挟まれた位置に形成したパターンを設計支援装置に登録し、単独または組み合わせて付加容量またはキャパシタを構成できるようにすれば、所望の容量値の付加容量またはキャパシタを所望の位置に形成することができる。
【００４３】
さらに、第１および第２の電極の側面または側面および上面には両者を電気的に絶縁するための絶縁保護膜を形成することにより、コンタクトずれによる短絡を防ぎ、かつ高誘電率となるように材料を選択することにより、付加容量の増大をはかることが可能となる。また、電極層（第１及び第２の導体層）は例えば多結晶シリコン層、アルミニウム薄膜、タングステン薄膜メタルシリサイド等が該当する。
【００４４】
また、半導体チップ表面の周縁部を囲むように形成されたシールリングを形成するとともに、前記シールリングから所定の間隔を隔てて前記シールリングと並行する第１のスルーホール内に形成された補助リングを形成し、各リングを異なる電位に接続することにより、リング間でチップ周縁に沿って縦形キャパシタを形成することにより、付加容量の大きい縦形キャパシタを形成することが可能となる。
また本発明の構成によれば、シールリング及び補助リング電源環状配線の役割を果たすため、配線のひきまわしが少なくてすみ、さらなるチップ面積の低減を図ることが可能となる。
【発明の効果】
【００４５】
以上説明したように、本発明の半導体装置および半導体装置の製造方法によれば、プロセス技術の微細化に伴って大きな容量を持つようになった配線間容量およびスルーホール間容量、電極層とスルーホール間の容量、或いは電極層間の容量により、付加キャパシタを形成しているので、所望の位置に付加容量を形成することができ、例えばアナログ回路およびディジタル回路を混載した半導体装置や低電圧で動作する半導体装置において、ノイズ発生箇所の近傍に付加容量を容易に形成することができるので、電源ノイズ対策を効率的に行うことが可能となる。
また、微細化の進んだプロセス技術においても、配線層を利用して形成されたキャパシタよりもより少ない面積でより大容量のキャパシタを構成することができ、しかもトランジスタ等の他のデバイスと同一のプロセスで特別な工程を追加することなく、従前のプロセスで該キャパシタを形成することが可能である。
【発明を実施するための最良の形態】
【００４６】
以下、本発明の半導体装置および半導体装置の製造方法の実施の形態について、〔第１の実施形態〕、〔第２の実施形態〕、〔第３の実施形態〕、〔第４の実施形態〕、〔第５の実施形態〕、〔第６の実施形態〕、〔第７の実施形態〕の順に図面を参照して詳細に説明する。
【００４７】
本発明の半導体装置および半導体装置の製造方法の実施の形態の説明に先立って、先ず、図２および図３を参照して、プロセス技術の微細化に伴う素子構造（配線層やポリシリコン層の構造）の変化について考察する。図２および図３は半導体集積回路の同一部分（ポリシリコンゲートｎＭＯＳトランジスタ）を構成する素子構造の説明図であり、図３は図２よりもプロセス技術の微細化がより進んだ素子構造を示している。なお、図２（ａ）および図３（ａ）は平面図（パターン図）であり、図２（ｂ）および図３（ｂ）はそれぞれ図２（ａ）および図３（ａ）のＡ−Ａ’における断面図であり、図２（ｂ）および図３（ｂ）はＢ−Ｂ’における断面図である。
【００４８】
図２において、２０１はｐ型シリコン基板、２１１はゲート酸化膜、Ｄ２１はｎ＋拡散領域、Ｐ２１はポリシリコン層、Ｂ２１，Ｂ２２およびＢ２３はスルーホール（以下スルーホール内に導電体を充填したものをスルーホールと呼称する）、Ｍ２１，Ｍ２２およびＭ２３は第１配線層のメタル配線、Ｍ２４は第２配線層のメタル配線である。
【００４９】
図３においても同様に、３０１はｐ型シリコン基板、３１１はゲート酸化膜、３１２はＳＡＣ（Self-Aligned Contact）プロセス技術においてスルーホールとポリシリコン層を分離するための絶縁保護膜、Ｄ３１はｎ＋拡散領域、Ｐ３１はポリシリコン層、Ｂ３１，Ｂ３２およびＢ３３はスルーホール、Ｍ３１，Ｍ３２およびＭ３３は第１配線層のメタル配線、Ｍ３４は第２配線層のメタル配線である。
【００５０】
図２（ｃ）および図３（ｃ）の対比により、プロセス技術の微細化に伴って、配線に付加される容量は、第１配線層と第２配線層の異なる配線層間（例えば図２（ｃ）のメタル配線Ｍ２４およびメタル配線Ｍ２２，Ｍ２３間）の容量から、同一配線層間（例えば図３（ｃ）のメタル配線Ｍ３２およびメタル配線Ｍ３３間）の容量へと、支配的となる容量が変わってきていることが分かる。プロセス技術の微細化により、同一配線層における配線相互の線間距離が短くなっていると共に、抵抗の増大を抑制する目的から配線断面積を大きくとるために配線層の厚さが大きくなっていることによるものである。
【００５１】
また、図２（ｂ）および図３（ｂ）の対比により、プロセス技術の微細化に伴って、図２（ｂ）では特に問題視されていなかったスルーホール間の容量やスルーホール−ポリシリコン層間の容量が、図３（ｂ）ではスルーホールＢ３１およびＢ３２間の容量やスルーホールＢ３１、Ｂ３２−ポリシリコン層Ｐ３１間の容量が無視できないほど大きな値を持つようになって来ていることも分かる。特にスルーホール−ポリシリコン層間の容量は、絶縁保護膜３１２が高誘電率を持つため、より大きな容量値となっている。
【００５２】
このように、プロセス技術の微細化に伴う配線層やポリシリコン層の構造の変化により、同一配線層間容量やスルーホール−ポリシリコン層間容量等の付加容量が大きな値を持つようになり、微細化プロセスではこの付加容量に対処する技術が種々提案されている。本発明の半導体装置および半導体装置の製造方法では、プロセス技術の微細化に伴って大きな付加容量を持つようになった構造部分を用いて、電源ノイズ対策用に電源配線に付加される容量や、半導体集積回路を構成するキャパシタを形成しようとするものである。
【００５３】
〔第１の実施形態〕
図１は、本発明の第１の実施形態に係る半導体装置のキャパシタを形成する部分の説明図である。図１（ａ）および（ｃ）は平面図（パターン図）であり、図１（ｂ）は図１（ａ）および（ｃ）のＡ−Ａ’における断面図である。なお、本実施形態の半導体装置および半導体装置の製造方法は、プロセス技術の微細化に伴って大きな容量を持つようになった配線間容量およびスルーホール間容量により、付加容量またはキャパシタを形成するものである。
【００５４】
図１において、１０１はシリコン基板、Ｂ１１およびＢ１２はスルーホール、Ｍ１１およびＭ１２はメタル配線である。なお、図１（ｂ）中では省略されているが、スルーホールＢ１１およびＢ１２間には膜厚２００−６００ｎｍのＳｉＯ２からなる絶縁層間膜（誘電率４．２）が、アルミニウムからなるメタル配線Ｍ１１およびＭ１２間には膜厚５０−５００ｎｍのＳｉＯＦからなる絶縁線間膜（誘電率３．７）がそれぞれ形成されている。
【００５５】
図１に示される構造を、電源配線の付加容量として電源ノイズ対策に使用する場合には、メタル配線Ｍ１１およびＭ１２の一方を電源電位ＶDDに、他方を電源電位ＶSSにそれぞれ接続されることとなる。また、半導体集積回路におけるキャパシタとして使用する場合には、メタル配線Ｍ１１およびＭ１２がそれぞれ該キャパシタの両端電位を持つこととなる。
【００５６】
図１に示される構造は、少なくとも次のようなプロセスを経て実現される。先ず、シリコン基板１０１上にＣＶＤ法により膜厚２００−６００ｎｍのＳｉＯ２からなる絶縁層間膜を形成する。次に、フォトリソグラフィ工程によって形成したレジストパターンをマスクとし、絶縁層間膜をエッチングし、さらに減圧ＣＶＤ法を用いたメタル薄膜形成工程によりアルミニウム薄膜を充填しシリコン基板１０１上にスルーホールＢ１１およびＢ１２を形成する。そしてさらに、減圧ＣＶＤ法を用いたメタル薄膜形成工程（配線形成工程）により、アルミニウム薄膜を形成し、スルーホールＢ１１およびＢ１２上にそれぞれメタル配線Ｍ１１およびＭ１２が形成される。ここで平坦面上のメタル薄膜の膜厚は５０−５００ｎｍ程度であった。なお、スルーホール内に充填されるメタル薄膜とメタル配線とは同一工程で形成してもよい。成膜方法についても減圧ＣＶＤに限定されることなく、スパッタリング法、ダマシン法など他の方法も適用可能である。
【００５７】
なお、図１（ａ）および（ｂ）に示されるような構造でキャパシタを実現する場合、該キャパシタの容量は配線間容量およびスルーホール間容量の合成値となるが、メタル配線Ｍ１１およびＭ１２の膜厚ｈｍ、スルーホールＢ１１およびＢ１２の高さｈｂ、並びにスルーホールＢ１１およびＢ１２間の距離ｄｂの大小関係によって、配線間容量またはスルーホール間容量の何れか一方がより支配的となる。
【００５８】
先ず、スルーホール間の距離ｄｂよりもスルーホールの高さｈｂが大きい時（ｄｂ＜ｈｂ）には、スルーホール間容量を有効に利用することができる。また逆に、スルーホール間の距離ｄｂがスルーホールの高さｈｂよりも大きい時（ｄｂ＞ｈｂ）には、配線間容量の方が支配的となる。但し、スルーホール間容量が利用されないということではない。例えばスルーホール間の距離ｄｂは、５０−５００ｎｍ程度が望ましく、さらにはできる限り近接させるのが望ましい。また、配線間距離ｈｂは、５０−５００ｎｍ程度が望ましく、さらにはできる限り近接させるのが望ましい。また、例えば絶縁層間膜となる部分を高誘電率膜で構成し、絶縁線間膜となる部分をより誘電率の低い膜で構成することにより、スルーホール間容量と配線間容量とを同程度に高くすることができる。またこのように、絶縁層間膜と絶縁線間膜とを膜質の異なる２層構造膜で構成することにより、より絶縁性を高めることが可能となる。
【００５９】
次に、スルーホールの高さｈｂがメタル配線の膜厚ｈｍよりも大きい時（ｈｂ＞ｈｍ）には、配線間容量よりもスルーホール間容量の方が相対的に大きく、有効に利用することが可能である。逆の時（ｈｂ＜ｈｍ）には、配線間容量がスルーホール間容量よりも相対的に大きくなる場合もあるが、パターンレイアウトの許容範囲内でスルーホールの形状を調整することにより、スルーホール高さが小さい分、対向部分の面積を大きくして、スルーホール間容量を大きくすることも可能である。
【００６０】
なお、現状のプロセス技術では、絶縁層間膜を薄くすると回路全体の配線容量が増加して、回路全体にその影響が現れるため、プロセス技術的な問題が無い限り絶縁層間膜は厚く積まれることが望ましく、したがって、構造的にｄｂ＜ｈｂでｈｂ＞ｈｍとなることが大半であると考えられる。
【００６１】
なお、本実施形態では、ＭＯＳデバイスを想定して説明したが、バイポーラ等の他のデバイスに対して適用可能であることはいうまでもない。また、シリコン基板１０１上にスルーホールＢ１１およびＢ１２を形成したが、シリコン基板１０１の素子分離領域等の絶縁層上に形成してもよい。また、シリコン基板１０１の代わりに絶縁基板を使用して、本実施形態をＳＯＩ（Silicon On Insulator）構造に適用することも可能である。
【００６２】
また、スルーホールＢ１１およびＢ１２の形状は、図１（ａ）に示されるような切断面が正方形をした固定形状とするのが通常であるが、付加容量またはキャパシタを形成する場合には、半導体基板、半導体基板の絶縁層または絶縁基板の上にスルーホールが形成されるので、エッチングばらつき等の問題が無くなることから、スルーホールの固定形状ルールを無くして、図１（ｃ）に示すように、切断面が長方形をしたスルーホールとすることも可能である。これにより、キャパシタ面積が増大し、大容量を得ることが可能となる。なお、深さ方向を利用しているため、占有面積の増大を招くことなく大容量を得ることが可能となる。
【００６３】
以上のように、本実施形態の半導体装置および半導体装置の製造方法では、プロセス技術の微細化に伴って大きな容量を持つようになった配線間（Ｍ１１およびＭ１２間）容量およびスルーホール間（Ｂ１１およびＢ１２間）容量を利用して、付加容量またはキャパシタを形成するので、半導体装置内の所望の位置に付加容量を形成することができる。例えば、アナログ回路およびディジタル回路を混載した半導体装置や低電圧で動作する半導体装置において、スイッチングノイズ等が発生する箇所の近傍に付加容量を容易に形成することができ、電源ノイズ対策を効率的に行うことが可能となる。また、微細化の進んだプロセス技術においても、従来の配線層間の平行平板型キャパシタと比較して、より少ない面積でより大容量のキャパシタを構成することができ、しかもトランジスタ等の他のデバイスと同一のプロセスで特別な工程を追加することなく該キャパシタを形成することが可能である。
【００６４】
〔第２の実施形態〕
図４は、本発明の第２の実施形態に係る半導体装置のキャパシタを形成する部分の説明図である。図４（ａ）および（ｃ）は平面図（パターン図）であり、図４（ｂ）は図４（ａ）および（ｃ）のＡ−Ａ’における断面図である。なお、本実施形態の半導体装置および半導体装置の製造方法は、プロセス技術の微細化に伴って大きな容量を持つようになったスルーホール−ポリシリコン層間の容量により、縦形の付加容量またはキャパシタを形成するものである。
【００６５】
図４において、４０１はシリコン基板、Ｂ４１，Ｂ４２およびＢ４３はスルーホール、Ｍ４１およびＭ４２は膜厚５０−５００ｎｍのアルミニウムからなるメタル配線、Ｐ４１は膜厚２００−６００ｎｍのポリシリコン層である。ここでスルーホールＢ４１，Ｂ４２およびＢ４３も同一工程で形成されたポリシリコン層が充填されている。
なお、ポリシリコン層Ｐ４１の側面にはＳｉＯ２膜からなるスペーサ４１１が形成され、さらにその側面および上面がＳｉＮ膜からなる絶縁保護膜４１２で被覆されている。また、図４（ｂ）中では省略されているが、スルーホールＢ４１およびＢ４２間には絶縁層間膜が、メタル配線Ｍ４１およびＭ４２間には絶縁線間膜がそれぞれ形成されている。
なお、ここではシリコン基板４０１とスルーホールＢ４１，４２内の導体は電気的にコンタクトを形成してはいない。配線Ｍ４２はスルーホールＢ４３を介してシリコン基板４０１上に形成された配線Ｐ４１とコンタクトを形成している。またスルーホールＢ４１，４２、Ｂ４３内にはメタル配線Ｍ４１およびＭ４２と同一材料からなる導体が充填されている。
【００６６】
図４に示される構造を、電源配線の付加容量として電源ノイズ対策に使用する場合には、メタル配線Ｍ４１およびＭ４２の一方を電源電位ＶDDに、他方を電源電位ＶSSにそれぞれ接続されることとなる。また、半導体集積回路におけるキャパシタとして使用する場合には、メタル配線Ｍ４１およびＭ４２がそれぞれ該キャパシタの両端電位を持つこととなる。
【００６７】
なお、図４（ａ）では、どのスルーホールＢ４１−４３も同じ形状をなしているが、下層側のポリシリコン層Ｐ４１にコンタクトしているのはスルーホールＢ４３のみであり、Ｂ４１およびＢ４２をキャパシタ形成用として下層側の配線にコンタクトすることなく、形成している。これに対し、図４（ｃ）では、下層側のポリシリコン層Ｐ４１にコンタクトしているスルーホールＢ４３は通常の正方形状をなしているが、コンタクト用として前記スルーホールＢ４３と同一工程で形成するキャパシタ形成用のスルーホールＢ４１’、４２’はポリシリコン層Ｐ４１と相対向する領域が増大するように、断面長方形をなすように形成されており、前記コンタクト用のスルーホールＢ４３よりも断面積が大きい。
なお、シリコン基板４０１上にスルーホールＢ４１，Ｂ４２およびポリシリコン層Ｐ４１を形成したが、シリコン基板４０１の素子分離領域等の絶縁層上に形成してもよい。また、シリコン基板４０１の代わりに絶縁基板を使用して、本実施形態をＳＯＩ（Silicon On Insulator）構造に適用することも可能である。
【００６８】
また、図４では、２つのスルーホールＢ４１，Ｂ４２とポリシリコン層Ｐ４１との間の容量によりキャパシタを形成しているが、１つのスルーホールＢ４１またはＢ４２とポリシリコン層Ｐ４１との間の容量で形成してもよい。図４では、主として、ポリシリコン層Ｐ４１の左側面とスルーホールＢ４１、ポリシリコン層Ｐ４１の上面とスルーホールＢ４１、ポリシリコン層Ｐ４１の右側面とスルーホールＢ４２およびポリシリコン層Ｐ４１の上面とスルーホールＢ４２のそれぞれの間の容量の合成により形成されるキャパシタの容量値が決定されたが、この変形構造でキャパシタを形成した場合には、ポリシリコン層Ｐ４１の側面とスルーホールおよびポリシリコン層Ｐ４１の上面とスルーホールのそれぞれの間の容量の合成となる。
【００６９】
また、スルーホールＢ４１およびＢ４２の形状は、図４（ａ）に示されるような切断面が正方形をした固定形状とするのが通常であるが、付加容量またはキャパシタを形成する場合には、半導体基板、半導体基板の絶縁層または絶縁基板の上にスルーホールが形成されるので、エッチングばらつき等の問題が無くなることから、スルーホールの固定形状ルールを無くして、図４（ｃ）に示すように、切断面を長方形としたスルーホール形状にすることも可能である。
【００７０】
次に、本実施形態における半導体装置の製造方法、即ちスルーホール−ポリシリコン層間の容量を用いてキャパシタを形成する場合の製造方法を図５および図６を参照して説明する。図５（ａ）〜（ｅ）および図６（ａ）〜（ｃ）は、各製造工程を実施した後の断面図である。なお、図５および図６では、付加容量またはキャパシタの形成部分のみならずトランジスタの形成部分についても示し、また、付加容量またはキャパシタは、シリコン基板の素子分離領域上に形成されるものを例示している。
【００７１】
先ず、図５（ａ）に示すように、ｐ型シリコン基板５０１内にｎウェル５０２およびｐウェル５０３を形成するとともに、表面にゲート酸化膜５０４を形成する。
【００７２】
次に、図５（ｂ）に示すように、ＳＴＩ（Shallow Trench Isolation）等の素子分離領域５０５を形成する。素子分離領域５０５は、例えば酸化シリコン等の絶縁膜である。なお、、素子分離領域５０５上にキャパシタが形成され、ｎウェル５０２側にトランジスタが形成される（後述）。
【００７３】
次に、図５（ｃ）に示すように、減圧ＣＶＤ法により、ポリシリコン層を堆積したのち、リソグラフィによりゲート電極（ポリシリコン層）Ｐ５１，Ｐ５２およびＰ５３を形成し、このゲート電極をマスクとして、イオン打ち込みによりソース・ドレインとなるｎ＋拡散領域５０７の外側にｎ−ＬＤＤ注入領域５０６を形成する。ここでゲート電極上には窒化シリコン膜からなるゲート上キャップ膜Ｃ５１，Ｃ５２およびＣ５３を形成しておくのが望ましい。これにより、コンタクト部分の酸化シリコン膜を除去する際、マスクずれが生じてもこのゲート上キャップ膜Ｃ５１，Ｃ５２およびＣ５３がエッチングストッパとなり、ゲート電極が露呈するのを防止することができる。ここで、ＬＤＤは、ｎ＋拡散領域５０７の外側にｎ−領域５０６を設けて電界を緩和させ、ホットエレクトロンに耐性を持たせたＬＤＤ（Lightly Doped Drain）構造を指す。
【００７４】
次に、図５（ｄ）に示すように、ＣＶＤ法により前面に酸化シリコン膜を形成した後、異方性エッチングにより各ポリシリコン層Ｐ５１，Ｐ５２，Ｐ５３の側面にのみ酸化シリコン膜を残し、スペーサ５１１を形成する。この後、このスペーサ５１１およびゲート電極Ｐ５３をマスクとしてイオン打ち込みによりｎ＋拡散領域５０７を形成する。ここで、スペーサ５１１は酸化シリコンＳｉＯ２（誘電率４．２）等の保護膜である。
【００７５】
次に、図５（ｅ）に示すように表面全体に、ＳＡＣプロセス用の絶縁保護膜５１２を形成する。ここで、絶縁保護膜５１２には窒化シリコンＳｉＮ（誘電率６．５）等を使用する。すなわち、絶縁保護膜としては絶縁性が高くかつ耐エッチング性が高くかつ誘電率の高い膜を用いるのが望ましい。また、破線５１０で示すように絶縁保護膜を厚さ方向で２分割し窒化シリコンと酸化シリコンなど２層膜として形成してもよい。
【００７６】
次に、図６（ａ）に示すように、塗布法により膜厚２００−６００ｎｍとなるように絶縁層間膜５１３を形成する。ここで、絶縁層間膜５１３にはＳｉＯＦ（誘電率３．７）、ＳｉＯ２（誘電率４．２）、ＨＳＱ（Hydrogen SilsesQuioxane；誘電率３．０）等の誘電率の比較的低いものが使用される。
【００７７】
次に、図６（ｂ）に示すように、絶縁層間膜５１３をエッチングした後に導電材料を埋め込んでスルーホールＢ５１，Ｂ５２，Ｂ５３，Ｂ５４，Ｂ５５を形成する。ここで、絶縁保護膜５１２の膜厚をｔ、スルーホールＢ５１〜Ｂ５５の高さをｈｂとするとき、絶縁保護膜５１２のエッチングレートＲａは、絶縁層間膜５１３のエッチングレートＲｂの（ｈｂ／ｔ）倍よりも十分に小さいものとする。ここにいうエッチングレートは削れ易さを表し、エッチングレートは材料に依存するので、エッチングレート比を考慮して絶縁保護膜５１２の膜厚ｔを決定する必要がある。
【００７８】
次に、図６（ｃ）に示すように、各スルーホールＢ５１〜Ｂ５５形成後ＣＶＤ法によりポリシリコン層Ｐ５１−５３を形成して配線Ｍ５１〜Ｍ５５を得、さらに線間膜５１４としてＳｉＯ２を形成する。
以上の工程により、素子分離領域５０５上を走行するゲート電極配線Ｐ５１，５２との間に付加容量としてのキャパシタが形成され、ｎウェル５０２側にトランジスタが形成される。
また、以上の説明から明らかなように、本実施形態の製造方法では、トランジスタ等の他のデバイスと同一のプロセスで、特別な工程を追加することなくしかも、特別に占有面積を増大させることなく、キャパシタを形成することが可能である。
【００７９】
以上のように、本実施形態の半導体装置および半導体装置の製造方法では、プロセス技術の微細化に伴って大きな容量を持つようになったポリシリコン層とスルーホール間の容量を利用して、縦形の付加容量またはキャパシタを形成するので、半導体装置内の所望の位置に付加容量を形成することができる。例えば、アナログ回路およびディジタル回路を混載した半導体装置や低電圧で動作する半導体装置において、スイッチングノイズ等が発生する箇所の近傍に付加容量を容易に形成することができ、電源ノイズ対策を効率的に行うことが可能となる。また、微細化の進んだプロセス技術においても、従来の配線層間の平行平板型キャパシタと比較して、より少ない面積でより大容量のキャパシタを構成することができ、しかもトランジスタ等の他のデバイスと同一のプロセスで特別な工程を追加することなく該キャパシタを形成することが可能である。
なお、本実施形態の上記説明ではＭＯＳデバイスを想定したが、本実施形態をバイポーラ等の他のデバイスに対しても適用可能であることはいうまでもない。
【００８０】
〔第３の実施形態〕
図７は、本発明の第３の実施形態に係る半導体装置のキャパシタを形成する部分の説明図である。図７（ａ）は平面図（パターン図）であり、図７（ｂ）は図７（ａ）のＡ−Ａ’における断面図である。なお、本実施形態の半導体装置および半導体装置の製造方法は、第２の実施形態と同様にスルーホール内のポリシリコン層とゲート電極配線などのポリシリコン層間の容量により、付加容量またはキャパシタを形成するものであるが、スルーホールがポリシリコン層を覆うように形成されている点が異なる。
【００８１】
図７において、７０１はシリコン基板、Ｂ７１，Ｂ７２はスルーホール、Ｍ７１およびＭ７２はメタル配線、Ｐ７１はポリシリコン層である。なお、ポリシリコン層Ｐ７１の側面にはＳｉＯ２からなるスペーサ７１１が形成され、さらにその側面および上面をＳｉＮからなる絶縁保護膜７１２で覆った構造である。
【００８２】
図７に示される構造を、電源配線の付加容量として電源ノイズ対策に使用する場合には、メタル配線Ｍ７１およびＭ７２の一方を電源電位ＶDDに、他方を電源電位ＶSSにそれぞれ接続されることとなる。また、半導体集積回路におけるキャパシタとして使用する場合には、メタル配線Ｍ７１およびＭ７２がそれぞれ該キャパシタの両端電位を持つこととなる。
【００８３】
図７に示される構造の製造方法は第２の実施形態と同様であるが、少なくとも次のようなプロセスを経て実現される。
先ず、ＣＶＤ法によりシリコン基板７０１上にポリシリコン層Ｐ７１を形成し、フォトリソグラフィにより電極パターンを形成する。
次に、ＣＶＤ法によりＳｉＯ２膜を形成した後、異方性エッチングによりポリシリコン層Ｐ７１の側面にスペーサ７１１を形成する。そしてさらに、この全体を覆うように絶縁保護膜７１２が形成される。次に、絶縁層間膜形成工程により絶縁層間膜が形成される。次に、スルーホール形成工程により、絶縁層間膜をエッチングしてスルーホールが形成されるが、スルーホールＢ７１はポリシリコン層Ｐ７１を覆うことのできる大きさの切断面を持って形成される。そしてさらに、配線形成工程により、スルーホールＢ７１，Ｂ７２上にそれぞれメタル配線Ｍ７１およびＭ７２が形成される。かかる構成によれば、ポリシリコン層Ｐ７１の上面および側面全体がキャパシタ電極として用いられるため、本実施形態の付加容量またはキャパシタによる容量は、第２の実施形態のものよりもさらに大容量とすることができる。
【００８４】
なお、スルーホールの形状は、スルーホールＢ７２のように切断面が正方形とした固定形状とするのが通常であるが、付加容量またはキャパシタを形成する場合には、半導体基板の絶縁層または絶縁基板の上にスルーホールが形成されるので、エッチングばらつき等の問題が無くなることから、スルーホールの固定形状ルールを無くして、本実施形態のスルーホールＢ７１のような長方形形状とすることが可能となる。
【００８５】
また、本実施形態の上記説明ではＭＯＳデバイスを想定したが、本実施形態をバイポーラ等の他のデバイスに対しても適用可能であることはいうまでもない。また、図７では、シリコン基板７０１上にスルーホールＢ７１およびポリシリコン層Ｐ７１を形成したが、シリコン基板７０１の素子分離領域等の絶縁層上に形成してもよい。また、シリコン基板７０１の代わりに絶縁基板を使用して、本実施形態をＳＯＩ（Silicon On Insulator）構造に適用することも可能である。
【００８６】
以上のように、本実施形態の半導体装置および半導体装置の製造方法では、スルーホールＢ７１がポリシリコン層Ｐ７１を覆うように形成したときのポリシリコン層とスルーホール間の容量を利用して、縦形の付加容量またはキャパシタを形成するので、半導体装置内の所望の位置に大容量の付加容量を形成することができる。例えば、アナログ回路およびディジタル回路を混載した半導体装置や低電圧で動作する半導体装置において、スイッチングノイズ等が発生する箇所の近傍に大容量の付加容量を容易に形成することができ、電源ノイズ対策を効率的に行うことが可能となる。また、微細化の進んだプロセス技術においても、より大容量のキャパシタを構成することができ、しかもトランジスタ等の他のデバイスと同一のプロセスで特別な工程を追加することなく該キャパシタを形成することが可能である。
【００８７】
〔第４の実施形態〕
図８は、本発明の第４の実施形態に係る半導体装置のキャパシタを形成する部分の説明図である。図８（ａ）は平面図（パターン図）であり、図８（ｂ）は図８（ａ）のＡ−Ａ’における断面図である。なお、本実施形態の半導体装置および半導体装置の製造方法は、第２の実施形態と同様にスルーホール−ポリシリコン層間の容量により、縦形の付加容量またはキャパシタを形成するものであるが、電極配線層などを構成するポリシリコン層がスルーホールを囲むように形成されている点が異なる。
【００８８】
図８において、８０１はシリコン基板、Ｂ８１，Ｂ８２はスルーホール、Ｍ８１およびＭ８２はメタル配線、Ｐ８１はポリシリコン層である。なお、ポリシリコン層Ｐ８１の側面にはスペーサ８１１が形成され、さらにその側面および上面を絶縁保護膜８１２で覆った構造である。また、図８（ｂ）中では省略されているが、スルーホールＢ８１の周囲には絶縁層間膜が形成されている。
【００８９】
図８に示される構造を、電源配線の付加容量として電源ノイズ対策に使用する場合には、メタル配線Ｍ８１およびＭ８２の一方を電源電位ＶDDに、他方を電源電位ＶSSにそれぞれ接続されることとなる。また、半導体集積回路におけるキャパシタとして使用する場合には、メタル配線Ｍ８１およびＭ８２がそれぞれ該キャパシタの両端電位を持つこととなる。また、図８に示される構造は、第２および第３の実施形態と同様のプロセスを経て形成される。
【００９０】
なお、本実施形態の上記説明ではＭＯＳデバイスを想定したが、本実施形態をバイポーラ等の他のデバイスに対しても適用可能であることはいうまでもない。また、図８では、シリコン基板８０１上にスルーホールＢ８１およびポリシリコン層Ｐ８１を形成したが、シリコン基板８０１の素子分離領域等の絶縁層上に形成してもよい。また、シリコン基板８０１の代わりに絶縁基板を使用して、本実施形態をＳＯＩ（Silicon On Insulator）構造に適用することも可能である。
【００９１】
また、図８では、ポリシリコン層Ｐ８１がスルーホールＢ８１を囲むように、ポリシリコン層Ｐ８１の平面形状を八角形の各辺に沿って形成した形状となっている。すなわち、ポリシリコン層Ｐ８１の平面形状を正方形とした場合、角部で、スルーホールとの間隔が大きくなり、容量が低減するのを防止すべく、正方形の角部を、スルーホールに近接させるようにした構造である。これは、左右斜め４５度に配線が可能なプロセスルールにおいてのみ可能な形状であり、該斜め配線が許されない場合には、ポリシリコン層Ｐ８１の平面形状を例えば四角形の各辺に沿って形成した形状とする変形が可能である。また、ポリシリコン層Ｐ８１の平面形状は、スルーホールＢ８１を四方八方の全てを囲む形状でなく、一部を囲む、例えば「コの字」形状としてもよい。この場合もスルーホールＢ８１の中心からポリシリコン層Ｐ８１の内側端までの距離がほぼ等しくなるように形成するとともに、スルーホールの外殻に沿って、ポリシリコン層Ｐ８１の内側端が形成されるようにするのが望ましい。
【００９２】
以上のように、本実施形態の半導体装置および半導体装置の製造方法では、ポリシリコン層Ｐ８１がスルーホールＢ８１を囲むように形成したときのポリシリコン層とスルーホール間の容量を利用して、縦形の付加容量またはキャパシタを形成するので、半導体装置内の所望の位置に大容量の付加容量を形成することができる。また、電源ノイズ対策を効率的に行えることや他のデバイスと同一のプロセスでキャパシタを形成できること等の効果については、上記他の実施形態と同様である。
【００９３】
さらに、本実施形態では、八角形の各辺に沿って形成したポリシリコン層Ｐ８１や四角形の各辺に沿って形成したポリシリコン層、或いは「コの字」形状のポリシリコン層等々を、１つのセルとして配置・配線ツール（半導体集積回路設計支援装置）のライブラリに登録しておき、これらを単独または組み合わせて付加容量またはキャパシタを構成するようにすれば、所望の容量値の付加容量またはキャパシタを所望の位置に形成することができ、ゲートアレイ等の配置・配線がより規則的な半導体装置にも容易に適用することが可能となる。
【００９４】
〔第５の実施形態〕
図９は、本発明の第５の実施形態に係る半導体装置のキャパシタを形成する部分の説明図である。図９（ａ）は平面図（パターン図）であり、図９（ｂ）は図９（ａ）のＡ−Ａ’における断面図である。なお、本実施形態の半導体装置および半導体装置の製造方法は、第２の実施形態と同様にスルーホール−ポリシリコン層間の容量により、付加容量またはキャパシタを形成するものであるが、ポリシリコン層を櫛形状に形成し、スルーホールが櫛形状の歯となるポリシリコン層に挟まれた位置に形成されている点が異なる。
【００９５】
図９において、９０１はシリコン基板、Ｂ９１ｍ〜Ｂ９ｊｍおよびＢ９１ｐ〜Ｂ９ｊ＋１ｐはスルーホール、Ｍ９１およびＭ９２はメタル配線、Ｐ９１〜Ｐ９ｊ＋１はポリシリコン層である。なお、各ポリシリコン層Ｐ９１〜Ｐ９ｊ＋１は、メタル配線Ｍ９２の下で図９（ａ）では示されないポリシリコン層によって接続されている。また各ポリシリコン層の側面にはスペーサ９１１が形成され、さらにその側面および上面を絶縁保護膜９１２で覆った構造である。また、図９（ｂ）中では省略されているが、各スルーホールＢ９１ｍ〜Ｂ９ｊｍの周囲には絶縁層間膜が形成されている。
【００９６】
図９に示される構造を、電源配線の付加容量として電源ノイズ対策に使用する場合には、メタル配線Ｍ９１およびＭ９２の一方を電源電位ＶDDに、他方を電源電位ＶSSにそれぞれ接続されることとなる。また、半導体集積回路におけるキャパシタとして使用する場合には、メタル配線Ｍ９１およびＭ９２がそれぞれ該キャパシタの両端電位を持つこととなる。また、図９に示される構造は、第２の実施形態と同様のプロセスを経て実現される。
【００９７】
なお、図９では、シリコン基板９０１上にスルーホールＢ９１ｍ〜Ｂ９ｊｍおよびポリシリコン層Ｐ９１〜Ｐ９ｊ＋１を形成したが、シリコン基板９０１の素子分離領域等の絶縁層上に形成してもよい。また、シリコン基板９０１の代わりに絶縁基板を使用して、本実施形態をＳＯＩ（Silicon On Insulator）構造に適用することも可能である。また、ＭＯＳデバイスのみならずバイポーラ等の他のデバイスに対しても適用可能である。
【００９８】
以上のように、本実施形態の半導体装置および半導体装置の製造方法では、ポリシリコン層を櫛形状に形成し、スルーホールが櫛形状の歯となるポリシリコン層に挟まれた位置に形成したときのポリシリコン層とスルーホール間の容量を利用して、縦形の付加容量またはキャパシタを形成するので、半導体装置内の所望の位置に大容量の付加容量を形成することができる。また、電源ノイズ対策を効率的に行えることや他のデバイスと同一のプロセスでキャパシタを形成できること等の効果については、上記他の実施形態と同様である。
【００９９】
また、図９では、ポリシリコン層がスルーホールＢ９１ｍ〜Ｂ９ｊｍのそれぞれを「コの字」状に囲むような形状としたが、単に、第２の実施形態のキャパシタの形状を連続的に配置した（即ち、図９においてメタル配線Ｍ９１の下にポリシリコン層が無いとした）形状としてもよい。また、「コの字」形状のポリシリコン層、或いは「二の字」形状のポリシリコン層等々を、１つのセルとして配置・配線ツール（半導体集積回路設計支援装置）に登録しておき、これらを連続的に組み合わせて付加容量またはキャパシタを構成できるようにすれば、所望の容量値の付加容量またはキャパシタを所望の位置に形成することができ、ゲートアレイ等の配置・配線がより規則的な半導体装置にも容易に適用することが可能となる。
【０１００】
〔第６の実施形態〕
図１０は、本発明の第６の実施形態に係る半導体装置のキャパシタを形成する部分の説明図である。図１０（ａ）は平面図（パターン図）であり、図１０（ｂ）は図１０（ａ）のＡ−Ａ’における断面図である。なお、本実施形態の半導体装置および半導体装置の製造方法は、プロセス技術の微細化に伴って大きな容量を持つようになったポリシリコン層間の容量により、付加容量またはキャパシタを形成するものである。
【０１０１】
図１０において、１００１はシリコン基板、Ｂ１０１およびＢ１０２はスルーホール、Ｍ１０１およびＭ１０２はメタル配線、Ｐ１０１およびＰ１０２はポリシリコン層である。なお、ポリシリコン層Ｐ１０１，Ｐ１０２の側面にはスペーサ１０１１が形成され、さらにその側面および上面を絶縁保護膜１０１２で覆った構造である。また、図１０（ｂ）中では省略されているが、絶縁保護膜１０１２の上方には絶縁層間膜が形成されている。
【０１０２】
図１０に示される構造を、電源配線の付加容量として電源ノイズ対策に使用する場合には、メタル配線Ｍ１０１およびＭ１０２の一方を電源電位ＶDDに、他方を電源電位ＶSSにそれぞれ接続されることとなる。また、半導体集積回路におけるキャパシタとして使用する場合には、メタル配線Ｍ１０１およびＭ１０２がそれぞれ該キャパシタの両端電位を持つこととなる。
【０１０３】
なお、図１０では、シリコン基板１００１上にポリシリコン層Ｐ１０１，Ｐ１０２を形成したが、シリコン基板１００１の素子分離領域等の絶縁層上に形成してもよい。また、シリコン基板１００１の代わりに絶縁基板を使用して、本実施形態をＳＯＩ（Silicon On Insulator）構造に適用することも可能である。また、ＭＯＳデバイスのみならずバイポーラ等の他のデバイスに対しても適用可能である。
【０１０４】
また、図１０では、２つのポリシリコン層Ｐ１０１，Ｐ１０２間の容量によりキャパシタを形成しているが、３以上のポリシリコン層間の容量で形成してもよい。図１１には、３つのポリシリコン層Ｐ１０１，Ｐ１０２およびＰ１０３間の容量によりキャパシタを形成する場合の断面図を示す。図１１中、１００５は素子分離領域、１０１３は絶縁層間膜である。３つのポリシリコン層Ｐ１０１，Ｐ１０２およびＰ１０３の内、中心のポリシリコン層Ｐ１０２に注目して、寄生する容量を定式的に表してみる。
【０１０５】
すなわち、真空中の比誘電率をε０、絶縁層間膜１０１３の比誘電率をεA、絶縁保護膜１０１２の比誘電率をεB、素子分離領域１００５の比誘電率をεCとし、また、ポリシリコン層間の距離をｄ、ポリシリコン層の高さをｈ、ポリシリコン層による平行平板の長さをＬ、ポリシリコン層の幅をｗ、ポリシリコン層上方の絶縁層間膜１０１３の膜厚をｈｔ１、ポリシリコン層上方の絶縁保護膜１０１２の膜厚をｈｔ２、素子分離領域１００５の膜厚をｈｕとすれば、ポリシリコン層Ｐ１０２に生じる寄生容量ＣP１０２は次式で表せる。
【０１０６】
【数１】
2005101641.tif 000003
【０１０７】
ここで、注目するポリシリコン層Ｐ１０２の周囲に発生するフリンジ容量は、左右および上下の平行平板容量に含まれるものとし、素子分離領域１００５の下層にあるウェルはポリシリコン層Ｐ１０２と異なる電位であるものとする。
【０１０８】
図１０に示される構造の製造方法は第２の実施形態と同様であるが、少なくとも次のようなプロセスを経て実現される。先ず、電極層形成工程によりシリコン基板１００１上にポリシリコン層Ｐ１０１，Ｐ１０２が形成される。次に、絶縁保護膜形成工程によりポリシリコン層Ｐ１０１，Ｐ１０２の側面にスペーサ１０１１が形成され、それを覆って絶縁保護膜１０１２が形成される。次に、絶縁層間膜形成工程により絶縁層間膜が形成される。次に、スルーホール形成工程により、絶縁層間膜をエッチングしてスルーホールＢ１０１，Ｂ１０２が形成され、さらに、配線形成工程により、スルーホールＢ１０１，Ｂ１０２上にそれぞれメタル配線Ｍ１０１およびＭ１０２が形成される。なお、ポリシリコン層Ｐ１０１，Ｐ１０２の加工精度が高いことから、高精度な容量値を持つ付加容量またはキャパシタを形成することができる。
【０１０９】
〔第７の実施形態〕
図１２及び図１３は、本発明の第７の実施形態に係る半導体装置を示す図である。図１２は半導体ウェハの部分平面図（パターン図）であり、図１３は図１２の要部を示す図である。また、図１３（ｂ）は図１３（ａ）のＸ−Ｘ’における断面図、図１３（ｃ）は図１３（ａ）のＸ２−Ｘ２’における断面図、図１３（ｄ）は図１３（ａ）のＹ−Ｙ’における断面図である。なお、本実施形態の半導体装置では、図１３は２重構造としたものである。ＢＰはボンディングパッド、ＣＲはチップ領域である。
【０１１０】
本実施形態の説明に先立ち、比較のために従来の半導体装置について説明する。図１５は従来の半導体チップを示す図である。図１５（ｂ）は図１５（ａ）のＸ−Ｘ’における断面図、図１５（ｃ）は図１５（ａ）のＹ−Ｙ’における断面図である。図１５から明らかなように、従来の半導体チップは周縁部全体を囲むように半導体チップ周縁部で基板電位を固定すべく、シールリングＳ１２１１が設けられている。すなわち、ｐ型シリコン基板１２０１表面に形成された素子分離領域１２０５に囲まれた素子領域に半導体素子（図示せず）を形成したもので、最外殻にｐ型不純物拡散領域１２０６を介してｐ型シリコン基板１２０１にコンタクトするようにシールリングＳ１２１１が形成されている。１２００はスクライブレーンであり、ダイシング工程で除去される領域である。
【０１１１】
図１３と図１５の比較から明らかなように、本発明の半導体装置では半導体チップ周縁部に形成されるシールリングを２重構造とし、最外殻に位置するスルーホールＢ１２０１に形成されたシールリングＳ１２１１をＶDD電位に接続するとともに内側に位置するスルーホールＢ１２０２に形成された補助リングＳ１２１２をＶss電位に接続し、このスルーホールＢ１２０１、１２０２間に存在する絶縁層間膜をキャパシタ絶縁膜Ｃ１２００として縦形キャパシタを形成するものである。
またシールリング形成部にのみ高誘電率の絶縁膜を用いることにより、よりキャパシタ容量を大きくすることが可能となる。ここで補助リングＳ１２１２はｐ型シリコン基板表面に形成されたｎウェル領域１２０２内にｎ型不純物拡散領域１２０７を介してコンタクトしている。
【０１１２】
また、これらシールリングおよび補助リングは半導体チップの素子領域周縁を囲むように、ほぼ全体にわたって形成されているため、電源線として用いることにより、素子領域での電源線の引きまわし距離が低減され、ＩＲドロップが低減される。ここで補助リングＳ１２１２はＶｓｓ配線に接続されているが、外側のシールリングの接続領域では切断されており、上層または下層配線で補助リング全体が同一電位となるように接続されている。
【０１１３】
製造に際しては、シールリングの形成工程で、同時にスルーホールを２重構造として形成するだけでよい。かかる構成によれば、何ら工程を付加することなくシールリングと補助リングが同時に形成される。
【０１１４】
このように、本実施形態では、シールリングを２重リング構造とし、各リングを異なる電位に接続することにより、リング間でチップ周縁に沿って縦形キャパシタを形成するもので、付加容量の大きい縦形キャパシタを形成することが可能となる。
【０１１５】
なお、本実施形態では、多層配線を形成する際、シールリングと補助リングを１層ごとにスルーホールとして形成し基板電位に接続するように形成したが、２層あるいは３層を貫通するようにスルーホールを形成するようにしてもよいことはいうまでもない。
また、補助リングは、ボンディングパッドの下層領域に設けてもよい。この場合は、占有面積を何ら増大することなく、ノイズを低減しかつＩＲドロップが少なくなる。また本発明の構成によれば、シールリング及び補助リング電源環状配線の役割を果たすため、配線のひきまわしが少なくてすみ、さらなるチップ面積の低減を図ることが可能となる。また、補助リングは、ｎウェル領域１２０２にコンタクトしているため、ｎウェルの電位を安定して所望の電位に固定することができる。
なお、前記実施形態では、補助リングは、ｎウェル領域１２０２にコンタクトしているが、図１４（ａ）、（ｂ）に示すように基板に開口しない場合あるいは素子分離領域に開口するような場合も有効である。
【０１１６】
加えて前記実施形態では、シールリングを２重構造としたが、３重以上としてもよく、３種以上の電位とすることも可能となる。また、隣接するリングの電位が互いに異なっていればよく、交互に２種の電位をとるようにしてもよい。
【０１１７】
以上のように、本実施形態の半導体装置および半導体装置の製造方法では、プロセス技術の微細化に伴って大きな容量を持つようになったポリシリコン層間の容量を利用して、付加容量またはキャパシタを形成するので、半導体装置内の所望の位置に付加容量を形成することができる。例えば、アナログ回路およびディジタル回路を混載した半導体装置や低電圧で動作する半導体装置において、スイッチングノイズ等が発生する箇所の近傍に付加容量を容易に形成することができ、電源ノイズ対策を効率的に行うことが可能となる。また、微細化の進んだプロセス技術においても、従来の配線層間の平行平板型キャパシタと比較して、より少ない面積でより大容量のキャパシタを高精度に構成することができ、しかもトランジスタ等の他のデバイスと同一のプロセスで特別な工程を追加することなく該キャパシタを形成することが可能である。
【０１１８】
なお、配線材料としては前記実施例に限定されることなく、タングステン等の高融点金属薄膜、シリサイド膜、金膜など他の導電性薄膜が適用可能である。また、絶縁膜としても、誘電率、エッチング特性、絶縁性を考慮して適宜変更可能である。
【産業上の利用可能性】
【０１１９】
以上説明したように、本発明の半導体装置および半導体装置の製造方法によれば、プロセス技術の微細化に伴って大きな容量を持つようになった配線間容量およびスルーホール間容量、電極層とスルーホール間の容量、或いは電極層間の容量により、付加キャパシタを形成しているので、所望の位置に付加容量を形成することができ、例えばアナログ回路およびディジタル回路を混載した半導体装置や低電圧で動作する半導体装置において、ノイズ発生箇所の近傍に付加容量を容易に形成することができるので、電源ノイズ対策を効率的に行うことが可能となることから、微細化の進んだプロセス技術に適用可能である。
【図面の簡単な説明】
【０１２０】
【図１】本発明の第１の実施形態に係る半導体装置のキャパシタを形成する部分の説明図である。
【図２】半導体集積回路のｎＭＯＳトランジスタを構成する素子構造の説明図（その１）である。
【図３】半導体集積回路のｎＭＯＳトランジスタを構成する素子構造の説明図（その２）である。
【図４】本発明の第２の実施形態に係る半導体装置のキャパシタを形成する部分の説明図である。
【図５】第２の実施形態における半導体装置の製造方法を説明する説明図（その１）であり、各工程後の断面図である。
【図６】第２の実施形態における半導体装置の製造方法を説明する説明図（その２）であり、各工程後の断面図である。
【図７】本発明の第３の実施形態に係る半導体装置のキャパシタを形成する部分の説明図である。
【図８】本発明の第４の実施形態に係る半導体装置のキャパシタを形成する部分の説明図である。
【図９】本発明の第５の実施形態に係る半導体装置のキャパシタを形成する部分の説明図である。
【図１０】本発明の第６の実施形態に係る半導体装置のキャパシタを形成する部分の説明図である。
【図１１】第６の実施形態の半導体装置における寄生容量の算定モデルを説明する説明図である。
【図１２】第７の実施形態の半導体装置の平面図
【図１３】本発明の第７の実施形態に係る半導体装置の説明図である。
【図１４】本発明の第７の実施形態に係る半導体装置の変形例を示す図である。
【図１５】従来例の半導体装置の比較説明図である。
【符号の説明】
【０１２１】
１０１，２０１，３０１，４０１，５０１，７０１，８０１，９０１，１００１、１２０１    シリコン基板
５０２    ｎウェル
５０３    ｐウェル
５０４    ゲート酸化膜
５０５，１００５    素子分離領域
４１１，５１１，７１１，８１１，９１１，１０１１    ストッパ
４１２，５１２，７１２，８１２，９１２，１０１２    絶縁保護膜
５１３，１０１３    絶縁層間膜
５１４    線間膜
Ｂ１１〜Ｂ１２０１，１２０２    スルーホール
Ｍ１１〜Ｍ１０２    メタル配線
Ｐ２１〜Ｐ１０３    ポリシリコン層（電極層）
【図１】
2005101641.tif 000004
【図２】
2005101641.tif 000005
【図３】
2005101641.tif 000006
【図４】
2005101641.tif 000007
【図５】
2005101641.tif 000008
【図６】
2005101641.tif 000009
【図７】
2005101641.tif 000010
【図８】
2005101641.tif 000011
【図９】
2005101641.tif 000012
【図１０】
2005101641.tif 000013
【図１１】
2005101641.tif 000014
【図１２】
2005101641.tif 000015
【図１４】
2005101641.tif 000016
【図１５】
2005101641.tif 000017
【図１３】
2005101641.tif 000018