(57)【要約】【課題】複数の試験素子を並列で連結しながらも、それぞれの試験素子別に大きな試験電流を選択的に提供できる並列試験装置及び方法を提供する。【解決手段】並列試験装置１００は、複数の被試験素子ＤＵＴ１〜４に試験電流を供給するために設けられた複数の電源部ＶＳ１〜ＶＳ３と、一つの被試験素子ＤＵＴ１〜４とこれに対応する前記電源部ＶＳ１，ＶＳ２との間に繋がれて、試験電流を選択的に供給するためのスイッチング素子２１０〜２４０と、スイッチング素子２１０〜２４０の動作を制御する少なくとも一つの制御部１８２，１８４とを含んでおり、電源部ＶＳ１には、対応する被試験素子ＤＵＴ１，ＤＵＴ２が並列に繋がれ、電源部ＶＳ２には、対応するＤＵＴ３，ＤＵＴ４が並列に繋がれており、前記スイッチング素子２１０〜２４０の動作によって、並列に繋がれた前記被試験素子ＤＵＴ１，ＤＵＴ２の内のいずれか一つ及びＤＵＴ３，ＤＵＴ４の内のいずれか一つにのみ試験電流が供給される。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数の被試験素子を試験するための並列試験装置であって、
複数の被試験素子に試験電流を供給するために設けられた複数の電源部と、
一つの被試験素子と当該被試験素子に対応する前記電源部との間にそれぞれ繋がれて、前記試験電流を選択的に供給するための複数のスイッチング素子と、
前記複数のスイッチング素子の動作を制御する少なくとも一つの制御部と、を含んでおり、
前記スイッチング素子が繋がれた電源部には、それぞれに対応する被試験素子が複数にわたって並列に繋がれており、前記スイッチング素子の動作によって、並列に繋がれた前記被試験素子の内のいずれか一つにのみ前記試験電流が供給されることを特徴とする並列試験装置。
【請求項２】
前記一つの電源部に１対の被試験素子が繋がれることを特徴とする請求項１に記載の並列試験装置。
【請求項３】
前記制御部は、スイッチング素子それぞれを全て導通させる第１信号と、前記それぞれの電源部に繋がれたスイッチング素子の内いずれか一つのみを同時に選択的に導通させる第２信号とを発生することを特徴とする請求項１に記載の並列試験装置。
【請求項４】
各被試験素子は、第１及び第２電源ピンを含んでおり、
前記スイッチング素子は、各被試験素子のそれぞれの第１電源ピンと、対応する前記電源部との間に設置されることを特徴とする請求項１に記載の並列試験装置。
【請求項５】
前記スイッチング素子は、継電器であることを特徴とする請求項１に記載の並列試験装置。
【請求項６】
それぞれが第１及び第２電源ピンを含む４個の被試験素子１〜被試験素子４を試験するための並列試験装置であって、
前記被試験素子１及び被試験素子２の第１電源ピンと共通に接続され、前記第１電源ピンに試験電流を供給する第１電源部と、
前記被試験素子３及び被試験素子４の第１電源ピンと共通に接続され、前記第１電源ピンに試験電流を供給する第２電源部と、
前記被試験素子１ないし被試験素子４の第２電源ピンと共通に接続され、前記第２電源ピンに試験電流を供給する第３電源部と、
前記いずれか一つの電源部に繋がれた一つの被試験素子に選択的に試験信号を供給するためのスイッチング素子と、
前記スイッチング素子の動作を制御する制御部と、を含むことを特徴とする並列試験装置。
【請求項７】
前記スイッチング素子は、
前記被試験素子１の第１電源ピンと前記第１電源部との間に設置される第１スイッチング素子と、
前記被試験素子２の第１電源ピンと前記第１電源部との間に設置される第２スイッチング素子と、
前記被試験素子３の第１電源ピンと前記第２電源部との間に設置される第３スイッチング素子と、
前記被試験素子４の第１電源ピンと前記第２電源部との間に設置される第４スイッチング素子と、を含むことを特徴とする請求項６に記載の並列試験装置。
【請求項８】
前記制御部は、
前記第１スイッチング素子及び第３スイッチング素子を動作させる第１制御部と、
前記第２スイッチング素子及び第４スイッチング素子を動作させる第２制御部と、を含むことを特徴とする請求項７に記載の並列試験装置。
【請求項９】
前記第１及び第２制御部は、同時または選択的に駆動されることを特徴とする請求項８に記載の並列試験装置。
【請求項１０】
前記第１ないし第４スイッチング素子は継電器であることを特徴とする請求項６に記載の並列試験装置。
【請求項１１】
それぞれ第１及び第２電源ピンを含む４個の被試験素子１〜４に試験電流を供給するために設けられた第１ないし第３電源部と、前記被試験素子１の第１電源ピンと前記第１電源部との間、前記被試験素子２の第１電源ピンと前記第１電源部との間、前記被試験素子３の第１電源ピンと前記第２電源部との間、及び前記被試験素子４の第１電源ピンと前記第２電源部との間にそれぞれ設置される第１ないし第４スイッチング素子と、前記第１ないし第４スイッチング素子を制御する第１及び第２制御部と、を有する並列試験装置を駆動して被試験素子１〜４を試験する並列試験方法であって、
前記第１ないし前記第４スイッチング素子を全て導通し、前記被試験素子１ないし被試験素子４の第１電源ピンのそれぞれに分配された試験電流を供給する段階と、
前記第１及び第３スイッチング素子を導通させ、前記被試験素子１及び被試験素子３の第１電源ピンに前記それぞれの電源部から生成されうる最大の試験電流を供給する段階と、
前記第２及び第４スイッチング素子を導通させ、前記被試験素子２及び被試験素子４の第２電源ピンに前記それぞれの電源部から生成されうる最大の試験電流を供給する段階とを含むことを特徴とする並列試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路素子の試験装置及び方法に係り、より具体的には、必要に応じて、大きな試験電流を注入することが可能な、集積回路素子の並列試験装置及び方法に関する。
【背景技術】
【０００２】
一般的に、集積回路素子(以下、「ＩＣ」と称する)が複数の工程によって製作された後、前記ＩＣが正常に動作するかどうかを検査し、どの部分で不良が発生したのかを調査するために試験工程が実行される。
【０００３】
試験工程を実行する試験装置には、一度に一つの被試験素子(Device Under Test:ＤＵＴ、以下、「ＤＵＴ」と称する)を試験する単一試験装置と、複数のＤＵＴを同時に試験する並列試験装置とがある。並列試験装置は、複数のＤＵＴを同時に試験しうるので、大量生産に非常に有効である。このような並列試験装置は、特許文献１及び特許文献２などに開示されている。
【０００４】
図１は、一般的に複数のＤＵＴを並列に試験するための装置を概略的に示すブロック図である。
【０００５】
図１に図示されたように、例えば４個のＤＵＴ１〜ＤＵＴ４が試験回路部１０に繋がれる。ここで、ＤＵＴ１ないしＤＵＴ４はそれぞれ２個の電源ピンであるＶＤＤピン（第１電源ピン）及びＶＤＤＱピン（第２電源ピン）を有する。また、試験回路部１０はＤＵＴ１ないしＤＵＴ４に試験電流を提供する電流供給部と、試験データが保存されているメモリーセット(図示せず)と、メモリーセット内に保存された試験データと被試験素子ＤＵＴ１〜ＤＵＴ４のデータとを比べて正常であるか否かを判断して出力する比較部(図示せず)とを含む。
【０００６】
電流供給部は、第１ないし第３電源部ＶＳ１、ＶＳ２、ＶＳ３を含む。この時、ＤＵＴ１ないしＤＵＴ４が試験回路部１０に並列に繋がれるように、ＤＵＴ１及びＤＵＴ２のＶＤＤピンは試験回路１０の第１電源部ＶＳ１に共通に繋がれ、ＤＵＴ３及びＤＵＴ４のＶＤＤピンは試験回路１０の第２電源部ＶＳ２に繋がれ、第１ないし第４試験素子ＤＵＴ１〜ＤＵＴ４のＶＤＤＱピンは第３電源部ＶＳ３に共通に繋がれる。
【０００７】
このように構成された並列試験装置では、試験回路部１０の第１ないし第３電源部ＶＳ１、ＶＳ２、ＶＳ３から所定電圧Ｖが印加されることによって、試験を行うための電流、すなわち試験電流が各試験素子ＤＵＴ１〜ＤＵＴ４に流れる。
【０００８】
この時、ＤＵＴ１及びＤＵＴ２のＶＤＤピンは第１電源部ＶＳ１に共通に繋がれているので、ＤＵＴ１及びＤＵＴ２のそれぞれのＶＤＤピンには、第１電源部ＶＳ１で発生した電流が二分されて流れる。例えば、第１電源部ＶＳ１で発生した電流が８００ｍＡである場合、ＤＵＴ１及びＤＵＴ２のＶＤＤピンのそれぞれには、電流が４００ｍＡずつ流れる。ＤＵＴ３及びＤＵＴ４のＶＤＤピンにも、第２電源部ＶＳ２に発生した電流の２分の１にあたる値の電流がそれぞれ流れる。
【０００９】
しかし、ＤＤＲ(Ｄｏｕｂｌｅ  Ｄａｔｅ  Ｒａｔｅ  ＲＡＭ）のような高集積メモリー素子の場合、単位試験素子当り４００ｍＡ以上の大きな試験電流が要求される。従来のように１対のＤＵＴが一つの電源部を共有する場合には、それぞれのＤＤＲに対して、一つの電源部を共有するＤＵＴの個数に応じて分配された試験電流しか提供できず、それぞれのＤＵＴに大きな試験電流を提供しにくい。したがって、ＤＵＴ内で大きい試験電流によって試験されるべき項目については、実際に試験が進行されず、試験効率が落ちるのみならず、製品の信頼性が低下するおそれがある。また、大きな試験電流を提供するために、強力な電流供給部を内蔵した新しい装備を取り入れなければならないのでは、製造費用が上昇する。
【特許文献１】米国特許６,４８０,９７８号明細書
【特許文献２】特開２００１-１７６２９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明が達成しようとする技術的課題は、上述した問題点を解決するために、大きな試験電流注入が可能な集積回路素子の並列試験装置及び方法を提供することにある。
【課題を解決するための手段】
【００１１】
前記の技術的課題を果たすために、本発明による大きな試験電流注入が可能な集積回路素子の並列試験装置は、複数のＤＵＴ（被試験素子）を試験するための並列試験装置であって、複数のＤＵＴに試験電流を供給するために設けられた複数の電源部と、一つのＤＵＴと当該ＤＵＴに対応する前記電源部との間にそれぞれ繋がれて、前記試験電流を選択的に供給するための複数のスイッチング素子と、を含む。また、前記並列試験装置には、前記複数のスイッチング素子の動作を制御する少なくとも一つの制御部が設置されている。前記スイッチング素子が繋がれた電源部には、それぞれに対応するＤＵＴが複数にわたって並列に繋がれており、前記スイッチング素子の動作によって、並列に繋がれたＤＵＴ中のいずれか一つにのみ試験電流が供給される。
【００１２】
言い換えれば、本発明の並列試験装置は、複数の電源部が搭載されており、複数のＤＵＴが並列に接続されて複数のＤＵＴに試験電流を提供するように構成された電流供給部と、前記複数のＤＵＴの中の対応する一つのＤＵＴと複数の電源部の中の一つの電源部との間に接続されており、前記対応する一つのＤＵＴに対して試験電流を選択的に提供するように構成された複数のスイッチング素子と、複数のスイッチング素子を制御するように構成された制御部と、を有しており、並列に繋がれた前記被試験素子の内のいずれか一つにのみ前記試験電流が供給されることを特徴とする。
【００１３】
前記一つの電源部に１対のＤＵＴが繋がれている。前記制御部は、スイッチング素子それぞれを全て導通させる第１信号と、前記それぞれの電源部に繋がれたスイッチング素子の内、いずれか一つのみを同時に選択的に導通させる第２信号とを発生（出力）する。前記ＤＵＴは、第１及び第２電源ピンを含んでおり、前記スイッチング素子は、各ＤＵＴのそれぞれの第１電源ピンと、対応する前記電源部との間に設置される。
【００１４】
また、本発明による並列試験装置は、それぞれが第１及び第２電源ピンを含む４個のＤＵＴ１〜ＤＵＴ４を試験するための並列試験装置であって、前記ＤＵＴ１及びＤＵＴ２の第１電源ピンと共通に接続され、前記第１電源ピンに試験電流を供給する第１電源部と、前記ＤＵＴ３及びＤＵＴ４の第１電源ピンと共通に接続され、前記第１電源ピンに試験電流を供給する第２電源部と、前記ＤＵＴ１ないしＤＵＴ４の第２電源ピンと共通に接続されて、前記第２電源ピンに試験電流を供給する第３電源部と、前記いずれか一つの電源部に繋がれた一つのＤＵＴに選択的に試験信号を供給するためのスイッチング素子と、前記スイッチング素子の動作を制御する制御部と、を含む。
【００１５】
前記スイッチング素子は、前記ＤＵＴ１の第１電源ピンと前記第１電源部との間に設置される第１スイッチング素子と、前記ＤＵＴ２の第１電源ピンと前記第１電源部との間に設置される第２スイッチング素子と、前記ＤＵＴ３の第１電源ピンと前記第２電源部との間に設置される第３スイッチング素子と、前記ＤＵＴ４の第１電源ピンと前記第２電源部との間に設置される第４スイッチング素子と、を含む。
【００１６】
前記制御部は、前記第１スイッチング素子及び第３スイッチング素子を動作させる第１制御部と、前記第２スイッチング素子及び第４スイッチング素子を動作させる第２制御部と、を含む。前記第１及び第２制御部は、同時または選択的に駆動される。
【００１７】
また、前記第１ないし第４スイッチング素子は継電器でありうる。
【００１８】
本発明の並列試験方法は、それぞれ第１及び第２電源ピンを含む４個のＤＵＴ１〜４に試験電流を供給するために設けられた第１ないし第３電源部と、前記ＤＵＴ１の第１電源ピンと前記第１電源部との間、前記ＤＵＴ２の第１電源ピンと前記第１電源部との間、前記ＤＵＴ３の第１電源ピンと前記第２電源部との間、及び前記ＤＵＴ４の第１電源ピンと前記第２電源部との間にそれぞれに設置される第１ないし第４スイッチング素子と、前記スイッチング素子を制御する第１及び第２制御部と、を有する並列試験装置を駆動して被試験素子１〜４を試験する並列試験方法であり、前記第１ないし前記第４スイッチング素子を全て導通し、前記ＤＵＴ１ないしＤＵＴ４の第１電源ピンのそれぞれに分配された試験電流を供給する。その後、前記第１及び第３スイッチング素子を導通させ、前記ＤＵＴ１及びＤＵＴ３の第１電源ピンに前記それぞれの電源部から生成されうる最大試験電流を供給する。次に、前記第２及び第４スイッチング素子を導通させ、前記ＤＵＴ２及びＤＵＴ４の第２電源ピンに前記それぞれの電源部から生成されうる最大試験電流を供給する。
【発明の効果】
【００１９】
本発明によれば、複数個のＤＵＴを試験回路部の電流供給部(電源部)に並列に連結させ、電源部の最大電流が全ての単位ＤＵＴに供給されうるようにそれぞれのＤＵＴと電源部との間にスイッチング素子、例えば継電器を設置する。
【００２０】
これによって、大きな試験電流が要求されるＤＵＴの試験の時、選択的にＤＵＴに対して電源部から発生される最大電流を供給することで、試験効率を改善でき、製品信頼性を改善することができる。
【発明を実施するための最良の形態】
【００２１】
以下、添付した図面に基づいて本発明の望ましい実施例を説明する。しかし、本発明の実施例は多くの他の形態に変形でき、本発明の範囲が下述する実施例によって限定されられると解釈されてはいけない。本発明の実施例は、本発明をより完全に説明するために当業者に提供される。したがって、図面での要素の形状などはより明確な説明を強調するために誇張されており、図面上で同じ符号で表示された要素は等しい要素を意味する。
【００２２】
図２を参照すれば、本実施の形態の並列試験装置１００では、複数個、例えば４個のＤＵＴ（「被試験素子」と称する。以下同じ）であるＤＵＴ１〜ＤＵＴ４が試験回路部１５０に繋がれる。ここで、ＤＵＴ１ないしＤＵＴ４は、メモリー領域を有するメモリー素子のようなＩＣチップであり、例えば２個の電源ピンであるＶＤＤピン（第１電源ピン）及びＶＤＤＱピン（第２電源ピン）を含む。
【００２３】
試験回路部１５０は、複数のＤＵＴを同時に試験する並列テスターであり、電流供給部（パワーサプライ）１６０、メモリーセット１７０及び制御部（コントローラ）１８０を含む。
【００２４】
電流供給部１６０は、それぞれのＤＵＴに試験電流を提供するものであり、第１ないし第３電源部（パワーソース）ＶＳ１、ＶＳ２、ＶＳ３で構成されうる。
【００２５】
メモリーセット１７０は、ＤＵＴが正常の時のデータを保存している保存部である。
【００２６】
制御部１８０は、電流供給部１６０による電流供給（パワー供給）を制御する第１及び第２制御部１８２、１８４と、メモリーセット１７０内に保存されたデータとＤＵＴ１ないしＤＵＴ４のデータとを比べる比較部１８６とで構成されうる。
【００２７】
複数のＤＵＴが並列に試験回路部１５０に繋がれる。具体的には、ＤＵＴ１及びＤＵＴ２のＶＤＤピンは第１電源部ＶＳ１に共通に繋がれ、ＤＵＴ３及びＤＵＴ４のＶＤＤピンは第２電源部ＶＳ２に繋がれ、ＤＵＴ１ないしＤＵＴ４のＶＤＤＱピンは第３電源部ＶＳ３に共通に繋がれる。これによって、３個の電源部ＶＳ１、ＶＳ２、ＶＳ３から８個の電源ピンに電圧及び電流が提供される。
【００２８】
この時、ＤＵＴ１のＶＤＤピンと第１電源部ＶＳ１との間に第１スイッチング素子２１０が繋がれ、ＤＵＴ２のＶＤＤピンと第１電源部ＶＳ１との間に第２スイッチング素子２２０が繋がれる。また、ＤＵＴ３のＶＤＤピンと第２電源部ＶＳ２との間に第３スイッチング素子２３０が繋がれ、ＤＵＴ４のＶＤＤピンと第２電源部ＶＳ２との間に第４スイッチング素子２３０が繋がれる。
【００２９】
これら第１ないし第４スイッチング素子２１０〜２４０は例えば継電器である。第１及び第３スイッチング素子２１０、２３０は制御部１８０の第１制御部１８２によって選択的にオン／オフ動作され、第２及び第４スイッチング素子２２０、２４０は制御部１８０の第２制御部１８４によって選択的にオン／オフ動作されうる。たとえば、これらスイッチング素子２１０〜２４０は、後述するように、制御部１８０の第１および第２制御部１８２、１８４の選択信号ＳＥＬとして高（Ｈｉｇｈ）信号が印加される時に導通（ターンオン）され、低（Ｌｏｗ）信号が印加される時に遮断（ターンオフ）されるように設計されうる。
【００３０】
一例として、第１制御部、第１スイッチング素子、及びＤＵＴ１は、図３のように構成されうる。図３に図示されたように、第１制御部１８２は、バイポーラトランジスタ１８５で構成される。バイポーラトランジスタ１８５のベースＢには、選択信号ＳＥＬが入力され、コレクタＣには駆動電圧Ｖ、例えば５Ｖが印加され、エミッタＥは接地される。ベースＢ及びコレクタＣには、電圧降下用抵抗Ｒがそれぞれ繋がれている。バイポーラトランジスタ１８５の出力端子、すなわち、コレクタＣには、第１スイッチング素子２１０、すなわち、継電器及びＤＵＴ１が繋がれている。
【００３１】
このような構成を有する第１制御部及び継電器は、選択信号ＳＥＬとして高電圧、例えば５Ｖが印加されれば、コレクタとエミッタとの間の電圧ＶCEすなわち、コレクタ電圧が０.２Ｖになって、スイッチング素子、すなわち継電器が導通され、第１電源部ＶＳ１の電流がＤＵＴ１に流れるように設計される。
【００３２】
一方、選択信号ＳＥＬとして低電圧、例えば０Ｖが印加されれば、コレクタ電圧が５Ｖになり、継電器が遮断され、第１電源部ＶＳ１の電流がＤＵＴ１に流れないように第１制御部及び継電器が設計される。
【００３３】
次に、図４を参照して、このような構成を有する本発明の並列試験装置の駆動方法を説明する。言い換えれば、図４は、それぞれがＶＤＤピン（第１電源ピン）及びＶＤＤＱピン（第２電源ピン）を含む４個のＤＵＴ１〜４に試験電流を供給するために設けられた第１ないし第３電源部ＶＳ１〜ＶＳ３と、前記ＤＵＴ１のＶＤＤピンと前記第１電源部ＶＳ１との間、前記ＤＵＴ２のＶＤＤピンと前記第１電源部との間、前記ＤＵＴ３のＶＤＤピンと前記第２電源部との間、及び前記ＤＵＴ４のＶＤＤピンと前記第２電源部との間にそれぞれ設置される第１ないし第４スイッチング素子２１０〜２４０と、前記スイッチング素子２１０〜２４０を制御する第１及び第２制御部１８２，１８４と、を有する並列試験装置を駆動して被試験素子１〜４を試験する並列試験方法である。
【００３４】
まず、制御部１８０の第１及び第２制御部１８２、１８４の選択信号として高信号が印加すされると、第１ないし第４スイッチング素子２１０〜２４０が全て導通（ターンオン）され(Ｓ１)、各ＤＵＴ１ないしＤＵＴ４に試験電流（テスト電流）が提供される(Ｓ２)。
【００３５】
この時、第１電源部ＶＳ１から生成される電流は、ＤＵＴ１及びＤＵＴ２のＶＤＤピンにそれぞれ分配され、第２電源部ＶＳ２から生成される電流はＤＵＴ３及びＤＵＴ４のＶＤＤピンそれぞれに分配される。また、第３電源部ＶＳ３から生成される電流は、ＤＵＴ１ないしＤＵＴ４のＶＤＤＱピンに分配される。すなわち、第１ないし第４スイッチング素子２１０〜２４０が全て導通されれば、ＤＵＴ１ないしＤＵＴ４のＶＤＤピンに第１及び第２電源部ＶＳ１、ＶＳ２から供給できる電流の２分の１値がそれぞれ供給される。例えば、第１及び第２電源部ＶＳ１、ＶＳ２が最大８００ｍＡの電流を提供すると、第１ないし第４スイッチング素子２１０〜２４０がオン動作されて導通される時、ＤＵＴ１ないしＤＵＴ４のＶＤＤピンにそれぞれ４００ｍＡの電流が提供される。
【００３６】
一方、第１制御部１８２の選択信号として高信号を印加し、第２制御部１８４に選択信号として低信号を印加すれば、第１及び第３スイッチング素子２１０、２３０は導通（ターンオン）され(Ｓ３)、第２及び第４スイッチング素子２２０、２４０は遮断される。それにより、一つの電源部に一つのＤＵＴだけが繋がれた状態になるので、第１及び第３スイッチング素子２１０、２３０と繋がれたＤＵＴ１及びＤＵＴ３に第１及び第２電源部（パワーソース）ＶＳ１、ＶＳ２が生成できる最大の試験電流が印加される(Ｓ４)。すなわち、第１及び第２電源部ＶＳ１、ＶＳ２が生成できる最大電流が８００ｍＡである場合、ＤＵＴ１及びＤＵＴ３のＶＤＤピンにそれぞれ８００ｍＡが供給され、大きな電流によって試験される項目を容易に試験できる。
【００３７】
また、第２制御部１８４の選択信号として高信号を印加し、第２制御部１８４に選択信号として低信号を印加すれば、第２及び第４スイッチング素子２２０、２４０は導通（ターンオン）され(Ｓ５)、第１及び第３スイッチング素子２１０、２３０は遮断される。これによって、第２及び第４スイッチング素子２１０、２３０と繋がれたＤＵＴ２及びＤＵＴ４に第１及び第２電源部ＶＳ１、ＶＳ２から生成できる最大の試験電流が印加される(Ｓ６)。例えば、第１及び第２電源部ＶＳ１、ＶＳ２が提供できる最大電流が８００ｍＡである場合、ＤＵＴ２及びＤＵＴ４のＶＤＤピンにそれぞれ８００ｍＡが供給される。この時、それぞれの制御部１８２、１８４は、相異なる電源部と繋がれた２個の継電器を同時に制御するので、試験時間を縮めうる。
【００３８】
本発明は前記の実施例に限るものではない。本実施例では例えば、４個のＤＵＴと３個の電源部とを用いる場合について説明したが、ＤＵＴ及び電源部の数を変更しても同様の効果を達成できる。
【００３９】
以上、本発明を望ましい実施例をあげて詳細に説明したが、本発明は前記実施例に限定されず、本発明の技術的思想の範囲内で当業者によってさまざまな変形が可能である。
【産業上の利用可能性】
【００４０】
追加の装備購入なしに、既存の装備を利用して大きな試験電流を複数のＤＵＴに供給できるので、製造費用が節減される。相異なる電源部に繋がれた２個の継電器が同時に導通または遮断されるように設計されるので、試験時間を減らすことができる。
【図面の簡単な説明】
【００４１】
【図１】一般的な並列試験装置を概略的に示すブロック図である。
【図２】本発明による並列試験装置を概略的に示したブロック図である。
【図３】本発明の制御部を示す回路図である。
【図４】本発明による並列試験装置の駆動方法を説明するためのフローチャートである。
【符号の説明】
【００４２】
１００    並列試験装置、
１５０    試験回路部、
１６０    電流供給部、
１８０    制御部、
１８２    第１制御部、
１８４    第２制御部、
ＶＳ１〜ＶＳ３    第１〜第３電源部、
ＤＵＴ１〜ＤＵＴ４    被試験素子。
【図１】
2005031080.tif 000003
【図２】
2005031080.tif 000004
【図３】
2005031080.tif 000005
【図４】
2005031080.tif 000006