(57)【要約】  【課題】  本発明は低挿入損失とアイソレーシヨンを所望の周波数において同時に確保しつつ小型化できる半導体スイッチ回路を実現する。  【解決手段】第１インダクタ１０が、第１信号端子６と第１キャパシタ５ａとの間に介設され、第２インダクタ１１が、第２信号端子７と第２キャパシタ５ｂとの間に介設され、第１インダクタ１０及び第２インダクタ１１は、半導体スイッチが使用される周波数でそれぞれ第１キャパシタ５ａ及び第２キャパシタ５ｂと直列共振するような数ｎＨ程度のものが選定され、また、第１キャパシタ５ａ及び第２キャパシタ５ｂは、容量が数ｐＦ程度のものが選定され、伝送損失が十分小さくなるように構成されている。そして、このキャパシタ５ａ，５ｂは、ＦＥＴ、抵抗部材等とともに、共通のＧａＡｓ基板上に形成されている。【選択図】  図１
2005176158.tif 000002
【特許請求の範囲】
【請求項１】
ゲートが第１の抵抗を介して第1の制御端子に接続され、ドレインが第1の信号端子に接続され、ソースが第２の信号端子に接続され、ドレイン−第２の制御端子間及び／又はソース−第２の制御端子間の配線中にそれぞれ第2の抵抗又は第３の抵抗が介設されたＦＥＴを具備し、前記第1の信号端子−ドレイン間及び前記第２の信号端子−ソース間のうち、すくなくとも前記第1の信号端子−ドレイン間の信号ラインに容量素子が介設された半導体スイッチ回路において、
前記容量素子と前記信号端子との間の配線中に、使用する周波数帯域で前記容量素子と共振する値に設定された誘導素子をさらに備え、前記の第１の信号端子と第２の信号端子間における高周波信号の伝達量が前記の第１の制御端子と第２の制御端子との間の制御用電圧信号によって制御されることを特徴とする半導体スイッチ回路。
【請求項２】
第1の信号端子が共通接続された2個の基本回路と、前記第1の信号端子の共通接続点に接続された共通の入出力端子と、一方の基本回路の第２の信号端子に接続された第1の入出力端子と、他方の基本回路の第２の信号端子に接続された第２の入出力端子と、一方の基本回路の第１の制御端子と他方の基本回路の第２の制御端子が接続された第３の制御端子と、一方の基本回路の第２の制御端子に接続され所定の電圧を供給するための第1の電源端子と、他方の基本回路の第１の制御端子に接続され前記第1の電源端子の電圧よりも低い電圧を供給するための第２の電源端子とを備えた半導体スイッチ回路において、
前記第1の信号端子の共通接続点と前記共通の入出力端子との間の配線中に、使用する周波数帯域で前記各基本回路の容量素子と共振する値に設定された第1の誘導素子をさらに備え、前記共通の入出力端子と第1、第２の入出力端子間における高周波信号の伝達量が前記単位回路の第３の制御端子への制御用電圧信号によって制御されることを特徴とする半導体スイッチ回路。
【請求項３】
請求項２記載の半導体スイッチ回路において、全回路を同一半導体基板に集積化して形成したことを特徴とする半導体スイッチ回路。
【請求項４】
請求項２記載の半導体スイッチ回路において、前記の第１の誘導素子を除く部分を同一半導体基板に集積化して形成したことを特徴とする半導体スイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体スイッチ回路に関し、特に半導体スイッチの小型化を可能にする回路に関するものである。
【背景技術】
【０００２】
近年、移動体通信や無線ＬＡＮ分野の発展に伴い、通信装置に使用される半導体スイッチは小型、低挿入損失で高アイソレーションの高周波用半導体スイッチが望まれている。このようなスイッチに用いる回路例として、図３に示すような電界効果型トランジスタ（ＦＥＴ）を配置した基本回路及びこれを組み合わせた半導体スイッチ回路が特開２００１−０１６００２号公報に示されている。
【０００３】
以下、前記公報に示されている従来の半導体スイッチ回路２００の構成について、図３を参照して説明する。図３において、１はゲート，ソース及びドレインを有する電界効果型トランジスタ、２ａ、２ｂは高周波信号の伝達を阻止する第１抵抗、第２抵抗、３、４は第１制御端子、第２制御端子、６、７は第１信号端子、第２信号端子で、以上を組み合わせて第１基本回路Ｂ１が構成されている。電界効果型トランジスタ１は、例えばピンチオフ電圧が−２Ｖ前後のノーマリ・オン型である。
【０００４】
この電界効果型トランジスタ１のゲートは第１抵抗２ａを介して第１制御端子３に接続されている。ソースは第２抵抗２ｂを介して第２制御端子４に接続されるとともに第２信号端子７に接続されている。また、電界効果型トランジスタ１のドレインは、第１信号端子６に接続されている。これらの各抵抗２ａ，２ｂの抵抗値は線路インピーダンスよりも十分大きいものが選定されている。
【０００５】
そして、第１基本回路Ｂ１と、第１基本回路Ｂ１と同一構成の第２基本回路Ｂ２とを組み合わせて従来の半導体スイッチ回路２００が構成されている。この半導体スイッチ回路２００は、第１基本回路Ｂ１の第１信号端子６が共通入出力端子８に接続され、第２基本回路Ｂ２の第２信号端子７が直列共振回路１５を介して共通入出力端子８に接続されている。直列共振回路１５は、直列に接続されたインダクタ１５ａとキャパシタ１５ｂとから構成されている。
【０００６】
また、第１基本回路Ｂ１の第２信号端子７及び第２基本回路Ｂ２の第１信号端子６がそれぞれ第１入出力端子９ａ及び第２入出力端子９ｂに接続されている。さらに、第１基本回路Ｂ１の第１制御端子３と第２基本回路Ｂ２の第２制御端子４とが共通の第３制御端子１２に接続されている。第１基本回路Ｂ１の第２制御端子４は電源端子１３（電源電位をＶddとする）に接続されており、第２基本回路Ｂ２の第１制御端子３は接地端子１４（接地電位をＧＮＤとする）に接続されている。
【０００７】
こうして半導体スイッチ回路２００が構成され、例えば図３の一点鎖線上の６ピン（８、９ａ、９ｂ、１２，１３，１４）を有するパッケージとしてＳＰＤＴ半導体スイッチとして製品化されている。
【０００８】
次に、従来の半導体スイッチ回路２００の動作について説明する。第３の制御端子１２の電位をＶc とし、制御端子１２にＶc ＝Ｖddを与えると、第１基本回路Ｂ１の電界効果型トランジスタ１がＯＮし、第２基本回路Ｂ２の電界効果型トランジスタ１がＯＦＦすることにより、共通入出力端子８を介して入力される高周波信号は第１入出力端子９ａを介して出力される。
【０００９】
一方、制御端子１２にＶc ＝ＧＮＤを与えると、第１基本回路Ｂ１の電界効果型トランジスタ１がＯＦＦし、第２基本回路Ｂ２の電界効果型トランジスタ１がＯＮすることにより、共通入出力端子８を介して入力された高周波信号は第２入出力端子９ｂを介して出力される。このように、第１、第２基本回路Ｂ１、Ｂ２の各電界効果型トランジスタ１には互いに相補的な制御用電圧信号が加わるようになっている。
【００１０】
そして、半導体スイッチ回路２００では第１基本回路Ｂ１の第１信号端子６と第２基本回路Ｂ２の第２信号端子７を高周波的には接続しているが、直列共振回路１５のキャパシタ１５ｂによって直流的には切り離しているため、第３制御端子１２を介して入力される単一の制御入力によって、共通入出力端子８に加えられた高周波信号を各基本回路Ｂ１、Ｂ２の第１，第２入出力端子９ａ，９ｂにアイソレーションを維持しつつ切り替えている（例えば、特許文献１参照。）。
【特許文献１】特開２００１−０１６００２号公報（第２−３頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、前記従来の半導体スイッチ回路２００では、共通入出力端子８からみた第１基本回路Ｂ１の第１信号端子６までのインピーダンスと第２基本回路Ｂ２の第２信号端子７までのインピーダンスが同一ではないという問題があった。すなわち、図３で説明したように、共通入出力端子８から第１基本回路Ｂ１の第１信号端子６までは線路インピーダンスのみであるのに対し、共通入出力端子８から第２基本回路Ｂ２の第２信号端子７までの間には直列共振回路１５が介在している。
【００１２】
このため、共通入出力端子８と第１及び第２入出力端子９ａ、９ｂ間での高周波入出力特性に差異が生じるという問題があった。本発明は前記問題点を解決するするとともに半導体スイッチの小型化を可能にする半導体スイッチ回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
請求項１記載の発明は、ゲートが第１の抵抗を介して第1の制御端子に接続され、ドレインが第1の信号端子に接続され、ソースが第２の信号端子に接続され、ドレイン−第２の制御端子間及び／又はソース−第２の制御端子間の配線中にそれぞれ第2の抵抗又は第３の抵抗が介設されたＦＥＴを具備し、第1の信号端子−ドレイン間及び第２の信号端子−ソース間のうち、すくなくとも第1の信号端子−ドレイン間の信号ラインに容量素子が介設された半導体スイッチ回路において、
容量素子と信号端子との間の配線中に、使用する周波数帯域で容量素子と共振する値に設定された誘導素子をさらに備え、第１の信号端子と第２の信号端子間における高周波信号の伝達量が第１の制御端子と第２の制御端子との間の制御用電圧信号によって制御されることを特徴とする半導体スイッチ回路である。
【００１４】
請求項２記載の発明は、第1の信号端子が共通接続された2個の基本回路と、第1の信号端子の共通接続点に接続された共通の入出力端子と、一方の基本回路の第２の信号端子に接続された第1の入出力端子と、他方の基本回路の第２の信号端子に接続された第２の入出力端子と、一方の基本回路の第１の制御端子と他方の基本回路の第２の制御端子が接続された第３の制御端子と、一方の基本回路の第２の制御端子に接続され所定の電圧を供給するための第1の電源端子と、他方の基本回路の第１の制御端子に接続され第1の電源端子の電圧よりも低い電圧を供給するための第２の電源端子とを備えた半導体スイッチ回路において、
第1の信号端子の共通接続点と共通の入出力端子との間の配線中に、使用する周波数帯域で各基本回路の容量素子と共振する値に設定された第1の誘導素子をさらに備え、共通の入出力端子と第1、第２の入出力端子間における高周波信号の伝達量が単位回路の第３の制御端子への制御用電圧信号によって制御されることを特徴とする半導体スイッチ回路である。
【００１５】
請求項３記載の発明は、請求項２記載の半導体スイッチ回路において、全回路を同一半導体基板に集積化して形成したことを特徴とする半導体スイッチ回路である。
【００１６】
請求項４記載の発明は、請求項２記載の半導体スイッチ回路において、第１の誘導素子を除く部分を同一半導体基板に集積化して形成したことを特徴とする半導体スイッチ回路である。
【発明の効果】
【００１７】
以上説明したように、請求項１の発明によれば、信号端子と容量素子との間に使用する周波数帯域で容量素子と共振する誘導素子を介設したことにより、半導体スイッチ回路を構成するための基本回路内容量素子の容量を小さくすることができ、半導体スイッチの基本回路の小型化を実現できる。
【００１８】
請求項２又は３の発明によれば、入出力端子と容量素子との間に使用する周波数帯域で容量素子と共振する誘導素子を介設したことにより、半導体スイッチ回路を構成する単位回路内の容量素子の容量を小さくすることができ、半導体スイッチ回路を制御するための周辺回路の簡素化を図ることができるとともに、半導体スイッチの単位回路の小型化を実現できる。
【発明を実施するための最良の形態】
【００１９】
半導体スイッチのデバイス特性維持と小型化を、信号端子と容量素子との間の配線中に、使用する周波数帯域で容量素子と共振する値に設定された誘導素子をさらに介設することで実現した。
【実施例１】
【００２０】
以下に、本発明の第１実施例の半導体スイッチの基本回路１００について、図１を参照して説明する。尚、図３の基本回路Ｂ１と同一部分には同一符号を付してその説明を省略する。図３の基本回路Ｂ１と異なる点は、第1信号端子６と電界効果型トランジスタ１のドレインとの間に容量素子５ａを介設し、第２信号端子７と電界効果型トランジスタ１のソースとの間に容量素子５ｂを介設し、さらに、第1信号端子６と容量素子５ａとの間に誘導素子１０を介設し、第２信号端子７と容量素子５ｂとの間に誘導素子１１を介設している点である。
【００２１】
図１において、５ａは容量素子としての第１キャパシタで、第１信号端子６と電界効果型トランジスタ１のドレインとの間に介設され、１０は誘導素子としての第１インダクタで、第１信号端子６と第１キャパシタ５ａとの間に介設され、また、５ｂは容量素子としての第２キャパシタで、第２信号端子７と電界効果型トランジスタ１のソースとの間に介設され、１１は誘導素子としての第２インダクタで、第２信号端子７と第２キャパシタ５ｂとの間に介設されている。
【００２２】
第１インダクタ１０及び第２インダクタ１１は、半導体スイッチが使用される周波数（数１００ＭＨｚ〜数ＧＨｚ）でそれぞれ第１キャパシタ５ａ及び第２キャパシタ５ｂと直列共振するような数ｎＨ程度のものが選定され、また、第１キャパシタ５ａ及び第２キャパシタ５ｂは、容量が数ｐＦ程度のものが選定され、使用される周波数で伝送損失が十分小さくなるように構成されている。そして、このキャパシタ５ａ，５ｂは、ＦＥＴ、抵抗部材等とともに、共通のＧａＡｓ基板上にＭＩＭ（Metal Insulator Metal）構造により形成されている。
【００２３】
次に、本実施形態の半導体スイッチの基本回路１００の動作について説明する。基本的な回路動作については図３の基本回路Ｂ１と同じで、電界効果型トランジスタ１はディプレッション型（ノーマリーオン型）ＦＥＴでしきい値（Ｖth）が負電圧である。従って、電界効果型トランジスタ１のドレインとソース間の抵抗は、ゲート電圧が０ＶバイアスでＦＥＴはオン状態にあり、しきい値（Ｖth）より低い電圧でＦＥＴはカットオフする。このため、第２制御端子４に対して第１制御端子３が負となるように制御用電圧信号を印加することにより、第１信号端子６と第２信号端子７の間の高周波信号の伝達量を制御することができる。
【００２４】
そして、電界効果型トランジスタ１のドレイン，ソースは、それぞれ第１，第２信号端子６，７からキャパシタ５ａ，５ｂによって直流的に切り離され、交流的には第１インダクタ１０と第１キャパシタ５ａ、及び第２インダクタ１１と第２キャパシタ５ｂの共振作用により接続されている。このため、本実施形態の基本回路を複数個組み合わせて高周波制御回路を構成する場合、各基本回路の電界効果型トランジスタには、他の基本回路に加えられた制御用電圧信号の影響を受けることなく、各々独立に制御用電圧信号を加えることができる。
【００２５】
以上説明したように、キャパシタ５ａ，５ｂは、容量が数ｐＦ程度であるためＦＥＴ、抵抗部材等とともに、共通のＧａＡｓ基板上に従来のキャパシタの容量比に応じて占有面積を小さくして形成でき、半導体スイッチの小型化を実現できる。
【００２６】
尚、図１では、第２キャパシタ５ｂはＦＥＴ、抵抗部材等とともに、共通のＧａＡｓ基板上に形成されている例で説明したが、これに限定されず、第２キャパシタ５ｂを外付けとしてもよく、その場合、第２キャパシタ５ｂの容量は使用する周波数帯域で十分小さいインピーダンスとなるような大きな値とし、第２インダクタ１１は無くてもよい。また、インダクタ１０、１１が前記の共通のＧａＡｓ基板上に形成されていてもよい。
【００２７】
さらに、図１において電界効果型トランジスタ１のドレインと第２制御端子４間に介設され、インピーダンスがその線路インピーダンスより高い抵抗特性を有する第３抵抗を付加する構成でもよいし、さらにまた、電界効果型トランジスタ１のドレインとソース間に介設されインピーダンスがその線路インピーダンスより高い抵抗特性を有する第４抵抗を付加する構成でもよい。この第４抵抗は、ソースに対するドレインの電位を安定させ、電界効果型トランジスタ１の応答性を向上させるためのものである。
【実施例２】
【００２８】
以下に、本発明の第２実施例の半導体スイッチ回路１１０について、図２を参照して説明する。尚、図３と同一部分には同一符号を付してその説明を省略する。図３と大きく異なる点は、各基本回路の信号ラインに容量素子５ａ、５ｂを追加し、さらに各基本回路の第１信号端子６を共通接続し共通入出力端子８との間に介設される誘導素子１０を共有している点である。
【００２９】
図２において、５ａは容量素子としての第１キャパシタで、第１信号端子６と電界効果型トランジスタ１のドレインとの間に介設され、５ｂは容量素子としての第２キャパシタで、第２信号端子７と電界効果型トランジスタ１のソースとの間に介設され、第１基本回路Ａ１が構成されている。
【００３０】
そして、第１基本回路Ａ１と、第１基本回路Ａ１と同一構成の第２基本回路Ａ２とを組み合わせて第２実施例の半導体スイッチ回路１１０が構成されている。この半導体スイッチ回路１１０は、第１、第２基本回路Ａ１、Ａ２の各第１信号端子６が共通接続されている。
【００３１】
１０は誘導素子としての第１インダクタで、第１，第２基本回路Ａ１，Ａ２の各第１信号端子６の共通接続点１５と共通入出力端子８と間に介設され、１１ａは誘導素子としての第２インダクタで、第１基本回路Ａ１の第２信号端子７と第１入出力端子９ａとの間に介設され、１１ｂは誘導素子としての第３インダクタで、第２基本回路Ａ２の第２信号端子７と第２入出力端子９ｂとの間に介設されている。
【００３２】
さらに、第１基本回路Ａ１の第１制御端子３と第２基本回路Ａ２の第２制御端子４とが第３制御端子１２に共通接続されている。第１基本回路Ａ１の第２制御端子４は電源端子１３（電源電位をＶddとする）に接続されており、第２基本回路Ａ２の第１制御端子３は接地端子１４（接地電位をＧＮＤとする）に接続されている。
【００３３】
第１インダクタ１０と第１基本回路Ａ１の第１キャパシタ５ａ、第１インダクタ１０と第２基本回路Ａ２の第１キャパシタ５ａ、第２インダクタ１１ａと第１基本回路Ａ１の第２キャパシタ５ｂ及び第３インダクタ１１ｂと第２基本回路Ａ１の第２キャパシタ５ｂは、半導体スイッチ１１０が使用される周波数（数１００ＭＨｚ〜数ＧＨｚ）で直列共振するようにそれぞれ数ｎＨ程度及び数ｐＦ程度のものが選定され、使用される周波数で伝送損失が十分小さくなるように構成されている。
【００３４】
そして、各第１、第２基本回路Ａ１、Ａ２の各キャパシタ５ａ，５ｂは、ＦＥＴ、抵抗部材等とともに、共通のＧａＡｓ基板上にＭＩＭ（Metal Insulator Metal）構造により形成されている。こうして半導体スイッチ回路１１０が構成され、例えば図２の一点鎖線上の６ピン（７、７、１２、１３、１４、１５）を有するパッケージとしてＳＰＤＴ半導体スイッチとして製品化することができる。
【００３５】
次に、本実施形態の半導体スイッチ回路１１０の動作について説明する。基本的な回路動作については図３と同じで、第３の制御端子１２の電位をＶc とし、制御端子１２にＶc ＝Ｖddを与えると、第１基本回路Ａ１の電界効果型トランジスタ１がＯＮし、第２基本回路Ａ２の電界効果型トランジスタ１がＯＦＦすることにより、例えば、共通入出力端子８を介して入力される高周波信号は第１入出力端子９ａを介して出力される。
【００３６】
一方、制御端子１２にＶc ＝ＧＮＤを与えると、第１基本回路Ａ１の電界効果型トランジスタ１がＯＦＦし、第２基本回路Ａ２の電界効果型トランジスタ１がＯＮすることにより、例えば、共通入出力端子８を介して入力された高周波信号は第２入出力端子９ｂを介して出力される。このように、第１、第２基本回路Ｂ１、Ｂ２の各電界効果型トランジスタ１には互いに相補的な制御用電圧信号が加わるようになっている。
【００３７】
そして、半導体スイッチ回路１１０では第１，第２基本回路Ａ１，Ａ２の各第１信号端子６は、各第１キャパシタ５ａによって直流的に切り離され、交流的には第１インダクタ１０と各第１キャパシタ５ａの共振作用により接続されている。このため、第３制御端子１２を介して入力される単一の制御入力によって、共通入出力端子８に加えられた高周波信号を各基本回路Ａ１，Ａ２の第１，第２入出力端子９ａ，９ｂに高いアイソレーションを維持しつつ切り替えている。
【００３８】
以上説明したように、半導体スイッチ１１０が使用される周波数で各基本回路の容量素子と共振するような誘導素子を介設したことにより、各キャパシタ５ａ，５ｂの容量を数ｐＦ程度にできるため、各キャパシタをＦＥＴ、抵抗部材等とともに共通のＧａＡｓ基板上に従来のキャパシタの容量比に応じて占有面積を小さくして形成でき、半導体スイッチの小型化を実現できる。
【００３９】
尚、図１と同じく図２でも、各第２キャパシタ５ｂを外付けとしてよく、その場合、第２、第３インダクタ１１ａ、１１ｂは無くてもよい。また、図２の各基本回路Ａ１、Ａ２において、図１と同じく電界効果型トランジスタ１のドレインとソース間に介設されインピーダンスが線路インピーダンスより高い抵抗特性を有する第３抵抗を付加する構成でもよい。
【産業上の利用可能性】
【００４０】
本発明の半導体スイッチ回路は、移動体通信装置や無線ＬＡＮ通信装置の中において送受切換スイッチ、ダイバーシチー切換スイッチ、ＶＣＯ切換スイッチなどの各種スイッチング素子として使用される半導体スイッチ回路に広く適用できる。
【図面の簡単な説明】
【００４１】
【図１】本発明の第１実施例の半導体スイッチの基本回路１００を示す回路図。
【図２】本発明の第２実施例の半導体スイッチ回路１１０を示す回路図。
【図３】従来の半導体スイッチ回路２００を示す回路図。
【符号の説明】
【００４２】
１    電界効果型トランジスタ
２ａ、２ｂ    抵抗
３、４、１２    制御端子
５ａ、５ｂ、１５ｂ    キャパシタ
６、７    信号端子
８    共通入出力端子
９ａ、９ｂ    入出力端子
１０、１１、１１ａ、１１ｂ、１５ａ    インダクタ
１３    電源端子
１４    接地端子
Ａ１、Ａ２、Ｂ１、Ｂ２    基本回路
１１０、２００    単位回路
【図１】
2005176158.tif 000003
【図２】
2005176158.tif 000004
【図３】
2005176158.tif 000005