(57)【要約】【課題】本発明は、プリント基板の影響を考慮して半導体集積回路内部の電源ノイズを解析すると共に、半導体集積回路から発生するプリント基板上の電源ノイズを解析することが可能な電源ノイズ解析方法を提供することを目的とする。【解決手段】電源ノイズ解析方法は、半導体集積回路を複数の第１の単位領域に分割し、各第１の単位領域について電源配線及び電流消費を簡略化した電源網及び電流源で表し、電源網及び電流源を複数の第１の単位領域について纏めることで半導体集積回路の全体のモデルを求め、半導体集積回路が搭載されるプリント基板を複数の第２の単位領域に分割し、各第２の単位領域について電源層を電源網で表し、複数の第２の単位領域について電源網を纏めることでプリント基板の全体のモデルを求め、半導体集積回路の全体のモデル及びプリント基板の全体のモデルを結合して回路方程式を解く各段階を含む。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体集積回路を複数の第１の単位領域に分割し、
各第１の単位領域について電源配線及び電流消費を簡略化した電源網及び電流源で表し、
該電源網及び電流源を該複数の第１の単位領域について纏めることで該半導体集積回路の全体のモデルを求め、
該半導体集積回路が搭載されるプリント基板を複数の第２の単位領域に分割し、
各第２の単位領域について電源層を電源網で表し、
該複数の第２の単位領域について該電源網を纏めることで該プリント基板の全体のモデルを求め、
該半導体集積回路の全体のモデル及び該プリント基板の全体のモデルを結合して回路方程式を解く
各段階を含むことを特徴とする電源ノイズ解析方法。
【請求項２】
該半導体集積回路の入出力セルのスイッチングを表す内部信号源を該半導体集積回路内部に設け、
該プリント基板上において該入出力セルに接続される信号線を分布定数線路で表現し、
該入出力セルによる電流消費を該第１の単位領域の電流消費に含める
各段階を更に含むことを特徴とする請求項１記載の電源ノイズ解析方法。
【請求項３】
該回路方程式を解く段階は該半導体集積回路の電源ピンにおける電流波形を求める段階を更に含み、該電源ノイズ解析方法は、該電源ピンにおける電流波形に基づいてプリント基板の電磁界解析を実行する段階を更に含むことを特徴とする請求項１記載の電源ノイズ解析方法。
【請求項４】
該電磁界解析の結果に基づいて電磁界強度が所定の許容値を満たしているか否かを判断し、
該判断に基づいてデカップリング容量の大きさを決定する
各段階を更に含むことを特徴とする請求項３記載の電源ノイズ解析方法。
【請求項５】
該電源網は、電源網に加え更に容量を含むことを特徴とする請求項１記載の電源ノイズ解析方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に半導体集積回路についての電源ノイズ解析方法に関し、詳しくは設計段階において電源ノイズを求める電源ノイズ解析方法に関する。
【従来の技術】
半導体集積回路内部で多数の論理セルが同時にスイッチングしたり、外部との入出力用のＩ／Ｏセルが多数同時にスイッチングしたりすると、瞬間的に大きな電流が流れ、電源配線上のインダクタンス成分により電源ノイズが発生する。この電源ノイズは、半導体装置内部の回路の誤動作を引き起こす原因となる。また更に、この電源ノイズが電源ピンを通して半導体装置外部のプリント基板の電源層に伝播することにより、プリント基板上の他の回路の誤動作や、電源層の共振によるＥＭＩノイズを引き起こす。ＥＭＩノイズとは、半導体集積回路内部で発生した電源ノイズが、プリント基板を通して電磁波として空間に放射される現象のことをいう。半導体集積回路が高速化し、ピン数が増加し、消費電流が増大するのに伴い、電源ノイズの問題が益々顕在化する傾向にある。
【０００２】
電源ノイズの影響について適切に解析することなく回路を設計してしまうと、製造された回路の電源ノイズが結局は大きすぎて、再度設計をやり直さなければならない場合がある。従って、設計段階において適切な電源ノイズ解析を行い、電源ノイズについて対処した回路を設計することが必要となる。
【０００３】
【特許文献１】
特開２００２−２７０６９５号公報
【０００４】
【特許文献２】
特開平１０−９８１０４号公報
【発明が解決しようとする課題】
半導体集積回路内部の電源ノイズを解析する手法を構築したとしても、プリント基板をモデル化しない限り、プリント基板の影響を考慮することができない。例えば、プリント基板上の電源プレーンをモデル化することなく理想電源として表現してしまうと、半導体集積回路の電源ノイズを精度良く解析することができない。即ち、プリント基板上の他の半導体集積回路が電源ノイズを発生するような場合であっても、着目する半導体集積回路へ及ぶ影響を考慮することができない。
【０００５】
またプリント基板をモデル化しない限り、半導体集積回路から発生してプリント基板上で伝播する電源ノイズについて解析することができない。同様に、複数の半導体集積回路から発生する電源ノイズについて、プリント基板上での影響を解析することができない。
【０００６】
以上を鑑みて、本発明は、設計段階において電源ノイズを解析する方法において、プリント基板の影響を考慮して半導体集積回路内部の電源ノイズを解析すると共に、半導体集積回路から発生するプリント基板上の電源ノイズを解析することが可能な電源ノイズ解析方法を提供することを目的とする。
【課題を解決するための手段】
本発明による電源ノイズ解析方法は、半導体集積回路を複数の第１の単位領域に分割し、各第１の単位領域について電源配線、回路、及び回路の電流消費を簡略化した電源網、容量、及び電流源で表し、該電源網、容量、及び電流源を該複数の第１の単位領域について纏めることで該半導体集積回路の全体のモデルを求め、該半導体集積回路が搭載されるプリント基板を複数の第２の単位領域に分割し、各第２の単位領域について電源層を電源網と容量で表し、該複数の第２の単位領域について該電源網を纏めることで該プリント基板の全体のモデルを求め、該半導体集積回路の全体のモデル及び該プリント基板の全体のモデルを結合して回路方程式を解く各段階を含むことを特徴とする。
【０００７】
上記電源ノイズ解析方法によれば、半導体集積回路の電源ノイズ解析用のモデルとプリント基板の電源ノイズ解析用のモデルとを結合して電源解析することで、着目している半導体集積回路についてプリント基板上の他の半導体集積回路が発生する電源ノイズの影響を考慮することができると共に、半導体集積回路から発生してプリント基板上で伝播する電源ノイズについて解析することが可能となる。従って、半導体集積回路内部の電源ノイズ解析の精度が向上すると共に、プリント基板上の電源ノイズの影響（電磁波放射によるＥＭＩノイズ等）を検討することが可能となる。
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【０００８】
図１は、本発明による電源ノイズ解析の対象となる電子装置の一例を模式的に示す図である。
【０００９】
図１の電子装置は、プリント基板（ＰＣＢ）１０、半導体集積回路１１、半導体集積回路１２、信号配線１３、及びバイパスコンデンサ１４を含む。プリント基板１０は、信号配線層２１、グラウンド層２２、及び電源層２３を含む。半導体集積回路１１及び半導体集積回路１２は、プリント基板１０上に実装され、信号配線１３を介して互いに信号のやり取りをする。信号配線１３は、プリント基板１０の信号配線層２１に設けられる。半導体集積回路１１及び１２は、グラウンド層２２に接続されグラウンド電圧を受け取り、また電源層２３に接続され電源電圧を受け取る。バイパスコンデンサ１４は、グラウンド層２２と電源層２３との間に設けられる容量であり、プリント基板１０の電源ノイズを抑制する機能を提供する。
【００１０】
本発明による電源解析方法は、半導体集積回路１１及び１２それぞれの内部を縦横に分割して複数の単位領域（第１の単位領域）に分け、各単位領域内の電源配線を十字形の電源網で近似し、その十字形の電源網が縦横に接続されたメッシュ状の配線として半導体集積回路全体の電源配線をモデル化する。この十字形の電源網には、実際の電源配線の抵抗及びインダクタンス成分を表現する抵抗及びインダクタンスが含まれる。グラウンド電位及び電源電位との間は、両電位の電源配線にそれぞれ対応する２つの十字形の電源網間を電流源及び容量で接続する。この電流源は、当該単位領域内の論理ゲートが消費する電流を表現し、容量は、グラウンド電位及び電源電位の間に存在する容量（配線間容量、論理ゲートの容量、デカップリングセルの容量等）を表現するものである。またプリント基板１０のグラウンド層２２及び電源層２３についても同様に、縦横に分割して複数の単位領域（第２の単位領域）に分け、各単位領域内を十字形の電源網で近似し、その十字形の電源網が縦横に接続されたメッシュ状の配線としてモデル化する。
【００１１】
図２は、半導体集積回路のモデル化について説明するための図である。図２（ａ）は半導体集積回路のパッケージ部分（入出力部分）のモデル化を示し、図２（ｂ）は半導体集積回路の内部の電源配線のモデル化を示す。
【００１２】
図２（ａ）に示されるように、半導体集積回路１１（又は１２）の内部は縦横に分割して複数の単位領域３１（図では一つのみを示す）に分けられている。この単位領域３１の内部の電源配線が、後程説明するように十字形の電源網で近似される。半導体集積回路１１は、更に入力セル３３、出力セル３４、入出力セル３５、及び電源セル３６を含む。入力セル３３、出力セル３４、及び入出力セル３５は、半導体集積回路１１のパッケージのボンディングワイヤ・リードフレーム３２を介して信号ピン３８に接続される。また電源セル３６は、半導体集積回路１１のパッケージのボンディングワイヤ・リードフレーム３２を介して電源ピン３９に接続される。本発明において、ボンディングワイヤ・リードフレーム３２には、実際のワイヤ及びフレームのインダクタ成分及び抵抗成分を表現するインダクタ３２ａ及び抵抗３２ｂが含まれる。
【００１３】
図２（ｂ）に示されるように、半導体集積回路１１内部の電源配線は、電源層ＶＤＤとグラウンド層ＶＳＳとに分かれている。電源層ＶＤＤとグラウンド層ＶＳＳのそれぞれが、縦横に接続された単位領域３１によりモデル化される。各単位領域３１は、４本の電源配線４５がノードＡで接続された十字形の電源網で構成される。各電源配線４５は、実際の電源配線のインダクタ成分及び抵抗成分を表現するインダクタ４５ａ及び抵抗４５ｂを含む。電源層ＶＤＤとグラウンド層ＶＳＳとで対向する２つの単位領域３１は、そのノードＡ同士が電流源４１及び容量４２により接続される。この電流源４１は、当該単位領域３１内に存在する全ての論理ゲートが消費する電流を表現し、容量４２は、当該単位領域３１においてグラウンド層ＶＳＳ及び電源層ＶＤＤの間に存在する容量（配線間容量、論理ゲートの容量、デカップリングセルの容量等）を表現する。
【００１４】
グラウンド層ＶＳＳ及び電源層ＶＤＤの単位領域３１のうちで、出力セル３４に電源を供給する部分は、単位領域３１ａとして示される。この単位領域３１ａにおいては３本の電源配線４５がノードＢに接続され、グラウンド層ＶＳＳ及び電源層ＶＤＤのそれぞれのノードＢが出力セル３４に接続される。また内部信号源４３から出力セル３４に信号が供給され、ボンディングワイヤ・リードフレーム３２を介して信号ピン３８から出力される。
【００１５】
第２電源層ＶＤＥが更に設けられており、この第２電源層ＶＤＥの単位領域３１ｂから出力セル３４に第２の電源が供給される。単位領域３１ｂにおいては、２本の電源配線４５がノードＣに接続されている。
【００１６】
図３は、プリント基板及びプリント基板上の信号配線のモデル化について説明するための図である。図３において、図１及び図２と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００１７】
半導体集積回路１１及び半導体集積回路１２は、それぞれの信号ピン３８が信号配線層２１の信号配線に接続され、電源ピン３９がグラウンド層２２、電源層２３ａ、及び電源層２３ｂに接続される。電源層２３ａ及び電源層２３ｂは、図１の電源層２３に相当する。グラウンド層２２、電源層２３ａ、及び電源層２３ｂは、それぞれ図２のグラウンド層ＶＳＳ、電源層ＶＤＤ、及び第２の電源層ＶＤＥに接続される。これらの接続により、半導体集積回路１１及び半導体集積回路１２に所定の電源が供給され、また半導体集積回路１１及び１２の間で信号のやり取りを行う。
【００１８】
図４は、プリント基板及びプリント基板上の信号配線のモデル化について実際の形態に即して説明するための図である。図３と図４とで、同一の構成要素は同一の番号で参照される。図４に示されるように、グラウンド層２２及び電源層２３は、実際にはそれぞれ一枚の導電体プレートからなる（図４では電源層ＶＤＤ及び第２の電源層ＶＤＥのうち一方のみを代表して電源層２３として示している）。モデル化においては、これらのグラウンド層２２及び電源層２３は、それぞれが複数の単位領域５１に縦横に分割される。またグラウンド層２２及び電源層２３の間には、一般に層間材料としてエポキシグラスが挿入されているが、これによる容量を層間容量５２として表現する。この層間容量５２は、グラウンド層２２及び電源層２３の対応する２つの単位領域５１の間を接続する。
【００１９】
信号配線１３が信号配線層２１上に設けられ、半導体集積回路１１及び１２の信号ピン３８に接続される。この信号配線層２１及び信号配線１３は、複数の単位領域６１に分割され、各単位領域６１毎に伝送線路６２として表現される。またバイパスコンデンサ１４は、バイパスコンデンサモデル５３として表現される。バイパスコンデンサモデル５３は、バイパスコンデンサ１４の抵抗成分、インダクタ成分、及び容量成分を表現する抵抗５３ａ、インダクタ５３ｂ、及び容量５３ｃを含む。
【００２０】
図３に戻って、グラウンド層２２、電源層２３ａ、及び電源層２３ｂとして、図示の簡潔さを考慮してそれぞれ一つの単位領域５１のみが示されるが、図４を参照して説明したように実際には複数の単位領域５１が縦横に配置され、互いに接続された構成となっている。また信号配線層２１についても同様であり、モデル化においては複数の単位領域６１が設けられる。
【００２１】
各単位領域５１は、図２の単位領域３１の場合と同様に、４本の電源配線５５がノードＣで接続された十字形の電源網で構成される。各電源配線５５は、実際の電源配線のインダクタ成分及び抵抗成分を表現するインダクタ５５ａ及び抵抗５５ｂを含む。電源層２３ａとグラウンド層２２とで対向する２つの単位領域５１は、そのノードＣ同士がバイパスコンデンサモデル５３及び層間容量５２により接続される。また電源層２３ｂと電源層２３ａとで対向する２つの単位領域５１は、そのノードＣ同士が層間容量５４により接続される。信号配線層２１の単位領域６１における伝送線路６２は、単位長あたりの抵抗、インダクタ、及び容量により表現される分布定数線路であってよい。
【００２２】
図５は、本発明による電源ノイズ解析方法を示すフローチャートである。
【００２３】
図５のステップＳＴ１において、ＬＳＩレイアウト情報１０１に基づいて、電源ノイズ解析用ＬＳＩモデル１０２を作成する。また電源ノイズ解析用ＰＫＧ（パッケージ）モデル１０３が、パッケージレイアウト情報などから生成される。即ち、図２（ａ）に示されるような電源ノイズ解析用ＰＫＧモデル１０３と、図２（ｂ）に示されるような電源ノイズ解析用ＬＳＩモデル１０２とが生成される。
【００２４】
ステップＳＴ２おいて、ＰＣＢ（プリント基板）レイアウト情報１０４に基づいて、電源ノイズ解析用ＰＣＢモデル１０５を作成する。この電源ノイズ解析用ＰＣＢモデル１０５は、図３に示される半導体集積回路１１と半導体集積回路１２との間に設けられる部分に対応する。
【００２５】
ステップＳＴ３において、電源ノイズ解析用ＬＳＩモデル１０２、電源ノイズ解析用ＰＫＧモデル１０３、及び電源ノイズ解析用ＰＣＢモデル１０５に基づいて、電源ノイズ解析用回路解析シミュレータを実行する。これにより、ＬＳＩ内部の電源ノイズ情報１０６、プリント基板上の電源ノイズの情報１０７、及びＥＭＩノイズ解析用の各電源ピン電流波形情報１０８を出力する。
【００２６】
具体的には、電源ノイズ解析用ＬＳＩモデル１０２、電源ノイズ解析用ＰＫＧモデル１０３、及び電源ノイズ解析用ＰＣＢモデル１０５を纏めて一つのモデルを構成し、全体の回路方程式を解くことにより、各単位領域内のノードの電圧変動を求める。この際、単位領域３１内の全ての論理ゲートの消費電流を示す電流源４１については、論理ゲートの動作を想定して電流源４１の電流波形を決定する。これにより半導体集積回路１１及び１２の内部における電流消費動作をシミュレートすることができる。また出力セル３４から出力する信号を生成する内部信号源４３については、例えばワーストケースとして全ての出力セル３４が同時にスイッチングするような信号を想定する。これにより出力セル３４（入出力セル３５）の同時スイッチングによる電源ノイズの発生をシミュレートすることができる。このようなシミュレーションに基づいて回路方程式を解くことにより、各単位領域内のノードの電圧変動を求めることができる。
【００２７】
このようにして求められたＬＳＩ内部の電源ノイズ情報１０６及びプリント基板上の電源ノイズの情報１０７を用いて、電源ノイズについて問題がある箇所をチェックして設計修正することにより、設計段階で適切に電源ノイズに対応することが可能になる。また各電源ピン電流波形情報１０８は、更に次の段階において電磁界解析シミュレータに使用することができる。
【００２８】
図６は、本発明による電源ノイズ解析方法に基づいて電磁界シミュレーションを実行しデカップリングセルの最適容量を定める方法を示すフローチャートである。
【００２９】
デカップリングセルとは、半導体集積回路の内部において電源ノイズを軽減することを目的として、電源電位とグラウンド電位との間に実際の素子として挿入される容量のことである。図７は、デカップリングセルの構造を説明するための図である。図７に示されるように、電源電位ＶＤＤとグラウンド電位ＶＳＳとの間に、ＭＯＳトランジスタ１２０及び１２１を接続する。この際、電源電位ＶＤＤ及びグラウンド電位ＶＳＳの一方にＭＯＳトランジスタのゲート端が接続され、他方にソース端、ドレイン端、及び基板電位端が接続される。これによりＭＯＳトランジスタ１２０及び１２１のゲート容量をデカップリング容量１２２として使用する。
【００３０】
図６のステップＳＴ１において、電源ノイズ解析用ＬＳＩモデル１０２及び電源ノイズ解析用ＰＣＢモデル１０５（電源ノイズ解析用ＰＫＧモデル１０３を含む）に基づいて、電源ノイズ解析用回路解析シミュレータを実行する。これにより、ＥＭＩノイズ解析用の各電源ピン電流波形情報１０８を出力する。この手順は、図５におけるステップＳＴ３と同様である。
【００３１】
ステップＳＴ２において、各電源ピン電流波形情報１０８とＥＭＩノイズ解析用ＰＣＢモデル１０９とに基づいて、電磁界解析シミュレータを実行する。ここでＥＭＩノイズ解析用ＰＣＢモデル１０９は、プリント基板の各電磁気特性に基づいて生成されたモデルであり、このモデルと各電源ピンの電流波形に基づいて、電磁界解析シミュレータがマックスウェルの方程式を解くことにより、プリント基板から放射される電磁界分布を計算する。電磁界解析シミュレータとしては、一般に利用可能な電磁界解析ツールを用いればよい。
【００３２】
次にステップＳＴ３において、算出された電磁界分布１１０に基づいて、プリント基板から放射されるＥＭＩノイズが許容値を満たすかどうかを判定する。ＥＭＩ許容値を満たせば、現状のデカップリングセルの容量を最適容量１１１として出力する。これによりＥＭＩ対策済みのＬＳＩが作成されたことになる。ＥＭＩ許容値を満たさなかった場合、ステップＳＴ４で、ＬＳＩに対してデカップリングセルを追加挿入する。そして、デカップリングセルを追加挿入した電源ノイズ解析用ＬＳＩモデル１０２に基づいて、ステップＳＴ１の回路解析及びステップＳＴ２の電磁界解析を再度実行する。この過程を繰り返すことで、ＥＭＩ対策として最適なデカップリングセル容量を算出することができる。これにより、半導体集積回路内論理セルの同時スイッチングに伴うＥＭＩノイズについて、最適なデカップリングセル容量を算出することができる。
【００３３】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００３４】
なお本発明は、以下の内容を含むものである。
（付記１）半導体集積回路を複数の第１の単位領域に分割し、
各第１の単位領域について電源配線及び電流消費を簡略化した電源網及び電流源で表し、
該電源網及び電流源を該複数の第１の単位領域について纏めることで該半導体集積回路の全体のモデルを求め、
該半導体集積回路が搭載されるプリント基板を複数の第２の単位領域に分割し、
各第２の単位領域について電源層を電源網で表し、
該複数の第２の単位領域について該電源網を纏めることで該プリント基板の全体のモデルを求め、
該半導体集積回路の全体のモデル及び該プリント基板の全体のモデルを結合して回路方程式を解く
各段階を含むことを特徴とする電源ノイズ解析方法。
（付記２）該半導体集積回路の入出力セルのスイッチングを表す内部信号源を該半導体集積回路内部に設け、
該プリント基板上において該入出力セルに接続される信号線を分布定数線路で表現し、
該入出力セルによる電流消費を該第１の単位領域の電流消費に含める
各段階を更に含むことを特徴とする付記１記載の電源ノイズ解析方法。
（付記３）該回路方程式を解く段階は該半導体集積回路の電源ピンにおける電流波形を求める段階を更に含み、該電源ノイズ解析方法は、該電源ピンにおける電流波形に基づいてプリント基板の電磁界解析を実行する段階を更に含むことを特徴とする付記１記載の電源ノイズ解析方法。
（付記４）該電磁界解析の結果に基づいて電磁界強度が所定の許容値を満たしているか否かを判断し、
該判断に基づいてデカップリング容量の大きさを決定する
各段階を更に含むことを特徴とする付記３記載の電源ノイズ解析方法。
（付記５）該電源網は、電源網に加え更に容量を含むことを特徴とする付記１記載の電源ノイズ解析方法。
（付記６）該電磁界強度は半導体集積回路内部の論理スイッチングセルに起因することを特徴とする付記４記載の電源ノイズ解析方法。
（付記７）該半導体集積回路は少なくとも２つの半導体集積回路を含むことを特徴とする付記１記載の電源ノイズ解析方法。
【発明の効果】
上記説明した電源ノイズ解析方法によれば、半導体集積回路の電源ノイズ解析用のモデルとプリント基板の電源ノイズ解析用のモデルとを結合して電源解析することで、着目している半導体集積回路についてプリント基板上の他の半導体集積回路が発生する電源ノイズの影響を考慮することができると共に、半導体集積回路から発生してプリント基板上で伝播する電源ノイズについて解析することが可能となる。従って、半導体集積回路内部の電源ノイズ解析の精度が向上すると共に、プリント基板上の電源ノイズの影響（電磁波放射によるＥＭＩノイズ等）を検討することが可能となる。
【図面の簡単な説明】
【図１】本発明による電源ノイズ解析の対象となる電子装置の一例を模式的に示す図である。
【図２】（ａ）は半導体集積回路のパッケージ部分のモデル化を示し、（ｂ）は半導体集積回路の内部の電源配線のモデル化を示す図である。
【図３】プリント基板及びプリント基板上の信号配線のモデル化について説明するための図である。
【図４】プリント基板及びプリント基板上の信号配線のモデル化について実際の形態に即して説明するための図である。
【図５】本発明による電源ノイズ解析方法を示すフローチャートである。
【図６】本発明による電源ノイズ解析方法に基づいて電磁界シミュレーションを実行しデカップリングセルの最適容量を定める方法を示すフローチャートである。
【図７】デカップリングセルの構造を説明するための図である。
【符号の説明】
１０  プリント基板
１１  半導体集積回路
１２  半導体集積回路
１３  信号配線
１４  バイパスコンデンサ
２１  信号配線層
２２  グラウンド層
２３  電源層
３１  単位領域
３３  入力セル
３４  出力セル
３５  入出力セル
３６  電源セル
４１  電流源
４２  容量
４３  内部信号源
４５  電源配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2005031850.tif 000007
【図６】
2005031850.tif 000008
【図７】
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