(57)【要約】【課題】メモリセルサイズの増大を抑制しながら、読み出し動作時のデータの誤判別を抑制することが可能なメモリを提供する。【解決手段】このメモリは、互いに逆方向に分極することによりデータ「１」または「０」を記憶する２つの強誘電体キャパシタ３ａおよび３ｂを各々が有する、メモリセル１ａの強誘電体キャパシタ対３およびメモリセル１ｂの強誘電体キャパシタ対３と、メモリセル１ａの強誘電体キャパシタ対３およびメモリセル１ｂの強誘電体キャパシタ対３の両方が接続されるゲート電極２ａを含む電界効果型トランジスタ２とを備えている。【選択図】図２
2005259224.tif 000002
【特許請求の範囲】
【請求項１】
互いに逆方向に分極することにより第１データまたは第２データを記憶する２つのキャパシタを各々が有する、第１メモリセルの第１キャパシタ対および第２メモリセルの第２キャパシタ対と、
前記第１キャパシタ対および前記第２キャパシタ対の両方が接続されるゲート電極を含む１つ以上のトランジスタとを備えた、メモリ。
【請求項２】
前記第１メモリセルの第１キャパシタ対および前記第２メモリセルの第２キャパシタ対は、共通の前記ゲート電極に接続されている、請求項１に記載のメモリ。
【請求項３】
前記１つ以上のトランジスタは、前記第１メモリセルに設けられ、前記第１キャパシタ対が接続される第１ゲート電極を有する第１トランジスタと、前記第２メモリセルに設けられ、前記第２キャパシタ対が接続される第２ゲート電極を有する第２トランジスタとを含み、
前記第１トランジスタの第１ゲート電極と、前記第２トランジスタの第２ゲート電極とは、互いに接続されている、請求項１または２に記載のメモリ。
【請求項４】
前記第１キャパシタを含む第１メモリセルおよび前記第２キャパシタを含む第２メモリセルは、それぞれ、複数設けられており、
前記１つ以上のトランジスタは、前記第１キャパシタ対および前記第２キャパシタ対を合計した数よりも少ない数設けられている、請求項１または２に記載のメモリ。
【請求項５】
前記第１キャパシタ対および前記第２キャパシタ対は、前記２つのキャパシタに対して共通に用いられる一方電極を有する、請求項１〜４のいずれか１項に記載のメモリ。
【請求項６】
前記第１キャパシタ対の一方電極と、前記第２キャパシタ対の一方電極とは一体的に形成されている、請求項５に記載のメモリ。
【請求項７】
前記２つのキャパシタは、強誘電体膜を有する強誘電体キャパシタを含む、請求項１〜６のいずれか１項に記載のメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリに関し、特に、データを記憶するためのキャパシタを含むメモリに関する。
【背景技術】
【０００２】
従来、データを記憶するためのキャパシタを含むメモリの一例として、強誘電体キャパシタを含む強誘電体メモリが知られている（たとえば、特許文献１参照）。
【０００３】
図１６は、従来の一例による強誘電体メモリのメモリセルの構成を示した等価回路図である。この図１６には、１Ｔ２Ｃ型の強誘電体メモリのメモリセルが示されている。図１７は、図１６に示した従来の一例によるメモリセルを用いた強誘電体メモリの構成を示した等価回路図である。図１６を参照して、従来の一例による１Ｔ２Ｃ型の強誘電体メモリのメモリセル１０１は、１つの電界効果型トランジスタ１０２のゲート電極１０２ａに、２つの強誘電体キャパシタ１０３ａおよび１０３ｂからなる強誘電体キャパシタ対１０３が接続されている。
【０００４】
また、従来の一例による強誘電体メモリでは、図１７に示すように、上記の構成を有する複数のメモリセル１０１がマトリクス状に配置されている。これにより、メモリセルアレイ１０４が構成されている。なお、このメモリセルアレイ１０４では、各強誘電体キャパシタ対１０３が１ビットのデータを記憶することができるように構成されている。また、メモリセルアレイ１０４において、強誘電体キャパシタ１０３ａの一方電極は、電極線１０５ａに接続されている。また、強誘電体キャパシタ１０３ｂの一方電極は、電極線１０５ｂに接続されている。また、電界効果型トランジスタ１０２のソース／ドレインの一方は、電圧供給線１０６に接続されるとともに、他方は、信号出力線１０７に接続されている。また、電界効果型トランジスタ１０２が形成される基板（図示せず）に電圧を印加するための制御線１０９が設けられている。
【０００５】
図１８は、従来の１Ｔ２Ｃ型のメモリセルの書き込み動作時の分極状態を説明するための模式図である。図１９は、従来の１Ｔ２Ｃ型のメモリセルの読み出し動作時の分極状態を説明するための模式図である。次に、図１７〜図１９を参照して、１Ｔ２Ｃ型の強誘電体メモリの動作について説明する。
【０００６】
メモリセル１０１にデータ「１」を書き込む場合には、図１８に示すように、強誘電体キャパシタ１０３ａに接続される電極線１０５ａに０Ｖの電圧を印加するとともに、強誘電体キャパシタ１０３ｂに接続される電極線１０５ｂに書き込み電圧Ｖｗ（＞０Ｖ）を印加する。これにより、強誘電体キャパシタ１０３ａおよび１０３ｂは、それぞれ、図１８中のＢ方向およびＣ方向に等しい分極量だけ分極する。一方、メモリセル１０１にデータ「０」を書き込む場合には、図１８に示すように、強誘電体キャパシタ１０３ａに接続される電極線１０５ａに書き込み電圧Ｖｗを印加するとともに、強誘電体キャパシタ１０３ｂに接続される電極線１０５ｂに０Ｖの電圧を印加する。これにより、強誘電体キャパシタ１０３ａおよび１０３ｂは、それぞれ、図１８中のＤ方向およびＥ方向に等しい分極量だけ分極する。
【０００７】
次に、メモリセル１０１のデータを読み出す際には、図１９に示すように、電界効果型トランジスタ１０２のソース／ドレインに所定の電圧を印加した後、電極線１０５ａに読み出し電圧Ｖｒ（＞０Ｖ）を印加するとともに、電極線１０５ｂをフローティング状態にする。これにより、強誘電体キャパシタ１０３ａおよび１０３ｂに記憶されたデータに対応する量の正電荷が電界効果型トランジスタ１０２のゲート電極１０２ａに誘起される。メモリセル１０１にデータ「１」が記憶されている場合には、図１９に示すように、データ「０」が記憶されている場合に比べて、より多くの正電荷が電界効果型トランジスタ１０２のゲート電極１０２ａに誘起されるので、電界効果型トランジスタ１０２はより強いオン状態になる。このため、データ「１」の場合には、データ「０」の場合に比べて、電界効果型トランジスタ１０２に流れるドレイン電流が大きくなる。そして、データ「１」または「０」に対応するドレイン電流は、信号出力線１０７（図１７参照）に流れる。そして、信号出力線１０７に流れる電流の大きさに基づいて、メモリセルから読み出されたデータの「１」または「０」が判別される。この場合、データ「１」に対応する電流（ＯＮ電流）と、データ「０」に対応する電流（ＯＦＦ電流）との比であるＯＮ／ＯＦＦ比が大きい方が、データの誤判別をより抑制することができる。このため、従来では、電界効果型トランジスタ１０２のゲート電極１０２ａの面積を大きくすることによりＯＮ／ＯＦＦ比を増大させている。
【特許文献１】特許第３２３９１０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、図１７に示した従来の強誘電体メモリでは、１つの強誘電体キャパシタ対１０３に対して１つの電界効果型トランジスタ１０２が設けられているので、電界効果型トランジスタ１０２のゲート電極１０２ａの面積を大きくすると、各メモリセル１０１のサイズが増大するという問題点がある。
【０００９】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、メモリセルサイズの増大を抑制しながら、読み出し動作時のデータの誤判別を抑制することが可能なメモリを提供することである。
【課題を解決するための手段および発明の効果】
【００１０】
上記目的を達成するために、この発明の一の局面におけるメモリは、互いに逆方向に分極することにより第１データまたは第２データを記憶する２つのキャパシタを各々が有する、第１メモリセルの第１キャパシタ対および第２メモリセルの第２キャパシタ対と、第１キャパシタ対および第２キャパシタ対の両方が接続されるゲート電極を含む１つ以上のトランジスタとを備えている。
【００１１】
この一の局面によるメモリでは、上記のように、第１メモリセルの第１キャパシタ対と、第２メモリセルの第２キャパシタ対との両方をトランジスタのゲート電極に接続することによって、たとえば、第１メモリセルの第１キャパシタ対および第２メモリセルの第２キャパシタ対を共通の１つのゲート電極を含む１つのトランジスタに接続することが可能になるので、この場合には、各々のメモリセルが１つのキャパシタ対と１つのトランジスタとからなる場合に比べて、メモリセルサイズを小さくすることができる。これにより、トランジスタのＯＮ／ＯＦＦ比を増加するために共通のゲート電極を大きくしたとしても、メモリセルサイズが大きくなるのを抑制することができるので、メモリセルサイズの増大を抑制しながら、読み出し動作時のデータの誤判別を抑制することができる。また、第１メモリセルが第１キャパシタ対と、その第１キャパシタ対に接続されるゲート電極を有する第１トランジスタとを含むとともに、第２メモリセルが第２キャパシタ対とその第２キャパシタ対に接続される第２ゲート電極を有する第２トランジスタとを含む場合に、第１キャパシタ対および第２キャパシタ対の両方を第１ゲート電極および第２ゲート電極に接続すれば、第１メモリセルの第１ゲート電極と第２メモリセルの第２ゲート電極とが互いに接続された構成になる。この場合には、第１および第２メモリセルの各々に対して第１および第２トランジスタの両方を共通して用いることができるので、第１および第２メモリセルの記憶する第１データまたは第２データに対応する電流が、第１および第２トランジスタの両方に流れる。これにより、第１および第２メモリセルの記憶するデータに対応する電流がそれぞれ対応する１つの第１および第２トランジスタに流れる場合に比べて、より大きな電流になるので、第１ゲート電極および第２ゲート電極の面積を大きくすることなく、第１データに対応する電流と、第２データに対応する電流との比であるＯＮ／ＯＦＦ比を大きくすることができる。このため、メモリセルサイズの増大を抑制しながら、読み出し動作時のデータの誤判別を抑制することができる。
【００１２】
上記一の局面によるメモリにおいて、好ましくは、第１メモリセルの第１キャパシタ対および第２メモリセルの第２キャパシタ対は、共通のゲート電極に接続されている。このように構成すれば、容易に、第１キャパシタ対と第２キャパシタ対とに対して１つのトランジスタを共通して用いることができる。これにより、各々のメモリセルが１つのキャパシタ対と１つのトランジスタとからなる場合に比べて、メモリセルサイズを小さくすることができる。
【００１３】
上記一の局面によるメモリにおいて、好ましくは、１つ以上のトランジスタは、第１メモリセルに設けられ、第１キャパシタ対が接続される第１ゲート電極を有する第１トランジスタと、第２メモリセルに設けられ、第２キャパシタ対が接続される第２ゲート電極を有する第２トランジスタとを含み、第１トランジスタの第１ゲート電極と、第２トランジスタの第２ゲート電極とは、互いに接続されている。このように構成すれば、容易に、第１メモリセルに設けられる第１キャパシタ対と、第２メモリセルに設けられる第２キャパシタ対との各々に対して、第１トランジスタおよび第２トランジスタの両方を共通して用いることができるので、第１ゲート電極および第２ゲート電極の面積を増加させることなく、読み出し動作時に流れる電流を大きくすることができる。
【００１４】
上記一の局面において、好ましくは、第１キャパシタを含む第１メモリセルおよび第２キャパシタを含む第２メモリセルは、それぞれ、複数設けられており、１つ以上のトランジスタは、第１キャパシタ対および第２キャパシタ対を合計した数よりも少ない数設けられている。このように構成すれば、複数のメモリセルに対して、その複数のメモリセルよりも少ない数のトランジスタが設けられるので、１つのメモリセルが１つのキャパシタ対と１つのトランジスタとを有する場合に比べて、メモリセルサイズを小さくすることができる。
【００１５】
上記一の局面によるメモリにおいて、好ましくは、第１キャパシタ対および第２キャパシタ対は、２つのキャパシタに対して共通に用いられる一方電極を有する。このように構成すれば、２つのキャパシタを含む第１および第２キャパシタ対の構造を簡略化することができる。
【００１６】
この場合において、好ましくは、第１キャパシタ対の一方電極と、第２キャパシタ対の一方電極とは一体的に形成されている。このように構成すれば、第１および第２キャパシタ対に対して１つの一方電極を共通して用いることができるので、第１および第２キャパシタ対を含む第１および第２メモリセルの構造を簡略化することができる。
【００１７】
上記一の局面によるメモリにおいて、好ましくは、２つのキャパシタは、強誘電体膜を有する強誘電体キャパシタを含む。このように構成すれば、強誘電体キャパシタを含む強誘電体メモリにおいて、メモリセルサイズの増大を抑制しながら、読み出し動作時のデータの誤判別を抑制することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態を図面に基づいて説明する。
【００１９】
（第１実施形態）
図１は、本発明の第１実施形態による強誘電体メモリのメモリセルの構成を示した等価回路図である。図２は、図１に示した第１実施形態によるメモリセルを用いた強誘電体メモリの構成を示した等価回路図である。図３は、図２に示した第１実施形態による強誘電体メモリのメモリセルアレイの構成を示した平面レイアウト図である。図４は、図３に示した第１実施形態によるメモリセルアレイの１００−１００線に沿った断面図である。まず、図１〜図４を参照して、本発明の第１実施形態による強誘電体メモリの構成について説明する。
【００２０】
第１実施形態による強誘電体メモリのメモリセル１は、図１に示すように、ｎチャネルＭＯＳトランジスタからなる１つの電界効果型トランジスタ（ＦＥＴ）２のゲート電極２ａに、２つの強誘電体キャパシタ３ａおよび３ｂからなる強誘電体キャパシタ対３が接続された１Ｔ２Ｃ型の構成を有している。なお、この電界効果型トランジスタ２は、本発明の「トランジスタ」、「第１トランジスタ」および「第２トランジスタ」の一例である。また、強誘電体キャパシタ３ａおよび３ｂは、本発明の「キャパシタ」の一例であり、強誘電体キャパシタ対３は、本発明の「第１キャパシタ対」および「第２キャパシタ対」の一例である。また、２つの強誘電体キャパシタ３ａおよび３ｂは、それぞれ、後述する強誘電体膜２１ａおよび２１ｂからなるとともに、所定の電圧を印加したときに生じる分極量が等しくなるように構成されている。
【００２１】
また、第１実施形態による強誘電体メモリでは、図２に示すように、上記の構成を有する複数のメモリセル１ａおよび１ｂがマトリクス状に配置されている。これにより、メモリセルアレイ４が構成されている。なお、１つのメモリセル１ａ（１ｂ）は、１ビットのデータを記憶することができるように構成されている。また、メモリセルアレイ４において、強誘電体キャパシタ３ａの一方の電極は、電極線５ａに接続されている。また、強誘電体キャパシタ３ｂの一方の電極は、電極線５ｂに接続されている。また、電界効果型トランジスタ２のソース／ドレインの一方は、電圧供給線６に接続されるとともに、他方は、信号出力線７に接続されている。また、電界効果型トランジスタ（ｎチャネルＭＯＳトランジスタ）２が形成されるｐ型シリコン基板８（図４参照）に電圧を印加するための制御線９が設けられている。
【００２２】
ここで、第１実施形態では、図２に示すように、所定のメモリセル１ａの電界効果型トランジスタ２のゲート電極２ａと、隣接する他のメモリセル１ｂの電界効果型トランジスタ２のゲート電極２ａとは、互いに接続されている。
【００２３】
また、メモリセルアレイ４は、図３および図４に示すような構造を有している。具体的には、ｐ型シリコン基板８の表面の所定領域には、ＳｉＯ２からなる素子分離絶縁膜１１が形成されている。素子分離絶縁膜１１によって囲まれた活性領域には、チャネル領域を挟むように、ソース／ドレインとして機能するｎ型不純物領域１０ａおよび１０ｂが形成されている。また、チャネル領域上には、ゲート絶縁膜１２が形成されている。また、ゲート絶縁膜１２上には、ポリシリコンからなるゲート電極２ａが形成されている。なお、このゲート電極２ａは、後述する強誘電体キャパシタ３ａおよび３ｂの上部電極２２ａおよび２２ｂの各々の面積をＡ（μｍ２）とした場合に、ｎ／２×Ａ（μｍ２）の面積を有している。ここで、ｎは、面積比を表す定数であり、約５〜約２０程度の値を選択するのが好ましい。また、素子分離絶縁膜１１上には、ゲート電極２ａを覆うように、ＳｉＯ２からなる層間絶縁膜１３が形成されている。また、層間絶縁膜１３のｎ型不純物領域１０ａおよび１０ｂの各々に対応する領域には、それぞれ、コンタクトホール１３ａおよび１３ｂが設けられている。そして、そのコンタクトホール１３ａおよび１３ｂには、それぞれ、金属製のプラグ１４ａおよび１４ｂが埋め込まれている。これにより、ｎ型不純物領域１０ａおよび１０ｂにそれぞれプラグ１４ａおよび１４ｂが接続されている。
【００２４】
また、層間絶縁膜１３のゲート電極２ａに対応する領域には、コンタクトホール１５が形成されているとともに、そのコンタクトホール１５には、金属製のプラグ１６が埋め込まれている。また、層間絶縁膜１３上には、ｎ型不純物領域１０ａおよび１０ｂの各々に繋がるプラグ１４ａおよび１４ｂにそれぞれ接続するようにパッド層１７ａおよび１７ｂが設けられている。また、層間絶縁膜１３上には、ゲート電極２ａに繋がるプラグ１６に接続するように、パッド層１８が設けられている。また、層間絶縁膜１３上には、パッド層１７ａ、１７ｂおよび１８を覆うようにＳｉＯ２からなる層間絶縁膜１９が形成されている。また、層間絶縁膜１９上には、Ｐｔなどからなる下部電極２０が設けられている。なお、この下部電極２０は、本発明の「一方電極」の一例である。
【００２５】
また、下部電極２０の一方端側の上面上には、メモリセル１ａのＳＢＴ膜などからなる強誘電体膜２１ａ（図３参照）および２１ｂが設けられているとともに、その強誘電体膜２１ａおよび２１ｂ上には、それぞれ、Ｐｔなどからなる上部電極２２ａ（図３参照）および２２ｂが設けられている。この上部電極２２ａ、強誘電体膜２１ａおよび下部電極２０によって、メモリセル１ａの強誘電体キャパシタ３ａが形成されており、上部電極２２ｂ、強誘電体膜２１ｂおよび下部電極２０によって、メモリセル１ａの強誘電体キャパシタ３ｂが形成されている。これにより、１つの下部電極２０は、メモリセル１ａの強誘電体キャパシタ３ａと強誘電体キャパシタ３ｂとに対して共通に用いられている。そして、強誘電体キャパシタ３ａおよび３ｂによってメモリセル１ａの強誘電体キャパシタ対３が構成されている。
【００２６】
また、下部電極２０の他方端側の上面上には、メモリセル１ａに隣接するメモリセル１ｂのＳＢＴ膜などからなる強誘電体膜２１ａ（図３参照）および２１ｂが設けられているとともに、その強誘電体膜２１ａおよび２１ｂ上には、それぞれ、Ｐｔなどからなる上部電極２２ａ（図３参照）および２２ｂが設けられている。この上部電極２２ａ、強誘電体膜２１ａおよび下部電極２０によって、メモリセル１ｂの強誘電体キャパシタ３ａが形成されており、上部電極２２ｂ、強誘電体膜２１ｂおよび下部電極２０によって、メモリセル１ｂの強誘電体キャパシタ３ｂが形成されている。これにより、１つの下部電極２０は、メモリセル１ｂの強誘電体キャパシタ３ａと強誘電体キャパシタ３ｂとに対して共通に用いられている。そして、強誘電体キャパシタ３ａおよび３ｂによってメモリセル１ｂの強誘電体キャパシタ対３が構成されている。また、１つのメモリセル１ａの強誘電体キャパシタ対３の下部電極２０と、隣接するメモリセル１ｂの強誘電体キャパシタ対３の下部電極２０とは、一体的に形成されている。
【００２７】
また、層間絶縁膜１９上には、下部電極２０と、強誘電体膜２１ａおよび２１ｂと、上部電極２２ａおよび２２ｂとを覆うように層間絶縁膜２３が設けられている。また、層間絶縁膜１９および層間絶縁膜２３のパッド層１８に対応する領域には、コンタクトホール２４が設けられている。このコンタクトホール２４を介して金属配線２５の一方端がパッド層１８に接続されている。また、金属配線２５の他方端は、層間絶縁膜２３の下部電極２０に対応する位置に設けられたコンタクトホール２７を介して下部電極２０に接続されている。これにより、強誘電体キャパシタ対３は、電界効果型トランジスタ２のゲート電極２ａに接続されている。また、下部電極２０を介して１つのメモリセル１ａのゲート電極２ａと、隣接するメモリセル１ｂのゲート電極２ａとが互いに接続されている。
【００２８】
また、層間絶縁膜１９および層間絶縁膜２３のパッド層１７ａおよび１７ｂの各々に対応する領域には、それぞれ、コンタクトホール２８ａおよび２８ｂが設けられている。このコンタクトホール２８ａを介して金属配線２９ａがｎ型不純物領域１０ａに繋がるパッド層１７ａに接続されているとともに、コンタクトホール２８ｂを介して金属配線２９ｂがｎ型不純物領域１０ｂに繋がるパッド層１７ｂに接続されている。また、金属配線２９ａは、所定の領域で電圧供給線６（図２参照）に接続されているとともに、金属配線２９ｂは、所定の領域で信号出力線７（図２参照）に接続されている。
【００２９】
また、層間絶縁膜２３の上部電極２２ａおよび２２ｂの各々に対応する領域には、コンタクトホール３０ａおよび３０ｂがそれぞれ設けられている。このコンタクトホール３０ａおよび３０ｂを介して、それぞれ、上部電極２２ａおよび２２ｂに接続するように、金属配線３１ａおよび３１ｂが形成されている。また、金属配線３１ａおよび３１ｂは、それぞれ、電極線５ａおよび５ｂに接続されている。
【００３０】
図５〜図１２は、第１実施形態による強誘電体メモリの動作を説明するための図である。次に、図２および図５〜図１２を参照して、第１実施形態による強誘電体メモリの書き込み動作および読み出し動作について説明する。
【００３１】
（書き込み動作）
書き込み動作は、２回の電圧パルスを強誘電体キャパシタ３ａおよび３ｂの各々に印加することによって行う。まず、メモリセル１ａ（１ｂ）にデータ「０」を書き込む場合には、図５に示すように、１回目の電圧パルスで電極線５ａに所定の電圧Ｖ（＞０Ｖ）を印加するとともに、電極線５ｂにＶ／３の電圧を印加する。このとき、制御線９には、０Ｖの電圧を印加する。これにより、強誘電体キャパシタ３ａは、図６中のＤ方向に分極する。そして、２回目の電圧パルスで、電極線５ａに２Ｖ／３の電圧を印加するとともに、電極線５ｂに０Ｖの電圧を印加する。このとき、制御線９には、Ｖの電圧を印加する。これにより、強誘電体キャパシタ３ｂは、図６中のＥ方向に分極する。この状態を、第１実施形態では、データ「０」が書き込まれた状態と規定する。また、この際、強誘電体キャパシタ３ａおよび３ｂの分極量は等しくなる。これにより、強誘電体キャパシタ３ａおよび３ｂの各々による電荷が相殺されることによって、強誘電体キャパシタ３ａおよび３ｂに接続される電界効果型トランジスタ２のゲート電極２ａには電荷が誘起されない。そして、この後、電極線５ａおよび５ｂの電位を、共に、フローティングにする。これにより、強誘電体キャパシタ３ａおよび３ｂに書き込まれたデータ「０」が保持される。この際、電界効果型トランジスタ２のゲート電極２ａには電荷が誘起されていないので、強誘電体キャパシタ３ａおよび３ｂの分極方向と逆方向の電界が強誘電体キャパシタ３ａおよび３ｂに印加されない。これにより、強誘電体キャパシタ３ａおよび３ｂの分極量が減少するのが抑制される。
【００３２】
一方、メモリセル１にデータ「１」を書き込む場合には、図５に示すように、１回目の電圧パルスで電極線５ａにＶ／３の電圧を印加するとともに、電極線５ｂにＶの電圧を印加する。このとき、制御線９には、０Ｖの電圧を印加する。これにより、強誘電体キャパシタ３ｂは、図６中のＣ方向に分極する。そして、２回目の電圧パルスで、電極線５ａに０Ｖの電圧を印加するとともに、電極線５ｂに２Ｖ／３の電圧を印加する。このとき、制御線９には、Ｖの電圧を印加する。これにより、強誘電体キャパシタ３ａは、図６中のＢ方向に分極する。この状態を、第１実施形態では、データ「１」が書き込まれた状態と規定する。この際、強誘電体キャパシタ３ａおよび３ｂの分極量は等しくなる。これにより、強誘電体キャパシタ３ａおよび３ｂの各々による電荷が相殺されることによって、強誘電体キャパシタ３ａおよび３ｂに接続される電界効果型トランジスタ２のゲート電極２ａには電荷が誘起されない。そして、この後、電極線５ａおよび５ｂの電位を、共に、フローティングにする。これにより、強誘電体キャパシタ３ａおよび３ｂに書き込まれたデータ「１」が保持される。この際、電界効果型トランジスタ２のゲート電極２ａには電荷が誘起されていないので、強誘電体キャパシタ３ａおよび３ｂの分極方向と逆方向の電界が強誘電体キャパシタ３ａおよび３ｂに印加されない。これにより、強誘電体キャパシタ３ａおよび３ｂの分極量が減少するのが抑制される。
【００３３】
なお、上記の書き込み動作時には、データを書き込む選択メモリセル以外のメモリセル１ａ（１ｂ）において、いわゆるＶ／３法を用いることにより、強誘電体キャパシタ３ａおよび３ｂの分極量が減少するディスターブが発生するのが抑制される。すなわち、書き込み動作の１回目の電圧パルスを印加する際には、図７に示すように、選択した電極線以外の電極線には、Ｖ／３の電圧を印加するとともに、選択した制御線以外の制御線には、２Ｖ／３の電圧を印加する。そして、２回目の電圧パルスを印加する際には、図８に示すように、選択した電極線以外の電極線には、２Ｖ／３の電圧を印加するとともに、選択した制御線以外の制御線には、Ｖ／３の電圧を印加する。これにより、選択メモリセル以外のメモリセルの強誘電体キャパシタには、１回目の電圧パルスと２回目の電圧パルスとによって、大きさが同じで逆方向の電圧（±Ｖ／３）が１回ずつ印加される。これにより、選択メモリセル以外のメモリセルにおいてディスターブが発生するのが抑制されている。
【００３４】
ただし、第１実施形態による強誘電体メモリでは、書き込み動作時に、選択した電極線に繋がる選択メモリセル以外のメモリセルにおいて、相互干渉に起因するディスターブが生じる。具体的には、１回目の電圧パルス印加時の図７中の領域Ｆのメモリセルでは、図９に示すように、上側のメモリセル１ｃにおいて、電極線５ａおよび５ｂから共にＶ／３の電圧が印加されるとともに、制御線９から２Ｖ／３の電圧が印加されている。これにより、メモリセル１ｃの電界効果型トランジスタ２のゲート電極２ａには、負電荷が誘起される。一方、下側のメモリセル１ｄでは、電極線５ａからＶの電圧が印加されるとともに、電極線５ｂからＶ／３の電圧が印加されている。また、制御線９からは、２Ｖ／３の電圧が印加されている。これにより、メモリセル１ｄの電界効果型トランジスタ２のゲート電極２ａには、強誘電体キャパシタ３ａおよび３ｂの各々による電荷が相殺されることにより、電荷が誘起されない。この際、メモリセル１ｃの電界効果型トランジスタ２のゲート電極２ａと、メモリセル１ｄの電界効果型トランジスタ２のゲート電極２ａとは接続されているので、メモリセル１ｃの電界効果型トランジスタ２のゲート電極２ａに誘起された負電荷は、メモリセル１ｄの電界効果型トランジスタ２のゲート電極２ａにも分散される。これにより、メモリセル１ｃのノードＮＤ１の電位と、メモリセル１ｄのノードＮＤ２の電位とは、２Ｖ／３よりも低い同じ電位になる。そして、ノードＮＤ２の電位が２Ｖ／３よりも低くなることにより、メモリセル１ｄの強誘電体キャパシタ３ａに印加される電圧は、Ｖ／３よりも大きくなる。これにより、メモリセル１ｄの強誘電体キャパシタ３ａにディスターブが生じる。
【００３５】
また、２回目の電圧パルス印加時の図８中の領域Ｆのメモリセルでは、図１０に示すように、上側のメモリセル１ｃにおいて、電極線５ａおよび５ｂから共に２Ｖ／３の電圧が印加されるとともに、制御線９からＶ／３の電圧が印加されている。これにより、メモリセル１ｃの電界効果型トランジスタ２のゲート電極２ａには、正電荷が誘起される。一方、下側のメモリセル１ｄでは、電極線５ａから２Ｖ／３の電圧が印加されるとともに、電極線５ｂから０Ｖの電圧が印加される。また、制御線９には、Ｖ／３の電圧が印加されている。これにより、メモリセル１ｄの電界効果型トランジスタ２のゲート電極２ａには、強誘電体キャパシタ３ａおよび３ｂの各々による電荷が相殺されることにより、電荷が誘起されない。この際、メモリセル１ｃの電界効果型トランジスタ２のゲート電極２ａと、メモリセル１ｄの電界効果型トランジスタ２のゲート電極２ａとは接続されているので、メモリセル１ｃの電界効果型トランジスタ２のゲート電極２ａに誘起された正電荷は、メモリセル１ｄの電界効果型トランジスタ２のゲート電極２ａにも分散される。これにより、メモリセル１ｃのノードＮＤ１の電位と、メモリセル１ｄのノードＮＤ２の電位とは、Ｖ／３よりも高い同じ電位になる。そして、ノードＮＤ２の電位がＶ／３よりも高くなることにより、メモリセル１ｄの強誘電体キャパシタ３ｂに印加される電圧は、−Ｖ／３よりも小さくなる。これにより、メモリセル１ｄの強誘電体キャパシタ３ｂにディスターブが生じる。
【００３６】
上記のように、１回目の電圧パルス印加時には、ノードＮＤ１の電位が２Ｖ／３よりも低くなることに起因してメモリセル１ｄの強誘電体キャパシタ３ａにディスターブが生じる一方、２回目の電圧パルス印加時には、ノードＮＤ１の電位がＶ／３よりも高くなることに起因してメモリセル１ｄの強誘電体キャパシタ３ｂにディスターブが生じる。この場合には、１回目の電圧パルス印加時（図７参照）に、選択した制御線以外の制御線に２Ｖ／３よりも大きい所定の電圧を印加することによりノードＮＤ１およびＮＤ２（図９参照）の電位を２／３Ｖまで上昇させるとともに、２回目の電圧パルス印加時（図８参照）に、選択した制御線以外の制御線にＶ／３よりも小さい所定の電圧を印加することによりノードＮＤ１およびＮＤ２（図１０参照）の電位をＶ／３まで低下させることによって、相互干渉に起因するディスターブが生じるのを抑制することが可能である。
【００３７】
なお、選択した制御線以外の制御線の電位を上記のように制御した場合に、ディスターブが抑制される強誘電体キャパシタ以外の強誘電体キャパシタにおいてもディスターブが抑制される。すなわち、１回目の電圧パルス印加時には、ノードＮＤ１およびＮＤ２の電位が２Ｖ／３になることによりメモリセル１ｃの強誘電体キャパシタ３ａおよび３ｂと、メモリセル１ｄの強誘電体キャパシタ３ｂとには、−Ｖ／３の電圧が印加される。また、２回目の電圧パルス印加時には、ノードＮＤ１およびＮＤ２の電位がＶ／３になることによりメモリセル１ｃの強誘電体キャパシタ３ａおよび３ｂと、メモリセル１ｄの強誘電体キャパシタ３ａとには、Ｖ／３の電圧が印加される。このように、ディスターブが抑制される強誘電体キャパシタ以外の強誘電体キャパシタには、−Ｖ／３よりも小さい電圧、または、Ｖ／３よりも大きい電圧が印加されないので、ディスターブが抑制される。
【００３８】
（読み出し動作）
メモリセル１に記憶されているデータを読み出す際には、図５に示すように、電圧供給線６（図２参照）に所定の電圧を印加した後、電極線５ａに読み出し電圧Ｖｒ（たとえば、Ｖ／３）を印加するとともに、電極線５ｂをフローティング状態にする。また、制御線９は、０Ｖの電位に保持する。これにより、強誘電体キャパシタ３ａに図１１中のＤ方向の電界が印加されることによって、所定量の正電荷が電界効果型トランジスタ２のゲート電極２ａに誘起される。この際、メモリセル１ａ（１ｂ）にデータ「１」が記憶されている場合（図１１中のデータ「１」参照）と、データ「０」が記憶されている場合（図１１中のデータ「０」参照）とで、電界効果型トランジスタ２のゲート電極２ａに誘起される電荷量が異なる。
【００３９】
すなわち、図１１に示すように、データ「１」が保持されている場合には、データ「０」が保持されている場合に比べて、より多くの正電荷が電界効果型トランジスタ２のゲート電極２ａに誘起される。たとえば、データ「１」が記憶されている状態（図６のデータ「１」参照）で強誘電体キャパシタ３ａの電界効果型トランジスタ２側に＋３の正電荷が存在するとともに、強誘電体キャパシタ３ｂの電界効果型トランジスタ２側に−３の負電荷が存在する場合には、図１１に示すように、読み出し電圧Ｖｒが印加されることにより強誘電体キャパシタ３ａの電界効果型トランジスタ２側に生じる−５の負電荷と、強誘電体キャパシタ３ｂの電界効果型トランジスタ２側の−３の負電荷が合わされる。これにより、電界効果型トランジスタ２のゲート電極２ａには、＋８の正電荷が誘起される。一方、データ「０」が記憶されている状態（図６のデータ「０」参照）で強誘電体キャパシタ３ａの電界効果型トランジスタ２側に−３の負電荷が存在するとともに、強誘電体キャパシタ３ｂの電界効果型トランジスタ２側に＋３の正電荷が存在する場合には、図１１に示すように、読み出し電圧Ｖｒが印加されることにより強誘電体キャパシタ３ａの電界効果型トランジスタ２側に生じる−５の負電荷と、強誘電体キャパシタ３ｂの電界効果型トランジスタ２側の＋３の正電荷とが相殺される。これにより、電界効果型トランジスタ２のゲート電極２ａには、＋２の正電荷が誘起される。したがって、強誘電体キャパシタ３ａおよび３ｂにデータ「１」が保持されている場合には、データ「０」が保持されている場合に比べて、電界効果型トランジスタ２がより強いオン状態になる。このため、データ「１」の場合には、データ「０」の場合に比べて、電界効果型トランジスタ２に流れるドレイン電流が大きくなる。これにより、データ「１」の場合には、データ「０」の場合に比べて、信号出力線７（図２参照）に流れる電流が大きくなる。
【００４０】
なお、第１実施形態では、１つのメモリセル１ａの電界効果型トランジスタ２のゲート電極２ａと、隣接するメモリセル１ｂの電界効果型トランジスタ２のゲート電極２ａとが接続されているので、メモリセル１ａの電界効果型トランジスタ２がオン状態になるとともに、隣接するメモリセル１ｂの電界効果型トランジスタ２もオン状態になる。これにより、メモリセル１ａおよび１ｂの各々の電界効果型トランジスタ２にドレイン電流が流れるので、１つのトランジスタのドレイン電流よりも大きなドレイン電流が信号出力線７に流れる。このため、信号出力線７に流れるデータ「１」に対応する電流（ＯＮ電流）と、データ「０」に対応する電流（ＯＦＦ電流）との比であるＯＮ／ＯＦＦ比は、１つのトランジスタのみからドレイン電流が出力される場合のＯＮ／ＯＦＦ比よりも大きくなる。そして、信号出力線７に流れる電流の大きさに基づいて、センスアンプ（図示せず）によりデータ「１」または「０」が判別される。
【００４１】
また、読み出し動作時には、図１２に示すように、選択した制御線以外の制御線には、０Ｖの電圧を印加する。また、選択した電極線に接続されるメモリセルのゲート電極と繋がる隣接するメモリセルに接続される電極線（図１２中のＧおよびＨ）と、それ以外の電極線とは、フローティング状態にする。これにより、選択した電極線の内、読み出し電圧Ｖｒを印加した一方の電極線に繋がる強誘電体キャパシタには、Ｖｒの電圧が印加されるとともに、選択した電極線のもう一方に繋がる強誘電体キャパシタには、その強誘電体キャパシタが保持していた分極量に応じた所定の電圧Ｖαが印加される。また、選択した電極線に接続されるメモリセルのゲート電極と繋がる隣接するメモリセルの強誘電体キャパシタには、その強誘電体キャパシタが保持していた分極量に応じた所定の電圧Ｖαが印加される。そして、上記以外のメモリセルの強誘電体キャパシタには、全て、Ｖαの電圧状態が維持される。
【００４２】
第１実施形態では、上記のように、メモリセル１ａの強誘電体キャパシタ対３と、隣接するメモリセル１ｂの強誘電体キャパシタ対３との両方を、メモリセル１ａの電界効果型トランジスタ２のゲート電極２ａとメモリセル１ｂの電界効果型トランジスタ２のゲート電極２ｂとの両方に接続することによって、メモリセル１ａのゲート電極２ａとメモリセル１ｂのゲート電極２ｂとが互いに接続された構成になる。この場合には、メモリセル１ａおよび１ｂの各々に対してメモリセル１ａの電界効果型トランジスタ２およびメモリセル１ｂの電界効果型トランジスタ２の両方を共通して用いることができるので、メモリセル１ａおよび１ｂの記憶するデータ「１」または「０」に対応する電流が、メモリセル１ａの電界効果型トランジスタ２およびメモリセル１ｂの電界効果型トランジスタ２の両方に流れる。これにより、メモリセル１ａおよび１ｂの記憶するデータに対応する電流がそれぞれ対応する１つのメモリセル１ａの電界効果型トランジスタ２およびメモリセル１ｂの電界効果型トランジスタ２に流れる場合に比べて、より大きな電流になるので、メモリセル１ａのゲート電極２ａおよびメモリセル１ｂのゲート電極２ａの面積を大きくすることなく、データ「１」に対応する電流と、データ「０」に対応する電流との比であるＯＮ／ＯＦＦ比を大きくすることができる。このため、メモリセルサイズの増大を抑制しながら、読み出し動作時のデータの誤判別を抑制することができる。
【００４３】
また、第１実施形態では、メモリセル１ａの強誘電体キャパシタ対３およびメモリセル１ｂの強誘電体キャパシタ対３を、強誘電体キャパシタ３ａおよび３ｂに対して共通に用いられる下部電極２０を有するように構成することによって、強誘電体キャパシタ３ａおよび３ｂを含むメモリセル１ａの強誘電体キャパシタ対３およびメモリセル１ｂの強誘電体キャパシタ対３の構造を簡略化することができる。
【００４４】
また、第１実施形態では、メモリセル１ａの強誘電体キャパシタ対３の下部電極２０と、メモリセル１ｂの強誘電体キャパシタ対３の下部電極２０とを一体的に形成することによって、メモリセル１ａの強誘電体キャパシタ対３と、メモリセル１ｂの強誘電体キャパシタ対３とに対して１つの下部電極２０を共通して用いることができるので、強誘電体キャパシタ対３を含むメモリセル１ａおよび１ｂの構造を簡略化することができる。
【００４５】
（第２実施形態）
図１３は、本発明の第２実施形態による強誘電体メモリの構成を示した等価回路図である。図１４は、図１３に示した第２実施形態による強誘電体メモリのメモリセルアレイの構成を示した平面レイアウト図である。図１５は、図１４に示した第２実施形態によるメモリセルアレイの２００−２００線に沿った断面図である。図１３〜図１５を参照して、本発明の第２実施形態による強誘電体メモリの構成について説明する。第２実施形態では、上記第１実施形態と異なり、１つの電界効果型トランジスタを複数の強誘電体キャパシタ対に対して共通して用いる場合について説明する。
【００４６】
第２実施形態による強誘電体メモリのメモリセル４１ａおよび４１ｂは、ぞれぞれ、図１３に示すように、強誘電体キャパシタ３ａおよび３ｂからなる強誘電体キャパシタ対３によって構成されている。
【００４７】
ここで、第２実施形態では、図１３に示すように、メモリセル４１ａの強誘電体キャパシタ対３とメモリセル４１ｂの強誘電体キャパシタ対３との両方が接続されるゲート電極４２ａを有する電界効果型トランジスタ（ｎチャネルＭＯＳトランジスタ）４２が設けられている。なお、この電界効果型トランジスタ４２は、本発明の「トランジスタ」の一例である。第２実施形態による強誘電体メモリの上記以外の回路構成は、上記第１実施形態による強誘電体メモリの回路構成と同様である。
【００４８】
また、第２実施形態によるメモリセルアレイ４４は、図１４および図１５に示すような構造を有している。具体的には、層間絶縁膜１９上に、平面的に見て長方形のＰｔなどからなる下部電極６０が設けられている。なお、この下部電極６０は、本発明の「一方電極」の一例である。この下部電極６０の一方端側には、金属配線２５、パッド層１８およびプラグ１５を介して電界効果型トランジスタ４２のゲート電極４２ａが接続されている。また、下部電極６０の電界効果型トランジスタ４２と反対側の上面上には、メモリセル４１ａのＳＢＴ膜などからなる強誘電体膜２１ａ（図１４参照）および２１ｂが設けられているとともに、その強誘電体膜２１ａおよび２１ｂ上には、それぞれ、Ｐｔなどからなる上部電極２２ａ（図１４参照）および２２ｂが設けられている。この上部電極２２ａ、強誘電体膜２１ａおよび下部電極６０によって、メモリセル４１ａの強誘電体キャパシタ３ａが形成されており、上部電極２２ｂ、強誘電体膜２１ｂおよび下部電極６０によって、メモリセル４１ａの強誘電体キャパシタ３ｂが形成されている。これにより、１つの下部電極６０は、強誘電体キャパシタ３ａと強誘電体キャパシタ３ｂとに対して共通に用いられている。そして、強誘電体キャパシタ３ａおよび３ｂによってメモリセル４１ａの強誘電体キャパシタ対３が構成されている。
【００４９】
また、下部電極６０の電界効果型トランジスタ４２側の上面上には、上記メモリセル４１ａと同様の構成を有するメモリセル４１ｂの強誘電体キャパシタ対３が設けられている。そして、図１４および図１５に示すように、メモリセル４１ａの強誘電体キャパシタ対３の下部電極６０と、隣接するメモリセル４１ｂの強誘電体キャパシタ対３の下部電極６０とは、一体的に形成されている。第２実施形態による強誘電体メモリの上記以外の構成は、上記第１実施形態による強誘電体メモリの構成と同様である。
【００５０】
また、第２実施形態による強誘電体メモリの書き込み動作は、上記第１実施形態による強誘電体メモリと同様である。また、第２実施形態による強誘電体メモリの読み出し動作は、メモリセル４１ａおよび４１ｂの各々の記憶するデータに対応するドレイン電流が１つの電界効果型トランジスタ４２から信号出力線７に流れること以外は、上記第１実施形態による強誘電体メモリの読み出し動作と同様である。
【００５１】
第２実施形態では、上記のように、メモリセル４１ａの強誘電体キャパシタ対３およびメモリセル４１ｂの強誘電体キャパシタ対３を共通の１つのゲート電極４２ａを含む１つの電界効果型トランジスタ４２に接続することによって、各々のメモリセル４１ａおよび４１ｂが１つの強誘電体キャパシタ対３と１つの電界効果型トランジスタ４２とからなる場合に比べて、メモリセルサイズを小さくすることができる。これにより、電界効果型トランジスタ４２のＯＮ／ＯＦＦ比を増加するために共通のゲート電極４２ａを大きくしたとしても、メモリセルサイズが大きくなるのを抑制することができるので、メモリセルサイズの増大を抑制しながら、読み出し動作時のデータの誤判別を抑制することができる。
【００５２】
第２実施形態による上記以外の効果は、上記第１実施形態による効果と同様である。
【００５３】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００５４】
たとえば、上記実施形態では、キャパシタとして強誘電体キャパシタを用いたが、本発明はこれに限らず、強誘電体キャパシタ以外のキャパシタを用いてもよい。
【００５５】
また、上記第１実施形態では、２つの強誘電体キャパシタ対を２つの電界効果型トランジスタの各々のゲート電極に接続した例を示したが、本発明はこれに限らず、３つ以上の強誘電体キャパシタ対を３つ以上の電界効果型トランジスタの各々のゲート電極に接続してもよい。この際、電界効果型トランジスタの数は、強誘電体キャパシタ対の数よりも少なくする方がメモリの構造を簡略化するために好ましい。
【００５６】
また、上記第１実施形態では、強誘電体キャパシタの下部電極を介して１つのメモリセルのゲート電極と、隣接するメモリセルのゲート電極とを接続するようにしたが、本発明はこれに限らず、１つのメモリセルのゲート電極と、隣接するメモリセルのゲート電極とを一体的に形成することにより、１つのメモリセルのゲート電極と、隣接するメモリセルのゲート電極とを接続するようにしてもよい。
【００５７】
また、上記第２実施形態では、１つの電界効果型トランジスタのゲート電極に２つの強誘電体キャパシタ対を接続した構成を示したが、本発明はこれに限らず、１つの電界効果型トランジスタのゲート電極に３つ以上の強誘電体キャパシタ対を接続してもよい。
【００５８】
また、上記実施形態では、１つのメモリセルアレイ領域内に複数のメモリセルを配置した例を示したが、本発明はこれに限らず、たとえば、１つのメモリセル１ａ（図２参照）と隣接するメモリセル１ｂとによって１つのメモリ素子を構成するとともに、そのメモリ素子を互いに離れた別々の領域にそれぞれ配置してもよい。この場合には、所定の領域のメモリ素子に含まれる電界効果型トランジスタ２のゲート電極２ａと、別の領域のメモリ素子に含まれる電界効果型トランジスタ２のゲート電極２ａとを配線などにより接続することによって、所定の領域のメモリ素子に含まれる強誘電体キャパシタ対３に対して、その所定の領域のメモリ素子に含まれる電界効果型トランジスタ２と、別の領域のメモリ素子に含まれる電界効果型トランジスタ２との両方を用いることができる。これにより、所定の領域のメモリ素子に含まれるメモリセル１ａおよび１ｂの各々のデータに対応する電流は、所定の領域のメモリ素子のメモリセル１ａおよび１ｂの電界効果型トランジスタ２と、別の領域のメモリ素子のメモリセル１ａおよび１ｂの電界効果型トランジスタ２との両方に流れる。このため、強誘電体メモリ内の任意の位置に各メモリ素子を配置することができるとともに、ゲート電極２ａの面積を大きくすることなく、読み出し電流を増加させることができる。
【００５９】
また、上記実施形態では、書き込み動作の１回目および２回目の電圧パルスの両方ともに正の電圧を印加したが、本発明はこれに限らず、これ以外の電圧の印加方法を用いて書き込み動作を行ってもよい。たとえば、１回目の電圧パルスでは正の電圧を印加するとともに、２回目の電圧パルスでは、負の電圧を印加してもよい。具体的には、１回目の電圧パルスで、電極線５ａ（図５参照）に電圧Ｖ（＞０Ｖ）を印加するとともに、電極線５ｂにＶ／３の電圧を印加する。このとき、制御線９には、０Ｖの電圧を印加する。これにより、強誘電体キャパシタ３ａにデータが書き込まれる。そして、２回目の電圧パルスで、電極線５ａに−Ｖ／３の電圧を印加するとともに、電極線５ｂに−Ｖの電圧を印加する。このとき、制御線９には、０Ｖの電圧を印加する。これにより、強誘電体キャパシタ３ｂにデータが書き込まれる。なお、このとき、選択した電極線以外の電極線（図７および図８参照）には、全て、−Ｖ／３の電圧を印加するとともに、選択した制御線以外の制御線には、０Ｖの電圧を印加する。これにより、選択メモリセル以外のメモリセルにおいてディスターブが生じるのを抑制することができる。また、Ｖ／３法以外の電圧の印加方法を用いて、書き込み動作を行ってもよい。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１実施形態による強誘電体メモリのメモリセルの構成を示した等価回路図である。
【図２】図１に示した第１実施形態によるメモリセルを用いた強誘電体メモリの構成を示した等価回路図である。
【図３】図２に示した第１実施形態による強誘電体メモリのメモリセルアレイの構成を示した平面レイアウト図である。
【図４】図３に示した第１実施形態によるメモリセルアレイの１００−１００線に沿った断面図である。
【図５】第１実施形態によるメモリセルに対して、書き込み動作時および読み出し動作時に印加する電圧を示した図である。
【図６】第１実施形態によるメモリセルの書き込み動作時の分極状態を説明するための模式図である。
【図７】第１実施形態によるメモリセルアレイにおいて、各メモリセルの強誘電体キャパシタに書き込み動作時に印加する電圧を示した模式図である。
【図８】第１実施形態によるメモリセルアレイにおいて、各メモリセルの強誘電体キャパシタに書き込み動作時に印加する電圧を示した模式図である。
【図９】第１実施形態による強誘電体メモリの書き込み動作時の相互干渉を説明するための等価回路図である。
【図１０】第１実施形態による強誘電体メモリの書き込み動作時の相互干渉を説明するための等価回路図である。
【図１１】第１実施形態によるメモリセルの読み出し動作時の分極状態を説明するための模式図である。
【図１２】第１実施形態によるメモリセルアレイにおいて、各メモリセルの強誘電体キャパシタに読み出し動作時に印加する電圧を示した模式図である。
【図１３】本発明の第２実施形態による強誘電体メモリの構成を示した等価回路図である。
【図１４】図１３に示した第２実施形態による強誘電体メモリのメモリセルアレイの構成を示した平面レイアウト図である。
【図１５】図１４に示した第２実施形態によるメモリセルアレイの２００−２００線に沿った断面図である。
【図１６】従来の一例による強誘電体メモリのメモリセルの構成を示した等価回路図である。
【図１７】図１６に示した従来の一例によるメモリセルを用いた強誘電体メモリの構成を示した等価回路図である。
【図１８】従来の１Ｔ２Ｃ型のメモリセルの書き込み動作時の分極状態を説明するための模式図である。
【図１９】従来の１Ｔ２Ｃ型のメモリセルの読み出し動作時の分極状態を説明するための模式図である。
【符号の説明】
【００６１】
１ａ、１ｂ、４１ａ、４１ｂ  メモリセル（第１メモリセル、第２メモリセル）
３ａ、３ｂ  強誘電体キャパシタ（キャパシタ）
３  強誘電体キャパシタ対（第１キャパシタ対、第２キャパシタ対）
２、４２  電界効果型トランジスタ（トランジスタ、第１トランジスタ、第２トランジスタ）
２ａ、４２ａ  ゲート電極（第１ゲート電極、第２ゲート電極）
２１ａ、２１ｂ  強誘電体膜
２０、６０  下部電極（一方電極）
【図１】
2005259224.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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