(57)【要約】【課題】ウェーハをダイシングした時にチップのコーナー部から層間絶縁膜が剥がれるのを抑制できる半導体装置を提供することを目的としている。【解決手段】最上層のメタル配線層で形成されるアライメントマーク５４を、チップ５１のコーナー部５１Ａのダイシングライン５２に沿って配置することを特徴としている。このアライメントマークは、下層のメタル配線層７５，７１，６７，６３で形成されたプラグを介してシリコン基板５６に接続される。これによって、チップのコーナー部を物理的に補強でき、低誘電率の層間絶縁膜６２，６５，６９，７３と薄いＳｉＣＮ膜のようなバリア膜６４，６８，７２，７６との間で起こりやすい、ダイシング時のチップのコーナー部からの剥がれを抑制できる。【選択図】      図１
2005109145.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップと、
前記半導体チップ上に形成された、低誘電率の絶縁層と配線層とが積層された多層配線における最上層の配線層の一部により形成され、前記半導体チップの各コーナー部にそれぞれ接して配置されるアライメントマークと、
前記アライメントマークの下層に位置する前記低誘電率の絶縁層に形成されたコンタクトホールに埋め込み形成され、前記アライメントマークにコンタクトされるプラグと
を具備することを特徴とする半導体装置。
【請求項２】
半導体チップと、
前記半導体チップ上に形成された、低誘電率の絶縁層と配線層とが積層された多層配線における最上層の配線層の一部により形成され、前記半導体チップの各コーナー部にそれぞれ接して配置されるガードリングと、
前記ガードリングの下層に位置する前記低誘電率の絶縁層に形成されたコンタクトホールに埋め込み形成され、前記ガードリングにコンタクトされるプラグと
を具備することを特徴とする半導体装置。
【請求項３】
半導体チップと、
前記半導体チップ上に形成された、低誘電率の絶縁層と配線層とが積層された多層配線における最上層の配線層の一部により形成され、前記半導体チップの各コーナー部にそれぞれ接して配置されるガードリングと、
前記ガードリングの下層に位置する前記低誘電率の絶縁層に形成された第１のコンタクトホールに埋め込み形成され、前記ガードリングにコンタクトされる第１のプラグと、
前記多層配線における最上層の配線層の一部により形成され、前記半導体チップの少なくとも１つのコーナー部近傍に配置されるアライメントマークと、
前記アライメントマークの下層に位置する前記低誘電率の絶縁層に形成された第２のコンタクトホールに埋め込み形成され、前記アライメントマークにコンタクトされる第２のプラグと
を具備することを特徴とする半導体装置。
【請求項４】
前記アライメントマークは、前記多層配線における各絶縁層に形成されたコンタクトホールにそれぞれ埋め込み形成されたプラグを介在して前記半導体チップの表面にコンタクトされることを特徴とする請求項１または３に記載の半導体装置。
【請求項５】
前記ガードリングは、前記半導体チップの４辺に沿って配置されることを特徴とする請求項２または３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置に関するもので、特に半導体装置における配線構造に係り、最上層の配線層の一部を利用してアライメントマークやガードリングを形成する際のパターン配置に関するものである。
【背景技術】
【０００２】
半導体メモリの高密度化、大容量に伴ってチップ全体が無欠陥である事を要求するのは実質的に不可能になっており、不良救済回路を内蔵した冗長構成（リダンダンシー：Redundancy）を採用することがメモリＬＳＩ及びメモリを混載したＬＳＩの常識となっている。不良セルに替えてスペアセルを使用するためには、通常、テスターでメモリセルの良否をテストして不良セルの番地を記憶した後、ポリシリコンやアルミニウム等で形成されたヒューズ（Fuse）をレーザーによって溶断（ブロー：Blow）し、不良セルに替わってスペアセルが選択されるように回路接続を切り替える技術が一般的である。このヒューズをブローする際に使用される位置合わせのためのアライメントマークは、最上層のメタル配線層で形成され、チップの表面に露出するように配置されている。
【０００３】
また近年、ＬＳＩの微細化に伴って配線ピッチも縮小され、配線間容量の増大がＬＳＩにおける動作速度の高速化の妨げになっている。この問題を解決するために、多層配線層間の絶縁膜として低誘電率（Ｌｏｗ−ｋとも呼ぶ、比誘電率３．０以下）膜を用い、配線間の容量を低減するプロセスが採用され始めている。
【０００４】
従来技術によるアライメントマークについて、多層配線層間の絶縁膜に低誘電率膜を用いた４層メタル（Ｃｕ）配線を適用したＬＳＩ（半導体装置）を例に取って図１４乃至図２３を用いて説明する。
【０００５】
図１４は、従来技術によるアライメントマークの配置について説明するためのもので、チップのコーナー部を拡大して示す平面図である。チップ１１の各辺に沿ってダイシングライン領域１２が配置され、コーナー部（チップ端）近傍１１Ａには、所定の間隔ΔＷ（例えば１６．５μｍ）を持ってアライメントマーク領域１３が設けられている。そして、このアライメントマーク領域１３内に、最上層のメタル（Ｃｕ）配線からなるアライメントマーク１４が配置されている。このアライメントマーク１４は、幅が１０μｍ以上のストライプがＬ字型に直交して配置されたパターンになっている。
【０００６】
次に、上記図１４に示した半導体装置の製造方法について、図１５乃至図２２により説明する（例えば特許文献１参照）。図１５乃至図２２は、図１４の１５−１５線に沿った断面構造を製造工程順に示している。
【０００７】
まず、図１５に示すように、シリコン基板１６の主表面にトレンチを形成し、このトレンチ内に絶縁膜を埋め込んで素子分離領域（ＳＴＩ領域）１７を形成する。さらに拡散層１８のような受動素子やＭＯＳＦＥＴ  １９のような能動素子を上記素子分離領域１７以外の領域（素子領域）に形成する。
【０００８】
次に、図１６に示すように、上記基板１６上に例えばＢＰＳＧ膜のような第１層間絶縁膜２０を堆積形成し、この第１層間絶縁膜２０の表面をＣＭＰ法を用いて平坦化する。その後、フォトリソグラフィー法を用いて上記第１層間絶縁膜２０に第１コンタクトホールを開口し、タングステン２１をコンタクトホールに埋め込む。さらに、上記第１層間絶縁膜２０上にＳｉＯＣ膜のような低誘電率の第２層間絶縁膜２２を堆積形成し、フォトリソグラフィー法を用いて、上記第２層間絶縁膜２２を選択エッチングして所定の形状の第１配線溝を形成する。その後、全面に第１Ｃｕ層２３を堆積形成し、この第１Ｃｕ層２３の表面をＣＭＰ法を用いて平坦化する。これによって、上記第２層間絶縁膜２２の第１配線溝内に第１Ｃｕ層２３が埋め込まれる。その後、Ｃｕの酸化及び拡散防止のために、上記第２層間絶縁膜２２及び第１Ｃｕ層２３上に、薄いＳｉＣＮのようなバリア膜２４を堆積形成する。これは良く知られているＣｕ配線のシングルダマシン工程である。
【０００９】
次に、図１７に示すように、上記バリア膜２４上にＳｉＯＣ膜のような低誘電率の第３層間絶縁膜２５を堆積形成し、フォトリソグラフィー法を用いて、第２コンタクトホール２６を開口する。続いて、フォトリソグラフィー法を用いて、上記第３層間絶縁膜２５を選択エッチングし、所定の形状の第２配線溝を形成する。その後、全面に第２Ｃｕ層２７を堆積形成し、この第２Ｃｕ層２７の表面をＣＭＰ法を用いて平坦化する。これによって、上記第３層間絶縁膜２５の第２配線溝内に第２Ｃｕ層２７が埋め込まれる。そして、Ｃｕの酸化及び拡散防止のために、上記第３層間絶縁膜２５及び第２Ｃｕ層２７上に、薄いＳｉＣＮ膜のようなバリア膜２８を堆積形成する。ここまでは良く知られているＣｕ配線のデュアルダマシン工程である。
【００１０】
引き続き、図１８に示すように、上記バリア膜２８上にＳｉＯＣ膜のような低誘電率の第４層間絶縁膜２９を堆積形成し、フォトリソグラフィー法を用いて第３コンタクトホール３０を開口する。続いて、フォトリソグラフィー法を用いて、上記第４層間絶縁膜２９を選択エッチングし、第３配線溝を所定の形状にエッチングする。その後、上記第４層間絶縁膜２９上の全面に第３Ｃｕ層３１を堆積形成し、この第３Ｃｕ層３１の表面をＣＭＰ法を用いて平坦化する。これによって、上記第４層間絶縁膜２９の第３配線溝内に第３Ｃｕ層３１が埋め込まれる。その後、Ｃｕの酸化及び拡散防止のために、上記第４層間絶縁膜２９及び第３Ｃｕ層３１上に、薄いＳｉＣＮ膜のようなバリア膜３２を堆積する。
【００１１】
次に、図１９に示すように、上記バリア膜３２上にＳｉＯＣ膜のような低誘電率の第５層間絶縁膜３３を堆積形成し、フォトリソグラフィー法を用いて第４コンタクトホール３４を開口する。続いて、フォトリソグラフィー法を用いて、上記第５層間絶縁膜３３を選択エッチングし、所定の形状の第４配線溝を形成する。その後、上記第５層間絶縁膜３３上の全面に第４Ｃｕ層３５を堆積形成し、この第４Ｃｕ層３５をＣＭＰ法を用いて平坦化する。これによって、上記第４層間絶縁膜３３の第４配線溝内に第４Ｃｕ層３５が埋め込まれる。そして、Ｃｕの酸化及び拡散防止のために、上記第４層間絶縁膜３３及び第４Ｃｕ層３５上に、薄いＳｉＣＮ膜のようなバリア膜３６を堆積形成する。４層Ｃｕ配線の場合には、上記アライメントマーク１３は、この第４Ｃｕ層３５で形成される。
【００１２】
その後、図２０に示すように、上記バリア膜３６上に例えばＰＳＧ膜のようなパッシベーション膜３７を堆積形成し、フォトリソグラフィー法を用いてボンディングパッドとなる第４Ｃｕ層３５上のパッシベーション膜３７をエッチングして除去する。さらに、バリア膜３６をエッチングし、ボンディングパッド用のスルーホール３８を開口する。その後、ボンディングパッドとなるＡｌ層を蒸着形成し、このＡｌ層３９をフォトリソグラフィー法を用いて所定の形状にパターニングすることにより、ボンディングパッド３９を形成する。
【００１３】
次に、図２１に示すように、上記パッシベーション膜３７上に表面保護のためポリイミド層４０を形成する。そして、フォトリソグラフィー法を用いて、このポリイミド層４０のボンディングパッド３９上、アライメントマーク１４上、ダイシングライン１２上を除去する。
【００１４】
その後、図２２に示すように、上記ポリイミド層４０をマスクとして、ＲＩＥ等の方法でパッシベーション膜３７をエッチングし、アライメントマーク１４上、並びにダイシングライン１２上の窓開け工程を行う。ここで、図２２に示すように、上記アライメントマーク１４は、ダイシングライン１２から離れた位置に配置されている。
【００１５】
ところで、上述したような多層配線層間の絶縁膜に低誘電率膜を用いると、低誘電率膜が物理的に脆いため、図２３に示すようにウェーハをダイシングした時にチップ１１のコーナー部（角）１１Ａから層間絶縁膜が剥がれる（斜線を付した領域４３で示す）、という問題が発生する。この剥がれは、特に低誘電率の層間絶縁膜と薄いＳｉＣＮ膜のようなバリア膜との間で起こり易い。
【特許文献１】米国特許第6,392,300号
【発明の開示】
【発明が解決しようとする課題】
【００１６】
上記のように従来の半導体装置は、ウェーハをダイシングした時にチップのコーナー部から層間絶縁膜が剥がれるという問題があった。
【００１７】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、ウェーハをダイシングした時にチップのコーナー部から層間絶縁膜が剥がれるのを抑制できる半導体装置を提供することにある。
【課題を解決するための手段】
【００１８】
この発明の一態様によると、半導体チップと、前記半導体チップ上に形成された、低誘電率の絶縁層と配線層とが積層された多層配線における最上層の配線層の一部により形成され、前記半導体チップの各コーナー部にそれぞれ接して配置されるアライメントマークと、前記アライメントマークの下層に位置する前記低誘電率の絶縁層に形成されたコンタクトホールに埋め込み形成され、前記アライメントマークにコンタクトされるプラグとを具備する半導体装置が提供される。
【００１９】
また、この発明の一態様によると、半導体チップと、前記半導体チップ上に形成された、低誘電率の絶縁層と配線層とが積層された多層配線における最上層の配線層の一部により形成され、前記半導体チップの各コーナー部にそれぞれ接して配置されるガードリングと、前記ガードリングの下層に位置する前記低誘電率の絶縁層に形成されたコンタクトホールに埋め込み形成され、前記ガードリングにコンタクトされるプラグとを具備する半導体装置が提供される。
【００２０】
更に、この発明の一態様によると、半導体チップと、前記半導体チップ上に形成された、低誘電率の絶縁層と配線層とが積層された多層配線における最上層の配線層の一部により形成され、前記半導体チップの各コーナー部にそれぞれ接して配置されるガードリングと、前記ガードリングの下層に位置する前記低誘電率の絶縁層に形成された第１のコンタクトホールに埋め込み形成され、前記ガードリングにコンタクトされる第１のプラグと、前記多層配線における最上層の配線層の一部により形成され、前記半導体チップの少なくとも１つのコーナー部近傍に配置されるアライメントマークと、前記アライメントマークの下層に位置する前記低誘電率の絶縁層に形成された第２のコンタクトホールに埋め込み形成され、前記アライメントマークにコンタクトされる第２のプラグとを具備する半導体装置が提供される。
【００２１】
上記のような構成によれば、アライメントマークまたはガードリングが半導体チップのコーナー部に接して配置され、ダイシングラインと接しており、且つその下層にアライメントマークとコンタクトしてプラグを配置しているので、半導体チップのコーナー部を物理的に補強できる。これによって、低誘電率の層間絶縁膜の剥がれを効果的に防止することができる。
【発明の効果】
【００２２】
この発明によれば、ウェーハをダイシングした時にチップのコーナー部から層間絶縁膜が剥がれるのを抑制できる半導体装置が得られる。
【発明を実施するための最良の形態】
【００２３】
以下、この発明の実施形態について図面を参照して説明する。  
［第１の実施形態］
図１乃至図９はそれぞれ、この発明の第１の実施形態に係る半導体装置について説明するためのもので、図１はチップのコーナー部を拡大して示す平面図、図２乃至図９はそれぞれ図１の２−２線に沿った断面構成図である。ここでは、多層配線層間の絶縁膜に低誘電率膜（比誘電率が３．０から２．５）を用いた４層メタル（Ｃｕ）配線ＬＳＩに適用した例を説明する。
【００２４】
図１に示すように、半導体チップ５１の各辺に沿ってダイシングライン領域５２が配置され、コーナー部（チップ端）５１Ａにはアライメントマーク領域５３が設けられている。このアライメントマーク領域５３内におけるチップ５１の各辺に沿って、最上層のメタル（Ｃｕ）配線からなるアライメントマーク５４が配置されている。このアライメントマーク５４は、幅が１０μｍ以上のストライプがチップ５１のコーナー部５１にＬ字型に直交して配置されたパターンになっている。
【００２５】
次に、上記図１に示した半導体装置の製造方法について、図２乃至図９により説明する。図２乃至図９はそれぞれ、図１の２−２線に沿った断面構造を製造工程順に示している。
【００２６】
まず、図２に示すように、半導体チップ５１の本体であるシリコン基板（半導体基板）５６の主表面にトレンチを形成し、このトレンチ内に絶縁膜を埋め込んで素子分離領域（ＳＴＩ領域）５７を形成する。さらに拡散層５８のような受動素子やＭＯＳＦＥＴ  ５９のような能動素子を素子分離領域５７以外の領域（素子領域）に形成する。
【００２７】
次に、図３に示すように、上記基板５６上に例えばＢＰＳＧ膜のような第１層間絶縁膜６０を堆積形成し、この第１層間絶縁膜６０の表面をＣＭＰ法を用いて平坦化する。その後、フォトリソグラフィー法を用いて上記第１層間絶縁膜６０に第１コンタクトホールを開口し、タングステン６１をコンタクトホールに埋め込む。さらに、上記第１層間絶縁膜６０上にＳｉＯＣ膜のような低誘電率の第２層間絶縁膜６２を堆積形成し、フォトリソグラフィー法を用いて、上記第２層間絶縁膜６２を選択エッチングすることにより所定の形状の第１配線溝を形成する。その後、上記第２層間絶縁膜６２上の全面に第１Ｃｕ層６３を堆積形成し、この第１Ｃｕ層６３の表面をＣＭＰ法を用いて平坦化する。これによって、上記第２層間絶縁膜６２の第１配線溝内に第１Ｃｕ層６３が埋め込まれる。そして、Ｃｕの酸化及び拡散防止のために、上記第２層間絶縁膜６２及び第１Ｃｕ層６３上に、薄いＳｉＣＮのようなバリア膜６４を堆積形成する。これは良く知られているＣｕ配線のシングルダマシン工程である。
【００２８】
次に、図４に示すように、上記バリア膜６４上にＳｉＯＣ膜のような低誘電率の第３層間絶縁膜６５を堆積形成し、フォトリソグラフィー法を用いて第２コンタクトホール６６を開口する。続いて、フォトリソグラフィー法を用いて、上記第３層間絶縁膜６５を選択エッチングし、所定の形状の第２配線溝を形成する。その後、全面に第２Ｃｕ層６７を堆積形成し、この第２Ｃｕ層６７の表面をＣＭＰ法を用いて平坦化する。これによって、上記第３層間絶縁膜６５の第２配線溝内に第２Ｃｕ層６７が埋め込まれる。引き続き、Ｃｕの酸化及び拡散防止のために、上記第３層間絶縁膜６５及び第２Ｃｕ層６７上に、薄いＳｉＣＮ膜のようなバリア膜６８を堆積する。これは良く知られているＣｕ配線のデュアルダマシン工程である。
【００２９】
次に、図５に示すように、上記バリア膜６８上にＳｉＯＣ膜のような低誘電率の第４層間絶縁膜６９を堆積形成し、フォトリソグラフィー法を用いて第３コンタクトホール７０を開口する。続いて、フォトリソグラフィー法を用いて、上記第４層間絶縁膜６９をエッチングし、所定の形状の第３配線溝を形成する。その後、第４層間絶縁膜６９上の全面に第３Ｃｕ層７１を堆積形成し、この第３Ｃｕ層７１の表面をＣＭＰ法を用いて平坦化する。これによって、上記第４層間絶縁膜６９の第３配線溝内に第３Ｃｕ層７１が埋め込まれる。そして、Ｃｕの酸化及び拡散防止のために、上記第４層間絶縁膜６９及び第３Ｃｕ層７１上に、薄いＳｉＣＮ膜のようなバリア膜７２を堆積形成する。
【００３０】
引き続き、図６に示すように、上記バリア膜７２上にＳｉＯＣ膜のような低誘電率の第５層間絶縁膜７３を堆積形成し、フォトリソグラフィー法を用いて第４コンタクトホール７４を開口する。続いて、フォトリソグラフィー法を用いて、上記第５層間絶縁膜７３を選択エッチングし、所定の形状の第４配線溝を形成する。その後、上記第５層間絶縁膜７３上の全面に第４Ｃｕ層７５を堆積形成し、この第４Ｃｕ層７５の表面をＣＭＰ法を用いて平坦化する。これによって、上記第５層間絶縁膜７３の第４配線溝内に第４Ｃｕ層７５が埋め込まれる。そして、Ｃｕの酸化及び拡散防止のために、上記第５層間絶縁膜７３上に薄いＳｉＣＮ膜のようなバリア膜７６を堆積形成する。４層Ｃｕ配線の場合には、アライメントマーク及びヒューズは、この最上層の第４Ｃｕ層７５の一部で形成される。上記ヒューズは、例えば不良セルに替わってスペアセルが選択されるように回路接続を切り替えるためのもので、上記アライメントマークは、このヒューズを溶断する時の位置合わせに用いる。
【００３１】
次に、図７に示すように、上記バリア膜７６上にＰＳＧ膜のようなパッシベーション膜７７を堆積し、フォトリソグラフィー法を用いてボンディングパッドとなる第４Ｃｕ層７５上のパッシベーション膜７７をエッチングして除去する。さらに、バリア膜７６をエッチングし、ボンディングパッド用のスルーホール７８を開口する。その後、ボンディングパッドとなるＡｌ層７９を蒸着形成し、このＡｌ層７９をフォトリソグラフィー法を用いて所定の形状にパターニングすることにより、ボンディングパッド７９を形成する。
【００３２】
次に、図８に示すように、上記パッシベーション膜７７上に表面保護のためにポリイミド層８０を形成する。そして、フォトリソグラフィー法を用いて、このポリイミド層８０のボンディングパッド７９上、アライメントマーク５４上、ダイシングライン５２上を除去する。
【００３３】
次に、図９に示すように、上記ポリイミド層８０をマスクとして、ＲＩＥ等の方法でパッシベーション膜７７をエッチングし、アライメントマーク５４上、ダイシングライン５２上の窓開け工程を行う。
【００３４】
本発明による技術では、図１に示したように、アライメントマーク５４はチップ端５１Ａと接した位置に配置されている。チップ端５１Ａからアライメントマーク５４までの距離は実質的に０である。また、図９に示したように、アライメントマーク５４はダイシングライン５２と接した位置に配置され、第４乃至第１Ｃｕ層７５，７１，６７，６３及びタングステン６１でそれぞれ形成されたプラグを介してシリコン基板５６（拡散層５８）に電気的に接続されている。
【００３５】
従来の技術では、多層配線層間の絶縁膜に低誘電率膜を用いると、その膜が物理的に脆いため、ウェーハをダイシングした時にチップのコーナー部から剥がれる問題が生じた。しかしながら、本発明による技術では、アライメントマーク５４はダイシングライン５２と接しており、且つアライメントマーク５４は下層のＣｕ配線（プラグ）７５，７１，６７，６３を通してシリコン基板５６に接続された構造となっているため、チップ端５１Ａを物理的に補強できる。これによって、低誘電率の層間絶縁膜７３，６９，６５，６２と薄いＳｉＣＮ膜のようなバリア膜７６，７２，６８，６４との間で起こりやすい剥がれを抑制できる。従って、図２３に示したように、ウェーハをダイシングした時にチップのコーナー部から層間絶縁膜が剥がれる問題は発生しない。
【００３６】
［第２の実施形態］
図１０及び図１１はそれぞれ、この発明の第２の実施形態に係る半導体装置について説明するためのもので、図１０はチップのコーナー部を拡大して示す平面図、図１１は図１０の１１−１１線に沿った断面構成図である。本第２の実施形態では、第１の実施形態と同様に、アライメントマークを、多層配線の層間絶縁膜に低誘電率膜を用いた４層メタル（Ｃｕ）配線ＬＳＩに適用した半導体装置を例にとって示している。
【００３７】
図１０に示すように、チップ５１の各辺に沿ってダイシングライン領域５２が配置され、コーナー部（チップ端）５１Ａにはガードリング５５が設けられている。このガードリング５５の幅は１０μｍ以上であり、チップ１１の４辺に沿って配置されている。また、チップ５１の各辺からΔＷ（例えば１６．５μｍ）の間隔を持ってアライメントマーク領域５３’が設けられている。このアライメントマーク領域５３’内に、最上層のメタル（Ｃｕ）配線からなるアライメントマーク５４’が配置されている。
【００３８】
図１０に示した構成のチップ５１は、基本的には図２乃至図８に示したような製造工程を施した後、図１１に示すようなパターンのポリイミド層８０’をマスクとして、ＲＩＥ等の方法でパッシベーション膜７７をエッチングし、アライメントマーク５４’上、ダイシングライン５２上、ガードリング５５上の窓開け工程を行うことで形成できる。
【００３９】
このようにして形成されたチップ５１は、チップ端５１Ａからガードリング５５までの距離が実質的に０である。また、ガードリング５５はダイシングライン５２と接した位置に配置され、第４乃至第１Ｃｕ層及びタングステンでそれぞれ形成されたプラグを介してシリコン基板５６（拡散層）に電気的に接続されている。
【００４０】
すなわち、前述した第１の実施形態では、チップ端５１Ａにアライメントマーク５４を配置したのに対し、本第２の実施形態ではガードリング５５がダイシングライン領域５２に接するチップ５１の各辺に沿って設けられ、アライメントマーク５４’がチップ端５１Ａから離れて配置されている点が異なっている。上記ガードリング５５は、図１１に示すように第１の実施形態におけるアライメントマーク５４と同様に、下層のＣｕ配線（プラグ）を通してシリコン基板に接続された構造となっている。
【００４１】
他の基本的な構成並びに図２乃至図８に示した製造方法は同様であるので、その詳細な説明は省略する。
【００４２】
上述したように、本第２の実施形態では、ガードリング５５がダイシングライン５２と接しており、且つこのガードリング５５は下層のＣｕ配線（プラグ）７５，７１，６７，６３を通してシリコン基板５６に接続された構造となっているため、低誘電率の層間絶縁膜と薄いＳｉＣＮのようなバリア膜との間で起こりやすい剥がれを物理的に抑制できる。そのため、図２３に示したようにウェーハをダイシングした時にチップのコーナー部から層間絶縁膜が剥がれる問題は発生しない。
【００４３】
なお、上記ガードリング５５が、チップ１１の４辺に沿って配置される場合を例に取って説明したが、層間絶縁膜が剥がれるのはチップのコーナー部からであるので、少なくとも各コーナー部に設けられていれば、ガードリング５５は必ずしもチップ１１の４辺に沿って配置する必要はない。
【００４４】
［第３の実施形態］
図１２及び図１３はそれぞれ、この発明の第３の実施形態に係る半導体装置について説明するためのもので、図１２はチップのコーナー部を拡大して示す平面図、図１３は図１２の１３−１３線に沿った断面構成図である。本第３の実施形態では、第１，第２の実施形態と同様に、アライメントマークを、多層配線の層間絶縁膜に低誘電率膜を用いた４層メタル（Ｃｕ）配線ＬＳＩに適用した半導体装置を例にとって示している。
【００４５】
図１２に示すように、チップ５１の各辺に沿ってダイシングライン領域５２が配置されている。また、チップ５１のコーナー部（チップ端）５１Ａには、各辺からΔＷの間隔を持ってアライメントマーク領域５３’が設けられている。このアライメントマーク領域５３’内に、最上層のメタル（Ｃｕ）配線からなるアライメントマーク５４’が配置されている。上記各チップ端５１Ａには、上記アライメントマーク領域５３’を囲むようにガードリング５５’が設けられている。
【００４６】
図１２に示した構成は、基本的には図２乃至図８に示したような製造工程を施した後、図１３に示すようなパターンのポリイミド層８０’をマスクとして、ＲＩＥ等の方法でパッシベーション膜７７をエッチングし、アライメントマーク５４’上、ダイシングライン５２上、ガードリング５５’上の窓開け工程を行うことで形成できる。
【００４７】
本実施態様では、図１２に示したように、アライメントマーク５４’はチップ端５１’から離れた位置に配置されているが、ガードリング５５’はチップ端５１Ａと接した位置に配置されており、且つこのガードリング５５’がアライメントマーク領域５３’を囲むように配置されている。
【００４８】
よって、チップ端５１Ａからガードリング５５’までの距離は実質的に０である。また、ガードリング５５’はダイシングライン５２と接した位置に配置され、第４乃至第１Ｃｕ層及びタングステンでそれぞれ形成されたプラグを介してシリコン基板５６（拡散層）に電気的に接続されている。
【００４９】
図１３のように、アライメントマーク５４’はダイシングライン５２から離れた位置に配置されているが、ガードリング５５’はダイシングライン５２と接した位置に配置されている。また、上記ガードリング５５’は下層のＣｕ配線（プラグ）７５，７１，６７，６３を通してシリコン基板５６に接続された構造となっている。このため、低誘電率の層間絶縁膜７３，６９，６５，６２と薄いＳｉＣＮ膜のようなバリア膜７６，７２，６８，６４との間で起こりやすい剥がれを物理的に抑制することができる。更に、ガードリング５５’はアライメントマーク領域５３’を囲むように配置されているため、第１，第２の実施形態よりも剥がれを防止する効果が高い。
【００５０】
なお、上記第２，第３の実施形態では、ガードリングとアライメントマークの両方を設ける場合を例に取って説明したが、ガードリングのみを設けても実質的に同じ効果が得られるのは勿論である。
【００５１】
また、第１乃至第３の実施態様において、アライメントマークがＬ字型のものを例に取って説明したが、チップのコーナー部の剥がれが防止できれば他の形状であっても良い。特に、第２，第３の実施態様ではガードリングで剥がれを防止するので、Ｔ字型や十字型等の種々の平面形状のものを用いることができる。
【００５２】
以上第１乃至第３の実施形態を用いてこの発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００５３】
【図１】この発明の第１の実施形態に係る半導体装置について説明するためのもので、チップのコーナー部を拡大して示す平面図。
【図２】この発明の第１の実施形態に係る半導体装置の製造方法について説明するためのもので、第１の製造工程を示す断面図。
【図３】この発明の第１の実施形態に係る半導体装置の製造方法について説明するためのもので、第２の製造工程を示す断面図。
【図４】この発明の第１の実施形態に係る半導体装置の製造方法について説明するためのもので、第３の製造工程を示す断面図。
【図５】この発明の第１の実施形態に係る半導体装置の製造方法について説明するためのもので、第４の製造工程を示す断面図。
【図６】この発明の第１の実施形態に係る半導体装置の製造方法について説明するためのもので、第５の製造工程を示す断面図。
【図７】この発明の第１の実施形態に係る半導体装置の製造方法について説明するためのもので、第６の製造工程を示す断面図。
【図８】この発明の第１の実施形態に係る半導体装置の製造方法について説明するためのもので、第７の製造工程を示す断面図。
【図９】この発明の第１の実施形態に係る半導体装置の製造方法について説明するためのもので、第８の製造工程を示す断面図。
【図１０】この発明の第２の実施形態に係る半導体装置について説明するためのもので、チップのコーナー部を拡大して示す平面図。
【図１１】この発明の第２の実施形態に係る半導体装置の製造方法について説明するためのもので、製造工程の一部を示す断面図。
【図１２】この発明の第３の実施形態に係る半導体装置について説明するためのもので、チップのコーナー部を拡大して示す平面図。
【図１３】この発明の第３の実施形態に係る半導体装置の製造方法について説明するためのもので、製造工程の一部を示す断面図。
【図１４】従来の半導体装置について説明するためのもので、チップのコーナー部を拡大して示す平面図。
【図１５】従来の半導体装置の製造方法について説明するためのもので、第１の製造工程を示す断面図。
【図１６】従来の半導体装置の製造方法について説明するためのもので、第２の製造工程を示す断面図。
【図１７】従来の半導体装置の製造方法について説明するためのもので、第３の製造工程を示す断面図。
【図１８】従来の半導体装置の製造方法について説明するためのもので、第４の製造工程を示す断面図。
【図１９】従来の半導体装置の製造方法について説明するためのもので、第５の製造工程を示す断面図。
【図２０】従来の半導体装置の製造方法について説明するためのもので、第６の製造工程を示す断面図。
【図２１】従来の半導体装置の製造方法について説明するためのもので、第７の製造工程を示す断面図。
【図２２】従来の半導体装置の製造方法について説明するためのもので、第８の製造工程を示す断面図。
【図２３】従来の半導体装置の問題点について説明するためのもので、チップのコーナー部を拡大して示す平面図。
【符号の説明】
【００５４】
５１…半導体チップ、５１Ａ…コーナー部（チップ端）、５２…ダイシングライン領域、５３…アライメントマーク領域、５４，５４’…アライメントマーク、５５，５５’…ガードリング、５６…シリコン基板（半導体基板）、５７…素子分離領域、５８…拡散層、５９…ＭＯＳＦＥＴ、６０…第１層間絶縁膜、６１…タングステン、６２…第２層間絶縁膜、６３…第１Ｃｕ層、６４，６８，７２，７６…バリア膜、６５…第３層間絶縁膜、６６…第２コンタクトホール、６７…第２Ｃｕ層、６９…第４層間絶縁膜、７０…第３コンタクトホール、７１…第３Ｃｕ層、７３…第５層間絶縁膜、７４…第４コンタクトホール、７５…第４Ｃｕ層、７７…パッシベーション膜、７８…スルーホール、７９…ボンディングパッド（Ａｌ）、８０，８０’…ポリイミド層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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