(57)【要約】【課題】トランジスタ素子形成におけるゲート部形成後に行われる高速昇降アニール工程の安定化を図るための構造を有する半導体装置及びその製造方法を提供する。【解決手段】ゲート部等が形成された半導体基板表面に表面保護膜を形成する。表面保護膜を形成することにより、半導体基板裏面に形成されるゲート電極材料膜及びサイドウォール用絶縁膜を除去する。裏面の状態が半導体基板そのままの状態かあるいはゲート絶縁膜の薄い酸化膜が形成されているだけの状態になり、ランプアニール装置における放射温度計の計測誤差が減少する。【選択図】  図３
2005209707.tif 000002
【特許請求の範囲】
【請求項１】
素子分離領域と能動素子形成領域が形成されている半導体基板の前記能動素子領域に能動素子を形成する能動素子形成工程と、
熱放射率測定による温度管理下で能動素子形成工程後の半導体基板に熱処理を施す高速昇降アニール工程とを備え、
前記能動素子形成工程の電極形成時に半導体基板の電極形成面と反対側となる裏面に形成されたゲート電極材料膜を、前記高速昇降アニール工程前に当該膜を含む半導体基板の裏面膜を除去する裏面膜除去工程を有する半導体装置の製造方法。
【請求項２】
ゲート絶縁膜、ゲート電極及びサイドウォールが形成された半導体基板を高速昇降アニールする半導体基板のアニール方法であって、
前記高速昇降アニールはランプアニール装置を用いて行われ、ゲート電極材料膜及びサイドウォール用絶縁膜が除去された前記半導体基板の裏面を、前記ランプアニール装置が有する放射温度計にて測定することにより、前記ランプアニール装置内の温度制御を行う半導体基板のアニール方法。
【請求項３】
ゲート絶縁膜及びゲート電極が形成された半導体基板を高速昇降アニールする半導体基板のアニール方法であって、
前記高速昇降アニールはランプアニール装置を用いて行われ、
ゲート電極材料膜が除去された前記半導体基板の裏面を前記ランプアニール装置が有する放射温度計にて測定することにより、前記ランプアニール装置内の温度制御を行う半導体基板のアニール方法。
【請求項４】
素子分離領域と能動素子形成領域が形成されている半導体基板の前記能動素子領域にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上にゲート電極材料膜を形成するゲート電極材料膜形成工程と、
前記ゲート電極材料膜及び前記ゲート絶縁膜を加工して形成するゲート部形成工程と、
前記半導体基板表面上にサイドウォール用絶縁膜を形成するサイドウォール用絶縁膜形成工程と、
前記ゲート部の側面にエッチングによりサイドウォールを形成するサイドウォール形成工程と、
前記ゲート部及び前記サイドウォールが形成されていない前記能動素子領域に不純物を導入する不純物導入工程と、
前記半導体基板表面にレジストを塗布して半導体基板表面保護膜を形成する表面保護膜形成工程と、
前記サイドウォール用絶縁膜形成工程の際に前記半導体基板裏面に形成されたサイドウォール用絶縁膜を除去する裏面絶縁膜除去工程と、
前記ゲート電極材料膜形成工程の際に前記半導体基板裏面に形成された前記ゲート電極材料膜を除去する裏面ゲート電極材料膜除去工程と、
前記半導体基板表面保護膜を除去する表面保護膜除去工程と、
前記半導体基板を、ランプアニール装置を用いる高速昇降アニール法で熱処理して不純物を半導体基板内に拡散させてソース／ドレインを形成する高速昇降アニール工程と、
を有する半導体装置の製造方法。
【請求項５】
素子分離領域と能動素子形成領域が形成されている半導体基板の前記能動素子領域にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上にゲート電極材料膜を形成するゲート電極材料膜形成工程と、
前記ゲート電極膜及び前記ゲート絶縁膜を加工して形成するゲート部形成工程と、
前記半導体基板表面上にサイドウォール用絶縁膜を形成するサイドウォール用絶縁膜形成工程と、
前記ゲート部の側面にエッチングによりサイドウォールを形成するサイドウォール形成工程と、
前記半導体基板表面にレジストを塗布して半導体基板表面保護膜を形成する表面保護膜形成工程と、
前記サイドウォール用絶縁膜形成工程の際に前記半導体基板裏面に形成されたサイドウォール用絶縁膜を除去する裏面絶縁膜除去工程と、
前記ゲート電極材料膜形成工程の際に前記半導体基板裏面に形成された前記ゲート電極材料膜を除去する裏面ゲート電極材料膜除去工程と、
前記半導体基板表面保護膜を除去する表面保護膜除去工程と、
前記ゲート部及び前記サイドウォールが形成されていない前記能動素子領域に不純物を導入する不純物導入工程と、
前記半導体基板を、ランプアニール装置を用いる高速昇降アニール法で熱処理して不純物を半導体基板内に拡散させてソース／ドレインを形成する高速昇降アニール工程と、
を有する半導体装置の製造方法。
【請求項６】
素子分離領域と能動素子形成領域が形成されている半導体基板の前記能動素子領域にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上にゲート電極材料の膜を形成するゲート電極材料膜形成工程と、
前記ゲート電極膜及び前記ゲート絶縁膜を加工して形成するゲート部形成工程と、
前記半導体基板表面にレジストを塗布して半導体基板表面保護膜を形成する表面保護膜形成工程と、
前記ゲート電極材料膜形成工程の際に前記半導体基板裏面に形成された前記ゲート電極材料膜を除去する裏面ゲート電極材料膜除去工程と、
前記半導体基板表面保護膜を除去する表面保護膜除去工程と、
前記半導体基板表面上にサイドウォール形成用の絶縁膜を形成するサイドウォール用絶縁膜形成工程と、
前記ゲート部の側面にエッチングによりサイドウォールを形成するサイドウォール形成工程と、
前記ゲート部及び前記サイドウォールが形成されていない能動素子領域に不純物を導入し、不純物領域を形成する不純物領域形成工程と、
前記半導体基板を、ランプアニール装置を用いる高速昇降アニール法で熱処理して不純物を半導体基板内に拡散させてソース／ドレインを形成する高速昇降アニール工程と、
を有する半導体装置の製造方法。
【請求項７】
請求項４乃至６のうちいずれか一項に記載の半導体装置の製造方法であって、
前記半導体表面基板保護膜はフォトレジストで形成されている半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体装置の製造方法及び半導体基板のアニール方法に関し、より具体的にはトランジスタ素子形成におけるゲート部形成後に行われる高速昇降アニール工程の安定化を図るための構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）等の半導体素子の製造において、高速昇降アニールを行う工程がある。高速昇降アニール法は現在、主にソース／ドレインの形成、シリサイド形成に用いられている。
【０００３】
高速昇降アニール法は、半導体基板表面に赤外線を吸収させることにより加熱を行う。高速昇降アニール法ではランプアニール装置が主に用いられる。ランプアニール装置における温度制御は、半導体基板の温度を測定することにより行っている。半導体基板の温度の測定は、半導体基板の裏面からの熱による放射光をパイロメータ（放射温度計）で感知することにより行っている。放射温度計は使用する半導体基板の裏面の放射率と基準とするカーボンの放射率とを比較することにより温度校正を行っている。
【０００４】
しかし、半導体基板は様々な膜形成工程を経て半導体素子が形成されていくが、その膜形成工程において、バッジ方式のＣＶＤ（Chemical Vapor Deposition）法が用いられる場合があるが、その方法を用いると半導体基板の裏面にまで膜が形成されてしまう。その後、バッジ方式のウェットエッチング処理等により、裏面に形成された膜が除去される場合もあるが、そのまま残存してしまう場合が多い。したがって、その後高速昇降アニールを行う場合、半導体基板の裏面に不要な膜が残存することにより、放射温度計の計測誤差が大きくなる。その影響は、例えばＭＩＳＦＥＴにおけるソース／ドレイン形成で高速昇降アニールを用いた場合等には、トランジスタ特性が設計値通りにならなくなる。
【０００５】
そこで、例えば特許文献１では、半導体基板の裏面を保護するためにカーボン膜を形成することで上記の問題を解決している。また、半導体基板の裏面の保護膜にカーボン膜を用いるもう一つの理由は、ランプアニール装置の放射温度計はカーボン膜の放射率を基準としているので、半導体基板の違いによる温度校正が必要なくなり、また高速昇降アニール法での温度制御が正確になる（特許文献１参照）。
【０００６】
【特許文献１】特開平５−３２６４３３
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところが、特許文献１の方法では以下の問題が生じる。すなわち、半導体基板裏面にカーボン膜を形成した場合、カーボン膜からカーボンが不純物として半導体表面の素子形成領域に入り込む可能性が高くなる。カーボンはトランジスタ形成領域に侵入してしまうとそのトランジスタの特性を劣化させる方向に働く。
【０００８】
本発明の目的は、半導体素子、特にトランジスタ素子形成におけるゲート部形成後に行われる高速昇降アニール法による工程の安定化を図るための半導体装置の製造方法及び半導体基板のアニール方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題の解決のために、本発明は、素子分離領域と能動素子形成領域が形成されている半導体基板の前記能動素子領域に能動素子を形成する能動素子形成工程と、熱放射率測定による温度管理下で能動素子形成工程後の半導体基板に熱処理を施す高速昇降アニール工程とを備え、前記能動素子形成工程の電極形成時に半導体基板の電極形成面と反対側となる裏面に形成されたゲート電極材料膜を、前記高速昇降アニール工程前に当該膜を含む半導体基板の裏面膜を除去する裏面膜除去工程を有することを要旨とする。
【００１０】
この方法によれば、能動素子を形成する際に、能動素子形成面と反対側の裏面に能動素子を形成する材料の膜が形成される場合がある。その中で、特に半導体基板の裏面に能動素子の電極材料膜が形成された場合、高速昇降アニール工程による熱処理において工程不良が発生することが多くなる。高速昇降アニールは、通常ランプアニール装置を用いて行われる。ランプアニール装置での温度制御は、熱処理を行う半導体基板の裏面の赤外線放射率を測定することにより温度を測定する放射温度計のデータを基に行っている。能動素子の電極材料膜は基準となる半導体基板の裏面の赤外線放射率をシフトさせるので、実際の半導体基板の温度と測定温度との誤差が大きくなる。したがって、イオン注入後の不純物拡散等での不純物分布が所定の分布にならず、その結果能動素子の特性不良が生じる。したがって、高速昇降アニール工程前に半導体基板の裏面に形成された能動素子の電極材料膜を除去することにより、高速昇降アニール工程での温度制御がほぼ正確になり、能動素子の特性不良を低減することができる。
【００１１】
また、本発明は、ゲート絶縁膜、ゲート電極及びサイドウォールが形成された半導体基板を高速昇降アニールする半導体基板のアニール方法であって、前記高速昇降アニールはランプアニール装置を用いて行われ、ゲート電極材料膜及びサイドウォール用絶縁膜が除去された前記半導体基板の裏面を、前記ランプアニール装置が有する放射温度計にて測定することにより、前記ランプアニール装置内の温度制御を行うことを要旨とする。
【００１２】
この方法によれば、ゲート絶縁膜とゲート電極を有するゲート部の側面を保護するための絶縁膜のサイドウォール膜を形成する。バッジ方式のＣＶＤ法を用いてサイドウォール絶縁膜の形成した場合もやはり裏面にもサイドウォール絶縁膜が形成される。サイドウォール絶縁膜は、酸化シリコン膜または窒化シリコン膜で形成される。これらの膜は、ゲート電極材料膜よりは赤外線放射率が高くないが、膜厚を厚く形成する場合が多いので赤外線放射率をシフトさせ、やはり放射温度計の温度測定に悪影響を及ぼす。その場合、半導体基板の裏面に形成されたゲート電極材料膜及びサイドウォール絶縁膜が除去された半導体基板であれば、放射温度計の温度測定をほぼ正確に行うことができる。したがって、高速昇降アニールでの温度ずれによる半導体素子の不良が低減できる。
【００１３】
また、本発明は、ゲート絶縁膜及びゲート電極が形成された半導体基板を高速昇降アニールする半導体基板のアニール方法であって、前記高速昇降アニールはランプアニール装置を用いて行われ、ゲート電極材料膜が除去された前記半導体基板の裏面を前記ランプアニール装置が有する放射温度計にて測定することにより、前記ランプアニール装置内の温度制御を行うことを要旨とする。
【００１４】
この方法によれば、高速昇降アニールはランプアニール装置を用いて行われる。ランプアニール装置の温度制御は、半導体基板の裏面の赤外線放射率を放射温度計（パイロメータ）にて測定することにより用いて行われている。バッジ方式のＣＶＤ法を用いてゲート電極材料膜を形成した場合、その半導体の裏面にもゲート電極材料膜が形成されてしまう。ゲート電極材料は赤外線放射率が高い場合が多いので、ランプアニール装置の温度を測定する放射温度計（パイロメータ）が正確に温度測定することができなくなる。その場合、半導体基板の裏面に形成されたゲート電極材料膜が除去された半導体基板であれば、放射温度計の温度測定をほぼ正確に行うことができる。したがって、高速昇降アニールでの温度ずれによる半導体素子の不良が低減できる。
【００１５】
また、本発明は、素子分離領域と能動素子形成領域が形成されている半導体基板の前記能動素子領域にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜上にゲート電極材料膜を形成するゲート電極材料膜形成工程と、前記ゲート電極材料膜及び前記ゲート絶縁膜を加工して形成するゲート部形成工程と、前記半導体基板表面上にサイドウォール用絶縁膜を形成するサイドウォール用絶縁膜形成工程と、前記ゲート部の側面にエッチングによりサイドウォールを形成するサイドウォール形成工程と、前記ゲート部及び前記サイドウォールが形成されていない前記能動素子領域に不純物を導入する不純物導入工程と、前記半導体基板表面にレジストを塗布して半導体基板表面保護膜を形成する表面保護膜形成工程と、前記サイドウォール用絶縁膜形成工程の際に前記半導体基板裏面に形成されたサイドウォール用絶縁膜を除去する裏面絶縁膜除去工程と、前記ゲート電極材料膜形成工程の際に前記半導体基板裏面に形成された前記ゲート電極材料膜を除去する裏面ゲート電極材料膜除去工程と、前記半導体基板表面保護膜を除去する表面保護膜除去工程と、前記半導体基板を、ランプアニール装置を用いる高速昇降アニール法で熱処理して不純物を半導体基板内に拡散させてソース／ドレインを形成する高速昇降アニール工程とを有することを要旨とする。
【００１６】
この方法によれば、ソース／ドレインを形成するための不純物導入工程まで行った半導体基板表面に表面保護膜を形成する。表面保護膜を形成することにより、半導体基板裏面に形成されたゲート電極材料膜及びサイドウォール用絶縁膜を除去することができる。したがって、裏面の状態が半導体基板そのままの状態かあるいはゲート絶縁膜の薄い酸化膜が形成されているだけの状態になる。したがって、ソース／ドレインの形成にランプアニール装置を用いる場合、赤外線放射率をシフトさせる、特にゲート電極材料膜が除去されているのでランプアニール装置における温度制御が正確になり、ソース／ドレインの形成をほぼ設計値通りに行うことができる。したがって、能動素子の特性不良を低減することができる。
【００１７】
また、本発明は、素子分離領域と能動素子形成領域が形成されている半導体基板の前記能動素子領域にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜上にゲート電極材料膜を形成するゲート電極材料膜形成工程と、前記ゲート電極膜及び前記ゲート絶縁膜を加工して形成するゲート部形成工程と、前記半導体基板表面上にサイドウォール用絶縁膜を形成するサイドウォール用絶縁膜形成工程と、前記ゲート部の側面にエッチングによりサイドウォールを形成するサイドウォール形成工程と、前記半導体基板表面にレジストを塗布して半導体基板表面保護膜を形成する表面保護膜形成工程と、前記サイドウォール用絶縁膜形成工程の際に前記半導体基板裏面に形成されたサイドウォール用絶縁膜を除去する裏面絶縁膜除去工程と、前記ゲート電極材料膜形成工程の際に前記半導体基板裏面に形成された前記ゲート電極材料膜を除去する裏面ゲート電極材料膜除去工程と、前記半導体基板表面保護膜を除去する表面保護膜除去工程と、前記ゲート部及び前記サイドウォールが形成されていない前記能動素子領域に不純物を導入する不純物導入工程と、前記半導体基板を、ランプアニール装置を用いる高速昇降アニール法で熱処理して不純物を半導体基板内に拡散させてソース／ドレインを形成する高速昇降アニール工程とを有することを要旨とする。
【００１８】
この方法によれば、ゲート部の側面を保護するサイドウォールまで形成された半導体基板表面に表面保護膜を形成し、その後半導体基板の裏面に形成されたゲート電極材料膜とサイドウォール用絶縁膜を除去する。その後、表面保護膜を除去し、ソース／ドレイン形成用の不純物導入を行う。不純物導入はイオン注入法により行われ、半導体基板の裏面に不要な膜が形成されることはないので、その後の高速昇降アニール法で使用するランプアニール装置での温度制御が正確になる。したがって、ソース／ドレインの形成をほぼ設計値通りに行うことができ、その結果、能動素子の特性不良を低減することができる。
【００１９】
また、本発明は、素子分離領域と能動素子形成領域が形成されている半導体基板の前記能動素子領域にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜上にゲート電極材料の膜を形成するゲート電極材料膜形成工程と、前記ゲート電極膜及び前記ゲート絶縁膜を加工して形成するゲート部形成工程と、前記半導体基板表面にレジストを塗布して半導体基板表面保護膜を形成する表面保護膜形成工程と、前記ゲート電極材料膜形成工程の際に前記半導体基板裏面に形成された前記ゲート電極材料膜を除去する裏面ゲート電極材料膜除去工程と、前記半導体基板表面保護膜を除去する表面保護膜除去工程と、前記半導体基板表面上にサイドウォール形成用の絶縁膜を形成するサイドウォール用絶縁膜形成工程と、前記ゲート部の側面にエッチングによりサイドウォールを形成するサイドウォール形成工程と、前記ゲート部及び前記サイドウォールが形成されていない能動素子領域に不純物を導入し、不純物領域を形成する不純物領域形成工程と、前記半導体基板を、ランプアニール装置を用いる高速昇降アニール法で熱処理して不純物を半導体基板内に拡散させてソース／ドレインを形成する高速昇降アニール工程とを有することを要旨とする。
【００２０】
この方法によれば、ゲート絶縁膜及びゲート電極を有するゲート部を形成した後、半導体基板の表面に表面保護膜を形成する。その後、裏面のゲート電極材料膜を除去し、表面保護膜を除去する。次に、サイドウォールを形成し、不純物導入を行い、高速昇降アニールを行う。この方法では、高速昇降アニール工程前に、裏面にサイドウォール用絶縁膜が形成されているが、サイドウォール膜は、通常酸化シリコン膜あるいは窒化シリコン膜である。酸化シリコン膜及び窒化シリコン膜はランプアニール装置の放射温度計の測定に対し、あまり悪影響を及ぼさない。したがって、ソース／ドレインの形成をほぼ設計値通りに行うことができ、その結果、能動素子の特性不良を低減することができる。また、裏面のサイドウォール用絶縁膜のエッチング工程が削減でき、工程のスループットの面で有利である。
【００２１】
また、上記発明において、半導体表面保護膜はフォトレジストであることが望ましい。
【００２２】
この方法によれば、半導体表面保護膜がフォトレジストで形成する場合、既存のフォトリソグラフィ法でのフォトレジスト膜の形成技術を転用することができる。新しい工程を追加することなく、既存の技術を用いることができるので、半導体表面保護膜の形成工程を安定化することができる。
【発明を実施するための最良の形態】
【００２３】
（第１の実施形態）
本発明における第１の実施形態について、図１〜図５を用いて説明する。図１（ａ）〜（ｃ）、図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）及び図４（ａ）〜（ｃ）は第１の実施形態における半導体装置の製造工程の工程断面図を示している。
【００２４】
図１（ａ）では、素子分離領域としてのＬＯＣＯＳ２及び能動素子形成領域としてのＭＩＳＦＥＴ形成領域３の形成工程について説明する。半導体基板としてのシリコン基板１上の全面に酸化シリコン膜（図示せず）を形成し、さらにその上に窒化シリコン膜（図示せず）を形成する。ＭＩＳＦＥＴ形成領域３となる部分以外の窒化シリコン膜を除去し、素子分離領域２となる部分の酸化シリコン膜を露出させる。次に、熱酸化炉にて熱酸化を行うことにより酸化シリコン膜をさらに厚く成長させる。この厚く成長させた酸化シリコン膜が素子分離領域としてのＬＯＣＯＳ２となる。ＬＯＣＯＳ２が形成された後、ＭＩＳＦＥＴ形成領域３となる部分にある窒化シリコン膜を除去する。このようにして、シリコン基板１にＬＯＣＯＳ２とＭＩＳＦＥＴ形成領域３が形成される。
【００２５】
図１（ｂ）では、ゲート絶縁膜形成工程について説明する。ゲート絶縁膜４は、酸化シリコン膜であり、熱酸化法によって形成される。ゲート絶縁膜４の膜厚は、３ｎｍから６ｎｍの間の所定の値で形成される。ゲート絶縁膜４は、熱酸化炉でその形成が行われる。熱酸化炉はバッジ方式のため、シリコン基板１の裏面も酸化される。その結果、シリコン基板１の裏面にも薄いシリコン酸化膜４が形成される。なお、膜形成等の装置では、１枚ずつ処理を行う枚葉方式と、本実施形態で使用しているバッジ方式とある。バッジ方式の方が、１回の工程で複数のシリコン基板を処理することができるので工程のスループット及び製造コストの面で優れている。
【００２６】
図１（ｃ）では、ゲート電極材料膜形成工程について説明する。ゲート電極材料膜５は多結晶シリコンで形成されている。ゲート電極材料膜５は、バッジ方式のＣＶＤ法を用いている。バッジ方式のＣＶＤ炉のため、ＭＩＳＦＥＴ等を形成するシリコン基板１の表面だけでなく、その裏面も膜生成ガスに晒される。その結果、シリコン基板１の裏面にもゲート電極材料膜５が形成される。なお、本実施形態で形成する多結晶シリコン膜５は不純物が添加されていない、いわゆるノンドープの膜であるので、電気抵抗が高い。したがって、多結晶シリコン膜５に不純物を導入する工程が入る。本実施形態では、例えばハロゲン化されたリンのガスを用いて、拡散炉にてゲート電極材料膜５に不純物としてのリンを導入する。したがって、ゲート電極材料膜５としての多結晶シリコンは電気抵抗が低下し、Ｎ型導電体となる。
【００２７】
図２（ａ）では、能動素子形成工程としてのゲート部形成工程について説明する。ゲート部６の形成は、フォトリソグラフィ法及びドライエッチング法を用いて行う。まず、ゲート電極材料膜５の上にフォトレジスト（図示せず）を形成し、露光装置にて露光を行い、フォトレジストを現像する。フォトレジストに所定のパターンが形成され、そのパターンニングされたフォトレジストをマスクとしてドライエッチングを行い、ゲート電極材料膜５及びゲート絶縁膜４を順にエッチング加工する。次に、フォトレジストをウェット処理及びアッシング処理にて除去する。このようにして、ゲート絶縁膜４及びゲート電極５ａで構成されるゲート部６が形成される。
【００２８】
図２（ｂ）では、サイドウォール用絶縁膜形成工程について説明する。サイドウォール用絶縁膜７は酸化シリコン膜で形成されている。サイドウォール用絶縁膜７の形成は、バッジ方式のＣＶＤで行っている。したがって、ゲート絶縁膜４の形成、ゲート電極材料膜５の形成と同様に、シリコン基板１の裏面にもサイドウォール用絶縁膜７としての酸化シリコン膜が形成される。
【００２９】
図２（ｃ）では、サイドウォール形成工程について説明する。サイドウォール７ａの形成は、ドライエッチング法にて行われる。本工程では、フォトリソグラフィー法を用いずに、酸化シリコン膜だけをエッチングする条件でドライエッチングが行われる。したがって、ゲート電極５ａ表面及びＭＩＳＦＥＴ形成領域３のシリコン基板１の表面においてエッチングはストップする。ただし、ＬＯＣＯＳ２は酸化シリコン膜なので、ＬＯＣＯＳ２を最低限のオーバーエッチング量にするようにエッチング時間を調整する。ゲート部６の側面側においては、酸化シリコン膜７のエッチング量よりもエッチング時に酸化シリコン膜７が再形成される量が多くなるような条件を設定する。これにより、ゲート部６の側面を保護するサイドウォール７ａが形成される。
【００３０】
図３（ａ）では、表面保護膜形成工程について説明する。表面保護膜８はフォトレジストを用いている。フォトレジスト８は、スピンコート法でシリコン基板１の全面に形成する。その後、ポストベークを行い、フォトレジスト８を安定化させる。
【００３１】
図３（ｂ）では、裏面絶縁膜除去工程について説明する。枚葉方式のドライエッチング装置にシリコン基板１を裏面が処理されるようにセットする。次にシリコン基板１の裏面に形成されたサイドウォール用絶縁膜としての酸化シリコン膜７をドライエッチング法にて除去する。なお、本工程において、表面保護膜としてフォトレジスト８を用いているので、シリコン基板１の温度を少なくとも２００℃以上にすることができないが、ドライエッチング法では、シリコン基板１の温度を高くしなくても膜の除去が可能である。
【００３２】
図３（ｃ）では、裏面ゲート電極材料膜除去工程について説明する。本工程でも、枚葉方式のドライエッチング装置を用いて、裏面絶縁膜除去工程と同様にして裏面に形成されたゲート電極材料膜５を除去する。
【００３３】
なお、裏面絶縁膜除去工程及び裏面ゲート電極材料膜除去工程は、同一工程で連続処理することが可能である。除去する膜に応じて、ドライエッチングに用いる反応ガス等の条件を変更することで対応できるからである。
【００３４】
また、裏面絶縁膜除去工程及び裏面ゲート電極材料膜除去工程においては、ウェットエッチング処理にて行うことも可能である。例えば、枚葉方式であるスピンウェット処理によって除去することもできるし、また表面保護膜８がウェットエッチングに用いる薬液に対する耐性があれば、バッジ方式でウェットエッチング処理することにより除去することも可能である。
【００３５】
図４（ａ）では、基板表面保護膜除去工程について説明する。表面保護膜８はフォトレジストであり、硫酸と過酸化水素水の混合溶液にて剥離を行う。本工程では、シリコン基板１に高い温度をかけず、またドライエッチングによるプラズマ中にも暴露されないのでフォトレジスト８が変質する可能性は低い。よって、フォトレジスト８は上記ウェット処理で十分に剥離が可能である。ただし、ウェット処理により、ゲート部６等が侵食する等の悪影響が懸念される場合には、酸素プラズマによるアッシング処理によってフォトレジスト８を除去してもよい。また、ウェット処理とアッシング処理の両方を行ってもよい。
【００３６】
図４（ｂ）では、不純物導入工程について説明する。不純物導入工程は、イオン注入法によって行われる。シリコン基板１の全面にイオン注入を行うことにより、ＭＩＳＦＥＴ形成領域３のシリコン基板１の内部に不純物イオン９を導入する。ＬＯＣＯＳ２直下のシリコン基板には不純物イオン９は導入されない。ＬＯＣＯＳ２を形成する酸化シリコン膜の膜厚が厚いため、不純物イオン９がシリコン基板１の内部まで到達しないからである。後に形成されるソース部（ドレイン部）１０（図４（ｃ）参照）の特性をｐ型にする場合には、導入される不純物イオン９には主にボロン（以下Ｂと称す）が用いられる。一方、ソース部（ドレイン部）１０（図４（ｃ）参照）の特性をｎ型にする場合には砒素（以下Ａｓと称す）やリン（以下Ｐと称す）が用いられる。なお、本実施形態では、能動素子としてのＭＩＳＦＥＴの製造について説明しており、ＭＩＳＦＥＴの場合には一つの素子の中ではソース部及びドレイン部は構造及び特性的に等価である。
【００３７】
図４（ｃ）では、高速昇降アニール工程について説明する。ソース部（ドレイン部）１０は、不純物イオン９を熱拡散して形成される。不純物イオン９の熱拡散を行う方法は、高速昇降アニール法である。高速昇降アニール法は、ランプアニール装置を用いて行われる。本実施形態では、７００℃〜１０００℃で１０〜３０秒間の熱処理を行っている。また、その熱処理は窒素雰囲気で行っている。
【００３８】
ここで、熱処理の条件は、ソース部（ドレイン部）１０の電気特性をどのように設計しているかによる。高速昇降アニール法で、ランプアニール装置での温度制御が許容範囲以内に入らないと、ソース部（ドレイン部）１０の電気特性が設計値通りにならず、その結果、ＭＩＳＦＥＴのトランジスタ特性等のデバイス特性が安定しないことになる。したがって、裏面絶縁膜除去工程及び裏面ゲート電極材料膜除去工程で裏面の余分な膜を除去していないと、その膜の影響でランプアニール装置でシリコン基板１の実効温度が測定できず、ＭＩＳＦＥＴのデバイス特性不良が多発することになる。特に、ゲート電極材料膜５はランプアニール装置の放射温度計による測定に悪影響を与える。本実施形態では、放射温度計に悪影響を与える裏面の余分な膜を除去しているので、高速昇降アニールを安定して行うことができる。したがって、ＭＩＳＦＥＴ素子のデバイス特性不良も低減することができる。
【００３９】
図５では、ソース／ドレイン形成に用いたランプアニール装置について説明する。最初にランプアニール装置２１の構成について説明する。ランプアニール装置２１は、以下に示す構成になっている。同図の中央には石英チューブ２２が配置されている。石英チューブ２２の中には石英トレー２３が入っている。石英トレー２３の上には、ランプアニール装置２１で熱処理されるシリコン基板１が載置されている。石英トレー２３はロードロック室（図示せず）にあるシリコン基板１を受け取り、石英チューブ２２の左側に図示されている基板搬送口２７を介して、石英チューブ２２の中にシリコン基板１を搬送する。石英チューブ２２の右側にはシリコン基板１を熱処理する際の雰囲気ガスを供給するプロセスガス供給口２８がある。石英チューブ２２の上下にはランプアニール装置２１の熱源となるハロゲンランプ２４が複数配置されている。ハロゲンランプ２４の外側にはハロゲンランプが発する熱源を反射するリフレクタ２５が配置されている。同図のランプアニール装置２１の中央下部にシリコン基板１の温度を測定する放射温度計２６が配置されている。
【００４０】
次にランプアニール装置２１の作用について説明する。まず、シリコン基板１をロードロック室（図示せず）等から１枚取り出し、石英トレー２３の上の所定の場所に載置する。次に基板搬送口２７のドアを開放してシリコン基板１を載置した石英トレー２３を石英チューブ２２の中に挿入する。次に基板搬送口２７のドアを閉め、プロセスガス供給口から窒素を供給し、石英チューブ２２の中を所定の窒素雰囲気にする。ランプアニール装置２１の温度測定は放射温度計２６によって行われる。放射温度計２６はシリコン基板１の裏面の赤外線放射率を測定している。ランプアニール装置２１の制御部（図示せず）で赤外線放射率の値を温度に変換することにより温度制御を行う。放射温度計２６の値と、ランプアニール装置２１に組み込まれている所定の熱処理用プログラムに沿って、ハロゲンランプ２４に電力が供給され、シリコン基板１の温度と温度制御プログラムとの温度差によってハロゲンランプ２４の熱源のパワーを調整する。リフレクタ２５は、ハロゲンランプ２４の熱源を反射することにより、シリコン基板１の面内温度分布を均一化する作用と、ハロゲンランプ２４の熱源を増幅する作用とを担う。
【００４１】
ランプアニール装置２１の温度制御は、放射温度計２６がシリコン基板１の裏面の赤外線放射率を正確に測定することが要求される。従来の製造方法においては、ＭＩＳＦＥＴ素子等の製造過程で、シリコン基板１の裏面に膜が形成されても、その膜を除去する手段を有しなかったため、シリコン基板１の裏面の赤外線放射率がシフトしてしまい、正確な温度を測定することができなかった。特に、ゲート電極材料膜５は基準となるシリコン基板１の裏面の赤外線放射率を大きくシフトさせ、実際のシリコン基板１の温度よりも２０℃〜３０℃低めに放射温度計２６は温度測定してしまう。これにより、ソース部（ドレイン部）１０の抵抗は高くなるなどの影響が生じていた。また、ゲート電極材料膜５よりも悪影響を及ぼす度合は低いが、サイドウォール用絶縁膜７もシリコン基板１の裏面の赤外線放射率を多少シフトさせる。しかし、本実施形態ではこのような悪影響を及ぼす膜を除去しているので、ランプアニール装置２１における放射温度計２６によるシリコン基板１の温度測定が正確になり、ＭＩＳＦＥＴ素子のデバイス特性の不良を低減することができる。
【００４２】
第１の実施形態の効果を以下に記載する。
（１）高速昇降アニール工程前に、シリコン基板１の裏面に形成されたサイドウォール用絶縁膜７及びゲート電極材料膜５を除去しているので、ランプアニール装置が有する放射温度計２６が正確にシリコン基板１の温度を測定することができる。したがって、高速昇降アニール工程でのランプアニール装置２１の温度制御がほぼ正確になる。その結果、ＭＩＳＦＥＴ素子のデバイス特性不良を低減することができる。
（２）シリコン基板１の裏面のサイドウォール用絶縁膜７とゲート電極材料膜５を除去する前に表面保護膜８はフォトレジストで形成しているので、既存フォトリソグラフィ技術を援用しているので、容易に形成することができる。
【００４３】
（第２の実施形態）
本発明における第２の実施形態について、図６及び図７を用いて説明する。図６（ａ）〜（ｃ）及び図７（ａ）〜（ｃ）は第２の実施形態における半導体装置の製造方法を示す工程断面図である。なお、第２の実施形態における図６（ａ）の前までの工程は、第１の実施形態での図１（ａ）のＬＯＣＯＳ及びＭＩＳＦＥＴ形成領域形成工程から、図２（ｃ）のサイドウォール形成工程までと同様である。
【００４４】
図６（ａ）は、不純物導入工程を示している。第１の実施形態においてはシリコン基板１の裏面に形成されたサイドウォール用絶縁膜７及びゲート電極材料膜５の除去を行ってから不純物導入を行っていたが、第２の実施形態では裏面に形成された膜の除去を行う前に不純物導入を行う。不純物導入工程の説明は、図４（ｂ）と同様である。
【００４５】
図６（ｂ）は、表面保護膜形成工程を示している。この工程は、第１の実施形態の図３（ａ）とほぼ同様である。
【００４６】
図６（ｃ）は、裏面絶縁膜除去工程を示している。この工程は、第１の実施形態の図３（ｂ）と同様である。
【００４７】
図７（ａ）は裏面ゲート電極材料膜除去工程を示している。この工程は、第１の実施形態の図３（ｃ）と同様である。
【００４８】
図７（ｂ）は、表面保護膜除去工程を示している。この工程は、第１の実施形態の図４（ａ）と同様である。
【００４９】
図７（ｃ）は、高速昇降アニール工程を示している。この工程は、第１の実施形態の図４（ｃ）と同様である。
【００５０】
第２の実施形態では、先に不純物導入工程としてイオン注入を行って不純物イオン９の領域をソース部（ドレイン部）１０に形成しているが、高速昇降アニール工程まではシリコン基板１に高温の熱がかかることがない。したがって、不純物イオン９の領域もシリコン基板１にかかる熱によって乱されることなく、高速昇降アニール工程でソース部（ドレイン部）１０を安定して形成することができる。
【００５１】
第２の実施形態でも第１の実施形態と同様の効果（１）及び（２）が得られる。さらに以下の効果も得られる。
（３）裏面のサイドウォール用絶縁膜７及びゲート電極材料膜５の除去工程の前に、イオン注入によるシリコン基板１への不純物イオン９の導入を行うことができる。
【００５２】
（第３の実施形態）
本発明における第３の実施形態について、図８及び図９を用いて説明する。図８（ａ）〜（ｃ）及び図９（ａ）〜（ｃ）は第３の実施形態における半導体装置の製造方法を示す工程断面図である。なお、第３の実施形態における図８（ａ）の前までの工程は、第１の実施形態での図１（ａ）のＬＯＣＯＳ及びＭＩＳＦＥＴ形成領域形成工程から、図２（ａ）のゲート部形成工程までと同様である。
【００５３】
図８（ａ）は、表面保護膜形成工程を示している。この工程は、第１の実施形態の図３（ａ）とほぼ同様である。ただし、第１の実施形態あるいは第２の実施形態と違うのはサイドウォール用絶縁膜７の形成前に表面保護膜としてのフォトレジスト８を形成している。
【００５４】
図８（ｂ）は、裏面ゲート電極材料膜除去工程を示している。この工程は、第１の実施形態の図３（ｃ）と同様である。
【００５５】
図８（ｃ）は、基板表面保護膜除去工程を示している。この工程は、第１の実施形態の図４（ａ）と同様である。
【００５６】
図９（ａ）は、サイドウォール用絶縁膜形成工程を示している。この工程は、第１の実施形態の図２（ｂ）と同様である。
【００５７】
図９（ｂ）は、不純物導入工程を示している。この工程は、第１の実施形態の図４（ｂ）と同様である。
【００５８】
図９（ｃ）は、高速昇降アニール工程を示している。この工程は、第１の実施形態の図４（ｃ）と同様である。ただし、第１の実施形態あるいは第２の実施形態と違うところは、サイドウォール用絶縁膜形成時にシリコン基板１の裏面にも形成されるサイドウォール用絶縁膜７が存在することである。サイドウォール用絶縁膜７がシリコン基板１の裏面に形成されていることで、高速昇降アニール工程でのランプアニール装置２１の放射温度計２６の温度測定の誤差が懸念される。しかし、サイドウォール用絶縁膜７はシリコン基板１の裏面の赤外線放射率をシフトさせるが、ゲート電極材料膜５よりもシフトは小さい。したがって、ソース部（ドレイン部）１０の形成の許容温度範囲がある程度広く設定できる場合には、問題なく高速昇降アニール工程を行うことができる。
【００５９】
第３の実施形態では、第１の実施形態あるいは第２の実施形態と比較して、裏面絶縁膜除去工程が省略されている。したがって、通常の製造工程と比較しても大きな工程追加とならずに済む。
【００６０】
第３の実施形態でも第１の実施形態と同様の効果（１）及び（２）が得られる。さらに以下の効果も得られる。
（４）裏面に形成されたサイドウォール用絶縁膜の除去工程を省略できるので、工程のスループットの低下を抑えることができる。
【００６１】
本発明の実施形態は上記に限らず、以下のように変形してもよい。
（変形例１）
前記各実施形態では、能動素子をＭＩＳＦＥＴ素子としていたが、それに限らずバイポーラトランジスタ等で行ってもよい。
（変形例２）
素子分離領域は、前記各実施形態でのＬＯＣＯＳ２ではなく、プレーナＬＯＣＯＳあるいは、ＳＴＩ（Shallow Trench Isolation）構造、あるいは、ＳＯＩ（Silicon on Insulator）基板の場合はメサ分離で形成してもよい。
（変形例３）
サイドウォール用絶縁膜は、酸化シリコン膜でなく窒化シリコン膜で形成してもよい。
（変形例４）
裏面の余分な膜を除去する時に形成する半導体基板の表面保護膜は、フォトレジストではなく、耐熱性のあるポリイミド等で形成してもよい。
【００６２】
以下、上記実施形態から導き出される技術的思想を記載する。
（１）ゲート電極を有する能動素子が形成された半導体基板であって、
前記半導体基板の能動素子が形成されていない裏面側にゲート電極材料の膜が少なくともソース／ドレイン形成前に除去されている半導体装置。
この構成によれば、ゲート電極材料膜にはポリシリコンかあるいは金属材料が用いられる。半導体基板の裏面にそれらの膜が形成された場合、これらの材料の赤外線放射率が高いために高速昇降アニールにおけるランプアニール装置の温度を測定する放射温度計が正確な温度を示すことができなくなる。その結果、例えばソース／ドレイン形成において正確な制御ができなくなり、トランジスタ特性不良を引き起こす。したがって、高速昇降アニールに悪影響を及ぼす裏面に形成されたゲート電極材料膜を除去することにより、上記問題は解決できる。
【００６３】
（２）ゲート電極を有するＭＩＳＦＥＴが形成されたシリコン基板であって、
前記半導体基板の能動素子が形成されていない裏面側にゲート電極材料の膜及び酸化シリコン膜が少なくともソース／ドレイン形成前に除去されている半導体装置。
この方法によれば、半導体基板の裏面に形成されたゲート電極材料膜の除去だけでなくサイドウォール等の形成時に形成される酸化シリコン膜も除去することで、より高速昇降アニールを安定化させることができる。
【００６４】
（３）請求項４乃至６のうちいずれか一項に記載の半導体装置の製造方法であって、
前記高速昇降アニール工程では、前記半導体基板の裏面を放射温度計にて測定した測定値に基づき、前記ランプアニール装置の温度制御をすることを特徴とする半導体装置の製造方法。
この方法によれば、半導体基板の裏面に形成された、特にゲート電極材料膜を除去しているので半導体基板の赤外線放射率のシフトが低減されるので、放射温度計にて測定した温度はより正確になる。したがって、その放射率温度計の測定値に基づいたランプアニール装置の温度制御もより正確になり、安定した半導体装置の製造を行うことができる。
【図面の簡単な説明】
【００６５】
【図１】（ａ）〜（ｃ）は、本発明の第１の実施形態における半導体装置の製造工程をそれぞれ示す工程断面図。
【図２】（ａ）〜（ｃ）は、同じく半導体装置の製造工程をそれぞれ示す工程断面図。
【図３】（ａ）〜（ｃ）は、同じく半導体装置の製造工程をそれぞれ示す工程断面図。
【図４】（ａ）〜（ｃ）は、同じく半導体装置の製造工程をそれぞれ示す工程断面図。
【図５】本実施形態での高速昇降アニールを行うランプアニール装置の模式断面図。
【図６】（ａ）〜（ｃ）は、本発明の第２の実施形態における半導体装置の製造工程をそれぞれ示す工程断面図。
【図７】（ａ）〜（ｃ）は、同じく半導体装置の製造工程をそれぞれ示す工程断面図。
【図８】（ａ）〜（ｃ）は、本発明の第３の実施形態における半導体装置の製造工程をそれぞれ示す工程断面図。
【図９】（ａ）〜（ｃ）は、同じく半導体装置の製造工程をそれぞれ示す工程断面図。
【符号の説明】
【００６６】
１…半導体基板としてのシリコン基板、２…素子分離領域としてのＬＯＣＯＳ、３…能動素子領域としてのＭＩＳＦＥＴ形成領域、４…ゲート絶縁膜、５…ゲート電極材料膜、５ａ…ゲート電極、６…ゲート部、７…サイドウォール絶縁膜としての酸化シリコン膜、７ａ…サイドウォール、８…表面保護膜、９…不純物イオン、１０…ソース部（ドレイン部）、２１…ランプアニール装置、２４…ハロゲンランプ、２６…放射温度計。
【図１】
2005209707.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2005209707.tif 000008
【図７】
2005209707.tif 000009
【図８】
2005209707.tif 000010
【図９】
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