(57)【要約】    【課題】  プリンタ等の情報処理装置を安価に製造できることになるメモリ制御用ＩＣを提供する。    【解決手段】  プリンタ等に用いるメモリ制御用ＩＣ（メモリ制御ＡＳＩＣ１０）を、サブブロック・オーダリング方式のＣＰＵからのバースト転送要求に応答するための第１動作モードと、シーケンシャル・オーダリング方式のＣＰＵからのバースト転送要求に応答するための第２動作モードとのいずれかで動作可能な回路構成であると共に、前記第１動作モードと前記第２動作モードのいずれで動作すべきかを外部から指定可能な回路構成を有するものとして製造しておく。    【選択図】  図２
2005209078.tif 000002
【特許請求の範囲】
【請求項１】
メモリとＣＰＵとに接続されて使用されるメモリ制御用ＩＣであって、
サブブロック・オーダリング方式のＣＰＵからのバースト転送要求に応答するための第１動作モードと、シーケンシャル・オーダリング方式のＣＰＵからのバースト転送要求に応答するための第２動作モードとのいずれかで動作可能な回路構成であると共に、前記第１動作モードと前記第２動作モードのいずれで動作すべきかを外部から指定可能な回路構成を有する
ことを特徴とするメモリ制御用ＩＣ。
【請求項２】
メモリとＣＰＵとに接続されて使用されるメモリ制御用ＩＣであって、
前記ＣＰＵのオーダリング方式が、サブブロック・オーダリング方式，シーケンシャル・オーダリング方式のいずれであるかを示す方式指定信号が入力される方式指定信号入力端子と、
前記方式指定信号入力端子に、前記ＣＰＵのオーダリング方式がサブブロック・オーダリング方式であることを示す方式指定信号が入力されている状態では、前記ＣＰＵからのパースト転送要求を、サブブロック・オーダリング方式のＣＰＵからのバースト転送要求として取り扱って処理し、前記方式指定信号入力端子に、前記ＣＰＵのオーダリング方式がシーケンシャル・オーダリング方式であることを示す方式指定信号が入力されている状態では、前記ＣＰＵからのパースト転送要求を、シーケンシャル・オーダリング方式のＣＰＵからのバースト転送要求として取り扱って処理する内部回路と
を備えることを特徴とするメモリ制御用ＩＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリとＣＰＵとに接続されるメモリ制御用ＩＣに関する。
【背景技術】
【０００２】
周知のように、一般的なプリンタのメインコントローラ（ＣＰＵ等が搭載された回路基板）は、ＣＰＵとメモリとの間に，メモリ制御用のＡＳＩＣ（以下、メモリ制御用ＩＣと表記する）が設けられたものとなっているが、現在、市販されているＣＰＵには、バースト転送時に、メモリ上の順番（アドレスの順番）通りにデータを供給しなければならないＣＰＵ（以下、シーケンシャル・オーダリング方式のＣＰＵと表記する）と、メモリ上の順番とは異なる順番でデータを供給しなければならないＣＰＵ（以下、サブブロック・オーダリング方式のＣＰＵと表記する）とが存在している。
【０００３】
そして、ＣＰＵのオーダリング方式が異なれば、バースト転送時にメモリ制御用ＩＣが行わなければならない処理内容も異なるので、既存のプリンタのメインコントローラは、サブブロック・オーダリング方式のＣＰＵと、サブブロック・オーダリング方式のＣＰＵ用のメモリ制御用ＩＣとを搭載したもの、或いは、シーケンシャル・オーダリング方式のＣＰＵと、シーケンシャル・オーダリング方式のＣＰＵ用のメモリ制御用ＩＣとを搭載したものとなっている。
【０００４】
既存のプリンタのメインコントローラに用いられているこの構成は、サブブロック・オーダリング方式のＣＰＵを搭載したメインコントローラと、シーケンシャル・オーダリング方式のＣＰＵ用のメモリ制御用ＩＣとを搭載したメインコントローラとを製造する場合には、２種のメモリ制御用ＩＣを用意しておかなければならないものとなっている。そして、本質的な動作内容（バースト転送時以外の動作内容）が同じメモリ制御用ＩＣを２種用意しておかなければならないということは、製造コスト上、好ましいことではない。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、本発明の課題は、その使用により、プリンタ等の情報処理装置を安価に製造できることになるメモリ制御用ＩＣを提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明では、メモリとＣＰＵとに接続されて使用されるメモリ制御用ＩＣを、サブブロック・オーダリング方式のＣＰＵからのバースト転送要求に応答するための第１動作モードと、シーケンシャル・オーダリング方式のＣＰＵからのバースト転送要求に応答するための第２動作モードとのいずれかで動作可能な回路構成であると共に、第１動作モードと第２動作モードのいずれで動作すべきかを外部から指定可能な回路構成を有するものとして製造しておく。
【０００７】
すなわち、本発明のメモリ制御用ＩＣは、サブブロック・オーダリング方式のＣＰＵ、シーケンシャル・オーダリング方式のＣＰＵと組み合わせることも出来る回路構成を有する。従って、本発明のメモリ制御用ＩＣを用いて、サブブロック・オーダリング方式のＣＰＵが用いられた情報処理装置と、シーケンシャル・オーダリング方式のＣＰＵが用いられた情報処理装置とを製造するようにすれば、メモリ制御用ＩＣを大量に製造できることになる分、メモリ制御用ＩＣの単価が低下することになり、その結果として、各情報処理装置を安価なものとすることが出来ることになる。
【０００８】
本発明のメモリ制御用ＩＣの、動作モードを指定するための構成は、どのようなものであっても良い。例えば、外部から情報を書き込めるレジスタをメモリ制御用ＩＣ内に用意しておき、そのレジスタ内の情報に応じた動作を行うように、メモリ制御用ＩＣを構成しておいても良い。また、メモリ制御用ＩＣを、ＣＰＵのオーダリング方式が、サブブロック・オーダリング方式，シーケンシャル・オーダリング方式のいずれであるかを示す方式指定信号が入力される方式指定信号入力端子と、方式指定信号入力端子に、ＣＰＵのオーダリング方式がサブブロック・オーダリング方式であることを示す方式指定信号が入力されている状態では、ＣＰＵからのパースト転送要求を、サブブロック・オーダリング方式のＣＰＵからのバースト転送要求として取り扱って処理し、方式指定信号入力端子に、ＣＰＵのオーダリング方式がシーケンシャル・オーダリング方式であることを示す方式指定信号が入力されている状態では、ＣＰＵからのパースト転送要求を、シーケンシャル・オーダリング方式のＣＰＵからのバースト転送要求として取り扱って処理する内部回路とを備えるものとして、構成しておいても良い。
【発明を実施するための最良の形態】
【０００９】
以下、本発明を実施するための最良の形態を、図面を参照して詳細に説明する。
【００１０】
まず、図１を用いて、本発明のメモリ制御用ＩＣの一実施形態であるメモリ制御ＡＳＩＣ１０の概要（使用形態）を、説明する。
【００１１】
図示したように、本実施形態に係るメモリ制御ＡＳＩＣ１０は、プリンタを製造するために、サブブロック・オーダリング方式或いはシーケンシャル・オーダリング方式のＣＰＵ１１，ＲＯＭ１３，ＲＡＭ１４，ＩＯ制御ＡＳＩＣ１５，画像処理ＡＳＩＣ１６，印刷制御部１７等と組み合わされるＡＳＩＣである。
【００１２】
本メモリ制御ＡＳＩＣ１０には、ORDER_INFOを入力するためのORDER_INFO端子が設けられており、メモリ制御ＡＳＩＣ１０は、シーケンシャル・オーダリング方式のＣＰＵ１１と組み合わされる場合には、ORDER_INFO端子に“０”レベルのORDER_INFOが入力される状態で使用され、サブブロック・オーダリング方式のＣＰＵ１１と組み合わされる場合には、ORDER_INFO端子に“１”レベルのORDER_INFOが入力される状態で使用されるものとなっている。
【００１３】
次に、本メモリ制御ＡＳＩＣ１０の構成（機能）を説明する。
【００１４】
図２及び図３に示したように、メモリ制御ＡＳＩＣ１０は、ORDER_INFO端子に“０”レベルのORDER_INFOが入力されている状態では、ＣＰＵ１１からのバースト転送要求（BURST_INFO[2:0]が、“1xxb”であるメモリに対するリードアクセス要求）時に、MEM_ADR[4:2]が、CPU_ADR[4:2]+BURST_ST[2:0]となっているMEM_ADR（MEM_ADR[31:5]は、CPU_ADR[31:5]）を出力するアドレス変換回路を備えたＡＳＩＣとなっている。なお、BURST_ST[2:0]とは、アドレス変換回路が生成する、０から、“BURST_INFO[2:0]にて規定されるバースト長（転送するデータ数）−１”までその値が変化する信号（１個のデータの転送が終了度に値がインクリメントされる信号）のことである。
【００１５】
また、メモリ制御ＡＳＩＣ１０が備えるアドレス変換回路は、ORDER_INFO端子に“１”レベルのORDER_INFOが入力されている状態では、ＣＰＵ１１からのバースト転送要求時に、MEM_ADR[4:2]が、CPU_ADR[4:2]＾BURST_ST[2:0]となっているMEM_ADR（MEM_ADR[31:5]は、CPU_ADR[31:5]）を出力する回路となっている。なお、^は、排他的論理和を行うことを示す演算子である。
【００１６】
要するに、本実施形態に係るメモリ制御ＡＳＩＣ１０は、ORDER_INFO端子に“０”レベルのORDER_INFOが入力されている状態では、シーケンシャル・オーダリング方式のＣＰＵ用のメモリ制御ＡＳＩＣとして動作し、ORDER_INFO端子に“１”レベルのORDER_INFOが入力されている状態では、サブブロック・オーダリング方式のＣＰＵ用のメモリ制御ＡＳＩＣとして動作するように構成されたＡＳＩＣとなっている。
【００１７】
従って、このメモリ制御ＡＳＩＣ１０を用意しておきさえすれば、サブブロック・オーダリング方式のＣＰＵ１１を用いたプリンタも、シーケンシャル・オーダリング方式のＣＰＵ１１を用いたプリンタも、製造できることになる。そして、２種のメモリ制御ＡＳＩＣを用意しなくても良くなる分、各プリンタの価格（製造コスト）を下げられることになる。
【００１８】
＜変形形態＞
上記したメモリ制御ＡＳＩＣ１０は、各種の変形が可能である。例えば、メモリ制御ＡＳＩＣ１０は、ORDER_INFO端子に入力されているORDER_INFOのレベルによって動作内容が定まるＡＳＩＣであったが、メモリ制御ＡＳＩＣ１０を、ORDER_INFO相当の情報を設定可能な内部レジスタを備え、その内部レジスタに記憶された情報によって動作内容が定まるＡＳＩＣに変形しておいても良い。また、メモリ制御ＡＳＩＣ１０は、ＲＡＭとＲＯＭとに接続される、プリンタ用のＡＳＩＣであったが、メモリ制御ＡＳＩＣ１０を、ＲＯＭのみやＲＡＭのみに接続されるものに変形しても良いことや、プリンタ以外の情報処理装置用のものに変形しても良いことなどは当然のことである。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態に係るメモリ制御ＡＳＩＣの使用形態の説明図。
【図２】メモリ制御ＡＳＩＣの動作を説明するための図。
【図３】メモリ制御ＡＳＩＣの動作を説明するための図。
【符号の説明】
【００２０】
１０  メモリ制御ＡＳＩＣ、  １１  ＣＰＵ、  １３  ＲＯＭ、  １４  ＲＡＭ
１５  ＩＯ制御ＡＳＩＣ、  １６  画像処理ＡＳＩＣ、  １７  印刷制御部
【図１】
2005209078.tif 000003
【図２】
2005209078.tif 000004
【図３】
2005209078.tif 000005