(57)【要約】【課題】  高速で内部データを正確に転送する半導体記憶装置を実現する。【解決手段】  相補データバス線ＤＢＢ、／ＤＢＢをクロック信号ＣＬＫに同期してイコライズするイコライズ回路５５と、これらのデータバス線のデータを増幅するリードアンプ５７とを設ける。このリードアンプを、クロック信号に同期して活性化されるリードディテクト信号ＲＤＥＴおよび読出クロック信号ＣＬＫＱとに従って活性化する。このリードアンプの出力信号を、読出クロック信号に従って出力回路５８ａ、５９および６０で取り込んで外部読出データとして装置外部に出力する。【選択図】        図２３
2005310373.tif 000002
【特許請求の範囲】
【請求項１】
相補データを伝達するための相補データバスと、
データ読出動作時、クロック信号に同期して前記相補データバスの電位をイコライズするイコライズ回路、
活性化時、前記相補データバスのデータを増幅するリードアンプ、
データ読出指示に応答して、前記クロック信号に同期して活性化されるリードディテクト信号と前記クロック信号に同期した読出クロック信号とに従って前記リードアンプを活性化するリード制御手段、および
前記リードアンプの増幅データを前記読出クロック信号に従って取込んで出力する出力回路を備える、半導体記憶装置。
【請求項２】
前記リードアンプは、
活性化時、与えられたデータを増幅するリードアンプ回路、
前記相補データバスのデータを前記リードアンプ回路へ伝達する転送ゲートとを備え、
前記転送ゲートは、前記リードディテクト信号と前記リードクロック信号とに応答して選択的に導通する、請求項１記載の半導体記憶装置。
【請求項３】
前記転送ゲートは、前記イコライズ回路の非活性化前に導通状態へ駆動される、請求項２記載の半導体記憶装置。
【請求項４】
前記リードアンプは、前記読出クロック信号の活性化と前記読出デテクト信号の非活性化のうち早い方のタイミングで活性化される、請求項１記載の半導体記憶装置。
【請求項５】
マスク指示に応答して、前記リードアンプを非活性化しかつ前記リードアンプの出力ノードを所定電位にイコライズする手段をさらに備える、請求項１記載の半導体記憶装置。
【請求項６】
与えられたデータをクロック信号に同期して取込み、相補内部データを生成してデータバスに伝達するデータ入力回路、
活性化時前記データバスの相補データを増幅するライトアンプ、
前記ライトアンプの出力データを選択メモリセルに伝達するライトドライバと備える、半導体記憶装置。
【請求項７】
前記書込時、前記クロック信号の各サイクルごとに前記データバスを所定電位にイコライズするイコライズ回路をさらに備える、請求項６記載の半導体記憶装置。
【請求項８】
前記データバスは、複数のパッド各々に対応して設けられる複数のバス線対を含み、
前記複数のパッドのうち使用されるパッドの数を示す語構成情報に従って、前記複数のバス線対の１つを前記ライトアンプに接続するバス選択ゲートと、
前記バス選択ゲートと前記ライトアンプとの間に前記バス選択ゲートと直列に接続され、前記ライトアンプの増幅動作時、前記ライトアンプと前記バス選択ゲートとを切離すセンスゲートをさらに備える、請求項６記載の半導体記憶装置。
【請求項９】
前記語構成情報に従って選択的に動作可能状態とされ、動作可能時、書込指示に応答して活性化され、前記データ入力回路の出力データに従って前記データバスを３値データのいずれかにドライブする３値ライトデータコントロールドライバをさらに備える、請求項６記載の半導体記憶装置。
【請求項１０】
データマスク指示に応答して、前記ライトアンプを非活性化する手段をさらに備える、請求項６記載の半導体記憶装置。
【請求項１１】
データ読出時、前記データバスへ読出データを伝達するリードデータドライバと、
前記データ読出時、前記バス選択ゲートを非導通状態に設定する回路とをさらに含む、請求項８記載の半導体記憶装置。
【請求項１２】
マルチビットテストモード時、前記データバスのバス線対のデータの論理が同じか否かを判定し、該判定結果を示す相補信号を生成する判定回路と、
前記転送ゲートと並列に設けられ、前記マルチビットテストモード時、前記判定回路の相補信号を前記リードアンプへ伝達する第２の転送ゲートをさらに備える、請求項８記載の半導体記憶装置。
【請求項１３】
前記データバスには、複数のリードデータドライバが共通に結合され、前記リードデータドライバの各々は、非活性化時、出力ハイインピーダンス状態となり、かつ活性化時読出されたデータに従って前記データバスを駆動し、かつさらに、前記マルチビットテストモード時、読出されたデータに従って前記データバスのイコライズ電圧と異なる電圧レベルへ前記データバスを駆動するドライブ素子が能動化され前記イコライズ電圧と同じ電圧レベルへ前記データバスを駆動するドライブ素子は不能動化される、請求項１２記載の半導体記憶装置。
【請求項１４】
複数のパッド、および
各々が複数のメモリアレイに共通にかつ前記複数のパッドに対応して設けられかつ各々がバス線対を有する複数のデータバスを備え、前記複数のデータバスは対応のパッドのためのデータを転送し、
前記複数のデータバスのバス線対は、間に別のパッドに対応するデータバスのバス線が配置され、かつ各バス線対のバス線の位置が交換されるツイスト構造を有する、半導体記憶装置。
【請求項１５】
前記複数のパッドは、少なくとも第１の複数のパッドが使用される第１の語構成と第２の複数のパッドが使用される第２の語構成のいずれかに従って使用され、
前記複数のデータバスは、前記第１の語構成時に使用されるパッドに対応するデータバスと前記第１および第２の語構成において使用されるパッドに対応するデータバスとが組をなして配設され、各組内において互いに異なるパッドに対応するデータバスのバス線が交互に配置される、請求項１４記載の半導体記憶装置。
【請求項１６】
前記第１の複数は前記第２の複数よりも小さく、前記第２の語構成に使用されかつ前記第１の語構成時非使用とされるパッドに対応するデータバスを前記第１の語構成時所定電位に固定するための手段をさらに備える、請求項１４記載の半導体記憶装置。
【請求項１７】
複数のメモリセルのテストを同時に行なうマルチビットテストモード時、前記第１の語構成時に使用されるパッドに対応するデータバスに前記マルチビットテストモードデータが伝達され、前記マルチビットテストモード時、前記第１の語構成に対応するパッドに対応するデータバスと異なるデータバスを所定電位に設定する手段をさらに含む、請求項１４記載の半導体記憶装置。
【請求項１８】
各前記組は、互いに近接して配置されるパッドに対応して配置されるデータバスを含む、請求項１４記載の半導体記憶装置。
【請求項１９】
複数の行ブロックに分割されかつ前記複数の行ブロックが少なくとも２つのグローバルブロックに分割されるメモリアレイ、
前記複数の行ブロックに対応して配置され、対応の行ブロックとデータの授受を行なうための複数のローカルデータバス、および
前記複数の行ブロックに共通に配設される複数のグローバルデータバスを備え、前記グローバルブロックの一方側端部の行ブロックに対するローカルデータバスと前記グローバルデータバスの接続態様が、該グローバルブロックの他の行ブロックのローカルデータバスと前記グローバルデータバスとの接続態様とは異なり、かつ前記少なくとも２つのグローバルブロック各々において行ブロックが同時に活性化され、
複数のパッド、
前記複数のパッド各々に対応して設けられる複数のデータバス、および
前記複数のグローバルデータバス各々に対して設けられる複数のリードデータドライバを備え、前記複数のリードデータドライバは、１つのグローバルデータバスに対しては、互いに異なるデータバスに対応して複数のリードデータドライバが設けられるように配置され、
前記複数のパッドのうち使用されるパッドの数を示す語構成情報と前記メモリアレイの選択行ブロックを指定する行ブロック指定信号とに従って、前記複数のリードデータドライバを選択的に活性化して前記複数のグローバルデータバスと前記複数のデータバスとの対応関係を決定する制御手段を備える、半導体記憶装置。
【請求項２０】
前記行ブロック指定信号は、選択行ブロックが前記一方側端部の行ブロックであるか否かを特定する、請求項１９記載の半導体記憶装置。
【請求項２１】
前記語構成情報が前記複数のパッドすべてを使用することを示すとき、前記行ブロック指定信号は無視して前記複数のリードデータドライバの活性／非活性が制御される、請求項１９記載の半導体記憶装置。
【請求項２２】
前記複数のグローバルデータバス各々において、前記複数のデータバスのうち予め定められたデータバスに対してリードデータドライバが設けられる、請求項１９記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関し、特に、クロック信号に同期して動作するクロック同期型半導体記憶装置に関する。より特定的には、語構成を切換えることのできるクロック同期型半導体記憶装置の内部データ転送系の構成に関する。
【背景技術】
【０００２】
図５８は、従来の同期型半導体記憶装置の全体の構成を概略的に示す図である。図５８において、同期型半導体記憶装置９００は、各々が行列状に配列される複数のメモリセルを有するメモリアレイＭＡａ、ＭＡｂ、ＭＡｃ、およびＭＡｄと、メモリアレイＭＡａ〜ＭＡｄそれぞれに対応して設けられる多ビット内部データバス９１０ａ〜９１０ｄと、アドレス信号ＣＡと選択信号φｓｅｌとに従って多ビット内部データバス９１０ａ〜９１０ｄのバス線を選択するセレクタ／ドライバ９１５と、このセレクタ／ドライバ９１５からのデータを伝達する内部リードデータバス９２０と、内部リードデータバス９２０から与えられたデータに従って外部データを生成する出力回路ＯＢを含む。
【０００３】
メモリアレイＭＡａ〜ＭＡｄは、それぞれバンク♯０〜バンク♯３を構成し、互いに独立に、選択状態へ駆動される。ここで、「選択状態」は、メモリアレイ内においてワード線が選択状態へ駆動されてその選択ワード線に接続されるメモリセルデータが保持されている状態を示す。
【０００４】
選択信号φｓｅｌは、出力回路ＯＢからの出力データＤＱのビット幅に応じて選択的かつ固定的に設定される。たとえば×４、×８、×１６および×３２ビットなどの複数の語構成に１つのチップで対応する。
【０００５】
メモリアレイＭＡａ〜ＭＡｄそれぞれに対応して多ビット内部データバス９１０ａ〜９１０ｄが設けられているのは、以下の理由による。バンク♯０〜♯３は互いに独立に選択状態へ駆動され、したがって、複数のバンクを選択状態に保持することができる。しかしながら、メモリセルのデータの書込／読出を行なうアクセス動作は、１つのバンクに対して行なわれる。このバンクの数は、変更可能である。したがって、任意のバンク構成に容易に対応するために、メモリアレイＭＡａ〜ＭＡｄそれぞれに対応して内部データバス９１０ａ〜９１０ｄが設けられる。内部データバス９１０ａ〜９１０ｄのビット幅は、内部リードデータバス９２０のビット幅と同じである。セレクタ／ドライバ９１５が、選択されたバンクに従って内部データバスを選択して、内部リードデータバス９２０に結合する。このセレクタ／ドライバ９１５は、また選択信号φｓｅｌとアドレス信号ＣＡとに従って、出力データビットＤＱのビット幅に応じて、バスの接続経路を切換える。
【０００６】
図５９は、セレクタ／ドライバ９１５の構成を概略的に示す図である。図５９においては、１つの内部データバスに対する回路部分が代表的に示される。内部データバス９１０（９１０ａ〜９１０ｄ）は、４ビットのバス線９１０−０〜９１０−３を含む。これらのデータバス線９１０−０〜９１０−３それぞれに対しては、メモリセルデータＩＯ０〜ＩＯ３を増幅するプリアンプ９２５−０〜９２５−３の出力データが伝達される。
【０００７】
リードデータバス９２０も、４ビットのリードデータバス線９２０−０〜９２０−３を含む。これらのリードデータバス線９２０−０〜９２０−３それぞれに、出力回路ＯＢ０〜ＯＢ３が設けられ、出力データＤＱ０〜ＤＱ３がそれぞれ出力される。
【０００８】
セレクタ／ドライバ９１５は、アドレス信号ＣＡと選択信号φｓｅｌを受けるＯＲ回路９１５ａと、ＯＲ回路９１５ａの出力信号を反転するインバータ９１５ｂと、リードデータバス線９２０−０〜９２０−３それぞれに対応して設けられるドライブ回路ＤＶ０〜ＤＶ３と、インバータ９１５ｂの出力信号に従って、データバス線９１０−０をドライブ回路ＤＶ１の入力部に結合するトランスファーゲートＴＸ０と、ＯＲ回路９１５ａの出力信号に従ってデータバス線９１０−１をドライブ回路ＤＶ１の入力部に結合するトランスファーゲートＴＸ１と、インバータ９１５ｂの出力信号に従って、データバス線９１０−２をドライブ回路ＤＶ３の入力部に結合するトランスファーゲートＴＸ２と、ＯＲ回路９１５ａの出力信号に従ってデータバス線９１０−３をドライブ回路ＤＶ３の入力部に結合するトランスファーゲートＴＸ３を含む。ドライブ回路ＤＶ０およびＤＶ２は、選択信号φｓｅｌがＨレベルのとき能動化され、データバス線９１０−０および９１０−２上に与えられた読出データに従ってリードデータバス線９２０−０〜９２０−２を駆動する。
【０００９】
選択信号φｓｅｌは、Ｈレベルのとき、語構成（出力データビット数）が×４ビット構成であることを示し、Ｌレベルのときには、語構成が２ビットであることを示す。次に、この図５９に示すセレクタ／ドライバ９１５の動作について簡単に説明する。
【００１０】
語構成が×４ビット構成のとき、選択信号φｓｅｌは、Ｈレベルに固定的に設定される。この状態においては、ＯＲ回路９１５ａの出力信号はＨレベルであり、トランスファーゲートＴＸ１およびＴＸ３は導通状態、トランスファーゲートＴＸ０およびＴＸ２が非導通状態である。またドライブ回路ＤＶ０およびＤＶ２も動作可能状態に設定される。したがって、この状態においては、データバス線９１０−０〜９１０−３それぞれに伝達されたデータに従ってドライブ回路ＤＶ０〜ＤＶ３によりリードデータバス線９２０−０〜９２０−３が駆動され、出力回路ＯＢ０〜ＯＢ３を介して４ビットのデータＤＱ０〜ＤＱ３が出力される。
【００１１】
選択信号φｓｅｌがＬレベルのときには、ドライブ回路ＤＶ０およびＤＶ２は、動作不能状態に設定される。この状態においては、アドレス信号ＣＡのＨレベル／Ｌレベルに従って、トランスファーゲートＴＸ０〜ＴＸ３が選択的に導通状態となる。アドレス信号ＣＡがＨレベルのときには、ＯＲ回路９１５ａの出力信号がＨレベルとなり、トランスファーゲートＴＸ１およびＴＸ３が導通状態となり、データバス線９１０−１および９１０−３が、それぞれドライブ回路ＤＶ１およびＤＶ３に結合される。したがって、この状態においては、メモリセルデータＩＯ１およびＩＯ３が、それぞれ出力回路ＯＢ１およびＯＢ３に伝達されて、データＤＱ１およびＤＱ３が生成される。一方、アドレス信号ＣＡがＨレベルのときには、トランスファーゲートＴＸ１およびＴＸ３が非導通状態、トランスファーゲートＴＸ０およびＴＸ２が導通状態となる。データバス線９１０−０および９１０−２が、それぞれ、ドライブ回路ＤＶ１およびＤＶ３に結合される。この場合においては、メモリセルデータＩＯ０およびＩＯ２が出力回路ＯＢ１およびＯＢ３に伝達されてデータビットＤＱ１およびＤＱ３が生成される。これにより、２ビット構成のデータが出力される。出力回路ＯＢ０およびＯＢ２は、語構成が×２ビット構成のときには、非作動状態に設定される。
【００１２】
この図５９に示すようにセレクタ／ドライバ９１５を用いることにより、内部回路構成を変更することなく複数の語構成に対応することができる。
【００１３】
内部データの読出転送を高速で行うために、センスアンプのセンスノードに読出電圧を閉じ込めた後にセンス動作を行う構成が、特開平４−１１４３９５号公報（特許文献１）に示されている。
【特許文献１】特開平４−１１４３９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
図５８に示すように、メモリアレイＭＡａ〜ＭＡｄそれぞれに対応してデータバスを配置する場合、データバスの占有面積が増加する。特に、語構成が×１６ビットまたは×３２ビットなどと大きくなった場合、バスの占有面積が増大する。また、セレクタ／ドライバ９１５により、語構成に応じてバスの接続を切換える場合、この接続を切換えるためのトランスファーゲートにおいて信号伝播遅延が生じ、高速で信号を伝達することができなくなるという問題が生じる。特に、語構成が、×１６および×３２ビットの間で切換える場合、このセレクタ／ドライバのトランスファーゲートの数が多くなり、占有面積が増大する。特に、語構成が、×４、×８および×１６のいずれかに設定されるという、選択可能な語構成の数が増加した場合、このセレクタ／ドライバは、３２ビットから１６ビットの選択、１６ビットから８ビットの選択、および８ビットから×４ビットの選択という３段階の選択動作を行なう必要があり、このセレクタ／ドライバの占有面積が増加し、また応じて信号伝播遅延も増加し、高速でデータの読出を行なうことができなくなる。
【００１５】
このセレクタ／ドライバは、同様、データ書込経路に対しても設けられており、高速でデータを選択メモリセルへ伝達することができなくという問題が生じる。
【００１６】
また、クロック同期型半導体記憶装置においては、いわゆるＣＡＳレイテンシと呼ばれる動作パラメータが存在する。これは、アクセスコマンド（データ読出を指示するリードコマンドまたはデータ書込を指示するライトコマンド）が与えられてから、実際にメモリセルにデータが書込まれるかまたは外部にデータが読出されるまでに必要とされるクロック信号のサイクル数である。内部では、このＣＡＳレイテンシに併せて、回路が駆動される。したがって、この図５９に示す場合、セレクタ／ドライバに対するアドレス信号ＣＡは、このＣＡＳレイテンシに応じて活性化タイミングを変更する必要がある。したがって、このアドレス信号ＣＡの確定タイミングと、プリアンプ６２５−０〜９２５−３の出力データの確定タイミングのずれが生じ、タイミングマージンを考慮する必要があり、高速のデータ読出を行なうことができなくなる。これは、またデータ書込においても同様である。
【００１７】
上述の特許文献１においては、センスアンプにおいて選択メモリセルの読出データをセンスノードに閉じ込めた後にセンス動作を行う構成が示されているものの、このセンスノードに電荷を閉じ込めるタイミングとしては、固定的に定められており、外部クロック信号との位相関係については何ら考慮していないし、また、動作周波数に応じて閉込めタイミングを変更する構成については何ら考慮していない。
【００１８】
また、この特許文献１においては、内部データバスでのデータの転送タイミングおよび出力タイミングについても何ら考慮していない。
【００１９】
それゆえ、この発明の目的は、簡易な回路構成で、高速で書込／読出時内部データを転送することのできる半導体記憶装置を提供することである。
【００２０】
この発明の他の目的は、語構成にかかわらず、高速で内部データの転送を行なうことのできる半導体記憶装置を提供することである。
【００２１】
この発明のさらに他の目的は、低占有面積で高速でかつ安定に内部データを転送することのできるクロック同期型半導体記憶装置を提供することである。
【課題を解決するための手段】
【００２２】
この発明の第1の観点に係る半導体記憶装置は、相補データを伝達するための相補データバスと、データ読出動作時、クロック信号に同期してこの相補データバスを所定電位にイコライズするイコライズ回路と、活性化時相補データバスのデータを増幅するリードアンプと、読出指示に応答してクロック信号に同期して活性化されるリードディテクト信号とこのクロック信号に同期した読出クロック信号に従ってリードアンプを活性化するリード制御手段と、リードアンプの増幅データを読出クロック信号に従って取込んで出力する出力回路を備える。
【００２３】
この発明の第２の観点に係る半導体記憶装置は、クロック信号に同期して、与えられたデータを取込み相補内部データを生成してデータバスに伝達するデータ入力回路と、活性化時データバスの差動データを増幅するライトアンプと、このライトアンプの出力データを選択メモリセルに伝達するライトドライバとを備える。
【００２４】
この発明の第３の観点に係る半導体記憶装置は、複数のパッドと、各々が複数のメモリアレイに共通にかつこれら複数のパッドに対応して設けられ、かつ各々がバス線対を有する複数のデータバスとを備える。複数のデータバスは、対応のパッドへのまたはからのデータを転送する。これら複数のデータバスのバス線対は、間に別のパッドに対応するデータバスのバス線が配置され、かつ各バス線対のバス線の位置が交換されるツイスト構造を有する。
【００２５】
この発明の第４の観点に係る半導体記憶装置は、複数のメモリセルを有しかつ複数の行ブロックに分割されるメモリアレイを含む。複数の行ブロックはは、少なくとも２つのグローバルブロックに分割される。
【００２６】
この発明の第４の観点に係る半導体記憶装置は、さらに、各行ブロックに対応して配置され、対応の行ブロックとデータの授受を行なう複数のローカルデータバスと、複数の行ブロックに共通に配設される複数のグローバルデータバスとを備える。これらグローバルブロックの一方側端部に配設される行ブロックに対するローカルデータバスとグローバルデータバスの接続態様が、該グローバルバンクの他の行ブロックのローカルデータバスとグローバルデータバスとの接続態様とは異なりかつ少なくとも２つのグローバルブロック各々において行ブロックが同時に活性化される。
【００２７】
この発明の第４の観点に係る半導体記憶装置は、さらに、複数のパッドと、これら複数のパッド各々に対応して設けられる複数のデータバスと、複数のグローバルデータバス各々に対して設けられる複数のリードデータドライバを含む。１つのグローバルデータバスに対しては、互いに異なるデータバスに対応して設けられる複数のリードデータドライバが設けられる。
【００２８】
この発明の第４の観点に係る半導体記憶装置はさらに、複数のパッドのうち使用されるパッドの数を示す語構成情報とメモリアレイの選択行ブロックを指定する行ブロック指定信号とに従って複数のリードデータドライバを選択的に能動化して複数のグローバルデータバスと複数のデータバスとの対応関係を決定する制御手段を備える。
【発明の効果】
【００２９】
それぞれが複数のパッド各々に対応する複数のデータバスを設けかつこれら複数のデータバスを複数のメモリアレイに共通に配設することにより、語構成切換のためにバスの接続経路を切換えることが不要となり、バスセレクタを設ける必要がなく、バス占有面積を低減することができ、かつ高速でデータ信号を伝達することができる。
【００３０】
すなわち、第１の観点に係る発明に従えば、データバスを、相補データ信号を伝達するように構成し、かつ相補データバスを所定電圧レベルにイコライズしているため、小振幅信号のデータバスを伝達することができ、高速データ転送が可能となる。
【００３１】
また、リードアンプを、データバスと切離して増幅動作を行なうように構成することにより、高速で増幅動作を行なうことができる。
【００３２】
また、リードアンプの検知ノードは、データバスのイコライズ中にデータバスに結合されるように構成することにより、容易にリードアンプの検知ノードを初期設定することができる。また、リードアンプ外部に、データバスイコライズ回路を設けることができ、パッド近傍に配置されるリードアンプの占有面積を低減することができ、パッド近傍のレイアウト面積を低減することができる。
【００３３】
また、クロック信号の活性化およびディテクト信号の非活性化の早い方のタイミングでリードアンプを活性化することにより、クロック周波数が変化しても活性化タイミングを調整して正確にデータの読出しを行なえる。
【００３４】
また、マスク指示に従ってリードアンプを非活性化しかつリードアンプの出力ノードを所定電位にイコライズするように構成することにより、容易にＣＡＳレイテンシにかかわらず、同じタイミングでデータ出力にマスクをかけることができる。また、リードアンプを非活性化しているため、出力回路に与えられる内部クロック信号とこのマスク指示とのタイミングマージンを考慮する必要がなく、正確なデータのマスクを実現することができる。
【００３５】
また、第２の観点に係る発明においては、クロック信号に同期して相補内部データを生成してデータバスへ差動データを伝達するように構成しており、小振幅信号の書込データを転送することができ、高速書込が実現される。
【００３６】
また、データ書込時各サイクルごとにデータバスを所定電位にイコライズすることにより、正確な書込を実現することができる。また、内部書込信号は所定電位から変化するため、常に、書込データの論理にかかわらず、信号の変化時間を同じとすることができ、高速データ転送を実現することができる。
【００３７】
また、語構成に応じて、複数のバス線対の１つをバス選択ゲートで選択し、このバス選択ゲートおよび分離ゲートを介してライトデータドライバとライトアンプとを接続するように構成することにより、バス選択のための回路構成が簡略化され、回路占有面積が低減される。また、ライトアンプの動作時、データバスとライトアンプとが切離されるため、高速の書込データの増幅を行なうことができる。
【００３８】
また、語構成情報において選択的にライトデータコントロールドライバを用いて、データ入力回路の出力データに従ってデータバスへ３値データを伝達するように構成することにより、常に、ライトアンプを正確に動作させることができる。
【００３９】
また、データマスク時、ライトアンプを非活性化することにより、外部からの書込データに対し正確なタイミングでマスクをかけることができる。
【００４０】
また、リードデータドライバの活性化時、データバスとライトアンプを切離すように構成することにより、リードデータドライバの負荷が軽減され、高速でデータの読出を行なうことができる。
【００４１】
また、マルチビットテストモード時、相補データバスのデータの論理が同じであるか否かを判定する判定回路の出力信号を、リードアンプ分離ゲートと並列に設けられる転送ゲートを介してリードアンプへ伝達することにより、データバスを用いてマルチビットテストを行なうことができ、テスト専用バスを設ける必要がなく、テスト回路占有面積を低減することができる。
【００４２】
また、データバスに複数のリードデータドライバを並列に接続し、マルチビットテストモード時、イコライズされたバスを、このイコライズ電圧と異なる電圧レベルへ駆動するように構成することにより、このリードデータドライバをマルチビットテストモード時ワイヤードＯＲ接続することができ、マルチビットテスト判定結果出力を、通常データ読出に用いられるリードデータドライバを用いて行なうことができる。
【００４３】
この第３の観点の発明に従えば、複数のデータバスを交差部を有するように配設しかつバス線の間には、他のバスのバス線を配設しているため、対をなすバスのノイズがキャンセルされかつ他のバス線によりシールドされ、容量結合によるノイズが生じることがなく、高速かつ安定に小振幅データ信号を伝達することができる。
【００４４】
また、ある語構成において使用されるバスと未使用となるバスとを組とし、これらのバス線を交互に配置することにより、未使用バスをシールドとして利用することができ、確実に、対をなすバス線間の容量結合ノイズを防止することができる。
【００４５】
また、未使用バス線を、所定電位に固定するように構成することにより、より確実に、ノイズ抑制のためのシールドとして未使用バス線を使用することができる。
【００４６】
また、マルチビットテストモード時に、未使用とされるデータバスを、所定電位に設定することにより、マルチビットテストモード時ワイヤードＯＲ接続されるリードデータバスの出力信号を、容量結合ノイズの影響を受けることなく正確に伝達することができる。
【００４７】
また、互いに近接するパッド対応のデータバスを組としているので、データバスの長さが等しく、各組においてデータバスの寄生容量を等しくでき、正確にノイズを相殺できる。
【００４８】
第４の観点の発明に従えば、グローバルデータバスとメモリブロックの接続が行ブロック位置において異なるメモリアレイにおいて、行ブロック指定信号と語構成情報とに従ってリードデータドライバを選択的に活性化しているため、正確に、行ブロックとデータバスの接続関係を、１対１対応に保持することができ、マルチビットテストを正確に実現することができる。
【００４９】
また、行ブロック指定信号を、端ブロックであるか否かに従って、データバスと行ブロックとの接続関係を設定することにより、通常動作モード時において、選択メモリセルデータの衝突が生じず、またパッドと行ブロックとの対応関係を１対１に設定することができる。
【００５０】
また、語構成情報に従って複数のパッドすべてが利用されるときには、この行ブロック指定信号は無視することにより、データバス切換のための回路構成が簡略化される。
【００５１】
また、グローバルデータバスそれぞれに対して、所定のデータバスに対してリードデータドライバが配置することにより、必要最小限のリードドライバを配置するだけで、複数の語構成に対応することができる。
【発明を実施するための最良の形態】
【００５２】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体記憶装置の全体の構成を概略的に示す図である。図１において、半導体記憶装置１は、各々が行列状に配列される複数のメモリセルを有するメモリアレイ２ａ〜２ｄと、メモリアレイ２ａ〜２ｄ各々に設けられる対応のメモリアレイのメモリセルのデータの書込／読出を行なうコラムローカル回路３ａ〜３ｄを、データを入出力するためのパッドＰＰＤ０およびＰＰＤ１と、これらのパッドＰＰＤ０およびＰＰＤ１に対し１対１の関係で対応して設けられるデータバスＤＢ０およびＤＢ１を含む。データバスＤＢ０およびＤＢ１は、連続するたとえば低抵抗のアルミニウム配線で形成され、メモリアレイ２ａ〜２ｄに共通に配設される。データバスＤＢ０およびＤＢ１には、語構成に応じて接続経路を切換えるためのバスセレクタ／ドライバは設けられていない。パッドＰＰＤ０およびＰＰＤ１を介して装置外部との間でデータビットの入出力が行なわれる。この半導体記憶装置１は、×２ビット構成および×１ビット構成の語構成のいずれかで動作可能である。この語構成の設定は、たとえば特定のボンディングパッドを所定の電圧レベルに設定することにより指定される。
【００５３】
メモリアレイ２ａ〜２ｄの各々は、互いに独立に選択状態へ駆動することができ、メモリアレイ２ａ〜２ｄは、それぞれバンク♯０〜バンク♯３を構成する。メモリアレイ２ａ〜２ｄにおいては、それぞれ、パッドＰＰＤ０およびＰＰＤ１に対応するアレイＩＯ線ＡＩＯ０およびＡＩＯ１が配置される。×２ビット構成のときには、これらのアレイＩＯ線ＡＩＯ０およびＡＩＯ１に、データがそれぞれ伝達される。×１ビット構成のときには、これらのアレイＩＯ線ＡＩＯ０およびＡＩＯ１のうち一方に、読出されるべきデータが出力される。この選択態様については後に詳細に説明する。単に、ここでは、メモリアレイ２ａ〜２ｄにおいては、語構成にかかわらず、同時に複数個のメモリセルが選択されることのみを述べる。
【００５４】
メモリアレイ２ａ〜２ｄそれぞれにおいて、アレイＩＯ線ＡＩＯ０は、それぞれ、リードデータドライバ４ａａ、４ｂａ、４ｃａおよび４ｄａを介してデータバスＤＢ０に結合される。一方、メモリアレイ２ａ〜２ｄそれぞれにおいて、アレイＩＯ線ＡＩＯ１は、コラムローカル回路内に設けられる２つのリードデータドライバを介してデータバスＤＢ０およびＤＢ１に結合される。すなわち、メモリアレイ２ａにおいては、アレイＩＯ線ＡＩＯ１は、リードデータドライバ４ａｂおよび４ａｃを介してデータバスＤＢ０およびＤＢ１にそれぞれ結合される。メモリアレイ２ｂにおいては、アレイＩＯ線ＡＩＯ１は、リードデータドライバ４ｂｂおよび４ｂｃを介してデータバスＤＢ０およびＤＢ１にそれぞれ結合される。メモリアレイ２ｃにおいては、アレイＩＯ線ＡＩＯ１は、リードデータドライバ４ｃｂおよび４ｃｃを介してデータバスＤＢ０およびＤＢ１に結合される。メモリアレイ２ｄにおいては、アレイＩＯ線ＡＩＯ１は、リードデータドライバ４ｄｂおよび４ｄｃを介してデータバスＤＢ０およびＤＢ１にそれぞれ結合される。
【００５５】
語構成に応じて、リードデータドライバ４ａｂ、４ｂｂ、４ｃｂ、および４ｄｂの組とリードデータドライバ４ａｃ、４ｂｃ、４ｃｃ、４ｄｃの組の一方が動作可能状態に設定される。×１ビット構成のときには、データバスＤＢ０を介して１ビットデータが転送される。この場合、パッドＰＰＤ０が用いられ、パッドＰＰＤ１が使用されない。これらのパッドＰＰＤ０およびＰＰＤ１に近接して、出力制御回路５ａおよび５ｂがそれぞれ配置される。これらの出力制御回路５ａおよび５ｂは、データバスＤＢ０およびＤＢ１を介して転送されるデータを増幅して対応のパッドＰＰＤ０およびＰＰＤ１へ出力する。
【００５６】
図２は、図１に示す半導体記憶装置の×１ビット構成時におけるリードデータドライバの配置を示す図である。図２において、×１ビット構成においては、リードデータドライバ４ａｂ、４ｂｂ、４ｃｂおよび４ｄｂが動作可能状態に設定され、メモリアレイ２ａ〜２ｄそれぞれのアレイＩＯ線ＡＩＯ０およびＡＩＯ１が、データバスＤＢ０に結合される。メモリアレイ２ａ〜２ｄそれぞれにおいて、２つのリードデータドライバのうちいずれが選択されるかは、コラムアドレス信号の１ビットを用いて決定される。したがって、たとえばメモリ２ａがアクセスされるとき、リードデータドライバ４ａａおよび４ａｂの一方が、アドレス信号に従って選択されて、データバスＤＢ０にデータを出力する。この場合、後に説明するが、アドレス信号が、リードデータドライバ４ａａ〜４ｂｂに与えられず、前段のたとえばプリアンプアドレス信号ビットに従った選択的な活性化が行なわれ、その読出データに従ってリードデータドライバが、出力ハイインピーダンス状態に設定されてもよい。これにより、パッドＰＰＤ０を介して１ビットのデータの入出力を行なうことができる。
【００５７】
図３は、この半導体記憶装置１の×２ビット構成時におけるリードデータドライバの配置を示す図である。図３において、メモリアレイ２ａ〜２ｄにおいては、リードデータドライバ４ａｃ、４ｂｃ、４ｃｃ、および４ｄｃが動作可能状態に設定される。したがってこの図３に示す配置においては、メモリアレイ２ａ〜２ｄのアレイＩＯ線ＡＩＯ０およびＡＩＯ１がそれぞれ、データバスＤＢ０およびＤＢ１に対応し、２ビットのデータを読出すことができる。
【００５８】
したがって、単にリードデータドライバを語構成に応じて選択的に動作可能状態に設定し、アレイＩＯ線とデータバスとの対応関係を変更しているため、データバスの接続経路を変更するためのセレクタは不要となり、高速のデータ転送を実現することができる。
【００５９】
図４は、１つのメモリアレイに対する構成をより具体的に示す図である。図４においては、アレイＩＯ線ＡＩＯ１に対応する部分の構成を示す。メモリアレイ２は、複数の列ブロックＣ♯０〜Ｃ♯ｎに分割される。これらの列ブロックＣ♯０〜Ｃ♯ｎそれぞれに対し、選択信号ＳＥＬ０の活性化時動作可能状態に設定されるリードデータドライバ４ｘ０〜４ｘｎと選択信号ＳＥＬ１の活性化時動作可能状態に設定されるリードデータドライバ４ｙ０〜４ｙｎが設けられる。リードデータドライバ４ｘ０〜４ｘｎは、それぞれの出力が共通にデータバスＤＢ０に接続され、リードデータドライバ４ｙ０〜４ｙｎは、それぞれの出力が共通にデータバスＤＢ１に接続される。リードデータドライバ４ｘ０および４ｙ０は、ブロック選択信号ＢＳ０の活性化時活性化されて、列ブロックＣ♯０から読出されたデータを増幅する。
【００６０】
リードデータドライバ４ｘ１および４ｙ１は、ブロック選択信号ＢＳ１の活性化時活性化される。また、リードデータドライバ４ｘｎおよび４ｙｎは、ブロック選択信号ＢＳｎの活性化時作動状態とされる。これらのブロック選択信号ＢＳ０〜ＢＳｎは、それぞれ列ブロックＣ♯０〜Ｃ♯ｎが選択されたことを示す。これらのリードデータドライバ４ｘ０〜４ｘｎおよび４ｙ０〜４ｙｎは、非活性化時出力ハイインピーダンス状態に設定される。選択信号ＳＥＬ（ＳＥＬ０，ＳＥＬ１）およびブロック選択信号ＢＳ（ＢＳ０〜ＢＳｎ）がともに活性状態のとき、対応のリードデータドライバが活性化されて、対応の列ブロックから読出されたデータをデータバスＤＢ０またはＤＢ１へ伝達する。
【００６１】
列ブロックＣ♯０〜Ｃ♯ｎそれぞれに対しリードデータドライバを設けることにより、各列ブロックからデータバスＤＢ０またはＤＢ１までの信号伝達時間が同じとなり、タイミングマージンを考慮する必要がなく、高速でデータ読出を行なうことができる。
【００６２】
ブロック選択信号ＢＳ０〜ＢＳｎは、列アドレス信号の下位ビットをデコードすることにより生成される。
【００６３】
図５は、選択信号発生部の構成の一例を示す図である。図５において、特定のパッドＰＡＤに接続されるノードＮＤと接地ノードの間に接続される高抵抗の抵抗素子Ｒｚと、ノードＮＤの信号を反転するインバータＩＶ０と、インバータＩＶ０の出力信号を反転するインバータＩＶ１が設けられる。インバータＩＶ０から選択信号ＳＥＬ０が出力され、インバータＩＶ１から選択信号ＳＥＬ１が出力される。パッドＰＡＤは、ボンディングワイヤＢＷを介して選択的に電源電圧Ｖｃｃを伝達するフレームリードＦＬに接続される。ボンディングワイヤＢＷによりパッドＰＡＤとフレームリードＦＬとが接続されるとき、ノードＮＤは、電源電圧Ｖｃｃレベルとなり、選択信号ＳＥＬ０がＬレベル、選択信号ＳＥＬ１がＨレベルとなり、データバスＤＢ１の接続が指定される。一方、パッドＰＡＤに対しボンディングワイヤＢＷが設けられないかまたは、パッドＰＤが接地電圧レベルに設定されるとき（近傍に接地パッドが存在する場合）、ノードＮＤは、接地電圧レベルとなり、選択信号ＳＥＬ０がＨレベル、選択信号ＳＥＬ１がＬレベルとなり、データバスＤＢ０への接続が指定される。
【００６４】
なお、ブロック選択信号ＢＳ０〜ＢＳｎ生成時において、×２ビット構成と×１ビット構成で切換える場合、ブロック選択用のアドレス信号の最下位ビットが、×１ビット構成時活性化される選択信号ＳＥＬ０に従って縮退状態（相補のビットがともに選択状態）に設定される。これにより、×２ビット構成時、２つの列ブロックからのデータが並列に出力され、×１ビット構成時においては、１つの列ブロックからのデータが、データバスＤＢ０に出力される。
【００６５】
なお、図４に示す構成においては、列ブロックＣ♯０〜Ｃ♯ｎが、それぞれ隣接する列で構成されるように示される。しかしながら、これらの列ブロックＣ♯０〜Ｃ♯ｎは、メモリアレイ２内において、分散配置される列構成されてもよい。すなわち、隣接する列が異なる列ブロックに含まれる構成であってもよい。
【００６６】
また、図４に示す構成においては、列ブロックＣ♯０〜Ｃ♯ｎそれぞれに対してリードデータドライバの組が配置されている。しかしながら、列ブロックＣ♯０〜Ｃ♯ｎそれぞれに対しプリアンプを設け、これらの列ブロックＣ♯０〜Ｃ♯ｎのプリアンプの出力が共通にリードデータドライバの組に結合される構成であってもよい。プリアンプが非選択時出力インピーダンス状態に設定される構成が用いられればよい。
【００６７】
［変更例］
図６は、この発明の実施の形態１の変更例の構成を概略的に示す図である。図６においても、×１ビット構成および×２ビット構成の間で語構成を切換えることのできる半導体記憶装置が示される。この図６に示す半導体記憶装置においては、リードデータドライバに代えて、データの書込および読出を行なうためのデータバスコントロール回路が配置される。すなわちメモリアレイ２ａにおいては、データバスコントロール回路６ａａがアレイＩＯ線ＡＩＯ０に対して配置され、またデータバスコントロール回路６ａｂおよび６ａｃがアレイＩＯ線ＡＩＯ１に対して設けられる。メモリアレイ２ｂにおいては、アレイＩＯ線ＡＩＯ０に対して、データバスコントロール回路６ｂａが配置され、アレイＩＯ線ＡＩＯ１に対してデータバスコントロール回路６ｂｂおよび６ｂｃが配置される。メモリアレイ２ｃにおいては、アレイＩＯ線ＡＩＯ０に対してデータバスコントロール回路６ｃａが配置され、アレイＩＯ線ＡＩＯ１に対してデータバスコントロール回路６ｃｂおよび６ｃｃが配置される。メモリアレイ２ｄにおいてはアレイＩＯ線ＡＩＯ０に対してデータバスコントロール回路６ｄａが配置され、アレイＩＯ線ＡＩＯ１に対してデータバスコントロール回路６ｄｂおよび６ｄｃが配置される。
【００６８】
またパッドＰＰＤ０およびＰＰＤ１に近接して、データの入出力を行なうための入出力制御回路７ａおよび７ｂが配置される。
【００６９】
この図６に示す構成においては、データバスＤＢ０およびＤＢ１は、書込データおよび読出データ両者を伝達する。他の構成は、図１に示す構成と同じである。したがってこの図６に示す構成においては、書込データおよび読出データをともに高速で伝達することができ、またデータバスＤＢ０およびＤＢ１がともに書込データおよび読出データを伝達するために用いられており、書込データを伝達するデータバスおよび読出データを伝達するデータバスそれぞれを別々に設ける構成に比べてバス占有面積を大幅に低減することができる（各バスそれぞれに、経路切換のためのセレクタが不要となるため）。
【００７０】
データバスコントロール回路６ａａ、６ｂａ、６ｃａおよび６ｄａは、語構成にかかわらず、常時、動作可能状態に設定される。選択バンク（メモリアレイ）に対するデータバスコントロール回路が活性化される。一方、データバスコントロール回路６ａｂ、６ｂｂ、６ｃｂ、および６ｄｂの組とデータバスコントロール回路６ａｃ、６ｂｃ、６ｃｃ、および６ｄｃの組の一方が選択信号に従って動作可能状態に設定される。
【００７１】
図７は、図６に示す１つのメモリアレイ（バンク）に対するデータバスコントロール回路の構成を概略的に示す図である。図７において、アレイＩＯ線ＡＩＯ０に対してデータバスコントロール回路６ｉａ（ｉ＝ａ〜ｄ）が設けられ、アレイＩＯ線ＡＩＯ１に対して、データバスコントロール回路６ｉｃおよび６ｉｂが設けられる。データバスコントロール回路６ｉａは、電源電圧Ｖｃｃを選択信号として受けて、常時動作可能状態に設定され、読出データＲＤ０をデータバスＤＢ０に伝達しかつデータバスＤＢ０上のデータから書込データＷＤ０を生成する。
【００７２】
データバスコントロール回路６ｉｂは、選択信号ＳＥＬ０の活性化時動作可能状態に設定され、データバスＤＢ０とアレイＩＯ線ＡＩＯ１の間で読出データＲＤ１および書込データＷＤ１の授受を行なう。データバスコントロール回路６ｉｃは、選択信号ＳＥＬ１の活性化時動作可能状態に設定され、アレイＩＯ線ＡＩＯ１とデータバスＤＢ１の間で読出データＲＤ１および書込データＷＤ１の授受を行なう。したがって、この書込／読出時において、アレイＩＯ線ＡＩＯ１が語構成に応じてデータバスＤＢ０またはＤＢ１に選択的に結合される。
【００７３】
このデータバスコントロール回路６ｉａ、６ｉｂおよび６ｉｃは、先の図４に示すように、メモリアレイの列ブロックそれぞれに対応して配置される。
【００７４】
図８は、図７に示すデータバスコントロール回路の具体的構成の一例を示す図である。データバスコントロール回路６ｉａ〜６ｉｂは、同じ構成を備えるため、図８においては、１つのデータバスコントロール回路６を代表的に示す。データバスコントロール回路６は、相補読出データＲＤおよび／ＲＤに従ってデータバスＤＢを駆動するリードデータドライバ４と、データバスＤＢからのデータに従って内部書込データＷＤを生成するライトデータドライバ８を含む。データバスＤＢは、相補なバス線ＤＢＢおよび／ＤＢＢを含む。
【００７５】
リードデータドライバ４は、リードデータドライバ活性化信号ＲＤＲＶｊと、選択信号ＳＥＬを受けるＡＮＤ回路Ｇ１と、読出データＲＤとＡＮＤ回路Ｇ１の出力信号を受けるＮＡＮＤ回路Ｇ２と、ＡＮＤ回路Ｇ１の出力信号と補の読出データ／ＲＤを受けるＮＡＮＤ回路Ｇ３と、ＮＡＮＤ回路Ｇ３の出力信号を受けるインバータＧ４と、ＮＡＮＤ回路Ｇ２の出力信号を受けるインバータＧ５と、ＮＡＮＤ回路Ｇ２の出力信号がＬレベルのとき導通し、出力ノードＤＬを電源電圧Ｖｃｃレベルに駆動するｐチャネルＭＯＳトランジスタＱＴ１と、インバータＧ４の出力信号がＨレベルのとき導通し、出力ノードＤＬを接地電圧レベルに駆動するｎチャネルＭＯＳトランジスタＱＴ２と、ＮＡＮＤ回路Ｇ３の出力信号がＬレベルのとき導通し、出力ノード／ＤＬを電源電圧Ｖｃｃレベルに駆動するｐチャネルＭＯＳトランジスタＱＴ３と、インバータＧ５の出力信号がＨレベルのとき導通し、出力ノード／ＤＬを接地電圧レベルに駆動するｎチャネルＭＯＳトランジスタＱＴ４を含む。
【００７６】
出力ノードＤＬおよび／ＤＬが、データバス線ＤＢＢおよび／ＤＢＢにそれぞれ接続される。選択信号ＳＥＬは、語構成に応じて選択的にＨレベルまたはＬレベルに設定され、図７に示す選択信号ＳＥＬ１またはＳＥＬ０または電源電圧Ｖｃｃに対応する。
【００７７】
ライトデータドライバ８は、ライトデータドライバ活性化信号ＷＤＥｊと選択信号ＳＥＬと出力ノードＤＬの信号とを受けるＮＡＮＤ回路Ｇ６と、選択信号ＳＥＬとライトデータドライバ活性化信号ＷＤＥｊとノード／ＤＬの信号とを受けるＮＡＮＤ回路Ｇ７と、ＮＡＮＤ回路Ｇ６の出力信号を受けるＮＡＮＤ回路Ｇ８と、ＮＡＮＤ回路Ｇ７の出力信号を受けるＮＡＮＤ回路Ｇ９を含む。ＮＡＮＤ回路Ｇ８の出力信号は、ＮＡＮＤ回路Ｇ９の入力部へ与えられ、またＮＡＮＤ回路Ｇ９の出力信号が、ＮＡＮＤ回路Ｇ８の入力部へ与えられる。これらのＮＡＮＤ回路Ｇ８およびＧ９は、フリップフロップを構成する。ＮＡＮＤ回路Ｇ８から書込データＷＤが生成される。書込データＷＤが、相補信号の形をとっていないが、アレイＩＯ線が、共通に設けられている場合、この書込データＷＤも、相補データとされる。またこれに代えて、メモリアレイ内に設けられるライトドライバが、この書込データＷＤから相補データを生成して選択メモリセルへ書込むように構成されてもよい。以下、図８に示すデータバスコントロール回路８の動作について説明する。
【００７８】
選択信号ＳＥＬがＬレベルのときには、ＡＮＤ回路Ｇ１の出力信号はＬレベルであり、ＮＡＮＤ回路Ｇ２およびＧ３の出力信号はＨレベルとなる。したがってノードＬＲＤおよび／ＬＲＤがＨレベルとなるため、ＭＯＳトランジスタＱＴ１〜ＱＴ４がすべて非導通状態となり、このリードデータドライバ４は、出力ハイインピーダンス状態となる。
【００７９】
また、ライトデータドライバ８においても、ＮＡＮＤ回路Ｇ６およびＧ７の出力信号がＨレベルに固定され、ノードＤＬおよび／ＤＬのデータの出力部への書込データＷＤとしての伝達が禁止される。
【００８０】
選択信号ＳＥＬがＨレベルに設定されると、ＡＮＤ回路Ｇ１がバッファ回路として動作する。リードデータドライバ４において、リードデータドライバ活性化信号ＲＤＲＶｊがＨレベルの活性状態となると、ＡＮＤ回路Ｇ１の出力信号がＨレベルとなり、ＮＡＮＤ回路Ｇ２およびＧ３がインバータとして動作し、読出データＲＤおよび／ＲＤを反転する。読出データＲＤがＨレベルのときには、ノード／ＬＲＤがＬレベルとなり、ＭＯＳトランジスタＱＴ１およびＱＴ４が導通し、ノードＤＬがＨレベルおよびノード／ＤＬがＬレベルに駆動される。逆に、読出データＲＤがＬレベルであり、読出データ／ＲＤがＨレベルのときには、ノード／ＬＲＤがＨレベルとなり、ノードＬＲＤがＬレベルとなり、ＭＯＳトランジスタＱＴ２およびＱＴ３が導通し、ノードＤＬがＬレベル、ノード／ＤＬがＨレベルとなる。これにより、リードデータドライバ活性化信号ＲＤＲＶｊの活性化時、読出データＲＤおよび／ＲＤに従って読出データを生成してデータバス線ＤＢＢおよび／ＤＢＢに伝達することができる。
【００８１】
ライトデータドライバ８において、ライトデータドライバ活性化信号ＷＤＥｊがＨレベルとなると、ＮＡＮＤ回路Ｇ６およびＧ７が、インバータとして動作し、ノードＤＬおよび／ＤＬへデータバスＤＢを介して伝達されたデータがＮＡＮＤ回路Ｇ８およびＧ９へ伝達され、かつラッチされる。ノードＤＬがＨレベルのときには、ＮＡＮＤ回路Ｇ６の出力信号がＬレベルとなり、ＮＡＮＤ回路Ｇ８からの書込データＷＤがＨレベルとなる。逆に、ノードＤＬがＬレベルであり、ノード／ＤＬがＨレベルのときには、ＮＡＮＤ回路Ｇ７の出力信号がＬレベルとなり、ＮＡＮＤ回路Ｇ６の出力信号がＨレベルであるため、ＮＡＮＤ回路Ｇ８からの書込データＷＤは、Ｌレベルとなる。
【００８２】
この図８に示すデータバスコントロール回路６においては、データ読出時、非選択状態時において出力ハイインピーダンス状態に保持される。したがって、たとえば図７においてデータバスＤＢ０にデータバスコントロール回路６ｉａおよび６ｉｂがともに結合される場合においても、選択されたデータバスコントロール回路６ｉａまたは６ｉｂが正確に読出データをデータバスＤＢ０に伝達することができる。また、データ書込時においては、ライトデータドライバは、非選択時、そのデータの受付けが禁止されるため、正確に、選択データバスコントロール回路がデータバス上の書込データに従って対応のメモリアレイ内のメモリブロックの選択メモリセルへデータを伝達することができる。
【００８３】
この図８に示すデータバスコントロール回路は、先の図４に示す構成と同様、対応のメモリアレイのメモリ列ブロックそれぞれに対応して配置される。活性化信号ＲＤＲＶｊおよびＷＤＥｊは、それぞれ選択列ブロックに対して設けられたデータバスコントロール回路に対して活性化される。
【００８４】
図９は、図８に示す活性化信号の発生部の構成を概略的に示す図である。図９において、制御回路は、外部からのクロック信号ｅｘｔＣＬＫを受けて内部クロック信号ＣＬＫを生成するクロック発生回路２０と、クロック発生回路２０からの内部クロック信号ＣＬＫに同期して外部からの制御信号、すなわち、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、およびライトイネーブル信号／ＷＥを取込み、指定された動作モードを判定して該判定結果を示す信号を出力するコマンドデコード回路２１と、コマンドデコード回路２１からの制御信号に応答して、外部からのアドレス信号ＡＤＤを取込み、内部行および列アドレス信号を生成するアドレス発生回路２２を含む。これらのクロック発生回路２０、コマンドデコード回路２１およびアドレス発生回路２２は、バンク♯０〜♯３により共通に利用され、メイン制御回路を構成する。コマンドデコード回路２１は、内部クロック信号ＣＬＫの立上がりエッジにおける外部制御信号／ＣＳ、／ＲＡＳ、／ＣＡＳおよび／ＷＥの状態に従って指定された動作モードを判定する。内部クロック信号ＣＬＫ立上がりエッジにおける外部制御信号／ＣＳ、／ＲＡＳ、／ＣＡＳおよび／ＷＥの状態の組合せを、「コマンド」と称す。コマンドデコード回路２１は、このコマンドをデコードし、そのデコード結果に従って読出動作指示信号φｒ、書込動作指示信号φｗ等を生成する。
【００８５】
アドレス発生回路２２へ与えられるアドレスＡＤＤは、バンクを特定するバンクアドレス、１つのメモリアレイに含まれる列ブロックを特定するブロックアドレスを含む。
【００８６】
制御回路は、さらに、コマンドデコード回路２１からの読出動作指示信号φｒの活性化に従って、読出活性化信号ＲＰを内部クロック信号ＣＬＫの所定サイクル期間活性状態に保持するリード制御回路２３と、コマンドデコード回路２１からの書込動作指示信号φｗの活性化に応答して書込活性化信号ＷＰを内部クロック信号ＣＬＫの所定サイクル期間活性状態に保持するライト制御回路２４と、内部クロック信号ＣＬＫに動作して、アドレス発生回路２２から与えられた内部アドレスのうちブロックアドレスをデコードしてメモリ列ブロックを示す信号を生成するブロックデコーダ２５を含む。
【００８７】
リード制御回路２３およびライト制御回路２４は、それぞれ内部に内部クロック信号ＣＬＫをカウントするカウンタを含み、バースト長期間、活性化信号ＲＰおよびＷＰを活性化する。ここで、「バースト長」は、１つのリードコマンドまたはライトコマンドが与えられたときに、連続的に読出または書込を行なうことのできるデータの数を示す。
【００８８】
制御回路は、さらに、リード制御回路２３からの読出活性化信号ＲＰを内部クロック信号ＣＬＫによりシフトして所定期間遅延するシフタ２６と、ライト制御回路２４からの書込活性化信号ＷＰの活性化に応答して内部クロック信号ＣＬＫに同期してライトデータドライバ活性化信号ＷＤＥを発生するＷＤＥ発生回路２７と、ブロックデコーダ２０からのブロック選択信号を内部クロック信号ＣＬＫに同期してシフトするシフタ２８と、シフタ２６の出力信号に従ってリードデータドライバ活性化信号ＲＤＲＶを発生するＲＤＲＶ発生回路２９と、ＲＤＲＶ発生回路２９からの活性化信号ＲＤＲＶとシフタ２８からのブロック選択信号ＢＳｊとを受けてリードデータドライバ活性化信号ＲＤＲＶｊを生成するＡＮＤ回路３０と、シフタ２８からのブロック選択信号ＢＳｊとＷＤＥ発生回路２０からの活性化信号ＷＤＥとを受けてライトデータドライバ活性化信号ＷＤＥｊを生成するＡＮＤ回路３１を含む。
【００８９】
リード制御回路２３、ライト制御回路２４およびブロックデコーダ２５および後段の回路は、ローカル制御回路を構成し、アドレス発生回路２２から与えられるバンクアドレス信号に従って活性化される。ローカル制御回路は、各バンクそれぞれに対応して設けられる。ＷＤＥ発生回路２７およびＲＤＲＶ発生回路２９は、それぞれ内部クロック信号ＣＬＫの立上がり応答してワンショットのパルスを発生するワンショットパルス発生回路で構成される。次に、この図９に示す制御回路の動作を、図１０に示すタイミングチャート図を参照して説明する。
【００９０】
まず、図１０（Ａ）を用いてデータ読出時の動作について説明する。図１０（Ａ）においては、外部からの制御信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、および／ＷＥは、まとめて、コマンドとして示す。クロックサイクル♯ａにおいて、データ読出を指示するリードコマンドが与えられる。このリードコマンドに従ってコマンドデコード回路２１からの読出指示信号φｒが所定期間Ｈレベルの活性状態となり、リード制御回路２３からの読出活性化信号ＲＰがバースト長期間Ｈレベルの活性状態に保持される。このリードコマンドに従ってアドレス発生回路２２からのアドレスがブロックデコーダ２５へ与えられる。ブロックデコーダ２５は、アドレス発生回路２２から与えられたブロックアドレス信号をデコードし、メモリ列ブロックを指定するブロック選択信号ＢＳを生成する。このブロックデコーダ２５からのブロック選択信号は、内部クロック信号ＣＬＫの各クロックサイクルごとに変化する。これは、バースト長期間、アドレス発生回路２２は、内部に含まれるカウンタを利用して、クロックサイクル♯ａに与えられたアドレス信号を先頭アドレスとして、順次所定のシーケンスでアドレス信号を生成するためである。シフタ２６が、このリード制御回路２からの読出活性化信号ＲＰを内部クロック信号ＣＬＫに従ってシフトする。このシフタ２６は、（ＣＡＳレイテンシ−２）クロックサイクル期間のシフト動作を行なう。図１０（Ａ）において、ＣＡＳレイテンシが３の場合の動作が示される。したがってシフタ２６からは、クロックサイクル♯ｂにおいてその出力信号がＨレベルに立上がり、バースト長期間、すなわち４クロックサイクル期間、シフタ２６の出力信号がＨレベルに駆動される。ＲＤＲＶ発生回路２９は、このシフタ２６の出力信号がＨレベルの活性状態のときに能動化され、内部クロック信号ＣＬＫの立上がり同期して、ワンショットのパルス信号を生成してリードデータドライバ活性化信号ＲＤＲＶを生成する。
【００９１】
一方、シフタ２８も、ブロックデコーダ２５からのブロック選択信号を（ＣＡＳレイテンシ−２）クロックサイクル期間シフトして出力する。したがってクロックサイクル♯ｂから、順次ブロック選択信号ＢＳｊが確定状態となる。ＡＮＤ回路３０は、ＲＤＲＶ発生回路２９の出力信号とシフタ２８からのブロック選択信号とに従って各メモリ列ブロックに対して設けられたリードデータドライバ活性化信号ＲＤＲＶｊを生成する。したがってクロックサイクル♯ｂからクロックサイクル♯ｅの期間、ブロック選択信号に従って、リードデータドライバ活性化信号ＲＤＲＶｊが順次所定期間活性状態へ駆動される。
【００９２】
このリードデータドライバ活性化信号ＲＤＲＶｊを、１クロックサイクル期間リードコマンドが与えられてから遅延しているのは、選択メモリセルからプリアンプを介してデータがリードデータドライバに転送されるまでに１クロックサイクル期間必要とされるためである。
【００９３】
次に、図１０（Ｂ）のタイミングチャート図を参照して、データ書込時の動作について説明する。クロックサイクル♯ａにおいてライトコマンドが与えられる。このライトコマンドに従ってコマンドデコード回路２１から書込動作指示信号φｗが所定期間Ｈレベルの活性状態となり、応じてライト制御回路２４からの書込活性化信号ＷＰがバースト長クロックサイクル期間Ｈレベルの活性状態に保持される。図１０（Ｂ）においても、バースト長期間は、４クロックサイクル期間の場合が示される。この書込活性化信号ＷＰの活性化に応答して、ＷＤＥ発生回路２７が、内部クロック信号ＣＬＫの立上がりに応答してワンショットのパルス信号を生成してライトデータドライバ活性化信号ＷＤＥを生成する。ブロックデコーダ２５から、クロックサイクル♯ａからクロックサイクル♯ｄにおいてそれぞれブロック選択信号ＢＳが出力される。このブロック選択信号ＢＳとライトデータドライバ活性化信号はＷＤＥとに従って、ＡＮＤ回路３１から、選択列ブロックに対して設けられたライトデータドライバを活性化するためのライトデータドライバ活性化信号ＷＤＥｊが順次生成される。この図１０（Ｂ）においても、ＣＡＳレイテンシが２の場合には、同じタイミングでライトデータドライバ活性化信号ＷＤＥが生成される。ライトデータドライバからライトドライバを介して選択メモリセルへデータが書込まれるまでに、１クロックサイクル期間が必要とされるためである（読出時に、選択メモリセルデータがリードデータドライバに伝達されるまでに１クロックサイクル期間必要とされ、同じクロックサイクル期間書込時にも必要とされる）。
【００９４】
したがって、この図９に示すように、ブロック選択信号ＢＳをシフタ２８を用いてシフトすることにより、正確に、読出データの伝達タイミングに応じて、リードデータドライバ活性化信号を活性状態へ駆動することができる。
【００９５】
以上のように、この発明の実施の形態１に従えば、パッドそれぞれに対応してデータバスを設け、メモリアレイのＩＯ線とデータバスとの接続を、リードデータドライバまたはライトデータドライバを選択的に活性化することにより切換えているため、データバスにおいてバスの接続を切換えるためのセレクタが不要となり、高速でデータの転送を行なうことができる。またセレクタが不要となり、回路占有面積を低減することができる。
【００９６】
［実施の形態２］
図１１は、この発明の実施の形態２に従う半導体記憶装置の要部の構成を概略的に示す図である。図１１においては、１つのメモリアレイ２に対するコラムローカル回路３の構成が代表的に示される。残りのメモリアレイに対しても、同様の構成が設けられる。
【００９７】
メモリセル２は、複数の列ブロックＣ♯０〜Ｃ♯ｎに分割される。コラムローカル回路３内において列ブロックＣ♯０〜Ｃ♯ｎそれぞれに対応して、内部書込／読出回路３０−０〜３０−ｎが設けられる。内部書込／読出回路３０−０〜３０−ｎの構成は同じであり、図１１においては、内部書込／読出回路３０−０の構成を代表的に示す。
【００９８】
内部書込／読出回路３０−０は、列ブロックＣ♯０に対して設けられるアレイＩＯ線ＡＩＯ０上のデータをプリアンプ活性化信号ＰＥＡ０の活性化に応答して増幅するプリアンプ３２と、プリアンプ３２の出力信号を内部クロック信号ＣＬＫに同期してシフトするシフタ３４と、シフタ３４の出力データＲＤをデータバスＤＢ０に伝達するデータバスコントロール回路６０ｂと、シフタ３４からの内部読出データＲＤをデータバスＤＢ１に伝達するデータバスコントロール回路６０ｃを含む。データバスコントロール回路６０ｂおよび６０ｃは、データ書込時それぞれ、データバスＤＢ０およびＤＢ１上のデータに従って内部書込データＷＤを、また、生成する。データバスコントロール回路６０ｂおよび６０ｃの動作可能／動作不能状態の設定は、選択信号ＳＥＬ０およびＳＥＬ１によりそれぞれ行なわれる。データバスコントロール回路６０ｂおよび６０ｃは、同じ構成を備えるため、図１１においては、データバスコントロール回路６０ｂの構成を代表的に示す。
【００９９】
データバスコントロール回路６０ｂは、選択信号ＳＥＬ０とリードデータドライバ活性化信号ＲＤＲＶ０の活性化に従って活性化されシフタ３５からの読出データＲＤに従ってデータバスＤＢ０を駆動するリードデータドライバ４と、選択信号ＳＥＬ０とライトデータドライバ活性化信号ＷＤＥ０の活性化に従って活性化されデータバスＤＢ０上のデータから内部書込データＷＤを生成するライトデータドライバ８を含む。これらのデータバスコントロール回路６０ｂおよび６０ｃの具体的構成は、先の図８に示す構成と同じである。ただし、プリアンプ３２は、特に、相補データＲＤおよび／ＲＤを生成する必要はない。書込データＷＤと同様、１つのデータＲＤのみを生成するように構成されてもよい。したがって、この実施の形態２においては、プリアンプ３２の構成は任意である。なお、アレイＩＯ線ＡＩＯ０は、通常、相補バス線で構成されており、このデータバスコントロール回路６０ｂおよび６０ｃからの書込データＷＤに従ってライトドライバが相補データを生成して列ブロックＣ♯０の相補データバス線に伝達するが、図１１においてはこれは示していない。
【０１００】
シフタ３４は、（ＣＡＳレイテンシ−２）クロックサイクル期間シフト動作を行なう。すなわちプリアンプ３２の出力データを、（ＣＡＳレイテンシ−２）クロックサイクル期間遅延して出力する。このコラムローカル回路３において、さらにデータの書込／読出のマスクを指示するマスク指示信号ＤＱＭｉが活性化されると、このクロックサイクルにおいてデータバスコントロール回路が非活性化される。入出力制御回路７ａにおいてデータマスクをかけるのではなく、内部書込／読出回路において書込／読出にマスクをかける。これにより、後に説明するように、データ読出の途中でデータ書込に切換えるインタラプト動作時においてもデータバスＤＢ０またはＤＢ１における書込データおよび読出データの衝突を防止することができる。
【０１０１】
図１２は、この発明の実施の形態２における半導体記憶装置の制御信号発生部の構成を概略的に示す図である。図１２に示す制御信号発生部においては、図９に示す制御信号発生部の構成に加えて、さらに、外部からのマスク指示信号ＤＱＭを受けて内部マスク指示信号ＤＱＭｉを生成するＤＱＭバッファ３５がさらに設けられる。加えて、リード制御回路２３からの読出活性化信号ＲＰの活性化時、内部クロック信号ＣＬＫに同期してプリアンプ活性化信号ＰＡＥＦを生成するＰＡＥ発生回路３７が設けられる。このＰＡＥ発生回路３７からのプリアンプ活性化信号ＰＡＥＦが、ゲート回路Ｇ１２において、ブロックデコーダ２５からのブロック選択信号ＢＳｊと論理積がとられて、列ブロックＣ♯ｊに対するプリアンプ活性化信号ＰＡＥｊが生成される。
【０１０２】
ＤＱＭバッファ３５は、内部クロック信号ＣＬＫの立上がりに同期して外部からのマスク指示信号ＤＱＭを取込み、そのクロックサイクル期間取込んだマスク指示信号ＤＱＭを保持して、内部マスク指示信号ＤＱＭｉを生成する。ＲＤＲＶ発生回路２９およびＷＤＥ発生回路２７は、このＤＱＭバッファ３５からの内部マスク指示信号ＤＱＭｉの活性化時、不能動化され、活性化信号ＷＤＥＦおよびＲＤＲＶＦを非活性状態に駆動する。したがって、内部においては、外部からマスク指示が与えられると、そのクロックサイクルにおいて、データバスコントロール回路が非活性状態とされ、そのクロックサイクルにおける内部データの読出／書込が禁止される。なお、この図１２に示す制御部の構成は、ＣＡＳレイテンシＣＬが３の場合の回路構成である。シフタ２６および２８は、１クロックサイクル期間シフト動作を行なう。次に、この図１１および図１２に示す回路の動作を図１３に示すタイミングチャート図を参照して説明する。
【０１０３】
クロック信号ＣＬＫのサイクル♯ａにおいてリードコマンドが与えられ、リード制御回路２３からの読出活性化信号ＲＰがバースト長期間（４クロックサイクル期間）活性状態に保持される。シフタ２６は、このリード制御回路２３からの読出活性化信号ＲＰを１クロックサイクル期間遅延して遅延読出活性化信号ＲＰ２を生成してＲＤＲＶ発生回路２９へ与える。ＰＡＥ発生回路３７は、リード制御回路２３からの読出活性化信号ＲＰの活性化時能動化され、内部クロック信号ＣＬＫに応答してワンショットのパルス信号を生成してプリアンプ活性化信号ＰＡＥＦを生成する。したがって、ＰＡＥ発生回路３７は、各クロックサイクル♯ａ、♯ｂ、♯ｃおよび♯ｄそれぞれにおいてプリアンプ活性化信号ＰＡＥＦを活性状態へ駆動する。
【０１０４】
一方、ＲＤＲＶ発生回路２９は、リードコマンドが与えられてから１クロックサイクル経過した後、内部クロック信号ＣＬＫに同期して、ワンショットのパルス信号を生成してリードデータドライバ活性化信号ＲＤＲＶＦを生成する。このリードデータドライバ活性化信号ＲＤＲＶＦの活性化タイミングは、各クロックサイクルにおいてプリアンプ活性化信号ＰＡＥＦの活性化よりも速いタイミングである。ＣＡＳレイテンシが２の場合においても、正確に、データの衝突を伴うことなくデータをデータバスＤＢ上に伝達するためである。
【０１０５】
クロックサイクル♯ｃにおいて、外部からのマスク指示信号ＤＱＭがＨレベルの活性状態へ駆動されると、このクロックサイクル♯ｃにおいて、内部マスク指示信号ＤＱＭｉがＨレベルの活性状態へ駆動され、応じてＲＤＲＶ発生回路２９が非活性状態とされる。したがってこのクロックサイクル♯ｃにおいて、リードデータドライバは、すべて非活性状態となり、出力ハイインピーダンス状態となる。データバスＤＢ（ＤＢ０，ＤＢ１）には、新たなデータは伝達されない。この状態においては、データバスＤＢは、スタンバイ状態の所定電圧レベルに保持される（この構成については後に詳細に説明する）。
【０１０６】
クロックサイクル♯ｂにおいては、リードデータドライバ活性化信号ＲＤＲＶＦに従ってリードデータドライバが活性化されており、最初の読出データＲ０がデータバスＤＢに伝達される。このデータバスＤＢ上のデータＲ０は、データバスＤＢおよび入出力制御回路７（７ａ，７ｂ）を介して外部データＤＱとして出力される。
【０１０７】
クロックサイクル♯ｃにおいては、リードデータドライバ活性化信号は非活性状態にあるため、クロックサイクル♯ｄにおいては、外部データはマスク状態となる。
【０１０８】
クロックサイクル♯ｄにおいては、外部マスク指示信号ＤＱＭがＬレベルの非活性状態であり、応じて内部マスク指示信号ＤＱＭｉもこのクロックサイクルにおいてはＬレベルとなる。したがって、リードデータドライバ活性化信号ＲＤＲＶＦが再び活性化され、新たなデータがデータバスＤＢに伝達される。
【０１０９】
一方、クロックサイクル♯ｅにおいて再び外部データマスク指示信号ＤＱＭがＨレベルの活性状態へ駆動され、このクロックサイクル♯ｅにおいて内部マスク指示信号ＤＱＭｉがＨレベルとなり、再びリードデータドライバ活性化信号ＲＤＲＶＦは、非活性状態となり、リードデータドライバ６０ｂ，６０ｃは、すべて出力ハイインピーダンス状態に設定される。
【０１１０】
次のクロックサイクル♯ｆにおいてライトコマンドが与えられる。このライトコマンドと同時に、外部から書込データＷ０が与えられる。このライトコマンドに従って、ライト制御回路２４からの書込活性化信号ＷＰが活性状態へ駆動され、応じてＷＤＥ発生回路２７からのライトデータドライバ活性化信号ＷＤＥＦが活性状態へ駆動される。これにより、入出力制御回路７（７ａ，７ｂ）から、データバスＤＢ（ＤＢ０，ＤＢ１）に伝達されたデータが、ライトデータドライバ８により増幅されて選択メモリセルへ書込まれる。次いで、クロックサイクル♯ｇにおいて再び外部マスク指示信号ＤＱＭがＨレベルの活性状態へ駆動されると、このクロックサイクル♯ｇにおいて内部マスク指示信号ＤＱＭｉがＨレベルとなり、ライトデータドライバ活性化信号ＷＤＥＦが、非活性状態に保持され、データバスＤＢに伝達される書込データＷ１の選択メモリセルへの書込が禁止される。
【０１１１】
この図１３に示すように、ＤＱＭレイテンシ（外部からのマスク指示が与えられてから実際にデータがマスクされるまでに要するクロックサイクル期間）は、読出モード時において、２であり、内部でその１クロックサイクル前に読出データにマスクをかける。これにより、リード動作からライト動作への移行時において、データバスＤＢにおいて読出データＲ３と書込データＷ０が衝突するのを防止することができる。これにより、データバスＤＢを、データ書込およびデータ読出両者に用いても、何らデータの衝突を伴うことなく正確に書込および読出を行なうことができる。
【０１１２】
なお、読出データＲ２については、ライトコマンドが与えられると、読出活性化信号ＲＰが非活性化されて、読出動作が完了し、また、入出力制御回路は、データ入力回路が活性化され、データ出力回路は非活性化される構成とすることにより、外部データ入出力端子ＤＱにおける内部からの読出データおよび外部の装置から与えられる書込データの衝突は防止することができる。
【０１１３】
図１４は、ＤＱＭバッファの構成の一例を示す図である。図１４において、ＤＱＭバッファ３５は、この内部クロック信号／ＣＬＫに応答して選択的に導通するトランスファゲート３５ａと、トランスファゲート３５ａから与えられたデータを反転しかつラッチするインバータラッチ３５ｂと、内部クロック信号ＣＬＫに同期して導通しインバータラッチ３５ｂのラッチ信号を伝達するトランスファゲート３５ｃと、トランスファゲート３５ｃから与えられた信号をラッチしかつ反転して内部マスク指示信号ＤＱＭｉを生成するインバータラッチ３５ｄを含む。
【０１１４】
この図１４に示すＤＱＭバッファ３５の構成において、内部クロック信号ＣＬＫがＨレベルのときには、トランスファゲート３５ａが非導通状態、トランスファゲート３５ｃが導通状態となり、インバータラッチ３５ｂのラッチ信号がインバータラッチ３５ｄに伝達される。内部クロック信号ＣＬＫがＬレベルのときは、トランスファゲート３５ａが導通状態、トランスファゲート３５ｃが非導通状態となり、外部マスク指示信号ＤＱＭが新たにインバータラッチ３５ｂによりラッチされる。インバータラッチ３５ｄは、内部クロック信号ＣＬＫがＨレベルのときに伝達された信号に従って内部マスク指示信号ＤＱＭｉを生成する。これにより、内部クロック信号ＣＬＫの立上がりに同期して外部マスク指示信号ＤＱＭを取込み、そのクロックサイクル期間取込んだ外部マスク指示信号に従って内部マスク指示信号ＤＱＭｉを生成することができる。
【０１１５】
ＲＤＲＶ発生回路２９およびＰＡＥ発生回路３７には、それぞれ読出活性化信号ＲＰ２またはＲＰの活性化時に能動化され、内部クロック信号ＣＬＫの立上がりに応答してワンショットのパルス信号を発生する構成が用いられればよい。このワンショットパルス発生動作を、内部マスク指示信号ＤＱＭｉがＨレベルのときに禁止する。これは、ワンショットパルス発生回路の出力信号と内部マスク指示信号ＤＱＭｉの反転信号の論理積をとることにより容易に実現される。
【０１１６】
なお、ＷＤＥ発生回路２７からのライトデータドライバ活性化信号ＷＤＥＦをマスク指示信号ＤＱＭｉに従って非活性状態とすることにより、以下に示すように、データ書込動作からデータ読出動作への移行時においてもデータバスおよびアレイＩＯ線上での書込データの衝突を防止することができる。
【０１１７】
図１５は、ライト動作をリード動作で中断させる場合の動作を示すタイミングチャート図である。図１５において、クロックサイクル♯ａにおいてライトコマンドが与えられ、書込活性化信号ＷＰが活性状態へ駆動される。この書込活性化信号ＷＰに従って、ＷＤＥ発生回路２７が、内部クロック信号ＣＬＫに同期してライトデータドライバ活性化信号ＷＤＥＦを活性状態へ駆動し、外部から与えられる書込データに従って生成されてデータバスＤＢに伝達された書込データＷ０およびＷ１を選択メモリセルに書込む。
【０１１８】
クロックサイクル♯ｃにおいて、外部からのマスク指示信号ＤＱＭをＨレベルへ駆動すると、このクロックサイクル♯ｃにおいて内部マスク指示信号ＤＱＭｉがＨレベルの活性状態へ駆動される。この場合、ＷＤＥ発生回路２７は非活性化され、ライトデータドライバ活性化信号ＷＤＥＦは、Ｌレベルの非活性状態となる。したがってこの場合、データバスＤＢに伝達された書込データＷＤ２は、選択メモリセルアレイには伝達されない。
【０１１９】
クロックサイクル♯ｄにおいてリードコマンドが与えられると、リード制御回路２３からの読出活性化信号ＲＰが活性状態へ駆動される。これにより、プリアンプ活性化信号ＰＡＥＦが、クロックサイクル♯ｄから、各クロックサイクルにおいて内部クロック信号ＣＬＫに同期して活性状態へ駆動される。書込活性化信号ＷＰは、このリードコマンドに従って、非活性状態へ駆動される。したがって、ライトデータドライバ活性化信号ＷＤＥＦは、非活性状態を保持する。データバスＤＢは、クロックサイクル♯ｄの間スタンバイ状態となり、このクロックサイクル♯ｄにおいて、メモリアレイにおいてメモリセルが選択されて選択メモリセルのデータがアレイＩＯ線を介してプリアンプへ伝達される。このクロックサイクル♯ｄにおいて、書込データは伝達されていない（内部マスク指示信号ＤＱＭｉによる）。したがって、アレイＩＯ線での書込データと読出データの衝突を防止することができ、クロックサイクル♯ｅ以降、リードデータドライバ活性化信号ＲＤＲＶＦに従って、データバスＤＢに読出データＲ０、Ｒ１、Ｒ２を順次出力することができる。したがって、このＷＤＥ発生回路２７を、内部マスク指示信号ＤＱＭｉにより制御することにより、この書込動作から読出動作への変化時においても、書込データと読出データの衝突を防止することができる。
【０１２０】
図１６は、ＣＡＳレイテンシが２の場合の制御回路の構成を概略的に示す図である。ＣＡＳレイテンシが２の場合にはリード制御回路２３からの読出活性化信号ＲＰがＲＤＲＶ発生回路２９へ与えられる。また、ＰＡＥ発生回路３７からのプリアンプ活性化信号ＰＡＥＦＦがＲＤＲＶ発生回路２９へ与えられる。他の構成は、図１２に示す構成と同じである。プリアンプ活性化信号ＰＡＥＦＦは、プリアンプ活性化信号ＰＡＥＦよりも速いタイミングで活性状態へ駆動される。ＲＤＲＶ発生回路２９は、読出活性化信号ＲＰの活性化時、このプリアンプ活性化信号ＰＡＥＦＦの活性化に応答してリードデータドライバ活性化信号ＲＤＲＶＦを活性状態へ駆動する。次に、この図１６に示す制御部の動作を、図１７に示すタイミングチャート図を参照して説明する。
【０１２１】
クロックサイクル♯ａにおいてリードコマンドが与えられると、リード制御回路２３からの読出活性化信号ＲＰが活性状態へ駆動される。このクロックサイクル♯ａから、ＰＡＥ発生回路３７が、内部クロック信号ＣＬＫに従ってプリアンプ活性化信号ＰＡＥＦおよびＰＡＥＦＦを生成する。プリアンプ活性化信号ＰＡＥＦＦに従って、ＲＤＲＶ発生回路２９が、リードデータドライバ活性化信号ＲＤＲＶＦを活性状態へ駆動する。これにより、リードデータドライバが、選択メモリセルから読出されたデータを、増幅してデータバスＤＢ上に伝達する。したがってクロックサイクル♯ａおよび♯ｂにおいて、データバスＤＢに読出データＲ０およびＲ１がそれぞれ伝達される。クロックサイクル♯ｂにおいて、このデータバスＤＢ上に伝達されたデータＲ０が外部へ出力され、クロックサイクル♯ｃのクロック信号ＣＬＫの立上がりで外部装置によりサンプリングされる。
【０１２２】
クロックサイクル♯ｃにおいて、外部からのマスク指示信号ＤＱＭをＨレベルに設定すると、このクロックサイクル♯ｃにおいて内部マスク指示信号ＤＱＭｉがＨレベルの活性状態となり、ＲＤＲＶ発生回路２９が、非活性状態とされる。したがって、このクロックサイクル♯ｃにおいて、リードデータドライバ活性化信号ＲＤＲＶＦは非活性状態を維持し、データバスＤＢが、スタンバイ状態を維持する。
【０１２３】
クロックサイクル♯ｄにおいてライトコマンドが与えられると、読出活性化信号ＲＰが非活性状態となり、ライト制御回路２４からの書込活性化信号ＷＰが活性状態へ駆動される。ＷＤＥ発生回路２７が、このクロックサイクル♯ｄから、ライトデータドライバ活性化信号ＷＤＥＦを活性状態へ駆動する。したがって外部から与えられた書込データＷ０およびＷ１に従って、データバスＤＢには、書込データＷ０およびＷ１が伝達され、これらのデータバスＤＢ上の書込データＷ０およびＷ１が、ライトデータドライバにより選択メモリセルへ伝達される。
【０１２４】
このＣＡＳレイテンシが２の場合においても、読出動作を中断するサイクルより１クロックサイクル前のサイクルにおいて外部マスク指示信号ＤＱＭを活性化することにより、データバスＤＢにおいて、読出データと書込データとが衝突するのを防止することができる。
【０１２５】
図１６に示す構成において、ＣＡＳレイテンシが２の場合、シフタ２６は用いられないように示される。しかしながら、単にＣＡＳレイテンシＣＬを示す情報に従って、シフタ２６におけるシフト段数が変更されればよい。すなわちシフト段数が０段に設定されればよい。また、ＲＤＲＶ発生回路２９においては、ＣＡＳレイテンシ情報ＣＬに従って、内部クロック信号ＣＬＫおよびプリアンプ活性化信号ＰＡＥＦＦの一方を選択する構成が用いられればよい。したがって、同一回路構成を用いて、ＣＡＳレイテンシが２の場合および３の場合いずれにも対応することができ、専用の回路構成を特に設ける必要はない。
【０１２６】
以上のように、この発明の実施の形態２に従えば、外部マスク指示信号に従って、そのクロックサイクルにおいてリードデータドライバおよびライトデータドライバを非活性状態に保持しているため、読出動作を中断して書込動作に移行する場合および逆の場合においても、読出データと書込データとの衝突を確実に防止することができ、データバスを書込データおよび読出データ両者を伝達するために用いることができる。
【０１２７】
［実施の形態３］
図１８は、この発明の実施の形態３に従う半導体記憶装置の要部の構成を概略的に示す図である。図１８においては、メモリアレイ２ａに対するコラムローカル回路３ａの構成が示されるが、残りのメモリアレイ２ｂ〜２ｃにおいても同様の構成のコラムローカル回路３ｂ−３ｄが設けられる。メモリアレイ２ａは、複数の列ブロックＣ♯０、Ｃ♯１、…、Ｃ♯ｍ、Ｃ♯ｎに分割される。これらの列ブロックＣ♯０〜Ｃ♯ｎそれぞれに対応して、相補データ信号を伝達するアレイＩＯ線対ＡＩＯ０〜ＡＩＯｎが配設される。
【０１２８】
コラムローカル回路３ａは、これらのアレイＩＯ線対ＡＩＯ０〜ＡＩＯｎそれぞれに対応して設けられる内部読出回路３０♯０ａ〜３０♯ｎａを含む。内部読出回路３０♯０ａ〜３０♯ｎａは、対応のアレイＩＯ線対ＡＩＯ０〜ＡＩＯｎの相補信号を増幅するプリアンプ３２♯０〜３２♯ｎと、対応のプリアンプ３２♯０〜３２♯ｎの出力信号をシフトするＣＬシフタ３４♯０〜３４♯ｎと、対応のＣＬシフタ３４♯０〜３４♯ｎの出力信号に従ってデータバスＤＢ０またはＤＢ１を駆動するリードデータドライブ回路４♯０〜４♯ｎを含む。
【０１２９】
プリアンプ３２♯０〜３２♯ｎは、プリアンプ活性化信号ＰＡＦ（ＰＡＥＦまたはＰＡＥＦＦ）とブロック選択信号ＢＳとにより選択的に活性化される。これらのプリアンプ３２♯０〜３２♯ｎは、３値データを出力することができ、スタンバイ状態時においては、その相補出力信号をともに“Ｌ”に設定する。
【０１３０】
ＣＬシフタ３４♯０〜３４♯ｎは、プリアンプ活性化信号ＰＡＦ（ＰＡＥＦ）およびリードデータドライバ活性化信号ＲＤＲＶに従って対応のプリアンプ３２♯０〜３２♯ｎの出力信号を転送する。これらのＣＬシフタ３４♯０〜３４♯ｎも、それぞれ、相補データ信号（３値データ）を伝達することができる。プリアンプ活性化信号ＰＡＥＦをバッファ処理して信号ＰＡＦが生成される。
【０１３１】
リードデータドライブ回路４♯０〜４♯ｎの各々は、選択信号ＳＥＬ０およびＳＥＬ１により動作可能状態に設定される２つのリードデータドライバを含み、選択信号ＳＥＬ０およびＳＥＬ１に従ってデータバスＤＢ０またはＤＢ１を駆動する。これらのリードデータドライブ回路４♯０〜４♯ｎへは、共通に、リードデータドライバ活性化信号ＲＤＲＶが与えられる。リードデータドライブ回路４♯０〜４♯ｎは、出力３状態をとることができ、対応のプリアンプ３２♯０〜３２♯ｎが非活性状態のとき、ＣＬシフタ３４♯０〜３４♯ｎを介して与えられる信号がスタンバイ状態のときには、出力ハイインピーダンス状態に設定される。
【０１３２】
プリアンプ活性化信号ＰＡＦおよびリードデータドライバ活性化信号ＲＤＲＶは、ブロック選択信号は含んでおらず、これらのＣＬシフタ３４♯０〜３４♯ｎおよびリードデータドライブ回路４♯０〜４♯ｎは、これらの制御信号ＰＡＦおよびＲＤＲＶに従って共通に動作する。したがって、これらのＣＬシフタ３４♯０〜３４♯ｎおよびリードデータドライブ回路４♯０〜４♯ｎに対するブロック選択信号を与える必要がなく、ブロック選択信号とこれらの活性化信号とのタイミングマージンを考慮する必要がなく、正確なデータ転送動作およびデータ読出動作を行なうことができる。また、ブロック選択信号をそれらのＣＬシフタ３４♯０〜３４♯ｎおよびリードデータドライブ回路４♯０〜４♯ｎの動作タイミングに応じて、シフトする必要がなく、回路構成が簡略化される。
【０１３３】
バンク♯１に対して設けられるコラムローカル回路３ｂにおいても、同様、メモリアレイが列ブロックに分割されており、各列ブロックに対応シテ内部読出回路が設けられる。図１８において、このコラムローカル回路３ｂにおいて、リードデータドライブ回路３０♯０ｂ〜３０♯ｎｂを示す。リードデータドライブ回路３０♯０ｂ〜３０♯ｎｂへは、選択信号ＳＥＬ０およびＳＥＬ１ならびにリードデータドライバ活性化信号ＲＤＲＶが与えられる。次に、この図１８に示すコラムローカル回路の動作について説明する。
【０１３４】
今、図１９に示すように列ブロックＣ♯１が選択され、データ“１”が読出された場合の動作について説明する。この場合、コラムローカル回路３ａにおいては、プリアンプ３２♯１がプリアンプ活性化信号（ＰＡＥＦ・ＢＳ）に従って活性化され、残りのプリアンプ３２♯０、３２♯２、…、３２♯ｍおよび３２♯ｎは非活性状態となり、これらの相補出力ノードからは、ともにＬレベルの信号が出力される。プリアンプ３２♯１は、このプリアンプ活性化信号（ＰＡＥＦ・ＢＳ）に従って活性化され、列ブロックＣ♯１からアレイＩＯ線対ＡＩＯ１に読出されたデータに従ってＨレベルおよびＬレベルの相補データ信号を生成する。
【０１３５】
ＣＬシフタ３４♯０〜３４♯ｎは、プリアンプ活性化信号ＰＡＦに従って、対応のプリアンプ３２♯０〜３２♯ｎから与えられたデータを取込み、リードデータドライバ活性化信号ＲＤＲＶの非活性化に従ってこの取込んだデータ信号を出力する。したがって、ＣＬシフタ３４♯１からは、ＨレベルおよびＬレベルの相補データ信号が出力されて残りのＣＬシフタ３４♯０、３４♯２、…、３４♯ｍおよび３４♯ｎからは、ともにＬレベルの信号が伝達される。今、リードデータドライブ回路３０♯０ａ〜３０♯ｎａは、選択信号ＳＥＬ０に従って、データバスＤＢ０に結合されている状態を考える。この場合、コラムローカル回路３ｂにおいても、リードデータドライブ回路３０♯０ｂ〜３０♯ｎｂは、データバスＤＢ０に結合される。リードデータドライブ回路４♯１が、対応のＣＬシフタ３４♯１からのＨレベルおよびＬレベルのデータ信号に従ってデータバスＤＢ０上に“１”の信号を伝達する。一方、リードデータドライブ回路３０♯０ａ、３０♯１２ａ、…、３０♯ｍａ、および３０♯ｎａは、ＣＬシフタからのともにＬレベルの信号に従って、出力ハイインピーダンス状態（ＨｉＺ状態）となる。バンク♯１におけるコラムローカル回路３ｂにおいても、リードデータドライブ回路３０♯０ｂ〜３０♯ｎｂは、対応のプリアンプが非活性状態であるため、リードデータドライバ活性化信号ＲＤＲＶが活性状態へ駆動されても、出力ハイインピーダンス状態（ＨｉＺ）を維持する。
【０１３６】
したがって、このデータバスＤＢ０には、コラムローカル回路３ａに含まれるリードデータドライブ回路４♯１から、リードデータドライバ活性化信号ＲＤＲＶに従って、“１”のデータ信号が伝達される。
【０１３７】
図１９に示すように、各列ブロックに対し、内部読出回路を設け、プリアンプのみを列ブロック指定信号に従って選択的に活性化し、ＣＬシフタおよびリードデータドライブ回路は、共通にプリアンプ活性化信号およびリードデータドライバ活性化信号に従って駆動することにより、ブロック選択信号をシフトする必要がなく、配線占有面積が低減される。また、このブロック選択信号をシフトするための回路が不要となり、回路占有面積が低減される。さらに、このプリアンプ活性化信号ＰＡＦおよびリードデータドライバ活性化信号ＲＤＲＶとブロック選択信号とのタイミングスキューを考慮したマージンを考慮する必要がなく、高速動作が実現される。
【０１３８】
図２０（Ａ）は、図１９に示す内部読出回路３０♯０ａ〜３０♯ｎａの構成を示す図である。図２０（Ａ）においては、１つの内部読出回路の構成を示す。図２０（Ａ）において、プリアンプ３２は、対応の列ブロックからのアレイＩＯ線対ＩＯおよび／ＩＯ上の相補信号をプリアンプ活性化信号ＰＡＥに応答して増幅して出力ノードＰＤおよび／ＰＤに伝達する。このプリアンプ活性化信号ＰＡＥは、ブロック選択信号ＢＳとプリアンプ活性化信号ＰＡＥＦを受けるＡＮＤ回路５１から出力される。ブロック選択信号ＢＳは、列ブロックＣ♯０〜Ｃ♯ｎの１つを特定する。したがって、選択列ブロックに対応して設けられるプリアンプのみが活性状態へ駆動される。
【０１３９】
ＣＬシフタ３４は、活性化信号ＰＡＦの活性化に応答してプリアンプ３２の出力ノードＰＤの信号を増幅するトライステートインバータバッファ３４ａと、活性化信号ＰＡＦの活性化に応答してプリアンプ３２の出力ノード／ＰＤからの信号を増幅するトライステートインバータバッファ３４ｂと、トライステートインバータバッファ３４ａの出力信号をラッチするインバータラッチ３４ｃと、トライステートインバータバッファ３４ｂの出力信号をラッチするインバータラッチ３４ｄと、リードデータドライブ信号ＲＤＲＶの非活性化時活性化され、インバータラッチ３４ｃによりラッチされたデータを増幅するトライステートインバータバッファ３４ｅと、リードデータドライバ活性化信号ＲＤＲＶの非活性化時活性化され、インバータラッチ３４ｄによりラッチされた信号を増幅するトライステートインバータバッファ３４ｆと、トライステートインバータバッファ３４ｅの出力信号をラッチするインバータラッチ３４ｇと、トライステートインバータバッファ３４ｆの出力信号をラッチするインバータラッチ３４ｈを含む。活性化信号ＰＡＦは、プリアンプ活性化信号ＰＡＥＦを受けるバッファ５２から出力される。この活性化信号ＰＡＦは、ブロック選択信号と独立の信号であり、したがって、コラムローカル回路において、ＣＬシフタ３４♯０〜３４♯ｎは、同時に、対応のプリアンプの出力ノードからの信号を取込む。
【０１４０】
また、リードデータドライバ活性化信号ＲＤＲＶも、ブロック選択信号は含んでいない。したがって、ＣＬシフタ３４♯０〜３４♯ｎにおいて、トライステートインバータバッファ３４ｅおよび３４ｆが同時に動作し、取込んだ相補信号をその出力ノードＲＤおよび／ＲＤに伝達する。
【０１４１】
リードデータドライブ回路４♯（４♯０〜４♯ｎ）は、ＣＬシフタ３４からの出力信号ＲＤおよび／ＲＤを、データバス線ＤＢＢ０および／ＤＢＢ０へ伝達するリードデータドライバ４♯ａと、ＣＬシフタ３４の出力信号ＲＤおよび／ＲＤをデータバス線ＤＢＢ１および／ＤＢＢ１へ伝達するリードデータドライバ４♯ｂを含む。リードデータドライバ４♯ａは、選択信号ＳＥＬ０とリードデータドライバ活性化信号ＲＤＲＶの活性化時に活性化される。リードデータドライバ４♯ｂは、選択信号ＳＥＬ１およびリードデータドライバ活性化信号ＲＤＲＶの活性化時に活性化される。リードデータドライバ活性化信号ＲＤＲＶは、先の実施の形態２において示したリードデータドライバ活性化信号ＲＤＲＶＦと同じ信号であり、ブロック選択信号は含んでいない。したがって、コラムローカル回路において、リードデータドライブ回路が同時に動作する。次に、この図２０（Ａ）に示す内部読出回路の動作を図２０（Ｂ）に示すタイミングチャート図を参照して説明する。
【０１４２】
クロックサイクル♯ａにおいてリードコマンドが与えられると、読出活性化信号ＲＰが所定期間Ｈレベルの活性状態へ駆動される。図２０（Ｂ）において、バースト長が４の場合の動作が一例として示される。クロックサイクル♯ａから、順次、この読出活性化信号ＲＰの活性化に応答してクロック信号ＣＬＫの立上がり応答してプリアンプ活性化信号ＰＡＥＦが、所定期間活性状態へ駆動される。一方、リードデータドライバ活性化信号ＲＤＲＶは、先の実施の形態２において示したように、ＣＡＳレイテンシが３の場合、１クロックサイクル遅れて活性化される（シフタ回路により読出活性化信号ＲＰが１クロックサイクル期間シフトされている）。したがってクロックサイクル♯ｂから、各クロックサイクルにおいてリードデータドライバ活性化信号ＲＤＲＶが所定期間活性状態へ駆動される。
【０１４３】
クロックサイクル♯ａにおいてプリアンプ活性化信号ＰＡＥＦが活性化され、プリアンプ３２からその出力ノードＰＤ／ＰＤにデータが読出されると、このプリアンプ活性化信号ＰＡＥＦの活性化に応答して、ＣＬシフタ３４においてトライステートインバータバッファ３４ａおよび３４ｂが動作し、プリアンプ３２の出力データを取込みラッチする。このとき、クロックサイクル♯ａにおいて、リードデータドライバ活性化信号ＲＤＲＶは非活性状態にあり、トライステートインバータバッファ３４ｃおよび３４ｆが活性状態にあり、トライステートインバータバッファ３４ａおよび３４ｂから与えられたデータを反転して、リードデータドライバ４♯ａおよび４♯ｂへ伝達する。しかしながら、リードデータドライバ４♯ａおよび４♯ｂは、ともに非活性状態にある（リードデータドライバ活性化信号ＲＤＲＶは非活性状態にある）。したがって、これらのリードデータドライバ４♯ａおよび４♯ｂは、出力ハイインピーダンス状態にある。
【０１４４】
クロックサイクル♯ｂにおいて、リードデータドライバ活性化信号ＲＤＲＶ（ＲＤＲＶＦ）が活性状態へ駆動されると、トライステートインバータバッファ３４ｅおよび３４ｆが非活性状態となり、出力ハイインピーダンス状態となる。一方、リードデータドライバ４♯ａおよび４♯ｂの一方が活性化され、このＣＬシフタ３４からシフトアウトされた信号ＲＤおよび／ＲＤを増幅してデータバス線ＤＢＢ０および／ＤＢＢ０またはＤＢＢ１および／ＤＢＢ１へ伝達する。
【０１４５】
クロックサイクル♯ｂにおいて、プリアンプ活性化信号ＰＡＥＦの活性化に応答して、トライステートインバータバッファ３４ａおよび３４ｂが、活性化され、プリアンプ３２からの新たなデータを取込み、ラッチする。次いで、リードデータドライバ活性化信号ＲＤＲＶが非活性状態となると、トライステートインバータバッファ３４ｅおよび３４ｆが活性化され、この新たに取込まれたデータを取込み、リードデータドライバ４♯ａおよび４♯ｂに伝達する。したがって以降、各クロックサイクル♯ｂ、♯ｃ、♯ｄおよび♯ｅにおいて、リードデータドライバ４♯ａまたは４♯ｂにより、対応のデータバスＤＢ上に読出データが伝達される。
【０１４６】
したがって、この図２０（Ａ）に示すように、ＣＬシフタにおいて、プリアンプ活性化信号の活性化に応答してプリアンプの出力信号を取込み、リードデータドライバ活性化信号ＲＤＲＶの非活性化時この取込んだ信号を伝達することにより、内部クロック信号を用いることなく、プリアンプおよびリードデータドライバの動作に合わせて内部データの転送を行なうことができ、タイミングマージンを考慮することなく正確な信号の取込および転送を行うことができる。ＣＬシフタ３２において、プリアンプ３２の活性化時、その出力信号を取込み、リードデータドライバの非活性時取込んだ信号をリードデータドライバへ転送する動作が繰返し行なわれる。なお、この図２０（Ａ）に示す制御信号は、先の実施の形態２における図９および図１２に示す制御回路を用いることに発生することができる。
【０１４７】
また、この図２０（Ａ）に示す構成は、ＣＡＳレイテンシが３の場合の動作である。ＣＡＳレイテンシが２の場合には、単にＣＬシフタ３４が、トランスペアレント状態、すなわち素通り状態に設定されればよい。これは、ＣＡＳレイテンシ情報ＣＬに従って、プリアンプ３２の出力ノードＰＤおよび／ＰＤの接続経路を切換えるか、または単にＣＬシフタ３４におけるインバータバッファ３４ａ、３４ｂ、３４ｅ、３４ｆを、ＣＡＳレイテンシが２のとき常時作動状態とする構成を利用することにより実現できる。ＣＡＳレイテンシが２の場合、たとえば、トライステートインバータバッファ３４ａおよび３４ｂには、プリアンプ活性化信号ＰＡＥＦとＣＡＳレイテンシ情報ＣＬ＝２（ＣＡＳレイテンシが２であることを示す）のＯＲ回路を通した信号を活性化信号ＰＡＦとして与えればよい。また、トライステートインバータバッファ３４ｅおよび３４ｆにおいて、ＣＡＳレイテンシ情報ＣＬ＝２の反転信号とリードデータドライバ活性化信号ＲＤＲＶのＡＮＤ回路を通した信号を与えればよい。
【０１４８】
このＣＡＳレイテンシが２の場合においても、プリアンプ３２の出力信号がスタンバイ状態のときにリードデータドライバ４♯ａおよび４♯ｂは活性化される。しかしながら、プリアンプ３２は、非活性時、この両出力ノードＰＤおよび／ＰＤにＬレベルり信号を出力しており、リードデータドライバ４♯ａおよび４♯ｂは、そのときには、出力ハイインピーダンス状態に設定される。リードデータドライバ４♯ａおよび４♯ｂの構成は、先の図８に示す構成と同じである。
【０１４９】
図２１は、図２０（Ａ）に示すプリアンプ３２の具体的構成の一例を示す図である。図２１おいて、プリアンプ３２は、電源ノードとノードＰＤｉの間に接続され、かつそのゲートがノード／ＰＤｉに接続されるｐチャネルＭＯＳトランジスタ３２ａと、ノードＰＤｉとノードＮＤｘの間に直列に接続されるｎチャネルＭＯＳトランジスタ３２ｂおよび３２ｅと、電源ノードとノード／ＰＤｉの間に接続されかつそのゲートがノードＰＤｉに接続されるｐチャネルＭＯＳトランジスタ３２ｃとノード／ＰＤｉとノードＮＤｘの間に直列に接続されるｎチャネルＭＯＳトランジスタ３２ｄおよび３２ｆと、ノードＮＤｘと接地ノードとの間に接続されかつそのゲートにプリアンプ活性化信号ＰＡＥを受けるｎチャネルＭＯＳトランジスタ３２ｇを含む。
【０１５０】
ｎチャネルＭＯＳトランジスタ３２ｂは、そのゲートがノード／ＰＤｉに接続され、ｎチャネルＭＯＳトランジスタ３２ｅは、そのゲートがアレイＩＯ線／ＩＯに接続される。ｎチャネルＭＯＳトランジスタ３２ｄは、そのゲートがノードＰＤｉに接続され、ｎチャネルＭＯＳトランジスタ３２ｆは、そのゲートがアレイＩＯ線ＩＯに接続される。
【０１５１】
プリアンプ３２は、さらに、プリアンプ活性化信号ＰＡＥの非活性化時導通し、ノードＰＤｉおよび／ＰＤｉをそれぞれ、電源電圧ＶｃｃレベルにプリチャージするｐチャネルＭＯＳトランジスタ３２ｈおよび３２ｉと、ノード／ＰＤｉ上の信号を反転して出力ノードＰＤに伝達するインバータ３２ａと、ノードＰＤｉ上の信号を反転して出力ノード／ＰＤに信号を伝達するインバータ３２ｋと、出力ノードＰＤおよび／ＰＤに交差結合されるｎチャネルＭＯＳトランジスタ３２ｌおよび３２ｍとを含む。ｎチャネルＭＯＳトランジスタ３２ｌは、そのゲートがインバータ３２ｊの出力に接続され、その一方導通ノードがインバータ３２ｋの出力ノードに接続され、その他方導通ノードが、接地ノードに接続される。ｎチャネルＭＯＳトランジスタ３２ｍは、そのゲートがインバータ３２ｋの出力ノードに接続され、その一方導通ノードがインバータ３２ｊの出力（出力ノードＰＤ）に接続され、かつ他方の導通ノードが接地ノードに接続される。これらのｎチャネルＭＯＳトランジスタ３２ｌおよび３２ｍは、出力ノードＰＤおよび／ＰＤがともにＨレベルに駆動されるのを防止する。次に、この図２１に示すプリアンプ３２の動作について簡単に説明する。
【０１５２】
プリアンプ活性化信号ＰＡＥの非活性化時、ＭＯＳトランジスタ３２ｇが非導通状態にあり、アレイＩＯ線ＩＯおよび／ＩＯ上の信号の増幅動作は停止される。一方、ｐチャネルＭＯＳトランジスタ３２ｈおよび３２ｉが導通し、ノードＰＤｉおよび／ＰＤｉを電源電圧Ｖｃｃレベルにプリチャージする。したがって、出力ノードＰＤおよび／ＰＤは、インバータ３２ｊおよび３２ｋにより、接地電圧レベルのＬレベルに保持される。すなわち、非活性状態のプリアンプ３２は、その出力ノードＰＤおよび／ＰＤがともにＬレベルに設定される。この状態においては、ＭＯＳトランジスタ３２ｌおよび３２ｍはともに非導通状態にある。
【０１５３】
プリアンプ活性化信号ＰＡＥが活性化されると、ＭＯＳトランジスタ３２ｈおよび３２ｉが非導通状態となる。一方、ＭＯＳトランジスタ３２ｇがオン状態となり、アレイＩＯ線ＩＯおよび／ＩＯの信号の増幅動作が行なわれる。
【０１５４】
今、アレイＩＯ線ＩＯ上の信号が、アレイＩＯ線／ＩＯの信号よりも電位が高い場合を考える。この状態においては、ｎチャネルＭＯＳトランジスタ３２ｆのコンダクタンスがｎチャネルＭＯＳトランジスタ３２ｅのコンダクタンスよりも大きくなり、電源電圧Ｖｃｃレベルにプリチャージされていたノード／ＰＤｉの電圧レベルが低下する。ここで、ノードＰＤｉおよび／ＰＤｉは、電源電圧Ｖｃｃレベルにプリチャージされており、ｎチャネルＭＯＳトランジスタ３２ｂおよび３２ｄはともに導通状態にある。ノード／ＰＤｉの電圧レベルが低下すると、ＭＯＳトランジスタ３２ａが導通し始め、ノードＰＤｉの電圧レベル低下を補償し、ノードＰＤｉを電源電圧Ｖｃｃレベルへ駆動する。一方、ｐチャネルＭＯＳトランジスタ３２ｃは非導通状態を維持し、ノード／ＰＤｉは、ＭＯＳトランジスタ３２ｄ、３２ｆおよび３２ｇを介して放電され、その電圧レベルが低下する。このノード／ＰＤｉの電圧レベルの低下により、ｎチャネルＭＯＳトランジスタ３２ｂのコンダクタンスが低下し、ノードＰＤｉおよび／ＰＤｉの電圧差が増大する。インバータ３２ｊおよび３２ｋは、このノードＰＤｉおよび／ＰＤｉ上の信号を反転して出力ノードＰＤおよび／ＰＤへ伝達する。したがって、ノードＰＤおよび／ＰＤは、それぞれ、ＬレベルおよびＨレベルとなる。このとき、ｎチャネルＭＯＳトランジスタ３２ｍが導通し、出力ノードＰＤを接地電圧レベルへ駆動する。
【０１５５】
ｎチャネルＭＯＳトランジスタ３２ｌおよび３２ｍは、この出力ノードＰＤおよび／ＰＤがともにＨレベルへ駆動されるのを防止する。これは、ノードＰＤｉおよび／ＰＤｉが、ともにＬレベルへ駆動される状態に対応する。たとえば、急激にプリアンプ３２が活性化されて、アレイＩＯ線ＩＯおよび／ＩＯの電圧レベルが高く、内部ノードＰＤｉおよび／ＰＤｉが急激にその電圧レベルが低下しても、正確に、出力ノードＰＤおよび／ＰＤのいずれか一方が、Ｌレベルに駆動される。このＭＯＳトランジスタ３２ｌおよび３２ｍを設けることにより、リードデータドライバが誤動作するのを防止する。すなわち、リードデータドライバは、図８にその構成を示すように、出力段が、ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタの対により相補データバス線を駆動する。読出データＲＤおよび／ＲＤがＨレベルのとき（すなわち出力ノードＰＤおよび／ＰＤがともにＨレベルのとき）、リードデータドライバ（図８参照）のノード／ＬＲＤおよびＬＲＤがＬレベルとなり、このリードデータドライバのＭＯＳトランジスタＱＴ１〜ＱＴ４がすべて導通状態となり、正確なデータを読出すことができず、また、データバス線ＤＤＢおよび／ＤＤＢに、大きな電流が流れる。このような不安定な状態を防止し、読出データに応じた３状態のいずれかの状態に後に設定するために、この交差結合されたｎチャネルＭＯＳトランジスタ３２ｌおよび３２ｍが設けられる。
【０１５６】
これにより、“１”、“０”、およびハイインピーダンス（ＨｉＺ）の３状態データをデータバス線上に出力する内部読出回路を実現することができる。なお、プリアンプの出力する３値データは“Ｈ，Ｌ”，“Ｌ，Ｈ”，“Ｌ，Ｌ”であり、ＨｉＺ状態はとらない。
【０１５７】
なお、上述の説明においては、リードデータドライバ活性化信号ＲＤＲＶは、ブロック選択信号と独立な信号であり、すべてのリードデータドライブ回路が活性化されるとして説明している。しかしながら、このリードデータドライバ活性化信号ＲＤＲＶに、バンクアドレス信号を組合せて、選択バンクに対してのみ、リードデータドライバ活性化信号ＲＤＲＶが活性化されてもよい。この場合においては、ＣＬシフタおよびリードデータドライバを、選択バンクにおいてのみ動作させることができ、消費電流を低減することができる。
【０１５８】
以上のように、この発明の実施の形態３に従えば、プリアンプが３値データを出力し、このプリアンプの３値データをＣＬシフタを介してリードデータドライバに伝達するとともに、リードデータドライバがデータバスを３状態駆動するように構成しているため、各列ブロックに対して同一構成の内部読出回路を設けて、データの読出を行なうことができ、回路レイアウトが簡略化される。また、プリアンプのみをブロック選択信号に基づいて活性化し、ＣＬシフタおよびリードデータドライバは、ブロック選択信号と独立に動作させているため、このクロック選択信号をシフトするための回路および配線が不要となり、配線占有面積が低減され、またシフト動作は不要となり、消費電流が低減される。
【０１５９】
図２２は、図２０に示すリードデータドライバの構成を示す図である。この図２２に示すリードデータドライバは、図８に示す構成に加えて、さらに、プリアンプ３２からの出力データＰＤとＣＡＳレイテンシ情報ＣＬ２を受けるＡＮＤ回路Ｇ２０と、ＣＬシフタ３４からの出力信号ＲＤとＣＡＳレイテンシ情報ＣＬ３を受けるＡＮＤ回路Ｇ２１と、ＡＮＤ回路Ｇ２０およびＧ２１の出力信号を受けるＯＲ回路Ｇ２２と、プリアンプ３２からの出力データ信号／ＲＤとＣＡＳレイテンシ情報ＣＬ２を受けるＡＮＤ回路Ｇ２３と、ＣＬシフタ３４からの出力データ信号／ＲＤとＣＡＳレイテンシ情報ＣＬ３を受けるＡＮＤ回路Ｇ２４と、ＡＮＤ回路Ｇ２３およびＧ２４の出力信号を受けるＯＲ回路Ｇ２５を含む。ＯＲ回路Ｇ２２の出力信号が、ＮＡＮＤ回路Ｇ２の第１の入力へ与えられ、ＯＲ回路Ｇ２５の出力信号は、ＮＡＮＤ回路Ｇ３の第１の入力へ与えられる。ＮＡＮＤ回路Ｇ２およびＧ３それぞれの第２の入力へは、リードデータドライバ活性化信号ＲＤＲＶと選択信号ＳＥＬを受けるＡＮＤ回路Ｇ１の出力信号が与えられる。他の構成は、図８に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。ただし、ノードとその上の信号を同じ符号で参照している。
【０１６０】
ＣＡＳレイテンシ情報ＣＬ２は、ＣＡＳレイテンシが２であることを示し、ＣＡＳレイテンシ情報ＣＬ３は、ＣＡＳレイテンシが３であることを示す。これらのＣＡＳレイテンシ情報ＣＬ２およびＣＬ３は、活性化時、Ｈレベルに設定される。
【０１６１】
この図２２に示す構成において、ＣＡＳレイテンシが２のときには、ＡＮＤ回路Ｇ２０およびＧ２３がバッファとして動作し、一方、ＡＮＤ回路Ｇ２１およびＧ２４は、その出力信号は、Ｌレベルに固定される。したがって、ＣＡＳレイテンシが２のときには、プリアンプ３２からの出力データ信号ＰＤおよび／ＰＤがともにＡＮＤ回路Ｇ２０およびＧ２３ならびにＯＲ回路Ｇ２２およびＧ２５を介してリードデータドライバへ与えられる。この状態においては、ＣＬシフタ３４の出力データ信号ＲＤおよび／ＲＤは無視される。一方、ＣＡＳレイテンシが３のときには、ＣＡＳレイテンシ情報ＣＬ３がＨレベルに駆動され、ＡＮＤ回路Ｇ２１およびＧ２４がバッファとして動作し、一方、ＡＮＤ回路Ｇ２０およびＧ２３は、その出力信号がＬレベルに固定される。したがって、ＣＡＳレイテンシが３のときには、ＣＬシフタからの出力データ信号ＲＤおよび／ＲＤがＡＮＤ回路Ｇ２１およびＧ２４ならびにＯＲ回路Ｇ２２およびＧ２５を介してリードデータドライバへ伝達されて増幅される。これらのＡＮＤ回路Ｇ２０、Ｇ２１、Ｇ２３、Ｇ２４ならびにＯＲ回路Ｇ２２およびＧ２５を利用することにより、ＣＡＳレイテンシ情報に従って、プリアンプおよびＣＬシフタの出力データ信号を選択することができる。これは、図８に示すリードデータドライバにおいても同様の構成（選択ゲート）を設けることにより、ＣＡＳレイテンシに従ってデータ読出を行なうことができる。これにより、内部クロック信号を用いずに、活性化制御信号ＰＡＦおよびＲＤＲＶを用いてプリアンプの出力データをシフトする構成においても、正確に、ＣＡＳレイテンシ情報に従ってプリアンプおよびＣＬシフタの出力信号を選択することができる（内部クロック信号を用いてシフト動作を行なう場合には、単にシフト段数を変更することにより、ＣＡＳレイテンシに対応することができる）。
【０１６２】
［実施の形態４］
図２３は、この発明の実施の形態４に従う半導体記憶装置の要部の構成を示す図である。図２３においては、パッドＰＰＤ近傍に配置された出力制御回路５の構成が示される。データバス線ＤＢＢおよび／ＤＢＢには、複数の内部読出／書込回路が並列に結合されるが、図２３においては、１つの内部読出回路を構成するプリアンプ３２、ＣＬシフタ３４およびリードデータドライバ４♯を代表的に示す。このプリアンプ３２、ＣＬシフタ３４およびリードデータドライバ４♯の構成は、それぞれ、図２１、図２０（Ａ）および図２２に示す構成と同じである。
【０１６３】
図２３において、データバス線ＤＢＢおよび／ＤＢＢに対し、データバスイコライズ指示信号／ＤＢＥＱを受けるインバータ６１の出力信号ＤＢＥＱに従ってデータバス線ＤＢＢおよび／ＤＢＢを接地電圧レベルにイコライズするデータバスイコライズ回路５５が設けられる。このデータバスイコライズ回路５５は、データバスイコライズ指示信号ＤＢＥＱの活性化（Ｈレベル）に応答して導通し、データバス線ＤＢＢおよび／ＤＢＢそれぞれに接地電圧を伝達するトランスファゲートＴＧ１およびＴＧ２を含む。
【０１６４】
出力制御回路５は、分離指示信号／ＳＡＩの活性化（Ｌレベル）に応答して非導通となるリードアンプ分離ゲート５６と、リードアンプ分離ゲート５６を介してデータバスＤＢに結合され、リードアンプ活性化信号／ＳＡＥの活性化に応答して与えられたデータの増幅を行なうリードアンプ５７と、リードアンプ５７の相補出力データＲＡＤおよび／ＲＡＤを読出クロック信号ＣＬＫＱに従って伝達する転送回路５８と、転送回路５８からのデータをラッチする出力ラッチ５９と、出力ラッチ５９のラッチデータＯＤおよび／ＯＤに従ってパッドＰＰＤに出力データを伝達する出力バッファ６０を含む。
【０１６５】
リードアンプ分離ゲート５６は、リードアンプ分離指示信号／ＳＡＩの活性化時非導通状態となり、データバス線ＤＢＢおよび／ＤＢＢをリードアンプ５７から切り離すトランスファゲートＴＧ３およびＴＧ４を含む。
【０１６６】
リードアンプ５７は、リードアンプ活性化信号／ＳＡＥの活性化（Ｌレベル）に応答して導通し、電源電圧Ｖｃｃを伝達するｐチャネルＭＯＳトランジスタＰＱ１と、このｐチャネルＭＯＳトランジスタＰＱ１とノードＲＡＤの間に接続されかつそのゲートがノード／ＲＡＤに接続されるｐチャネルＭＯＳトランジスタＰＱ２と、ＭＯＳトランジスタＰＱ１とノード／ＲＡＤの間に接続されかつそのゲートがノードＲＡＤに接続されるｐチャネルＭＯＳトランジスタＰＱ３と、ノードＲＡＤと接地ノードの間に接続されかつそのゲートがノード／ＲＡＤに接続されるｎチャネルＭＯＳトランジスタＮＱ１と、ノード／ＲＡＤと接地ノードの間に接続されかつそのゲートがノードＲＡＤに接続されるｎチャネルＭＯＳトランジスタＮＱ２を含む。
【０１６７】
このリードアンプ５７は、交差結合型センスアンプの構成を備え、交差結合されたｐチャネルＭＯＳトランジスタＰＱ２およびＰＱ３で構成される増幅部が活性化される。ノードＲＡＤおよび／ＲＡＤがリードアンプ分離ゲート５６を介してデータバス線ＤＢＢおよび／ＤＢＢに接続され、スタンバイ状態時においては、ノードＲＡＤおよび／ＲＡＤは接地電圧レベルにイコライズされる。したがってリードアンプ５７の活性化時、ノードＲＡＤおよび／ＲＡＤのうち高電位のノードの電圧レベルを上昇させる。低電位のデータバス線は、接地電圧レベルを保持する。
【０１６８】
リードアンプ分離指示信号／ＳＡＩは、ＤＱコントロール回路６５の出力信号ＲＤＬＩと読出クロック信号ＣＬＫＱを受けるＮＯＲ回路６２から出力され、リードアンプ活性化信号／ＳＡＥは、ＤＱコントロール回路６５の出力信号ＲＤＬＡＴと読出クロック信号ＣＬＫＱを受けるゲート回路６３から生成される。
【０１６９】
転送回路５８は、読出クロック信号ＣＬＫＱを受けるインバータ６４の出力信号の非活性化（Ｌレベル）時作動状態となり、ノードＲＡＤおよび／ＲＡＤの信号を増幅するトライステートインバータバッファ５８ａおよび５８ｂを含む。この転送回路５８は、読出クロック信号ＣＬＫＱがＨレベルの期間、リードアンプ５７により増幅されたデータをさらに増幅して出力ラッチ５９に伝達し、読出クロック信号ＣＬＫＱがＬレベルのときには、出力ハイインピーダンス状態となる。次に、この図２３に示す出力制御回路および内部読出回路の動作を図２４および図２５に示すタイムチャート図を参照して説明する。
【０１７０】
まず、図２４を参照して、ＣＡＳレイテンシが２のときのデータ読出動作について説明する。
【０１７１】
クロックサイクル♯ａにおいて、リードコマンドが与えられると、内部クロック信号ＣＬＫの立上がりに応答して、リードデータドライバ活性化信号ＲＤＲＶが所定期間活性状態となり、次いでプリアンプ活性化信号ＰＡＥが活性化される。これにより、選択されたプリアンプ３２が、アレイＩＯ線ＩＯおよび／ＩＯ上に読出されたデータを増幅して、リードデータドライバ４♯へ与える。ＣＡＳレイテンシが２のときには、ＣＬシフタ３４はバイパスされ、プリアンプ３２からの出力信号ＰＤおよび／ＰＤがリードデータドライバ４♯へ直接与えられる。リードデータドライバ活性化信号ＲＤＲＶの活性化に応答してリードデータドライバ４♯が増幅動作を行ない、プリアンプ３２から伝達された信号ＰＤおよび／ＰＤに従って、その内部ノードＬＲＤおよび／ＬＲＤ（図２２参照）の電圧レベルが変化し、次いでデータバス線ＤＢＢおよび／ＤＢＢは、このリードデータドライバ４♯の増幅動作により、その電圧レベルがプリチャージレベルのＬレベルから変化する。
【０１７２】
一方、内部クロック信号ＣＬＫの立上がりに応答して、リードディテクト信号ＲＤＥＴが活性状態となり、ＤＱコントロール回路６５の制御の下に、分離指示信号／ＳＡＩが、ＮＯＲ回路６２を介してＨレベルに立上がる（この間読出クロック信号ＣＬＫＱはＬレベルにある）。これにより、リードアンプ分離ゲート５６が導通状態となり、データバス線ＤＢＢおよび／ＤＢＢ上の信号電位をリードアンプ５７へ伝達する。このリードアンプ分離ゲート５６が導通状態となってから、次いでデータバスイコライズ指示信号／ＤＢＥＱが内部クロック信号ＣＬＫの立上がりに応答してＨレベルとなり、応じて、インバータ６１からのデータバスイコライズ指示信号ＤＢＥＱがＬレベルとなり、データバスイコライズ回路５５が非活性化される。これにより、データバス線ＤＢＢおよび／ＤＢＢを介して、リードデータドライバ４♯からのデータが、リードアンプ５７へ伝達される。このリードアンプ分離ゲート５６が導通状態となったとき、依然データバス線ＤＢＢおよび／ＤＢＢをイコライズ状態としておくことにより、リードアンプ５７の内部ノードを、確実に初期状態のＬレベルにリセットする。
【０１７３】
次いで、このリードディテクト信号ＲＤＥＴの非活性化と内部読出クロック信号ＣＬＫＱの活性化（立上がり）のいずれか早い方のタイミングで、リードアンプ活性化信号／ＳＡＥがＬレベルの活性状態へ駆動される。これは、ゲート回路６３が、読出クロック信号ＣＬＫＱとＤＱコントロール回路６５からのリードデータラッチ指示信号ＲＤＬＡＴとを受けており、一方が、接地レベルに立上がると、リードアンプ活性化信号／ＳＡＥが活性状態のＬレベルへ駆動される。このリードアンプ活性化信号／ＳＡＥが活性化されると、次いで、リードアンプ分離指示信号／ＳＡＩがＬレベルとなり、リードアンプ分離ゲート５６が非導通状態となる。これにより、リードアンプ５７は、そのデータバス線ＤＢＢおよび／ＤＢＢから切り離され、センスノード（ノードＲＡＤおよび／ＲＡＤ）の負荷が軽減され、高速で、増幅動作を行ない、読出データに応じて、ノードＲＡＤおよび／ＲＡＤの一方を、接地電圧レベルから電源電圧Ｖｃｃレベルに上昇させる。
【０１７４】
リードアンプ活性化信号／ＳＡＥにより、リードアンプ５７が増幅動作を行ないかつ増幅データをラッチすると、読出クロック信号ＣＬＫＱの立上がりに応答してインバータ６４の出力信号がＬレベルとなり、転送回路５８が活性化され、このリードアンプ５７により増幅されたデータを、出力ラッチ５９へ伝達し、出力ラッチ５９の出力ノードＯＤおよび／ＯＤに読出データが伝達される。次いで、出力バッファ６０により、この出力ラッチ５９によりラッチされたデータがパッドＰＰＤへ伝達される。したがって、クロックサイクル♯ａにリードコマンドが与えられると、クロックサイクル♯ｃにおける内部クロック信号ＣＬＫの立上がりエッジで、確定データが外部装置でサンプリングされる。これにより、ＣＡＳレイテンシが２（ＣＬ＝２）でのデータ読出が実現される。
【０１７５】
一方、このリードアンプ分離指示信号／ＳＡＩがＬレベルとなり、データバス線ＤＢＢおよび／ＤＢＢがリードアンプ５７から分離されると、データバスイコライズ指示信号／ＤＢＥＱがＬレベルとなり、応じてデータバスイコライズ回路５５が活性化され、データバス線ＤＢＢおよび／ＤＢＢを接地電圧レベルにイコライズする。次いでリードアンプ活性化信号／ＳＡＥがＨレベルの非活性状態へ駆動され、リードアンプ５７が非活性化され、次いでリードアンプ分離指示信号／ＳＡＩがＨレベルとなり、リードアンプ５７が、リードアンプ分離ゲート５６を介してデータバス線ＤＢＢおよび／ＤＢＢに接続される。これにより、ノードＲＡＤおよび／ＲＡＤが接地電圧レベルにリセットされる。
【０１７６】
クロックサイクル♯ｂにおいて、再び、プリアンプ活性化信号ＰＡＥおよびリードデータドライバ活性化信号ＲＤＲＶが活性化され、次のデータがデータバス線ＤＢＢおよび／ＤＢＢに伝達される。データバスイコライズ指示信号／ＤＢＥＱが再びＨレベルの非活性状態となり、データバスイコライズ回路５５が非活性化され、データバス線ＤＢＢおよび／ＤＢＢに、リードデータドライバ４♯からのデータが伝達される。このデータバス線ＤＢＢおよび／ＤＢＢにデータが読出されたときに、リードアンプ分離指示信号／ＳＡＩはＨレベルにあり、リードアンプ分離ゲート５６が導通状態にあり、リードアンプ５７に、このデータバス線ＤＢＢおよび／ＤＢＢ上のデータが伝達される。次いで、リードアンプ活性化信号／ＳＡＥが活性化されて、リードアンプ５７が増幅動作を行なって、読出クロック信号ＣＬＫＱの立上がりに応答して、転送回路５８が、このリードアンプ５７からのデータを増幅して出力ラッチ５９へ与える。以後この動作が、バースト長サイクル数が経過するかまたは読出動作停止（インタラプトまたはプリチャージコマンド）が与えられるまで繰返される。
【０１７７】
リードアンプ５７を、リードアンプ分離ゲート５６によりデータバスＤＢと分離して、リードアンプ５７に増幅動作を行なわせることにより、このリードアンプ５７におけるノードＲＡＤおよび／ＲＡＤの電圧差が、センス動作可能な範囲となると、リードアンプ５７に増幅動作を行なわせることができる。したがって、データバス線ＤＢＢおよび／ＤＢＢに、ＣＭＯＳレベルの信号が伝達される前にリードアンプ５７が増幅動作を行なうことができる。すなわち、データバス線ＤＢＢおよび／ＤＢＢに、小振幅データ信号を伝達することができ、高速読出が実現される。
【０１７８】
次に、図２５を参照して、ＣＡＳレイテンシが３の場合のデータ読出動作について説明する。クロックサイクル♯ａにおいてリードコマンドが与えられると、まずプリアンプ活性化信号ＰＡＥが活性化される。プリアンプ３２が、アレイＩＯ線ＩＯおよび／ＩＯ上の信号を増幅して、ＣＬシフタ３４へ伝達する。ＣＡＳレイテンシが３の場合（ＣＬ＝３）、ＣＬシフタ３４がシフト動作を行ない、プリアンプ活性化信号ＰＡＥの活性化に応答してプリアンプ３２の出力データ信号を取込み、リードデータドライバ活性化信号ＲＤＲＶの非活性化に応答してリードデータドライバ４♯へ取込んだデータ信号を伝達する。このクロックサイクル♯ａにおいては、リードデータドライバ活性化信号ＲＤＲＶは非活性状態にあるため、ＣＬシフタ３４からの信号は、リードデータドライバ４♯へ与えられる。一方、リードディテクト信号ＲＤＥＴも、ＣＡＳレイテンシが３の場合には、１クロックサイクル遅れて活性化されるため、クロックサイクル♯ａにおいては、非活性状態を保持し、リードアンプ活性化信号／ＳＡＥがＨレベルの非活性状態にあり、またリードアンプ分離指示信号／ＳＡＩがＬレベルにあり、データバスＤＢとリードアンプ５７を分離する。また、データバスイコライズ指示信号／ＤＢＥＱが、Ｌレベルにあり、データバスイコライズ回路５５が活性化され、データバス線ＤＢＢおよび／ＤＢＢは、接地電圧レベルにイコライズされる。
【０１７９】
クロックサイクル♯ｂにおいて、内部クロック信号ＣＬＫの立上がりに応答して、リードデータドライバ活性化信号ＲＤＲＶが活性状態へ駆動され、リードデータドライバ４♯が増幅動作を行ない、ＣＬシフタ３４から伝達されたデータを増幅する。応じて、リードデータドライバ４♯の内部ノードＬＲＤおよび／ＬＲＤの電圧レベルが、リードデータドライバ活性化信号ＲＤＲＶの活性化に応答して変化する。
【０１８０】
また、クロックサイクル♯ｂにおいて、内部クロック信号ＣＬＫの立上がりに応答して、リードディテクト信号ＲＤＥＴが活性化され、読出クロック信号ＣＬＫＱがＬレベルに立下がると、リードアンプ分離指示信号／ＳＡＩがＨレベルに立上がり、データバス線ＤＢＢおよび／ＤＢＢがリードアンプ５７に結合される。また、データバスイコライズ指示信号／ＤＢＥＱが、内部クロック信号ＣＬＫの立上がりに応答してＨレベルとなり、データバスイコライズ回路５５が非活性化され、データバス線ＤＢＢおよび／ＤＢＢの電圧レベルが、このリードデータドライバ４♯の出力データ信号に従って変化する。また、リードアンプ５７のノードＲＡＤおよび／ＲＡＤの電圧レベルが、このデータバス線ＤＢＢおよび／ＤＢＢを介してリードデータドライバ４♯から与えられる信号に従って変化する。
【０１８１】
リードデータドライバ活性化信号ＲＤＲＶがＬレベルの非活性状態となると、リードデータドライバ４♯が出力ハイインピーダンス状態となる。このときには、まだ、データバスイコライズ指示信号／ＤＢＥＱはＨレベルを維持し、データバスイコライズ回路５５は非活性状態にある。次いで、リードディテクト信号ＲＤＥＴがＬレベルに立下がるとリードアンプ活性化信号／ＳＡＥが活性化され、次いで、リードアンプ分離指示信号／ＳＡＩがＬレベルとなる。これにより、リードアンプ５７が、データバス線ＤＢＢおよび／ＤＢＢと切り離された状態で増幅動作を行ない、ノードＲＡＤおよび／ＲＡＤの電圧レベルを、伝達された信号レベルに応じた電圧レベルに設定する。
【０１８２】
データバス線分離指示信号／ＳＡＩは活性状態（Ｌレベル）にあり、リードアンプ５７が増幅動作を行なっている間に、データバスイコライズ指示信号／ＤＢＥＱがＬレベルとなり、再び、データバス線ＤＢＢおよび／ＤＢＢがデータバスイコライズ回路５５により接地電圧レベルにイコライズされる。
【０１８３】
このクロックサイクル♯ｂにおいて、またプリアンプ活性化信号ＰＡＥが活性化され、プリアンプ３２が増幅動作を行ない、次のデータを、ＣＬシフタ３４に伝達し、ラッチさせる。このクロックサイクル♯ｂにおいてプリアンプ３２により増幅されたデータは、クロックサイクル♯ｃにおいて、リードデータドライバ活性化信号ＲＤＲＶの活性化に従って、リードデータドライバ４♯により取込まれて増幅され、データバス線ＤＢＢおよび／ＤＢＢ上に伝達される。以降、先のクロックサイクル♯ｂと同じ動作が実行される。
【０１８４】
出力ラッチ５９にラッチされたデータは、そのクロックサイクルにおいて、出力バッファ６０を介してパッドＰＰＤへ伝達される。
【０１８５】
クロックサイクル♯ｃにおいてパッドＰＰＤに有効データが出力され、図示しない次のクロックサイクル♯ｄの内部クロック信号ＣＬＫの立上がりエッジで、外部装置でサンプリングされる。これにより、ＣＡＳレイテンシが３でのデータ読出が行なわれる。
【０１８６】
図２６は、図２３に示す制御信号を発生する部分の構成を概略的に示す図である。図２６において、制御信号発生回路は、外部からのクロック信号ｅｘｔＣＬＫを受けて内部クロック信号ＣＬＫおよび読出クロック信号ＣＬＫＱを生成するクロック発生回路２０と、クロック発生回路２０からの内部クロック信号ＣＬＫに同期して外部からの制御信号（コマンド）／ＣＳ、／ＲＡＳ、／ＣＡＳおよび／ＷＥを取込み指定された動作モードを指示する信号を生成するコマンドデコード回路２１と、コマンドデコード回路２１の出力信号に従って外部からのアドレス信号ＡＤを取込み内部アドレス信号を発生するアドレス発生回路２２と、コマンドデコード回路２１からの読出動作指示信号φｒの活性化に応答してバースト長期間読出活性化信号ＲＰを活性状態に駆動するリード制御回路２３と、リード制御回路２３からの読出活性化信号ＲＰを（ＣＡＳレイテンシ−２）クロックサイクルシフトする（ＣＬ−２）シフタ２６と、リード制御回路２３からの読出活性化信号ＲＰの活性化時能動化され、内部クロック信号ＣＬＫに同期してプリアンプ活性化信号ＰＡＥを生成するＰＡＥ発生回路２７を含む。
【０１８７】
これらの回路の構成は、先の図１６に示す制御信号発生回路と同様である。（ＣＬ−２）シフタ２６は、ＣＡＳレイテンシが２の場合には、リード制御回路２３から与えられた読出活性化信号ＲＰをそのまま伝達して読出動作活性化信号ＲＰＰを生成する。ＣＡＳレイテンシが３のときには、（ＣＬ−２）シフタ２６は、リード制御回路２３からの読出活性化信号ＲＰを内部クロック信号ＣＬＫの１クロックサイクル期間シフトして読出動作活性化信号ＲＰＰを生成する。
【０１８８】
この制御信号発生回路は、さらに、アドレス発生回路２２からの内部アドレス信号をデコードして、メモリ列ブロックを指定するブロック選択信号を生成するブロックデコーダ２５と、ＰＡＥ発生回路２７からのプリアンプ活性化信号ＰＡＥＦとブロックデコーダ２５からのブロック選択信号とを受けて、プリアンプ活性化信号ＰＡＥ（ＰＡＥｊ）を生成するゲート回路Ｇ１２を含む。選択された列ブロックに対応して設けられるプリアンプのみが、このプリアンプ活性化信号ＰＡＥ（ＰＡＥｊ）に従って活性化される。残りのプリアンプは、非活性状態を維持する。
【０１８９】
制御信号発生回路は、さらに、（ＣＬ−２）シフタ２６からの読出動作活性化信号ＲＰＰの活性化時、内部クロック信号ＣＬＫに同期してリードデータドライバ活性化信号ＲＤＲＶ（ＲＤＲＶＦ）を生成するＲＤＲＶ発生回路２９と、読出動作活性化信号ＲＰＰの活性化時、内部クロック信号ＣＬＫに応答してリードデータディテクト信号ＲＤＥＴを生成するＲＤＥＴ発生回路６６と、読出動作活性化信号ＲＰＰの活性化時、内部クロック信号ＣＬＫに同期してデータバスイコライズ指示信号／ＤＢＥＱを駆動するＤＢＥＱ発生回路６７を含む。読出動作活性化信号ＲＰＰが非活性状態のときには、ＲＤＲＶ発生回路２９およびＲＤＥＴ発生回路６６は、それぞれ、信号ＲＤＲＶおよびＲＤＥＴをそれぞれ、Ｌレベルの非活性状態に保持する。ＤＢＥＱ発生回路６７は、読出動作活性化信号ＲＰＰの非活性化時、データバスイコライズ指示信号／ＤＢＥＱを、活性状態のＬレベルに保持する。
【０１９０】
図２７（Ａ）は、図２６に示すＲＤＲＶ発生回路２９、ＲＤＥＴ発生回路６６、およびＤＢＥＱ発生回路６７の構成を概略的に示す図である。これらのＲＤＲＶ発生回路２９、ＲＤＥＴ発生回路６６およびＤＢＥＱ発生回路６７は、実質的に同じ回路構成を備えているため、図２７（Ａ）においては１つの回路の構成を代表的に示す。図２７（Ａ）において、発生回路２９、６６および６７の各々は、内部クロック信号ＣＬＫを所定時間遅延する遅延回路６９ａと、遅延回路６９ａの出力信号と読出動作活性化信号ＲＰＰを受けるＡＮＤ回路６９ｂと、ＡＮＤ回路６９ｂの出力信号の立上がりに応答して所定の時間幅を有するワンショットのパルス信号φＰＵＬを発生するワンショットパルス発生回路６９ｃを含む。遅延回路６９ａの有する遅延時間は、ＣＡＳレイテンシ情報ＣＬに従って変更可能である。これにより、図２４および図２５に示すように、各指示信号の発生タイミングを異ならせることができる。次に、この図２７（Ａ）に示す信号発生回路の動作を図２７（Ｂ）および（Ｃ）に示すタイミングチャート図を参照して説明する。
【０１９１】
まず、図２７（Ｂ）を参照して、ＣＡＳレイテンシが３（ＣＬ＝３）の場合の動作について説明する。リードコマンドがクロックサイクル♯ａにおいて与えられると、読出活性化信号ＲＰが所定期間（バースト長時間）活性状態へ駆動される。ＣＡＳレイテンシが３の場合、（ＣＬ−２）シフタ２６により、次のクロックサイクル♯ｂにおいて読出動作活性化信号ＲＰＰが活性状態へ駆動される。ＡＮＤ回路６９ｂが、読出動作活性化信号ＲＰＰと遅延回路６９ａからの遅延内部クロック信号とに従って出力信号を生成する。したがって、このＡＮＤ回路６９ｂからは、内部クロック信号ＣＬＫが立上がってから所定時間経過後にＨレベルに立上がる信号が順次出力される。ワンショットパルス発生回路６９ｃが、このＡＮＤ回路６９ｂの出力信号の立上がりに応答してワンショットのパルス信号φＰＵＬを発生する。したがって、クロックサイクル♯ｂ、♯ｃ、♯ｄおよび♯ｅにおいて、読出動作活性化信号ＲＰＰが活性状態にある期間、ワンショットパルス信号φＰＵＬが活性化される。読出動作活性化信号ＲＰＰがＬレベルの間、ＡＮＤ回路７１の出力信号はＬレベルに固定され、ワンショットパルス信号φＰＵＬはＬレベルに固定される。
【０１９２】
次に、図２７（Ｃ）を参照して、ＣＡＳレイテンシが２の場合の動作について説明する。クロックサイクル♯ａにおいてリードコマンドが与えられると、クロックサイクル♯ａにおいて読出活性化信号ＲＰおよび読出動作活性化信号ＲＰＰがともにＨレベルに駆動される。ＣＡＳレイテンシが２の場合には、（ＣＬ−２）シフタ２６は、シフト動作を行なっていない。したがって、このクロックサイクル♯ａから、ＡＮＤ回路６９ｂの出力信号が内部クロック信号ＣＬＫに従ってＨレベルに立上がり、ワンショットパルス発生回路６９ｃが、ワンショットパルス信号φＰＵＬをそれぞれ生成する。
【０１９３】
したがって、この遅延回路６９ａを用いて内部クロック信号ＣＬＫを遅延することにより、リードコマンドが与えられたクロックサイクル♯ａにおいても、読出活性化信号ＲＰが活性状態に駆動されたときに、内部クロック信号ＣＬＫに従ってワンショットパルス信号を生成することができ、正確に、所定の時間幅を有するワンショットパルス信号を生成することができる。
【０１９４】
遅延回路６９ａは、単に、インバータの段数が、ＣＡＳレイテンシ情報ＣＬに応じて変更されれば、容易に、その遅延時間を変更することができる。
【０１９５】
図２８は、図２３に示すＤＱコントロール回路６５の構成を概略的に示す図である。図２８において、ＤＱコントロール回路６５は、リードディテクト信号ＲＤＥＴを所定時間遅延しかつ反転して信号ＲＤＬＩを生成する反転遅延回路６５ａと、リードディテクト信号ＲＤＥＴを所定時間遅延してリードデータラッチ指示信号ＲＤＬＡＴを出力する遅延回路６５ｂを含む。信号ＲＤＬＩが、図２３に示すＮＯＲ回路６２へ与えられ、リードデータラッチ指示信号ＲＤＬＡＴが図２３に示すゲート回路６３へ与えられる。
【０１９６】
次に、図２８および図２３および図２９を参照して、まず、リードアンプ分離指示信号／ＳＡＩの発生態様について説明する。
【０１９７】
図２９（Ａ）において、読出クロック信号ＣＬＫＱが立上がってからリードディテクト信号ＲＤＥＴが所定時間Ｈレベルに駆動される。反転遅延回路６５ａからは、このリードディテクト信号ＲＤＥＴを遅延しかつ反転した信号ＲＤＬＩが出力される。したがって、リードアンプ分離指示信号／ＳＡＩが、読出クロック信号ＣＬＫＱの立下がりに同期してＨレベルに立上がり、かつ信号ＲＤＬＩの立上がりに同期してＬレベルに立下がる。信号／ＳＡＩがＨレベルのときには、リードアンプ分離ゲート５６が非導通状態にあり、データバスＤＢとリードアンプ５７とを分離する。
【０１９８】
一方、図２９（Ｂ）に示すように、読出クロック信号ＣＬＫＱが立下がってからリードディテクト信号ＲＤＥＴが立上がり、かつ次の読出クロック信号ＣＬＫＱの立上がりよりも先にリードディテクト信号ＲＤＥＴがＬレベルに立上がる場合、リードアンプ分離指示信号／ＳＡＩは、信号ＲＤＬＩの立下がりおよび立上がりに同期して立上がりかつ立下がる。この場合には、したがって、リードディテクト信号ＲＤＥＴに従って、リードアンプ５７とデータバスＤＢとの分離が制御される。
【０１９９】
このＮＯＲ回路６２を用いることにより、読出クロック信号ＣＬＫＱとリードディテクト信号ＲＤＥＴのタイミングがずれる場合においても、図２３に示す転送回路５８が出力ハイインピーダンス状態となった後に、分離指示信号／ＳＡＩをＨレベルとして、データバスＤＢとリードアンプ５７とを接続することができ、次の新たなデータが、出力ラッチ５９を介して出力バッファ６０へ伝達されるのを防止することができる。
【０２００】
図３０は、図２３に示すゲート回路６３の構成の一例を示す図である。図３０において、ゲート回路６３は、リードデータラッチ指示信号ＲＤＬＡＴを受けるインバータ６３ａと、インバータ６３ａの出力信号と読出クロック信号ＣＬＫＱを受けるＯＲ回路６３ｂと、ＯＲ回路６３ｂの出力信号の立上がりに応答して所定の時間幅を有するワンショットのパルス信号を発生するワンショットパルス発生回路６３ｃを含む。このワンショットパルス発生回路６３ｃは、ＨレベルからＬレベルに立下がるワンショットのパルス信号を発生する。このワンショットパルス発生回路６３ｃからリードアンプ活性化信号／ＳＡＥが出力される。次に、この図３０に示すゲート回路６３の動作を図３１および図３２に示す信号波形図を参照して説明する。
【０２０１】
まず、図３１に示すように、リードディテクト信号ＲＤＥＴの立上がりが読出クロック信号ＣＬＫＱの立上がりよりも遅い場合、リードデータラッチ指示信号ＲＤＬＡＴも同様、読出クロック信号ＣＬＫＱよりも遅れてＨレベルに立上がる。ワンショットパルス発生回路６３ｃは、リードアンプ活性化信号／ＳＡＥをＨレベルに保持している。今、読出クロック信号ＣＬＫＱがＬレベルになり、リードディテクト信号ＲＤＥＴがＬレベルに立下がり、次いでリードデータラッチ指示信号ＲＤＬＡＴがＬレベルに立下がると、インバータ６３ａの出力信号がＨレベルとなり、ＯＲ回路６３ｂの出力信号がＨレベルに立上がる。応じて、ワンショットパルス発生回路６３ｃがＬレベルのワンショットのパルス信号を発生し、リードアンプ活性化信号／ＳＡＥが所定期間Ｌレベルの活性状態となる。
【０２０２】
また、図３２に示すように、リードディテクト信号ＲＤＥＴが読出クロック信号ＣＬＫＱよりも早く立上がる場合、ＯＲ回路６３ｂの出力信号は、この読出クロック信号ＣＬＫＱの立上がり（活性化）に応答してＨレベルに立上がる。したがって、ワンショットパルス発生回路６３ｃからのこのリードアンプ活性化信号／ＳＡＥが、読出クロック信号ＣＬＫＱに活性化（立上がり）に応答して活性化される。このとき、リードデータラッチ指示信号ＲＤＬＡＴがＬレベルに立下がっても、ワンショットパルス発生回路６３ｃからのリードアンプ活性化信号／ＳＡＥはＬレベルに既に駆動されており、その状態は変化しない。このような、ワンショットパルスを発生する回路構成としては、セット／リセットフリップフロップを設け、該フリップフロップの出力信号を所定時間遅延してリセットする構成とすることにより、ワンショットパルスが二重に発生されるのを防止することができる。
【０２０３】
このリードアンプの活性化を、読出クロック信号ＣＬＫＱの活性化（立上がり）とリードディテクト信号ＲＤＥＴの非活性化（Ｌレベル）のいずれか早い方のタイミングで行なうことにより、ＣＡＳレイテンシが異なり、クロック周波数が変化する場合においても、高速のクロック信号に同期して正確にセンス動作を行なうことができる。
【０２０４】
［変更例］
図３３は、この発明の実施の形態４の変更例の構成を概略的に示す図である。図３３においては、ＤＱコントロール回路６５の構成を示す。
【０２０５】
図３３において、ＤＱコントロール回路６５は、ＤＱＭバッファ３５からのマスク指示信号ＤＱＭｉを所定時間遅延する遅延回路６５ａと、遅延回路６５ａの出力信号の活性化時セットされかつクロック信号ＣＬＫの活性化（立上がり）時リセットされるセット／リセットフリップフロップ６５ｂと、セット／リセットフリップフロップ６５ｂの出力／Ｑからの出力信号／ＯＥとリードデータラッチ指示信号ＲＤＬＡＴを受けるＡＮＤ回路６５ｃと、セット／リセットフリップフロップ６５ｂの出力信号／ＯＥとリードアンプ分離指示信号ＲＤＬＩを受けるＡＮＤ回路６５ｄを含む。信号ＲＤＬＡＴおよびＲＤＬＩは、図２８に示すように、リードディテクト信号ＲＤＥＴに従って生成される。マスク指示信号ＤＱＭｉは、また、ＲＤＲＶ発生回路（図１２参照）へ与えられ、マスク指示が与えられるとそのクロックサイクルにおいてリードデータドライバ活性化信号ＲＤＲＶを非活性状態に保持する。
【０２０６】
リードアンプ活性化信号／ＳＡＥを発生するゲート回路６３は、図３０に示す構成と同様の構成を備えるが、ワンショットパルス発生回路６３ｃとして、ＯＲ回路６３ｂの出力信号に応答してセットされ、かつその出力信号の活性化時所定時間経過後にリセットされるセット／リセットフリップフロップが用いられる。ただし、図３３においては、このワンショットパルス発生回路６３ｃとしてのフリップフロップのリセット入力Ｒへリセット信号を与える遅延回路は示していない。次に、この図３３に示すＤＱコントロール回路６５の動作を、図３４および図３５に示すタイミングチャート図を参照して説明する。
【０２０７】
まず、図３４を参照して、ＣＡＳレイテンシが２の場合の動作について説明する。
なお、図３４においては、図２３に示す各制御信号を併せて示す。まず、クロックサイクル♯ａにおいてリードコマンドが与えられると、プリアンプ活性化信号ＰＡＥが活性化され、プリアンプ３２の出力ノードＰＤおよび／ＰＤに選択メモリのデータが伝達される。また、リードデータドライバ活性化信号ＲＤＲＶが活性化され、このプリアンプ３２により増幅されたデータを取込んでデータバスＤＢ上に伝達する。このリードデータドライバ４♯のデータ読出時においては、データバスイコライズ指示信号／ＤＢＥＱがＨレベルとなり、データバスＤＢが、プリチャージ電圧（Ｌレベル）からリードデータドライバ４♯により読出されたデータに対応する電圧レベルに変化する。
【０２０８】
また、リードディテクト信号ＲＤＥＴが活性化され、信号ＲＤＬＡＴおよびＲＤＬＩがそれぞれ活性状態へ駆動される。このクロックサイクル♯ａにおいては、マスク指示信号ＤＱＭはＬレベルの非活性状態にあるため、このリードディテクト信号ＲＤＥＴに従ってリードアンプ分離指示信号／ＳＡＩがＨレベルとなり、データバスＤＢとリードアンプ５７を接続し、次いでリードアンプ活性化信号／ＳＡＥが活性化されてリードアンプ５７が増幅動作を行なう。したがって、このクロックサイクル♯ａにおいては、リードアンプ５７の内部ノードＲＡＤおよび／ＲＡＤには、データが伝達され、次いで、このデータが読出クロック信号ＣＬＫＱに従って、転送回路５８を介して出力ラッチ５９へ伝達される。したがって、クロックサイクル♯ｂにおいて、出力バッファ６０を介してデータが出力される。
【０２０９】
クロックサイクル♯ｂにおいても、同様、次のデータの内部読出が行なわれる。
クロックサイクル♯ｃにおいて外部マスク指示信号ＤＱＭをＨレベルに設定する。この状態においては、クロックサイクル♯ｃの間、内部マスク指示信号ＤＱＭｉがＨレベルとなり、所定時間経過後、信号／ＯＥがＬレベルの活性状態となる。プリアンプ活性化信号ＰＡＥは、この内部マスク指示信号ＤＱＭｉと独立に活性化されており、クロックサイクル♯ｃにおいてもデータが読出される。しかしながら、リードデータドライバ活性化信号ＲＤＲＶは、この内部マスク指示信号ＤＱＭｉに従って、非活性状態に保持され、リードデータドライバ４♯の内部ノードは、スタンバイ状態のＨレベルに保持される。
【０２１０】
データバスイコライズ指示信号／ＤＢＥＱが、また、このクロック信号ＣＬＫに従って活性化され、データバスＤＢのイコライズを行ない、クロックサイクル♯ｃにおいては、したがってデータバスＤＢは、Ｌレベルのハイインピーダンス状態に保持される。
【０２１１】
一方、読出クロック信号ＣＬＫＱおよびリードディテクト信号ＲＤＥＴは、それぞれ活性化される。信号／ＯＥがＬレベルとなるため、ＡＮＤ回路６５ｃの出力信号はＬレベルに保持され、リードアンプ活性化信号／ＳＡＥはＨレベルの非活性状態を維持し、またリードアンプ分離指示信号／ＳＡＩも、ＮＡＮＤ回路６５ｄの出力信号がＨレベルとなるため、Ｌレベルに保持される。したがって、このクロックサイクル♯ｃにおいては、リードアンプ５７は非活性状態を維持し、またデータバスＤＢとリードアンプ５７は分離状態に保持される。リードアンプ５７において、内部ノードＲＡＤおよび／ＲＡＤは、後に説明するが、イコライズ回路により、スタンバイ状態のＬレベルに保持される。したがって、このクロックサイクル♯ｃにおいては、データの読出は行なわれず、出力バッファ６０は、出力ハイインピーダンス状態を維持する。
【０２１２】
クロックサイクル♯ｄにおいては、外部マスク指示信号ＤＱＭが、Ｌレベルに設定され、内部マスク指示信号ＤＱＭｉもＬレベルに設定される。したがって、クロックサイクル♯ｄにおいては、プリアンプ３２およびリードデータドライバ４♯により読出されるデータがリードアンプ５７へ伝達されて、増幅され、転送回路５８、出力ラッチ５９および出力バッファ６０を介して外部に読出される。
【０２１３】
このＣＡＳレイテンシが２の場合、マスク指示信号ＤＱＭが活性化されると、そのクロックサイクルにおいて、内部のデータ読出が禁止され、さらにその次のクロックサイクルにおける外部読出データに対しマスクがかけられる。したがって、この状態において、マスク指示が与えられてから２クロックサイクル後の外部読出データに対しマスクがかけられる。図３４においては、クロックサイクル♯ｅにおけるデータに対しマスクがかけられている。
【０２１４】
次に、ＣＡＳレイテンシが３の場合の動作について図３５を参照して説明する。
クロックサイクル♯ａにおいてリードコマンドが与えられる。マスク指示信号ＤＱＭはＬレベルの非活性状態にあり、信号／ＯＥは、Ｈレベルを維持する。ＣＡＳレイテンシが３の場合、次のクロックサイクル♯ｂから、プリアンプ以降の回路が順次活性化される。したがって、クロックサイクル♯ｂにおいてプリアンプ活性化信号ＰＡＥが活性化され、データが、ＣＬシフタおよびリードデータドライバ４♯を介してデータバスＤＢに伝達される。次いで、リードアンプ活性化信号／ＳＡＥが活性化され、このデータバスＤＢ上に伝達されたデータの増幅動作を行ない、次のクロックサイクル♯ｃにおいて、読出クロック信号ＣＬＫＱの活性化（立上がり）に従って転送回路５８を介して出力ラッチ５９にデータが伝達され、次いでデータのパッドＰＰＤへの伝達が行なわれる。
【０２１５】
クロックサイクル♯ｃにおいて、マスク指示信号ＤＱＭをＨレベルに設定すると、クロックサイクル♯ｃにおいて内部マスク指示信号ＤＱＭｉがＨレベルの活性状態となる。したがって、このサイクル♯ｃにおいては、プリアンプ活性化信号ＰＡＥが活性化されるものの、リードデータドライバ活性化信号ＲＤＲＶは非活性状態を維持し、データバスＤＢは、Ｌレベルのスタンバイ状態を維持する。一方、リードディテクト信号ＲＤＥＴが、このクロックサイクル♯ｃにおいても、活性化されるが、信号／ＯＥがＬレベルの活性状態となるため、図３３に示すＡＮＤ回路６５ｃの出力信号はＬレベルに固定され、リードアンプ活性化信号／ＳＡＥはＨレベルの非活性状態を維持する。一方、ＮＡＮＤ回路６５ｄは、その出力信号がＨレベルとなり、リードアンプ分離指示信号／ＳＡＩも、Ｌレベルを維持し、データバスＤＢとリードアンプ５７とは分離された状態を維持する。したがって、リードアンプ５７は増幅動作を行なわず、その内部ノードは、スタンバイ状態のＬレベルに保持され、出力ラッチも、スタンバイ状態を維持する。したがって、この状態において出力バッファは出力ハイインピーダンス状態となり、データの出力は行なわれない。
【０２１６】
クロックサイクル♯ｄにおいて、マスク指示信号ＤＱＭをＬレベルに設定すると、内部マスク指示信号ＤＱＭｉがＬレベルに駆動され、また信号／ＯＥもＨレベルに保持される。したがって、クロックサイクル♯ｄにおいては、プリアンプ活性化信号ＰＡＥおよびリードデータドライバ活性化信号ＲＤＲＶに従って、メモリセルデータがデータバスＤＢに伝達される。次いで、このデータバスＤＢ上に伝達されたデータが、リードアンプ分離ゲート５６を介してリードアンプ５７に伝達される。信号／ＯＥはＨレベルであるため、信号ＲＤＬＡＴおよびＲＤＬＩに従ってリードアンプ活性化信号／ＳＡＥおよびリードアンプ分離指示信号／ＳＡＩが活性／非活性化され、リードアンプ５７が増幅動作を行なう。このクロックサイクル♯ｄにおいてリードアンプ５７により増幅されたデータは、転送回路５８、出力ラッチ５９および出力バッファ６０を介してパッドＰＰＤに伝達される。クロックサイクル♯ｅにおいても同様、データの読出が行なわれる。
【０２１７】
このＣＡＳレイテンシが３の場合においても、マスク指示が与えられると２クロックサイクル経過後の出力データに対しマスクがかけられる。すなわち、ＣＡＳレイテンシが変化した場合においても、ＤＱＭレイテンシ（マスク指示が与えられてから外部読出データに対しマスクがかけられるまでに要するクロックサイクル数）は、２であり、ＣＡＳレイテンシにかかわらず、一定のＤＱＭレイテンシで出力データに対しマスクをかけることができる。
【０２１８】
また、リードアンプ活性化信号を、このマスク指示信号ＤＱＭに従って非活性状態へ駆動することにより、このリードアンプをスタンバイ状態に設定することができる。リードアンプの保持データは読出クロック信号ＣＬＫＱの活性化に応答して転送回路５８を介して出力ラッチへ伝達される。したがって、この出力バッファは、このリードアンプの保持データに従って出力ハイインピーダンス状態に設定することができる。出力バッファ自体を、このマスク指示信号に従って出力ハイインピーダンス状態に設定する場合と異なり、リードアンプからの読出クロック信号ＣＬＫＱに従ったデータ転送と出力バッファの出力ハイインピーダンス状態設定時におけるタイミングのずれを考慮する必要がなく、マスク指示を印加時における内部マスク指示信号と読出クロック信号ＣＬＫＱのタイミングのずれを考慮する必要がなく、正確に、外部読出データに対しマスクをかけることができ、マスク時において、誤ったデータが出力されるのを確実に防止することができる。
【０２１９】
図３６は、この発明の実施の形態４の変更例のデータ出力部の構成をより具体的に示す図である。図３６において、リードアンプ５７のノードＲＡＤおよび／ＲＡＤを、信号／ＯＥを受けるインバータ７０ｃの出力信号に従って接地電圧レベルにプリチャージするイコライズ回路７０が設けられる。このイコライズ回路７０は、ノードＲＡＤおよび／ＲＡＤを、インバータ７０ｃの出力信号がＨレベルのときに接地電圧レベルに駆動するｎチャネルＭＯＳトランジスタ７０ａおよび７０ｂを含む。
【０２２０】
出力ラッチ５９は、転送回路５８の出力信号をラッチするＮＯＲ型フリップフロップで構成される。この出力ラッチ５９は、トライステートインバータバッファ５８ａおよび５８ｂの出力信号をそれぞれ受けるＮＯＲ回路５９ａおよび５９ｂを含む。これらのＮＯＲ回路５９ａおよび５９ｂの出力が交差結合される。
【０２２１】
出力バッファ６０は、出力許可信号ＯＥＭとＮＯＲ回路５９ａの出力信号を受けるＡＮＤ回路６０ａと、出力許可信号ＯＥＭとＮＯＲ回路５９ｂの出力信号を受けるＡＮＤ回路６０ｂと、ＡＮＤ回路６０ａの出力信号がＨレベルのとき導通し、電源電圧Ｖｃｃレベルの読出データを生成するｎチャネルＭＯＳトランジスタ６０ｃと、ＡＮＤ回路６０ｂの出力信号がＨレベルのときに導通し、接地電圧レベルの読出データを生成するｎチャネルＭＯＳトランジスタ６０ｄを含む。出力許可信号ＯＥＭは、読出指示が与えられたとき、（ＣＬ−２）クロックサイクル経過後バースト長期間活性化される信号である。この出力許可信号ＯＥＭは、マスク指示信号と独立な信号である。次に、この図３６に示す出力部の動作を、図３７に示すタイミングチャート図を参照して説明する。
【０２２２】
図３７においては、ＣＡＳレイテンシが２または３の場合の動作を示す。
クロックサイクル♯ｂにおいて、リードアンプ活性化信号／ＳＡＥが活性状態となり、リードアンプ５７が増幅動作を行なう。このクロックサイクル♯ｂにおいて、読出クロック信号ＣＬＫＱがリードアンプ活性化信号／ＳＡＥの活性化のときにＨレベルにあれば、転送回路５８のトライステートインバータバッファ５８ａおよび５８ｂが動作し、このリードアンプ５７により増幅されたデータを出力ラッチ５９へ転送する。このクロックサイクル♯ｂにおいて、出力許可信号ＯＥＭがまた活性状態となり、出力ラッチ５９に転送されたデータが出力バッファ６０へ伝達される。出力バッファ６０においては、出力許可信号ＯＥＭがＨレベルにあるため、この出力ラッチ５９から転送されたデータを外部へパッドを介して出力する。
【０２２３】
クロックサイクル♯ｃにおいて、再びリードアンプ活性化信号／ＳＡＥが活性状態へ駆動され、リードアンプ分離ゲート５６を介して伝達されたデータの増幅を行ない、転送回路５８および出力ラッチ５９を介して出力バッファ６０へ増幅データを転送する。
【０２２４】
クロックサイクル♯ｄにおいて、信号／ＯＥがマスク指示信号に従ってＬレベルに駆動されると、このクロックサイクル♯ｄにおいては、リードアンプ活性化信号／ＳＡＥは、Ｈレベルの非活性状態を維持する。イコライズ回路７０が活性化され、ノードＲＡＤおよび／ＲＡＤをＬレベルに固定する。この間、先に説明したように、リードアンプ分離ゲート５６も、分離指示信号／ＳＡＩがＬレベルであるため、データバスとリードアンプ５７とは切り離されている。したがって、ノードＲＡＤおよび／ＲＡＤは、このイコライズ回路７０により、接地電圧レベルにイコライズされる。読出クロック信号ＣＬＫＱがＨレベルに立上がると、このＬレベルの信号が、転送回路５８を介して出力ラッチ５９へ伝達される。転送回路５８に含まれるトライステートインバータバッファ５８ａおよび５８ｂは、ともにＨレベルの信号を出力し、ＮＯＲ回路５９ａおよび５９ｂの出力信号がともにＬレベルとなる。したがって、出力許可信号ＯＥＭがＨレベルであっても、ＡＮＤ回路６０ａおよび６０ｂの出力信号がＬレベルとなり、出力バッファ６０は、ＭＯＳトランジスタ６０ｃおよび６０ｄがともに非導通状態にあるため、出力ハイインピーダンス状態となり、出力データに対しマスクがかけられる。
【０２２５】
クロックサイクル♯ｅにおいて、マスクが解除されると、再びリードアンプ活性化信号／ＳＡＥが活性化され、リードアンプ５７、転送回路５８、出力ラッチ５９および出力バッファ６０を介してデータの出力が行なわれる。バースト長のデータが読出されると、クロックサイクル♯ｆにおいて、出力許可信号ＯＥＭがＬレベルの非活性状態へ駆動され、出力バッファ６０は出力ハイインピーダンス状態となる。
【０２２６】
この図３６に示すように、イコライズ回路５８を設け、マスクがかけられるときに、リードアンプ５７のノードＲＡＤおよび／ＲＡＤをスタンバイ状態と同じ接地電圧レベルに駆動することにより、出力バッファ６０を、確実に、出力ハイインピーダンス状態に設定することができる。信号／ＯＥと読出クロック信号ＣＬＫＱのタイミングが異なっても、マスクすべきデータが出力されるのは確実に防止される。すなわち、読出クロック信号ＣＬＫＱがＨレベルのときに、信号／ＯＥがＬレベルの活性状態となれば、ノードＲＡＤおよび／ＲＡＤがＬレベルに駆動され、転送回路５８の出力信号がともにＨレベルとなり、出力バッファ６０は、出力ハイインピーダンス状態へ駆動される。
【０２２７】
また、読出クロック信号ＣＬＫＱがＬレベルとなってから、信号／ＯＥがＬレベルとなる場合においては、転送回路５８を介して読出データを転送した後に、転送回路５８が出力ハイインピーダンス状態となってからイコライズ回路７０が活性化される。次の読出クロック信号ＣＬＫＱの立下がりに従ってこのノードＲＡＤおよび／ＲＡＤのＬレベルの信号が転送回路５８を介して転送される。したがって、いずれの場合においても、正確に、マスクをかけるべきデータが転送回路５８を介して転送されるのを防止することができる。
【０２２８】
したがって、ＣＡＳレイテンシが異なり、読出クロック信号ＣＬＫＱとリードアンプ活性化信号／ＳＡＥのタイミング関係が異なる場合においても、信号／ＯＥに従って、ノードＲＡＤおよび／ＲＡＤをイコライズすることにより、容易に、出力データに正確にマスクをかけることができる。
【０２２９】
以上のように、この発明の実施の形態４に従えば、リードアンプを設け、データバスを、各サイクルごとに接地電圧レベルにイコライズし、読出クロック信号ＣＬＫＱとリードディテクト信号ＲＤＥＴとに基づいて、センス動作を開始しているため、クロック周波数にかかわらず正確に読出データのセンス動作（増幅動作）を行なうことができる。また、このデータバスのイコライズ期間中に、リードアンプ分離ゲートを導通状態としているため、このデータバスイコライズ回路により、リードアンプのノードをＬレベルにリセットすることができ、正確な増幅動作が可能となる。また、リードアンプ外部に、データバスイコライズ回路を設けているため、このイコライズ回路は、パッド近傍に配置する必要がなく、出力制御回路部のパッド周辺における回路占有面積を低減することができ、レイアウトが容易となる。また、単に、データバスのイコライズに従ってリードアンプのノード電位をイコライズしているため、リードアンプのノードイコライズ用の新たな制御信号を生成する必要がなく、タイミング制御が容易となる。
【０２３０】
また、データ出力マスク時において、リードアンプ分離指示信号およびリードアンプ活性化信号がともに非活性状態となり、ＤＱＭレイテンシを制御することなく正確に出力データにマスクをかけることができる。また、マスク時において、マスクすべきデータが瞬間的に出力されるのを確実に防止することができ、誤動作を防止することができる。
【０２３１】
また、差動増幅型のリードアンプを用いて、Ｌレベルにイコライズされたデータバスの増幅動作を行なっているため、データバス振幅が小さい場合においても、リードアンプの活性化により、センス増幅動作を行なうことができ、小振幅信号をリードデータバスに伝達することができ、高速の信号伝達を行なうことができ、正確な読出データの増幅動作を実現することができ、またデータバスの信号伝搬に要する時間も短縮することができ、高速の読出を行なうことができる。
【０２３２】
なお、上述の説明において、データバスおよびリードアンプノードは、接地電圧レベルのＬレベルにイコライズされている。しかしながら、このイコライズ電圧レベルは、電源電圧Ｖｃｃレベルであってもよく、また中間電圧レベルであってもよい。
【０２３３】
［実施の形態５］
図３８は、この発明の実施の形態５に従う半導体記憶装置の要部の構成を概略的に示す図である。図３８においては、１つのメモリアレイ２に対するデータ書込部の構成を示す。図３８において、メモリアレイ２は、複数の列ブロックＣ♯０〜Ｃ♯ｎに分割される。これらの列ブロックＣ♯０〜Ｃ♯ｎそれぞれに対応して、内部書込回路３０♯０〜３０♯ｎが設けられる。内部書込回路３０♯０〜３０♯ｎは、先の図１１に示す内部書込／読出回路３０−０〜３０−ｎにそれぞれ含まれる。列ブロックＣ♯０〜Ｃ♯ｎに共通に、相補データ信号を伝達するデータバスＤＢ０およびＤＢ１が配設される。これらのデータバスＤＢ０およびＤＢ１は、図示しない他のバンクのメモリアレイに対しても共通に配設される。データバスＤＢ０およびＤＢ１それぞれに対応して入力制御回路７♯０および７♯１が配置される。入力制御回路７♯０および７♯１は、それぞれ近傍に配置されたパッドＰＰＤ０およびＰＰＤ１からの書込データを対応のデータバスＤＢ０およびＤＢ１上に伝達する。データバスＤＢ０およびＤＢ１には、先の実施の形態４と同様、データバスイコライズ回路５５♯０および５５♯が設けられる。
【０２３４】
内部書込回路３０♯０〜３０♯ｎの各々は、データバスＤＢ０およびＤＢ１の一方を選択信号に従って選択するデータバスセレクタ（ＤＢＭＵＸ）７１♯０〜７１♯ｎと、対応のデータバスセレクタの出力信号を増幅するライトアンプ７２♯０〜７２♯ｎと、対応のライトアンプ７２♯０〜７２ｎから与えられたデータをさらに増幅して選択メモリセルへ書込むライトドライバ７４♯０〜７４♯ｎを含む。この図３８に示すライト書込回路３０♯０〜３０♯ｎの構成においては、ライトデータドライバが選択信号に応答して選択的に活性化されるのではなく、選択信号に従ってバスを選択するデータバスセレクタ７１♯０〜７１♯ｎが設けられる。これにより、データ読出時におけるデータバスの負荷の軽減の実現を図る。
【０２３５】
図３９は、図３８に示す入力制御回路７♯０〜７♯１の構成を示す図である。図３９においては、これらの入力制御回路７♯および７♯１は、同一構成を有するため、１つの入力制御回路７♯を、代表的に示す。
【０２３６】
図３９において、入力制御回路７♯は、書込クロック信号ＣＬＫＤに同期してパッドＰＰＤに与えられたデータを取込み相補内部書込データＤＩＮおよび／ＤＩＮを生成するデータ入力回路７５と、活性化時このデータ入力回路７５からの相補書込データＤＩＮおよび／ＤＩＮに従ってデータバス線ＤＢＢおよび／ＤＢＢを駆動するライトデータドライバ７６を含む。データ入力回路７５は、図１４に示すＤＱＭバッファと同様の構成を備え、書込用クロック信号ＣＬＫＤに同期してパッドＰＰＤに与えられた書込データを取込んで相補の内部書込データＤＩＮおよび／ＤＩＮを生成する。書込用クロック信号ＣＬＫＤは、外部クロック信号ｅｘｔ．ＣＬＫに従って、図９にたとえば示すクロック発生回路から生成される。
【０２３７】
ライトデータドライバ７６は、ライトデータドライバ活性化信号ＷＤＲＶＦと選択信号ＳＥＬ受けるＡＮＤ回路７６ａと、ＡＮＤ回路７６ａの出力信号ＷＤＲＶとデータ入力回路７５からのデータ信号ＤＩＮを受けるＮＡＮＤ回路７６ｂと、ＡＮＤ回路７６ａの出力信号ＷＤＲＶとデータ入力回路７５からの補のデータ信号／ＤＩＮを受けるＮＡＮＤ回路７６ｃと、ＮＡＮＤ回路７６ｂの出力信号を受けるインバータ７６ｅと、ＮＡＮＤ回路７６ｃの出力信号を受けるインバータ７６ｄと、電源ノードとデータバス線ＤＢＢの間に接続されかつそのゲートにＮＡＮＤ回路７６ｂの出力信号を受けるｐチャネルＭＯＳトランジスタ７６ｆと、データバス線ＤＢＢと接地ノードの間に接続されかつそのゲートにインバータ７６ｄの出力信号を受けるｎチャネルＭＯＳトランジスタ７６ｇと、データバス線／ＤＢＢと接地ノードの間に接続されかつそのゲートにインバータ７６ｅの出力信号を受けるｎチャネルＭＯＳトランジスタ７６ｉと、電源ノードとデータバス線／ＤＢＢの間に接続されかつそのゲートにＮＡＮＤ回路７６ｃの出力信号を受けるｐチャネルＭＯＳトランジスタ７６ｈを含む。
【０２３８】
このライトデータドライバ７６は、リードデータドライバと同様の構成を有し、選択信号ＳＥＬに従って動作可能状態に選択的に設定される。非選択のライトデータドライバにおいては、ＮＡＮＤ回路７６ｂおよび７６ｃの出力信号がＨレベルとなり、インバータ７６ｄおよび７６ｅの出力信号がＬレベルとなり、ライトデータドライバ７６は、出力ハイインピーダンス状態となる。
【０２３９】
データバスイコライズ回路５５は、インバータ６１ａを介して与えられるデータバスイコライズ指示信号／ＤＢＥＱに応答して活性化され、データバス線ＤＢＢおよび／ＤＢＢを接地電圧レベルにイコライズする。
【０２４０】
図４０は、図３８に示す内部書込回路の構成を示す図である。列ブロックＣ♯０〜Ｃ♯ｎそれぞれに対応して設けられる内部書込回路は同じ構成を備えるため、図４０においては、１つの内部書込回路の構成を代表的に示す。図３８に示すように、内部書込回路は、データバスセレクタ７１♯、ライトアンプ７２♯およびライトドライバ７４♯を含む。データバスセレクタ７１♯は、選択信号ＳＥＬ０に従ってパッドＰＰＤ０に対して設けられたデータバス線ＤＢＢ０および／ＤＢＢ０を選択する選択回路７１ａと、選択信号ＳＥＬ１に従ってパッドＰＰＤ１に対して設けられたデータバス線ＤＢＢ１および／ＤＢＢ１を選択する選択回路７１ｂを含む。図４０においては、これらの選択回路７１ａおよび７１ｂは、それぞれトランスファゲートで構成されるように示される。
【０２４１】
ライトアンプ７２♯は、ライトドライバ活性化信号／ＷＤＥの活性化（Ｌレベル）に応答して活性化されてセンス増幅動作を行なうライトアンプ回路７３ａと、ライトドライバ活性化信号／ＷＤＥの活性化に応答して非導通となり、ライトアンプ回路７３ａとデータバス線とを切り離すライトアンプ分離ゲート７３ｂを含む。ライトアンプ７３ａは、リードアンプと同様、交差結合されたｐチャネルＭＯＳトランジスタおよび交差結合されたｎチャネルＭＯＳトランジスタと、ライトドライバ活性化信号／ＷＤＥの活性化に応答してこの交差結合されたｐチャネルＭＯＳトランジスタへ電源電圧を伝達するセンス活性化トランジスタ（ｐチャネルＭＯＳトランジスタ）を含む。
【０２４２】
ライトドライバ７４♯は、ライトドライバ活性化信号ＷＤＥの活性化に応答して能動化され、ライトアンプのノードＷＡＤ上の信号を増幅して内部書込データＷＤを生成して選択メモリセルへアレイＩＯ線（図示せず）を介して伝達するＡＮＤ回路７５ａと、ライトドライバ活性化信号ＷＤＥの活性化に応答して能動化され、ノード／ＷＡＤ上の信号を増幅して内部書込データ／ＷＤを生成してアレイＩＯ線上に伝達するＡＮＤ回路７５ｂを含む。このライトドライバ７４♯は、ＡＮＤ回路７５ａおよび７５ｂで構成され、スタンバイ時（ライトドライバ活性化信号ＷＤの非活性化時）、内部書込データＷＤおよび／ＷＤをともに接地電圧レベルに保持する。しかしながら、このライトドライバ７４♯はＮＡＮＤ回路で構成されるドライブ回路であってもよい。次に、この図３９および図４０に示すデータ書込部の動作を、図４１に示すタイミングチャート図を参照して説明する。
【０２４３】
まず、図４１（Ａ）を参照して、データ書込時のＣＡＳレイテンシが２の場合の書込動作について説明する。
【０２４４】
内部クロック信号ＣＬＫに同期して、書込用のクロック信号ＣＬＫＤが各クロックサイクルにおいて生成される。ライトコマンドがクロックサイクル♯ａにおいて与えられると、同時に、書込データもパッドＰＰＤに与えられる。書込クロック信号ＣＬＫＤに従ってデータ入力回路７５がこのパッドＰＰＤに与えられたデータを取込み、内部書込データＤＩＮおよび／ＤＩＮを生成する。今、バースト長が４であり、４つのデータが連続して与えられる場合を考える。ライトコマンドが与えられると、ライトデータドライバ活性化信号ＷＤＲＶが活性状態へ駆動され、このデータ入力回路７５からの内部書込データ信号ＤＩＮおよび／ＤＩＮを増幅してデータバスＤＢ上に伝達する。これまで、データバスイコライズ指示信号／ＤＢＥＱに従ってデータバスイコライズ回路５５により接地電圧レベルにイコライズされていたデータバス線ＤＢＢおよび／ＤＢＢが、このライトデータドライバ７６からの出力信号に従ってその電圧レベルが変化する。ライトデータドライバ７６からデータバスＤＢに伝達された信号は、データバスセレクタ７１♯を介し、ライトアンプ７２♯へ伝達される。このクロックサイクル♯ａにおいてライトドライバ活性化信号ＷＤＥＦがＨレベルに立上がり、またブロック選択信号ＢＳが活性化され、ライトドライバ活性化信号ＷＤＥが、Ｈレベルに立上がる。このライトドライバ活性化信号ＷＤＥの立上がり時においては、ライトドライバ活性化信号／ＷＤＥがＬレベルであり、ライトアンプ分離ゲート７３ｂが非導通状態となり、同時に、または遅れてライトアンプ７３ａが活性化される。これにより、データバスＤＢを介して伝達されたデータがライトアンプ７３ａにより高速で増幅され、ライトドライバ７４♯を介して内部書込データＷＤおよび／ＷＤが生成される。
【０２４５】
このデータ書込時においてもライトアンプに対し、ライトアンプ分離ゲート７３ｂを設けることにより、ライトアンプ７３ａは、そのノードＷＡＤおよび／ＷＡＤに伝達された小振幅信号の高速増幅を行なうことができる（ノードＷＡＤおよび／ＷＡＤの負荷は小さい）。これにより、データバスＤＢには、小振幅信号を伝達することができ、高速のデータ転送が可能となる。また、単にトランスファゲートを直列に接続してデータバスＤＢとライトアンプ７３ａを接続しているため、このデータバス選択およびライトアンプ分離のための回路構成が簡略化され、その占有面積を低減することができる。
【０２４６】
次に、図４１（Ｂ）を参照して、書込時のＣＡＳレイテンシが、３の場合の動作について説明する。クロックサイクル♯ａにおいてライトコマンドが与えられると、このクロックサイクル♯ａにおいて、データ入力回路７５が書込クロック信号ＣＬＫＤに同期して内部書込データ信号ＤＩＮおよび／ＤＩＮを生成し、またライトデータドライブ活性化信号ＷＤＲＶが活性化され、データバスＤＢ上に、書込データが伝達される。ＣＡＳレイテンシが３の場合、このデータバスＤＢを介してライトアンプ７２♯にまでデータ信号を伝達するのに１クロックサイクル期間がほぼ必要とされ、クロックサイクル♯ｂにおいて、ライトアンプ回路７３ａのノードＷＡＤおよび／ＷＡＤへの信号電位が、この書込データに応じて変化する。次いで、ライトドライバ活性化信号ＷＤＥＦが、このクロックサイクル♯ｂにおいて活性化され、ノードＷＡＤおよび／ＷＡＤ上に伝達された小振幅信号を増幅し、ライトドライバ７４♯により、書込データＷＤおよび／ＷＤが生成される。このライトアンプ７２♯による増幅動作が完了すると、ライトアンプ分離ゲート７３ｂが導通し、データバスＤＢとノードＷＡＤおよび／ＷＤを接続し、データバスイコライズ回路５５により、ノードＷＡＤおよび／ＷＡＤを接地電圧レベルにイコライズする。クロックサイクル♯ａ、♯ｂ、♯ｃ、および♯ｄにおいてそれぞれ与えられた書込データが、クロックサイクル♯ｂ、♯ｃ、♯ｄおよび♯ｅにおいて内部書込データＷＤおよび／ＷＤとして生成され、ほぼ１クロックサイクル期間かけて、選択メモリセルへこのデータが書込まれる。
【０２４７】
なお上述の説明においては、データバスＤＢが、接地電圧レベルにイコライズされている。しかしながら、データバスＤＢは、中間電圧または電源電圧レベルにイコライズされてもよい。電源電圧レベルにイコライズされる場合には、このデータバスセレクタ７１♯に含まれるデータバス選択回路７１ａおよび７１ｂならびにライトアンプ分離ゲート７３ｂは、ｐチャネルＭＯＳトランジスタで置換えられる。
【０２４８】
また、制御信号ＷＤＲＶＦおよびＷＤＥＦは、先の実施の形態１から３において説明した制御回路を用いて、ライトコマンドが印加され、書込活性化信号φｗの活性化時、ライト制御回路から生成される。また、ブロック選択信号ＢＳも、このデータ書込時のＣＡＳレイテンシに従って所定期間シフトされる。これは、図１２に示すシフタを利用することにおいて容易に実現される。データバスイコライズ指示信号／ＤＢＥＱは信号ＷＤＲＦに従って生成される。
【０２４９】
［変更例］
図４２は、この発明の実施の形態５の変更例の構成を示す図である。図４２において、データバスＤＢ０およびＤＢ１に、内部読出／書込回路３０が設けられる。データバスＤＢ０およびＤＢ１には、先の実施の形態２において説明したように、複数の内部読出／書込回路が並列に結合されるが、図４２においては、１つの内部読出／書込回路３０を代表的に示す。
【０２５０】
内部読出／書込回路３０は、データの読出を行なうための内部読出回路３０Ｒ（３０♯ｉａ）と、データの書込を行なうための内部書込回路３０Ｗ（３０♯ｉ）を含む。内部読出回路３０Ｒは、プリアンプ活性化信号ＰＡＥ（ブロック選択信号を含む）に応答して活性化され、読出されたメモリセルデータの増幅を行なうプリアンプ３２と、プリアンプ３２の出力信号を所定期間（ＣＡＳレイテンシ−２クロックサイクル）シフトするＣＬシフタ３４と、選択信号ＳＥＬおよびリードデータドライブ活性化信号ＲＤＲＶの活性化に応答して活性化され、ＣＬシフタ３４からのデータを増幅してデータバスＤＢ０またはＤＢ１へ伝達するリードデータドライブ回路４を含む。
【０２５１】
内部書込回路３０Ｗは、選択信号ＳＥＬとリードデータドライブ活性化信号／ＲＤＲＶの論理積信号（／ＲＤＲＶ・ＳＥＬ）に応答して選択的に能動化され、データバスＤＢ０またはＤＢ１を選択するデータバスセレクタ（ＤＢＭＵＸ）７１と、ライトドライブ活性化信号／ＷＤＥの活性化に応答して活性化され、データバスセレクタ７１からのデータを増幅するライトアンプ７２と、ライトドライバ活性化信号ＷＤＥの活性化に応答して活性化され、ライトアンプ７２により増幅されたデータを増幅してアレイＩＯ線（図示せず）へ伝達するライトドライバ７４を含む。
【０２５２】
このリードデータドライブ回路４は、図２２に示すように、選択信号ＳＥＬに従ってリードデータドライブ活性化信号ＲＤＲＶの活性化時、データバスＤＢ０またはＤＢ１にデータを伝達する。このリードデータドライブ活性化信号ＲＤＲＶはブロック選択信号は含んでいない。リードデータドライブ回路４が活性化されるとき、データバスセレクタ７１を、非導通状態とする。すなわち、データバスＤＢ０およびＤＢ１に結合されるすべてのデータバスセレクタをリードデータドライブ活性化信号ＲＤＲＶの活性化時非導通状態に設定する。これにより、内部書込回路３０ＷがデータバスＤＢ０およびＤＢ１から分離され、リードデータドライブ回路４の負荷が軽減される。これにより、高速で、データバスＤＢ０および／またはＤＢ１を介して、入出力制御回路７ａおよび７ｂにデータを伝達することができる。
【０２５３】
図４３は、図４２に示すデータバスセレクタの構成を概略的に示す図である。図４３において、データバスセレクタ７１は、データバス線ＤＢＢ０および／ＤＢＢ０に対して設けられ、選択信号ＳＥＬ０およびリードデータドライバ活性化信号／ＲＤＲＶを受けるＡＮＤ回路８１により導通／非導通が制御されるバス選択回路７１ａと、データバス線ＤＢＢ１および／ＤＢＢ１に対して設けられ、選択信号ＳＥＬ１とリードデータドライバ活性化信号／ＲＤＲＶを受けるＡＮＤ回路８２からの信号に従って選択的に導通／非導通状態に設定される選択回路７１ｂを含む。
【０２５４】
リードデータドライバ活性化信号ＲＤＲＶの活性化時、信号／ＲＤＲＶはＬレベルとなり、選択回路７１ａおよび７１ｂはともに非導通状態となる。これらの選択回路７０は、ライトアンプ７２に結合されている。したがって、このリードデータドライブ回路４の動作時、データバスセレクタ７０を非導通状態することにより、データバス線ＤＢＢ０、ＤＢＢ１および／ＤＢＢ１を、ライトアンプ７２から分離することができ、これらのバス線ＤＢＢ０、／ＤＢＢ０、ＤＢＢ１および／ＤＢＢ１の負荷を軽減することができ、高速で読出データを転送することができる。
【０２５５】
なお、この図４２に示す構成においても、リードデータドライバ活性化信号ＲＤＲＶは、バンクアドレス信号との論理がとられ、選択バンクにおいてのみ、リードデータドライブ活性化信号ＲＤＲＶが活性化される構成が用いられてもよい。
【０２５６】
以上のように、この発明の実施の形態５に従えば、データ書込時においても、相補データ信号を伝達し、ライトアンプとデータバスとを分離してライトアンプを活性化しているため、小振幅信号をデータバスを介して伝達してデータの書込を行なうことができる。また、データバスとライトアンプの接続は、トランスファゲートを用いて行なうようにしているため回路構成が簡略化され、回路占有面積が低減される。
【０２５７】
また、リードデータドライブ活性化信号の活性化時、データバスセレクタをすべて非導通状態に設定しているため、データバスの負荷が軽減され、高速で読出データを伝達することができる。
【０２５８】
［実施の形態６］
図４４は、この発明の実施の形態６に従う半導体記憶装置の要部の構成を概略的に示す図である。図４４においては、データバスＤＢ１およびＤＢ０に共通に、内部読出／書込回路３０−０〜３０−ｎが接続される。これらの内部読出／書込回路３０−０〜３０−ｎは、マルチビットテストモード指示信号ＭＢＴに従ってその接続経路が強制的にデータバスＤＢ１に設定される。したがって、×２ビット構成において、これらの内部読出／書込回路３０−０〜３０−ｎがデータバスＤＢ０に結合されている場合においても、マルチビットテストモード時においては、これらの内部読出／書込回路３０−０〜３０−ｎがデータバスＤＢ１に結合される。したがって、この内部読出／書込回路３０−０〜３０−ｎに対応するメモリアレイにおいて、各列ブロックから２ビットのデータが読出されても、これらは、すべてデータバスＤＢ１上にマルチビットテストモード時伝達される。×１ビット構成時においては、データバスＤＢ１のみが用いられる。これらのデータバスＤＢ０およびＤＢ１は、それぞれ入出力制御回路７ａおよび７ｂを介してパッドＰＰＤ０およびＰＰＤ１に結合される。データバスＤＢ１には、マルチビットテストモード時、データバスＤＢ１上に伝達された相補データ信号の論理が同じであるか否かを判定するための判定回路８５が設けられる。判定回路８５の出力信号は、入出力制御回路７ｂに含まれるリードアンプを介してパッドＰＰＤ１に出力される。これらの構成については後に詳細に説明する。
【０２５９】
図４５は、マルチビットテストモード時における選択信号およびブロック選択信号を発生する部分の構成を概略的に示す図である。図４５において、制御信号発生部は、マルチビットテストモード指示信号ＭＢＴとブロック選択信号ＢＳを受けるＯＲ回路８６ａと、マルチビットテストモード指示信号ＭＢＴとバス選択信号ＳＥＬ＜１＞を受けるＯＲ回路８６ｂと、マルチビットテストモード指示信号ＭＢＴを受けるインバータ８６ｃと、インバータ８６ｃの出力信号とバス選択信号ＳＥＬ＜０＞を受けるＡＮＤ回路８６ｄを含む。ＯＲ回路８６ａから、内部読出／書込回路３０−０〜３０−ｎに与えられるブロック選択信号ＢＳが出力され、ＯＲ回路８６ｂから選択信号ＳＥＬ１が出力され、ＡＮＤ回路８６ｄから、選択信号ＳＥＬ０が出力される。したがって、マルチビットテストモード時においては、ブロック選択信号ＢＳは、すべてが、選択状態となり、メモリアレイに含まれるすべての列ブロックに対するブロック選択信号が選択状態とされ、図４４に示す内部読出／書込回路３０−０〜３０−ｎがすべて並列に動作する。選択信号ＳＥＬ１は、マルチビットテストモード時強制的にＨレベルの活性状態に設定され、内部読出／書込回路３０−０〜３０−ｎは、語構成にかかわらず、すべてデータバスＤＢ１に結合される。一方、選択信号ＳＥＬ０は、マルチビットテストモード時強制的にＬレベルの非活性状態に設定され、内部書込／読出回路３０−０〜３０−ｎはデータバスＤＢ０から切り離される。
【０２６０】
この構成を利用することにより、マルチビットテストモード時においても相補データバスを利用して、データの書込および読出を、行なうことができる。
【０２６１】
図４６は、図４４に示す内部読出／書込回路３０−０〜３０−ｎに含まれるリードデータドライバの構成を示す図である。この図４６に示すリードデータドライバは、図８に示すリードデータドライバと、インバータＧ４およびＧ５に代えて、マルチビットテストモード指示信号ＭＢＴとノードＬＲＤの信号とを受けるＮＯＲ回路Ｇ８０と、マルチビットテストモード指示信号ＭＢＴとノード／ＬＲＤ上の信号を受けるＮＯＲゲート回路Ｇ８１が用いられている点が異なっている。他の構成は、図８に示す構成と同じであり、対応する部分には同一参照番号を付す。
【０２６２】
通常動作モード時においては、マルチビットテストモード指示信号ＭＢＴはＬレベルであり、ＮＯＲ回路Ｇ８０およびＧ８１は、インバータとして機能する。選択信号ＳＥＬも、語構成に応じて決定されており、リードデータドライバ活性化信号ＲＤＲＶの活性化に応答して、このリードデータドライバが、ノードＰＤおよび／ＰＤ（プリアンプ出力ノード）またはノードＲＤおよび／ＲＤ（ＣＬシフタ出力ノード）からの信号に従ってデータバス線ＤＢＢおよび／ＤＢＢを駆動する。
【０２６３】
マルチビットテストモード時においては、語構成にかかわらず、この選択信号ＳＥＬが強制的にＨレベルまたはＬレベルに設定される。このリードデータドライバが設けられているデータバスに接続されるときには、選択信号ＳＥＬがＨレベルとなり、リードデータドライバ活性化信号ＲＤＲＶの活性化に従って、リードデータドライバが動作する。一方、このリードデータドライバが対応のバスから切り離されるときには、選択信号ＳＥＬは、Ｌレベルであり、リードデータドライバ活性化信号ＲＤＲＶが活性化されても、このリードデータドライバは、出力ハイインピーダンス状態を維持する。ＮＯＲ回路Ｇ８０およびＧ８１は、マルチビットテストモード時、その出力信号がＬレベルに固定され、ＭＯＳトランジスタＱＴ２およびＱＴ４が非導通状態となる。データバス線ＤＢＢおよび／ＤＢＢは、先の実施の形態３および４において説明したように、接地電圧レベルのＬレベルにプリチャージされる。データ読出時においては、ＮＡＮＤ回路Ｇ２およびＧ３の一方の出力信号がＨレベル、他方がＬレベルとなる。したがって、ＭＯＳトランジスタＱＴ１およびＱＴ３の一方が導通し、データバス線ＤＢＢおよび／ＤＢＢの一方がＨレベルへ駆動される。データバス線ＤＢＢおよび／ＤＢＢには、複数のリードデータドライバが並列にワイヤード接続されている。
【０２６４】
マルチビットテストモード時におけるデータの書込時においては、先の実施の形態６において説明したデータバスセレクタにより、バス接続が行なわれ、また、メモリアレイの列ブロックが同時に選択され、図４４に示すパッドＰＰＤ１および入出力制御回路７ｂに含まれるライトデータドライバおよびデータバスＤＢ１を介して並列に同じビットのデータが書込まれる。読出時においては、これらの同時にデータが書込まれたメモリセルから並列にデータが読出されて、内部書込／読出回路３０−０〜３０ｎにより並列に読出動作が行なわれる。
【０２６５】
今、図４７に示すように、２つのリードデータドライバ４−０および４−１の動作を考える。リードデータドライバ４−０には、データ“１”が読出され、リードデータドライバ４−１には、データ“０”が読出された場合を想定する。この場合、ノードＰＤ０および／ＰＤ０がそれぞれＨレベルおよびＬレベルとなり、一方、ノードＰＤ１および／ＰＤ１が、それぞれＬレベルおよびＨレベルとなる。マルチビットテストモード時においては、データバス線ＤＢＢおよび／ＤＢＢを接地電圧レベルへ放電するｎチャネルＭＯＳトランジスタが、そのゲートにＬレベルの信号を受けて非導通状態にある。したがって、リードデータドライバ４−１からデータバス線ＤＢＢには、対応のｐチャネルＭＯＳトランジスタからＨレベルの信号が出力され、また、データバス線／ＤＢＢを、このリードデータドライバ４−０は、ハイインピーダンス状態に保持する。一方、リードデータドライバ４−１においては、データバス線ＤＢＢがハイインピーダンス状態に設定され、一方データバス線／ＤＢＢにＨレベルの信号が出力される。したがって、データバス線ＤＢＢおよび／ＤＢＢはともに、リードデータドライバ４−０および４−１により、Ｈレベルに駆動される。したがって、これらのデータバス線ＤＢＢおよび／ＤＢＢの電圧レベルがともにＨレベルのときには、異なる論理のデータが読出されたことが識別され、これらの同時に選択されたメモリセル内に不良メモリセルが存在することを識別することができる。データバス線ＤＢおよび／ＤＢＢの一方がＬレベルのときには、正確なデータの読出が行なわれたと判定される。
【０２６６】
図４８は、図４４に示す判定回路８５の構成を概略的に示す図である。図４８において、判定回路８５は、データバス線ＤＢＢ１および／ＤＢＢ１上の信号とマルチビットテストモード指示信号ＭＢＴを受けるＮＡＮＤ回路Ｇ８５と、ＮＡＮＤＧ８５の出力信号とマルチビットテストモード指示信号ＭＢＴを受けるＮＡＮＤ回路Ｇ８６と、分離指示信号／ＭＡＩの非活性化時選択的に導通し、ＮＡＮＤ回路Ｇ８５およびＧ８６の出力信号をリードアンプ５７のノードＲＡＤおよび／ＲＡＤに結合するテスト分離ゲート８６を含む。このテスト分離ゲート８６は、リードアンプ５７に対して設けられてリードアンプ分離指示信号／ＳＡＩＴの活性化時非導通状態となるリードアンプ分離ゲート５６と並列に設けられる。出力制御回路は、先の実施の形態４と同様、リードアンプ５７のノードＲＡＤおよび／ＲＡＤの信号を転送する転送回路５８、転送回路５８の出力信号をラッチする出力ラッチ５９および図示しない出力バッファを含む。
【０２６７】
マルチビットテストモード指示信号ＭＢＴの非活性化時、ＮＡＮＤ回路Ｇ８５およびＧ８６の出力信号はＨレベルに固定される。この状態においては、テスト分離ゲート８６は非導通状態にあり、何ら、このＮＡＮＤ回路Ｇ８５およびＧ８６の出力信号は、リードアンプ５７の増幅動作に悪影響を及ぼさない。通常動作モード時においては、リードアンプ分離指示信号／ＳＡＩＴに従ってリードアンプ分離ゲート５６が選択的に導通／非導通状態となり、データバス線ＤＢＢ１および／ＤＢＢ１をリードアンプ５７に結合する。
【０２６８】
マルチビットテストモード時においては、マルチビットテストモード指示信号ＭＢＴがＨレベルとなる。データバス線ＤＢＢ１および／ＤＢＢ１の一方がＬレベルのときには、ＮＡＮＤ回路Ｇ８５の出力信号がＨレベルとなり、一方、ＮＡＮＤ回路Ｇ８６の出力信号がＬレベルとなり、ノードＲＡＤおよび／ＲＡＤに、それぞれＨレベルおよびＬレベルの信号が伝達されてリードアンプ５７により増幅される。次いで、転送回路５８および出力ラッチ５９を介してデータの読出が行なわれ、“１”のデータが出力される。一方、データバス線ＤＢＢ１および／ＤＢＢ１がともにＨレベルとなると、ＮＡＮＤ回路Ｇ８５の出力信号がＬレベルとなり、一方、ＮＡＮＤ回路Ｇ８６の出力信号がＬレベルとなる。したがってリードアンプ５７により増幅されて、転送回路５８および出力ラッチ５９を介して外部へ読出されるデータは、“０”となる。これらの読出データの論理を見ることにより、選択メモリセルの正常／異常を判定することができる。
【０２６９】
マルチビットテストモード時におけるデータ読出時においては、ＮＡＮＤ回路Ｇ８５およびＧ８６を用いており、データバス線ＤＢＢ１および／ＤＢＢ１は、ＣＭＯＳレベルの振幅となる。しかしながら、マルチビットテストモード時においては、単に正確にメモリセルデータの書込／読出が行なわれたか否かの判定が行なわれるだけであり、動作タイミングマージンなどを測定することは行なわれない。したがって、マルチビットテストモード時においては、動作周波数が遅いため、十分に、このデータバス線ＤＢＢ１および／ＤＢＢ１をＣＭＯＳレベルで駆動することができる。
【０２７０】
また、リードデータドライバをすべて共通にデータバスに結合し、データバス線を、イコライズ電圧（スタンバイ状態時の電圧）から一方方向に変化させるように構成しているため、これらのリードデータドライバを、ワイヤード接続して、正確に読出データをデータバス線上に伝達することができる。
【０２７１】
図４９は、分離指示信号／ＳＡＩＴおよび／ＭＡＩを発生する部分の構成を概略的に示す図である。
【０２７２】
図４９において、分離指示信号発生部は、マルチビットテストモード指示信号ＭＢＴを受けるインバータＧ８７と、リードアンプ分離指示信号／ＳＡＩとインバータＧ８６の出力信号を受けるＡＮＤ回路Ｇ８８と、リードアンプ分離指示信号／ＳＡＩとマルチビットテストモード指示信号ＭＢＴを受けるＡＮＤ回路Ｇ８９を含む。ＡＮＤ回路Ｇ８８から、分離指示信号／ＳＡＩＴが出力されて、図４８に示すリードアンプ分離ゲート５６へ与えられる。ＡＮＤ回路Ｇ８９から分離制御信号／ＭＡＩが出力されて、図４８に示すテスト分離ゲート８６へ与えられる。
【０２７３】
この図４９に示す構成の場合、マルチビットテストモード時においては、ＡＮＤ回路Ｇ８８からの分離指示信号／ＳＡＩＴは常時Ｌレベルであり、図４８に示すリードアンプ分離ゲート５６は非導通状態を維持する。一方、ＡＮＤ回路Ｇ８９の出力信号が、リードアンプ分離指示信号／ＳＡＩに従って変化し、テスト分離ゲート８６を導通／非導通状態へ駆動する。したがって、通常動作モード時と同じタイミングで、リードアンプ５７へ、判定回路８５の出力信号を伝達することができる。
【０２７４】
通常動作モード時においては、マルチビットテストモード指示信号ＭＢＴがＬレベルであり、ＡＮＤ回路Ｇ８８の出力信号が、リードアンプ分離指示信号／ＳＡＩに従って変化し、ＡＮＤ回路Ｇ８９の出力信号が、Ｌレベルに固定される。したがって、テスト分離ゲート８６は、通常の動作モード時においては非導通状態とされ、何ら読出動作に悪影響を及ぼすことはない。
【０２７５】
以上のように、この発明の実施の形態６に従えば、マルチビットテストモード時においては、共通に、複数のリードデータドライバをデータバス線に結合し、このデータバス線の信号の論理の一致／不一致を判定するように構成しているため、何ら新たにテスト専用のためのバス線を設ける必要がなく、通常動作モード時およびマルチビットテストモード時に同じデータバスを利用することができ、配線占有面積を低減することができる。
【０２７６】
なお、上述の説明において、データバス線がともにＬレベルにイコライズされているが、これは中間電圧レベルまた電源電圧レベルにイコライズされるように構成されてもよい。各データバス線のイコライズ電圧に応じて、リードデータドライバの構成が適宜修正される。
【０２７７】
［実施の形態７］
図５０は、この発明に従う半導体記憶装置のパッド配置の構成を概略的に示す図である。図５０においては、８個のパッドＰＰＤ０〜ＰＰＤ７が整列して配置される。このパッド配置は、ＬＯＣ（リード・オン・チップ）構造のパッド配置である。パッドＰＰＤ０、ＰＰＤ１、ＰＰＤ２およびＰＰＤ３が、一方側に延在するリードフレームを介してデータＤＱ０、ＤＱ１、ＤＱ２およびＤＱ３を入出力する。これらのパッドＰＰＤ０〜ＰＰＤ３の間に配設されるパッドＰＰ４〜ＰＰＤ７は、他方側に延在するリードフレームを介してデータＤＱ４〜ＤＱ７を入出力する。これらのパッドＰＰＤ０〜ＰＰＤ７それぞれに近接して入出力回路が配置される。
【０２７８】
この発明に従う半導体記憶装置においては、今、入出力データのビット数、すなわち語構成が、×８ビット構成および×４ビット構成の間で切換えられる場合を考える。×８ビット構成の場合には、パッドＰＰＤ０〜ＰＰＤ７がすべて使用される。×４ビット構成の場合には、パッドＰＰＤ０、ＰＰＤ２、ＰＰ４、およびＰＰＤ６のパッドが使用される。マルチビットテストモード時においては、これらの８個のパッドＰＰＤ０〜ＰＰＤ７のうち、×４ビット構成時において用いられるパッドＰＰＤ２、ＰＰＤ４、ＰＰＤ５、およびＰＰＤ６が利用される。データバスは、これらのパッドＰＰＤ０〜ＰＰＤ７それぞれに１対１対応に配置される。
【０２７９】
図５１は、この発明の実施の形態７に従うデータバスの配置を概略的に示す図である。図５１においては、×４ビット構成、×８ビット構成およびマルチビットテストモード時において用いられるデータバスのバス線と×８ビット構成時にのみ用いられるデータバスのバス線とが交互に配置されかつ所定の領域において交差部を介してその位置が交換される。４本のデータバス線が組をなして配置される。各データバス線の組においては、×８ビット構成においてのみ用いられるバス線と×８ビット構成、×４ビット構成およびマルチビットテストモード時に用いられるバス線とが交互に配置される。対をなすバス線の間に別のパッドに対応するバス線が配置される。したがって、図５１に示すように、×８ビット構成に対応するため、１６本のバス線ＤＢＢ０，／ＤＢＢ０〜ＤＢＢ７，／ＤＢＢ７が配置される。データバス線ＤＢＢ０，／ＤＢＢ０およびＤＢＢ１，／ＤＢＢ１が１つの組をなして配設され、データバス線ＤＢＢ７，ＤＢＢ６，／ＤＢＢ７および／ＤＢＢ６が組をなして配置され、データバス線ＤＢＢ５，／ＤＢＢ５，ＤＢＢ４，／ＤＢＢ４が１つの組をなし、データバス線ＤＢＢ２、ＤＢＢ３、／ＤＢＢ２および／ＤＢＢ３が組をなして配置される。
【０２８０】
各組においては、隣接データバス線は、常に、別の対をなすバス線である（異なるパッドに対応するバス線である）。交差部を有していても、各区分領域においては、対をなすバス線の間に、別の対をなすバス線が配置される。
【０２８１】
×８ビット構成においては、これらのバス線がすべて利用される。交差部を各データバス線が有しているため、各データバス線においては、容量結合が少なくなるため、隣接バス間で容量結合によるノイズが低減される。対をなすデータバス線がツイスト構造（交差部を有する構造）であるため、ノイズが、その対をなすバス線において同相に生じるため、ノイズが相殺され、安定にデータ信号を伝達することができる。これにより、小振幅信号を高速かつ安定に伝達することができる。特に、×８ビット、×４ビットおよびマルチビットテストモード時において利用されるバス線の対の間に、×８ビット構成時においてのみ用いられるバス線が配置されるため、×４ビット構成時においては、未使用のデータバスを固定電位に設定することにより、完全にこれらの未使用のデータバス線をシールド線として利用することができ、ノイズをほぼ完全に相殺することができる。
【０２８２】
また各組においてはできるだけ近接するパッドの対に対応するデータバスを選択する。これは、データバスがパッドＰＰＤ０〜ＰＰＤ７に１対１に対応して配置されており、データバスＤＢ０〜ＤＢ７が、これらのパッドから一方方向に延在しており（図１参照）、できるだけ近接するパッドの対を選択することにより、対をなすデータバスの長さをほぼ等しくすることができ、各配線の寄生容量をほぼ等しくすることができ、正確に、容量結合の影響を相殺することができる（図５２参照）。
【０２８３】
×４ビット構成、×８ビット構成は、選択信号ＳＥＬおよびＳＥＬ１を用いて実現することができる。マルチビットテストモード時においては、マルチビットテストモード指示信号ＭＢＴ（マルチビットテストと同じ符号で示す）により、×４ビット構成時に使用されるデータバスを利用する。これは、先の実施の形態６における選択信号をマルチビットテストモード指示信号ＭＢＴで強制的に設定することにより実現される。
【０２８４】
図５２は、データバス線の構成の一例を示す図である。図５２において、１つの組のデータバス線として、データバス線ＤＢＢａ、ＤＢＢｂ、／ＤＢＢａおよび／ＤＢＢｂを示す。データバス線ＤＢＢａおよび／ＤＢＢａは、×８ビット構成時においてのみ用いられる。データバス線ＤＢＢｂおよび／ＤＢＢｂは、×８ビット構成、×４ビット構成およびマルチビットテストモード時に用いられる。これらのデータバス線ＤＢＢａ、ＤＢＢｂ、／ＤＢＢａおよび／ＤＢＢｂが、順次配設される。データバス線ＤＢＢａおよび／ＤＢＢａに、ＯＲ回路Ｇ９９からの出力信号を受けてデータバス線ＤＢＢａおよび／ＤＢＢａを所定電位（接地電圧または電源電圧）レベルに固定するｎチャネルＭＯＳトランジスタＴＲａおよびＴＲｂがそれぞれ設けられる。
【０２８５】
ＯＲ回路Ｇ９９は、マルチビットテストモード指示信号ＭＢＴと、語構成が×４ビット構成であることを示す列選択信号φｓｅｌ４を受ける。したがって、×４ビット構成のときには、バス線ＤＢＢａおよび／ＤＢＢａは使用されないため、ＭＯＳトランジスタＴＲａおよびＴＲｂが導通状態となり、バス線ＤＢＢａおよび／ＤＢＢａは、所定電圧レベルに固定される。また、マルチビットテストモード時においても、ＯＲ回路Ｇ９９の出力信号がＨレベルとなり、データバス線ＤＢａおよび／ＤＢａが、所定電圧レベルに固定される。
【０２８６】
このデータバス線ＤＢＢａおよび／ＤＢＢａを電源電圧レベルに固定するときには、ＭＯＳトランジスタＴＲａおよびＴＲｂとして、ｐチャネルＭＯＳトランジスタが用いられる。これにより、×４ビット構成時およびマルチビットテストモード時、使用されるデータバスＤＢＢｂおよび／ＤＢＢｂを、固定電位レベルに設定されたデータバス線ＤＢＢａおよび／ＤＢＢａでシールドすることができ、ノイズを完全に相殺することができる。
【０２８７】
図５３は、データバス電位制御部の構成を概略的に示す図である。図５３においては、マルチビットテストモード指示信号ＭＢＴと、バス選択信号φｓｅｌ４と、データバスイコライズ指示信号／ＤＢＥＱを受けるＯＲ回路Ｇ１００が設けられる。ＯＲ回路Ｇ１００からの信号／ＤＢＥＱがデータバスイコライズ回路へ与えられる。通常の×８ビット構成時においては、信号φｓｅｌ４が、Ｌレベルであり、またマルチビットテストモード指示信号ＭＢＴもＬレベルである。したがって、データバスイコライズ指示信号／ＤＢＥＱに従って対応のデータバスのイコライズを制御することができる。
【０２８８】
×４ビット構成時においては、バス選択信号φｓｅｌ４がＨレベルとなり、データバスイコライズ指示信号／ＤＢＥＱがＨレベルとなり、対応のデータバスイコライズ回路が常時オン状態となり、対応のデータバス線が接地電圧レベルに固定される。マルチビットテストモード時においても、同様、マルチビットテストモード指示信号ＭＢＴにより、ＯＲ回路Ｇ１００からのデータバスイコライズ指示信号／ＤＢＥＱがＨレベルとなり、対応のデータバスイコライズ回路が常時導通状態となり、未使用のデータバス線が接地電圧レベルに固定される。
【０２８９】
この図５３に示す制御回路を用いた場合、データバス線の電位を固定するために、既に設けられているデータバスイコライズ回路を利用することができ、回路占有面積を低減することができる。
【０２９０】
また、マルチビットテストモード時において×４ビットモード時に使用されるデータバスの４ビットのバス線を選択する構成は、先の実施の形態６におけるデータバスセレクタを、マルチビットテストモード指示信号ＭＢＴおよび×４選択信号の論理和に従って経路設定することにより実現される。
【０２９１】
また、図５２に示すように、組をなすバス線は、隣接パッドに対応して設けられるデータバス対であり、長さをほぼ等しくすることができ、これらの寄生容量が等しく、また交差部を設けても、各交差部間領域における寄生容量分布を等しくすることができ、正確なノイズキャンセル動作が実現される。
【０２９２】
なお、上述の説明においては、×４ビット構成と×８ビット構成の切換えについて説明している。しかしながら、×３２ビット構成、×１６ビット構成、×８ビット構成などの多ビット構成の相互切換においても同様に、この実施の形態７に示す構成を拡張することができる。また、交差部は異層配線により容易に実現される。
【０２９３】
以上のように、この発明の実施の形態７に従えば、１つの語構成時に使用されるデータバス線と使用されないデータバス線とを組をなすように配設し、かつ交互に配設しかつさらに、交差部を設けるように構成しているため、正確に、これらのデータバス線間の容量結合ノイズを低減することができ、高速かつ安定に信号を伝達することができる。また、マルチビットテストモード時においても、リードデータドライバが、データバス線にワイヤードＯＲ接続されるものの、これらの隣接バス線は、一定電位に固定されたバス線によりシールドされるため、安定にテスト結果を示す信号を生成することができる。
【０２９４】
さらに、多ビット構成で消費電流が多く電源ノイズが発生する可能性の高い半導体記憶装置においても、正確に、データバス線を容量結合の影響を受けることなく高速で伝達することができる。
【０２９５】
［実施の形態８］
図５４は、この発明の実施の形態８に従う半導体記憶装置の要部の構成を示す図である。図５４においては、１つの列ブロックＣ♯の構成が代表的に示される。列ブロックＣ♯は、列方向に沿って、各々が複数のワード線を含む複数の行ブロックＵＲ♯０〜ＵＲ♯７およびＬＲ♯０〜ＬＲ♯７に分割される。行ブロックＵＲ♯０〜ＵＲ♯７は上側行ブロック（グローバルブロック）ＵＲＢを構成し、行ブロックＬＲ♯０〜ＬＲ♯７は、下側行ブロック（グローバルブロック）ＬＲＢを構成する。選択時においては、上側行ブロックＵＲＢから１つの行ブロックが選択され、また下側行ブロックＬＲＢから、１つの行ブロックが選択される。これらの行ブロックＵＲ♯０〜ＵＲ♯７およびＬＲ♯０〜ＬＲ♯７上にわたって列方向に延在してグローバルＩＯバスＧＩＯ０〜ＧＩＯ７が配置される。グローバルＩＯバスＧＩＯ０，ＧＩＯ２，ＧＩＯ４およびＧＩＯ６は、下側行ブロックＬＲＢに対して設けられ、一方、グローバルＩＯバスＧＩＯ１，ＧＩＯ３，ＧＩＯ５およびＧＩＯ７は、上側行ブロックＵＲＢに対して設けられる。
【０２９６】
行ブロックＵＲ♯０〜ＵＲ♯７およびＬＲ♯０〜ＬＲ♯７各々に対し、ローカルＩＯバスＬＩＯ０〜ＬＩＯ３３が配置される。これらのローカルＩＯバスＬＩＯ０〜ＬＩＯ３３は、１つの行ブロックに対し４本の割合で設けられ、かつ隣接行ブロックにおいて２本のローカルＩＯバスが共有される。たとえば、行ブロックＵＲ♯０は、ローカルＩＯバスＬＩＯ０〜ＬＩＯ３とデータの授受を行なう。またローカルＩＯバスＬＩＯ２およびＬＩＯ３は、行ブロックＵＲ♯０およびＵＲ♯１により共有される。これらのローカルＩＯバスＬＩＯ０〜ＬＩＯ３３は、対応の行ブロックとのみデータの授受を行なう。
【０２９７】
ローカルＩＯバスＬＩＯ０〜ＬＩＯ３３は、それぞれブロック選択ゲートＢＧを介してグローバルＩＯバスＧＩＯ０〜ＧＩＯ７に接続される。選択行ブロック（選択ワード線を含む行ブロック）に対して設けられたローカルＩＯバスがブロック選択ゲートＢＧを介してグローバルＩＯバスに結合される。
【０２９８】
この図５４に示すグローバル／ローカルＩＯバスの配置において、グローバルＩＯバスＧＩＯ０、ＧＩＯ２、ＧＩＯ４、およびＧＩＯ６は、下側行ブロックＬＲＢの行ブロックに対して設けられ、一方、グローバルＩＯバスＧＩＯ１、ＧＩＯ３、ＧＩＯ５およびＧＩＯ７は、上側行ブロックＵＲＢに対して設けられる。しかしながら、下側行ブロックＬＲＢに含まれる行ブロックＬＲ♯０に対して設けられたローカルＩＯバスＬＩＯ１６およびＬＩＯ１７は、ブロック選択ゲートＢＧを介して上側行ブロックに対して設けられるグローバルＩＯバスＧＩＯ５およびＧＩＯ７にそれぞれ結合される。
【０２９９】
一方、行ブロックＵＲ♯０に対して設けられたローカルＩＯバスＬＩＯ０およびＬＩＯ１は、ブロック選択ゲートＢＧを介して、グローバルＩＯバスＧＩＯ４およびＧＩＯ６に結合される。行ブロックＵＲ♯０およびＬＲ♯０においてローカルＩＯバスとローカルＩＯバスの接続が変更されているのは以下の理由による。動作時、上側行ブロックＵＲＢおよび下側行ブロックＵＲＢそれぞれにおいて１つの行ブロックが選択される。行ブロックＵＲ♯７が選択された場合、また行ブロックＬＲ♯７が選択される。これは、上側行ブロックＵＲＢおよび下側行ブロックＬＲＢそれぞれにおいて同じ位置の行ブロックが選択されるためである。
【０３００】
行ブロックＵＲ♯７が選択された場合、ローカルＩＯバスＬＩＯ１６およびＬＩＯ１７が、グローバルＩＯバスＧＩＯ４およびＧＩＯ６に結合されている場合、行ブロックＬＲ♯７とローカルＩＯバスＬＩＯ３２およびＬＩＯ３３も同様グローバルＩＯバスＧＩＯおよびＧＩＯ６に結合される。したがって、この場合、グローバルＩＯバスＧＩＯ４およびＧＩＯ６においてデータの衝突が生じる。これのデータの衝突を防止するために、ローカルＩＯバスＬＩＯ１６およびＬＩＯ１７は、グローバルＩＯバスＧＩＯ５およびＧＩＯ７に結合される。
【０３０１】
一方、行ブロックＬＲ♯０が選択され、また行ブロックＵＲ♯０が選択されたとき、ローカルＩＯバスＬＩＯ１６およびＬＩＯ１７に、行ブロックＬＲ♯０のデータが伝達される。ローカルＩＯバスＬＩＯ０およびＬＩＯ１が、グローバルＩＯバスＧＩＯ５およびＧＩＯ７に結合されている場合、この行ブロックＵＲ♯０からのデータと行ブロックＬＲ♯０のデータとの衝突が生じる。したがって、これを防止するために、ローカルＩＯバスＬＩＯ０およびＬＩＯ１は、それぞれ、グローバルＩＯバスＧＩＯ４およびＧＩＯ６に結合される。
【０３０２】
上側行ブロックＵＲＢおよび下側行ブロックＬＲＢそれぞれに一方側の端部に位置する行ブロック（端ブロックと以下称す）ＵＲ♯０およびＬＲ♯０が選択されたとき、上側行ブロックおよび下側行ブロックにおいては他の行ブロック選択時と、ローカルＩＯバスとグローバルＩＯバスの接続態様が異なる。すなわち端ブロックＵＲ♯０においては、ローカルＩＯバスＬＩＯ０およびＬＩＯ１が、グローバルＩＯバスＧＩＯ４およびＧＩＯ６に結合され、一方、残りの行ブロックＵＲ♯１〜ＵＲ♯７においては、グローバルＩＯバスＧＩＯ５およびＧＩＯ７に選択メモリセルデータが伝達される。また、端ブロックＬＲ♯０においては、ローカルＩＯバスＬＩＯ１６およびＬＩＯ１７が、グローバルＩＯバスＧＩＯ５およびＧＩＯ７に結合され、残りの行ブロックＬＲ♯１〜ＬＲ♯７においては、グローバルＩＯバスＧＩＯ４およびＧＩＯ６を介してメモリセルデータが伝達される。グローバルＩＯバスＧＩＯ０〜ＧＩＯ３に対しては、上側行ブロックＵＲＢおよび下側行ブロックＬＲＢそれぞれの行ブロックに対して、ローカルＩＯバスとグローバルＩＯバスの接続が同じである。
【０３０３】
本発明においては、各データバスは、パッドに１対１に対応して設けられている。マルチビットテストモード時においては、パッドからのデータが、複数のメモリセルに伝達される。このマルチビットテストモード時において、不良メモリセル列の判定、すなわちスペア判定を行なうことができるように、データバスとグローバルＩＯバスの結合を、端ブロックが選択されたか否かに応じて変更する。
【０３０４】
図５５は、グローバルＩＯバスとデータバスの対応関係を示す図である。図５５において、グローバルＩＯバスＧＩＯ０は、×８ビット構成および×４ビット構成時においてはデータバスＤＢ０に結合され、×２ビット構成時においては、データバスＤＢ２に結合される。グローバルＩＯバスＧＩＯ１は、×８ビット構成および×４ビット構成のときには、データバスＤＢ４に結合され、×２ビット構成時においては、データバスＤＢ６に結合される。グローバルＩＯバスＧＩＯ２は、×８ビット構成時においては、データバスＤＢ１に結合され、×４ビット構成時には、データバスＤＢ０に結合され、×２ビット構成時においては、データバスＤＢ２に結合される。
【０３０５】
グローバルＩＯバスＧＩＯ３は、×８ビット構成時においては、データバスＤＢ５に結合され、×４ビット構成時においては、データバスＤＢ４に結合され、×２ビット構成時においては、データバスＤＢ６に結合される。これらのグローバルデータバスＧＩＯ０〜ＧＩＯ３は、端ブロックの選択／非選択にかかわらず、各語構成において、そのグローバルＩＯバスとデータバスとの接続関係は一意的に定められる。これは、図５４に示すように、グローバルＩＯバスＧＩＯ０〜ＧＩＯ３に対しては、ローカルＩＯバスとグローバルＩＯバスの接続関係は、上側行ブロックＵＲＢおよび下側行ブロックＬＲＢそれぞれにおいて同じであり、変更する必要はないためである。
【０３０６】
グローバルＩＯバスＧＩＯ４は、×８ビット構成時には、データバスＤＢ２に結合され、×４ビット構成または×２ビット構成においては端ブロック以外の行ブロックが選択されたときには、データバスＤＢ２に結合される。×４ビット構成および×２ビット構成において端ブロックが選択された場合には、グローバルＩＯバスＧＩＯ４はデータバスＤＢ６に結合される。ここで、図５５において、符号ＺＸ４は、×４ビット構成において端ブロック以外の行ブロックが選択された状態を示し、符号ＺＸ２は、×２ビット構成において端ブロック以外の行ブロックが選択された場合を示す。符号ＳＸ４は、×４ビット構成において端ブロックが選択されたことを示し、符号ＳＸ２は、×２ビット構成において端ブロックが選択されたことを示す。
【０３０７】
グローバルＩＯバスＧＩＯ５は、×８ビット構成時、および×４ビット構成または×２ビット構成において端ブロック以外の行ブロックが選択されたときには、データバスＤＢ６に結合され、×４ビット構成または×２ビット構成において端ブロックが選択された場合にはデータバスＤＢ２に結合される。
【０３０８】
グローバルＩＯバスＧＩＯ６は、×８ビット構成時においては、データバスＤＢ３に結合され、×４ビット構成または×２ビット構成において端ブロック以外の行ブロックが選択されたときには、データバスＤＢ２に結合され、×４ビット構成または×２ビット構成において端ブロックが選択されたときには、データバスＤＢ６に結合される。
【０３０９】
グローバルＩＯバスＧＩＯ７は、×８ビット構成時においてデータバスＤＢ７に結合され、×４ビット構成または×２ビット構成において端ブロック以外の行ブロックが選択されたときには、データバスＤＢ６に結合され、×４ビット構成または×２ビット構成において端ブロックが選択されたときには、データバスＤＢ２に結合される。
【０３１０】
図５５においては、機械的スイッチで各グローバルＩＯバスがデータバスに結合されるように示されるが、先の実施の形態において説明した内部読出／書込回路におけるリードデータドライバに対する選択信号の切換またはバスセレクタに対する選択信号の発生によりそのグローバルＩＯバスとデータバスとの接続が切換えられる。
【０３１１】
×８ビット構成時においては、グローバルＩＯバスＧＩＯ０〜ＧＩＯ７は、それぞれデータバスＤＢ０〜ＤＢ７に結合される。端ブロックの選択／非選択にかかる、この接続関係は固定される。マルチビットテストモード時においては、×８ビット構成ではテストは行なわれないためである（強制的に×４または×２ビット構成に設定される）。
【０３１２】
図５６は、図５４に示す上側行ブロックにおける行ブロックＵＲ♯０〜ＵＲ♯７とグローバルデータバスＧＩＯ４〜ＧＩＯ７の接続関係を示す図である。行ブロックＵＲ♯０は、ローカルＩＯバスを介してグローバルＩＯバスＧＩＯ４およびＧＩＯ６に結合される。行ブロックＵＲ♯１〜ＵＲ♯７は、それぞれ対応のローカルＩＯバスを介してグローバルＩＯバスＧＩＯ５およびＧＩＯ７に結合される。これらの行ブロックＵＲ♯０〜ＵＲ♯７に対して共通に、コラム選択線ＣＳＬａおよびＣＳＬｂが配設される。これらは、図示しないコラムデコーダからの列選択信号を伝達し、２ビットのメモリセルの選択が行なわれる。
【０３１３】
×４ビット構成および×２ビット構成において端ブロック以外のブロックが選択された場合には、グローバルＩＯバスＧＩＯ４およびＧＩＯ７がデータバスＤＢ２に結合され、グローバルＩＯバスＧＩＯ５およびＧＩＯ６が、データバスＤＢ６に結合される。端ブロック、すなわち行ブロックＵＲ♯０が選択されたときには、グローバルＩＯバスＧＩＯ４が、データバスＤＢ６に結合され、グローバルＩＯバスＧＩＯ６が、データバスＤＢ２に結合される。したがって、この列選択線ＣＳＬａ上のメモリセルには、データバスＤＢ６、すなわちパッドＰＰＤ６からのデータ（６）が格納され、列選択線ＣＳＬｂ上のメモリセルには、データバスＤＢ２、すなわちパッドＰＰＤ２からのデータ（２）が格納される。したがって、マルチビットテストモード時において、列方向に沿ってメモリセルの不良が存在するか否かを容易に識別することができる。
【０３１４】
マルチビットテストモード時、行ブロックＵＲ♯０〜ＵＲ♯７のいずれが選択されても、パッドＰＰＤ６から書込まれたデータはデータバスＤＢ６に伝達され、またパッドＰＰＤ２から書込まれたデータがデータバスＤＢ２に伝達されて、論理の一致／不一致を判定することができる。複数の列ブロックが並列に設けられており、各列ブロックにおいて、同様、同じパッドから書込まれたデータが同じデータバスに読出される。したがって、各列ブロックにおいて、同じ列上のメモリセルの良／不良を判定することにより、各列ブロックにおいて列方向についての不良メモリセルの分布を識別することができ、冗長コラムを用いた置換による不良メモリセルの救済を行なうことができる。行方向についての不良メモリセルの分布は、各行ブロック単位で容易に識別することができる。これにより、データバスとパッドとが１対１対応で設けられており、データバスとメモリアレイ行ブロックの結合関係が、行ブロックの位置に応じて異なる場合においても、マルチビットテストモードを用いて不良列の救済を行なうことができるか否かを判定することができる。
【０３１５】
図５７は、バス接続切換制御信号発生部の構成を概略的に示す図である。図５７において、バス切換制御信号発生部は、行アドレス信号ビットＲＡ０〜ＲＡ２（ＲＡ０−２）を受け、指定された行ブロックが端ブロックであるか否かを示す信号φｈａを出力するＡＮＤ型デコード回路Ｇ１０１と、デコード回路Ｇ１０１の出力信号を反転するインバータＧ１０２と、端ブロック指示信号φｈａと×４ビット構成指示信号ＳＥＬ＜４＞とを受けて信号ＳＸ４を出力するＡＮＤ回路Ｇ１０３と、端ブロック指定信号φｈａと×２ビット構成指示信号ＳＥＬ＜２＞とを受けて信号ＳＸ２を出力するＡＮＤ回路Ｇ１０４と、インバータＧ１０２の出力信号と×４ビット構成指示信号ＳＥＬ＜４＞とを受けて信号ＺＸ４を出力するＡＮＤ回路Ｇ１０５と、×２ビット構成指示信号ＳＥＬ＜２＞とインバータＧ１０２の出力信号を受けて信号ＺＸ２を出力するＡＮＤ回路Ｇ１０６と、ＡＮＤ回路Ｇ１０３およびＧ１０４の出力信号ＳＸ４およびＳＸ２を受けて選択信号ＳＥＬａを出力するＯＲ回路Ｇ１０７と、ＡＮＤ回路Ｇ１０５およびＧ１０６からの信号ＺＸ４およびＺＸ２を受けて選択信号ＳＥＬｂを出力するＯＲ回路Ｇ１０８を含む。選択信号ＳＥＬａおよびＳＥＬｂは、各列ブロックのグローバルＩＯバスそれぞれに対応して設けられる内部読出／書込回路へ与えられる。
【０３１６】
×８ビット構成においては、端ブロック指示信号φｈａは用いられない。×８ビット構成指示信号ＳＥＬ＜８＞から信号×８が生成される。この図５７に示す構成を利用することにより、端ブロックの選択／非選択に応じて、容易にデータバスとグローバルＩＯバスとの結合関係を切換えることができ、図５５に示す接続を実現することができる。
【０３１７】
以上のように、この発明の実施の形態８に従えば、パッドと１対１対応で設けられるデータバスとグローバルＩＯバスの対応関係を、端ブロックが選択された否かに応じて切換えているため、マルチビットテストを用いて、冗長置換可能か否かを容易に判定することができる。
【０３１８】
なお、マルチビットテストモード時において、データバスは、×４のデータバスが用いられるか、×２ビットのデータバスが用いられるかは任意である。
【０３１９】
また、×２ビット構成および×４ビット構成において、グローバルＩＯバスのいずれを選択してデータアクセスするかは、列ブロック選択信号のビット数を語構成に応じて変更することにより容易に決定することができる。
【０３２０】
語構成は、×３２ビット構成、×１６ビット構成であっても、同様の構成を利用することにより、容易に実現することができる。
【０３２１】
また、この×８ビット構成時においては、図５５に示すように、各グローバルＩＯバスに対し、選択信号を受ける回路の部分（リードデータドライバおよびバスセレクタ）が２個および３個と交互に配設されるため、レイアウトが容易となる。
【産業上の利用可能性】
【０３２２】
この発明は、種々の語構成に１つの回路レイアウトで対応することのできる半導体記憶装置に対して適用することにより、語構成に係らず高速で内部データを転送することのできる半導体記憶装置を実現することができる。特に、クロック信号に同期して動作するクロック同期型半導体記憶装置に対してこの発明を適用することにより、高速で内部データを転送することのできるクロック同期型半導体記憶装置を実現することができる。
【図面の簡単な説明】
【０３２３】
【図１】この発明の実施の形態１に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図２】図１に示す半導体記憶装置の×１ビット構成時のバス配置を概略的に示す図である。
【図３】図１に示す半導体記憶装置の×２ビット構成時のバス配置を概略的に示す図である。
【図４】図１に示す半導体記憶装置が１つのメモリアレイに対するコラムローカル回路の構成を概略的に示す図である。
【図５】選択信号発生部の構成の一例を示す図である。
【図６】この発明の実施の形態１の変更例の構成を概略的に示す図である。
【図７】図６に示す半導体記憶装置の要部の構成をより具体的に示す図である。
【図８】図７に示すデータバスコントロール回路の構成例を示す図である。
【図９】図６に示す半導体記憶装置の制御信号発生部の構成を概略的に示す図である。
【図１０】図９に示す制御信号発生部の動作を示すタイミングチャート図である。
【図１１】この発明の実施の形態２に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図１２】図１１に示す半導体記憶装置の制御信号発生部の構成を概略的に示す図である。
【図１３】図１２に示す制御信号発生回路の動作を示すタイミングチャート図である。
【図１４】図１２に示すＤＱＭバッファの構成の一例を示す図である。
【図１５】図１２に示す制御信号発生回路のデータ書込時の動作を示すタイミングチャート図である。
【図１６】図１２に示す制御信号発生回路の変更例を示す図である。
【図１７】図１６に示す回路の動作を示すタイミングチャート図である。
【図１８】この発明の実施の形態３に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図１９】図１８に示す半導体記憶装置の動作時の出力信号の一例を示す図である。
【図２０】（Ａ）は、図１９に示す内部読出回路の構成を示し、（Ｂ）は、その動作を示すタイミングチャート図である。
【図２１】図２０に示すプリアンプの構成を示す図である。
【図２２】図２０（Ａ）に示すリードデータドライバの構成を示す図である。
【図２３】この発明の実施の形態４に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図２４】図２３に示す半導体記憶装置の動作を示すタイミングチャート図である。
【図２５】図２３に示す半導体記憶装置の動作を示すタイミングチャート図である。
【図２６】図２３に示す制御信号を発生する回路の構成を概略的に示す図である。
【図２７】（Ａ）は、図２６に示す信号発生回路の構成を示し、（Ｂ）は、その動作を示し、（Ｃ）は、（Ａ）に示す回路の動作を示すタイミングチャート図である。
【図２８】図２３に示すＤＱコントロール回路の構成を概略的に示す図である。
【図２９】図２８に示すＤＱコントロール回路の動作を示す信号波形図である。
【図３０】図２３に示すゲート回路の構成を概略的に示す図である。
【図３１】図３０に示すゲート回路の動作を示す信号波形図である。
【図３２】図３０に示すゲート回路の動作を示す信号波形図である。
【図３３】図２３に示すＤＱコントロール回路の他の構成を概略的に示す図である。
【図３４】図３３に示す回路の動作を示すタイミングチャート図である。
【図３５】図３３に示す回路の動作を示すタイミングチャート図である。
【図３６】図２３に示す半導体記憶装置の変更例を示す図である。
【図３７】図３６に示す出力回路の動作を示すタイミングチャート図である。
【図３８】この発明の実施の形態５に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図３９】図３８に示す入力制御回路の構成を示す図である。
【図４０】図３８に示す内部書込回路の構成を示す図である。
【図４１】図３８から図４０に示す回路の動作を示すタイミングチャート図である。
【図４２】この発明の実施の形態５の変更例の構成を概略的に示す図である。
【図４３】図４２に示すデータバスセレクタの構成を概略的に示す図である。
【図４４】この発明の実施の形態６の半導体記憶装置の要部の構成を概略的に示す図である。
【図４５】この発明の実施の形態５における選択信号発生部の構成を概略的に示す図である。
【図４６】図４４に示す内部読出／書込回路に含まれるリードデータドライバの構成を概略的に示す図である。
【図４７】この発明の実施の形態５におけるマルチビットテスト時の出力データの一例を示す図である。
【図４８】図４４に示す判定回路の構成を示す図である。
【図４９】図４８に示す制御信号発生部の構成を示す図である。
【図５０】この発明の実施の形態７に従う半導体記憶装置のパッド配置を示す図である。
【図５１】この発明の実施の形態７におけるデータバスの配置を示す図である。
【図５２】この発明の実施の形態７の変更例の構成を概略的に示す図である。
【図５３】図５２に示す制御信号発生部の変更例を示す図である。
【図５４】この発明の実施の形態８の半導体記憶装置のアレイ部の構成を概略的に示す図である。
【図５５】この発明の実施の形態８のグローバルデータバスとデータバスの対応関係を概略的に示す図である。
【図５６】この発明の実施の形態８の半導体記憶装置の動作を模式的に示す図である。
【図５７】この発明の実施の形態８における選択信号発生部の構成を概略的に示す図である。
【図５８】従来の半導体記憶装置の全体の構成を概略的に示す図である。
【図５９】図５８に示すセレクタ／ドライバの構成を概略的に示す図である。
【符号の説明】
【０３２４】
１  半導体記憶装置、２，２ａ〜２ｄ  メモリアレイ、３，３ａ〜３ｄ  コラムローカル回路、５ａ，５ｂ  出力制御回路、ＰＰＤ０，ＰＰＤ１  パッド、ＤＢ０，ＤＢ１  データバス、４ａａ〜４ｄｃ  リードデータドライバ、４ｘ０〜４ｘｎ，４ｙ０〜４ｙｎ  リードデータドライバ、６ａａ〜６ｄｃ  データバスコントロール回路、７ａ，７ｂ  入出力制御回路、ＱＴ１〜ＱＴ４  ＭＯＳトランジスタ、６  データバスコントロール回路、ＤＢＢ，／ＤＢＢ  データバス線、７  リードデータドライバ、８  ライトデータドライバ、６０ａ，６０ｃ  データバスコントロール回路、３５  ＤＱＭバッファ、３０＃０ａ〜３０＃ｎａ，３０＃０ｂ−３０＃ｎｂ  リードデータドライブ回路、３２＃０〜３２＃ｎ  プリアンプ、３４＃０〜３４＃ｎ  ＣＬシフタ、４＃０〜４＃ｎ  リードデータドライブ回路、３２  プリアンプ、３４  ＣＬシフタ、４＃ａ，４＃ｂ  リードデータドライバ、５５  データバスイコライズ回路、５６  リードアンプ分離ゲート、５７  リードアンプ、５８  転送回路、５９  出力ラッチ、６０  出力バッファ、６５  ＤＱコントロール回路、７０  イコライズ回路、７１＃０〜７１＃ｎ  データバスセレクタ、７２＃０〜７２＃ｎ  ライトアンプ、７４＃０〜７４＃ｎ  ライトドライバ、７＃１，７＃０  入力制御回路、５５＃０，５５＃１  データバスイコライズ回路、７１ａ，７１ｂ  選択回路、７３ａ  増幅回路、７３ｂ  ライトアンプ分離ゲート、３０Ｗ  内部書込回路、３０Ｒ  内部読出回路、８５  判定回路、８６  転送ゲート、ＰＰＤ０〜ＰＰＤ７  パッド、ＤＢＢ０，／ＤＢＢ０〜ＤＢＢ７，／ＤＢＢ７  データバス線、ＵＲ♯０〜ＵＲ♯７，ＬＲ♯０〜ＬＲ♯７  行ブロック、ＧＩＯ０〜ＧＩＯ７  グローバルＩＯバス、ＬＩＯ０〜ＬＩＯ３３  ローカルＩＯバス。
【図１】
2005310373.tif 000003
【図２】
2005310373.tif 000004
【図３】
2005310373.tif 000005
【図４】
2005310373.tif 000006
【図５】
2005310373.tif 000007
【図６】
2005310373.tif 000008
【図７】
2005310373.tif 000009
【図８】
2005310373.tif 000010
【図９】
2005310373.tif 000011
【図１０】
2005310373.tif 000012
【図１１】
2005310373.tif 000013
【図１２】
2005310373.tif 000014
【図１３】
2005310373.tif 000015
【図１４】
2005310373.tif 000016
【図１５】
2005310373.tif 000017
【図１６】
2005310373.tif 000018
【図１７】
2005310373.tif 000019
【図１８】
2005310373.tif 000020
【図１９】
2005310373.tif 000021
【図２０】
2005310373.tif 000022
【図２１】
2005310373.tif 000023
【図２２】
2005310373.tif 000024
【図２３】
2005310373.tif 000025
【図２４】
2005310373.tif 000026
【図２５】
2005310373.tif 000027
【図２６】
2005310373.tif 000028
【図２７】
2005310373.tif 000029
【図２８】
2005310373.tif 000030
【図２９】
2005310373.tif 000031
【図３０】
2005310373.tif 000032
【図３１】
2005310373.tif 000033
【図３２】
2005310373.tif 000034
【図３３】
2005310373.tif 000035
【図３４】
2005310373.tif 000036
【図３５】
2005310373.tif 000037
【図３６】
2005310373.tif 000038
【図３７】
2005310373.tif 000039
【図３８】
2005310373.tif 000040
【図３９】
2005310373.tif 000041
【図４０】
2005310373.tif 000042
【図４１】
2005310373.tif 000043
【図４２】
2005310373.tif 000044
【図４３】
2005310373.tif 000045
【図４４】
2005310373.tif 000046
【図４５】
2005310373.tif 000047
【図４６】
2005310373.tif 000048
【図４７】
2005310373.tif 000049
【図４８】
2005310373.tif 000050
【図４９】
2005310373.tif 000051
【図５０】
2005310373.tif 000052
【図５１】
2005310373.tif 000053
【図５２】
2005310373.tif 000054
【図５３】
2005310373.tif 000055
【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
2005310373.tif 000060
【図５９】
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