(57)【要約】【課題】ボンディングワイヤ同士の接触による短絡を防止し、かつ装置を小型化する。【解決手段】主面１１０ａが方形状で形成される半導体チップ１００であって、主面を構成する第１の辺と、第１の辺１１１ａと対向する第２の辺１１１ｂと、第１の辺に沿って、主面に配置される複数の主電極パッド１１２からなる主電極パッド群１１２Ｘと、第１の辺及び主電極パッド群の間に配置される複数の第１電極パッド１１４からなる第１電極パッド群１１４Ｘと、第２の辺に沿って主面に配置される複数の第２電極パッド１１６からなる第２電極パッド群１１６Ｘと、主電極パッド及び第１電極パッドを接続する第１パッド間配線１３２と、主電極パッド及び第２電極パッドを接続する第２パッド間配線１３４とを具えている。【選択図】図１ 
2005136299.tif 000002
【特許請求の範囲】
【請求項１】
主面が方形状で形成される半導体チップであって、
前記主面を構成する第１の辺と、
前記第１の辺と対向する第２の辺と、
前記第１の辺に沿って、前記主面に配置される複数の主電極パッドからなる主電極パッド群と、
前記第１の辺及び前記主電極パッド群の間に配置される複数の第１電極パッドからなる第１電極パッド群と、
前記第２の辺に沿って前記主面に配置される複数の第２電極パッドからなる第２電極パッド群と、
前記主電極パッド及び前記第１電極パッドを接続する第１パッド間配線と、
前記主電極パッド及び前記第２電極パッドを接続する第２パッド間配線とを具えている
ことを特徴とする半導体チップ。
【請求項２】
前記第１パッド間配線及び前記第２パッド間配線は、前記半導体チップの主表面に設けられている
ことを特徴とする請求項１に記載の半導体チップ。
【請求項３】
前記第１パッド間配線及び前記第２パッド間配線は、前記半導体チップ内に設けられている
ことを特徴とする請求項１に記載の半導体チップ。
【請求項４】
前記第１パッド間配線及び前記第２パッド間配線のいずれか一方又は両方は、多層配線構造を有している
ことを特徴とする請求項３に記載の半導体チップ。
【請求項５】
主面が方形状で形成される半導体チップであって、
前記主面を構成する第１の辺と、
前記第１の辺と対向する第２の辺と、
前記第１の辺に沿って、前記主面に配置される複数の主電極パッドからなる主電極パッド群と、
前記第１の辺及び前記主電極パッド群の間に配置される複数の第１電極パッドからなる第１電極パッド群と、
前記第２の辺に沿って前記主面に配置される複数の第２電極パッドからなる第２電極パッド群と、
前記主電極パッド及び前記第１電極パッド間を１対１の対応関係で接続するとともに、前記主電極パッド群及び前記第１電極パッド群とは非平行に前記主面に設けられている複数の変換型パッド間配線と、
前記主電極パッド及び前記第２電極パッドを接続する第２パッド間配線と、
前記第１主表面に配置されていて、前記主電極パッドと前記第２電極パッドとを１対１の対応関係で接続する複数の第２パッド間配線とを具えていることを特徴とする半導体チップ。
【請求項６】
主面が方形状で形成される半導体チップであって、
前記主面を構成する第１の辺と、
前記第１の辺と対向する第２の辺と、
前記第１の辺に沿って、前記主面に配置される２本のボンディングワイヤが接続できる広さの領域をそれぞれ有する複数の主電極パッドからなる主電極パッド群と、
前記第２の辺に沿って前記主面に配置される複数の第２電極パッドからなる第２電極パッド群と、
前記主電極パッド及び前記第２電極パッドを１対１の対応関係で接続する第２パッド間配線とを具えている
ことを特徴とする半導体チップ。
【請求項７】
前記主電極パッドは、２本のボンディングワイヤが接続できる広さの領域を有する矩形状であり、
該矩形の長尺方向は、前記第１の辺に直交する方向に延在しており、
前記ボンディングワイヤの一方が接続される、前記第１の辺側の第１部分主電極パッドと、前記ボンディングワイヤの他方が接続される第２部分主電極パッドとに分割されていることを特徴とする請求項６に記載の半導体チップ。
【請求項８】
前記主電極パッドは、前記第１部分主電極パッドと第２部分主電極パッドとの間を、当該主電極パッドの延在方向に直交する方向の幅が、該第１及び第２部分主電極パッドよりも狭い幅で接続する接続領域をさらに含むことを特徴とする
請求項７に記載の半導体チップ。
【請求項９】
前記第２電極パッドは、２本のボンディングワイヤが接続できる面積を有する矩形状であって、該矩形の長尺方向が前記第２の辺に直交する方向に延在しており、前記ボンディングワイヤの一方が接続される前記第２の辺側の第１部分電極パッドと、
前記第１部分電極パッドに隣接し、かつ前記ボンディングワイヤの他方が接続される第２部分電極パッドとに分割されていることを特徴とする請求項８に記載の半導体チップ。
【請求項１０】
前記第１電極パッドは、前記主電極パッドの数よりも少ない個数とされ、かつ前記第１パッド間配線は、複数の前記主電極パッドのうち、前記第２パッド間配線が接続されている電極パッドとは異なる電極パッドに接続されていることを特徴とする請求項９に記載の半導体チップ。
【請求項１１】
前記主電極パッド群は、前記第１パッド間配線が接続されている電極パッドと、前記第２パッド間配線が接続されている電極パッドとが、交互に配列されているパッド群であることを特徴とする請求項１０に記載の半導体チップ。
【請求項１２】
前記主電極パッド及び前記主電極パッドと同数の前記第２電極パッドとを、互いに１つずつ接続するパッド間配線を具えていることを特徴とする請求項９に記載の半導体チップ。
【請求項１３】
前記第１及び第２パッド間配線のいずれか一方または両方は、同一配線層内に形成されている配線であることを特徴とする請求項１から１２のいずれか１項に記載の半導体チップ。
【請求項１４】
前記半導体チップは多層配線構造を具えていて、前記第１及び第２パッド間配線のいずれか一方または双方は、ヴィアホールを埋め込む埋込みヴィアにより複数の配線層が接続される多層配線構造を有していることを特徴とする請求項１から１３のいずれか１項に記載の半導体チップ。
【請求項１５】
前記主電極パッド群の下側近傍の領域内には、応力に弱い回路素子を集積してあることを特徴とする請求項１から１４のいずれか１項に記載の半導体チップ。
【請求項１６】
第１ボンディングパッドが形成される第１の領域と、第２ボンディングパッドが形成される第２の領域と、該第１の領域及び該第２の領域の間に存在する第３の領域とを有する主表面を有する基板と、
前記主表面の前記第３の領域に積層されるか、又は前記第３領域に積層されている別の半導体チップにさらに搭載される同一構造の複数の半導体チップであって、該複数の半導体チップの各々は、方形状の主面を有し、該主面を構成する第１の辺、該第１の辺と対向する第２の辺、前記第１の辺に沿って、前記主面に配置される複数の主電極パッドからなる主電極パッド群、前記第１の辺及び前記主電極パッド群の間に配置される複数の第１電極パッドからなる第１電極パッド群、前記第２の辺に沿って前記主面に配置される複数の第２電極パッドからなる第２電極パッド群、前記主電極パッド及び前記第１電極パッドを接続する第１パッド間配線、及び前記主電極パッド及び前記第２電極パッドを接続する第２パッド間配線を有している前記半導体チップと、
前記第１ボンディングパッド及び前記第１電極パッドを電気的に接続する第１ボンディングワイヤと、
前記半導体チップの前記主電極パッド及び前記半導体チップに搭載される別の半導体チップの第１電極パッドを電気的に接続する第２のボンディングワイヤと、
前記半導体チップの前記主電極パッド及び前記半導体チップに搭載される別の半導体チップの主電極パッドを電気的に接続する第３のボンディングワイヤとを具え、
前記第２ボンディングパッド及び前記第２電極パッドを電気的に接続する第４ボンディングワイヤと、
前記複数の半導体チップは、それぞれの前記第１の辺を同一側に位置させ、それぞれの主面を同一方向に向け、かつ下側に位置する前記半導体チップの前記主電極パッド及び前記第１電極パッドを上側に位置する前記別の半導体チップの第１の辺よりも外側に位置させて、互いに積層されていることを特徴とする半導体装置。
【請求項１７】
第１ボンディングパッドが形成される第１の領域と、第２ボンディングパッドが形成される第２の領域と、該第１の領域及び該第２の領域の間に存在する第３の領域とを有する主表面を有する基板と、
前記主表面の前記第３の領域に積層されるか、又は前記第３領域に積層されている別の半導体チップにさらに搭載される同一構造の複数の半導体チップであって、方形状の主面を構成する第１の辺、該第１の辺と対向する第２の辺、前記第１の辺に沿って、前記主面に配置される複数の主電極パッドからなる主電極パッド群、前記第１の辺及び前記主電極パッド群の間に配置される複数の第１電極パッドからなる第１電極パッド群、前記第２の辺に沿って前記主面に配置される複数の第２電極パッドからなる第２電極パッド群、前記主電極パッド及び前記第１電極パッド間を１対１の対応関係で電気的に接続するとともに、前記主電極パッド群及び前記第１電極パッド群とは非平行に前記主面に設けられている複数の変換型パッド間配線、前記主電極パッド及び前記第２電極パッドを１対１の対応関係で電気的に接続する第２パッド間配線を具える半導体チップと、
前記第１ボンディングパッド及び前記第１電極パッドを電気的に接続する第１ボンディングワイヤと、
前記半導体チップの前記主電極パッド及び前記半導体チップに搭載される別の半導体チップの主電極パッドを電気的に接続する第２のボンディングワイヤと、
前記第２ボンディングパッド及び前記別の半導体チップの第２電極パッドを電気的に接続する第３ボンディングワイヤとを具え、
前記複数の半導体チップは、それぞれの前記第１の辺を同一側に位置させ、それぞれの主面を同一方向に向け、かつ下側に位置する前記半導体チップの前記主電極パッド及び前記第１電極パッドを上側に位置する前記別の半導体チップの第１の辺よりも外側に位置させて、互いに積層されていることを特徴とする半導体装置。
【請求項１８】
第１ボンディングパッドが形成される第１の領域と、第２ボンディングパッドが形成される第２の領域と、該第１の領域及び該第２の領域の間に存在する第３の領域とを有する主表面を有する基板と、
前記主表面の前記第３の領域に積層されるか、又は前記第３領域に積層されている別の半導体チップにさらに搭載される同一構造の複数の半導体チップであって、方形状の主面を構成する第１の辺、該第１の辺と対向する第２の辺、前記第１の辺に沿って、前記主面に配置される２本のボンディングワイヤが接続できる広さの領域をそれぞれ有する矩形状であり、該矩形の長尺方向は、前記第１の辺に直交する方向に延在しており、前記第１の辺側の第１部分主電極パッド、及び第２部分主電極パッドに分割されている複数の主電極パッドからなる主電極パッド群、前記第２の辺に沿って前記主面に配置される複数の第２電極パッドからなる第２電極パッド群、前記主電極パッド及び前記第２電極パッドを１対１の対応関係で接続する第２パッド間配線を具えている半導体チップと、
前記第１ボンディングパッド及び前記第１部分主電極パッドを電気的に接続する第１ボンディングワイヤと、
前記半導体チップの前記第２部分主電極パッド及び前記半導体チップの前記第３の領域上に搭載される別の半導体チップの第１部分主電極パッドを電気的に接続する第２のボンディングワイヤと、
前記半導体チップの前記第２部分主電極パッド及び前記半導体チップの前記第３の領域上に搭載される別の半導体チップの第２部分主電極パッドを電気的に接続する第３のボンディングワイヤと、
前記第２ボンディングパッド及び前記別の半導体チップの第２電極パッドを電気的に接続する第４ボンディングワイヤとを具え、
前記複数の半導体チップは、それぞれの前記第１の辺を同一側に位置させ、それぞれの主面を同一方向に向け、かつ下側に位置する前記半導体チップの前記主電極パッド及び前記第１電極パッドを上側に位置する前記別の半導体チップの第１の辺よりも外側に位置させて、互いに積層されていることを特徴とする半導体装置。
【請求項１９】
前記半導体チップの主電極パッドは、前記第１部分主電極パッドと前記第２部分主電極パッドとの間を、当該主電極パッドの延在方向に直交する方向の幅が、該第１及び第２部分主電極パッドよりも狭い幅で接続する接続領域をさらに具えていることを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
第１ボンディングパッドが形成される第１の領域と、第２ボンディングパッドが形成される第２の領域と、該第１の領域及び該第２の領域の間に存在する第３の領域とを有する主表面を有する基板と、
方形状の主面を構成する第１の辺、該第１の辺と対向する第２の辺、前記第１の辺に沿って、前記主面に配置される２本のボンディングワイヤが接続できる広さの領域をそれぞれ有する矩形状であり、該矩形の長尺方向は、前記第１の辺に直交する方向に延在しており、前記第１の辺側の第１部分主電極パッド、及び第２部分主電極パッドに分割されている複数の主電極パッドからなる主電極パッド群、前記第２の辺に沿って前記主面に配置される複数の第２電極パッドからなる第２電極パッド群、前記主電極パッド及び前記第２電極パッドを１対１の対応関係で接続する第２パッド間配線を具え、前記主表面の前記第３の領域に積層される第１半導体チップと、
前記第１半導体チップと同一構造であって、前記第１半導体チップに搭載されている第２半導体チップと、
前記第１及び第２半導体チップと同一構造であって、前記第２半導体チップに搭載されている前記第３半導体チップと、
前記第１半導体チップの前記第１部分主電極パッド及び前記基板の前記第１ボンディングパッドを接続する第１ボンディングワイヤと、
前記第１半導体チップの第２部分主電極パッド及び前記第２半導体チップの第１部分主電極パッドを接続する第２ボンディングワイヤと、
前記第２半導体チップの第２部分主電極パッド及び前記第３半導体チップの第１部分主電極パッドを接続する第３ボンディングワイヤと、
前記第３半導体チップの第２電極パッド及び前記基板の前記第２ボンディングパッドを接続する第４ボンディングワイヤとを具え、
前記複数の半導体チップは、それぞれの前記第１の辺を同一側に位置させ、それぞれの主面を同一方向に向け、かつ下側に位置する前記半導体チップの前記主電極パッド及び前記第１電極パッドを上側に位置する前記別の半導体チップの第１の辺よりも外側に位置させて、互いに積層されていることを特徴とする半導体装置。
【請求項２１】
前記第２電極パッドは、前記第１部分電極パッドと第２部分電極パッドとの間を、前記第２電極パッドの延在方向に直交する方向の幅が、該第１及び第２部分電極パッドよりも狭い幅で接続する接続領域をさらに含むことを特徴とする請求項２０に記載の半導体装置。
【請求項２２】
第１ボンディングパッドが形成される第１の領域と、第２ボンディングパッドが形成される第２の領域と、該第１の領域及び該第２の領域の間に存在する第３の領域とを有する主表面を有する基板と、
方形状の主面を構成する第１の辺、該第１の辺と対向する第２の辺、前記第１の辺に沿って、前記主面に配置される２本のボンディングワイヤが接続できる広さの領域をそれぞれ有する矩形状であり、該矩形の長尺方向は、前記第１の辺に直交する方向に延在しており、前記第１の辺側の第１部分主電極パッド及び第２部分主電極パッドに分割されている複数の主電極パッドからなる主電極パッド群、前記第２の辺に沿って、前記主面に配置される２本のボンディングワイヤが接続できる広さの領域をそれぞれ有する矩形状であり、該矩形の長尺方向は、前記第２の辺に直交する方向に延在しており、前記第２の辺側の第１部分電極パッド及び第２部分電極パッドに分割されている複数の第２電極パッドからなる第２電極パッド群、前記主電極パッド及び前記第２電極パッドを１対１の対応関係で接続する第２パッド間配線を具え、前記主表面の前記第３の領域に積層される第１半導体チップと、
前記第１半導体チップと同一構造であって、前記第３の領域に搭載されている第２半導体チップと、
前記第１及び第２半導体チップと同一構造であって、前記第１半導体チップに搭載されている第３半導体チップと、
前記第１、第２及び第３半導体チップと同一構造であって、前記第２半導体チップに搭載されている第４半導体チップと、
前記第１、第２、第３及び第４半導体チップと同一構造であって、前記第３及び第４半導体チップにまたがって搭載されている第５半導体チップと、
前記第１半導体チップの前記第１部分主電極パッド及び前記基板の前記第１ボンディングパッドを接続する第１ボンディングワイヤと、
前記第１半導体チップの前記第２部分主電極及び前記第３半導体チップの第１部分主電極パッドを接続する第２ボンディングワイヤと、
前記第３半導体チップの第２部分主電極パッド及び前記第５半導体チップの第１部分主電極パッドを接続する第３ボンディングワイヤと、
前記第５半導体チップの第１部分電極パッド及び前記第４半導体チップの第２部分電極パッドを接続する第４ボンディングワイヤと、
前記第４半導体チップの第１部分電極パッド及び前記第２半導体チップの第２部分電極パッドを接続する第５ボンディングワイヤと、
前記第２半導体チップの第１部分電極パッド及び前記基板の前記第２ボンディングパッドを接続する第６ボンディングワイヤとを具え、
前記第１及び第２の半導体チップは、それぞれの前記第１の辺を同一側に向けて直列にそれぞれの主面を同一方向に向けて前記第３の領域に積層され、前記第３及び第４の半導体チップは、下側に位置する前記第１及び第２の半導体チップの主電極パッド及び第１電極パッドを上側に位置する別の半導体チップの第１の辺よりも外側に位置させて積層され、前記第５のチップは、前記第３チップの主電極パッド及び第１電極パッド並びに前記第４半導体チップの第２電極パッドを露出して積層されていることを特徴とする半導体装置。
【請求項２３】
前記主電極パッドは、前記第１部分主電極パッドと第２部分主電極パッドとの間を、当該主電極パッドの延在方向に直交する方向の幅が、該第１及び第２部分主電極パッドよりも狭い幅で接続する接続領域をさらに具えていることを特徴とする請求項２２に記載の半導体装置。
【請求項２４】
前記第２電極パッドは、前記第１部分電極パッドと第２部分電極パッドとの間を、前記第２電極パッドの延在方向に直交する方向の幅が、該第１及び第２部分電極パッドよりも狭い幅で接続する接続領域をさらに具えていることを特徴とする請求項２３に記載の半導体装置。
【請求項２５】
前記主電極パッドと前記主電極パッドと同数の前記第２電極パッドとを、互いに１つずつ接続するパッド間配線を具えていることを特徴とする請求項２２に記載の半導体装置。
【請求項２６】
前記主電極パッド群の下側近傍の領域内には、応力に弱い回路素子が集積されていることを特徴とする請求項１６から２１のいずれか１項に記載の半導体装置。
【請求項２７】
前記基板には、前記第１表面から前記第２表面に至るヴィアホール及び当該ヴィアホールを埋め込んで前記複数の第１及び第２ボンディングパッドに接続されるヴィアと、該ヴィアに接続される外部端子が設けられていて、前記基板上に全てのボンディングワイヤを封止する封止部を具えていることを特徴とする請求項１６〜２６のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体チップ及び半導体装置に関し、特に複数個積層可能な構成を具えた半導体チップ、当該半導体チップが複数個積層されてなる半導体装置に関する。
【背景技術】
【０００２】
半導体装置の多機能化を図ることを目的として、複数個の半導体チップを積層する半導体チップ積層型パッケージが知られている。
【０００３】
このような半導体チップ積層型パッケージの一例として、スタック型マルチチップパッケージが存在する。スタック型マルチチップパッケージとは、複数個の半導体チップを重ね合わせて基板上に搭載し、これら半導体チップの電極パッドをそれぞれ基板上に設けられている電気接続部にボンディングワイヤを用いて接続する構成を有している。
【０００４】
スタック型マルチチップパッケージにおいて、ワイヤボンディングで接続可能な範囲を越えて、半導体チップと回路基板とを電気的に接続することを目的として、ある半導体チップの電極パッドを他の半導体チップの電極パッドに中継するための中継用電極パッドを予め設けておく構成が知られている（例えば、特許文献１参照。）。
【０００５】
また、半導体チップ積層パッケージの生産性の向上を目的として、同一構造かつ同一機能を有する複数個の半導体チップを、それぞれの半導体チップの電極パッドの配置位置がずれるように、半導体チップを少しずつずらして積層する構成が知られている（例えば特許文献２参照。）。
【０００６】
さらにまた、半導体チップの外形の大きさやボンディングパッドの配置が、互いに異なる２個の半導体チップを積層するために、２つの半導体チップ間に、配線がその表面側に形成されている配線シートを挟み込む構成が知られている（例えば特許文献３参照。）。
【０００７】
加えて、複数個の半導体チップを積層するに際し、下側に配置される半導体チップの電極パッドを、通常の電極パッドよりも大きめに形成し、かつ半導体チップの端縁に沿って長い矩形状に形成する構成が知られている（例えば特許文献４参照。）。
【０００８】
この大きめに形成されている電極パッドには、上側に配置されている半導体チップの電極パッドと接続されるボンディングワイヤと、下側に配置されている半導体チップのさらに下側に配置されている絶縁性基板に形成されている電極パッドと接続されるボンディングワイヤとが接続されている。
【特許文献１】特開２００１−１９６５２９号公報
【特許文献２】特開２００１−２９８１５０号公報
【特許文献３】特開２００１−７２７８号公報
【特許文献４】特開２００２−１１０８９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述した特許文献１及び特許文献４の構成の電極パッドは、半導体チップの端縁に沿って延在させて配置されている。従って、半導体チップに形成される電極パッド数が制限されてしまう。
【００１０】
特許文献２の構成によれば、リードと複数の半導体チップとは、それぞれが直接的にワイヤにより接続されている。従って、各ワイヤが長くなってしまい、ワイヤ流れによるワイヤ同士の短絡や断線などが発生する恐れがある。
【００１１】
特許文献３の構成によれば、別途、配線シートを準備し、これを挟み込む工程がさらに必要になってしまう。
【００１２】
従来の同一機能かつ同一構造の半導体チップを積層する半導体チップ積層型パッケージでは、上側に配置されている半導体チップの電極パッドと、基板とが直接的にボンディングワイヤで接続される。従って、いわゆるワイヤ流れによって、ボンディングワイヤ同士が接触して短絡し、装置の誤動作を引き起こしてしまう恐れがある。
【００１３】
また、ボンディングワイヤ同士の接触による短絡を防止するために、ボンディングワイヤの長さを、パッケージの高さ方向で互いに異なる長さとして３次元的に複数のボンディングワイヤ同士の接触を回避している。しかしながら、このような構成とすればパッケージの厚みが増してしまう。
【課題を解決するための手段】
【００１４】
この発明は、上記課題に鑑みてなされたものである。上述した課題を解決するにあたり、この発明の半導体チップは、下記のような構成上の特徴を有している。
【００１５】
すなわち、半導体チップは、方形状で形成される主面を有している。主面は、第１の辺と、第１の辺と対向する第２の辺を具えている。
【００１６】
半導体チップは、第１の辺に沿って、主面に配置される複数の主電極パッドからなる主電極パッド群と、第１の辺及び主電極パッド群の間に配置される複数の第１電極パッドからなる第１電極パッド群と、第２の辺に沿って主面に配置される複数の第２電極パッドからなる第２電極パッド群とを具えている。
【００１７】
半導体チップは、主電極パッド及び第１電極パッドを接続する第１パッド間配線と、主電極パッド及び第２電極パッドを接続する第２パッド間配線とを具えている。
【００１８】
加えて、この発明は、このような構成を有する半導体チップを複数個積層した半導体装置にも関する。
【発明の効果】
【００１９】
この発明の半導体チップの構成によれば、第１の辺近傍に設けられている主電極パッドから出力される信号を第１の辺に沿って設けられている第１電極パッド及び第２の辺に沿って設けられている第２電極パッドに出力することができる。
【００２０】
従って、この発明の半導体チップを複数個積層する場合に、異なる半導体チップの電極パッドを信号の出力に使用することができるので、複数のボンディングワイヤ同士が３次元的に重なることがなく、複数のボンディングワイヤ同士の接触を防止することができる。従って、複数の半導体チップが積層されている半導体装置の誤動作を防止することができる。
【００２１】
また、それぞれのボンディングワイヤの長さを、個々の半導体チップの電極パッドを基板のボンディングパッドと接続する場合と比較して、短くすることができる。従って、半導体装置、すなわちパッケージの厚みをより薄くすることができる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照して、この発明の実施の形態につき説明する。なお、図面には、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係が概略的に示されているに過ぎず、これによりこの発明が特に限定されるものではない。また、以下の説明において、特定の材料、条件及び数値条件等を用いることがあるが、これらは好適例の１つに過ぎず、従って、何らこれらに限定されない。
【００２３】
なお、この発明の半導体チップ及び半導体チップを積層した半導体装置の製造工程は、従来公知の材料を用いて、従来公知の製造工程により形成できる。従って、これらの詳細な説明は省略する場合もある。
【００２４】
以下に説明する各実施の形態の半導体チップ及び半導体装置の構成要素は、３桁の数字からなる符号を付して説明されるが、百の位の数字は各実施の形態の番号に対応させてある。従って下二桁の数字が一致する場合には、これらは同一の構成要素である。この場合には、重複する詳細な説明は省略する場合もある。
【００２５】
〈第１の実施の形態〉
この発明の第１の実施の形態の半導体チップ１１０の構成例について、図１を参照して説明する。
【００２６】
図１（Ａ）は、半導体チップ１１０の構成要素の配置関係を説明するための概略的な斜視図である。
【００２７】
図１（Ｂ）は、図１（Ａ）のＩ−Ｉ’で示した一点破線で切断した切り口を示す模式的な図である。また、図１（Ｃ）は、図１（Ａ）のＩＩ−ＩＩ’で示した一点破線で切断した切り口を示す模式的な図である。
【００２８】
１−１．半導体チップの構成
第１の実施の形態の半導体チップ１１０は全体的に直方体の形状を有していて、主面１１０ａと、この主面１１０ａと対向する第２の主面１１０ｂを含んでいる。
【００２９】
半導体チップ１１０の主面１１０ａ側の、互いに対向する端縁を、それぞれ第１の辺１１１ａと、第２の辺１１１ｂとし、かつ互いに対向する側縁をそれぞれ１１１ｃ及び１１１ｄとする。
【００３０】
この主面１１０ａには、複数の主電極パッド１１２が主電極パッド群１１２Ｘとして設けられている。主電極パッド群１１２Ｘは、第１の端縁１１１ａの近傍に、かつ第１の端縁１１１ａに対して平行に設けられていて、それぞれの電極パッドは、互いに、所定の距離だけ離間されて配列されている。この例では８個の電極パッドが等間隔で配列されている。
【００３１】
また、主面１１０ａには、第１電極パッド群１１４Ｘが設けられている。第１電極パッド１１４Ｘは、主電極パッド群１１２Ｘと第１の辺１１１ａとの間隙に、第１の辺１１１ａに沿って、複数の電極パッド１１４が配列させて設けられている。
【００３２】
第１電極パッド１１４の個数は、この例では主電極パッド１１２の数より少ない数すなわち半分の個数である４個としてある。これらの第１電極パッド１１４は、等間隔で、かつ主電極パッド１１２のうち１つおきに配置されている電極パッドと対向して配列されている。各電極パッド１１４は、主電極パッド１１２の中心を通り、かつ側縁１１１ｃと平行な直線上に、中心を位置させてある。このとき、主面１１０ａの第２の辺１１１ｂ側には、第２電極パッド群１１６Ｘが設けられている。
【００３３】
第２電極パッド群１１６Ｘは、複数の第２電極パッド１１６を第２の辺１１１ｂに沿って配列させている。第２電極パッド１１６は、この例ではこれら第２電極パッド１１６の個数を、主電極パッド１１２の数より少ない数すなわち半分の個数の４個としてある。これらの第２電極パッド１１６は、等間隔で、かつ第１電極パッド１１４が対向配置されていない、残り４つの主電極パッド１１２と対向して配列されている。このとき、各電極パッド１１６は、主電極パッド１１２の中心を通り、かつ側縁１１１ｃと平行な直線上に、中心を位置させてある。
【００３４】
以下の説明において、半導体チップの第１及び第２の辺に対して平行な方向を半導体チップの短尺方向又は幅方向と称する。また、第１及び第２の辺に対して垂直な方向を長尺方向又は長さ方向と称する場合もある。
【００３５】
主電極パッド１１２、第１電極パッド１１４及び第２電極パッド１１６のそれぞれの上述した個数は、これに何ら限定されるものではなく半導体チップの仕様に応じた個数及び間隔で設ければよい。
【００３６】
これら３種類の電極パッドは、この例では、それぞれが同一寸法の正方形状とされている。この大きさ及び形状は、ワイヤが金（Ａｕ）ボール等によりボンディングできる大きさ及び形状であれば特に限定されない。
【００３７】
また、これら３種類の電極パッドの表面積は、例えばＡｕボール又はボンディングワイヤがボンディングできる面積と設定すればよい。
【００３８】
これら３種類の電極パッドは、いずれも従来公知の導電性材料を用いて従来公知の製造工程により形成することができる。
【００３９】
図１（Ａ）、（Ｂ）及び（Ｃ）に示すように、この構成例の半導体チップ１１０は、主面及び第２の主面に垂直なその厚み方向で見たとき、その最下層１２５に素子形成領域が存在している。素子形成領域は、トランジスタ等の機能素子が作り込まれている領域である。
【００４０】
最下層１２５上には、素子形成領域に作り込まれている機能素子同士間の信号のやりとり又はこれらの機能素子から信号の出力或いはこれらの機能素子への信号の入力を行うための配線構造１３０が設けられている。
【００４１】
この配線構造１３０は、いわゆる多層配線構造であって、埋込みコンタクト、埋込みヴィア、複数の層間絶縁膜、複数の配線層等が含まれる。
【００４２】
素子形成領域を含む最下層１２５上には、この素子形成領域と電気的に接続される多層構造の配線層が配線構造１３０の一部として設けられている。この例では、最下層１２５の上側に、第１層間絶縁膜１２６を介在させて、第１配線層１３１が設けられているとともに、第１層間絶縁膜１２６及び第２層間絶縁膜１２７とを介在させて第２配線層１３３が設けられている。
【００４３】
この第１層間絶縁膜１２６には、最下層１２５の素子形成領域と電気的な導通をとるためのコンタクトホール及びこのコンタクトホールを埋め込む埋込みコンタクトが設けられている（いずれも図示せず。）。
【００４４】
この例の半導体チップでは、素子形成領域に形成されている機能素子に、このコンタクト、ヴィア、多層配線構造等により直接的に接続されているのは、主電極パッドである。
【００４５】
第２層間絶縁膜１２７は、第１配線層１３１上に、形成されている。
【００４６】
第２層間絶縁膜１２７には、第１配線層１３１と導通をとるためのヴィアホール１２２及びこのヴィアホール１２２を埋め込んで第１配線層１３１と接続される埋込みヴィア１２４が形成されている。
【００４７】
第２層間絶縁膜１２７上には、埋込みヴィア１２４と電気的に接続される第２配線層１３３が形成されている。第２配線層１３３上には、第３層間絶縁膜１２８が形成されている。
【００４８】
第３層間絶縁膜１２８には、第２配線層１３３と導通をとるためのヴィアホール１２２及びこのヴィアホール１２２を埋め込んで第２配線層１３３と接続される埋込みヴィア１２４が形成されている。
【００４９】
この第３層間絶縁膜１２８に形成されている埋込みヴィア１２４には、上述した主電極パッド１１２、第１電極パッド１１４及び第２電極パッド１１６が接続される。これらの３種類の電極パッドが形成されている第３層間絶縁膜１２８上には、これら３種類の電極パッドの一部分を露出させて絶縁膜１２９が形成されている。
【００５０】
主電極パッド１１２及びこれと隣接する第１電極パッド１１４は、第１パッド間配線１３２により接続されている。この第１パッド間配線１３２は、この例では第２配線層１３３として形成される複数の配線のうちの一部として設けられている。
【００５１】
また、主電極パッド１１２及び第２電極パッド１１６は、第２パッド間配線１３４により接続されている。
【００５２】
第１パッド間配線１３２及び第２パッド間配線１３４は、なるべく短い長さ、すなわち直線状パターンとするのが好ましい。しかしながら、ヴィアホール等の障害物が、接続されるべきパッド間に存在してしまう場合もある。
【００５３】
そのような場合には、第１パッド間配線１３２及び第２パッド間配線１３４のいずれか一方又は双方を同一配線層内で適宜屈曲させたパターンにより２次元的に障害物を迂回して回避する構成とすればよい。
【００５４】
また、ヴィアホール及びこのヴィアホールを埋め込む埋込みヴィアにより上側又は下側の配線層に３次元的に障害物を回避する構成とすればよい。
【００５５】
特に図１（Ｃ）に示すように、この例では、第２パッド間配線１３４は、第２配線層１３３として形成される複数の配線の一部である第１部分配線１３４ａ、第１配線層１３１として形成される複数の配線の一部である第２部分配線１３４ｂ、及び第２配線層１３３として形成される複数の配線の一部である第３部分配線１３４ｃを含んでいる。
【００５６】
第１部分配線１３４ａの一端部は、第３層間絶縁膜１２８に設けられている埋込みヴィア１２４を経由して、主電極パッド１１２と接続されている。
【００５７】
第１部分配線１３４ａの他端部は、第２層間絶縁膜１２７に設けられている埋込みヴィア１２４を経由して、第２部分配線１３４ｂの一端部と接続されている。
【００５８】
第２部分配線１３４ｂの他端部は、第２層間絶縁膜１２７に設けられている埋込みヴィア１２４を経由して、第２電極パッド１１６と接続されている。
【００５９】
このように、ヴィアホール中の埋込みヴィアを用いて３次元的に迂回させて電極パッド間を接続する場合には、埋込みヴィアが電気的な抵抗となってしまうので、好ましくは同一配線層に形成される配線をなるべく長い配線として形成するのがよい。具体的には、例えば、第１部分配線１３４ａを第２配線層１３３内でなるべく長くなるように形成すればよい。このようにすれば配線抵抗をより低減することができる。
【００６０】
この例の半導体チップは、パッド間配線を多層配線構造として、半導体チップ内に設ける例を説明したが、主面に設ける構成とすることもできる。また、電極パッドと同一層内に設ける構成とすることもできる。
【００６１】
配線構造１３０は、従来公知の任意好適な材料及び任意好適なプロセスにより形成することができる。
【００６２】
このように、第１及び第２パッド間配線１３２及び１３４は、配線構造１３０の形成プロセスのうち、配線層の形成工程で形成される。
【００６３】
この構成例の半導体チップは、積層用半導体チップであって積層されるべき、複数の当該半導体チップは、互いに同一の機能と同一の形態とを有している。
【００６４】
従って、この構成例の半導体チップには、他の半導体チップが積層されたときに当該他の半導体チップから露出する第１領域（露出領域）と、当該他の半導体チップが接している第２領域（積層領域）とが設定される。
【００６５】
これら露出領域と積層領域とが半導体チップの主面上で占める割合は、半導体チップの仕様、積層条件等を考慮して任意好適な割合と設定すればよい。
【００６６】
例えば、図１の構成例を例にとって説明すると、主電極パッド群１１２Ｘ及び第１電極パッド群１１４Ｘを含む領域である露出領域１２０ａと、露出領域１２０ａに隣接する第２電極パッド群を含む領域である積層領域１２０ｂが設定されている。これら露出領域１２０ａ及び積層領域１２０ｂは、上述したように回路素子、多層配線構造及び電極パッドが形成されるいわゆるアクティブ領域（１２０）に相当する。
【００６７】
例えば、この半導体チップは、積層してマルチチップパッケージを構成するチップとして使用されることが想定されている。
【００６８】
従って、回路素子形成領域は、半導体チップが、例えばメモリチップである場合には、メモリセルアレイ、このメモリセルアレイを囲むように接続されている制御回路等の周辺回路、アンプ回路等を含むアナログ回路、ヒューズ列を含む冗長回路等を具えている。これらのうち、特にその上側に他の半導体チップが積層されることによる応力により誤作動を起こす恐れがあるアナログ回路については、好ましくは、主電極パッド群１１２Ｘ及び第１電極パッド群１１４Ｘの一方又は両方の下側近傍の領域、すなわち半導体チップ１１０の露出領域１２０ａ内に対応する素子形成領域内に集積して形成するのがよい。
【００６９】
このような第１の実施の形態の半導体チップによれば、ある主電極パッド１１２は、第１の辺１１１ａ側に設けられている第１電極パッド１１４に、第１電極パッド間配線１３２を経て接続してあり、又別のある主電極パッド１１２は第２の辺１１１ｂ側に設けられている第２電極パッド１１６に、第２電極パッド間配線１３４を経由して接続されている。このため、主電極パッド１１２から出力される信号は、第１電極パッド１１４又は第２電極パッド１１６のいずれかに、すなわち別方向に割り振って出力することができる。
【００７０】
１−２．半導体装置
この発明の半導体装置は、同一構造の複数の半導体装置が積層されることを特徴としている。第１の実施の形態の半導体チップ１１０を積層した積層構造を有する半導体装置の構成例について、図２を参照して説明する。なお、基板上に搭載される複数の半導体チップはいずれも同一の構成であるので、便宜的にハイフン（−）により数字を付してそれぞれの半導体チップを区別して説明する（以下の実施の形態においても同様である。）。
【００７１】
図２（Ａ）は、２つの半導体チップ１１０を積層した積層構造を有する半導体装置１０００を説明するための概略的な斜視図である。
【００７２】
図２（Ｂ）は、図２（Ａ）のＩＩＩ−ＩＩＩ’で示す一点破線で切断した切り口を示す模式的な図である。また、図２（Ｃ）は、図２（Ａ）のＩＶ−ＩＶ’で示した一点破線で切断した切り口を示す模式的な図である。
【００７３】
半導体装置１０００は、基板１００を最下層に含んでいる。基板１００は、直方体形状を有していて、その第１表面１０１及びこの第１表面１０１に対向する第２表面１０３は、矩形状を有している。
【００７４】
基板１００は、第１領域１００ａ、第２領域１００ｂ及びこれら第１及び第２領域１００ａ及び１００ｂに挟まれて隣接する第３領域１００ｃを有していて、第１主表面１０１には、第３領域１００ｃに相当する領域に矩形状の半導体チップ搭載領域１０２が設けられている。半導体チップ搭載領域１０２は、第１の辺１０１ａ及びこの第１の辺１０１ａと対向する第２の辺１０１ｂ及びこれらを接続する２つの辺により画成されている。
【００７５】
具体的には、半導体チップ搭載領域１０２、すなわち第３領域１００ｃは、その輪郭をこの領域に積層された全ての半導体チップを上面側から見たときの複合的な輪郭が含まれる形状及び大きさとすればよい。
【００７６】
また、第１の辺１０１ａ及び第２の辺１０１ｂの長さ、すなわち基板１００の幅は、搭載される半導体チップの幅に合わせてある。このようにすれば、パッケージ全体としての大きさをより小型化することができる。しかしながら、基板１００の形状及び外形サイズは、任意好適なものとすることができる。
【００７７】
基板１００の第１領域１００ａに相当する第１の表面１０１には、半導体チップ搭載領域１０２外の、第１の辺１０１ａの外側の基板１００の一方の端縁側の表面領域に第１の辺１０１ａに平行に沿って、複数の第１ボンディングパッド１０４を等間隔に配列させて設けてある。
【００７８】
図２（Ｃ）に示すように、第１ボンディングパッド１０４の直下には、ヴィアホール１０６と、このヴィアホール１０６を埋め込む埋込みヴィア１０８が設けられている。この埋込みヴィア１０８には、外部端子１０９が接続されている。
【００７９】
さらに基板１００の第２領域１００ｂに相当する第１の表面１０１には、第３領域１００ｃに相当する半導体チップ搭載領域１０２外に第２の辺１０１ｂに平行に沿って、複数の第２ボンディングパッド１０５を等間隔に配列させて設けてある。
【００８０】
同様に、図２（Ｂ）に示すように、第２ボンディングパッド１０５の直下には、ヴィアホール１０６と、このヴィアホール１０６を埋め込む埋込みヴィア１０８が設けられている。この埋込みヴィア１０８には、外部端子１０９が接続されている。
【００８１】
この例では、外部端子１０９を金（Ａｕ）等の金属ボールとしてある。外部端子１０９の形状は、これに限定されず、例えばいわゆるランドとして形成することもできる。半導体装置１０００は、この外部端子１０９を用いて、実装基板に実装される。
【００８２】
上述した基板１００の構成要素は、従来公知の任意好適な材料を選択することにより形成することができる。
【００８３】
第１半導体チップ１１０−１は、第１ダイスボンド材１５２により、基板１００の半導体チップ搭載領域１０２上に、第２主表面１１０ｂ−１が接着されて搭載されている。
【００８４】
第２半導体チップ１１０−２は、第２ダイスボンド材１５４により、第１半導体チップ１１０−１の積層領域１２０ｂ−１上に、第２主表面１１０ｂ−２が接着されて搭載されている。
【００８５】
このとき、第１半導体チップ１１０−１の露出領域１２０ａ−１は、第２の半導体チップ１１０−２から露出する。
【００８６】
すなわち、第２半導体チップ１１０−２は、第１半導体チップ１１０−１の長さ方向については、露出領域１２０ａ−１が露出するようにずらして、かつ第１半導体チップ１１０−１の幅方向については、第１半導体チップ１１０−１の輪郭に一致するように、第１半導体チップ１１０−１に搭載される。
【００８７】
このとき、第１及び第２半導体チップ間の位置合わせを行うが、この位置合わせは、第２半導体チップ１１０−２の第１電極パッド１１４−２と、この電極パッドが接続される第１半導体チップ１１０−１の主電極パッド１１２−１とを結ぶ線が、第１及び第２半導体チップの第１の辺に対して直角に横切るように行う。
【００８８】
これら第１及び第２ダイスボンド材１５２及び１５４は、従来公知の任意好適な積層構造形成用のダイスボンド材から選択することができる。
【００８９】
基板１００と第１半導体チップとを接着する第１ダイスボンド材１５２は、絶縁性であっても導電性であってもよい。また、２つの半導体チップ同士を接着する第２ダイスボンド材１５４は、絶縁性であって、下側の半導体チップにダメージを与えない低応力特性を有する任意好適なダイスボンド材から選択するのがよい。
【００９０】
この構成例の半導体装置は、外部に出力する端子数を減ずることを目的として、第１及び第２半導体チップそれぞれの対応する同一電極パッド同士がボンディングワイヤによりそれぞれ接続される。
【００９１】
第１ボンディングワイヤ１４２それぞれは、基板１００の第１ボンディングパッド１０４と、第１半導体チップ１１０−１の第１電極パッド１１４−１とを接続する。それぞれの第１ボンディングパッド１０４とそれぞれの電極パッドとを１対１の関係で接続する第１ボンディングワイヤ１４２の長さは同一の長さである。
【００９２】
第２ボンディングワイヤ１４４それぞれは、第１半導体チップ１１０−１の第１電極パッド１１４−１と接続されている主電極パッド１１２−１と、第２半導体チップ１１０−２の第１電極パッド１１４−２とを１対１の関係でそれぞれ接続する。第２ボンディングワイヤ１４４は、同一の長さの複数のワイヤを含んでいる。
【００９３】
第３ボンディングワイヤ１４６それぞれは、第１半導体チップ１１０−１の第１電極パッド１１４−１と非接続の主電極パッド１１２−１と、第２半導体チップ１１０−２の第１電極パッド１１４−２とは非接続の主電極パッド１１２−２とを１対１の関係でそれぞれ接続する。それぞれのボンディングワイヤは、同一の長さのワイヤである。
【００９４】
第４ボンディングワイヤ１４８それぞれは、第２半導体チップ１１０−２の第２電極パッド１１６−２と、基板１００の第２ボンディングパッド１０５とを１対１の関係で接続する。それぞれのボンディングワイヤは、同一の長さである。
【００９５】
なお、第１主電極パッド１１２と第１電極パッド１１４に対しては、同一の信号を出力したり、あるいはこれら電極パッドから信号を出力できるので、特に上述したような第２半導体チップ１１０−２の主電極パッド１１２−２にボンディングされるボンディングワイヤは、いずれも第１電極パッド１１４にボンディングすることもできる。
【００９６】
上述した各ボンディングワイヤと各ボンディングパッド又は各電極パッドとの接続工程、すなわちボンディング工程は、好ましくは、金（Ａｕ）球を用いたボールボンディングで行うのがよい。
【００９７】
ボンディング工程は、従来公知のボンディング装置を用いて、選択された任意好適な配線材料等に応じて、実施することができる。このボンディング工程は、熱圧着、超音波熱圧着等の任意好適な方法により行ってもよい。
【００９８】
次に、図３を参照して、図２を参照して説明した第１の実施の形態の半導体装置のパッケージ例につき説明する。
【００９９】
図３は、図２を参照して説明した半導体装置１０００を封止樹脂により封止したパッケージ形態の構成例を説明するための図である。図３は、図２（Ｂ）と同じ位置で、半導体装置１０００を切断した切断面を示す模式的な図である。
【０１００】
基板１００上に搭載されている第１及び第２半導体チップ１１０−１及び１１０−２、並びに第１、第２、第３及び第４ボンディングワイヤ１４２、１４４、１４６及び１４８は、封止部１６０により封止される。この封止部１６０は、従来公知のモールド樹脂、液状樹脂等の任意好適な材料を用いて、従来公知の工程により形成することができる。
【０１０１】
上述したように、基板１００の第１及び第２ボンディングパッド１０５及び１０５の直下には、このヴィアホール１０６内を埋め込む埋込みヴィア１０８が設けられている。この埋込みヴィア１０８上には、第２表面１０３から突出する外部端子１０９が接続されている。この切断面では、１つの外部端子１０９しか示していないが、複数の外部端子１０９は、第２表面１０３側に、実際には点線で示すように、例えば、格子状に、形成されている。従って、図３に示す外部端子１０９は、いわゆるＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）である。また、ＢＧＡとする代わりに、複数の外部端子１０９をランドとして形成し、これらが例えば格子状に配列されるＬＧＡ（Ｌａｎｄ  Ｇｒｉｄ  Ａｒｒａｙ）として形成することもできる。
【０１０２】
この基板１００に搭載されている半導体チップから出力される信号は、例えば図示されていない基板１００内の配線構造を経由して、図示されている外部端子１０９とは異なる１又は２以上の外部端子１０９に出力することができる。
【０１０３】
図２及び図３を参照して説明した半導体装置の構成例によれば、ボンディングワイヤをいずれもより短くできる。すなわち、ボンディングワイヤ同士の接触による電気的な短絡は、効果的に防止される。従って、信頼性の高い半導体装置が提供できる。
【０１０４】
１−３．動作
ここで、図２を再び参照して、半導体装置の動作につき説明する。
【０１０５】
第１の実施の形態の半導体装置１０００は、４つの経路で信号を外部装置に出力することができる。ここでは、半導体チップ１１０により生成される信号を、基板１００に設けられている外部端子１０９に出力する例を説明する。
【０１０６】
半導体チップ１１０に信号が入力される場合については、以下に説明する経路を逆方向に辿ればよいので、その説明はここでは省略する。また、半導体チップが出力する信号の名称を、説明を容易にするために、経路ごとに信号Ａ、Ｂ、Ｃ、Ｄ、・・・、以下略、と順次に仮定して説明する（以下の実施の形態においても同様である。）。
【０１０７】
１）第１の経路
第１の半導体チップ１１０−１の回路素子領域１２５−１で生成された信号Ａは、配線構造１３０−１を経由して主電極パッド１１２−１に出力される。
【０１０８】
次いで、主電極パッド１１２−１に出力された信号Ａは、これに接続されている第１パッド間配線１３２−１を経由して、第１電極パッド１１４−１に出力される。
【０１０９】
第１電極パッド１１４−１に出力された信号Ａは、第１ボンディングワイヤ１４２を経由して、基板１００の第１ボンディングパッド１０４に出力される。
【０１１０】
第１ボンディングパッド１０４に出力された信号Ａは、埋込みヴィア１０８を経由して外部端子１０９に出力される。
【０１１１】
２）第２の経路
第２の半導体チップ１１０−２の回路素子領域１２５−２で生成された信号Ｂは、配線構造１３０−２を経由して主電極パッド１１２−２に出力される。
【０１１２】
次いで、主電極パッド１１２−２に出力された信号Ｂは、これに接続されている第１パッド間配線１３２−２を経由して、第１電極パッド１１４−２に出力される。
【０１１３】
第１電極パッド１１４−２に出力された信号Ｂは、第２ワイヤボンディングワイヤ１４４を経由して、第１半導体チップ１１０−１の主電極パッド１１２−１に出力される。
【０１１４】
次いで、主電極パッド１１２−１に出力された信号Ｂは、これに接続されている第１パッド間配線１３２−１を経由して、第１電極パッド１１４−１に出力される。
【０１１５】
第１電極パッド１１４−１に出力された信号Ｂは、第１ボンディングワイヤ１４２を経由して、基板１００の第１ボンディングパッド１０４に出力される。
【０１１６】
第１ボンディングパッド１０４に出力された信号Ｂは、埋込みヴィア１０８を経由して外部端子１０９に出力される。
【０１１７】
３）第３の経路
第２の半導体チップ１１０−２の回路素子領域１２５−２で生成された信号Ｃは、配線構造１３０−２を経由して主電極パッド１１２−２に出力される。
【０１１８】
次いで、主電極パッド１１２−２に出力された信号Ｃは、これに接続されている第２パッド間配線１３４−２を経由して、第２電極パッド１１６−２に出力される。
【０１１９】
第２電極パッド１１６−２に出力された信号Ｃは、第４ボンディングワイヤ１４８を経由して、基板１００の第２ボンディングパッド１０５に出力される。
【０１２０】
第２ボンディングパッド１０５に出力された信号Ｃは、埋込みヴィア１０８を経由して外部端子１０９に出力される。
【０１２１】
４）第４の経路
第１の半導体チップ１１０−１の回路素子領域１２５−１で生成された信号Ｄは、配線構造１３０−１を経由して主電極パッド１１２−１に出力される。
【０１２２】
主電極パッド１１２−１に出力された信号Ｄは、これに接続されている第３ボンディングワイヤ１４６を経由して、第２半導体チップ１１０−２の主電極パッド１１２−２に出力される。
【０１２３】
次いで、主電極パッド１１２−２に出力された信号Ｄは、これに接続されている第２パッド間配線１３４−２を経由して、第２電極パッド１１６−２に出力される。
【０１２４】
第２電極パッド１１６−２に出力された信号Ｄは、第４ボンディングワイヤ１４８を経由して、基板１００の第２ボンディングパッド１０５に出力される。
【０１２５】
第２ボンディングパッド１０５に出力された信号Ｄは、埋込みヴィア１０８を経由して外部端子１０９に出力される。
【０１２６】
この実施の形態の半導体装置の構成によれば、第１及び第２半導体チップの主電極パッドから出力される信号を、第１の辺側に位置する基板の第１ボンディングパッド、又は第１の辺側に位置する基板の第２ボンディングパッドのいずれかに割り振って出力することができる。また、第１ボンディングパッド及び第２の双方から入力された信号を第１及び第２半導体チップの主電極パッドに入力することができる。
【０１２７】
この実施の形態の半導体装置によれば、ボンディングワイヤの長さは、短く、かつ高さを低くすることができる。従って、ボンディングワイヤ同士の接触による短絡は、効果的に防止される。また、パッケージの厚みは、より薄くすることができる。
【０１２８】
〈第２の実施の形態〉
この発明の第２の実施の形態の半導体チップ２１０の構成例について、図４を参照して説明する。
【０１２９】
図４（Ａ）は、半導体チップ２１０の構成要素の配置関係を説明するための概略的な斜視図である。
【０１３０】
図４（Ｂ）は、図４（Ａ）のＩ−Ｉ’で示した一点破線で切断した切り口を示す模式的な図である。また、図４（Ｃ）は、図４（Ａ）のＩＩ−ＩＩ’で示した一点破線で切断した切り口を示す模式的な図である。
【０１３１】
２−１．半導体チップの構成
第２の実施の形態の半導体チップ２１０は、第１主電極パッド２１２と第１電極パッド２１４との接続関係にのみ特徴を有し、他の構成要素は第１の実施の形態の半導体チップ１１０と同一である。従って、以下、この接続関係に主眼をおいて説明し、第１の実施の形態と同一の構成については下二桁が同一となる符号を付してその詳細な説明を省略する。
【０１３２】
主電極パッド群２１２Ｘを構成する主電極パッド２１２は、変換回路部２３６を経由して第１電極パッド群２１４Ｘと接続されている。
【０１３３】
ここで、変換回路部２３６の構成につき、図５を参照して説明する。図５は、図４（Ａ）に示した構成のうち、特に主電極パッド群２１２Ｘ、変換回路部２３６及び第１電極パッド群２１４Ｘの近傍の一部領域を拡大して示した部分拡大図である。図５（Ｂ）は、図５（Ａ）中、Ａ−Ａ’で示す一点破線に沿って切断した切断面を示す模式的な図である。
【０１３４】
図５（Ａ）に示すように、主電極パッド２１２は、変換回路部２３６を経由して第１電極パッド群２１４Ｘと接続されている。この例では、変換回路部２３６は、第１変換配線２３６ａ、第２変換配線２３６ｂ、第３変換配線２３６ｃ及び第４変換配線２３６ｄを有する変換配線列２３６Ｘを含んでいる。
【０１３５】
この構成例では、主電極パッド２１２は、第１主電極パッド２１２ａ、第２主電極パッド２１２ｂ、第３主電極パッド２１２ｃ、第４主電極パッド２１２ｄ、第５主電極パッド２１２ｅ、第６主電極パッド２１２ｆ、第７主電極パッド２１２ｇ及び第８主電極パッド２１２ｈを含んでいる。
【０１３６】
第１電極パッド２１４は、第１電極パッド２１４ａ、第２電極パッド２１４ｂ、第３電極パッド２１４ｃ及び第４電極パッド２１４ｄを含んでいる。
【０１３７】
この構成例では、第１主電極パッド２１２ａは、略Ｓ字状に屈曲した形状を有する第１変換配線２３６ａの一端部に接続されている。第１変換配線２３６ａの他端部は第２電極パッド２１４ｂに接続されている。
【０１３８】
第３主電極パッド２１２ｃは、略Ｓ字状に屈曲した形状を有する第２変換配線２３６ｂの一端部に接続されている。第２変換配線２３６ｂの他端部は第３電極パッド２１４ｃに接続されている。
【０１３９】
第５主電極パッド２１２ｅは、略Ｓ字状に屈曲した形状を有する第３変換配線２３６ｃの一端部に接続されている。第３変換配線２３６ｃの他端部は第４電極パッド２１４ｄに接続されている。
【０１４０】
第７主電極パッド２１２ｇは、略Ｓ字状に屈曲した形状を有する第４変換配線２３６ｄの一端部に接続されている。第４変換配線２３６ｄの他端部は、第１変換配線２３６ａ、第２変換配線２３６ｂ及び第３変換配線２３６ｃをくぐって、第１電極パッド２１４ａに接続されている。
【０１４１】
すなわち、図５（Ｂ）に示すように、第１変換配線２３６ａ、第２変換配線２３６ｂ及び第３変換配線２３６ｃは、第２配線層２３３の一部として形成される。第４変換配線２３６ｄは、第２配線層２３３より下層の第１配線層２３１の一部として形成される。
【０１４２】
これらの変換配線の両端部は、図示されていないヴィアホール及び埋込みヴィアによりそれぞれ主電極パッド２１２及び第１電極パッド２１４と電気的に接続される。
【０１４３】
第２の実施の形態の半導体チップの構成によれば、第１の実施の形態と同等の効果を得ることができる。加えて、主電極パッド２１２から出力される信号を任意に選択された第１電極パッド２１４に出力することができる。従って、第１電極パッドの配置位置は、既存の基板のボンディングパッドの配置位置に合わせて、任意の信号が出力されるよう最適化することができる。
【０１４４】
２−２．半導体装置
この発明の第２の実施の形態の半導体チップ２１０を積層した積層構造を有する半導体装置の構成例について、図６及び図７を参照して説明する。
【０１４５】
図６（Ａ）は、２つの半導体チップ２１０を積層した積層構造を有する半導体装置２０００を説明するための概略的な斜視図である。
【０１４６】
図６（Ｂ）は、図６（Ａ）のＩＩＩ−ＩＩＩ’で示す一点破線で切断した切り口を示す模式的な図である。また、図６（Ｃ）は、図６（Ａ）のＩＶ−ＩＶ’で示した一点破線で切断した切り口を示す模式的な図である。
【０１４７】
図７は、図６（Ａ）中に示す半導体装置２０００の破線Ｈで囲んで示した部分領域の拡大図である。
【０１４８】
積層構造の積層形態については、第１の実施の形態の半導体装置と同様であるので、その詳細な説明は省略する。
【０１４９】
ここで、各ボンディングワイヤと各電極パッド又は各ボンディングパッドとの接続関係を説明する。
【０１５０】
第１ボンディングワイヤ２４２は、第１半導体チップの第１電極パッド２１４−１と基板１００の第１ボンディングパッド２０４とを１対１の関係で接続するためのワイヤである。これら第１ボンディングワイヤ２４２は、同一の長さのワイヤである。
【０１５１】
第１ワイヤ２４２ａは、基板２００の第１ボンディングパッド２０４ａと第１電極パッド２１４ａ−１とを接続している。
【０１５２】
第２ワイヤ２４２ｂは、基板２００の第１ボンディングパッド２０４ｂと第２電極パッド２１４ｂ−１とを接続している。
【０１５３】
第３ワイヤ２４２ｃは、基板２００の第１ボンディングパッド２０４ｃと第３電極パッド２１４ｃ−１とを接続している。
【０１５４】
第４ワイヤ２４２ｄは、基板２００の第１ボンディングパッド２０４ｄと第４電極パッド２１４ｄ−１とを接続している。
【０１５５】
これら第１から第４ワイヤ２４２ａから２４２ｄは、第１ボンディングパッド２０４それぞれに対して最短距離となるように、かつ互いに接触して短絡を起こさないように、接続される。
【０１５６】
第２ボンディングワイヤ２４４は、第１半導体チップの主電極パッド２１２−１と第２半導体チップ２１０の主電極パッド２１２−２とを１対１の関係で接続するためのワイヤである。これら第２ボンディングワイヤ２４４は、同一の長さのワイヤである。
【０１５７】
この構成例では、図７に示すように、第２ボンディングワイヤ２４４として、第１ワイヤ２４４ａ、第２ワイヤ２４４ｂ、第３ワイヤ２４４ｃ、第４ワイヤ２４４ｄ、第５ワイヤ２４４ｅ、第６ワイヤ２４４ｆ、第７ワイヤ２４４ｇ及び第８ワイヤ２４４ｈを具えている。
【０１５８】
第１ワイヤ２４４ａは、第１半導体チップ２１０−１の第１主電極パッド２１２ａ−１と、第２半導体チップ２１０−２の第１主電極パッド２１２ａ−２とを接続している。
【０１５９】
第２ワイヤ２４４ｂは、第１半導体チップ２１０−１の第２主電極パッド２１２ｂ−１と、第２半導体チップ２１０−２の第２主電極パッド２１２ｂ−２とを接続している。
【０１６０】
第３ワイヤ２４４ｃは、第１半導体チップ２１０−１の第３主電極パッド２１２ｃ−１と、第２半導体チップ２１０−２の第３主電極パッド２１２ｃ−２とを接続している。
【０１６１】
第４ワイヤ２４４ｄは、第１半導体チップ２１０−１の第４主電極パッド２１２ｄ−１と、第２半導体チップ２１０−２の第４主電極パッド２１２ｄ−２とを接続している。
【０１６２】
第５ワイヤ２４４ｅは、第１半導体チップ２１０−１の第５主電極パッド２１２ｅ−１と、第２半導体チップ２１０−２の第５主電極パッド２１２ｅ−２とを接続している。
【０１６３】
第６ワイヤ２４４ｆは、第１半導体チップ２１０−１の第６主電極パッド２１２ｆ−１と、第２半導体チップ２１０−２の第６主電極パッド２１２ｆ−２とを接続している。
【０１６４】
第７ワイヤ２４４ｇは、第１半導体チップ２１０−１の第７主電極パッド２１２ｇ−１と、第２半導体チップ２１０−２の第７主電極パッド２１２ｇ−２とを接続している。
【０１６５】
第８ワイヤ２４４ｈは、第１半導体チップ２１０−１の第８主電極パッド２１２ｈ−１と、第２半導体チップ２１０−２の第８主電極パッド２１２ｈ−２とを接続している。
【０１６６】
この例の半導体装置２０００においては、第２ボンディングワイヤ２４４の第２半導体チップ２００−２側は、全て主電極パッド２１２−２に接続する例を説明したが、第１ワイヤ２４４ａ、第３ワイヤ２４４ｃ、第５ワイヤ２４４ｅ及び第７ワイヤ２４４ｇについては、第１電極パッド２１４−２に接続する構成としてもよい。
【０１６７】
第３ボンディングワイヤ２４８は、上述した第１及び第２ボンディングワイヤと同様に、それぞれ同一の長さのワイヤである。
【０１６８】
第３ボンディングワイヤ２４８は、第２半導体チップ２１０−２の第２電極パッド２１６−２と、基板２００の第２ボンディングパッド２０５とを１対１の対応関係で接続する（図６（Ａ）参照。）。
【０１６９】
図８は、図６及び図７を参照して説明した半導体装置２０００を封止樹脂により封止してパッケージ形態とした構成例を示す図である。図８は、図６（Ｂ）と同じ位置で、半導体装置２０００を切断した切断面を示す模式的な図である。
【０１７０】
図８に示す第２の実施の形態の半導体装置のパッケージ例の構成要素及び製造工程は、既に説明した第１の実施の形態の場合と実質的に同一であるので、その詳細な説明は省略する。
【０１７１】
第２の実施の形態の半導体装置の構成によれば、第１の実施の形態で説明した構成と同等の効果を得ることができる。加えて、主電極パッドから出力される信号を任意に選択された第１電極パッドに出力することができる。従って、第１電極パッドの配置位置は、既存の基板のボンディングパッドの配置位置に合わせて、任意の信号が出力されるよう最適化することができる。
【０１７２】
２−３．動作
ここで、図５、図６及び図７を再び参照して、半導体装置２０００の動作につき説明する。
【０１７３】
第２の実施の形態の半導体装置２０００は、４つの経路で信号を外部装置に出力する。ここでは、第１及び第２の半導体チップ２１０−１及び２により生成される信号を、４つの経路により、基板２００に設けられている外部端子２０９に出力する例を説明する。半導体チップ２１０に信号が入力される場合については、第１の実施の形態と同様に、その説明は省略する。なお、変換回路２３６にかかる動作については、図５を参照して説明する。このとき、第１半導体チップの変換回路２３６を符号２３６−１と称し、第２半導体チップの変換回路２３６を符号２３６−２と称する。
【０１７４】
１）第１の経路
第１の半導体チップ２１０−１の回路素子領域２２５−１で生成された信号Ａは、配線構造２３０−１を経由して第１主電極パッド２１２ａ−１に出力される。
【０１７５】
次いで、第１主電極パッド２１２ａ−１に出力された信号Ａは、図５に示すように、これに接続されている第１変換配線２３６ａ−１を経由して、第１電極パッドの第２の電極パッド２１４ｂ−１に出力される。
【０１７６】
第２の電極パッド２１４ｂ−１に出力された信号Ａは、第１ボンディングワイヤ２４２の第２ワイヤ２４２ｂを経由して、第１ボンディングパッド２０４の第２サブボンディングパッド２０４ｂに出力される。
【０１７７】
第２サブボンディングパッド２０４ｂに出力された信号Ａは、埋込みヴィア２０８を経由して外部端子２０９に出力される。
【０１７８】
同様に、第１半導体チップ２１０−１の第３主電極パッド２１２ｃ−１に出力された信号Ａは、第２変換配線２３６ｂ−１、第３電極パッド２１４ｃ−１、第１ボンディングワイヤ２４２の第３ワイヤ２４２ｃ、第１ボンディングパッド２０４の第３サブボンディングパッド２０４ｃを順次に経由して、埋込みヴィア２０８を経由して外部端子２０９に出力される。
【０１７９】
第１半導体チップ２１０−１の第５主電極パッド２１２ｅ−１から出力される信号Ａは、第３変換配線２３６ｃ−１、第４の電極パッド２１４ｄ−１、第１ボンディングワイヤ２４２の第４ワイヤ２４２ｄ、及び第１ボンディングパッド２０４の第４サブボンディングパッド２０４ｄを順次に経由して、埋込みヴィア２０８を経由して外部端子２０９に出力される。
【０１８０】
第１半導体チップ２１０−１の第７主電極パッド２１２ｇ−１から出力される信号Ａは、第４変換配線２３６ｄ−１、第１の電極パッド２１４ａ−１、第１ボンディングワイヤ２４２の第１ワイヤ２４２ａ、及び第１ボンディングパッド２０４の第１サブボンディングパッド２０４ａを順次に経由して、埋込みヴィア２０８を経由して外部端子２０９に出力される。
【０１８１】
２）第２の経路
第２半導体チップ２１０−２の回路素子領域２２５−２は、信号Ｂを生成する。信号Ｂは、配線構造２３０−２を経由して第１主電極パッド２１２ａ−２に出力される。
【０１８２】
次いで、信号Ｂは、第２ボンディングワイヤ２４４の第１ワイヤ２４４ａを経由して、第１半導体チップ２１０−１の第１主電極パッド２１２ａ−１に出力される。
【０１８３】
信号Ｂは、図５に示すように、第１主電極パッド２１２ａ−１に接続されている第１変換配線２３６ａ−１を経由して、第１電極パッド２１４の第２の電極パッド２１４ｂ−１に出力される。
【０１８４】
第２の電極パッド２１４ｂ−１に出力された信号Ｂは、第１ボンディングワイヤ２４２の第２ワイヤ２４２ｂを経由して、第１ボンディングパッド２０４の第２サブボンディングパッド２０４ｂに出力される。
【０１８５】
第２サブボンディングパッド２０４ｂに出力された信号Ｂは、埋込みヴィア２０８を経由して外部端子２０９に出力される。
【０１８６】
同様に、信号Ｂは、配線構造２３０−２を経由して第３主電極パッド２１２ｃ−２に出力される。
【０１８７】
次いで、信号Ｂは、第２ボンディングワイヤ２４４の第３ワイヤ２４４ｃを経由して、第１半導体チップ２１０−１の第３主電極パッド２１２ｃ−１に出力される。
【０１８８】
信号Ｂは、図５に示すように、第３主電極パッド２１２ｃ−１に接続されている第２変換配線２３６ｂ−１を経由して、第１電極パッド２１４の第３の電極パッド２１４ｃ−１に出力される。
【０１８９】
第３の電極パッド２１４ｃ−１に出力された信号Ｂは、第１ボンディングワイヤ２４２の第３ワイヤ２４２ｃを経由して、第１ボンディングパッド２０４の第３サブボンディングパッド２０４ｃに出力される。
【０１９０】
第３サブボンディングパッド２０４ｃに出力された信号Ｂは、埋込みヴィア２０８を経由して外部端子２０９に出力される。
【０１９１】
同様に、信号Ｂは、配線構造２３０−２を経由して第５主電極パッド２１２ｅ−２に出力される。
【０１９２】
次いで、信号Ｂは、第２ボンディングワイヤ２４４の第５ワイヤ２４４ｅを経由して、第１半導体チップ２１０−１の第５主電極パッド２１２ｅ−１に出力される。
【０１９３】
信号Ｂは、図５に示すように、第５主電極パッド２１２ｅ−１に接続されている第３変換配線２３６ｃ−１を経由して、第１電極パッド２１４の第４の電極パッド２１４ｄ−１に出力される。
【０１９４】
第４の電極パッド２１４ｄ−１に出力された信号Ｂは、第１ボンディングワイヤ２４２の第４ワイヤ２４２ｄを経由して、第１ボンディングパッド２０４の第４サブボンディングパッド２０４ｄに出力される。
【０１９５】
第４サブボンディングパッド２０４ｄに出力された信号Ｂは、埋込みヴィア２０８を経由して外部端子２０９に出力される。
【０１９６】
同様に、信号Ｂは、配線構造２３０−２を経由して第７主電極パッド２１２ｇ−２に出力される。
【０１９７】
次いで、信号Ｂは、第２ボンディングワイヤ２４４の第７ワイヤ２４４ｇを経由して、第１半導体チップ２１０−１の第７主電極パッド２１２ｇ−１に出力される。
【０１９８】
信号Ｂは、図５に示すように、第７主電極パッド２１２ｇ−１に接続されている第４変換配線２３６ｄ−１を経由して、第１電極パッド２１４の第１の電極パッド２１４ａ−１に出力される。
【０１９９】
第１の電極パッド２１４ａ−１に出力された信号Ｂは、第１ボンディングワイヤ２４２の第１ワイヤ２４２ａを経由して、第１ボンディングパッド２０４の第１サブボンディングパッド２０４ａに出力される。
【０２００】
第１サブボンディングパッド２０４ａに出力された信号Ｂは、埋込みヴィア２０８を経由して外部端子２０９に出力される。
【０２０１】
３）第３の経路
第２の半導体チップ２１０−２の回路素子領域２２５−２は、信号Ｃを生成する。信号Ｃは、配線構造２３０−２を経由して主電極パッド２１２ｂ−２、２１２ｄ−２、２１２ｆ−２及び２１２ｈ−２に出力される。
【０２０２】
次いで、信号Ｃは、主電極パッド２１２ｂ−２、２１２ｄ−２、２１２ｆ−２及び２１２ｈ−２に接続されている第２パッド間配線２３４−２を経由して、第２電極パッド２１６−２に出力される。
【０２０３】
第２電極パッド２１６−２に出力された信号Ｃは、第３ボンディングワイヤ２４８を経由して、基板２００の第２ボンディングパッド２０５に出力される。
【０２０４】
第２ボンディングパッド２０５に出力された信号Ｃは、埋込みヴィア２０８を経由して外部端子２０９に出力される。
【０２０５】
４）第４の経路
信号Ｄは、第１の半導体チップ２１０−１の回路素子領域２２５−１で生成される。信号Ｄは、配線構造２３０−１を経由して第２主電極パッド２１２ｂ−１、２１２ｄ−１、２１２ｆ−１及び２１２ｈ−１のいずれかに出力される。
【０２０６】
第２主電極パッド２１２ｂ−１、２１２ｄ−１、２１２ｆ−１及び２１２ｈ−１のいずれかに出力された信号Ｄは、これらに接続されている第２ボンディングワイヤ２４４を経由して、第２半導体チップ２１０−２の主電極パッド２１２−２に出力される。
【０２０７】
主電極パッド２１２−２に出力された信号Ｄは、主電極パッド２１２−２に接続されている第２パッド間配線２３４−２を経由して、第２電極パッド２１６−２に出力される。
【０２０８】
第２電極パッド２１６−２に出力された信号Ｄは、第３ボンディングワイヤ２４８を経由して、基板２００の第２ボンディングパッド２０５に出力される。
【０２０９】
第２ボンディングパッド２０５に出力された信号Ｄは、埋込みヴィア２０８を経由して外部端子２０９に出力される。
【０２１０】
この実施の形態の半導体装置の構成によれば、第１の実施の形態の半導体装置と同様の効果に加えて、例えば、所定の主電極パッドに出力される出力信号を、予め設定された任意好適な第１電極パッドに出力することができる変換回路を具えている。従って、半導体チップが搭載される基板のボンディングパッドの配置の自由度を増すことができる。すなわち、基板のボンディングパッドの位置に応じて、所定の出力信号を出力することができる。従って、汎用の基板に搭載することが容易であるので、半導体装置の製造コスト削減にも寄与する。
【０２１１】
〈第３の実施の形態〉
この発明の第３の実施の形態の半導体チップ３１０の構成例について、図９を参照して説明する。
【０２１２】
図９（Ａ）は、半導体チップ３１０の構成要素の配置関係を説明するための概略的な斜視図である。
【０２１３】
図９（Ｂ）は、図９（Ａ）のＩ−Ｉ’で示した一点破線で切断した切り口を示す模式的な図である。また、図９（Ｃ）は、図９（Ａ）のＩＩ−ＩＩ’で示した一点破線で切断した切り口を示す模式的な図である。
【０２１４】
３−１．半導体チップの構成
第３の実施の形態の半導体チップ３１０は、第１主電極パッド３１２の形状にのみ特徴を有し、他の構成要素は第１の実施の形態の半導体チップ１１０と同一である。
【０２１５】
以下、この第１主電極パッド３１２に主眼をおいて説明し、第１の実施の形態と同一の構成については下二桁が同一となる符号を付してその詳細な説明を省略する。
【０２１６】
主電極パッド群３１２Ｘは、第１の端縁３１１ａの近傍に、かつ第１の端縁３１１ａに対して平行に、配列されている。これらの主電極パッド群３１２Ｘは、複数の主電極パッド３１２を含んでいる。
【０２１７】
複数の主電極パッド３１２は、２本のボンディングワイヤが接続できる広さ（面積）の領域を有して設けられている。主電極パッド３１２の形状は、特に問わないが、好ましくは矩形状であって、その側縁、従って長尺方向が、第１の端縁３１１ａに対して直交する方向に延在するように半導体チップ３１０の主面３１０ａ上に設けられている。
【０２１８】
主電極パッド３１２は、第１の端縁３１１ａ側に位置する第１部分領域３１２ａ（以下、第１部分主電極パッド３１２ａとも称する。）及びこれに直結して隣接する第２部分領域３１２ｂ（以下、第２部分主電極パッド３１２ｂとも称する。）を一体的に有している。これら第１部分領域３１２ａ及び第２部分領域３１２ｂそれぞれには、ボンディングワイヤが１本ずつ接続される。
【０２１９】
第２電極パッド群３１６Ｘは、複数の第２電極パッド３１６を含んでいる。これら第２電極パッド３１６は、第２の辺３１１ｂに沿って配列されている。
【０２２０】
複数の第２電極パッド３１６は、１本のボンディングワイヤが接続できる面積として設けられている。
【０２２１】
第２電極パッド３１６は、この構成例では、正方形状としてある。
【０２２２】
この実施の形態の半導体チップの構成によれば、第１の実施の形態の半導体チップと同様の効果を得ることができるとともに、第１の実施の形態の第１パッド間配線に相当する構成が不要なので、半導体チップをより小型化できる。
【０２２３】
３−２．半導体装置
この発明の第３の実施の形態の半導体チップ３１０を積層した積層構造を有する半導体装置の構成例について、図１０を参照して説明する。
【０２２４】
積層構造の積層形態については、第１の実施の形態の半導体装置と、主電極パッド３１２とボンディングワイヤとの接続関係を除き、実質的に同一であるので、ここでは複数の主電極パッド３１２それぞれと各ボンディングワイヤとの接続についてのみ説明する。
【０２２５】
図１０（Ａ）は、２つの半導体チップ３１０を積層した積層構造を有する半導体装置３０００を説明するための概略的な斜視図である。
【０２２６】
図１０（Ｂ）は、図１０（Ａ）のＩＩＩ−ＩＩＩ’で示す一点破線で切断した切り口を示す模式的な図である。また、図１０（Ｃ）は、図１０（Ａ）のＩＶ−ＩＶ’で示した一点破線で切断した切り口を示す模式的な図である。
【０２２７】
第１ボンディングワイヤ３４２は、基板３００の第１ボンディングパッド３０４と、第１半導体チップ３１０−１の第１部分主電極パッド３１２ａ−１とを１対１の関係で接続するワイヤである。これら第１ボンディングワイヤ３４２は、同一の長さのワイヤである。
【０２２８】
第２ボンディングワイヤ３４４は、第１半導体チップ３１０−１の第１ボンディングワイヤ３４２と接続されている第１部分主電極パッド３１２ａ−１に隣接する第２部分主電極パッド３１２ｂ−１と、第２半導体チップ３１０−２の第１部分主電極パッド３１２ａ−２とを接続するワイヤである。これら第２ボンディングワイヤ３４４は、同一の長さのワイヤである。
【０２２９】
第３ボンディングワイヤ３４６は、第１半導体チップ３１０−１の第１部分主電極パッド３１２ａ−１に第１ボンディングワイヤが非接続の第２部分主電極パッド３１２ｂ−１と、第２半導体チップ３１０−２の第２部分主電極パッド３１２ｂ−２とを接続するワイヤである。第３ボンディングワイヤ３４６は、同一の長さのワイヤである。
【０２３０】
第４ボンディングワイヤ３４８それぞれは、第２半導体チップ３１０−２の第２電極パッド３１６−２と、基板３００の第２ボンディングパッド３０５とを接続する同一の長さのワイヤである。
【０２３１】
なお、第１部分主電極パッド３１２ａと第２部分主電極パッド３１２ｂからは、同一の信号が出力されるか、又はこれら第１部分主電極パッド３１２ａと第２部分主電極パッド３１２ｂには同一の信号が入力できるので、特に上述で説明した第２半導体チップ３１０−２の第２部分主電極パッド３１２ｂ−２にボンディングされるボンディングワイヤは、いずれも第１部分主電極パッド３１２ａ−２にボンディングすることができる。
【０２３２】
このような構成とすれば、第１の実施の形態と同様に、ボンディングワイヤ同士の接触による電気的な短絡は、効果的に防止される。従って、信頼性の高い半導体装置が提供できる。加えて、装置を小型化することができる。
【０２３３】
３−３．動作
ここで、図１０を再び参照して、半導体装置３０００の動作につき説明する。
【０２３４】
この実施の形態の半導体装置３０００によれば、第１の実施の形態と同様に、４つの経路で信号を外部装置に出力する。半導体チップ３１０に信号が入力される場合については、第１の実施の形態と同様に、その説明は省略する。
【０２３５】
１）第１の経路
第１の半導体チップ３１０−１の回路素子領域３２５−１で生成された信号Ａは、配線構造３３０−１を経由して主電極パッド３１２−１、すなわち第１部分主電極パッド３１２ａ−１に出力される。
【０２３６】
第１部分主電極パッド３１２ａ−１に出力された信号Ａは、第１ボンディングワイヤ３４２を経由して、基板３００の第１ボンディングパッド３０４に出力される。
【０２３７】
第１ボンディングパッド３０４に出力された信号Ａは、埋込みヴィア３０８を経由して外部端子３０９に出力される。
【０２３８】
２）第２の経路
第２の半導体チップ３１０−２の回路素子領域３２５−２で生成された信号Ｂは、配線構造３３０−２を経由して主電極パッド３１２−２、すなわち第１及び第２部分主電極３１２ａ−２及び３１２ｂ−２に出力される。
【０２３９】
第１部分主電極３１２ａ−２に出力された信号Ｂは、第２ボンディングワイヤ３４４を経由して、第１半導体チップ３１０−１の主電極パッド３１２−１、すなわち第１及び第２部分主電極３１２ａ−１及び３１２ｂ−２に出力される。
【０２４０】
第２部分主電極３１２ｂ−２に出力された信号Ｂは、第１ボンディングワイヤ３４２を経由して、基板３００の第１ボンディングパッド３０４に出力される。
【０２４１】
第１ボンディングパッド３０４に出力された信号Ｂは、埋込みヴィア３０８を経由して外部端子３０９に出力される。
【０２４２】
３）第３の経路
第２の半導体チップ３１０−２の回路素子領域３２５−２で生成された信号Ｃは、配線構造３３０−２を経由して主電極パッド３１２−２、すなわち第１及び第２部分主電極３１２ａ−２及び３１２ｂ−２に出力される。
【０２４３】
次いで、主電極パッド３１２−２に出力された信号Ｃは、これに接続されている第２パッド間配線３３４−２を経由して、第２電極パッド３１６−２に出力される。
【０２４４】
第２電極パッド３１６−２に出力された信号Ｃは、第４ボンディングワイヤ３４８を経由して、基板３００の第２ボンディングパッド３０５に出力される。
【０２４５】
第２ボンディングパッド３０５に出力された信号Ｃは、埋込みヴィア３０８を経由して外部端子３０９に出力される。
【０２４６】
４）第４の経路
第１の半導体チップ３１０−１の回路素子領域３２５−１で生成された信号Ｄは、配線構造３３０−１を経由して主電極パッド３１２−１、すなわち第１及び第２部分主電極３１２ａ−１及び３１２ｂ−１に出力される。
【０２４７】
主電極パッド３１２−１に出力された信号Ｄは、これに接続されている第３ボンディングワイヤ３４６を経由して、第２半導体チップ３１０−２の主電極パッド３１２−２、すなわち第１及び第２部分主電極３１２ａ−２及び３１２ｂ−２に出力される。
【０２４８】
次いで、主電極パッド３１２−２に出力された信号Ｄは、これに接続されている第２パッド間配線３３４−２を経由して、第２電極パッド３１６−２に出力される。
【０２４９】
第２電極パッド３１６−２に出力された信号Ｄは、第４ボンディングワイヤ３４８を経由して、基板３００の第２ボンディングパッド３０５に出力される。
【０２５０】
第２ボンディングパッド３０５に出力された信号Ｄは、埋込みヴィア３０８を経由して外部端子３０９に出力される。
【０２５１】
図１１に示す第２の実施の形態の半導体装置のパッケージ例の構成要素及び製造工程は、既に説明した第１の実施の形態と実質的に同一であるのでその詳細な説明は省略する。
【０２５２】
この実施の形態の半導体装置の構成によれば、第１の実施の形態の半導体装置と同様の効果に加え、装置をより小型化することができる。
【０２５３】
〈第４の実施の形態〉
この発明の第４の実施の形態の半導体チップ４１０の構成例について、図１２を参照して説明する。
【０２５４】
図１２（Ａ）は、半導体チップ４１０の構成要素の配置関係を説明するための概略的な斜視図である。
【０２５５】
図１２（Ｂ）は、図１２（Ａ）のＩ−Ｉ’で示した一点破線で切断した切り口を示す模式的な図である。また、図１２（Ｃ）は、図１２（Ａ）のＩＩ−ＩＩ’で示した一点破線で切断した切り口を示す模式的な図である。
【０２５６】
４−１．半導体チップの構成
第４の実施の形態の半導体チップ４１０は、実質的に第３の実施の形態の半導体チップ３１０と同様の構成を具えている。すなわち第４の実施の形態の半導体チップ４１０は、第１主電極パッド４１２の形状にのみ特徴を有し、他の構成要素は第１及び第３の実施の形態の半導体チップ１１０及び３１０と同一である。
【０２５７】
従って、以下、この第１主電極パッド４１２に主眼をおいて説明し、第１から第３の実施の形態と同一の構成については下二桁が同一となる符号を付してその詳細な説明を省略する。
【０２５８】
主電極パッド群４１２Ｘは、第１の端縁４１１ａの近傍に、かつ第１の端縁４１１ａに対して平行に、配列されている。これらの主電極パッド群４１２Ｘは、複数の主電極パッド４１２を含んでいる。
【０２５９】
主電極パッド４１２は、第１の端縁４１１ａ側に位置する第１部分領域４１２ａ（以下、第１部分主電極パッド４１２ａとも称する。）及び第２部分領域４１２ｂ（以下、第２部分主電極パッド４１２ｂとも称する。）を有している。第２部分主電極パッド４１２ｂは、これら第１及び第２部分電極パッドの幅より狭い幅で形成されている接続領域４１２ｃにより、第１部分主電極パッド４１２ａに対して、第１の端縁４１１ａに直交する方向に接続されている。
【０２６０】
すなわち、主電極パッド４１２は、半導体チップ４１０の主面４１０ａ上に第１の端縁４１１ａに対して直交する方向に延在するように設けられている。
【０２６１】
換言すれば、主電極パッド４１２は、第３の実施の形態で説明した主電極パッド３１２について、第１部分主電極パッド３１２ａと第２部分主電極パッド３１２ｂとを、切れ込みを設けて、切れ込みにより細くなった部分領域を接続領域４１２ｃとした形態を有している。
【０２６２】
これら第１部分主電極パッド４１２ａと第２部分主電極パッド４１２ｂ（第１部分領域４１２ａ及び第２部分領域４１２ｂ）それぞれには、ボンディングワイヤを１本ずつ接続することができる。
【０２６３】
この実施の形態の半導体チップの構成によれば、第１の実施の形態と同様の効果を得ることができる。
【０２６４】
４−２．半導体装置
この発明の第４の実施の形態の半導体チップ４１０を３個積層した積層構造を有する半導体装置の構成例について、図１３を参照して説明する。
【０２６５】
図１３（Ａ）は、３つの半導体チップ４１０を積層した積層構造を有する半導体装置４０００を説明するための概略的な斜視図である。
【０２６６】
図１３（Ｂ）は、図１３（Ａ）のＩＩＩ−ＩＩＩ’で示す一点破線で切断した切り口を示す模式的な図である。また、図１３（Ｃ）は、図１３（Ａ）のＩＶ−ＩＶ’で示した一点破線で切断した切り口を示す模式的な図である。
【０２６７】
第１ボンディングワイヤ４４２それぞれは、基板４００の第１ボンディングパッド４０４と、第１半導体チップ４１０−１の第１部分主電極パッド４１２ａ−１とをそれぞれ接続する同一の長さのワイヤである。
【０２６８】
第２ボンディングワイヤ４４４それぞれは、第２部分主電極パッド４１２ｂ−１と、第２半導体チップ４１０ａ−２の第１部分主電極パッド４１２ａ−２とをそれぞれ接続する同一の長さのワイヤである。
【０２６９】
第３ボンディングワイヤ４４５それぞれは、第２半導体チップ４１０−２の第２部分主電極パッド４１２ｂ−２と、第３半導体チップ４１０−３の第１部分主電極パッド４１２ａ−３とをそれぞれ接続する同一の長さのワイヤである。
【０２７０】
第４ボンディングワイヤ４４８それぞれは、第３半導体チップ４１０−３の第２電極パッド４１６−３と、基板４００の第２ボンディングパッド４０５とをそれぞれ接続する同一の長さのワイヤである。
【０２７１】
なお、第１部分主電極４１２ａと第２部分主電極４１２ｂからは、同一の信号が出力されるか、又はこれらの部分主電極パッドには、同一の信号が入力できるので、特に上述で説明した第３半導体チップ４１０−３の第２部分主電極パッド４１２ｂ−３にのみボンディングされているボンディングワイヤは、第１又は第２部分主電極パッド４１２ａ−３又は４１２ｂ−３のいずれにもボンディングすることができる。
【０２７２】
積層構造の積層形態については、第１〜３の実施の形態で説明した半導体装置と、３個の半導体チップ４１０が積層されることを除き、実質的に同一である。
【０２７３】
第３半導体チップ４１０−３は、第２半導体チップ４１０−２の積層領域４２０ｂ−２上に第３ダイスボンド材４５６により接着されて、積層されている。第３ダイスボンド材４５６は、上述した第２ダイスボンド材と同一のものを使用することができる。
【０２７４】
また、第１〜３の実施の形態と同様に２個の半導体チップ４１０を積層する構造としてももちろんよい。
【０２７５】
図１４は、図１３を参照して説明した半導体装置４０００を封止樹脂により封止したパッケージ形態とした構成例を説明するための図である。図１４は、図１３（Ｂ）と同じ位置で、半導体装置４０００を切断した切断面を示す模式的な図である。
【０２７６】
図１４に示す第４の実施の形態の半導体装置のパッケージ例の構成要素及び製造工程は、既に説明した第１の実施の形態のものと実質的に同一であるのでその詳細な説明は省略する。
【０２７７】
このような構成とすれば、第１の実施の形態と同様に、ボンディングワイヤ同士の接触による電気的な短絡の発生は、効果的に防止できる。また、半導体装置のさらなる高機能化及び高集積化が可能となる。また、ワイヤボンディング工程において、ボンディング装置は、第１及び第２部分主電極パッドが接続領域により離間されているために、それぞれの電極パッドを認識しやすいので、これらの電極パッドに対するボンディングがより確実に行える。
【０２７８】
４−３．動作
ここで、図１３を再び参照して、半導体装置４０００の動作につき説明する。
【０２７９】
この実施の形態の半導体装置４０００によれば、６つの経路で信号を外部装置に出力する。半導体チップ４１０に信号が入力される場合については、第１の実施の形態と同様に、その説明は省略する。
【０２８０】
１）第１の経路
第１の半導体チップ４１０−１の回路素子領域４２５−１で生成された信号Ａは、配線構造４３０−１を経由して主電極パッド４１２−１、すなわち第１部分主電極パッド４１２ａ−１に出力される。
【０２８１】
第１部分主電極パッド４１２ａ−１に出力された信号Ａは、第１ボンディングワイヤ４４２を経由して、基板４００の第１ボンディングパッド４０４に出力される。
【０２８２】
第１ボンディングパッド４０４に出力された信号Ａは、埋込みヴィア４０８を経由して外部端子４０９に出力される。
【０２８３】
２）第２の経路
第２の半導体チップ４１０−２の回路素子領域４２５−２で生成された信号Ｂは、配線構造４３０−２を経由して主電極パッド４１２−２、すなわち第１及び第２部分主電極パッド４１２ａ−２及び４１２ｂ−２に出力される。
【０２８４】
第１部分主電極パッド４１２ａ−２に出力された信号Ｂは、第２ワイヤボンディングワイヤ４４４を経由して、第１半導体チップ４１０−１の主電極パッド４１２−１、すなわち第１及び第２部分主電極パッド４１２ａ−１及び４１２ｂ−１に出力される。
【０２８５】
第２部分主電極パッド４１２ｂ−１に出力された信号Ｂは、第１ボンディングワイヤ４４２を経由して、基板４００の第１ボンディングパッド４０４に出力される。
【０２８６】
第１ボンディングパッド４０４に出力された信号Ｂは、埋込みヴィア４０８を経由して外部端子４０９に出力される。
【０２８７】
３）第３の経路
第３の半導体チップ４１０−３の回路素子領域４２５−３で生成された信号Ｃは、配線構造４３０−３を経由して主電極パッド４１２−３、すなわち第１及び第２部分主電極パッド４１２ａ−３及び４１２ｂ−３に出力される。
【０２８８】
主電極パッド４１２−３に出力された信号Ｃは、第３ボンディングワイヤ４４５を経由して、第２半導体チップ４１０−２の主電極パッド４１２−２、すなわち第１及び第２部分主電極パッド４１２ａ−２及び４１２ｂ−２に出力される。
【０２８９】
主電極パッド４１２−２に出力された信号Ｃは、第２ボンディングワイヤ４４４を経由して、第１半導体チップ４１０−１の主電極パッド４１２−１、すなわち第１及び第２部分主電極パッド４１２ａ−１及び４１２ｂ−１に出力される。
【０２９０】
主電極パッド４１２−１に出力された信号Ｃは、第１ボンディングワイヤ４４２を経由して、基板４００の第１ボンディングパッド４０４に出力される。
【０２９１】
第１ボンディングパッド４０４に出力された信号Ｃは、埋込みヴィア４０８を経由して外部端子４０９に出力される。
【０２９２】
４）第４の経路
第３の半導体チップ４１０−３の回路素子領域４２５−３で生成された信号Ｄは、配線構造４３０−３を経由して主電極パッド４１２−３、すなわち第１及び第２部分主電極４１２ａ−３及び４１２ｂ−３に出力される。
【０２９３】
次いで、主電極パッド４１２−３に出力された信号Ｄは、主電極パッド４１２−３に接続されている第２パッド間配線４３４−３を経由して、第２電極パッド４１６−３に出力される。
【０２９４】
第２電極パッド４１６−３に出力された信号Ｄは、第４ボンディングワイヤ４４８を経由して、基板４００の第２ボンディングパッド４０５に出力される。
【０２９５】
第２ボンディングパッド４０５に出力された信号Ｄは、埋込みヴィア４０８を経由して外部端子４０９に出力される。
【０２９６】
５）第５の経路
第２の半導体チップ４１０−２の回路素子領域４２５−２で生成された信号Ｅは、配線構造４３０−２を経由して主電極パッド４１２−２、すなわち第１及び第２部分主電極パッド４１２ａ−２及び４１２ｂ−２に出力される。
【０２９７】
主電極パッド４１２−２に出力された信号Ｅは、これに接続されている第３ボンディングワイヤ４４５を経由して、第３半導体チップ４１０−３の主電極パッド４１２−３、すなわち第１及び第２部分主電極パッド４１２ａ−３及び４１２ｂ−３に出力される。
【０２９８】
次いで、主電極パッド４１２−３に出力された信号Ｅは、主電極パッド４１２−３に接続されている第２パッド間配線４３４−３を経由して、第２電極パッド４１６−３に出力される。
【０２９９】
第２電極パッド４１６−３に出力された信号Ｅは、第４ボンディングワイヤ４４８を経由して、基板４００の第２ボンディングパッド４０５に出力される。
【０３００】
第２ボンディングパッド４０５に出力された信号Ｅは、埋込みヴィア４０８を経由して外部端子４０９に出力される。
【０３０１】
６）第６の経路
第１の半導体チップ４１０−１の回路素子領域４２５−１で生成された信号Ｆは、配線構造４３０−１を経由して主電極パッド４１２−１、すなわち第１及び第２部分主電極パッド４１２ａ−１及び４１２ｂ−１に出力される。
【０３０２】
主電極パッド４１２−１に出力された信号Ｆは、これに接続されている第２ボンディングワイヤ４４４を経由して、第２半導体チップ４１０−２の主電極パッド４１２−２、すなわち第１及び第２部分主電極パッド４１２ａ−２及び４１２ｂ−２に出力される。
【０３０３】
主電極パッド４１２−２に出力された信号Ｆは、これに接続されている第３ボンディングワイヤ４４５を経由して、第３半導体チップ４１０−３の主電極パッド４１２−３、すなわち第１及び第２部分主電極パッド４１２ａ−３及び４１２ｂ−３に出力される。
【０３０４】
次いで、主電極パッド４１２−３に出力された信号Ｆは、主電極パッド４１２−３に接続されている第２パッド間配線４３４−３を経由して、第２電極パッド４１６−３に出力される。
【０３０５】
第２電極パッド４１６−３に出力された信号Ｆは、第４ボンディングワイヤ４４８を経由して、基板４００の第２ボンディングパッド４０５に出力される。
【０３０６】
第２ボンディングパッド４０５に出力された信号Ｆは、埋込みヴィア４０８を経由して外部端子４０９に出力される。
【０３０７】
〈第５の実施の形態〉
この発明の第５の実施の形態の半導体チップ５１０の構成例について、図１５を参照して説明する。
【０３０８】
図１５（Ａ）は、半導体チップ５１０の構成要素の配置関係を説明するための概略的な斜視図である。図１５（Ｂ）は、図１５（Ａ）のＩ−Ｉ’で示した一点破線で切断した切り口を示す模式的な図である。
【０３０９】
５−１．半導体チップの構成
第５の実施の形態の半導体チップ５１０は、実質的に第４の実施の形態の半導体チップ４１０と同様の構成を具えている。すなわち第５の実施の形態の半導体チップ５１０は、第２電極パッド５１６の形状と、第１主電極パッド５１２との接続関係に特徴を有し、他の構成要素は第４の実施の形態の半導体チップ４１０と同一である。
【０３１０】
従って、以下、この第２電極パッド５１６に主眼をおいて説明し、第４の実施の形態と同一の構成については下二桁が同一となる符号を付してその詳細な説明を省略する。
【０３１１】
第２電極パッド群５１６Ｘは、第２の辺５１１ｂの近傍に、かつ第２の端縁５１１ｂに対して平行に、配列されている。第２電極パッド群５１６Ｘは、複数の第２電極パッド５１６を含んでいる。
【０３１２】
この実施の形態では、第２電極パッド５１６は、半導体チップ５１０の主面５１０ａ上に主電極パッド５１２と同数が設けられている。第２電極パッド５１６は、第１及び第２の端縁に対して直交する方向に、主電極パッド５１２それぞれに１対１の対応関係で対応するように設けられている。
【０３１３】
主電極パッド５１２と第２電極パッド５１６とは、１対１の対応関係で、パッド間配線５３４により接続されている。すなわち、主電極パッド５１２、第２電極パッド５１６及びパッド間配線５３４は、それぞれ同数が設けられている。
【０３１４】
第２電極パッド５１６は、第２の端縁５１１ｂ側に位置する第１部分領域５１６ａ（以下、第１部分電極パッド５１６ａとも称する。）及びこれに直結して隣接する第２部分領域５１６ｂ（以下、第２部分電極パッド５１６ｂとも称する。）を有している。第２部分電極パッド５１６ｂは、接続領域５１６ｃにより、第１部分電極パッド５１６ａから、第２の端縁５１１ｂと直交する方向に延在するように接続されている。
【０３１５】
第２電極パッド５１６は、これら第１及び第２部分電極パッドの幅より狭い幅で形成されている接続領域５１６ｃにより、第１部分主電極パッド５１６ａに対して、第２の辺５１１ｂと直交する方向に接続されている。
【０３１６】
すなわち、第２電極パッド５１６は、第２の端縁５１１ｂに対して直交する方向に延在するように設けられている。
【０３１７】
これら第１部分電極パッド５１６ａ及び第２部分電極パッド５１６ｂそれぞれには、ボンディングワイヤを１本ずつ接続することができる。
【０３１８】
この構成例の半導体チップ５１０には、他の半導体チップが積層されたときに当該他の半導体チップから露出し、主電極パッド群１１２Ｘ及び第１電極パッド群１１４Ｘを含む領域である第１領域５２０ａ及び第２電極パッド群を含む領域である第２領域５２０ｂと、これら第１領域５２０ａ及び第２領域５２０ｂに挟まれて接している第３領域５２０ｃとが設定される。
【０３１９】
この第３領域５２０ｃ、及び第１領域５２０ａ又は第２領域５２０ｂのいずれかに渡って、他の半導体チップが搭載される。
【０３２０】
この実施の形態の半導体チップの構成によれば、第１の実施の形態と同様の効果を得ることができる。また、パッド間配線５３４により、主電極パッド５１２と第２電極パッドの双方に主電極パッドが出力する信号を出力することができるので、基板のボンディングパッドの配置の自由度を増大させることができる。
【０３２１】
５−２．半導体装置
この発明の第５の実施の形態の半導体チップ５１０を逆Ｖ字形に５個積層した積層構造を有する半導体装置の構成例を、図１６及び図１７を参照して説明する。なお、上述の実施の形態と同一の構成については下二桁が同一となる符号を付してその詳細な説明を省略する。
【０３２２】
図１６は、５つの半導体チップ５１０を積層した積層構造を有する半導体装置５０００を説明するための概略的な斜視図である。
【０３２３】
図１７（Ａ）は、図１６のＩＩＩ−ＩＩＩ’で示す一点破線で切断した切り口を示す模式的な図である。また、図１７（Ｂ）は、図１６のＩＶ−ＩＶ’で示した一点破線で切断した切り口を示す模式的な図である。
【０３２４】
半導体装置５０００は、基板５００を最下層に含んでいる。この実施の形態の半導体装置５０００は、上述した基板５００の半導体チップ搭載領域５０２上に逆Ｖ字形に５個の半導体チップ５１０を積層し、その積層の全体形状を逆Ｖ字形にした構造を有している。
【０３２５】
半導体チップ搭載領域５０２は、５個の半導体装置を逆Ｖ字形に積層するために、２つの半導体チップ５１０を、互いに十分に離間して設けることができるような広い領域（面積）として設定される。
【０３２６】
上述した構成を有する第１半導体チップ５１０−１は、その第１端を領域５０２の第１の辺５０１ａに合わせて、第１ダイスボンド材５５２により、接着搭載されている。
【０３２７】
第２半導体チップ５１０−２は、その第２端を領域５０２の第２の辺５０１ｂに合わせて、第１ダイスボンド材５５２により、接着搭載されている。すなわち、２つの半導体チップ５１０−１及び５１０−２は、第１半導体チップ５１０−１の第２端と、第２半導体チップ５１０−２の第１端とが離間して対向するように、換言すれば、２つの半導体チップが同一方向を向くように、かつ半導体チップ５１０−１及び５１０−２の第１主面を上側に向けて、半導体チップ搭載領域５０２（第３領域５００ｃ）上に搭載される。
【０３２８】
従って、第１半導体チップ５１０−１の第１端より外側すなわち基板の一端側の基板５００の表面領域（第１領域５００ａ）には、第１ボンディングパッド５０４が露出している。第２半導体チップ５１０−２の第２端より外側（すなわち基板の他端側）の基板５００の表面領域（第２領域５００ｂ）には、第２ボンディングパッド５０５が露出している。
【０３２９】
第３半導体チップ５１０−３は、第１半導体チップ５１０−１の積層領域５２０ｂ−１（第２領域５２０ｂ及び第３領域５２０ｃ）上に、第２ダイスボンド材５５４により、その第２主表面５１０ｂ−１が接着搭載されている。第３半導体チップ５１０−３は、その第１の辺側が第１半導体チップ５１０−１の第１の辺側に来るように搭載される。
【０３３０】
第４半導体チップ５１０−４は、第２半導体チップ５１０−２の第１領域５２０ａ及び第３領域５２０ｃ上に、第２ダイスボンド材５５４により、その第２主表面が接着搭載されている。第４半導体チップ５１０−４は、第１の辺側が第２半導体チップ５１０−２の第１の辺側に来るように、同一の向きで搭載される。
【０３３１】
このとき、第３半導体チップ５１０−３の第２端と、第４半導体チップ５１０−４の第１端とは、なるべく小さい間隔で、対向して離間するように搭載するのがよい。
【０３３２】
第５の半導体チップ５１０−５は、第３半導体チップ５１０−３の積層領域５２０ｂ−３（第２領域５２０ｂ及び第３領域５２０ｃ）と第４半導体チップ５１０−４の第１領域５２０ａ及び第３領域５２０ｃとにまたがって、その第２の主表面を、第３ダイスボンド材５５６により、接着搭載される。第５半導体チップ５１０−５は、第１の辺側が第３半導体チップ５１０−３の第１の辺側に来るように搭載されている。第５半導体チップ５１０−５は、好ましくは、第３半導体チップ５１０−３と第４半導体チップ５１０−４とに、均等にまたがるように搭載するのがよい。このようにすれば、ボンディングワイヤの長さを均等にできるので、装置をより小型にできる。
【０３３３】
また、第５半導体チップ５１０−５の主電極パッド５１２−５は、好ましくは、第１半導体チップ５１０−１上に、かつ第２電極パッド５１６−５は、第２半導体チップ５１０−２上に位置するように搭載されるのがよい。
【０３３４】
第１ボンディングワイヤ５４２それぞれは、基板５００の第１ボンディングパッド５０４と、第１半導体チップ５１０−１の第１部分主電極パッド５１２ａ−１とをそれぞれ接続する同一の長さのワイヤである。
【０３３５】
第２ボンディングワイヤ５４４のそれぞれは、第１半導体チップ５１０−１の第２部分主電極パッド５１２ｂ−１と、第３半導体チップ５１０−３の第１部分主電極パッド５１２ａ−３とをそれぞれ接続する同一の長さのワイヤである。
【０３３６】
第３ボンディングワイヤ５４５それぞれは、第３半導体チップ５１０−３の第２部分主電極パッド５１２ｂ−３と、第５半導体チップ５１０−５の第１部分主電極パッド５１２ａ−５とをそれぞれ接続する同一の長さのワイヤである。
【０３３７】
第４ボンディングワイヤ５４８それぞれは、第５半導体チップ５１０−５の第２電極パッド５１６−５の第１部分電極パッド５１６ａ−５と、第４半導体チップ５１０−４の第２部分電極パッド５１６ｂ−４とをそれぞれ接続する同一の長さのワイヤである。上述したように、第３ボンディングワイヤ５４５と、第４ボンディングワイヤ５４８とは、好ましくは同一の長さとするのがよい。
【０３３８】
第５ボンディングワイヤ５４９それぞれは、第４半導体チップ５１０−４の第１部分電極パッド５１６ａ−４と、第２半導体チップ５１０−２の第２部分電極パッド５１６ｂ−２とをそれぞれ接続する同一の長さのワイヤである。
【０３３９】
第６ボンディングワイヤ５５０それぞれは、第２半導体チップ５１０−２の第１部分電極パッド５１６ａ−２と、基板５００の第２ボンディングパッド５０５とをそれぞれ接続する同一の長さのワイヤである。
【０３４０】
この例では、各半導体チップ５１０の向きをいずれも同一方向に向けて、基板上に搭載する例を説明したが、例えば第１及び第２半導体チップ５１０−１及び５１０−２を、それぞれの第２端同士が、離間して対向するように、基板の第３の領域に搭載し、全ての半導体チップの第１領域５２０ａが露出するように、５つの半導体チップを積層する構成とすることもできる。
【０３４１】
このように積層すれば、応力に弱い回路素子が集積されている第１領域５２０ａ上に、他の半導体チップが搭載されないので、半導体装置の動作をより安定させることができる。
【０３４２】
図１８は、図１６及び図１７を参照して説明した半導体装置５０００を封止樹脂により封止したパッケージ形態とした構成例を説明するための図である。図１８は、図１７（Ａ）と同じ位置で、半導体装置５０００を切断した切断面を示す模式的な図である。
【０３４３】
第５の実施の形態の半導体装置のパッケージ例の構成要素及び製造工程は、既に説明した第１の実施の形態と実質的に同一であるのでその詳細な説明は省略する。
【０３４４】
この実施の形態の半導体装置５０００は、５つの半導体チップ５１０を積層する例のみを示したが、２〜４個の半導体チップを積層する構成としてもよい。
【０３４５】
第５の実施の形態の半導体装置によれば、第４の実施の形態の半導体装置により得られる効果に加え、より多くの半導体チップを積層できるので、半導体チップのさらなる高集積化及び半導体装置の高機能化が可能となる。
【０３４６】
５−３．動作
ここで、図１６及び図１７を再び参照して、半導体装置５０００の動作につき説明する。
【０３４７】
この実施の形態の半導体装置５０００によれば、１０通りの経路で信号を外部装置に出力する。半導体チップ５１０に信号が入力される場合については、第１の実施の形態と同様に、その詳細な説明は省略する。
【０３４８】
１）第１の経路
第１の半導体チップ５１０−１の回路素子領域５２５−１で生成された信号Ａは、配線構造５３０−１を経由して主電極パッド５１２−１、すなわち第１部分主電極パッド５１２ａ−１に出力される。
【０３４９】
第１部分主電極パッド５１２ａ−１に出力された信号Ａは、第１ボンディングワイヤ５４２を経由して、基板５００の第１ボンディングパッド５０４に出力される。
【０３５０】
第１ボンディングパッド５０４に出力された信号Ａは、埋込みヴィア５０８を経由して外部端子５０９に出力される。
【０３５１】
２）第２の経路
第３の半導体チップ５１０−３の回路素子領域５２５−３で生成された信号Ｂは、配線構造５３０−３を経由して主電極パッド５１２−３、すなわち第１及び第２部分主電極パッド５１２ａ−３及び５１２ｂ−３に出力される。
【０３５２】
第１部分主電極パッド５１２ａ−３に出力された信号Ｂは、第２ワイヤボンディングワイヤ５４４を経由して、第１半導体チップ５１０−１の主電極パッド５１２−１、すなわち第１及び第２部分主電極パッド５１２ａ−２及び５１２ｂ−２に出力される。
【０３５３】
主電極パッド５１２−１に出力された信号Ｂは、第１ボンディングワイヤ５４２を経由して、基板５００の第１ボンディングパッド５０４に出力される。
【０３５４】
第１ボンディングパッド５０４に出力された信号Ｂは、埋込みヴィア５０８を経由して外部端子５０９に出力される。
【０３５５】
３）第３の経路
第５の半導体チップ５１０−５の回路素子領域５２５−５で生成された信号Ｃは、配線構造５３０−５を経由して主電極パッド５１２−５、すなわち第１及び第２部分主電極パッド５１２ａ−５及び５１２ｂ−５に出力される。
【０３５６】
主電極パッド５１２ａ−５に出力された信号Ｃは、第３ボンディングワイヤ５４５を経由して、第３半導体チップ５１０−３の主電極パッド５１２−３、すなわち第１及び第２部分主電極パッド５１２ａ−３及び５１２ｂ−３に出力される。
【０３５７】
主電極パッド５１２−３に出力された信号Ｃは、第２ボンディングワイヤ５４４を経由して、第１半導体チップ５１０−１の主電極パッド５１２−１、すなわち第１及び第２部分主電極パッド５１２ａ−２及び５１２ｂ−２に出力される。
【０３５８】
主電極パッド５１２−１に出力された信号Ｃは、第１ボンディングワイヤ５４２を経由して、基板５００の第１ボンディングパッド５０４に出力される。
【０３５９】
第１ボンディングパッド５０４に出力された信号Ｃは、埋込みヴィア５０８を経由して外部端子５０９に出力される。
【０３６０】
４）第４の経路
第１の半導体チップ５１０−１の回路素子領域５２５−１で生成された信号Ｄは、配線構造５３０−１を経由して主電極パッド５１２−１、すなわち第１及び第２部分主電極５１２ａ−１及び５１２ｂ−１に出力される。
【０３６１】
第１主電極パッド５１２−１に出力された信号Ｄは、第２ボンディングワイヤ５４４を経由して、第３半導体チップ５１０−３の主電極パッド５１２−３、すなわち第１及び第２部分主電極パッド５１２ａ−３及び５１２ｂ−３に出力される。
【０３６２】
主電極パッド５１２−３に出力された信号Ｄは、第３ボンディングワイヤ５４５を経由して、第５半導体チップ５１０−５の主電極パッド５１２−５、すなわち第１及び第２部分主電極パッド５１２ａ−５及び５１２ｂ−５に出力される。
【０３６３】
次いで、主電極パッド５１２−５に出力された信号Ｄは、主電極パッド５１２−５に接続されているパッド間配線５３４−５を経由して、第２電極パッド５１６−５に出力される。
【０３６４】
第２電極パッド５１６−５に出力された信号Ｄは、第４ボンディングワイヤ５４８を経由して、第４半導体チップ５１０−４の第２電極パッド５１６−４、すなわち第１及び第２部分電極パッド５１６ａ−４及び５１６ｂ−４に出力される。
【０３６５】
第２部分電極パッド５１６−４に出力された信号Ｄは、第５ボンディングワイヤ５４９を経由して、第２半導体チップ５１０−２の第２電極パッド５１６−２、すなわち第１及び第２部分電極パッド５１６ａ−２及び５１６ｂ−２に出力される。
【０３６６】
第２電極パッド５１６−２に出力された信号Ｄは、第６ボンディングワイヤ５５０を経由して、基板５００の第２ボンディングパッド５０５に出力される。
【０３６７】
第２ボンディングパッド５０５に出力された信号Ｄは、埋込みヴィア５０８を経由して外部端子５０９に出力される。
【０３６８】
５）第５の経路
第３の半導体チップ５１０−３の回路素子領域５２５−３で生成された信号Ｅは、配線構造５３０−３を経由して主電極パッド５１２−３、すなわち第１及び第２部分主電極５１２ａ−３及び５１２ｂ−３に出力される。
【０３６９】
主電極パッド５１２−３に出力された信号Ｅは、第３ボンディングワイヤ５４５を経由して、第５半導体チップ５１０−５の主電極パッド５１２−５、すなわち第１及び第２部分主電極パッド５１２ａ−５及び５１２ｂ−５に出力される。
【０３７０】
次いで、主電極パッド５１２−５に出力された信号Ｅは、主電極パッド５１２−５に接続されているパッド間配線５３４−５を経由して、第２電極パッド５１６−５に出力される。
【０３７１】
第２電極パッド５１６−５に出力された信号Ｅは、第４ボンディングワイヤ５４８を経由して、第４半導体チップ５１０−４の第２電極パッド５１６−４、すなわち第１及び第２部分電極パッド５１６ａ−４及び５１６ｂ−４に出力される。
【０３７２】
第２電極パッド５１６−４に出力された信号Ｅは、第５ボンディングワイヤ５４９を経由して、第２半導体チップ５１０−２の第２電極パッド５１６−２、すなわち第１及び第２部分電極パッド５１６ａ−２及び５１６ｂ−２に出力される。
【０３７３】
第２電極パッド５１６−２に出力された信号Ｅは、第６ボンディングワイヤ５５０を経由して、基板５００の第２ボンディングパッド５０５に出力される。
【０３７４】
第２ボンディングパッド５０５に出力された信号Ｅは、埋込みヴィア５０８を経由して外部端子５０９に出力される。
【０３７５】
６）第６の経路
第５の半導体チップ５１０−５の回路素子領域５２５−５で生成された信号Ｆは、配線構造５３０−５を経由して主電極パッド５１２−５、すなわち第１及び第２部分主電極５１２ａ−５及び５１２ｂ−５に出力される。
【０３７６】
次いで、主電極パッド５１２−５に出力された信号Ｆは、主電極パッド５１２−５に接続されているパッド間配線５３４−５を経由して、第２電極パッド５１６−５に出力される。
【０３７７】
第２電極パッド５１６−５に出力された信号Ｆは、第４ボンディングワイヤ５４８を経由して、第４半導体チップ５１０−４の第２電極パッド５１６−４、すなわち第１及び第２部分電極パッド５１６ａ−４及び５１６ｂ−４に出力される。
【０３７８】
第２電極パッド５１６−４に出力された信号Ｆは、第５ボンディングワイヤ５４９を経由して、第２半導体チップ５１０−２の第２電極パッド５１６−２、すなわち第１及び第２部分電極パッド５１６ａ−２及び５１６ｂ−２に出力される。
【０３７９】
第２電極パッド５１６−２に出力された信号Ｆは、第６ボンディングワイヤ５５０を経由して、基板５００の第２ボンディングパッド５０５に出力される。
【０３８０】
第２ボンディングパッド５０５に出力された信号Ｆは、埋込みヴィア５０８を経由して外部端子５０９に出力される。  
【０３８１】
７）第７の経路
第４の半導体チップ５１０−４の回路素子領域５２５−４で生成された信号Ｇは、配線構造５３０−４を経由して主電極パッド５１２−４、すなわち第１及び第２部分主電極５１２ａ−４及び５１２ｂ−４に出力される。
【０３８２】
主電極パッド５１２−４に出力された信号Ｇは、主電極パッド５１２−４に接続されているパッド間配線５３４−４を経由して、第２電極パッド５１６−４に出力される。
【０３８３】
第２電極パッド５１６−４に出力された信号Ｇは、第５ボンディングワイヤ５４９を経由して、第２半導体チップ５１０−２の第２電極パッド５１６−２、すなわち第１及び第２部分電極パッド５１６ａ−２及び５１６ｂ−２に出力される。
【０３８４】
第２電極パッド５１６−２に出力された信号Ｇは、第６ボンディングワイヤ５５０を経由して、基板５００の第２ボンディングパッド５０５に出力される。
【０３８５】
第２ボンディングパッド５０５に出力された信号Ｇは、埋込みヴィア５０８を経由して外部端子５０９に出力される。
【０３８６】
８）第８の経路
第２の半導体チップ５１０−２の回路素子領域５２５−２で生成された信号Ｈは、主電極パッド５１２−２に接続されているパッド間配線５３４−２を経由して、第２電極パッド５１６−２に出力される。
【０３８７】
第２電極パッド５１６−２に出力された信号Ｈは、第６ボンディングワイヤ５５０を経由して、基板５００の第２ボンディングパッド５０５に出力される。
【０３８８】
第２ボンディングパッド５０５に出力された信号Ｈは、埋込みヴィア５０８を経由して外部端子５０９に出力される。
【０３８９】
９）第９の経路
第２の半導体チップ５１０−２の回路素子領域５２５−２で生成された信号Ｉは、配線構造５３０−２を経由して主電極パッド５１２−２、すなわち第１及び第２部分主電極パッド５１２ａ−２及び５１２ｂ−２に出力される。
【０３９０】
主電極パッド５１２−２に出力された信号Ｉは、主電極パッド５１２−２に接続されているパッド間配線５３４−２を経由して、第２電極パッド５１６−２に出力される。
【０３９１】
第２電極パッド５１６−２に出力された信号Ｉは、第５ボンディングワイヤ５４９を経由して、第４半導体チップ５１０−４の第２電極パッド５１６−４、すなわち第１及び第２部分電極パッド５１６ａ−４及び５１６ｂ−４に出力される。
【０３９２】
第２電極パッド５１６−４に出力された信号Ｉは、第４ボンディングワイヤ５４８を経由して、第５半導体チップ５１０−５の第２電極パッド５１６−５に出力される。
【０３９３】
次いで、第２電極パッド５１６−５に出力された信号Ｉは、第２電極パッド５１６−５に接続されているパッド間配線５３４−５を経由して、主電極パッド５１２−５、すなわち第１及び第２部分主電極パッド５１２ａ−５及び５１２ｂ−５に出力される。
【０３９４】
主電極パッド５１２ａ−５に出力された信号Ｉは、第３ボンディングワイヤ５４５を経由して、第３半導体チップ５１０−３の主電極パッド５１２−３、すなわち第１及び第２部分主電極パッド５１２ａ−３及び５１２ｂ−３に出力される。
【０３９５】
主電極パッド５１２−３に出力された信号Ｉは、第２ワイヤボンディングワイヤ５４４を経由して、第１半導体チップ５１０−１の主電極パッド５１２−１、すなわち第１及び第２部分主電極パッド５１２ａ−２及び５１２ｂ−２に出力される。
【０３９６】
主電極パッド５１２−１に出力された信号Ｉは、第１ボンディングワイヤ５４２を経由して、基板５００の第１ボンディングパッド５０４に出力される。
【０３９７】
第１ボンディングパッド５０４に出力された信号Ｉは、埋込みヴィア５０８を経由して外部端子５０９に出力される。
【０３９８】
１０）第１０の経路
第４の半導体チップ５１０−４の回路素子領域５２５−４で生成された信号Ｊは、配線構造５３０−４を経由して主電極パッド５１２−４、すなわち第１及び第２部分主電極パッド５１２ａ−４及び５１２ｂ−４に出力される。
【０３９９】
主電極パッド５１２−４に出力された信号Ｉは、主電極パッド５１２−４に接続されているパッド間配線５３４−４を経由して、第２電極パッド５１６−４に出力される。
【０４００】
第２電極パッド５１６−４に出力された信号Ｉは、第４ボンディングワイヤ５４８を経由して、第５半導体チップ５１０−５の第２電極パッド５１６−５に出力される。
【０４０１】
次いで、第２電極パッド５１６−５に出力された信号Ｉは、第２電極パッド５１６−５に接続されているパッド間配線５３４−５を経由して、主電極パッド５１２−５、すなわち第１及び第２部分主電極パッド５１２ａ−５及び５１２ｂ−５に出力される。
【０４０２】
主電極パッド５１２ａ−５に出力された信号Ｉは、第３ボンディングワイヤ５４５を経由して、第３半導体チップ５１０−３の主電極パッド５１２−３、すなわち第１及び第２部分主電極パッド５１２ａ−３及び５１２ｂ−３に出力される。
【０４０３】
主電極パッド５１２−３に出力された信号Ｉは、第２ワイヤボンディングワイヤ５４４を経由して、第１半導体チップ５１０−１の主電極パッド５１２−１、すなわち第１及び第２部分主電極パッド５１２ａ−２及び５１２ｂ−２に出力される。
【０４０４】
主電極パッド５１２−１に出力された信号Ｉは、第１ボンディングワイヤ５４２を経由して、基板５００の第１ボンディングパッド５０４に出力される。
【０４０５】
第１ボンディングパッド５０４に出力された信号Ｉは、埋込みヴィア５０８を経由して外部端子５０９に出力される。
【産業上の利用可能性】
【０４０６】
この発明の半導体チップは、複数の半導体チップが積層されて構成されるいわゆるマルチチップパッケージに適用して好適である。その構成によれば、出力信号を２方向に割り振って出力することができる。
【０４０７】
また、この発明の半導体装置によれば、ボンディングワイヤを短くできるので、ボンディングワイヤ同士の接触による電気的な短絡は、効果的に防止される。従って、信頼性の高い半導体装置が、提供できる。
【図面の簡単な説明】
【０４０８】
【図１】第１の実施の形態の半導体チップの構成要素の配置関係の一例を説明するための概略的な図である。
【図２】第１の実施の形態の半導体チップの積層例を示す図である。
【図３】第１の実施の形態の半導体チップのパッケージ例を示す図である。
【図４】第２の実施の形態の半導体チップの構成要素の配置関係の一例を説明するための概略的な図である。
【図５】第２の実施の形態の半導体チップの変換回路を説明するための概略的な図である。
【図６】第２の実施の形態の半導体チップの積層例を示す図である。
【図７】図６の領域Ｈを拡大して示した部分拡大図である。
【図８】第２の実施の形態の半導体チップのパッケージ例を示す図である。
【図９】第３の実施の形態の半導体チップの構成要素の配置関係の一例を説明するための概略的な図である。
【図１０】第３の実施の形態の半導体チップの積層例を示す図である。
【図１１】第３の実施の形態の半導体チップのパッケージ例を示す図である。
【図１２】第４の実施の形態の半導体チップの構成要素の配置関係の一例を説明するための概略的な図である。
【図１３】第４の実施の形態の半導体チップの積層例を示す図である。
【図１４】第４の実施の形態の半導体チップのパッケージ例を示す図である。
【図１５】第４の実施の形態の半導体チップの構成要素の配置関係の一例を説明するための概略的な図である。
【図１６】第５の実施の形態の半導体チップの積層例を示す図である。
【図１７】第５の実施の形態の半導体チップの積層例を示す図である。
【図１８】第５の実施の形態の半導体チップのパッケージ例を示す図である。
【符号の説明】
【０４０９】
１００：基板
１００ａ：第１の領域
１００ｂ：第２の領域
１００ｃ：第３の領域
１０１：第１主表面
１０３：第２主表面
１０１ａ：第１の辺
１０１ｂ：第２の辺
１０４：第１ボンディングパッド
１０５：第２ボンディングパッド
１０６、１２２：ヴィアホール
１０８、１２４：埋込みヴィア
１０９：外部端子
１１０、２１０、３１０、４１０、５１０：半導体チップ
１１０ａ：主面
１１０ｂ：第２の主面
１１１ａ：第１の辺
１１１ｂ：第２の辺
１１１ｃ、１１１ｄ：側縁
１１２、２１２、３１２、４１２、５１２：主電極パッド
１１２Ｘ：主電極パッド群
１１４：第１電極パッド
１１４Ｘ：第１電極パッド群
１１６、２１６、３１６、４１６、５１６：第２電極パッド
１１６Ｘ：第２電極パッド群
１２０：アクティブ領域
１２０ａ：露出領域
１２０ｂ：積層領域
１２５：最下層
１２６：第１層間絶縁膜
１２７：第２層間絶縁膜
１２８：第３層間絶縁膜
１３１：第１配線層
１３３：第２配線層
１３２：第１パッド間配線
１３４：第２パッド間配線
１３４ａ：第１部分配線
１３４ｂ：第２部分配線
１３４ｃ：第３部分配線
１４２：第１ボンディングワイヤ
１４４：第２ボンディングワイヤ
１４６：第３ボンディングワイヤ
１４８：第４ボンディングワイヤ
１５２：第１ダイスボンド材
１５４：第２ダイスボンド材
４５６：第３ダイスボンド材
２３６：変換回路部
２３６Ｘ：変換配線構造
２３６ａ：第１変換配線
２３６ｂ：第２変換配線
２３６ｃ：第３変換配線
２３６ｄ：第４変換配線
２４２ａ、２４４ａ：第１ワイヤ
２４２ｂ、２４４ｂ：第２ワイヤ
２４２ｃ、２４４ｃ：第３ワイヤ
２４２ｄ、２４４ｄ：第４ワイヤ
２４４ｅ〜２４４ｈ：第５〜第８ワイヤ
１０００、２０００、３０００、４０００、５０００：半導体装置
【図１】
2005136299.tif 000003
【図２】
2005136299.tif 000004
【図３】
2005136299.tif 000005
【図４】
2005136299.tif 000006
【図５】
2005136299.tif 000007
【図６】
2005136299.tif 000008
【図７】
2005136299.tif 000009
【図８】
2005136299.tif 000010
【図９】
2005136299.tif 000011
【図１０】
2005136299.tif 000012
【図１１】
2005136299.tif 000013
【図１２】
2005136299.tif 000014
【図１３】
2005136299.tif 000015
【図１４】
2005136299.tif 000016
【図１５】
2005136299.tif 000017
【図１６】
2005136299.tif 000018
【図１７】
2005136299.tif 000019
【図１８】
2005136299.tif 000020
【手続補正書】
【提出日】平成16年2月2日(2004.2.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
主面が方形状で形成される半導体チップであって、
前記主面を構成する第１の辺と、
前記第１の辺と対向する第２の辺と、
前記第１の辺に沿って、前記主面に配置される複数の主電極パッドからなる主電極パッド群と、
前記第１の辺及び前記主電極パッド群の間に配置される複数の第１電極パッドからなる第１電極パッド群と、
前記第２の辺に沿って前記主面に配置される複数の第２電極パッドからなる第２電極パッド群と、
前記主電極パッド及び前記第１電極パッドを接続する第１パッド間配線と、
前記主電極パッド及び前記第２電極パッドを接続する第２パッド間配線とを具えている
ことを特徴とする半導体チップ。
【請求項２】
前記第１パッド間配線及び前記第２パッド間配線は、前記半導体チップの主面に設けられている
ことを特徴とする請求項１に記載の半導体チップ。
【請求項３】
前記第１パッド間配線及び前記第２パッド間配線は、前記半導体チップ内に設けられている
ことを特徴とする請求項１に記載の半導体チップ。
【請求項４】
前記第１パッド間配線及び前記第２パッド間配線のいずれか一方又は両方は、多層配線構造を有している
ことを特徴とする請求項３に記載の半導体チップ。
【請求項５】
主面が方形状で形成される半導体チップであって、
前記主面を構成する第１の辺と、
前記第１の辺と対向する第２の辺と、
前記第１の辺に沿って、前記主面に配置される複数の主電極パッドからなる主電極パッド群と、
前記第１の辺及び前記主電極パッド群の間に配置される複数の第１電極パッドからなる第１電極パッド群と、
前記第２の辺に沿って前記主面に配置される複数の第２電極パッドからなる第２電極パッド群と、
前記主電極パッド及び前記第１電極パッド間を１対１の対応関係で接続する複数の変換配線と、
前記主電極パッド及び前記第２電極パッドを接続する第２パッド間配線と
を具えていることを特徴とする半導体チップ。
【請求項６】
前記変換配線及び第２パッド間配線のいずれか一方または両方は、同一配線層内に形成されている配線であることを特徴とする請求項５に記載の半導体チップ。
【請求項７】
前記半導体チップは、多層配線構造を具えていて、前記変換配線及び第２パッド間配線のいずれか一方または両方は、ヴィアホールを埋め込む埋込みヴィアにより複数の配線層が接続される多層配線構造を有していることを特徴とする請求項５に記載の半導体チップ。
【請求項８】
主面が方形状で形成される半導体チップであって、
前記主面を構成する第１の辺と、
前記第１の辺と対向する第２の辺と、
前記第１の辺に沿って、前記主面に配置される２本のボンディングワイヤが接続できる広さの領域をそれぞれ有する複数の主電極パッドからなる主電極パッド群と、
前記第２の辺に沿って前記主面に配置される複数の第２電極パッドからなる第２電極パッド群と、
前記主電極パッド及び前記第２電極パッドを接続する第２パッド間配線とを具えている
ことを特徴とする半導体チップ。
【請求項９】
前記主電極パッドは、２本のボンディングワイヤが接続できる広さの領域を有する矩形状であり、
該矩形の長尺方向は、前記第１の辺に直交する方向に延在しており、
前記第１の辺側の第１部分主電極パッドと、該第１部分主電極パッドに隣接する第２部分主電極パッドとに分割されていることを特徴とする請求項８に記載の半導体チップ。
【請求項１０】
前記主電極パッドは、前記第１部分主電極パッドと第２部分主電極パッドとの間を、当該主電極パッドの延在方向に直交する方向の幅が、該第１及び第２部分主電極パッドよりも狭い幅で接続する接続領域をさらに含むことを特徴とする
請求項９に記載の半導体チップ。
【請求項１１】
前記第２電極パッドは、２本のボンディングワイヤが接続できる面積を有する矩形状であって、該矩形の長尺方向が前記第２の辺に直交する方向に延在しており、前記第２の辺側の第１部分電極パッドと、
前記第１部分電極パッドに隣接する第２部分電極パッドとに分割されていることを特徴とする請求項１０に記載の半導体チップ。
【請求項１２】
前記主電極パッド群は、前記第２電極パッドの個数よりも多く設けられている前記主電極パッドを含み、該主電極パッド群は、前記第２パッド間配線が接続されている電極パッドと、前記第２パッド間配線が接続されていない前記主電極パッドとが、配列されているパッド群であることを特徴とする請求項８から１１のいずれか１項に記載の半導体チップ。
【請求項１３】
前記第２パッド間配線は、前記主電極パッド及び前記主電極パッドと同数の前記第２電極パッドとを、互いに１つずつ接続する配線であることを特徴とする請求項８から１１のいずれか１項に記載の半導体チップ。
【請求項１４】
前記第２パッド間配線は、同一配線層内に形成されている配線であることを特徴とする請求項８から１３のいずれか１項に記載の半導体チップ。
【請求項１５】
前記半導体チップは多層配線構造を具えていて、前記第２パッド間配線は、ヴィアホールを埋め込む埋込みヴィアにより複数の配線層が接続される多層配線構造を有していることを特徴とする請求項８から１３のいずれか１項に記載の半導体チップ。
【請求項１６】
前記主電極パッド群の下側近傍の領域内には、応力に弱い回路素子を集積してあることを特徴とする請求項１から１５のいずれか１項に記載の半導体チップ。
【請求項１７】
第１ボンディングパッドが形成される第１の領域と、第２ボンディングパッドが形成される第２の領域と、該第１の領域及び該第２の領域の間に存在する第３の領域とを有する主表面を有する基板と、
前記主表面の前記第３の領域に積層されるか、又は前記第３の領域に積層されている別の半導体チップにさらに搭載される同一構造の複数の半導体チップであって、該複数の半導体チップの各々は、方形状の主面を有し、該主面を構成する第１の辺、該第１の辺と対向する第２の辺、前記第１の辺に沿って、前記主面に配置される複数の主電極パッドからなる主電極パッド群、前記第１の辺及び前記主電極パッド群の間に配置される複数の第１電極パッドからなる第１電極パッド群、前記第２の辺に沿って前記主面に配置される複数の第２電極パッドからなる第２電極パッド群、前記主電極パッド及び前記第１電極パッドを接続する第１パッド間配線、及び前記主電極パッド及び前記第２電極パッドを接続する第２パッド間配線を有している前記半導体チップと、
前記第１ボンディングパッド及び前記第１電極パッドを電気的に接続する第１のボンディングワイヤと、
前記半導体チップの前記主電極パッド及び前記半導体チップに搭載される別の半導体チップの第１電極パッドを電気的に接続する第２のボンディングワイヤと、
前記半導体チップの前記主電極パッド及び前記半導体チップに搭載される別の半導体チップの主電極パッドを電気的に接続する第３のボンディングワイヤと、
前記第２ボンディングパッド及び前記第２電極パッドを電気的に接続する第４のボンディングワイヤとを具え、
前記複数の半導体チップは、それぞれの前記第１の辺を同一側に位置させ、それぞれの主面を同一方向に向け、かつ下側に位置する前記半導体チップの前記主電極パッド及び前記第１電極パッドを上側に位置する前記別の半導体チップの第１の辺よりも外側に位置させて、互いに積層されていることを特徴とする半導体装置。
【請求項１８】
第１ボンディングパッドが形成される第１の領域と、第２ボンディングパッドが形成される第２の領域と、該第１の領域及び該第２の領域の間に存在する第３の領域とを有する主表面を有する基板と、
前記主表面の前記第３の領域に積層されるか、又は前記第３の領域に積層されている別の半導体チップにさらに搭載される同一構造の複数の半導体チップであって、方形状の主面を構成する第１の辺、該第１の辺と対向する第２の辺、前記第１の辺に沿って、前記主面に配置される複数の主電極パッドからなる主電極パッド群、前記第１の辺及び前記主電極パッド群の間に配置される複数の第１電極パッドからなる第１電極パッド群、前記第２の辺に沿って前記主面に配置される複数の第２電極パッドからなる第２電極パッド群、前記主電極パッド及び前記第１電極パッド間を１対１の対応関係で電気的に接続する複数の変換配線、前記主電極パッド及び前記第２電極パッドを１対１の対応関係で電気的に接続する第２パッド間配線を具える半導体チップと、
前記第１ボンディングパッド及び前記第１電極パッドを電気的に接続する第１のボンディングワイヤと、
前記半導体チップの前記主電極パッド及び前記半導体チップに搭載される別の半導体チップの主電極パッドを電気的に接続する第２のボンディングワイヤと、
前記第２のボンディングパッド及び前記別の半導体チップの第２電極パッドを電気的に接続する第３ボンディングワイヤとを具え、
前記複数の半導体チップは、それぞれの前記第１の辺を同一側に位置させ、それぞれの主面を同一方向に向け、かつ下側に位置する前記半導体チップの前記主電極パッド及び前記第１電極パッドを上側に位置する前記別の半導体チップの第１の辺よりも外側に位置させて、互いに積層されていることを特徴とする半導体装置。
【請求項１９】
第１ボンディングパッドが形成される第１の領域と、第２ボンディングパッドが形成される第２の領域と、該第１の領域及び該第２の領域の間に存在する第３の領域とを有する主表面を有する基板と、
前記主表面の前記第３の領域に積層されるか、又は前記第３の領域に積層されている別の半導体チップにさらに搭載される同一構造の複数の半導体チップであって、方形状の主面を構成する第１の辺、該第１の辺と対向する第２の辺、前記第１の辺に沿って、前記主面に配置される２本のボンディングワイヤが接続できる広さの領域をそれぞれ有する矩形状であり、該矩形の長尺方向は、前記第１の辺に直交する方向に延在しており、前記第１の辺側の第１部分主電極パッド、及び第２部分主電極パッドに分割されている複数の主電極パッドからなる主電極パッド群、前記第２の辺に沿って前記主面に配置される複数の第２電極パッドからなる第２電極パッド群、前記主電極パッド及び前記第２電極パッドを１対１の対応関係で接続する第２パッド間配線を具えている半導体チップと、
前記第１ボンディングパッド及び前記第１部分主電極パッドを電気的に接続する第１のボンディングワイヤと、
前記半導体チップの前記第２部分主電極パッド及び前記半導体チップの前記第３の領域上に搭載される別の半導体チップの第１部分主電極パッドを電気的に接続する第２のボンディングワイヤと、
前記半導体チップの前記第２部分主電極パッド及び前記半導体チップの前記第３の領域上に搭載される別の半導体チップの第２部分主電極パッドを電気的に接続する第３のボンディングワイヤと、
前記第２ボンディングパッド及び前記別の半導体チップの第２電極パッドを電気的に接続する第４のボンディングワイヤとを具え、
前記複数の半導体チップは、それぞれの前記第１の辺を同一側に位置させ、それぞれの主面を同一方向に向け、かつ下側に位置する前記半導体チップの前記主電極パッド及び前記第１電極パッドを上側に位置する前記別の半導体チップの第１の辺よりも外側に位置させて、互いに積層されていることを特徴とする半導体装置。
【請求項２０】
前記半導体チップの主電極パッドは、前記第１部分主電極パッドと前記第２部分主電極パッドとの間を、当該主電極パッドの延在方向に直交する方向の幅が、該第１及び第２部分主電極パッドよりも狭い幅で接続する接続領域をさらに具えていることを特徴とする請求項１９に記載の半導体装置。
【請求項２１】
第１ボンディングパッドが形成される第１の領域と、第２ボンディングパッドが形成される第２の領域と、該第１の領域及び該第２の領域の間に存在する第３の領域とを有する主表面を有する基板と、
方形状の主面を構成する第１の辺、該第１の辺と対向する第２の辺、前記第１の辺に沿って、前記主面に配置される２本のボンディングワイヤが接続できる広さの領域をそれぞれ有する矩形状であり、該矩形の長尺方向は、前記第１の辺に直交する方向に延在しており、前記第１の辺側の第１部分主電極パッド、及び第２部分主電極パッドに分割されている複数の主電極パッドからなる主電極パッド群、前記第２の辺に沿って前記主面に配置される複数の第２電極パッドからなる第２電極パッド群、前記主電極パッド及び前記第２電極パッドを１対１の対応関係で接続する第２パッド間配線を具え、前記主表面の前記第３の領域に積層される第１半導体チップと、
前記第１半導体チップと同一構造であって、前記第１半導体チップに搭載されている第２半導体チップと、
前記第１及び第２半導体チップと同一構造であって、前記第２半導体チップに搭載されている第３半導体チップと、
前記第１半導体チップの前記第１部分主電極パッド及び前記基板の前記第１ボンディングパッドを接続する第１ボンディングワイヤと、
前記第１半導体チップの第２部分主電極パッド及び前記第２半導体チップの第１部分主電極パッドを接続する第２ボンディングワイヤと、
前記第２半導体チップの第２部分主電極パッド及び前記第３半導体チップの第１部分主電極パッドを接続する第３ボンディングワイヤと、
前記第３半導体チップの第２電極パッド及び前記基板の前記第２ボンディングパッドを接続する第４ボンディングワイヤとを具え、
前記複数の半導体チップは、それぞれの前記第１の辺を同一側に位置させ、それぞれの主面を同一方向に向け、かつ下側に位置する前記半導体チップの前記主電極パッド及び前記第１電極パッドを上側に位置する前記別の半導体チップの第１の辺よりも外側に位置させて、互いに積層されていることを特徴とする半導体装置。
【請求項２２】
前記第２電極パッドは、前記第１部分電極パッドと第２部分電極パッドとの間を、前記第２電極パッドの延在方向に直交する方向の幅が、該第１及び第２部分電極パッドよりも狭い幅で接続する接続領域をさらに含むことを特徴とする請求項２１に記載の半導体装置。
【請求項２３】
前記主電極パッド群の下側近傍の領域内には、応力に弱い回路素子が集積されていることを特徴とする請求項１７から２２のいずれか１項に記載の半導体装置。
【請求項２４】
第１ボンディングパッドが形成される第１の領域と、第２ボンディングパッドが形成される第２の領域と、該第１の領域及び該第２の領域の間に存在する第３の領域とを有する主表面を有する基板と、
方形状の主面を構成する第１の辺、該第１の辺と対向する第２の辺、前記第１の辺に沿って、前記主面に配置される２本のボンディングワイヤが接続できる広さの領域を有する矩形状であり、該矩形の長尺方向は、前記第１の辺に直交する方向に延在しており、前記第１の辺側の第１部分主電極パッド及び第２部分主電極パッドに分割されている複数の主電極パッドからなる主電極パッド群、前記第２の辺に沿って、前記主面に配置される２本のボンディングワイヤが接続できる広さの領域を有する矩形状であり、該矩形の長尺方向は、前記第２の辺に直交する方向に延在しており、前記第２の辺側の第１部分電極パッド及び第２部分電極パッドに分割されている複数の第２電極パッドからなる第２電極パッド群、前記主電極パッド及び前記第２電極パッドを１対１の対応関係で接続する第２パッド間配線を具え、前記主表面の前記第３の領域に積層される第１半導体チップと、
前記第１半導体チップと同一構造であって、前記第３の領域に搭載されている第２半導体チップと、
前記第１及び第２半導体チップと同一構造であって、前記第１半導体チップに搭載されている第３半導体チップと、
前記第１、第２及び第３半導体チップと同一構造であって、前記第２半導体チップに搭載されている第４半導体チップと、
前記第１、第２、第３及び第４半導体チップと同一構造であって、前記第３及び第４半導体チップにまたがって搭載されている第５半導体チップと、
前記第１半導体チップの前記第１部分主電極パッド及び前記基板の前記第１ボンディングパッドを接続する第１ボンディングワイヤと、
前記第１半導体チップの前記第２部分主電極及び前記第３半導体チップの第１部分主電極パッドを接続する第２ボンディングワイヤと、
前記第３半導体チップの第２部分主電極パッド及び前記第５半導体チップの第１部分主電極パッドを接続する第３ボンディングワイヤと、
前記第５半導体チップの第１部分電極パッド及び前記第４半導体チップの第２部分電極パッドを接続する第４ボンディングワイヤと、
前記第４半導体チップの第１部分電極パッド及び前記第２半導体チップの第２部分電極パッドを接続する第５ボンディングワイヤと、
前記第２半導体チップの第１部分電極パッド及び前記基板の前記第２ボンディングパッドを接続する第６ボンディングワイヤとを具え、
前記第１及び第２の半導体チップは、それぞれの前記第１の辺を同一側に向けて直列にそれぞれの主面を同一方向に向けて前記第３の領域に積層され、前記第３及び第４の半導体チップは、下側に位置する前記第１及び第２の半導体チップの主電極パッド及び第１電極パッドを上側に位置する別の半導体チップの第１の辺よりも外側に位置させて積層され、前記第５の半導体チップは、前記第３の半導体チップの主電極パッド及び第１電極パッド並びに前記第４半導体チップの第２電極パッドを露出して積層されていることを特徴とする半導体装置。
【請求項２５】
前記主電極パッドは、前記第１部分主電極パッドと第２部分主電極パッドとの間を、当該主電極パッドの延在方向に直交する方向の幅が、該第１及び第２部分主電極パッドよりも狭い幅で接続する接続領域をさらに具えていることを特徴とする請求項２４に記載の半導体装置。
【請求項２６】
前記第２電極パッドは、前記第１部分電極パッドと第２部分電極パッドとの間を、前記第２電極パッドの延在方向に直交する方向の幅が、該第１及び第２部分電極パッドよりも狭い幅で接続する接続領域をさらに具えていることを特徴とする請求項２５に記載の半導体装置。
【請求項２７】
前記基板には、前記第１表面から前記第２表面に至るヴィアホール及び当該ヴィアホールを埋め込んで前記複数の第１及び第２ボンディングパッドに接続されるヴィアと、該ヴィアに接続される外部端子が設けられていて、前記基板上に全てのボンディングワイヤを封止する封止部を具えていることを特徴とする請求項１７から２６のいずれか一項に記載の半導体装置。