(57)【要約】【課題】入力制御信号とデータ入力動作を正確に整列させることが可能なＤＤＲ ＳＤＲＡＭのデータ入力装置及び方法。【解決手段】データストローブ信号を分割して第１信号及び第２信号として出力するとともに、データストローブ信号をパルス形のデータストローブパルス信号として出力するデータストローブバッファと、第１信号及び第２信号で立ち上がりエッジ感知パルス信号と立ち下がりエッジ感知パルス信号を生成するデータストローブ信号分割部と、チップ外部からの入力データを立ち上がりエッジ感知パルス信号と立ち下がりエッジ感知パルス信号に応じて立ち上がりデータと立ち下がりデータに区分して生成するデータ入力手段と、データストローブパルス信号で、立ち上がりデータと立ち下がりデータが出力バスに伝達されることを制御するためのデータ入力ストローブパルス信号を生成する入力制御信号生成部と、データ入力ストローブパルス信号に応じて立ち上がりデータと立ち下がりデータを出力バスに伝達するグローバル入出力伝達部とを含む。【選択図】図３
2005310345.tif 000002
【特許請求の範囲】
【請求項１】
データストローブ信号を分割して第１信号及び第２信号として出力するとともに、データストローブ信号をパルス形のデータストローブパルス信号として出力するデータストローブバッファと、
前記第１信号及び第２信号で立ち上がりエッジ感知パルス信号と立ち下がりエッジ感知パルス信号を生成するデータストローブ信号分割部と、
チップ外部からの入力データを前記立ち上がりエッジ感知パルス信号と前記立ち下がりエッジ感知パルス信号に応じて立ち上がりデータと立ち下がりデータに区分して生成するデータ入力手段と、
前記データストローブパルス信号で、前記立ち上がりデータと前記立ち下がりデータが出力バスに伝達されることを制御するためのデータ入力ストローブパルス信号を生成する入力制御信号生成部と、
前記データ入力ストローブパルス信号に応じて前記立ち上がりデータと前記立ち下がりデータを出力バスに伝達するグローバル入出力伝達部とを含むＤＤＲ ＳＤＲＡＭのデータ入力装置。
【請求項２】
前記データ入力手段は、
入力端子からの前記入力データをバッファリングするデータ入力バッファと、
前記立ち上がりエッジ感知パルス信号に応じてデータ入力バッファからの入力データをラッチする立ち上がりデータラッチと、
前記立ち下がりエッジ感知パルス信号に応じて前記データ入力バッファからの前記入力データをラッチして前記立ち下がりデータとして出力する立ち下がりデータラッチと、
前記立ち下がりエッジ感知パルス信号に応じて前記立ち上がりデータラッチからのデータを前記立ち下がりデータと整列させて立ち上がりデータとして出力するデータ整列部とを含む請求項１記載のＤＤＲ ＳＤＲＡＭのデータ入力装置。
【請求項３】
データストローブ信号が入力されると、前記データストローブ信号をパルス形のデータストローブパルス信号として生成するとともに、立ち上がりエッジ感知パルス信号と立ち下がりエッジ感知パルス信号を生成する段階と、
前記立ち上がりエッジ感知パルス信号と立ち下がりエッジ感知パルス信号に応じて入力データを立ち上がりデータと立ち下がりデータに区分して出力する段階と、
前記データストローブパルス信号で、前記立ち上がりデータと前記立下りデータが出力バスに伝達されることを制御するためのデータ入力ストローブパルス信号を生成する段階と、
前記データ入力ストローブパルス信号に応じて前記立ち上がりデータと前記立ち下がりデータを出力バスに伝達する段階とを含むＤＤＲ ＳＤＲＡＭのデータ入力方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＤＲ ＳＤＲＡＭのデータ入力装置及び方法に関し、特に、入力制御信号とデータ入力動作を正確に整列させることが可能なＤＤＲ ＳＤＲＡＭのデータ入力装置及び方法に関する。
【背景技術】
【０００２】
周知の如く、半導体メモリ素子のＤＲＡＭは、動作速度向上のために外部のシステムクロックに同期して動作するシンクロナスＤＲＡＭ（以下、ＳＤＡＲＭ）が広く用いられている。一方、通常のＳＤＲＡＭは、クロックの立ち上がりエッジ(rising edge)に同期させてクロックの一周期にわたって一つのデータを入出力する素子であり、ＤＤＲ ＳＤＲＡＭは、クロックの立ち上がり及び立ち下がりエッジ(falling edge)に同期して連続的に２つのデータを入出力可能な素子である。従って、ＤＤＲ ＳＤＲＡＭは、クロックの周波数を増加させなくても従来のＳＤＲＡＭに比べて少なくとも２倍以上の動作速度を実現することができるため、次世代ＤＲＡＭとして大きく脚光を浴びている。
【０００３】
図１は従来の技術に係るＤＤＲ ＳＤＲＡＭのデータ入力パスのブロック図である。図１に示すように、ＤＤＲ ＳＤＲＡＭのデータ入力パスは、イネーブル信号ｅｎｄｉｎｄｓｂに応じてデータストローブ信号ＤＱＳをバッファリングするためのデータストローブバッファ１１０と、データストローブバッファ１１０から出力された信号を分割して立ち上がりエッジ感知パルス信号ｒｄｉｎｃｌｋと立ち下がりエッジ感知パルス信号ｆｄｉｎｃｌｋを生成するデータストローブ信号分割部１２０と、イネーブル信号ｅｎｄｉｎｄｓｂに応じて入力端子ＤＱからの入力データＤＩＮをバッファリングするためのデータ入力バッファ１３０と、立ち上がりエッジ感知パルス信号ｒｄｉｎｃｌｋに応じてデータ入力バッファ１３０からの入力データＤＩＮをラッチするための立ち上がりデータラッチ１４１と、立ち下がりエッジ感知パルス信号ｆｄｉｎｃｌｋに応じてデータ入力バッファ１３０からの入力データＤＩＮをラッチして立ち下がりデータｄｉｎｆとして出力するための立ち下がりデータラッチ１４２と、立ち下がりエッジ感知パルス信号ｆｄｉｎｃｌｋに応じて立ち上がりデータラッチ１４１からのデータｄｉｎｒ６を立ち下がりデータｄｉｎｆと整列させて立ち上がりデータｄｉｎｒとして出力するためのデータ整列部１５０と、ｅｖｅｎデータ及びｏｄｄデータのうち先に出力されるデータを決定する制御信号ｓｏｓｅｂ＿ｗｔとクロック信号パルスｃｌｋｐ２に応じてデータ入力ストローブパルスｄｉｎｓｔｂｐを生成する入力制御信号生成部１７０と、データ入力ストローブパルスｄｉｎｓｔｂｐに応じて立ち上がりデータｄｉｎｒと立ち下がりデータｄｉｎｆをグローバル入／出力バスＧＩＯに伝達するためのグローバル入出力伝達部１６０とを備える。
【０００４】
図２は図１に示したＤＤＲ ＳＤＲＭのデータ入力パスのタイミング図である。図２に示すように、ＤＤＲ ＳＤＲＡＭは、データストローブ信号ＤＱＳの１周期当たり２つのデータを処理する。この際、データストローブ信号ＤＱＳに同期して入ってくるデータＤＩＮは、データ入力バッファ１３０、立ち上がりデータラッチ１４１、データ整列部１５０を経て立ち上がりデータｄｉｎｒと立ち下がりデータｄｉｎｆに分けられ、これらのデータｄｉｎｒ及びｄｉｎｆは、グローバル入出力伝達部１６０を経てグローバル入／出力バスＧＩＯに伝達される。グローバル入出力伝達部１６０は、データ入力ストローブパルスｄｉｎｓｔｂｐに応じて立ち上がりデータｄｉｎｒと立ち下がりデータｄｉｎｆをグローバル入／出力バスＧＩＯに伝達するが、データ入力ストローブパルスｄｉｎｓｔｂｐは、図１の入力制御信号生成部１７０に制御信号ｓｏｓｅｂ＿ｗｔが印加されると、クロックパルスｃｌｋｐ２によって生成される。
【０００５】
このように、データ入力ストローブパルスｄｉｎｓｔｂｐは、クロックパルスｃｌｋｐ２に応じて生成されるために一定であるが、データストローブ信号ＤＱＳは、書込み命令ＷＴが入力された後、所定の時間ｔＤＱＳＳｍｉｎ〜ｔＤＱＳＳｍａｘの間に入力される。したがって、データストローブ信号ＤＱＳが入力される時間ｔＤＱＳＳｍｉｎ〜ｔＤＱＳＳｍａｘに応じて、データストローブ信号ＤＱＳとデータ入力ストローブパルスｄｉｎｓｔｂｐ間のマージンが変わる。これにより、立ち上がりデータｄｉｎｒ又は立ち下がりデータｄｉｎｆがグローバル入出力伝達部１６０に入力される時点と、これらのデータを出力バスＧＩＯにロードさせる命令信号であるデータ入力ストローブパルスｄｉｎｓｔｂｐとの整列が正確に行われない。
【０００６】
例えば、書込み命令が入力されてｔＤＱＳＳｍａｘが経過した後データストローブ信号ＤＱＳが印加されると、グローバル入出力伝達部１６０にデータｄｉｎｒ又はｄｉｎｆが入力される間、データ入力ストローブパルスｄｉｎｓｔｂｐが正確に入力され、データｄｉｎｒ又はｄｉｎｆが出力バスＧＩＯに正確にロードされる。しかし、書込み命令が入力されてｔＤＱＳＳｍｉｎが経過した後データストローブ信号ＤＱＳが印加されると、グローバル入出力伝達部１６０にデータｄｉｎｒ又はｄｉｎｆが入力されるとともにデータ入力ストローブパルスｄｉｎｓｔｂｐが遅く入力され、整列誤差Ａが発生し、入力動作に対するマージンが減少する。激しい場合には、次のデータが入力される時点で一番目のデータ入力ストローブパルスｄｉｎｓｔｂｐが入力されて正確なデータローディングが行われない。
【０００７】
前述したように、データストローブ信号ＤＱＳは、書込み命令後に入力される時間ｔＤＱＳＳｍｉｎ〜ｔＤＱＳＳｍａｘが一定ではなく、データをロードさせるデータ入力ストローブパルスｄｉｎｓｔｂｐは、クロック信号パルスｃｌｋｐ２によって一定に生成されるため、データ整列に困難さがあり、動作速度がさらに速くなるか誤差が大きくなると、データの伝達に誤りが発生するおそれがある。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
したがって、本発明の目的は、データの出力バスＧＩＯへのローディングに使用されるデータ入力ストローブパルスｄｉｎｓｔｂｐをデータストローブ信号ＤＱＳと同一のデータストローブパルスｄｓｐで生成し、書込み命令後にデータストローブ信号ＤＱＳが入力される時間の差ｔＤＱＳＳｍｉｎ〜ｔＤＱＳＳｍａｘに関係なくデータストローブ信号ＤＱＳとデータ入力ストローブパルスｄｉｎｓｔｂｐを正確に整列させることにより、データストローブ信号ＤＱＳの印加後に入力されるデータを出力バスＧＩＯに正確なタイミングで伝達して回路動作の信頼性を向上させることが可能なＤＤＲ ＳＤＲＡＭのデータ入力装置及び方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明は、データストローブ信号を分割して第１信号及び第２信号として出力するとともに、データストローブ信号をパルス形のデータストローブパルス信号として出力するデータストローブバッファと、第１信号及び第２信号で立ち上がりエッジ感知パルス信号と立ち下がりエッジ感知パルス信号を生成するデータストローブ信号分割部と、チップ外部からの入力データを立ち上がりエッジ感知パルス信号と立ち下がりエッジ感知パルス信号に応じて立ち上がりデータと立ち下がりデータに区分して生成するデータ入力手段と、データストローブパルス信号で、立ち上がりデータと立ち下がりデータが出力バスに伝達されることを制御するためのデータ入力ストローブパルス信号を生成する入力制御信号生成部と、データ入力ストローブパルス信号に応じて立ち上がりデータと立ち下がりデータを出力バスに伝達するグローバル入出力伝達部とを含む、ＤＤＲ ＳＤＲＡＭのデータ入力装置を提供する。
【００１０】
前記において、データ入力手段は、入力端子からの入力データをバッファリングするデータ入力バッファと、立ち上がりエッジ感知パルス信号に応じてデータ入力バッファからの入力データをラッチする立ち上がりデータラッチと、立ち下がりエッジ感知パルス信号に応じてデータ入力バッファからの入力データをラッチして立ち下がりデータとして出力する立ち下がりデータラッチと、立ち下がりエッジ感知パルス信号に応じて立ち上がりデータラッチからのデータを立ち下がりデータと整列させて立ち上がりデータとして出力するデータ整列部とを含む。
【００１１】
また、本発明は、データストローブ信号が入力されると、データストローブ信号をパルス形のデータストローブパルス信号として生成するとともに、立ち上がりエッジ感知パルス信号と立ち下がりエッジ感知パルス信号を生成する段階と、立ち上がりエッジ感知パルス信号と立ち下がりエッジ感知パルス信号に応じて入力データを立ち上がりデータと立ち下がりデータに区分して出力する段階と、データストローブパルス信号で、立ち上がりデータと立下りデータが出力バスに伝達されることを制御するためのデータ入力ストローブパルス信号を生成する段階と、データ入力ストローブパルス信号に応じて立ち上がりデータと立ち下がりデータを出力バスに伝達する段階とを含む、ＤＤＲ ＳＤＲＡＭのデータ入力方法。
【発明の効果】
【００１２】
本発明は、データの出力バスＧＩＯへのローディングに使用されるデータ入力ストローブパルスｄｉｎｓｔｂｐをデータストローブ信号ＤＱＳと同一のデータストローブパルスｄｓｐで生成し、書込み命令後にデータストローブ信号ＤＱＳが入力される時間の差ｔＤＱＳＳｍｉｎ〜ｔＤＱＳＳｍａｘに関係なくデータストローブ信号ＤＱＳとデータ入力ストローブパルスｄｉｎｓｔｂｐを正確に整列させることにより、データストローブ信号ＤＱＳの印加後に入力されるデータを出力バスＧＩＯに正確なタイミングで伝達して回路動作の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１３】
以下、添付図面を参照して本発明に係る好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるもので、本発明の範囲は本願の特許請求の範囲によって理解されるべきである。
【００１４】
図３は本発明の実施例に係るＤＤＲ ＳＤＲＡＭのデータ入力パスのブロック図である。図３を参照すると、本発明の実施例に係るＤＤＲ ＳＤＲＡＭのデータ入力パスは、データストローブバッファ２１０、データストローブ信号分割部２２０、データ入力バッファ２３０、立ち上がりデータラッチ２４１、立ち下がりデータラッチ２４２、データ整列部２５０、グローバル入出力伝達部２６０及び入力制御信号生成部２７０を含んでなる。
【００１５】
前記において、本発明の最も大きい特徴は、入力制御信号生成部２７０がデータ入力ストローブパルスｄｉｎｓｔｂｐをクロック信号パルス（図１のｃｌｋｐ２）で生成するのではなく、データストローブバッファ２１０から出力されるデータストローブパルスｄｓｐで生成する。
【００１６】
次に、各構成に対する動作をより詳細に説明する。
【００１７】
まず、データストローブバッファ２１０は、イネーブル信号ｅｎｄｉｎｄｓｂに応じてデータストローブ信号ＤＱＳをバッファリングし、これを分割して出力（ｄｓｒｔ２及びｄｓｆｔ２）し、データストローブ信号ＤＱＳをパルス形のデータストローブパルスｄｓｐとして出力する。
【００１８】
データストローブ信号分割部２２０は、データストローブバッファ２１０から分割出力された信号ｄｓｒｔ２及びｄｓｆｔ２で立ち上がりエッジ感知パルス信号ｒｄｉｎｃｌｋと立ち下がりエッジ感知パルス信号ｆｄｉｎｃｌｋを生成する。
【００１９】
データ入力バッファ２３０は、イネーブル信号ｅｎｄｉｎｄｓｂに応じて入力端子ＤＱからの入力データＤＩＮをバッファリングする。
【００２０】
立ち上がりデータラッチ２４１は、立ち上がりエッジ感知パルス信号ｒｄｉｎｃｌｋに応じてデータ入力バッファ２３０からの入力データＤＩＮをラッチする。
【００２１】
立ち下がりデータラッチ２４２は、立ち下がりエッジ感知パルス信号ｆｄｉｎｃｌｋに応じてデータ入力バッファ２３０からの入力データＤＩＮをラッチして立ち下がりデータｄｉｎｆとして出力する。
【００２２】
データ整列部２５０は、立ち下がりエッジ感知パルス信号ｆｄｉｎｃｌｋに応じて立ち上がりデータラッチ２４１からのデータｄｉｎｒ６を立ち下がりデータｄｉｎｆと整列させて立ち上がりデータｄｉｎｒとして出力する。
【００２３】
ここで、データ入力バッファ２３０、立ち上がりデータラッチ２４１、立ち下がりデータラッチ２４２及びデータ整列部２５０は、立ち上がりエッジ感知パルス信号ｒｄｉｎｃｌｋ及び立ち下がりエッジ感知パルス信号ｆｄｉｎｃｌｋに応じて入力データＤＩＮをデータストローブ信号ＤＱＳの立ち上がりエッジに同期した立ち上がりデータｄｉｎｒ及びデータストローブ信号の立ち下がりエッジに同期した立ち下がりデータｄｉｎｆとしてそれぞれ生成するデータ入力手段になる。
【００２４】
入力制御信号生成部２７０は、ｅｖｅｎデータ及びｏｄｄデータのうち先に出力されるデータを決定する制御信号ｓｏｓｅｂ＿ｗｔとデータストローブパルスｄｓｐに応じてデータ入力ストローブパルスｄｉｎｓｔｂｐを生成する。
【００２５】
従来では、データ入力ストローブパルスｄｉｎｓｔｂｐがクロック信号によって作られるが、クロック信号がバッファを含んだ長いパスを介して移動して入力ストローブパルスｄｉｎｓｔｂｐに作られるため、ラインカップリングノイズ(line coupling noise)に脆弱になる。これにより、入力ストローブパルスｄｉｎｓｔｂｐがさらに遅延して生成できる。図面では図示してはいないが、より速くも生成できる。
【００２６】
しかし、本発明の入力制御信号生成部２７０は、データストローブパルスｄｓｐを用いてデータ入力ストローブパルスｄｉｎｓｔｂｐを生成するため、データ入力ストローブパルスｄｉｎｓｔｂｐがデータストローブ信号ＤＱＳと正確に整列されて生成される。
【００２７】
グローバル入出力伝達部２６０は、データ入力ストローブパルスｄｉｎｓｔｂｐに応じて立ち上がりデータｄｉｎｒと立ち下がりデータｄｉｎｆをグローバル入／出力バスＧＩＯに伝達する。
【００２８】
図４は図３の入力制御信号生成部の構成及び動作を説明するための回路図である。図４に示すように、入力制御信号生成部は、制御信号ｓｏｓｅｂ＿ｗｔとデータストローブバッファ２１０で生成されたデータストローブパルスｄｓｐを用いてデータ入力ストローブパルスｄｉｎｓｔｂｐを生成する。この際、制御信号ｓｏｓｅｂ＿ｗｔは、ｅｖｅｎデータ及びｏｄｄデータのうち先に出力されるデータを決定する信号である。一般に、ｅｖｅｎデータが先に出力される場合、制御信号ｓｏｓｅｂ＿ｗｔはローレベルで印加される。
【００２９】
このような入力制御信号生成部は、制御信号ｓｏｓｅｂ＿ｗｔとデータストローブパルスｄｓｐが入力されるＮＡＮＤゲートＮ４００と、ＮＡＮＤゲートＮ４００の出力信号を反転させてデータ入力ストローブパルスｄｉｎｓｔｂｐとして出力するインバータＩ４０１とを含んでなる。この際、ｅｖｅｎデータが先に出力される場合には、制御信号ｓｏｓｅｂ＿ｗｔを反転させるためのインバータＩ４００がさらに必要である。制御信号ｓｏｓｅｂ＿ｗｔがインバータＩ４００によって反転されてイネーブル信号とともにＮＡＮＤゲートＮ４００の第１入力端に印加され、書込み命令後にデータストローブ信号ＤＱＳが印加されてパルス形のデータストローブパルスｄｓｐが入力されると、データ入力ストローブパルスｄｉｎｓｔｂｐが生成される。
【００３０】
一方、データストローブ信号ＤＱＳは外部から内部にデータが入力されることを制御し、データストローブパルスｄｓｐは入力されたデータが出力バスＧＩＯに伝達されることを制御する。したがって、データ入力ストローブパルスｄｉｎｓｔｂｐは、図３において入力データＤＩＮがグローバル入出力伝達部２６０まで伝達されるにかかる時間だけ遅延して生成される。すなわち、データストローブパルスｄｓｐがデータストローブバッファ（図３の２１０）から遅延生成されてデータ入力ストローブパルスｄｉｎｓｔｂｐが遅延して生成されることができ、入力制御信号生成部２７０に遅延手段（図示せず）を備えてデータ入力ストロブパルスｄｉｎｓｔｂｐが遅延して生成されることもできる。
【００３１】
データストローブ信号ＤＱＳからデータストローブパルスｄｓｐを生成する入力データストローブバッファ（図３の２１０）は、公知の技術として広く知られた回路なので、詳細な説明を省略する。
【００３２】
次に、図３に示した本発明の実施例に係るＤＤＲ ＳＤＲＡＭのデータ入力方法を説明する。
【００３３】
図５は図３に示したＤＤＲ ＳＤＲＡＭのデータ入力パスのタイミング図である。図５に示すように、データストローブ信号ＤＱＳは、書込み命令ＷＴが入力された後、所定の時間ｔＤＱＳＳｍｉｎ〜ｔＤＱＳＳｍａｘの間に入力される。ところで、データ入力ストローブパルスｄｉｎｓｔｂｐが、データストローブ信号ＤＱＳのパルス形であるデータストローブパルスｄｓｐによって生成されるので、入力ストローブパルスｄｉｎｓｔｂｐも書込み命令ＷＴが入力された後所定の時間ｔＤＱＳＳｍｉｎ〜ｔＤＱＳＳｍａｘの間に入力される。
【００３４】
ここで、立ち上がりデータｄｉｎｒ及び立ち下がりデータｄｉｎｆの伝達とデータ入力ストローブパルスｄｉｎｓｔｂｐの生成が全てデータストローブ信号ＤＱＳによって制御されるので、データｄｉｎｒ及びｄｉｎｆがグローバル入出力伝達部２６０に入力されるとき、データ入力ストローブパルスｄｉｎｓｔｂｐが正確なタイミングで印加され、データｄｉｎｒ及びｄｉｎｆを出力パスＧＩＯに正確にロードすることができる。
【００３５】
すなわち、書込み命令後にデータストローブ信号ＤＱＳが入力される時間ｔＤＱＳＳｍｉｎ〜ｔＤＱＳＳｍａｘに関係なく、データストローブ信号ＤＱＳとデータ入力ストローブパルスｄｉｎｓｔｂｐ間のマージンが常時一定に維持され、立ち上がりデータｄｉｎｒ及び立ち下がりデータｄｉｎｆがグローバル入出力伝達部２６０に入力される時点と、これらのデータ出力バスＧＩＯにロードさせる命令信号であるデータ入力ストローブパルスｄｉｎｓｔｂｐの整列が常時正確に行われる。これは動作速度が速くなっても常に正確に整列される。
【図面の簡単な説明】
【００３６】
【図１】従来の技術に係るＤＤＲ ＳＤＲＡＭのデータ入力パスのブロック図である。
【図２】図１に示したＤＤＲ ＳＤＲＡＭのデータ入力パスのタイミング図である。
【図３】本発明の実施例に係るＤＤＲＡ ＳＤＡＲＭのデータ入力パスのブロック図である。
【図４】図３に示した入力制御信号生成部の構成及び動作を説明するための回路図である。
【図５】図３に示したＤＤＲ ＳＤＲＡＭのデータ入力パスのタイミング図である。
【符号の説明】
【００３７】
１１０、２１０    データストローブバッファ
１２０、２２０    データストローブ信号分割部
１３０、２３０    データ入力バッファ
１４１、２４１    立ち上がりデータラッチ
１４２、２４２    立ち下がりデータラッチ
１５０、２５０    データ整列部
１６０、２６０    グローバル入出力伝達部
１７０、２７０    入力制御信号生成部
【図１】
2005310345.tif 000003
【図２】
2005310345.tif 000004
【図３】
2005310345.tif 000005
【図４】
2005310345.tif 000006
【図５】
2005310345.tif 000007