(57)【要約】【課題】面積の増大を抑制しつつ，高い容量値を有する容量素子を備えた半導体装置及びその製造方法を提供する。【解決手段】  半導体装置の容量素子領域Ｒｂには、第１配線１と、第２配線２とが設けられている。第１，第２配線２は、各々、ロジック領域Ｒａの第１層目配線５８と共通の工程で形成された第１，第２下側配線部１ａ，２ａと、ロジック領域Ｒａの第２層目配線６０と共通の工程で形成された第１，第２上側配線部１ｂ，２ｂと、ロジック領域Ｒａのプラグ５９と共通の工程で形成された壁状の第１，第２縦方向配線部１ｃ，２ｃとを備えている。上側配線部２ｂとはロジック領域Ｒａのプラグ５９と共通の工程で形成された壁状の第２縦方向配線部２ｃを介して互いに接続されている。第１縦方向配線部１ｃと第２縦方向配線部２ｃとは、上側層間絶縁膜６の一部を挟んで横方向に相対向しており、高い容量値を有する容量部が構成されている。【選択図】        図１
2005136300.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、能動素子と容量素子とを配置してなる半導体装置であって、
上記基板の上方に設けられたＮ層目の層間絶縁膜（Ｎは２以上の整数）と、
上記Ｎ層目の層間絶縁膜を挟んで形成された上記能動素子の下層配線及び上層配線と、
上記Ｎ層目の層間絶縁膜を貫通して上記下層配線と上記上層配線とを接続する上記能動素子の信号接続用部材と、
上記Ｎ層目の層間絶縁膜を貫通するように上記信号接続用部材と共通の工程で形成された第１縦方向配線部を有する第１の配線と、
上記Ｎ層目の層間絶縁膜を貫通するように上記信号接続用部材と共通の工程で形成された第２縦方向配線部を有する第２の配線とを備え、
上記第１縦方向配線部と上記第２縦方向配線部とは、上記Ｎ層目の層間絶縁膜の一部を挟んで横方向に相対向して、上記容量素子の少なくとも一部を構成している，半導体装置。
【請求項２】
請求項１記載の半導体装置において、
上記第１の配線は、上記上層配線及び下層配線とそれぞれ共通の工程で形成された，上記Ｎ層目の層間絶縁膜を挟む第１上側配線部及び第１下側配線部とを有し、
上記第２の配線は、上記上層配線及び下層配線とそれぞれ共通の工程で形成された，上記Ｎ層目の層間絶縁膜を挟む第２上側配線部及び第２下側配線部とを有し、
上記第１縦方向配線部は、上記Ｎ層目の層間絶縁膜を貫通して上記第１上側配線部と第１下側配線部とを接続しており、
上記第２縦方向配線部は、上記Ｎ層目の層間絶縁膜を貫通して上記第２上側配線部と第２下側配線部とを接続している，半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
上記第１，第２縦方向配線部は、交互に配置されて相対向する複数の第１，第２板状部分をそれぞれ有しており、
上記第１の配線は、上記複数の第１板状部分間を連結する連結部分を有しており、
上記第２の配線は、上記複数の第２板状部分間を連結する連結部分を有している，半導体装置。
【請求項４】
請求項２記載の半導体装置において、
上記第１，第２上側配線部は、各々交互に配置されて相対向する複数の櫛歯部分と、上記複数の櫛歯部分間を横方向に連結する連結部分とを有しており、
上記第１，第２下側配線部は、各々交互に配置されて相対向する複数の櫛歯部分と、上記複数の櫛歯部分間を横方向に連結する連結部分とを有している，半導体装置。
【請求項５】
請求項４記載の半導体装置において、
上記第１縦方向配線部は、上記第１上側配線部と上記第１下側配線部との各櫛歯部分同士を接続する複数の壁部分を有しており、
上記第２縦方向配線部は、上記第２上側配線部と上記第２下側配線部との各櫛歯部分同士を接続する複数の壁部分を有している，半導体装置。
【請求項６】
請求項５記載の半導体装置において、
上記第１縦方向配線部は、上記第１上側配線部と上記第１下側配線部との各連結部分同士を接続する壁部分を有しており、
上記第２縦方向配線部は、上記第２上側配線部と上記第２下側配線部との各連結部分同士を接続する壁部分を有している，半導体装置。
【請求項７】
請求項４記載の半導体装置において、
上記第１縦方向配線部は、上記第１上側配線部と上記第１下側配線部との櫛歯の部分同士を接続する孤立した複数の柱部分を有しており、
上記第２縦方向配線部は、上記第２上側配線部と上記第２下側配線部との櫛歯の部分同士を接続する孤立した複数の柱部分を有している，半導体装置。
【請求項８】
請求項７記載の半導体装置において、
上記第１，第２縦方向配線部は、平面的に見て千鳥状に配置されている，半導体装置。
【請求項９】
請求項２記載の半導体装置において、
上記Ｎ層目の層間絶縁膜と上記Ｎ−１層目の層間絶縁膜との間には、上記Ｎ層目の層間絶縁膜よりも誘電率の高い材料からなる容量絶縁膜が介在していて、
上記第１配線は、上記Ｎ層目の層間絶縁膜を貫通して、下面が上記容量絶縁膜を挟んで上記第２下側配線部の上面と相対向する壁状部材を有しており、
上記第２配線は、上記Ｎ層目の層間絶縁膜を貫通して、下面が上記容量絶縁膜を挟んで上記第１下側配線部の上面と相対向する壁状部材を有している，半導体装置。
【請求項１０】
基板上に、能動素子と容量素子とを配置してなる半導体装置であって、
上記基板の上方に設けられたＮ層目の層間絶縁膜（Ｎは２以上の整数）と、
上記Ｎ層目の層間絶縁膜を挟んで形成された上記能動素子の下層配線及び上層配線と、
上記Ｎ層目の層間絶縁膜を貫通して上記下層配線と上記上層配線とを接続する上記能動素子の信号接続用部材と、
上記Ｎ層目の層間絶縁膜と上記Ｎ−１層目の層間絶縁膜との間に設けられ、上記Ｎ層目の層間絶縁膜よりも誘電率の高い材料からなる容量絶縁膜と、
上記Ｎ−１層目の層間絶縁膜と上記容量絶縁膜との間に設けられた下側配線部と、上記信号接続用部材と共通の工程で形成され、上記Ｎ層目の層間絶縁膜及び容量絶縁膜を貫通して上記下側配線部に接続される接続部材とを有する１つの配線と、
上記信号接続用部材と共通の工程で形成され、上記Ｎ−１層目の層間絶縁膜を貫通して下面が上記容量絶縁膜を挟んで上記１つの配線の下側配線部と相対向する壁状部材を有するもう１つの配線とを備え、
上記１つの配線ともう１つの配線とにより上記容量素子が構成されている，半導体装置。
【請求項１１】
基板上に、能動素子と容量素子とを配置してなる半導体装置の製造方法であって、
Ｎ−１層目の層間絶縁膜（Ｎは２以上の整数）を形成する工程（ａ）と、
上記Ｎ−１層目の層間絶縁膜の上方にＮ層目の層間絶縁膜を形成する工程（ｂ）と、
上記工程（ａ）の後で、上記工程（ｂ）の前に、Ｎ−１層目の層間絶縁膜と上記Ｎ層目の層間絶縁膜との間に、上記能動素子の下層配線を形成する工程（ｃ）と、
上記工程（ｂ）の後で、上記Ｎ層目の層間絶縁膜を貫通して上記下層配線に到達する接続孔と、上記Ｎ層目の層間絶縁膜を貫通する各々複数の第１，第２貫通穴とを形成する工程（ｄ）と、
上記工程（ｄ）の後で、上記接続孔及び上記第１，第２貫通穴を導体材料で埋めて、上記能動素子の下層配線に接続される接続部材と、上記容量素子の第１，第２縦方向配線部を形成する工程（ｅ）とを含み、
上記第１縦方向配線部と上記第２縦方向配線部とを、上記容量素子の少なくとも一部を構成するように、上記Ｎ層目の層間絶縁膜の一部を横方向に挟んで相対向させる，半導体装置の製造方法。
【請求項１２】
請求項８記載の半導体装置の製造方法において、
上記工程（ｃ）では、Ｎ−１層目の層間絶縁膜と上記Ｎ層目の層間絶縁膜との間に、上記容量素子の第１下側配線部と第２下側配線部とを形成し、
上記工程（ｄ）では、上記第１，第２貫通穴を各々上記第１下側配線部，第２下側配線部に到達するように形成するとともに、
上記工程（ｄ）の後で、上記Ｎ層目の層間絶縁膜に、各々上記接続孔と上記第１，第２貫通穴とにつながる，上記接続孔及び第１，第２貫通穴よりも浅い，配線溝及び第１，第２淺溝を形成する工程（ｆ）と、
上記工程（ｅ）の後で、又は上記工程（ｅ）と同時に、上記配線溝及び第１，第２淺溝を導体材料で埋めて、上記能動素子の信号用配線と、上記容量素子の第１，第２上側配線部とを形成する工程（ｇ）と
をさらに含む半導体装置の製造方法。
【請求項１３】
請求項９記載の半導体装置の製造方法において、
上記工程（ｃ）では、櫛状の平面形状を有する上記第１下側配線部と第２下側配線部とを形成し、
上記工程（ｄ）では、各々上記第１下側配線部，第２下側配線部の少なくとも櫛歯の部分に到達する長溝状の上記第１，第２貫通穴を形成する，半導体装置の製造方法。
【請求項１４】
請求項９記載の半導体装置の製造方法において、
上記工程（ｃ）では、櫛状の平面形状を有する上記第１下側配線部と第２下側配線部とを形成し、
上記工程（ｄ）では、各々上記第１下側配線部，第２下側配線部の少なくとも櫛歯の部分に到達する柱状の上記第１，第２貫通穴を形成する，半導体装置の製造方法。
【請求項１５】
請求項８記載の半導体装置の製造方法において、
上記工程（ａ）の後で、上記工程（ｂ）の前に、上記Ｎ−１層目の層間絶縁膜と上記Ｎ層目の層間絶縁膜との間に、上記Ｎ層目の層間絶縁膜よりも誘電率の高い材料からなる容量絶縁膜を形成する工程（ｋ）をさらに含み、
上記工程（ｄ）では、上記Ｎ層目の層間絶縁膜を貫通して上記容量絶縁膜を挟んで上記第２，第１下側配線部の上面と各々相対向する第１，第２貫通長溝を形成し、
上記工程（ｅ）では、上記第１，第２貫通長溝を上記導体材料で埋めて、下面が上記容量絶縁膜を挟んで上記第２，第１下側配線部の上面と相対向ように形成する，半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
上記工程（ａ）及び（ｂ）では、上記Ｎ−１層目の層間絶縁膜及びＮ層目の層間絶縁膜として、シリコン酸化膜を形成し、
上記工程（ｋ）では、上記容量絶縁膜としてシリコン窒化膜を形成する，半導体装置の製造方法。
【請求項１７】
基板上に、能動素子と容量素子とを配置してなる半導体装置の製造方法であって、
Ｎ−１層目の層間絶縁膜（Ｎは２以上の整数）を形成する工程（ａ）と、
上記工程（ａ）の後に、上記Ｎ−１層目の層間絶縁膜の上部に、上記能動素子の下層配線と、上記容量素子の１つの配線の下側配線部とを埋め込む工程（ｂ）と、
上記Ｎ−１層目の層間絶縁膜の上方に、Ｎ層目の層間絶縁膜を形成する工程（ｃ）と、
上記工程（ｂ）の後で、上記工程（ｃ）の前に、上記Ｎ−１層目の層間絶縁膜，下層配線及び下側配線部を覆う，上記Ｎ層目の層間絶縁膜よりも誘電率の高い容量絶縁膜を形成する工程（ｄ）と、
上記工程（ｃ）の後で、第１のレジスト膜を用いて、上記Ｎ層目の層間絶縁膜のエッチングを行なうことにより、上記Ｎ層目の層間絶縁膜を貫通して上記下層配線に到達する接続孔と、各々上記Ｎ層目の層間絶縁膜を貫通して、上記容量絶縁膜を挟んで上記下側配線部の一部及び他部に対向する容量素子用接続孔と貫通長溝とを形成する工程（ｅ）と、
上記第１のレジスト膜を除去した後、上記貫通長溝のうち少なくとも上記下側配線部の上記他部の上方に位置する部分を覆い、上記接続孔，上記容量素子用接続孔及びそれらの周縁部の上方を開口した第２のレジスト膜を用いて上記Ｎ層目の層間絶縁膜のエッチングを行なうことにより、上記Ｎ層目の層間絶縁膜に、各々上記接続孔，容量素子用接続孔につながり、上記接続孔及び容量素子用接続孔よりも浅い，配線溝及び容量素子用配線溝とを形成する工程（ｆ）と、
上記第２のレジスト膜を残したままで、上記容量絶縁膜のエッチングを行なうことにより、上記容量素子用接続孔を上記容量絶縁膜を貫通させて上記下側配線部に到達させる工程（ｇ）と、
上記第２のレジスト膜を除去した後、上記容量素子用接続孔，貫通長溝，配線溝及び容量素子用配線溝を上記導体材料で埋めて、上記能動素子の下層配線に接続される接続部材と、上記１つの配線の上記下側配線部に接続される容量素子用接続部材と、下面が上記容量絶縁膜を挟んで上記下側配線部の上面と相対向するもう１つの配線の壁状部材と、上記能動素子の信号用配線と、上記容量素子の第１の配線の上側配線部とを形成する工程（ｈ）と
を含み、
上記容量絶縁膜を挟んで相対向する，上記１つの配線の下側配線部と上記もう１つの配線の上記壁状部材とにより、上記容量素子が構成される，半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
上記工程（ｆ）では、上記第２のレジスト膜として、上記貫通長溝のうち上記下側配線部の上方に位置しない部分及びその周縁部を開口しているレジスト膜を用い、上記貫通長溝よりも浅い壁状配線部用溝を形成し、
上記工程（ｈ）では、上記壁状配線部の信号接続用配線をも形成する，半導体装置の製造方法。
【請求項１９】
請求項１７又は１８記載の半導体装置の製造方法において、
上記工程（ａ）及び（ｃ）では、上記Ｎ−１層目の層間絶縁膜及びＮ層目の層間絶縁膜として、シリコン酸化膜を形成し、
上記工程（ｄ）では、上記容量絶縁膜としてシリコン窒化膜を形成する，半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ等の能動素子と共に、配線を利用した容量素子を有する半導体装置に関する。
【背景技術】
【０００２】
従来より、各種電子機器に搭載されるＬＳＩ等の半導体装置においては、トランジスタ等の能動素子に加えて、抵抗素子，容量素子などの受動素子を設けることが多い。特に、近年では、半導体装置中の各部を構成する微細パターンが形成可能になったことに伴い、配線を用いて容量素子を形成する手法が主流になってきた。
【０００３】
図１１（ａ）〜（ｃ）は、順に、配線を利用して容量素子を設けている従来の半導体装置の容量素子領域の平面図，Xb−Xb線における断面図，Xc−Xc線における断面図である。
【０００４】
図１１（ｂ），（ｃ）に示すように、従来の半導体装置には、トランジスタが形成された基板部１２１の上方に、下側層間絶縁膜１０５と、上側層間絶縁膜１０６と、第１配線１０１と、第２配線１０２とが設けられている。下側層間絶縁膜１０５の上端部には、下側第１配線１０１ａと下側第２配線１０２ａとが埋め込まれ、上側層間絶縁膜１０６の上端部には、上側第１配線１０１ｂと上側第２配線１０２ｂとが埋め込まれている。そして、図示されていない断面において、下側第１配線１０１ａと上側第１配線１０１ｂとはプラグを介して互いに接続され、下側第２配線１０２ａと上側第２配線１０２ｂとは互いに接続されている。そして、図１１（ａ）に示すように、上側第１配線１０１ｂと上側第２配線１０２ｂとは相対向する櫛歯状の部分をそれぞれ有し、図示されていないが、下側第１配線１０１ａと下側第２配線１０２ａとは相対向する櫛歯状の部分をそれぞれ有している。さらに、下側第１配線１０１ａと上側第２配線１０２ｂとは上側層間絶縁膜１０６の一部を挟んで相対向し、下側第２配線１０２ａと上側第１配線１０１ｂとは上側層間絶縁膜１０６の一部を挟んで相対向していて、第１配線１０１及び第２配線１０２によって、全体として１つの容量素子を構成している。
【０００５】
一般に、平行平板間に誘電体膜を挟んで構成される容量素子の容量値Ｃは、下記式
Ｃ＝ε・Ｓ／ｄ
によって表される。ただし、εは誘電体膜の誘電率，Ｓは平行平板の相対向する部分の面積，ｄは誘電体膜の厚さである。
【０００６】
図１１に示す構造の場合、下側層間絶縁膜１０５及び上側層間絶縁膜１０６の誘電率を同じ値εとし、各配線１０１ａ，１０２ａ，１０１ｂ，１０２ｂの厚さをＡとし、各配線１０１ａ，１０２ａ，１０１ｂ，１０２ｂの幅をＢとし、上側層間絶縁膜１０６の厚さをＤとすると、横方向の配線ピッチ（Ｂ＋Ｗ）についての容量値ＣOは、下記式（１）
ＣO ≒εＬ［（２Ａ／Ｗ）＋｛Ｂ／（Ｄ−Ａ）｝］                      （１）
で表される。
【特許文献１】特開２０００−２７７６９１
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記従来の半導体装置中の容量素子の容量値を大きくするためには、配線の厚みを厚くする、配線の幅を広くする、配線間の距離，つまり層間絶縁膜の厚さを小さくする、などの手段が有効である。
【０００８】
ところが、このような容量素子は、半導体装置の配線を利用して設けられているので、配線を厚くすると、容量素子として使っていない他の配線も厚くなる結果、他の配線間の寄生容量が増大し、半導体全体の動作速度が低下するという不具合が生じる。
【０００９】
また、層間絶縁膜を薄くすると、半導体装置中の他の配線間の寄生容量が増大するので、同様に、半導体装置の動作速度が低下するという不具合がある。
【００１０】
また、配線の幅を広くすると、半導体装置全体の配線のために要する面積が増大し、半導体装置の小型化という要請に反する。
【００１１】
本発明の目的は、上述のような不具合の発生を抑制しつつ、配線を利用した，比較的大容量の容量素子を備えた半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の半導体装置は、トランジスタ，ダイオードなどの能動素子の多層配線層を形成する工程を利用して形成される容量素子を備えており、容量素子は、プラグ（又はビア）に相当する接続部材と共通の工程で形成された第１，第２縦方向配線部をそれぞれ有する第１，第２の配線を有し、第１，第２の縦方向配線部をＮ層目の層間絶縁膜の一部を挟んで横方向に相対向する構造によって、高い容量値を得るようにしている。つまり、薄い配線層とは異なり、厚いＮ層目の層間絶縁膜を貫通している第１，第２縦方向配線部間には大きな容量値が得られるからである。
【００１３】
第１，第２の配線は、Ｎ層目の層間絶縁膜を挟む櫛状の第１，第２下側配線部と櫛状の第１，第２上側配線部とを有していることにより、より大きな容量値が得られる。
【００１４】
さらに、Ｎ−１層目の層間絶縁膜とＮ層目の層間絶縁膜との間に比誘電率の高い容量絶縁膜を設けて、第１，第２の配線のうちの一方の配線の下側配線部と他方の配線の縦方向配線部とが容量絶縁膜を挟んで相対向する構造にすることで、より大きな容量値が得られる。
【００１５】
本発明の半導体装置の製造方法は、Ｎ層目の層間絶縁膜を貫通する能動素子の接続部材の形成工程を利用して、相対向する容量素子の第１，第２縦方向配線部を形成する方法である。
【００１６】
この方法により、上述のような容量値の高い容量素子を備えた半導体装置が容易に形成されることになる。
【００１７】
また、Ｎ−１層目の層間絶縁膜とＮ層目の層間絶縁膜との間に、誘電率の高い容量絶縁膜形成しておいて、第１配線又は第２配線に容量絶縁膜を挟んで下側配線部と対向する壁状部材を形成する工程を含ませることによって、大幅に容量値を向上させることができる。
【発明の効果】
【００１８】
本発明の半導体装置又はその製造方法によると、能動素子のビア（プラグ）を形成する工程を利用して、容量素子を構成する第１，第２の配線に、Ｎ層目の層間絶縁膜の一部を挟んで横方向に相対向する，第１，第２縦方向配線部を形成したので、半導体装置の占有面積の増大を抑制しつつ，容量値の大きい容量素子を備えた半導体装置が得られる。
【発明を実施するための最良の形態】
【００１９】
（第１の実施形態）
図１（ａ），（ｂ）は、順に、配線を用いて容量素子を設けている第１の実施形態に係る半導体装置の平面図，及びIb−Ib線における断面図である。図２（ａ），（ｂ）は、順に、第１の実施形態に係る半導体装置の容量素子領域のIIa−IIa線における断面図、及びトランジスタと容量素子の等価回路図である。本実施形態及び後述する各実施形態は、２層以上の多層配線構造を有する半導体装置を前提としており、説明を簡単にするために、２つの配線層を有する場合について説明するが、本発明の容量素子は、３層以上の配線層を有する半導体装置のうちのいずれか２つの配線層中の配線（下層配線であるＮ−１層目の配線及び上層配線であるＮ層目の配線）や接続部材（ビア，プラグ）を形成する工程を利用して形成されていればよい。
【００２０】
図１（ｂ），図２（ａ）に示すように、シリコン等の半導体からなる半導体基板５１の上方に、下側層間絶縁膜５（Ｎ−１層目の層間絶縁膜）と、上側層間絶縁膜６（Ｎ層目の層間絶縁膜）とが設けられており、半導体基板５１，下側層間絶縁膜５及び上側層間絶縁膜６に亘って、ロジックトランジスタが設けられるロジック領域Ｒａと、容量素子が設けられる容量素子領域Ｒｂとがある。
【００２１】
ロジック領域Ｒａには、半導体基板５１の表面部に形成され活性領域を区画するトレンチ分離５２と、活性領域に形成されたＭＩＳトランジスタとを備えている。ＭＩＳトランジスタは、半導体基板５１の活性領域上に形成されたゲート絶縁膜５３と、ゲート絶縁膜５３の上に形成されたゲート電極５４と、ゲート電極の側面を覆うサイドウォール５５と、半導体基板５１内に形成されたソース・ドレイン領域５６ａ，５６ｂとを有している。そして、上側層間絶縁膜６を挟んで第１層目配線５８（下層配線）と、プラグ５９及び第２層目配線６０（上層配線）とが設けられている。下側層間絶縁膜５を貫通して、ＭＩＳトランジスタのソース・ドレイン領域５６ａ，５６ｂに接続されるプラグ５７が設けられているとともに、図１（ｂ）に示されている断面とは別の断面において、第２下側配線部２ａとＭＩＳトランジスタのゲート電極５４とを接続するプラグ５７が形成されている（図１（ａ）参照）。
【００２２】
容量素子領域Ｒｂには、第１配線１と、第２配線２とが設けられている。下側層間絶縁膜５の上端部には、ロジック領域Ｒａの第１層目配線５８と共通の工程で形成された第１下側配線部１ａと第２下側配線部２ａとが埋め込まれ、上側層間絶縁膜６の上端部には、ロジック領域Ｒａの第２層目配線６０と共通の工程で形成された第１上側配線部１ｂと第２上側配線部２ｂとが埋め込まれている。そして、第１下側配線部１ａと第１上側配線部１ｂとは、ロジック領域Ｒａのプラグ５９と共通の工程で形成された壁状の第１縦方向配線部１ｃを介して互いに接続され、第２下側配線部２ａと第２上側配線部２ｂとはロジック領域Ｒａのプラグ５９と共通の工程で形成された壁状の第２縦方向配線部２ｃを介して互いに接続されている。第１下側配線部１ａ，第１上側配線部１ｂ及び第１縦方向配線部１ｃにより第１配線１が構成され、第２下側配線部２ａ，第２上側配線部２ｂ及び第２縦方向配線部２ｃにより第２配線２が構成されている。そして、図１（ａ）に示すように、第１上側配線部１ｂと第２上側配線部２ｂとは、横方向に相対向する櫛状の平面形状をそれぞれ有している。すなわち、第１上側配線部１ｂと第２上側配線部２ｂとの各々複数の櫛歯部分が交互に配置されており、各櫛歯部分を連結する連結部分が設けられている。同様に、第１下側配線部１ａと第２下側配線部２ａとは、横方向に相対向する櫛状の平面形状をそれぞれ有している。すなわち、第１下側配線部１ａと第２下側配線部２ａとの各々複数の櫛歯部分が交互に配置されており、各櫛歯部分を連結する連結部分が設けられている。同様に、第１縦方向配線部１ｃと第２縦方向配線部２ｃとは、Ｎ層目の層間絶縁膜である上側層間絶縁膜６の一部を挟んで横方向に相対向する櫛状の平面形状をそれぞれ有している。容量素子の第１配線１及び第２配線２は、上述のような構造を有している。
【００２３】
ただし、第１，第２縦方向配線部１ｃ，２ｃは、櫛状部材である各上側配線部１ｂ，２ｂと各下側配線部１ａ，２ａの櫛歯部分だけを接続する壁状の部材であってもよく、各上側配線部１ｂ，２ｂと各下側配線部１ａ，２ａの櫛歯の連結部に相当する部分には存在していなくてもよい。その場合にも、後述するように容量値の増大効果を充分得ることができる。さらに、本実施形態では、第１，第２縦方向配線部１ｃ，２ｃは、１つの連続した部材であるが、何カ所かで分断されていてもよい。その場合には、製造工程において、縦方向配線部１ｃ，２ｃを形成するための溝状の貫通穴が連続したものではないので、層間絶縁膜の強度を大きく確保することができる。
【００２４】
なお、上側層間絶縁膜６の上に、さらに上層の層間絶縁膜が形成され、その層間絶縁膜に壁状の各縦方向配線部とさらに上側の配線とが埋め込まれる構造を多層配線層に沿って、順次積層下容量素子を構成してもよい。
【００２５】
図２（ｂ）の等価回路図に示すように、第１，第２下側配線部１ａ，２ａ同士の間に１つの容量部が存在し、第１，第２上側配線部１ｂ，２ｂ同士の間に１つの容量部が存在し、第１，第２縦方向配線部１ｃ，２ｃ同士の間に１つの容量部が存在していて、容量素子は互いに並列に接続された３つの容量部を有している。そして、容量素子の第２配線２がＭＩＳトランジスタのゲート電極５４に接続されている。
【００２６】
なお、半導体装置には、ＭＩＳトランジスタに代えて、又はＭＩＳトランジスタに加えて、バイポーラトランジスタ，ダイオード等のＭＩＳトランジスタ以外の能動素子が配置されていてもよいし、能動素子だけでなく、能動素子に接続される１又は２以上の配線層と層間絶縁膜とが設けられていてもよい。
【００２７】
本実施形態の半導体装置中の容量素子によると、第１，第２下側配線部１ａ，２ａの間、第１，第２上側配線部１ｂ，２ｂの間だけでなく、第１，第２縦方向配線部１ｃ，２ｃの間においても、薄い絶縁膜を挟んで横方向に相対向しているので、第１，第２縦方向配線部１ｃ，２ｃの間にも容量が存在し、しかも、壁状の配線であることから、容量値が大幅に増大することになる。例えば、下側層間絶縁膜５及び上側層間絶縁膜６の誘電率を同じ値εとし、各下側配線部１ａ，２ａ，各上側配線部１ｂ，２ｂ及び各縦方向配線部１ｃ，２ｃの厚さをいずれもＡとし、各下側配線部１ａ，２ａ，各上側配線部１ｂ，２ｂの幅をＢとし、各下側配線部同士，各上側配線部同士及び各縦方向配線部同士の間隔をＷとし（各縦方向配線部１ｃ，２ｃと各下側配線部１ａ，２ａ等との幅の相違は無視する）、上側層間絶縁膜６の厚みＤとすると、横方向の配線ピッチ（Ｂ＋Ｗ）についての容量値Ｃ1 は、下記式（２）
Ｃ1 ≒εＬ（Ｄ＋Ａ）／Ｗ                                          （２）
で表される。
【００２８】
このときの容量値を、図１１（ａ）〜（ｃ）に示す従来の容量素子と比較すると、例えばＡ＝０．１μｍ，Ｂ＝０．１μｍ，Ｗ＝０．１μｍ，Ｄ＝０．４μｍのときには、Ｃ1 ／Ｃ0 ≒２．１である。すなわち、本実施形態の容量素子は、従来の容量素子に比べて、容量値を約２倍に高めることができる。
【００２９】
また、実施形態の容量素子の場合には、上側層間絶縁膜６の厚さを厚くすることにより、壁状の縦方向配線部１ｃ，２ｃ間の容量を増大させることができ、しかも、容量素子として使っていない配線の寄生容量もかえって低減されるなど、他に悪影響を及ぼすことなく、大容量の容量素子を形成することができる。
【００３０】
すなわち、縦方向に相対向する壁状の配線部分を有する容量素子により、容量値を増大させることができ、大容量の容量素子を形成することが可能となる。
【００３１】
−製造方法−
図３（ａ），（ｂ）および図４（ａ），（ｂ）は、第１の実施形態の半導体装置の製造工程の一例を示すIb−Ib線における断面図である。
【００３２】
図３（ａ）に示す工程の前に、ロジック領域Ｒａにおいて、活性領域を区画するトレンチ分離５２が形成され、活性領域に、ゲート絶縁膜５３と、ゲート電極５４と、サイドウォール５５と、ソース・ドレイン領域５６ａ，５６ｂとが形成される。
【００３３】
そして、図３（ａ）に示す工程で、ゲート絶縁膜５３の上に、シリコン酸化膜（例えばＢＰＳＧ膜）からなる下側層間絶縁膜５を形成した後、下側層間絶縁膜５に、ロジック領域Ｒａのゲート電極５４，ソース・ドレイン領域５６ａ，５６ｂ等に接続される接続孔と、配線パターンを形成するための淺溝と、容量素子領域Ｒｂの各下側配線部１ａ，２ａを形成するための淺溝とが形成される。その後、接続孔及び淺溝を埋めるとともに下側層間絶縁膜５を覆うアルミニウムや銅などの金属膜を堆積した後、ＣＭＰを行なって、アルミニウムや銅を接続孔や淺溝に埋め込むことにより、ロジック領域Ｒａには、信号接続用のプラグ５７及び第１層目配線５８を形成し、容量素子領域Ｒｂには第１，第２下側配線部１ａ，２ａを形成する。このとき、図示しない断面においても、半導体装置の各能動素子に接続される信号接続用の配線やプラグが形成される。
【００３４】
次に、図３（ｂ）に示す工程で、シリコン酸化膜などからなる上側層間絶縁膜６を形成し、上側層間絶縁膜６の上に、接続孔形成領域や貫通溝形成領域を開口した第１のレジスト膜Ｒｅ１を形成する。そして、第１のレジスト膜Ｒｅ１をマスクとして、ＣＦ4等のエッチングガスによるドライエッチングを行なって、上側層間絶縁膜６に、ロジック領域Ｒａの第１層目配線５８に到達する接続孔６５と、容量素子領域Ｒｂの第１，第２下側配線部１ａ，２ａにそれぞれ到達する貫通穴である貫通溝８とを形成する。各貫通溝８は、各下側配線部１ａ，２ａと共通の櫛歯型の平面形状を有しているが、各貫通溝８の幅は各下側配線部１ａ，２ａよりも少し狭い。
【００３５】
次に、図４（ａ）に示す工程で、第１のレジスト膜Ｒｅを除去した後、配線形成領域を開口した第２のレジスト膜Ｒｅ２を形成する。そして、そして、第２のレジスト膜Ｒｅ２をマスクとし、ＣＦ4等のエッチングガスによるドライエッチングを行なって、上側層間絶縁膜６に、ロジック領域Ｒａにおいては、接続孔６５につながる配線溝６６を形成し、容量素子領域Ｒｂにおいては、すでに形成されている各貫通溝８の幅を拡大してなる淺溝９を形成する。各淺溝９の平面形状は、各下側配線部１ａ，２ａと共通であるので、各淺溝９と貫通溝８とによって、段付きの溝が形成されることになる。
【００３６】
次に、図４（ｂ）に示す工程で、第２のレジスト膜Ｒｅ２を除去した後、スパッタやＣＶＤにより、接続孔６５，配線溝６６，貫通溝８及び淺溝９を埋めるとともに上側層間絶縁膜６を覆うアルミニウムや銅などの金属膜を堆積し、ＣＭＰにより、接続孔６５，配線溝６６，貫通溝８及び淺溝９に金属膜を埋め込んで、ロジック領域Ｒａにおける信号接続用のプラグ５９及び第２層目配線６０と、容量素子領域Ｒｂにおける第１，第２縦方向配線部１ｃ，２ｃ及び第１，第２上側配線部１ｂ，２ｂとを形成する。
【００３７】
以上の工程により、図１（ａ），（ｂ）及び図２（ａ）に示す構造を有する半導体装置を容易に形成することができる。
【００３８】
なお、本実施形態においては、平坦な側面を有する壁状ビア配線である縦方向配線部を設けたが、信号接続用の円柱状プラグを横方向につないで波状の側面を有する縦方向配線部を設けてもよい。その場合にも、従来の容量素子に比べると、容量値の増大効果を発揮することができる。
【００３９】
本実施形態では、デュアルダマシン法を利用したので、第１，第２縦方向配線部１ｃ，２ｃと、第１，第２上側配線部１ｂ，２ｂとが、ロジック領域Ｒａのプラグ５７及び第１層目配線５８と共通の工程で形成されるが、本実施形態の製造方法に代えて、シングルダマシン法を用いることも可能である。その場合には、第１，第２縦方向配線部１ｃ，２ｃがロジック領域Ｒａのプラグ５９と共通の工程で形成され、第１，第２上側配線部１ｂ，２ｂがロジック領域Ｒａの第２層目配線６０と共通の工程で形成されることになる。
【００４０】
（第２の実施形態）
図５（ａ）〜（ｃ）は、順に、配線を用いて容量素子を設けている第２の実施形態に係る半導体装置の容量素子領域の平面図，Vb−Vb線における断面図，Vc−Vc線における断面図である。
【００４１】
図５（ｂ），（ｃ）に示すように、本実施形態の半導体装置の容量素子領域Ｒｂには、第１の実施形態と同様の構造を有する下側層間絶縁膜５（Ｎ−１層目の層間絶縁膜）と、上側層間絶縁膜６（Ｎ層目の層間絶縁膜）と、第１，第２下側配線部１ａ，２ａと、第１，第２上側配線部１ｂ，２ｂとが設けられている。そして、第１下側配線部１ａと第１上側配線部１ｂとは、櫛歯の部分に設けられた円柱状の第１縦方向配線部１ｄを介して互いに接続され、第２下側配線部２ａと第２上側配線部２ｂとは、櫛歯の部分に設けられた円柱状の第２縦方向配線部２ｄを介して互いに接続されている。第１下側配線部１ａ，第１上側配線部１ｂ及び第１縦方向配線部１ｄにより第１配線１が構成され、第２下側配線部２ａ，第２上側配線部２ｂ及び第２縦方向配線部２ｄにより第２配線２が構成されている。そして、図４（ａ）に示すように、第１縦方向配線部１ｄと第２縦方向配線部２ｄとは、各下側配線部１ａ，２ａと各上側配線部１ｂ，２ｂとをそれぞれ接続する孤立した複数の円柱によって構成されている。このような第１配線１及び第２配線２により、１つの容量素子が構成されている。
【００４２】
なお、図５（ａ）〜（ｃ）には図示されていないが、ロジック領域Ｒａは、第１の実施形態におけるロジック領域Ｒａと同じ構造を有している。そして、ＭＩＳトランジスタのゲート電極と第２下側配線部２ａとがプラグを介して接続されている。
【００４３】
なお、半導体装置には、ＭＩＳトランジスタに代えて、又はＭＩＳトランジスタに加えて、バイポーラトランジスタ，ダイオード等のＭＩＳトランジスタ以外の能動素子が設けられていてもよいし、能動素子だけでなく、能動素子に接続される１又は２以上の配線層と層間絶縁膜とが設けられていてもよい。
【００４４】
本実施形態における容量素子が第１の実施形態における容量素子と異なる点は、縦方向配線部１ｄ，２ｄが連続した壁状の構造ではなく、互いに孤立した複数の円柱によって構成されている点である。このような構造は、製造過程において、例えば上側層間絶縁膜６が膜はがれを起こしやすい材料又は形状であって、各縦方向配線部を連続した形状にすると不具合が生じるような場合に好ましい。
【００４５】
本実施形態の容量素子においては、例えば、下側層間絶縁膜５及び上側層間絶縁膜６の誘電率を同じ値εとし、各下側配線部１ａ，２ａ，各上側配線部１ｂ，２ｂの厚さをいずれもＡとし、各下側配線部１ａ，２ａ，各上側配線部１ｂ，２ｂの幅をＢとし、各下側配線部１ａ，２ａ同士，各上側配線部１ｂ，２ｂ同士及び各縦方向配線部１ｄ，２ｄ同士の間隔をＷとし（各縦方向配線部１ｄ，２ｄ同士の間隔と各下側配線部１ａ，２ａ同士等との間隔の相違は無視する）、上側層間絶縁膜６の厚みＤとすると、横方向の配線ピッチ（Ｂ＋Ｗ）についての容量値Ｃ2 は、下記式（３）
Ｃ2 ≒εＬ［２Ａ＋｛（Ｄ−Ａ）／２｝］／Ｗ                          （３）
で表される。
【００４６】
このときの容量値を、図１１（ａ）〜（ｃ）に示す従来の容量素子と比較すると、例えばＡ＝０．１μｍ，Ｂ＝０．１μｍ，Ｗ＝０．１μｍ，Ｄ＝０．４μｍのときには、Ｃ2 ／Ｃ0 ≒１．５である。すなわち、本実施形態の容量素子は、従来の容量素子に比べて、容量値を約１．５倍に高めることができる。
【００４７】
（第３の実施形態）
図６（ａ）〜（ｃ）は、順に、配線を用いて容量素子を設けている第３の実施形態に係る半導体装置の容量素子領域の平面図，VIb−VIb線における断面図，VIc−VIc線における断面図である。
【００４８】
図６（ｂ），（ｃ）に示すように、本実施形態の半導体装置の容量素子領域Ｒｂには、第１の実施形態と同様の構造を有する下側層間絶縁膜５（Ｎ−１層目の層間絶縁膜）と、上側層間絶縁膜６（Ｎ層目の層間絶縁膜）と、第１，第２下側配線部１ａ，２ａと、第１，第２上側配線部１ｂ，２ｂとが設けられている。そして、第１下側配線部１ａと第１上側配線部１ｂとは、櫛歯の部分に設けられた円柱状の第１縦方向配線部１ｄを介して互いに接続され、第２下側配線部２ａと第２上側配線部２ｂとは、櫛歯の部分に設けられた円柱状の第２縦方向配線部２ｄを介して互いに接続されている。第１下側配線部１ａ，第１上側配線部１ｂ及び第１縦方向配線部１ｄにより第１配線１が構成され、第２下側配線部２ａ，第２上側配線部２ｂ及び第２縦方向配線部２ｄにより第２配線２が構成されている。そして、図４（ａ）に示すように、第１縦方向配線部１ｄと第２縦方向配線部２ｄとは、各下側配線部１ａ，２ａと各上側配線部１ｂ，２ｂとを互いに接続する孤立した複数の円柱によって構成されている。このような第１配線１及び第２配線２により、１つの容量素子が構成されている。
【００４９】
本実施形態における容量素子が、第２の実施形態における容量素子と異なる点は、円柱状の第１縦方向配線部１ｄと第２縦方向配線部２ｄとが、平面的にみると千鳥状に配置されている点である。このような容量素子の構造は、製造過程において、例えばリソグラフィの制限から、信号接続用のプラグ同士の最小配置間隔が信号接続用の配線の最小配置間隔Ｗよりも長いときに適している。
【００５０】
なお、図６（ａ）〜（ｃ）には図示されていないが、ロジック領域Ｒａは、第１の実施形態におけるロジック領域Ｒａと同じ構造を有している。そして、ＭＩＳトランジスタのゲート電極と第２下側配線部２ａとがプラグを介して接続されている。
【００５１】
なお、半導体装置には、ＭＩＳトランジスタに代えて、又はＭＩＳトランジスタに加えて、バイポーラトランジスタ，ダイオード等のＭＩＳトランジスタ以外の能動素子が設けられていてもよいし、能動素子だけでなく、能動素子に接続される１又は２以上の配線層と層間絶縁膜とが設けられていてもよい。
【００５２】
本実施形態の容量素子の場合、第１，第２縦方向配線部１ｄ，２ｄ間の間隔が、第１，第２下側配線部１ａ，２ａ間の間隔（２Ｗ＝０．２μｍ）よりも広い間隔（２Ｗ＝０．２５μｍ）であるとし、他の部分の寸法は第２の実施形態と同じであるとすると、横方向の配線ピッチ（Ｂ＋Ｗ）についての容量値ＣOは、１．２となる。すなわち、本実施形態の容量素子は、従来の容量素子に比べて、容量値を約１．２倍に高めることができる。
【００５３】
（第４の実施形態）
図７（ａ）〜（ｃ）は、順に、配線を用いて容量素子を設けている第４の実施形態に係る半導体装置の容量素子領域の平面図，VIIb−VIIb線における断面図，VIIc−VIIc線における断面図である。
【００５４】
図７（ｂ），（ｃ）に示すように、本実施形態の半導体装置の容量素子領域Ｒｂには、半導体基板５１の上方に、下側層間絶縁膜５（Ｎ−１層目の層間絶縁膜）と、上側層間絶縁膜６（Ｎ層目の層間絶縁膜）とが設けられている。下側層間絶縁膜５の上端部には、第２下側配線部２ａが埋め込まれ、上側層間絶縁膜６の上端部には、第１上側配線部１ｂと第２上側配線部２ｂが埋め込まれているが、第１下側配線部は設けられていない。そして、第１上側配線部１ｂとは一体的に形成された，上下に延びる第１壁状配線１ｆが設けられていて、第１上側配線部１ｂと第１壁状配線１ｆとにより、第１配線１が構成されている。第２下側配線部２ａと第２上側配線部２ｂとは円柱状の第２縦方向配線部２ｄを介して互いに接続されていて、第２下側配線部２ａ，第２上側配線部２ｂ及び第２縦方向配線部２ｄにより第２配線２が構成されている。また、下側層間絶縁膜５と上側層間絶縁膜６との間には、薄いシリコン窒化膜からなる容量絶縁膜１１が介在しており、第２下側配線部２ａの上面と第１壁状配線１ｆの下面とは容量絶縁膜１１を挟んで縦方向に相対向し、容量素子の主要部を構成している。なお、図７（ａ）に示すように、第１上側配線部１ｂと第１壁状配線１ｆとはＴ字状に交わっていて、第１壁状配線１ｆの側面と第２上側配線部２ｂの側面とは横方向に相対向して、容量素子の一部を構成している。また、図１（ｃ）に示すように、第１壁状配線１ｆの側面と第２縦方向配線部２ｄの側面とは横方向に相対向して容量素子の一部を構成している。さらに、第２縦方向配線部２ｄは、容量絶縁膜１１を貫通して、第２下側配線部２ａに接続されている。このような第１配線１及び第２配線２により、１つの容量素子が構成されている。
【００５５】
なお、図７（ａ）〜（ｃ）には図示されていないが、ロジック領域Ｒａは、第１の実施形態におけるロジック領域Ｒａと同じ構造を有している。そして、ＭＩＳトランジスタのゲート電極と第２下側配線部２ａとがプラグを介して接続されている。
【００５６】
なお、半導体装置には、ＭＩＳトランジスタに代えて、又はＭＩＳトランジスタに加えて、バイポーラトランジスタ，ダイオード等のＭＩＳトランジスタ以外の能動素子が設けられていてもよいし、能動素子だけでなく、能動素子に接続される１又は２以上の配線層と層間絶縁膜とが設けられていてもよい。
【００５７】
本実施形態の容量素子によると、第１配線１の一部に、信号接続用のビアと共に形成される壁状ビアである第１壁状配線１ｆを設けたことにより、第１壁状配線１ｆの下面が薄い容量絶縁膜１１を挟んで第２下側配線部２ａの上面と縦方向に相対向する構造を設けることができ、この部分に大きな容量を持たせることができる。容量絶縁膜１１の誘電率をε’とし、第２下側配線部２ａの幅をＢとし、容量絶縁膜１１の厚さを０．０３μｍとすると、この部分の容量値Ｃ3 は、下記式（４）
Ｃ3 ≒ε’ＬＢ／０．０３                                            （４）
となり、εをシリコン酸化膜ε’をシリコン窒化膜の誘電率とすると、この部分だけで、従来の容量素子の２．４倍の容量値を有することになる。
【００５８】
−製造方法−
図８（ａ）〜（ｃ）および図９（ａ）〜（ｃ）は、第４の実施形態の製造工程を示すVIIc−VIIc線における断面図である。
【００５９】
図８（ａ）に示す工程の前に、ロジック領域Ｒａにおいて、活性領域に、ゲート絶縁膜と、ゲート電極と、サイドウォールと、ソース・ドレイン領域とを有するＭＩＳトランジスタが形成される（図示せず、図３（ａ）参照）。
【００６０】
そして、図８（ａ）に示す工程で、半導体基板５１の上に、シリコン酸化膜（例えばＢＰＳＧ膜）からなる下側層間絶縁膜５を形成した後、下側層間絶縁膜５に、ロジック領域Ｒａのゲート電極，ソース・ドレイン領域等に接続される接続孔と、配線パターンを形成するための淺溝（いずれも図示せず、図３（ａ）参照）と、容量素子領域Ｒｂの第２下側配線部２ａを形成するための淺溝とが形成される。その後、接続孔及び淺溝を埋めるとともに下側層間絶縁膜５を覆うアルミニウムや銅などの金属膜を堆積した後、ＣＭＰを行なって、アルミニウムや銅を接続孔や淺溝に埋め込むことにより、ロジック領域Ｒａには、信号接続用のプラグ及び第１層目配線（いずれも図示せず、図３（ａ）参照）を形成し、容量素子領域Ｒｂには第２下側配線部２ａを形成する。このとき、図示しない断面においても、半導体装置の各能動素子に接続される信号接続用の配線やプラグが形成される。
【００６１】
そして、ＣＶＤ又はスパッタにより、下側層間絶縁膜５及び第２下側配線部２ａを覆う，シリコン窒化膜からなる，厚さ０．０３μｍの容量絶縁膜１１を形成した後、容量絶縁膜１１の上に、シリコン酸化膜からなる上側層間絶縁膜６を形成する。このとき、容量絶縁膜１１と上側層間絶縁膜６とは、本実施形態のように、互いにエッチング選択比が高い材料によって構成されていることが好ましい。
【００６２】
次に、図８（ｂ）に示す工程で、上側層間絶縁膜６の上に、第１配線１の第１壁状配線１ｆと第２配線２の第２縦方向配線部２ｄとを形成しようとする領域を開口した第１のレジスト膜Ｒｅ１０を形成した後、上側層間絶縁膜６のドライエッチングを行なって、上側層間絶縁膜６を貫通する壁状貫通穴２０と、柱状貫通穴２１とを形成する。このとき、図示しないが、ロジック領域においても、容量絶縁膜１１上までエッチングされた柱状貫通穴２１に相当する接続孔が形成される。なお、シリコン酸化膜からなる容量絶縁膜１１に対するエッチング選択比が高いシリコン窒化膜からなる容量絶縁膜１１は、エッチングストッパとして機能する。
【００６３】
次に、図８（ｃ）に示す工程で、第１のレジスト膜Ｒｅ１０を除去した後、各上側配線部１ｂ，２ｂを形成しようとする領域を開口した第２のレジスト膜Ｒｅ１１を形成する。このとき、第２のレジスト膜Ｒｅ１１は、壁状貫通穴２０の大部分を埋めている。
【００６４】
次に、図９（ａ）に示す工程で、第２のレジスト膜Ｒｅ１１をマスクとし、ＣＦ4等のエッチングガスによるドライエッチングを行なって、上側層間絶縁膜６に、第１，第２上側配線部を埋め込むための淺溝２２，２３を形成する。各淺溝２２，２３は、壁状貫通穴２０，柱状貫通穴２１につながっている。このとき、図示しないが、ロジック領域においては、接続孔につながる配線溝が形成される。この工程では、適切なエッチング時間を設定することにより、第１，第２上側配線部１ｂ，２ｂの厚さを適宜決定することができる。このとき、容量素子領域Ｒｂの壁状貫通穴２０のうち第２のレジスト膜Ｒｅ１１で覆われていない部分にだけ、幅が拡大された淺溝２２が形成される。
【００６５】
次に、図９（ｂ）に示す工程で、第２のレジスト膜Ｒｅ１１を残したままで、リン酸水溶液を用いたウエットエッチングにより容量絶縁膜１１の選択的エッチングを行なって、壁状貫通穴２０のうち第２のレジスト膜Ｒｅ１１によって覆われていない部分と、柱状貫通穴２１とに、容量絶縁膜１１を貫通する貫通孔２４，２５をそれぞれ形成する。容量絶縁膜１１をエッチングする際、容量素子領域Ｒｂの壁状貫通穴２０の底面に露出している大部分は第２のレジスト膜Ｒｅ１１で覆われているので、貫通孔２４が第２下側配線部２ａに接触することはない。このとき、図示しないが、ロジック領域においても柱状貫通穴２１に相当する接続孔の下の容量絶縁膜１１がエッチングされ、第１層目配線に到達する接続孔が形成される。
【００６６】
次に、図９（ｃ）に示す工程で、第２のレジスト膜Ｒｅ１１を除去した後、壁状貫通穴２０，柱状貫通穴２１，各淺溝２２，２３，及び各貫通孔２４，２５を埋めるとともに上側層間絶縁膜６を覆うアルミニウムや銅などの金属膜を堆積し、ＣＭＰにより、壁状貫通穴２０，柱状貫通穴２１，各淺溝２２，２３及び各貫通孔２４，２５に金属膜を埋め込んで、容量素子領域Ｒｂにおける第１壁状配線１ｆ及び第１，第２上側配線部１ｂ，２ｂを形成する。このとき、図示しないが、ロジック領域Ｒａにおいては、信号接続用のプラグ及び第２層目配線が形成される。
【００６７】
以上の工程により、図７（ａ）〜（ｃ）に示す構造を有する半導体装置を容易に形成することができる。
【００６８】
なお、本実施形態においては、第１配線１を互いに連続する第１壁状配線１ｆと第１上側配線部１ｂとによって構成したが、これは、容量素子の第１配線１を第１上側配線部１ｂを介して他の領域の素子（直接的には、より上層の配線層）と接続するために必要な構造である。したがって、例えば第１壁状配線１ｆの幅を第１上側配線部１ｂと同じ幅まで拡大することにより、第１壁状配線１ｆとさらに上層の配線層とをプラグ等によって接続することができるので、第１上側配線部１ｂは不要である。その場合、第１壁状配線１ｆの平面面積がより広くなるので、第１壁状配線１ｆの下面と第２下側配線部２ａの上面との相対向する部分の面積が大きくなり、容量値が拡大するとともに、図９（ｂ）に示す工程における貫通孔２４は形成されないので、容量素子の信頼性はより向上する。
【００６９】
（第５の実施形態）
図１０（ａ）〜（ｃ）は、順に、配線を用いて容量素子を設けている第５の実施形態に係る半導体装置の容量素子領域の平面図，Xb−Xb線における断面図，Xc−Xc線における断面図である。
【００７０】
図１０（ｂ），（ｃ）に示すように、本実施形態の半導体装置の容量素子領域Ｒｂには、半導体基板５１の上方に、下側層間絶縁膜５と、上側層間絶縁膜６と、第１配線１と、第２配線２とが設けられている。下側層間絶縁膜５の上端部には、櫛歯状の第１上側配線部１ａと第２下側配線部２ａとが埋め込まれ、上側層間絶縁膜６には、直線状の第１上側配線部１ｂと第２上側配線部２ｂとが埋め込まれている。そして、第１下側配線部１ａと第１上側配線部１ｂとは円柱状の第１縦方向配線部１ｄを介して互いに接続され、第２下側配線部２ａと第２上側配線部２ｂとは円柱状の第２縦方向配線部２ｄを介して互いに接続されている。また、上側層間絶縁膜６には、縦方向に延びる第１，第１壁状配線１ｆ，２ｆが埋め込まれており、各壁状配線１ｆ，２ｆの上端部はいずれも各上側配線部１ｂ，２ｂに接続されている。そして、図１０（ａ）に示すように、第１上側配線部１ｂ及び第１壁状配線１ｆと、第２上側配線部２ｂ及び第２壁状配線２ｆとは、櫛歯状の平面形状を有している。
【００７１】
また、下側層間絶縁膜５と上側層間絶縁膜６との間には、薄いシリコン窒化膜からなる容量絶縁膜１１が介在しており、第２下側配線部２ａの上面と第１壁状配線１ｆの下面とは容量絶縁膜１１を挟んで縦方向に相対向している。第１，第２縦方向配線部１ｄ，２ｄは、容量絶縁膜１１を貫通して、それぞれ第１，第２下側配線部１ａ，２ａに接続されている。
【００７２】
そして、第１下側配線部１ａ，第１上側配線部１ｂ，第１縦方向配線部１ｄ及び第１壁状配線１ｆにより第１配線１が構成され、第２下側配線部２ａ，第２上側配線部２ｂ，第２縦方向配線部２ｄ及び第２壁状配線２ｆにより第２配線２が構成されている。このような第１配線１及び第２配線２により、１つの容量素子が構成されている。
【００７３】
なお、図１０（ａ）〜（ｃ）には図示されていないが、ロジック領域Ｒａは、第１の実施形態におけるロジック領域Ｒａと同じ構造を有している。そして、ＭＩＳトランジスタのゲート電極と第２下側配線部２ａとがプラグを介して接続されている。
【００７４】
なお、半導体装置には、ＭＩＳトランジスタに代えて、又はＭＩＳトランジスタに加えて、バイポーラトランジスタ，ダイオード等のＭＩＳトランジスタ以外の能動素子が設けられていてもよいし、能動素子だけでなく、能動素子に接続される１又は２以上の配線層と層間絶縁膜とが設けられていてもよい。
【００７５】
本実施形態の容量素子が第４の実施形態の容量素子と異なる点は、第４の実施形態における第１壁状配線１ｆと第２下側配線部２ａとによって構成される容量部を横方向に交互に配置した点である。すなわち、第１壁状配線１ｆと第２下側配線部２ａとが容量絶縁膜１１を挟んで縦方向に相対向する容量部と、第２壁状配線２ｆと第１下側配線部１ａとが容量絶縁膜１１を挟んで縦方向に相対向する容量部とを横方向に交互に設けた点である。その結果、第１壁状配線１ｆと第２壁状配線２ｆとが横方向に相対向する部分にも、大容量値の容量部が形成される。
【００７６】
本実施形態の容量素子においては、下側層間絶縁膜５及び上側層間絶縁膜６の誘電率を同じ値εとし、各下側配線部１ａ，２ａ，各上側配線部１ｂ，２ｂの厚さをいずれもＡとし、各下側配線部１ａ，２ａ，各上側配線部１ｂ，２ｂの幅をＢとし、各下側配線部１ａ，２ａ同士，各上側配線部１ｂ，２ｂ同士及び各壁状配線１ｆ，２ｆ同士の間隔をＷとし（各壁状配線１ｆ，２ｆ同士の間隔と各下側配線部１ａ，２ａ同士との間隔の相違は無視する）、上側層間絶縁膜６の厚みＤとすると、配線ピッチ（Ｂ＋Ｗ）当たりの容量値は、下記式（５）
Ｃ4 ≒Ｌ｛ε(Ｄ＋Ａ−０．０３)/Ｗ＋ε’Ｂ/０．０３｝                  （５）
で表される。
【００７７】
このときの容量値を、図１１（ａ）〜（ｃ）に示す従来の容量素子と比較すると、例えばＡ＝０．１μｍ，Ｂ＝０．１μｍ，Ｗ＝０．１μｍ，Ｄ＝０．４μｍのときには、εをシリコン酸化膜ε’をシリコン窒化膜の誘電率とすると、Ｃ4 ／Ｃ0 ≒４．４である。すなわち、本実施形態の容量素子は、従来の容量素子に比べて、容量値を約４．４倍に高めることができる。
【００７８】
本実施形態における製造工程の図示及び説明は省略するが、図８（ａ），（ｂ）及び図９（ａ），（ｂ）に示す工程を利用して、各壁状配線１ｆ，２ｆと各下側配線部１ａ，２ａとを容易に形成することができる。
【００７９】
なお、上記各実施形態では、デュアルダマシン法を用いて配線，プラグ及び層間絶縁膜を形成しているが、シングルダマシン法を用いてもよいし、金属膜をエッチングによってパターニングする方法を採用することも可能である。
【産業上の利用可能性】
【００８０】
本発明の半導体装置は、容量素子を内蔵したＤＲＡＭ等のメモリ，ロジック回路，リニア回路などを有する半導体デバイス全般に利用することができる。
【図面の簡単な説明】
【００８１】
【図１】（ａ），（ｂ）は、順に、配線を用いて容量素子を設けている第１の実施形態に係る半導体装置の平面図，及びIb−Ib線における断面図である。
【図２】（ａ），（ｂ）は、順に、第１の実施形態に係る半導体装置の容量素子領域のIIa−IIa線における断面図、及びトランジスタと容量素子の等価回路図である。
【図３】（ａ），（ｂ）は、第１の実施形態の製造工程の前半部分を示すIb−Ib線における断面図である。
【図４】（ａ），（ｂ）は、第１の実施形態の製造工程の後半部分を示すIb−Ib線における断面図である。
【図５】（ａ）〜（ｃ）は、順に、配線を用いて容量素子を設けている第２の実施形態に係る半導体装置の容量素子領域の平面図，Vb−Vb線における断面図，Vc−Vc線における断面図である。
【図６】（ａ）〜（ｃ）は、順に、配線を用いて容量素子を設けている第３の実施形態に係る半導体装置の容量素子領域の平面図，VIb−VIb線における断面図，VIc−VIc線における断面図である。
【図７】（ａ）〜（ｃ）は、順に、配線を用いて容量素子を設けている第４の実施形態に係る半導体装置の容量素子領域の平面図，VIIb−VIIb線における断面図，VIIc−VIIc線における断面図である。
【図８】（ａ）〜（ｃ）は、第４の実施形態の製造工程の前半部分を示すVIIc−VIIc線における断面図である。
【図９】（ａ）〜（ｃ）は、第４の実施形態の製造工程の後半部分を示すVIIc−VIIc線における断面図である。
【図１０】（ａ）〜（ｃ）は、順に、配線を用いて容量素子を設けている第５の実施形態に係る半導体装置の容量素子領域の平面図，Xb−Xb線における断面図，Xc−Xc線における断面図である。
【図１１】（ａ）〜（ｃ）は、順に、配線を利用して容量素子を設けている従来の半導体装置の容量素子領域の平面図，Xb−Xb線における断面図，Xc−Xc線における断面図である。
【符号の説明】
【００８２】
１    第１配線
１ａ  第１下側配線部
１ｂ  第１上側配線部
１ｃ  第１縦方向配線部
１ｄ  第１縦方向配線部
１ｆ  第１壁状配線
２    第２配線
２ａ  第２下側配線部
２ｂ  第２上側配線部
２ｃ  第２縦方向配線部
２ｄ  第２縦方向配線部
２ｆ  第２壁状配線
５    下側層間絶縁膜
６    上側層間絶縁膜
８    貫通穴
９    淺溝
１１  容量絶縁膜
２０  壁状貫通穴
２１  柱状貫通穴
２２  淺溝
２３  淺溝
２４  貫通孔
２５  貫通孔
５１  半導体基板
５２  トレンチ分離
５３  ゲート絶縁膜
５４  ゲート電極
５５  サイドウォール
５６ａ，５６ｂ  ソース・ドレイン領域
５７  プラグ
５８  第１層目配線
５９  プラグ
６０  第２層目配線
６５  接続孔
６６  配線溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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