(57)【要約】      （修正有）【課題】ＳＢＤ素子を有する半導体集積回路装置の低コスト化を図る。【解決手段】半導体基板１の主面に第１の半導体領域及び第２の半導体領域を形成する工程と、前記第１の半導体領域の表面にシリサイド層１３を形成して、ショットキー接合を形成する工程と、前記半導体基板全面に絶縁膜１４を形成する工程と、前記第１及び第２の半導体領域上の前記絶縁膜に各々第１及び第２の接続孔１５を形成する工程と、前記第１及び第２の接続孔の内壁面及び底に沿ってバリアメタル膜１６を形成する工程と、前記第１及び第２の接続孔を埋め込むようにして前記絶縁膜上に導電膜を形成する工程と、前記導電膜をエッチングして、前記第１の接続孔の内壁面にサイドウォールスペーサ１８ｃを形成すると共に、前記第２の接続孔を埋め込む導電性プラグ１８ａ，１８ｄを形成する工程と、前記絶縁膜上に、前記第１の接続孔を通して前記シリサイド層、及び前記導電性プラグと接続される配線を形成する工程とを有する。【選択図】図１０
2005209710.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面の第１の領域に第１の半導体領域、前記半導体基板の主面の第２の領域に第２の半導体領域を形成する工程と、
前記第１の半導体領域の表面にシリサイド層を形成して、前記第１の半導体領域と前記シリサイド層とのショットキー接合を形成する工程と、
前記第１及び第２の領域を覆うようにして前記半導体基板の主面上に絶縁膜を形成する工程と、
前記第１の半導体領域上の前記絶縁膜に第１の接続孔を形成すると共に、前記第２の半導体領域上の前記絶縁膜に第２の接続孔を形成する工程と、
前記第１及び第２の接続孔の内部に、前記第１及び第２の接続孔の内壁面及び底に沿ってバリアメタル膜を形成する工程と、
前記第１及び第２の接続孔を埋め込むようにして前記絶縁膜上に導電膜を形成する工程と、
前記導電膜をエッチングして、前記第１の接続孔の内壁面にサイドウォールスペーサを形成すると共に、前記第２の接続孔を埋め込む導電性プラグを形成する工程と、
前記絶縁膜上に、前記第１の接続孔を通して前記シリサイド層と電気的に接続される配線、及び前記導電性プラグと電気的に接続される配線を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項２】
半導体基板の主面の第１の領域に第１の半導体領域、前記半導体基板の主面の第２の領域に第２の半導体領域を形成する工程と、
前記第１及び第２の領域を覆うようにして前記半導体基板の主面上に絶縁膜を形成する工程と、
前記第１の半導体領域上の前記絶縁膜に第１の接続孔を形成すると共に、前記第２の半導体領域上の前記絶縁膜に第２の接続孔を形成する工程と、
前記第１の接続孔内の前記第１の半導体領域の表面にシリサイド層を形成して、前記第１の半導体領域と前記シリサイド層とのショットキー接合を形成する工程と、
前記第１及び第２の接続孔の内部に、前記第１及び第２の接続孔の内壁面及び底に沿ってバリアメタル膜を形成する工程と、
前記第１及び第２の接続孔を埋め込むようにして前記絶縁膜上に導電膜を形成する工程と、
前記導電膜をエッチングして、前記第１の接続孔の内壁面にサイドウォールスペーサを形成すると共に、前記第２の接続孔を埋め込む導電性プラグを形成する工程と、
前記絶縁膜上に、前記第１の接続孔を通して前記シリサイド層と電気的に接続される配線、及び前記導電性プラグと電気的に接続される配線を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項１又は請求項２に記載の半導体集積回路装置の製造方法において、
前記第１の接続孔は、第２の接続孔よりも大きいことを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項１又は請求項２に記載の半導体集積回路装置の製造方法において、
前記導電膜は、タングステン膜であることを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の製造技術に関し、特に、ショットキーバリアダイオード素子を有する半導体集積回路装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体集積回路装置の高集積化や多機能化に伴い、トランジスタ素子、容量素子、抵抗素子等の各素子間を電気的に接続する配線は微細化され、配線の層数も増加している。配線の微細化は、層間絶縁膜に形成される接続孔のアスペクト比（深さ／直径）の増加を招き、接続孔内における配線のステップカバレージが低下し、下層配線と上層配線との接続不良や、半導体基板に形成された半導体領域（不純物拡散層）と上層配線との接続不良が生じ易くなる。
【０００３】
そこで、層間絶縁膜に形成された接続孔内に導電性プラグを形成し、この導電性プラグを介して、下層配線と上層配線とを電気的に接続、若しくは半導体基板に形成された半導体領域と上層配線とを電気的に接続する配線技術が採用されている。
【０００４】
一方、半導体集積回路装置の整流回路等には、ショットキーバリアダイオード（ＳＢＤ：Ｓchottky Ｂarrier Ｄiode）素子が使用されている。このＳＢＤ素子においては、様々な構造のものが提案され、実用化されているが、例えば特開２０００−１７４２９３号公報には、半導体基板とチタンシリサイド層とのショットキー接合からなるＳＢＤ素子が開示されている。
【０００５】
【特許文献１】特開２０００−１７４２９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＳＢＤ素子を有する半導体集積回路装置においても低コスト化が要求されている。そこで、本発明者は、半導体集積回路装置の低コスト化を図るため、導電性プラグを用いて下層の導電体と上層の配線とを電気的に接続する配線技術に着目し、本発明をなした。
【０００７】
本発明の目的は、ＳＢＤ素子を有する半導体集積回路装置の低コスト化を図ることが可能な技術を提供することにある。
本発明の他の目的は、特性バラツキの少ないＳＢＤ素子を低コストで実現することが可能な技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【０００９】
（１）半導体集積回路装置の製造方法において、
半導体基板の主面の第１の領域に第１の半導体領域、前記半導体基板の主面の第２の領域に第２の半導体領域を形成する工程と、
前記第１の半導体領域の表面にシリサイド層を形成して、前記第１の半導体領域と前記シリサイド層とのショットキー接合を形成する工程と、
前記第１及び第２の領域を覆うようにして前記半導体基板の主面上に絶縁膜を形成する工程と、
前記第１の半導体領域上の前記絶縁膜に第１の接続孔を形成すると共に、前記第２の半導体領域上の前記絶縁膜に第２の接続孔を形成する工程と、
前記第１及び第２の接続孔の内部に、前記第１及び第２の接続孔の内壁面及び底に沿ってバリアメタル膜を形成する工程と、
前記第１及び第２の接続孔を埋め込むようにして前記絶縁膜上に導電膜を形成する工程と、
前記導電膜をエッチングして、前記第１の接続孔の内壁面にサイドウォールスペーサを形成すると共に、前記第２の接続孔を埋め込む導電性プラグを形成する工程と、
前記絶縁膜上に、前記第１の接続孔を通して前記シリサイド層と電気的に接続される配線、及び前記導電性プラグと電気的に接続される配線を形成する工程とを有する。
【００１０】
（２）半導体集積回路装置の製造方法において、
半導体基板の主面の第１の領域に第１の半導体領域、前記半導体基板の主面の第２の領域に第２の半導体領域を形成する工程と、
前記第１及び第２の領域を覆うようにして前記半導体基板の主面上に絶縁膜を形成する工程と、
前記第１の半導体領域上の前記絶縁膜に第１の接続孔を形成すると共に、前記第２の半導体領域上の前記絶縁膜に第２の接続孔を形成する工程と、
前記第１の接続孔内の前記第１の半導体領域の表面にシリサイド層を形成して、前記第１の半導体領域と前記シリサイド層とのショットキー接合を形成する工程と、
前記第１及び第２の接続孔の内部に、前記第１及び第２の接続孔の内壁面及び底に沿ってバリアメタル膜を形成する工程と、
前記第１及び第２の接続孔を埋め込むようにして前記絶縁膜上に導電膜を形成する工程と、
前記導電膜をエッチングして、前記第１の接続孔の内壁面にサイドウォールスペーサを形成すると共に、前記第２の接続孔を埋め込む導電性プラグを形成する工程と、
前記絶縁膜上に、前記第１の接続孔を通して前記シリサイド層と電気的に接続される配線、及び前記導電性プラグと電気的に接続される配線を形成する工程とを有する。
【００１１】
（３）前記手段（１）又は手段（２）に記載の半導体集積回路装置の製造方法において、前記第１の接続孔は、第２の接続孔よりも大きい。
【００１２】
（４）前記手段（１）又は手段（２）に記載の半導体集積回路装置の製造方法において、前記導電膜は、タングステン膜である。
【発明の効果】
【００１３】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
本発明によれば、ＳＢＤ素子を有する半導体集積回路装置の低コスト化を図ることができる。
本発明によれば、特性バラツキの少ないＳＢＤ素子を低コストで実現することができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１５】
（実施形態１）
本実施形態１では、同一基板にＳＢＤ素子と、絶縁ゲート型電界効果トランジスタとしてＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）とを有する半導体集積回路装置に本発明を適用した例について説明する。
【００１６】
図１乃至図１１は、実施形態１の半導体集積回路装置に係わる図であり、
図１は、半導体集積回路装置の一部を示す模式的平面図であり、
図２は、図１のａ−ａ線に沿う模式的断面図であり、
図３乃至図１１は、半導体集積回路装置の製造工程を示す模式的断面図である。なお、図８は図７の一部を拡大した模式的断面図であり、図１１は図１０の一部を拡大した模式的断面図である。また、図面を見易くするため、図２乃至図１１においては、断面を表すハッチングを部分的に省略した図もある。
【００１７】
図１に示すように、本実施形態１の半導体集積回路装置は、半導体基板として例えば単結晶シリコンから成るｐ型シリコン基板１（以下単に基板と呼ぶ）を主体に構成されている。
【００１８】
基板１の主面（素子形成面，回路形成面）には、素子分離領域２によって区画された複数の素子形成領域が形成されている。図１及び図２に示すように、第１の素子形成領域にはｎ型ウエル領域（不純物拡散層）４及びｐ型ＭＩＳＦＥＴ２０ｐが形成され、第２の素子形成領域にはｎ型半導体領域（不純物拡散層）３及びショットキーバリアダイオード（ＳＢＤ）素子２１が形成されている。また、図２には図示していないが、第３の素子形成領域にはｐ型ウエル領域及びｎ型ＭＩＳＦＥＴ２０ｎが形成されている。即ち、本実施形態１の半導体集積回路装置は、同一の半導体基板に、相補型ＭＩＳＦＥＴ（２０ｐ，２０ｎ）及びＳＢＤ素子２１を搭載している。
【００１９】
素子分離領域２は、これに限定されないが、例えば選択酸化法によって形成された酸化絶縁膜で構成されている。
【００２０】
ｐ型及びｎ型ＭＩＳＦＥＴ（２０ｐ，２０ｎ）は、主に、チャネル形成領域、ゲート絶縁膜５、ゲート電極６、ソース領域及びドレイン領域を有する構成になっている。ゲート絶縁膜５はｐ型シリコン基板１の主面に設けられ、ゲート電極６は基板１の主面上にゲート絶縁膜５を介在して設けられ、チャネル形成領域はゲート電極６の直下における基板１（ｐ型ＭＩＳＦＥＴ２０ｐはｎ型ウエル領域４，ｎ型ＭＩＳＦＥＴ２０ｎはｐ型ウエル領域）の表層部に設けられている。ソース領域及びドレイン領域は、チャネル形成領域のチャネル長方向における両側にチャネル形成領域を挟むようにして設けられている。
【００２１】
ｐ型ＭＩＳＦＥＴ２０ｐのソース領域及びドレイン領域は、エクステンション領域である一対のｐ型半導体領域７、及びコンタクト領域である一対のｐ型半導体領域９を有する構成になっている。ｐ型半導体領域７はゲート電極６に整合して形成され、ｐ型半導体領域９はゲート電極６の側壁に設けられたサイドウォールスペーサ８に整合して形成されている。
【００２２】
ｎ型ＭＩＳＦＥＴ２０ｎのソース領域及びドレイン領域は、エクステンション領域である一対のｎ型半導体領域、及びコンタクト領域である一対のｎ型半導体領域を有する構成になっている。エクステンション領域であるｎ型半導体領域はゲート電極６に整合して形成され、コンタクト領域であるｎ型半導体領域はゲート電極６の側壁面に設けられたサイドウォールスペーサ８に整合して形成されている。
【００２３】
ｐ型及びｎ型ＭＩＳＦＥＴ（２０ｐ，２０ｎ）において、ゲート電極６、ｐ型半導体領域９、ｎ型半導体領域（コンタクト領域）の夫々の表面には、低抵抗化を図るため、金属・半導体反応層であるシリサイド層（１３ａ，１３ｂ）が形成されている。これらのシリサイド層（１３ａ，１３ｂ）は、例えばサリサイド（Ｓalicide：Ｓelf Ａligned Ｓilicide）技術により、サイドウォールスペーサ８に整合して形成されている。即ち、本実施形態のｎ型及びｐ型ＭＩＳＦＥＴはサリサイド構造になっている。
【００２４】
ＳＢＤ素子２１は、ｎ型半導体領域３をカソード領域とし、このｎ型半導体領域３の表層部に形成されたシリサイド層１３ｃをアノード領域し、これらのｎ型半導体領域３とシリサイド層１３ｃとのショットキー接合によって構成されている。
【００２５】
ｎ型半導体領域３の表層部には、コンタクト領域であるｎ型半導体領域１０が形成されており、このｎ型半導体領域１０の表層部にはシリサイド層１３ｄが形成されている。ｎ型半導体領域１０は、ｎ型半導体領域３よりも高不純物濃度で形成されている。例えば、ｎ型半導体領域１０は、１×１０２０［atoms／cm３］程度の不純物濃度で形成され、ｎ型半導体領域３は、１×１０１６［atoms／cm３］程度の不純物濃度で形成されている。
【００２６】
シリサイド層１３ｃは、ｐ型シリコン基板１の主面上に設けられた不純物導入用マスク１１に整合して形成され、シリサイド層１３ｄは、不純物導入用マスク１１及び素子分離領域２に整合して形成されている。
【００２７】
ｐ型シリコン基板１の主面上には、第１乃至第３の素子形成領域を覆うようにして、例えば酸化シリコンからなる層間絶縁膜１４が形成されている。
【００２８】
ｐ型半導体領域９上には、層間絶縁膜１４の表面からシリサイド層１３ａに到達する接続孔１５ａが設けられている。接続孔１５ａの内部には、接続孔１５ａの壁面及び底面に沿って形成されたバリアメタル膜１６を介在して導電性プラグ１８ａが埋め込まれている。ｐ型半導体領域９は、シリサイド層１３ａ、バリアメタル膜１６及び導電性プラグ１８ａを介在して、層間絶縁膜１４上を延在する配線１９ａと電気的に接続されている。
【００２９】
ｎ型半導体領域１０上には、層間絶縁膜１４の表面からシリサイド層１３ｄに到達する接続孔１５ｄが設けられている。接続孔１５ｄの内部には、接続孔１５ｄの壁面及び底面に沿って形成されたバリアメタル膜１６を介在して導電性プラグ１８ｄが埋め込まれている。ｎ型半導体領域１０は、シリサイド層１３ｄ、バリアメタル膜１６及び導電性プラグ１８ｄを介在して、層間絶縁膜１４上を延在する配線１９ｄと電気的に接続されている。
【００３０】
アノード領域であるシリサイド層１３ｃには、層間絶縁膜１４の表面からシリサイド層１３ｃに到達する接続孔１５ｃが設けられている。接続孔１５ｃの内部には、接続孔１５ｃの側壁面及び底面に沿ってバリアメタル膜１６が設けられており、更にバリアメタル膜１６を介在し、接続孔１５ｃの側壁面を覆うようにしてサイドウォールスペーサ１８ｃが設けられている。シリサイド層１３ｃには、接続孔１５ｃを通して、層間絶縁膜１４上を延在する配線１９ｃの一部が電気的に接続されている。
【００３１】
接続孔１５ｃは、接続孔１５ａ及び１５ｄよりも大きい外形サイズで形成されている。例えば、接続孔１５ｃは４μｍ×５μｍ程度の外形サイズで形成され、接続孔１５ａ及び１５ｄは０．４５μｍ×０．４５μｍ程度の外形サイズで形成されている。
【００３２】
シリサイド層１３ａ，１３ｃ，１３ｄの夫々は、例えば、１００ｎｍ程度の厚さのチタンシリサイド（ＴｉＳｉ）で形成されている。バリアメタル膜１６は、例えば、基板側からチタン（Ｔｉ）膜及びチタンナイトライド（ＴｉＮ）膜を順次積層した積層膜（Ｔｉ／ＴｉＮ）で形成され、この積層膜の厚さは１００ｎｍ程度になっている。バリアメタル膜１６は、導電プラグ（１８ａ，１８ｄ）の原子や配線の原子が半導体領域に拡散するのを防止する目的で設けられている。
【００３３】
次に、半導体集積回路装置の製造について、図３乃至図１１を用いて説明する。
【００３４】
まず、比抵抗１０［Ωｃｍ］を有する単結晶シリコンからなるｐ型シリコン基板１を準備し、その後、ｐ型シリコン基板１の主面に、素子形成領域を区画する素子分離領域２を形成し、その後、第１の素子形成領域（ｐ型ＭＩＳＦＥＴ形成領域）にｎ型ウエル領域４、第３の素子形成領域（ｎ型ＭＩＳＦＥＴ形成領域）にｐ型ウエル領域、第２の素子形成領域（ＳＢＤ形成領域）にｎ型半導体領域３を形成し、その後、図３に示すように、第１の素子形成領域にｐ型ＭＩＳＦＥＴ２０ｐを形成すると共に、図示していないが、第３の素子形成領域にｎ型ＭＩＳＦＥＴ２０ｎを形成する。ｐ型及びｎ型ＭＩＳＦＥＴ（２０ｐ，２０ｎ）の形成は、第１及び第３の素子形成領域にゲード絶縁膜５を形成し、その後、第１及び第３の素子形成領域上を含む基板１の主面上の全面に多結晶シリコン膜を形成し、その後、前記多結晶シリコン膜をパターンニングして、第１及び第３の素子形成領域にゲート電極６を形成し、その後、第１の素子形成領域に不純物（ボロン）を選択的にイオン注入して一対のｐ型半導体領域（エクステンション領域）７、第３の素子形成領域に不純物（例えば砒素）を選択的にイオン注入して一対のｎ型半導体領域（エクステンション領域）を形成し、その後、第１及び第３の素子形成領域上を含む基板１の主面上の全面に例えば酸化シリコンからなる絶縁膜を形成し、その後、前記絶縁膜にＲＩＥ（Ｒeactive Ｉon Ｅtching）等の異方性エッチングを施して、ゲート電極６の側壁面にサイドウォールスペーサ８を形成し、その後、第１の素子形成領域に不純物（ボロン）を選択的にイオン注入して一対のｐ型半導体領域（コンタクト領域）９、第３の素子形成領域に不純物（例えば砒素）を選択的にイオン注入して一対のｎ型半導体領域（コンタクト領域）を形成することによって行われる。
【００３５】
この工程において、図３に示すように、第２の素子形成領域にｎ型半導体領域１０が形成される。ｎ型半導体領域１０は、ｎ型ＭＩＳＦＥＴ２０ｎのコンタクト領域であるｎ型半導体領域と同一工程で形成される。なお、ｎ型半導体領域１０は、ｎ型ＭＩＳＦＥＴ２０ｎのコンタクト領域であるｎ型半導体領域と同一工程で形成しなくてもよい。
【００３６】
次に、図３に示すように、第２の素子形成領域上に、例えば酸化シリコン膜からなるマスク１１を形成する。このマスク１１は、シリサイド層１３ｃ、１３ｄを分離して形成するために設けられる。
【００３７】
次に、自然酸化膜等を除去して、ゲート電極６の表面、及びコンタクト領域（９，１０等）の表面、及びマスク１１で規定されたｎ型半導体領域３の表面を露出させた後、図４に示すように、これらの表面上を含む基板１の主面上の全面に高融点金属膜として例えばチタン（Ｔｉ）膜１２をスパッタ法で形成し、その後、半導体領域（９，１０，３）のシリコン（Ｓｉ）、並びにゲート電極６のＳｉとチタン膜１２のチタンとを反応させる熱処理を施して、図５に示すように、半導体領域（９，１０，３）の表面、並びにゲート電極６の表面に金属・半導体反応層であるシリサイド（ＴｉＳｉ）層（１３ａ，１３ｂ，１３ｃ，１３ｄ）を形成する。シリサイド層１３ａ及び１３ｂは、サイドウォールスペーサ８に整合して形成される。シリサイド層１３ｃ及び１３ｄは、マスク１１に整合して形成される。
【００３８】
次に、シリサイド層（１３ａ，１３ｂ，１３ｃ，１３ｄ）が形成された領域以外の未反応のチタン膜１２を選択的に除去し、その後、シリサイド層（１３ａ，１３ｂ，１３ｃ，１３ｄ）を活性化させる熱処理を施す。
【００３９】
次に、第１乃至第３の素子形成領域上を含む基板１の主面上の全面に例えば酸化シリコン膜からなる層間絶縁膜１４をＣＶＤ（Ｃhemical Ｖapor Ｄeposition）法で形成し、その後、層間絶縁膜１４の表面をＣＭＰ法で平坦化する。
【００４０】
次に、図６に示すように、層間絶縁膜１４の表面からシリサイド層１３ａに到達する接続孔１５ａ、層間絶縁膜１４の表面からシリサイド層１３ｃに到達する接続孔１５ｃ、並びに層間絶縁膜１４の表面からシリサイド層１３ｄに到達する接続孔１５ｄ等を形成する。
【００４１】
次に、図７に示すように、接続孔（１５ａ，１５ｃ，１５ｄ）の内部を含む層間絶縁膜１４上の全面に、例えば基板側からＴｉ膜／ＴｉＮ膜をスパッタ法で順次堆積してバリアメタル膜１６を形成する。バリアメタル膜１６は、例えば１５０ｎｍ程度の膜厚で形成する。バリアメタル膜１６は、接続孔（１５ａ，１５ｃ，１５ｄ）の内部において、接続孔の側壁面及び底面に沿って形成される。ここで、バリアメタル膜１６は、前述したように、配線及び導電性プラグの原子が半導体基板の半導体領域に拡散するのを防止する目的で形成されるが、後述するタングステン膜のエッチング時におけるエッチングストッパ膜としても使用される。
【００４２】
この工程において、図８に示すように、接続孔１５ｃの底の角部では、バリアメタル膜１６の膜厚が薄くなる。また、この角部においてはバリアメタル膜１６の膜応力が集中し易い。このようなことから、角部のバリアメタル膜１６には、構造上、プロセスのダメージや汚染に対して敏感で欠陥が入りやすい。
【００４３】
次に、図９に示すように、接続孔（１５ａ，１５ｃ，１５ｄ）の内部を埋め込むようにして、層間絶縁膜１４上の全面に、例えば導電膜として例えばタングステン（Ｗ）膜１７をＣＶＤ法で形成する。
【００４４】
次に、エッチバック法を使用し、タングステン膜１７をドライエッチングして、図１０に示すように、接続孔１５ａ及び１５ｄの内部にタングステン膜１７からなる導電性プラグ（１８ａ，１８ｄ）を形成すると共に、接続孔１５ｃの内部の側壁面にタングステン膜１７からなるサイドウォールスペーサ１８ｃを形成する。
【００４５】
この工程において、図１１に示すように、接続孔１５ｃの底の角部はサイドウォールスペーサ１８ｃで覆われるため、この角部におけるバリアメタル膜１６はタングステン膜１７のドライエッチングにおけるダメージ・汚染等を受けない。
【００４６】
また、この工程において、タングステン膜１７のエッチングは、バリアメタル膜１６に対して選択性がある条件で行う。例えばＷとＴｉＮとのエッチング比が５０〜１００：１の条件で行う。
【００４７】
次に、接続孔１５ｃの内部、並びに導電性プラグ（１８ａ，１８ｄ）上を含む層間絶縁膜１４上の全面に、例えばアルミニウム膜、又はアルミ合金膜、又は銅膜、又は銅合金膜からなる金属膜を形成し、その後、前記金属膜をパターンニングして配線（１９ａ，１９ｃ，１９ｄ）を形成し、その後、これらの配線をマスクにしてバリアメタル膜１６をパターンニングする。これにより、図１及び図２に示す構造となる。
【００４８】
本実施形態１において、ＳＢＤ素子２１は、サリサイド構造のＭＩＳＦＥＴの形成工程と、導電プラグを用いて下層の導電体と上層の配線とを電気的に接続する工程によって形成されている。従って、ホトマスク工程を追加せずに、ＳＢＤ素子２１を混載することができるため、半導体集積回路装置の低コスト化を図ることができる。
【００４９】
図８に示すように、接続孔１５ｃの底の角部では、バリアメタル膜１６の膜厚が薄くなる。また、この角部においてはバリアメタル膜１６の膜応力が集中し易い。このようなことから、角部のバリアメタル膜１６には、構造上、プロセスのダメージや汚染に対して敏感で欠陥が入りやすい。バリアメタル膜１６の欠陥を介してシリサイド層１３ｃと配線１９ｃとが反応し、リーク電流が発生すると、ＳＢＤ素子２１の特性にバラツキが生じ、特性の安定化が得られなくなる。
【００５０】
これに対し、本実施形態１では、図１１に示すように、接続孔１５ｃの底の角部はサイドウォールスペーサ１８ｃで覆われるため、この角部におけるバリアメタル膜１６はタングステン膜１７のドライエッチングにおけるダメージ・汚染等を受けない。従って、特性バラツキの少ないＳＢＤ素子２１を低コストで形成することができる。
【００５１】
（実施形態２）
前述の実施形態１では、接続孔を形成する前にシリサイド層を形成する例について説明したが、本実施形態２では、接続孔を形成した後にシリサイド層を形成する例について説明する。
まず、前述と同様の方法で、図１２に示すように、ＭＩＳＦＥＴ及びｎ型半導体領域１０を形成する。
【００５２】
次に、第１乃至第３の素子形成領域上を含む基板１の主面上の全面に例えば酸化シリコン膜からなる層間絶縁膜１４をＣＶＤ法で形成し、その後、層間絶縁膜１４の表面をＣＭＰ法で平坦化する。
【００５３】
次に、図１３に示すように、層間絶縁膜１４の表面からｐ型半導体領域９に到達する接続孔１５ａ、層間絶縁膜１４の表面からｎ型半導体領域３に到達する接続孔１５ｃ、並びに層間絶縁膜１４の表面からｎ型半導体領域１０に到達する接続孔１５ｄ等を形成する。
【００５４】
次に、図１４に示すように、接続孔（１５ａ，１５ｃ，１５ｄ）の内部を含む層間絶縁膜１４上の全面に、高融点金属膜として例えばチタン（Ｔｉ）膜１２をスパッタ法で形成する。チタン膜１２は、接続孔の内壁面及び底に沿って形成される。
【００５５】
次に、半導体領域（９，１０，３）のシリコン（Ｓｉ）とチタン膜１２のチタンとを反応させる熱処理を施して、図１５に示すように、半導体領域（９，１０，３）の表面に金属・半導体反応層であるシリサイド（ＴｉＳｉ）層（１３ａ，１３ｃ，１３ｄ）を形成する。これらのシリサイド層は、接続孔に整合して形成される。
【００５６】
次に、シリサイド層（１３ａ，１３ｃ，１３ｄ）が形成された領域以外の未反応のチタン膜１２を選択的に除去し、その後、シリサイド層（１３ａ，１３ｃ，１３ｄ）を活性化させる熱処理を施す。
【００５７】
次に、前述の実施形態１と同様の方法で、接続孔（１５ａ，１５ｃ，１５ｄ）の内部を含む層間絶縁膜１４上の全面にバリアメタル膜１６を形成し、その後、前述の実施形態１と同様の方法で、図１６に示すように、導電性プラグ（１８ａ，１８ｄ）を形成すると共に、サイドウォールスペーサ１８ｃを形成し、その後、前述の実施形態１と同様の方法で配線（１９ａ，１９ｃ，１９ｄ）を形成する。
このように、本実施形態２においても、前述の実施形態１と同様の効果が得られる。
【００５８】
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
例えば、前述の実施形態では、導電性プラグの材料としてタングステン膜を用いた例について説明したが、導電性プラグの材料としては他のものを用いてもよい。
また、前述の実施形態では、バリアメタル膜としてＴｉ膜／ＴｉＮ膜の積層膜を用いた例について説明したが、バリアメタル膜としては他のものを用いてもよい。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施形態１である半導体集積回路装置の一部を示す模式的平面図である。
【図２】図１のａ−ａ線に沿う模式的断面図である。
【図３】本発明の実施形態１である半導体集積回路装置の製造工程を示す模式的断面図である。
【図４】本発明の実施形態１である半導体集積回路装置の製造工程を示す模式的断面図である。
【図５】本発明の実施形態１である半導体集積回路装置の製造工程を示す模式的断面図である。
【図６】本発明の実施形態１である半導体集積回路装置の製造工程を示す模式的断面図である。
【図７】本発明の実施形態１である半導体集積回路装置の製造工程を示す模式的断面図である。
【図８】図７の一部を拡大した模式的断面図である。
【図９】本発明の実施形態１である半導体集積回路装置の製造工程を示す模式的断面図である。
【図１０】本発明の実施形態１である半導体集積回路装置の製造工程を示す模式的断面図である。
【図１１】図１０の一部を拡大した模式的断面図である。
【図１２】本発明の実施形態２である半導体集積回路装置の製造工程を示す模式的断面図である。
【図１３】本発明の実施形態２である半導体集積回路装置の製造工程を示す模式的断面図である。
【図１４】本発明の実施形態２である半導体集積回路装置の製造工程を示す模式的断面図である。
【図１５】本発明の実施形態２である半導体集積回路装置の製造工程を示す模式的断面図である。
【図１６】本発明の実施形態２である半導体集積回路装置の製造工程を示す模式的断面図である。
【符号の説明】
【００６０】
１…半導体基板、２…素子分離領域、３…カソード用ｎ型半導体領域、４…ｎ型ウエル領域、５…ゲート絶縁膜、６…ゲート電極、７…ｐ型半導体領域、８…サイドウォールスペーサ、９…ｐ型半導体領域、１０…ｎ型半導体領域、１１…マスク、１２…チタン（Ｔｉ）膜、１３ａ，１３ｂ，１３ｃ，１３ｄ…シリサイド層、１４…層間絶縁層、１５ａ，１５ｃ，１５ｄ…接続孔、１６…バリアメタル膜、１７…タングステン（Ｗ）膜、１８ａ，１８ｄ…導電性プラグ、１８ｃ…サイドウォールスペーサ、１９ａ，１９ｃ，１９ｄ…配線、２０ｎ…ｎ型ＭＩＳＦＥＴ、２０ｐ…ｐ型ＭＩＳＦＥＴ、２１…ＳＢＤ素子。
【図１】
2005209710.tif 000003
【図２】
2005209710.tif 000004
【図３】
2005209710.tif 000005
【図４】
2005209710.tif 000006
【図５】
2005209710.tif 000007
【図６】
2005209710.tif 000008
【図７】
2005209710.tif 000009
【図８】
2005209710.tif 000010
【図９】
2005209710.tif 000011
【図１０】
2005209710.tif 000012
【図１１】
2005209710.tif 000013
【図１２】
2005209710.tif 000014
【図１３】
2005209710.tif 000015
【図１４】
2005209710.tif 000016
【図１５】
2005209710.tif 000017
【図１６】
2005209710.tif 000018