(57)【要約】【課題】配線不良の低減を図る半導体装置及びその製造方法を提供すること。【解決手段】配線（２）が埋め込まれた低誘電率絶縁膜を用いた少なくとも１つの配線層（１，３）を積層する工程と、前記各配線層にわたって溝もしくは穴（１２）を形成する工程と、前記溝もしくは穴が形成された前記各配線層に対して熱処理を行う工程と、前記溝もしくは穴に埋め込み材料（１３）を埋め込む工程と、を有する【選択図】      図１５
2005136308.tif 000002
【特許請求の範囲】
【請求項１】
配線が埋め込まれた低誘電率絶縁膜を用いた少なくとも１つの配線層を積層する工程と、
前記各配線層にわたって溝もしくは穴を形成する工程と、
前記溝もしくは穴が形成された前記各配線層に対して熱処理を行う工程と、
前記溝もしくは穴に埋め込み材料を埋め込む工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記各配線層は、異なる組成を有する少なくとも２つの絶縁膜を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記低誘電率絶縁膜は、少なくともＳｉ及びＯを含むことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記低誘電率絶縁膜は、さらに少なくともＣ及びＨを含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記熱処理を行う工程は、４００℃以下で行われることを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記埋め込み材料は、絶縁体及び金属のいずれかであることを特徴とする請求項１乃至５のいずれかに記載の半導体装置の製造方法。
【請求項７】
配線が埋め込まれた低誘電率絶縁膜を有し、積層された少なくとも１つの配線層であり、各々にわたって溝もしくは穴が形成され、かつ熱処理が行われた少なくとも１つの配線層と、
前記溝もしくは穴に埋め込まれた埋め込み材料と、
を備えることを特徴とする半導体装置
【請求項８】
前記埋め込み材料は、絶縁膜及び金属のいずれかであることを特徴とする請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に低誘電率絶縁膜を用いた配線層を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化、高速化に伴い、配線構造は単層構造から多層構造化が進み、５層以上の金属配線構造を有する半導体装置も開発、生産されている。ただし、微細化が進むにつれて、いわゆる配線間寄生容量と配線抵抗による信号伝達遅延が問題となっている。近年、多層化に伴い配線構造に起因する信号伝達遅延が半導体装置の高速化に与える影響は増大しており、回避策として様々な方法が取られている。
【０００３】
一般に、信号伝達遅延は前述した配線間寄生容量と配線抵抗の積で示すことができる。配線抵抗の低減に対しては、従来のアルミニウム配線から抵抗の低い銅配線への移行が検討されている。銅を従来と同様にドライエッチングして配線形状に加工することは現状の技術では極めて困難であるために、銅を用いる場合には埋め込み配線構造をとる。また、配線間の容量を低減するために、従来の酸化ケイ素（ＳｉＯ２）を用いたＣＶＤ法による絶縁膜に替わり、ＣＶＤ法によるＳｉＯＦ膜を用いたり、スピンコート法によるいわゆるＳＯＧ（Ｓｐｉｎ  ｏｎ  Ｇｌａｓｓ、ＳｉＣＯ組成を有する）膜や有機樹脂（ポリマー）膜を用いたりして形成する低誘電率絶縁膜の適用が検討されている。
【０００４】
一般に、ＳｉＯＦ膜は比誘電率を３．３程度まで低減させることが可能であるとされるが（従来用いられているＳｉＯ２膜の比誘電率は３．９）、それよりも下げることは、膜の安定性の面から実用上極めて困難である。それに対して低誘電率絶縁膜は、比誘電率を２．０程度まで下げることが可能とされているために、現在盛んに検討が進められている。また、近年はＣＶＤ法によるＳｉＣＯ膜も広く用いられてきている。
【０００５】
代表的な埋め込み配線の形成方法として、あらかじめ埋め込み配線が形成された下地の上部にさらに配線層を形成する工程を簡単に示すと以下のようになる。
【０００６】
(1)ストッパ膜の形成  (2)層間絶縁膜の形成  (3)キャップ膜の形成  (4)ビアホール用マスクの形成  (5)ビアホールの形成  (6)マスクの除去  (7)配線溝用マスクの形成  (8)配線溝の形成  (9)マスクの除去  (10)エッチングストッパ膜の開孔  (11)バリアメタル及びシードＣｕ膜の形成  (12)メッキＣｕ膜の形成  (13)ＣＭＰにより研磨平坦化し、埋め込みＣｕ配線の形成、となる。ここで、一般的には層間絶縁膜としては低誘電率膜を、キャップ膜としては従来のＳｉＯ２膜を使用する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
近年、ＬＳＩの多層配線は積層化が進んでおり、低誘電率膜を用いた配線層においても、前述のプロセススキームを繰り返すことにより積層化される。
【０００８】
低誘電率膜を利用した層間絶縁膜としては、前述したようにスピンコート法やＣＶＤ法によるＳｉＣＯ膜が用いられている。上記(5)や(8)、(10)などのドライエッチングの工程や、(6)や(9)のマスク除去のときのプラズマアッシングや薬液による洗浄の工程の際に、低誘電率膜に対してダメージを与えることが知られている。ＳｉＣＯ膜の場合、前述の工程の際に膜中の有機成分（Ｃ成分）が影響を受けることにより、膜中に水分の吸着サイトであるＳｉ−ＯＨ基が形成され、膜の吸湿性が増加する。絶縁膜中でこの水分を含有すると、後工程の特に熱工程において金属配線を酸化させ、配線の信頼性を劣化させるという不良を引き起こす原因となっている。
【０００９】
本発明の目的は、配線不良の低減を図る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
課題を解決し目的を達成するために、本発明の実施形態の半導体装置及びその製造方法は以下の如く構成されている。
【００１１】
本発明の一実施形態の半導体装置の製造方法は、配線が埋め込まれた低誘電率絶縁膜を用いた少なくとも１つの配線層を積層する工程と、前記各配線層にわたって溝もしくは穴を形成する工程と、前記溝もしくは穴が形成された前記各配線層に対して熱処理を行う工程と、前記溝もしくは穴に埋め込み材料を埋め込む工程と、を有する。
【００１２】
本発明の一実施形態の半導体装置は、配線が埋め込まれた低誘電率絶縁膜を有し積層された少なくとも１つの配線層であり、各々にわたって溝もしくは穴が形成され、かつ熱処理が行われた少なくとも１つの配線層と、前記溝もしくは穴に埋め込まれた埋め込み材料と、を備える。
【発明の効果】
【００１３】
本発明によれば、配線不良の低減を図る半導体装置及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１４】
以下、実施の形態を図面を参照して説明する。
【００１５】
図１〜図１１は、本実施の形態に係る半導体装置の製造方法における多層配線構造の形成工程を示す一部断面図である。以下、図１〜図１１を基に多層配線構造の形成工程を説明する。
【００１６】
まず、図１に示す銅配線２（バリアメタル及び銅配線）を埋め込んだ低誘電率絶縁膜１（例えばＳｉＣＯ：Ｈ膜）上に、図２に示すように、プラズマＣＶＤ法を用いてエッチングストッパ膜であるＳｉＣＮ：Ｈ膜３を５０ｎｍ堆積する。この際、原料ガスとして有機シラン（アルキルシラン）とＮＨ３とを用いる。なお、低誘電率絶縁膜１とＳｉＣＮ：Ｈ膜３からなる層を配線層と称す。さらに、図３に示すように、ＳｉＣＮ：Ｈ膜３の上部にプラズマＣＶＤ法によりＳｉＣＯ：Ｈ膜４を３５０ｎｍ堆積する。ＳｉＣＯ：Ｈ膜はいわゆる低誘電率絶縁膜であり、その比誘電率は従来の３．９程度から２．９程度に低減されている。なお、ここでは原料ガスとして有機シラン（アルキルシラン）とＯ２とを用いる。
【００１７】
さらに、図４に示すように、ＳｉＣＯ：Ｈ膜４の上層にプラズマＣＶＤ法を用いてキャップ膜であるＳｉＯ２膜５を１００ｎｍ堆積する。ここでは、原料ガスとして有機シラン（アルコキシシラン）とＯ２とを用いる。その後、図５に示すように、光リソグラフィ法を用いてレジストマスク６をパターニングし、それをエッチングマスクとしてＳｉＯ２膜５及びＳｉＣＯ：Ｈ膜４をリアクティブイオンエッチング（ＲＩＥ）法により加工し、ビアホール７を形成する。
【００１８】
次に、図６に示すように、放電したＯ２ガスを用いてレジストマスク６を剥離し、さらに図７に示すように、配線溝を形成するためのレジストマスク８を塗布し、さらに図８に示すように、光リソグラフィ法を用いてレジストマスク８をパターニングする。そして図９に示すように、レジストマスク８をマスクとして配線溝９をＲＩＥ法により形成する。
【００１９】
この後、図１０に示すように、放電したＯ２ガスを用いてレジストマスク８を剥離し、さらにビアホール７底のＳｉＣＮ：Ｈ膜３をＲＩＥ法により加工することで、埋め込み配線下地が完成する。なお、低誘電率絶縁膜１とＳｉＣＮ：Ｈ膜３からなる層を配線層と称す。実際には、さらにバリアメタル及びＣｕのシード層をスパッタ法にて形成し、電解メッキ法にてＣｕを配線溝９及びビアホール７内部に埋め込み、ＳｉＯ２膜５上部のＣｕを化学機械研磨（ＣＭＰ）法により除去することにより、銅配線１０（バリアメタル及び銅配線）を形成する。この工程を繰り返すことにより、図１１に示すように、多層配線構造を形成する。
【００２０】
以上の工程は従来の工程と同様であり、この工程により形成された多層配線構造においては、後工程における特に熱処理の影響や時間経過により半導体装置の性能が劣化し、ついには配線が断線してしまうという不良が生じる可能性がある。この不良は、特に前述した３つの工程
（１）プラズマＣＶＤ法を用いてＳｉＯ２膜５を１００ｎｍ堆積する工程（図４）
（２）放電したＯ２ガスを用いてレジストマスク６を剥離する工程（図６）
（３）放電したＯ２ガスを用いてレジストマスク８を剥離する工程（図１０）
により、図１２に示すように、低誘電率絶縁膜である絶縁膜１とＳｉＣＯ：Ｈ膜４の上部の界面、配線溝９の側面及び底面、及びビアホール７の側面にダメージ層１１が形成されることにより引き起こされると考えられる。
【００２１】
低誘電率絶縁膜の表面は、上記（１）〜（３）の工程における酸素の放電により酸化される。低誘電率絶縁膜はその膜中にメチル基を含有していることから、以下のような反応が起こると考えられる。
【００２２】
≡Ｓｉ−ＣＨ３  ＋  ２Ｏ２  →  ≡Ｓｉ−ＯＨ  ＋  ＣＯ２  ＋  Ｈ２Ｏ
ここで、≡Ｓｉ−ＣＨ３はＳｉＣＯ膜中に含まれるメチル基である。
【００２３】
形成された≡Ｓｉ−ＯＨ基は水分（Ｈ２Ｏ）を吸着するいわゆる吸湿サイトとして働くため、低誘電率絶縁膜の特に金属配線近傍には、水分が吸着したダメージ層が形成される。このため、特に後工程における高温熱処理工程において水分が金属配線を酸化し、金属の断線不良を引き起こすと考えられる。従来では、加工プロセスを改良することにより、水分が吸着するダメージ層の形成を抑制するための検討が試みられていたが、この問題を解決することは困難であった。
【００２４】
上述した工程により図１１に示す積層配線構造を形成した場合、従来と同様に金属配線近傍の低誘電率絶縁膜には図１２に示すようなダメージ層１１が形成される。よって、この状態ではダメージ層１１に含まれる水分により配線不良が起きることになる。本実施の形態では、以下の工程により配線不良を防止する。
【００２５】
図１３〜図１５は、本実施の形態に係る半導体装置の製造方法における配線不良防止構造の形成工程を示す一部断面図である。図１３〜図１５において図１〜図１１と同一な部分には同符号を付してある。以下、図１３〜図１５を基に配線不良防止構造の形成工程を説明する。
【００２６】
図１３に示すように、低誘電率絶縁膜を用いた所定層数の多層配線を形成した後に、その最上層としてストッパ膜であるＳｉＣＮ：Ｈ膜３を形成し、さらに図１４に示すように、各配線層にまたがる形状で溝構造もしくは穴構造１２を形成する。溝構造もしくは穴構造１２は、まず最上層のＳｉＣＮ：Ｈ膜３上に図示しないマスクをパターニングし、さらにそのマスクを利用してドライエッチングにより溝もしくは穴を加工することにより形成する。加工後に前記マスクをＯ２アッシングにより除去する。なお、溝構造もしくは穴構造１２は、各配線層にまたがり配線に干渉しない形状であれば半導体装置の任意の位置に形成することができ、例えば単体の半導体装置における縁部に沿って溝状に形成することもできる。
【００２７】
その後、多層配線構造に対して、アニール装置を用いて常圧、窒素雰囲気中で２５０℃にて２０分間熱処理（アニール処理）を行う。この熱処理により、各配線層にわたって形成された溝構造もしくは穴構造１２を介して、下層からの各膜１，４，４中に含まれていた水分を十分に離脱させる。なお、この熱処理は２５０℃に限らず、１００℃以上４００℃以下の範囲で行うことができる。１００℃以上であれば水分を蒸発させることができ、４００℃以下であれば各配線層を劣化させることはない。
【００２８】
熱処理後、図１５に示すように、常圧ＣＶＤ装置を用いてＳｉＯ２薄膜を成膜し、溝構造もしくは穴構造１２にＳｉＯ２１３を充填する。充填後にＣＭＰを行い最上層の表面を再び平坦化する。この処理により、ダメージ層に含まれていた水分は効果的に除去される。
【００２９】
以上の方法を用いて製造された半導体装置について、不良の発生率の低減効果を、信頼性技術の分野の手法である加速試験を行い検証した。従来の方法を用いて製造した半導体装置と本実施形態による方法を用いて製造した半導体装置とを２２５℃の常圧窒素雰囲気で加熱し、配線抵抗の上昇度合いを目安として配線の断線不良の発生頻度を測定した。その結果、本実施形態による方法で製造した半導体装置は、５００時間後においても不良率は０．１％であったのに対して、従来の方法により製造した半導体装置では不良率は５２％にまでおよんだ。この結果から、本実施形態の方法は従来の方法に比べて極めて有効であることが確認された。
【００３０】
なお、本実施の形態では下地構造として低誘電率絶縁膜及びＳｉＯ２膜が積層された２層構造を有する層間絶縁膜に銅配線が埋め込まれている構造を用いたが、この構造に限定されるものではなく、単層や３層以上の層間絶縁膜を利用した構造であっても同様の効果が得られる。
【００３１】
また、本実施の形態ではエッチングストッパ膜としてＳｉＣＮ：Ｈ膜を用いたが、この膜に限定されるものではなく、ＳｉＣ：Ｈ膜、ＳｉＣＯ：Ｈ膜、ＳｉＮ膜、ＳｉＮ：Ｈ膜などのＣｕの拡散を抑制する絶縁膜であれば同様の効果が得られる。
【００３２】
また、本実施の形態では低誘電率膜としてＳｉＣＯ：Ｈ膜を用いたが、この膜に限定されるものではなく、ＳｉＯ２膜の比誘電率３．９よりも低い比誘電率を有する低誘電率絶縁膜であれば同等の効果が得られる。また、本実施の形態では熱処理としてアニール処理を２５０℃にて２０分間行ったが、この温度・時間に限定されるものではなく、１００℃以上の温度であれば同様の効果が得られる。
【００３３】
さらにまた、本実施の形態では常圧ＣＶＤ法を用いて埋め込み材料としてＳｉＯ２膜を成膜しＳｉＯ２を埋め込んだが、この方法に限定されるものではなく、プラズマＣＶＤ法、減圧ＣＶＤ法、蒸着法、あるいは塗布法等の他の成膜方法であっても同様な効果が得られる。
【００３４】
また、本実施の形態では溝もしくは穴への埋め込み材料として絶縁体であるＳｉＯ２を用いたが、これに限定されるものではなく、タングステンや銅などの金属をスパッタ法、ＣＶＤ法、メッキ法などで埋め込んでも、またシリコンなどの半導体を埋め込んでも、さらにはＳｉＯＣ膜を埋め込んでも、同様の効果が得られる。
【００３５】
以上のように本実施の形態では、低誘電率絶縁膜及び埋め込み銅配線を用いた配線構造において、単層の配線層もしくは２層以上の多層配線層を形成した後に、各配線層にわたる溝もしくは穴を形成し、熱処理を行うことにより、各配線層に形成されたダメージ層から水分を離脱させ、さらに形成した前記溝もしくは穴をふさぐことにより、各配線層の低誘電率絶縁膜が含有していた水分を除去し、配線不良を低減することを可能とする。
【００３６】
なお、本発明は上記実施の形態のみに限定されず、要旨を変更しない範囲で適宜変形して実施できる。
【図面の簡単な説明】
【００３７】
【図１】実施の形態に係る半導体装置の製造方法における多層配線構造の形成工程を示す一部断面図。
【図２】実施の形態に係る半導体装置の製造方法における多層配線構造の形成工程を示す一部断面図。
【図３】実施の形態に係る半導体装置の製造方法における多層配線構造の形成工程を示す一部断面図。
【図４】実施の形態に係る半導体装置の製造方法における多層配線構造の形成工程を示す一部断面図。
【図５】実施の形態に係る半導体装置の製造方法における多層配線構造の形成工程を示す一部断面図。
【図６】実施の形態に係る半導体装置の製造方法における多層配線構造の形成工程を示す一部断面図。
【図７】実施の形態に係る半導体装置の製造方法における多層配線構造の形成工程を示す一部断面図。
【図８】実施の形態に係る半導体装置の製造方法における多層配線構造の形成工程を示す一部断面図。
【図９】実施の形態に係る半導体装置の製造方法における多層配線構造の形成工程を示す一部断面図。
【図１０】実施の形態に係る半導体装置の製造方法における多層配線構造の形成工程を示す一部断面図。
【図１１】実施の形態に係る半導体装置の製造方法における多層配線構造の形成工程を示す一部断面図。
【図１２】従来例に係る多層配線構造の形成方法によるダメージ層を示す断面図。
【図１３】実施の形態に係る半導体装置の製造方法における配線不良防止構造の形成工程を示す一部断面図。
【図１４】実施の形態に係る半導体装置の製造方法における配線不良防止構造の形成工程を示す一部断面図。
【図１５】実施の形態に係る半導体装置の製造方法における配線不良防止構造の形成工程を示す一部断面図。
【符号の説明】
【００３８】
１…絶縁膜  ２…銅配線  ３…ＳｉＣＮ：Ｈ膜  ４…ＳｉＣＯ：Ｈ膜  ５…ＳｉＯ２膜  ６…レジストマスク  ７…ビアホール  ８…レジストマスク  ９…配線溝  １０…銅配線  １１…ダメージ層  １２…溝もしくは穴  １３…ＳｉＯ２
【図１】
2005136308.tif 000003
【図２】
2005136308.tif 000004
【図３】
2005136308.tif 000005
【図４】
2005136308.tif 000006
【図５】
2005136308.tif 000007
【図６】
2005136308.tif 000008
【図７】
2005136308.tif 000009
【図８】
2005136308.tif 000010
【図９】
2005136308.tif 000011
【図１０】
2005136308.tif 000012
【図１１】
2005136308.tif 000013
【図１２】
2005136308.tif 000014
【図１３】
2005136308.tif 000015
【図１４】
2005136308.tif 000016
【図１５】
2005136308.tif 000017
【手続補正書】
【提出日】平成16年11月22日(2004.11.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
配線が埋め込まれた低誘電率絶縁膜を用いた少なくとも１つの配線層を積層する工程と、
前記各配線層にわたって溝もしくは穴を形成する工程と、
前記溝もしくは穴が形成された前記各配線層に対して熱処理を行う工程と、
前記溝もしくは穴に埋め込み材料を埋め込む工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記各配線層は、異なる組成を有する少なくとも２つの絶縁膜を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記低誘電率絶縁膜は、少なくともＳｉ及びＯを含むことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記低誘電率絶縁膜は、さらに少なくともＣ及びＨを含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記熱処理を行う工程は、４００℃以下で行われることを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記埋め込み材料は、絶縁体及び金属のいずれかであることを特徴とする請求項１乃至５のいずれかに記載の半導体装置の製造方法。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
本発明は半導体装置の製造方法に関し、特に低誘電率絶縁膜を用いた配線層を有する半導体装置の製造方法に関する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
本発明の目的は、配線不良の低減を図る半導体装置の製造方法を提供することにある。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
課題を解決し目的を達成するために、本発明の実施形態の半導体装置の製造方法は以下の如く構成されている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】削除
【補正の内容】
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
本発明によれば、配線不良の低減を図る半導体装置の製造方法を提供できる。