(57)【要約】【課題】コンタクトの埋め込み不良を抑制する。【解決手段】半導体記憶装置は、メモリセル部と周辺回路部とを有する半導体基板１１と、メモリセル部における半導体基板１１に配置されたトランジスタ１６と、半導体基板１１及びトランジスタ１６上に形成された第１の絶縁膜１８と、メモリセル部における第１の絶縁膜１８上に形成され、トランジスタ１８と電気的に接続された強誘電体キャパシタ２５ａと、強誘電体キャパシタ２５ａ上及び第１の絶縁膜１８上に形成された水素バリア膜２６と、メモリセル部における水素バリア膜２６を貫通し、強誘電体キャパシタ２５ａに電気的に接続された第１のコンタクト３０ａと、周辺回路部における水素バリア膜２６を貫通し、フローティング状態である第２のコンタクト３０ｂとを具備する。【選択図】      図１０
2005159165.tif 000002
【特許請求の範囲】
【請求項１】
第１の領域と第２の領域とを有する半導体基板と、
前記第１の領域における前記半導体基板に配置されたトランジスタと、
前記第１及び第２の領域の前記半導体基板及び前記トランジスタ上に形成された第１の絶縁膜と、
前記第１の領域における前記第１の絶縁膜上に形成され、前記トランジスタと電気的に接続された第１の強誘電体キャパシタと、
前記第１の強誘電体キャパシタ上及び前記第１及び第２の領域における前記第１の絶縁膜上に形成された水素バリア膜と、
前記第１の領域における前記水素バリア膜を貫通し、前記第１の強誘電体キャパシタに電気的に接続された第１のコンタクトと、
前記第２の領域における前記水素バリア膜を貫通し、フローティング状態である第２のコンタクトと
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記第２の領域における前記第１の絶縁膜上に形成され、前記第２のコンタクトが接続され、フローティング状態である第２の強誘電体キャパシタをさらに具備することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
第１の領域と第２の領域とを有する半導体基板であって、この半導体基板の前記第１の領域にトランジスタを形成する工程と、
前記第１及び第２の領域における前記半導体基板及び前記トランジスタ上に第１の絶縁膜を形成する工程と、
前記第１の領域における前記第１の絶縁膜上に前記トランジスタと電気的に接続する第１の強誘電体キャパシタを形成する工程と、
前記第１の強誘電体キャパシタ上及び前記第１及び第２の領域における前記第１の絶縁膜上に水素バリア膜を形成する工程と、
前記水素バリア膜上に第２の絶縁膜を形成する工程と、
前記第１の領域における前記水素バリア膜を貫通し前記第１の強誘電体キャパシタの上面を露出する第１のコンタクトホールを形成するとともに、前記第２の領域における前記水素バリア膜を貫通する第２のコンタクトホールを形成する工程と、
アニールを行う工程と、
前記第１及び第２のコンタクトホール内に金属材を埋め込むことで、前記第１の強誘電体キャパシタに接続する第１のコンタクトとフローティング状態である第２のコンタクトを形成する工程と
を具備することを特徴とする半導体記憶装置の製造方法。
【請求項４】
前記第１の強誘電体キャパシタの形成時に、前記第２の領域における前記第１の絶縁膜上に、前記第２のコンタクトに接続しかつフローティング状態である第２の強誘電体キャパシタを形成する工程をさらに具備することを特徴とする請求項３に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを備えた半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
キャパシタ部に強誘電体を用いた不揮発性メモリ（以下、ＦｅＲＡＭ：Ferroelectric Random Access Memory）は、バッテリーレスで高速動作使用が可能なため、論理回路等と混載し、ＲＦ−ＩＤ等の非接触カードへの展開が始まりつつある。また、ＦｅＲＡＭは、既存のＳＲＡＭ（Static Random Access Memory）、フラッシュメモリ、ＤＲＡＭ（Dynamic Random Access Memory）等を置き換えるメモリとして期待されている。
【０００３】
従来のＦｅＲＡＭは、例えば次のようなプロセスで形成されている。まず、シリコン基板にトランジスタが形成される。次に、トランジスタ上に第１の層間絶縁膜が堆積され、この第１の層間絶縁膜が平坦化される。次に、第１の層間絶縁膜上に強誘電体キャパシタが形成された後、この強誘電体キャパシタのダメージ回復のためのアニールが行われる。次に、強誘電体キャパシタ上に水素バリア膜が堆積される。次に、水素バリア膜上に第２の層間絶縁膜が堆積され、この第２の層間絶縁膜が平坦化される。次に、第２の層間絶縁膜及び水素バリア膜を貫通するコンタクトホールが形成された後、強誘電体キャパシタのダメージ回復のためのアニールが行われる。次に、コンタクトホールに金属材を埋め込むことでコンタクトが形成される。その後は必要に応じて層間絶縁膜や多層配線が形成される。
【０００４】
このような従来のＦｅＲＡＭでは、次のような問題ある。強誘電体キャパシタの強誘電体特性は、水素雰囲気で劣化することが知られている。このため、キャパシタ形成後の配線工程における水素雰囲気によってキャパシタが劣化することを防ぐために、通常、水素バリア膜をキャパシタ上に堆積する。しかし、この水素バリア膜は、ウエハ表面からキャパシタ内に水素が拡散することを阻止するという性質上、水素よりも分子量の大きな水分子の拡散も阻止してしまう。つまり、水素バリア膜は、水素バリア膜下からの脱ガスを抑止する副次的効果を持ってしまう。その結果、キャパシタ加工時に受けたダメージを回復するためにアニールを行うと、層間絶縁膜から水分やガス等の揮発性成分が発生し、この揮発成分が上記副次的効果により水素バリア膜の直下に高濃度で蓄積される。
【０００５】
このような状況のもと、水素バリア膜を貫通するコンタクトホールを形成すると、このコンタクトホールを通じて蓄積された揮発成分が爆発的に拡散してしまう。この爆発的な脱ガスにより、コンタクトホールに金属材を埋め込んでコンタクトを形成する際にボイドが発生し、配線の信頼性の低下等を引き起こすコンタクトの埋め込み不良の問題が生じてしまう。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、コンタクトの埋め込み不良を抑制することが可能な半導体記憶装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【０００８】
本発明の第１の視点による半導体記憶装置は、第１の領域と第２の領域とを有する半導体基板と、前記第１の領域における前記半導体基板に配置されたトランジスタと、前記第１及び第２の領域の前記半導体基板及び前記トランジスタ上に形成された第１の絶縁膜と、前記第１の領域における前記第１の絶縁膜上に形成され、前記トランジスタと電気的に接続された第１の強誘電体キャパシタと、前記第１の強誘電体キャパシタ上及び前記第１及び第２の領域における前記第１の絶縁膜上に形成された水素バリア膜と、前記第１の領域における前記水素バリア膜を貫通し、前記第１の強誘電体キャパシタに電気的に接続された第１のコンタクトと、前記第２の領域における前記水素バリア膜を貫通し、フローティング状態である第２のコンタクトとを具備する。
【０００９】
本発明の第２の視点による半導体記憶装置の製造方法は、第１の領域と第２の領域とを有する半導体基板であって、この半導体基板の前記第１の領域にトランジスタを形成する工程と、前記第１及び第２の領域における前記半導体基板及び前記トランジスタ上に第１の絶縁膜を形成する工程と、前記第１の領域における前記第１の絶縁膜上に前記トランジスタと電気的に接続する第１の強誘電体キャパシタを形成する工程と、前記第１の強誘電体キャパシタ上及び前記第１及び第２の領域における前記第１の絶縁膜上に水素バリア膜を形成する工程と、前記水素バリア膜上に第２の絶縁膜を形成する工程と、前記第１の領域における前記水素バリア膜を貫通し前記第１の強誘電体キャパシタの上面を露出する第１のコンタクトホールを形成するとともに、前記第２の領域における前記水素バリア膜を貫通する第２のコンタクトホールを形成する工程と、アニールを行う工程と、前記第１及び第２のコンタクトホール内に金属材を埋め込むことで、前記第１の強誘電体キャパシタに接続する第１のコンタクトとフローティング状態である第２のコンタクトを形成する工程とを具備する。
【発明の効果】
【００１０】
以上説明したように本発明によれば、コンタクトの埋め込み不良を抑制することが可能な半導体記憶装置及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１１】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１２】
［第１の実施形態］
第１の実施形態は、従来キャパシタ等が存在しなかった周辺回路部にダミーキャパシタとダミーキャパシタコンタクトを形成することで、水素バリア膜下に蓄積されたガスの蒸発をコントロールする例である。
【００１３】
図１及び図２は、本発明の第１の実施形態に係る半導体記憶装置を示す。図１及び図２に示すように、周辺回路部には、第１の層間絶縁膜１８上に、上部電極２３と強誘電体膜２２と下部電極２１とを有するダミーの強誘電体キャパシタ２５ｂが設けられている。そして、キャパシタ２５ｂ上に水素バリア膜２６が形成され、この水素バリア膜２６を貫通しキャパシタ２５ｂに接続するダミーのキャパシタコンタクト３０ｂが設けられている。ここで、キャパシタ２５ｂ及びコンタクト３０ｂからなるダミー素子は、少なくとも一端が他の配線や素子に電気的に接続されておらず、フローティング状態になっている。従って、キャパシタ２５ｂ及びコンタクト３０ｂには、電流が流れない。また、周辺回路部のキャパシタ２５ｂ及びコンタクト３０ｂは、メモリセル部のキャパシタ２５ａ及びコンタクト３０ａと同一レベルに配置され、同材料及び同形状で同時に形成されている。尚、第２の層間絶縁膜２７上に配置された配線３１ｃ，３１ｄ，３１ｅ，３１ｆとコンタクト３０ｂとは、これらがフローティング状態になっていれば接続されていてもよい。
【００１４】
メモリセル部には、シリコン基板１１上にゲート絶縁膜１２を介してゲート電極１４が形成され、このゲート電極１４の両端のシリコン基板１１内にソース／ドレイン拡散層１５が形成されることで、トランジスタ１６が形成されている。このトランジスタ１６を覆う第１の層間絶縁膜１８が形成され、この第１の層間絶縁膜１８内にはソース／ドレイン拡散層１５に接続するコンタクト１９が形成されている。このコンタクト１９上には、上部電極２３と強誘電体膜２２と下部電極２１とを有する強誘電体キャパシタ２５ａが形成されている。キャパシタ２５ａ及び第１の層間絶縁膜１８を覆うように水素バリア膜２６が形成され、この水素バリア膜上に第２の層間絶縁膜２７が形成されている。この第２の層間絶縁膜２７上に配線３１ａ，３１ｂが形成されている。ここで、配線３１ａは、層間絶縁膜１８，２７及び水素バリア膜２６を貫通するコンタクト３０ｄを介して、ソース／ドレイン拡散層１５に接続されている。配線３１ｂは、層間絶縁膜２７，水素バリア膜２６を貫通するコンタクト３０ａを介して、キャパシタ２５ａの上部電極２３に接続されている。
【００１５】
尚、メモリセル部及び周辺回路部において、キャパシタ２５ａ，２５ｂ下には酸素バリア膜２０が設けられ、キャパシタ２５ａ，２５ｂ上にはハードマスク層２４が設けられている。ここで、メモリセル部に酸素バリア膜２０を設けることで、強誘電体の結晶化に必要とされるアニール時や、強誘電体膜２２を加工した後のダメージ回復のためのアニール時に、コンタクト１９が酸化されることを防止することができる。また、ハードマスク層２４はキャパシタ２５ａ，２５ｂ加工時のマスクとして用いられるものであり、例えばＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）−ＳｉＯ２膜からなるハードマスク層２４がキャパシタ２５ａ，２５ｂの形成後も残っている。
【００１６】
図３乃至図６は、本発明の第１の実施形態に係る半導体記憶装置の製造工程の断面図を示す。以下に、第１の実施形態に係る半導体記憶装置の製造方法について説明する。
【００１７】
まず、図３に示すように、シリコン基板１１上に例えばＳｉＮ膜からなるゲート絶縁膜１２が形成され、シリコン基板１１内にＳＴＩ（Shallow Trench Isolation）構造の素子分離領域１３が形成される。次に、メモリセル部のシリコン基板１１上にゲート絶縁膜１２を介してゲート電極１４が形成され、このゲート電極１４の両側のシリコン基板１１内にソース／ドレイン拡散層１５が形成される。このようにして、例えばＣＭＯＳ等のトランジスタ１６が形成される。次に、ゲート電極１４の上面及び側面に絶縁膜１７が形成される。次に、トランジスタ１６及びシリコン基板１１上に例えばＢＰＳＧ（Boron Phosphorous Silicate Glass）膜等からなる第１の層間絶縁膜１８が堆積され、この第１の層間絶縁膜１８がＣＭＰ（Chemical Mechanical Polish）で平坦化される。その後、キャパシタとトランジスタ１６とを電気的に接続するためのコンタクト１９が第１の層間絶縁膜１８内に形成される。このコンタクト１９の埋め込み材料は、低抵抗化を図るためにタングステンが望ましいが、ポリシリコンでもよい。
【００１８】
次に、図４に示すように、第１の層間絶縁膜１８及びコンタクト１９上に酸素バリア膜２０、下部電極２１、強誘電体膜２２及び上部電極２３が順に堆積される。
【００１９】
ここで、下部電極２１の材料としては、例えば、白金、イリジウム、酸化イリジウム、ストロンチウムルテニウム酸化物（ＳｒＲｕＯ３、以下ＳＲＯと称す）等や、これらを組み合わせた材料が有効である。また、酸素バリア膜２０は、チタン系、チタン／アルミ系の材料を用いるとよい。そこで、酸素バリア膜２０＋下部電極２１からなる積層膜の構造としては、例えば、Ｐｔ／Ｔｉ／ＴｉＮ、ＳＲＯ／Ｐｔ／Ｔｉ／ＴｉＮ、ＩｒＯ２／Ｉｒ／Ｔｉ／ＴｉＮ、ＩｒＯ２／Ｉｒ／ＴｉＡｌＮ／ＴｉＮ等の組み合わせが考えられる。ここで、酸素バリア膜２０＋下部電極２１からなる積層膜としてＩｒＯ２／Ｉｒ／ＴｉＡｌＮ／ＴｉＮを用いた場合、各層は例えば３０ｎｍ／３０ｎｍ／３０ｎｍ／５０ｎｍの厚みで堆積するとよい。
【００２０】
強誘電体膜２２の材料としては、残留分極量が大きいことからＰＺＴが有用であるが、このＰＺＴ以外に、ストロンチウムビスマスタイタネイト酸化物（ビスマス系層状ペロブスカイト、以下ＳＢＴと称す）等を採用することも可能である。また、強誘電体膜２２は、スパッタ法を用いて１５０ｎｍ程度の厚みで堆積するが、このスパッタ法以外に、ゾルゲル法やＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用いて成膜することも可能である。この強誘電体膜２２は、例えば６００℃で１時間の純酸素雰囲気中でアニールすることによって結晶化が行われる。
【００２１】
上部電極２３の材料としては、Ｐｔ単層とした場合は書き込み／読み取りの繰り返しによる疲労特性が良くないので、例えば、Ｉｒ／ＩｒＯ２の積層膜、Ｐｔ／ＳＲＯの積層膜、Ｉｒ／ＳＲＯの積層膜等を用いるのが望ましい。ここで、上部電極２３としてＩｒ／ＩｒＯ２の積層膜を用いた倍、各層は例えば１０ｎｍ／２０ｎｍの厚みで堆積するとよい。
【００２２】
次に、上部電極２３上にハードマスク層２４が５００ｎｍ程度堆積される。このハードマスク層２４の材料としては、例えばＰＥＣＶＤ−ＳｉＯ２膜を用いることが望ましい。
【００２３】
次に、図５に示すように、ハードマスク層２４上にレジスト（図示せず）が形成された後、このレジストがパターニングされ、このパターニングされたレジストをマスクとしてハードマスク層２４がＲＩＥ（Reactive Ion Etching）のような異方性エッチングで除去される。次に、パターニングされたハードマスク層２４を用いて、上部電極２３、強誘電体膜２２、下部電極２１及びバリア膜２０がＲＩＥのような異方性エッチングで除去される。この際、上部電極２３、強誘電体膜２２、下部電極２１及びバリア膜２０の各材質によりエッチング条件を変えつつ、一括で異方性エッチングするのが望ましい。このようにして、メモリセル部に強誘電体キャパシタ２５ａが形成されるとともに、周辺回路部にダミーの強誘電体キャパシタ２５ｂが形成される。次に、通常のアッシングプロセスによりレジストが除去される。その後、キャパシタ加工によりキャパシタ２５ａに加わったダメージを除去するために、例えば６００℃で１時間のアニールが行われる。
【００２４】
次に、図６に示すように、スパッタ法により、例えばＡｌ２Ｏ３膜等からなる絶縁性の水素バリア膜２６が２０ｎｍ程度堆積される。次に、水素バリア膜２６上に、例えばＰＥＣＶＤ−ＳｉＯ２膜からなる第２の層間絶縁膜２７が１２００ｎｍ程度堆積される。その後、第２の層間絶縁膜２７の上面がＣＭＰで平坦化される。この際、第２の層間絶縁膜２７がキャパシタ２５ａ，２５ｂ上に５００ｎｍ程度残るように、平坦化を行うとよい。
【００２５】
次に、図２に示すように、第２の層間絶縁膜２７、水素バリア膜２６及びハードマスク層２４の一部がエッチングされ、上部電極２３を露出するコンタクトホール２８ａ，２８ｂがそれぞれ形成される。次に、このコンタクトホール２８ａ，２８ｂの形成によりキャパシタ２５ａに加わったダメージを除去するために、例えば６００℃で１時間のアニールが行われる。これにより、水素バリア膜２６の直下に蓄積された層間絶縁膜１８を起因とする不要な揮発性成分（主な成分はＨ２Ｏ、Ｏ２等）をコンタクトホール２８ａ，２８ｂから拡散させる。次に、第１及び第２の層間絶縁膜１８，２７、水素バリア膜２６及びゲート絶縁膜１２が異方性エッチングで除去され、ソース／ドレイン拡散層１５を露出するコンタクトホール２９が形成される。次に、コンタクトホール２８ａ，２８ｂ，２９内に、Ｔｉ／ＴｉＮからなるバリアメタル膜（図示せず）が成膜された後、ＭＯＣＶＤ法でタングステンからなるメタル材が充填される。次に、第２の層間絶縁膜２７の上面が露出するまでメタル材がＣＭＰで平坦化され、コンタクト３０ａ，３０ｂ，３０ｄが形成される。次に、スパッタ／異方性エッチングプロセス又はダマシンプロセス等の従来の技術を用いて、配線３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｅ，３１ｆが形成される。その後は、層間絶縁膜、コンタクト及び配線が必要な層数だけ設けられ、強誘電体メモリが形成される。
【００２６】
上記第１の実施形態によれば、実際にキャパシタを必要とするメモリセル部にキャパシタ２５ａ及びキャパシタコンタクト３０ａを形成するだけでなく、実際はキャパシタ必要としない周辺回路部の余裕領域に回路動作として作用しないダミーキャパシタ２５ｂ及びダミーキャパシタコンタクト３０ｂを形成している。これにより、次のような効果を得ることができる。
【００２７】
（１）コンタクトホール２８ａ，２８ｂ形成後のアニール工程中に、水素バリア膜２６の直下に蓄積された揮発性成分を、メモリセル部では水素バリア膜２６を貫通するコンタクトホール２８ａを通じてウエハ外に拡散させることができ、周辺回路部では水素バリア膜２６を貫通するコンタクトホール２８ｂを通じてウエハ外に拡散させることができる。このように、揮発性成分の拡散経路を増やすことで、脱ガスを制御することができる。従って、アニール後に水素バリア膜２６を貫通するコンタクトホール２９を形成しても、このコンタクトホール２９から揮発性成分が爆発的に蒸散することを抑制できる。このため、コンタクトホール２９を金属材で埋め込む際に、揮発性成分に起因するガスによってボイドが発生することを抑え、コンタクト不良の発生を抑制することができる。
【００２８】
（２）従来、キャパシタ形成後の層間絶縁膜２７の平坦化工程では、キャパシタのある領域とない領域との間には段差が生じる。この段差は後のリソグラフィ工程において露光不良の原因となり、コンタクト不良の原因となっていた。これに対し、第１の実施形態によれば、本来キャパシタがない領域である周辺回路部にもダミーキャパシタ２５ｂを配置することで、層間絶縁膜２７の平坦化工程において、メモリセル部と周辺回路部との間の段差を解消することができ、露光不良やコンタクト不良の問題を改善することが可能である。
【００２９】
尚、ダミーキャパシタ２５ｂは、周辺回路部に限定されず、従来からキャパシタが存在しない領域でスペースに余裕のある領域であれば配置することは可能である。
【００３０】
また、図７に示すように、スペースに余裕のある場合は、複数のダミーキャパシタ２５ｂ，２５ｂ及びダミーキャパシタコンタクト３０ｂ，３０ｃを設けてもよい。
【００３１】
また、図８に示すように、ダミーキャパシタ２５ｂ下に、メモリセル部のコンタクト１９の形成と同時に、コンタクト４０を形成してもよい。この場合、層間絶縁膜１８の平坦化の際、メモリセル部と周辺回路部との段差を抑制することができるという効果も得られる。尚、キャパシタ２５ｂ及びコンタクト３０ｂ，４０はフローティング状態である必要があるため、コンタクト４０下は素子分離領域１３の絶縁膜が形成されていることが望ましい。
【００３２】
［第２の実施形態］
第２の実施形態は、従来キャパシタ等が存在しなかった周辺回路部にダミーキャパシタコンタクトを形成することで、水素バリア膜下に蓄積されたガスの蒸発をコントロールする例である。
【００３３】
図９及び図１０は、本発明の第２の実施形態に係る半導体記憶装置を示す。図９及び図１０に示すように、第２の実施形態において、第１の実施形態と異なる点は、周辺回路部において、ダミーキャパシタは形成せずに、ダミーキャパシタコンタクト３０ｂ，３０ｃのみ形成している点である。
【００３４】
ここで、コンタクト３０ｂ，３０ｃは、少なくとも一端が他の配線や素子に電気的に接続されておらず、フローティング状態になっている。従って、コンタクト３０ｂには、電流が流れない。また、コンタクト３０ｂ，３０ｃは、水素バリア膜２６を貫通して設けられ、かつ、シリコン基板１１に達していない。
【００３５】
図１１及び図１２は、本発明の第２の実施形態に係る半導体記憶装置の製造工程の断面図を示す。以下に、第２の実施形態に係る半導体記憶装置の製造方法について説明する。
【００３６】
まず、図３及び図４の示すように、第１の実施形態と同様、バリア膜２０、下部電極２１、強誘電体膜２２、上部電極２３、ハードマスク層２４が順に堆積される。
【００３７】
次に、図１１に示すように、ハードマスク層２４上にレジスト（図示せず）が形成された後、このレジストがパターニングされ、このパターニングされたレジストをマスクとしてハードマスク層２４が異方性エッチングにより除去される。この際、ハードマスク層２４は、メモリセル部のキャパシタ形成領域にのみ残るようにする。次に、パターニングされたハードマスク層２４をマスクとして、上部電極２３、強誘電体膜２２、下部電極２１及びバリア膜２０が異方性エッチングにより除去される。この際、上部電極２３、強誘電体膜２２、下部電極２１及びバリア膜２０の各材質によりエッチング条件を変えつつ、一括で異方性エッチングするのが望ましい。このようにして、周辺回路部にダミーキャパシタは形成されずに、メモリセル部にのみ強誘電体キャパシタ２５ａが形成される。次に、通常アッシングプロセスによりレジストが除去される。その後、キャパシタ加工によりキャパシタ２５ａに加わったダメージを除去するために、例えば６００℃で１時間のアニールが行われる。
【００３８】
次に、図１２に示すように、スパッタ法により、例えばＡｌ２Ｏ３膜等からなる絶縁性の水素バリア膜２６が２０ｎｍ程度堆積される。次に、水素バリア膜２６上に、例えばＰＥＣＶＤ−ＳｉＯ２膜からなる第２の層間絶縁膜２７が１２００ｎｍ程度堆積される。その後、第２の層間絶縁膜２７の上面がＣＭＰで平坦化される。この際、第２の層間絶縁膜２７がキャパシタ２５ａ上に５００ｎｍ程度残るように、平坦化を行うとよい。
【００３９】
次に、図１０に示すように、第２の層間絶縁膜２７、水素バリア膜２６及びハードマスク層２４の一部がエッチングされることで、上部電極２３を露出するコンタクトホール２８ａとダミーコンタクトホール２８ｂ，２８ｃがそれぞれ形成される。この際、ダミーコンタクトホール２８ｂ，２８ｃは、層間絶縁膜１８内で底部がストップするようにエッチングが制御される。次に、このコンタクトホール２８ａ，２８ｂ，２８ｃの形成によりキャパシタ２５ａに加わったダメージを除去するために、例えば６００℃で１時間のアニールが行われる。これにより、水素バリア膜２６の直下に蓄積された層間絶縁膜１８を起因とする不要な揮発性成分（主な成分はＨ２Ｏ、Ｏ２等）をコンタクトホール２８ａ，２８ｂ，２８ｃから拡散させる。次に、第１及び第２の層間絶縁膜１８，２７、水素バリア膜２６及びゲート絶縁膜１２が異方性エッチングで除去され、ソース／ドレイン拡散層１５の上面を露出するコンタクトホール２９が形成される。次に、コンタクトホール２８ａ，２８ｂ，２８ｃ，２９内に、Ｔｉ／ＴｉＮからなるバリアメタル膜（図示せず）が成膜された後、ＭＯＣＶＤ法でタングステンからなるメタル材が充填される。次に、第２の層間絶縁膜２７の上面が露出するまでメタル材の上面がＣＭＰで平坦化され、コンタクト３０ａ，３０ｂ，３０ｃ，３０ｄが形成される。次に、スパッタ／異方性エッチングプロセス又はダマシンプロセス等の従来の技術を用いて、配線３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｅ，３１ｆが形成される。その後は、層間絶縁膜、コンタクト及び配線が必要な層数だけ設けられ、強誘電体メモリが形成される。
【００４０】
上記第２の実施形態によれば、実際にキャパシタを必要とするメモリセル部にキャパシタコンタクト３０ａを形成するだけでなく、実際はキャパシタ必要としない周辺回路部の余裕領域に回路動作として作用しないダミーキャパシタコンタクト３０ｂ，３０ｃを形成している。これにより、コンタクトホール２８ａ，２８ｂ，２８ｃ形成後のアニール工程中に、層間絶縁膜１８に蓄積された揮発性成分を、メモリセル部では水素バリア膜２６を貫通するコンタクトホール２８ａを通じてウエハ外に拡散させることができ、周辺回路部では水素バリア膜２６を貫通するコンタクトホール２８ｂ，２８ｃを通じてウエハ外に拡散させることができる。このように、揮発性成分の拡散経路を増やすことで、脱ガスを制御することができる。従って、アニール後に水素バリア膜２６を貫通するコンタクトホール２９を形成しても、このコンタクトホール２９から揮発性成分が爆発的に蒸散することを抑制できる。このため、コンタクトホール２９を金属材で埋め込む際に、揮発性成分に起因するガスによってボイドが発生することを抑え、コンタクト不良の発生を抑制することができる。
【００４１】
尚、ダミーコンタクト３０ｂ，３０ｃの深さは、水素バリア膜２６を貫通するのであれば、次のように種々変更することが可能である。
【００４２】
例えば、図１３に示すように、ダミーコンタクト３０ｂ，３０ｃは、シリコン基板１１内に形成された素子分離領域１３の部分であればシリコン基板１１に達してもよい。この場合、素子分離領域１３をコンタクトホール２８ｂ，２８ｃ形成時のストッパーとして使用できる。
【００４３】
また、図１４に示すように、ゲート絶縁膜１２に達するコンタクト３０ｂ，３０ｃを形成してもよい。この場合、メモリセル部のゲート絶縁膜１２を周辺回路部のシリコン基板１１上にも形成し、このゲート絶縁膜１２をコンタクトホール２８ｂ，２８ｃ形成時のストッパーとして使用してもよい。
【００４４】
また、図１５に示すように、キャパシタ２５ａ下の多層膜の一部の膜１８ａの上面に達するコンタクト３０ｂ，３０ｃを形成してもよい。この場合、キャパシタ２５ａ下に例えばＳｉＮ膜１８ａとＳｉＯ２膜１８ｂとからなる多層膜を形成し、ＳｉＮ膜１８ａをコンタクトホール２８ｂ，２８ｃ形成時のストッパーとして使用してもよい。
【００４５】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１の実施形態に係わる半導体記憶装置を示す平面図。
【図２】図１のII−II線に沿った半導体記憶装置の断面図。
【図３】本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図４】図３に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図５】図４に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図６】図５に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図７】本発明の第１の実施形態に係わる半導体記憶装置の変形例を示す断面図。
【図８】本発明の第１の実施形態に係わる半導体記憶装置の変形例を示す断面図。
【図９】本発明の第２の実施形態に係わる半導体記憶装置を示す平面図。
【図１０】図９のX−X線に沿った半導体記憶装置の断面図。
【図１１】本発明の第２の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１２】図１１に続く、本発明の第２の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１３】本発明の第２の実施形態に係わる半導体記憶装置の変形例を示す断面図。
【図１４】本発明の第２の実施形態に係わる半導体記憶装置の変形例を示す断面図。
【図１５】本発明の第２の実施形態に係わる半導体記憶装置の変形例を示す断面図。
【符号の説明】
【００４７】
１１…シリコン基板、１２…ゲート絶縁膜、１３…素子分離領域、１４…ゲート電極、１５…ソース／ドレイン拡散層、１６…トランジスタ、１７…絶縁膜、１８…第１の層間絶縁膜、１９，３０ａ，３０ｂ，３０ｃ，３０ｄ…コンタクト、２０…酸素バリア膜、２１…下部電極、２２…強誘電体膜、２３…上部電極、２４…ハードマスク層、２５ａ，２５ｂ，２５ｃ…強誘電体キャパシタ、２６…水素バリア膜、２７…第２の層間絶縁膜、２８ａ，２８ｂ，２８ｃ，２９…コンタクトホール、３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｅ，３１ｆ…配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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