(57)【要約】【課題】  ＧＩＤＬによる影響を回避し、書込みサイクル時間が短くかつチップサイズが小さい半導体集積回路装置を提供する。【解決手段】  半導体集積回路装置１００は、半導体基板１１０と、半導体基板上に形成された絶縁層１２０と、絶縁層によって半導体基板から絶縁された半導体層１３０と、半導体層に形成されたソース領域１５０およびドレイン領域１４０と、半導体層のうちソース領域とドレイン領域との間に設けられ、電荷を蓄積または放出することによってデータを記憶することができるボディ領域１６０と、ボディ領域上に該ボディ領域から絶縁されるように設けられ、第１の方向へ延在するワード線ＷＬと、ドレイン領域に接続され、第１の方向とは異なる方向に延在するビット線ＢＬと、半導体基板および半導体層から絶縁されているように絶縁層１２０内に設けられ、ビット線に対して平行に延在する埋め込み配線ＰＬとを備えている。【選択図】  図２
2005136191.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された絶縁層と、
前記絶縁層によって前記半導体基板から絶縁された半導体層と、
前記半導体層に形成された第１導電型のソース領域および第１導電型のドレイン領域と、
前記半導体層のうち前記ソース領域と前記ドレイン領域との間に設けられ、電荷を蓄積または放出することによってデータを記憶することができる第２導電型のボディ領域と、
前記ボディ領域上に該ボディ領域から絶縁されるように設けられ、第１の方向へ延在するワード線と、
前記ドレイン領域に接続され、前記第１の方向とは異なる方向に延在するビット線と、
前記半導体基板および前記半導体層から絶縁されているように前記絶縁層内に設けられ、前記ビット線に対して平行に延在する埋め込み配線とを備えた半導体集積回路装置。
【請求項２】
前記ビット線はある間隔で複数本配列され、
前記埋め込み配線は前記ビット線と同一間隔で同数設けられていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記埋め込み配線は前記ワード線に対してほぼ垂直方向に延在していることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記ワード線のうちの前記第１のワード線と前記埋め込み配線のうちの前記第１の埋め込み配線との交点に位置する前記ボディ領域の電荷を放出するために、前記第１のワード線の電位および前記第１の埋め込み配線の電位を同じ電位方向へ振幅させることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項５】
前記ワード線と前記ビット線との交点に対応して設けられた複数の前記ボディ領域からなるメモリセルアレイと、
前記メモリセルアレイの周辺のうち第１の側辺近傍に設けられ、前記メモリセルアレイ内の前記ボディ領域内のデータを検出することができる検出回路と、
前記第１の側辺近傍に設けられ、前記埋め込み配線を駆動する駆動回路とをさらに備えたことを特徴とする請求項１から請求項４のいずれかに記載の半導体集積回路装置。
【請求項６】
前記ワード線と前記ビット線との交点に対応して設けられた複数の前記ボディ領域からなるメモリセルアレイと、
前記メモリセルアレイの周辺のうち第１の側辺近傍に設けられ、前記メモリセルアレイ内の前記ボディ領域内のデータを検出することができる検出回路と、
前記メモリセルアレイの周辺のうち前記第１の側辺に対して反対側にある第２の側辺近傍に設けられ、前記埋め込み配線を駆動する駆動回路とをさらに備えたことを特徴とする請求項１から請求項４のいずれかに記載の半導体集積回路装置。
【請求項７】
複数の前記メモリセルアレイが並んで配列されており、
前記検出回路および前記駆動回路が、隣り合う前記メモリセルアレイの間に交互に設けられていることを特徴とする請求項６に記載の半導体集積回路装置。
【請求項８】
前記埋め込み配線は、複数の前記ビット線に対して１つずつ対応して設けられていることを特徴とする請求項１から請求項６のいずれかに記載の半導体集積回路装置。
【請求項９】
前記ボディ領域は、フルディプレッション型のメモリセルの一部を構成することを特徴とする請求項１に記載の記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関する。
【背景技術】
【０００２】
従来から１Ｔ−１Ｃ（1 Transistor-1 Capacitor）型のＤＲＡＭ（Dynamic Random Access Memory）が製造されている。メモリセルのデザインルールが０．１μｍ未満になると、１Ｔ−１Ｃ型のＤＲＡＭは製造することが困難になる。
【０００３】
これに対処するために、図１２に示すようなＦＢＣ(Floating Body Cell)を有するＤＲＡＭが提案されている（特許文献１参照）。ＦＢＣは、ＳＯＩに形成されたＦＥＴ（Field Effect Transistor）からなる。このＦＥＴのゲートＧはワード線ＷＬに接続され、ドレインＤはビット線ＢＬに接続され、ソースＳはＧＮＤに接続されている。フローティングボディＦＢがデータ蓄積ノード(data storage node)になる。
【０００４】
ＦＢＣは、フローティングボディＦＢに蓄えられる多数キャリアの数を変化させて、フローティングボディＦＢの電位を変化させる。このようなボディ効果によりＦＥＴの閾値電圧を変化させることによってデータが記憶される。
【０００５】
ＦＢＣにデータ“１”を書き込むときには、ワード線ＷＬとビット線ＢＬとを共に高電位にして、ＦＥＴを飽和状態にバイアスする。これによって、インパクトイオン化を引き起こし、正孔をフローティングボディＦＢに蓄積する。尚、フローティングボディＦＢ内に蓄積された正孔数が多い状態がデータ“１”とする。
【０００６】
一方、ＦＢＣにデータ“０”を書き込むときには、ビット線ＢＬを負電位にして、p型のボディとn型のドレインとの間のpn接合を順方向にバイアスする。これにより、フローティングボディＦＢ内に蓄積されていた正孔はビット線ＢＬへ放出される。
【０００７】
図１３は、ＦＢＣを有する他のＤＲＡＭの断面図である（非特許文献１参照）。このＤＲＡＭは、フロントゲート電極ＦＧのほかに、バックゲート電極ＢＧを備えている。
【０００８】
このＤＲＡＭのフローティングボディＦＢにデータ“０”を書き込むときには、フロントゲート電極ＦＧおよびバックゲート電極ＢＧを共に高い電位に設定して、フローティングボディＦＢとソースＳと間のポテンシャルバリアを低くする。これにより、フローティングボディＦＢに蓄えられていた正孔をソースＳへ放出する。
【特許文献１】特開２００２−２４６５７１号公報
【非特許文献１】C.Kuo, Tsu-Jae King and Chenming Huによる“高密度仕様のためのキャパシタのないダブルゲートＤＲＡＭセル設計（A Capacitorless Double-Gate DRAM Cell Design for High Density Applications）”IEDM Tech. Digest, pp.843-846, Dec. 2002
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図１２に示したＤＲＡＭによれば、選択セルにデータ“０”を書き込むために或るビット線ＢＬを負電位にしたときに、該ビット線ＢＬに接続されデータ“１”を記憶した非選択セルのデータが消去されてしまう可能性がある。これを、一般に “０”ディスターブ（”0”disturb）という。
【００１０】
“０”ディスターブを回避するためには、この非選択セルのフローティングボディＦＤの電位とそのドレインＤとの間のジャンクションは、逆バイアスあるいは弱い順バイアス(０．７Ｖ以下)とならなければならない。従って、この非選択セルのワード線ＷＬを充分に低い負電位にすることによって、非選択セルのフローティングボディＦＤの電位を充分に低い負電位にする必要がある。
【００１１】
図１３に示したＤＲＡＭによれば、フロントゲート電極ＦＧおよびバックゲート電極ＢＧが互いに平行に設けられていたので、活性化されたワード線ＷＬに接続されたセルが全てデータ“０”に書き変わってしまう。よって、リフレッシュ動作時および書込み動作時には、センスアンプが、“０”を書き込む前に予めワード線ＷＬに接続された全セルのデータをラッチする（Ｓ１）。次に、全セルにデータ“０”を書き込む（Ｓ２）。その後、センスアンプにラッチされたデータに基づいて、データ“１”が記憶されていたセルにのみデータ“１”を書き戻す（Ｓ３）。このようにステップＳ１〜Ｓ３が必要であった。よって、図１３に示したＤＲＡＭは、リフレッシュ動作および書込み動作のサイクル時間が長いという問題、並びに、ビット線ＢＬ毎にセンスアンプ回路を必要とするという問題を有する。  
ビット線ＢＬ毎にセンスアンプ回路を設けると、センスアンプ回路が大きな面積を占めるので、セル占有率が低下し、チップサイズが大きくなる。これは、１Ｔ−１Ｃ型のＤＲＡＭに比べセルサイズが小さいというＦＢＣ特有の利点を損なうことを意味する。
【００１２】
そこで、本発明の目的は、“０”ディスターブによる影響を回避し、リフレッシュサイクル時間および書込みサイクル時間が短くかつチップサイズが小さい半導体集積回路装置を提供することである。
【課題を解決するための手段】
【００１３】
本発明に係る実施形態に従った半導体集積回路装置は、半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層によって前記半導体基板から絶縁された半導体層と、前記半導体層に形成された第１導電型のソース領域および第１導電型のドレイン領域と、前記半導体層のうち前記ソース領域と前記ドレイン領域との間に設けられ、電荷を蓄積または放出することによってデータを記憶することができる第２導電型のボディ領域と、前記ボディ領域上に該ボディ領域から絶縁されるように設けられ、第１の方向へ延在するワード線と、前記ドレイン領域に接続され、前記第１の方向とは異なる方向に延在するビット線と、前記半導体基板および前記半導体層から絶縁されているように前記絶縁層内に設けられ、前記ビット線に対して平行に延在する埋め込み配線とを備えている。
【発明の効果】
【００１４】
本発明による半導体集積回路装置は、“０”ディスターブやＧＩＤＬによる影響を回避することができ、書込みサイクル時間が従来よりも短く、かつチップサイズが小さい。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照しつつ、本発明に係る実施形態を説明する。本発明は、これらの実施形態に限定されない。また、これらの実施形態において、ｐ型半導体に代えてｎ型半導体を用い、尚且つ、ｎ型半導体に代えてｐ型半導体を用いてもこれらの実施形態の効果を得ることができる。
【００１６】
これらの実施形態によれば、ダブルゲートＳＯＩトランジスタ（Double-Gate SOI transistor）におけるバックゲートがビット線に対して平行に設けられている。これにより上記課題を解決する。
【００１７】
（第１の実施形態）
図１は、本発明に係る第1の実施形態に従ったＤＲＡＭ１００のメモリ部を示したブロック図である。このメモリ部は、メモリセルアレイ１０、センスアンプおよびプレートドライバ部（以下、単に、ＳＡ／ＰＤという）２０と、ロウデコーダおよびＷＬドライバ（以下、単に、ロウデコーダという）３０と、カラムデコーダおよびＣＳＬ（Column Select Line）ドライバ（以下、単に、カラムデコーダという）４０とを備えている。
【００１８】
メモリセルアレイ１０は、複数のＦＢＣをマトリックス状に配列したメモリセルにより構成されている。さらに、複数のメモリセルアレイ１０が併進的に並んで配列されている。隣り合うメモリセルアレイ１０の間の間隙には、1つおきにＳＡ／ＰＤ２０が設けられている。１つのＳＡ／ＰＤ２０は、その両側に位置するメモリセルアレイ１０に接続されており、これらのメモリセルアレイ１０内のデータを検出し、ラッチすることができる。また、ＳＡ／ＰＤ２０は、図２に示すプレート線ＰＬの電位を選択的に制御し、選択されたプレート線ＰＬを駆動させることができる。
【００１９】
ロウデコーダ３０はメモリセルアレイ１０に対応して設けられており、メモリセルアレイ１０内のワード線を選択することができることができる。カラムデコーダ４０は、併進的に並んで配列された一群のメモリセルアレイ１０に対して設けられており、メモリセルアレイ１０内のビット線を選択することができることができる。
【００２０】
図２は、メモリセルアレイ１０およびＳＡ／ＰＤ２０を1つずつ示した回路図である。ＳＡ／ＰＤ２０の右隣には、図示していないメモリセルアレイ１０がさらに接続されている。
【００２１】
メモリセルアレイ１０には、N本のワード線ＷＬ０〜ＷＬＮ−1と、M本のビット線ＢＬ０〜ＢＬＭ−1と、M本のプレート線ＰＬ０〜ＰＬＭ−1とが設けられている。また、メモリセルアレイ１０には、ワード線ＷＬ０〜ＷＬＮとビット線ＢＬ０〜ＢＬＭ−1との交点に対応してメモリセルＭＣが設けられている。即ち、１つのメモリセルアレイ１０は、Ｎ＊Ｍ個のメモリセルＭＣを有する。あるいは、このＮ＊Ｍ個のメモリセルを有するＬ個のセットをワード線方向に並べて、全体でＮ＊Ｍ＊Ｌ個のメモリセルＭＣを有するメモリセルアレイ１０を形成することもできる。
【００２２】
各メモリセルＭＣは、図３に示すようにＳＯＩ（Silicon On Insulator）に形成されており、フォワードゲートＦＧおよびバックゲートＢＧを有するダブルゲートＳＯＩトランジスタ（Double-Gate SOI transistor）である。
【００２３】
ワード線ＷＬ０〜ＷＬＮ−1は、メモリセルアレイ１０のうち各行（ロウ）のメモリセルＭＣの各々のフォワードゲートに接続されている。ビット線ＢＬ０〜ＢＬＭ−1は、メモリセルアレイ１０のうち各列（カラム）のメモリセルＭＣの各々のドレインＤに接続されている。プレート線ＰＬ０〜ＰＬＭ−1は、メモリセルアレイ１０のうち各列（カラム）のメモリセルＭＣの各々のバックゲートに接続されている。プレート線ＰＬ０〜ＰＬＭ−1は、それぞれビット線ＢＬ０〜ＢＬＭ−1に対応して設けられている。好ましくは、プレート線ＰＬ０〜ＰＬＭ−1は、それぞれビット線ＢＬ０〜ＢＬＭ−1に対して平行に延在している。
【００２４】
ワード線ＷＬ０〜ＷＬＮ−1は、それぞれロウデコーダ３０（図１参照）に接続されている。ビット線ＢＬ０〜ＢＬＭ−1およびプレート線ＰＬ０〜ＰＬＭ−1は、それぞれＳＡ／ＰＤ２０に接続されている。
【００２５】
ＳＡ／ＰＤ２０は、センスアンプ・プレートドライバ回路２１と、ＢＬ（Bit Line）／ＰＬ（Plate Line）セレクタ２２とを含む。ビット線ＢＬ０〜ＢＬＭ−1およびプレート線ＰＬ０〜ＰＬＭ−1はそれぞれＢＬ／ＰＬセレクタ２２に接続され、このＢＬ／ＰＬセレクタ２２は１対のビット線およびプレート線を選択する。ＢＬ／ＰＬセレクタ２２によって選択された１対のビット線およびプレート線のみがセンスアンプ・プレートドライバ回路２１へ接続され得る。一方、ロウデコーダ３０内のＷＬドライバは、ワード線ＷＬ０〜ＷＬＮ−1のうちいずれかのワード線を選択して、そのワード線を駆動することができる。これにより、選択された１対のビット線およびプレート線と選択されたワード線との交点に位置するメモリセルＭＣが選択され得る。
【００２６】
メモリセルアレイ１０は、ダミーメモリセルＤＭＣをさらに備えている。ダミーメモリセルＤＭＣのフォワードゲートＦＧはワード線に、ダミービット線ＤＢＬ０またはＤＢＬ１はダミーメモリセルＤＭＣのドレインにそれぞれ接続されており、ダミーメモリセルＤＭＣのバックゲートＢＧはダミープレート線ＤＰＬ０またはＤＰＬ１に接続されている。
【００２７】
ＳＡ／ＰＤ２０は、ダミービット線ＤＢＬ０、ＤＢＬ１、および、ダミープレート線ＤＰＬ０、ＤＰＬ１に接続されたＤＢＬ／ＤＰＬコントローラ２３をさらに備えている。
【００２８】
ダミーメモリセルＤＭＣは、センスアンプＳＡがメモリセルＭＣのデータを検出するときに用いられる。例えば、ダミービット線ＤＢＬ０に接続されたダミーメモリセルＤＭＣは、データ“０”を記憶し、ダミービット線ＤＢＬ１に接続されたダミーメモリセルＤＭＣは、データ“１”を記憶している。検出時には、センスアンプＳＡは、これらのダミーメモリセルＤＭＣの電流を足し合せ、この電流をカレントミラー回路（図示せず）によって半分にする。センスアンプＳＡは、その半分にされた電流値と各メモリセルＭＣの電流とを比較することによって、メモリセルＭＣのデータ“１”または データ“０”を検出する。
【００２９】
このように、センスアンプ・プレートドライバ回路２１は、ビット線ＢＬおよびワード線ＷＬによってメモリセルＭＣのデータを検出することができる。尚、データの検出方法は、上述の方法に限定されず、他の公知の検出方法を用いてもよい。
【００３０】
図３は、本実施形態に従ったＤＲＡＭ１００のメモリ部をビット線ＢＬに沿って切断したときの断面図である。ＤＲＡＭ１００は、ｐ型の半導体基板１１０、シリコン酸化膜１２０、ＳＯＩ層１３０、ｎ型のドレイン領域１４０、ｎ型のソース領域１５０、ｐ型のボディ領域１６０、ワード線ＷＬ、ビット線ＢＬ、ｎ型のプレート線ＰＬおよびソース線ＳＬを備えている。
【００３１】
シリコン酸化膜１２０は半導体基板１１０上に設けられている。プレート線ＰＬは、半導体基板１１０およびＳＯＩ層１３０から絶縁されるようにシリコン酸化膜１２０内に設けられており、ビット線ＢＬに対して平行に延在している。ＳＯＩ層１３０は、シリコン酸化膜１２０上に設けられており、半導体基板１１０およびシリコン酸化膜１２０から絶縁されている。
【００３２】
ドレイン領域１４０およびソース領域１５０は、ＳＯＩ層１３０内に設けられている。ボディ領域１６０は、ＳＯＩ層１３０のうちドレイン領域１４０とソース領域１５０との間に設けられている。
【００３３】
ボディ領域１６０上にはゲート絶縁膜１７０が形成されており、ワード線ＷＬはゲート絶縁膜１７０上に設けられている。これにより、ワード線ＷＬはボディ領域１６０から絶縁されている。ワード線ＷＬは、図３の紙面に対して垂直方向に延在している。ビット線ＢＬは、ドレイン領域１４０に電気的に接続されており、ワード線ＷＬが延びる方向に対してほぼ垂直方向に延在している。
【００３４】
図４は、本実施形態に従ったＤＲＡＭ１００のメモリ部をワード線ＷＬに沿って（図３のＸ−Ｘ線に沿って）切断したときの断面図である。図３および図４を参照して、ビット線ＢＬおよびプレート線ＰＬは、互いに対応しており、かつ、互いに平行に設けられていることがわかる。図４を参照して、ビット線ＢＬは、ほぼ等間隔で配列されている。また、プレート線ＰＬはビット線ＢＬと同一間隔で配列されていることがわかる。
【００３５】
次に、図５および図６を参照して、ＤＲＡＭ１００の動作および効果を説明する。図５および図６に示すグラフは、ＤＲＡＭ１００へ“０”または“１”を書き込むときのシミュレーション結果である。このシミュレーションにおける条件は、メモリセルＭＣのチャンネル長Ｌｇａｔｅ＝０．１７５μｍ、ゲート絶縁膜１７０の膜厚Ｔｏｘｆ＝８０Å、ボディ領域１６０とプレート線ＰＬとの間の絶縁膜１７５の膜厚Ｔｂｏｘ＝１２０Å、ボディ領域１６０のシリコンの膜厚ＴＳｉ＝３３０Åである。また、ボディ領域１６０内のアクセプタ不純物濃度は１．０＊１０１６ｃｍ−３で一定である。ワード線ＷＬおよびプレート線ＰＬは、共にｎ型ポリシリコンであり、それらの不純物濃度は充分に高い。ワード線ＷＬおよびプレート線ＰＬは、それぞれフロントゲートＦＧおよびバックゲートＢＧとして作用する。
【００３６】
図５は、ビット線ＢＬ、ワード線ＷＬおよびプレート線ＰＬのそれぞれの電位によって制御されるボディ領域１６０の電位を示したグラフである。横軸は時間（ナノ秒）を示し、縦軸はそれらの電位（ボルト）を示す。ビット線ＢＬ、ワード線ＷＬおよびプレート線ＰＬのそれぞれの電位は、“ＶＢＬ”、“ＶＷＬ”および“ＶＰＬ”と図示されている。ボディ領域１６０の電位は“ＶＢＯＤＹ” と図示されている。
【００３７】
図６は、メモリセルＭＣ内のデータを読み出すときのワード線ＷＬの電位Ｖｇｓおよびドレイン間の電流Ｉｄｓの関係を示すグラフである。
【００３８】
まず、図５を参照して、メモリセルＭＣへデータ“１”を書き込む。０ｎｓから４２ｎｓまで期間、ＶＷＬを１．５Ｖにし、ＶＢＬを２．０Ｖにして、メモリセルＭＣを飽和状態にバイアスする。これにより、ボディ領域１６０内においてインパクトイオン化が生じ、ボディ領域１６０の電位が徐々に上昇する。ボディ領域１６０の電位が約０．７Ｖになると、正孔の発生電流とボディ領域１６０とソース領域１５０と間のｐｎ接合に流れるフォワード電流がほぼ等しくなるので、ボディ領域１６０の電位がほぼ定常化する。このとき、メモリセルＭＣへのデータ”１“の書込みが完了する。
【００３９】
次に、メモリセルＭＣ内のデータ“１”を保持する。メモリセルＭＣにデータ“１”が書き込まれた後、４６ｎｓの時点においてＶＢＬを０Ｖにし、ＶＷＬを−１．５Ｖにする。ＶＷＬが負電位であるので、ボディ領域１６０内の正孔が維持される。よって、メモリセルＭＣはデータ”１”を保持している。
【００４０】
次に、ＶＷＬを上げ、メモリセルＭＣのデータを読出し、それによって、ボディ領域１６０から正孔が漏洩するか否かを調べる。ボディ領域１６０からの正孔の漏洩を、以下、ディスターブという。約５０ｎｓから約７０ｎｓまで、ＶＢＬを０．２Ｖにし、ＶＷＬを−１．５Ｖから１．５Ｖへ上昇させる。ＶＰＬは、−２Ｖに維持されている。このとき、ボディ領域１６０内のデータを検出すると、ボディ領域１６０の電位が約０．７Ｖで維持され、変化しない。これは、ディスターブが生じていないことを暗示する。
【００４１】
次に、図５を再度参照して、約７４ｎｓの時点において、再びデータ“１”を保持し、その後、ＶＰＬを−２Ｖに維持したまま、ＶＷＬを上げ、メモリセルＭＣのデータを読み出す。それによって、データ”１”に対するディスターブの有無を確認する。図６を参照して、このときに観測されるメモリセルＭＣのドレイン電流Ｉｄｓは、曲線Ｉ１に重なった。これにより、データをメモリセルＭＣから読み出しても、ワード線の電位Ｖｇｓとドレイン電流Ｉｄｓとの関係が維持され、ディスターブが生じていないことが確認された。
【００４２】
次に、プレート線ＰＬの電位を上げ、メモリセルＭＣのデータを読み出し、それによって、ディスターブの有無を調べる。図５において、約８４ｎｓから約１０４ｎｓまで、プレート線の電位ＶＰＬを−２Ｖから−０．５Ｖへ上昇させる。ＶＷＬは０Ｖに維持する。このとき、ボディ領域１６０の電位が約０．７Ｖで維持され、変化しない。これは、ディスターブが生じていないことを暗示する。
【００４３】
ディスターブが生じていないことを確認するために、約１０８ｎｓから約１１０ｎｓまで、ワード線ＷＬの電位を上げ、メモリセルＭＣのデータを読み出す。図６を参照して、このときに観測されるメモリセルＭＣのドレイン電流Ｉｄｓも、曲線Ｉ１に重なった。これにより、ＶＷＬを０Ｖに維持したまま、プレート線ＰＬの電位を上げても、ワード線の電位Ｖｇｓとドレイン電流Ｉｄｓとの関係が維持され、ディスターブが生じていないことが確認された。
【００４４】
最後に、約１１６ｎｓから約１５６ｎｓまでの期間、電位ＶＷＬおよび電位ＶＰＬをそれぞれ１．５Ｖおよび−０．５Ｖまで上昇させる。これにより、データ“０”がメモリセルＭＣへ書き込まれる。その結果、ボディ領域１６０の電位が下降する。この書込み時間は、約４０ｎｓとした。メモリセルＭＣへデータ“０”を書き込んだ後、データ“０”を約１５８ｎｓの時点において保持する。その後、約１６０ｎｓから約１６２ｎｓまでの期間に、データ“０”をメモリセルＭＣから読み出すと、図６に示す曲線Ｉ０が得られた。この結果から、ドレイン電流Ｉｄｓが確実に減少しており、データ“０”がメモリセルＭＣへ書き込まれていることがわかる。
【００４５】
このように、ワード線ＷＬおよびプレート線ＰＬのいずれか一方の電位を上昇させただけでは、ボディ領域１６０とソース領域１５０との間のポテンシャル障壁は、充分に低くならない。よって、ボディ領域１６０内の正孔がソース領域１５０へ放出されず、データ“１”が維持される。一方、ワード線ＷＬとプレート線ＰＬとの電位を共に上昇させると、ボディ領域１６０とソース領域１５０との間のポテンシャル障壁が充分に低下する。これによって、ボディ領域１６０内の正孔がソース領域１５０へ放出され、メモリセルＭＣへデータ“０”を書き込まれる。
【００４６】
ワード線ＷＬおよびプレート線ＰＬの両方の電位を上昇させた場合に、データ“０”がメモリセルＭＣに書き込まれる（図５に示す時点１１６ｎｓ〜１５６ｎｓを参照）。これは、ワード線ＷＬおよびプレート線ＰＬによって選択されたメモリセルＭＣにデータ“０”が書き込まれることを意味する。一方、ワード線ＷＬおよびプレート線ＰＬのいずれか一方の電位を上昇させた場合には、メモリセルＭＣに格納されたデータ“１”は変化しない。（図５に示す時点４６ｎｓ〜１０８ｎｓを参照）。これは、データ“１”を格納している非選択のメモリセルＭＣに対してディスターブが生じないことを意味する。
【００４７】
これにより、リフレッシュ動作時に、データ“０”が書き込まれていたメモリセルＭＣをワード線ＷＬおよびプレート線ＰＬによって選択し、そのメモリセルＭＣのみにデータ“０”を再度書き込むことが可能となる。
【００４８】
図１３に示した従来例においては、フォワードゲートＦＧ（ワード線）およびバックゲートＢＧ（プレート線）が互いに平行に設けられていたので、或るメモリセルＭＣを選択し、そのメモリセルＭＣのみにデータ“０”を書き込むことができなかった。よって、上述のように、リフレッシュ動作および書込み動作には３つのステップＳ１〜Ｓ３が必要であった。
【００４９】
しかし、本実施形態においては、プレート線ＰＬは、ワード線ＷＬに対してほぼ垂直に交差し、ビット線ＢＬに対してほぼ平行に設けられている。よって、ワード線ＷＬとプレート線ＰＬとの交点に位置するメモリセルＭＣを選択してデータ“０”を書き込み、これと同時に、ワード線ＷＬとビット線ＢＬとの交点に位置するメモリセルＭＣを選択してデータ“１”を書き込むことができる。よって、リフレッシュ動作および書込み動作は、メモリセルＭＣにデータ“０”または“１”を書き込むという１つのステップだけで足りる。その結果、本実施形態は、リフレッシュ動作および書込み動作のサイクル時間が従来よりも短くなる。
【００５０】
また、本実施形態によるＤＲＡＭ１００は、リフレッシュ動作時および書込み動作時に、総てのメモリセルＭＣのデータを読出し、かつ、ラッチする必要がない。よって、ビット線ＢＬ毎にセンスアンプ回路を設ける必要が無く、センスアンプは、メモリセルアレイ１０毎に設ければ足りる。その結果、半導体チップ内において、センスアンプ回路が占める面積が小さくなるので、セル占有率が増加し、チップサイズが小さくなる。
【００５１】
さらに、本実施形態は、ワード線ＷＬおよびプレート線ＰＬを、それぞれフォワードゲートおよびバックゲートとして備えている。よって、本実施形態にはＧＩＤＬの問題が生じない。
【００５２】
尚、データ“０”を書き込む時間、即ち、ワード線ＷＬおよびプレート線ＰＬの電位を上昇させておく時間が重要である。図６に示すようにデータ“０”の書込み終了時点１５６ｎｓにおいては、ボディ領域１６０の電位が降下途中にある。一方、ボディ領域１６０の電位が安定するまでデータ“０”の書込みを継続することは、リフレッシュ動作のサイクル時間を長くすることになる。よって、データ“０”の書込みは、データ“１”との識別が充分にできる程度まで行なわれ、平衡状態になるまで持続されない。従って、データのばらつきを抑えるために、データ“０”の書込み時間を管理することが重要である。
【００５３】
（第２の実施形態）
図７は、本発明に係る第２の実施形態に従ったＤＲＡＭ２００のメモリ部を示したブロック図である。本実施形態は、センスアンプ部２６およびプレートドライバ部２８が分離して配置されている。本実施形態の他の構成要素は、第１の実施形態と同様であるので、その説明を省略する。
【００５４】
センスアンプ部２６は、メモリセルアレイ１０の周辺の側辺近傍に設けられている。プレートドライバ部２８は、メモリセルアレイ１０の周辺のうち、センスアンプ２６部が設けられた側辺に対して反対側の側辺近傍に設けられている。このように、センスアンプ部２６およびプレートドライバ部２８は、隣り合うメモリセルアレイ１０の間に交互に設けられている。センスアンプ部２６およびプレートドライバ部２８はそれぞれの両隣に配置された２つのメモリセルアレイ１０に共通に使用される。
【００５５】
図８は、メモリセルアレイ１０、センスアンプ部２６およびプレートドライバ部２８を1つずつ示した回路図である。センスアンプ部２６およびプレートドライバ部２８を分離したことに伴い、図２に示したセンスアンプ・プレートドライバ回路２１は、本実施形態において、センスアンプ回路２２１およびプレートドライバ回路２２４に分離されている。また、図２に示したＢＬ／ＰＬセレクタ２２は、ＢＬセレクタ２２２およびＰＬセレクタ２２５に分離されている。さらに、図２に示したＤＢＬ／ＤＰＬセレクタ２３は、ＤＢＬセレクタ２２３およびＤＰＬセレクタ２２６に分離されている。センスアンプ回路２２１、ＢＬセレクタ２２２およびＤＢＬセレクタ２２３はセンスアンプ２６に含まれており、プレートドライバ回路２２４、ＰＬセレクタ２２５およびＤＰＬセレクタ２２６はプレートドライバ２８に含まれている。
【００５６】
センスアンプ回路２２１およびプレートドライバ回路２２４は、プレートドライブ線ＰＤＬによって接続されている。プレートドライブ線ＰＤＬを介してセンスアンプ回路２２１からプレートドライバ回路２２４へプレート駆動信号が伝達される。
【００５７】
リフレッシュ動作時および書込み動作時に、センスアンプ部２６において検出したデータが“０”であった場合、プレート駆動信号が、その情報をプレートドライバ部２８へ伝達する。これにより、プレートドライバ部２８は、データ“０”を書き込む際にプレート線ＰＬを選択的に駆動させることができる。
【００５８】
書込み動作時に外部からデータ“０”を書き込む場合には、周辺データバスがプレートドライバ部２８へその情報を直接伝達してもよい。書込み動作時にセンスアンプ部２６がデータ“１”およびデータ“０”の両方を処理する場合には、センスアンプ部２６は、プレートドライブ線ＰＤＬを介してデータ“０”の情報のみをプレートドライバ部２８へ伝達してもよい。これにより、センスアンプ部２６は、プレートドライバ部２８を駆動させるタイミングを制御することができる。尚、プレートドライブ線ＰＤＬの配線は、メモリセルアレイ上の最上層に設けられたカラム選択線(ＣＳＬ)の配線と同一の金属配線層で形成することができる。
【００５９】
ＤＲＡＭ２００の動作のシミュレーション結果は、第１の実施形態と同一の条件のもとにおいて、第１の実施形態と同様でなる。よって、本実施形態は、第１の実施形態と同様の効果を有する。さらに、本実施形態は、センスアンプ部２６およびプレートドライバ部２８が分離して配置されているので、センスアンプ部２６およびプレートドライバ部２８の設計が容易である。特に、ビット線ＢＬおよびプレート線ＰＬがファインピッチで配線されている場合には、ビット線ＢＬおよびプレート線ＰＬを同一方向から別々に駆動することは回路設計の観点から困難である。よって、本実施形態は、ビット線ＢＬおよびプレート線ＰＬがファインピッチで配線されている場合に特に有効である。
【００６０】
（第３の実施形態）
図９は、本発明に係る第３の実施形態に従ったＤＲＡＭ３００のメモリ部をワード線ＷＬに沿って切断したときの断面図である。ビット線ＢＬに沿って切断したときのＤＲＡＭ３００の断面図は、図３に示す断面図と同様である。図９に示す断面図は、図３のＸ−Ｘ線に沿って切断したときのＤＲＡＭ３００の断面としてよい。
【００６１】
図９に示すように、本実施形態では、プレート線ＰＬが４本のビット線ＢＬおよび４本のボディ領域１６０に対して１つずつ対応して設けられている。ＤＲＡＭ３００の動作のシミュレーション結果は、第１の実施形態と同一の条件のもとにおいて、第１の実施形態と同様となる。
【００６２】
本実施形態によれば、プレート線ＰＬをファインピッチで加工することが困難な場合、あるいは、プレート線ＰＬをビット線ＢＬに精度良く位置あわせをするすることが困難な場合であっても、プレート線ＰＬをビット線ＢＬに対して平行に設けることができる。
【００６３】
しかし、本実施形態では、第１および第２の実施形態と同様の方法でデータ“０”をメモリセルへ書き込むと、プレート線ＰＬに対応する複数のビット線ＢＬに接続された複数のメモリセルが同時にデータ“０”になってしまう。
【００６４】
よって、１本のプレート線ＰＬに対応するビット線ＢＬの数と同数のセンスアンプを設ける必要がある。これにより、データ“０”を書き込む前に、総てのメモリセルのデータを読み出して、ラッチすることができる。次に、全メモリセルにデータ“０”を書き込んだ後、データ“１”を格納していたメモリセルのみへデータ“１”を書き戻す。
【００６５】
このように、本実施形態によれば、センスアンプは、１本のプレート線ＰＬに対応するビット線ＢＬの数だけで足りる。よって、本実施形態は、従来よりもセル占有率が上昇し、チップサイズが小さくなる。
【００６６】
図１０は、ＤＲＡＭ３００のセンスアンプの配置および接続を示す図である。ＤＲＡＭ３００は、メモリセルアレイ３０１およびＳＡ／ＰＤ３０２を備えている。図１０において、ワード線、メモリセルは省略されている。
【００６７】
プレート線ＰＬ１〜ＰＬ４は、それぞれセンスアンプ回路３２１〜３２４へ接続されている。１本のプレート線ＰＬ１に対応する４本のビット線ＢＬは、それぞれセンスアンプ回路３２１〜３２４へ接続されている。同様に、プレート線ＰＬ２に対応する４本のビット線もそれぞれセンスアンプ回路３２１〜３２４へ接続され、プレート線ＰＬ３に対応する４本のビット線もそれぞれセンスアンプ回路３２１〜３２４へ接続され、並びに、プレート線ＰＬ４に対応する４本のビット線もそれぞれセンスアンプ回路３２１〜３２４へ接続されている。
【００６８】
ＤＲＡＭ３００内では、複数のメモリセルを含むメモリセルアレイ３０１が併進的に配列されている。また、ＳＡ／ＰＤ３０２は、センスアンプ回路３２１〜３２４およびＢＬセレクタ３２２を含む。センスアンプ回路３２１〜３２４はプレートドライバを有する。メモリセルアレイ３０１とＳＡ／ＰＤ３０２との配列関係は、図１に示すメモリセルアレイ１０とＳＡ／ＰＤ２０との配列関係と同様である。即ち、隣り合うメモリセルアレイ３０１の間の間隙には、1つおきにＳＡ／ＰＤ３０２が設けられている。よって、１つのＳＡ／ＰＤ３０２は、その両側に位置するメモリセルアレイ３０１に接続されている。
【００６９】
ＢＬセレクタ３２２は、プレート線ＰＬ１〜ＰＬ４のそれぞれに対応する４本のビット線を順次選択する。これにより、センスアンプ３２１〜３２４は、全メモリセルのデータを読取り、ラッチすることができる。尚、プレート線ＰＬ１〜ＰＬ４は、データ“０”をメモリセルへ書き込む際に、センスアンプ回路３２１〜３２４によって同時に駆動される。よって、プレート線ＰＬの選択回路（ＰＬセレクタ）は不要である。
【００７０】
（第４の実施形態）
図１１は、本発明に係る第４の実施形態に従ったＤＲＡＭ４００のセンスアンプの配置および接続を示す図である。ＤＲＡＭ４００は、メモリセルアレイ３０１、センスアンプ部３０３およびプレートドライバ部３５０を備えている。本実施形態は、プレートドライバ部３５０がセンスアンプ部３０３から分離して設けられている点で第３の実施形態と異なる。センスアンプ部３０３は、センスアンプ３２５〜３２８およびＢＬセレクタ３２２を有する。センスアンプ３２５〜３２８は、図１０に示すセンスアンプ３２１〜３２４からプレートドライバを除いた形態を有する。このプレートドライバは、本実施形態においては、プレートドライバ部３５０として実現されている。
【００７１】
メモリセルアレイ３０１、センスアンプ部３０３およびプレートドライバ部３５０の配列関係は、図７に示すメモリセルアレイ１０、センスアンプ部２６およびプレートドライバ部２８の配列関係と同様である。即ち、センスアンプ部３０３は、メモリセルアレイ３０１の周辺の側辺近傍に設けられている。プレートドライバ部３５０は、メモリセルアレイ３０１の周辺のうち、センスアンプ部３０３が設けられている側辺に対して反対側の側辺近傍に設けられている。このように、センスアンプ部３０３およびプレートドライバ部３５０は、隣り合うメモリセルアレイ３０１の間に交互に設けられている。センスアンプ部３０３およびプレートドライバ部３５０はそれぞれの両隣に配置された２つのメモリセルアレイ３０１に共通に使用される。
【００７２】
本実施形態は、第３の実施形態と同様の動作および効果を有する。さらに、本実施形態は、センスアンプ部３０３およびプレートドライバ部３５０が分離して配置されているので、センスアンプ部３０３およびプレートドライバ部３５０の設計が容易である。特に、ビット線ＢＬおよびプレート線ＰＬがファインピッチで配線されている場合には、ビット線ＢＬおよびプレート線ＰＬを同一方向から別々に駆動させることは回路設計の観点から困難である。よって、本実施形態は、ビット線ＢＬおよびプレート線ＰＬがファインピッチで配線されている場合に特に有効である。
【図面の簡単な説明】
【００７３】
【図１】本発明に係る第1の実施形態に従ったＤＲＡＭ１００のメモリ部を示したブロック図。
【図２】ＤＲＡＭ１００のメモリセルアレイ１０およびＳＡ／ＰＤ２０の回路図。
【図３】ＤＲＡＭ１００のメモリ部をビット線ＢＬに沿って切断したときの断面図。
【図４】ＤＲＡＭ１００のメモリ部をワード線ＷＬに沿って切断したときの断面図。
【図５】ビット線ＢＬ、ワード線ＷＬおよびプレート線ＰＬのそれぞれの電位によって制御されるボディ領域１６０の電位を示したグラフ。
【図６】メモリセルＭＣ内のデータを読み出すときのワード線ＷＬの電位Ｖｇｓとドレイン間の電流Ｉｄｓとの関係を示すグラフ。
【図７】本発明に係る第２の実施形態に従ったＤＲＡＭ２００のメモリ部を示したブロック図。
【図８】ＤＲＡＭ２００のメモリセルアレイ１０、センスアンプ２６およびプレートドライバ２８の回路図。
【図９】本発明に係る第３の実施形態に従ったＤＲＡＭ３００のメモリ部をワード線ＷＬに沿って切断したときの断面図。
【図１０】ＤＲＡＭ３００のセンスアンプの配置および接続を示す図。
【図１１】本発明に係る第４の実施形態に従ったＤＲＡＭ４００のセンスアンプの配置および接続を示す図。
【図１２】従来のＦＢＣを有するＤＲＡＭの断面図。
【図１３】従来のＦＢＣを有するＤＲＡＭの断面図。
【符号の説明】
【００７４】
１００  ＤＲＡＭ
１０  メモリセルアレイ
２０  ＳＡ／ＰＤ
１１０  半導体基板
１２０  シリコン酸化膜
１３０  ＳＯＩ層
１４０  ドレイン領域
１５０  ソース領域
１６０  ボディ領域
ＭＣ  メモリセル
ＷＬ  ワード線
ＰＬ  プレート線
ＢＬ  ビット線
ＳＬ  ソース線
【図１】
2005136191.tif 000003
【図２】
2005136191.tif 000004
【図３】
2005136191.tif 000005
【図４】
2005136191.tif 000006
【図５】
2005136191.tif 000007
【図６】
2005136191.tif 000008
【図７】
2005136191.tif 000009
【図８】
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【図９】
2005136191.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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