(57)【要約】【課題】イサーネットスイッチにおける受信パケットの最短パケット長等の異常を検出し、廃棄する最短パケット長監視回路の回路規模の縮小を実現する。【解決手段】最短パケット長監視回路に設置し、パケット長が最短長以下の異常パケットであることをカウンタでカウントし確認する待ち時間の間、データ保持用に使っていた並列構成のレジスタを、後段のパケット再組み立て待ち用のＦＩＦＯと兼用させ、パケット長等不備時のパケットの廃棄処理を、パケット再組み立て用の結合回路におけるバックプレッシャ、パリティ検出時のパケット廃棄処理用回路で兼用させる様にする。【選択図】図１
2005109586.tif 000002
【特許請求の範囲】
【請求項１】
イサーネットスイッチにおける入力処理回路において、
受信パケット長が最短パルス長以下かどうかをカウントするカウンタ、
受信パケットのデータを一時保持するデータＦＩＦＯ、
書き換え処理後のヘッダと該データ、
を結合すると共に、前記カウンタにおいて、最短長以下の受信パケットが検出されたときには、前記ＦＩＦＯから読み出される受信パケットのデータ部及び受信パケットの開始指示パルス、終了位置パルスを廃棄する結合回路、
を有することを特徴とするイサーネットスイッチにおける入力処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イサーネットスイッチの入力処理部に設置され、最短６４バイトから最長１５１８バイトの可変長サイズでランダムに入力される入力イサーネットパケットに関して、パケット長さがイサーネット標準規格で定めた最短パケット長以上であることを監視し、最短長以下の不適格パケットの通過を阻止する機能を有する、パケット集監視回路部分の回路構成の規模の縮小に関するものである。
【背景技術】
【０００２】
図８は、従来のイサーネットスイッチの全体構成図である。
【０００３】
図８で、１００は、スイッチング処理部、２００は、インタフェースカード、３００は、物理ポートや他のイサーネットスイッチである。
また、イサーネットカード２００において、２１０は、入力処理部、２２０は出力処理部、２３０は、物理インタフェース機能を処理する外部インタフェース部である。
【０００４】
図９は、入力処理部２１０の内部構成を示す。
【０００５】
図９は、最短パケット長以下のパケットは異常パケットと見なして通さないで、廃棄する。また、高速の波形伝送により波形くずれが生じ゛パケット長検出の為に用いるパケットの頭検出パルスi＿ＳＯＰパルスの出現間隔が最小パケット長以下の間隔で発生した場合も、パケット全体に異常が発生したものと推定して、受信パケットを通さない機能を持つ。
【０００６】
図９で、２１１は、３２ビット並列入力されたパケットフレームをさらに６４ビットの並列出力に変換する並並列変換回路、２１２は、本発明が関係する最短パケット長監視回路、２１３は、パケットフレームをヘッダとペイロードに分離するヘッダ・ペイロード分離部、２１４は、ペイロードを一時蓄積するデータＦＩＦＯで、６４ビット幅で、最大フレーム長分のパケットの保持機能を持つ。２１５は、受信パケットに含まれる送信先ＭＡＣアドレスと出力ポートの対応関係を記憶したＣＡＭ（Content Addressable Memory）、２１６は、ＣＡＭにアクセスしてヘッダ内のＭＡＣアドレスから送信ポートを決定し、送信用の新たなヘッダを生成するヘッダ処理部、２１７は、ヘッダの一時蓄積用のヘッダＦＩＦＯ、２１８は、ヘッダとペイロードを再び結合し、フレームを生成し、送信する結合部である。
結合部２１８は、送信先のイサーネットスイッチが輻輳の為、バッファオーバフロー等を起こした場合などに、送信元のイサーネットスイッチからのトラフィック抑止の為に送信されたバックプレッシャパケットやパリティエラーを含む受信パケットを検出し、パケットの廃棄を行う（通過をブロック）する機能も有する。
【０００７】
図１０は、従来の最短パケット長監視回路２１２と後段ブロックを示す。図１０で、１１は、受信パケットの開始位置検出パルスｉ＿ＳＯＰのホールド用ＦＦ、１２は、受信パケットの終了位置検出パルスｉ＿ＥＯＰのホールド用ＦＦ、１３は、６４ビットの並列展開データのホールド用ＦＦ、２１は、受信パケットのパケット長計測カウンタ、３１は、ｉ＿ＳＯＰ遅延用のシフトレジスタ、３２はｉ＿ＥＯＰ遅延用のシフトレジスタ、３３は、データ遅延用の６４ビット並列シフトレジスタ、４０は、パケット長計測カウンタの値に応じてｉ＿ＳＯＰ、ｉ＿ＥＯＰの通過制御を行うと共に、カウンタ２１の出力から最短パケット長以下のパケットを検出した時にＥｒｒｏｒ出力をだす、論理制御回路、５１は、論理制御回路５１で、誤り検出時のエラー検出パルスのホールドＦＦ、５２は、ｉ＿ＳＯＰを再ホールドし、ｏ−ＳＯＰとして次段に出力する為のホールドＦＦ、５３は、ｏ＿ＥＯＰを再ホールドし、ｏ−ＥＯＰとして次段に出力する為のホールドＦＦ、５４は、６４ビット幅のデータホールド用ＦＦ、６０は、ホールドＦＦ５１出力がエラー検知出力の場合は、後段に、データを送信しない様にブロック制御する後段ブロック部である。
【０００８】
後段ブロック部６０には、図８の分離部２１３、データＦＩＦＯ２１４、結合部２１８など、イサーネット入力処理回路における後段回路が全て含まれる。
後段ブロック部は、正常時には、パケットの開始位置検出パルスＳＯＰ、終了位置検出パルスＥＯＰ、６４ビット幅の並列変換データを後段に出力する。
図１０で明らかな如く、従来の最短パルス長監視回路においては、パルス長が最短パルス長以下であることをカウンタがカウントする期間中、または、ＳＯＰ、ＥＯＰパルスが正常に検出されたことを確認する間、受信データをホールドせねばならず、このため、６４ビット幅で十段構成の並列シフトレジスタ３３が必要となる。
この様に、８バイトのプリンンブル部と６４バイトの本体部を加算した最小７２バイト（６４ビット×９）分のイサーネットバケットをホールドし、ＳＯＰとＥＯＰの検出結果によって、パケットの棄却、後送りを決定する為に、その判断待ち時間分と処理余裕時間分用に６４ビット×（９＋１）段の遅延レジスタが必要となる。
従来の最短パケット長等監視回路において、この最短パケット長の判定待ち用の並列シフトレジスタ部分は、トランジスタ数において、全体の約８割近い規模を占めており、判定判断待ちあわせ用の並列レジスタを不要に出来れば、大幅な回路規模の縮小を図ることが出来る。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
解決しようとする課題は、イサーネットスイッチにおける受信パケットの最短パケット長監視回路において、最短パケット長判定待ち用の受信データ遅延処理用の並列シフトレジスタがなくても従来同等の機能を持つパケット長監視回路を提供することである。
【課題を解決するための手段】
【００１０】
上記課題を解決するための本発明は、「イサーネットスイッチにおける入力処理回路において、受信パケット長が最短パルス長以下かどうかをカウントするカウンタ、受信パケットのデータを一時保持するデータＦＩＦＯ、書き換え処理後のヘッダと該データを結合すると共に、前記カウンタにおいて、最短長以下の受信パケットが検出されたときには、前記ＦＩＦＯから読み出される受信パケットのデータ部及び受信パケットの開始指示パルス、終了位置パルスを廃棄する結合回路を有することを特徴とするイサーネットスイッチにおける入力処理回路」を提供する。
【００１１】
本発明によれば、従来のイサーネットスイッチの入力処理回路の最短長パルス監視回路
に設置されていた時間待用のシフトレジスタを不要に出来、入力処理回路全体の回路規模も縮小化できる。
【発明の効果】
【００１２】
本発明のイサーネットスイッチ用の入力処理回路は、パケット長等監視回路において、パケット長等チェックの間データ保持の目的で設けられ、パケット長等監視回路の回路規模の大部分をしめていた多段並列レジスタを、後段の待ち行列用のＦＩＦＯと兼用させることによって、パケット長等監視回路、入力処理回路全体の回路規模縮小化を実現することが出来る。
【発明を実施するための最良の形態】
【００１３】
受信パケット長が最短パルス長以下かどうかをカウントするカウンタ、受信パケットの
データを一時保持するデータＦＩＦＯ、書き換え処理後のヘッダと該データを結合すると
共に、前記カウンタにおいて、最短長以下の受信パケットが検出されたときには、前記ＦＩＦＯから読み出される受信パケットのデータ部及び受信パケットの開始指示パルス
、終了位置パルスを廃棄する結合回路を有する形態とする。
【実施例１】
【００１４】
図１は、本発明の最短パケット長監視回路と後段ブロックを示す。
図１で、１１は、受信パケットの開始位置検出パルスｉ＿ＳＯＰのホールド用ＦＦ、１２は、受信パケットの終了位置検出パルスｉ＿ＥＯＰのホールド用ＦＦ、１３、３４は、６４ビットの並列展開データのホールド用ＦＦ、２１は、受信パケットのパケット長計測カウンタ、３１は、ｉ＿ＳＯＰ遅延用のシフトレジスタ、３２はｉ＿ＥＯＰ遅延用のシフトレジスタ、４０は、パケット長計測カウンタの値に応じて、最短パケット長以下の時にＥｒｒｏｒ信号を出力すると共に、ｉ＿ＳＯＰ、ｉ＿ＥＯＰの通過制御を行う論理制御回路、５１は、論理制御回路４０で、誤り検出時のエラー検出パルスのホールドＦＦ、５２は、ｉ＿ＳＯＰを再ホールドし、Ｏ−ＳＯＰとして後段に出力する為のホールドＦＦ、５３は、ｉ＿ＥＯＰを再ホールドし、Ｏ−ＥＯＰとして次段に出力する為のホールドＦＦ、６０は後段ブロックである。
【００１５】
後段ブロック部は、正常時には、パケットの開始位置検出パルスＳＯＰ、終了位置検出パルスＥＯＰ、６４ビット幅の並列変換データを後段に出力する。
【００１６】
図１で明らかな如く、本発明の最短長パルス検出回路では、図１２の従来の最短パケット長検出回２１２が持っていたデータ長のカウント待用の１０段６４ビット幅のシフトレジスタが省略されており、これによって、最短パケット長検出回路の回路規模の大幅な縮小（約１／５）を実現している。
【００１７】
図２は、本発明の後段ブロックの詳細図である。
【００１８】
図２で、２１３は、パケットフレームをヘッダとペイロードに分離するヘッダ・ペイロード分離部、２１４は、ＳＯＰ、ＥＯＰ、ペイロードデータを一時蓄積するデータＦＩＦＯで、６４ビット幅で、最大フレーム長分のパケットの保持機能を持つ。２１５は、受信パケットに含まれる送信先ＭＡＣアドレスと出力ポートの対応関係を記憶したＣＡＭ（Content Addressable Memory）、２１６は、ＣＡＭにアクセスしてヘッダ内のＭＡＣアドレスから送信ポートを決定し、送信用の新たなヘッダを生成するヘッダ処理部、２１７は、ヘッダの一時蓄積用のヘッダＦＩＦＯ、２１８は、ヘッダとペイロードを再び結合し、フレームを生成し、送信する結合部である。また、結合部２１８内のサブブロック構成における２１８ａは、前段のバッファメモリであるデータＦＩＦＯ、ヘッダＦＩＦＯ等から、読み出しアドレス指定を行って、データ信号やヘッダ信号を所定の順番で読み出し、後段に送り出す読み出し選択回路、２１８ｂは、パケットデータにおける簡易誤りチェックの為のパリティチェック回路、２１８ｃは、読み出し選択回路２１８からのデータ信号、ヘッダ信号を結合し、元のイサーネットパケットに組み立て送り出す結合回路、２１８ｄは、  ユーザによる割り込み信号とイサーネットパケットの出力選択処理回路、２１９ａは、該ユーザからの指示を受け、割り込み処理信号等の各種制御信号を出力選択処理回路２１８ｄに送り出す為のＣＰＵ処理部、２１９ｂは、後段のイサーネットスイッチの出力処理部からバックプレッシャ信号を受信し、出力パケットの抑制処理を行う為のバックプレッシャ処理部、である。
【００１９】
図２で、分離部２１３を経て、同期用のフレームパルスＦＰ_１と、最短長以下のパケット検出時のエラー信号ERR_1信号が、結合部に印可される。
【００２０】
フレームパルスFP_1は、パケットの開始確認用パルスであり、1クロック分遅れて、ERR_1が印可される。
【００２１】
最短長以下のパケットが検出されない場合は、結合処理回路２１８ｃには、ＥＲＲ_１信号が印可されない為、データＦＩＦＯ２１４、ヘッダＦＩＦＯから読み出され、再組み立てが行われたイサーネットパケットは、出力選択回路２１８を経て、そのまま、スイッチ１００に出力される。
【００２２】
最短長以下のパケットが検出された場合には、ＥＲＲ_1が結合処理回路２１８ｃに印可されるため、データＦＩＦＯ２１４、ヘッダＦＩＦＯから読み出され、再組み立てが行われたイサーネットパケットは、禁止ゲートで出力が禁止され、スイッチ１００には出力されない。
【００２３】
この結果、ＳＯＰ、ＥＯＰパルスが正常に検出されたことを確認する間、受信データをホールドする為に、最短長パルス監視回路で持っていた６４ビット幅で十段構成の並列シフトレジスタ３３が不必要となる。
【００２４】
以下、本発明に係る最短長パルス検出回路２１２の動作と結合部２１８における結合処理回路２１８ｄの動作を基本動作を示すタイムチャートを参照しながら説明する。
【００２５】
図３は、正常パケット受信時のタイムチャートである。
【００２６】
図中のsr_sop 、sr_ctr10、sr_eopは、入力信号のｉ_ＳＯＰ、ｉ＿ＥＯＰを受けて、カウンタ２１、論理制御回路４０が、出力信号としてｏ_ＳＯＰ、ｏ＿ＥＯＰ、Ｅｒｒ信号を出力する過程で生成した途中の出力信号である（図４〜図６も同様）。
【００２７】
図３に示す如く、ｉ＿ＳＯＰ、ｉ＿ＥＯＰは、最短長パケットよりも長い時間間隔で、パケットの始まり位置と終了位置の検出を行う為、前記論理制御回路４０は、ＥＲＲ信号を出力しない。
【００２８】
したがって、結合処理回路２１８は、データＦＩＦＯ２１４から読み出して、ヘッダ部一緒にして組み立てたイサーネットパケットをそのまま通す。
【００２９】
図４は、最短パケット長より短いパケット信時のタイムチャートである。
【００３０】
図４の如く、カウンタがパケットの始まり位置ｉ＿EOPと終了位置ｉ＿ＳＯＰの間隔が
最短パケット長以下であることを検出すると、前記論理回路４０は、ＥＲＲ信号を出力する。このＥＲＲ信号を受けて、後段の結合部２１８における結合処理部回路は、誤りパケット、不要となった同期指示用のＳＯＰ、ＥＯＰの廃棄を行う。
【００３１】
これは、結合処理回路部の禁止ゲートへパケットとの同期位置を示すＦＰと１クロック遅れて印可されたＥｒｒｏｒ信号によって制御用の禁止パルスが印可されることによって実現される。
【００３２】
図５は、ＳＯＰ異常発生時のタイムチャートである。
【００３３】
ＳＯＰが、最短パルス長以下の間隔で到着する事はあり得ない為、この場合も前記論理回路４０は、ＥＲＲ信号を出力し、結合部２１８の結合処理部２１８ｃはパケット、ＳＯＰ、ＥＯＰの通過を禁止し、廃棄処理を行う。
【００３４】
このＳＯＰ異常は、最初のＳＯＰによってリセットされ、カウントを開始したカウンタの値が所定の最小パケット長のカウント数に達する前に再びリセットされることによって検出出来る。
【００３５】
図６は、ＥＯＰ異常発生時のタイムチャートである。
【００３６】
図６の事例の場合は、ＳＯＰとＥＯＰが正常時間間隔で受信した直後に、誤ってＥＯＰが受信された例である為、後段の動作には影響がない。したがって、この例のＥＯＰ受信エラーは無視し、論理回路４０はＥＲＲ出力を行わず、再組み立て後の受信パケットは、スイッチ１００に送出される。
【００３７】
もし、誤りＥＯＰが、最短パルス長以下の時間位置に発生した場合には、論理回路４０は、ＥＲＲ信号を出力し、結合部２１８の結合処理部２１８ｃはパケット、ＳＯＰ、ＥＯＰの通過を禁止し、廃棄処理を行う。  
図７は、本発明の入力処理部の動作説明フロー図である。
【００３８】
ステップＳ０でパケットの到着（ｉ＿ＳＯＰの検出）を監視し続ける。ステップＳ１で、ｉ＿ＳＯＰが入力されるとカウンタ２１は一旦リセットされ、０の値を取り、パルス長のカウントを開始する。ステップ２で、ステップＳ１によるカウント開始を受け、論理制御回路４０はカウンタ２１の出力の監視を開始する。ケース１は、正常ケースであり、ｉ＿ＥＯＰが正常間隔で到着の場合であり、この場合は、エラーパルスの発生はなく、ステップＳ３で、後段回路６０においては、データＦＩＦＯ２１４に一旦書き込まれたデータパルスは、ヘッダＦＩＦＯ２１７の出力と結合されて、出力選択回路２１８ｄから出力される。ケース２は、ｉ＿ＥＯＰが最短パケット長以下の間隔で到着した場合であり、この場合、ステップＳ４で、カウンタはカウント動作を中止し、ステップＳ５で、論理制御回路４０は、後段ブロックにおける同期処理用のｏ＿ＳＯＰ、ｏ＿ＥＯＰに加えて、入力パケットが最短長以下のエラーパケットであることを示すＥｒｒｏｒ信号を出力する。ステップＳ６で、該Ｅｒｒｏｒ信号が印可された結合処理回路２１８ｃは、データＦＩＦＯ２１４、ヘッダＦＩＦＯ２１７の出力を結合したイサーネットパケットの通過を禁止ゲートによって禁止し、パケットの廃棄を行う。
【００３９】
ケース３は、ｉ＿ＳＯＰパルスが波形検出エラー等の為に最短パルス長以下の間隔で到着した場合であり、この場合は、ステップＳ６で、カウンタ２１が最短パケット長に達する前に再リセットされる。これは、正常動作ではない為、論理制御回路４０は、ステップＳ５に進み、Ｅｒｒｏｒバルスを出力し、ステップＳ６で、結合処理回路によるパケット廃棄処理が行われる。
【００４０】
ケース４は、ｉ＿ＥＯＰが最短パルス間隔以下の間隔で続けて生起した場合で、この場合は、前のｉ＿ＥＯＰは正常受信しているためステップＳ８で無視し、とくにＥｒｒｏｒ信号の出力はなく、ステップＳ０に戻って監視を続ける。
【産業上の利用可能性】
【００４１】
イサーネットスイッチの入力処理回路における最短長パルス監視回路部の回路規模の大幅な縮小が実現でき、装置の小型化、低消費電力化を実現できる。
【図面の簡単な説明】
【００４２】
【図１】本発明の最短パケット長監視回路と後段ブロックである。
【図２】本発明の後段ブロックの詳細図である。
【図３】正常パケットを受信時のタイムチャートである。
【図４】最短パケット長より短いパケット受信時のタイムチャートである。
【図５】ＳＯＰ異常発生時のタイムチャートである。
【図６】ＥＯＰ異常発生時のタイムチャートである。
【図７】本発明の入力処理部の動作説明フロー図である。
【図８】従来のイサーネットスイッチの全体構成図である。
【図９】入力処理部２１０の内部構成である。
【図１０】従来の最短パケット長監視回路２１２と後段ブロックである。
【符号の説明】
【００４３】
１1〜１４、５１〜５４  ＦＦ
２１  カウンタ
３１〜３３  シフトレジスタ
４０  論理制御回路
１００  スイッチ
２００  インタフェースカード
３００  物理ポートや他のイサーネットスイッチ
２１０  入力処理部
２２０  出力処理部
２３０  物理インタフェース機能を処理する外部インタフェース部
２１２  最短長パケット監視回路
６０  後段ブロック
２１３  分離部
２１４  データＦＩＦＯ
２１５  ＣＡＭ
２１６  ヘッダ処理部
２１７  ヘッダＦＩＦＯ
２１８  結合部
２１８a   読み出し選択回路
２１８ｂ  パリティ処理回路
２１８ｃ  結合処理回路
２１８ｄ  出力選択回路
【図１】
2005109586.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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