(57)【要約】【課題】  チップ面積を小さくする共に対ノイズ性を向上させることが可能な半導体集積回路を提供すること。【解決手段】  回路素子に電力を供給するための給電線３０１及びグランド線３０２と、給電線３０１及びグランド線３０２から離間して配設され、信号を伝搬するための信号線３０３とを有する半導体集積回路において、給電線３０１及びグランド線３０２に接続され、信号線３０３近傍まで延在する延在部３０４、３０５とを備えている。延在部３０４、３０５は、給電線３０１及びグランド線３０２に接続され、信号線３０３近傍まで延在し、半導体集積回路内のスペースを埋めている。【選択図】  図３
2005109294.tif 000002
【特許請求の範囲】
【請求項１】
回路素子に電力を供給するための電源線と、前記電源線から離間して配設され、信号を伝搬するための信号線とを有する半導体集積回路において、
前記電源線に接続され、前記信号線近傍まで延在する延在部とを備えてなることを特徴とする半導体集積回路。
【請求項２】
前記電源線と信号線は相互に交差する方向に配設され、前記延在部は前記信号線の端部近傍まで延在することを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記信号線及び延在部は同一層上に配設されて成ることを特徴とする請求項１又は２記載の半導体集積回路。
【請求項４】
記憶手段に記憶されたネットリスト情報、デザインルール、テクノロジ情報、セル情報、配置情報及び配線特性情報を用いて、セルの配置を決定するセル配置処理ステップと、電源線を生成する電源線生成処理ステップと、前記各セルを通る延在部も含めた配線の概略位置を決定するグローバル配線処理ステップと、ＣＰＡ法により前記配線が通過する詳細位置を表す仮想ピン位置を決定するＣＰＡ処理ステップと、前記各セルにおいて、信号線及び電源線を生成すると共に前記電源線に接続され前記信号線近傍まで延在する延在部を生成する詳細配線処理ステップとを備えて成ることを特徴とする半導体集積回路の設計方法。
【請求項５】
前記電源線と信号線は相互に交差する方向に配設され、前記延在部は前記信号線の端部近傍まで延在することを特徴とする請求項４記載の半導体集積回路の設計方法。
【請求項６】
ネットリスト情報、デザインルール、テクノロジ情報、セル情報、配置情報及び配線特性情報を記憶した記憶手段と、
前記記憶手段に記憶されたネットリスト情報、デザインルール、テクノロジ情報、セル情報、配置情報及び配線特性情報を用いて、セルの配置を決定するセル配置処理手段と、
電源線を生成する電源線生成処理手段と、
前記各セルを通る延在部も含めた配線の概略位置を決定するグローバル配線処理手段と、
ＣＰＡ法により前記配線が通過する詳細位置を表す仮想ピン位置を決定するＣＰＡ処理手段と、
前記各セルにおいて、信号線及び電源線を生成すると共に前記電源線に接続され前記信号線近傍まで延在する延在部を生成する詳細配線処理手段とを備えて成ることを特徴とする半導体集積回路の設計装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路と半導体集積回路の設計方法、および処理装置に関する。
【背景技術】
【０００２】
従来から、ＬＳＩ（Large Scale Integrated Circuit）等の半導体集積回路が種々の電子機器に利用されている。
【０００３】
従来、ＤＷＦ（De nse Wire Fabric）という構造で、信号線の両側に必ず電源線（給電線及びグランド線）を並走させる構造により、ディープサブミクロンデザインでのノイズ問題の解決および、寄生パラメータの抽出精度の向上、製造容易性の向上が提案されている（非特許文献１、２参照）。
【０００４】
また、半導体集積回路の一設計手法として、ＣＰＡ（Cross Point Assignment）法が採用されている（例えば、非特許文献３、４参照）。ＣＰＡ法を用いて半導体集積回路の設計を行う場合、例えば、２端子間に配線処理を施す場合には、半導体チップの配線処理領域を小さな複数の配線処理領域（小配線領域）に分割し、複数の前記小配線処理領域を通って前記２つの端子間を接続する概略の配線を決定し（グローバル配線処理）、前記概略配線に基づいてＣＰＡ法により配線が通過する各小配線領域の境界における詳細位置（仮想ピン）を決定し、前記詳細位置を通過するという条件を満足させた状態で欠く小配線領域内の詳細な配線処理（詳細配線処理）を行うことにより、半導体集積回路の配線処理が完了する。
【０００５】
このＣＰＡ法を用いても、ＤＷＦ構造の半導体集積回路の設計が可能である。
【非特許文献１】２００１年クルーワアカデミック出版発刊のレギュラー配置構造を用いた耐クロストークノイズのＶＬＳＩ（Cross-Talk Noise Immune VSLI Design using Regular Layout Fabrics, Sunil Khatri, Robert Brayton, Alberto Sangiovanni-Vincentelli,2001 Kluwer Academic Publishers）
【非特許文献２】１９９９年度自動配線に関する会議「新ＶＬＳＩレイアウト構造のサブミクロンへの応用」（Sunil P. Khatri, Amit Mehrotra, Robert K. Brayton, Alberto Sangiovanni-Vincentelli, Ralph H. J. M. Otten 鄭 Novel VLSI Layout Fabric for Deep Sub-Micron Applications・Design Automation conference 1999）
【非特許文献３】半導体集積回路及びシステムのＣＡＤに関する米国電気電子学会誌に掲載された「大域配線をともなうクロスポイントの割り当て」（１９９５年３月号、Ｖｏｌ１４、Ｎｏ３、５７６〜５８４頁）（Wen-Chung Kao and Tai-Ming Parn,"Cross Point Assignment with Global Routing"、IEEE Transaction on Computer-Aided Design Of Integrated Circuits and System,Vol.14,No3,pp576-584,March 1995）
【非特許文献４】ＣＡＤに関する国際会議での「レギュラー配置構造に組み込まれたＰＬＡネットワークを使用した耐クロストークノイズのＶＬＳＩ」（Sunil P. Khatri, Alberto Sangiovanni-Vincentelli 鼎ross-Talk Noise Immune VSLI Design using a Network of PLAs Embedded in a Regular Layout Fabric・ICCAD2000）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来のＤＷＦ構造は、非常にノイズ耐性が強くなり、ＩＣでの動作完全性が補償されやすくなるが、上記のように必ず信号線の両側に給電線及びグランド線が必要となるため、チップ面積が大幅に増加し、実用的に大きな問題がある。
【０００７】
ＰＬＡ（Programable Logic Array）などの特殊な設計では、オーバヘッドを抑えることができるが、通常のＡＳＩＣ（Application Specific IC）や、プロセッサなどセルベースのデザインではコストに見合わなく、大きな障壁となっている。
【０００８】
本発明は、チップ面積を小さくする共に対ノイズ性を向上させることが可能な半導体集積回路を提供することを課題としている。
【０００９】
また、本発明は、チップ面積を小さくすると共に対ノイズ性を向上させることが可能な集積回路の設計が可能な半導体集積回路の設計方法を提供することを課題としている。
【課題を解決するための手段】
【００１０】
本発明によれば、回路素子に電力を供給するための電源線と、前記電源線から離間して配設され、信号を伝搬するための信号線とを有する半導体集積回路において、前記電源線に接続され、前記信号線近傍まで延在する延在部とを備えてなることを特徴とする半導体集積回路が適用される。延在部は、電源線に接続され、信号線近傍まで延在し、半導体集積回路内のスペースを埋める。
【００１１】
ここで、前記電源線と信号線は相互に交差する方向に配設され、前記延在部は前記信号線の端部近傍まで延在するように構成してもよい。
【００１２】
また、前記信号線及び延在部は同一層上に配設されて成るように構成してもよい。
【００１３】
また、本発明によれば、コンピュータが、記憶手段に記憶されたネットリスト情報、デザインルール、テクノロジ情報、セル情報、配置情報及び配線特性情報を用いて、セルの配置を決定するセル配置処理ステップと、電源線を生成する電源線生成処理ステップと、前記各セルを通る延在部も含めた配線の概略位置を決定するグローバル配線処理ステップと、ＣＰＡ法により前記配線が通過する詳細位置を表す仮想ピン位置を決定するＣＰＡ処理ステップと、前記各セルにおいて、信号線及び電源線を生成すると共に前記電源線に接続され前記信号線近傍まで延在する延在部を生成する詳細配線処理ステップとを備えて成ることを特徴とする半導体集積回路の設計方法が提供される。
【００１４】
コンピュータは、記憶手段に記憶されたネットリスト情報、デザインルール、テクノロジ情報、セル情報、配置情報及び配線特性情報を用いて、セルの配置を決定するセル配置処理ステップと、電源線を生成する電源線生成処理ステップと、前記各セルを通る延在部も含めた配線の概略位置を決定するグローバル配線処理ステップと、ＣＰＡ法により前記配線が通過する詳細位置を表す仮想ピン位置を決定するＣＰＡ処理ステップと、前記各セルにおいて、信号線及び電源線を生成すると共に前記電源線に接続され前記信号線近傍まで延在する延在部を生成する詳細配線処理ステップとを行う。
【００１５】
ここで、前記電源線と信号線は相互に交差する方向に配設され、前記延在部は前記信号線の端部近傍まで延在するように構成してもよい。
【発明の効果】
【００１６】
本発明に係る半導体集積回路によれば、チップ面積を小さくする共に対ノイズ性を向上させることが可能になる。
【００１７】
また、本発明に係る半導体集積回路の設計方法によれば、チップ面積を小さくする共に対ノイズ性を向上させることが可能な集積回路の設計が可能になる。
【発明を実施するための最良の形態】
【００１８】
図１は、本発明の実施の形態に使用するコンピュータのブロック図であり、半導体集積回路設計装置を構成している。
【００１９】
図１において、コンピュータ１００によって構成された半導体集積回路設計装置は、キーボードやマウス等によって構成され入力手段を構成する入力装置１０１、設計処理手段を構成する中央処理装置（ＣＰＵ）１０２、表示手段を構成する表示装置１０３、半導体メモリによって構成された主記憶装置１０４、磁気ディスクによって構成された外部記憶装置１０５を備えている。
【００２０】
外部記憶装置１０５内には、ネットリスト情報を予め記憶したネットリスト情報記憶部１０７、線幅などのデザインルールを予め記憶したデザインルール記憶部１０８、層数や層の高さあるいは誘電率等のテクノロジ情報を予め記憶したテクノロジ情報記憶部１０９、セルの種類等のセルに関するセル情報を予め記憶したセル情報記憶部１１０、配置情報を予め記憶した配置情報記憶部１１１を有している。
【００２１】
尚、前記ネットリスト情報、デザインルール、テクノロジ情報、セル情報、配置情報は設計情報を構成している。外部記憶装置１０５は、ＣＰＵ１０２が実行する半導体集積回路の設計処理プログラムも記憶している。主記憶装置１０４及び外部記憶装置１０５は設計情報記憶手段を構成している。
【００２２】
図２は、本実施の形態に係る半導体集積回路の設計方法を示すフローチャートであり、コンピュータ１００が、外部記憶装置１０５に予め記憶した設計処理プログラムを主記憶装置１０４に展開し、該プログラムを実行することにより行う処理を示している。
【００２３】
図３は、本実施の形態に係る半導体集積回路の配線構造を示す図で、図２の設計方法によって設計された配線構造を示している。図３において、電源線は、正電位又は負電位の給電線３０１、接地電位のグランド線３０２を有している。給電線３０１及びグランド線３０２は相互に平行に配設されている。電源線と交差する方向（本実施の形態では直交する方向）に信号線３０３が配設されている。
【００２４】
給電線３０１には、ビア３０６によって導電性の延在部３０４が一体的に形成されている。また、グランド線３０２には、ビア３０７によって導電性の延在部３０５が一体的に形成されている。図３では、ビアを正方形によって示している。
【００２５】
電源線に一体的に形成された導電性の延在部３０４、３０５は、信号線３０３と同一層上に形成されている。また、延在部３０４、３０５は、信号線３０３の端部近傍まで延在するように形成されている。
【００２６】
以下、図１〜図３を用いて、本実施の形態に係る半導体集積回路及び半導体集積回路の設計方法について詳細に説明する。
【００２７】
先ず、ユーザ（例えば、半導体集積回路の設計者）が入力装置１０１を操作すると、コンピュータ１００は外部記憶装置１０５に記憶しておいた設計情報を主記憶装置１０４に読み込む。即ち、ＣＰＵ１０２は、ネットリスト情報記憶部１０７からネットリスト情報を、デザインルール記憶部１０８からデザインルールを、テクノロジ情報記憶部１０９からテクノロジ情報を、セル情報記憶部１１０からセル情報を、配置情報記憶部１１１から配置情報を、概略配線情報記憶部１１２から配線経路情報を、制約情報記憶部１１３から制約情報を各々、主記憶装置１０４に読み出す。
【００２８】
次に、コンピュータ１００は、前記設計情報の中のネットリスト情報、セル情報、テクノロジ情報を用いて、セルの詳細配置を決定する（ステップＳ２０１：セル配置処理ステップ）。次に、コンピュータ１００は、テクノロジ情報を用いて、メッシュ状の電源線を生成する（ステップＳ２０２：電源線生成処理ステップ）。次に、コンピュータ１００は、ネットリスト情報、テクノロジ情報、配置情報、セル情報を用いて、セルレベルでのグローバル配線（概略配線）処理を行い、各セルを通る配線（延在部、電源線、信号線）の概略位置を決定する（ステップＳ２０３：グローバル配線処理ステップ）。
【００２９】
次に、コンピュータ１００は、配線経路情報とセル情報を用いて、公知のＣＰＡ法により前記配線が通過する詳細位置を表す仮想ピン位置を決定する（ステップＳ２０４：ＣＰＡ処理ステップ）。これにより、各Ｇｃｅｌｌの境界位置における配線の通過位置が前記仮想ピンで示される。
【００３０】
コンピュータ１００は、前記各Ｇｃｅｌｌにおいて、テクノロジ情報、および信号完全性の補償のための制約情報を用いて、各配線が前記仮想ピンを通過するという境界条件を満足するように、信号線及び電源線を生成すると共に前記電源線に接続され前記信号線近傍まで延在する延在部を生成し、半導体集積回路のスペースを延在部で埋めるようにする（ステップＳ２０５：詳細配線処理ステップ）。
【００３１】
コンピュータ１００は、前記のようにして得られた半導体集積回路の設計情報（Ｇｃｅｌｌ情報）を、一旦主記憶装置１０４に記憶した後、外部記憶装置１０５（あるいは、他の記憶手段等）に、ファイル（例えばＤＥＦ形式）として出力して記憶する（ステップＳ２０６）。
【００３２】
このようにして、図３に示すような半導体集積回路の設計情報（Ｇｃｅｌｌ情報）が得られる。電源線（給電線３０１及びグランド線３０２）と信号線３０３は相互に交差する方向（例えば直交する方向）に配設され、延在部３０４、３０５は信号線３０３の端部近傍まで延在する。また、信号線３０３及び延在部３０４、３０５は同一層上に配設される。
【００３３】
このように構成された半導体集積回路によれば、半導体集積回路チップのスペース領域に延在部３０４、３０５を設けるようにしているので、チップ面積を小さくすることが可能になる。
【００３４】
また、従来は信号線間にフローティング配線を設けるように構成していたため耐ノイズ性能等が不安定であったが、本実施の形態では、電源線に連結した導電性の延在部３０４、３０５を設けているため、優れたシールド効果を得ることが可能になると共に、デカップリングコンデンサを形成することも可能になり、耐ノイズ性に優れた半導体集積回路を構成することが可能になる。
【００３５】
また、ＣＭＰ（Chemical Mechanical Polising）法による研磨時の歩留まりを向上させることも可能である。
【００３６】
また、本実施の形態に係る半導体集積回路の設計方法によれば、前記のような耐ノイズ性などに優れた半導体集積回路を設計することが可能になる。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施の形態に使用するコンピュータのブロック図である。
【図２】本発明の実施の形態に係る半導体集積回路の設計方法の処理を示すフローチャートである。
【図３】本発明の実施の形態に係る半導体集積回路の配線構造を示す図である。
【符号の説明】
【００３８】
１０１・・・入力手段を構成する入力装置
１０２・・・設計処理手段を構成するＣＰＵ
１０３・・・表示手段を構成する表示装置
１０４・・・設計情報記憶手段を構成する主記憶装置
１０５・・・設計情報記憶手段を構成する外部記憶装置
１０７・・・ネットリスト情報記憶部
１０８・・・デザインルール記憶部
１０９・・・テクノロジ情報記憶部
１１０・・・セル情報記憶部
１１１・・・配置情報記憶部
１１２・・・概略配線情報記憶部
１１３・・・制約情報記憶部
３０１・・・電源線を構成する給電線
３０２・・・電源線を構成するグランド線
３０３・・・信号線
３０４、３０５・・・延在部
３０６、３０７・・・ビア
【図１】
2005109294.tif 000003
【図２】
2005109294.tif 000004
【図３】
2005109294.tif 000005