(57)【要約】【課題】  複数キャリア（周波数）の送信信号を簡素な回路構成で偏差なく制御できるようにする。【解決手段】  第１の周波数f1の送信信号の利得を制御する第１の利得制御部３−１と、第１の周波数f1とは異なる第２の周波数f2の送信信号の利得を制御する第２の利得制御部３−２と、上記の各利得制御部３−１，３−２の出力を合成する合成部４と、この合成部４による合成後の信号レベルを検出する検出部７と、この検出部７で検出した信号レベルが基準レベルよりも高い（又は低い）と、上記の各利得制御部３−１，３−２の双方の利得を下げる（又は上げる）よう制御する制御部８とをそなえて構成する。【選択図】        図１
2005176080.tif 000002
【特許請求の範囲】
【請求項１】
第１の周波数の送信信号の利得を制御する第１の利得制御部と、
該第１の周波数とは異なる第２の周波数の送信信号の利得を制御する第２の利得制御部と、
上記の各利得制御部の出力を合成する合成部と、
該合成部による合成後の信号レベルを検出する検出部と、
該検出部で検出した該信号レベルが基準レベルよりも高い又は低いと、上記の各利得制御部の双方の利得を下げる又は上げるよう制御する制御部とをそなえたことを特徴とする、送信装置。
【請求項２】
第１の周波数の送信信号の利得を制御する第１の利得制御部と、
該第１の周波数とは異なる第２の周波数の送信信号の利得を制御する第２の利得制御部と、
上記の各利得制御部の出力を合成する合成部と、
該合成部による合成後の信号レベルを検出する検出部と、
上記の各利得制御部のそれぞれに対応して与えるべき制御信号と利得との関係をテーブルとして記憶するメモリと、
該検出部で検出した信号レベルが基準レベルよりも高い又は低いと、上記の各利得制御部に対して同一の利得変更を指示するための指示信号を生成し、当該指示信号により該メモリの該テーブルを参照して、上記指示による変更後の利得に対応する上記各利得制御部のそれぞれに対応する制御信号を読み出して上記各利得制御部に与える制御部とをそなえたことを特徴とする、送信装置。
【請求項３】
第１の周波数の送信信号の利得を制御する第１の利得制御部と、該第１の周波数とは異なる第２の周波数の送信信号の利得を制御する第２の利得制御部の各出力を合成し、
当該合成後の信号レベルを検出し、
検出した該信号レベルが基準レベルよりも高い又は低いと、上記の各利得制御部の双方の利得を下げる又は上げるよう制御することを特徴とする、送信出力制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、送信装置及び送信出力制御方法に関し、特に、マルチキャリア送信を行なう上での送信出力（電力）制御に用いて好適な技術に関する。
【背景技術】
【０００２】
図６は従来のマルチキャリア送信装置の要部構成を示すブロック図で、この図６に示す送信装置は、例えば、変調器１０１，周波数変換器１０２，可変増幅器１０３，方向性結合器１０４及び検波器１０５をそなえて成る送信回路１００が、異なる周波数（キャリア）f1,f2毎に設けられるとともに、合成器１０６，共通増幅器１０７及び制御回路１０８をそなえて構成されている。
【０００３】
ここで、一方の送信回路１００において、変調器１０１は、送信データ（送信信号）を所望の変調方式で変調するものであり、周波数変換器１０２は、この変調後の送信データを所望の送信周波数（キャリア）f1に変換するものであり、可変増幅器１０３は、この周波数変換後の送信データを予め設定された電力で送信するためにその利得が一定電力になるよう制御回路１０８により制御されるものである。また、方向性結合器１０４は、この増幅後の送信データの一部を検波器１０５へ分岐するとともに、残りを合成器１０６へ出力するものであり、検波器１０５は、この方向性結合器１０４からの送信データの一部を送信周波数f1で検波（送信データの電力値を電圧値に変換）するものである。なお、他方の送信回路１００も、周波数変換器１０２において上記周波数f1と異なる送信周波数（キャリア）f2に送信データが周波数変換されるとともに、検波器１０５において同じく送信周波数f2で検波される点を除いて、同じ構成及び機能を有している。
【０００４】
次に、合成器１０６は、各送信回路１００からの増幅後の異なる周波数f1,f2の送信データを合成するものであり、共通増幅器１０７は、この合成後の送信データを所定の送信電力にまで一括増幅するものである。
制御回路１０８は、上記の各検波器１０５での検波結果（f1検波データ及びf2検波データ）と予め設定される出力設定データとに基づいて、合成後の送信データの送信電力が所望のレベルになるように各可変増幅器１０３の利得を個別に制御するものである。
【０００５】
上述のごとく構成された従来の送信装置では、異なる送信周波数f1,f2で送信されるべき送信データが、それぞれ、変調器１０１にて所望の変調方式で変調され、周波数変換器１０２にて送信周波数f1,f2に変換された後、可変増幅器１０３で利得制御され、方向性結合器１０４を通じて合成器１０６に入力される。そして、合成器１０６にて、各送信データは合成された後、共通増幅器１０７にて一括増幅される。
【０００６】
一方、各方向性結合器１０４に入力された送信データは、それぞれ、その一部が検波器１０５に入力され、検波器１０５にてそれぞれ送信周波数f1,f2にて検波され、その結果が制御回路１０８へそれぞれフィードバックされる。そして、制御回路１０８は、各検波器１０５による検波結果（f1検波データ及びf2検波データ）と出力設定データとに基づいて、合成後の送信データの送信電力が所望のレベルになるように各可変増幅器１０３の利得を個別に制御する。
【０００７】
このようにして、従来の送信装置は、各周波数f1,f2における可変増幅器１０３の出力をそれぞれ検波して制御回路１０８にフィードバックし、外部設定される出力設定データに応じた送信出力レベルとなるように、異なる送信周波数毎に設けられた可変増幅器１０３の利得を合成器１０６での合成前に個々に制御してその出力を独立して調整しながらに送信信号を共通増幅器１０７へ送り、信号増幅を行なっている。
【０００８】
また、他に、従来技術として、下記特許文献１〜４に示す技術も提案されている。
まず、特許文献１に記載の技術は、多重キャリア送信機用のデジタル・パワー制御システムに関するもので、個々のチャネルのキャリアのパワーレベルを適切に制御することを目的としている。このため、本システムでは、変調後で、かつ、合成前の個々のチャネルのキャリア出力と合成後の合成キャリア出力の双方に基づいて合成前の各キャリア出力の減衰量をそれぞれに対応して設けられた減衰器を制御し調整することが行なわれる。そして、個々のキャリア出力をモニタするために、制御系をチャネル数に対応して複数設ける（図２，図４参照）か、各キャリア出力を時間的に連続して選択するようにして制御系は各チャネルに共通とする構成（図１又は図３参照）としている。
【０００９】
また、特許文献２に記載の技術は、マルチキャリア送信機に関するもので、回路規模の縮減及び消費電力の低減を図るとともに、ダイナミックレンジの広いＡＬＣ制御を可能とし、さらに低コスト化を図るマルチキャリア送信機の提供を目的とするもので、このために、本技術では、第１及び第２の変調波を合成した後の信号をデジタル処理可能な周波数に変換した後、フィルタにて個々のキャリアに相当する検波信号を抽出し、当該検波信号に基づいてＡＬＣ回路により合成前の前記変調波毎に設けられた可変利得増幅部の利得を個々に独立して制御することが行なわれる。
【００１０】
さらに、特許文献３に記載の技術は、直線補償型振幅変調送信機に関し、電力増幅器および合成器で生じる非直線歪を補償することを目的とするもので、このために、本送信機では、入力信号と、当該入力信号から変調エンコーダにより得られるＮ個の制御信号に基づいて搬送波信号をそれぞれＮ個の電力増幅器（ＰＡ）で増幅後に合成器で合成した信号
とに基づいて誤差（補正値）を演算により求めることが行なわれる。これにより、入力信号と出力信号との関連性に基づいた補正が可能となり、非直線歪を補償することが可能となる。
【００１１】
また、特許文献４に記載の技術は、電力増幅回路に関し、バイアス電圧の変化幅を大きくするとアンプの発振等が発生してしまうおそれがあるため、夜間等のように移動局からのキャリア数が極端に減少した場合でも、十分な消費電力の低減を図ることを目的としている。そのため、本電力増幅回路は、入力信号を複数に分配する分配回路と、分配した複数の入力信号毎に設けられた複数の入力可変回路と、これらの入力可変回路に対応して設けられた複数の増幅回路と、これらの増幅回路の出力を合成する合成回路と、この合成回路の出力を検波する検波回路と、この検波回路において検出された出力電力のレベルによって増幅回路に供給するバイアス電圧を決定し出力するとともに、各入力可変回路の動作を制御する制御回路とを設けている。
【００１２】
このような構成により、本電力増幅回路では、上記制御回路において、検波回路にて検出された出力電圧のレベルが、予め決められた値よりも小さな場合に、出力電圧のレベルに対して電力増幅のために必要となる増幅回路の数を算出し、算出された数分を残して増幅回路の電源をＯＦＦ状態とする旨の信号を対応する入力可変回路に送出して、電力増幅のために必要となる増幅回路のみの電源をＯＮ状態として電力増幅動作を行なうことができる。したがって、夜間等のように、入力されるキャリア数が極端に少なく、出力電力のレベルが小さな場合においても、制限を受けることなく、入力されるキャリア数に応じて消費電力の低減を十分に図ることが可能となる。
【特許文献１】特開２００２−４４０１８号公報
【特許文献２】特開平１１−２０５１６２号公報
【特許文献３】特開平７−２６３９６２号公報
【特許文献４】特開平９−１１６３５９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、まず、図６により上述した従来技術（マルチキャリアの共通増幅）では、各キャリアの出力電力を検出（検波）するために方向性結合器１０４及び検波器１０５がキャリア毎に必要になるため、キャリア数の増加に伴って部品点数及び実装スペースの増大を招き回路規模が増大し、また消費電力も増大してしまうという課題がある。また、共通増幅器１０７の変動要因となる環境等の変動に対しての補正ができない、もしくは、これを解決するための特別な回路が必要になってしまうという課題もある。
【００１４】
また、特許文献１の技術では、合成前の個々のキャリア出力と合成後の合成キャリア出力との双方をモニタするための回路が必要になるため、回路規模及び消費電力が増大する。特に、個々のキャリア出力を同時モニタする場合は、キャリア毎に制御系が必要となるため、さらに回路規模及び消費電力が増大してしまう。特許文献３の技術でも、入力信号と出力信号の双方をモニタする必要があるため、上記特許文献１の技術と同様に、回路規模及び消費電力が増大してしまう。
【００１５】
さらに、特許文献２の技術では、複数の変調波（送信信号）の利得をＡＬＣ回路がそれぞれ個別に独立して制御するため、例えばその図２に示されるように、出力演算制御系が変調波毎に必要となり、やはり回路規模及び消費電力の増大を招いてしまう。特許文献４の技術でも、制御回路が、複数の入力可変回路及び複数の増幅回路を個々に独立して制御し、電力増幅のために必要となる増幅回路のみの電源をＯＮ状態として電力増幅動作を行なうため、同様の課題が生じる。
【００１６】
本発明は、以上のような課題に鑑み創案されたもので、複数キャリア（周波数）の送信信号を簡素な回路構成で偏差なく制御できるようにすることを目的とする。
【課題を解決するための手段】
【００１７】
上記の目的を達成するために、本発明の送信装置（請求項１）は、第１の周波数の送信信号の利得を制御する第１の利得制御部と、該第１の周波数とは異なる第２の周波数の送信信号の利得を制御する第２の利得制御部と、上記の各利得制御部の出力を合成する合成部と、該合成部による合成後の信号レベルを検出する検出部と、該検出部で検出した該信号レベルが基準レベルよりも高い又は低いと、上記の各利得制御部の双方の利得を下げる又は上げるよう制御する制御部とをそなえたことを特徴としている。
【００１８】
また、本発明の送信装置（請求項２）は、第１の周波数の送信信号の利得を制御する第１の利得制御部と、該第１の周波数とは異なる第２の周波数の送信信号の利得を制御する第２の利得制御部と、上記の各利得制御部の出力を合成する合成部と、該合成部による合成後の信号レベルを検出する検出部と、上記の各利得制御部のそれぞれに対応して与えるべき制御信号と利得との関係をテーブルとして記憶するメモリと、該検出部で検出した信号レベルが基準レベルよりも高い又は低いと、上記の各利得制御部に対して同一の利得変更を指示するための指示信号を生成し、当該指示信号により該メモリの該テーブルを参照して、上記指示による変更後の利得に対応する上記各利得制御部のそれぞれに対応する制御信号を読み出して上記各利得制御部に与える制御部とをそなえたことを特徴としている。
【００１９】
さらに、本発明の送信出力制御方法（請求項３）は、第１の周波数の送信信号の利得を制御する第１の利得制御部と、該第１の周波数とは異なる第２の周波数の送信信号の利得を制御する第２の利得制御部の各出力を合成し、当該合成後の信号レベルを検出し、検出した該信号レベルが基準レベルよりも高い又は低いと、上記の各利得制御部の双方の利得を下げる又は上げるよう制御することを特徴としている。
【発明の効果】
【００２０】
上記本発明によれば、異なる周波数の送信信号の合成前の信号レベルではなく合成後の信号レベルを各周波数に共通の検出部にて検出し、その信号レベルが基準レベルよりも高い（又は低い）と、制御部が、上記各利得制御部の双方の利得を下げる（又は上げる）よう制御するので、極めて簡素な回路構成で、かつ、簡単な制御で複数の送信信号の送信出力レベルの制御を実現することができる。
【００２１】
また、本発明によれば、上記の各利得制御部のそれぞれに対応して与えるべき制御信号と利得との関係をテーブルとしてメモリに記憶しておき、制御部が、上記の各利得制御部に対して同一の利得変更を指示するための指示信号により上記テーブルを参照して、上記指示による変更後の利得に対応する上記各利得制御部のそれぞれに対応する制御信号を読み出して上記各利得制御部に与えるので、各周波数に共通の指示信号を用いて、それぞれの利得制御部に対する周波数特性を考慮した制御信号を生成でき、フィードバック系の信号線をできるだけ共通化しながら、各利得制御部の周波数特性を考慮した利得制御を実現することができる。
【発明を実施するための最良の形態】
【００２２】
〔Ａ〕一実施形態の説明
図１は本発明の一実施形態としてのマルチキャリア送信装置の要部構成を示すブロック図で、この図１に示す送信装置は、それぞれ異なる送信周波数（キャリア）f1,f2毎に設けられた変調器１−１，１−２，周波数変換器２−１，２−２，可変増幅器３−１，３−２をそなえるとともに、各キャリアに共通の合成器４，共通増幅器５，方向性結合器６，検波器７及び制御回路８をそなえて構成されている。
【００２３】
ここで、変調器１−１は、送信データ（送信信号）を所望の変調方式で変調するものであり、周波数変換器２−１は、この変調器１−１で変調された送信データを所望の送信周波数（第１の周波数：f1）に変換するものであり、可変増幅器（キャリア増幅器；第１の利得制御部）３−１は、この周波数変換器２−１による周波数変換後の送信データを所望の送信レベルに増幅し得るもので、後述するように制御回路８からの制御（f1ゲインデータの設定）に従ってその利得が制御されて増幅度が調整されるようになっている。
【００２４】
一方、変調器１−２は、上記送信データとは異なる送信データを変調器１−１と同じ変調方式で変調するものであり、周波数変換器２−２は、この変調器１−２で変調された送信データを周波数f1とは異なる送信周波数（第２の周波数：f2）に変換するものであり、可変増幅器（キャリア増幅器；第２の利得制御部）３−２は、この周波数変換器２−２による周波数変換後の送信データを所望の送信レベルに増幅し得るもので、上記可変増幅器３−１と同様に、制御回路８からの制御（f2ゲインデータの設定）に従ってその利得が制御されて増幅度が調整されるようになっている。なお、本実施形態では、可変増幅器３−１，３−２は、それぞれの出力（周波数f1,f2毎の送信出力レベル）が同一レベルとなるように制御されることを前提としている。
【００２５】
次に、合成器（合成部）４は、上記可変増幅器（以下、単に「増幅器」ともいう）３−１，３−２の各出力を合成するものであり、共通増幅器５は、この合成器４による合成後の送信信号を所望の送信出力レベルにまで一括増幅するものであり、方向性結合器６は、この共通増幅器５による増幅後の送信信号の一部を取り出して検波器７に出力モニタ信号（電力値）として供給するものであり、検波器（検出部）７は、この方向性結合器６からの出力モニタ信号を検波して、方向性結合器６の結合度によって出力される電力値（信号レベル）を検出して電圧値に変換するためのもので、これにより得られた電圧値（検波結果）はf1+f2検波データとして制御回路８へフィードバックされるようになっている。
【００２６】
また、制御回路（制御部）８は、この検波器７による検波結果と予め設定される出力設定データとを比較して、その比較結果に応じて可変増幅器３−１，３−２の利得を制御（ゲインデータを設定）することにより各周波数f1,f2の送信信号レベル（電力）を調整するものであるが、本実施形態では、可変増幅器３−１，３−２の各利得を一律に上昇（又は下降）制御する（一方は上昇、他方は下降という独立制御は行なわない）ようになっている。
【００２７】
このため、本実施形態の制御回路８は、その要部の構成に着目すると、例えば図２に示すように、設定受信回路８１，設定値メモリアクセス回路８２，データ設定回路８３，検波値メモリアクセス回路８４，比較回路８５，設定値メモリ８６及び検波値メモリ８７をそなえて構成される。
ここで、設定受信回路８１は、外部から設定される出力設定データを受信するもので、この出力設定データには、或る出力設定に対して予め可変増幅器３−１，３−２を動作させて測定した検波値（検波データ）及び可変増幅器３−１，３−２毎のゲイン制御データが含まれる。
【００２８】
設定値メモリアクセス回路８２は、設定値メモリ８６にアクセスして、設定受信回路８１で受信された出力設定データ（ゲイン制御データ）をアドレス指定により当該設定値メモリ８６に書き込んで記憶させるとともに、その記憶内容をアドレス指定により読み出す機能を有するもので、ここでは、図２中に示すように、異なる設定値アドレスにそれぞれ異なるゲイン制御データ（Ｘ dB；Ｘは実数）がテーブル形式のデータ（設定値テーブル）として昇順又は降順に格納され、当該設定値アドレスを１つ（１ビット）増減することにより読み出されるゲイン制御データがdB単位で増減するようになっている。
【００２９】
検波値メモリアクセス回路８４は、検波値メモリ８７にアクセスして、上記設定受信回路８１で受信された出力設定データ（検波データ）をアドレス指定により当該検波値メモリ８７に書き込んで記憶させるとともに、その記憶内容をアドレス指定により読み出す機能を有するもので、ここでは、図２中に示すように、異なる設定値アドレスにそれぞれ異なる検波データ（検波値）がテーブル形式のデータ（検波値テーブル）として格納され、当該設定値アドレスを１ビット増減することにより比較回路８５での比較に用いられる比較基準データとして異なる検波データが読み出されるようになっている。
【００３０】
比較回路（比較部）８５は、この検波値メモリアクセス回路８４により読み出された検波データ（比較基準データ）と、検波器７で得られたf1+f2検波データ（以下、実測検波値ともいう）とを比較して、その比較結果に応じて増幅器３−１，３−２の利得（ゲイン）の上げ／下げをデータ設定回路８３に指示するもので、ここでは、比較基準データとして上限／下限用の設定データ（以下、上限値／下限値という）を用意しておき、実測検波値とこれらの上限値（第１の基準レベル）及び下限値（第２の基準レベル）とをそれぞれ比較して、上限値を超えていればゲインを下げる指示（１ビット減少指示）、下限値を下回っていればゲインを上げる指示（１ビット増加指示）をそれぞれデータ設定回路８３に与えるようになっている。
【００３１】
そして、データ設定回路（利得設定部）８３は、上記の設定値メモリアクセス回路８２から読み出された各増幅器３−１，３−２のためのゲイン制御データ（f1，f2ゲインデータ）をそれぞれの増幅器３−１，３−２へ供給してその利得（ゲイン）を制御するもので、ここでは、比較回路８５での比較結果により生成されるゲインの上昇（アップ）／下降（ダウン）指示（１ビット増加又は減少指示）に応じて１ビット分増減（±１ビット）した設定値アドレスに格納されている新たな各増幅器３−１，３−２用のゲイン制御データを設定値メモリアクセス回路８２により取得して、当該新たなゲイン制御データをそれぞれの増幅器３−１，３−２に設定し直すようになっている。
【００３２】
例えば図３に示すように、上記指示としてゲインアップ（又はダウン）指示が発生すると、設定値メモリアクセス回路８２は、設定値メモリ８６に、周波数f1,f2毎（増幅器３−１，３−２毎）に用意（格納）されているＴＰＣ（Transmission Power Control）設定テーブル８６−１及び８６−２において、現在の設定値アドレスを１ビット増加（又は減少）したアドレスに格納されている制御信号（ゲイン制御データ＝f1，f2ゲインデータ）を読み出し、これをデータ設定回路８３に与え、データ設定回路８３は、与えられたゲイン制御データを対応する増幅器３−１，３−２に設定することで、それぞれのゲインをdB単位で同時に上昇（又は下降）させる。このように制御ステップを、デジタル的な１ビット単位ではなく、ＸdB等のdB単位という絶対レベルでの制御とすることで、キャリア間（
異なる周波数f1,f2の送信信号間）の偏差を抑制することが可能となる。
【００３３】
つまり、本実施形態の制御回路８は、実測検波データと比較基準データとの比較結果に応じて各増幅器３−１，３−２に対して同一の利得変更を指示するための指示信号を生成し、当該指示信号により設定値メモリ８６の設定値テーブルを参照して、上記指示による変更後の利得に対応する上記各増幅器３−１，３−２のそれぞれに対応する制御信号（ゲイン制御データ）を読み出して上記各増幅器３−１，３−２に与えるようになっているのである。
【００３４】
以下、上述のごとく構成された本実施形態の送信装置の動作（送信出力制御）について、図４を参照しながら詳述する。
まず、制御回路８は、外部からＴＰＣ設定として出力設定データが受信されると（ステップＳ１）、設定値メモリアクセス回路８２により、周波数f1,f2のそれぞれの増幅器３−１，３−２に対する設定データ（ゲイン制御データ）を設定値メモリ８６のＴＰＣ設定テーブル８６−１，８６−２に書き込むとともに読み出す（抽出する）（ステップＳ２）。このとき、制御回路８は、検波値メモリアクセス回路８４により検波値メモリ８７にアクセスして、検波器７で得られる検波データ（電圧値）の比較基準データとして前記の上限値及び下限値を含む補正範囲データを抽出する（ステップＳ３，Ｓ４）。
【００３５】
抽出された周波数f1,f2用のゲイン制御データは、それぞれ、データ設定回路８３に供給され、図示しないデータ設定回路８３に内蔵のＤＡＣ（デジタル／アナログ変換器）に対して設定され（ステップＳ５）、これにより、dB（例えば、0.1dB等）単位のf1,f2ゲインデータが対応する増幅器３−１，３−２に設定されて、周波数f1,f2の増幅器３−１，３−２が所望の出力になるよう制御される（ステップＳ６）。
【００３６】
一方、検波器７では、合成器４による合成後の送信信号を検波することにより、周波数f1,f2が合成された状態で検波して、比較回路８５での比較基準データとの被比較用データ（f1+f2検波データ）を検出する（ステップＳ７）。検出されたf1+f2検波データ（DET値）は、制御回路８の比較回路８５へフィードバックされ、比較基準データ（上限値）と比較されて、実際の出力電力の状態が確認される（ステップＳ８）。その結果、f1+f2検波データが上限値を超えていれば（上限値＜DET値）、データ設定回路８３に内蔵の設定値アドレス指定用のアップダウンカウンタ（図示省略）に対して１ビット減少（−１ビット）指示が与えられる（ステップＳ９のＹルートからステップＳ１２）。
【００３７】
これにより、データ設定回路８３は、現在の設定値アドレスを−１ビットしたＴＣＰ設定テーブル８６−１，８６−２のアドレスに格納されたゲイン制御データをそれぞれ読み出して、上記内蔵ＤＡＣに対して設定する（ステップＳ５）ことで、dB単位のf1,f2ゲインデータを対応する増幅器３−１，３−２に再設定して各増幅器３−１，３−２のゲインをそれぞれ増加する。
【００３８】
一方、DET値が上限値を超えていれば（上限値＞DET値）、比較回路８５は、当該f1+f2検波データと下限値とを比較し（ステップＳ９のＮルートからステップＳ１０）、その結果、下限値を下回っていなければ（下限値＜DET値）、上記ＤＡＣへの再設定（ゲイン制御）は行なわない（ステップＳ１１のＹルートからステップＳ７）。このように、DET値が上記補正範囲データ内に入っている間は、制御回路８によるゲイン制御を行なわないこととすることで、短期間に頻繁にゲイン制御が発生して負荷が増大することを防止することができる。
【００３９】
逆に、DET値が下限値を下回っていれば（下限値＞DET値）、上記のアップダウンカウンタ（図示省略）に対して１ビット増加（＋１ビット）指示が与えられる（ステップＳ１１のNルートからステップＳ１２）。これにより、データ設定回路８３は、現在の設定値アドレスを＋１ビットしたＴＣＰ設定テーブル８６−１，８６−２のアドレスに格納されたゲイン制御データをそれぞれ読み出して、上記内蔵ＤＡＣに対して設定する（ステップＳ５）ことで、dB単位のf1,f2ゲインデータを対応する増幅器３−１，３−２に再設定して各増幅器３−１，３−２のゲインをそれぞれ減少する。
【００４０】
以降、所定の周期で上記送信出力制御が繰り返し行なわれて、送信出力レベルが一定範囲に収まるように制御される。
以上のように、本実施形態によれば、送信出力制御において必要とされる検波器７を最終出力段のみに設けた最も簡素な回路構成とし、制御回路８において、予め取得しておいたキャリア毎の出力レベルの検波器７での検波データをテーブル化して保持しておき、実運用時にそのテーブル内容に従って、各増幅器３−１，３−２のゲインをそれぞれ増加又は減少制御するので、極めて簡素な回路構成で複数キャリアの出力レベル（同一レベル）を調整することが可能である。したがって、従来機と同等の性能を維持しながら、マルチキャリア送信装置のコスト及びサイズを大幅に削減することができる。
【００４１】
特に、増幅器３−１，３−２としては共通（同一構成）のものであっても、それぞれの増幅器３−１，３−２による増幅対象のキャリアの周波数が異なるため、周波数特性が異なるが、本実施形態では、各キャリアに共通のゲイン変更指示信号を用いて、ＴＣＰ設定テーブル８６−１，８６−２によりそれぞれの増幅器３−１，３−２に対する周波数特性を考慮した制御信号を生成できるので、フィードバック系の信号線をできるだけ共通化しながら、増幅器３−１，３−２の周波数特性を考慮したゲイン制御を実現できる。
【００４２】
また、本実施形態では、制御ステップ（ＤＡＣの設定データ）をデジタル的な１ビット毎ではなく、ＸdB（Ｘは実数）毎といった絶対レベルでの制御としているので、予め取得したメモリ値のキャリアf1,f2の偏差（キャリア間偏差が既知の状態）で制御することができ、キャリア間の偏差をも抑制することができる。即ち、環境変化（温度変化等）に対しては、検波器７が一般に温度補正用のダイオード等を備えていることから出力レベルの変化は検波器７で得られる検波データで補正が可能である。
【００４３】
〔Ｂ〕変形例の説明
上述した実施形態の制御回路８においては、検波器７で得られた検波データを上限値と比較してから下限値と比較するようになっている（図４参照）が、これらの上限値及び下限値と検波器７で得られた検波データとを並列的に処理（比較）することも可能である。
即ち、例えば図５に示すように、まず、制御回路８は、外部からＴＰＣ設定として出力設定データが受信されると（ステップＳ２１）、設定値メモリアクセス回路８２により、周波数f1,f2のそれぞれの増幅器３−１，３−２に対する設定データ（ゲイン制御データ）として、ゲイン増加（＋）側及びゲイン減少（−）側の双方のデータを設定値メモリ８６のＴＰＣ設定テーブル８６−１，８６−２に書き込むとともに読み出す（抽出する）（ステップＳ２２）。
【００４４】
このとき、制御回路８は、検波値メモリアクセス回路８４により検波値メモリ８７にアクセスして、検波器７で得られる検波データ（電圧値）の比較基準データとして前記の上限値及び下限値を含む補正範囲データを抽出する（ステップＳ２３，Ｓ２４）。
抽出された周波数f1,f2用のゲイン制御データは、それぞれ、データ設定回路８３に供給され、前記のデータ設定回路８３に内蔵のＤＡＣに対して設定され（ステップＳ２５）、これにより、dB（例えば、0.1dB）単位のf1,f2ゲインデータが対応する増幅器３−１，３−２に設定されて、周波数f1,f2の増幅器３−１，３−２が所望の出力になるよう制御される（ステップＳ２６）。
【００４５】
一方、検波器７では、合成器４による合成後の送信信号を検波することにより、周波数f1,f2が合成された状態で検波して、比較回路８５での比較基準データとの被比較用データ（f1+f2検波データ）を検出する（ステップＳ２７）。検出されたf1+f2検波データ（DET値）は、制御回路８の比較回路８５へフィードバックされる。比較回路８５では、DET値と上限値との比較およびDET値と下限値との比較を並列して行ない（ステップＳ２８，Ｓ２９）、それぞれの比較結果に応じた値（R1,R0）を出力する。例えば、上限値＜DET値であればR1=1（ステップＳ３０のＹルートからステップＳ３２）、上限値＞DET値であればR1=0（ステップＳ３０のＮルートからステップＳ３３）、下限値＞DET値であればR0=1（ステップＳ３１のＹルートからステップＳ３４）、下限値＜DET値であればR0=0（ステップＳ３１のＮルートからステップＳ３５）をそれぞれ出力する。
【００４６】
そして、比較回路８５は、これらの並列比較結果（R1,R0）の組を、内蔵のレジスタ（図示省略）に格納する（ステップＳ３６）。ここで、当該レジスタの内容が（R1,R0）=（0,0）であればゲイン制御なし（０設定）、（R1,R0）=（1,0）であればゲイン減少（−）設定、（R1,R0）=（0,1）であればゲイン増加（＋）設定、（R1,R0）=（1,1）であればゲイン制御なし（０設定）をそれぞれ意味することになる。
【００４７】
したがって、データ設定回路（利得設定部）８３は、当該レジスタに格納された比較結果（R1,R0）を参照することで、ゲインの上昇／減少／制御なしの各指示を認識することができ、当該指示に従ったゲインの再設定を前記ＤＡＣに対して行なうことになる。以降、所定の周期で上記送信出力制御が繰り返し行なわれて、送信出力レベルが一定範囲（前記補正範囲データ内）に収まるように制御される。
【００４８】
このように、検波データの比較において、上限値及び下限値との比較を並列処理し、その結果をレジスタに格納し、ゲイン制御データの設定では、このレジスタにより、予め準備しておいた＋側又は−側のデータをすぐさま設定するとともに、次の比較周期で用いる＋側及び−側のデータを準備することが可能となる。従って、図４により前述した制御に比して制御ステップ数を削減して効率化することが可能となり、前述した実施形態と同様の効果ないし利点が得られる他、高速制御を実現することが可能となる。
【００４９】
〔Ｃ〕その他
なお、本発明は、上述した実施形態及び変形例に限定されず、本発明の趣旨を逸脱しない範囲で種々変形して実施できることはいうまでもない。
例えば、本発明は、周波数の異なる複数の信号を共通増幅する回路において、共通増幅後の合成電力値から各周波数信号の電力制御を行なうための装置に同様に適用される。また、上述した実施形態では、キャリア数＝２の場合を例にして説明したが、キャリア数＝３以上の場合でも、上述した実施形態及び変形例と同様の送信出力制御を行なうことが可能であり、前記と同様の作用効果を得ることができる。
【００５０】
さらに、上述した実施形態及び変形例では、短期間に頻繁にゲインの増減が発生することを防止するために、実測検波値との比較基準データとして上限値及び下限値を含む補正範囲データを用意しているが、単一の閾値（基準レベル）のみとの比較によりゲイン制御を実行することも勿論可能である。
また、上述した実施形態では、キャリア増幅器に利得可変型のものを用い、そのゲインを制御することで個々のキャリアの送信出力制御を行なっているが、キャリア増幅器には一定利得のものを用い、それぞれの出力レベルを可変減衰器により制御することで同等の制御を実現することも可能である。
【００５１】
〔Ｄ〕付記
（付記１）
第１の周波数の送信信号の利得を制御する第１の利得制御部と、
該第１の周波数とは異なる第２の周波数の送信信号の利得を制御する第２の利得制御部と、
上記の各利得制御部の出力を合成する合成部と、
該合成部による合成後の信号レベルを検出する検出部と、
該検出部で検出した該信号レベルが基準レベルよりも高い又は低いと、上記の各利得制御部の双方の利得を下げる又は上げるよう制御する制御部とをそなえたことを特徴とする、送信装置。
【００５２】
（付記２）
第１の周波数の送信信号の利得を制御する第１の利得制御部と、
該第１の周波数とは異なる第２の周波数の送信信号の利得を制御する第２の利得制御部と、
上記の各利得制御部の出力を合成する合成部と、
該合成部による合成後の信号レベルを検出する検出部と、
上記の各利得制御部のそれぞれに対応して与えるべき制御信号と利得との関係をテーブルとして記憶するメモリと、
該検出部で検出した信号レベルが基準レベルよりも高い又は低いと、上記の各利得制御部に対して同一の利得変更を指示するための指示信号を生成し、当該指示信号により該メモリの該テーブルを参照して、上記指示による変更後の利得に対応する上記各利得制御部のそれぞれに対応する制御信号を読み出して上記各利得制御部に与える制御部とをそなえたことを特徴とする、送信装置。
【００５３】
（付記３）
第１の周波数の送信信号の利得を制御する第１の利得制御部と、
該第１の周波数とは異なる第２の周波数の送信信号の利得を制御する第２の利得制御部と、
上記の各利得制御部の出力を合成する合成部と、
該合成部による合成後の信号レベルを検出する検出部と、
該検出部で検出した該信号レベルが第１の基準レベルよりも高いと、上記の各利得制御部の双方の利得を下げるよう制御し、当該信号レベルが該第１の基準レベルより低い第２の基準レベルよりも低いと、上記の各利得制御部の双方の利得を上げるよう制御する制御部とをそなえたことを特徴とする、送信装置。
【００５４】
（付記４）
該制御部が、
該検出部で検出した該信号レベルと上記の第１及び第２の基準レベルとを並列比較する比較部と、
該比較部による該並列比較結果を保持するレジスタと、
該レジスタの保持内容に従って上記の各利得制御部に対する利得設定を行なう利得設定部とをそなえたことを特徴とする、付記３記載の送信装置。
【００５５】
（付記５）
それぞれ異なる周波数の送信信号の利得を制御する複数の利得制御部と、
上記の各利得制御部の出力を合成する合成部と、
該合成部による合成後の信号レベルを検出する検出部と、
該検出部で検出した該信号レベルと基準レベルとの比較結果に応じて、上記の各利得制御部の利得を全て上昇又は下降制御する制御部とをそなえたことを特徴とする、送信装置。
【００５６】
（付記６）
第１の周波数の送信信号の利得を制御する第１の利得制御部と、該第１の周波数とは異なる第２の周波数の送信信号の利得を制御する第２の利得制御部の各出力を合成し、
当該合成後の信号レベルを検出し、
検出した該信号レベルが基準レベルよりも高い又は低いと、上記の各利得制御部の双方の利得を下げる又は上げるよう制御することを特徴とする、送信出力制御方法。
【００５７】
（付記７）
第１の周波数の送信信号の利得を制御する第１の利得制御部と、該第１の周波数とは異なる第２の周波数の送信信号の利得を制御する第２の利得制御部のそれぞれに対応して与えるべき制御信号と利得との関係をテーブルとしてメモリに記憶しておき、
上記の各利得制御部の出力を合成し、
当該合成後の信号レベルを検出し、
検出した信号レベルが基準レベルよりも高い又は低いと、上記の各利得制御部に対して同一の利得変更を指示するための指示信号を生成し、
当該指示信号により該メモリの該テーブルを参照して、上記指示による変更後の利得に対応する上記各利得制御部のそれぞれに対応する制御信号を読み出して上記各利得制御部に与えることを特徴とする、送信出力制御方法。
【００５８】
（付記８）
それぞれ異なる周波数の送信信号の利得を制御する複数の利得制御部と、これらの利得制御部の出力を合成する合成部と、該合成部による合成後の信号レベルを検出する検出部とをそなえた送信装置のための送信出力制御回路であって、
上記の各利得制御部のそれぞれに対応して与えるべき制御信号と利得との関係をテーブルとして記憶するメモリと、
該検出部で検出された信号レベルと基準レベルとを比較する比較部と、
該比較部での比較結果に応じて上記の各利得制御部に対して同一の利得変更を指示するための指示信号を生成し、当該指示信号により該メモリの該テーブルを参照して、上記指示による変更後の利得に対応する上記各利得制御部のそれぞれに対応する制御信号を読み出して上記各利得制御部に与える利得設定部とをそなえたことを特徴とする、送信出力制御回路。
【００５９】
（付記９）
それぞれ異なる周波数の送信信号の利得を制御する複数の利得制御部の出力を合成し、
当該合成後の信号レベルを検出し、
検出した該信号レベルと基準レベルとの比較結果に応じて、上記の各利得制御部の利得を全て上昇又は下降制御することを特徴とする、送信出力制御方法。
【産業上の利用可能性】
【００６０】
以上詳述したように、本発明によれば、マルチキャリアの送信において、各キャリアに共通の検波器で送信出力レベルを監視し、基準レベルとの比較結果に応じて各キャリアのゲインを同時に上昇又は下降制御するので、極めて簡素な回路構成で各キャリアの送信出力レベルを調整することが可能となり、従来機と同等の性能を維持しながら、マルチキャリア送信装置のコスト及びサイズを大幅に削減することができる。したがって、本発明は、マルチキャリア通信に極めて有用と考えられる。
【図面の簡単な説明】
【００６１】
【図１】本発明の一実施形態としてのマルチキャリア送信装置の要部構成を示すブロック図である。
【図２】図１に示すマルチキャリア送信装置における制御回路の要部構成に着目した構成を示すブロック図である。
【図３】図２に示す設定値テーブルの内容例を示す図である。
【図４】図１及び図２に示すマルチキャリア送信装置（制御回路）の動作（送信出力制御）を説明するためのフローチャートである。
【図５】図１及び図２に示すマルチキャリア送信装置（制御回路）の動作（送信出力制御）の変形例を説明するためのフローチャートである。
【図６】従来のマルチキャリア送信装置の要部構成を示すブロック図である。
【符号の説明】
【００６２】
１−１，１−２  変調器
２−１，２−２  周波数変換器
３−１，３−２  可変増幅器（第１及び第２の利得制御部）
４  合成器（合成部）
５  共通増幅器
６  方向性結合器
７  検波器（検出部）
８  制御回路（送信出力制御回路）
８１  設定受信回路
８２  設定値メモリアクセス回路
８３  データ設定回路（利得設定部）
８４  検波値メモリアクセス回路
８５  比較回路（比較部）
８６  設定値メモリ
８６−１，８６−２  ＴＰＣ設定テーブル
８７  検波値メモリ
【図１】
2005176080.tif 000003
【図２】
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【図３】
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【図４】
2005176080.tif 000006
【図５】
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【図６】
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