(57)【要約】【課題】  電圧制御発振器の動作領域が狭い場合でも正しいロック状態を維持し得るＰＬＬクロック信号生成回路を提供する。【解決手段】  位相比較器１０１、チャージポンプ回路１０２、フィルタ回路１０３、電圧制御発振器１０４、及び、分周器１０５，１０６を備えて構成されるＰＬＬクロック信号生成回路において、フィルタ回路１０３の出力であるリファレンス電圧の状態を検出し、検出されたリファレンス電圧の状態によって分周器の逓倍率の変更を制御する逓倍率制御回路１０７を備え、逓倍率制御回路１０７は、リファレンス電圧の状態を検出することで、ＰＬＬクロック信号生成回路がロック可能な領域から外れることを検出して、ロック可能な領域から外れないように逓倍率を変更する制御信号ＬＰＦＯＵＴを出力する。【選択図】  図１
2005143030.tif 000002
【特許請求の範囲】
【請求項１】
位相比較器、チャージポンプ回路、フィルタ回路、電圧制御発振器、及び、分周器を備えて構成されるＰＬＬクロック信号生成回路において、
前記フィルタ回路の出力であるリファレンス電圧を検出することによって、前記ＰＬＬクロック信号生成回路がロック可能な領域から外れることを検出した場合に、ロック可能な領域から外れないように前記逓倍率を変更する制御信号を出力する逓倍率制御回路を、更に備えることを特徴とするＰＬＬクロック信号生成回路。
【請求項２】
前記逓倍率制御回路は、
前記リファレンス電圧がロック可能電圧範囲の上限値より高いことを検出可能な第１シュミットトリガ回路と、
前記リファレンス電圧がロック可能電圧範囲の下限値より低いことを検出可能な第２シュミットトリガ回路と、
前記第１シュミットトリガ回路と前記第２シュミットトリガ回路の両方の出力状態が高レベルのとき、前記リファレンス電圧が前記上限値より高いと判定して前記分周器の分周比を上げるための前記制御信号を出力するＤフリップフロップと、
前記第１シュミットトリガ回路と前記第２シュミットトリガ回路の両方の出力状態が低レベルのとき、前記リファレンス電圧が下限値より低いと判定して前記Ｄフリップフロップをリセットする制御回路と、
を備えて構成されていることを特徴とする請求項１に記載のＰＬＬクロック信号生成回路。
【請求項３】
前記第１シュミットトリガ回路と前記第２シュミットトリガ回路の各ヒステリシス幅は、前記チャージポンプ回路の出力電圧に重畳するリップル電圧値以上に設定されていることを特徴とする請求項２に記載のＰＬＬクロック信号生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＣカード等に利用されるＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ、位相同期ループ）クロック信号生成回路に関し、特に、安定動作領域（ロックレンジ）を拡大する技術に関する。
【背景技術】
【０００２】
近年、需要が拡大しているＩＣカードにおいて、外部から入力される基準クロックの変動範囲が広くても、内蔵されているＰＬＬクロック信号生成回路が安定動作することが要望されており、ＰＬＬクロック信号生成回路のロックレンジを拡大する必要がある。
【０００３】
ＰＬＬクロック信号生成回路の基本的な回路構成を図５に示す。ＰＬＬクロック信号生成回路は、位相比較器１０１、チャージポンプ回路１０２、フィルタ回路１０３、電圧制御発振器１０４、第１及び第２分周器５０１、５０２で構成されている。各回路の動作の概略を以下に説明する。
【０００４】
位相比較器１０１には外部から入力される基準クロックと電圧制御発振器１０４の出力周波数を第２分周器５０２で分周された比較クロックが入力されている。位相比較器１０１内部で、この２つのクロックの位相比較を行い、基準クロックに対して比較クロックの位相が遅れていると、遅れた位相分だけＵＰ信号を出力する。また反対に基準クロックに対して比較クロックの位相が進んでいると、進んだ位相分だけＤＯＷＮ信号を出力する。これらのＵＰ信号、またはＤＯＷＮ信号はチャージポンプ回路１０２、フィルタ回路１０３を通じて積分される。ＵＰ信号により積分された電圧が上がり、ＤＯＷＮ信号により積分された電圧は下がる。積分された電圧は、電圧制御発振器１０４の発振周波数を変化させるためのリファレンス電圧となる。
【０００５】
電圧制御発振器１０４は、インバータ（３段、５段などの奇数段）使用のリングオシレータ回路等で構成されており、入力電圧を変更することで、発振周波数を変更可能な構成となっている。具体的には、電圧制御発振器１０４の入力電圧を上げることで、電圧制御発振器１０４の出力発振周波数を上げ、電圧制御発振器１０４の入力電圧を下げることで、電圧制御発振器１０４の出力発振周波数を下げることができる。電圧制御発振器１０４の出力クロックは、第２分周器５０２により分周されて比較クロックとなり、基準クロックとともに、位相比較回路１０１に入力される。従って、電圧制御発振器１０４の出力は、ＰＬＬクロック信号生成回路がロックされ安定動作している時は、基準クロックの所定の逓倍（１／（分周比））の発振周波数となっている。この電圧制御発振器１０４の出力クロックを半導体装置のシステムクロックとして使用する場合には、別途、第１分周器５０１等で分周された後、内部クロックとして使用される。
【０００６】
図６に、電圧制御発振器１０４の入力（リファレンス）電圧と電圧制御発振器１０４の出力信号である発振周波数の関係を示す。リファレンス電圧の電圧範囲により、３つの状態、即ち、第１状態、第２状態、第３状態に区分される。第１状態では電圧制御発振器１０４の動作下限を下回っており、発振周波数がリファレンス電圧に追従して変化しない(飽和している)。第２状態では発振周波数がリファレンス電圧に追従して単調に増減する。第３状態では電圧制御発振器１０４の動作上限を上回っており、発振周波数がリファレンス電圧に追従して変化しない(飽和している)。第２状態では、基準クロックの変動に対して、比較クロックを合わせ込むことが可能であり、ＰＬＬクロック信号生成回路を安定動作（ロック）させることができるロック可能な領域（ロックレンジ）と呼んでいる。
【０００７】
尚、図６中に示す、ＶＣＬは、電圧制御発振器１０４の動作下限発振周波数を出力させるリファレンス電圧を示し、ＶＣＨは、電圧制御発振器１０４の動作上限発振周波数を出力させるリファレンス電圧を示している。
【０００８】
近年、需要が拡大しているＩＣカードにおいて、基準クロック周波数の入力に広い周波数範囲で対応することが要望されており、ＰＬＬクロック信号生成回路のロックレンジを広げることが必要となる。ロックレンジを広げるための従来技術として、例えば、下記の特許文献１（特開平６−３２６６０３号公報）に示されている。
【０００９】
以下、特許文献１に開示されているロックレンジを広げるための従来技術について、図１０を参照して説明する。
【００１０】
図１０に示すように、従来のＰＬＬクロック信号生成回路は、位相差により誤差電圧を発生させる位相比較器１１とロウパスフィルタ１２と電圧制御発振器１３とプログラマブルＮカウンタ１４とからなる回路において、一つの電圧制御発振器１３を用い、該一つの電圧制御発振器１３と前記プログラマブルＮカウンタ１４との間に周波数変換器１５（実施例では２ｎプログラマブル分周器)を設けたことを特徴としている。この回路構成の動作は、２ｎプログラマブル分周器のｎ＝０の場合は、電圧制御発振器１３の発振周波数ｆｓがプログラマブルＮカウンタ１４によってＮ分周され周波数ｆｖとなり（ｆｖ＝ｆｓ／Ｎ）、基準クロックｆｒの入力信号とともに位相比較器１１に入力される。位相比較器１１は、基準周波数ｆｒとＮ分周カウンタの分周周波数ｆｖの位相差に比例した誤差電圧を発生する。位相比較器１１から出力された誤差電圧は、ロウパスフィルタ１２によって高周波成分をカットされた電圧制御発振器１３の制御電圧となる。この制御電圧は、電圧制御発振器１３の発振周波数ｆｓを分周した周波数ｆｖと基準クロックｆｒとの差を減少させる方向に供給される。周波数ｆｖと基準クロックｆｒの差が０のとき、ロック状態となり、このとき周波数ｆｖと基準クロックｆｒは、下記の数１に示す関係となり、２ｎプログラマブル分周器のｎ＝０の場合において、その出力周波数ｆ０を用いれば、下記の数２に示す関係式で表される。
【００１１】
（数１）
ｆｒ＝ｆｖ＝ｆｓ／Ｎ
（数２）
ｆｒ＝ｆｖ＝ｆ０／Ｎ
ｆ０＝Ｎ×ｆｒ
また、出力周波数ｆ０の発振可能な領域を、最低発振周波数ｆｍｉｎと最高発振周波数ｆｍａｘを用いて表現すれば、周波数変換器１５である２ｎプログラマブル分周器のｎの値に応じて、下記の数３のように表現される。
【００１２】
（数３）
ｆ０＝ｆｍｉｎ〜ｆｍａｘ          ：ｎ＝０
ｆ０＝ｆｍｉｎ／２〜ｆｍａｘ／２  ：ｎ＝１
ｆ０＝ｆｍｉｎ／４〜ｆｍａｘ／４  ：ｎ＝２
【００１３】
これより、周波数変換器１５の出力をｎの値で変更可能な構成とし、より広い範囲の出力周波数を得ることができるようにしている。
【特許文献１】特開平６−３２６６０３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、特許文献１に開示された従来のＰＬＬクロック信号生成回路において、ロックレンジを広げるためには、周波数変換器１５（２ｎプログラマブル分周器）のｎ値を設定する必要がある。ｎ値の設定は、ＰＬＬクロック信号生成回路の外部に備えられて、ＰＬＬクロック信号生成回路の制御を行うＣＰＵから行う必要がある。基準クロックの変動に対応するためには、基準クロックを該ＣＰＵで観察しておき、その変動に応じてｎ値を変更する必要がある。これにより該ＣＰＵの負担が増えるという問題が生じる。
【００１５】
例えば、ＩＣカードにおける該ＣＰＵの処理は、データ通信を初めとして多岐に及んでおり、該ＣＰＵの負担をできる限り減らすことが重要となる。また、基準クロックの変動を観察するための回路構成を設計する必要もある。
【００１６】
本発明は、上記問題点に鑑みてなされたもので、電圧制御発振器の動作領域が狭い場合でも正しいロック状態を維持し得るＰＬＬクロック信号生成回路を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記目的を達成するための本発明に係るＰＬＬクロック信号生成回路は、位相比較器、チャージポンプ回路、フィルタ回路、電圧制御発振器、及び、分周器を備えて構成されるＰＬＬクロック信号生成回路において、前記フィルタ回路の出力であるリファレンス電圧を検出することによって、前記ＰＬＬクロック信号生成回路がロック可能な領域から外れることを検出した場合に、ロック可能な領域から外れないように前記逓倍率を変更する制御信号を出力する逓倍率制御回路を、更に備えることを第１の特徴とする。
【００１８】
従って、上記第１の特徴のＰＬＬクロック信号生成回路によれば、フィルタ回路の出力であるリファレンス電圧を参照することで、ＰＬＬクロック信号生成回路のロック状態が検知可能になるとともに、リファレンス電圧が電圧制御発振器の飽和状態に対応する状態に遷移する前に、分周器の逓倍率を変更することが可能となり、リファレンス電圧が調整され、ＰＬＬクロック信号生成回路のロック状態が維持可能となる。これにより、電圧制御発振器の動作領域が狭い場合でも正しいロック状態を維持し得るＰＬＬクロック信号生成回路の提供が可能となる。
【００１９】
また、好ましくは、上記第１の特徴の本発明に係るＰＬＬクロック信号生成回路において、前記逓倍率制御回路が、前記リファレンス電圧がロック可能電圧範囲の上限値より高いことを検出可能な第１シュミットトリガ回路と、前記リファレンス電圧がロック可能電圧範囲の下限値より低いことを検出可能な第２シュミットトリガ回路と、前記第１シュミットトリガ回路と前記第２シュミットトリガ回路の両方の出力状態が高レベルのとき、前記リファレンス電圧が前記上限値より高いと判定して前記分周器の分周比を上げるための前記制御信号を出力するＤフリップフロップと、前記第１シュミットトリガ回路と前記第２シュミットトリガ回路の両方の出力状態が低レベルのとき、前記リファレンス電圧が下限値より低いと判定して前記Ｄフリップフロップをリセットする制御回路と、を備えて構成されていることを第２の特徴とする。このように逓倍率制御回路を構成することで、リファレンス電圧の状態を適正且つ安定して検出することが可能となり、上記第１の特徴の作用効果が安定的に発揮される。
【００２０】
更に好ましくは、上記第２の特徴の本発明に係るＰＬＬクロック信号生成回路において、前記第１シュミットトリガ回路と前記第２シュミットトリガ回路の各ヒステリシス幅は、前記チャージポンプ回路の出力電圧に重畳するリップル電圧値以上に設定されていることを第３の特徴とする。このようにシュミットトリガ回路を構成することで、チャージポンプ回路のリップル電圧に影響されない、より安全な設計を行うことが可能となる。
【発明を実施するための最良の形態】
【００２１】
本発明に係るＰＬＬクロック信号生成回路（以下、適宜「本発明回路」という。）の一実施の形態につき、図面に基づいて説明する。尚、従来のＰＬＬクロック信号生成回路と同じ回路部分には、同じ符号を付して説明する。
【００２２】
図１に示すように、本発明回路は、位相比較回路１０１、チャージポンプ回路１０２、フィルタ回路１０３、電圧制御発振器１０４、第１分周器１０５、第２分周器１０６に対して、逓倍率制御回路１０７を追加して構成されている。逓倍率制御回路１０７を除く各回路は、図５に例示した従来のＰＬＬクロック信号生成回路の対応する回路と同じである。逓倍率制御回路１０７は、フィルタ回路１０３の出力であるリファレンス電圧（信号名：ＬＰＦＩＮ）が入力されており、その出力（信号名：ＬＰＦＯＵＴ）は第２分周器１０６に入力されている。
【００２３】
図２に、逓倍率制御回路１０７の一構成例を示す。図２に示すように、逓倍率制御回路１０７は、リファレンス電圧の上限値検出用の第１シュミットトリガ回路２０１、リファレンス電圧の下限値検出用の第２シュミットトリガ回路２０２、状態検出用のＡＮＤゲート２０３、状態検出用のＮＯＲゲート２０４、分周器切り換え用  Ｄフリップフロップ２０５、ＡＮＤゲート２０６から構成されている。ＮＯＲゲート２０４とＡＮＤゲート２０６により、第１シュミットトリガ回路２０１と第２シュミットトリガ回路２０２の両方の出力状態が“Ｌ”（低）レベルのとき、前記リファレンス電圧が下限値より低いと判定してＤフリップフロップ２０５をリセットする制御回路が構成される。尚、図２の２０７に示すＯＲゲートの入力信号であるＲＥＳＥＴ信号は、電源入力等に発生するシステムリセット時に、分周器切り換え用  Ｄフリップフロップ２０５の状態を設定するために設けられている。
【００２４】
フィルタ回路１０３の出力（信号名：ＬＰＦＩＮ）が逓倍率制御回路１０７に入力され、リファレンス電圧の上限値検出用の第１シュミットトリガ回路２０１とリファレンス電圧の下限値検出用の第２シュミットトリガ回路２０２でリファレンス電圧レベルを検出する。ＶＣＬＯＵＴ信号、ＶＣＨＯＵＴ信号が“Ｈ”レベルの場合に第２状態から第３状態への遷移を検出して、分周器切り換え用のＤフリップフロップ２０５の出力であるＬＰＦＯＵＴ信号を“Ｈ”（高）レベルに切り換える。また、ＶＣＬＯＵＴ信号、ＶＣＨＯＵＴ信号が“Ｌ”レベルの場合に、第２状態から第１状態への遷移を検出して、分周器切り換え用のＤフリップフロップ２０５の出力であるＬＰＦＯＵＴ信号を“Ｌ”レベルに切り換える。
【００２５】
逓倍率制御回路１０７において、リファレンス電圧の第２状態から第３状態への切り換わりを検出する必要がある。本実施形態では、図２に示すように、逓倍率制御回路１０７に図６に記載された電圧値ＶＣＨで出力を反転させるように調整した第１シュミットトリガ回路２０１を使用することで、リファレンス電圧の第２状態から第３状態への遷移を検出している。また、逓倍率制御回路１０７において、リファレンス電圧の第２状態から第１状態への切り換わりを検出する必要がある。本実施形態では、図２に示すように、逓倍率制御回路１０７に、図６に記載された電圧値ＶＣＬで出力を反転させるように調整した第２シュミットトリガ回路２０２を使用することで、リファレンス電圧の第２状態から第１状態への遷移を検出している。
【００２６】
シュミットトリガ回路の使用は以下の理由による。チャージポンプ回路１０２の出力電圧には、リップル電圧が重畳しており、リップル電圧を除去するためには、ヒステリシスを持つシュミットトリガ回路が適している。リップル電圧値は、チャージポンプ回路１０２の回路構成でほぼ決まっており、シュミットトリガ回路のヒステリシス幅は、リップル電圧値以上の値に設定することが必要であり、また、可能である。
【００２７】
第１及び第２シュミットトリガ回路２０１、２０２のヒステリシス電位設定について、図７に示す。第１シュミットトリガ回路２０１においては、ＶＣＨを検出するヒステリシス入力電圧がＶＣＨを越えると“Ｈ”出力し、“Ｌ”出力反転に対してヒステリシスを持つように設定されている。また、第２シュミットトリガ回路２０２においては、ＶＣＬを検出するヒステリシス入力電圧がＶＣＬを下回ると“Ｌ”出力し、“Ｈ”出力反転に対してヒステリシスを持つように設定されている。
【００２８】
図３に、第２分周器１０６の回路構成例を示す。第２分周器１０６は、セレクタ３０１、２分周器３０２、４８分周器３０３を備えて構成される。本実施形態において、第２分周器１０６の分周は、１/２デバイダを５段、１/３デバイダを１段、夫々設けて構成されており、１/９６分周を可能としている。第２分周器  １０６の入力には、電圧制御発振器１０４の出力クロック（信号名：ＤＩＶＩＮ）が入力されており、この出力クロックを分周する。また、逓倍率制御回路１０７の出力（信号名：ＬＰＦＯＵＴ）を第２分周器１０６へ入力しており、最終段の２分周器３０２を  ４８分周器３０３に接続するかどうかを選択するためのセレクタ３０１に接続されている。セレクタ３０１の出力（信号名：ＤＩＶＯＵＴ）は第２分周器１０６から出力されており、位相比較器１０１に基準クロックとともに、比較クロックとして入力されている。
【００２９】
図４に、第１分周器１０５の回路構成例を示す。第１分周器１０５は、セレクタ３０１、２分周器３０２、４８分周器３０３を備えて構成される。本実施形態において、第１分周器１０５の分周は、１/２デバイダを５段、１/３デバイダを１段、夫々設けて構成されており、１/９６分周を可能としている。第１分周器  １０５の入力には、電圧制御発振器１０４の出力クロック（信号名：ＤＩＶＩＮ）が入力されており、この出力クロックを分周する。また、逓倍率制御回路１０７の出力（信号名：ＬＰＦＯＵＴ）を第１分周器１０５へ入力しており、初段の２分周器３０２を  ４８分周器３０３に接続するかどうかを選択するためのセレクタ３０１に接続されている。４８分周器３０３の出力は内部クロックとして供給されている。
【００３０】
本実施形態における、本発明回路の回路動作を以下に説明する。
【００３１】
基準クロックが比較クロックよりも位相が進んでいる場合、位相比較器１０１の補正が働き、リファレンス電圧を上げて、電圧制御発振器１０４の発振周波数を上げる。このときの逓倍率制御回路１０７を含む本発明回路の回路動作を以下に説明する。
【００３２】
位相比較器１０１には基準クロックと電圧制御発振器１０４の出力周波数を第２分周器１０６で分周された比較クロックが入力されている。位相比較器は、この２つのクロックの位相比較を行い、基準クロックに対して比較クロックの位相が遅れていると、遅れた位相分だけＵＰ信号を出力する。また反対に基準クロックに対して比較クロックの位相が進んでいると、進んだ位相分だけＤＯＷＮ信号を出力する。これらのＵＰ信号、またはＤＯＷＮ信号はチャージポンプ回路１０２、フィルタ回路１０３を通じて電圧に変換される。ＵＰ信号によりチャージポンプ回路１０２の出力電圧が上がり、ＤＯＷＮ信号により出力電圧が下がる。この出力電圧は、電圧制御発振器１０４の発振周波数を変化させるためのリファレンス電圧となる。本動作例では、リファレンス電圧が上昇する。
【００３３】
リファレンス電圧はＬＰＦＩＮ信号として逓倍率制御回路１０７のリファレンス電圧の上限値検出用の第１シュミットトリガ回路２０１、リファレンス電圧の下限値検出用の第２シュミットトリガ回路２０２に入力されている。基準クロックの位相進みを補正すべく、リファレンス電圧が更に上昇して、第２状態から第３状態へ遷移した場合、リファレンス電圧の上限値検出用の第１シュミットトリガ回路２０１の出力ＶＣＨＯＵＴ、リファレンス電圧の下限値検出用の第２シュミットトリガ回路２０２の出力ＶＣＬＯＵＴが、ともに“Ｈ”レベルとなり、分周器切り換え用のＤフリップフロップ２０５の出力であるＬＰＦＯＵＴ信号を“Ｈ”レベルに設定する。
【００３４】
逓倍率制御回路１０７から出力されたＬＰＦＯＵＴ信号は、第２分周器１０６のセレクタ３０１に入力されて、第２分周器１０６の最終段の２分周器３０２を接続状態から、バイパス状態に切り換える。ＬＰＦＯＵＴ信号が“Ｈ”の状態において、第２分周器１０６の分周比は１/９６から１/４８に切り換わる。このとき、第２分周器の出力であるＤＩＶＯＵＴ信号(比較クロック) の周波数が上がり、基準クロックの周波数を越えると、位相比較器１０１の出力はＵＰ信号からＤＯＷＮ信号に切り換わり、リファレンス電圧が低下して電圧制御発振器１０４の周波数を低下させる。電圧制御発振器１０４の周波数が低下し、第３状態から第２状態に遷移した場合においては、第１シュミットトリガ回路２０１の出力信号であるＶＣＨＯＵＴ信号が“Ｌ”レベルとなるが（シュミットトリガ回路２０２の出力信号であるＶＣＬＯＵＴ信号＝“Ｈ”レベルを維持）、状態検出用ＮＯＲゲート２０４の出力は変化せず、ＬＰＦＯＵＴ信号は“Ｈ”レベルを維持しており、第２分周器１０６の分周比は変化しない。従って、電圧制御発振器１０４の発振周波数はさらに低下する。やがて本発明回路は、電圧制御発振器１０４の周波数×１／４８の位相が基準クロックの位相と同等になった場合に、安定動作（ロック状態）を得る。このことにより、より高い周波数の基準クロックに対応することが可能となっている。
【００３５】
図８に、上記動作例（位相進み補正）における各信号の電圧波形を示す。リファレンス電圧が上昇し、ＶＣＨ電圧（ロック可能電圧範囲の上限値）まで達するとＶＣＨＯＵＴ信号が“Ｈ”レベルとなる。同様に“Ｈ”レベルとなっているＶＣＬＯＵＴ信号とから、状態検出用のＡＮＤゲート２０３の出力が“Ｈ”レベルに切り換わり、分周器切り換え用のＤフリップフロップ２０５の出力であるＬＰＦＯＵＴ信号が“Ｈ”となる。ＬＰＦＯＵＴ信号により第２分周器１０６が切り換わることで、リファレンス電圧を低下させている。やがて基準クロックの位相と比較クロックの位相が同相になったとき、安定動作（ロック状態）となり、このときのリファレンス電圧は、ほぼ一定値を示す。
【００３６】
安定動作時には、電圧制御発振器１０４の周波数は所定の内部クロックの１／２に低下しているので、内部クロックとして使用する場合は、第１分周器で補正する必要がある。図４に第１分周器の内部回路を示す。補正部としてセレクタ３０１を持ち、ＬＰＦＯＵＴ信号が“Ｈ”の状態では、２分周器３０２をバイパスすることで、内部クロックを所定値へ補正している。
【００３７】
次に、この状態から、基準クロックが比較クロックよりも位相が遅れてくる場合の、本発明回路の回路動作を説明する。
【００３８】
基準クロックが位相クロックから遅れたことを位相比較器１０１で検出して、チャージポンプ回路１０２にＤＯＷＮ信号を出力する。チャージポンプ回路１０２の出力電圧が下がり、フィルタ回路１０３を通じて、リファレンス電圧が低下することで電圧制御発振器１０４の発振周波数が低下する。リファレンス電圧が第２状態から第１状態へ遷移するとき、リファレンス電圧の上限値検出用の第１シュミットトリガ回路２０１の出力ＶＣＨＯＵＴとリファレンス電圧の下限値検出用の第２シュミットトリガ回路２０２の出力ＶＣＬＯＵＴがともに“Ｌ”レベルであり、状態検出用ＮＯＲゲート２０４の出力が“Ｈ”レベルとなり、状態検出用ＡＮＤゲート２０６の出力が“Ｈ”レベルとなり、分周器切り換え用のＤフリップフロップ２０５の出力をリセットして、ＬＰＦＯＵＴ信号を“Ｌ”レベルとする。このことにより、第２分周器をバイパス状態から接続状態に切り換える。ＬＰＦＯＵＴ信号が“Ｌ”の状態において、第２分周器 １０６の分周比は１/４８から１/９６に切り換わる。このとき、第２分周器の出力ＤＩＶＯＵＴ信号の周波数が下がり、基準クロックの周波数を下回ると、位相比較器１０１の出力はＤＯＷＮ信号からＵＰ信号に切り換わり、電圧制御発振器１０４の周波数を上昇させる。第１状態から第２状態に遷移した場合においては、ＶＣＬＯＵＴ信号＝“Ｈ”レベルとなるが（ＶＣＨＯＵＴ信号＝“Ｌ”レベルを維持）、状態検出用ＮＯＲゲート２０４の出力は変化せず、ＬＰＦＯＵＴ信号は“Ｌ”レベルを維持しており、第２分周器１０６の分周比は変化しない。従って、電圧制御発振器１０４の周波数はさらに上昇する。やがてＰＬＬクロック信号生成回路は、電圧制御発振器１０４の周波数×１／９６の位相が基準クロックの位相と同等になった場合に、安定動作を得る。
【００３９】
図９に、上記動作例（位相遅れ補正）における各信号の電圧波形を示す。リファレンス電圧が低下しＶＣＬ電圧（ロック可能電圧範囲の下限値）以下になると、ＶＣＬＯＵＴ信号が“Ｌ”レベルとなる。“Ｌ”レベルを保持しているＶＣＨＯＵＴ信号と“Ｌ”レベルとなったＶＣＬＯＵＴ信号とにより、ＬＰＦＯＵＴ信号を“Ｌ”レベルとしている。これにより、第２分周器１０６が切り換わることで、リファレンス電圧は再度上昇する。再ロック後には、リファレンス電圧は一定となり、安定動作状態になっている。
【００４０】
尚、上記実施形態において、逓倍率制御回路１０７は、図２に例示した回路構成に限定されるものではない。また、第１分周器１０５、第２分周器１０６も、夫々図４、図３に例示した回路構成に限定されるものではない。各回路１０５〜１０７は、上記実施形態で説明した回路動作を実行可能な他の回路構成を採用しても構わない。
【００４１】
以上、詳細に説明したように、本発明回路は、位相比較器、チャージポンプ回路、フィルタ回路、電圧制御発振器、分周器から構成されるＰＬＬクロック信号生成回路において、フィルタ回路の出力であるリファレンス電圧の状態を検出し、検出状態によって逓倍率を変更する逓倍率制御回路を備え、リファレンス電圧を検出することで、ＰＬＬクロック信号生成回路がロック可能な領域から外れた状態を検出して逓倍率を変更し、ロック可能な状態に調整することを可能としたＰＬＬクロック信号生成回路である。この回路構成を採用することにより、リファレンス電圧を参照することで、ＰＬＬクロック信号生成回路のロック状態を検知可能となるとともに、リファレンス電圧が電圧制御発振器の飽和状態に遷移する前に、逓倍率を変更することが可能となる。この結果、電圧制御発振器の動作領域が狭い場合でも正しいロック状態を維持し得るＰＬＬクロック信号生成回路の提供が可能となる。
【００４２】
更に、逓倍率制御回路を、図２に示すような構成とすることで、比較的容易にリファレンス電圧を検出することができ、逓倍率を変更することが可能となる。以上により、より広いロックレンジを持つＰＬＬクロック生成回路を構成することが可能となる。また、第１シュミットトリガ回路と第２シュミットトリガ回路のヒステリシス幅を、チャージポンプ回路の出力電圧に重畳するリップル電圧値以上に設定することで、チャージポンプ回路の出力電圧に重畳するリップル電圧に影響されない、より安全な設計を行うことが可能となる。
【図面の簡単な説明】
【００４３】
【図１】本発明に係るＰＬＬクロック信号生成回路の一実施形態における回路構成を示す回路ブロック図
【図２】本発明に係るＰＬＬクロック信号生成回路の逓倍率制御回路の一構成例を示す論理回路図
【図３】本発明に係るＰＬＬクロック信号生成回路の第２分周器の一構成例を示す回路ブロック図
【図４】本発明に係るＰＬＬクロック信号生成回路の第１分周器の一構成例を示す回路ブロック図
【図５】従来のＰＬＬクロック信号生成回路の回路構成の一例を示す回路ブロック図
【図６】従来のＰＬＬクロック信号生成回路におけるリファレンス電圧と電圧制御発振器の発振周波数との関係を示す説明図
【図７】本発明に係るＰＬＬクロック信号生成回路の逓倍率制御回路における第１シュミットトリガ回路及び第２シュミットトリガ回路の反転電位の設定状態を説明する入出力特性図
【図８】本発明に係るＰＬＬクロック信号生成回路の動作例を示す信号波形図
【図９】本発明に係るＰＬＬクロック信号生成回路の動作例を示す信号波形図
【図１０】特許文献１に開示された従来のＰＬＬクロック信号生成回路の回路構成を示す回路ブロック図
【符号の説明】
【００４４】
１０１：  位相比較器
１０２：  チャージポンプ回路
１０３：  フィルタ回路
１０４：  電圧制御発振器
１０５：  第１分周器
１０６：  第２分周器
１０７：  逓倍率制御回路        
２０１：  第１シュミットトリガ回路
２０２：  第２シュミットトリガ回路
２０３：  ＡＮＤゲート
２０４：  ＮＯＲゲート
２０５：  Ｄフリップフロップ
２０６：  ＡＮＤゲート
２０７：  ＯＲゲート
３０１：  セレクタ
３０２：  ２分周器
３０３：  ４８分周器
５０１：  第１分周器
５０２：  第２分周器
ＤＩＶＩＮ：  電圧制御発振器の出力クロック
ＤＩＶＯＵＴ：  比較クロック
ＬＰＦＩＮ：  フィルタ回路の出力（リファレンス電圧）
ＬＰＦＯＵＴ：  逓倍率制御回路の出力（逓倍率の変更を制御する制御信号）
ＶＣＨＯＵＴ：  第１シュミットトリガ回路の出力
ＶＣＬＯＵＴ：  第２シュミットトリガ回路の出力
ＶＣＨ：  リファレンス電圧のロック可能な電圧範囲の上限値
ＶＣＬ：  リファレンス電圧のロック可能な電圧範囲の下限値
１１：  位相比較器
１２：  ロウパスフィルタ
１３：  電圧制御発振器
１４：  プログラマブルＮカウンタ
１５：  周波数変換器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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