(57)【要約】  【課題】高集積半導体記憶装置の実現に不可欠な立体キャパシタを実現する強誘電体容量絶縁膜の立体成膜法が可能な容量絶縁膜の製造方法を提供する。  【解決手段】本発明の容量絶縁膜の製造方法は、基板(100)の上に、Ｂｉ4-x+yＡxＴｉ3Ｏ12（但し、ＡはＬａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ及びＶからなる群から選ばれた元素、０≦ｘ≦２、０＜ｙ≦（４−ｘ）×０．１の範囲を示す。）で表わされる強誘電体膜(109)を堆積する方法であって、ＭＯＣＶＤ法を用いて基板(100)を減圧かつ加熱して前記強誘電体膜(109)を成膜する工程と、前記誘電体膜(109)を酸化性ガス雰囲気中で加熱する第１の加熱工程と、上部電極(110)を形成する工程と、前記誘電体膜(109)を酸化性ガス雰囲気中で加熱する第２の加熱工程を含む。【選択図】  図１
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【特許請求の範囲】
【請求項１】
基板の上に、Ｂｉ4-x+yＡxＴｉ3Ｏ12（但し、ＡはＬａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ及びＶからなる群から選ばれた元素、０≦ｘ≦２、０＜ｙ≦（４−ｘ）×０．１の範囲を示す。）で表わされる強誘電体膜を堆積して容量素子を製造する方法であって、
有機金属化学的気相成膜法（ＭＯＣＶＤ法）を用いて基板を減圧かつ加熱して前記強誘電体膜を成膜する工程と、
前記誘電体膜を酸化性ガス雰囲気中で加熱する第１の加熱工程と、
上部電極を形成する工程と、
前記誘電体膜を酸化性ガス雰囲気中で加熱する第２の加熱工程を含むことを特徴とする容量素子の製造方法。
【請求項２】
前記強誘電体を１．３×１０-1Ｐａ以上１．０×１０5Ｐａ以下の圧力範囲で基板上に成膜する請求項１に記載の容量素子の製造方法。
【請求項３】
前記強誘電体を２００℃以上５５０℃以下の温度範囲で基板上に成膜する請求項１に記載の容量素子の製造方法。
【請求項４】
前記強誘電体を成膜する工程において、前記強誘電体の構成金属元素のアルコキシド化合物をＣＶＤ原料として用いる請求項１に記載の容量素子の製造方法。
【請求項５】
前記金属アルコキシド化合物の温度が、２００℃以上かつ前記強誘電体の強誘電体−常誘電体の相転移温度以下にある請求項４に記載の容量素子の製造方法。
【請求項６】
前記第１の加熱工程は、前記第２の加熱工程より低い温度で加熱する請求項１に記載の容量素子の製造方法。
【請求項７】
前記第１の加熱工程を、４００℃以上６５０℃以下の温度範囲で行う請求項５に記載の容量素子の製造方法。
【請求項８】
前記第２の加熱工程を、６５０℃以上７５０℃以下の温度範囲で行う請求項５に記載の容量素子の製造方法。
【請求項９】
前記第１の加熱工程を、１．３×１０2Ｐａ以上１．０×１０5Ｐａ以下の圧力範囲で行う請求項５に記載の容量素子の製造方法。
【請求項１０】
前記第１の加熱工程を、昇温レート１℃／秒以上３０℃／秒以下の範囲で行う請求項５に記載の容量素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量素子の製造方法に関し、特に絶縁性金属酸化物を容量膜とした容量素子の製造方法に関するものである。
【背景技術】
【０００２】
近年デジタル技術の進展に伴い、大容量のデータを処理、保存する傾向が推進される中で電子機器が一段と高度化し、使用される半導体装置もその半導体素子の微細化が急速に進んできている。それに伴ってダイナミックランダムアクセスメモリの高集積化を実現するために、従来の珪素酸化物または窒化物の代わりに高誘電体を容量絶縁膜として用いる技術が広く研究開発されている。さらに従来にない低動作電圧かつ高速書き込み読み出し可能な不揮発性メモリの実用化を目指し、自発分極特性を有する強誘電体膜を用いた半導体記憶装置に関する研究開発が盛んに行われ、キロビットクラスの不揮発メモリが実用化されている。
【０００３】
現在、強誘電体不揮発メモリのさらなる高集積化の実現のため、容量素子の電極面積の小型化と強誘電体容量絶縁膜の薄膜による容量素子の微細化に関する研究開発が特に盛んに行われている（下記特許文献１）。
【特許文献１】特開２００２−２４６５６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
これらの高集積強誘電体不揮発メモリを実現するための最重要課題は、微細な容量素子を特性劣化なく相補型金属酸化膜半導体(CMOS:Complementary Oxide Semiconductor)集積回路に集積化できる手法を開発することである。強誘電体不揮発メモリでは、メモリに保持されたデータを読み出す一つの方法として、強誘電体容量膜に１周期の交流あるいはパルス電圧を印加した時のデータ“１”と“０”での読み出し電荷量の差よりメモリが保持していたデータを識別している。
【０００５】
しかし、この従来方法では、データ読み出しに十分な電荷量を確保するためには、大きな電荷量を必要とする。１ビット当たりの総電荷量は、残留分極値と電極面積との積で表される。そのため、残留分極値は強誘電体材料の物性値であるために大きくすることが大変困難であるので、所定の１ビット当たりの総電荷量を確保するには電極面積を大きくすることが必要であった。
【０００６】
高集積メモリを実現するためには、読み出し電荷量が確保できるだけの大きさを持った電極面積と、小チップ面積を両立させる必要がある。そのためには、電極の垂直部分にも良質な強誘電体容量膜を立体成膜させた立体キャパシタの実現が不可欠である。
【０００７】
本発明は、前記従来の問題を解決するため、高集積半導体記憶装置の実現に不可欠な立体キャパシタを実現する強誘電体容量絶縁膜の立体成膜法が可能な容量素子の製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の容量素子の製造方法は、基板の上に、Ｂｉ4-x+yＡxＴｉ3Ｏ12（但し、ＡはＬａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ及びＶからなる群から選ばれた元素、０≦ｘ≦２、０＜ｙ≦（４−ｘ）×０．１の範囲を示す。）で表わされる強誘電体膜を堆積する方法であって、ＭＯＣＶＤ法を用いて基板を減圧かつ加熱して前記強誘電体膜を成膜する工程と、前記誘電体膜を酸化性ガス雰囲気中で加熱する第１の加熱工程と、上部電極を形成する工程と、前記誘電体膜を酸化性ガス雰囲気中で加熱する第２の加熱工程を含むことを特徴とする。
【発明の効果】
【０００９】
本発明は、Ｂｉ4-x+yＡxＴｉ3Ｏ12の一般式で表わされる強誘電体材料の容量絶縁膜のＭＯＣＶＤ成膜法により、高集積半導体記憶装置の実現に不可欠な立体キャパシタが実現できる。
【発明を実施するための最良の形態】
【００１０】
本発明の容量素子の製造方法において、強誘電体を１．３×１０-1Ｐａ（１ｍＴｏｒｒ）以上１．０×１０5Ｐａ（７６０Ｔｏｒｒ）以下の圧力範囲で基板上に成膜することが好ましい。成膜圧力を４Ｔｏｒｒにするのが特に好ましい。４Ｔｏｒｒにすることで９５％以上の段差被覆性と成膜レートを低減を両立できる。
【００１１】
本発明の容量絶縁膜の製造方法において、強誘電体を２００℃から５５０℃の温度範囲で基板上に成膜することが好ましい。特に成膜温度を３５０℃にするのが好ましい。３５０℃にすることで９５％以上の段差被覆性と成膜レートを低減を両立できる（図２）。
【００１２】
本発明の容量絶縁膜の製造方法において、強誘電体を成膜する工程において、強誘電体の構成金属元素のアルコキシド化合物をＣＶＤ原料として用いることが好ましい。
【００１３】
本発明の容量素子の製造方法において、金属アルコキシド化合物の温度が、２００℃以上かつ強誘電体の強誘電体−常誘電体の相転移温度以下にあることが好ましい。これにより、図３に示すようにカバレッジと成膜レートを両立させることができる。特に２５０℃にすることが好ましい。
【００１４】
本発明の容量素子の製造方法において、第１の加熱工程は、第２の加熱工程より低い温度で加熱することが好ましい。
【００１５】
本発明の容量素子の製造方法において、第１の加熱工程を、４００℃から６５０℃の温度範囲で行うことが好ましい。特に５５０℃で第１の加熱工程を行うのが好ましい。図４に示すように、加熱温度を５５０℃にすることで良好な表面モフォロジーが確保でき、その結果、分極量２０ｕＣ／ｃｍ2以上の優れた特性が実現できる。
【００１６】
本発明の容量素子の製造方法において、第２の加熱工程を、６５０℃から７５０℃の温度範囲で行うことが好ましい。図５に示すように、特に７００℃で第２の加熱工程を行うのが好ましい。加熱温度を７００℃にすることで大きな結晶粒を得ることが出来、分極量２０ｕＣ／ｃｍ2以上の優れた特性が実現できる。
【００１７】
本発明の容量素子の製造方法において、第１の加熱工程を、１．３×１０2Ｐａ（１Ｔｏｒｒ）以上１．０×１０5Ｐａ（７６０Ｔｏｒｒ）以下の圧力範囲で行うことが好ましい。図６に示すように、特に第１の加熱工程を７００Ｔｏｒｒで行うのが好ましい。圧力を７００Ｔｏｒｒにすることで分極量２０ｕＣ／ｃｍ2以上の優れた特性が実現できる。
【００１８】
本発明の容量素子膜の製造方法において、第１の加熱工程を、昇温レート１℃／秒から３０℃／秒の範囲で行うことが好ましい。特に第１の加熱工程を昇温レート１０℃／秒で行うのが好ましい。図７に示すように、昇温レートを１０℃／秒にすることで分極量２０ｕＣ／ｃｍ2以上の優れた特性が実現できる。
【００１９】
このように本発明により、不揮発メモリとして十分な分極特性が発現する強誘電体容量絶縁膜を用いた微小容量素子が実現できる。
【００２０】
以下、本発明の一実施形態に係る強誘電体膜は、強誘電体キャパシタ、ＭＦＳ型トランジスタ、ＭＦＩＳ型トランジスタ又はＭＦＭＩＳ型トランジスタ等の半導体装置に広く用いられるが、本発明の一実施形態に係る強誘電体膜が用いられる半導体装置の一例について、図１を参照しながら説明する。
【００２１】
まず、図１に示すように、半導体基板１００の表面部に素子分離領域１０１を形成した後、半導体基板１００の上にゲート絶縁膜１０２を介してゲート電極１０３を形成する。次に、ゲート電極１０３をマスクとして低濃度の不純物をイオン注入した後、ゲート電極１０３の上面及び側面にゲート保護絶縁膜１０４を形成し、その後、ゲート電極１０３及びゲート保護絶縁膜１０４をマスクとして高濃度の不純物をイオン注入して、電界効果型トランジスタのソース領域又はドレイン領域となるＬＤＤ構造を有する不純物拡散層１０５を形成する。
【００２２】
次に、半導体基板１００の上に全面に亘って第１の保護絶縁膜１０６を堆積し、該第１の保護絶縁膜１０６にドライエッチングによりコンタクトホールを形成する。次に、ＣＶＤ法により第１の保護絶縁膜１０６の上に全面に亘って、タングステン又はポリシリコン膜からなる導電膜を堆積した後、該導電膜における第１の保護絶縁膜１０６の上に存在する部分をエッチバック又はＣＭＰ法により除去することにより、メモリセルを構成する電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの一方と接続するコンタクトプラグ１０７を形成する。
【００２３】
次に、スパッタリング法により、第１の保護絶縁膜１０６の上に全面に亘って、下から順次堆積されたチタン膜、窒化チタン膜、イリジウム、酸化イリジウム膜及び白金膜からなる積層膜を形成した後、該積層膜をドライエッチングによりパターニングすることにより、図１に示すように、コンタクトプラグ１０７と接続された容量素子の下部電極１０８を形成する。
【００２４】
次に、有機金属化学的気相成膜法（ＭＯＣＶＤ法）により、容量素子の下部電極１０８及び第１の保護絶縁膜１０６の上に全面に亘って、ビスマス層状ペロブスカイト構造を有するチタン酸ビスマスランタンからなり１００ｎｍ以下の膜厚を有する強誘電体膜（詳細は後述）を堆積した後、該強誘電体膜をパターニングすることにより、下部電極１０８の上に跨り且つ複数の下部電極１０８の外側に延びる容量絶縁膜１０９を形成する。
【００２５】
次に、容量絶縁膜１０９の上に全面に亘って、下から順次堆積された白金膜及びチタン膜からなる積層膜又は白金膜及び窒化チタン膜からなる積層膜を形成した後、該積層膜をドライエッチングによりパターニングすることにより、図１に示すように、容量素子の上部電極１１０を形成する。
【００２６】
以下に強誘電体容量絶縁膜を強誘電体Ｂｉ3.41Ｌａ0.75Ｔｉ3Ｏ12（ＢＬＴ）の場合の容量絶縁膜１０９のＭＯＣＶＤ法を用いた成膜方法について説明する。まず、Ｐｔ下部電極を形成したウェハを、ＭＯＣＶＤ装置のチャンバー内で３５０℃まで加熱する。この場合、ウェハをチャンバー搬入前に事前加熱しておいても良い。続いて、ビスマスアルコキシド化合物とランタンアルコキシド化合物とチタンアルコキシド化合物を組成比の流量になるようにチャンバーに導入する。今回は、それぞれ０．３４ｓｃｃｍ、０．０７５ｓｃｃｍ、０．３０ｓｃｃｍを２５０℃に加熱してチャンバーに導入した。同時に酸素ガスをチャンバーに導入し、チャンバー内圧力が４Ｔｏｒｒになるように圧力を調整する。膜厚６０ｎｍを得るために約１０分間成膜する。続いて、第１の加熱工程を実施する。加熱は圧力７００Ｔｏｒｒの酸素雰囲気中で行い、加熱条件は、レート１０℃／秒で昇温し５５０℃で１分間保持する。上部電極形成後、第２の加熱工程を実施する。加熱は圧力７００Ｔｏｒｒの酸素雰囲気中で行い、加熱条件は、レート３０℃／秒で昇温し７００℃で１分間保持する。加熱工程を上部電極前後の２回に分け、かつ１回目の加熱工程の温度をＢＬＴが結晶成長せず表面モフォロジーが良好な６５０℃以下で行い、かつ２回目の加熱工程の温度をＢＬＴが結晶成長する６５０℃以上で行うことで、キャパシタ特性の高いＢＬＴ膜を形成することが出来る。例えば、分極量２０μＣ／ｃｍ2、絶縁耐圧５０ＭＶ／ｍのキャパシタ特性が得られた。
【００２７】
なお、強誘電体容量絶縁膜を、Ｂｉ4-x+yＡxＴｉ3Ｏ12の一般式で表わされる強誘電体材料よりなり、前記一般式におけるＡは、Ｌａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ及びＶからなる群から選ばれた元素からなる強誘電体容量絶縁膜を用いても同様な効果が得られる。
【００２８】
上記発明により本発明者らは、高集積半導体記憶装置の実現に不可欠な立体キャパシタを実現するＢｉ4-x+yＡxＴｉ3Ｏ12の一般式で表わされる強誘電体材料の容量絶縁膜のＭＯＣＶＤ成膜法を実現した。
【図面の簡単な説明】
【００２９】
【図１】本発明の一実施例の強誘電体膜を有する半導体装置の断面図である。
【図２】同、成膜圧力とカバレッジの相関図である。
【図３】同、成膜温度とカバレッジ及び成膜レートの相関図である。
【図４】同、第一加熱工程の加熱温度と分極量の相関図である。
【図５】同、第二加熱工程の加熱温度と分極量の相関図である。
【図６】同、第一加熱工程の圧力と分極量の相関図である。
【図７】同、第一加熱工程の昇温レートと分極量の相関図である。
【符号の説明】
【００３０】
１００    半導体基板
１０１    素子分離領域
１０２    ゲート絶縁膜
１０３    ゲート電極
１０４    ゲート保護絶縁膜
１０５    不純物拡散層
１０６    第１の保護絶縁膜
１０７    コンタクトプラグ
１０８    容量素子の下部電極
１０９    容量絶縁膜
１１０    容量素子の上部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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