(57)【要約】【課題】入力電圧の下限が広がると共にＰＳＲＲの悪化が抑制され、且つ低電源電圧での動作にも適した演算増幅回路を提供する。【解決手段】演算増幅回路１０１は増幅部１１とバイアス生成部１２とを含む差動増幅回路１と出力回路１３とで構成される。バイアス生成部１２は、正相入力端子（＋ＩＮ）からの入力信号に応じて電源端子ＶＤＤから供給される電圧と第１の接続点（ＣＰ１）の電圧との中間のバイアス電圧を生成して増幅部１１における逆相入力トランジスタＰ１２のバックゲート及び正相入力トランジスタＰ１３のバックゲートに供給する。【選択図】      図１
2005136473.tif 000002
【特許請求の範囲】
【請求項１】
差動形式に接続されると共に第１及び第２の入力端子にそれぞれのゲートが接続された第１及び第２の電界効果トランジスタと、
前記第１の入力端子にゲートが接続された第３の電界効果トランジスタを有して前記第１及び第２の電界効果トランジスタの共通接続点に応じた電圧を発生し、当該電圧を前記第１及び第２のトランジスタのバックゲートに供給するバイアス生成回路と、
を備えることを特徴とする演算増幅回路。
【請求項２】
前記第１の入力端子に入力信号が供給され、出力信号が前記第２の入力端子に帰還されていることを特徴とする請求項１に記載の演算増幅回路。
【請求項３】
第１の電源端子と、第２の電源端子と、逆相入力端子と、正相入力端子と、第１の出力端子と、第２の出力端子と、
一端が前記第１の電源端子に接続され他端が第１の接続点に接続された第１の定電流源回路と、
ソースが前記第１の接続点に接続されゲートが前記逆相入力端子に接続されドレインが前記第１の出力端子に接続された第１導電型の第１の電界効果トランジスタと、
ソースが前記第１の接続点に接続されゲートが前記正相入力端子に接続されドレインが前記第２の出力端子に接続された第１導電型の第２の電界効果トランジスタと、
前記第１の出力端子と前記第２の電源端子との間に設けられた第１の負荷回路と、
前記第２の出力端子と前記第２の電源端子との間に設けられた第２の負荷回路と、
前記正相入力端子からの入力信号に応じて前記第１の電源端子に供給される電圧と前記第１の接続点の電圧との中間のバイアス電圧を生成してバイアス電圧出力端から出力し前記第１の電界効果トランジスタのバックゲート及び前記第２の電界効果トランジスタのバックゲートに供給するバイアス生成回路と、
を備えることを特徴とする演算増幅回路。
【請求項４】
前記第２の出力端子から信号を入力し増幅して第３の出力端子に出力する出力回路をさらに備え、
前記第３の出力端子と前記逆相入力端子とが接続されていることを特徴とする請求項３に記載の演算増幅回路。
【請求項５】
前記第１の負荷回路は、ドレインが前記第１の出力端子に接続されソースが前記第２の電源に接続された第１導電型とは反対導電型である第２導電型の第３の電界効果トランジスタを有し、
前記第２の負荷回路は、ドレインが前記第２の出力端子に接続されソースが前記第２の電源に接続された第２導電型の第４の電界効果トランジスタを有し、
前記第３の電界効果トランジスタのゲート及び前記第４の電界効果トランジスタのゲートは前記第３の電界効果トランジスタのドレインまたは前記第４の電界効果トランジスタのドレインのいずれかに接続されたことを特徴とする請求項３または４に記載の演算増幅回路。
【請求項６】
前記バイアス生成回路は、
一端が前記第１の電源端子に接続され他端が前記バイアス電圧出力端に接続された第２の定電流源回路と、
ソースが前記バイアス電圧出力端に接続されゲートが前記正相入力端子に接続されドレインが第２の接続点に接続されバックゲートが前記第１の電源端子に接続された第１導電型の第５の電界効果トランジスタと、
ドレインとゲートが前記第２の接続点に接続されソースが前記第２の電源端子に接続された第２導電型の第６の電界効果トランジスタと、
を有することを特徴とする請求項３、４または５に記載の演算増幅回路。
【請求項７】
前記バイアス生成回路は、
一端が前記第１の電源端子に接続され他端が前記バイアス電圧出力端に接続された第２の定電流源回路と、
ソースが前記バイアス電圧出力端に接続されゲートが前記正相入力端子に接続されドレインが第２の接続点に接続されバックゲートが前記バイアス電圧出力端に接続された第１導電型の第５の電界効果トランジスタと、
ドレインとゲートが前記第２の接続点に接続されソースが前記第２の電源端子に接続された第２導電型の第６の電界効果トランジスタと、
を有することを特徴とする請求項３、４または５に記載の演算増幅回路。
【請求項８】
前記第１の定電流源回路が供給する電流値をＩ１とし、
前記第２の定電流源回路が供給する電流値をＩ２とし、
前記第２の電界効果トランジスタのチャネル長、チャネル幅をそれぞれＬ１、Ｗ１とし、
前記第５の電界効果トランジスタのチャネル長、チャネル幅をそれぞれＬ２、Ｗ２としたときに、
Ｉ２／（Ｗ２／Ｌ２）≧Ｉ１／（Ｗ１／Ｌ１）の関係を満たすように設定されたことを特徴とする請求項６または７に記載の演算増幅回路。
【請求項９】
前記第１の定電流源回路が、ソースが前記第１の電源端子に接続されゲートに定電圧が供給されドレインが前記第１の接続点に接続されて飽和領域で動作する第１導電型の電界効果トランジスタを有し、
前記第２の定電流源回路が、ソースが前記第１の電源端子に接続されゲートに定電圧が供給されドレインが前記バイアス電圧出力端に接続されて飽和領域で動作する第１導電型の電界効果トランジスタを有することを特徴とする請求項６または７に記載の演算増幅回路。
【請求項１０】
前記第１の電源端子に高電位側の電源電圧が供給され、
前記第２の電源端子に低電位側の電源電圧が供給され、
前記第１導電型の電界効果トランジスタがＰチャネルのＭＯＳトランジスタであり、
前記第２導電型の電界効果トランジスタがＮチャネルのＭＯＳトランジスタであることを特徴とする請求項５、６、７または９に記載の演算増幅回路。
【請求項１１】
前記第１の電源端子に低電位側の電源電圧が供給され、
前記第２の電源端子に高電位側の電源電圧が供給され、
前記第１導電型の電界効果トランジスタがＮチャネルのＭＯＳトランジスタであり、
前記第２導電型の電界効果トランジスタがＰチャネルのＭＯＳトランジスタであることを特徴とする請求項５、６、７または９に記載の演算増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅回路に関し、特に、ボルテージフォロア・オペアンプに適した差動増幅回路を備える演算増幅回路に関する。
【背景技術】
【０００２】
ボルテージフォロア・オペアンプの増幅段として使用される差動増幅回路が正常に動作するためには、正相入力側のＭＯＳトランジスタと逆相入力側のＭＯＳトランジスタとが飽和領域内で動作する必要がある。正相入力側のＭＯＳトランジスタと逆相入力側のＭＯＳトランジスタとが三極管領域で動作するようになると差動増幅回路の差動利得が低下するため、入力電圧範囲が制限される。図６を用いて理由を説明する。
【０００３】
図６は、特許文献１に記載された第１の従来例の回路図である。ボルテージフォロア・オペアンプは、ＰチャネルＭＯＳトランジスタＰ３１，Ｐ３２，Ｐ３３とＮチャネルＭＯＳトランジスタＮ３１，Ｎ３２とで構成される差動増幅回路３と、ＰチャネルＭＯＳトランジスタＰ３４及びＮチャネルＭＯＳトランジスタＮ３３で構成される出力回路とを備えて構成される。
【０００４】
差動増幅回路３は、ソースが電源端子ＶＤＤに接続され定電流源として動作するトランジスタＰ３１と、ソース及びバックゲートがトランジスタＰ３１のドレインに接続されゲートが逆相入力端子（−ＩＮ）に接続された逆相入力トランジスタＰ３２と、ドレイン及びゲートが逆相入力トランジスタＰ３２のドレインに接続されソースが接地端子に接続された逆相入力側の負荷トランジスタＮ３１と、ソース及びバックゲートがトランジスタＰ３１のドレインに接続されゲートが正相入力端子（＋ＩＮ）に接続された正相入力トランジスタＰ３３と、ドレインが正相入力トランジスタＰ３３のドレインに接続されるとともに差動増幅回路３の出力端子Ｏ２に接続されゲートが負荷トランジスタＮ３１のドレインに接続されソースが接地端子に接続された正相入力側の負荷トランジスタＮ３２とで構成される。通常、逆相入力トランジスタＰ３２と正相入力トランジスタＰ３３とには同一のチャネル長、チャネル幅及び閾値電圧を有するトランジスタが使用され、負荷トランジスタＮ３１と負荷トランジスタＮ３２とには同一のチャネル長、チャネル幅及び閾値電圧を有するトランジスタが使用される。
【０００５】
出力回路はソースが電源端子ＶＤＤに接続され定電流源として動作するトランジスタＰ３４と、ドレインがトランジスタＰ３４のドレインに接続されると共に出力回路の出力端子（オペアンプの出力端子を兼ねる）Ｏ３に接続されゲートが差動増幅回路３の出力端子Ｏ２に接続されソースとバックゲートが接地端子に接続された出力駆動トランジスタＮ３３とで構成される。
【０００６】
さらに、出力回路の出力端子Ｏ３と差動増幅回路３の逆相入力端子（−ＩＮ）とが接続されてボルテージフォロア・オペアンプとして構成されている。なお。図６でＶＢ０はトランジスタＰ３４を定電流源として動作させるためのバイアス電圧であり、ＶＢ１はトランジスタＰ３１を定電流源として動作させるためのバイアス電圧である。
【０００７】
図６のボルテージフォロア・オペアンプでは、正常な動作においては、差動増幅回路３の正相入力端子（＋ＩＮ）に入力された電圧と同一の電圧が出力回路の出力端子（すなわちオペアンプの出力端子）Ｏ３から出力される。差動増幅回路３の逆相入力端子（−ＩＮ）は出力回路の出力端子Ｏ３と直接に接続されているので、逆相入力端子（−ＩＮ）に入力される電圧も正相入力端子（＋ＩＮ）に入力された電圧と同一の電圧となる。このようなボルテージフォロア・オペアンプの動作は、差動増幅回路３が大きな差動利得を有していることを前提として成り立つものであり、そのためには逆相入力トランジスタＰ３２及び正相入力トランジスタＰ３３が飽和領域で動作する必要がある。
【０００８】
エンハンスメント型のＭＯＳトランジスタにおいて、ドレイン・ソース間電圧の絶対値をＶｄｓとし、ゲート・ソース間電圧の絶対値をＶｇｓとし、閾値電圧の絶対値をＶｔとすると、周知の電流・電圧の近似式のもとでは、Ｖｄｓ＞（Ｖｇｓ−Ｖｔ）の領域が飽和領域であり、Ｖｄｓ＜（Ｖｇｓ−Ｖｔ）の領域が三極管領域である。
【０００９】
図２を参照して差動増幅回路３が正常動作する入力電圧の下限について説明する。図２において、正相入力トランジスタＰ３３のゲート電圧及び逆相入力トランジスタＰ３２のゲート電圧（実線ＶＧＰで表す）は正相入力端子（＋ＩＮ）への入力電圧ＶＩＮと同一の電圧である。実線ＶＤＮは入力電圧ＶＩＮに対応する負荷トランジスタＮ３１のドレイン電圧を示すものとする。
【００１０】
正相入力トランジスタＰ３３及び逆相入力トランジスタＰ３２の閾値電圧（Ｐチャネルトランジスタでは閾値電圧は負の値である）の絶対値をＶｔとすると、Ｐ３３及びＰ３２のゲート電圧を示す実線ＶＧＰよりもＶｔだけ高い電圧（すなわち、Ｐ３２、Ｐ３３についてＶｄｓ＝（Ｖｇｓ−Ｖｔ）となる電圧）を示す点線ＶＤＡが、入力電圧ＶＩＮにおいて飽和領域と三極管領域との境界となる正相入力トランジスタＰ３３及び逆相入力トランジスタＰ３２のドレイン電圧を示すことになる。点線ＶＤＡよりも入力電圧ＶＩＮが大きい場合（すなわち図２で点線ＶＤＡよりも下側の領域）では、正相入力トランジスタＰ３３及び逆相入力トランジスタＰ３２は飽和領域で動作する。点線ＶＤＡよりも入力電圧ＶＩＮが小さい場合（すなわち図２で点線ＶＤＡよりも上側の領域）では、正相入力トランジスタＰ３３及び逆相入力トランジスタＰ３２は三極管領域で動作する。
【００１１】
実線ＶＤＮはボルテージフォロア・オペアンプとして実際に動作している場合における逆相入力トランジスタＰ３２のドレイン電圧でもあるため、図２で実線ＶＤＮが点線ＶＤＡよりも下方にある領域では逆相入力トランジスタＰ３２は飽和領域で動作するので、差動増幅回路３は正常に動作する。これに対して実線ＶＤＮが点線ＶＤＡよりも上方にある領域では逆相入力トランジスタＰ３２の動作は三極管領域となるので、差動増幅回路３は正常に動作しない。したがって、図６の第１の従来例における差動増幅回路３が正常に動作する入力電圧の下限は、図２において点Ａで示される。
【００１２】
ボルテージフォロア・オペアンプの動作範囲は広い方が望ましいので、入力電圧の下限を改善した第２の従来例が特許文献１に記載されている。
【００１３】
図７は第２の従来例の差動増幅回路３ａを適用したボルテージフォロア・オペアンプの回路図である。第２の従来例は、逆相入力トランジスタＰ３２のバックゲートと正相入力トランジスタＰ３３のバックゲートとが電源端子ＶＤＤに接続されている点のみが図６の第１の従来例と異なり、その他は第１の従来例と同様に構成される。
【００１４】
第２の従来例では、入力電圧ＶＩＮが小さくなるに伴い逆相入力トランジスタＰ３２ソース電位及び正相入力トランジスタＰ３３のソース電位が低下し、ソース・バックゲート間の電位差が絶対値において大きくなる。この結果、周知のバックゲート効果により逆相入力トランジスタＰ３２及び正相入力トランジスタＰ３３の閾値電圧は共に絶対値において増大する。第２の従来例におけるバックゲート効果による閾値電圧の変化分（Ｐチャネルトランジスタでは負の値である）の絶対値をΔＶｔ１とすると、正相入力トランジスタＰ３３及び逆相入力トランジスタＰ３２の閾値電圧は（Ｖｔ＋ΔＶｔ１）となるので、図２において飽和領域と三極管領域との境界となる正相入力トランジスタＰ３３及び逆相入力トランジスタＰ３２のドレイン電圧は点線ＶＤＢで示すことができる。
【００１５】
飽和領域と三極管領域との境界となる正相入力トランジスタＰ３３及び逆相入力トランジスタＰ３２のドレイン電圧が第１の従来例に対応する点線ＶＤＡから第２の従来例に対応する点線ＶＤＢに移動したことにより、入力電圧ＶＩＮに対応する負荷トランジスタＮ３１のドレイン電圧を示す（すなわち、ボルテージフォロア・オペアンプとして実際に動作している場合の逆相入力トランジスタＰ３２のドレイン電圧を示す）実線ＶＤＮとの交点が点Ｂに移るので、入力電圧の下限が広がることになる。
【００１６】
しかしながら、第２の従来例では、逆相入力トランジスタＰ３２のバックゲートと正相入力トランジスタＰ３３のバックゲートとが電源端子ＶＤＤに接続されているので、電源が変動するとそれぞれのトランジスタのバックゲート電圧が変動し、それぞれのゲート容量を介して逆相入力トランジスタＰ３２のゲート電圧の変動及び正相入力トランジスタＰ３２のゲート電圧の変動を引き起こすためＰＳＲＲ（電源電圧変動除去比）が悪化するという問題点が生じる。
【００１７】
第１の従来例よりも入力電圧の下限が改善され且つ第２の従来例におけるＰＳＲＲの悪化を抑制した第３の従来例が特許文献１に開示されている。図８は第３の従来例の差動増幅回路３ｂを適用したボルテージフォロア・オペアンプの回路図である。第３の従来例は、図６の第１の従来例において、定電流源として動作するトランジスタＰ３１のドレインと逆相入力トランジスタＰ３２のソース及び正相入力トランジスタＰ３３のソースとの間に、ドレインとゲートとがトランジスタＰ３１のドレインに接続されソースが逆相入力トランジスタＰ３２のソース及び正相入力トランジスタＰ３３のソースに接続されバックゲートが接地端子に接続されたＮチャネルのトランジスタＮ４１を設けると共に、逆相入力トランジスタＰ３２のバックゲート及び正相入力トランジスタＰ３３のバックゲートをトランジスタＮ４１のドレインに接続したものであり、他の構成は第１の従来例と同様である。
【００１８】
【特許文献１】特開平１１−０４１０３７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
第３の従来例では、逆相入力トランジスタＰ３２のソースとバックゲート間及び正相入力トランジスタＰ３３のソースとバックゲート間に、トランジスタＮ４１で生じる電圧降下分の逆方向電圧がかかり逆相入力トランジスタＰ３２及び正相入力トランジスタＰ３３の閾値電圧が絶対値において増大するので、第１の従来例よりも入力電圧の下限が広くなる。また、電源端子ＶＤＤから直接に逆相入力トランジスタＰ３２のバックゲート及び正相入力トランジスタＰ３３のバックゲートへ電圧が供給されるものではないので、第２の従来例に比較してＰＳＲＲの悪化を抑制できる。
【００２０】
しかしながら、第１の従来例および第２の従来例では電源と接地との間に直列に設けられるトランジスタの最大数が３個（２個のＰチャネルトランジスタと１個のＮチャネルトランジスタ）であるのに対して、第３の従来例では、電源と接地との間に直列に設けられるトランジスタの最大数が４個（２個のＰチャネルトランジスタと２個のＮチャネルトランジスタ）となるので、従来例１及び従来例２よりも動作電源電圧の下限が高くなり、低電源電圧で使用することができない。
【００２１】
本発明の目的は、入力電圧の下限（電源極性が逆の場合には入力電圧の上限）が広がると共にＰＳＲＲの悪化が抑制され、且つ低電源電圧での動作にも適した差動増幅回路を備えた演算増幅回路を提供することである。
【課題を解決するための手段】
【００２２】
本発明の第１の発明の演算増幅回路（オペアンプ）は、差動形式に接続されると共に第１及び第２の入力端子にそれぞれのゲートが接続された第１及び第２の電界効果トランジスタと、前記第１の入力端子にゲートが接続された第３の電界効果トランジスタを有して前記第１及び第２の電界効果トランジスタの共通接続点に応じた電圧を発生し、当該電圧を前記第１及び第２のトランジスタのバックゲートに供給するバイアス生成回路と、を備えて構成される。ここで、前記第１の入力端子に入力信号が供給され、出力信号が前記第２の入力端子に帰還されるように構成してもよい。
【００２３】
本発明の第２の発明の演算増幅回路（オペアンプ）は、第１の電源端子と、第２の電源端子と、逆相入力端子と、正相入力端子と、第１の出力端子と、第２の出力端子と、一端が前記第１の電源端子に接続され他端が第１の接続点に接続された第１の定電流源回路と、ソースが前記第１の接続点に接続されゲートが前記逆相入力端子に接続されドレインが前記第１の出力端子に接続された第１導電型の第１の電界効果トランジスタと、ソースが前記第１の接続点に接続されゲートが前記正相入力端子に接続されドレインが前記第２の出力端子に接続された第１導電型の第２の電界効果トランジスタと、前記第１の出力端子と前記第２の電源端子との間に設けられた第１の負荷回路と、前記第２の出力端子と前記第２の電源端子との間に設けられた第２の負荷回路と、前記正相入力端子からの入力信号に応じて前記第１の電源端子に供給される電圧と前記第１の接続点の電圧との中間のバイアス電圧を生成してバイアス電圧出力端から出力し前記第１の電界効果トランジスタのバックゲート及び前記第２の電界効果トランジスタのバックゲートに供給するバイアス生成回路と、を備えて構成される。前記第２の出力端子から信号を入力し増幅して第３の出力端子に出力する出力回路をさらに備え、前記第３の出力端子と前記逆相入力端子とが接続されるように構成してもよい。
【００２４】
前記バイアス生成回路は、一端が前記第１の電源端子に接続され他端が前記バイアス電圧出力端に接続された第２の定電流源回路と、ソースが前記バイアス電圧出力端に接続されゲートが前記正相入力端子に接続されドレインが第２の接続点に接続されバックゲートが前記第１の電源端子に接続された第１導電型の第５の電界効果トランジスタと、ドレインとゲートが前記第２の接続点に接続されソースが前記第２の電源端子に接続された第２導電型の第６の電界効果トランジスタと、を有して構成しても良いが、第５の電界効果トランジスタのバックゲートを前記第１の電源端子に接続する代わりにバイアス電圧出力端に接続して構成しても良い。
【発明の効果】
【００２５】
本発明によれば、バイアス生成部で生成したバイアス電圧を逆相入力トランジスタのバックゲート及び正相入力トランジスタのバックゲートに供給して逆相入力トランジスタの閾値電圧及び正相入力トランジスタの閾値電圧を絶対値において増大させることにより第１の従来例よりも入力電圧の下限（電源極性が逆の場合には入力電圧の上限）を広げることができる。また、本発明は、第２の従来例のように逆相入力トランジスタのバックゲート及び正相入力トランジスタのバックゲートが電源端子へ直接に接続されているわけでなく、バイアス生成部からバックゲート電圧が供給されるので、第２の従来例と比較してＰＳＲＲの悪化を抑制することができる。さらに、本発明の増幅部は、第１の従来例及び第２の従来例と同様に、電源端子と接地端子との間に３個の電界効果トランジスタを直列に設けることにより構成されるので、電源端子と接地端子との間に４個の電界効果トランジスタを直列に設ける第３の従来例よりも低電源電圧での動作に適している。
【発明を実施するための最良の形態】
【００２６】
本発明の演算増幅回路は、差動形式に接続されると共に第１の入力端子（図１では＋ＩＮ）及び第２の入力端子（図１では−ＩＮ）にそれぞれのゲートが接続された第１の電界効果トランジスタ（図１ではＰ１３）及び第２の電界効果トランジスタ（図１ではＰ１２と、第１の入力端子（＋ＩＮ）にゲートが接続された第３の電界効果トランジスタ（図１ではＰ１５）を有して第１の電界効果トランジスタ（Ｐ１３）及び第２の電界効果トランジスタ（Ｐ１２）の共通接続点（図１ではＣＰ１）に応じた電圧を発生し、当該電圧を第１の電界効果トランジスタ（Ｐ１３）及び第２のトランジスタ（Ｐ１２）のバックゲートに供給するバイアス生成回路（図１ではバイアス生成部１２）と、を備えて構成される。
【００２７】
または、本発明の演算増幅回路において、増幅回路（図１では増幅部１１）とバイアス生成回路（図１ではバイアス生成部１２）とを以下のようにして構成してもよい。増幅回路（増幅部１１）は、第１の電源端子（図１では電源端子ＶＤＤ）と、第２の電源端子（図１では接地端子）と、逆相入力端子（図１では（−ＩＮ））と、正相入力端子（図１では（＋ＩＮ））と、第１の出力端子（図１ではＯ１）と、第２の出力端子（図１ではＯ２）と、一端が第１の電源端子（ＶＤＤ）に接続され他端が第１の接続点（図１では接続点ＣＰ１）に接続された第１の定電流源回路（図１ではＰ１１）と、ソースが第１の接続点（ＣＰ１）に接続されゲートが逆相入力端子（−ＩＮ）に接続されドレインが前記第１の出力端子（Ｏ１）に接続された第１導電型の第１の電界効果トランジスタ（図１では逆相入力トランジスタＰ１２）と、ソースが第１の接続点（ＣＰ１）に接続されゲートが正相入力端子（＋ＩＮ）に接続されドレインが第２の出力端子（Ｏ２）に接続された第１導電型の第２の電界効果トランジスタ（図１では正相入力トランジスタＰ１３）と、第１の出力端子（Ｏ１）と第２の電源端子（接地端子）との間に設けられた第１の負荷回路（図１では負荷トランジスタＮ１１）と、第２の出力端子（Ｏ２）と第２の電源端子（接地端子）との間に設けられた第２の負荷回路（図１では負荷トランジスタＮ１２）と、を備えている。
【００２８】
バイアス生成回路（バイアス生成部１２）は、第１の電源端子（ＶＤＤ）から供給される電圧と第１の接続点（ＣＰ１）の電圧との中間のバイアス電圧を生成してバイアス電圧出力端（図１ではバイアス電圧出力端ＢＯ）から出力し第１の電界効果トランジスタ（Ｐ１２）のバックゲート及び第２の電界効果トランジスタ（Ｐ１３）のバックゲートに供給する。
【００２９】
図１に例示するように、バイアス生成回路（バイアス生成部１２）は、一端が第１の電源端子（ＶＤＤ）に接続され他端がバイアス電圧出力端（ＢＯ）に接続された第２の定電流源回路（図１ではＰ１４）と、ソースがバイアス電圧出力端（ＢＯ）に接続されゲートが正相入力端子（＋ＶＩＮ）に接続されドレインが第２の接続点（図１では接続点ＣＰ２）に接続されバックゲートが第１の電源端子（ＶＤＤ）に接続された第１導電型の第５の電界効果トランジスタ（図１ではバイアス生成入力トランジスタＰ１５）と、ドレインとゲートが第２の接続点（ＣＰ２）に接続されソースが第２の電源端子（接地端子）に接続された第２導電型の第６の電界効果トランジスタ（図１では負荷トランジスタＮ１３）と、を備えて構成してもよい。
【００３０】
または、図３に例示するように、バイアス生成回路（図３ではバイアス生成部１２ａ）は、第１導電型の第５の電界効果トランジスタ（Ｐ１５）のバックゲートをバイアス電圧出力端（ＢＯ）に接続して構成してもよい。
【実施例１】
【００３１】
図１は、本発明の第１の実施例である差動増幅回路１を適用した演算増幅回路（以下オペアンプと称する）１０１の回路図である。
【００３２】
オペアンプ１０１は、ＰチャネルＭＯＳトランジスタＰ１１，Ｐ１２，Ｐ１３とＮチャネルＭＯＳトランジスタＮ１１，Ｎ１２とで構成される増幅部１１と、ＰチャネルＭＯＳトランジスタＰ１４，Ｐ１５とＮチャネルＭＯＳトランジスタＮ１３とで構成されるバイアス生成部１２とを備える差動増幅回路１と、ＰチャネルＭＯＳトランジスタＰ１６及びＮチャネルＭＯＳトランジスタＮ１４で構成される出力回路１３とを備えて構成される。
【００３３】
差動増幅回路１の増幅部１１は、ソースが電源端子ＶＤＤに接続されドレインが接続点ＣＰ１に接続されゲートに定電圧ＶＢ１が供給されて飽和領域で動作することにより定電流源として動作するトランジスタＰ１１と、ソースが接続点ＣＰ１に接続されゲートが逆相入力端子（−ＩＮ）に接続されドレインが差動増幅回路１の第１の出力端子Ｏ１に接続された逆相入力トランジスタＰ１２と、ドレイン及びゲートが第１の出力端子Ｏ１に接続されソースが接地端子に接続された逆相入力側の負荷トランジスタＮ１１と、ソースが接続点ＣＰ１に接続されゲートが正相入力端子（＋ＩＮ）に接続されドレインが差動増幅回路１の第２の出力端子Ｏ２に接続された正相入力トランジスタＰ１３と、ドレインが第２の出力端子Ｏ２に接続されゲートが負荷トランジスタＮ１１のドレインに接続されソースが接地端子に接続された正相入力側の負荷トランジスタＮ１２とを備えて構成される。
【００３４】
通常、逆相入力トランジスタＰ１２と正相入力トランジスタＰ１３とには同一のチャネル長、チャネル幅及び閾値電圧を有するトランジスタが使用され、負荷トランジスタＮ１１と負荷トランジスタＮ１２とには同一のチャネル長、チャネル幅及び閾値電圧を有するトランジスタが使用される。
【００３５】
バイアス生成部１２は、ソースが電源端子ＶＤＤに接続されドレインがバイアス生成部１２のバイアス電圧出力端ＢＯに接続されゲートに定電圧ＶＢ２が供給されて飽和領域で動作することにより定電流源として動作するトランジスタＰ１４と、ソースがバイアス電圧出力端ＢＯに接続されゲートが正相入力端子（＋ＶＩ）に接続されドレインが第２の接続点ＣＰ２に接続されバックゲートが電源端子ＶＤＤに接続されたバイアス生成用の入力トランジスタＰ１５と、ドレインとゲートが第２の接続点ＣＰ２に接続されソースが接地端子に接続された負荷トランジスタＮ１３とを備えて構成される。バイアス生成部１２のバイアス電圧出力端ＢＯは、増幅部１１の逆相入力トランジスタＰ１２のバックゲート及び正相入力トランジスタＰ１３のバックゲートに接続されている。
【００３６】
出力回路１３はソースが電源端子ＶＤＤに接続されゲートに定電圧ＶＢ０が供給されて定電流源として動作するトランジスタＰ１６と、ドレインがトランジスタＰ１６のドレインに接続されると共に出力回路１３の出力端子（オペアンプの出力端子を兼ねる）Ｏ３に接続されゲートが差動増幅回路１の出力端子Ｏ２に接続されソースが接地端子に接続された出力駆動トランジスタＮ１４とで構成され、トランジスタＮ１４のゲートに入力する信号を反転増幅してオペアンプ１０１の出力端子Ｏ３に出力する。
【００３７】
さらに、図１においてオペアンプ１０１は、出力回路１３の出力端子Ｏ３と差動増幅回路１の逆相入力端子（−ＩＮ）とが接続されてボルテージフォロア・オペアンプとして構成されている。
【００３８】
増幅部の定電流源を構成するトランジスタＰ１１が供給する電流値をＩ１とし、バイアス生成部の定電流源を構成するトランジスタＰ１４が供給する電流値をＩ２とし、増幅部の正相入力トランジスタＰ１３のチャネル長、チャネル幅をそれぞれＬ１、Ｗ１とし、バイアス生成部のバイアス生成用入力トランジスタＰ１５のチャネル長、チャネル幅をそれぞれＬ２、Ｗ２としたときに、Ｉ２／（Ｗ２／Ｌ２）≧Ｉ１／（Ｗ１／Ｌ１）の関係を満たすように設定することにより、バイアス生成部１２のバイアス電圧出力端ＢＯの電位は増幅部１１の第１の接続点ＣＰ１の電位よりも高い電圧になることが保証される。すなわち、逆相入力トランジスタＰ１２のバックゲートの電位及び正相入力トランジスタＰ１３のバックゲートの電位は、逆相入力トランジスタＰ１２のソースの電位及び正相入力トランジスタＰ１３のソースの電位よりも電源端子ＶＤＤから供給される電源電圧に近い電位になり、逆相入力トランジスタＰ１２の閾値電圧及び正相入力トランジスタＰ１３の閾値電圧を絶対値において増大させることができる。
【００３９】
図１のオペアンプ１０１のボルテージフォロア・オペアンプとしての動作は図６の第１の従来例と同様であるので、説明を省略するが、入力電圧の下限が広がることを説明する図２によれば、本発明の第１の実施例におけるバックゲート効果による閾値電圧の変化分の絶対値をΔＶｔ２とすると、正相入力トランジスタＰ１３及び逆相入力トランジスタＰ１２の閾値電圧は絶対値で（Ｖｔ＋ΔＶｔ２）となる。従って、本実施例の差動増幅回路１では、図２において飽和領域と三極管領域との境界となる正相入力トランジスタＰ１３及び逆相入力トランジスタＰ１２のドレイン電圧は点線ＶＤＣで示すようになり、入力電圧ＶＩＮに対応する負荷トランジスタＮ１１のドレイン電圧を示す（すなわち、ボルテージフォロア・オペアンプとして実際に動作している場合の逆相入力トランジスタＰ１２のドレイン電圧を示す）実線ＶＤＮとの交点が点Ｃに移るので、第１の従来例（下限は点Ａで示される）に比較して入力電圧の下限を広げることができる。
【００４０】
トランジスタＰ１１が供給する電流値をＩ１、トランジスタＰ１４が供給する電流値をＩ２、正相入力トランジスタＰ１３のチャネル長をＬ１、チャネル幅をＷ１、バイアス生成用入力トランジスタＰ１５のチャネル長をＬ２、チャネル幅をＷ２としたときに、Ｉ２／（Ｗ２／Ｌ２）をＩ１／（Ｗ１／Ｌ１）よりもずっと大きく設定することにより、バイアス電圧出力端ＢＯから逆相入力トランジスタＰ１２のバックゲート及び正相入力トランジスタＰ１３のバックゲートに供給する電圧を電源端子ＶＤＤの電圧に近づけることができる。したがって、実用的にはトランジスタＰ１５のチャネル幅Ｗ２を設計ルールで許容される最小の寸法に設定することが好ましい。
【００４１】
また、本実施例では、第２の従来例のように逆相入力トランジスタのバックゲート及び正相入力トランジスタのバックゲートが電源端子ＶＤＤに直接接続されているわけでなく、バイアス生成部１２からバックゲート電圧が供給される構成になっており、電源端子ＶＤＤに電圧変動が生じた場合に正相入力側トランジスタＰ１３のゲート電圧に影響を与える主要な経路がバイアス電圧生成用入力トランジスタＰ１５のゲート容量を介する経路だけになるので、正相入力側トランジスタＰ１３のゲート電圧の変動を低減することができ、第２の従来例と比較してＰＳＲＲの悪化を抑制することができる。ＰＳＲＲの悪化をさらに低減するために、バイアス生成用入力トランジスタＰ１５のチャネル長Ｌ２およびチャネル幅Ｗ２を設計ルールで許容可能な最小の寸法に設定することが好ましい。バイアス電圧生成用入力トランジスタＰ１５のゲート容量が小さくなることにより、電源変動が正相入力側トランジスタＰ１３のゲート電圧に与える影響をさらに低減することができる。
【００４２】
さらに、本実施例の増幅部１１は、第１の従来例及び第２の従来例と同様に、電源端子ＶＤＤと接地端子との間に定電流源として働くトランジスタＰ１１と入力トランジスタＰ１２（またはＰ１３）と、負荷トランジスタＮ１１（またはＮ１２）との３個のトランジスタが直列に設けられて構成されるので、電源端子と接地端子との間に４個の電界効果トランジスタが直列に設けられて構成される第３の従来例よりも低い電源電圧で動作することができる。
【００４３】
なお、図１においては負荷トランジスタＮ１１のゲートとドレインとが第１の出力端子Ｏ１に接続され、負荷トランジスタＮ１２のゲートが負荷トランジスタＮ１１のドレインに接続されているが、これに換えて負荷トランジスタＮ１２のゲートとドレインとが第２の出力端子Ｏ２に接続され、負荷トランジスタＮ１１のゲートが負荷トランジスタＮ１２のドレインに接続されるように構成してもよい。
【００４４】
さらに、図１においてはＶＢ０、ＶＢ１、ＶＢ２が何れも異なる電圧として示されているが、例えばＶＢ１とＶＢ２とを同一電圧に設定してもよく、またはＶＢ０、ＶＢ１、ＶＢ２のすべてを同一電圧に設定して構成してもよい。
【実施例２】
【００４５】
図３は、差動増幅回路１に換えて差動増幅回路１ａを用いた本発明の第２の実施例のオペアンプ１０２を適用して構成したボルテージフォロア・オペアンプの回路図である。第２の実施例は、図１の第１の実施例と比較して、差動増幅回路１ａのバイアス生成部１２ａにおいてバイアス電圧生成用のトランジスタＰ１５のバックゲートがバイアス電圧出力端ＢＯに接続されている点が異なるのみであり、他の構成は第１の実施例と同一である。本実施例の動作、効果については第１の実施例と同様であるので、説明を省略する。
【実施例３】
【００４６】
図４は、差動増幅回路２および出力回路２３を用いた本発明の第３の実施例のオペアンプ１０３を適用して構成したボルテージフォロア・オペアンプの回路図である。第３の実施例は、第１の実施例の電源の極性を逆転するとともに回路を構成するＭＯＳトランジスタの導電性を逆にしたものである。したがって、本実施例では入力電圧の上限が広がることになる。
【００４７】
図４において、オペアンプ１０３は、ＮチャネルＭＯＳトランジスタＮ２１，Ｎ２２，Ｎ２３とＰチャネルＭＯＳトランジスタＰ２１，Ｐ２２とで構成される増幅部２１と、ＮチャネルＭＯＳトランジスタＮ２４，Ｎ２５とＰチャネルＭＯＳトランジスタＰ２３とで構成されるバイアス生成部２２とを備える差動増幅回路２と、ＰチャネルＭＯＳトランジスタＰ１６及びＮチャネルＭＯＳトランジスタＮ１４で構成される出力回路２３とを備えて構成される。
【００４８】
差動増幅回路２の増幅部２１は、ソースが接地端子に接続されドレインが接続点ＣＰ１に接続されゲートに定電圧ＶＢ１が供給されて飽和領域で動作することにより定電流源として動作するトランジスタＮ２１と、ソースが接続点ＣＰ１に接続されゲートが逆相入力端子（−ＩＮ）に接続されドレインが差動増幅回路２の第１の出力端子Ｏ１に接続された逆相入力トランジスタＮ２２と、ドレイン及びゲートが第１の出力端子Ｏ１に接続されソースが電源端子ＶＤＤに接続された逆相入力側の負荷トランジスタＰ２１と、ソースが接続点ＣＰ１に接続されゲートが正相入力端子（＋ＩＮ）に接続されドレインが差動増幅回路２の第２の出力端子Ｏ２に接続された正相入力トランジスタＮ２３と、ドレインが第２の出力端子Ｏ２に接続されゲートが負荷トランジスタＰ２１のドレインに接続されソースが電源端子ＶＤＤに接続された正相入力側の負荷トランジスタＰ２２とを備えて構成される。
【００４９】
バイアス生成部２２は、ソースが接地端子に接続されドレインがバイアス生成部２２のバイアス電圧出力端ＢＯに接続されゲートに定電圧ＶＢ２が供給されて飽和領域で動作することにより定電流源として動作するトランジスタＮ２４と、ソースがバイアス電圧出力端ＢＯに接続されゲートが正相入力端子（＋ＶＩ）に接続されドレインが第２の接続点ＣＰ２に接続されバックゲートが接地端子に接続されたバイアス生成用の入力トランジスタＮ２５と、ドレインとゲートが第２の接続点ＣＰ２に接続されソースが電源端子ＶＤＤに接続された負荷トランジスタＰ２３とを備えて構成される。バイアス生成部２２のバイアス電圧出力端ＢＯは、増幅部２１の逆相入力トランジスタＮ２２のバックゲート及び正相入力トランジスタＮ２３のバックゲートに接続されている。
【００５０】
出力回路２３はソースが接地端子に接続されゲートに定電圧ＶＢ０が供給されて定電流源として動作するトランジスタＮ２６と、ドレインがトランジスタＮ２６のドレインに接続されると共に出力回路２３の出力端子（オペアンプの出力端子を兼ねる）Ｏ３に接続されゲートが差動増幅回路２の出力端子Ｏ２に接続されソースが電源端子ＶＤＤに接続された出力駆動トランジスタＰ２４とで構成され、トランジスタＰ２４のゲートに入力する信号を反転増幅してオペアンプ１０３の出力端子Ｏ３に出力する。
【００５１】
さらに、図４においてオペアンプ１０１は、出力回路２３の出力端子Ｏ３と差動増幅回路２の逆相入力端子（−ＩＮ）とが接続されてボルテージフォロア・オペアンプとして構成されている。
【００５２】
本実施例では第１の実施例に対して電源の極性、各ＭＯＳトランジスタの導電性が逆になっているので、第１の実施例では入力電圧の下限を広げることができたのに対して本実施例では入力電圧の上限を広げることができることになる。その他の効果、すなわちＰＳＲＲ（本実施例の場合には接地端子に供給される電圧の変動に対する除去比となる）の悪化の抑制と低電源電圧に適していることは第１の実施例と同様である。
【００５３】
なお、図４においては負荷トランジスタＰ２１のゲートとドレインとが第１の出力端子Ｏ１に接続され、負荷トランジスタＰ２２のゲートが負荷トランジスタＰ２１のドレインに接続されているが、これに換えて負荷トランジスタＰ２２のゲートとドレインとが第２の出力端子Ｏ２に接続され、負荷トランジスタＰ２１のゲートが負荷トランジスタＰ２２のドレインに接続されるように構成してもよい。
【００５４】
さらに、図４においてはＶＢ０、ＶＢ１、ＶＢ２が何れも異なる電圧として示されているが、例えばＶＢ１とＶＢ２とを同一電圧に設定してもよく、またはＶＢ０、ＶＢ１、ＶＢ２のすべてを同一電圧に設定して構成してもよい。
【実施例４】
【００５５】
図５は、差動増幅回路２に換えて差動増幅回路２ａを用いた本発明の第４の実施例のオペアンプ１０４を適用して構成したボルテージフォロア・オペアンプの回路図である。第４の実施例は、図４の第３の実施例と比較して、差動増幅回路２ａのバイアス生成部２２ａにおいてバイアス電圧生成用のトランジスタＮ２５のバックゲートがバイアス電圧出力端ＢＯに接続されている点が異なるのみであり、他の構成は第３の実施例と同一である。本実施例の効果については第３の実施例と同様であるので、説明を省略する。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１の実施例を適用したボルテージフォロア・オペアンプの回路図である。
【図２】第１の実施例において入力電圧の下限が広がることを説明する図である。
【図３】本発明の第２の実施例を適用したボルテージフォロア・オペアンプの回路図である。
【図４】本発明の第３の実施例を適用したボルテージフォロア・オペアンプの回路図である。
【図５】本発明の第４の実施例を適用したボルテージフォロア・オペアンプの回路図である。
【図６】第１の従来例を適用したボルテージフォロア・オペアンプの回路図である。
【図７】第２の従来例を適用したボルテージフォロア・オペアンプの回路図である。
【図８】第３の従来例を適用したボルテージフォロア・オペアンプの回路図である。
【符号の説明】
【００５７】
１，１ａ，２，２ａ    差動増幅回路
１１，２１    増幅部
１２，１２ａ，２２，２２ａ    バイアス生成部
１３，２３    出力回路
１０１，１０２，１０３，１０４    オペアンプ（演算増幅回路）
【図１】
2005136473.tif 000003
【図２】
2005136473.tif 000004
【図３】
2005136473.tif 000005
【図４】
2005136473.tif 000006
【図５】
2005136473.tif 000007
【図６】
2005136473.tif 000008
【図７】
2005136473.tif 000009
【図８】
2005136473.tif 000010