(57)【要約】【課題】トランジスタ特性を改善して、画質を向上させる。【解決手段】  複数の層が積層された基板において、ソース及びドレインの少なくとも一方を構成する不純物拡散領域９０と、導電材料９６が形成される導電層と、前記不純物拡散領域９０と前記導電層との間の絶縁層９３に形成されて前記導電材料９６と前記不純物拡散領域９０とを電気的に接続するためのコンタクトホール９４と、前記コンタクトホール９４底部近傍の前記不純物拡散領域９０に、前記コンタクトホール９４の開孔を利用したアニール処理によって形成され、前記不純物拡散領域９０の他の部分よりも大きなグレインサイズを有する結晶成長進行領域９５とを具備したことを特徴とする。【選択図】      図１
2005136066.tif 000002
【特許請求の範囲】
【請求項１】
複数の層が積層された基板において、
ソース及びドレインの少なくとも一方を構成する不純物拡散領域と、
導電材料が形成される導電層と、
前記不純物拡散領域と前記導電層との間の絶縁層に形成されて前記導電材料と前記不純物拡散領域とを電気的に接続するためのコンタクトホールとを具備し、
前記不純物拡散領域において、前記コンタクトホール底部近傍領域のグレインサイズが、前記不純物拡散領域の前記コンタクトホール底部近傍領域の他の部分のグレインサイズよりも大きいことを特徴とする半導体装置用基板。
【請求項２】
前記不純物拡散領域の前記コンタクトホール底部近傍領域は、前記コンタクトホールの開孔を利用したイオン注入処理によって、前記不純物拡散領域の他の領域よりも不純物濃度が高いことを特徴とする請求項１に記載の半導体装置用基板。
【請求項３】
前記コンタクトホール底部の前記不純物拡散領域との境界部分に形成され、イオン注入によって前記不純物拡散領域と同等の不純物濃度を有し、アニール処理によってグレインサイズが前記コンタクトホールに堆積される導電材料のグレインサイズよりも大きいシリコン材料を更に具備したことを特徴とする請求項１又は２のいずれか一方に記載の半導体装置用基板。
【請求項４】
ソース及びドレインの少なくとも一方を構成する不純物拡散領域を形成する工程と、
前記不純物拡散領域と導電層との間の絶縁層にコンタクトホールを形成する工程と、
前記コンタクトホール底部近傍の前記不純物拡散領域に、前記コンタクトホールの開孔を利用してアニール処理を施す工程とを具備したことを特徴とする半導体装置用基板の製造方法。
【請求項５】
前記アニール処理を施す工程の前に、前記コンタクトホールの開孔を利用して不純物をイオン注入処理する工程を更に具備したことを特徴とする請求項４に記載の半導体装置用基板の製造方法。
【請求項６】
ソース及びドレインの少なくとも一方を構成する不純物拡散領域を形成する工程と、
前記不純物拡散領域と導電層との間の絶縁層にコンタクトホールを形成する工程と、
前記コンタクトホール底部の前記不純物拡散領域との境界部分に、不純物がドープされていないシリコン材料を形成する工程と、
前記コンタクトホールの開孔を利用して、前記シリコン材料及び前記コンタクトホール底部近傍の前記不純物拡散領域に不純物をイオン注入する工程と、
前記コンタクトホールの開孔を利用して、前記シリコン材料及び前記コンタクトホール底部近傍の前記不純物拡散領域にアニール処理を施す工程とを具備したことを特徴とする半導体装置用基板の製造方法。
【請求項７】
前記不純物拡散領域は、１５０ｎｍ以下の厚みに形成されることを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置用基板。
【請求項８】
請求項１乃至３又は７のいずれか１つに記載の半導体装置用基板又は請求項４乃至６のいずれか１つに記載の半導体装置用基板の製造方法によって製造された半導体装置用基板を用いて構成したことを特徴とする電気光学装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶装置用基板等の層が積層される半導体装置用基板及びその製造方法並びに電気光学装置に関する。
【背景技術】
【０００２】
一般に電気光学装置、例えば、電気光学物質に液晶を用いて所定の表示を行う液晶装置は、一対の基板間に液晶が挟持された構成となっている。このうち、ＴＦＴ駆動、ＴＦＤ駆動等によるアクティブマトリクス駆動方式の液晶装置等の電気光学装置においては、縦横に夫々配列された多数の走査線（ゲート線）及びデータ線（ソース線）の各交点に対応して、画素電極及びスイッチング素子を基板（アクティブマトリクス基板）上に設けて構成される。
【０００３】
スイッチング素子を構成するＴＦＴ素子は、ゲート線に供給されるオン信号によってオンとなり、ソース線を介して供給される画像信号をソース・ドレイン路を介して画素電極（透明電極（ＩＴＯ））に書込む。これにより、画素電極と対向電極相互間の液晶層に画像信号に基づく電圧を印加して、液晶分子の配列を変化させる。こうして、画素の透過率を変化させ、画素電極及び液晶層を通過する光を画像信号に応じて変化させて画像表示を行う。
【０００４】
このようなスイッチング素子を有する素子基板は、ガラス又は石英基板上に、所定のパターンを有する半導体薄膜、絶縁性薄膜（層間絶縁膜）又は導電性薄膜を積層することによって構成される。即ち、各種膜の成膜工程とフォトリソグラフィ工程の繰返しによって、ＴＦＴ基板等は形成されている。上下の成膜層同士は、層間絶縁膜に開孔されたコンタクトホールによって電気的に接続される。例えば、ＴＦＴ素子を構成する半導体層と上層の導電材料とは、層間絶縁膜に開孔されたコンタクトホールを介して電気的に接続される。なお、半導体層の上方の成膜層としては、例えば、画素電極の電荷保持時間を長くするための付加容量を形成する容量電極層等が考えられる。
【０００５】
ＴＦＴ素子を構成する半導体層とその上下の層の導電材料とを電気的に接続するためにコンタクトホールに注入する材料としては、例えばリンを含有したドープドポリシリコンが採用されることがある。ドープドポリシリコンは、温度に対する安定度が高く、且つ十分な導電性を有する。
【０００６】
なお、ＴＦＴ素子等のトランジスタとしては、閾値電圧の上昇及びドレイン電流の低下を伴うホットキリャア効果を抑制することを目的として、ソース領域とチャンネル間及びドレイン領域とチャネル間に、低濃度の不純物拡散領域（ＬＤＤ領域（Lightly Doped Drain regions））を形成するＬＤＤ構造を採用している。ＬＤＤ領域の電圧降下によって、ドレイン端の空乏層中の電界を緩和するのである。
【０００７】
このようなＬＤＤ構造のＴＦＴ素子を採用した液晶装置としては、特許文献１の装置が開示されている。
【特許文献１】特開平６−２５０２１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述したように、液晶装置のＴＦＴ素子等のトランジスタを構成する半導体層は、コンタクトホールを介して上層の配線層に接続される。コンタクトホールは、半導体層と上層の配線層との間に形成される層間絶縁膜をエッチングすることによって開孔される。
【０００９】
ところが、このコンタクトエッチングによって、下層の半導体層も削られてしまい、半導体層の膜厚がコンタクトホール部分において薄くなってしまうという問題があった。近年、素子の微細化に伴ってコンタクトホールの径も小さくなっており、コンタクトホールの径に比べてコンタクトエッチングによって削り取られる半導体層の厚さが大きい。
【００１０】
コンタクトホール部分における半導体層の膜厚が薄くなると、シート抵抗及びコンタクト抵抗が増大する。コンタクト抵抗の増加によってトランジスタのオン電流は低下し、トランジスタ特性が劣化してしまい、画質の劣化を招来する。
【００１１】
本発明はかかる問題点に鑑みてなされたものであって、半導体層のコンタクト抵抗の低抵抗化を図ることで、トランジスタ特性を向上させ画質を向上させることができる半導体装置用基板及びその製造方法並びに電気光学装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る半導体装置用基板は、複数の層が積層された基板において、ソース及びドレインの少なくとも一方を構成する不純物拡散領域と、導電材料が形成される導電層と、前記不純物拡散領域と前記導電層との間の絶縁層に形成されて前記導電材料と前記不純物拡散領域とを電気的に接続するためのコンタクトホールとを具備し、前記不純物拡散領域において、前記コンタクトホール底部近傍領域のグレインサイズが、前記不純物拡散領域の前記コンタクトホール底部近傍領域の他の部分のグレインサイズよりも大きいことを特徴とする。
【００１３】
このような構成によれば、基板上には複数の膜が積層されている。不純物拡散領域と導電層との間の絶縁層にはコンタクトホールが形成されている。コンタクトホール底部近傍の不純物拡散領域には、コンタクトホールの開孔を利用したアニール処理が施されている。このアニール処理によって、コンタクトホール底部近傍の不純物拡散領域の結晶成長が促進されてグレインサイズが大きくなり、シート抵抗及びコンタクト抵抗が低減され、トランジスタのオン電流を増加してトランジスタ特性が向上する。これにより、オン電流不足等を解消して表示品位を向上させることができる。また、コンタクトホール底部近傍の不純物拡散領域のグレインサイズが大きくなり、しかもコンタクトエッチングによるダメージをアニール処理により修復するので、コンタクトホールに不純物をドープしたドープドポリシリコンを注入した場合でも、ドープドポリシリコンから不純物が不純物拡散領域に拡散することを抑制することができる。
【００１４】
また、前記不純物拡散領域の前記コンタクトホール底部近傍領域は、前記コンタクトホールの開孔を利用したイオン注入処理によって、前記不純物拡散領域の他の領域よりも不純物濃度が高いことを特徴とする。
【００１５】
このような構成によれば、コンタクトホール底部近傍の不純物拡散領域の不純物濃度を高くすることができ、シート抵抗及びコンタクト抵抗の一層の低減を図ることができる。
【００１６】
また、前記コンタクトホール底部の前記不純物拡散領域との境界部分に形成され、イオン注入によって前記不純物拡散領域と同等の不純物濃度を有し、アニール処理によってグレインサイズが前記コンタクトホールに堆積される導電材料のグレインサイズよりも大きいシリコン材料を更に具備したことを特徴とする。
【００１７】
このような構成によれば、コンタクトホール底部の不純物拡散領域との境界部分には、イオン注入によって不純物拡散領域と同等の不純物濃度を有し、アニール処理によってグレインサイズがコンタクトホールに堆積される導電材料のグレインサイズよりも大きくなったシリコン材料が形成されている。シリコン材料は不純物拡散領域と一体化し、コンタクトホール底部近傍の不純物拡散領域の膜厚が厚くなったことと等価となり、シート抵抗及びコンタクト抵抗を一層低減させる。また、コンタクトホール底部のシリコン材料によって、コンタクトホールに不純物をドープしたドープドポリシリコンを注入した場合でも、ドープドポリシリコンから不純物が不純物拡散領域に拡散することを抑制することができる。
【００１８】
本発明に係る半導体装置用基板の製造方法は、ソース及びドレインの少なくとも一方を構成する不純物拡散領域を形成する工程と、前記不純物拡散領域と導電層との間の絶縁層にコンタクトホールを形成する工程と、前記コンタクトホール底部近傍の前記不純物拡散領域に、前記コンタクトホールの開孔を利用してアニール処理を施す工程とを具備したことを特徴とする。
【００１９】
このような構成によれば、コンタクトホール底部近傍の不純物拡散領域に対するアニール処理は、コンタクトホールの開孔を利用して行われる。従って、不純物拡散領域に対して直接アニール処理が実施されることになり、不純物拡散領域上の異種膜を介してアニール処理する場合に比して、結晶成長を一層促進させることができ、不純物拡散領域のシート抵抗及びコンタクト抵抗の低抵抗化によって、トランジスタ特性を向上させることができる。これにより、オン電流不足等を解消して表示品位を向上させることができる。また、コンタクトホール底部近傍の不純物拡散領域のグレインサイズが大きくなり、コンタクトエッチングにより、ダメージのある例えば薄膜ポリシリコン層等の不純物拡散領域を修復することができるので、コンタクトホールに不純物をドープしたドープドポリシリコンを注入した場合でも、ドープドポリシリコンから不純物が不純物拡散領域に拡散することを抑制することができる。
【００２０】
また、前記アニール処理を施す工程の前に、前記コンタクトホールの開孔を利用して不純物をイオン注入処理する工程を更に具備したことを特徴とする。
【００２１】
このような構成によれば、コンタクトホール底部近傍の不純物拡散領域の不純物濃度を高くすることができ、シート抵抗及びコンタクト抵抗の一層の低減を図ることができる。
【００２２】
また、本発明に係る半導体装置用基板の製造方法は、ソース及びドレインの少なくとも一方を構成する不純物拡散領域を形成する工程と、前記不純物拡散領域と導電層との間の絶縁層にコンタクトホールを形成する工程と、前記コンタクトホール底部の前記不純物拡散領域との境界部分に、不純物がドープされていないシリコン材料を形成する工程と、前記コンタクトホールの開孔を利用して、前記シリコン材料及び前記コンタクトホール底部近傍の前記不純物拡散領域に不純物をイオン注入する工程と、前記コンタクトホールの開孔を利用して、前記シリコン材料及び前記コンタクトホール底部近傍の前記不純物拡散領域にアニール処理を施す工程とを具備したことを特徴とする。
【００２３】
このような構成によれば、不純物拡散領域が形成された後、不純物拡散領域と導電層との間の絶縁層が形成され、更に、この絶縁層にコンタクトホールが形成される。次に、コンタクトホール底部の不純物拡散領域との境界部分に不純物がドープされていないシリコン材料が形成され、次いで、イオン注入が行われる。これにより、シリコン材料と不純物拡散領域とは一体化する。イオン注入時のダメージは、シリコン材料部分に集中し、不純物拡散領域のダメージは比較的小さい。次に、コンタクトホールの開孔を利用して、シリコン材料及びコンタクトホール底部近傍の不純物拡散領域にアニール処理を施すことで、シリコン材料及びコンタクトホール底部近傍の不純物拡散領域に熱履歴を与えると共に、その結晶成長を促進する。こうして、等価的に厚くなった不純物拡散領域は、シート抵抗及びコンタクト抵抗が充分に低減され、トランジスタ特性が著しく向上する。また、シリコン材料によって、コンタクトホールに不純物をドープしたドープドポリシリコンを注入した場合でも、ドープドポリシリコンから不純物が不純物拡散領域に拡散することを抑制することができる。
【００２４】
また、前記不純物拡散領域は、１５０ｎｍ以下の厚みに形成されることを特徴とする。
【００２５】
このような構成によれば、不純物拡散領域が１５０ｎｍと比較的薄く、エッチングによるダメージの影響が大きいが、グレインサイズが大きくなっていることから、ダメージによる悪影響を抑制することができる。
【００２６】
本発明に係る電気光学装置は、上記半導体装置用基板又は上記半導体装置用基板の製造方法によって製造した半導体装置用基板を用いて構成したことを特徴とする。
【００２７】
このような構成によれば、半導体装置用基板に構成されたトランジスタはトランジスタ特性に優れているので、高品位の画像表示を行うことができる。
【発明を実施するための最良の形態】
【００２８】
以下、図面を参照して本発明の実施の形態について詳細に説明する。図１は本発明の第１の実施の形態に係る半導体装置用基板のコンタクトホール近傍の断面を模式的に示す説明図である。図２は本実施の形態の半導体装置用基板を電気光学装置用基板である液晶装置用基板に適用した場合において、この液晶装置用基板を用いて構成した電気光学装置である液晶装置をその上に形成された各構成要素と共に対向基板側から見た平面図である。図３は素子基板と対向基板とを貼り合わせて液晶を封入する組立工程終了後の液晶装置を、図２のＨ−Ｈ'線の位置で切断して示す断面図である。図４は図２及び図３の液晶装置の画素領域を構成する複数の画素における各種素子、配線等の等価回路図である。図５は第１の実施の形態に係る半導体装置用基板の製造方法を示すフローチャートである。なお、上記各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００２９】
先ず、図２乃至図４を参照して本実施の形態の半導体装置用基板の製造方法を構成した液晶装置の全体構成について説明する。  
液晶装置は、図２及び図３に示すように、例えば、石英基板、ガラス基板、シリコン基板からなるＴＦＴ基板１０と、これに対向配置される、例えばガラス基板や石英基板からなる対向基板２０との間に液晶５０を封入して構成される。対向配置されたＴＦＴ基板１０と対向基板２０とは、シール材５２によって貼り合わされている。
【００３０】
ＴＦＴ基板１０上には画素を構成する画素電極（ＩＴＯ）９ａ等がマトリクス状に配置される。また、対向基板２０上には全面に対向電極（ＩＴＯ）２１が設けられる。ＴＦＴ基板１０の画素電極９ａ上には、ラビング処理が施された配向膜１６が設けられている。一方、対向基板２０上の全面に渡って形成された対向電極２１上にも、ラビング処理が施された配向膜２２が設けられている。各配向膜１６，２２は、例えば、ポリイミド膜等の透明な有機膜からなる。
【００３１】
図４は画素を構成するＴＦＴ基板１０上の素子の等価回路を示している。図４に示すように、画素領域においては、複数本の走査線１１と複数本のデータ線６ａとが交差するように配線され、走査線１１とデータ線６ａとで区画された領域に画素電極９ａがマトリクス状に配置される。そして、走査線１１とデータ線６ａの各交差部分に対応してＴＦＴ３０が設けられ、このＴＦＴ３０に画素電極９ａが接続される。
【００３２】
ＴＦＴ３０は走査線１１のＯＮ信号によってオンとなり、これにより、データ線６ａに供給された画像信号が画素電極９ａに供給される。この画素電極９ａと対向基板２０に設けられた対向電極２１との間の電圧が液晶５０に印加される。また、画素電極９ａと並列に蓄積容量７０が設けられており、蓄積容量７０によって、画素電極９ａの電圧はソース電圧が印加された時間よりも例えば３桁も長い時間の保持が可能となる。蓄積容量７０によって、電圧保持特性が改善され、コントラスト比の高い画像表示が可能となる。
【００３３】
図１はＴＦＴ３０及びコンタクトホール近傍部分を示すものである。  
ＴＦＴ基板１０には、各種の構成が層状に形成されている。例えば、ＴＦＴ３０は、図１に示すように、下層に形成された半導体層９０、半導体層９０上に形成された絶縁膜９１及び絶縁膜９１上に形成されたゲート電極９２によって構成される。半導体層９０はポリシリコン膜によって形成されており、例えばＬＤＤ（Lightly Doped Drain）構造を有する。即ち、半導体層９０は、ゲート電極９２の直下においてチャネル領域を有し、このチャネル領域の両側に隣接して低濃度の不純物を含む低濃度ソース領域及び低濃度ドレイン領域を有する。そして、半導体層９０の両端側に夫々高濃度の不純物を含む高濃度ソース領域及び高濃度ドレイン領域を有する。
【００３４】
半導体層９０は絶縁膜９１によって覆われており、絶縁膜９１及びゲート電極９２上には、層間絶縁膜９３が形成される。層間絶縁膜９３によって上層の配線層とＴＦＴ３０を構成する各層とが電気的に分離される。層間絶縁膜９３上の配線層と半導体層９０とは層間絶縁膜９３に開孔されたコンタクトホール９４を介して電気的に接続される。なお、図１のコンタクトホール９４は、高濃度ドレイン領域上に形成された例を示している。コンタクトホール９４内には上層の配線層と接続されたコンタクト材料９６が注入されている。
【００３５】
図５は図１のコンタクトホール部分の形成工程を示している。
【００３６】
図５のステップＳ1 において、図示しない下地絶縁膜上に、半導体層９０を形成する。次のステップＳ2 において、半導体層９０上に絶縁膜９１を形成し、絶縁膜９１上にゲート電極９２を形成する（ステップＳ3 ）。そして、絶縁膜９１及びゲート電極９２上に、層間絶縁膜９３を形成する。次にステップＳ5 において、層間絶縁膜９３にコンタクトホール９４を開孔する。
【００３７】
コンタクトホール９４は層間絶縁膜９３及び絶縁膜９１に対するエッチングによって開孔される。この場合には、コンタクトエッチングによって、コンタクトホール部分の半導体層９０の上面まで削り取られてしまう。
【００３８】
本実施の形態においては、次のステップＳ6 において、コンタクトホール９４を利用して、半導体層９０であるポリシリコン膜に直接アニール処理を施すようになっている。半導体層９０に対する直接的なアニール処理によって、半導体層９０のうちのコンタクトホール形成領域近傍部分（以下、結晶成長進行領域という）９５において、結晶成長が促進され、グレイン（粒界）が成長する。
【００３９】
なお、従来、絶縁膜９１を介してアニール処理が実施されていたことから、半導体層９０上の絶縁膜９１の影響によって結晶成長が抑制され、結晶化されにくい状態であった。これに対し、本実施の形態においては、コンタクトホール９４の開孔を利用して、半導体層９０であるポリシリコン膜に直接アニール処理を実施しているので、結晶成長を十分に促進させることができ、結晶化が容易となる。
【００４０】
このように、アニール処理によって、コンタクトエッチングによって膜厚が減少した半導体層９０の非結晶質ポリシリコンの粒界を、結晶成長進行領域９５において大きく、かつコンタクトエッチングによるダメージ層の修復をすることができる。これにより、半導体層９０のシート抵抗を低減させ、コンタクト抵抗の低抵抗化を図ることができ、トランジスタのオン電流を高くすると共に、トランジスタの遅延時間を短縮してトランジスタ特性を向上させることができる。これにより、トランジスタのオン電流不足等による表示上の不具合を解消することができる。
【００４１】
なお、ステップＳ6 においては、ファーネス（縦炉、横炉）、ＲＴＰ（Rapid Thermal Process）及びレーザーアニールのいずれの処理を採用することも可能である。アニール条件としては、半導体層９０のポリシリコンが酸化しにくいガス雰囲気（例えば、Ｎ２、Ａｒ、Ｋｒ、Ｘｅ、Ｈｅ、Ｈ２等）において、ポリシリコン成膜温度又は多結晶化を可能にするアニール温度（上層に酸化膜、窒化膜を有していない状態での温度）以上の温度を採用する。
【００４２】
ステップＳ7 では、配線層と電気的に接続される導電性のコンタクト材料９６をコンタクトホール９４に成膜する。例えば、コンタクト材料９６としては、リンを含有したドープドポリシリコン（以下、Ｄ−Ｐｏｌｙともいう）が採用される。
【００４３】
このように、本実施の形態においては、コンタクトホールの開孔を利用して、半導体層の表面に直接アニール処理を施すようになっており、半導体層の結晶成長を促進させてグレインサイズを大きくし、シート抵抗及びコンタクト抵抗の低抵抗化を図り、トランジスタ特性を向上させることができる。
【００４４】
また、コンタクトホール部分において、半導体層９０の結晶化が促進されてグレインサイズが大きくなっていることから、Ｄ−Ｐｏｌｙによって構成されるコンタクト材料９６から不純物が拡散することを抑制することができ、コンタクト材料９６からの不純物拡散によるオフリークの発生を防止することができ、ソース・ドレイン間リーク不良を解消して歩留まりを向上させることも可能である。
【００４５】
図６は本実施の第２の形態に係る半導体装置用基板の製造方法を示すフローチャートである。図６において図５と同一の手順には同一符号を付して説明を省略する。
【００４６】
本実施の形態は、ステップＳ5 のアニール処理前に、ステップＳ8 においてインプラント処理を追加実施する点が異なるのみである。  
本実施の形態においては、ステップＳ8 のインプラント処理は、コンタクトホール９４（図１参照）の開孔を利用して行う。このインプラント処理によって、半導体層９０のコンタクトホール形成領域近傍部分において、不純物の濃度を高くすることができる。次のステップＳ5 において、半導体層９０に直接アニール処理を実施することで、結晶成長進行領域９５の結晶成長を促進させることができる。
【００４７】
従って、本実施の形態によれば、トランジスタの特性を一層向上させることができる。他の作用効果は、第１の実施の形態と同様である。
【００４８】
図７は本発明の第３の実施の形態に係る半導体装置用基板の断面構造を詳細に示す断面図である。図７は液晶装置用基板に適用したものであり、一つの画素に着目した模式的断面を示している。
【００４９】
図７の液晶装置の全体構成は、図２乃至図４と同様であり、図７において図２乃至図４と同一の構成要素には同一符号を付してある。本実施の形態は、コンタクトエッチングによって薄く、且つダメージが付加された半導体層に、アニール処理を実施することによって、膜厚を厚く且つダメージを修復して、トランジスタ特性の一層の向上を図るものである。
【００５０】
先ず、図７を参照して本実施の形態に係る半導体装置用基板の構成について説明する。  
画素電極９ａは、ＴＦＴ基板１０上に、マトリクス状に複数設けられており、画素電極９ａの縦横の境界に各々沿ってデータ線６ａ及び走査線１１が設けられている。データ線６ａは、後述するように、アルミニウム膜等を含む積層構造からなり、走査線１１は、例えば導電性のポリシリコン膜等によって構成される。また、走査線１１は、半導体層１ａのうちチャネル領域１ａ’に対向するゲート電極３ａに電気的に接続されている。すなわち、走査線１１とデータ線６ａとの交差する箇所にはそれぞれ、走査線１１に接続されたゲート電極３ａとチャネル領域１ａ’とが対向配置されて画素スイッチング用のＴＦＴ３０が構成されている。
【００５１】
ＴＦＴ基板１０上には、ＴＦＴ３０や画素電極９ａの他、これらを含む各種の構成が積層構造をなして備えられている。この積層構造は、図７に示すように、下から順に、走査線１１を含む第１層、ゲート電極３ａを含むＴＦＴ３０等を含む第２層、蓄積容量７０を含む第３層、データ線６ａ等を含む第４層、シールド層４００等を含む第５層、画素電極９ａ及び配向膜１６等を含む第６層からなる。また、第１層及び第２層間には層間絶縁膜である下地絶縁膜１２が、第２層及び第３層間には第１層間絶縁膜４１が、第３層及び第４層間には第２層間絶縁膜４２が、第４層及び第５層間には第３層間絶縁膜４３が、第５層及び第６層間には第４層間絶縁膜４４が、それぞれ設けられており、前述の各要素間が短絡することを防止している。また、これら各種の絶縁膜１２、４１、４２、４３及び４４には、例えば、ＴＦＴ３０の半導体層１ａ中の高濃度ソース領域１ｄとデータ線６ａとを電気的に接続するコンタクトホール等もまた設けられている。以下では、これらの各要素について、下から順に説明を行う。
【００５２】
第１層には、例えば、Ｔｉ（チタン）、Ｃｒ（クロム）、Ｗ（タングステン）、Ｔａ（タンタル）、Ｍｏ（モリブデン）等の高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの、或いは導電性ポリシリコン等からなる走査線１１が設けられている。この走査線１１は、平面的には、ストライプ状にパターニングされていると共に、データ線６ａに沿って延びる突出部を有している。なお、隣接する走査線１１から延びる突出部は相互に接続されることはなく、したがって、該走査線１１は１本１本分断されている。
【００５３】
これにより、走査線１１は、同一行に存在するＴＦＴ３０のＯＮ・ＯＦＦを一斉に制御する機能を有することになる。また、走査線１１は、画素電極９ａが形成されない領域を略埋めるように形成されていることから、ＴＦＴ３０に下側から入射しようとする光を遮る機能をも有している。これにより、ＴＦＴ３０の半導体層１ａにおける光リーク電流の発生を抑制し、フリッカ等のない高品質な画像表示が可能となる。
【００５４】
第２層には、ゲート電極３ａを含むＴＦＴ３０が設けられている。ＴＦＴ３０は、図７に示すように、ＬＤＤ構造を有しており、その構成要素としては、上述したゲート電極３ａ、例えばポリシリコン膜からなりゲート電極３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ’、ゲート電極３ａと半導体層１ａとを絶縁するゲート絶縁膜を含む絶縁膜２、半導体層１ａにおける低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ並びに高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを備えている。
【００５５】
そして、この第２層には、上述のゲート電極３ａと同一膜として中継電極７１９が形成されている。この中継電極７１９は、平面的に見て、各画素電極９ａの一辺の略中央に位置するように、島状に形成されている。中継電極７１９とゲート電極３ａとは同一膜として形成されているから、後者が例えば導電性ポリシリコン膜等からなる場合においては、前者もまた、導電性ポリシリコン膜等からなる。
【００５６】
なお、上述のＴＦＴ３０は、好ましくは図７に示したようにＬＤＤ構造をもつが、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃに不純物の打ち込みを行わないオフセット構造をもってよいし、ゲート電極３ａをマスクとして高濃度で不純物を打ち込み、自己整合的に高濃度ソース領域及び高濃度ドレイン領域を形成するセルフアライン型のＴＦＴであってもよい。また、本実施形態では、画素スイッチング用ＴＦＴ３０のゲート電極を、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅ間に１個のみ配置したシングルゲート構造としたが、これらの間に２個以上のゲート電極を配置してもよい。このようにデュアルゲート、あるいはトリプルゲート以上でＴＦＴを構成すれば、チャネルとソース及びドレイン領域との接合部のリーク電流を防止でき、オフ時の電流を低減することができる。さらに、ＴＦＴ３０を構成する半導体層１ａは非単結晶層でも単結晶層でも構わない。単結晶層の形成には、貼り合わせ法等の公知の方法を用いることができる。半導体層１ａを単結晶層とすることで、特に周辺回路の高性能化を図ることができる。
【００５７】
以上説明した走査線１１の上、かつ、ＴＦＴ３０の下には、例えばシリコン酸化膜等を含む下地絶縁膜１２が設けられている。下地絶縁膜１２は、走査線１１とＴＦＴ３０とを絶縁する機能のほか、ＴＦＴ基板１０の全面に形成されることにより、ＴＦＴ基板１０の表面研磨時における荒れや、洗浄後に残る汚れ等による画素スイッチング用のＴＦＴ３０の特性変化を防止する機能を有する。
【００５８】
下地絶縁膜１２には、平面的にみて半導体層１ａの両脇に、後述するデータ線６ａに沿って延びる半導体層１ａのチャネル長と同じ幅の溝（コンタクトホール）１２ｃｖが掘られており、この溝１２ｃｖに対応して、その上方に積層されるゲート電極３ａは下側に凹状に形成された部分を含んでいる。また、この溝１２ｃｖ全体を埋めるようにして、ゲート電極３ａが形成されていることにより、該ゲート電極３ａには、これと一体的に形成された側壁部３ｂが延設されるようになっている。これにより、ＴＦＴ３０の半導体層１ａは、平面的にみて側方から覆われるようになっており、少なくともこの部分からの光の入射が抑制されるようになっている。
【００５９】
また、この側壁部３ｂは、溝１２ｃｖを埋めるように、且つ、その下端が走査線１１と接するように形成されている。従って、同一行の走査線１１とゲート電極３ａとは、同電位となる。なお、走査線１１に平行するようにして、ゲート電極３ａを含む別の走査線を形成するような構造を採用してもよい。この場合においては、該走査線１１と該別の走査線とは、冗長的な配線構造をとることになる。これにより、例えば、該走査線１１の一部に何らかの欠陥があって、正常な通電が不可能となったような場合においても、当該走査線１１と同一の行に存在する別の走査線が健全である限り、それを介してＴＦＴ３０の動作制御を依然正常に行うことができることになる。
【００６０】
第３層には、蓄積容量７０が設けられている。蓄積容量７０は、ＴＦＴ３０の高濃度ドレイン領域１ｅ及び画素電極９ａに接続された画素電位側容量電極としての下部電極７１と、固定電位側容量電極としての容量電極３００とが、誘電体膜７５を介して対向配置されることにより形成されている。この蓄積容量７０によれば、画素電極９ａにおける電位保持特性を顕著に高めることが可能となる。また、蓄積容量７０は、画素電極９ａの形成領域にほぼ対応する光透過領域には至らないように形成されているため（換言すれば、遮光領域内に収まるように形成されているため）、電気光学装置全体の画素開口率は比較的大きく維持され、これにより、より明るい画像を表示することが可能である。
【００６１】
より詳細には、下部電極７１は、例えば導電性のポリシリコン膜からなり画素電位側容量電極として機能する。ただし、下部電極７１は、金属又は合金を含む単一層膜又は多層膜から構成してもよい。また、この下部電極７１は、画素電位側容量電極としての機能のほか、画素電極９ａとＴＦＴ３０の高濃度ドレイン領域１ｅとを中継接続する機能をもつ。この中継接続は、後述するように、前記中継電極７１９を介して行われている。
【００６２】
容量電極３００は、蓄積容量７０の固定電位側容量電極として機能する。容量電極３００を固定電位とするためには、固定電位とされた後述するシールド層４００と電気的接続が図られることによりなされている。
【００６３】
そして、この容量電極３００は、ＴＦＴ基板１０上において、各画素に対応するように島状に形成されており、下部電極７１は、当該容量電極３００とほぼ同一形状を有するように形成されている。これにより、蓄積容量７０は、平面的に無駄な広がりを有さず、即ち画素開口率を低落させることなく、且つ、当該状況下で最大限の容量値を実現し得ることになる。すなわち、蓄積容量７０は、より小面積で、より大きな容量値をもつ。
【００６４】
誘電体膜７５は、図７に示すように、例えば膜厚５〜２００ｎｍ程度の比較的薄いＨＴＯ膜、ＬＴＯ（Low Temperature Oxide）膜等の酸化シリコン膜、あるいは窒化シリコン膜等から構成される。蓄積容量７０を増大させる観点からは、膜の信頼性が十分に得られる限りにおいて、誘電体膜７５は薄いほどよい。そして、この誘電体膜７５は、図７に示すように、下層に酸化シリコン膜７５ａ、上層に窒化シリコン膜７５ｂからなる２層構造を有する。比較的誘電率の大きい窒化シリコン膜７５ｂが存在することにより、蓄積容量７０の容量値を増大させることが可能となると共に、酸化シリコン膜７５ａが存在することにより、蓄積容量７０の耐圧性を低下せしめることがない。このように、誘電体膜７５を２層構造とすることにより、相反する２つの作用効果を享受することが可能となる。
【００６５】
また、窒化シリコン膜７５ｂが存在することにより、ＴＦＴ３０に対する水の浸入を未然に防止することが可能となっている。これにより、ＴＦＴ３０におけるスレッショルド電圧の上昇という事態を招来することがなく、比較的長期の装置運用が可能となる。なお、本実施の形態では、誘電体膜７５は、２層構造を有するものとなっているが、例えば酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜等というような３層構造や、あるいはそれ以上の積層構造を有するように構成してもよい。
【００６６】
以上説明したＴＦＴ３０ないしゲート電極３ａ及び中継電極７１９の上、かつ、蓄積容量７０の下には、第１層間絶縁膜４１が形成されている。この第１層間絶縁膜４１には、ＴＦＴ３０の高濃度ソース領域１ｄと後述するデータ線６ａとを電気的に接続するコンタクトホール８１が、後述する第２層間絶縁膜４２を貫通しつつ開孔されている。また、第１層間絶縁膜４１には、ＴＦＴ３０の高濃度ドレイン領域１ｅと蓄積容量７０を構成する下部電極７１とを電気的に接続するコンタクトホール８３が開孔されている。
【００６７】
さらに、この第１層間絶縁膜４１には、蓄積容量７０を構成する画素電位側容量電極としての下部電極７１と中継電極７１９とを電気的に接続するためのコンタクトホール８８１が開孔されている。更に加えて、第１層間絶縁膜４１には、中継電極７１９と後述する第２中継電極６ａ２とを電気的に接続するコンタクトホール８８２が、後述する第２層間絶縁膜４２を貫通しつつ開孔されている。
【００６８】
図７に示すように、コンタクトホール８８２は、蓄積容量７０以外の領域に形成されており、下部電極７１を一旦下層の中継電極７１９に迂回させてコンタクトホール８８２を介して上層に引き出していることから、下部電極７１を上層の画素電極９ａに接続する場合でも、下部電極７１を誘電体膜７５及び容量電極３００よりも広く形成する必要がない。従って、下部電極７１、誘電体膜７５及び容量電極３００を１エッチング工程で同時にパターニングすることができる。これにより、下部電極７１、誘電体膜７５及び容量電極３００の各エッチングレートの制御が容易となり、膜厚等の設計の自由度を増大させることが可能である。
【００６９】
また、誘電体膜７５は下部電極７１及び容量電極３００と同一形状に形成され広がりを有していないことから、ＴＦＴ３０の半導体層１ａに対する水素化処理を行うような場合において、該処理に用いる水素を、蓄積容量７０周辺の開口部を通じて半導体層１ａにまで容易に到達させることが可能となるという作用効果を得ることも可能となる。
【００７０】
なお、第１層間絶縁膜４１に対しては、約１０００°Ｃの焼成を行うことにより、半導体層１ａやゲート電極３ａを構成するポリシリコン膜に注入したイオンの活性化を図ってもよい。
【００７１】
第１層間絶縁膜４１に形成するコンタクトホール８３，８８１については、下部電極７１を構成する導電材料が堆積される。本実施の形態においては、下部電極７１を構成する導電材料としては、例えばリンを含有したＤ−Ｐｏｌｙが採用される。この場合において、本実施の形態では、ドレイン領域１ｅに接続されるコンタクトホール８８部分については、底部に半導体層１ａと同様の材料を形成することで、半導体層１ａの膜厚が等価的に他の部分よりも厚くなるようにしている。
【００７２】
即ち、コンタクトホール８８内の底部の半導体層１ａの表面には、不純物が拡散されていないポリシリコン（以下、Ｎ−Ｐｏｌｙという）が堆積され、このＮ−Ｐｏｌｙに所定の加速エネルギー、所定のドーズ量の設定で、例えば燐（Ｐ）イオンがイオン打ち込みされて、ポリシリコン膜９８が形成されている。ポリシリコン膜９８は、不純物濃度が半導体層１ａの不純物濃度と同様であり、半導体層１ａと一体化する。これにより、コンタクトホール８８の底部において、半導体層１ａが他の部分よりも厚膜に形成されたことと等価となる。即ち、コンタクトエッチングによる半導体層１ａの削れに拘わらず、コンタクトホール８８部分において充分な膜厚の半導体層１ａが得られる。
【００７３】
更に、本実施の形態においては、コンタクトホール８８の開孔を利用することで、半導体層１ａに一体化されたポリシリコン膜９８に直接アニール処理を施すようになっている。これにより、ポリシリコン膜９８及びポリシリコン膜９８下方の半導体層１ａの結晶化が促進され、グレインサイズを大きくすることができる。これにより、本実施の形態においては、半導体層１ａのシート抵抗及びコンタクト抵抗を低減させて、第２の実施の形態よりも更に一層トランジスタのオン電流の増加及び遅延時間の短縮を可能にすることができる。
【００７４】
また、コンタクトホール８８の底部のポリシリコン膜９８及び半導体層１ａのグレインサイズが大きくなっていることから、コンタクトホール８８に注入される導電材料であるＤ−Ｐｏｌｙからリンイオンが流出して半導体層１ａに拡散することを抑制することができる。これにより、トランジスタ特性を一層向上させることが可能である。
【００７５】
図７において、第４層には、データ線６ａが設けられている。このデータ線６ａは、ＴＦＴ３０の半導体層１ａの延在する方向に一致するように、ストライプ状に形成されている。このデータ線６ａは、図７に示すように、下層より順に、アルミニウムからなる層（図７における符号４１Ａ）、窒化チタンからなる層（図７における符号４１ＴＮ参照）、窒化シリコン膜からなる層（図７における符号４０１）の三層構造を有する膜として形成されている。窒化シリコン膜は、その下層のアルミニウム層と窒化チタン層を覆うように少し大きなサイズにパターンニングされている。このうちデータ線６ａが、比較的低抵抗な材料たるアルミニウムを含むことにより、ＴＦＴ３０、画素電極９ａに対する画像信号の供給を滞りなく実現することができる。他方、データ線６ａ上に水分の浸入をせき止める作用に比較的優れた窒化シリコン膜が形成されることにより、ＴＦＴ３０の耐湿性向上を図ることができ、その寿命長期化を実現することができる。窒化シリコン膜は、プラズマ窒化シリコン膜が望ましい。
【００７６】
また、この第４層には、データ線６ａと同一膜として、シールド層用中継層６ａ１及び第２中継電極６ａ２が形成されている。これらは、平面的に見ると、データ線６ａと連続した平面形状を有するように形成されているのではなく、各者間はパターニング上分断されるように形成されている。すなわち、略四辺形状を有するシールド層用中継層６ａ１、更にシールド層用中継層６ａ１よりも若干大きめの面積をもつ略四辺形状を有する第２中継電極６ａ２が形成されている。シールド層用中継層６ａ１及び第２中継電極６ａ２は、データ線６ａと同一工程で、下層より順に、アルミニウムからなる層、窒化チタンからなる層、プラズマ窒化膜からなる層の三層構造を有する膜として形成されている。そして、プラズマ窒化膜は、その下層のアルミニウム層と窒化チタン層を覆うように少し大きなサイズにパターンニングされている。窒化チタン層は、シールド層用中継層６ａ１、第２中継電極６ａ２に対して形成するコンタクトホール８０３，８０４のエッチングの突き抜け防止のためのバリアメタルとして機能する。また、シールド層用中継層６ａ１及び第２中継電極６ａ２上に、水分の浸入をせき止める作用に比較的優れたプラズマ窒化膜が形成されることにより、ＴＦＴ３０の耐湿性向上を図ることができ、その寿命長期化を実現することができる。尚、プラズマ窒化膜としては、プラズマ窒化シリコン膜が望ましい。
【００７７】
蓄積容量７０の上、かつ、データ線６ａの下には、例えばＮＳＧ、ＰＳＧ，ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、あるいは好ましくはＴＥＯＳガスを用いたプラズマＣＶＤ法によって形成された第２層間絶縁膜４２が形成されている。この第２層間絶縁膜４２には、ＴＦＴ３０の高濃度ソース領域１ｄとデータ線６ａとを電気的に接続するコンタクトホール８１が開孔されているとともに、前記シールド層用中継層６ａ１と蓄積容量７０の上部電極たる容量電極３００とを電気的に接続するコンタクトホール８０１が開孔されている。さらに、第２層間絶縁膜４２には、第２中継電極６ａ２と中継電極７１９とを電気的に接続するためのコンタクトホール８８２が形成されている。
【００７８】
第５層には、シールド層４００が形成されている。このシールド層４００は、平面的にみると、格子状に形成されている。該シールド層４００のうちデータ線６ａ方向に延在する部分については特に、データ線６ａを覆うように、且つ、該データ線６ａよりも幅広に形成されている。また、走査線１１方向に延在する部分については、後述の第３中継電極４０２を形成する領域を確保するために、各画素電極９ａの一辺の中央付近に切り欠き部を有している。
【００７９】
さらには、データ線６ａ方向及び走査線１１方向それぞれに延在するシールド層４００の交差部分の隅部においては、該隅部を埋めるようにして、略三角形状の部分が設けられている。シールド層４００に、この略三角形状の部分が設けられていることにより、ＴＦＴ３０の半導体層１ａに対する光の遮蔽を効果的に行うことができる。すなわち、半導体層１ａに対して、斜め上から進入しようとする光は、この三角形状の部分で反射又は吸収されることになり半導体層１ａには至らないことになる。したがって、光リーク電流の発生が抑制される。
【００８０】
このシールド層４００は、画素電極９ａが配置された画像表示領域１０ａからその周囲に延設され、定電位源と電気的に接続されることで、固定電位とされている。なお、定電位源としては、後述するデータ線駆動回路１０１に供給される正電源や負電源の定電位源でもよいし、対向基板２０の対向電極２１に供給される定電位源でも構わない。
【００８１】
このように、データ線６ａの全体を覆うように形成されているとともに、固定電位とされたシールド層４００の存在によれば、該データ線６ａ及び画素電極９ａ間に生じる容量カップリングの影響を排除することが可能となる。すなわち、データ線６ａへの通電に応じて、画素電極９ａの電位が変動するという事態を未然に回避することが可能となり、画像上に該データ線６ａに沿った表示ムラ等を発生させる可能性を低減することができる。シールド層４００は格子状に形成されていることから、走査線１１が延在する部分についても無用な容量カップリングが生じないように、これを抑制することが可能となっている。
【００８２】
また、第４層には、このようなシールド層４００と同一膜として、中継層としての第３中継電極４０２が形成されている。この第３中継電極４０２は、後述のコンタクトホール８９を介して、第２中継電極６ａ２及び画素電極９ａ間の電気的接続を中継する機能を有する。なお、これらシールド層４００及び第３中継電極４０２間は、平面形状的に連続して形成されているのではなく、両者間はパターニング上分断されるように形成されている。
【００８３】
他方、上述のシールド層４００及び第３中継電極４０２は、下層にアルミニウムからなる層、上層に窒化チタンからなる層の２層構造を有している。また、第３中継電極４０２において、下層のアルミニウムからなる層は、第２中継電極６ａ２と接続され、上層の窒化チタンからなる層は、ＩＴＯ等からなる画素電極９ａと接続されるようになっている。アルミニウムとＩＴＯとを直接に接続した場合には、両者間において電蝕が生じてしまい、アルミニウムの断線、あるいはアルミナの形成による絶縁等のため、好ましい電気的接続が実現されない。これに対し、窒化チタンとＩＴＯとが接続されていることから、コンタクト抵抗が低く良好な接続性が得られる。
【００８４】
このように、第３中継電極４０２と画素電極９ａとの電気的接続を良好に実現することができることにより、該画素電極９ａに対する電圧印加、あるいは該画素電極９ａにおける電位保持特性を良好に維持することが可能となる。
【００８５】
さらには、シールド層４００及び第３中継電極４０２は、光反射性能に比較的優れたアルミニウムを含み、且つ、光吸収性能に比較的優れた窒化チタンを含むことから、遮光層として機能し得る。すなわち、これらによれば、ＴＦＴ３０の半導体層１ａに対する入射光（図７参照）の進行を、その上側でさえぎることが可能である。なお、このような遮光機能は、上述した容量電極３００及びデータ線６ａについても同様にいえる。これらシールド層４００、第３中継電極４０２、容量電極３００及びデータ線６ａが、ＴＦＴ基板１０上に構築される積層構造の一部をなしつつ、ＴＦＴ３０に対する上側からの光入射を遮る上側遮光膜として機能する。
【００８６】
データ線６ａの上、かつ、シールド層４００の下には、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、あるいは好ましくは、ＴＥＯＳガスを用いたプラズマＣＶＤ法で形成された第３層間絶縁膜４３が形成されている。この第３層間絶縁膜４３には、シールド層４００とシールド層用中継層６ａ１とを電気的に接続するためのコンタクトホール８０３、及び、第３中継電極４０２と第２中継電極６ａ２とを電気的に接続するためのコンタクトホール８０４がそれぞれ開孔されている。
【００８７】
なお、第２層間絶縁膜４２に対しては、第１層間絶縁膜４１に関して上述した焼成を行わないことにより、容量電極３００の界面付近に生じるストレスの緩和を図るようにしてもよい。
【００８８】
第６層には、上述したように画素電極９ａがマトリクス状に形成され、該画素電極９ａ上に配向膜１６が形成されている。そして、この画素電極９ａ下には、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、あるいは好ましくはＴＥＯＳガスを用いたプラズマＣＶＤ法にて成膜されるプラズマＴＥＯＳからなる第４層間絶縁膜４４が形成されている。この第４層間絶縁膜４４には、画素電極９ａ及び第３中継電極４０２間を電気的に接続するためのコンタクトホール８９が開孔されている。
【００８９】
第３及び第４層間絶縁膜４３，４４の表面は、ＣＭＰ（Chemical Mechanical Polishing）処理等により平坦化されている。平坦化された層間絶縁膜４３，４４の下方に存在する各種配線や素子等による段差に起因する液晶層５０の配向不良が低減される。ただし、このように第３，第４層間絶縁膜４３，４４に平坦化処理を施すのに代えて、又は加えて、ＴＦＴ基板１０、下地絶縁膜１２、第１層間絶縁膜４１、第２層間絶縁膜４２及び第３層間絶縁膜４３のうち少なくとも一つに溝を掘って、データ線６ａ等の配線やＴＦＴ３０等を埋め込むことにより、平坦化処理を行ってもよい。
【００９０】
また、蓄積容量７０は、下から順に画素電位側容量電極、誘電体膜及び固定電位側容量電極という３層構造を構成していたが、これとは逆の構造を構成するようにしてもよい。
【００９１】
また、図２及び図３に示すように、対向基板２０には表示領域を区画する額縁としての遮光膜５３が設けられている。対向基板２０の全面には、上述したように、ＩＴＯ等の透明導電性膜が対向電極２１として形成され、更に、対向電極２１の全面にはポリイミド系の配向膜２２が形成される。配向膜２２は、液晶分子に所定のプレティルト角を付与するように、所定方向にラビング処理されている。
【００９２】
遮光膜５３の外側の領域には液晶を封入するシール材５２が、ＴＦＴ基板１０と対向基板２０間に形成されている。シール材５２は対向基板２０の輪郭形状に略一致するように配置され、ＴＦＴ基板１０と対向基板２０を相互に固着する。シール材５２は、ＴＦＴ基板１０の１辺の一部において欠落しており、貼り合わされたＴＦＴ基板１０及び対向基板２０相互の間隙には、液晶５０を注入するための液晶注入口１０８が形成される。液晶注入口１０８より液晶が注入された後、液晶注入口１０８を封止材１０９で封止するようになっている。
【００９３】
シール材５２の外側の領域には、データ線６ａに画像信号を所定のタイミングで供給することにより該データ線６ａを駆動するデータ線駆動回路１０１及び外部回路との接続のための外部接続端子１０２がＴＦＴ基板１０の一辺に沿って設けられている。この一辺に隣接する二辺に沿って、走査線１１及びゲート電極３ａに走査信号を所定のタイミングで供給することによりゲート電極３ａを駆動する走査線駆動回路１０４が設けられている。走査線駆動回路１０４は、シール材５２の内側の遮光膜５３に対向する位置においてＴＦＴ基板１０上に形成される。また、ＴＦＴ基板１０上には、データ線駆動回路１０１、走査線駆動回路１０４、外部接続端子１０２及び上下導通端子１０７を接続する配線１０５が、遮光膜５３の３辺に対向して設けられている。
【００９４】
上下導通端子１０７は、シール材５２のコーナー部の４箇所のＴＦＴ基板１０上に形成される。そして、ＴＦＴ基板１０と対向基板２０相互間には、下端が上下導通端子１０７に接触し、上端が対向電極２１に接触する上下導通材１０６が設けられており、上下導通材１０６によって、ＴＦＴ基板１０と対向基板２０との間で電気的な導通がとられている。
【００９５】
各構成要素の立体的−平面的なレイアウトについても、本発明は、上記実施形態のような形態に限定されるものではなく、別の種々の形態が考えられ得る。
【００９６】
（製造プロセス）
次に、本実施の形態に係る半導体装置用基板である電気光学装置用基板を用いた液晶装置の製造方法を図８及び図９を参照して説明する。なお、図８は本実施の形態において採用される半導体装置用基板の製造方法を示すフローチャートであり、図９は本実施の形態において採用される半導体装置用基板の製造方法を利用して製造した液晶装置用基板の製造方法を示すフローチャートである。なお、図８のステップＳ1 〜Ｓ7 は図９中のステップＳ14〜Ｓ19に対応する。
【００９７】
図８はＤ−Ｐｏｌｙ形成工程を追加した点が図６のフローと異なる。
【００９８】
まず、図９のステップＳ11において、石英基板、ガラス、シリコン基板等のＴＦＴ基板１０を用意する。ここで、好ましくはＮ（窒素）等の不活性ガス雰囲気で約９００〜１３００℃での高温でアニール処理し、後に実施される高温プロセスでＴＦＴ基板１０に生じる歪が少なくなるように前処理しておく。
【００９９】
次に、このように処理されたＴＦＴ基板１０の全面に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ等の金属や金属シリサイド等の金属合金膜を、スパッタリングにより、１００〜５００ｎｍ程度の膜厚、好ましくは２００ｎｍの膜厚に堆積させる。そして、金属合金膜をフォトリソグラフィ及びエッチングによりパターニングして、平面形状がストライプ状の走査線１１を形成する（ステップＳ12）。
【０１００】
次に、走査線１１上に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳ（テトラ・エチル・オルソ・シリケート）ガス、ＴＥＢ（テトラ・エチル・ボートレート）ガス、ＴＭＯＰ（テトラ・メチル・オキシ・フォスレート）ガス等を用いて、ＮＳＧ（ノンシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ  （ボロンリンシリケートガラス）等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる下地絶縁膜１２を形成する（ステップＳ13）。この下地絶縁膜１２の膜厚は、例えば約５００〜２０００ｎｍ程度とする。
【０１０１】
次のステップＳ14（図８のステップＳ1 ）においては、半導体層１ａが形成される。即ち、先ず、下地絶縁膜１２上に、約４５０〜５５０℃、好ましくは約５００℃の比較的低温環境中で、流量約４００〜６００ｃｃ／ｍｉｎのモノシランガス、ジシランガス等を用いた減圧ＣＶＤ（例えば、圧力約２０〜４０ＰａのＣＶＤ）によってアモルファスシリコン膜が形成される。次に、窒素雰囲気中で、約６００〜７００℃にて約１〜１０時間、好ましくは４〜６時間の熱処理を施すことにより、ｐ−Ｓｉ（ポリシリコン）膜を約５０〜２００ｎｍの厚さ、好ましくは約１００ｎｍの厚さとなるまで固相成長させる。固相成長させる方法としては、ＲＴＡを使ったアニール処理でもよいし、エキシマレーザ等を用いたレーザアニールでもよい。この際、画素スイッチング用のＴＦＴ３０を、ｎチャネル型とするかｐチャネル型とするかに応じて、Ｖ族元素やＩＩＩ族元素のドーパントを僅かにイオン注入等によりドープしてもよい。そして、フォトリソグラフィ及びエッチングにより、所定パターンを有する半導体層１ａを形成する。
【０１０２】
次に、ステップＳ15（図８のステップＳ2 ）においては、ＴＦＴ３０を構成する半導体層１ａを約９００〜１３００°Ｃの温度、好ましくは約１０００℃の温度により熱酸化して下層ゲート絶縁膜を形成し、場合により、これに続けて減圧ＣＶＤ法等により上層ゲート絶緑膜を形成することにより、１層又は多層の高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜からなる（ゲート絶縁膜を含む）絶縁膜２を形成する。この結果、半導体層１ａは、約３０〜１５０ｎｍの厚さ、好ましくは約３５〜５０ｎｍの厚さとなり、絶縁膜２の厚さは、約２０〜１５０ｎｍの厚さ、好ましくは約３０〜１００ｎｍの厚さとなる。
【０１０３】
次に、画素スイッチング用のＴＦＴ３０のスレッシュホールド電圧Ｖｔｈを制御するために、半導体層１ａのうちｎチャネル領域あるいはｐチャネル領域に、ボロン等のドーパントを予め設定された所定量だけイオン注入等によりドープする。
【０１０４】
次に、下地絶縁膜１２に対して、走査線１１に通ずる溝１２ｃｖを形成する。この溝１２ｃｖは、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより形成する。
【０１０５】
次に、減圧ＣＶＤ法等によりポリシリコン膜を堆積し、更にリン（Ｐ）を熱拡散して、このポリシリコン膜を導電化する。この熱拡散に代えて、Ｐイオンをポリシリコン膜の成膜と同時に導入したドープドシリコン膜を用いてもよい。このポリシリコン膜の膜厚は、約１００〜５００ｎｍの厚さ、好ましくは約３５０ｎｍ程度である。そして、フォトリソグラフィ及びエッチングにより、ＴＦＴ３０のゲート電極部を含めて所定のパターンのゲート電極３ａを形成する（ステップＳ16 （図８のステップＳ3 ））。このゲート電極３ａ形成時において、これに延設される側壁部３ｂもまた同時に形成される。この側壁部３ｂは、前述のポリシリコン膜の堆積が溝１２ｃｖの内部に対しても行われることで形成される。この際、該溝１２ｃｖの底が走査線１１に接していることにより、側壁部３ｂ及び走査線１１は電気的に接続されることになる。更に、このゲート電極３ａのパターニング時、これと同時に、中継電極７１９もまた形成される。
【０１０６】
次に、前記半導体層１ａについて、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ、並びに、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成する。
【０１０７】
ここでは、ＴＦＴ３０をＬＤＤ構造をもつｎチャネル型のＴＦＴとする場合を説明すると、具体的にまず、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを形成するために、ゲート電極３ａをマスクとして、Ｐ等のＶ族元素のドーパントを低濃度で（例えば、Ｐイオンを１〜３×１０１３ｃｍ2のドーズ量にて）ドープする。これによりゲート電極３ａ下の半導体層１ａはチャネル領域１ａ’となる。このときゲート電極３ａがマスクの役割を果たすことによって、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃは自己整合的に形成されることになる。次に、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、ゲート電極３ａよりも幅の広い平面パターンを有するレジスト層をゲート電極３ａ上に形成する。その後、Ｐ等のＶ族元素のドーパントを高濃度で（例えば、Ｐイオンを１〜３×１０１５／ｃｍ2のドーズ量にて）ドープする。
【０１０８】
なお、このように低濃度と高濃度の２段階に分けて、ドープを行わなくてもよい。例えば、低濃度のドープを行わずに、オフセット構造のＴＦＴとしてもよく、ゲート電極３ａ（ゲート電極）をマスクとして、Ｐイオン・Ｂイオン等を用いたイオン注入技術によりセルフアライン型のＴＦＴとしてもよい。この不純物のドープにより、ゲート電極３ａは更に低抵抗化される。
【０１０９】
次のステップＳ17（図８のステップＳ4 ）において、ゲート電極３ａ上に、例えば、ＴＥＯＳガス、ＴＥＢガス、ＴＭＯＰガス等を用いた常圧又は減圧ＣＶＤ法等により、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜からなる第１層間絶縁膜４１を形成する。この第１層間絶縁膜４１の膜厚は、例えば約５００〜２０００ｎｍ程度とする。ここで好ましくは、８００°Ｃ程度の高温でアニール処理し、第１層間絶縁膜４１の膜質を向上させておく。
【０１１０】
次に、ステップＳ18（図８のステップＳ5 ）において、第１層間絶縁膜４１に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８３及びコンタクトホール８８１を開孔する。この際、前者は半導体層１ａの高濃度ドレイン領域１ｅに通ずるように、後者は中継電極７１９へ通ずるように、それぞれ形成される。
【０１１１】
本実施の形態においては、図８のステップＳ9 において、先ず、コンタクトホール８３の底部に、不純物がドープされていないノンドープのポリシリコン（Ｎ−Ｐｏｌｙ）を堆積する。Ｎ−Ｐｏｌｙの膜厚は１５〜１００ｎｍに設定する。次に、ステップＳ8 において、低パワー、高濃度で、例えばリン又はボロンをイオン注入する。なお、半導体層１ａに対するダメージが大きくならないように、適宜のパワーでのイオン注入を実施する。例えば、イオン注入工程は、エネルギーが１５〜５０ＫｅＶで、ドーズ量が０．０５〜３．０Ｅ＋１５／ｃｍ2で実施する。
【０１１２】
これにより、Ｎ−Ｐｏｌｙはポリシリコン膜９８となる。そして、ポリシリコン膜９８とコンタクトホール８３底部近傍の半導体層１ａとの不純物濃度を高く且つ同程度にすることで、半導体層１ａとポリシリコン膜９８とを一体化すると共に、シート抵抗及びコンタクト抵抗の低抵抗化を図る。
【０１１３】
また、半導体層１ａに対するイオン注入は、Ｎ−Ｐｏｌｙを介して実施されることから、インプラントダメージはＮ−Ｐｏｌｙに集中し、半導体層１ａのダメージを抑制することができる。
【０１１４】
次のステップＳ6 において、アニール処理を行う。このアニール処理では、後工程の熱処理時の温度と同等以上の温度に設定することによって、ポリシリコン膜９８及びポリシリコン膜９８下方の半導体層１ａに熱履歴を与える。更に、アニール処理によって、ポリシリコン膜９８及びポリシリコン膜９８下方の半導体層１ａのポリシリコンのグレインサイズを大きくする。これにより、シート抵抗及びコンタクト抵抗の一層の低抵抗化を可能にする。なお、例えば、ステップＳ6 のアニール処理は、Ｎ2雰囲気で、８５０〜１１００度の温度で実施する。
【０１１５】
次に、図９のステップＳ19（図８のステップＳ7 ）においては、第１層間絶縁膜４１上に、リンをドープしたポリシリコン膜を、減圧ＣＶＤやスパッタリングにより、１００〜５００ｎｍ程度の膜厚に成膜することで、所定パターンを有する下部電極７１の導電膜を形成する。この場合の導電膜の成膜は、コンタクトホール８３及びコンタクトホール８８１の両者が埋められるように行われ、これにより、高濃度ドレイン領域１ｅ及び中継電極７１９と下部電極７１との電気的接続が図られる。
【０１１６】
コンタクトホール８３に注入されるドープドポリシリコンは、拡散によって半導体層１ａに流出することが考えられる。しかし本実施の形態においては、コンタクトホール８３の底部にポリシリコン膜９８が形成され、アニール処理によってグレインサイズが大きくなっていることから、リンの拡散抑制効果が極めて高い。
【０１１７】
コンタクトホール８３に注入されるＤ−Ｐｏｌｙに対するアニールによってリンの拡散を防ごうとした場合には、加熱によってリンが流出してしまうのに対し、本実施の形態においては、リンが拡散しにくいイオン注入によって形成したポリシリコン膜９８に対してアニール処理を施すことで、グレインの成長を促進してリンの拡散を防ぐ。こうして、コンタクトホール８３に埋め込まれる下部電極７１のＤ−Ｐｏｌｙ材料からの半導体層１ａへのリン等の拡散を十分に抑制することができる。これにより、ＴＦＴ３０のソース・ドレイン間のオフリークの発生を抑制することができるという効果も有する。
【０１１８】
ステップＳ19では、次に、下部電極７１上に、誘電体膜７５の膜を形成する。この誘電体膜７５は、絶縁膜２の場合と同様に、一般にＴＦＴゲート絶縁膜を形成するのに用いられる各種の公知技術により形成可能である。酸化シリコン膜７５ａは前述の熱酸化、或いはＣＶＤ法等によって形成され、その後に、窒化シリコン膜７５ｂが減圧ＣＶＤ法等によって形成される。この誘電体膜７５は、薄くする程、蓄積容量７０は大きくなるので、結局、膜破れなどの欠陥が生じないことを条件に、膜厚５０ｎｍ以下のごく薄い絶縁膜となるように形成すると有利である。次に、誘電体膜７５上に、ポリシリコン膜やＡＬ（アルミニウム）等の金属膜を、減圧ＣＶＤ又はスパッタリングにより、約１００〜５００ｎｍ程度の膜厚に成膜して、容量電極３００の金属膜を形成する。
【０１１９】
次に、誘電体膜７５及び容量電極３００の膜をパターニングして、下部電極７１、誘電体膜７５及び容量電極３００を形成して、蓄積容量７０を完成させる。なお、下部電極７１、誘電体膜７５及び容量電極３００の膜を一挙にパターニングすることも可能である。
【０１２０】
次に、例えば、ＴＥＯＳガス等を用いた常圧又は減圧ＣＶＤ法により、好ましくはプラズマＣＶＤ法により、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜４２を形成する（ステップＳ20）。容量電極３００にアルミニウムを用いた場合には、プラズマＣＶＤで低温成膜する必要がある。この第２層間絶縁膜４２の膜厚は、例えば約５００〜１５００ｎｍ程度とする。次に、ステップＳ21において、第２層間絶縁膜４２に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８１、８０１及び８８２を開孔する。この際、コンタクトホール８１は半導体層１ａの高濃度ソース領域１ｄに通ずるように、コンタクトホール８０１は容量電極３００へ通ずるように、また、コンタクトホール８８２は中継電極７１９に通ずるように、それぞれ形成される。
【０１２１】
次に、ステップＳ22において、第２層間絶縁膜４２上の全面に、スパッタリング等により、遮光性のアルミニウム等の低抵抗金属や金属シリサイド等を金属膜として、約１００〜５００ｎｍ程度の厚さ、好ましくは約３００ｎｍに堆積する。そして、フォトリソグラフィ及びエッチングにより、所定パターンをもつデータ線６ａを形成する。この際、当該パターニング時においては、シールド層用中継層６ａ１及び第２中継層６ａ２もまた同時に形成される。シールド層用中継層６ａ１は、コンタクトホール８０１を覆うように形成されるとともに、第２中継層６ａ２は、コンタクトホール８８２を覆うように形成されることになる。
【０１２２】
次に、これらの上層の全面にプラズマＣＶＤ法等によって窒化チタンからなる膜を形成した後、これがデータ線６ａ上にのみ残存するように、パターニング処理を実施する。ただし、該窒化チタンからなる層をシールド層用中継層６ａ１及び第２中継層６ａ２上にも残存するように形成してよいし、場合によってはＴＦＴ基板１０の全面に関して残存するように形成してもよい。また、アルミニウムの成膜時に同時に成膜して、一括してエッチングしても良い。
【０１２３】
次に、データ線６ａ等の上を覆うように、例えばＴＥＯＳガス等を用いた常圧又は減圧ＣＶＤ法により、好ましくは低温成膜できるプラズマＣＶＤ法により、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第３層間絶縁膜４３を形成する（ステップＳ23）。この第３層間絶縁膜４３の膜厚は、例えば約５００〜３５００ｎｍ程度とする。
【０１２４】
次に、ステップＳ24において、図７に示すように、第３層間絶縁膜４３を例えばＣＭＰを用いて平坦化する。
【０１２５】
次に、ステップＳ25において、第３層間絶縁膜４３に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８０３及び８０４を開孔する。この際、コンタクトホール８０３は前記のシールド層用中継層６ａ１に通ずるように、また、コンタクトホール８０４は第２中継層６ａ２に通ずるように、それぞれ形成されることになる。
【０１２６】
次に、ステップＳ26において、第３層間絶縁膜４３の上には、スパッタリング法、或いはプラズマＣＶＤ法等により、シールド層４００の金属膜を形成する。ここでまず、第３層間絶縁膜４３の直上には、例えばアルミニウム等の低抵抗な材料を用いて下層膜を形成し、次いで、この下層膜上に、例えば窒化チタン等その他後述の画素電極９ａを構成するＩＴＯと電蝕を生じない材料を用いて上層膜を形成し、最後に、下層膜及び上層膜をともにパターニングすることで、２層構造を有するシールド層４００が形成される。なお、この際、シールド層４００とともに、第３中継電極４０２もまた形成される。
【０１２７】
次に、例えばＴＥＯＳガス等を用いた常圧又は減圧ＣＶＤ法により、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第４層間絶縁膜４４を形成する（ステップＳ27）。この第４層間絶縁膜４４の膜厚は、例えば約５００〜１５００ｎｍ程度とする。
【０１２８】
次に、ステップＳ28において、図７に示すように、第４層間絶縁膜４４を例えばＣＭＰを用いて平坦化する。次いで、第４層間絶縁膜４４に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８９を開孔する（ステップＳ29）。この際、コンタクトホール８９は前記の第３中継電極４０２に通ずるように形成されることになる。
【０１２９】
次に、第４層間絶縁膜４４上に、スパッタ処理等により、ＩＴＯ膜等の透明導電性膜を、約５０〜２００ｎｍの厚さに堆積する。そして、フォトリソグラフィ及びエッチングにより、画素電極９ａを形成する（ステップＳ30）。
【０１３０】
なお、当該電気光学装置を、反射型として用いる場合には、ＡＬ等の反射率の高い不透明な材料によって画素電極９ａを形成してもよい。次に、画素電極９ａの上に、ポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角をもつように、かつ所定方向でラビング処理を施すこと等により、配向膜１６が形成される。
【０１３１】
一方、対向基板２０については、ガラス基板等がまず用意され、額縁としての遮光膜５３が、例えば金属クロムをスパッタした後、フォトリソグラフィ及びエッチングを経て形成される。なお、これらの遮光膜５３は、導電性である必要はなく、Ｃｒ、Ｎｉ、ＡＬ等の金属材料のほか、カーボンやＴｉをフォトレジストに分散した樹脂ブラック等の材料から形成してもよい。
【０１３２】
次に、対向基板２０の全面にスパッタ処理等により、ＩＴＯ等の透明導電性膜を、約５０〜２００ｎｍの厚さに堆積することにより、対向電極２１を形成する。さらに、対向電極２１の全面にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角をもつように、かつ所定方向でラビング処理を施すこと等により、配向膜２２が形成される。
【０１３３】
最後に、図２及び図３に示すように、各層が形成されたＴＦＴ基板１０と対向基板２０とは、例えば対向基板２０の４辺に沿ってシール材５２を形成すると共に、シール材５２の４隅に上下導通材１０６を形成して、配向膜１６及び２２が対面するようにシール材５２により貼り合わされる。これにより、上下導通材１０６は下端においてＴＦＴ基板１０の上下導通端子１０７に接触し、上端において対向基板２０の対向電極２１に接触する。
【０１３４】
そして、真空吸引等により、両基板間の空間に、例えば複数種のネマテッィク液晶を混合してなる液晶が吸引されて、所定層厚の液晶層５０が形成される。
【０１３５】
なお、シール材５２は、両基板を貼り合わせるため、例えば紫外線硬化樹脂、熱硬化樹脂等からなり、紫外線、加熱等により硬化させられたものである。また、このシール材５２中には、本実施形態における液晶装置を、液晶装置がプロジェクタ用途のように小型で拡大表示を行う液晶装置に適用するのであれば、両基板間の距離（基板間ギャップ）を所定値とするためのグラスファイバ、あるいはガラスビーズ等のキャップ材（スペーサ）が散布されている。あるいは、当該液晶装置を液晶ディスプレイや液晶テレビのように大型で等倍表示を行う液晶装置に適用するのであれば、このようなギャップ材は、液晶層５０中に含まれてよい。
【０１３６】
なお、走査線１１及びゲート電極３ａに供給される走査信号遅延が問題にならないのならば、走査線駆動回路１０４は片側だけでもよいことは言うまでもない。また、データ線駆動回路１０１を画像表示領域１０ａの辺に沿って両側に配列してもよい。
【０１３７】
また、ＴＦＴ基板１０上には、これらのデータ線駆動回路１０１、走査線駆動回路１０４等に加えて、複数のデータ線６ａに画像信号を所定のタイミングで印加するサンプリング回路、複数のデータ線６ａに所定電圧レベルのプリチャージ信号を画像信号に先行して各々供給するプリチャージ回路、製造途中や出荷時の当該電気光学装置の品質、欠陥等を検査するための検査回路等を形成してもよい。
【０１３８】
また、上述した実施形態においては、データ線駆動回路１０１及び走査線駆動回路１０４をＴＦＴ基板１０上に設ける代わりに、例えばＴＡＢ（Tape  Automated Bonding）基板上に実装された駆動用ＬＳＩに、ＴＦＴ基板１０の周辺部に設けられた異方性導電フィルムを介して電気的及び機械的に接続するようにしてもよい。また、対向基板２０の投射光が入射する側及びＴＦＴ基板１０の出射光が出射する側には、それぞれ、例えばＴＮ（Twisted Nematic）モード、ＶＡ（Vertically Aligned）モード、ＰＤＬＣ（Polymer Dispersed Liquid Crystal）モード等の動作モードや、ノーマリーホワイトモード・ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板等が所定の方向で配置される。
【０１３９】
このように本実施の形態においては、コンタクトホール８３の底部に形成したＮ−Ｐｏｌｙにイオン注入を実施してアニール処理することで、半導体層に一体化されるポリシリコン膜を形成している。これにより、コンタクトホール部分における半導体層の不純物濃度及び膜厚の増大並びに結晶成長によってシート抵抗及びコンタクト抵抗を充分に低減することが可能であり、トランジスタ特性を著しく向上させることができる。また、コンタクトホール底部のポリシリコン膜によって、チャネル近傍のコンタクトホールに埋め込まれて半導体層に電気的に接続されるドープドポリシリコンからのリンの拡散を防止することができ、トランジスタのオフ抵抗の低下を防止してオフリークの発生を阻止することもできる。こうして、本実施の形態においては、トランジスタ特性を著しく高くして、表示画質を向上させることができる。
【０１４０】
（電子機器）
次に、以上詳細に説明した半導体装置用基板を用いて構成した電気光学装置をライトバルブとして用いた電子機器の一例たる投射型カラー表示装置の実施形態について、その全体構成、特に光学的な構成について説明する。ここに、図１０は、投射型カラー表示装置の説明図である。
【０１４１】
図１０において、本実施形態における投射型カラー表示装置の一例たる液晶プロジェクタ１１００は、駆動回路がＴＦＴアレイ基板上に搭載された液晶装置を含む液晶モジュールを３個用意し、それぞれＲＧＢ用のライトバルブ１００Ｒ、１００Ｇ及び１００Ｂとして用いたプロジェクタとして構成されている。液晶プロジェクタ１１００では、メタルハライドランプ等の白色光源のランプユニット１１０２から投射光が発せられると、３枚のミラー１１０６及び２枚のダイクロックミラー１１０８によって、ＲＧＢの三原色に対応する光成分Ｒ、Ｇ及びＢに分けられ、各色に対応するライトバルブ１００Ｒ、１００Ｇ及び１００Ｂにそれぞれ導かれる。この際特に、Ｂ光は、長い光路による光損失を防ぐために、入射レンズ１１２２、リレーレンズ１１２３及び出射レンズ１１２４からなるリレーレンズ系１１２１を介して導かれる。そして、ライトバルブ１００Ｒ、１００Ｇ及び１００Ｂによりそれぞれ変調された三原色に対応する光成分は、ダイクロックプリズム１１１２により再度合成された後、投射レンズ１１１４を介してスクリーン１１２０にカラー画像として投射される。
【０１４２】
なお、本発明の基板は、液晶表示パネルだけでなく、エレクトロルミネッセンス装置、有機エレクトロルミネッセンス装置、プラズマディスプレイ装置、電気泳動ディスプレイ装置、電子放出を用いた装置（Field Emission Display 及び Surface-Conduction Electron-Emitter Display 等）などの各種の電気光学装置においても適用することが可能である。更に、積層構造を有する半導体基板等にも適用可能である。
【図面の簡単な説明】
【０１４３】
【図１】本発明の第１の実施の形態に係る半導体装置用基板のコンタクトホール近傍の断面を模式的に示す説明図。
【図２】本実施の形態の半導体装置用基板を電気光学装置用基板である液晶装置用基板に適用した場合において、この液晶装置用基板を用いて構成した電気光学装置である液晶装置をその上に形成された各構成要素と共に対向基板側から見た平面図。
【図３】素子基板と対向基板とを貼り合わせて液晶を封入する組立工程終了後の液晶装置を、図２のＨ−Ｈ'線の位置で切断して示す断面図。
【図４】図２及び図３の液晶装置の画素領域を構成する複数の画素における各種素子、配線等の等価回路図。
【図５】第１の実施の形態に係る半導体装置用基板の製造方法を示すフローチャート。
【図６】本実施の第２の形態に係る半導体装置用基板の製造方法を示すフローチャート。
【図７】本発明の第３の実施の形態に係る半導体装置用基板の断面構造を詳細に示す断面図。
【図８】図８は本実施の形態において採用される半導体装置用基板の製造方法を示すフローチャート。
【図９】本実施の形態において採用される半導体装置用基板の製造方法を利用して製造した液晶装置用基板の製造方法を示すフローチャート。
【図１０】投射型カラー表示装置を示す説明図。
【符号の説明】
【０１４４】
９０…半導体層、９１…絶縁膜、９２…ゲート電極、９３…層間絶縁膜、９４…コンタクトホール、９５…結晶成長進行領域、９６…コンタクト材料。  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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