(57)【要約】【課題】記憶手段に生じるディスターブ量が変化する場合にも、データの誤判別が発生するのを抑制することが可能なメモリを提供する。【解決手段】このメモリは、データ「１」およびデータ「０」のいずれか一方のデータを保持する強誘電体キャパシタ３ａおよび３ｂを含むメモリセル１と、メモリセル１から読み出されるデータ信号の微分信号に基づいて、データ「１」または「０」の判別を行うセンスアンプ１１とを備えている。【選択図】図２
2005259223.tif 000002
【特許請求の範囲】
【請求項１】
第１データおよび第２データのいずれか一方のデータを保持する記憶手段を含むメモリセルと、
前記メモリセルから読み出される前記データ信号の変化率に基づいて、前記第１データまたは前記第２データの判別を行う第１データ判別回路とを備えた、メモリ。
【請求項２】
前記メモリセルと前記第１データ判別回路との間に接続され、前記メモリセルから読み出される前記データ信号の微分信号を出力する微分回路をさらに備え、
前記第１データ判別回路は、前記微分信号に基づいて、前記第１データまたは前記第２データの判別を行う、請求項１に記載のメモリ。
【請求項３】
前記記憶手段は、前記第１データおよび前記第２データのいずれか一方のデータを保持するキャパシタを含み、
前記メモリセルは、前記キャパシタが接続されるゲートと、一対のソース／ドレインとを有するとともに、前記キャパシタの保持する前記データに対応する前記データ信号を出力するトランジスタを含み、
前記トランジスタのソース／ドレインの一方は、前記第１データ判別回路に接続されている、請求項１または２に記載のメモリ。
【請求項４】
前記キャパシタは、書き込み動作において所定の方向に分極する第１キャパシタと、前記書き込み動作において前記所定の方向と逆方向に分極する第２キャパシタとを含み、
前記第１キャパシタおよび前記第２キャパシタは、前記トランジスタのゲートに接続されている、請求項３に記載のメモリ。
【請求項５】
前記第１データ判別回路は、前記第１データおよび前記第２データのいずれか一方の出力信号が実質的に立ち上がった後で、かつ、前記第１データおよび前記第２データの他方の出力信号が立ち上がる途中のタイミングで、前記第１データまたは前記第２データの判別を行う、請求項４に記載のメモリ。
【請求項６】
前記微分回路と前記第１データ判別回路との間に接続され、前記微分信号の積分信号を出力する積分回路をさらに備え、
前記第１データ判別回路は、前記積分信号に基づいて、前記第１データまたは前記第２データの判別を行う、請求項２に記載のメモリ。
【請求項７】
前記メモリセルから読み出される前記データ信号の変化量に基づいて、前記第１データまたは前記第２データの判別を行う第２データ判別回路をさらに備えた、請求項１〜６のいずれか１項に記載のメモリ。
【請求項８】
前記記憶手段は、強誘電体膜を有する強誘電体キャパシタを含む、請求項１〜７のいずれか１項に記載のメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリに関し、特に、データを保持する記憶手段を含むメモリに関する。
【背景技術】
【０００２】
従来、データを保持する記憶手段を含むメモリの一例として、強誘電体キャパシタからなる記憶手段を含む強誘電体メモリが知られている。図１９は、従来の一例による強誘電体メモリのメモリセルの構成を示した等価回路図である。この図１９には、ＦＥＴ型の強誘電体メモリの一例である１Ｔ型（１トランジスタ型）の強誘電体メモリのメモリセルが示されている。図１９を参照して、この従来の一例によるメモリセル１０１は、１つの電界効果型トランジスタ（ＦＥＴ）１０２のゲートに、１つの強誘電体キャパシタ１０３を接続した構成を有する。また、この従来の一例による強誘電体メモリでは、強誘電体キャパシタ１０３に電圧を印加することにより発生する分極方向によってデータ「１」またはデータ「０」の記録を行う。そして、この強誘電体メモリでは、強誘電体キャパシタ１０３の分極方向によって、電界効果型トランジスタ１０２のゲートに誘起される電荷量が異なるので、強誘電体キャパシタ１０３の分極方向によって、電界効果型トランジスタ１０２に流れる電流に差が生じる。この電流の差を読み出し動作において判別することによりデータ「１」または「０」の判別が行われる。
【０００３】
図１９に示した従来の一例による強誘電体メモリでは、端子１０４に正の電圧（正方向の電圧）を印加することにより強誘電体キャパシタ１０３を正の方向に分極させてデータを書き込んだ後、その書き込んだデータを保持する際に、端子１０４の電位を０Ｖにする。この際には、強誘電体キャパシタ１０３に、保持するデータの分極方向と逆方向の電界が加わるので、強誘電体キャパシタ１０３の分極量が減少するという不都合がある。
【０００４】
そこで、上記した従来の１Ｔ型の強誘電体メモリの不都合な点を解消することが可能な１Ｔ２Ｃ型の強誘電体メモリが従来提案されている（たとえば、特許文献１参照）。
【０００５】
図２０は、従来の１Ｔ２Ｃ型の強誘電体メモリのメモリセルの構成を示した等価回路図である。図２０を参照して、従来の提案された１Ｔ２Ｃ型の強誘電体メモリのメモリセル１１１は、単一の電界効果型トランジスタ１１２のゲートに、２つの強誘電体キャパシタ１１３ａおよび１１３ｂが接続されている。この図２０に示した従来の１Ｔ２Ｃ型の強誘電体メモリでは、書き込み動作において強誘電体キャパシタ１１３ａの電荷と、強誘電体キャパシタ１１３ａと逆の極性を有する強誘電体キャパシタ１１３ｂの電荷とが相殺されることによって電界効果型トランジスタ１１２のゲートには電荷が誘起されない。これにより、データを保持する際に強誘電体キャパシタ１１３ａおよび１１３ｂの各々に接続される端子１１４ａおよび１１４ｂの電位を０Ｖにする場合に、強誘電体キャパシタ１１３ａおよび１１３ｂの各々の分極状態を打ち消す方向の電界が強誘電体キャパシタ１１３ａおよび１１３ｂにそれぞれ印加されるのが抑制される。これにより、データを保持する際に強誘電体キャパシタ１１３ａおよび１１３ｂの分極量が減少するのが抑制される。
【０００６】
図２１は、従来の１Ｔ２Ｃ型のメモリセルの書き込み動作時の分極状態を説明するための模式図である。図２２は、従来の１Ｔ２Ｃ型のメモリセルの読み出し動作時の分極状態を説明するための模式図である。図２３は、従来提案されたメモリセルの読み出し動作を説明するための電圧波形図である。次に、図２１〜図２３を参照して、１Ｔ２Ｃ型の強誘電体メモリの動作について説明する。
【０００７】
メモリセル１１１にデータ「０」を書き込む場合には、図２１に示すように、強誘電体キャパシタ１１３ａに接続される端子１１４ａに書き込み電圧Ｖｗ（＞０Ｖ）を印加するとともに、強誘電体キャパシタ１１３ｂに接続される端子１１４ｂに０Ｖの電圧を印加する。これにより、強誘電体キャパシタ１１３ａおよび１１３ｂは、それぞれ、図２１中のＡ方向およびＢ方向に等しい分極量だけ分極する。一方、メモリセル１１１にデータ「１」を書き込む場合には、図２１に示すように、強誘電体キャパシタ１１３ａに接続される端子１１４ａに０Ｖの電圧を印加するとともに、強誘電体キャパシタ１１３ｂに接続される端子１１４ｂに書き込み電圧Ｖｗを印加する。これにより、強誘電体キャパシタ１１３ａおよび１１３ｂは、それぞれ、図２１中のＣ方向およびＤ方向に等しい分極量だけ分極する。
【０００８】
なお、書き込み動作の際に、データを書き込むメモリセル１１１以外のメモリセル１１１において強誘電体キャパシタ１１３ａおよび１１３ｂの分極量が減少するディスターブが発生する。すなわち、書き込み動作時に、データを書き込むメモリセル１１１以外のメモリセル１１１の強誘電体キャパシタ１１３ａおよび１１３ｂに、元々保持していたデータの分極方向と逆方向の電界が印加された場合には、その強誘電体キャパシタ１１３ａおよび１１３ｂの分極量が減少する。これにより、書き込み動作の際にデータを書き込むメモリセル１１１以外のメモリセル１１１においてディスターブが発生する。
【０００９】
次に、メモリセル１１１のデータを読み出す際には、図２２に示すように、電界効果型トランジスタ１１２のソース／ドレインに所定の電圧を印加した後、端子１１４ａに読み出し電圧Ｖｒ（＞０Ｖ）を印加するとともに、端子１１４ｂをフローティング状態にする。これにより、強誘電体キャパシタ１１３ａおよび１１３ｂに保持されたデータに対応する量の正電荷が電界効果型トランジスタ１１２のゲートに誘起される。強誘電体キャパシタ１１３ａおよび１１３ｂにデータ「１」が保持されている場合には、図２２に示すように、データ「０」が保持されている場合に比べて、より多くの正電荷が電界効果型トランジスタ１１２のゲートに誘起されるので、電界効果型トランジスタ１１２はより強いオン状態になる。このため、データ「１」の場合には、データ「０」の場合に比べて、電界効果型トランジスタ１１２に流れるドレイン電流が大きくなる。
【００１０】
また、書き込み動作時のディスターブ量によって、読み出し動作時に読み出されるデータ信号の電流が変化する。すなわち、図２１中のデータ「０」の状態において、ディスターブに起因して、強誘電体キャパシタ１１３ａの電界効果型トランジスタ１１２側の電荷量が−２に減少するとともに、強誘電体キャパシタ１１３ｂの電界効果型トランジスタ１１２側の電荷量が＋２に減少した場合には、読み出し動作（図２２のデータ「０」参照）の際に、強誘電体キャパシタ１１３ａの電界効果型トランジスタ１１２側には−５の負電荷が生じるとともに、強誘電体キャパシタ１１３ｂの電界効果型トランジスタ１１２側には＋２の正電荷が生じる。なお、強誘電体キャパシタ１１３ａの電界効果型トランジスタ１１２側には、書き込み動作時のディスターブ量にかかわらず、読み出し電圧Ｖｒに応じた量の電荷が生じる。この場合には、電界効果型トランジスタ１１２のゲートには、ディスターブによる影響のない場合（図２２のデータ「０」参照）の電荷（＋２の正電荷）よりも多い＋３の正電荷が誘起される。これにより、データ「０」を保持している場合には、書き込み動作時のディスターブ量が多い方が、ディスターブ量が少ない場合に比べて、電界効果型トランジスタ１１２がより強いオン状態になるので、電界効果型トランジスタ１１２を流れるドレイン電流が大きくなる。このため、データ「０」に対応するデータ信号では、図２３に示すように、ディスターブ量が多い場合の方が、ディスターブ量が少ない場合に比べて、データの判定タイミングにおける電圧が大きくなる。
【００１１】
一方、図２１中のデータ「１」の状態において、ディスターブに起因して、強誘電体キャパシタ１１３ａの電界効果型トランジスタ１１２側の電荷量が＋２に減少するとともに、強誘電体キャパシタ１１３ｂの電界効果型トランジスタ１１２側の電荷量が−２に減少した場合には、読み出し動作（図２２のデータ「１」参照）の際に、強誘電体キャパシタ１１３ａの電界効果型トランジスタ１１２側には−５の負電荷が生じるとともに、強誘電体キャパシタ１１３ｂの電界効果型トランジスタ１１２側には−２の負電荷が生じる。なお、強誘電体キャパシタ１１３ａの電界効果型トランジスタ２側には、書き込み動作時のディスターブ量にかかわらず、読み出し電圧Ｖｒに応じた量の電荷が生じる。この場合には、電界効果型トランジスタ１１２のゲートには、ディスターブによる影響のない場合（図２２のデータ「１」参照）の電荷（＋８の正電荷）よりも少ない＋７の正電荷が誘起される。これにより、データ「１」の場合には、書き込み動作時のディスターブ量が多い方が、ディスターブ量が少ない場合に比べて、電界効果型トランジスタ１１２のオン状態が弱くなるので、電界効果型トランジスタ１１２に流れるドレイン電流が小さくなる。このため、データ「１」に対応するデータ信号では、図２３に示すように、書き込み動作時のディスターブ量が多い場合の方が、ディスターブ量が少ない場合に比べて、データの判定タイミングにおける電圧が小さくなる。
【特許文献１】特許第３２３９１０９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、図２０に示した１Ｔ２Ｃ型の強誘電体メモリでは、図２３に示すように、データの判定タイミングにおいてデータ「０」のデータ信号の電圧と、データ「１」のデータ信号の電圧との大小関係が、強誘電体キャパシタ１１３ａおよび１１３ｂに生じるディスターブ量が少ない場合と多い場合とによって逆転する場合がある。この場合には、データの誤判別が生じるという問題点がある。
【００１３】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、記憶手段に生じるディスターブ量が変化する場合にも、データの誤判別が発生するのを抑制することが可能なメモリを提供することである。
【課題を解決するための手段および発明の効果】
【００１４】
上記目的を達成するために、この発明の一の局面におけるメモリは、第１データおよび第２データのいずれか一方のデータを保持する記憶手段を含むメモリセルと、メモリセルから読み出されるデータ信号の変化率に基づいて、第１データまたは第２データの判別を行う第１データ判別回路とを備えている。
【００１５】
この一の局面によるメモリでは、上記のように、読み出し動作においてメモリセルから読み出されるデータ信号の変化率に基づいて、第１データ判別回路により第１データまたは第２データの判別を行うことによって、記憶手段に生じるディスターブ量が変化する場合にも、メモリセルから読み出されるデータ信号の変化率（立ち上がりの傾き）は、メモリセルから読み出される信号の絶対値に比べて変化しにくいので、記憶手段に生じるディスターブ量が変化する場合にも、データの誤判別が発生するのを抑制することができる。
【００１６】
上記一の局面によるメモリにおいて、好ましくは、メモリセルと第１データ判別回路との間に接続され、メモリセルから読み出されるデータ信号の微分信号を出力する微分回路をさらに備え、第１データ判別回路は、微分信号に基づいて、第１データまたは第２データの判別を行う。このように構成すれば、メモリセルから読み出されるデータ信号の微分信号は、メモリセルから読み出されるデータ信号の変化率に相当するので、読み出し動作において、容易に、メモリセルから読み出されるデータ信号の変化率に基づいて、第１データまたは第２データの判別を行うことができる。
【００１７】
上記一の局面によるメモリにおいて、好ましくは、記憶手段は、第１データおよび第２データのいずれか一方のデータを保持するキャパシタを含み、メモリセルは、キャパシタが接続されるゲートと、一対のソース／ドレインとを有するとともに、キャパシタの保持するデータに対応するデータ信号を出力するトランジスタを含み、トランジスタのソース／ドレインの一方は、第１データ判別回路に接続されている。このように構成すれば、キャパシタと、トランジスタとによって構成されるＦＥＴ型のメモリセルを備えたメモリにおいて、キャパシタに生じるディスターブ量が変化する場合にも、データの誤判別が発生するのを抑制することができる。
【００１８】
この場合において、好ましくは、キャパシタは、書き込み動作において所定の方向に分極する第１キャパシタと、書き込み動作において所定の方向と逆方向に分極する第２キャパシタとを含み、第１キャパシタおよび第２キャパシタは、トランジスタのゲートに接続されている。このように構成すれば、書き込み動作において第１キャパシタの電荷と、第１キャパシタと逆の極性を有する第２キャパシタの電荷とが相殺されることによってトランジスタのゲートには電荷が生じない。これにより、データを保持する際に第１キャパシタおよび第２キャパシタの各々のトランジスタのゲートに接続される側と反対側の電極の電位を０Ｖにする場合に、第１キャパシタおよび第２キャパシタの各々の分極状態を打ち消す方向の電界が第１キャパシタおよび第２キャパシタにそれぞれ印加されるのを抑制することができる。これにより、データを保持する際に第１キャパシタおよび第２キャパシタの分極量が減少するのを抑制することができる。
【００１９】
この場合において、さらに好ましくは、第１データ判別回路は、第１データおよび第２データのいずれか一方の出力信号が実質的に立ち上がった後で、かつ、第１データおよび第２データの他方の出力信号が立ち上がる途中のタイミングで、第１データまたは第２データの判別を行う。このように構成すれば、実質的に立ち上がった後の出力信号の変化率（立ち上がり後の傾き）は、立ち上がる途中の出力信号の変化率（立ち上がり途中の傾き）に比べて、小さくなるので、その出力信号の変化率に基づいて、容易に、第１データまたは第２データの判別を行うことができる。
【００２０】
上記一の局面によるメモリにおいて、好ましくは、微分回路と第１データ判別回路との間に接続され、微分信号の積分信号を出力する積分回路をさらに備え、第１データ判別回路は、積分信号に基づいて第１データまたは第２データの判別を行う。このように構成すれば、第１データに対応する微分信号の積分信号の大きさと第２データに対応する微分信号の積分信号の大きさとの差は第１データに対応する微分信号の大きさと第２データに対応する微分信号の大きさとの差に比べて大きくなる場合が多いので、容易に、第１データまたは第２データの判別を行うことができる。
【００２１】
上記一の局面によるメモリにおいて、好ましくは、メモリセルから読み出されるデータ信号の変化量に基づいて、第１データまたは第２データの判別を行う第２データ判別回路をさらに備えている。このように構成すれば、第１データ判別回路によりメモリセルから読み出されるデータ信号の変化率に基づいてデータの判別を行いながら、第２データ判別回路によりメモリセルから読み出されるデータ信号の変化量に基づいてデータの判別を行うことができる。これにより、データの判別をより確実に行うことができる。
【００２２】
上記一の局面によるメモリにおいて、記憶手段は、強誘電体膜を有する強誘電体キャパシタを含む。このように構成すれば、強誘電体膜を含む強誘電体キャパシタからなる記憶手段を備えたメモリにおいて、強誘電体キャパシタに生じるディスターブ量が変化する場合にも、データの誤判別が発生するのを抑制することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態を図面に基づいて説明する。
【００２４】
（第１実施形態）
図１は、本発明の第１実施形態による強誘電体メモリのメモリセルの構成を示した等価回路図である。図２は、図１に示した第１実施形態によるメモリセルを用いた強誘電体メモリの構成を示した等価回路図である。図３は、図２に示した第１実施形態による強誘電体メモリの微分回路の構成を示した等価回路図である。図４は、図２に示した第１実施形態による強誘電体メモリのセンスアンプの構成を示した等価回路図である。まず、図１〜図４を参照して、本発明の第１実施形態による強誘電体メモリの構成について説明する。
【００２５】
第１実施形態による強誘電体メモリのメモリセル１は、図１に示すように、ｎチャネルＭＯＳトランジスタからなる１つの電界効果型トランジスタ（ＦＥＴ）２のゲートに、２つの強誘電体キャパシタ３ａおよび３ｂが接続された１Ｔ２Ｃ型の構成を有している。なお、この電界効果型トランジスタ２は、本発明の「トランジスタ」の一例であり、強誘電体キャパシタ３ａおよび３ｂは、本発明の「記憶手段」および「キャパシタ」の一例である。また、２つの強誘電体キャパシタ３ａおよび３ｂは、強誘電体膜からなるとともに、所定の電圧を印加したときに生じる分極量が等しくなるように構成されている。
【００２６】
また、第１実施形態による強誘電体メモリでは、図２に示すように、上記の構成を有するメモリセル１が複数配置されることによってメモリセルアレイ４が構成されている。なお、図２では、図面の簡略化のため、２×２のメモリセル１を配置したメモリセルアレイ４を示している。また、メモリセルアレイ４において、強誘電体キャパシタ３ａの一方の電極は、電極線５ａに接続されている。また、強誘電体キャパシタ３ｂの他方の電極は、電極線５ｂに接続されている。また、電界効果型トランジスタ２のソース／ドレインの一方は、電圧供給線６に接続されるとともに、他方は、信号出力線７に接続されている。また、電界効果型トランジスタ２が形成される基板に電圧を印加するための制御線８が設けられている。また、信号出力線７には、一方端が接地された抵抗９が接続されている。この抵抗９は、電界効果型トランジスタ２を介して読み出されるデータ信号に対応する電流を電圧に変換する機能を有する。
【００２７】
ここで、第１実施形態では、信号出力線７に、微分回路１０が接続されている。この微分回路１０は、メモリセル１から出力されたデータ信号が入力されるとともに、その入力されたデータ信号の微分信号を出力するように構成されている。また、微分回路１０は、図３に示すように、キャパシタ１０ａと抵抗１０ｂとによって構成されている。このキャパシタ１０ａの一方の電極は、微分回路１０の入力端子１０ｃに接続されるとともに、他方の電極は、微分回路１０の出力端子１０ｄに接続されている。また、抵抗１０ｂの一方端は、キャパシタ１０ａの出力端子１０ｄ側に接続されるとともに、他方端は接地されている。
【００２８】
また、微分回路１０の出力端子１０ｄには、図２および図４に示すように、センスアンプ１１が接続されている。なお、このセンスアンプ１１は、本発明の「第１データ判別回路」の一例である。また、センスアンプ１１は、電圧センスアンプであり、微分回路１０から出力された微分信号に対応する電圧と、リファレンス回路（図示せず）から供給されるリファレンス信号の電圧（参照電圧）とを比較して増幅することによりメモリセル１から読み出されたデータがデータ「１」またはデータ「０」のどちらであるかを判別する機能を有する。
【００２９】
また、センスアンプ１１は、図４に示すように、クロスカップル型の構成を有している。具体的には、センスアンプ１１は、２つのｎチャネルトランジスタ１１ａおよび１１ｂと、２つのｐチャネルトランジスタ１１ｃおよび１１ｄとによって構成されている。また、ｎチャネルトランジスタ１１ａおよびｐチャネルトランジスタ１１ｃからなるＣＭＯＳインバータと、ｎチャネルトランジスタ１１ｂおよびｐチャネルトランジスタ１１ｄからなるＣＭＯＳインバータとの入出力が互いにクロスカップル接続されている。また、ノードＮＤ１には、微分回路９から出力された微分信号が入力されるデータ線１１ｅが接続されている。また、ノードＮＤ２には、リファレンス回路（図示せず）からリファレンス信号が入力されるリファレンス信号線１１ｆが接続されている。
【００３０】
また、ノードＮＤ３には、スタート信号ＳＮＬが入力されており、ノードＮＤ４には、スタート信号ＳＰＬが入力される。なお、このスタート信号ＳＮＬおよびＳＰＬは、微分信号と同期し、かつ、微分信号よりもタイミングが若干遅延した信号である。また、スタート信号ＳＰＬとしては、微分信号の電圧よりも大きな正電圧ＶＤＤが供給される一方、スタート信号ＳＮＬとしては、スタート信号ＳＰＬの極性を反転した負電圧−ＶＤＤが供給される。また、センスアンプ１１は、微分信号の電圧がリファレンス信号の電圧よりも大きい場合には、外部へＨレベル（ＶＤＤ）の信号を出力する一方、微分信号の電圧がリファレンス信号の電圧よりも小さい場合には、外部へＬレベル（−ＶＤＤ）の信号を出力するように構成されている。そして、センスアンプ１１からの出力信号がＨレベルの場合には、メモリセルから読み出されたデータは、データ「１」と判定されるとともに、Ｌレベルの場合には、メモリセルから読み出されたデータは、データ「０」と判定される。
【００３１】
図５は、本発明の第１実施形態によるメモリセルの書き込み動作時の分極状態を説明するための模式図である。図６は、本発明の第１実施形態によるメモリセルの読み出し動作時の分極状態を説明するための模式図である。図７は、本発明の第１実施形態によるメモリセルの読み出し動作を説明するための電圧波形図である。図８および図９は、図７に示したデータ信号に対応する電圧波形図である。次に、図２〜図９を参照して、第１実施形態による強誘電体メモリの書き込み動作および読み出し動作について説明する。
【００３２】
（書き込み動作）
メモリセル１にデータ「０」を書き込む場合には、図２に示すように、電極線５ａに書き込み電圧Ｖｗ（＞０Ｖ）を印加するとともに、電極線５ｂに０Ｖの電圧を印加する。また、制御線８は、０Ｖの電位に保持する。これにより、強誘電体キャパシタ３ａは、図５中のＡ方向に分極するとともに、強誘電体キャパシタ３ｂは、図５中のＢ方向に分極する。この状態を、第１実施形態では、データ「０」が書き込まれた状態と規定する。この際、強誘電体キャパシタ３ａおよび３ｂの分極量は等しくなる。これにより、強誘電体キャパシタ３ａおよび３ｂの各々による電荷が相殺されることによって、強誘電体キャパシタ３ａおよび３ｂに接続される電界効果型トランジスタ２のゲートには電荷が誘起されない。そして、この後、電極線５ａおよび５ｂ（図２参照）の電位を、共に、０Ｖにする。これにより、強誘電体キャパシタ３ａおよび３ｂに書き込まれたデータ「０」が保持される。この際、電界効果型トランジスタ２のゲートには電荷が誘起されていないので、強誘電体キャパシタ３ａおよび３ｂの分極方向と逆方向の電界が強誘電体キャパシタ３ａおよび３ｂに印加されない。これにより、強誘電体キャパシタ３ａおよび３ｂの分極量が減少するのが抑制される。
【００３３】
一方、メモリセル１にデータ「１」を書き込む場合には、電極線５ａに０Ｖの電圧を印加するとともに、電極線５ｂに書き込み電圧Ｖｗを印加する。これにより、強誘電体キャパシタ３ａは、図５中のＣ方向に分極するとともに、強誘電体キャパシタ３ｂは、図５中のＤ方向に分極する。この状態を、第１実施形態では、データ「１」が書き込まれた状態と規定する。また、この際、強誘電体キャパシタ３ａおよび３ｂの分極量は等しくなる。これにより、強誘電体キャパシタ３ａおよび３ｂの各々による電荷が相殺されることによって、強誘電体キャパシタ３ａおよび３ｂに接続される電界効果型トランジスタ２のゲートには電荷が誘起されない。そして、この後、電極線５ａおよび５ｂ（図２参照）の電位を、共に、０Ｖにする。これにより、強誘電体キャパシタ３ａおよび３ｂに書き込まれたデータ「１」が保持される。この際、電界効果型トランジスタ２のゲートには電荷が誘起されていないので、強誘電体キャパシタ３ａおよび３ｂの分極方向と逆方向の電界が強誘電体キャパシタ３ａおよび３ｂに印加されない。これにより、強誘電体キャパシタ３ａおよび３ｂの分極量が減少するのが抑制される。
【００３４】
なお、上記のように強誘電体キャパシタ３ａおよび３ｂにデータを書き込む際に、そのデータを書き込むメモリセル１以外のメモリセル１において強誘電体キャパシタ３ａおよび３ｂの分極量が減少するディスターブが発生する。たとえば、所定のメモリセル１にデータ「０」を書き込む際には、そのメモリセル１が繋がる電極線５ａ上の他のメモリセル１にも書き込み電圧Ｖｗが印加される。この際、その他のメモリセル１の強誘電体キャパシタ３ａおよび３ｂに元々データ「１」が保持されていた場合には、その強誘電体キャパシタ３ａおよび３ｂの分極方向と逆方向の電界が印加されるので、データ「１」を保持している強誘電体キャパシタ３ａおよび３ｂの分極量が減少する。このように、書き込み動作の際にデータを書き込むメモリセル１以外のメモリセル１において、元々保持しているデータの分極方向と逆方向の電圧が印加されることによってディスターブが発生する。
【００３５】
（読み出し動作）
メモリセル１に保持されているデータを読み出す際には、図２に示すように、電圧供給線６に所定の電圧を印加した後、電極線５ａに読み出し電圧Ｖｒ（＞０Ｖ）を印加するとともに、電極線５ｂをフローティング状態にする。また、制御線８は、０Ｖの電位に保持する。これにより、強誘電体キャパシタ３ａに図６中のＡ方向の電界が印加されることによって、所定量の正電荷が電界効果型トランジスタ２のゲートに誘起される。この際、強誘電体キャパシタ３ａおよび３ｂにデータ「０」が保持されている場合（図５中のデータ「０」参照）と、データ「１」が保持されている場合（図５中のデータ「１」参照）とで、電界効果型トランジスタ２のゲートに誘起される電荷量が異なる。
【００３６】
すなわち、図６に示すように、データ「１」が保持されている場合には、データ「０」が保持されている場合に比べて、より多くの正電荷が電界効果型トランジスタ２のゲートに誘起される。たとえば、データ「０」が保持されている状態（図５参照）で強誘電体キャパシタ３ａの電界効果型トランジスタ２側に−３の負電荷が存在するとともに、強誘電体キャパシタ３ｂの電界効果型トランジスタ２側に＋３の正電荷が存在する場合には、図６に示すように、読み出し電圧Ｖｒが印加されることにより強誘電体キャパシタ３ａの電界効果型トランジスタ２側に生じる−５の負電荷と、強誘電体キャパシタ３ｂの電界効果型トランジスタ２側の＋３の正電荷とが相殺される。これにより、電界効果型トランジスタ２のゲートには、＋２の正電荷が誘起される。一方、データ「１」が保持されている状態（図５参照）で強誘電体キャパシタ３ａの電界効果型トランジスタ２側に＋３の正電荷が存在するとともに、強誘電体キャパシタ３ｂの電界効果型トランジスタ２側に−３の負電荷が存在する場合には、図６に示すように、読み出し電圧Ｖｒが印加されることにより強誘電体キャパシタ３ａの電界効果型トランジスタ２側に生じる−５の負電荷と、強誘電体キャパシタ３ｂの電界効果型トランジスタ２側の−３の負電荷が合わされる。これにより、電界効果型トランジスタ２のゲートには、＋８の正電荷が誘起される。したがって、強誘電体キャパシタ３ａおよび３ｂにデータ「１」が保持されている場合には、データ「０」が保持されている場合に比べて、電界効果型トランジスタ２がより強いオン状態になる。このため、データ「１」の場合には、データ「０」の場合に比べて、電界効果型トランジスタ２に流れるドレイン電流が大きくなる。このため、データ「１」の場合には、データ「０」の場合に比べて、信号出力線７に流れる電流が大きくなる。
【００３７】
なお、書き込み動作時のディスターブによって、読み出し動作時に信号出力線７に流れる電流が変化する。すなわち、データ「０」を保持している場合（図５中のデータ「０」参照）において、ディスターブに起因して、強誘電体キャパシタ３ａの電界効果型トランジスタ２側の電荷量が−２に減少するとともに、強誘電体キャパシタ３ｂの電界効果型トランジスタ２側の電荷量が＋２に減少した場合には、読み出し動作（図６のデータ「０」参照）の際に、読み出し電圧Ｖｒが印加されることにより強誘電体キャパシタ３ａの電界効果型トランジスタ２側には−５の負電荷が生じるとともに、強誘電体キャパシタ３ｂの電界効果型トランジスタ２側には＋２の正電荷が生じる。なお、強誘電体キャパシタ３ａの電界効果型トランジスタ２側には、書き込み動作時のディスターブ量にかかわらず、読み出し電圧Ｖｒに応じた量の電荷が生じる。この場合には、電界効果型トランジスタ２のゲートには、ディスターブによる影響のない場合（図６のデータ「０」参照）の電荷（＋２の正電荷）よりも多い＋３の正電荷が誘起される。これにより、データ「０」の場合には、書き込み動作時のディスターブ量が多い方が、ディスターブ量が少ない場合に比べて、電界効果型トランジスタ２がより強いオン状態になるので、電界効果型トランジスタ２を流れるドレイン電流が大きくなる。
【００３８】
一方、データ「１」を保持している場合（図５中のデータ「１」参照）において、ディスターブに起因して、強誘電体キャパシタ３ａの電界効果型トランジスタ２側の電荷量が＋２に減少するとともに、強誘電体キャパシタ３ｂの電界効果型トランジスタ２側の電荷量が−２に減少した場合には、読み出し動作（図６のデータ「１」参照）の際に、強誘電体キャパシタ３ａの電界効果型トランジスタ２側には−５の負電荷が生じるとともに、強誘電体キャパシタ３ｂの電界効果型トランジスタ２側には−２の負電荷が生じる。なお、強誘電体キャパシタ３ａの電界効果型トランジスタ２側には、書き込み動作時のディスターブ量にかかわらず、読み出し電圧Ｖｒに応じた量の電荷が生じる。この場合には、電界効果型トランジスタ２のゲートには、ディスターブによる影響のない場合（図６のデータ「１」参照）の電荷（＋８の正電荷）よりも少ない＋７の正電荷が誘起される。これにより、データ「１」の場合には、書き込み動作時のディスターブ量が多い方が、ディスターブ量が少ない場合に比べて、電界効果型トランジスタ２のオン状態が弱くなるので、電界効果型トランジスタ２を流れるドレイン電流が小さくなる。
【００３９】
そして、信号出力線７に流れるデータ信号に対応する電流は、抵抗９（図２参照）により電圧に変換される。このように電圧に変換されたデータ信号は、図７〜図９のような電圧波形を示す。すなわち、データ「０」に対応するデータ信号の電圧波形は、読み出し電圧Ｖｒを印加した直後に急激に立ち上がるとともに、それ以降の変化はほとんどない。一方、データ「１」に対応するデータ信号の電圧波形は、データ「０」の場合に比べて緩やかに立ち上がるとともに、読み出し電圧Ｖｒの印加が終了する付近まで継続して増加する形状を示す。なお、上記したデータ「０」および「１」の場合のデータ信号の電圧波形は、書き込み動作時のディスターブ量が少ない場合と多い場合とで同様の傾向を示す。
【００４０】
また、データ「０」の場合には、書き込み動作時のディスターブ量が多くなるにつれて、読み出し動作時のデータ信号に対応する電流が大きくなるので、ディスターブ量が多い場合にデータ信号が到達する電圧は、ディスターブ量が少ない場合にデータ信号が到達する電圧に比べて大きくなる。また、データ「１」の場合には、書き込み動作時のディスターブ量が多くなるにつれて、読み出し動作時のデータ信号に対応する電流が小さくなるので、ディスターブ量が多い場合にデータ信号が到達する電圧は、ディスターブ量が少ない場合にデータ信号が到達する電圧に比べて小さくなる。これにより、データ信号の到達する電圧の大きさは、図７に示すように、書き込み動作時のディスターブ量が少ない場合と多い場合とで逆転する場合がある。すなわち、ディスターブ量が少ない場合には、データ「１」の場合のデータ信号の到達する電圧がデータ「０」の場合のデータ信号の電圧よりも大きい一方、ディスターブ量が多い場合には、データ「０」の場合のデータ信号の到達する電圧がデータ「１」の場合のデータ信号の到達する電圧よりも小さくなる場合がある。
【００４１】
次に、電圧に変換されたデータ信号は、微分回路１０に入力される。これにより、データ信号の電圧波形を微分した微分信号が微分回路１０から出力される。なお、微分回路１０から出力される微分信号は、データ信号の電圧の変化率（電圧波形の傾き）に対応した電圧信号となる。この微分信号は、図７に示すような電圧波形を有する。すなわち、データ「０」に対応する微分信号は、急激に立ち上がった後、すぐにもとの電圧に戻る一方、データ「１」に対応する微分信号は、データ「０」に対応する微分信号に比べて緩やかに立ち上がった後、徐々にもとの電圧に戻る。また、この微分信号の電圧波形の傾向は、書き込み動作時のディスターブ量が少ない場合と多い場合とで同様である。
【００４２】
そして、微分回路１０から出力された微分信号は、センスアンプ１１（図４参照）の一方のデータ線１１ｅに入力される。また、データ線１１ｅに微分信号が入力されるのに先立って、センスアンプ１１のもう一方のリファレンス信号線１１ｆには、リファレンス回路（図示せず）により生成されたリファレンス信号が入力される。そして、微分信号がセンスアンプ１１に入力されるタイミングと同期するとともに若干遅延したタイミングで、センスアンプ１１にスタート信号ＳＮＬおよびＳＰＬが入力される。そして、微分信号の電圧とリファレンス信号の電圧（参照電圧）とが比較されて増幅される。これにより、微分信号の電圧がリファレンス信号の電圧よりも大きい場合には、ｎチャネルトランジスタ１１ｂとｐチャネルトランジスタ１１ｃとがオン状態になるとともに、ｎチャネルトランジスタ１１ａとｐチャネルトランジスタ１１ｄとがオフ状態になる。これにより、ｐチャネルトランジスタ１１ｃを介してＨレベル（ＶＤＤ）のスタート信号ＳＰＬが供給されるノードＮＤ１の電位が上昇されるとともに、ｎチャネルトランジスタ１１ｂを介してＬレベル（−ＶＤＤ）のスタート信号ＳＮＬが供給されるノードＮＤ２の電位が低下される。このため、ｐチャネルトランジスタ１１ｃとｎチャネルトランジスタ１１ｂとがより強くオン状態になるので、ノードＮＤ１の電位はＶＤＤ（スタート信号ＳＰＬの電圧）に向かって上昇されるとともに、ノードＮＤ２の電位は−ＶＤＤ（スタート信号ＳＮＬの電圧）に向かって低下される。その結果、センスアンプ１１のデータ線１１ｅからＨレベル（ＶＤＤ）の信号が出力される。この場合には、メモリセル１から読み出したデータがデータ「１」であると判定される。
【００４３】
一方、微分信号の電圧がリファレンス信号の電圧よりも小さい場合には、ｎチャネルトランジスタ１１ａとｐチャネルトランジスタ１１ｄとがオン状態になるとともに、ｎチャネルトランジスタ１１ｂとｐチャネルトランジスタ１１ｃとがオフ状態になる。これにより、ｎチャネルトランジスタ１１ａを介してＬレベル（−ＶＤＤ）のスタート信号ＳＮＬが供給されるノードＮＤ１の電位が低下されるとともに、ｎチャネルトランジスタ１１ｄを介してＨレベル（ＶＤＤ）のスタート信号ＳＰＬが供給されるノードＮＤ２の電位が上昇される。このため、ｎチャネルトランジスタ１１ａとｐチャネルトランジスタ１１ｄとがより強くオン状態になるので、ノードＮＤ１の電位は−ＶＤＤ（スタート信号ＳＮＬの電圧）に向かって低下されるとともに、ノードＮＤ２の電位はＶＤＤ（スタート信号ＳＰＬの電圧）に向かって上昇される。その結果、センスアンプ１１のデータ線１１ｅからＬレベル（−ＶＤＤ）の信号が出力される。この場合には、メモリセル１から読み出したデータがデータ「０」であると判定される。
【００４４】
なお、読み出したデータのデータ「１」または「０」の判定は、図７に示すように、読み出し電圧を強誘電体キャパシタ３ａに印加した後の所定の判定タイミングで行う。この判定タイミングは、データ「０」に対応する微分信号がピークを過ぎてもとの電圧に戻った後、データ「１」に対応する微分信号が読み出し電圧印加前のもとの電圧に戻るまでの間のタイミングに設定する。つまり、データ「０」に対応するデータ信号が実質的に立ち上がった後、データ「１」に対応するデータ信号が立ち上がる途中のタイミングで判定を行う。なお、書き込み動作時のディスターブ量が少ない場合と多い場合とで、データ「１」および「０」の各々に対応する微分信号の電圧波形は同様の傾向を示すので、上記した読み出し動作のデータの判定タイミングでは、ディスターブ量が少ない場合も多い場合も、常に、データ「１」に対応する微分信号の電圧は、データ「０」に対応する微分信号の電圧よりも大きくなる。
【００４５】
なお、図８に示すように、書き込み動作時のディスターブ量が少ない場合において、従来のデータ信号の電圧を比較することによってデータの判定を行う方法では、データ「１」のデータ信号の電圧がデータ「０」のデータ信号の電圧以上の値になる時間ｔ１以降にデータの判定を行う必要がある。その一方、第１実施形態によるデータの判定方法では、時間ｔ１以前にデータ「１」のデータ信号の傾き（電圧の変化率）がデータ「０」のデータ信号の傾き（電圧の変化率）よりも大きくなるので、時間ｔ１以前にデータ「１」に対応する微分信号の電圧がデータ「０」に対応する微分信号の電圧よりも大きくなる。すなわち、図８に示すデータ「０」のデータ信号の電圧波形が実質的に立ち上がった後であれば、ｔ１以前でも、データ「１」のデータ信号の電圧波形の傾き（微分値）がデータ「０」のデータ信号の電圧波形の傾き（微分値）よりも大きくなる。これにより、第１実施形態によるデータの判定方法では、時間ｔ１以前にデータの判定を行うことが可能であるので、従来のデータ信号の電圧を比較することによりデータの判定を行う方法に比べて、より早くデータの判定を行うことが可能である。
【００４６】
第１実施形態では、上記のように、読み出し動作においてメモリセル１から読み出されるデータ信号の微分信号に基づいて、センスアンプ１１によりデータ「１」または「０」の判別を行うことによって、書き込み動作時に強誘電体キャパシタ３ａおよび３ｂに生じるディスターブ量が変化する場合にも、メモリセル１から読み出されるデータ信号の微分信号は、メモリセル１から読み出されるデータ信号の電圧に比べて変化しにくいので、強誘電体キャパシタ３ａおよび３ｂに生じるディスターブ量が変化する場合にも、データの誤判別が発生するのを抑制することができる。
【００４７】
図１０は、本発明の第１実施形態の変形例による強誘電体メモリの構成を示した等価回路図である。この第１実施形態の変形例による強誘電体メモリは、上記第１実施形態による強誘電体メモリと異なり、データ信号の微分信号に基づいてデータ「１」または「０」の判定を行うのに加えて、データ信号の電圧の変化量に基づいてデータ「１」または「０」の判定を行うように構成されている。具体的には、この第１実施形態の変形例による強誘電体メモリは、図１０に示すように、データ信号の電圧に基づいてデータ「１」または「０」の判定を行うためのセンスアンプ１２を備えている。なお、このセンスアンプ１２は、本発明の「第２データ判別回路」の一例である。また、センスアンプ１２の内部の構成は、上記第１実施形態によるセンスアンプ１１（図４参照）の構成と同様である。このセンスアンプ１２は、データ信号の電圧をリファレンス信号の電圧と比較することにより、データ信号の電圧がリファレンス信号の電圧よりも大きい場合にはＨレベルの信号を出力するとともに、小さい場合にはＬレベルの信号を出力するように構成されている。また、センスアンプ１２は、信号出力線７の抵抗９の接続点と微分回路１０との間に接続されている。また、この変形例による強誘電体メモリでは、抵抗９によりデータ信号の電流が電圧に変換された後、その変換されたデータ信号の電圧は、そのままセンスアンプ１２に入力されるとともに、微分回路１０によってさらに微分信号に変換された後、センスアンプ１１に入力されるように構成されている。第１実施形態の変形例による強誘電体メモリの上記以外の構成は、第１実施形態による強誘電体メモリの構成と同様である。
【００４８】
次に、図１０を参照して、第１実施形態の変形例による強誘電体メモリの動作について説明する。この第１実施形態の変形例による強誘電体メモリでは、読み出し動作において、メモリセル１から読み出されたデータ信号に対応する電流は、抵抗９により電圧に変換された後、センスアンプ１２および微分回路１０にそれぞれ入力される。これにより、センスアンプ１２では、データ信号の電圧とリファレンス信号の電圧とが比較される。そして、データ信号の電圧がリファレンス信号の電圧よりも大きい場合にはＨレベルの信号が出力されるとともに、データ信号の電圧がリファレンス信号の電圧よりも小さい場合にはＬレベルの信号が出力される。そして、Ｈレベルの信号が出力された場合には、メモリセル１から読み出されたデータがデータ「１」であると判別される一方、Ｌレベルの信号が出力された場合には、メモリセル１から読み出されたデータがデータ「０」であると判別される。また、データ信号が入力された微分回路１０からは、データ信号の電圧波形を微分した微分信号が出力される。この微分信号がセンスアンプ１１に入力されるとともに、センスアンプ１１において微分信号の電圧とリファレンス信号の電圧とが比較される。これにより、メモリセルから読み出されたデータがデータ「１」または「０」のどちらであるかが判定される。この際のセンスアンプ１１の動作は、上記第１実施形態によるセンスアンプ１１の動作と同様である。
【００４９】
そして、第１実施形態の変形例による強誘電体メモリでは、センスアンプ１１によるデータの判定結果と、センスアンプ１２によるデータの判定結果とによって、データ「１」または「０」を判別する。すなわち、書き込み動作時のディスターブ量が少ない場合には、図７に示すように、データ「１」のデータ信号の電圧は、データ「０」のデータ信号の電圧よりも大きくなるとともに、上記した判定タイミングにおけるデータ「１」に対応する微分信号の電圧は、データ「０」に対応する微分信号の電圧よりも大きくなる。このように、書き込み動作時のディスターブ量が少ない場合には、センスアンプ１１および１２の各々によるデータの判別結果が一致するので、データの判別をより確実に行うことができる。なお、ディスターブ量が多い場合には、データ信号の電圧の絶対値とリファレンス電圧の絶対値とを比較してデータの判別を行うセンスアンプ１２によるデータの誤判別が生じやすいので、センスアンプ１１および１２の各々によるデータの判別結果は、必ずしも一致しにくい。したがって、この第１実施形態の変形例は、ディスターブ量が少ない場合に有効である。
【００５０】
（第２実施形態）
図１１は、本発明の第２実施形態による強誘電体メモリの構成を示した等価回路図である。図１２は、図１１に示した第２実施形態による強誘電体メモリの積分回路の構成を示した等価回路図である。図１１および図１２を参照して、本発明の第２実施形態による強誘電体メモリの構成について説明する。
【００５１】
第２実施形態による強誘電体メモリは、上記第１実施形態による強誘電体メモリと異なり、データ信号の微分信号を積分信号に変換した後、その変換した積分信号に基づいてデータ「１」または「０」の判別を行うように構成されている。具体的には、第２実施形態による強誘電体メモリでは、図１１に示すように、微分回路１０とセンスアンプ１１との間に積分回路１３が接続されている。この積分回路１３は、図１２に示すように、抵抗１３ａとキャパシタ１３ｂとによって構成されている。抵抗１３ａの一方端には、微分信号が入力されるとともに、他方端には、一方の電極が接地されたキャパシタ１３ｂの他方の電極が接続されている。このような構成を有する積分回路１３からは、積分信号が出力されるとともに、その出力された積分信号は、センスアンプ１１に入力される。第２実施形態による強誘電体メモリの上記以外の構成は、上記第１実施形態による強誘電体メモリの構成と同様である。
【００５２】
次に、図１１および図１２を参照して、第２実施形態による強誘電体メモリの動作について説明する。第２実施形態による強誘電体メモリでは、読み出し動作において、メモリセル１のデータに対応する微分信号が積分回路１３に入力されることにより、その入力された微分信号の電圧波形を積分した積分信号が積分回路１３から出力される。なお、積分回路１３に入力される微分信号の電圧波形は、上記第１実施形態による微分信号の電圧波形（図７参照）と同様である。また、微分信号の電圧波形の積分値の電圧は、微分信号の電圧波形の面積に対応する値になる。したがって、データ「１」に対応する微分信号の電圧波形の面積は、図７に示すように、データ「０」に対応する微分信号の電圧波形の面積に比べて大きいので、データ「１」に対応する積分信号の電圧は、データ「０」に対応する積分信号の電圧に比べて大きくなる。
【００５３】
そして、積分信号は、センスアンプ１１に入力されるとともに、センスアンプ１１において積分信号の電圧とリファレンス信号の電圧とが比較されることにより、データ「１」または「０」の判別が行われる。この際のセンスアンプ１１の動作は、上記第１実施形態によるセンスアンプ１１の動作と同様である。すなわち、積分信号の電圧がリファレンス信号の電圧よりも大きい場合には、センスアンプ１１からＨレベルの信号が出力される一方、積分信号の電圧がリファレンス信号の電圧よりも小さい場合には、センスアンプ１１からＬレベルの信号が出力される。そして、センスアンプ１１からＨレベルの信号が出力された場合には、データ「１」と判定される一方、Ｌレベルの信号が出力された場合には、データ「０」と判定される。
【００５４】
また、第２実施形態では、データの判定タイミングをデータ「１」に対応する微分信号の電圧波形がピークを経て下がりきった後の所定のタイミングに設定する。すなわち、データ「１」に対応するデータ信号の電圧波形が完全に立ち上がった後の所定のタイミングでデータの判別を行う。これにより、データの判定タイミングにおける積分信号の電圧は、微分信号の立ち上がりの開始からピークを経て立ち下がるまでの電圧波形を積分した所定の値に固定される。このため、第２実施形態では、データの判定タイミングがわずかにずれた場合にも、データ判定時の積分信号の電圧が変化するのが抑制される。第２実施形態による強誘電体メモリの上記以外の動作は、第１実施形態による強誘電体メモリの動作と同様である。
【００５５】
第２実施形態では、上記のように、データ信号の微分信号の積分信号を出力する積分回路１３を設けるとともに、センスアンプ１１により、積分信号に基づいてデータ「１」または「０」の判別を行うことによって、データ「１」に対応する積分信号の電圧の大きさとデータ「０」に対応する積分信号の電圧の大きさとの差は、データ「１」に対応する微分信号の電圧の大きさとデータ「０」に対応する微分信号の電圧の大きさとの差に比べて大きくなる場合が多いので、容易に、データ「１」または「０」の判別を行うことができる。
【００５６】
図１３は、本発明の第２実施形態の変形例による強誘電体メモリの積分回路の構成を示した等価回路図である。この第２実施形態の変形例による強誘電体メモリでは、上記第２実施形態による強誘電体メモリと異なり、積分回路２３は、微分信号の電圧波形を積分するとともに、増幅した積分信号を出力するように構成されている。具体的には、積分回路２３は、抵抗２３ａ、２３ｂおよび２３ｃと、キャパシタ２３ｄと、オペアンプ２３ｅおよび２３ｆとを備えている。抵抗２３ａの一方端には、微分回路１０（図１１参照）から微分信号が入力されるとともに、他方端はオペアンプ２３ｅの反転入力端子に接続されている。また、オペアンプ２３ｅの出力と反転入力端子との間には、キャパシタ２３ｄが接続されている。また、オペアンプ２３ｅの非反転入力端子は接地されている。また、オペアンプ２３ｅの出力は、抵抗２３ｂを介してオペアンプ２３ｆの反転入力端子に入力されている。また、オペアンプ２３ｆの出力と反転入力端子との間には、抵抗２３ｃが接続されている。抵抗２３ｂと抵抗２３ｃとは同じ抵抗値を有する。したがって、オペアンプ２３ｆの増幅率は１になる。なお、オペアンプ２３ｆの非反転入力端子は、接地されている。また、オペアンプ２３ｆからセンスアンプ１１へ積分信号が出力される。第２実施形態の変形例による強誘電体メモリの上記以外の構成は、上記第２実施形態による強誘電体メモリの構成と同様である。
【００５７】
次に、図１１および図１３を参照して、第２実施形態の変形例による強誘電体メモリの動作について説明する。第２実施形態の変形例による強誘電体メモリでは、読み出し動作において、メモリセル１のデータに対応する微分信号が積分回路２３に入力される。そして、積分回路２３に入力された微分信号は、抵抗２３ａを介してオペアンプ２３ｅの反転入力端子に入力される。これにより、オペアンプ２３ｅから微分信号の電圧波形が積分されるとともに増幅された信号が出力される。この信号は、微分信号の極性が反転された極性を有する信号となる。そして、その信号は、抵抗２３ｂを介してオペアンプ２３ｆの反転入力端子に入力される。これにより、オペアンプ２３ｆからオペアンプ２３ｅの出力信号の極性が反転された極性を有する信号が出力される。したがって、積分回路２３からは、微分信号の電圧波形が積分されるとともに増幅され、かつ、微分信号と同じ極性を有する積分信号が出力される。そして、この出力された積分信号は、センスアンプ１１に入力される。そして、センスアンプ１１により積分信号の電圧とリファレンス信号の電圧とが比較されることによって、データ「１」または「０」の判別が行われる。第２実施形態の変形例による強誘電体メモリの上記以外の動作は、上記第２実施形態による強誘電体メモリの動作と同様である。
【００５８】
第２実施形態の変形例による強誘電体メモリでは、上記のように、積分回路２３から増幅された積分信号が出力されることにより、データの判別時においてデータ「１」に対応する積分信号の電圧とデータ「０」に対応する積分信号の電圧との差が大きくなるので、センスアンプ１１により容易にデータ「１」または「０」の判別を行うことができる。
【００５９】
（第３実施形態）
図１４は、本発明の第３実施形態による強誘電体メモリの構成を示した等価回路図である。図１４を参照して、本発明の第３実施形態による強誘電体メモリの構成について説明する。この第３実施形態による強誘電体メモリでは、上記第１実施形態による強誘電体メモリと異なり、１Ｔ型（１トランジスタ型）の強誘電体メモリに適用した例について説明する。
【００６０】
第３実施形態による強誘電体メモリのメモリセル３１は、図１４に示すように、電界効果型トランジスタ３２と、強誘電体キャパシタ３３とによって構成されている。なお、この電界効果型トランジスタ３２は、本発明の「トランジスタ」の一例であり、強誘電体キャパシタ３３は、本発明の「記憶手段」および「キャパシタ」の一例である。また、電界効果型トランジスタ３２は、ｎチャネルＭＯＳトランジスタによって構成されている。また、強誘電体キャパシタ３３は、強誘電体膜を含んでいる。また、メモリセル３１がマトリクス状に複数配置されることにより、メモリセルアレイ３４が構成されている。また、強誘電体キャパシタ３３の一方の電極は、電界効果型トランジスタ３２のゲートに接続されているとともに、他方の電極は、電極線３５に接続されている。また、電界効果型トランジスタ３２のソース／ドレインの一方は、電圧供給線３６に接続されるとともに、他方は、信号出力線３７に接続されている。また、電界効果型トランジスタ３２が形成される基板に電圧を印加するための制御線３８が設けられている。第３実施形態による強誘電体メモリの上記以外の構成は、上記第１実施形態による強誘電体メモリの構成と同様である。
【００６１】
図１５は、本発明の第３実施形態による強誘電体メモリの読み出し動作を説明するための電圧波形図である。次に、図１４および図１５を参照して、第３実施形態による強誘電体メモリの動作について説明する。なお、以下の説明において、強誘電体キャパシタ３３が図１４中のＥ方向に分極している状態をデータ「０」と規定するとともに、図１４中のＦ方向に分極している状態をデータ「１」と規定する。
【００６２】
（書き込み動作）
強誘電体キャパシタ３３にデータ「０」を書き込む場合には、電極線３５に０Ｖの電圧を印加するとともに、制御線３８に書き込み電圧Ｖｗ（＞０Ｖ）を印加する。これにより、強誘電体キャパシタ３３は、図１４中のＥ方向に分極するので、データ「０」が書き込まれる。一方、強誘電体キャパシタ３３にデータ「１」を書き込む場合には、電極線３５に書き込み電圧Ｖｗを印加するとともに、制御線３８に０Ｖの電圧を印加する。これにより、強誘電体キャパシタ３３は、図１４中のＦ方向に分極するので、データ「１」が書き込まれる。そして、データを書き込んだ後、電極線３５の電位を０Ｖにする。この際、強誘電体キャパシタ３３に接続される電界効果型トランジスタ３２のゲートには、所定量の正電荷が残存する。この正電荷の残存量は、強誘電体キャパシタ３３がデータ「１」を保持している場合の方が、データ「０」を保持している場合よりも多くなる。
【００６３】
なお、書き込み動作の際に、データを書き込むメモリセル３１以外のメモリセル３１においてディスターブが生じる。すなわち、データを書き込むメモリセル３１に繋がる電極線３５または制御線３８を介して、他のメモリセル３１にも書き込み電圧Ｖｗが印加される。これにより、その他のメモリセル３１の強誘電体キャパシタ３３の分極方向と逆方向の電界が印加される場合には、その強誘電体キャパシタ３３の分極量が減少するので、ディスターブが生じる。
【００６４】
（読み出し動作）
まず、電圧供給線３６に読み出し電圧Ｖｒ（＞０Ｖ）を印加する。強誘電体キャパシタ３３のデータが「１」の場合には、データが「０」の場合よりも多くの正電荷が電界効果型トランジスタ３２のゲートに残存しているので、データ「１」の場合にはデータ「０」の場合に比べて電界効果型トランジスタ３２がより強いオン状態になる。これにより、データ「１」の場合に電界効果型トランジスタ３２を介して信号出力線３７に出力されるデータ信号の電流は、データ「０」の場合のデータ信号の電流に比べて大きくなる。そして、データ信号は、抵抗９により電流が電圧に変化された後、微分回路１０に入力される。
【００６５】
この微分回路１０に入力されるデータ信号は、図１５に示すような電圧波形を有する。すなわち、データ「１」およびデータ「０」のどちらのデータ信号も、読み出し電圧Ｖｒを印加した直後から徐々に立ち上がる傾向を示す。また、データ「１」の場合のデータ信号の立ち上がりの傾き（電圧の変化率）は、データ「０」の場合のデータ信号の立ち上がりの傾き（電圧の変化率）に比べて大きくなる。このデータ信号の電圧波形の傾向は、書き込み動作時のディスターブ量が少ない場合も多い場合も同様である。そして、データ信号は、微分回路１０に入力される。これにより、微分回路１０から、データ信号の電圧波形を微分した微分信号が出力される。この微分信号は、図１５に示すような電圧波形を有する。すなわち、微分信号の電圧波形は、データ「１」の場合には、データ「０」の場合よりも大きな電圧のピークを示す。なお、この微分信号の電圧波形は、書き込み動作時のディスターブ量が少ない場合と多い場合とで同様の傾向を示す。
【００６６】
そして、微分信号は、センスアンプ１１に入力される。そして、データ「１」に対応する微分信号およびデータ「０」に対応する微分信号の電圧がピークに達する所定のタイミング（判定タイミング）で微分信号の電圧とリファレンス信号の電圧とを比較することにより、データ「１」または「０」の判別を行う。この判定タイミングにおいて、データ「１」の微分信号の電圧は、図１５に示すように、データ「０」の微分信号の電圧に比べて大きくなる。これは、書き込み動作においてディスターブ量が多い場合も、少ない場合も同様である。したがって、図１５に示すように、書き込み動作時のディスターブ量が多い場合に、データ「１」のデータ信号の電圧がリファレンス信号の電圧よりも小さくなることにより、データ信号の電圧とリファレンス信号の電圧とを比較する従来の判別方法では、データ「１」または「０」の判別ができない場合にも、微分信号に基づいてデータの判別を行うことが可能である。第３実施形態による強誘電体メモリの上記以外の動作は、上記第１実施形態による強誘電体メモリの動作と同様である。
【００６７】
第３実施形態では、上記のように構成することによって、１Ｔ型の強誘電体メモリにおいて、強誘電体キャパシタ３３のディスターブ量が変化する場合にも、読み出し動作においてデータの誤判別が発生するのを抑制することができる。
【００６８】
（第４実施形態）
図１６は、本発明の第４実施形態による強誘電体メモリのメモリセルの構成を示した等価回路図である。図１７は、本発明の第４実施形態による強誘電体メモリの構成を説明するための等価回路図である。図１８は、図１６に示した第４実施形態によるメモリセルを用いた強誘電体メモリの構成を示した等価回路図である。図１６〜図１８を参照して、第４実施形態による強誘電体メモリの構成について説明する。この第４実施形態では、単一の電界効果型トランジスタと単一の強誘電体キャパシタとを備えた１Ｔ１Ｃ型のメモリセルにおいて、データの破壊を伴う読み出し動作の後、データの再書き込みを行う例について説明する。
【００６９】
第４実施形態による強誘電体メモリのメモリセル４１は、図１６〜図１８に示すように、単一の電界効果型トランジスタ４２と、単一の強誘電体キャパシタ４３と、ゲート制御端子４４とを備えている。なお、この電界効果型トランジスタ４２は、本発明の「トランジスタ」の一例であり、強誘電体キャパシタ４３は、本発明の「記憶手段」および「キャパシタ」の一例である。また、ゲート制御端子４４は、本発明の「端子」の一例である。電界効果型トランジスタ４２のソース／ドレインの一方は、図１８に示すように、一方端が接地された抵抗９と微分回路１０とに接続されているとともに、他方は、電圧供給線４６に接続されている。また、電界効果型トランジスタ４２が形成される基板に電圧を印加するための制御線４８が設けられている。また、強誘電体キャパシタ４３の一方の電極は、電界効果型トランジスタ４２のゲートに接続されているとともに、他方の電極には、選択トランジスタ４９のソース／ドレインの一方が接続されている。また、選択トランジスタ４９のソース／ドレインの他方は、ビット線５０に接続されているとともに、ゲートは、ワード線５１に接続されている。
【００７０】
また、第４実施形態では、ゲート制御端子４４が強誘電体キャパシタ４３と電界効果型トランジスタ４２のゲートとの間に設けられている。このゲート制御端子４４は、データの書き込みおよび再書き込みを行う際に強誘電体キャパシタ４３に所定の電圧を印加するために設けられている。また、ゲート制御端子４４は、ゲート制御線５２に接続されている。このゲート制御線５２には、ゲート制御線５２に沿って設けられた別のメモリセル４１の強誘電体キャパシタ４３が接続されている。これにより、電界効果型トランジスタ４２は、ゲート制御線５２に沿って設けられた複数のメモリセル４１によって共有されている。すなわち、電界効果型トランジスタ４２は、第４実施形態による強誘電体メモリの出力段のみに設けられている。また、出力段以外のメモリセル４１は、単一の選択トランジスタ４９と、単一の強誘電体キャパシタ４３とからなる１トランジスタ１キャパシタ型の構成を有している。第４実施形態による強誘電体メモリの上記以外の構成は、上記第１実施形態による強誘電体メモリの構成と同様である。
【００７１】
次に、図１８を参照して、第４実施形態による強誘電体メモリの動作について説明する。なお、以下の動作の説明において、強誘電体キャパシタが図１８中のＧ方向に分極している状態をデータ「０」と規定するとともに、図１８中のＨ方向に分極している状態をデータ「１」と規定する。
【００７２】
（書き込み動作）
書き込み動作では、まず、ワード線５１に所定の電圧を印加する。これにより、そのワード線５１に繋がるすべての選択トランジスタ４９がオン状態になる。そして、強誘電体キャパシタ４３にデータ「０」を書き込む場合には、ビット線５０に０Ｖの電圧を印加するとともに、ゲート制御線５２に書き込み電圧Ｖｗ（＞０Ｖ）を印加する。これにより、強誘電体キャパシタ４３は図１８中のＧ方向に分極する。このため、強誘電体キャパシタ４３にデータ「０」が書き込まれる。一方、強誘電体キャパシタ４３にデータ「１」を書き込む場合には、ビット線５０に書き込み電圧Ｖｗを印加するとともに、ゲート制御線５２に０Ｖの電圧を印加する。これにより、強誘電体キャパシタ４３は図１８中のＨ方向に分極される。このため、強誘電体キャパシタ４３にデータ「１」が書き込まれる。
【００７３】
なお、データを書き込む際には、そのデータを書き込むメモリセル４１が繋がるゲート制御線５２上の他のメモリセル４１においてディスターブが生じる。たとえば、所定のメモリセル４１の強誘電体キャパシタ４３にデータ「０」を書き込む際に、そのメモリセル４１が繋がるゲート制御線５２上の他のメモリセル４１にもゲート制御線５２から書き込み電圧Ｖｗが印加される。この場合、その他のメモリセル４１の強誘電体キャパシタ４３に図１８中のＧ方向の電界が加えられる。これにより、その強誘電体キャパシタ４３がデータ「１」（分極方向Ｈ）を保持していた場合には、その強誘電体キャパシタ４３の分極量が減少されるので、ディスターブが生じる。
【００７４】
（読み出し動作）
読み出し動作では、まず、ワード線５１に所定の電圧を印加する。これにより、そのワード線５１に繋がるすべての選択トランジスタ４９がオン状態になる。そして、ビット線５０に読み出し電圧Ｖｒ（＞０Ｖ）を印加する。これにより、強誘電体キャパシタ４３に図１８中のＨ方向の電界が印加され、その結果、強誘電体キャパシタ４３は、図１８中のＨ方向に分極される。そして、この強誘電体キャパシタ４３の分極量に応じた正電荷が電界効果型トランジスタ４２のゲートに誘起される。強誘電体キャパシタ４３の保持しているデータがデータ「１」（分極方向Ｈ）の場合には、データ「０」（分極方向Ｇ）の場合に比べて、多くの正電荷が電界効果型トランジスタ４２のゲートに誘起される。これにより、強誘電体キャパシタ４３のデータがデータ「１」の場合には、データ「０」の場合に比べて、電界効果型トランジスタ４２がより強いオン状態になる。このため、データ「１」の場合は、データ「０」の場合に比べて、電界効果型トランジスタ４２を介して出力されるデータ信号の電流が大きくなる。そして、出力されたデータ信号は、抵抗９によって電流が電圧に変換される。この電圧に変換されたデータ信号の電圧波形は、上記第１実施形態による強誘電体メモリのデータ信号の電圧波形（図７参照）と同様の形状を示す。そして、データ信号が微分回路１０に入力されることにより、データ信号の電圧波形を微分した微分信号が微分回路１０から出力される。そして、センスアンプ１１により微分信号の電圧とリファレンス信号の電圧とが比較されることによってデータ「１」または「０」の判別が行われる。この際の第４実施形態による強誘電体メモリの動作は、上記した第１実施形態による強誘電体メモリの動作と同様である。
【００７５】
なお、第４実施形態による強誘電体メモリでは、読み出し電圧Ｖｒとして、強誘電体キャパシタ４３が分極反転する抗電圧以上の電圧が印加される。これにより、強誘電体キャパシタ４３がデータ「０」（分極方向Ｇ）を保持している場合には、そのデータは破壊されてデータ「１」（分極方向Ｈ）になる。このため、読み出し動作後に、再書き込み動作を行う。すなわち、読み出し動作後に、ゲート制御線５２に書き込み電圧Ｖｗを印加するとともに、ビット線５０に０Ｖの電圧を印加する。これにより、読み出し動作によって図１８中のＨ方向に分極した強誘電体キャパシタ４３は図１８中のＧ方向に分極するので、強誘電体キャパシタ４３にデータ「０」が再書き込みされる。
【００７６】
第４実施形態では、上記のように構成することによって、読み出し動作後に再書き込み動作を行う強誘電体メモリにおいて、強誘電体キャパシタ４３に生じるディスターブ量が変化する場合にも、データの誤判別が発生するのを抑制することができる。
【００７７】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００７８】
たとえば、上記実施形態では、記憶手段として強誘電体キャパシタを用いたが、本発明はこれに限らず、強誘電体キャパシタ以外の記憶手段を用いてもよい。
【００７９】
また、上記実施形態では、センスアンプを用いて、データ信号の微分信号の電圧とリファレンス信号の電圧とを比較することによりデータの判別を行ったが、本発明はこれに限らず、所定の比較回路などを用いて、データ信号の立ち上がり初期の傾きを記憶させた後、所定期間後のデータ信号の傾きと、記憶させた立ち上がり初期のデータ信号の傾きとを比較することによりデータの判別を行うようにしてもよい。
【００８０】
また、上記第４実施形態では、メモリの出力段以外のメモリセルとして、単一の選択トランジスタと単一の強誘電体キャパシタからなる１トランジスタ１キャパシタ型のメモリセルを用いた場合を例にとって説明したが、本発明はこれに限らず、出力段以外のメモリセルとして１トランジスタ１キャパシタ型以外の種々の構成を有するメモリセルを用いてもよい。
【図面の簡単な説明】
【００８１】
【図１】本発明の第１実施形態による強誘電体メモリのメモリセルの構成を示した等価回路図である。
【図２】図１に示した第１実施形態によるメモリセルを用いた強誘電体メモリの構成を示した等価回路図である。
【図３】図２に示した第１実施形態による強誘電体メモリの微分回路の構成を示した等価回路図である。
【図４】図２に示した第１実施形態による強誘電体メモリのセンスアンプの構成を示した等価回路図である。
【図５】本発明の第１実施形態によるメモリセルの書き込み動作時の分極状態を説明するための模式図である。
【図６】本発明の第１実施形態によるメモリセルの読み出し動作時の分極状態を説明するための模式図である。
【図７】本発明の第１実施形態によるメモリセルの読み出し動作を説明するための電圧波形図である。
【図８】図７に示したデータ信号に対応する電圧波形図である。
【図９】図７に示したデータ信号に対応する電圧波形図である。
【図１０】本発明の第１実施形態の変形例による強誘電体メモリの構成を示した等価回路図である。
【図１１】本発明の第２実施形態による強誘電体メモリの構成を示した等価回路図である。
【図１２】図１１に示した第２実施形態による強誘電体メモリの積分回路の構成を示した等価回路図である。
【図１３】本発明の第２実施形態の変形例による強誘電体メモリの積分回路の構成を示した等価回路図である。
【図１４】本発明の第３実施形態による強誘電体メモリの構成を示した等価回路図である。
【図１５】本発明の第３実施形態による強誘電体メモリの読み出し動作を説明するための電圧波形図である。
【図１６】本発明の第４実施形態による強誘電体メモリのメモリセルの構成を示した等価回路図である。
【図１７】本発明の第４実施形態による強誘電体メモリの構成を説明するための等価回路図である。
【図１８】図１６に示した第４実施形態によるメモリセルを用いた強誘電体メモリの構成を示した等価回路図である。
【図１９】従来の一例による強誘電体メモリのメモリセルの構成を示した等価回路図である。
【図２０】従来の１Ｔ２Ｃ型の強誘電体メモリのメモリセルの構成を示した等価回路図である。
【図２１】従来の１Ｔ２Ｃ型のメモリセルの書き込み動作時の分極状態を説明するための模式図である。
【図２２】従来の１Ｔ２Ｃ型のメモリセルの読み出し動作時の分極状態を説明するための模式図である。
【図２３】従来提案されたメモリセルの読み出し動作を説明するための電圧波形図である。
【符号の説明】
【００８２】
１、３１、４１  メモリセル
２、３２、４２  電界効果型トランジスタ（トランジスタ）
３ａ、３ｂ、３３、４３  強誘電体キャパシタ（記憶手段、キャパシタ）
４、３４  メモリセルアレイ
５ａ、５ｂ、３５  電極線
６、３６、４６  電圧供給線
７、３７  信号出力線
８、３８、４８  制御線
９  抵抗
１０  微分回路
１１  センスアンプ（第１データ判別回路）
１２  センスアンプ（第２データ判別回路）
１３、２３  積分回路
４４  ゲート制御端子（端子）
４９  選択トランジスタ
５０  ビット線
５１  ワード線
５２  ゲート制御線
【図１】
2005259223.tif 000003
【図２】
2005259223.tif 000004
【図３】
2005259223.tif 000005
【図４】
2005259223.tif 000006
【図５】
2005259223.tif 000007
【図６】
2005259223.tif 000008
【図７】
2005259223.tif 000009
【図８】
2005259223.tif 000010
【図９】
2005259223.tif 000011
【図１０】
2005259223.tif 000012
【図１１】
2005259223.tif 000013
【図１２】
2005259223.tif 000014
【図１３】
2005259223.tif 000015
【図１４】
2005259223.tif 000016
【図１５】
2005259223.tif 000017
【図１６】
2005259223.tif 000018
【図１７】
2005259223.tif 000019
【図１８】
2005259223.tif 000020
【図１９】
2005259223.tif 000021
【図２０】
2005259223.tif 000022
【図２１】
2005259223.tif 000023
【図２２】
2005259223.tif 000024
【図２３】
2005259223.tif 000025