(57)【要約】【課題】ＭＯＳ型トランジスタが形成された半導体基板上の配線層中に、プラズマＳｉＮ膜が配置されてなる半導体装置であって、ＭＯＳ型トランジスタの閾値電圧の変動を抑制することができ、安価に製造することのできる半導体装置を提供する。【解決手段】ＭＯＳ型トランジスタが形成された半導体基板１上の配線層中に、プラズマ窒化シリコン（ＳｉＮ）膜７ａが配置されてなる半導体装置１００であって、プラズマＳｉＮ膜７ａの膜厚が、４０ｎｍより大きく、１００ｎｍより小さい半導体装置１００とする。【選択図】        図１
2005310915.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳ型トランジスタが形成された半導体基板上の配線層中に、プラズマ窒化シリコン（ＳｉＮ）膜が配置されてなる半導体装置であって、
前記プラズマＳｉＮ膜の膜厚が、４０ｎｍより大きく、１００ｎｍより小さいことを特徴とする半導体装置。
【請求項２】
前記プラズマＳｉＮ膜が、複数層に分かれて配置されてなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記配線層が、２層のアルミニウム配線を有する配線層であり、
前記プラズマＳｉＮ膜が、１層目のアルミニウム配線上に積層配置されてなることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記配線層が、ＳＯＧ膜を有する配線層であり、
前記プラズマＳｉＮ膜が、前記ＳＯＧ膜より下層に配置されてなることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記配線層が、前記ＭＯＳ型トランジスタのゲート電極を覆うＢＰＳＧ膜を有する配線層であり、
前記プラズマＳｉＮ膜が、前記ＢＰＳＧ膜上に積層配置されてなることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記ＭＯＳ型トランジスタが、ＣＭＯＳトランジスタであることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ型トランジスタが形成された半導体基板上の配線層中に、プラズマ窒化シリコン（ＳｉＮ）膜が配置されてなる半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳ型トランジスタが形成された半導体基板上の配線層中に、プラズマＳｉＮ膜が配置されてなる半導体装置が、例えば、特開平９−２２３７９８号公報（特許文献１）に開示されている。
【０００３】
表面保護膜や層間絶縁膜として一般的に用いられるプラズマＳｉＮ膜の膜中には、Ｓｉ−Ｈ結合から遊離した水素イオンが多く存在する。このようなプラズマＳｉＮ膜をＭＯＳ型トランジスタが形成された半導体基板上の配線層中に配置した場合、膜中に遊離している水素イオンがＭＯＳ型トランジスタに侵入し、ゲート絶縁膜の劣化を引き起こして、ＭＯＳ型トランジスタの閾値電圧が変動する。このため特許文献１に開示された半導体装置では、上記の一般的なプラズマＳｉＮ膜の下層に、Ｓｉ−Ｈ結合量を低減したプラズマＳｉＮ膜を配置している。この構造においては、上層の一般的なプラズマＳｉＮ膜の膜中に存在する水素イオンがＭＯＳ型トランジスタに向かって侵入しようとする場合、Ｓｉ−Ｈ結合量を低減したプラズマＳｉＮ膜でシリコン（Ｓｉ）のダングリングボンドと結合してトラップされる。これにより、水素イオンのＭＯＳ型トランジスタへの侵入を抑制することができ、その結果、ゲート酸化膜の劣化によるＭＯＳ型トランジスタの閾値電圧の変動を抑制することができる。
【特許文献１】特開平９−２２３７９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示された半導体装置は、上記のようにＭＯＳ型トランジスタの閾値電圧の変動を抑制することができる反面、成膜条件の異なる２層のプラズマＳｉＮ膜を形成する必要があり、製造コストが増大してしまう。
【０００５】
そこで本発明は、ＭＯＳ型トランジスタが形成された半導体基板上の配線層中に、プラズマＳｉＮ膜が配置されてなる半導体装置であって、ＭＯＳ型トランジスタの閾値電圧の変動を抑制することができ、安価に製造することのできる半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００６】
請求項１に記載の発明は、ＭＯＳ型トランジスタが形成された半導体基板上の配線層中に、プラズマ窒化シリコン（ＳｉＮ）膜が配置されてなる半導体装置であって、前記プラズマＳｉＮ膜の膜厚が、４０ｎｍより大きく、１００ｎｍより小さいことを特徴としている。
【０００７】
ＭＯＳ型トランジスタ等のデバイスへの水分浸入を防止するため、半導体装置の表面には、保護膜としてプラズマ窒化シリコン（ＳｉＮ）膜等が形成される。しかしながら、デバイスへの水分浸入をより確実に防止するため、表面だけでなく、配線層中にもプラズマ窒化シリコン（ＳｉＮ）膜が配置されてなる半導体装置がある。
【０００８】
上記請求項１の半導体装置においては、配線層中に配置されるプラズマＳｉＮ膜の膜厚を４０ｎｍより大きく設定することで、当該プラズマＳｉＮ膜の上層にある水分の内部（ＭＯＳ型トランジスタ）への侵入を、当該プラズマＳｉＮ膜において阻止することができる。また、膜厚を１００ｎｍより小さく設定することで、当該プラズマＳｉＮ膜の膜中に遊離している水素イオンの量も低く抑えることができ、遊離水素イオンの内部（ＭＯＳ型トランジスタ）への浸入を抑制することができる。従って、水分や水素イオンの浸入によるゲート絶縁膜の劣化、およびそれによるＭＯＳ型トランジスタの閾値電圧の変動を抑制することができる。また、上記の水分や水素イオンの浸入抑制にあたっては、配線層中に配置されるプラズマＳｉＮ膜の膜厚を好適に設定するだけであり、従来のように成膜条件の異なる２層のプラズマＳｉＮ膜を形成する必要がなく、当該半導体装置を安価に製造することができる。
【０００９】
請求項２に記載のように、前記プラズマＳｉＮ膜は、複数層に分けて配置することができる。
【００１０】
請求項３に記載のように、前記配線層が、２層のアルミニウム配線を有する配線層である場合には、前記プラズマＳｉＮ膜が、１層目のアルミニウム配線上に積層配置されてなることが好ましい。これにより、ＭＯＳ型トランジスタの閾値電圧の変動を抑制することができると共に、１層目のアルミニウム配線の水分等による劣化を抑制することができる。
【００１１】
請求項４に記載のように、前記配線層が、ＳＯＧ膜を有する配線層である場合には、前記プラズマＳｉＮ膜が、前記ＳＯＧ膜より下層に配置されてなることが好ましい。
【００１２】
ＳＯＧ膜は、一般的に、水分を多く含んだ膜として形成される。従って、このＳＯＧ膜より下層にプラズマＳｉＮ膜を配置することで、ＳＯＧ膜の膜中に含まれる水分のＭＯＳ型トランジスタへの浸入を効果的に抑制することができる。従って、水分や水素イオンの浸入によるゲート絶縁膜の劣化、およびそれによるＭＯＳ型トランジスタの閾値電圧の変動を効果的に抑制することができる。
【００１３】
請求項５に記載のように、前記配線層が、前記ＭＯＳ型トランジスタのゲート電極を覆うＢＰＳＧ膜を有する配線層である場合には、前記プラズマＳｉＮ膜は、前記ＢＰＳＧ膜上に積層配置することもできる。これによって、ＭＯＳ型トランジスタに近い位置で水分や水素イオンの浸入を阻止することができ、ＭＯＳ型トランジスタにおけるゲート絶縁膜の劣化を確実に抑制することができる。
【００１４】
請求項６に記載のように、上記半導体装置は、前記ＭＯＳ型トランジスタが、ＣＭＯＳトランジスタである場合に好適である。ＣＭＯＳトランジスタは、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの閾値電圧のペア性が要求される。上記半導体装置においては、閾値電圧の変動が抑制されるため、ペア性が崩れ難く、長期に渡って安定した動作が可能となる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【００１６】
図１（ａ）は、本発明の半導体装置の一例で、半導体装置１００の模式的な断面図である。
【００１７】
図１（ａ）に示す半導体装置１００は、ＭＯＳ型トランジスタ (Metal Oxide Semiconductor transistor)を有する半導体装置である。図１（ａ）に示す半導体装置１００では、シリコン（Ｓｉ）半導体基板１の表層部に、ソースおよびドレインの２つのｐ＋拡散領域が形成されている。また、半導体基板１上には、ゲート絶縁膜２とＬＯＣＯＳ３が形成され、２つのｐ＋拡散領域に挟まれたゲート絶縁膜２上にポリシリコン（Ｐｏｌｙ−Ｓｉ）からなるゲート電極４が配置されて、ＰチャネルＭＯＳトランジスタが形成されている。
【００１８】
ＰチャネルＭＯＳトランジスタが形成された半導体基板１上の配線層には、ＢＰＳＧ（Boron-doped Phospho-Silicate Glass）膜５が形成されている。ＢＰＳＧ膜５上には１層目の第１アルミニウム（Ａｌ）配線６が形成され、ＰチャネルＭＯＳトランジスタのソースおよびドレインの２つのｐ＋拡散領域に接続している。第１アルミニウム配線６およびＢＰＳＧ膜５上には、プラズマＳｉＮ膜７ａが形成されている。プラズマＳｉＮ膜７ａの膜厚は、後述するように、４０ｎｍより大きく、１００ｎｍより小さい値に設定される。プラズマＳｉＮ膜７ａの上には、第１ＴＥＯＳ（Tetra-Etyl Ortho-Silicate）膜８が形成されている。ＴＥＯＳ膜８の上の所定領域にはＳＯＧ（Spin On Glass）膜９が形成され、このＳＯＧ膜９にて表面の平滑化が図られている。ＳＯＧ膜９および第１ＴＥＯＳ膜８上には、第２ＴＥＯＳ膜１０が形成されている。第２ＴＥＯＳ膜１０上には、第２アルミニウム（Ａｌ）配線１１が形成されている。また、第２アルミニウム配線１１および第２ＴＥＯＳ膜１０上には、保護膜として、酸化シリコン（ＳｉＯ）膜１２およびプラズマ窒化シリコン（ＳｉＮ）膜１３が積層配置されている。最表面のプラズマＳｉＮ膜１３の膜厚は、外部からの水分の浸入を阻止するために、１６００ｎｍの値に設定されている。
【００１９】
図１（ａ）に示す半導体装置１００では、ＰチャネルＭＯＳトランジスタへの水分浸入を防止するため、表面保護膜として、防水性の高いプラズマ窒化シリコン（ＳｉＮ）膜１３が形成される。しかしながら、ＰチャネルＭＯＳトランジスタへの水分浸入をより確実に防止するため、表面だけでなく、配線層中にもプラズマ窒化シリコン（ＳｉＮ）膜７ａが配置されている。
【００２０】
図１（ａ）に示す半導体装置１００においては、配線層中に配置されたプラズマＳｉＮ膜７ａが、ＳＯＧ膜９より下層に配置されている。ＳＯＧ膜９は、一般的に、水分を多く含んだ膜として形成される。従って、このＳＯＧ膜９より下層にプラズマＳｉＮ膜７ａを配置することで、ＳＯＧ膜９の膜中に含まれる水分のＰチャネルＭＯＳトランジスタへの浸入を効果的に抑制することができる。プラズマＳｉＮ膜７ａによる水分の浸入阻止効果は、膜厚が大きいほど効果的である。一方、背景技術において説明したように、プラズマＳｉＮ膜７ａの膜中には、Ｓｉ−Ｈ結合から遊離した水素イオンが多く存在する。従って、プラズマＳｉＮ膜７ａの膜厚が大きくなると、膜中に遊離している水素イオン量も多くなって、ＰチャネルＭＯＳトランジスタへ浸入するの水素イオン量も増大すると考えられる。このため、プラズマＳｉＮ膜７ａの膜厚を好適に設定する必要がある。
【００２１】
図１（ｂ）は、図１（ａ）の半導体装置１００におけるプラズマＳｉＮ膜７ａの膜厚を変えた試料について、室内で、１５０℃、１０００分間放置し、閾値電圧Ｖｔの変動量を調べた結果である。
【００２２】
図１（ｂ）の測定結果より、閾値電圧Ｖｔの変動量は、プラズマＳｉＮ膜７ａの膜厚が５０［ｎｍ］付近で最も小さくなり、膜厚が５０［ｎｍ］より小さい領域では、膜厚が小さくなるに従い変動量が急激に大きくなる。これは、プラズマＳｉＮ膜７ａの膜厚が５０［ｎｍ］より小さい領域では、ＳＯＧ膜９からの水分の浸入を阻止できなくなるためと考えられる。また、膜厚が５０［ｎｍ］より大きい領域においても、膜厚が大きくなるに従い変動量が増大し、特に膜厚が１００［ｎｍ］より大きい領域では、膜厚が大きくなるに従い変動量がゆるやかに増大する。これは、プラズマＳｉＮ膜７ａの膜厚が大きくなるに従い膜中に存在する水素イオンも多くなって、これがＰチャネルＭＯＳトランジスタへ浸入するためと考えられる。
【００２３】
図１（ｂ）の測定結果を反映して、図１（ａ）に示す半導体装置１００においては、配線層中に配置されるプラズマＳｉＮ膜７ａの膜厚を、４０ｎｍより大きく、１００ｎｍより小さい値に設定している。膜厚を４０ｎｍより大きく設定することで、プラズマＳｉＮ膜７ａの上層にある水分の内部（ＰチャネルＭＯＳトランジスタ）への侵入を、このプラズマＳｉＮ膜７ａにおいて阻止することができる。また、膜厚を１００ｎｍより小さく設定することで、このプラズマＳｉＮ膜７ａの膜中に遊離している水素イオンの量も低く抑えることができ、遊離水素イオンの内部（ＰチャネルＭＯＳトランジスタ）への浸入を抑制することができる。従って、水分や水素イオンの浸入によるゲート絶縁膜２の劣化、およびそれによるＰチャネルＭＯＳトランジスタの閾値電圧の変動を抑制することができる。また、上記の水分や水素イオンの浸入抑制にあたっては、配線層中に配置されるプラズマＳｉＮ膜７ａの膜厚を好適に設定するだけであり、前述した特許文献１の半導体装置のように、成膜条件の異なる２層のプラズマＳｉＮ膜を形成する必要がなく、図１（ａ）に示す半導体装置１００を安価に製造することができる。
【００２４】
また、図１（ａ）に示す半導体装置１００においては、プラズマＳｉＮ膜７ａが、１層目のアルミニウム配線６上に積層配置されている。これにより、ＰチャネルＭＯＳトランジスタの閾値電圧の変動を抑制することができると共に、１層目のアルミニウム配線６の水分等による劣化を抑制することができる。
【００２５】
図２〜図４は、本発明における別の半導体装置の例で、半導体装置１０１〜１０３の模式的な断面図である。
【００２６】
図２〜図４に示す半導体装置１０１〜１０３においては、半導体基板１上の配線層中に配置されるプラズマＳｉＮ膜の配置位置が、図１（ａ）に示す半導体装置１００の場合と異なっている。図２に示す半導体装置１０１では、プラズマＳｉＮ膜７ｂが、ＳＯＧ膜の直下に配置されている。これによって、ＳＯＧ膜９の膜中に含まれる水分の下層への浸入を効果的に抑制することができる。図３に示す半導体装置１０２では、プラズマＳｉＮ膜７ｃが、ＰチャネルＭＯＳトランジスタのゲート電極４を覆うＢＰＳＧ膜５上に積層配置されている。これによって、ＰチャネルＭＯＳトランジスタに近い位置で水分や水素イオンの浸入を阻止することができ、ＰチャネルＭＯＳトランジスタにおけるゲート絶縁膜２の劣化を確実に抑制することができる。図４に示す半導体装置１０３では、プラズマＳｉＮ膜が複数層に分けて配置され、プラズマＳｉＮ膜７ｄが、ＳＯＧ膜の直下に配置されると共に、プラズマＳｉＮ膜７ｅが、ＰチャネルＭＯＳトランジスタのゲート電極４を覆うＢＰＳＧ膜５上に積層配置されている。
【００２７】
図１〜図４の半導体装置１００〜１０３で示したように、プラズマＳｉＮ膜は、配線層中の任意位置に配置することができ、また分散して配置することもできる。しかしながら、ＰチャネルＭＯＳトランジスタへの水分や水素イオンの浸入を抑制するためには、いずれの場合も、配線層中にあるプラズマＳｉＮ膜の全体膜厚を、４０ｎｍより大きく、かつ１００ｎｍより小さく設定する必要がある。
【００２８】
図１〜図４の半導体装置１００〜１０３は、いずれも、ＰチャネルＭＯＳトランジスタが形成された半導体装置であった。これに限らず、上記した配線層中のプラズマＳｉＮ膜の効果は、ＮチャネルＭＯＳトランジスタが形成された半導体装置についても同様である。従って、任意のＭＯＳ型トランジスタを有する半導体装置に適用することができる。特に、ＭＯＳ型トランジスタが、ＣＭＯＳトランジスタである場合に好適である。ＣＭＯＳトランジスタは、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの閾値電圧のペア性が要求される。上記した半導体装置においては、閾値電圧の変動が抑制されるため、ペア性が崩れ難く、長期に渡って安定した動作が可能となる。
【図面の簡単な説明】
【００２９】
【図１】（ａ）は、本発明の半導体装置の一例を示す模式的な断面図である。（ｂ）は、（ａ）の半導体装置におけるプラズマＳｉＮ膜の膜厚を変えた試料について、閾値電圧Ｖｔの変動量を調べた結果である。
【図２】本発明における別の半導体装置の例を示す模式的な断面図である。
【図３】本発明における別の半導体装置の例を示す模式的な断面図である。
【図４】本発明における別の半導体装置の例を示す模式的な断面図である。
【符号の説明】
【００３０】
１００〜１０３  半導体装置
１  半導体基板
２  ゲート絶縁膜
３  ＬＯＣＯＳ
４  ゲート電極
５  ＢＰＳＧ膜
６  第１アルミニウム配線
７ａ〜７ｅ  プラズマＳｉＮ膜（配線層中）
８  第１ＴＥＯＳ膜
９  ＳＯＧ膜
１０  第２ＴＥＯＳ膜
１１  第２アルミニウム配線
１２  酸化シリコン膜
１３  プラズマＳｉＮ膜（最表面）
【図１】
2005310915.tif 000003
【図２】
2005310915.tif 000004
【図３】
2005310915.tif 000005
【図４】
2005310915.tif 000006