(57)【要約】【課題】接合深さが浅いＬＤＤ領域の不純物濃度の低下を抑制する。【解決手段】半導体装置の製造方法は、半導体基板に形成された複数のＭＯＳトランジスタを有する半導体装置の製造方法であって、前記半導体基板上に前記複数のＭＯＳトランジスタに夫々対応するように複数のゲート電極構造を形成する工程と、前記複数のＭＯＳトランジスタのＬＤＤ領域の接合深さが深い順に、前記複数のゲート電極構造の両側で前記半導体基板の表面内にＬＤＤ領域を形成する工程とを含む。【選択図】      図１
2005209836.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された複数のＭＯＳトランジスタを有する半導体装置の製造方法であって、
前記半導体基板上に前記複数のＭＯＳトランジスタに夫々対応するように複数のゲート電極構造を形成する工程と、
前記複数のＭＯＳトランジスタのＬＤＤ領域の接合深さが深い順に、前記複数のゲート電極構造の両側で前記半導体基板の表面内にＬＤＤ領域を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記複数のＭＯＳトランジスタは、第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタよりもＬＤＤ領域の接合深さが浅い第２ＭＯＳトランジスタとを具備し、
前記ＬＤＤ領域を形成する工程は、
前記半導体基板の前記第２ＭＯＳトランジスタを形成する第２領域を第１レジスト膜で被覆する工程と、
前記第１レジスト膜をマスクとして、前記半導体基板の前記第１ＭＯＳトランジスタを形成する第１領域に対して不純物イオンを注入し、前記第１ＭＯＳトランジスタのＬＤＤ領域を形成する工程と、
前記第１レジスト膜を剥離する工程と、
前記第１領域を第２レジスト膜で被覆する工程と、
前記第２レジスト膜をマスクとして、前記第２領域に対して不純物イオンを注入し、前記第２ＭＯＳトランジスタのＬＤＤ領域を形成する工程と、
前記第２レジスト膜を剥離する工程を具備することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
半導体基板に形成された複数のＭＯＳトランジスタを有する半導体装置の製造方法であって、
前記半導体基板上に前記複数のＭＯＳトランジスタに夫々対応するように複数のゲート電極構造を形成する工程と、
前記複数のＭＯＳトランジスタのＬＤＤ領域内における注入不純物濃度のピーク深さが深い順に、前記複数のゲート電極構造の両側で前記半導体基板の表面内に前記ＬＤＤ領域を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項４】
前記複数のＭＯＳトランジスタは、第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタよりもＬＤＤ領域内における注入不純物濃度のピーク深さが浅い第２ＭＯＳトランジスタとを具備し、
前記ＬＤＤ領域を形成する工程は、
前記半導体基板の前記第２ＭＯＳトランジスタを形成する第２領域を第１レジスト膜で被覆する工程と、
前記第１レジスト膜をマスクとして、前記半導体基板の前記第１ＭＯＳトランジスタを形成する第１領域に対して不純物イオンを注入し、前記第１ＭＯＳトランジスタのＬＤＤ領域を形成する工程と、
前記第１レジスト膜を剥離する工程と、
前記第１領域を第２レジスト膜で被覆する工程と、
前記第２レジスト膜をマスクとして、前記第２領域に対して不純物イオンを注入し、前記第２ＭＯＳトランジスタのＬＤＤ領域を形成する工程と、
前記第２レジスト膜を剥離する工程を具備することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記ＬＤＤ領域を形成する工程は、前記複数のＭＯＳトランジスタの一部のＬＤＤ領域の接合深さが略同一の場合には、前記ＬＤＤ領域の注入不純物濃度のピーク深さが深い順に形成することを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、特にＬＤＤ（Lightly Doped Drain）構造を有するＭＯＳ（Metal Oxide Semiconductor）トランジスタを備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路の高集積化及び縮小化に伴い、半導体集積回路に設けられるＭＯＳトランジスタにおける短チャネル効果の抑制および駆動能力の向上を図るため、ＭＯＳトランジスタにＬＤＤ構造が採用されるのが一般的である。
【０００３】
ＬＤＤ構造は、ソース及びドレイン領域の端に低濃度の不純物領域（ＬＤＤ領域）を設けている。一般に、このＬＤＤ領域は、ゲート電極の側壁絶縁膜形成前に予めゲート電極をマスクとして低濃度の不純物のイオン注入することにより形成する。
【０００４】
ところで、同一半導体基板上にＬＤＤ領域の接合深さが異なる複数のＭＯＳトランジスタを形成する場合がある。これは、半導体集積回路内で複数の電源電圧を扱う場合や、各ＭＯＳトランジスタに求められる信頼性の違い等があるためである。このように同一半導体基板上にＬＤＤ領域の接合深さが異なる複数のＭＯＳトランジスタを形成する場合、所定の接合深さを有するＭＯＳトランジスタの形成予定領域を露出するように上記半導体基板上にレジスト膜をパターニングし、不純物のイオン注入を行う。その後、上記レジスト膜を剥離する。そして、これらの工程が異なる接合深さを有するＭＯＳトランジスタのＬＤＤ領域形成毎に繰り返される。
【０００５】
レジスト膜の剥離工程は、例えばアッシングとアルカリ洗浄とにより行われる。このアッシング工程時、半導体基板表面は酸化され、半導体基板表面にＳｉＯ２膜が形成される。この際、ＬＤＤ領域内の不純物がＳｉＯ２膜に取り込まれる。この状態でアルカリ洗浄工程を行うと、ＳｉＯ２膜がエッチングされる。これにより、ＳｉＯ２膜に取り込まれた不純物が喪失するため、結果としてＬＤＤ領域内の不純物が喪失される。
【０００６】
ＬＤＤ領域の接合深さが比較的深い場合には、レジスト膜の剥離工程で不純物の喪失が発生していても喪失量は全体の注入量に対して無視できるレベルである。よって、不純物のイオン注入後に何回のレジスト膜の剥離工程が行なわれるかについて考慮する必要がない。このため、接合深さが比較的深いＬＤＤ領域のうち最も浅い接合深さを有するＬＤＤ領域形成のためのイオン注入後に、より深い接合深さを有するＬＤＤ領域形成のためのイオン注入が繰り返されるプロセスが許容されている。
【０００７】
しかし、例えば接合深さが３０ｎｍ以下のＬＤＤ領域を形成する場合には、不純物をイオン注入する位置が半導体基板表面から近くなる。よって、接合深さが浅いＬＤＤ領域形成のためのイオン注入後に、接合深さが深いＬＤＤ領域形成のためのイオン注入が繰り返されると、レジスト膜の剥離工程を行なった分だけ半導体基板に注入した不純物が減少してしまう。
【０００８】
このように、接合深さが浅いＬＤＤ領域から不純物が喪失されると、ＬＤＤ領域の抵抗値が増加する。これにより、ＬＤＤ領域を有するＭＯＳトランジスタの駆動能力が劣化するという問題がある。これは、ＬＤＤ領域の不純物が低濃度である場合にはさらに問題である。
【非特許文献１】K.OHUCHI et al.， Ultrashallow Junction Formation for Sub-100nm Complementary Metal-Oxide-Semiconductor Field-Effect Transistor by Controlling Enhanced Diffusion, Jpn. J. Appl. Phys. Vol.40(2001), pp.2701-2705, April 2001
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上記のような事情に鑑みてなされたもので、接合深さが浅いＬＤＤ領域の不純物濃度の低下を抑制することで、不純物濃度の低下に伴うＬＤＤ領域の抵抗値の増加及びＭＯＳトランジスタの駆動能力の劣化を抑制することが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために本発明の第１の視点に係る半導体装置の製造方法は、半導体基板に形成された複数のＭＯＳトランジスタを有する半導体装置の製造方法であって、前記半導体基板上に前記複数のＭＯＳトランジスタに夫々対応するように複数のゲート電極構造を形成する工程と、前記複数のＭＯＳトランジスタのＬＤＤ領域の接合深さが深い順に、前記複数のゲート電極構造の両側で前記半導体基板の表面内にＬＤＤ領域を形成する工程とを含む。
【００１１】
また本発明の第２の視点に係る半導体装置の製造方法は、半導体基板に形成された複数のＭＯＳトランジスタを有する半導体装置の製造方法であって、前記半導体基板上に前記複数のＭＯＳトランジスタに夫々対応するように複数のゲート電極構造を形成する工程と、前記複数のＭＯＳトランジスタのＬＤＤ領域内における注入不純物濃度のピーク深さが深い順に、前記複数のゲート電極構造の両側で前記半導体基板の表面内に前記ＬＤＤ領域を形成する工程とを含む。
【発明の効果】
【００１２】
本発明によれば、接合深さが浅いＬＤＤ領域の不純物濃度の低下を抑制することで、不純物濃度の低下に伴うＬＤＤ領域の抵抗値の増加及びＭＯＳトランジスタの駆動能力の劣化を抑制することが可能な半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１４】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の主要部であり、ディープソース及びドレインが形成される前の低濃度不純物領域を示した断面図である。この低濃度不純物領域の一部は、後に低濃度不純物領域になる。
【００１５】
本実施形態では、接合深さの異なる低濃度不純物領域１０、２０、３０及び４０を同一の半導体基板（例えば、Ｓｉ基板）１に形成するものとする。接合深さは、１０＞２０＞３０＞４０の関係を満足するものとする。
【００１６】
半導体基板１表面には、各ＭＯＳトランジスタが形成される素子領域１４，２４，３４，４４を分離するために、例えばＳＴＩ（Shallow Trench Isolation）法により素子分離領域２が形成されている。これにより、素子領域１４，２４，３４，４４が形成される。素子分離領域２は、例えばＳｉＯ２により構成される。素子領域１４上には、ゲート絶縁膜１１を介してゲート電極１２が設けられている。同様に、素子領域２４，３４，４４上には、夫々ゲート絶縁膜２１，３１，４１を介してゲート電極２２，３２，４２が設けられている。ゲート絶縁膜１１，２１，３１，４１は、例えばＳｉＯ２により構成される。ゲート電極１２，２２，３２，４２は、例えばポリシリコンにより構成される。
【００１７】
ゲート電極１２の両側の半導体基板１表面内には、低濃度不純物領域１０が設けられている。素子領域１４表面と、ゲート電極１２上及び両側壁とには、スルー酸化膜１３が設けられている。このスルー酸化膜１３は、例えばＳｉＯ２により構成される。同様に、素子領域２４，３４，４４には、それぞれ低濃度不純物領域２０，３０，４０と、スルー酸化膜２３，３３，４３とが設けられている。このようにして、図１に示した半導体装置が構成されている。
【００１８】
次に、図１に示した半導体装置の製造方法を図２〜１１を参照して説明する。  
図２において、例えばＳＴＩ法により半導体基板１に素子分離領域２を形成する。これにより、素子領域１４，２４，３４，４４が形成される。素子領域１４，２４，３４，４４上には、夫々ゲート絶縁膜１１，２１，３１，４１を形成する。ゲート絶縁膜１１，２１，３１，４１の上には、夫々ポリシリコンからなるゲート電極１２，２２，３２，４２を形成する。このゲート絶縁膜及びゲート電極は、夫々例えばリソグラフィ法により所望の形状にパターニングすることにより形成する。なお、ゲート電極は、アモルファスシリコン等で形成されたダミーゲート電極であってもよい。このダミーゲート電極は、例えば拡散層形成後にメタルゲート電極等に置き換えることが可能である。
【００１９】
次に図３において、熱酸化法を用いて半導体基板１表面を酸化することにより、スルー酸化膜１３，２３，３３，４３を形成する。すなわち、スルー酸化膜１３，２３，３３，４３は、ＳｉＯ２により構成されている。これらのスルー酸化膜は、半導体基板１に不純物イオンを注入した際に、上記不純物イオンが半導体基板１表面から外部に喪失するのを防止するために用いている。
【００２０】
次に図４において、半導体基板１上にレジスト膜１５を塗布する。そして、接合深さが最も深い低濃度不純物領域１０を形成するための素子領域１４を露出するために、レジスト膜１５をパターニングする。次に、レジスト膜１５をマスクとして、素子領域１４に不純物をイオン注入する。ここで、Ｎ型ＭＯＳトランジスタを形成する場合、例えばＮ型不純物としてＡｓ（砒素）を用いる。また、Ｐ型ＭＯＳトランジスタを形成する場合、例えばＰ型不純物としてＢ（ボロン）を用いる。
【００２１】
図５は、図４に示した低濃度不純物領域１０及びスルー酸化膜１３の主要部を示す断面図である。図６において、レジスト膜１５をアッシングする。このアッシングの方法としては、例えば、酸素をプラズマ分解して活性な酸素原子及びオゾンを発生させ、これらを半導体基板１に輸送してレジスト膜１５のエッチングを行う。このアッシング工程により、低濃度不純物領域１０上のスルー酸化膜１３の膜厚が、アッシング工程の前に比べて厚くなっている。これにより、低濃度不純物領域１０内の不純物がスルー酸化膜１３に取り込まれている。
【００２２】
次に図７において、半導体基板１表面をウェット洗浄する。このウェット洗浄は、例えば、アルカリ性の液体（例えば、ＮＣ２系の液体）を用いたアルカリ洗浄により行う。このアルカリ洗浄工程により、低濃度不純物領域１０上のスルー酸化膜１３の一部がエッチングされている。これにより、スルー酸化膜１３に取り込まれた不純物が喪失される。すなわち、低濃度不純物領域１０内の不純物が喪失される。
【００２３】
なお、このアッシング工程とアルカリ洗浄工程とにより、素子領域１４の表面の一部がエッチングされている量と同じ量が、素子領域２４，３４，４４表面についても同様にエッチングされている。しかし、素子領域２４，３４，４４内には、不純物が注入されていないため、不純物が喪失されていない。
【００２４】
次に、接合深さが２番目に深い低濃度不純物領域２０を形成する。低濃度不純物領域２０の形成工程は、前述した低濃度不純物領域１０の形成工程と同様であるため、説明及び図面は省略する。低濃度不純物領域２０形成工程中のアッシング工程とアルカリ洗浄工程とにより、素子領域１４，２４，３４，４４表面の一部がエッチングされている。これにより、低濃度不純物領域１０及び２０内の不純物が喪失される。しかし、素子領域３４，４４内には、不純物が注入されていないため、不純物が喪失されていない。
【００２５】
次に、接合深さが３番目に深い低濃度不純物領域３０を形成する。低濃度不純物領域３０の形成工程は、前述した低濃度不純物領域１０の形成工程と同様であるため、説明及び図面は省略する。なお、低濃度不純物領域３０形成工程中のアッシング工程とアルカリ洗浄工程とにより、素子領域１４，２４，３４，４４表面の一部がエッチングされている。これにより、低濃度不純物領域１０，２０，３０内の不純物が喪失される。しかし、素子領域４４内には、不純物が注入されていないため、不純物が喪失されていない。
【００２６】
次に図８において、半導体基板１上にレジスト膜４５を塗布する。そして、接合深さが最も浅い低濃度不純物領域４０を形成するための素子領域４４を露出するために、レジスト膜４５をパターニングする。次に、レジスト膜４５をマスクとして、素子領域４４に不純物をイオン注入する。
【００２７】
図９は、図８に示した低濃度不純物領域４０及びスルー酸化膜４３の主要部を示す図である。図１０において、レジスト膜４５をアッシングする。このアッシングの方法は、レジスト膜１５のアッシングと同様である。このアッシング工程により、低濃度不純物領域４０上のスルー酸化膜４３の膜厚が、アッシング工程の前に比べて厚くなっている。これにより、低濃度不純物領域４０内の不純物がスルー酸化膜４３に取り込まれている。
【００２８】
次に図１１において、半導体基板１表面を上記アルカリ洗浄する。このアルカリ洗浄工程により、低濃度不純物領域４０上のスルー酸化膜４３の一部がエッチングされている。これにより、スルー酸化膜４３に取り込まれた不純物が喪失される。すなわち、低濃度不純物領域４０内の不純物が喪失される。低濃度不純物領域１０，２０，３０についても同様に不純物が喪失されている。
【００２９】
その後、ディープソース領域及びディープドレイン領域を形成する。具体的には、図１１において、ゲート電極１２，２２，３２，４２の両側壁に、夫々ゲート側壁絶縁膜１６，２６，３６，４６を形成する。なお図１１において、スルー酸化膜の図示は省略している。そして、ゲート側壁絶縁膜１６，２６，３６，４６をマスクとして、夫々不純物をイオン注入する。これにより、ゲート側壁絶縁膜１６，２６，３６，４６にマスクされた低濃度不純物領域１０，２０，３０，４０の一部は、ＬＤＤ領域１０ａ，２０ａ，３０ａ，４０ａとなる。また、上記不純物がイオン注入された領域は、ＬＤＤ領域より接合深さが深いディープソース領域及びディープドレイン領域１０ｂ，２０ｂ，３０ｂ，４０ｂとなる。
【００３０】
このような製造方法により製造された半導体装置において、接合深さが最も浅い低濃度不純物領域４０を形成した後のレジスト剥離工程を１回にすることができる。これにより、低濃度不純物領域４０内の不純物の喪失量を最低限に抑えることができる。この結果、接合深さが最も浅い低濃度不純物領域４０の抵抗値の増加を抑制することができる。
【００３１】
レジスト剥離工程により、低濃度不純物領域上の半導体基板１表面の位置が低くなる。これは、レジスト剥離工程に含まれるアッシング工程とアルカリ洗浄工程とにより、低濃度不純物領域上の半導体基板１の表面（具体的には、酸化された半導体基板１の一部）がエッチングされるためである。接合深さが最も深い低濃度不純物領域１０においては、レジスト剥離処理が４回行われる。したがって、４回のレジスト剥離処理により、半導体基板１表面の位置がさらに低くなり、低濃度不純物領域１０内の不純物が喪失される。しかし、低濃度不純物領域１０の接合深さは深いため、低濃度不純物領域１０の抵抗値の増加による半導体装置の特性への影響は少なくなる。よって、低濃度不純物領域１０を有するＭＯＳトランジスタの駆動能力の劣化は問題にならない。
【００３２】
以上詳述したように本実施形態では、接合深さの異なる４つのＬＤＤ領域を形成する場合に、接合深さが深い順にＬＤＤ領域を形成するようにしている。
【００３３】
したがって本実施形態によれば、接合深さが浅いＬＤＤ領域の不純物濃度の低下を抑制することができる。これにより、不純物濃度の低下に伴うＬＤＤ領域の抵抗値の増加を抑制することができる。また、当該ＬＤＤ領域を有するＭＯＳトランジスタの駆動能力の劣化を抑制することができる。
【００３４】
また、不純物喪失による影響が少ないＬＤＤ領域から順に形成するようにしているため、半導体装置全体として不純物喪失による影響を最低限に抑えることができる。
【００３５】
また本実施形態では、イオン注入処理の前に、スルー酸化膜を形成するようにしている。これにより、不純物をイオン注入した際にイオンが半導体基板１から喪失するのを抑制することができる。
【００３６】
また、スルー酸化膜を形成する工程はなくてもよい。この場合、アッシング処理によって、ＬＤＤ領域上の半導体基板１表面にＳｉＯ２膜が形成される。すなわち、ＬＤＤ領域内の不純物がＳｉＯ２膜に取り込まれる。そして、その後のアルカリ洗浄処理により、ＳｉＯ２膜がエッチングされる。これにより、ＬＤＤ領域内の不純物が喪失してしまう。ところが本実施形態で示した製造方法により接合深さの異なる複数のＬＤＤ領域を形成することにより、接合深さが浅いＬＤＤ領域の不純物濃度の低下を抑制することができる。スルー酸化膜を設けている場合と比べてスルー酸化膜を設けていない半導体装置の方が、半導体基板１表面が多くエッチングされてしまう。よって本実施形態の効果は、スルー酸化膜を設けていない半導体装置の方がより大きくなる。
【００３７】
なお本実施形態では、本発明者の実験により、接合深さが３０ｎｍ以下であるＬＤＤ領域を有するＭＯＳトランジスタを形成する場合にさらに効果が大きい。
【００３８】
（第２の実施形態）
図１３は、本発明の第２の実施形態に係る半導体装置の主要部を示す断面図である。
【００３９】
本実施形態では、接合深さの異なる低濃度不純物領域１０、２０、５０及び６０を同一の半導体基板１に形成するものとする。接合深さは、１０＞２０＞５０の関係を満足するものとする。また、低濃度不純物領域５０と低濃度不純物領域６０とは、略同じ接合深さを有する。
【００４０】
また、低濃度不純物領域５０と低濃度不純物領域６０とは、不純物のイオン注入時における濃度ピークの深さ（以下、注入不純物濃度のピーク深さという）が異なる。図１４は、低濃度不純物領域５０と低濃度不純物領域６０との注入不純物濃度のピーク深さを示す図である。図１４において、破線は注入不純物濃度のピーク深さを表している。図１４に示すように、低濃度不純物領域５０と低濃度不純物領域６０との注入不純物濃度のピーク深さは、６０＞５０の関係を満足するものとする。
【００４１】
半導体基板１表面には、素子領域５２，６２が形成されている。素子領域５２表面と、ゲート電極３２上及び両側壁とには、スルー酸化膜５１が設けられている。同様に、素子領域６２表面と、ゲート電極４２上及び両側壁とには、スルー酸化膜６１が設けられている。ゲート電極３２の両側の半導体基板１表面内には、低濃度不純物領域５０が設けられている。同様に、素子領域６２には、低濃度不純物領域６０が設けられている。このようにして、図１３に示した半導体装置が構成されている。
【００４２】
次に、図１３に示した半導体装置の製造方法を図１５〜２０を参照して説明する。  
先ず、接合深さが最も深い低濃度不純物領域１０を形成する。次に、接合深さが２番目に深い低濃度不純物領域２０を形成する。低濃度不純物領域１０，２０の形成工程は、上記第１の実施形態と同じである。
【００４３】
次に図１５において、半導体基板１上にレジスト膜６３を塗布する。そして、低濃度不純物領域６０を形成するための素子領域６２を露出するために、レジスト膜６３をパターニングする。次に、レジスト膜６３をマスクとして、素子領域６２に不純物をイオン注入する。このイオン注入工程は、注入不純物濃度のピーク深さが図１５に示す破線の位置になるように行う。
【００４４】
次に図１６において、レジスト膜６３をアッシングする。このアッシング工程により、低濃度不純物領域６０上のスルー酸化膜６１の膜厚と、素子領域５２上のスルー酸化膜５１の膜厚とが、アッシング工程の前に比べて厚くなっている。これにより、低濃度不純物領域６０内の不純物がスルー酸化膜６１に取り込まれている。一方、低濃度不純物領域５０はまだ形成されていないため、スルー酸化膜５１には不純物が取り込まれていない。
【００４５】
次に図１７において、半導体基板１表面をアルカリ洗浄する。このアルカリ洗浄工程により、低濃度不純物領域６０上のスルー酸化膜６１の一部と、素子領域５２上のスルー酸化膜５１の一部とがエッチングされている。これにより、スルー酸化膜６１に取り込まれた不純物が喪失される。すなわち、低濃度不純物領域６０内の不純物が喪失される。しかし、スルー酸化膜５１には不純物が取り込まれていないため、素子領域５０内の不純物は喪失されていない。
【００４６】
次に図１８において、半導体基板１上にレジスト膜５３を塗布する。そして、低濃度不純物領域５０を形成するための素子領域５２を露出するために、レジスト膜５３をパターニングする。次に、レジスト膜５３をマスクとして、素子領域５２に不純物をイオン注入する。このイオン注入工程は、低濃度不純物領域５０の注入不純物濃度のピーク深さが図１８に示す破線の位置になるように行う。すなわち、低濃度不純物領域６０の注入不純物濃度のピーク深さよりも浅い。
【００４７】
次に図１９において、レジスト膜５３をアッシングする。このアッシング工程により、低濃度不純物領域５０上のスルー酸化膜５１の膜厚と、低濃度不純物領域６０上のスルー酸化膜６１の膜厚とが、アッシング工程の前に比べて厚くなっている。これにより、低濃度不純物領域５０内の不純物がスルー酸化膜５１に取り込まれている。低濃度不純物領域６０の不純物についても同様である。
【００４８】
次に図２０において、半導体基板１表面をアルカリ洗浄する。このアルカリ洗浄工程により、低濃度不純物領域５０上のスルー酸化膜５１の一部と、低濃度不純物領域６０上のスルー酸化膜６１の一部とがエッチングされている。これにより、スルー酸化膜５１及び６１に取り込まれた不純物が夫々喪失される。すなわち、低濃度不純物領域５０及び６０内の不純物が夫々喪失される。
【００４９】
その後、ディープソース領域及びディープドレイン領域を形成する。具体的には、図２１において、ゲート電極１２，２２，３２，４２の両側壁に、夫々ゲート側壁絶縁膜１６，２６，３６，４６を形成する。なお図２１において、スルー酸化膜の図示は省略している。そして、ゲート側壁絶縁膜１６，２６，３６，４６をマスクとして、夫々不純物をイオン注入する。これにより、ゲート側壁絶縁膜１６，２６，３６，４６にマスクされた低濃度不純物領域１０，２０，５０，６０の一部は、ＬＤＤ領域１０ａ，２０ａ，５０ａ，６０ａとなる。また、上記不純物がイオン注入された領域は、ＬＤＤ領域より接合深さが深いディープソース領域及びディープドレイン領域１０ｂ，２０ｂ，５０ｂ，６０ｂとなる。
【００５０】
このような製造方法により製造された半導体装置において、接合深さが最も浅く且つ注入不純物濃度のピーク深さが最も浅い低濃度不純物領域５０を形成した後のレジスト剥離処理を１回にすることができる。これにより、低濃度不純物領域５０内の不純物の喪失量を最低限に抑えることができる。
【００５１】
低濃度不純物領域５０と略同じ接合深さを有する低濃度不純物領域６０は、２回のレジスト剥離処理が行われる。しかし、低濃度不純物領域６０の濃度ピークの位置は、低濃度不純物領域５０の濃度ピークの位置に比べて深い。よって、低濃度不純物領域５０に対して２回のレジスト剥離処理を行った場合の不純物の喪失量に比べて、低濃度不純物領域６０の不純物の喪失量を少なくすることができる。これにより、半導体装置全体としての不純物の喪失量を抑えることができる。
【００５２】
以上詳述したように本実施形態では、接合深さの異なる複数のＬＤＤ領域を形成する場合に、先ず接合深さが深い順にＬＤＤ領域を形成する。さらに、接合深さが略同一のＬＤＤ領域がある場合、そのうち注入不純物濃度のピーク深さが最も深い順にＬＤＤ領域を形成するようにしている。
【００５３】
したがって本実施形態によれば、接合深さが浅いＬＤＤ領域の不純物濃度の低下を抑制することができる。これにより、不純物濃度の低下に伴うＬＤＤ領域の抵抗値の増加を抑制することができる。さらに、注入不純物濃度のピーク深さが浅いＬＤＤ領域の不純物濃度の低下を抑制することができる。
【００５４】
なお本実施形態においても、上記第１の実施形態と同様、接合深さが３０ｎｍ以下であるＬＤＤ領域を有するＭＯＳトランジスタを形成する場合にさらに効果が大きい。
【００５５】
この発明は、上記実施形態に限定されるものではなく、その他、本発明の要旨を変更しない範囲において種々変形して実施可能である。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１の実施形態に係る半導体装置の主要部を示す断面図。
【図２】図１に示した半導体装置の製造工程を説明するための断面図。
【図３】図２に続く製造工程を説明するための断面図。
【図４】図３に続く製造工程を説明するための断面図。
【図５】図４に示した低濃度不純物領域１０及びスルー酸化膜１３の主要部を示す断面図。
【図６】図５に続く製造工程を説明するための断面図。
【図７】図６に続く製造工程を説明するための断面図。
【図８】図７に続く製造工程を説明するための断面図。
【図９】図８に続く製造工程を説明するための断面図。
【図１０】図９に続く製造工程を説明するための断面図。
【図１１】図１０に続く製造工程を説明するための断面図。
【図１２】図１１に続く製造工程を説明するための断面図。
【図１３】本発明の第２の実施形態に係る半導体装置の主要部を示す断面図。
【図１４】低濃度不純物領域５０と低濃度不純物領域６０との注入不純物濃度のピーク深さを示す図。
【図１５】図１３に示した半導体装置の製造工程を説明するための主要部を示す断面図。
【図１６】図１５に続く製造工程を説明するための断面図。
【図１７】図１６に続く製造工程を説明するための断面図。
【図１８】図１７に続く製造工程を説明するための断面図。
【図１９】図１８に続く製造工程を説明するための断面図。
【図２０】図１９に続く製造工程を説明するための断面図。
【図２１】図２０に続く製造工程を説明するための断面図。
【符号の説明】
【００５７】
１…半導体基板、２…素子分離領域、１０，２０，３０，４０，５０，６０…低濃度不純物領域、１０ａ，２０ａ，３０ａ，４０ａ，５０ａ，６０ａ…ＬＤＤ領域、１０ｂ，２０ｂ，３０ｂ，４０ｂ，５０ｂ，６０ｂ…ディープソース／ドレイン領域、１１，２１，３１，４１…ゲート絶縁膜、１２，２２，３２，４２…ゲート電極、１３，２３，３３，４３，５１，６１…スルー酸化膜、１４，２４，３４，４４，５２，６２…素子領域、１５，１５，５３，６３…レジスト膜、１６，２６，３６，４６…ゲート側壁絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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