(57)【要約】【課題】チップサイズを増加させずにパワーノイズを減らすためにメモリ装置等の半導体装置の電源バスラインを効率的にレイアウトすることができる方法を提供すること。【解決手段】使用されるボンディングパッドに対応するサイズ及び形状を有し、半導体装置に形成された複数のランディングパッドと、前記複数のランディングパッドの第１群の上方に形成された複数のボンディングパッドと、前記複数のランディングパッドの第２群の上方に形成された電源供給ラインと、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
使用されるボンディングパッドに対応するサイズ及び形状を有し、当該半導体装置に形成された複数のランディングパッドと、
前記複数のランディングパッドの第１群の上方に形成された複数のボンディングパッドと、
前記複数のランディングパッドの第２群の上方に形成された電源供給ラインと、
を備えることを特徴とする半導体装置。
【請求項２】
前記複数のボンディングパッドは第１方向に形成され、前記電源供給ラインは第２方向に形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１及び第２方向は直交することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１及び第２方向は異なることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記電源供給ラインは電源電圧供給ラインを含むことを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記電源供給ラインはグラウンドラインを含むことを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記複数のランディングパッドの前記第２群の上方に形成された第２電源供給ラインを更に備えることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記第１及び第２電源供給ラインの一方は電源電圧供給ライン及びグラウンドラインの一方であることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１及び第２電源供給ラインの他の一方は電源電圧供給ライン及びグラウンドラインの他の一方であることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記複数のランディングパッドの各々は導電性層を含むことを特徴とする請求項１に記載の半導体装置。
【請求項１１】
前記複数のランディングパッドの各々はメタル層を含むことを特徴とする請求項１に記載の半導体装置。
【請求項１２】
前記複数のランディングパッドの各々はポリシリコン層を含むことを特徴とする請求項１に記載の半導体装置。
【請求項１３】
前記複数のランディングパッドの各々はゲートポリシリコン層、プレートポリシリコン層及びメタル層を含むことを特徴とする請求項１に記載の半導体装置。
【請求項１４】
当該半導体装置はメモリ回路であることを特徴とする請求項１に記載の半導体装置。
【請求項１５】
当該半導体装置は複数のメモリブロックを有し、
前記複数のメモリブロックは、該複数のメモリブロックの間をセンタ領域と定義し、前記複数のメモリブロックの外側をエッジ領域と定義することを特徴とする請求項１に記載の半導体装置。
【請求項１６】
前記複数のランディングパッドは前記センタ領域と前記エッジ領域の両方に形成されることを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記複数のボンディングパッド及び前記電源供給ラインの一方は前記センタ領域及び前記エッジ領域の一方に形成され、前記ボンディングパッド及び前記電源供給ラインの他の一方は前記センタ領域及び前記エッジ領域の他の一方に形成されることを特徴とする請求項１に記載の半導体装置。
【請求項１８】
当該半導体装置はボードオンチップ構造及びマルチチップパッケージ構造のいずれかに用いられることを特徴とする請求項１に記載の半導体装置。
【請求項１９】
複数の回路ブロック間のセンタ領域と該複数の回路ブロックの外側のエッジ領域とを定義する複数の回路ブロックと、
ボンディングパッドに対応するサイズと形状とを有し、前記センタ領域に形成された複数の第１ランディングパッド及び前記エッジ領域に形成された複数の第２ランディングパッドと、
前記複数の第１ランディングパッド及び前記複数の第２ランディングパッドの一方の上方に形成された複数のボンディングパッドと、
前記複数の第１ランディングパッド及び前記複数の第２ランディングパッドの他の一方の上方に形成された電源供給ラインと、
を備えることを特徴とする半導体装置。
【請求項２０】
前記回路ブロックはメモリブロックであることを特徴とする請求項１９に記載の半導体装置。
【請求項２１】
前記ボンディングパッドは前記センタ領域に形成され、前記電源供給ラインは前記エッジ領域に形成されることを特徴とする請求項１９に記載の半導体装置。
【請求項２２】
前記電源供給ラインは前記センタ領域に形成され、前記ボンディングパッドは前記エッジ領域に形成されることを特徴とする請求項１９に記載の半導体装置。
【請求項２３】
前記ボンディングパッドは第１方向に形成され、前記電源供給ラインは前記第１方向に形成されることを特徴とする請求項１９に記載の半導体装置。
【請求項２４】
前記電源供給ラインは電源電圧供給ラインを含むことを特徴とする請求項１９に記載の半導体装置。
【請求項２５】
前記電源供給ラインはグラウンドラインを含むことを特徴とする請求項１９に記載の半導体装置。
【請求項２６】
前記複数の第１ランディングパッド及び前記複数の第２ランディングパッドの他の一方の上方に形成された第２電源供給ラインを更に備えることを特徴とする請求項１９に記載の半導体装置。
【請求項２７】
前記第１及び第２電源供給ラインの一方は電源電圧供給ライン及びグラウンドラインの一方であることを特徴とする請求項２６に記載の半導体装置。
【請求項２８】
前記第１及び第２電源供給ラインの他の一方は電源電圧供給ライン及びグラウンドラインの他の一方であることを特徴とする請求項２７に記載の半導体装置。
【請求項２９】
前記複数の第１、第２ランディングパッドの各々は伝導層を含むことを特徴とする請求項１９に記載の半導体装置。
【請求項３０】
前記複数の第１、第２ランディングパッドの各々はメタル層を含むことを特徴とする請求項１９に記載の半導体装置。
【請求項３１】
前記複数の第１、第２ランディングパッドの各々はポリシリコン層を含むことを特徴とする請求項１９に記載の半導体装置。
【請求項３２】
前記複数の第１、第２ランディングパッドの各々はゲートポリシリコン層、プレートシリコン層及びメタル層を含むことを特徴とする請求項１９に記載の半導体装置。
【請求項３３】
当該半導体装置はボードオンチップ構造及びマルチチップパッケージ構造のいずれかに用いられることを特徴とする請求項１９に記載の半導体装置。
【請求項３４】
ボンディングパッドに対応するサイズ及び形状を有する複数のランディングパッドを半導体装置に形成する段階と、
前記複数のランディングパッドの第１群の上方に複数のボンディングパッドを形成する段階と、
前記複数のランディングパッドの第２群の上方に電源供給ラインを形成する段階と、
を含むことを特徴とする半導体装置の製造方法。
【請求項３５】
前記複数のボンディングパッドは第１方向に形成され、前記電源供給ラインは第２方向に形成されることを特徴とする請求項３４に記載の半導体装置の製造方法。
【請求項３６】
前記複数のランディングパッドの前記第２群の上方に第２電源供給ラインを形成する段階を更に含むことを特徴とする請求項３４に記載の半導体装置の製造方法。
【請求項３７】
前記半導体装置はメモリ回路であることを特徴とする請求項３４に記載の半導体装置の製造方法。
【請求項３８】
複数のメモリブロックを形成する段階であって、前記複数のメモリブロック間のセンタ領域と該複数のメモリブロックの外側のエッジ領域とを定義する複数のメモリブロックを形成する段階を更に含むことを特徴とする請求項３４に記載の半導体装置の製造方法。
【請求項３９】
前記ランディングパッドは前記センタ領域及び前記エッジ領域の両方に形成されることを特徴とする請求項３８に記載の半導体装置の製造方法。
【請求項４０】
前記ボンディングパッド及び前記電源供給ラインの一方は前記センタ領域及び前記エッジ領域の一方に形成され、前記ボンディングパッド及び前記電源供給ラインの他の一方は前記センタ領域及び前記エッジ領域の他の一方に形成されることを特徴とする請求項３８に記載の半導体装置の製造方法。
【請求項４１】
前記半導体装置はボードオンチップ構造及びマルチチップパッケージ構造のいずれかに用いられることを特徴とする請求項３４に記載の半導体装置の製造方法。
【請求項４２】
複数の回路ブロック間のセンタ領域と該複数の回路ブロックの外側のエッジ領域とを定義する複数の回路ブロックを形成する段階と、
ボンディングパッドに対応するサイズ及び形状を有し、前記センタ領域には複数の第１ランディングパッドを形成し前記エッジ領域には複数の第２ランディングパッドを形成する段階と、
前記複数の第１ランディングパッド及び前記複数の第２ランディングパッドの一方の上方に複数のボンディングパッドを形成する段階と、
前記複数の第１ランディングパッド及び前記複数の第２ランディングパッドの他の一方の上方に電源供給ラインを形成する段階と、
を含むことを特徴とする半導体装置の製造方法。
【請求項４３】
前記回路ブロックはメモリブロックであることを特徴とする請求項４２に記載の半導体装置の製造方法。
【請求項４４】
前記ボンディングパッドは前記センタ領域に形成され、前記電源供給ラインは前記エッジ領域に形成されることを特徴とする請求項４２に記載の半導体装置の製造方法。
【請求項４５】
前記電源供給ラインは前記センタ領域に形成され、前記ボンディングパッドは前記エッジ領域に形成されることを特徴とする請求項４２に記載の半導体装置の製造方法。
【請求項４６】
前記ボンディングパッドは第１方向に形成され、前記電源供給ラインは第２方向に形成されることを特徴とする請求項４２に記載の半導体装置の製造方法。
【請求項４７】
前記複数の第１ランディングパッド及び前記複数の第２ランディングパッドの他の一方の上方に第２電源供給ラインを形成することを特徴とする請求項４２に記載の半導体装置の製造方法。
【請求項４８】
前記第１及び第２電源供給ラインの一方は電源電圧供給ライン及びグラウンドラインの一方であることを特徴とする請求項４２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置のシングルバスラインレイアウト方法に係るもので、特にチップサイズを増加させずにパワーノイズを減らすためにメモリ装置等の半導体装置の電源バスラインを効率的にレイアウトすることができる方法に関する。
【背景技術】
【０００２】
半導体装置の多くは２次元アレイに配置されたメモリブロックのような多数の回路を含む。回路のアレイは、回路アレイの外側のエッジ領域と回路間のセンタ領域とを定義する。典型的には、その連結はエッジ領域とセンタ領域のいずれか一方、或いはこれらの両方でなされる。この目的のため、ボンディングパッドが典型的にはこれらの２領域に形成される。また、電源バスラインは装置のすべてを通してルーティングされ、典型的には、電源バスラインは装置のエッジ領域とセンタ領域の両方に形成される。
【０００３】
半導体集積回路は１種類以上の装置パッケージを収容するように製造することが一般的である。例えば、メモリ回路のような特定の集積回路はボードオンチップ（BOC）パッケージまたはマルチチップパッケージ（MCP）にパッケージングされる。典型的には、BOCは回路のセンタ領域におけるボンディングパッドとの連結を用いることにより、一般にセンタパッド構造を有する。一方、MCPは典型的にはエッジ領域におけるボンディングパッドとの連結を用いることにより、一般にエッジパッド構造を有する。
【０００４】
回路は両タイプのパッケージを収容するように製造される。即ち、回路は典型的にはいずれかのパッケージ形態でパッケージされるように製造される。この目的のため、ボンディングパッドと電源バスラインは装置のエッジ領域とセンタ領域の両方に形成される。しかしながら、最終的にチップがパッケージされるときには、連結はパッケージに基づいた適当なボンディングパッド、即ち、エッジ領域またはセンタ領域でなされる。電源ラインとバスラインが両方の領域に形成されるので、バスラインはセンタ領域の個別の回路間及び回路とエッジ領域の装置とエッジとの間の空間に合うように小さく形成されなければならない。
【０００５】
小さい電源ラインは特定の欠点を有する。例えば、小さい電源バスラインの相対的に低い伝導度のため、回路はパワーノイズの問題を生じさせる。パワーノイズは装置がエッジパッド構造とセンタパッド構造のいずれかに連結されるかに従い、装置の特定の領域で特に高くなりうる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明の目的は、従来方法の欠点を緩和する集積回路装置の電源バスラインをレイアウトし製造する方法を提示する。本発明によると、電源バスラインとボンディングパッドは装置のエッジ領域とセンタ領域の両方には形成されない。ボンディングパッドは用いられるパッケージに従い所定の領域に形成され、電源バスラインは他の領域に形成される。これはボンディングパッドをランディングパッドの上方に形成することによりなされる。ランディングパッドは装置の上部表面の下方のセンタ領域及びエッジ領域の両方に形成される。装置がエッジパッド構造にパッケージされると、ボンディングパッドはエッジ領域のランディングパッドの上方に形成され、電源供給バスラインはセンタ領域のランディングパッドの上方に形成される。同様に、装置がセンタパッド構造にパッケージされると、ボンディングパッドはセンタ領域のランディングパッドの上方に形成され、電源供給バスラインはエッジ領域のランディングパッドの上方に形成される。ボンディングパッドは導電性ビアを通してランディングパッドに連結される。電源バスラインがボンディングパッドと同一な領域に形成されないため、電源バスラインは相対的に大きい部分を占めることができる。即ち、電源バスラインは従来よりも一層大きく作られることができる。結果的に、従来方法のパワーノイズの欠点を取り除くことになる。
【課題を解決するための手段】
【０００７】
本発明の第１実施形態によると、本発明は半導体装置を提示する。本発明の装置は半導体装置に形成され、ボンディングパッドに対応するサイズ及び形状となった複数のランディングパッドを含む。複数のボンディングパッドはランディングパッドの第１群の上方に形成される。電源供給ラインはランディングパッドの第２群の上方に形成される。前記ボンディングパッドは第１方向に形成され、電源供給ラインは第２方向に形成される。これらの２つの方向は直交する。前記電源供給ラインは電源電圧供給ラインである。電源供給ラインはグラウンドラインであってもよい。前記装置はランディングパッドの第２群の上方に形成された第２電源供給ラインを含む。電源供給ラインの一方は電源電圧供給ラインまたはグラウンドラインである。電源供給ラインの他の一方は電源電圧供給ラインとグラウンドラインの他の一方である。それぞれのランディングパッドは導電層を含む。導電性層はメタル層またはポリシリコン層である。前記それぞれのランディングパッドはゲートポリシリコン層、プレートポリシリコン層及びメタル層を含む。半導体装置はメモリ回路である。メモリ回路は前記半導体装置の複数のメモリブロック間のセンタ領域及び該複数のメモリブロックの外側のエッジ領域を定義する複数のメモリブロックを含む。ランディングパッドはセンタ領域とエッジ領域の両方に形成される。前記ボンディングパッドと電源ラインの一方はセンタ領域とエッジ領域の一方に形成され、ボンディングパッドと電源ラインの他の一方はセンタ領域とエッジ領域の他の一方に形成される。本発明の装置はボードオンチップ構造及びマルチチップパッケージ構造に用いられる。
【０００８】
本発明の他の実施形態によると、本発明は複数の回路ブロック間のセンタ領域及び該複数の回路ブロックの外側のエッジ領域を定義する複数の回路ブロックを備えた半導体装置を提示する。複数の第１ランディングパッドはセンタ領域に形成され、複数の第２ランディングパッドはエッジ領域に形成され、前記ランディングパッドはボンディングパッドに対応するサイズ及び形状を有する。複数のボンディングパッドは複数の第１ランディングパッド及び複数の第２ランディングパッドの一方の上方に形成される。電源供給ラインは複数の第１ランディングパッド及び複数の第２ランディングパッドの他の一方の上方に形成される。前記回路ブロックはメモリブロックであってもよい。前記ボンディングパッドはセンタ領域に形成され、電源供給ラインはエッジ領域に形成される。或いは、電源供給ラインはセンタ領域に形成され、ボンディングブロックはエッジ領域に形成されてもよい。前記ボンディングパッドは第１方向に形成され、電源供給ラインは第２方向に形成される。前記電源供給ラインは電源電圧供給ラインである。電源供給ラインはグラウンドラインであってもよい。第２電源供給ラインは複数の第１ランディングパッド及び複数の第２ランディングパッドの他の一方の上方に形成される。前記一方の第１及び第２電源供給ラインは電源電圧供給ラインとグラウンドラインの一方である。前記第１及び第２電源電圧供給ラインの一方は電源電圧とグラウンドラインの他の一方である。前記それぞれのランディングパッドは導電層を含む。それぞれのランディングパッドはメタル層を含むことができる。それぞれのランディングパッドはポリシリコン層を含むことができる。それぞれのランディングパッドはゲートポリシリコン層、プレートポリシリコン層及びメタル層を含むことができる。本発明の装置はボードオンチップ構造及びマルチチップパッケージ構造に用いられることができる。
【０００９】
本発明の実施形態による半導体装置を製造する方法は、複数のランディングパッドは半導体装置に形成され、前記ランディングパッドはボンディングパッドに対応するサイズ及び形状である。複数のボンディングパッドはランディングパッドの第１群の上方に形成される。電源供給ラインはランディングパッドの第２群の上方に形成される。前記ボンディングパッドは第１方向に形成され、電源供給ラインは第２方向に形成される。第２電源供給ラインはランディングパッドの第２群の上方に形成される。前記半導体装置はメモリ回路である。複数のメモリブロックは半導体装置の該複数のメモリブロック間のセンタ領域及び該複数のメモリブロックの外側のエッジ領域を定義する複数のメモリブロックを含む。ランディングパッドはセンタ領域とエッジ領域の両方に形成される。前記ボンディングパッド及び電源ラインの一方はセンタ領域及びエッジ領域の一方に形成され、ボンディングパッドと電源ラインの他の一方はセンタ領域とエッジ領域の他の一方に形成される。本発明はボードオンチップ構造及びマルチチップパッケージ構造の装置を形成するために用いられることができる。
【００１０】
本発明のまた他の実施形態による半導体装置を製造する方法において複数の回路ブロックは該複数の回路ブロック間のセンタ領域及び該複数の回路ブロックの外側のエッジ領域を定義する複数の回路ブロックを形成する。複数の第１ランディングパッドはセンタ領域に形成され、複数の第２ランディングパッドはエッジ領域に形成され、前記ランディングパッドはボンディングパッドに対応するサイズ及び形状である。複数のボンディングパッドは複数の第１ランディングパッド及び複数の第２ランディングパッドの一方の上方に形成される。電源供給ラインは複数の第１ランディングパッド及び複数の第２ランディングパッドの他の一方の上方に形成される。前記回路ブロックはメモリブロックである。ボンディングパッドはセンタ領域に形成され、電源供給ラインはエッジ領域に形成されることができる。電源供給ラインはセンタ領域に形成され、ボンディングパッドはエッジ領域に形成されることができる。ボンディングパッドは第１方向に形成され、電源供給ラインは第２方向に形成されることができる。第２電源供給ラインは複数の第１ランディングパッドと複数の第２ランディングパッドの他の一方の上方に形成される。前記第１及び第２電源供給ラインの一方は電源電圧供給ラインとグラウンドラインの一方である。
【発明の効果】
【００１１】
本発明によれば、チップサイズを増加させずにパワーノイズを減らすことができる。
【発明を実施するための最良の形態】
【００１２】
本発明の前述の目的及び他の目的、特徴、利点などは、添付の図面を参照しながら、本発明の好ましい実施の形態の詳細な説明により明らかになるだろう。図面によりその重要性が評価されるのではなく、本発明の原理を説明するために図面を参照する。なお、図面を通して、同様な構成要素には同一の参照符号を用いた。
【００１３】
図８は従来の半導体メモリ装置のボンディングパッドと電源供給バスラインのレイアウトを説明するブロック図である。装置２は基板２０上に複数のメモリブロック１０、１１、１２、１３を含む。センタ領域ＣＲは図示したように複数のメモリブロック間に定義され、エッジ領域ERはこれらの複数のメモリブロックと基板２０のエッジとの間（すなわち、複数のメモリブロックの外側）に定義される。図示したように、複数のボンディングパッドＢＰはエッジ領域ERとセンタ領域ＣＲの両方に形成される。各領域に一対の電源供給バスラインが形成される。特に、エッジ領域ERで電源供給バスラインＰ１、Ｐ２はボンディングパッドＢＰの両側に形成され、電源供給バスラインＰ１１、Ｐ１２はセンタ領域ＣＲでボンディングパッドＢＰの両側に形成される。
【００１４】
図８の装置はセンタパッド構造及びエッジパッド構造の両方に適合するように製造される。よって、電源供給ラインＰ１、Ｐ２、Ｐ１１、Ｐ１２だけでなく、ボンディングパッドＢＰはセンタ領域ＣＲ及びエッジ領域ERの両方に形成される。両領域がボンディングパッドと電源供給ラインの両方に適合するように作られるため、電源供給ラインはボンディングパッドの側方に形成されることになる。エッジ領域ER及びセンタ領域ＣＲに与えられる空間のサイズは制限されるため、電源供給ラインを細く作らなければならず、伝導度が低下し電源供給信号ノイズが増大することになる。
【００１５】
図１は本発明の実施形態に従いセンタパッドシステムに適用された半導体メモリ装置のボンディングパッド及び電源供給バスラインのレイアウトを説明するブロック図である。図１の装置２１は基板２０上に形成された複数のメモリブロック１０、１１、１２、１３を含む。メモリブロック１０、１１、１２、１３はセンタ領域ＣＲ及びエッジ領域ERを定義する。本発明によると、ランディングパッドＬＰは装置表面の下のセンタ領域ＣＲ及びエッジ領域ERの両方に形成される。装置２１がエッジパッド構造を有するため、ボンディングパッドＢＰはセンタ領域ＣＲのランディングパッドＬＰの上方に形成される。また、センタパッド構造であるため、ボンディングパッドがエッジ領域ＥＲに必要とされなくて、エッジ領域ERに形成されない。その代わりに電源供給ラインＰ１、Ｐ２がランディングパッドＬＰの上方のエッジ領域ＥＲに形成される。
【００１６】
ボンディングパッドがエッジ領域ＥＲに収容される必要がないため、電源供給ラインＰ１、Ｐ２が相対的に広く作られることができる。これは電源供給バスラインＰ１、Ｐ２の伝導度を増加させ、電源供給信号ノイズを減少させる結果となる。センタ領域ＣＲで従来のサイズの電源供給ラインＰ１１、Ｐ２１がセンタ領域でランディングパッドＬＰ及びボンディングパッドＢＰから離隔されて形成される点に注目されたい。
【００１７】
図２Ａは図１の装置２１の部分Ａ１の部分拡大図である。図２Ａに示すように、一対の電源供給バスラインＰ１、Ｐ２はランディングパッドＬＰの上方に形成される。バスラインＰ１は電源供給電圧VDDに適用され、電源供給バスラインＰ２はグラウンド電圧VSSに適用されることができる。バスラインＰ１、Ｐ２の電源供給電圧及びグラウンド電圧への適用は逆であってもよい。即ち、バスラインＰ１がグラウンド電圧VSSに適用され、バスラインＰ２が電源供給電圧VDDに適用されてもよい。
【００１８】
図１は一対の電源供給バスラインＰ１、Ｐ２が両方のエッジ領域ERに形成された実施形態を説明する。本発明によると、シングル電源供給バスラインはエッジ領域の一方または両方に形成されることができる。図２Ｂはランディングパッドの上方のシングル電源供給バスラインを示す基板２１の図１の部分Ａ１の部分拡大図である。シングルバスラインはＰ２、Ｐ１として表示され、これは電源供給電圧VDDまたはグラウンドVSSに適用されることができる。図２の部分図面では、本発明による二者択一の構造を説明するためにＡ１’と表示する。図２Ｂの構造においてシングル電源バスラインはVDDまたはVSSに適用されることができる。一実施形態では、他方のエッジ領域ERはVDD及びVSSに適用された別のシングル電源供給ラインで形成されることができる。
【００１９】
本説明で電源供給電圧は単純な例であり、VDD及びVSSに言及されていることに注目されたい。電源供給ラインはここで任意の供給電圧信号にも適用されることができることを理解されたい。
【００２０】
図３はラインＡ−Ａ’による図１の基板２１の断面図である。図３に示すように、ゲートポリシリコン層１０２は基板１００上に形成され、絶縁膜１１０は基板１００及びゲートポリシリコン層１０２上に形成される。ポリシリコン膜で形成された第１ランディングパッド層１２０は絶縁膜１１０上に形成され、第２絶縁膜１２２はポリシリコン膜１２０及び絶縁膜１１０上に形成される。メタルＭ１で作られた第２ランディングパッド層１４０は第３絶縁膜１３０の絶縁膜１２２上に形成される。メタル１４２などのような導電体は第４絶縁膜１４１を通じて形成されたビアホールVIＡに形成される。メタルＭ２で形成されるボンディングパッド１５０は絶縁膜１４１及び導電性ビア１４２上に形成され、このようなボンディングパッド１５０は装置の回路に連結を提供するためにランディングパッド１４０に連結される。高密度プラズマHDPフィルム１５１はボンディングパッド１５０上に形成され、窒化膜１５２は絶縁膜１４１及びHDP膜１５１上に形成される。保護膜１６０は窒化膜１５２上に形成される。幅Wを有する開口（opening）１６１はボンディングパッド１５０の上部表面を露出するために保護膜１６０、窒化膜１５２及びHDP膜１５１を通じて形成される。開口１６１は導電体をボンディングパッド１５０にボンディングするためのアクセスを提供する。
【００２１】
図４はラインＸ−Ｘ’による図１の基板２１の断面図で、図５はラインＹ−Ｙ’による図１の基板２１の断面図である。図４及び図５は一対の電源供給バスラインＰ１、Ｐ２がランディングパッドＬＰの上方に形成されたエッジ領域ERの断面図を示す。但し、シングル電源供給バスラインを形成する場合、２個のバスラインＰ１、Ｐ２はシングルバスラインＰ１に代替されることがわかる。
【００２２】
図４及び図５を参照すると、ゲートポリシリコン層１０２は基板１００上に形成され、絶縁膜１１０はゲートポリシリコン１０２の基板１００上に形成される。ポリシリコン膜で形成された第１ランディングパッド層１２０は絶縁膜１１０上に形成される。メタルＭ１で作られた第２ランディングパッド層１４０は第３絶縁膜１３０の間の絶縁膜１２２上に形成される。第４絶縁膜１４１はランディングパッド１４０及び絶縁膜１３０上に形成される。膜１４１には導電性ビアが見られない。メタルＭ２で形成される導電性電源供給バスラインＰ１、Ｐ２は絶縁膜１４１上に形成される。高密度プラズマHDP膜１５１はバスラインＰ１、Ｐ２を覆いながら、その上に形成され、窒化膜１５２は絶縁膜１４１及びHDP膜１５１上に形成される。保護膜１６０は窒化膜１５２上に形成される。
【００２３】
図６は本発明の一実施形態に従いエッジパッドシステムに適用された半導体メモリ装置３２０、３２３のボンディングパッド及び電源供給バスラインのレイアウトを説明するためのブロック図である。上述したように、ランディングパッドＬＰはエッジ領域ER及びセンタ領域ＣＲの両方に形成される。図６においてエッジ領域ERは連結ボンディングのために用いられるので、ボンディングパッドＢＰはエッジ領域ERのランディングＬＰの上方に形成される。信号電源供給バスラインＰ１はランディングパッドＬＰの上方のセンタ領域ＣＲに形成されることがわかる。また、一層薄い電源供給バスラインＰ１１、Ｐ１２はボンディングパッド及びランディングパッドとともにエッジ領域に形成される。図３の断面図はラインＡ−Ａ’に沿った図６の装置３２０の断面を示す。図４の断面図は図６のラインＸ−Ｘ’に沿った図６の装置３２０の断面を示す。図５の断面図は図６のラインＹ−Ｙ’に沿った図６の装置３２０の断面を示す。
【００２４】
図７Ａは図６の装置３２０の部分Ｂ１の部分拡大図である。図７Ａは一対の電源供給バスラインＰ１、Ｐ２がランディングパッドＬＰの上方に形成された場合を示す。上述の実施形態のように、電源供給バスラインＰ１、Ｐ２は電源供給電圧VDD及びグラウンド電圧VSSにそれぞれ連結される。二者択一として電源供給バスラインＰ２はVDDに連結され、電源供給バスラインＰ１はVSSに連結される。また、電源供給バスラインＰ１、Ｐ２のいずれ一方は装置の電源供給電圧及びグラウンド電圧に連結される。
【００２５】
図７Ｂはシングル電源供給バスラインがランディングパッドＬＰの上方に形成された図６の装置３２０の部分Ｂ１の部分拡大図である。図７Ｂにおいてシングル電源供給バスラインはＰ２、Ｐ１に表示される。バスラインはVDDまたはグラウンド電圧VSSなどのような任意の電源供給電圧とも連結される。
【００２６】
本発明は好ましい実施形態をもって図示され説明されたが、当業者であれば、特許請求の範囲の記載に基づいて、本発明の思想及び範囲から逸脱しない限り、多様な変更が可能であることを理解できるであろう。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１実施形態によるセンタパッド方式が適用された半導体メモリ装置のボンディングパッド及び電源供給バスラインのレイアウトを示したブロック図である。
【図２Ａ】本発明によるランディングパッドの上方の一対の電源供給バスラインを説明する図１の特定部分の部分拡大図である。
【図２Ｂ】本発明によるランディングパッドの上方のシングル電源供給バスラインを説明する図１の部分拡大図である。
【図３】図１の線Ａ−Ａ’に沿った断面図である。
【図４】図１の線Ｘ−Ｘ’に沿った断面図である。
【図５】図１の線Ｙ−Ｙ’に沿った断面図である。
【図６】本発明の第２実施形態によるエッジパッド方式が適用された半導体メモリ装置のボンディングパッド及び電源供給バスラインのレイアウトを示したブロック図である。
【図７Ａ】本発明によるランディングパッドの上方の一対の電源供給バスラインを説明する図６の特定部分の部分拡大図である。
【図７Ｂ】本発明によるランディングパッドの上方の単一電源供給バスラインを説明する図６の特定部分の部分拡大図である。
【図８】従来の半導体メモリ装置のボンディングパッド及び電源供給バスラインのレイアウトを示したブロック図である。
【図１】
2005012209.tif 000003
【図２Ａ】
2005012209.tif 000004
【図２Ｂ】
2005012209.tif 000005
【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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