(57)【要約】【課題】  マスク設計のための費用と期間を短縮できるマスタースライス型集積回路により、論理装置を構成する場合に、その論理装置を構成するそれぞれのトランジスタの動作モードを、論理装置を構成した場合のそれぞれのトランジスタの動作状態に対応して制御し、低消費電力化と動作の高速化を行うことが可能な高速低消費電力論理装置を提供する。【解決手段】  高速低消費電力論理装置は、動作モードを制御する制御電圧入力端子を備えた複数のトランジスタと、複数の異なる電圧の制御電圧を発生する電源回路と、前記複数のトランジスタにより論理装置を構成した場合のそれぞれの前記トランジスタの個々の動作に対応して決定した動作モードに制御する制御電圧を、前記電源回路が発生する異なる電圧の制御電圧から前記トランジスタの制御電圧端子に対して供給する配線とを備える。【選択図】  図１
2005109179.tif 000002
【特許請求の範囲】
【請求項１】
動作モードを制御する制御電圧入力端子を備えた複数のトランジスタと、
複数の異なる電圧の制御電圧を発生する電源回路と、
前記複数のトランジスタにより論理装置を構成した場合のそれぞれの前記トランジスタの個々の動作に対応して決定した動作モードに制御する制御電圧を、前記電源回路が発生する異なる電圧の制御電圧から前記トランジスタの制御電圧端子に対して供給する配線と
を備えることを特徴とする高速低消費電力論理装置。
【請求項２】
請求項１に記載の高速低消費電力論理装置において、
前記動作モードは、動作速度が高速で高い電力消費の第１の動作モード、動作速度が低速で低い電力消費の第２の動作モード、いずれかである
ことを特徴とする高速低消費電力論理装置。
【請求項３】
請求項１に記載の高速低消費電力論理装置において、
前記動作モードは、動作速度が高速で高い電力消費の第１の動作モード、動作速度が低速で低い電力消費の第２の動作モード、または動作速度が中速で中位の電力消費の第３の動作モードのいずれかである
ことを特徴とする高速低消費電力論理装置。
【請求項４】
請求項２に記載の高速低消費電力論理装置において、
前記動作モードは、動作モードを制御する制御電圧によりトランジスタを構成する電界効果トランジスタのしきい値電圧を変更し、動作速度が高速で高い電力消費の第１の動作モード、動作速度が低速で低い電力消費の第２の動作モードを切り換える
ことを特徴とする高速低消費電力論理装置。
【請求項５】
請求項３に記載の高速低消費電力論理装置において、
前記動作モードは、動作モードを制御する制御電圧によりトランジスタを構成する電界効果トランジスタのしきい値電圧を変更し、動作速度が高速で高い電力消費の第１の動作モード、動作速度が低速で低い電力消費の第２の動作モード、または動作速度が中速で中位の電力消費の第３の動作モードを切り換えることを特徴とする高速低消費電力論理装置。
【請求項６】
請求項４または請求項５に記載の高速低消費電力論理装置において、
前記電源回路は、電界効果トランジスタのしきい値電圧を供給する複数の異なる制御電圧を発生する電圧源であり、トランジスタの動作モードの切り換えは、電圧源から制御電圧入力端子への配線であることを特徴とする高速低消費電力論理装置。
【請求項７】
請求項１に記載の高速低消費電力論理装置において、動作モードを制御する制御電圧入力端子は、それぞれのトランジスタごと、もしくは関連付けられて動作する複数のトランジスタごとに設けられることを特徴とする高速低消費電力論理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理装置を構成する集積回路の中のそれぞれのトランジスタの動作モードを、当該トランジスタにより構成した論理装置のそれぞれのトランジスタの動作状態に対応して制御し、低消費電力化と動作の高速化を行うことが可能な高速低消費電力論理装置に関するものである。
【背景技術】
【０００２】
半導体集積回路は多数のマスクを使用して半導体基板上にトランジスタおよび配線を形成することによって電子回路が構成され、例えば、論理装置が構成される。近年では、1種類の集積回路の製造に使用されるマスクの枚数は２０枚ないし３０枚に達するが、素子の微細化技術の進行にともなって、マスク開発費用の高騰と開発期間の長期化が問題となっている。
【０００３】
この問題を解決するために、集積回路に内蔵させるトランジスタの性能や配置などを一律に規格化し、トランジスタ層を形成するためのマスクを共通化して、これらのトランジスタの端子間を接続する配線を形成するために必要となる数枚のマスクだけをユーザが個別に新規に設計することにより、マスク設計の費用と期間を削減できるマスタースライス型集積回路（ゲートアレイと呼ばれることもある）が広く用いられるに至っている。
【０００４】
一方、回路動作の高速性と低消費電力を両立させた論理装置の構成のためには、個々のトランジスタのしきい値を適切に調整することが有力な手法となっている。すなわち、トランジスタのしきい値を高く設定すれば、トランジスタオン時の駆動電流が低下するので高速動作には向かなくなるが、トランジスタオフ時の漏れ電流を低く抑えて、低消費電力化が図れる。いっぽう、トランジスタのしきい値を低く設定すれば、トランジスタオフ時の漏れ電流が増加するので消費電力は増大するものの、トランジスタオン時の駆動電流を増大させて高速動作させることができる。
【０００５】
このように、トランジスタの動作速度と消費電力は相反する関係にあるため、トランジスタのしきい値が固定である場合には、高速動作させるためには、論理装置を構成する全てのトランジスタを高速動作させることになり、消費電力が不必要に増大するものとなってしまう。逆に、消費電力を抑制しようとすると、全体的には動作速度を犠牲にしたものとしなければならなかった。これに対して、個々のトランジスタのしきい値を適切に調整することによって、回路動作の高速性と低消費電力を両立させた論理回路を構成することができる可能性があるが、そのような試みは行われてなかった。
【０００６】
この種の公知文献として、特許文献１があげられる。特許文献１に記載されている半導体装置は、基板電位を選択的に変更することによってＭＯＳ型電界効果トランジスタのしきい値制御を行って、メモリ回路のＳＲＡＭ（Static Random Access Memory）回路の消費電力を制御する発明である。ここでは、消費電力が制御されるＳＲＡＭ回路を、例えば、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）による論理回路部の回路設定用記憶装置とすることにより、書き換え速度が速く、しかも消費電力が少なくてすむ半導体装置としている。
【０００７】
また、特許文献１により開示されている半導体装置は、基板電位を選択的に変更するＭＯＳ型電界効果トランジスタのしきい値電圧を変えることにより、ＦＰＧＡの論理回路部をアクティブ状態とするか、スリーブ状態とするかに応じて、必要時における高速動作と全体としての消費電力の抑制を実現するものとしている。この場合に、半導体装置がＳＲＡＭ部に加えて論理回路部を有している場合には、個々の部位の状態、例えば、待機状態にあるか活動状態にあるかに応じて、しきい値電圧を個別に制御でき、全体の消費電力を制御しつつ必要時における高速動作を実現することができるとしている。
【特許文献１】特開平１１−３９８７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、マスタースライス型集積回路では、半導体製造プロセスにおけるマスクの共通化を目的としてトランジスタ層の構成を一律に規格化している。このため、論理装置を構成する場合に、個々の回路の動作状況に応じて個別のトランジスタのしきい値電圧をきめ細かく調整することはできなかった。すなわち、従来のマスタースライス型集積回路では、論理回路部の全てのトランジスタについて、その動作速度（入出力信号間の遅延時間）と消費電力が、デバイス構造と半導体製造プロセスによって全体として決定されてしまうので、固定的であり、かつチップ全体で一定である。
【０００９】
一般的には、電子回路の動作速度と消費電力は相反する関係にあるため、前述したように、高速動作させようとすると、論理装置を構成する全てのトランジスタを高速動作させることになり、消費電力が不必要に増大するものとなってしまう。逆に、消費電力を抑制しようとすると、全体的には動作速度を犠牲にしたものとしなければならなかった。このため、論理装置をマスタースライス型集積回路を用いて構成する場合、その構成された論理装置が動作状態でない場合において、消費電力を抑制するためには、例えば、論理装置を全体としてスリーブ状態にできるように構成しなければならなかった。
【００１０】
これに対して、マスタースライス型集積回路を製造する場合、例えば、しきい値電圧の異なるいくつかの種類のトランジスタをプロセス的手段によって形成して並べるマスクを用意しておき、しきい値電圧の異なるトランジスタを使い分ける手法が考えられるが、しかし、この方法では、特定のしきい値電圧ごとのトランジスタの個数がマスクの設計によって固定されてしまうという欠点がある。また、集積回路により構成する論理装置の仕様に応じてそれぞれのしきい値電圧のトランジスタの必要個数は変化するため、あらかじめ特定のしきい値電圧のトランジスタの個数が決められてしまうと、集積回路中のすべてのトランジスタを有効に活用することは難しくなる。また、特定のしきい値電圧のトランジスタの位置が固定されるため、これらの間の配線は最適とはならず、信号の遅延の増加によって論理装置の動作速度の低下を招いてしまうという問題がある。
【００１１】
本発明は、上記のようなそれぞれの問題点を解決するためになされたものであり、本発明の目的は、マスク設計のための費用と期間を短縮できるマスタースライス型集積回路により、論理装置を構成する場合に、その論理装置を構成するそれぞれのトランジスタの動作モードを、論理装置を構成した場合のそれぞれのトランジスタの動作状態に対応して制御し、低消費電力化と動作の高速化を行うことが可能な高速低消費電力論理装置を提供することにある。
【課題を解決するための手段】
【００１２】
上記の目的を達成するため、本発明による高速低消費電力論理装置は、基本的な構成として、マスタースライス型集積回路を構成する共通利用可能なマスクによって形成される複数のトランジスタとして、電気的な方法によりしきい値電圧を制御することができるトランジスタを配置する。そして、マスタースライス型集積回路の中にしきい値電圧を制御する電気信号を発生する電源回路を設け、この電源回路からの出力端子とトランジスタのしきい値電圧の制御端子の間を、ユーザが設計するマスクの配線層に含まれる配線を用いて結線する。これにより、個別にトランジスタの動作モードが、その動作状態に対応して適切に設定できるようになる。このため、マスタースライス型集積回路を構成する複数のトランジスタの個々のトランジスタの動作速度と消費電力の動作モードの設定をより適切に決定することができ、高速性と低消費電力性を同時に両立させた論理装置とすることができる。
【００１３】
ここでのトランジスタのしきい値電圧を電気的に制御する手段としては、例えば、ＭＯＳ型電界効果トランジスタのボディバイアス電圧を変化させる方法や、二重ゲート型電界効果トランジスタを用いて一方のゲート端子に信号を入力した場合のしきい値電圧をもう一方のゲート端子に加える電圧（制御電圧）によって制御する方法が利用できる。これらの方法では、トランジスタのしきい値電圧を制御する第４の端子を用意して、この第４の端子をトランジスタの他の３つの端子と同様に配線層での配線の対象とする。更に、マスタースライス型集積回路の集積回路中には、複数の異なる制御電圧を発生する電圧源回路を組み込む。この電圧源回路で発生するいずれかの制御電圧の出力端子と、トランジスタのしきい値を制御する第４の端子との間を、ユーザが提供する配線層のマスクを用いて配線することにより、個別にトランジスタの動作モードを、その動作状態に対応して適切に設定する。
【００１４】
動作モードを制御する制御電圧は、次のようにして、論理装置を構成した場合のそれぞれのトランジスタの動作に対応して制御し、低消費電力化と動作の高速化を行うための適切なしきい値電圧を求めることによって決定する。
【００１５】
所定の機能を実現する論理装置を、トランジスタの論理ゲートを組み合わせて構成した場合、論理装置の全体のボトルネックとなり、高速に信号を通過させなければならない論理ゲートのトランジスタ（クリティカルパス信号の通過するトランジスタ）と、そうでない論理ゲートのトランジスタがある。そこで、集積回路を用いて構成しようとする論理装置の設計データ（ネットリスト）を分析し、クリティカルパスとなる信号線がどれであるかを特定する。これにより、高速に動作させなければならないトランジスタとそうでないトランジスタが区別できるので、この区別された個々のトランジスタに必要とされる動作速度の決定を行う。
【００１６】
そして、次に、多数のトランジスタの敷き詰められたマスタースライス型集積回路を用いて論理装置を構成するため、その配線用マスクを作成する際に、高速に動作させなければならないトランジスタのしきい値電圧の制御用端子に対しては、必要にして可能な限り動作速度を高める動作モードに制御するための適切な電圧を供給し、論理装置を構成する回路構成上で高速に動作させなくても良いゲートを構成するトランジスタのしきい値電圧の制御用端子に対しては、全体の速度低下を招かない範囲で、可能な限り消費電力を低減させる動作モードに制御する電圧を供給する配線を追加する。
【００１７】
これにより、マスタースライス型集積回路は、論理装置を構成した場合のそれぞれのトランジスタの動作に対応して適切に低消費電力化と動作の高速化を行うように構成され、高速性と低消費電力性を同時に両立させて動作させることができるものとなる。
【００１８】
したがって、本発明による高速低消費電力論理装置は、動作モードを制御する制御電圧入力端子を備えた複数のトランジスタ（共通利用可能なマスクによって形成）と、複数の異なる電圧の制御電圧を発生する電源回路（共通利用可能なマスクによって形成）と、前記複数のトランジスタにより論理装置を構成した場合のそれぞれの前記トランジスタの個々の動作に対応して決定した動作モードに制御する制御電圧を、前記電源回路が発生する異なる電圧の制御電圧から前記トランジスタの制御電圧端子に対して供給する配線（個別に新規に設計されたマスクによって形成）とを備えることを特徴とするものである。
【００１９】
ここでの各トランジスタの動作モードは、動作速度が高速で高い電力消費の第１の動作モード、動作速度が低速で低い電力消費の第２の動作モード、または動作速度が中速で中位の電力消費の第３の動作モードのいずれかであり、また、この動作モードは、動作モードを制御する制御電圧入力端子から供給される制御電圧により、論理ゲートを構成する電界効果トランジスタのしきい値電圧が変更されて、動作速度が高速で高い電力消費の第１の動作モード、動作速度が低速で低い電力消費の第２の動作モード、または動作速度が中速で中位の電力消費の第３の動作モードに切り換えられる。
【００２０】
また、本発明による高速低消費電力論理装置においては、電源回路が、電界効果トランジスタのしきい値電圧を供給する複数の異なる制御電圧を発生する電圧源であり、トランジスタの動作モードの切り換えは、電圧源から供給される制御電圧により、しきい値電圧が制御されるように構成される。ここでの動作モードが制御される制御電圧入力端子は、それぞれのトランジスタごと、もしくは関連付けられて動作する複数のトランジスタごとに配線されるように構成されても良い。
【発明の効果】
【００２１】
このように、本発明では、論理装置を構成する個々の各トランジスタの動作モードを制御する制御電圧により、トランジスタの動作速度と消費電力を適切に制御することができるようにする。そのため、動作モード制御用の制御電圧入力端子の追加された複数のトランジスタで構成されるマスタースライス型集積回路を用い、この動作モード制御用の制御電圧入力端子に適切に決定された制御電圧を入力する配線を行うことによって、高速性と低消費電力性を適切に両立させた論理装置とすることができる。
【００２２】
すなわち、マスタースライス型集積回路を用いて、論理装置を構成する際に、回路構成用の配線を実現する配線層のマスクを設計すると共に、高速に動作させなければならない論理ゲートとするトランジスタの動作モード制御用制御電圧入力端子に対しては動作速度を高める制御電圧を入力し、そうでない論理ゲートとするトランジスタの動作モード制御用制御電圧入力端子に対しては消費電力を低減させる制御電圧を入力する配線を行うように、配線層のマスクに追加する。これにより、高速動作が可能で、なおかつ、低消費電力でもある論理装置を構成することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明を実施する場合の一形態について図面を参照して説明する。図１は、本発明の一実施例に係る高速低消費電力論理装置のマスタースライス型集積回路のチップの構成を説明する図である。図１において、１０はマスタースライス型集積回路により構成される高速低消費電力論理装置のチップ、１１は配線チャネル領域、１２はトランジスタ領域、１３は制御電圧発生用電圧源回路、１４はボンディングパッドである。
【００２４】
トランジスタ領域１２には、共通利用可能なマスクにより形成された多数のトランジスタが配置される。個別に新規に設計されたマスクによって形成される配線層によって、配線チャネル領域１１を利用して、これらトランジスタの端子間を結線することにより、フリップフロップ、インバータ、アンドゲート、オアゲートなど基本的な論理ゲートが構成される。更に、配線層により、これらの論理ゲート間および外部信号を入出力するための結線としてボンディングパッド１４との間を配線することによって論理装置が構成される。
【００２５】
これらの配線には、配線チャネル領域１１が利用される。また、論理装置を構成するチップには、複数の異なる電圧の制御電圧を発生する電圧源回路として、制御電圧発生用電圧源回路１３が予め用意されて（共通利用可能なマスクによって形成されて）おり、ここから、トランジスタ領域１２の中の各トランジスタの動作モードを制御する制御電圧が出力される。それぞれのトランジスタの制御入力端子と、そのトランジスタの動作モードに相当する制御電圧を出力する制御電圧発生用電圧源回路１３の出力端子との間が、個別に新規に設計されたマスクによって形成される配線層によって配線されることにより、全てのトランジスタは適切に決定された動作モードで動作する。
【００２６】
図２は、トランジスタ領域に配置された共通利用可能なマスクによって形成された４つのトランジスタの構造を示す図である。Ｐチャンネル領域２２と２つのポリシリコンゲート２５の交差領域に２つのＰチャネルＭＯＳトランジスタが形成され、Ｎチャンネル領域２１と２つのポリシリコンゲート２５の交差領域に２つのＮチャネルＭＯＳトランジスタが形成される。これらのＭＯＳトランジスタの端子間を、マスクによって形成される配線層によって配線することにより、ＮＡＮＤゲート、ＮＯＲゲート、インバータなどの基本的な論理ゲートの回路が形成される。
【００２７】
また、Ｐチャネル領域２２の下にはＮウェル領域２３が形成され、Ｎチャネル領域２１の下にはＰウェル領域２４が形成されているので、これらのウェルの電位（ボディバイアス）を変化させることによって、ＭＯＳトランジスタのしきい値電圧を変化させて、ＭＯＳトランジスタの動作モードを制御する。
【００２８】
図３は、４つのトランジスタの端子間を配線層により配線し、制御電圧端子ＣｎおよびＣｐに印加される電圧によって動作モードを制御できるように構成された２入力ＮＡＮＤゲートの一例を示す図である。マスタースライス型集積回路で形成するので、ここでの４つのトランジスタは、トランジスタ領域に配置された共通利用可能なマスクによって形成された図２により示された構造のトランジスタであり、配線層による配線は、個別に新規に設計されたマスクによって形成されるものである。この配線層の配線により、制御電圧端子ＣｎおよびＣｐに印加される電圧によって、後述するように、各トランジスタの動作モードが制御できるように構成されている。
【００２９】
電源電圧Ｖｄｄは２つのＰチャネルＭＯＳトランジスタのドレイン端子に配線される。入力信号Ａが上側のポリシリコンゲートに、入力信号Ｂが下側のポリシリコンゲートに配線される。出力信号Ｘは２つのＰチャネルＭＯＳトランジスタのソース端子と上側のＮチャネルＭＯＳトランジスタのドレイン端子に配線され、信号が外部に出力される。Ｎウェル領域に結線した制御電圧端子Ｃｎへの配線とＰウェル領域に結線した制御電圧端子Ｃｐへの配線に供給される制御電圧が、トランジスタの動作モードを決定する制御信号であり、制御電圧発生用電圧源回路１３からの配線により、トランジスタの動作モードを制御する制御電圧が供給されるように構成する。制御電圧発生用電圧源回路１３は、トランジスタは適切に制御された動作モードで動作させるための制御電圧を供給するため、複数の異なる電圧の制御電圧を出力する出力端子が設けられている。配線層により所望する電位を出力する出力端子に配線される。
【００３０】
図４は、トランジスタの動作モードの制御のために配線する制御電圧発生用電圧源回路の周辺の一部の回路を例示する図である。トランジスタとして、二重ゲート型電界効果トランジスタを用いる回路構成を例示している。トランジスタにより構成される各々の論理ゲートは、図４に示されるように、例えば、論理ゲート回路２０におけるしきい値電圧が、制御電圧発生用電圧源回路１３から供給される制御電圧により制御される回路構成となっている。
【００３１】
制御電圧発生用電圧源回路１３から供給される制御電圧については、後述するように、所望する論理装置を構成した回路構成に応じて、その回路設定用データおよび回路構成用データの設計時に決定される。この制御電圧により、各トランジスタの動作モードを制御して、論理ゲートを構成するトランジスタの動作速度と消費電力が制御される。
【００３２】
図４には、二重ゲート型電界効果トランジスタを用いる回路構成を示しているが、他の回路構成として、前述したように、ＭＯＳ型トランジスタの基板電位を変化させて、しきい値を制御する回路を用いることができる。その場合には、制御電圧発生用電圧源回路１３から供給される制御電圧により基板（ウェル領域）に印加する電圧を変化させる。これにより、ＭＯＳ型トランジスタのしきい値電圧が変化し、トランジスタの電流駆動能力と漏れ電流が制御され、動作速度と消費電力が同様に制御される。
【００３３】
トランジスタ領域の複数のトランジスタで構成されるマスタースライス型集積回路を用いて、配線層のマスクを設計することにより、論理装置を構成する場合においては、構成する論理装置の回路を分析し、動作速度を最速とし、かつ消費電力を最小とする回路構成に応じて適切な動作モードを制御する制御電圧の決定は、例えば、次のような方法により行われる。
【００３４】
ここでは、マスタースライス型集積回路の配線層のマスクを作成するために、配置配線プログラムが使用される。論理回路における論理ゲート間の結線情報からなる設計データ（ネットリスト）を、マスタースライス型集積回路用の配置配線プログラムに入力することによって、論理ゲートの配置（論理回路の個々の論理機能をあらかじめ用意されているどのトランジスタを用いて実現するか）および配線（どのトランジスタの信号とどのトランジスタの信号を接続させるか）を決定する。配置配線プログラムは決定された配置配線に関する設計データを出力する。
【００３５】
配置配線プログラムでは、論理ゲートと配線の遅延等を考慮しつつ、回路動作が最速となるように、回路中の全ての論理ゲートから集積回路中のトランジスタに対しての対応関係（マッピング）を決定し、トランジスタ間の配線状態を決める配置配線データを求める。以上の作業を行う配置配線プログラムは、回路動作を最速とする配置配線データの計算を終えた段階で、回路中の全ての論理ゲートと配線の遅延時間の情報を内部情報として保持している。この場合において、回路中のクリティカルパスについても、特定されている。
【００３６】
そこで、配置配線処理の終了後に、まず、クリティカルパス上のゲートが含まれるトランジスタについて、動作が最速となるように動作モードを制御する制御電圧を決定する。次に、クリティカルパス上に無い全てのゲートを含むトランジスタに対して、速度を低下させる方向に動作モードを制御する制御電圧を変化させていき、そのたびに回路のクリティカルパスに変化がないかを調べる。当該ゲートの動作速度を低下させていくと、やがては、クリティカルパスが当該論理ゲートを含むものへと移り変わるので、その一段階手前の動作モードとする制御電圧を、当該ゲートを構成するトランジスタの動作モードを制御する制御電圧の値とする。これを全てのゲートに対して繰り返す。
【００３７】
以上の手順によって、論理装置の全体の動作速度を最速とし、かつ消費電力を最小とするために個々のトランジスタの動作モードを制御する制御電圧を決定することができる。もし、全てのトランジスタの消費電力の総和に制限がある場合は、これに応じて一部のトランジスタの動作速度をさらに低下させる補正を行う。そして、最後に、集積回路中に用意された複数の異なる電圧を発生する電圧源回路から、すなわち、各トランジスタの動作モードの制御に必要な電圧を出力する電圧源回路の出力端子から、それぞれのトランジスタの制御電圧入力端子に対しての配線を、配置配線データに追加し、これに基づいて、マスタースライス型集積回路の配線層のマスクを生成する。
【００３８】
図５は、動作モード制御用の制御電圧の決定処理を行うフローチャートを示す図である。図５を参照して処理内容を説明する。この処理においては、論理装置を構成する配置配線データが入力され、また、論理装置中のクリティカルパスが配置配線プログラムにより求められる処理がサブルーチンとして適宜処理される。処理を開始すると、まず、ステップ１０１において、配線終了時の論理回路（論理装置）のクリティカルパスを求め、クリティカルパスに含まれるトランジスタの動作モードを「最高速」に設定する。次に、ステップ１０２に進み、ステップ１０７と共に処理の制御を行い、論理回路（論理装置）のクリティカルパスに含まれない全てのトランジスタについて、順次に次のステップ１０３〜ステップ１０７の処理を繰り返す。
【００３９】
処理の対象とする一つのトランジスタ（論理ゲート）について、まず、初期設定として、トランジスタの動作モードを「最高速」に設定し（ステップ１０３）、次に、トランジスタの動作モードを一段低速の動作モードに更新し、論理回路（論理装置）の現在のクリティカルパス（ステップ１０４）を求める。そして、求めたクリティカルパスは、元のクリティカルパスと同一か否かを判定する（ステップ１０５）。同一であれば、論理回路（論理装置）のクリティカルパスに変化はなく、処理の対象のトランジスタは、動作速度を低下させて消費電力の低減化を行っても、構成する論理回路（論理装置）の速度低下はないと判定される。さらに、処理の対象のトランジスタは動作速度を低下させて消費電力の低減化を行っても良いかどうかを判定するべく、ステップ１０４に戻って、ステップ１０４からの処理を繰り返す。
【００４０】
また、ステップ１０５の判定において、求めたクリティカルパスが、元のクリティカルパスと同一でない場合には、論理回路（論理装置）のクリティカルパスが変化したので、処理の対象のトランジスタは、動作速度を低下させて消費電力の低減化すると、構成する論理回路（論理装置）全体の速度が低下するので、好ましくなく、この場合には、ステップ１０４で行った処理を元に戻すために、ステップ１０６において、トランジスタの動作モードを一段高速の動作モードに戻し、その動作モードを当該トランジスタの動作モードとして決定する。そして、全てのトランジスタについて処理を行ったか否かを判定し（ステップ１０７）、全てのトランジスタについて処理を行っていない場合には、次の処理対象のトランジスタに対して、ステップ１０３からの処理を繰り返す。また、全てのトランジスタについて処理を行った場合には、それぞれのトランジスタについての動作モードを制御する制御電圧が決定しているので、処理を終了する。
【００４１】
図６は、所要の論理装置を構成した場合の回路構成によるクリティカルパスおよびクリティカルパスに応じて動作モードを適切に設定されたトランジスタを例示する図である。図６（ａ）に、クリティカルパスの経路に該当する各論理ゲートを斜線により示しており、また、図６（ｂ）に、その対応の論理ゲートに最高速の動作モードを制御する制御電圧が設定されているトランジスタを同じく斜線により示している。図示されるように、複数のトランジスタにより所要の論理装置３０を構成した場合、クリティカルパスに該当する各論理ゲートのトランジスタ３１については、「最高速」の動作モードを制御する制御電圧が設定され、その他の各論理ゲートのトランジスタ３２については、一段低速の動作モードを制御する制御電圧が設定され、または、最低速の動作モードを制御する制御電圧が設定される。
【産業上の利用可能性】
【００４２】
以上に説明したように、本発明によれば、マスタースライス型集積回路を用いて、論理装置を構成する際に、個々のトランジスタに対して、高速に動作させなければならない論理ゲートを構成するトランジスタの制御電圧入力端子に対しては、動作速度を高める制御電圧を入力し、そうでない論理ゲートを構成するトランジスタの制御電圧入力端子に対しては消費電力を低減させる制御電圧を入力することによって、高速動作が可能で、なおかつ、低消費電力でもある論理装置を構成することが可能となる。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施例に係る高速低消費電力論理装置のマスタースライス型集積回路のチップの構成を説明する図である。
【図２】トランジスタ領域に配置された共通利用可能なマスクによって形成された４つのトランジスタの構造を示す図である。
【図３】４つのトランジスタの端子間を配線層により配線し、制御電圧端子ＣｎおよびＣｐに印加される電圧によって動作モードを制御できるように構成された２入力ＮＡＮＤゲートの一例を示す図である。
【図４】トランジスタの動作モードの制御のために配線する制御電圧発生用電圧源回路の周辺の一部の回路を例示する図である。
【図５】動作モード制御用の制御電圧の決定処理を行うフローチャートを示す図である。
【図６】論理装置を構成した場合の回路構成によるクリティカルパスおよびクリティカルパスに応じて動作モードを適切に設定されたトランジスタを例示する図である。
【符号の説明】
【００４４】
１０…高速低消費電力論理装置のチップ
１１…配線チャネル領域
１２…トランジスタ領域
１３…制御電圧発生用電圧源回路
１４…ボンディングパッド
２０…論理ゲート回路
２１…Ｎチャンネル領域
２２…Ｐチャンネル領域
２３…Ｎウェル領域
２４…Ｐウェル領域
２５…ポリシリコンゲート
３０…論理装置
３１…トランジスタ（高速動作モード）
３２…トランジスタ（低速動作モード）
【図１】
2005109179.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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