(57)【要約】【課題】ループ特性に影響を与えることなく、定常位相誤差を簡単に設定することが可能なＰＬＯ回路を提供する。【解決手段】リファレンス位相遅延回路１０とセレクタ１１が設けられているので、分周器５の出力ｆｂがリファレンス位相遅延回路１０に入力される。そして、リファレンス位相遅延回路１０が互いに位相差を有する３つの比較周波数ｆｒ１，ｆｒ２，ｆｒ３を出力し、セレクタ１１が選択信号ｓ１に応じて３つの比較周波数ｆｒ１，ｆｒ２，ｆｒ３から１つを選択して出力する。選択された比較周波数は、比較周波数ｆｒとして位相比較器１に入力され、基準周波数ｆｐと比較される。【選択図】      図１
2005012471.tif 000002
【特許請求の範囲】
【請求項１】
位相比較器と、チャージポンプと、ローパスフィルタと、ＶＣＯと、前記ＶＣＯの出力を分周して比較周波数として前記位相比較器に入力し、かつ基準周波数を前記位相比較器に入力する構成を有するＰＬＯ回路において、
前記位相比較器に入力される比較周波数の位相を遅延させる比較周波数遅延手段を備えたことを特徴とするＰＬＯ回路。
【請求項２】
位相比較器と、チャージポンプと、ローパスフィルタと、ＶＣＯと、前記ＶＣＯの出力を分周して比較周波数として前記位相比較器に入力し、かつ基準周波数を前記位相比較器に入力する構成を有するＰＬＯ回路において、
前記位相比較器に入力される基準周波数の位相を遅延させる基準周波数遅延手段とを備えたことを特徴とするＰＬＯ回路。
【請求項３】
位相比較器と、チャージポンプと、ローパスフィルタと、ＶＣＯと、前記ＶＣＯの出力を分周して比較周波数として前記位相比較器に入力し、かつ基準周波数を前記位相比較器に入力する構成を有するＰＬＯ回路において、
前記位相比較器に入力される比較周波数の位相を遅延させる比較周波数遅延手段と、
前記位相比較器に入力される基準周波数の位相を遅延させる基準周波数遅延手段と
を備えたことを特徴とするＰＬＯ回路。
【請求項４】
位相比較器と、チャージポンプと、ローパスフィルタと、ＶＣＯと、前記ＶＣＯの出力を分周して比較周波数として前記位相比較器に入力し、かつ基準周波数を前記位相比較器に入力する構成を有するＰＬＯ回路において、
前記位相比較器に入力される比較周波数のデューティ比を変化させる比較周波数デューティ比変換手段を備えたことを特徴とするＰＬＯ回路。
【請求項５】
位相比較器と、チャージポンプと、ローパスフィルタと、ＶＣＯと、前記ＶＣＯの出力を分周して比較周波数として前記位相比較器に入力し、かつ基準周波数を前記位相比較器に入力する構成を有するＰＬＯ回路において、
前記位相比較器に入力される基準周波数のデューティ比を変化させる基準周波数デューティ比変換手段を備えたことを特徴とするＰＬＯ回路。
【請求項６】
位相比較器と、チャージポンプと、ローパスフィルタと、ＶＣＯと、前記ＶＣＯの出力を分周して比較周波数として前記位相比較器に入力し、かつ基準周波数を前記位相比較器に入力する構成を有するＰＬＯ回路において、前記位相比較器に入力される比較周波数のデューティ比を変化させる比較周波数デューティ比変換手段と、
前記位相比較器に入力される基準周波数のデューティ比を変化させる基準周波数デューティ比変換手段と
を備えたことを特徴とするＰＬＯ回路。
【請求項７】
位相比較器と、チャージポンプと、ローパスフィルタと、ＶＣＯと、前記ＶＣＯの出力を分周して比較周波数として前記位相比較器に入力し、かつ基準周波数を前記位相比較器に入力する構成を有するＰＬＯ回路において、
前記位相比較器に入力される比較周波数の位相を遅延させる比較周波数遅延手段、又は前記位相比較器に入力される基準周波数の位相を遅延させる基準周波数遅延手段を備え、
前記位相比較器に入力される比較周波数のデューティ比を変化させる比較周波数デューティ比変換手段、又は前記位相比較器に入力される基準周波数のデューティ比を変化させる基準周波数デューティ比変換手段を備えたことを特徴とするＰＬＯ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、基準周波数と比較周波数の位相差を位相比較器を用いて検出するＰＬＯ回路（フェーズロック発振器）に関し、特に基準周波数と比較周波数の定常位相誤差を設定することを可能にしたＰＬＯ回路に関する。
【０００２】
【従来の技術】
図２５は、従来のＰＬＯ回路を示すブロック図である。図１に示すように、ＰＬＯ回路は、位相比較器１とチャージポンプ２とローパスフィルタ３とＶＣＯ（電圧制御発振器）４と分周器５から構成されている。
【０００３】
位相比較器１は、基準周波数ｆｐと比較周波数ｆｒの位相を比較する。ここで、基準周波数ｆｐは外部から入力され、比較周波数ｆｒはＶＣＯ４の出力を分周器５で分周して得たものである。
図２６に示すように、位相比較器１は、基準周波数ｆｐと比較周波数ｆｒの位相差に応じたパルス幅を持つパルスｐｕ、又はｐｄを出力する。比較周波数ｆｒの位相が基準周波数ｆｐよりも遅れているときは、遅れている位相差に応じたパルスｐｕを出力し、比較周波数ｆｒの位相が基準周波数ｆｐよりも進んでいるときは、進んでいる位相差に応じたパルスｐｄを出力する。
【０００４】
チャージポンプ２は、位相比較器１から出力されるパルスｐｕ、ｐｄのパルス幅に比例した出力電流Ｄｏを流入、又は流出する回路である。すなわち、比較周波数ｆｒの位相が基準周波数ｆｐよりも遅れているときは、パルスｐｕのパルス幅に比例してチャージポンプ２からローパスフィルタ３ヘ電流Ｄｏが流れ込む（図２６におけるパルスｐｕの遅れ、及びチャージポンプ出力Ｄｏ（Ｌ）を参照）。
【０００５】
同様に、比較周波数ｆｒの位相が基準周波数ｆｐよりも進んでいるときは、ローパスフィルタ３からチャージポンプ２ヘ電流Ｄｏが流れ込む（図２６におけるパルスｐｄの進み、及びチャージポンプ出力Ｄｏ（Ｈ）を参照）。
これによって、ＶＣＯ４ｎｏ入力電圧が変化し、ＶＣＯ４の発振周波数が変化する。比較周波数ｆｒの位相が遅れているときは、ＶＣＯ４の入力電圧が上がることによって発振周波数が上がり、比較周波数ｆｒの位相が基準周波数ｆｐに追従する。
【０００６】
比較周波数ｆｒの位相が進んでいるときは、ＶＣＯ４の入力電圧が下がることによって発振周波数が下がり、比較周波数ｆｒの位相が基準周波数ｆｐに追従する。
【０００７】
前記動作が繰り返されることにより、比較周波数ｆｒと基準周波数ｆｐの位相がロックされ、基準周波数ｆｐに同期した周波数と位相を出力周波数ｆｏを出力することができる。
しかし、比較周波数ｆｒと基準周波数ｆｐの位相がロックされた同期状態においても、入出力信号間には位相差が存在する。この位相差を定常位相誤差と呼んでいる。
【０００８】
定常位相誤差は、ＰＬＯ回路の用途に応じて、所定範囲の値が要求されることがある。そのため定常位相誤差を任意に設定することが可能であれば、使用者の要求に答えるという面で有利である。
なお、定常位相誤差を設定するための従来技術としては、図２７に示すような回路がある。図２７に示す回路は、ローパスフィルタ３内に定常位相誤差調整用の可変抵抗６を設け、この可変抵抗６を調整して、定常位相誤差を要求された範囲内の値に設定する（例えば、特許文献１参照）。
【０００９】
【特許文献１】
特開昭６３−３１２７２３号公報（第３頁左上欄、及び図面）
【００１０】
【発明が解決しようとする課題】
前記従来技術においては、ＰＬＯ回路内のローパスフィルタ内に定常位相誤差調整用の可変抵抗６を設け、この可変抵抗６の抵抗値を調整して、定常位相誤差を要求された値に設定している。
【００１１】
しかし、可変抵抗６を変化させることにより、位相比較器１とチャージポンプ２とローパスフィルタ３とＶＣＯ４から形成されるアナログ動作部が変更されることにより、ＰＬＯ回路のループ特性に影響を与え、当初設計したＰＬＯ回路の仕様を満たすことが困難になるという問題点がある。
本発明は前記した従来技術の問題点に鑑み為されたもので、ＰＬＯ回路のアナログ動作部のループ特性を変更することなく、定常位相誤差を要求された範囲の値に設定することが可能なＰＬＯ回路を提供することを目的とする。
【００１２】
また、本発明は、デジタル方式を用いることにより定常位相誤差を簡単に設定することが可能なＰＬＯ回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
請求項１記載のＰＬＯ回路は、位相比較器と、チャージポンプと、ローパスフィルタと、ＶＣＯと、前記ＶＣＯの出力を分周して比較周波数として前記位相比較器に入力し、かつ基準周波数を前記位相比較器に入力する構成を有するＰＬＯ回路において、前記位相比較器に入力される比較周波数の位相を遅延させる比較周波数遅延手段を備えたことを特徴とする。
【００１４】
請求項１記載の発明によれば、定常位相誤差として、任意に位相進みを設定することができる。
請求項２記載のＰＬＯ回路は、位相比較器と、チャージポンプと、ローパスフィルタと、ＶＣＯと、前記ＶＣＯの出力を分周して比較周波数として前記位相比較器に入力し、かつ基準周波数を前記位相比較器に入力する構成を有するＰＬＯ回路において、前記位相比較器に入力される基準周波数の位相を遅延させる基準周波数遅延手段とを備えたことを特徴とする。
【００１５】
請求項２記載の発明によれば、定常位相誤差として、任意に位相遅れを設定することができる。
請求項３記載のＰＬＯ回路は、位相比較器と、チャージポンプと、ローパスフィルタと、ＶＣＯと、前記ＶＣＯの出力を分周して比較周波数として前記位相比較器に入力し、かつ基準周波数を前記位相比較器に入力する構成を有するＰＬＯ回路において、前記位相比較器に入力される比較周波数の位相を遅延させる比較周波数遅延手段と、前記位相比較器に入力される基準周波数の位相を遅延させる基準周波数遅延手段とを備えたことを特徴とする。
【００１６】
請求項３記載の発明によれば、定常位相誤差として、任意に位相遅れ、位相進みを設定することができる。
請求項４記載のＰＬＯ回路は、位相比較器と、チャージポンプと、ローパスフィルタと、ＶＣＯと、前記ＶＣＯの出力を分周して比較周波数として前記位相比較器に入力し、かつ基準周波数を前記位相比較器に入力する構成を有するＰＬＯ回路において、前記位相比較器に入力される比較周波数のデューティ比を変化させる比較周波数デューティ比変換手段を備えたことを特徴とする。
【００１７】
請求項４記載の発明によれば、定常位相誤差として、任意に位相進みを設定することができる。
請求項５記載のＰＬＯ回路は、位相比較器と、チャージポンプと、ローパスフィルタと、ＶＣＯと、前記ＶＣＯの出力を分周して比較周波数として前記位相比較器に入力し、かつ基準周波数を前記位相比較器に入力する構成を有するＰＬＯ回路において、前記位相比較器に入力される基準周波数のデューティ比を変化させる基準周波数デューティ比変換手段を備えたことを特徴とする。
【００１８】
請求項５記載の発明によれば、定常位相誤差として、任意に位相遅れを設定することができる。
請求項６記載のＰＬＯ回路は、位相比較器と、チャージポンプと、ローパスフィルタと、ＶＣＯと、前記ＶＣＯの出力を分周して比較周波数として前記位相比較器に入力し、かつ基準周波数を前記位相比較器に入力する構成を有するＰＬＯ回路において、前記位相比較器に入力される比較周波数のデューティ比を変化させる比較周波数デューティ比変換手段と、前記位相比較器に入力される基準周波数のデューティ比を変化させる基準周波数デューティ比変換手段とを備えたことを特徴とする。
【００１９】
請求項７記載のＰＬＯ回路は、位相比較器と、チャージポンプと、ローパスフィルタと、ＶＣＯと、前記ＶＣＯの出力を分周して比較周波数として前記位相比較器に入力し、かつ基準周波数を前記位相比較器に入力する構成を有するＰＬＯ回路において、前記位相比較器に入力される比較周波数の位相を遅延させる比較周波数遅延手段、又は前記位相比較器に入力される基準周波数の位相を遅延させる基準周波数遅延手段を備え、かつ前記位相比較器に入力される比較周波数のデューティ比を変化させる比較周波数デューティ比変換手段、又は前記位相比較器に入力される基準周波数のデューティ比を変化させる基準周波数デューティ比変換手段を備えたことを特徴とする。
【００２０】
請求項６、７記載の発明によれば、定常位相誤差として、任意に位相遅れ、位相進みを設定することができる。
【００２１】
【発明の実施の形態】
以下、添付の図面に示す実施の形態について説明する。
【００２２】
図１は、本発明の第１の実施の形態を示すブロック図である。第１の実施の形態は、請求項１に対応する。図１に示す第１の実施の形態において、図２５に示す従来技術と同一部分には同一符号を付してその説明を省略する。第１の実施の形態が図２５に示す従来技術と異なるのは、リファレンス位相遅延回路１０とセレクタ１１が設けられていることである。
【００２３】
すなわち、分周器５の出力ｆｂがリファレンス位相遅延回路１０に入力され、かつリファレンス位相遅延回路１０が互いに位相差を有する３つの比較周波数ｆｒ１、ｆｒ２、ｆｒ３を出力すること、及び３つの比較周波数ｆｒ１、ｆｒ２、ｆｒ３がセレクタ１１に入力され、外部からの選択信号ｓ１に応じて１つの比較周波数が選択され、比較周波数ｆｒとして位相比較器１に入力されることである。
【００２４】
なお、請求項に記載する比較周波数遅延手段は、リファレンス位相遅延回路１０とセレクタ１１が相当する。
図２は、リファレンス位相遅延回路１０から出力される比較周波数ｆｒ１、ｆｒ２、ｆｒ３の例を示す波形図である。
【００２５】
これは、通常の同期時に位相比較器１に入力される比較周波数ｆｒに関し、一定量だけ遅れた位相を比較位相として用いることにより、ＰＬＯ回路の出力の位相は、入力される前記比較周波数ｆｒの位相が遅れている分だけ位相差を生じる。これにより、定常位相誤差を簡単、かつ迅速に設定することが可能になる。
図３と図４は、図１に示す第１の実施の形態の動作を説明するための波形図である。
【００２６】
図３と図４において、本来（リファレンス位相遅延回路１０とセレクタ１１が設けられていない場合）、比較周波数ｆｒ１が位相比較器１に入力される比較周波数（ｆｒ＝ｆｂ）である。
図３は、セレクタ１１が比較周波数ｆｒ１を出力していたのを、比較周波数ｆｒ２を出力するように切り替えたときの波形図である。
【００２７】
図３（ａ）に示すように、初期状態においては、基準周波数ｆｐ、比較周波数ｆｒ１、出力周波数ｆｏは同期状態にある。
図３（ｂ）に示すように、セレクタ１１が比較周波数ｆｒ２を出力すると、比較周波数ｆｒ２は位相が遅れているので、比較周波数ｆｒ２に対して出力周波数ｆｏの位相が相対的に進む。
【００２８】
図３（ｃ）に示すように、ＰＬＯ回路の位相引き込み後は、比較周波数ｆｒ２に合致した所定の定常位相誤差（進み）を設定することができる。
図４は、セレクタ１１が当初比較周波数ｆｒ１を出力していたのを、比較周波数ｆｒ３を出力するように切り替えられたときの波形図である。
図４（ａ）に示すように、初期状態においては、基準周波数ｆｐ、比較周波数ｆｒ１、出力周波数ｆｏは同期状態にある。
【００２９】
図４（ｂ）に示すように、セレクタ１１が比較周波数ｆｒ３を出力すると、比較周波数ｆｒ３は位相が遅れているので、比較周波数ｆｒ３に対して出力周波数ｆｏの位相が相対的に進む。
図４（ｃ）に示すように、ＰＬＯ回路の位相引き込み後は、比較周波数ｆｒ３に合致した所定の定常位相誤差（進み）を設定することができる。
【００３０】
なお、第１の実施の形態では、３つの比較周波数ｆｒ１、ｆｒ２、ｆｒ３を用いているが、リファレンス位相遅延回路１０がより多くの数の比較周波数を出力するようにしてもよい。これにより、任意の数だけ位相をずらすことができ、定常位相誤差を簡単、かつ迅速に設定することが可能になる。
さらに、位相比較器１とチャージポンプ２とローパスフィルタ３とＶＣＯ４は通常どおり機能し、かつローパスフィルタ３等のアナログ回路部分に変更を加えることがないので、ＰＬＯ回路のループ特性に影響を与えることがなく、精度よく定常位相誤差（進み）を設定することができる。
【００３１】
図５は、本発明の第２の実施の形態を示すブロック図である。第２の実施の形態は、請求項２に対応する。図５に示す第２の実施の形態において、図２５に示す従来技術と同一部分には同一符号を付してその説明を省略する。第２の実施の形態が図２５に示す従来技術と異なるのは、リファレンス位相遅延回路２０とセレクタ２１が設けられていることである。
【００３２】
すなわち、外部から入力される基準周波数ｆｐｐがリファレンス位相遅延回路２０に入力され、かつリファレンス位相遅延回路２０が互いに位相差を有する３つの基準周波数ｆｐ１、ｆｐ２、ｆｐ３を出力する。さらに、３つの比較周波数ｆｐ１、ｆｐ２、ｆｐ３がセレクタ２１に入力され、外部からの選択信号ｓ２に応じて１つの比較周波数が選択され、基準周波数ｆｐとして位相比較器１に入力される。
【００３３】
なお、請求項に記載する基準周波数遅延手段は、リファレンス位相遅延回路２０とセレクタ２１が相当する。
図６は、リファレンス位相遅延回路２０から出力される基準周波数ｆｐ１、ｆｐ２、ｆｐ３の例を示す波形図である。
【００３４】
これは、同期時に位相比較器１に入力される基準周波数ｆｐに関し、一定量だけ遅れた位相を比較位相として用いることにより、ＰＬＯ回路の出力の位相は、入力される前記比較周波数ｆｐの位相が遅れている分だけ位相差を生じる。これにより、定常位相誤差（遅れ）を簡単、かつ迅速に設定することが可能になる。
図７と図８は、第２の実施の形態の動作を説明するための波形図である。
【００３５】
図７と図８において、リファレンス位相遅延回路２０とセレクタ２１が設け設けられていないとき、基準周波数ｆｐ１（＝ｆｐ）が位相比較器１に入力される基準周波数ｆｐである。
図７は、セレクタ２１が比較周波数ｆｐ１を選択していたのを、比較周波数ｆｐ２を出力するように切り替えたときの波形図である。
【００３６】
図７（ａ）に示すように、初期状態においては、基準周波数ｆｐ、比較周波数ｆｐ１、出力周波数ｆｏは同期状態にある。
図７（ｂ）に示すように、セレクタ２１が基準周波数ｆｐ２を出力すると、基準周波数ｆｐ２は位相が遅れているので、基準周波数ｆｐ２に対して出力周波数ｆｏの位相が相対的に進む。
【００３７】
図７（ｃ）に示すように、ＰＬＯ回路の位相引き込み後は、基準周波数ｆｐ２に合致した所定の定常位相誤差（遅れ）を設定することができる。
図８は、セレクタ２１が比較周波数ｆｐ１を選択していたのを、基準周波数ｆｐ３を出力するように切り替えたときの波形図である。
図８（ａ）に示すように、初期状態においては、基準周波数ｆｐ、基準周波数ｆｐ３、出力周波数ｆｏは同期状態にある。
【００３８】
図８（ｂ）に示すように、セレクタ２１が基準周波数ｆｐ３を出力すると、基準周波数ｆｐ３は位相が遅れているので、基準周波数ｆｐ３に対して出力周波数ｆｏの位相が相対的に進む。
図８（ｃ）に示すように、ＰＬＯ回路の位相引き込み後は、基準周波数ｆｐ３に合致した所定の定常位相誤差（遅れ）を設定することができる。
【００３９】
なお、第２の実施の形態では、３つの基準周波数ｆｐ１、ｆｐ２、ｆｐ３を用いているが、リファレンス位相遅延回路２０がより多くの数の基準周波数を出力するようにしてもよい。これにより、任意の数だけ位相をずらすことができ、定常位相誤差（遅れ）を簡単、かつ迅速に設定することが可能になる。
さらに、位相比較器１とチャージポンプ２とローパスフィルタ３とＶＣＯ４は通常どおり機能し、かつローパスフィルタ３等のアナログ回路部分に変更を加えることがないので、ＰＬＯ回路のループ特性に影響を与えることがなく、精度よく定常位相誤差（遅れ）を設定することができる。
【００４０】
図９は、本発明の第３の実施の形態を示すブロック図である。第３の実施の形態は、請求項３に対応する。図９に示す第３の実施の形態において、図２５に示す従来技術と同一部分には同一符号を付してその説明を省略する。第３の実施の形態が図２５に示す従来技術と異なるのは、リファレンス位相遅延回路１０、２０とセレクタ１１、２１が設けられていることである。
【００４１】
なお、請求項に記載する比較周波数遅延手段はリファレンス位相遅延回路１０とセレクタ１１が相当し、請求項に記載する基準周波数遅延手段はリファレンス位相遅延回路２０とセレクタ２１が相当する。
図１０は、リファレンス位相遅延回路１０から選択出力される比較周波数ｆｒ１、ｆｒ２、ｆｒ３の例を示す波形図である。図１１は、リファレンス位相遅延回路２０から選択出力される基準周波数ｆｐ１、ｆｐ２、ｆｐ３の例を示す波形図である。
【００４２】
図９、図１０、図１１から明らかなように、第３の実施の形態は、前記第１の実施の形態と前記第２の実施の形態とを組み合わせたもので、基準周波数ｆｐと比較周波数ｆｒの両方を選択可能（ｆｐ１、ｆｐ２、ｆｐ３、ｆｒ１、ｆｒ２、ｆｒ３）にすることにより、定常位相誤差を進ませたり、遅らせたり、任意に設定することができる。
【００４３】
図１２は、本発明の第４の実施の形態を示すブロック図である。第４の実施の形態は、請求項４に対応する。図１２に示す第４の実施の形態において、図２５に示す従来技術と同一部分には同一符号を付してその説明を省略する。第４の実施の形態が図２５に示す従来技術と異なるのは、デューティ比変換回路３０とセレクタ３１が設けられていることである。
【００４４】
なお、請求項に記載する比較周波数デューティ比変換手段は、デューティ比変換回路３０とセレクタ３１が相当する。
図１３は、デューティ比変換回路３０から出力される比較周波数ｆｒ１、ｆｒ２、ｆｒ３の例を示す波形図である。
図１２から明らかなように、第４の実施の形態は、比較周波数ｆｒのデューティ比を変化（増加・減少）させることによって、定常位相誤差の進みを設定する。
【００４５】
また、位相比較器１とチャージポンプ２とローパスフィルタ３とＶＣＯ４は通常どおり機能し、かつローパスフィルタ３等のアナログ回路部分に変更を加えることがないので、ＰＬＯ回路のループ特性に影響を与えることがなく、精度よく定常位相誤差（進み）を設定することができる。
デューティ比変換回路３０は、任意の数の波形を作成できる。しかし、この実施の形態では、３種類のデューティ比の比較周波数ｆｒ１、ｆｒ２、ｆｒ３を生成するものとした。
【００４６】
定常位相誤差を変化させる際は、セレクタ３１が選択信号ｓ３により任意の比較周波数（ｆｒ１、ｆｒ２、ｆｒ３）を選択出力する。比較周波数ｆｒ１、ｆｒ２、ｆｒ３の波形はデューティ比が異なっているが、立ち下がりは全て一致している波形である。これは、立ち上がりエッジにおいて、位相比較器１が位相比較を開始するためである。このように、比較周波数のデューティ比を変化することによって定常位相誤差を容易に変化させることができる。
【００４７】
図１４は、デューティ比変換回路３０の一例を示す図である。
図１４に示すように、デューティ比変換回路３０は、シフトレジスタ３０１とオア回路３０２とアンド回路３０３から構成されている。
分周器出力ｆｂはシフトレジスタ３０１のデータ入力端子（ＤＡＴＡ）に入力され、外部から供給されるクロック信号ＣＬＫはクロック入力端子（ＣＬＫ）に入力される。クロック信号ＣＬＫの周波数は、分周器出力ｆｂの周波数よりも十分に高く、分周器出力ｆｂと同期している周波数源とする（例えば、内部ＶＣＸＯ）。
【００４８】
シフトレジスタ３０１は、３つの出力端子ＱＡ、ＱＢ、ＱＣを備え、それぞれ異なるデューティ比の比較周波数ｆｒ１、ｆｒ２、ｆｒ３を出力する。
図１５はデューティ比変換回路３０の動作を示す波形図である。図１５に示すように、デューティ比の異なる３種類の波形を生成する。ｆｒ１が立ち上がりエッジを進ませたもの、ｆｒ３が立ち上がりエッジを遅らせたもの、ｆｒ２が基準の比較周波数である。
【００４９】
前記したように、デューティ比変換回路３０によって形成される比較周波数ｆｒ１、ｆｒ２、ｆｒ３は、図１３及び図１５に示すように、各波形の立ち下がりが全て一致しており、立ち上がりだけが異なっている。これは、立ち上がりを基準にしてデューティ比を決定しているからである。しかし、立ち下がりを基準にしてデューティ比を決定してもよく、その場合には、比較周波数ｆｒ１、ｆｒ２、ｆｒ３の立ち上がりエッジが全て一致し、立ち下がりが異なることになる。
【００５０】
図１６と図１７は、第４の実施の形態の動作を説明するための波形図である。
図１６は、デューティ比変換回路３０が比較周波数ｆｒ１を出力していたのを、比較周波数ｆｒ２を出力するように切り替えたときの波形図である。
【００５１】
図１６（ａ）に示すように、初期状態においては、基準周波数ｆｐ、比較周波数ｆｒ１、出力周波数ｆｏは同期状態にある。
図１６（ｂ）に示すように、デューティ比変換回路３０が比較周波数ｆｒ２を出力すると、比較周波数ｆｒ２は位相が遅れているので、比較周波数ｆｒ２に対して出力周波数ｆｏの位相が相対的に進む。
【００５２】
図１６（ｃ）に示すように、ＰＬＯ回路の位相引き込み後は、比較周波数ｆｒ２に合致した所定の定常位相誤差（進み）を設定することができる。
図１７は、デューティ比変換回路３０が当初比較周波数ｆｒ１を出力していたのを、比較周波数ｆｒ３を出力するように切り替えたときの波形図である。
図１７（ａ）に示すように、初期状態においては、基準周波数ｆｐ、比較周波数ｆｒ１、出力周波数ｆｏは同期状態にある。
【００５３】
図１７（ｂ）に示すように、デューティ比変換回路３０が比較周波数ｆｒ３を出力すると、比較周波数ｆｒ３は位相が遅れているので、比較周波数ｆｒ３に対して出力周波数ｆｏの位相が相対的に進む。
図１７（ｃ）に示すように、ＰＬＯ回路の位相引き込み後は、比較周波数ｆｒ３に合致した所定の定常位相誤差（進み）を設定することができる。
【００５４】
なお、第４の実施の形態では、３つの比較周波数ｆｒ１、ｆｒ２、ｆｒ３を用いているが、デューティ比変換回路３０がより多くの数の比較周波数を出力するようにしてもよい。これにより、任意の数だけ位相をずらすことができ、定常位相誤差を簡単、かつ迅速に設定することが可能になる。
さらに、位相比較器１とチャージポンプ２とローパスフィルタ３とＶＣＯ４は通常どおり機能し、かつローパスフィルタ３等のアナログ回路部分に変更を加えることがないので、ＰＬＯ回路のループ特性に影響を与えることがなく、精度よく定常位相誤差（進み）を設定することができる。
【００５５】
図１８は、本発明の第５の実施の形態を示すブロック図である。第５の実施の形態は、請求項５に対応する。図１８に示す第５の実施の形態において、図２５に示す従来技術と同一部分には同一符号を付してその説明を省略する。第５の実施の形態が図２５に示す従来技術と異なるのは、デューティ比変換回路４０とセレクタ４１が設けられていることである。
【００５６】
なお、請求項に記載する基準周波数デューティ比変換手段は、デューティ比変換回路４０とセレクタ４１が相当する。
図１９は、デューティ比変換回路４０から出力される基準周波数ｆｐ１、ｆｐ２、ｆｐ３の例を示す波形図である。
図１８から明らかなように、第５の実施の形態は、基準周波数ｆｐのデューティ比を変化（増加・減少）させることによって、定常位相誤差を遅らせる。
【００５７】
また、位相比較器１とチャージポンプ２とローパスフィルタ３とＶＣＯ４は通常どおり機能し、かつローパスフィルタ３等のアナログ回路部分に変更を加えることがないので、ＰＬＯ回路のループ特性に影響を与えることがなく、精度よく定常位相誤差（遅れ）を設定することができる。
デューティ比変換回路４０は、任意の数の波形を作成できる。しかし、この実施の形態では、３種類のデューティ比の基準周波数ｆｐ１、ｆｐ２、ｆｐ３を生成するものとした。
【００５８】
定常位相誤差を変化させる際は、セレクタ４１により、選択信号ｓ４により任意の基準周波数（ｆｐ１、ｆｐ２、ｆｐ３）を選択する。基準周波数ｆｐ１、ｆｐ２、ｆｐ３の波形はデューティ比が異なっているが、立ち下がりは全て一致している波形である。これは、立ち上がりエッジにおいて、位相比較器１が位相比較を開始するためである。このように、基準周波数のデューティ比を変化することによって定常位相誤差を容易に変化させることができる。なお、言うまでもなく、立ち下がりを基準にしてデューティ比を決定してもよく、その場合には、比較周波数ｆｐ１、ｆｐ２、ｆｐ３の立ち上がりエッジが全て一致し、立ち下がりが異なることになる。
【００５９】
図２０と図２１は、第５の実施の形態の動作を説明するための波形図である。
図２０は、デューティ比変換回路４０が比較周波数ｆｐ１を出力していたのを、比較周波数ｆｐ２を出力するように切り替えたときの波形図である。
図２０（ａ）に示すように、初期状態においては、基準周波数ｆｐ１、比較周波数ｆｒ１、出力周波数ｆｏは同期状態にある。
【００６０】
図２０（ｂ）に示すように、デューティ比変換回路４０が基準周波数ｆｐ２を出力すると、基準周波数ｆｐ２は位相が遅れているので、基準周波数ｆｐ２に対して出力周波数ｆｏの位相が相対的に進む。
図２０（ｃ）に示すように、ＰＬＯ回路の位相引き込み後は、基準周波数ｆｐ２に合致した所定の定常位相誤差（遅れ）を設定することができる。
【００６１】
図２１は、デューティ比変換回路４０が当初基準周波数ｆｐ１を出力していたのを、基準周波数ｆｐ３を出力するように切り替えたときの波形図である。
図２１（ａ）に示すように、初期状態においては、基準周波数ｆｐ１、比較周波数ｆｒ１、出力周波数ｆｏは同期状態にある。
図２１（ｂ）に示すように、デューティ比変換回路４０が基準周波数ｆｐ３を出力すると、基準周波数ｆｐ３は位相が遅れているので、基準周波数ｆｐ３に対して出力周波数ｆｏの位相が相対的に進む。
【００６２】
図２１（ｃ）に示すように、ＰＬＯ回路の位相引き込み後は、基準周波数ｆｐ３に合致した所定の定常位相誤差（遅れ）を設定することができる。
なお、第５の実施の形態では、３つの基準周波数ｆｐ１、ｆｐ２、ｆｐ３を用いているが、デューティ比変換回路４０がより多くの数の比較周波数を出力するようにしてもよい。これにより、任意の数だけ位相をずらすことができ、定常位相誤差（遅れ）を簡単、かつ迅速に設定することが可能になる。
【００６３】
さらに、位相比較器１とチャージポンプ２とローパスフィルタ３とＶＣＯ４は通常どおり機能し、かつローパスフィルタ３等のアナログ回路部分に変更を加えることがないので、ＰＬＯ回路のループ特性に影響を与えることがなく、精度よく定常位相誤差（遅れ）を設定することができる。
図２２は、本発明の第６の実施の形態を示すブロック図である。第６の実施の形態は、請求項６に対応する。図２２に示す第６の実施の形態において、図２５に示す従来技術と同一部分には同一符号を付してその説明を省略する。第６の実施の形態が図２５に示す従来技術と異なるのは、デューティ比変換回路３０、４０とセレクタ３１、４１が設けられていることである。
【００６４】
なお、請求項に記載する比較周波数デューティ比変換手段はデューティ比変換回路３０とセレクタ３１が相当し、請求項に記載する基準周波数デューティ比変換手段は、デューティ比変換回路４０とセレクタ４１が相当する。
図２３は、デューティ比変換回路３０から選択出力される比較周波数ｆｒ１、ｆｒ２、ｆｒ３の例を示す波形図である。図２４は、デューティ比変換回路４０から選択出力される基準周波数ｆｐ１、ｆｐ２、ｆｐ３の例を示す波形図である。
【００６５】
図２２、図２３、図２４から明らかなように、第６の実施の形態は、前記第４の実施の形態と前記第５の実施の形態とを組み合わせたもので、基準周波数ｆｐと比較周波数ｆｒの両方を選択可能（ｆｐ１、ｆｐ２、ｆｐ３、ｆｒ１、ｆｒ２、ｆｒ３）にすることにより、ＰＬＯ回路のループ特性に影響を与えることなく、定常位相誤差を進ませたり、遅らせたり、任意に設定することができる。
【００６６】
なお、前記第１〜第６の実施の形態においては、比較周波数を遅延させたり（第１の実施の形態）、基準周波数を遅延させたり（第２の実施の形態）、比較周波数のデューティ比を変化させたり（第４の実施の形態）、基準周波数のデューティ比を変化させたり（第５の実施の形態）を変化させて、定常位相誤差を任意に設定したが、本発明はこれに限定されるものではなく、これらを組み合わせて定常位相誤差を設定するようにしてもよい。これは、請求項７に記載の発明に対応する。これにより、定常位相誤差として、ＰＬＯ回路のループ特性に影響を与えることなく、任意に位相遅れ、位相進みを設定することができる。
【００６７】
【発明の効果】
本発明によれば、ＰＬＯ回路のループ特性に影響を与えることなく、定常位相誤差を任意に設定することが可能となる。
また、定常位相誤差を変更するポイントが、ローパスフィルタ等のアナログ動作部でなく位相比較部の前段に設けられたデジタル動作部であるため、定常位相誤差を変更するときのノイズによる誤動作の可能性がなく、信頼性の高いＰＬＯ回路を実現することができる。
【００６８】
また、定常位相誤差を任意に設定することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示すブロック図である。
【図２】図１に示すリファレンス位相遅延回路１０から出力される比較周波数ｆｒ１、ｆｒ２、ｆｒ３の例を示す波形図である。
【図３】第１の実施の形態の動作を説明するための波形図である。
【図４】第１の実施の形態の動作を説明するための波形図である。
【図５】本発明の第２の実施の形態を示すブロック図である。
【図６】図５に示すリファレンス位相遅延回路２０から出力される基準周波数ｆｐ１、ｆｐ２、ｆｐ３の例を示す波形図である。
【図７】第２の実施の形態の動作を説明するための波形図である。
【図８】第２の実施の形態の動作を説明するための波形図である。
【図９】本発明の第３の実施の形態を示すブロック図である。
【図１０】リファレンス位相遅延回路１０から選択出力される比較周波数ｆｒ１、ｆｒ２、ｆｒ３の例を示す波形図である。
【図１１】リファレンス位相遅延回路２０から選択出力される基準周波数ｆｐ１、ｆｐ２、ｆｐ３の例を示す波形図である。
【図１２】本発明の第４の実施の形態を示すブロック図である。
【図１３】デューティ比変換回路３０から出力される比較周波数ｆｒ１、ｆｒ２、ｆｒ３の例を示す波形図である。
【図１４】デューティ比変換回路３０の一例を示す図である。
【図１５】デューティ比変換回路３０の動作を示す波形図である。
【図１６】第４の実施の形態の動作を説明するための波形図である。
【図１７】第４の実施の形態の動作を説明するための波形図である。
【図１８】本発明の第５の実施の形態を示すブロック図である。
【図１９】デューティ比変換回路４０から出力される比較周波数ｆｒ１、ｆｒ２、ｆｒ３の例を示す波形図である。
【図２０】第５の実施の形態の動作を説明するための波形図である。
【図２１】第５の実施の形態の動作を説明するための波形図である。
【図２２】本発明の第６の実施の形態を示すブロック図である。
【図２３】デューティ比変換回路３０から選択出力される比較周波数ｆｒ１、ｆｒ２、ｆｒ３の例を示す波形図である。
【図２４】デューティ比変換回路４０から選択出力される基準周波数ｆｐ１、ｆｐ２、ｆｐ３の例を示す波形図である。
【図２５】従来のＰＬＯ回路を示すブロック図である。
【図２６】図２５に示す従来のＰＬＯ回路の動作を説明するための波形図である。
【図２７】従来技術によって定常位相誤差を設定するＰＬＯ回路を示す図である。
【符号の説明】
１  位相比較器
２  チャージポンプ
３  ローパスフィルタ
４  ＶＣＯ（電圧制御発振器）
５  分周器
６  可変抵抗（定常位相誤差調整用）
１０、２０  リファレンス位相遅延回路
１１、２１、３１、４１  セレクタ
３０、４０  デューティ比変換回路
３０１  シフトレジスタ
３０２  オア回路
３０３  アンド回路
ＣＬＫ  クロック信号
Ｄｏ  チャージポンプ出力
ｆｒ、ｆｒ１、ｆｒ２、ｆｒ３  比較周波数
ｆｐ、ｆｐ１、ｆｐ２、ｆｐ３  基準周波数
ｆｏ  出力周波数
ｆｂ  分周器出力
ｓ１、ｓ２、ｓ３、ｓ４  選択信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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