(57)【要約】【課題】  Ｄ／Ａ変換での消費電力を必要ビット数に応じて抑制して、電池寿命を向上させる。【解決手段】  フレームフォーマットを前半部と後半部とで異なる変調モードで送信する変調方式に適用する送信時に必要ビット数が変更されるＤ／Ａ変換装置において、電圧変換用抵抗に並列に接続された異なる電流値に設定された多数の電流源と、各電流源の通電を入力ビットに応じて制御する通電制御部と、前記多数の電流源と電圧変換用抵抗との間に接続されたアナログ電圧出力端子と、前記フレームフォーマットの変調モードでＤ／Ａ変換時に必要とするビット数を検出するビット数検出手段と、該ビット数検出手段で検出したビット数に応じて必要とする前記電流源以外の電流源に対する作動電源の供給を停止させる作動停止手段とを備えている。【選択図】  図２
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【特許請求の範囲】
【請求項１】
フレームフォーマットを前半部と後半部とで異なる変調モードで送信する変調方式に適用する送信時に必要ビット数が変更されるＤ／Ａ変換装置において、
電圧変換用抵抗に並列に接続された異なる電流値に設定された多数の電流源と、各電流源の通電を入力ビットに応じて制御する通電制御部と、前記多数の電流源と電圧変換用抵抗との間に接続されたアナログ電圧出力端子と、前記フレームフォーマットの変調モードでＤ／Ａ変換時に必要とするビット数を検出するビット数検出手段と、該ビット数検出手段で検出したビット数に応じて必要とする前記電流源以外の電流源に対する作動電源の供給を停止させる作動停止手段とを備えたことを特徴とするＤ／Ａ変換装置。
【請求項２】
前記ビット数検出手段は、前記フレームフォーマットで設定された変調モードに応じてＤ／Ａ変換時の必要ビット数を選択するように構成されていることを特徴とする請求項１に記載のＤ／Ａ変換装置。
【請求項３】
前記アナログ出力端子及び電圧変換用抵抗間にバッファアンプを有し、該バッファアンプの参照電圧を必要ビット数に応じて切換えると共に、帰還抵抗を切り換えてゲイン調整を行うゲイン調整手段を有することを特徴とする請求項１又は２に記載のＤ／Ａ変換装置。
【請求項４】
フレームフォーマットを前半部と後半部とで異なる変調モードで送信する変調方式に適用する送信時に必要ビット数が変更されるＤ／Ａ変換方法において、
電圧変換用抵抗に並列に接続された異なる電流値に設定された多数の電流源と、各電流源の通電を入力ビットに応じて制御する通電制御部と、前記多数の電流源と電圧変換用抵抗との間に接続されたアナログ電圧出力端子とを備え、前記フレームフォーマットの変調モードでＤ／Ａ変換時に必要とするビット数を検出する工程と、該工程で検出したビット数に応じて必要とする前記電流源以外の電流源に対する作動電源の供給を停止させる工程とを備えたことを特徴とするＤ／Ａ変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線ＬＡＮ等に使用する前半部と後半部とで異なる変調モードでフレームフォーマットを送信する変調方式に適用する送信時に必要ビット数が異なるＤ／Ａ変換装置及びＤ／Ａ変換方法に関する。
【背景技術】
【０００２】
従来、復調装置として、例えば、ＱＰＳＫ拡散受信信号を直交検波して同相成分及び直交成分に変換し、これら同相成分及び直交成分をＡ／Ｄ変換器でデジタル信号に変換してから逆拡散部に供給し、この逆拡散部で、拡散通信のレートに応じて、信号線の内の不要なビット線をＬｏｗレベルに固定して、逆拡散変調されたデジタル信号の信号線のビット幅を拡張するビット拡張手段を備えたマルチレート拡散通信装置が提案されている（例えば、特許文献１参照）。
【特許文献１】特開平１２−１５１４６２号公報（第１頁、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、最近、無線ＬＡＮでは５ＧＨｚ帯の周波数を使用して例えばＩＥＥＥ８０２．１１ａで多数のサブキャリアを使うＯＦＤＭ変調を用いて複数の伝送速度を実現するフレームフォーマットが採用されている。このフレームフォーマットでは、ＯＦＤＭ変調の個々のサブキャリアがＢＰＳＫ、ＱＰＳＫ、１６ＱＡＭ、６４−ＱＡＭの変調を行うようにしている。このような通信方式を採用する場合に、上記特許文献１に記載された従来例が有効となるが、この従来例には、ビット拡張手段で信号線のビット幅を拡張するようにしたことは開示されているが、変調装置におけるＤ／Ａ変換器内での信号処理については何ら言及されておらず、この復調装置におけるＤ／Ａ変換器での消費電力が大きいことにより、電池駆動する場合に、電池寿命が短いという未解決の課題がある。
【０００４】
そこで、本発明は、上記従来例の未解決の課題に着目してなされたものであり、Ｄ／Ａ変換での消費電力を必要ビット数に応じて抑制して、電池寿命を向上させることができるＤ／Ａ変換装置及びＤ／Ａ変換方法を提供することを目的としている。
【課題を解決するための手段】
【０００５】
第１の技術手段は、フレームフォーマットを前半部と後半部とで異なる変調モードで送信する変調方式に適用する送信時に必要ビット数が変更されるＤ／Ａ変換装置において、
電圧変換用抵抗に並列に接続された異なる電流値に設定された多数の電流源と、各電流源の通電を入力ビットに応じて制御する通電制御部と、前記多数の電流源と電圧変換用抵抗との間に接続されたアナログ電圧出力端子と、前記フレームフォーマットの変調モードでＤ／Ａ変換時に必要とするビット数を検出するビット数検出手段と、該ビット数検出手段で検出したビット数に応じて必要とする前記電流源以外の電流源に対する作動電源の供給を停止させる作動停止手段とを備えたことを特徴としている。
【０００６】
この第１の技術手段では、前半部と後半部とで変調モードが異なるフレームフォーマットを送信する際に、変調モードに応じてＤ／Ａ変換時に必要とするビット数をビット数検出手段で検出し、検出されたビット数に基づいて作動停止手段で、必要数以外の電流源に対する作動電力の供給を停止させることにより、消費電力の大きい電流源を選択駆動して消費電力を大幅に低減することができる。
【０００７】
また、第２の技術手段は、上記第１の技術手段において、前記ビット数検出手段は、前記フレームフォーマットで設定された変調モードに応じてＤ／Ａ変換時の必要ビット数を選択するように構成されていることを特徴としている。
この第２の技術手段では、ビット数検出手段で、送信するフレームフォーマットで設定された変調モードに応じてＤ／Ａ変換時の必要ビット数を検出するので、フレームフォーマットの送信時に必要電流源の切換えを的確に行うことができる。
【０００８】
さらに、第３の技術手段は、上記第１又は第２の技術手段において、前記アナログ出力端子及び電圧変換用抵抗間にバッファアンプを有し、該バッファアンプの参照電圧を必要ビット数に応じて切換えると共に、帰還抵抗を切り換えてゲイン調整を行うゲイン調整手段を有することを特徴としている。
この第３の技術手段によれば、ゲイン調整手段で、ビット数の切換時にバッファアンプのゲイン調整を正確に行って、ビット精度を向上させることができる。
【０００９】
さらにまた、第４の技術手段は、フレームフォーマットを前半部と後半部とで異なる変調モードで送信する変調方式に適用する送信時に必要ビット数が変更されるＤ／Ａ変換方法において、
電圧変換用抵抗に並列に接続された異なる電流値に設定された多数の電流源と、各電流源の通電を入力ビットに応じて制御する通電制御部と、前記多数の電流源と電圧変換用抵抗との間に接続されたアナログ電圧出力端子とを備え、前記フレームフォーマットの変調モードでＤ／Ａ変換時に必要とするビット数を検出する工程と、該工程で検出したビット数に応じて必要とする前記電流源以外の電流源に対する作動電源の供給を停止させる工程とを備えたことを特徴としている。
【００１０】
この第４の技術手段では、送信するフレームフォーマットで設定された変調モードに応じてＤ／Ａ変換時の必要ビット数を検出するので、フレームフォーマットの送信時に必要電流源の切換えを的確に行うことができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態を図面に基づいて説明する。
図１は本発明の第１の実施形態を示すブロック図であって、図中、１はマイクロコンピュータ等を含む情報処理装置であって、この情報処理装置１で、送信データが存在するときに、図２に示すフレームフォーマットを形成して、このフレームフォーマットをＯＦＤＭ変調回路２に出力する。
【００１２】
このＯＦＤＭ変調回路２でＯＦＤＭ変調を行って、その変調信号を電流加算型のＤ／Ａ変換装置３に出力してアナログ信号に変換し、次いで直交変調器４で直交変調してから周波数変換回路５に供給し、この周波数変換回路５でアップコンバートしてからパワーアンプ６で増幅して送信アンテナ７に供給して送信する。
ここで、情報処理装置１で形成するフレームフォーマットは、図２に示すように、ＩＥＥＥ８０２．１１ａで規定されるもので、ショートプリアンブル部及びロングプリアンブル部を有する同期を取るための１２シンボル分のプリアンブル部１１と、データ部の変調モード、長さ等を規定するＢＰＳＫ変調される１シンボル分のシグナル部１２と、シグナル部１２で規定されたＢＰＳＫ、ＱＰＳＫ、１６ＱＡＭ、６４ＱＡＭから選択された１つの変調モードで変調される可変長シンボルのデータ部１３とで構成されている。ここで、データ部１３の変調モードは、通信状態や送信するデータ量に基づいて適宜設定される。
【００１３】
情報処理装置１では、送信するフレームフォーマットの変調モードが決定されると、ビット数検出回路８で、決定されたフレームフォーマットに基づいてＤ／Ａ変換装置２で必要とするビット数を検出し、検出したビット数を作動停止制御回路９に供給することにより、この作動停止制御回路９で、後述するＤ／Ａ変換装置２で必要とする電流源を選択して、必要としない電流源に対する作動電圧の供給を停止させる停止制御信号ＳＳをＤ／Ａ変換装置３に出力する。ここで、Ｄ／Ａ変換装置３で必要とするビット数は、例えばＢＰＳＫ変調モードである場合には、Ｄ／Ａ変換装置３で必要とする必要ビット数が７ビット、ＱＰＳＫ変調モードであるときには必要ビット数が８ビット、１６ＱＡＭ変調モードであるときには必要ビット数が９ビット、６４ＱＡＭ変調モードであるときには必要ビット数が１０ビットに設定されている。
【００１４】
そして、Ｄ／Ａ変換装置３は、図３に示すように構成されている。ここでは、説明を簡単にするために、３ビットのＤ／Ａ変換器として表されているが、実際には、１０ビットのＤ／Ａ変換器として構成される。このＤ／Ａ変換装置２は、作動電圧Ｖｃｃが入力される入力端子に例えばＣＭＯＳスイッチで構成されるスイッチング素子ＳＷ１〜ＳＷ３を介して異なる電流値に設定された定電流回路ＣＩ１〜ＣＩ３が接続され、これら定電流回路ＣＩ１〜ＣＩ３の入力側が一端が参照電圧源Ｖｒに接続された電圧変換用抵抗Ｒの他端に並列に接続され、定電流回路ＣＩ１〜ＣＩ３の出力側がスイッチングトランジスタＱ１〜Ｑ３を介して接地されている。ここで、定電流回路ＣＩ１の電流値は最小電流値をＩ0 としたときに１×Ｉ0 に設定され、定電流回路ＣＩ２は２×Ｉ0 に設定され、定電流回路ＣＩ３は４×Ｉ0 に設定されている。
【００１５】
各スイッチングトランジスタＱ１〜Ｑ３のベースからは、ＯＦＤＭ変調回路２から出力される３ビットのデジタル信号が入力される入力端子ｔｉ０〜ｔｉ２が導出され、電圧変換用抵抗Ｒと各定電流回路ＣＩ１〜ＣＩ３との接続点からはアナログ出力端子ｔｏが導出され、このアナログ出力端子ｔｏから出力されるアナログ信号が直交変調器４に供給される。
【００１６】
そして、スイッチング素子ＳＷ１〜ＳＷ３に情報処理装置１に設けられた作動停止制御回路９から出力される停止制御信号ＳＳが入力され、この停止制御信号ＳＳによってスイッチング素子ＳＷ１〜ＳＷ３のオン・オフが制御される。
次に、上記実施形態の動作を説明する。
今、情報処理装置１で送信データが生成されたときには、この送信データをデータ部１３に格納した図３に示すフレームフォーマットを形成する。このとき、プリアンブル部１１では“１”“０”で表される既知のデータ列であり、シグナル部１２では７ビットのＢＰＳＫ変調モードに固定されているが、データ部１３は任意に設定することができ、例えばＢＰＳＫ変調モードよりビット数が１つ多い８ビットのＱＰＳＫ変調モードが設定されているものとする。
【００１７】
このとき、情報処理装置１内のビット数検出回路７では、図２に示すフレームフォーマットをＯＦＤＭ変調回路２でＯＦＤＭ変調した後、Ｄ／Ａ変換器３に供給されるタイミングで、シグナル部１２では２ビットに、データ部１３では３ビットにとする停止制御信号ＳＳを形成し、これをＤ／Ａ変換装置３に出力する。
このため、Ｄ／Ａ変換装置３では、フレームフォーマットのシグナル部１２が到来すると、情報処理装置１の作動停止制御回路９から最下位ビットに対応するスイッチング素子ＳＷ１をオフ状態とし、他のスイッチング素子ＳＷ２及びＳＷ２をオン状態とする停止制御信号ＳＳが入力されることにより、図３に示すように、スイッチング素子ＳＷ３がオフ状態となって定電流回路ＣＩ３に対する作動電圧の供給が停止される。
【００１８】
この状態で、ＯＦＤＭ変調回路２から上位位２ビットを有効とするＢＰＳＫ変調モードに対応する３ビットのデジタル信号が入力端子ｔｉ１〜ｔｉ３に入力されると、アナログ出力端子ｔｏから下記表１に示すアナログ電圧が発生される。
【００１９】
【表１】
2005109962.tif 000003
【００２０】
すなわち、入力端子ｔｉ０〜ｔｉ２の全てに“０”が入力されると、総電流値は“０”となり、発生電圧は参照電圧Ｖｒとなり、入力端子ｔｉ１のみ“１”が入力されると、総電流は２Ｉ0 となって、発生電圧はＶｒ−２ＲＩ0 となり、入力端子ｔｉ２のみ“１”が入力されると、総電流は４Ｉ0 となって、発生電圧はＶｒ−４ＲＩ0 となり、さらに入力端子ｔｉ１及びｔｉ２に“１”が入力されると、総電流は６Ｉ0 となって、発生電圧はＶｒ−６ＲＩ0 となる。
【００２１】
この結果、２ビットのデジタル信号で表される４段階のアナログ電圧が出力される。
その後、シグナル部１２からデータ部１３がＤ／Ａ変換装置３に入力される状態となると、変調モードがＢＰＳＫ変調モードからＱＰＳＫ変調モードに変更されることにより、必要ビット数が３ビットとなるので、作動停止制御回路９から３つの定電流回路ＣＩ１〜ＣＩ３を使用するための各スイッチング素子ＳＷ１〜ＳＷ３をオン状態に制御する停止制御信号ＳＳがＤ／Ａ変換装置３に入力される。
【００２２】
このため、Ｄ／Ａ変換装置３では、図２に示すように、各スイッチング素子ＳＷ１〜ＳＷ３がオン状態となって、各定電流回路ＣＩ１〜ＣＩ３に作動電圧Ｖｃｃが供給されて、これらが稼働状態となる。
このため、ＯＦＤＭ変調回路２から各入力端子ｔｉ０〜ｔｉ２に３ビットのデジタル信号が入力されると下記表２に示すように８段階のアナログ電圧が出力される。
【００２３】
【表２】
2005109962.tif 000004
【００２４】
すなわち、入力端子ｔｉ０〜ｔｉ２に全て“０”が入力されたときには、各定電流回路ＣＩ１〜ＣＩ３が非導通状態となるため、総電流は“０”となり、発生電圧は参照電圧Ｖｒとなる。また、入力端子ｔｉ０のみ“１”が入力されると、総電流はＩ0 となり、発生電圧はＶｒ−ＲＩ0 となり、その後、入力端子ｔｉ０〜ｔｉ２に入力されるビットに応じて総電流が２Ｉ0 から順次Ｉ0 づつ増加して７Ｉ0 まで増加し、これに応じて発生電圧もＶ  ｒ−２ＲＩ0 からＶｒ−７ＲＩ0 まで変化し、３ビットに応じた計８段階のアナログ電圧が発生される。
【００２５】
実際上は、ＢＰＳＫ変調モードで７ビットであるので、発生電圧は１２８段階となり、ＱＰＳＫ変調モードでは８ビットであるので、発生電圧は２５６段階となり、１６ＱＡＭ変調モードでは９ビットであるので、発生電圧は５１２段階となり、さらに６４ＱＡＭでは１０ビットであるので、発生電圧は１０２４段階となる。
したがって、上記実施形態のように必要とするビット数以外の定電流回路に対する作動電圧の供給を停止しておくことにより、Ｄ／Ａ変換装置３での消費電力を大幅に低減することができ、モバイル機器に適用した場合のように電池駆動とした場合に、電池寿命を大幅に増加させることができる。
【００２６】
なお、上記実施形態においては、電圧変換用抵抗Ｒと定電流回路ＣＩ１〜ＣＩ３との接続点から直接アナログ電圧出力端子ｔｏを導出した場合について説明したが、これに限定されるものではなく、図５に示すように、電圧変換用抵抗Ｒと定電流回路ＣＩ１〜ＣＩ３との接続点とアナログ電圧出力端子ｔｏとの間にバッファアンプ１５を設けるようにしてもよい。この場合には、必要ビット数が２ビットであるときに上位ビットに対応する定電流回路ＣＩ３に対する作動電圧の供給を停止させる。このとき、バッファアンプ１５の出力電圧が下がるため、帰還抵抗を切換スイッチ１６で必要ビット数が３ビットであるときのＲ２からＲ３に切換えてゲイン調整を行うと共に、参照電圧を切換スイッチ１７で３ビット時のＶｒ１からＶｒ２に切り換えて最適電圧に調整する。
【００２７】
この場合には、図５に示す必要ビット数が３ビットである場合には前述した表２と同様の発生電圧を得ることができるが、必要ビット数が２ビットであるときには、下記表３に示すように、総電流が０、Ｉ0 、２Ｉ0 、３Ｉ0 の３段階となり、発生電圧もＶｒ、Ｖｒ−ＲＩ0 、Ｖｒ−２ＲＩ0 、Ｖｒ−３ＲＩ0 となる。
【００２８】
【表３】
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【００２９】
また、精度を必要としない変調方式に切り換える場合には、下位ビットに対応する定電流回路の電流が流れない方向に固定して消費電力を低減することも可能である。
なお、上記第１及び第２の実施形態においては、ＩＥＥＥ８０２．１１ａに規定されるフレームフォーマットを受信する場合について説明したが、これに限定されるものではなく、ＩＥＥＥ８０２．１１ｂやＩＥＥＥ８０２．１１ｇに規定されるフレームフォーマットを受信する場合も本発明を適用することできる。
【図面の簡単な説明】
【００３０】
【図１】本発明を復調装置に適用した場合の第１の実施形態を示すブロック図である。
【図２】フレームフォーマットの一例を示す図である。
【図３】図１のＤ／Ａ変換装置の具体的構成を示す必要ビット数が３ビットである場合のブロック図である。
【図４】図１のＤ／Ａ変換装置の必要ビット数が２ビットである場合のブロック図である。
【図５】本発明の変形例示すＤ／Ａ変換装置の具体的構成を示す必要ビット数が３ビットである場合のブロック図である。
【図６】図５における必要ビット数が２ビットである場合のブロック図である。
【符号の説明】
【００３１】
１…情報処理装置、２…ＯＦＤＭ変調回路、３…Ｄ／Ａ変換装置、４…直交変調器、５…周波数変換回路、６…パワーアンプ、７…送信アンテナ、８…ビット数検出回路、９…作動停止制御回路、ＣＩ１〜ＣＩ３…定電流回路、ＳＷ１〜ＳＷ７…スイッチング素子、Ｑ１〜Ｑ３…スイッチングトランジスタ、１５…バッファアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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