(57)【要約】【課題】  原稿の反射率または透過率に応じた電気信号を画像信号として検出することによって、画像情報を得る画像処理装置において、黒シェーディングデータの量子化分解能を落とすことなく、シェーディングメモリの容量を抑えることができる画像処理装置を提供することを目的とするものである。【解決手段】  光電変換素子が出力したアナログ信号を、ｎビットのデジタル信号に変換するＡ／Ｄ変換回路と、光電変換素子の出力特性を補正するシェーディング補正手段であって、白シェーディングデータを取得したときに、ｎビットのデジタル信号の上位ｍビットを有効ビットとし、黒シェーディングデータを取得したときに、ｎビットのデジタル信号の下位ｍビットを有効ビットとし、ｍビットの白シェーディングデータの下位に、ビットを付加し、黒シェーディングデータの上位に、ビットを付加し、シェーディング演算を行うシェーディング補正手段とを有する。【選択図】  図１
2005109831.tif 000002
【特許請求の範囲】
【請求項１】
原稿の反射率または透過率に応じた電気信号を、光電変換素子が、画像信号として出力することによって、画像情報を得る画像処理装置において、
上記光電変換素子が出力したアナログ信号を、ｎビットのデジタル信号に変換するＡ／Ｄ変換回路と；
上記光電変換素子の出力特性を補正するシェーディング補正手段であって、白シェーディングデータを取得したときに、上記ｎビットのデジタル信号の上位ｍビットを有効ビットとし、黒シェーディングデータを取得したときに、上記ｎビットのデジタル信号の下位ｍビットを有効ビットとし、上記ｍビットの白シェーディングデータの下位に、ビットを付加し、上記黒シェーディングデータの上位に、ビットを付加し、シェーディング演算を行うシェーディング補正手段と；
を有することを特徴とする画像処理装置。
【請求項２】
請求項１において、
上記シェーディング補正手段は、白シェーディングデータを取得したときに、上記ｎビットのデジタル信号の上位ｍビットを有効ビットとし、黒シェーディングデータを取得したときに、上記ｎビットの下位ｍビットを有効ビットとし、上記ｍビットの白シェーディングデータの下位に、ｎ−ｍビットを付加し、黒シェーディングデータの上位に、ｎ−ｍビットを付加する手段であることを特徴とする画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像出力情報の実質的な量子化ビット数を削減しつつ、高階調、高品質で出力することができる画像処理装置に関する。
【背景技術】
【０００２】
従来、原稿を入力し、原稿画像を読み取る画像読取装置である複写機、スキャナ等には、１ライン構成で、１ｍｍを数本〜数十本の分解能で読取ることができるだけの微小セルからなるＣＣＤセンサ、コンタクトセンサ等の光電変換素子が用いられている。
【０００３】
上記従来例において、通常、主走査方向については、センサ自身の電気的な走査によって読み取り、副走査方向については、光電変換素子全体を原稿に対して移動させることによって読み取る。
【０００４】
上記従来の画像処理装置において、高品位な読み取りを行う場合、階調性の高い原稿に忠実な情報を得る必要がある。この場合、階調の識別は、肉眼の視覚特性に合致したものであることが重要である。すなわち、階調の違いを視覚で識別しやすい反射率または透過率のレンジでは、その階調の違いを読み取る必要がある。
【０００５】
階調に対する視覚の識別は、原稿からの反射光量（透過光量）に線形の関係ではなく「濃度」と呼ばれる量Ｄ（Ｄ＝−ｌｏｇ１０ｒ、ｒ：反射率または透過率）にほぼ比例することが知られている。つまり、光量が小さい程（すなわち、黒に近い程）、反射率または透過率における僅かな違いでも、視覚的に識別できる。
【０００６】
しかし、一般にセンサの出力特性は、入力光量に比例するので、黒側の階調情報は、白側の諧調情報よりも高い精度が必要とされる。
【０００７】
これは、Ａ／Ｄ変換され、デジタル信号になった画像情報で言えば、たとえば、それが８ビットであれば、実質的に、黒側の諧調情報における量子化の刻みが粗く、８ビットに及ばない情報しか持っていないことを示している。
【０００８】
こうしたセンサの出力特性の黒側の量子化分解能を上げる手段として、光電変換素子の出力をデジタル信号に変換する第１のＡ／Ｄ変換回路を設け、入力光量が零であるときの出力が零になる極性で、上記光電変換素子の出力を増幅度２ｎ倍で増幅する増幅回路を設け、この増幅回路の出力を、デジタル信号に変換する第２Ａ／Ｄ変換回路を設け、上記第１、第２のＡ／Ｄ変換回路の出力の上位または下位に、一定値のビットを付加した上で選択し、出力する選択ビット付加手段を設けたものが知られている（たとえば、特許文献１参照）。
【０００９】
このようにすることによって、原稿の最も黒側の量子化分解能を上げることができるので、視覚特性に合致した高階調の画像読み取りを行うことができる。
【００１０】
図６は、従来の画像処理装置６００を示す図である。
【００１１】
光電変換素子としてのＣＣＤセンサ６０１には、サンプルホールド回路６０２が接続され、サンプルホールド回路６０２には、サンプルホールド回路６０３と、ピークホールド回路６０４とが接続されている。サンプルホールド回路６０３、ピークホールド回路６０４の後段には、第１のＡ／Ｄ変換回路６０５と、増幅回路６０６とが分岐して接続されている。
【００１２】
増幅回路６０６の後段には、リミット回路６０７を介して、第２Ａ／Ｄ変換回路６０８が接続されている。Ａ／Ｄ変換回路６０８、Ａ／Ｄ変換回路６０５の後段には、選択ビット付加手段としての選択ビット付加回路６０９が接続されている。
【００１３】
選択ビット付加回路６０９の後段には、暗出力補正回路６１０、シェーディング補正回路６１１が接続されている。暗出力補正回路６１０は、補正メモリ６１２を備え、シェーディング補正回路６１１は、補正メモリ６１３を備えている。シェーディング補正回路６１１の後段には、出力端子６１４が接続されている。Ａ／Ｄ変換回路６０５は、ＣＣＤセンサ６０１の出力をデジタル信号に変換する。増幅回路６０６は、入力光量が零であるときにおける出力が零になる極性で、ＣＣＤセンサ６０１の出力を、増幅度２ｎ倍で増幅する。
【００１４】
Ａ／Ｄ変換回路６０８は、増幅回路６０６の出力をデジタル信号に変換する。選択ビット付加回路６０９は、Ａ／Ｄ変換回路６０５、６０８の出力の上位または下位に、定値のビットを付加した上で選択し、出力する。
【００１５】
次に、従来の画像処理装置６００の動作について説明する。
【００１６】
まず、ＣＣＤセンサ６０１から出力されるアナログ信号について、Ａ／Ｄ変換回路６０５が、全レンジにわたって、通常のＡ／Ｄ変換を行う。
【００１７】
これと同時に、サンプルホールド回路６０２の出力信号が、増幅回路６０６に導かれ、ＤＳ（Ｅ）の値を基準に、２のベキ乗に増幅され、たとえば、１６倍の増幅が行われる。この出力を、リミット回路６０７に導き、ＶｒｅｆＢよりも小さい適当な値で、リミットをかけ、この出力信号を、Ａ／Ｄ変換回路６０８に入力する。
【００１８】
Ａ／Ｄ変換回路６０８のリファレンスＶｒｅｆＴ、ＶｒｅｆＢは、Ａ／Ｄ変換回路６０５におけるリファレンスと同一である。これによって、ＣＣＤセンサ６０１の出力の全レンジのうちで最も黒側の１／１６のレンジにおいて、１６倍の量子化分解能を得ることができ、すなわち、Ａ／Ｄ変換回路６０５の出力信号よりも、４ビット相当分下位側にビット数が多いＡ／Ｄ変換出力を得ることができる。
【００１９】
図７は、従来の画像処理装置６００における変換処理の様子を示す図である。
【００２０】
ここでは、「メインＡ／Ｄ変換回路」が、図６に示すＡ／Ｄ変換回路６０５に相当し、「サブＡ／Ｄ変換回路」が、図６に示すＡ／Ｄ変換回路６０８に相当し、それぞれ８ビットのＡ／Ｄ変換回路である。
【００２１】
ここで、図７に示す上側の領域ほど、白側の入力の時の出力コードを示す。また、メインＡ／Ｄ変換回路の出力信号のうちで、小さい方から１６種の出力コードに対して、サブＡ／Ｄ変換回路の出力コードは、さらに１６倍の分解能をもつ。
【００２２】
したがって、Ａ／Ｄ変換回路の出力信号を、合計１２ビットにするために、サブＡ／Ｄ変換回路の出力信号がオール「１」であるときに、メインＡ／Ｄ変換回路の出力信号に、さらに下位４ビットを付け加え、これに定値を与え（たとえば、オール「０」を与え）、１２ビットとし、サブＡ／Ｄ変換回路の出力信号が、それ以外であるときに、サブＡ／Ｄ変換回路の出力信号に、さらに上位４ビットの「０」を加え、１２ビットとする。
【００２３】
これによって、原稿の黒側の量子化分解能を、通常よりも上げた特性になる。なお、出力信号のビット数を、合計１２ビットにする操作を、選択ビット付加回路６０９が実行する。
【００２４】
このようにして、選択ビット付加回路６０９が出力した後に、ＣＣＤセンサ６０１の画素毎に変化する暗出力の補正を、暗出力補正回路６１０が行う。つまり、補正メモリ６１２に予め記憶してある内容を、画素毎に読出し、演算することによって、ＣＣＤセンサ６０１の画素毎に変化する暗出力を補正する。
【００２５】
その後、補正メモリ６１３に予め記憶した補正データを、シェーディング補正回路６１１が、画素毎に読出し、演算することによって、ＣＣＤセンサ６０１の画素毎の感度バラツキ、照明系の明るさの分布等を補正する。これによって、出力端子６１４から、画像読取りの出力を取り出すことができる。
【００２６】
したがって、上記一連の処理を行うことによって、原稿の最も黒側の量子化分解能を１６倍に増加させることができるので、肉眼の視角特性に合致した高階調の画像読み取りが可能になる。
【特許文献１】特開平５−２２７４３７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２７】
上記従来例では、センサの出力特性における黒側の量子化分解能を増加させる手段として、光電変換素子の出力をデジタル信号に変換する第１のＡ／Ｄ変換回路と、入力光量が零であるときの出力信号が零になる極性で、光電変換素子の出力を増幅度２ｎ倍で増幅する増幅回路と、この増幅回路の出力信号をデジタル信号に変換する第２のＡ／Ｄ変換回路と、選択ビット付加手段とを設ける必要がある。
【００２８】
また、上記従来例では、補正メモリが選択ビット付加手段の後段に接続されているので、補正メモリについても、量子化分解能分のビット幅を必要とする。
【００２９】
よって、上記従来例では、黒側の量子化分解能の精度を上げ、肉眼の視角特性に合致した高階調の画像読み取りを実現するためには、回路規模やメモリ容量が増加するという問題があり、これによって、コスト的にもアップする傾向であるという問題がある。
【００３０】
本発明は、原稿の反射率または透過率に応じた電気信号を画像信号として検出することによって、画像情報を得る画像処理装置において、黒シェーディングデータの量子化分解能を落とすことなく、シェーディングメモリの容量を抑えることができる画像処理装置を提供することを目的とするものである。
【課題を解決するための手段】
【００３１】
本発明は、原稿の反射率または透過率に応じた電気信号を、光電変換素子が、画像信号として出力することによって、画像情報を得る画像処理装置において、上記光電変換素子が出力したアナログ信号を、ｎビットのデジタル信号に変換するＡ／Ｄ変換回路と、上記光電変換素子の出力特性を補正するシェーディング補正手段であって、白シェーディングデータを取得したときに、上記ｎビットのデジタル信号の上位ｍビットを有効ビットとし、黒シェーディングデータを取得したときに、上記ｎビットのデジタル信号の下位ｍビットを有効ビットとし、上記ｍビットの白シェーディングデータの下位に、ビットを付加し、上記黒シェーディングデータの上位に、ビットを付加し、シェーディング演算を行うシェーディング補正手段とを有する画像処理装置である。
【発明の効果】
【００３２】
請求項１記載の発明によれば、白シェーディングデータを取得したときに、ｎビットのＡ／Ｄ変換回路から出力されるｎビット幅のデジタル信号の有効とされる上位ｍビットのデータをメモリにストアし、黒シェーディングデータを取得したときに、黒側の量子化分解能の精度を上げるために、上記ｎビット幅のデジタル信号の有効とされる下位ｍビットをメモリにストアするので、黒シェーディングデータの量子化分解能を落とすことなくシェーディングメモリの容量を抑えることができるという効果を奏する。
【００３３】
請求項２記載の発明によれば、白シェーディングデータ取得時には、ｎビットのＡ／Ｄ変換回路から出力されるｎビット幅のデジタル信号の上位ｍビットを有効ビットとし、黒シェーディングデータ取得時には、黒側の量子化分解能の精度を上げるために、上記ｎビットの下位ｍビットを有効ビット幅とし、有効とされるビット幅を減らし、しかも、ビット付加手段を設けるので、シェーディング演算時に必要とされる回路規模を削減することができるという効果を奏する。
【発明を実施するための最良の形態】
【００３４】
発明を実施するための最良の形態は、次の実施例である。
【実施例１】
【００３５】
図１は、本発明の実施例１である画像処理装置１００の概略構成を示すブロック図である。
【００３６】
画像処理装置１００は、読取部１０１と、読取制御部１０２と、ＣＰＵ２０１と、ＲＯＭ２０２と、ＲＡＭ２０３と、画像メモリ２０４と、データ変換部２０５と、操作表示部２０８と、通信制御部２０９と、解像度変換処理部２１０と、符号復号化処理部２１１と、記録制御部２１２と、ＵＳＢファンクション制御部２１３と、ＵＳＢホスト制御部２１４と、記録部２１５とを有する。
【００３７】
読取制御部１０２は、読取部１０１が、ＣＣＤセンサやＣＭＯＳセンサ等の光電変換素子によって、原稿を光学的に読み取り、電気的な画像データに変換した画像信号を、図示しない画像処理制御部を介して、２値化処理や中間調処理等の各種画像処理を施し、高精細な画像データを出力する。ここで読取部１０１としては、複数のミラーとレンズとを介して、原稿画像を光電変換素子上に縮小して結像させる縮小光学系、または、原稿画像を光電変換素子上に等倍で結像させる等倍光学系を有するコンタクトイメージセンサのいずれを用いてもよい。
【００３８】
なお、実施例１では、読取制御部１０２は、原稿を搬送しながら読取りを行うシート読取制御方式と、原稿台にある原稿をスキャンするブック読取制御方式の両制御方式とに対応している。
【００３９】
ＣＰＵ２０１は、システム制御部であり、画像処理装置１００の全体を制御する。ＲＯＭ２０２は、ＣＰＵ２０１が実行する制御プログラムや組み込みオペレーティングシステム（ＯＳ）プログラム等を格納する。本実施例では、ＲＯＭ２０２に格納されている各制御プログラムは、ＲＯＭ２０２に格納されている組み込みＯＳの管理下で、スケジューリングやタスクスイッチ等のソフトウエア制御を行う。
【００４０】
ＲＡＭ２０３は、ＳＲＡＭ（ｓｔａｔｉｃ  ＲＡＭ）等で構成され、プログラム制御変数等を格納し、また、オペレータが登録した設定値や、画像処理装置１００の管理データ等を格納し、各種ワーク用バッファ領域が設けられている。画像メモリ２０４は、ＤＲＡＭ（ｄｙｎａｍｉｃ  ＲＡＭ）等で構成され、画像データを蓄積する。
【００４１】
データ変換部２０５は、ページ記述言語（ＰＤＬ）等の解析や、キャラクタデータのＣＧ（ｃｏｍｐｕｔｅｒ  ｇｒａｐｈｉｃｓ）展開等、画像データの変換を行う。
【００４２】
操作表示部２０８は、数値入力キー、文字入力キー、ワンタッチ電話番号キー、モード設定キー、決定キー、取り消しキー等を備え、ユーザが画像送信相手先データの決定や設定データの登録動作を行うための操作部と、各種キー、発光ダイオード（ＬＥＤ）と液晶ディスプレイ（ＬＣＤ）等によって構成され、オペレータによる各種入力操作や、画像処理装置１００の動作状況、ステータス状況の表示等を行う表示部である。
【００４３】
通信制御部２０９は、変復調装置（ＭＯＤＥＭ）や、網制御装置（ＮＣＵ）等によって構成されている。実施例１では、通信制御部２０９は、アナログの通信回線（ＰＳＴＮ）２３１に接続され、Ｔ３０プロトコルでの通信制御、通信回線に対する発呼と着呼等の回線制御を行う。
【００４４】
解像度変換処理部２１０は、画像データのミリ−インチ解像度変換等の解像度変換制御を行う。なお、解像度変換処理部２１０において、画像データの拡大縮小処理も可能である。符号復号化処理部２１１は、画像処理装置１００で扱う画像データ（ＭＨ、ＭＲ、ＭＭＲ、ＪＢＩＧ、ＪＰＥＧ等）を符号復号化処理し、拡大縮小処理を行う。
【００４５】
記録制御部２１２は、印刷される画像データに対し、図示しない画像処理制御部を介して、スムージング処理や記録濃度補正処理、色補正等の各種画像処理を施し、高精細な画像データに変換し、ＵＳＢホスト制御部２１４（後述）に出力する。また、記録制御部２１２は、ＵＳＢホスト制御部２１４を制御することによって、定期的に記録部２１５の状態情報データを取得する。
【００４６】
ＵＳＢファンクション制御部２１３は、ＵＳＢインタフェースの通信制御を行うものであり、ＵＳＢ通信規格に従ってプロトコル制御を行い、ＣＰＵ２０１が実行するＵＳＢ制御タスクからのデータをパケットに変換し、外部の情報処理端末にＵＳＢパケット送信を行い、逆に、外部の情報処理端末からのＵＳＢパケットをデータに変換し、ＣＰＵ２０１に送信する。
【００４７】
ＵＳＢホスト制御部２１４は、ＵＳＢ通信規格で定められているプロトコルで通信を行うための制御部である。ＵＳＢ通信規格は、双方向のデータ通信を高速に行うことができる規格であり、１台のホスト（マスター）に対し、複数のハブまたはファンクション（スレーブ）を接続することができる。ＵＳＢホスト制御部２１４は、ＵＳＢ通信におけるホストの機能を有する。
【００４８】
記録部２１５は、レーザビームプリンタやインクジェットプリンタ等からなる印刷装置であり、カラー画像データ、またはモノクロ画像データを印刷部材に印刷する。また、記録部２１５は、ＵＳＢホスト制御部２１４との間で、ＵＳＢ通信規格で定められたプロトコルで通信を行い、特に、記録部２１５は、ファンクションの機能を有する。実施例１においては、記録機能のＵＳＢ通信は、１対１の接続形態を用いる。
【００４９】
図２は、画像処理装置１００を構成する読取制御部１０２の具体例を示すブロック図である。
【００５０】
読取制御部１０２は、Ａ／Ｄ変換回路１０３と、シェーディング補正回路１０４と、シェーディング１０５と、シェーディングメモリ１０６と、エッジ強調回路１０７と、ガンマ変換回路１０８と、誤差拡散回路１０９と、出力回路１１０とを有する。
【００５１】
次に、実施例１の動作について説明する。
【００５２】
まず、読取部１０１は、ＣＣＤセンサ、コンタクトセンサ等の光電変換素子によって原稿を光学的に読み取る。ＣＣＤセンサ、コンタクトセンサ等の光電変換素子が読み込んだアナログデータは、読取制御部１０２に入力され、読取制御部１０２において、まずＡ／Ｄ変換回路１０３が１６ビットのデジタルデータに変換し、この変換された１６ビットのデジタルデータを、シェーディング補正回路１０４に入力する。
【００５３】
シェーディング補正回路１０４は、読取部１０１からの明出力データと暗出力データとを、各画素単位でシェーディングメモリ１０６にストアする。ストアされている明出力データと暗出力データとは、原稿読み込み時に、原稿入力データに対応する画素毎に、シェーディング１０５から読み出され、シェーディング補正演算が行われる。シェーディング補正された画像データは、シェーディング１０５の後段に接続されているエッジ強調回路１０７、ガンマ変換回路１０８、誤差拡散回路１０９において画像処理が施され、読取制御部１０２から、画像メモリ２０４内に割り当てられている読み取りバッファ（不図示）に、ＣＰＵ２０１がＤＭＡ転送させる。
【００５４】
次に、実施例１におけるシェーディング補正演算について説明する。
【００５５】
ここで、シェーディング補正は、読取部１０１に含まれているＣＣＤセンサの画素毎の感度バラツキ、照明系の明るさの分布や結像光学系のバラツキ等に起因して、読取部１０１によって同一濃度の基準画像を読み取った場合に、ＣＣＤセンサから出力される信号レベルのバラツキ（ＣＣＤセンサの出力特性）を補正するための処理である。
【００５６】
まず、白シェーディングデータ（明出力データ）取得時の動作について説明する。
【００５７】
図３は、シェーディング補正回路１０４の具体例を示す図である。
【００５８】
シェーディング補正回路１０４は、ダークメモリ３０１と、ｂｉｔ拡張回路３０２と、加減算器３０３と、０クランプ回路３０４と、ホワイトメモリ３０５と、ｂｉｔ拡張回路３０６と、加減算器３０７と、除算器３０８と、クランプ回路３０９と、シェーディング出力回路３１０とを有する。
【００５９】
白シェーディングデータを取得したときに、読取部１０１を、白基準板（不図示）の位置に移動し、光源（不図示）のランプをオンし、読取部１０１に設けられているセンサがデータ（白基準板）を取り込む。
【００６０】
図４は、実施例１における白シェーディングデータの波形例を示す図である。
【００６１】
つまり、白シェーディングデータを取得したときに、読取部１０１を、白基準板（不図示）の位置に移動し、光源（不図示）のランプをオンし、センサが読み取ったデータの波形例を、図４に示してある。
【００６２】
図４に示すように、白シェーディングデータを取得したときに、センサの出力電圧レベルが高く、Ａ／Ｄ変換回路１０３が１６ビットのデジタルデータに変換した後に、下位４ビットをほとんど無視できるレベルである。したがって、白シェーディングデータを取得したときに、Ａ／Ｄ変換回路１０３が変換、出力した１６ビットのデジタルデータのうちで、上位１２ビットのデータのみを有効とし、この有効とした上記１２ビットのデータのみを、センサの画素単位毎に、シェーディングメモリ１０６にストアする。
【００６３】
上記のように、白シェーディングデータを取得したときに、Ａ／Ｄ変換回路１０３が変換、出力した１６ビットのデジタルデータのうちで、上位１２ビットのデータのみをシェーディングメモリ１０６にストアするので、シェーディングメモリ１０６のメモリ容量を削減することができる。
【００６４】
次に、黒シェーディングデータを取得したときに、白シェーディングデータを取得したときと同じ読み取り位置で、光源（不図示）のランプをオフした状態で、センサからデータを取り込む。
【００６５】
図５は、実施例１における黒シェーディングデータの波形例を示す図である。
【００６６】
つまり、黒シェーディングデータを取得したときに、白シェーディングデータを取得したときと同じ読取り位置で、光源（不図示）のランプをオフした状態で、センサから取り込んだデータの波形を図５に示してある。
【００６７】
図５に示すように、黒シェーディングデータを取得したときに、センサの出力電圧レベルが低く、センサ出力を設定し、Ａ／Ｄ変換回路１０３が１６ビットのデジタルデータに変換した後に、上位４ビットが“００００”になるので、下位１２ビットのデータのみを、センサの画素単位毎に、シェーディングメモリ１０６にストアする。
【００６８】
上記のように、黒シェーディングデータを取得したときに、Ａ／Ｄ変換回路１０３が変換、出力した１６ビットのデジタルデータのうちで、下位１２ビットのデータのみをシェーディングメモリ１０６にストアするので、シェーディングメモリ１０６のメモリ容量を削減することができる。
【００６９】
すなわち、センサが出力した各画素毎の白シェーディングデータと黒シェーディングデータとをＡ／Ｄ変換回路１０３が変換、出力した１６ビットのデジタルデータのうちで、１２ビット単位で、シェーディングメモリ１０６にストアする。
【００７０】
次に、実施例１において、原稿読み取り時におけるシェーディング演算について説明する。
【００７１】
まず、センサが読み取った画像入力データを、Ａ／Ｄ変換回路１０３が１６ビットのデジタルデータに変換する。この１６ビットの画像入力データについて、シェーディング補正回路１０４が、以下のように演算する。
【００７２】
まず、シェーディングメモリ１０６内のダークメモリ３０１から、１２ビットの黒シェーディングデータを読み出し、ｅｘｔ（４ｂｉｔ拡張）３０２が、上位４ビットに“００００”を付加し、これを、１６ビットの黒シェーディングデータとする。加減算器３０３が、１６ビット化した黒シェーディングデータと、画像入力データとの差分“ａ”を求める。
【００７３】
ここで、上記差分“ａ”のデータが０以下（画像入力データ＜黒シェーディングデータ）であれば、クランプ回路３０４が０にクランプする。
【００７４】
次に、シェーディングメモリ１０６内のホワイトメモリ３０５から、１２ビットの白シェーディングデータを読み出し、ｅｘｔ（４ｂｉｔ拡張）３０６が、下位４ビットに“００００”を付加し、これを、１６ビットの白シェーディングデータとする。
【００７５】
次に、加減算器３０７が、１６ビットの白シェーディングデータと、上記１６ビットの黒シェーディングデータとの差分“ｂ”を求める。差分“ａ”、“ｂ”を算出した後に、除算器３０８が、画像入力データと黒シェーディングデータとの差分“ａ”と、白シェーディングデータと黒シェーディングデータとの差分“ｂ”との除算を行い、１２ビットのシェーディング演算を行う。
【００７６】
実施例１では、シェーディング演算結果を１２ビットで扱っているので、演算結果が４０９５（１２ビットの全てが“１”である値に対応する値）を超えていれば、クランプ回路３０９が、４０９５（１２ビット全て“１”）にクランプする。
【００７７】
シェーディング演算において、シェーディング補正回路１０４の後段の処理に応じたビット数にすればよく、後段の処理が８ビットであれば、８ビットの除算を行う。これによって、本来必要とされる黒シェーディングデータの精度を落とすことなく、黒シェーディングデータの容量を削減することができる。
【００７８】
よって、黒側の量子化分解能のビット精度を上げることができる。
【００７９】
さらに、黒シェーディングデータと白シェーディングデータとについても、本来必要とされる１６ビットのデータが１２ビットで足りるので、シェーディングメモリ１０６を３／４に削減することができ、回路規模を縮小することができる。
【００８０】
したがって、上記一連の処理を実行することによって、黒側の量子化分解能の精度を上げ、肉眼の視角特性に合致する高階調の画像読取りが可能になる。
【００８１】
つまり、上記実施例は、原稿の反射率または透過率に応じた電気信号を、光電変換素子が、画像信号として出力することによって、画像情報を得る画像処理装置において、上記光電変換素子が出力したアナログ信号を、ｎビットのデジタル信号に変換するＡ／Ｄ変換回路と、上記光電変換素子の出力特性を補正するシェーディング補正手段であって、白シェーディングデータを取得したときに、上記ｎビットのデジタル信号の上位ｍビットを有効ビットとし、黒シェーディングデータを取得したときに、上記ｎビットのデジタル信号の下位ｍビットを有効ビットとし、上記ｍビットの白シェーディングデータの下位に、ビットを付加し、上記黒シェーディングデータの上位に、ビットを付加し、シェーディング演算を行うシェーディング補正手段とを有する画像処理装置の例である。
【００８２】
なお、上記シェーディング補正手段は、白シェーディングデータを取得したときに、上記ｎビットのデジタル信号の上位ｍビットを有効ビットとし、黒シェーディングデータを取得したときに、上記ｎビットの下位ｍビットを有効ビットとし、上記ｍビットの白シェーディングデータの下位に、ｎ−ｍビットを付加し、黒シェーディングデータの上位に、ｎ−ｍビットを付加する手段である。
【図面の簡単な説明】
【００８３】
【図１】本発明の実施例１である画像処理装置１００の概略構成を示すブロック図である。
【図２】画像処理装置１００を構成する読取制御部１０２の具体例を示すブロック図である。
【図３】シェーディング補正回路１０４の具体例を示す図である。
【図４】実施例１における白シェーディングデータの波形例を示す図である。
【図５】実施例１における黒シェーディングデータの波形例を示す図である。
【図６】従来の画像処理装置６００を示す図である。
【図７】従来の画像処理装置６００における変換処理の様子を示す図である。
【符号の説明】
【００８４】
１００…画像処理装置、
１０１…読取部、
１０２…読取制御部、
１０３…A／D変換回路、
１０４…シェーディング補正回路、
１０５…シェーディング、
１０６…シェーディングメモリ、
１０７…エッジ強調回路、
１０８…ガンマ変換回路、
１０９…誤差拡散回路、
１１０…出力回路、
２０１…ＣＰＵ、
２０２…ＲＯＭ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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