(57)【要約】【課題】  ＩＣのレイアウト終了後のシミュレーションを簡略化可能とする。【解決手段】  入力されたクロックとこのクロックに対するイネーブル信号とに応じてゲートクロックを生成する回路において、前記入力クロックとイネーブル信号との位相関係に基づいて前記ゲートクロックにおけるグリッチを検出する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
入力されたクロックとこのクロックに対するイネーブル信号とに応じてゲートクロックを生成する回路において、前記入力クロックとイネーブル信号との位相関係に基づいて前記ゲートクロックにおけるグリッチを検出することを特徴とするクロック生成回路。
【請求項２】
一方の信号のエッジで、他方の信号のレベルを検出する小規模な構成により、ゲートクロック出力にグリッチが生じているか否かを判別することを特徴とする請求項１記載のクロック生成回路。
【請求項３】
前記グリッチの検出出力に応じてクロックの位相を変更することを特徴とする請求項１記載のクロック生成回路。
【請求項４】
クロックゲートセルと、前記クロック生成回路をひとつのマクロとして配置することを特徴とする請求項１記載のクロック生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はクロック生成回路に関し、特にゲートクロック生成時発生するおそれのあるグリッチの検出に関する。
【背景技術】
【０００２】
ＬＳＩ設計において、外部ＩＦの多様化あるいは内部消費電力低減の必要性等により、内部デザインをドライブするクロックラインが非常に多様化かつ複雑化している。
【０００３】
特許文献１に記載の様に、通常は外部よりソースとなるクロックが、ＰＬＬにより逓倍、分周、あるいは動作時以外は停止する等といった処理をほどこされ、各内部ブロックに最適な特性をもって入力される（図７参照）。
【０００４】
図８の上段にゲートクロック生成部の一例を示す。ゲートクロック生成部への入力としてはソースとなるクロック、各ファンクションに応じた特性の入力となるイネーブル信号が挙げられる。イネーブル信号はＤＦＦでラッチされ、その出力がソースクロックと論理和をとる構造となる。図８の下段に、分周する場合、及び単純にゲートする場合それぞれについて波形を示す。
【特許文献１】特開平７−２８３７０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前記従来例の場合、ＩＣのレイアウトの過程でタイミング収束を目的とする遅延挿入が原因で、ゲートクロック出力にグリッチが発生する場合がある。グリッチ発生ケースを図９に示す。
【０００６】
なぜ、タイミング収束工程が原因で、このような遅延が挿入されてしまうのかを、図１０に図示する。イネーブル信号を出力するＤＦＦ＿Ａのクロックラインはクロックツリーを経由するために出力遅延が増大する。それを受けてゲート部へ供給するＤＦＦ＿Ｂへのパスについて増大遅延分だけがタイミング収束の面で厳しくなるために、ＤＦＦ＿ＡからＤＦＦ＿Ｂへのパスが１サイクルで収束させる必要があり、配線引き回し等でクリティカルとなってしまったときに、ＤＦＦ＿Ｂのクロックラインに遅延を挿入し、タイミングを緩和する場合がある。
【０００７】
この遅延挿入については、グリッチ発生の要因となりえるという意味で好ましいものではないが、全面的に禁止すればタイミング収束への障害となることもある。
【０００８】
また、ＩＣのタイミング検証がゲートクロック出力を起点として行われることが多く、この不具合が見落とされるケースも十分に考えられる。
【０００９】
本発明はこの様な問題を解決し、ＩＣのレイアウト終了後のシミュレーションを簡略化可能とすることを目的とする。
【課題を解決するための手段】
【００１０】
入力されたクロックとこのクロックに対するイネーブル信号とに応じてゲートクロックを生成する回路において、前記入力クロックとイネーブル信号との位相関係に基づいて前記ゲートクロックにおけるグリッチを検出する。
【発明の効果】
【００１１】
本発明によれば、ＩＣのレイアウト終了後のシミュレーションを簡略化できることにより、レイアウト修正へのフィードバックの効率化が実現できる。また、ＩＣの工場出荷パターンの生成が可能となり、出荷時の選別が可能となる。また、実際のシステム上での不具合発生時に容易に内部状態の把握ができる。また、回路規模が非常に小さいので搭載したことによる全体へのインパクトがほとんどない。
【発明を実施するための最良の形態】
【００１２】
図１に本発明の実施例の概略ブロック図を示す。
【００１３】
図１は１つのソースとなるクロックよりゲートクロックが生成されるが生成される中でグリッチを検出する例の概略図である。
【００１４】
ゲートクロック生成部１０１では、補正後のソースクロックｃｌｋ＿ｂとクロックの動作／停止を盛業するイネーブル信号ｅｎにより、最終的なゲートクロックｇｃｌｋを生成する。位相検知部１０２はｃｌｋ＿ｂとｅｎの位相関係を検知し、その結果に基づきグリッチ発生を判別し、検出信号ｄｅｔを出力する。補正制御部１０４は入力される検出信号と、その他の制御信号より補正命令信号ａｄｊを出力する。補正部１０３は、補正制御部１０４から入力されるａｄｊにより、実際に補正前のｃｌｋ＿ａの位相補正を行いｃｌｋ＿ｂを出力するものである。
【００１５】
図２はゲートクロック生成部（１０１）と位相検知部（１０２）の実際の回路例を示す。
【００１６】
２０１はゲートクロック生成部、２０２は位相検出部の回路例である。
【００１７】
２０１では、イネーブル信号ｅｎ＝Ｌｏｗの時にクロックがアクティブ、Ｈｉｇｈの時に停止することによりゲートクロックを生成している。具体的にはイネーブル信号ｅｎをソースクロックｃｌｋでラッチ（２０２）し、その出力とソースクロックｃｌｋ＿ｂをＯＲゲート（２０３）をかけることにより実現している。
【００１８】
位相検出部２０２では、まずイネーブル信号ｅｎの立下りエッジ（イネーブル開始）でソースクロックｃｌｋのレベルをラッチする（２１１）。
【００１９】
次にイネーブル信号ｅｎの立ち上がり（イネーブル終了）でソースクロックｃｌｋのレベルと上記２１１の出力を入力とするＡＮＤゲート（２１２）の出力をラッチする。（２１３）このラッチ２１３の出力信号がグリッチ検出信号となる。
【００２０】
図３は補正部１０３の回路例である。
【００２１】
補正制御部１０４より補正の命令（ａｄｊ＝１）がアサートされたとき、位相が調整されてｃｌｋ＿ｂが出力されゲートクロック制御部（１０１）へ入力される。
【００２２】
図４に補正制御部４０３から補正命令信号ａｄｊが出力される例を示す。
【００２３】
ここではｃｐｕｉｆ（４０１）を介して、複数のゲートクロック生成部から出力されるグリッチ検出信号（ｄｅｔ１，ｄｅｔ２…）を、マイコン（４０２）からのアクセスで把握し、その結果に応じて補正の命令が出され、補正制御部を経由して補正部へ出力される（ａｄｊ１，ａｄｊ２……）。
【００２４】
図５に本実施例の波形を示す。
【００２５】
図５（ａ）はグリッチが発生しない正常な波形である。Ａ，Ｂは図２におけるＡ、Ｂの信号を示す。信号Ｂの立下り（クロックイネーブル開始）の時点で信号Ａのレベルをラッチする。また信号Ｂの立ち上がり（クロックイネーブル終了）の時点で信号Ｂのレベルをラッチする。この２つのラッチの出力がともにＨｉｇｈであればグリッチは発生しないと判断し、検出信号ｄｅｔはアサートされない。
【００２６】
図５（ｂ）はグリッチが発生する場合の波形である。Ａ，Ｂは図２におけるＡ、Ｂの信号を示す。信号Ｂの立下り（クロックイネーブル開始）の時点で信号Ａのレベルをラッチする。また信号Ｂの立ち上がり（クロックイネーブル終了）の時点で信号Ｂのレベルをラッチする。この２つのラッチ出力がともにＬｏｗであればグリッチが発生したと判断し、検出信号ｄｅｔがアサートされる。この検出信号ｄｅｔを受けて、補正が必要となった時点で補正命令信号ａｄｊがアサートされる。この補正命令信号のアサートを受けて、ソースクロックの位相調整が施され、結果としてＡの位相が変化し次にイネーブル信号Ｂではグリッチのないゲートクロックが生成される。
【００２７】
また、クロック位相検知部の実際の回路の配置はタイミングを十分ケアしないと効果が得られない。従って図６に示すように検知部とゲートセルをハードマクロ化することも考えられる。
【図面の簡単な説明】
【００２８】
【図１】実施例の概略図である。
【図２】ゲート生成部とグリッチ検知部の回路例である。
【図３】補正回路の例である。
【図４】補正の制御システムの例である。
【図５】各部の信号波形を示す図である。
【図６】マクロ化の構成例を示す図である。
【図７】ＩＣ内部ゲートクロック生成部の例を示す図である。
【図８】従来のゲートクロック生成回路と波形を示す図である。
【図９】従来のゲートクロック生成回路でグリッチが発生する例を示す図である。
【図１０】グリッチ発生要因となる回路の例である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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