(57)【要約】【課題】トレンチ素子分離を有するゲート絶縁型の半導体装置において、界面準位の発生を抑制しつつ、チャネル領域に注入された不純物の濃度が低下するのを防止する。【解決手段】本発明の半導体装置の製造方法では、半導体層１０１の一部を除去してトレンチ１０４を形成し、トレンチ１０４の表面を酸化することによりシリコン酸化膜１０５を形成する。次に、プラズマ中の窒化ラジカルによって、シリコン酸化膜１０５の少なくとも表面部を窒化する。このとき、シリコン酸化膜１０５の表面部の窒素濃度は、シリコン酸化膜１０５とシリコン基板１０１との界面の窒素濃度より高いことが好ましい。次に、トレンチ１０４を埋める埋め込み絶縁膜１０７を形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
素子領域を有する半導体層と、
上記半導体層のうち上記素子領域に設けられた不純物層と、
上記半導体層のうち上記不純物層の側方に位置し、第１の絶縁膜と、上記第１の絶縁膜の側面および下面を覆うように上記半導体層と上記第１の絶縁膜との間に形成された第２の絶縁膜とを有する素子分離と
を備える半導体装置であって、
上記第２の絶縁膜のうち少なくとも上記第１の絶縁膜と接する側の表面部には、窒素が含まれている、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
上記表面部における窒素濃度は、上記第２の絶縁膜と上記半導体層との間の界面における窒素濃度よりも高い、半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であって、
上記第２の絶縁膜のうち上記素子分離の側面および下面に位置する部分において、少なくとも上記表面部には上記窒素が含まれている、半導体装置。
【請求項４】
請求項１または２に記載の半導体装置であって、
上記第２の絶縁膜のうち上記素子分離の側面に位置する部分のみにおいて、少なくとも上記表面部には上記窒素が含まれている、半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置であって、
上記第２の絶縁膜における窒素のピーク濃度は６atmic％以上である、半導体装置。
【請求項６】
請求項１〜５のうちいずれか１項に記載の半導体装置であって、
上記第２の絶縁膜と上記半導体層との間の界面における上記窒素濃度は２atmic％以下である、半導体装置。
【請求項７】
請求項１〜６のうちいずれか１項に記載の半導体装置であって、
上記不純物層にはボロンが含まれる、半導体装置。
【請求項８】
半導体層の上に保護膜を形成する工程（ａ）と、
上記保護膜をマスクとして上記半導体層の一部を除去することにより、上記半導体層にトレンチを形成する工程（ｂ）と、
上記半導体層のうち上記トレンチの表面に露出する部分を酸化することにより、上記トレンチの側面および底面に、第１の絶縁膜を形成する工程（ｃ）と、
上記第１の絶縁膜のうち少なくとも表面部を窒化する工程（ｄ）と、
上記工程（ｄ）の後に、上記トレンチを埋める第２の絶縁膜を形成する工程（ｅ）と、
上記工程（ｅ）の後に、上記半導体層に不純物を注入して不純物層を形成する工程（ｆ）と
を備える、半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法であって、
上記工程（ｄ）では、上記表面部における窒素濃度を、上記第１の絶縁膜と上記半導体層との間の界面における窒素濃度よりも高く形成する、半導体装置の製造方法。
【請求項１０】
請求項８または９に記載の半導体装置の製造方法であって、
上記工程（ｄ）では、上記第１の絶縁膜における窒素のピーク濃度を６atmic％以上とする、半導体装置の製造方法。
【請求項１１】
請求項８〜１０のうちいずれか１項に記載の半導体装置の製造方法であって、
上記工程（ｄ）では、上記第１の絶縁膜と上記半導体層との間の界面における上記窒素濃度を２atmic％以下とする、半導体装置の製造方法。
【請求項１２】
請求項８〜１１のうちいずれか１項に記載の半導体装置の製造方法であって、
上記工程（ｅ）では、上記不純物としてボロンを注入する、半導体装置の製造方法。
【請求項１３】
請求項８〜１２のうちいずれか１項に記載の半導体装置の製造方法であって、
上記工程（ｄ）では、上記第１の絶縁膜に対してラジカル窒化処理を行う、半導体装置の製造方法。
【請求項１４】
請求項８〜１２のうちいずれか１項に記載の半導体装置の製造方法であって、
上記工程（ｄ）では、上記第１の絶縁膜に窒素をイオン注入する、半導体装置の製造方法。
【請求項１５】
請求項８〜１４のうちいずれか１項に記載の半導体装置の製造方法であって、
上記工程（ｂ）の後で上記工程（ｃ）の前に、上記半導体層のうち上記トレンチの表面に露出する部分を酸化することにより第３の絶縁膜を形成し、上記半導体層のうち上記トレンチの上縁部に露出する部分を丸める工程（ｇ）と、
上記工程（ｇ）の後で上記工程（ｃ）の前に、上記第３の絶縁膜を除去する工程（ｈ）とをさらに備える、半導体装置の製造方法。
【請求項１６】
請求項８〜１５のうちいずれか１項に記載の半導体装置の製造方法であって、
上記工程（ｃ）の後で上記工程（ｄ）の前に、上記トレンチの途中の深さまでをフォトレジストで埋める工程（ｉ）と、
上記工程（ｄ）の後に、上記フォトレジストを除去する工程（ｊ）とをさらに備える、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関するものであり、特に、トレンチ素子分離を有するゲート絶縁型の半導体装置とその製造方法に関する。
【背景技術】
【０００２】
近年では、半導体装置の低コスト化のため、ＳＲＡＭ回路の高密度化が強く要望されている。高密度化のためには、トランジスタのゲート長方向の微細化も重要であるが、各素子の分離方向の縮小化も避けては通れない。そこで、分離幅を縮小するために、トランジスタのゲート幅の縮小化が必須となってきている。
【０００３】
しかしながら、トランジスタのゲート幅を縮小していくと、しきい値電圧が低下する逆ナロー効果が顕著になる。この逆ナロー効果は、ゲート酸化膜のための酸化を行う工程において、チャネル端に存在するチャネル不純物がトレンチ素子分離内に拡散し、チャネル端の不純物濃度が低下するために起こる。
【０００４】
逆ナロー効果が発生するとゲート幅が異なるトランジスタ間でしきい値電圧が異なり、リーク電流、飽和電流のばらつきが発生したり、回路性能が低下する。逆ナロー効果を抑制する手段としては、例えば、特許文献１に開示されている手段がある。以下に、その方法について、図８（ａ）〜（ｆ）を参照しながら説明する。図８（ａ）〜（ｆ）は、従来の半導体装置の製造工程を示す断面図である。
【０００５】
まず、図８（ａ）に示す構造を得るために次のような工程を行う。まず、Ｐ型のシリコン基板６０１の上に、下敷き酸化膜６０２とシリコン窒化膜６０３とを形成する。次に、フォトリソグラフィにより、シリコン窒化膜６０３の上に、トレンチ素子分離を形成する領域を開口するフォトレジスト（図示せず）を形成する。次に、フォトレジストをマスクとして反応性イオンエッチングを行うことにより、シリコン窒化膜６０３、下敷き酸化膜６０２およびシリコン基板６０１の上部を除去してなるトレンチ６０４を形成する。その後、シリコン窒化膜６０３をマスクとして回転斜めイオン注入を行うことにより、トレンチの側面および底面に窒素６０５をドーピングする。
【０００６】
次に、図８（ｂ）に示す工程で、熱ＣＶＤ法あるいはバイアスＣＶＤ法により、基板上に、トレンチを埋める埋め込み酸化膜６０６を堆積する。
【０００７】
次に、図８（ｃ）に示す工程で、ＣＭＰ技術を用いて、埋め込み酸化膜６０６の平坦化を行う。この平坦化は、シリコン窒化膜６０３が露出するまで行う。
【０００８】
次に、図８（ｄ）に示す工程で、シリコン窒化膜６０３および下敷き酸化膜６０２を除去する。
【０００９】
次に、図８（ｅ）に示す工程で、シリコン基板６０１におけるチャネル領域に、閾値電圧制御用のチャネルボロン６０７をドーピングする。
【００１０】
次に、図８（ｆ）に示す工程で、シリコン基板６０１の上に、ゲート絶縁膜６０８とゲート用ポリシリコン膜６０９とを形成する。その後、配線を形成する工程を経て、トレンチ素子分離型のＭＩＳＦＥＴを形成する。
【００１１】
以上の製造方法によって形成された半導体装置では、窒素６０５が注入されていることにより、チャネル領域に注入されたボロン６０７が埋め込み酸化膜６０６中に拡散するのを抑制することが出来る。
【特許文献１】特開平１１−４５９９６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述の方法により形成した半導体装置では、シリコン基板６０１中へドーピングした窒素６０５の影響により、ゲート絶縁膜６０８とシリコン基板６０１との界面に界面準位が発生し、ＮＢＴＩ(Negative bias Temperature Instability)特性が劣化するという不具合が生じてしまう。
【００１３】
本発明の目的は、チャネル領域に注入された不純物の濃度が低下するのを防止することができ、かつ、界面準位の発生を抑制することができる半導体装置とその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の半導体装置は、素子領域を有する半導体層と、上記半導体層のうち上記素子領域に設けられた不純物層と、上記半導体層のうち上記不純物層の側方に位置し、第１の絶縁膜と、上記第１の絶縁膜の側面および下面を覆うように上記半導体層と上記第１の絶縁膜との間に形成された第２の絶縁膜とを有する素子分離とを備える半導体装置であって、上記第２の絶縁膜のうち少なくとも上記第１の絶縁膜と接する側の表面部には、窒素が含まれている。
【００１５】
このように第２の絶縁膜に窒素が含まれていることにより、不純物層に含まれる不純物が素子分離の第１の絶縁膜中に拡散するのを抑制することができる。これにより、不純物層の不純物濃度が低下しないので、逆狭チャネル効果を防止することができる。
【００１６】
上記表面部における窒素濃度が、上記第２の絶縁膜と上記半導体層との間の界面における窒素濃度よりも高い場合には、第２の絶縁膜と上記半導体層との界面における窒素濃度は低いため、半導体層において界面準位が発生するのを抑制することができる。これにより、ＮＢＴＩ特性の劣化が抑制される。
【００１７】
上記第２の絶縁膜のうち上記素子分離の側面および下面に位置する部分において、少なくとも上記表面部には上記窒素が含まれていてもよい。
【００１８】
あるいは、上記第２の絶縁膜のうち上記素子分離の側面に位置する部分のみにおいて、少なくとも上記表面部には上記窒素が含まれていてもよい。この場合には、第２の絶縁膜のうち上記素子分離の下面に位置する部分には窒素が含まれていないので、窒素に起因する応力が発生しにくくなる。
【００１９】
上記第２の絶縁膜における窒素のピーク濃度が６atmic％以上である場合には、効果的に不純物の移動を阻止することができる。
【００２０】
上記第２の絶縁膜と上記半導体層との間の界面における上記窒素濃度が２atmic％以下である場合には、半導体層中に含まれる窒素の量は十分に少ないので、界面準位がさらに発生しにくくなる。
【００２１】
上記不純物層にボロンが含まれている場合には、第２の絶縁膜に窒素を含めるという上述の方法により、ボロンの移動が効果的に阻止される。
【００２２】
本発明の半導体装置の製造方法は、半導体層の上に保護膜を形成する工程（ａ）と、上記保護膜をマスクとして上記半導体層の一部を除去することにより、上記半導体層にトレンチを形成する工程（ｂ）と、上記半導体層のうち上記トレンチの表面に露出する部分を酸化することにより、上記トレンチの側面および底面に、第１の絶縁膜を形成する工程（ｃ）と、上記第１の絶縁膜のうち少なくとも表面部を窒化する工程（ｄ）と、上記工程（ｄ）の後に、上記トレンチを埋める第２の絶縁膜を形成する工程（ｅ）と、上記工程（ｅ）の後に、上記半導体層に不純物を注入して不純物層を形成する工程（ｆ）とを備える。
【００２３】
これにより、後に高温の熱処理等を行った場合でも、第１の絶縁膜の少なくとも表面部が窒化されているので、不純物が素子分離における第２の絶縁膜の中に拡散しにくい。そのため、逆狭チャネル効果を起こりにくくすることができる。
【００２４】
そして、上記工程（ｄ）において、上記表面部における窒素濃度を、上記第１の絶縁膜と上記半導体層との間の界面における窒素濃度よりも高く形成した場合には、第１の絶縁膜と半導体層との間の界面における窒素濃度は低いので、熱処理等によって界面準位が発生しにくい。以上のことから、この方法により製造した半導体装置では、ＮＢＴＩ特性の劣化が抑制される。
【００２５】
上記工程（ｄ）では、上記第１の絶縁膜における窒素のピーク濃度を６atmic％以上とすることにより、効果的に不純物の移動を阻止することができる。
【００２６】
上記工程（ｄ）では、上記第１の絶縁膜と上記半導体層との間の界面における上記窒素濃度を２atmic％以下とすることにより、半導体層中に含まれる窒素の量は十分に少ないので、界面準位がさらに発生しにくくなる。
【００２７】
上記工程（ｅ）では、上記不純物としてボロンを注入する場合には、窒素を用いることにより、ボロンの移動が効果的に阻止される。
【００２８】
上記工程（ｄ）では、上記第１の絶縁膜に対してラジカル窒化処理を行ってもよい。
【００２９】
上記工程（ｄ）では、上記第１の絶縁膜に窒素をイオン注入してもよい。
【００３０】
上記工程（ｂ）の後で上記工程（ｃ）の前に、上記半導体層のうち上記トレンチの表面に露出する部分を酸化することにより第３の絶縁膜を形成し、上記半導体層のうち上記トレンチの縁部に露出する部分を丸める工程（ｇ）と、上記工程（ｇ）の後で上記工程（ｃ）の前に、上記第３の絶縁膜を除去する工程（ｈ）とをさらに備えていてもよい。この場合には、半導体層のうちトレンチの縁部に露出する部分を十分に丸めることができる程度の厚さを有する第３の絶縁膜を形成して除去した後に、第３の絶縁膜よりも薄い厚さの第１の絶縁膜を形成することができる。厚さの薄い第１の絶縁膜を窒化することにより、より急峻な窒素のプロファイルを形成することができる。これにより、第１の絶縁膜のうち窒素濃度の低い領域が狭くなるので、不純物をより拡散しにくくすることができる。
【００３１】
上記工程（ｃ）の後で上記工程（ｄ）の前に、上記トレンチの途中の深さまでをフォトレジストで埋める工程（ｉ）と、上記工程（ｄ）の後に、上記フォトレジストを除去する工程（ｊ）とをさらに備えることにより、トレンチの表面に露出する半導体層のうち浅い領域のみを選択的に窒化することができるので、窒素に起因する応力の発生を抑制することができる。
【発明の効果】
【００３２】
本発明の半導体装置では、トレンチ素子分離の側面および底面におけるシリコン酸化膜を窒化して窒化膜を形成することにより、チャネル領域における不純物がトレンチ素子分離の方に拡散するのを抑制することができる。これにより、チャネル領域不純物濃度が低下しないので、逆狭チャネル効果を防止することができる。ここで、半導体層とシリコン酸化膜との界面における窒素の濃度は低いため、ゲート絶縁膜を形成するための熱処理等を行っても界面準位が発生しにくく、ＮＢＴＩ特性の劣化を抑制することができる。
【発明を実施するための最良の形態】
【００３３】
（第１の実施形態）
以下に、本発明の第１の実施形態について、図１（ａ）〜（ｆ）を参照しながら説明する。図１（ａ）〜（ｆ）は、第１の実施形態において、半導体装置のプロセスフローを示す断面図である。
【００３４】
まず、図１（ａ）に示す構成を得るために、以下の工程を行う。まず、Ｐ型のシリコン基板１０１の上に、厚さ５〜１００ｎｍの下敷き酸化膜１０２と、厚さ５０〜１０００ｎｍのシリコン窒化膜１０３とを形成する。次に、フォトリソグラフィーにより、シリコン窒化膜１０３の上に、トレンチ素子分離を形成する領域に開口を有するフォトレジスト（図示せず）を形成する。その後、フォトレジストをマスクとして反応性イオンエッチングを行うことにより、シリコン窒化膜１０３、下敷き酸化膜１０２を貫通し、シリコン基板１０１の上部を除去してなる、深さ１００〜１０００ｎｍのトレンチ１０４を形成する。
【００３５】
次に、図１（ｂ）に示す工程で、シリコン基板１０１のうちトレンチ１０４の表面に露出する部分を熱酸化することにより、厚さ１０〜５０ｎｍのシリコン酸化膜１０５を形成する。
【００３６】
次に、図１（ｃ）に示す工程で、プラズマ中の窒素ラジカルによってシリコン酸化膜１０５の少なくとも表面部を窒化して、窒素のピーク濃度が６atmic％以上の表面窒化層１０６を形成する。シリコン酸化膜１０５とシリコン基板１０１との界面にまで窒化が起こっていてもよいが、その場合には、その界面における窒素の濃度は２atmic％以下となることが好ましい。ここで、プラズマを発生させるための窒化ガスとして、Ｎ2 /Ｏ2 、ＮＯ、Ｎ2Ｏ 、ＮＨ3 等のガスを用いればよい。
【００３７】
ここで、窒素の濃度分布について説明する。図７は、プラズマ中の窒素ラジカルによってシリコン酸化膜を窒化した場合において、窒素の濃度分布を示すグラフ図である。図７に示すように、窒素の濃度は、シリコン酸化膜の表面近くで最大になり、表面からの深さが深くなるにつれて減少している。そして、シリコン酸化膜とシリコン基板との界面において、窒素はごく低濃度でしか含まれていない。
【００３８】
次に、図１（ｄ）に示す工程で、熱ＣＶＤ法あるいはバイアスＣＶＤ法等により、トレンチ１０４の深さの１〜３倍の厚さの埋め込み酸化膜１０７を堆積する。続いて、ＣＭＰ技術を用いて、埋め込み酸化膜１０７の平坦化を行う。この平坦化は、シリコン窒化膜１０３が露出するまで行う。
【００３９】
次に、図１（ｅ）に示す工程で、シリコン窒化膜１０３および下敷き酸化膜１０２を除去する。このとき、埋め込み酸化膜１０７（図１（ｄ）に示す）はトレンチ素子分離１０７ａとなる。
【００４０】
次に、図１（ｆ）に示す工程で、フォトリソグラフィーにより、Ｐ型ＭＩＳＦＥＴを形成する領域をフォトレジスト１０８で覆い、Ｎ型ＭＩＳＦＥＴを形成する領域を露出する。その後、フォトレジスト１０８をマスクとしてボロン１０９のイオン注入を行うことにより、Ｎ型ＭＩＳＦＥＴを形成する領域にチャネル不純物領域１１０を形成する。このチャネル不純物領域１１０は、閾値電圧を制御するために形成する。
【００４１】
その後、図示は省略するが、シリコン基板１０１のうちチャネル不純物領域１１０の上に、ゲート絶縁膜およびゲート電極を形成する。その後、ソース・ドレイン領域を形成するためのイオン注入等を行うことにより、本実施形態の半導体装置が形成される。
【００４２】
本実施形態の半導体装置では、シリコン基板１０１のうちトレンチ１０４の表面上に表面窒化層１０６が形成されていることにより、チャネル不純物領域１１０に注入されたボロンが埋め込み酸化膜１０７中へ拡散することを抑制できる。これにより、チャネル不純物領域１１０のボロン濃度が低下しないので、逆狭チャネル効果を防止することができる。一方、シリコン基板１０１とシリコン酸化膜１０５との界面における窒素の濃度は低い。そのため、ゲート絶縁膜を形成するための熱処理等を行っても界面準位が発生しにくく、ＮＢＴＩ特性の劣化を抑制することができる。
【００４３】
（第２の実施形態）
以下に、本発明の第２の実施形態について、図２（ａ）〜（ｆ）を参照しながら説明する。図２（ａ）〜（ｆ）は、第２の実施形態において、半導体装置のプロセスフローを示す断面図である。
【００４４】
まず、図２（ａ）に示す構成を得るために、以下の工程を行う。まず、Ｐ型のシリコン基板２０１の上に、厚さ５〜１００ｎｍの下敷き酸化膜２０２と、厚さ５０〜１０００ｎｍのシリコン窒化膜２０３とを形成する。次に、フォトリソグラフィーにより、シリコン窒化膜２０３の上に、トレンチ素子分離を形成する領域に開口を有するフォトレジスト（図示せず）を形成する。その後、フォトレジストをマスクとして反応性イオンエッチングを行うことにより、シリコン窒化膜２０３、下敷き酸化膜２０２を貫通し、シリコン基板２０１の上部を除去してなる、深さ１００〜１０００ｎｍのトレンチ２０４を形成する。
【００４５】
次に、図２（ｂ）に示す工程で、シリコン基板２０１のうちトレンチ２０４の表面に露出する部分を熱酸化することにより、厚さ１０〜５０ｎｍのシリコン酸化膜２０５を形成する。
【００４６】
次に、図２（ｃ）に示す工程で、Ｐ型シリコン基板２０１に対して少なくとも２方向から、大傾角（例えば、法線方向からの傾きが１５度〜４５度）で窒素を低エネルギー注入する。例えば、注入エネルギー５ｋｅＶ、注入ドーズ量１×１０16ｉｏｎｓ／ｃｍ2、注入角度１５度の注入条件で窒素をイオン注入する。これにより、シリコン酸化膜２０５の少なくとも表面部を窒化して、窒素のピーク濃度が６atmic％以上の表面窒化層２０６を形成する。ここで、シリコン酸化膜１０５とシリコン基板１０１との界面にまで窒化が起こっていてもよいが、その場合には、その界面における窒素の濃度は２atmic％以下となる。
【００４７】
次に、図２（ｄ）に示す工程で、熱ＣＶＤ法あるいはバイアスＣＶＤ法等により、トレンチ２０４の深さの１〜３倍の厚さの埋め込み酸化膜２０７を堆積する。続いて、ＣＭＰ技術を用いて、埋め込み酸化膜２０７の平坦化を行う。この平坦化は、シリコン窒化膜２０３が露出するまで行う。
【００４８】
次に、図２（ｅ）に示す工程で、シリコン窒化膜２０３および下敷き酸化膜２０２を除去する。これにより、埋め込み酸化膜２０７（図２（ｄ）に示す）はトレンチ素子分離２０７ａとなる。
【００４９】
次に、図２（ｆ）に示す工程で、フォトリソグラフィーにより、Ｐ型ＭＩＳＦＥＴを形成する領域をフォトレジスト２０８で覆い、Ｎ型ＭＩＳＦＥＴを形成する領域を露出する。その後、フォトレジスト２０８をマスクとしてボロン２０９のイオン注入を行うことにより、Ｎ型ＭＩＳＦＥＴを形成する領域にチャネル不純物領域２１０を形成する。このチャネル不純物領域２１０は、閾値電圧を制御するために形成する。
【００５０】
その後、図示は省略するが、シリコン基板２０１のうちチャネル不純物領域２１０の上に、ゲート絶縁膜およびゲート電極を形成する。その後、ソース・ドレイン領域を形成するためのイオン注入等を行うことにより、本実施形態の半導体装置が形成される。
【００５１】
本実施形態の半導体装置では、シリコン基板２０１のうちトレンチ２０４の表面上に表面窒化層２０６が形成されていることにより、チャネル不純物領域２１０に注入されたボロンが埋め込み酸化膜２０７中へ拡散することを抑制できる。これにより、チャネル不純物領域２１０のボロン濃度が低下しないので、逆狭チャネル効果を防止することができる。一方、シリコン基板２０１とシリコン酸化膜２０５との界面における窒素の濃度は低い。そのため、ゲート絶縁膜を形成するための熱処理等を行っても界面準位が発生しにくく、ＮＢＴＩ特性の劣化を抑制することができる。
【００５２】
さらに、本実施形態では、図２（ｃ）に示す工程で、大傾角でイオン注入を行っているため、トレンチ２０４の表面のうち深さが深い領域には窒素がドーピングされにくくなる。つまり、トレンチ２０４の表面のうち深さが浅い領域のみを選択的に窒化することができるので、チャネル領域に注入された不純物の拡散を抑制しつつ、窒素に起因する応力の発生を防止することができる。
【００５３】
（第３の実施形態）
以下に、本発明の第３の実施形態について、図３（ａ）〜（ｄ）および図４（ａ）〜（ｄ）を参照しながら説明する。図３（ａ）〜（ｄ）および図４（ａ）〜（ｄ）は、第３の実施形態において、半導体装置のプロセスフローを示す断面図である。
【００５４】
まず、図３（ａ）に示す構成を得るために、以下の工程を行う。まず、Ｐ型のシリコン基板３０１の上に、厚さ５〜１００ｎｍの下敷き酸化膜３０２と、厚さ５０〜１０００ｎｍのシリコン窒化膜３０３とを形成する。次に、フォトリソグラフィーにより、シリコン窒化膜３０３の上に、トレンチ素子分離を形成する領域に開口を有するフォトレジスト（図示せず）を形成する。その後、フォトレジストをマスクとして反応性イオンエッチングを行うことにより、シリコン窒化膜３０３、下敷き酸化膜３０２を貫通し、シリコン基板３０１の上部を除去してなる、深さ１００〜１０００ｎｍのトレンチ３０４を形成する。
【００５５】
次に、図３（ｂ）に示す工程で、シリコン基板３０１のうちトレンチ３０４の表面に露出する部分を熱酸化することにより、厚さ１０〜５０ｎｍのシリコン酸化膜３０５を形成する。
【００５６】
次に、図３（ｃ）に示す工程で、ウェットエッチングを行うことにより、トレンチ３０４の側面および底面の上に形成されているシリコン酸化膜３０５を除去する。
【００５７】
次に、図３（ｄ）に示す工程で、トレンチ３０４の表面に露出するシリコン基板３０１の表面部を熱酸化することにより、厚さ１０ｎｍ以下のシリコン酸化膜３１１を形成する。
【００５８】
次に、図４（ａ）に示す工程で、プラズマ中の窒素ラジカルによってシリコン酸化膜３１１を窒化することにより、窒化層３１１’を形成する。このとき、窒素のピーク濃度は６atmic％以上になる。シリコン酸化膜３１１とシリコン基板３０１との界面にまで窒化が起こっていてもよいが、その場合には、その界面における窒素の濃度は２atmic％以下となる。ここで、プラズマを発生させるための窒化ガスとして、Ｎ2 /Ｏ2 、ＮＯ、Ｎ2Ｏ 、ＮＨ3 等のガスを用いればよい。
【００５９】
次に、図４（ｂ）に示す工程で、熱ＣＶＤ法あるいはバイアスＣＶＤ法等により、トレンチ３０４の深さの１〜３倍の厚さの埋め込み酸化膜３０７を堆積する。その後、ＣＭＰ技術を用いて、埋め込み酸化膜３０７の平坦化を行う。この平坦化は、シリコン窒化膜３０３が露出するまで行う。
【００６０】
次に、図４（ｃ）に示す工程で、シリコン窒化膜３０３および下敷き酸化膜３０２を除去する。このとき、埋め込み酸化膜３０７（図４（ｂ）に示す）はトレンチ素子分離３０７ａとなる。
次に、図４（ｄ）に示す工程で、フォトリソグラフィーにより、Ｐ型ＭＩＳＦＥＴを形成する領域をフォトレジスト３０８で覆い、Ｎ型ＭＩＳＦＥＴを形成する領域を露出する。その後、フォトレジスト３０８をマスクとしてボロン３０９のイオン注入を行うことにより、、Ｎ型ＭＩＳＦＥＴを形成する領域にチャネル不純物領域３１０を形成する。このチャネル不純物領域３１０は、閾値電圧を制御するために形成する。
【００６１】
その後、図示は省略するが、シリコン基板３０１の上に、ゲート絶縁膜およびゲート電極等を形成する。その後、イオン注入等を行うことにより、本実施形態の半導体装置が形成される。
【００６２】
本実施形態の半導体装置では、シリコン基板３０１のうちトレンチ３０４の表面上に窒化層３１１’が形成されていることにより、後に注入されたチャネル不純物領域３１０のボロンが埋め込み酸化膜３０７中へ拡散することを抑制できる。これにより、チャネルにおけるボロン濃度が低下しないので、逆狭チャネル効果を防止することができる。一方、窒化層３１１’における窒素の濃度は、シリコン基板３０１に近づくにつれて低くなる。そのため、ゲート絶縁膜を形成するための熱処理等を行っても界面準位が発生しにくく、ＮＢＴＩ特性の劣化を抑制することができる。
【００６３】
さらに、図３（ｂ）に示す工程で形成したシリコン酸化膜３０５を除去し、図３（ｄ）に示す工程でシリコン酸化膜３１１を新たに形成することにより、次のような効果を得ることができる。
【００６４】
図３（ｂ）に示す工程では、シリコン酸化膜３０５を形成することにより、シリコン基板３０１のうちトレンチ３０４の上縁部に露出する部分（シリコン基板３０１の上端部）を丸めている。この工程は、シリコン基板３０１の上端部への電界集中を緩和するために行う。ここで、十分に電界集中の効果を得るためには、シリコン酸化膜３０５の厚さを１０ｎｍ以上にすることが好ましい。それに対し、図３（ｄ）に示す工程で新たに形成するシリコン酸化膜３１１の厚さは、１０ｎｍ以下に設定している。そして、図４（ａ）に示す工程で、膜厚の薄いシリコン酸化膜３１１を窒化することにより、より急峻な窒素のプロファイルを形成することができる。これにより、窒化層３１１’のうち窒素濃度の低い領域は狭いので、シリコン基板３０１内に含まれるボロン等の不純物がより拡散しにくくなる。
【００６５】
（第４の実施形態）
以下に、本発明の第４の実施形態について、図５（ａ）〜（ｄ）および図６（ａ）〜（ｄ）を参照しながら説明する。図５（ａ）〜（ｄ）および図６（ａ）〜（ｄ）は、第４の実施形態において、半導体装置のプロセスフローを示す断面図である。
【００６６】
まず、図５（ａ）に示す構成を得るために、以下の工程を行う。まず、Ｐ型のシリコン基板４０１の上に、厚さ５〜１００ｎｍの下敷き酸化膜４０２と、厚さ５０〜１０００ｎｍのシリコン窒化膜４０３とを形成する。次に、フォトリソグラフィーにより、シリコン窒化膜４０３の上に、トレンチ素子分離を形成する領域に開口を有するフォトレジスト（図示せず）を形成する。その後、フォトレジストをマスクとして反応性イオンエッチングを行うことにより、シリコン窒化膜４０３、下敷き酸化膜４０２を貫通し、シリコン基板４０１の上部を除去してなる、深さ１００〜１０００ｎｍのトレンチ４０４を形成する。
【００６７】
次に、図５（ｂ）に示す工程で、シリコン基板４０１のうちトレンチ４０４の表面に露出する部分を熱酸化することにより、厚さ１０〜５０ｎｍのシリコン酸化膜４０５を形成する。
【００６８】
次に、図５（ｃ）に示す工程で、フォトレジスト４１２を、トレンチ４０４の深さの１〜３倍の厚さで堆積する。
【００６９】
次に、図５（ｄ）に示す工程で、アッシングを行うことにより、フォトレジスト４１２を、トレンチ４０４の途中の深さまで除去する。これにより、シリコン酸化膜４０５のうち、トレンチ４０４の側壁のうちの上部を露出させる。
【００７０】
次に、図６（ａ）に示す工程で、プラズマ中の窒素ラジカルによって、トレンチの側壁のうちの上部に露出するシリコン酸化膜４０５の少なくとも表面部を窒化することにより、表面窒化層４１３を形成する。このとき、窒素のピーク濃度は６atmic％以上になる。シリコン酸化膜４０５とシリコン基板４０１との界面にまで窒化が起こっていてもよいが、その場合には、その界面における窒素の濃度は２atmic％以下となる。ここで、プラズマを発生させるための窒化ガスとして、Ｎ2 /Ｏ2 、ＮＯ、Ｎ2Ｏ 、ＮＨ3 等のガスを用いればよい。
【００７１】
次に、図６（ｂ）に示す工程で、フォトレジスト４１２を除去した後、熱ＣＶＤ法あるいはバイアスＣＶＤ法等により、トレンチ４０４の深さの１〜３倍の厚さの埋め込み酸化膜４０７を堆積する。その後、ＣＭＰ技術を用いて、埋め込み酸化膜４０７の平坦化を行う。この平坦化は、シリコン窒化膜４０３が露出するまで行う。
【００７２】
次に、図６（ｃ）に示す工程で、シリコン窒化膜４０３および下敷き酸化膜４０２を除去する。このとき、埋め込み酸化膜４０７（図６（ｂ）に示す）はトレンチ素子分離４０７ａとなる。
【００７３】
次に、図６（ｄ）に示す工程で、フォトリソグラフィーにより、Ｐ型ＭＩＳＦＥＴを形成する領域をフォトレジスト４０８で覆い、Ｎ型ＭＩＳＦＥＴを形成する領域を露出する。その後、フォトレジスト４０８をマスクとしてボロン４０９のイオン注入を行うことにより、Ｎ型ＭＩＳＦＥＴを形成する領域にチャネル不純物領域４１０を形成する。このチャネル不純物領域４１０は、閾値電圧を制御するために形成する。
【００７４】
その後、図示は省略するが、シリコン基板４０１の上に、ゲート絶縁膜およびゲート電極等を形成する。その後、ソース・ドレイン領域を形成するためのイオン注入等を行うことにより、本実施形態の半導体装置が形成される。
【００７５】
本実施形態の半導体装置では、トレンチ４０４の表面に形成されたシリコン酸化膜４０５のうちトレンチ上部に位置する領域に窒素を含んでいることにより、後に注入されたチャネル不純物領域４１０のボロンが埋め込み酸化膜４０７中へ拡散することを抑制できる。これにより、チャネルにおけるボロン濃度が低下しないので、逆狭チャネル効果を防止することができる。一方、シリコン基板４０１とシリコン酸化膜４０５との界面における窒素の濃度は低い。そのため、ゲート絶縁膜を形成するための熱処理等を行っても界面準位が発生しにくく、ＮＢＴＩ特性の劣化を抑制することができる。
【００７６】
また、図６（ａ）に示す工程で、トレンチ４０４の側壁のうちの上部に露出する部分のみを選択的に窒化するため、チャネル領域に注入された不純物の拡散を抑制しつつ、窒素に起因する応力の発生を防止することができる。
【産業上の利用可能性】
【００７７】
以上説明したように、本発明は、ＮＢＴＩ特性を劣化させることなく、チャネル領域の不純物濃度を保持できる点で、産業上の利用可能性は高い。
【図面の簡単な説明】
【００７８】
【図１】（ａ）〜（ｆ）は、第１の実施形態において、半導体装置のプロセスフローを示す断面図である。
【図２】（ａ）〜（ｆ）は、第２の実施形態において、半導体装置のプロセスフローを示す断面図である。
【図３】（ａ）〜（ｄ）は、第３の実施形態において、半導体装置のプロセスフローを示す断面図である。
【図４】（ａ）〜（ｄ）は、第３の実施形態において、半導体装置のプロセスフローを示す断面図である。
【図５】（ａ）〜（ｄ）は、第４の実施形態において、半導体装置のプロセスフローを示す断面図である。
【図６】（ａ）〜（ｄ）は、第４の実施形態において、半導体装置のプロセスフローを示す断面図である。
【図７】プラズマ中の窒素ラジカルによってシリコン酸化膜を窒化した場合において、窒素の濃度分布を示すグラフ図である。
【図８】（ａ）〜（ｆ）は、従来の半導体装置の製造工程を示す断面図である。
【符号の説明】
【００７９】
１０１      シリコン基板
１０２      下敷き酸化膜
１０３      シリコン窒化膜
１０４      トレンチ
１０５      シリコン酸化膜
１０６      表面窒化層
１０７      埋め込み酸化膜
１０７ａ    トレンチ素子分離
１０８      フォトレジスト
１０９      ボロン
１１０      チャネル不純物領域
２０１      シリコン基板
２０２      下敷き酸化膜
２０３      シリコン窒化膜
２０４      トレンチ
２０５      シリコン酸化膜
２０６      表面窒化層
２０７      埋め込み酸化膜
２０７ａ    トレンチ素子分離
２０８      フォトレジスト
２０９      ボロン
２１０      チャネル不純物領域
３０１      シリコン基板
３０２      下敷き酸化膜
３０３      シリコン窒化膜
３０４      トレンチ
３０５      シリコン酸化膜
３０７      埋め込み酸化膜
３０７ａ    トレンチ素子分離
３０８      フォトレジスト
３０９      ボロン
３１０      チャネル不純物領域
３１１      シリコン酸化膜
３１１’    窒化層
４０１      シリコン基板
４０２      下敷き酸化膜
４０３      シリコン窒化膜
４０４      トレンチ
４０５      シリコン酸化膜
４０７      埋め込み酸化膜
４０７ａ    トレンチ素子分離
４０８      フォトレジスト
４０９      ボロン
４１０      チャネル不純物領域
４１２      フォトレジスト
４１３      表面窒化層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005159211.tif 000009
【図８】
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