(57)【要約】【課題】  拡散抵抗の高抵抗化を防止し、メモリ用トランジスタの性能向上が図れるＤＲＡＭ混載の半導体装置及びその製造方法を提供する。【解決手段】  メモリ用トランジスタ形成領域におけるＰ型シリコン基板１にＰ型ウェル領域２及び素子分離領域３を形成した後、活性領域上にゲート絶縁膜４及びゲート電極５を形成する。その後、ゲート電極５をマスクにして、第１のｎ型拡散層６を形成した後、ゲート電極５の側面上にサイドウォールスペーサ７を形成する。その後、ゲート電極５及びサイドウォールスペーサ７をマスクにして、第２のｎ型拡散層８を形成する。次に、基板上に層間絶縁膜１０を形成した後、層間絶縁膜１０にｎ型ソース・ドレイン領域９と接続されるコンタクトプラグ１１を形成する。【選択図】  図１
2005109064.tif 000002
【特許請求の範囲】
【請求項１】
ロジック用トランジスタとメモリ用トランジスタとを有するＤＲＡＭ混載の半導体装置であって、
前記メモリ用トランジスタは、
第１導電型の半導体領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の側面上に形成されたサイドウォールスペーサと、
前記ゲート電極の両側の前記半導体領域に形成された第２導電型の第１の拡散層と、
前記第１の拡散層内の表面領域に前記第１の拡散層よりも拡散深さが浅く形成された第２導電型の第２の拡散層と、
前記ゲート電極、前記サイドウォールスペーサ及び前記半導体領域上に形成された層間絶縁膜と、
前記第２の拡散層に達するように前記層間絶縁膜を貫通して設けられたコンタクトプラグとを備えていることを特徴とする半導体装置。
【請求項２】
前記ゲート電極と前記サイドウォールスペーサとの間に、オフセットスペーサが形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記コンタクトプラグ下の前記半導体領域に、前記第１の拡散層よりも拡散深さの浅い第２導電型の第３の拡散層が形成されていることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
ロジック用トランジスタとメモリ用トランジスタとを有するＤＲＡＭ混載の半導体装置の製造方法であって、
前記メモリ用トランジスタの製造方法は、
第１導電型の半導体領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体領域に第２導電型の第１の拡散層を形成する工程と、
前記第１の拡散層を形成後に、前記ゲート電極の側面上にサイドウォールスペーサを形成する工程と、
前記サイドウォールスペーサを形成後に、前記ゲート電極及び前記サイドウォールスペーサをマスクにして、前記半導体領域に第２導電型の第２の拡散層を形成する工程と、
前記第２の拡散層を形成後に、全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記第２の拡散層に到達するコンタクトホールを形成する工程と、
前記コンタクトホール内に導電材料を埋め込んでコンタクトプラグを形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記第１の拡散層を形成する工程の後で、前記サイドウォールスペーサを形成する工程の前に、前記ゲート電極の側面上にオフセットスペーサを形成する工程を有することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
ロジック用トランジスタとメモリ用トランジスタとを有するＤＲＡＭ混載の半導体装置の製造方法であって、
前記メモリ用トランジスタの製造方法は、
第１導電型の半導体領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体領域に第２導電型の第１の拡散層を形成する工程と、
前記第１の拡散層を形成後に、前記ゲート電極の側面上にオフセットスペーサを形成する工程と、
前記オフセットスペーサを形成後に、前記ゲート電極及び前記オフセットスペーサをマスクにして、前記半導体領域に第２導電型の第２の拡散層を形成する工程と、
前記第２の拡散層を形成後に、前記ゲート電極の側面上に前記オフセットスペーサを介してサイドウォールスペーサを形成する工程と、
前記サイドウォールスペーサを形成後に、全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記第２の拡散層に到達するコンタクトホールを形成する工程と、
前記コンタクトホール内に導電材料を埋め込んでコンタクトプラグを形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記コンタクトホールを形成する工程の後で、前記コンタクトプラグを形成する工程の前に、前記層間絶縁膜をマスクにして、前記コンタクトホール下の前記半導体領域に第２導電型の第３の拡散層を形成する工程を有することを特徴とする請求項４〜６のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記第２の拡散層を形成する工程では、前記第１の拡散層よりも低い注入エネルギーで、且つ、同等以上のドーズ量でイオン注入することにより前記第２の拡散層を形成することを特徴とする請求項４〜７のうちのいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にＤＲＡＭをロジックチップに混載する所謂ＤＲＡＭ混載ロジックＬＳＩ等に適用されるものである。
【背景技術】
【０００２】
近年、大容量のメモリ容量と高速のデータ転送速度を要求されるマルチメディア機器向けに、高性能ロジック回路にＤＲＡＭを混載したＤＲＡＭ混載プロセスが実用化されている。そのＤＲＡＭ部を安定的に動作させるには、キャパシタが蓄えた電荷をより長い時間保持させることが重要である。そこで、メモリ用トランジスタのソース・ドレイン拡散層は、接合リークを低減させるため、ロジック用トランジスタのソース・ドレイン拡散層とは別に不純物のイオン注入を行って、より薄い不純物濃度となっている（例えば、特許文献１参照）。
【０００３】
一方、メモリ回路の電荷を転送する速度は、ロジック回路の高速化とともにより向上が求められている。このため、メモリ用トランジスタのソース・ドレイン拡散層の表面領域の不純物濃度をある程度濃くし、拡散抵抗をより低減させる必要がある。また、メモリ用トランジスタのソース・ドレイン拡散層の表面領域の不純物濃度をある程度濃くすることによって、メモリ用トランジスタの動作時における基板表面への空乏層の広がりを抑制することができる。これは、基板表面にあるエッチングダメージや素子分離形成に起因する結晶欠陥、金属汚染の影響を受けにくく、結果的にリーク電流を減少させる効果がある。
メモリセル形成のプロセスでは、目標とするデバイス仕様と、これらトレードオフの関係にある関係を勘案し、メモリ用トランジスタのソース・ドレイン拡散層の形成に必要な不純物イオンのイオン注入条件を設定している。
【０００４】
図５〜図６は、従来のＤＲＡＭ混載の半導体装置の製造工程を示す断面図である。図において、左半分はメモリ用トランジスタ形成領域ＭＴＲ、右半分がロジック用トランジスタ形成領域ＬＴＲを示し、両トランジスタともＮ型トランジスタを用いて説明する。
【０００５】
まず、図５（ａ）に示す工程で、Ｐ型シリコン基板１０１にＰ型ウェル領域１０２を形成した後、メモリ用トランジスタ形成領域ＭＴＲとロジック用トランジスタ形成領域ＬＴＲとを区画する素子分離領域１０３を形成する。その後、素子分離領域１０３に取り囲まれたメモリ用トランジスタ形成領域ＭＴＲ及びロジック用トランジスタ形成領域ＬＴＲの活性領域上に酸化膜及びポリシリコン膜を順次形成する。その後、酸化膜及びポリシリコン膜をパターニングして、メモリ用トランジスタ形成領域ＭＴＲには、ゲート絶縁膜１０４ａ及びゲート電極１０５ａを形成し、ロジック用トランジスタ形成領域ＬＴＲには、ゲート絶縁膜１０４ｂ及びゲート電極１０５ｂを形成する。
【０００６】
次に、図５（ｂ）に示す工程で、基板上にメモリ用トランジスタ形成領域ＭＴＲを覆い、ロジック用トランジスタ形成領域ＬＴＲに開口を有するレジスト１０７を形成した後、レジスト１０７及びゲート電極１０５ｂをマスクにしてｎ型不純物のイオン注入を行い、ロジック用トランジスタ形成領域ＬＴＲにｎ型エクステンション拡散層１０８を形成する。続けて、レジスト１０７及びゲート電極１０５ｂをマスクにしてｐ型不純物のイオン注入を行い、ロジック用トランジスタ形成領域ＬＴＲにｐ型ポケット拡散層（図示せず）をｎ型エクステンション拡散層１０８の下方に形成する。その後、レジスト１０７を除去する。
【０００７】
次に、図５（ｃ）に示す工程で、基板上にロジック用トランジスタ形成領域ＬＴＲを覆い、メモリ用トランジスタ形成領域ＭＴＲに開口を有するレジスト１０９を形成した後、レジスト１０９及びゲート電極１０５ａをマスクにしてｎ型不純物のイオン注入を行い、メモリ用トランジスタ形成領域ＭＴＲに低濃度のｎ型ソース・ドレイン拡散層１１０を形成する。その後、レジスト１０９を除去する。
【０００８】
次に、図６（ａ）に示す工程で、基板上に、シリコン酸化膜、または、シリコン窒化膜、あるいは、これらの積層膜からなる絶縁膜を形成した後、絶縁膜を異方性エッチングして、ゲート電極１０５ａ、１０５ｂの側面上にそれぞれサイドウォールスペーサ１１１ａ、１１１ｂを形成する。
【０００９】
次に、図６（ｂ）に示す工程で、基板上にメモリ用トランジスタ形成領域ＭＴＲを覆い、ロジック用トランジスタ形成領域ＬＴＲに開口を有するレジスト１１２を形成した後、レジスト１１２、ゲート電極１０５ｂ及びサイドウォールスペーサ１１１ｂをマスクにして、ｎ型不純物のイオン注入を行い、ロジック用トランジスタ形成領域ＬＴＲに高濃度のｎ型ソース・ドレイン拡散層１１３を形成する。その後、レジスト１１２を除去した後、各不純物を活性化するための熱処理を行う。
【００１０】
次に、図６（ｃ）に示す工程で、基板上に層間絶縁膜１１４を形成した後、層間絶縁膜１１４にメモリ用トランジスタのｎ型ソース・ドレイン拡散層１１０及びロジック用トランジスタのｎ型ソース・ドレイン拡散層１１３に到達するコンタクトホールをそれぞれ形成する。その後、コンタクトホール内に導電膜を埋め込んでコンタクトプラグ１１５ａ、１１５ｂを形成する。２つのコンタクトプラグ１１５ａのうち、一方のコンタクトプラグがキャパシタの下部電極に接続され、他方のコンタクトプラグがビットラインに接続される。
【特許文献１】特開平１１−９７６４９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記のような従来の半導体装置の製造方法では、下記のような不具合があった。
【００１２】
すなわち、図６（ａ）に示す工程において、絶縁膜を異方性エッチングしてサイドウォールスペーサ１１１ａ、１１１ｂを形成する際に、露出したシリコン基板１０１の表面領域の一部Ｘがエッチングされる。さらに、最近では、微細化したロジック用トランジスタの短チャネル特性の更なる改善と、ゲート電極と拡散層間のオーバーラップ容量低減を目的として、図５（ａ）に示す工程の後に、ゲート電極１０５ａ、１０５ｂの側面上にオフセットスペーサを形成し、その後、図５（ｂ）以降の工程を行うことがある。この場合、オフセットスペーサを形成する際にも、露出したシリコン基板１０１の表面領域がエッチングされるため、オフセットスペーサを形成しない場合に比べて、さらに、シリコン基板の表面領域のエッチング深さが大きくなる。
【００１３】
このように、ＤＲＡＭ混載プロセスではロジック用トランジスタの性能向上に必要なサイドウォールスペーサやオフセットスペーサを形成する際に、メモリ用トランジスタのｎ型ソース・ドレイン拡散層及びロジック用トランジスタのソース・ドレイン拡散層の表面部が削り取られる。特に、メモリ用トランジスタのｎ型ソース・ドレイン拡散層は、低濃度拡散層のため、表面部が削られることによる影響が大きく、メモリ用トランジスタのソース・ドレイン拡散層の拡散抵抗が上昇する。この結果、メモリセルにおける電荷を転送する速度は低下し、また、拡散層表面のエッチングダメージや素子分離形成に起因する結晶欠陥、金属汚染の影響を受けに易いという課題がある。
【００１４】
本発明の目的は、上述事情を鑑みてなされたものであり、拡散抵抗の高抵抗化を防止し、メモリ用トランジスタの性能向上が図れるＤＲＡＭ混載の半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の半導体装置は、ロジック用トランジスタとメモリ用トランジスタとを有するＤＲＡＭ混載の半導体装置であって、メモリ用トランジスタは、第１導電型の半導体領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の側面上に形成されたサイドウォールスペーサと、ゲート電極の両側の半導体領域に形成された第２導電型の第１の拡散層と、第１の拡散層内の表面領域に第１の拡散層よりも拡散深さが浅く形成された第２導電型の第２の拡散層と、ゲート電極、サイドウォールスペーサ及び半導体領域上に形成された層間絶縁膜と、第２の拡散層に達するように層間絶縁膜を貫通して設けられたコンタクトプラグとを備えている。
【００１６】
また、上記半導体装置において、ゲート電極とサイドウォールスペーサとの間に、オフセットスペーサが形成されている。
【００１７】
また、上記半導体装置において、コンタクトプラグ下の半導体領域に、第１の拡散層よりも拡散深さの浅い第２導電型の第３の拡散層が形成されている。
【００１８】
本発明の第１の半導体装置の製造方法は、ロジック用トランジスタとメモリ用トランジスタとを有するＤＲＡＭ混載の半導体装置の製造方法であって、メモリ用トランジスタの製造方法は、第１導電型の半導体領域上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、ゲート電極の両側の半導体領域に第２導電型の第１の拡散層を形成する工程と、第１の拡散層を形成後に、ゲート電極の側面上にサイドウォールスペーサを形成する工程と、サイドウォールスペーサを形成後に、ゲート電極及びサイドウォールスペーサをマスクにして、半導体領域に第２導電型の第２の拡散層を形成する工程と、第２の拡散層を形成後に、全面に層間絶縁膜を形成する工程と、層間絶縁膜に、第２の拡散層に到達するコンタクトホールを形成する工程と、コンタクトホール内に導電材料を埋め込んでコンタクトプラグを形成する工程とを有する。
【００１９】
また、上記第１の半導体装置の製造方法において、第１の拡散層を形成する工程の後で、サイドウォールスペーサを形成する工程の前に、ゲート電極の側面上にオフセットスペーサを形成する工程を有する。
【００２０】
本発明の第２の半導体装置の製造方法は、ロジック用トランジスタとメモリ用トランジスタとを有するＤＲＡＭ混載の半導体装置の製造方法であって、メモリ用トランジスタの製造方法は、第１導電型の半導体領域上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、ゲート電極の両側の半導体領域に第２導電型の第１の拡散層を形成する工程と、第１の拡散層を形成後に、ゲート電極の側面上にオフセットスペーサを形成する工程と、オフセットスペーサを形成後に、ゲート電極及びオフセットスペーサをマスクにして、半導体領域に第２導電型の第２の拡散層を形成する工程と、第２の拡散層を形成後に、ゲート電極の側面上にオフセットスペーサを介してサイドウォールスペーサを形成する工程と、サイドウォールスペーサを形成後に、全面に層間絶縁膜を形成する工程と、層間絶縁膜に、第２の拡散層に到達するコンタクトホールを形成する工程と、コンタクトホール内に導電材料を埋め込んでコンタクトプラグを形成する工程とを有する。
【００２１】
また、上記第１、第２の半導体装置の製造方法において、コンタクトホールを形成する工程の後で、コンタクトプラグを形成する工程の前に、層間絶縁膜をマスクにして、コンタクトホール下の半導体領域に第２導電型の第３の拡散層を形成する工程を有する。
【００２２】
また、上記第１、第２の半導体装置の製造方法において、第２の拡散層を形成する工程では、第１の拡散層よりも低い注入エネルギーで、且つ、同等以上のドーズ量でイオン注入することにより第２の拡散層を形成する。
【発明の効果】
【００２３】
本発明に係る半導体装置及びその製造方法によれば、メモリ用トランジスタのソース・ドレイン領域となる第１の拡散層内の表面領域に第１の拡散層よりも拡散深さの浅い第２の拡散層を形成した構成により、サイドウォールスペーサ形成時に半導体領域である第１の拡散層の表面領域がエッチングされても、その後に第２の拡散層を形成するため、拡散抵抗の高抵抗化を防止することができる。従って、メモリセルにおける電荷の転送速度の低下を抑制することができ、また、拡散層表面のエッチングダメージや素子分離形成に起因する結晶欠陥や金属汚染の影響を受け難いメモリ用トランジスタを製造することが可能となり、メモリ用トランジスタの性能向上が図れる。
【発明を実施するための最良の形態】
【００２４】
（第１の実施形態）
以下本発明の第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００２５】
図１は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。図１には、ロジック用トランジスタとメモリ用トランジスタを有するＤＲＡＭ混載の半導体装置のうち、ロジック用トランジスタは省略し、メモリ用トランジスタのみを示している。
【００２６】
まず、図１（ａ）に示す工程で、Ｐ型シリコン基板１にＰ型ウェル領域２を形成した後、メモリ用トランジスタ形成領域の活性領域を取り囲む素子分離領域３を形成する。その後、活性領域上に酸化膜及びポリシリコン膜を順次形成した後、酸化膜及びポリシリコン膜をパターニングして、ゲート絶縁膜４及びゲート電極５を形成する。その後、ゲート電極５をマスクにして、ｎ型不純物であるリンを注入エネルギー３０ｋｅＶ、ドーズ量２×１０13／ｃｍ2の注入条件でイオン注入して、第１のｎ型拡散層６を形成する。
【００２７】
次に、図１（ｂ）に示す工程で、基板上にシリコン酸化膜、または、シリコン窒化膜、あるいは、これらの積層膜からなる絶縁膜を形成した後、絶縁膜を異方性エッチングして、ゲート電極５の側面上にサイドウォールスペーサ７を形成する。このとき、サイドウォールスペーサ７を形成する際に、露出したシリコン基板１の表面領域がエッチングされる。
【００２８】
次に、図１（ｃ）に示す工程で、ゲート電極５及びサイドウォールスペーサ７をマスクにして、ｎ型不純物であるリンを注入エネルギー１０ｋｅＶ、ドーズ量２×１０13／ｃｍ2、注入角度０°の注入条件でイオン注入して、第２のｎ型拡散層８を形成する。この第２のｎ型拡散層８は、第１の拡散層６よりも拡散深さが浅く、第１のｎ型拡散層６内の表面部に形成される。これにより、第１のｎ型拡散層６と第２のｎ型拡散層８によって、メモリトランジスタのｎ型ソース・ドレイン領域９が構成される。このとき、第２の拡散層８は、第１の拡散層６を形成するためのイオン注入よりも低注入エネルギーで、かつ、同等以上のドーズ量でイオン注入することが望ましい。さらに、注入角度（仰角）が１０°を超える斜め注入で、且つ、少なくとも２回転以上の回転注入によって第２の拡散層８を形成することが望ましい。これにより、サイドウォールスペーサ７と第２の拡散層８とのオーバーラップ量が増大し、拡散抵抗を低減することができるので、より電荷の転送速度を向上させることができる。
【００２９】
次に、図１（ｄ）に示す工程で、基板上にＢＰＳＧ膜からなる厚さ３００ｎｍの層間絶縁膜１０を形成した後、層間絶縁膜１０にｎ型ソース・ドレイン領域９に到達するコンタクトホールを形成する。その後、コンタクトホール内に、ポリシリコンからなる導体膜を埋め込んでコンタクトプラグ１１を形成する。このコンタクトプラグ１１のうち、一方のコンタクトプラグがキャパシタの下部電極に接続され、他方のコンタクトプラグがビットラインに接続される。
【００３０】
なお、上記実施形態では、ロジック用トランジスタについては説明していないが、図５及び図６に示すような従来の製造方法と同様な方法で形成することにより、図１に示すようなメモリ用トランジスタと図５及び図６に示すようなロジック用トランジスタを混載した半導体装置を形成することができる。
【００３１】
本実施形態によれば、サイドウォールスペーサ形成時にシリコン基板である第１のｎ型拡散層６の表面領域がエッチングされても、その後に第２のｎ型拡散層８を形成するため、拡散抵抗の高抵抗化を防止することができる。従って、メモリセルにおける電荷の転送速度の低下を抑制することができ、また、拡散層表面のエッチングダメージや素子分離形成に起因する結晶欠陥や金属汚染の影響を受け難いメモリ用トランジスタを製造することが可能となる。しかも、ソース・ドレイン領域９とＰ型ウェル領域２との接合濃度は、はじめに形成した第１のｎ型拡散層６の不純物濃度によって決まるため、第２のｎ型拡散層８を設けたことにより接合耐圧の低下や接合リークが増大することはない。また、第２のｎ型拡散層８はイオン注入で形成できるため、複雑な工程を追加することなく簡便な方法によってメモリ用トランジスタの性能向上が図れる。
【００３２】
（第２の実施形態）
以下本発明の第２の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００３３】
図２は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。図２には、ロジック用トランジスタとメモリ用トランジスタを有するＤＲＡＭ混載の半導体装置のうち、ロジック用トランジスタは省略し、メモリ用トランジスタのみを示している。
【００３４】
まず、図２（ａ）に示す工程で、Ｐ型シリコン基板１にＰ型ウェル領域２を形成した後、メモリ用トランジスタ形成領域の活性領域を取り囲む素子分離領域３を形成する。その後、活性領域上に酸化膜及びポリシリコン膜を順次形成した後、酸化膜及びポリシリコン膜をパターニングして、ゲート絶縁膜４及びゲート電極５を形成する。その後、ゲート電極５をマスクにして、ｎ型不純物であるリンを注入エネルギー３０ｋｅＶ、ドーズ量２×１０13／ｃｍ2の注入条件でイオン注入して、第１のｎ型拡散層６を形成する。
【００３５】
次に、図２（ｂ）に示す工程で、基板上にシリコン酸化膜からなる絶縁膜を形成した後、絶縁膜を異方性エッチングして、ゲート電極５の側面上にオフセットスペーサ１２を形成する。このとき、オフセットスペーサ１２を形成する際に、露出したシリコン基板１の表面領域の一部がエッチングされる。
【００３６】
次に、図２（ｃ）に示す工程で、ゲート電極５及びオフセットスペーサ１２をマスクにして、ｎ型不純物であるリンを注入エネルギー１０ｋｅＶ、ドーズ量２×１０13／ｃｍ2の注入条件でイオン注入して、第２のｎ型拡散層８を形成する。この第２のｎ型拡散層８は、第１の拡散層６よりも拡散深さが浅く、第１のｎ型拡散層６内の表面部に形成される。このとき、第２の拡散層８は、第１の拡散層６を形成するためのイオン注入よりも低注入エネルギーで、かつ、同等以上のドーズ量でイオン注入することが望ましい。そして、第１のｎ型拡散層６と第２のｎ型拡散層８によって、メモリ用トランジスタのｎ型ソース・ドレイン領域９が構成される。
【００３７】
次に、図２（ｄ）に示す工程で、基板上にシリコン酸化膜、または、シリコン窒化膜、あるいは、これらの積層膜からなる絶縁膜を形成した後、絶縁膜を異方性エッチングして、ゲート電極５の側面上にオフセットスペーサ１２を介してサイドウォールスペーサ７を形成する。このとき、サイドウォールスペーサ７を形成する際に、露出したシリコン基板１の表面領域の一部がエッチングされる。
【００３８】
次に、図２（ｅ）に示す工程で、基板上にＢＰＳＧ膜からなる厚さ３００ｎｍの層間絶縁膜１０を形成した後、層間絶縁膜１０にｎ型ソース・ドレイン領域９に到達するコンタクトホールを形成する。その後、コンタクトホール内に、ポリシリコンからなる導体膜を埋め込んでコンタクトプラグ１１を形成する。このコンタクトプラグ１１のうち、一方のコンタクトプラグがキャパシタの下部電極に接続され、他方のコンタクトプラグがビットラインに接続される。
【００３９】
なお、上記実施形態では、ロジック用トランジスタについては説明していないが、図５及び図６に示すような従来の製造方法と同様な方法で形成することにより、図２に示すようなメモリ用トランジスタと図５及び図６に示すようなロジック用トランジスタを混載した半導体装置を形成することができる。ただし、この場合、メモリ用トランジスタと同じ工程によってロジック用トランジスタにもオフセットスペーサを形成するようにしてもよい。
【００４０】
本実施形態によれば、オフセットスペーサ形成時にシリコン基板である第１のｎ型拡散層６の表面領域の一部がエッチングされても、その後に第２のｎ型拡散層８を形成するため、拡散抵抗の高抵抗化を防止することができる。従って、メモリセルにおける電荷の転送速度の低下を抑制することができ、また、拡散層表面のエッチングダメージや素子分離形成に起因する結晶欠陥や金属汚染の影響を受け難いメモリ用トランジスタを製造することが可能となる。しかも、ソース・ドレイン領域９とＰ型ウェル領域２との接合濃度は、はじめに形成した第１のｎ型拡散層６の不純物濃度によって決まるため、第２のｎ型拡散層８を設けたことにより接合耐圧の低下や接合リークが増大することはない。また、第２のｎ型拡散層８はイオン注入で形成できるため、複雑な工程を追加することなく簡便な方法によってメモリ用トランジスタの性能向上が図れる。
【００４１】
（第３の実施形態）
以下本発明の第３の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００４２】
図３は、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図である。図３には、ロジック用トランジスタとメモリ用トランジスタを有するＤＲＡＭ混載の半導体装置のうち、ロジック用トランジスタは省略し、メモリ用トランジスタのみを示している。
【００４３】
まず、図３（ａ）に示す工程で、Ｐ型シリコン基板１にＰ型ウェル領域２を形成した後、メモリ用トランジスタ形成領域の活性領域を取り囲む素子分離領域３を形成する。その後、活性領域上に酸化膜及びポリシリコン膜を順次形成した後、酸化膜及びポリシリコン膜をパターニングして、ゲート絶縁膜４及びゲート電極５を形成する。その後、ゲート電極５をマスクにして、ｎ型不純物であるリンを注入エネルギー３０ｋｅＶ、ドーズ量２×１０13／ｃｍ2の注入条件でイオン注入して、第１のｎ型拡散層６を形成する。
【００４４】
次に、図３（ｂ）に示す工程で、基板上にシリコン酸化膜からなる絶縁膜を形成した後、絶縁膜を異方性エッチングして、ゲート電極５の側面上にオフセットスペーサ１２を形成する。このとき、オフセットスペーサ１２を形成する際に、露出したシリコン基板１の表面領域の一部がエッチングされる。
【００４５】
次に、図３（ｃ）に示す工程で、基板上にシリコン酸化膜、または、シリコン窒化膜、あるいは、これらの積層膜からなる絶縁膜を形成した後、絶縁膜を異方性エッチングして、ゲート電極５の側面上にオフセットスペーサ１２を介してサイドウォールスペーサ７を形成する。このとき、サイドウォールスペーサ７を形成する際に、露出したシリコン基板１の表面領域の一部がエッチングされる。
【００４６】
次に、図３（ｄ）に示す工程で、ゲート電極５、オフセットスペーサ１２及びサイドウォールスペーサ７をマスクにして、ｎ型不純物であるリンを注入エネルギー１０ｋｅＶ、ドーズ量２×１０13／ｃｍ2の注入条件でイオン注入して、第２のｎ型拡散層８を形成する。この第２のｎ型拡散層８は、第１の拡散層６よりも拡散深さが浅く、第１のｎ型拡散層６内の表面部に形成される。これにより、第１のｎ型拡散層６と第２のｎ型拡散層８によって、メモリ用トランジスタのｎ型ソース・ドレイン領域９が構成される。このとき、第２の拡散層８は、第１の拡散層６を形成するためのイオン注入よりも低注入エネルギーで、かつ、同等以上のドーズ量でイオン注入することが望ましい。さらに、注入角度（仰角）が１０°を超える斜め注入で、且つ、少なくとも２回転以上の回転注入によって第２の拡散層８を形成することが望ましい。これにより、サイドウォールスペーサ７と第２の拡散層８とのオーバーラップ量が増大し、拡散抵抗を低減することができるので、より電荷の転送速度を向上させることができる。
【００４７】
次に、図３（ｅ）に示す工程で、基板上にＢＰＳＧ膜からなる厚さ３００ｎｍの層間絶縁膜１０を形成した後、層間絶縁膜１０にｎ型ソース・ドレイン領域９に到達するコンタクトホールを形成する。その後、コンタクトホール内に、ポリシリコンからなる導体膜を埋め込んでコンタクトプラグ１１を形成する。このコンタクトプラグ１１のうち、一方のコンタクトプラグがキャパシタの下部電極に接続され、他方のコンタクトプラグがビットラインに接続される。
【００４８】
なお、上記実施形態では、ロジック用トランジスタについては説明していないが、図５及び図６に示すような従来の製造方法と同様な方法で形成することにより、図３に示すようなメモリ用トランジスタと図５及び図６に示すようなロジック用トランジスタを混載した半導体装置を形成することができる。ただし、この場合、メモリ用トランジスタと同じ工程によってロジック用トランジスタにもオフセットスペーサを形成するようにしてもよい。
【００４９】
本実施形態によれば、オフセットスペーサ及びサイドウォールスペーサを形成する際にシリコン基板である第１のｎ型拡散層６の表面領域の一部がエッチングされても、その後に第２のｎ型拡散層８を形成するため、拡散抵抗の高抵抗化を防止することができる。従って、メモリセルにおける電荷の転送速度の低下を抑制することができ、また、拡散層表面のエッチングダメージや素子分離形成に起因する結晶欠陥や金属汚染の影響を受け難いメモリ用トランジスタを製造することが可能となる。しかも、ソース・ドレイン領域９とＰ型ウェル領域２との接合濃度は、はじめに形成した第１のｎ型拡散層６の不純物濃度によって決まるため、第２のｎ型拡散層８を設けたことにより接合耐圧の低下や接合リークが増大することはない。
【００５０】
（その他の実施形態）
図４は、第２の実施形態あるいは第３の実施形態の変形例を示す断面図である。
【００５１】
まず、第２の実施形態と同様な方法によって、図２（ｄ）に示すような構造を形成する。あるいは、第３の実施形態と同様な方法によって、図３（ｄ）に示すような構造を形成する。
【００５２】
次に、図４（ａ）に示す工程で、基板上にＢＰＳＧ膜からなる厚さ３００ｎｍの層間絶縁膜１０を形成した後、層間絶縁膜１０に第２のｎ型拡散層８に到達するコンタクトホール１３を形成する。その後、層間絶縁膜１０をマスクにして、コンタクトホール１３内に露出するシリコン基板１にｎ型不純物であるリンを注入エネルギー５ｋｅＶ、ドーズ量２×１０13／ｃｍ2の注入条件でイオン注入して、第３のｎ型拡散層１４を形成する。この第３のｎ型拡散層１４は、第２のｎ型拡散層８よりも拡散深さが浅く、第２のｎ型拡散層８内に形成される。このとき、第３の拡散層１４は、第２の拡散層のイオン注入よりも同等以下の注入エネルギーで、且つ、同等以上のドーズ量でイオン注入することが望ましい。そして、第１のｎ型拡散層６、第２のｎ型拡散層８及び第３のｎ型拡散層１４によって、メモリ用トランジスタのｎ型ソース・ドレイン領域１５が構成される。
【００５３】
次に、図４（ｂ）に示す工程で、基板上にポリシリコンからなる導体膜を形成した後、ＣＭＰ法に用いて層間絶縁膜１０上の不要な導電膜を除去することにより、コンタクトホール１３内に導電膜を埋め込んでコンタクトプラグ１１を形成する。このコンタクトプラグ１１のうち、一方のコンタクトプラグがキャパシタの下部電極に接続され、他方のコンタクトプラグがビットラインに接続される。
【００５４】
本実施形態によれば、第２の実施形態、あるいは、第３の実施形態と同様な効果を得ることができる。さらに、第３のｎ型拡散層１４を形成することにより、コンタクトホールプラグ形成に伴う欠陥リークを緩和し、かつコンタクト抵抗を低減することが可能となる。
【００５５】
なお、図４では、ゲート電極側面にオフセットスペーサ及びサイドウォールスペーサの両方を形成した構成を用いて説明したが、第１の実施形態のようなサイドウォールスペーサのみを形成した構成においても、層間絶縁膜にコンタクトホールを形成した後に同様にイオン注入して第３のｎ型拡散層１４を形成することで同様な効果を得ることができる。
【産業上の利用可能性】
【００５６】
本発明は、ゲート電極側面のサイドウォールスペーサやオフセットスペーサの形成によって生じる拡散層の拡散抵抗の増大抑制等に有用である。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図２】本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【図３】本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図
【図４】本発明のその他の実施形態に係る半導体装置の製造工程を示す断面図
【図５】従来の半導体装置の製造工程のうちの前半部分を示す断面図
【図６】従来の半導体装置の製造工程のうちの後半部分を示す断面図
【符号の説明】
【００５８】
１  Ｐ型シリコン基板
２  Ｐ型ウェル領域
３  素子分離領域
４  ゲート絶縁膜
５  ゲート電極
６  第１のｎ型拡散層
７  サイドウォールスペーサ
８  第２のｎ型拡散層
９  ｎ型ソース・ドレイン領域
１０  層間絶縁膜
１１  コンタクトプラグ
１２  オフセットスペーサ
１３  コンタクトホール
１４  第３のｎ型拡散層
１５  ｎ型ソース・ドレイン領域
【図１】
2005109064.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2005109064.tif 000007
【図６】
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