(57)【要約】【課題】  部品内蔵モジュールにおいて小型化を図るとともに実装密度を向上させることにある。【解決手段】  基板６１と、基板６１上に金属配線によって形成された複数の受動素子６３，６４と、複数の受動素子６３，６４を外部に電気的に接続するための電極部７０とを備えており、各受動素子６３，６４は互いに絶縁されていることを特徴としている。【選択図】      図５
2005136360.tif 000002
【特許請求の範囲】
【請求項１】
基板と、前記基板上に金属配線によって形成された複数の受動素子と、前記複数の受動素子を外部に電気的に接続するための電極部とを備え、前記各受動素子は互いに絶縁されていることを特徴とする受動素子チップ。
【請求項２】
前記複数の受動素子は、アレイ状に形成されていることを特徴とする、請求項１に記載の受動素子チップ。
【請求項３】
前記複数の受動素子は、抵抗器、インダクタ、又はキャパシタの何れか１種類あるいは複数種類を含むことを特徴とする、請求項１に記載の受動素子チップ。
【請求項４】
前記複数の受動素子は、複数の仕様の受動素子を含むことを特徴とする、請求項１に記載の受動素子チップ。
【請求項５】
前記仕様は、抵抗値、容量値、インダクタンス値、及びクオリティファクタ値を含むことを特徴とする、請求項４に記載の受動素子チップ。
【請求項６】
前記複数の受動素子は、互いに仕様が異なる複数のグループに分けられていることを特徴とする、請求項１に記載の受動素子チップ。
【請求項７】
前記複数のグループは、高周波用の仕様のグループと低周波用の仕様のグループとを含むことを特徴とする、請求項６に記載の受動素子チップ。
【請求項８】
前記各グループは、インダクタのみからなるグループ、キャパシタのみからなるグループ又は抵抗器のみからなるグループを含むことを特徴とする、請求項６に記載の受動素子チップ。
【請求項９】
前記複数の受動素子は、高周波用の仕様の受動素子のみ又は低周波用の仕様の受動素子のみを含むことを特徴とする、請求項１に記載の受動素子チップ。
【請求項１０】
前記複数の受動素子は、インダクタのみ又はキャパシタのみからなることを特徴とする、請求項１に記載の受動素子チップ。
【請求項１１】
前記受動素子は、前記金属配線が螺旋状に配置されて構成されたインダクタであることを特徴とする、請求項１に記載の受動素子チップ。
【請求項１２】
前記受動素子は、前記金属配線が平行平板電極を構成するキャパシタであることを特徴とする、請求項１に記載の受動素子チップ。
【請求項１３】
前記複数の受動素子を覆う絶縁層と前記絶縁層上に開口部を有して形成された保護膜とを備え、
前記電極部は、前記絶縁層上に前記複数の受動素子に接続されて形成されるとともに、前記保護膜の開口部から露出する第１の電極部を有することを特徴とする、請求項１に記載の受動素子チップ。
【請求項１４】
前記電極部は、前記第１の電極部に電気的に接続された第２の電極部をさらに有し、
前記第２の電極部は、一部を除いて樹脂層によって覆われている、ことを特徴とする請求項１２に記載の受動素子チップ。
【請求項１５】
ウエハから分離されて形成される受動素子チップであって、
基板と、前記基板上に金属配線によって形成された複数の受動素子と、前記複数の受動素子を外部に電気的に接続するための電極部と、を備える受動素子チップ。
【請求項１６】
基板と、前記基板に第１の金属配線によって形成された複数の受動素子と、前記複数の受動素子を外部に電気的に接続するための電極部とを有する受動素子チップと、
能動素子と、前記能動素子を外部に電気的に接続するための電極部とを有する能動素子チップと、
前記複数の受動素子チップと前記能動素子チップとを覆う絶縁層とを備え、
前記複数の受動素子チップの電極部と前記複数の能動素子チップの電極部とは第２の金属配線によって選択的に接続されていることを特徴とする、高集積モジュール。
【請求項１７】
複数の受動素子を有する受動素子チップを製造する方法であって、
基板上に絶縁層及び金属配線を加工及び堆積することによって複数の受動素子を形成するステップと、
前記絶縁層上に前記複数の受動素子に接続される複数の第１の電極部を形成するステップと、
前記複数の第１の電極部が露出されるように前記絶縁層を保護膜で覆うステップと、
を含む受動素子チップの製造方法。
【請求項１８】
前記複数の第１の電極部が露出されるように前記保護膜を感光性樹脂膜で覆うステップと、
前記複数の第１の電極部に電気的に接続される金属配線を前記感光性樹脂膜上に形成するステップと、
前記金属配線に電気的に接続される第２の電極部を形成するステップと、
前記第２の電極部の一部が露出されるように前記金属配線及び前記感光性樹脂膜を樹脂層で覆うステップと、を含む請求項１７に記載の受動素子チップの製造方法。
【請求項１９】
複数の絶縁層からなる高集積モジュールを製造する方法であって、
基板と、前記基板に第１の金属配線によって形成された複数の受動素子と、前記複数の受動素子を外部に電気的に接続するための電極部とを備える受動素子チップを、前記複数の絶縁層の何れかの表面に配置するステップと、
能動素子と、前記能動素子を外部に電気的に接続するための電極部とを有する能動素子チップを、前記複数の絶縁層の何れかの表面に配置するステップと、
前記受動素子チップの電極部と前記能動素子チップの電極部とを第２の金属配線によって電気的に接続するステップと、を含む高集積モジュールの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受動素子チップ、高集積モジュール、受動素子チップの製造方法、及び
高集積モジュールの製造方法に関する。
【背景技術】
【０００２】
電気機器の高密度実装化の方法として、半導体チップなどの能動素子やインダクタ、キャパシタ、抵抗器等の受動素子を基板に内蔵する方法（基板内蔵）が提案されている。基板内蔵においては、能動素子部品や受動素子部品がいわゆる完全良品であることをチップ状態で保証することが困難であるため、適用が限られたものとなっていた。
【０００３】
特許文献１には、シート状の熱硬化樹脂にベアチップの半導体装置やインダクタ、キャパシタ等の受動素子部品を埋め込んだものを多層に貼り合わせ、各層を貫通するインナービアを介して各層の配線パターンを電気的に接続した部品内蔵モジュールが記載されている。
【０００４】
特許文献２には、半導体素子の一面と略同一の形状を有する配線部（部品内蔵モジュール）が記載されている。この配線部は、半導体素子のインターフェース回路を内蔵するものであり、インターフェース回路に必要なインダクタ、キャパシタ、抵抗器等の受動素子部品が埋め込まれている。具体的には、半導体素子の端子側の面に溝が形成されており、この溝に配線パターンやインダクタ、キャパシタ、抵抗器等の受動素子部品が埋め込まれている。
【特許文献１】特開２００２−２６１４４９号公報（第９頁、第１図）
【特許文献２】特開２００３−１５８２１４号公報（第３−６頁、第１−２図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１及び２に記載の部品内蔵モジュールでは、受動素子部品を個別のチップ部品で熱硬化樹脂等に内蔵している。しかし、個別のチップ部品を内蔵する場合には、チップ部品自体及びチップ部品間の配線が占有する面積が大きくなり、受動素子部品の数が多い場合には、最終的な部品内蔵モジュールが大型化する問題がある。
【０００６】
なお、半導体プロセスにより受動素子を半導体チップに作り込めば受動素子部品の数を減少させることができるとも考えられるが、もともと別に実装していた受動素子部品の受動素子を半導体チップに形成すると、トランジスタ等の能動素子と干渉し、能動素子の特性を悪化させる虞がある。
【課題を解決するための手段】
【０００７】
本発明に係る受動素子チップは、基板と、基板上に金属配線によって形成された複数の受動素子と、複数の受動素子を外部に電気的に接続するための電極部とを備えており、各受動素子は互いに絶縁されていることを特徴としている。
【発明の効果】
【０００８】
本発明に係る受動素子チップでは、従来それぞれ個別の部品であった複数の受動素子を基板上に形成するすることによって、複数の個別の部品を１つの受動素子チップに集積することができる。この受動素子チップを用いて部品内蔵モジュールを構成すれば、個別の部品が１つの受動素子チップに集約されているので、受動素子を高密度に実装する場合にも、受動素子部品の実装面積を効果的に低減することができる。この結果、高集積モジュールの小型化及び実装密度の向上を図ることができる。
【０００９】
また、受動素子チップに集積された各受動素子は互いに絶縁されており、外部に電気的に接続するための電極部を有しているので、部品内蔵モジュールに受動素子チップを内蔵する際には、電極部を選択的に配線することによって電気回路の必要な部分に受動素子を配線することができる。また、電極部の配線の組み合わせによっては、複数の受動素子を組み合わせて必要な仕様（例えば、抵抗値、容量値、インダクタ値、クオリティファクタ）を得ることができる。
【発明を実施するための最良の形態】
【００１０】
〔高集積モジュール〕
図１及び図２は、本発明の第１実施形態に係る高集積モジュール１０００の製造方法を説明する図である。
【００１１】
図１（ａ）に示すように、絶縁性の基板１の上面の導電膜をパターニングし、配線パターン２、台座パターンとしての配線パターン２ａ、層間の配線パターン同士を接続するパッドとなる配線パターン２ｂを形成する。次に、半導体装置４及び受動素子チップ５をダイスボンド材３で台座パターン２ａに固定する。半導体装置４は、トランジスタ等の能動素子が形成された半導体チップを再配線して樹脂で封止したＷＣＳＰ(Wafer Level Chip Size Package)である。半導体装置４は、外部と電気的に接続するための電極部４１を有している。受動素子チップ５は、半導体装置とは別に実装されるインダクタ、コンデンサ、抵抗器等の複数の受動素子を基板上に集積した後、再配線して樹脂で封止したＷＣＳＰである。受動素子チップ５は、電極部５１を有している。
【００１２】
ＷＣＳＰの装置又はチップでは、樹脂封止されていない裸のチップ（ベアチップ）の電極パッド（第１の電極部）の間隔よりも大きい間隔で配置された金属ポスト（第２の電極部）を有しており、外部回路との配線が容易である。また、ＷＣＳＰ状態では、チップに形成された素子が樹脂で保護されているので、ベアチップ状態に比較して周囲の環境のクリーン度をそれほど高くする必要がなく、取り扱いが容易である。また、ベアチップの状態ではいわゆる完全良品であることを保証することはできないが、ＷＣＳＰでは、金属ポストの間隔が大きく、外部回路と接続して試験を行うことができるので、完全良品であることを保証することができる。
【００１３】
次に、図１（ｂ）に示すように、ポリイミド、エポキシ系樹脂等からなる絶縁膜６を堆積し、半導体装置４及び受動素子チップ５を絶縁膜６で覆う。
【００１４】
その後、図１（ｃ）に示すように、絶縁膜６をエッチングして開口部７を形成し、半導体装置４の電極４１及び受動素子チップ５の電極５１を露出させる。また、絶縁膜６をエッチングして開口部７ａを形成し、配線パターン２ｂを露出させる。
【００１５】
次に、図１（ｄ）に示すように、絶縁膜６上に銅等からなる導電膜を堆積し、開口部７及び開口部７ａを埋め込む。導電膜をパターニングし、配線パターン８、台座パターンとしての配線パターン８ａ、層間の配線パターンを接続するパッドとなる配線パターン８ｂを形成する。半導体装置４の電極４１及び受動素子チップ５の電極５１は、開口部７を介して配線パターン８に電気的に接続される。また、配線パターン２は、開口部７ａを介して配線パターン８ｂに電気的に接続される。
【００１６】
次に、図２（ａ）に示すように、半導体装置１０をダイスボンド材３で台座パターン８ａに固定する。半導体装置１０は、トランジスタ等の能動素子が形成された半導体チップを樹脂で封止して再配線したＷＣＳＰである。半導体装置１０は、電極部１０１を有している。次に、絶縁膜６上に絶縁膜９を堆積し、エッチングにより絶縁膜９に開口部１１を形成し、半導体装置１０の電極１０１を露出させる。また、絶縁膜９をエッチングして、開口部１１ａを形成し、配線パターン８ｂを露出させる。引き続き、絶縁膜９の表面に導電膜を堆積させて開口部１１及び開口部１１ａを埋め込む。導電膜をパターニングし、配線パターン１２、層間の配線パターン同士を接続するパッドとなる配線パターン１２ｂを形成する。半導体装置１０の電極１０１は、開口部１１を介して配線パターン１２に電気的に接続される。また、配線パターン８ｂは、開口部１１ａを介して配線パターン１２ｂに電気的に接続される。
【００１７】
次に、図２（ｂ）に示すように、絶縁膜９上に絶縁膜１３を堆積し、エッチングにより開口部２５ａを形成し、配線パターン１２ｂを露出させる。引き続き、絶縁膜１３の表面に導電膜を堆積させて開口部２５ａを埋め込む。導電膜をパターニングし、台座パターンとなる配線パターン１４ａ、層間の配線パターン同士を接続する配線パターン１４ｂを形成する。導電パターン１２ｂは、開口部２５ａを介して配線パターン１４ｂに電気的に接続される。その後、半導体装置１６の電極１６１を配線パターン１４に半田２０で固定し、受動素子チップ１７の電極１７１を配線パターン１４に半田２０で固定する。
【００１８】
さらに、基板１の裏面をエッチングして開口部１ａを形成し、配線パターン２ｂを露出させる。引き続き基板１の裏面に導電膜を堆積させて開口部１ａを埋め込む。導電膜をパターニングし、配線パターン２ｂに電気的に接続される配線パターン１８ｂを形成する。
【００１９】
最後に、基板１の裏面において配線パターン１８ｂに半田ボール２１を形成する。半田ボール２１は、外部の端子との接続に使用される外部接続端子である。
【００２０】
ここで、半導体装置１６は、トランジスタ等の能動素子が形成された半導体チップを樹脂で封止して再配線したＷＣＳＰである。受動素子チップ１７は、半導体装置とは別に実装されるインダクタ、コンデンサ、抵抗器等の受動素子を半導体チップに集積した後、半導体チップを樹脂で封止して再配線したＷＣＳＰである。受動素子チップ１９は、半導体装置４、１０及び１６とは別に実装されるインダクタ、コンデンサ、抵抗器等の受動素子を基板上に集積した後、受動素子の電極を再配線して樹脂で封止したＷＣＳＰである。
【００２１】
上記では、外部接続用の端子を基板１の裏面に形成した半田ボール２１としたが、通常のドータボードやマザーボードと同様にシステム内の接続をコネクタやソケットなどで構成しても良く、外部接続用の端子の構成を限定するものではない。例えば、図３に示すように、配線パターン１８ｂにコネクタ２２を半田付けしても良い。コネクタ２２は、外部回路との接続のためのピン２３を有しており、ピン２３に電気的に接続された図示しない外部接続部が半田によって配線パターン１８ｂに電気的に接続されている。コネクタ２２は、外部の端子と嵌合することによって、配線パターン１８ｂを外部の端子と電気的に接続する。
【００２２】
上記では、半導体装置はＷＣＳＰとしたが、半導体装置はベアチップであっても良い。また、上記では、受動素子チップはＷＣＳＰとしたが、ベアチップであっても良い。
【００２３】
〔受動素子チップ〕
図４及び図５は、受動素子チップ５００の製造方法を説明するための断面図である。
【００２４】
図４（ａ）に示すように、ガラス、サファイア等の絶縁材料からなる基板６１上に絶縁層６２及びアルミ合金の金属配線を用いてインダクタ６３及びキャパシタ６４を形成する。ここで、金属配線は、アルミ合金に限られず、銅合金または金合金であってもよい。絶縁層６２の堆積及びエッチング、アルミ合金の堆積及びエッチングを繰り返して、インダクタ６３及びキャパシタ６４を形成する。絶縁層６２及び金属配線の堆積は、ＣＶＤ、蒸着、スパッタ等の半導体プロセスでの薄膜形成技術を用いて行い、絶縁層６２及び配線の加工は、フォトリソグラフィー及びエッチング等の半導体プロセスでのパターン形成技術を用いて行う。ここでは、受動素子チップ５００にインダクタ６３及びキャパシタ６４を形成したが、抵抗器を形成しても良い。
【００２５】
インダクタ６３は、例えば、図６に示すように、金属配線を渦巻状にしたスパイラル形状（螺旋形状）に配置されて形成される。キャパシタ６４は、例えば、図６に示すように、金属配線によって平行平板電極を構成し、平行平板電極が多層化されて形成される。また、キャパシタ６４の平行平板電極の間に高誘電率の絶縁材料を配置すれば、容量を大きくすることができる。インダクタ６３のクオリティファクタＱ値を向上させるためには、基板６１は高抵抗率のものが理想的である。例えば、基板６１は、サファイアからなる絶縁基板が好ましい。
【００２６】
次に、図４（ｂ）に示すように、絶縁層６２上に窒化膜等からなる保護膜６５を堆積し、フォトリソグラフィー及びエッチングによって保護膜６５に開口部６６を形成し、インダクタ６３及びキャパシタ６４の電極部６３ａ，６４ａ（第１の電極部）を露出させることにより、ベアチップの受動素子チップが完成する。受動素子チップをベアチップで使用する場合には、この状態で実装すればよい。
【００２７】
ＷＣＳＰの受動素子チップは、さらに、図４（ｃ）に示すようにポリイミド等の感光性樹脂膜６５を堆積し、感光性樹脂膜６５をエッチングして電極部６３ａ及び６４ａを露出する開口部６６ａを形成する。次に、図５（ａ）に示すように、感光性樹脂膜６５ａ上に銅等の導電膜を堆積して開口部６６ａを埋め込み、導電膜をパターニングすることにより、インダクタ６３の電極部６３ａ及びキャパシタ６４の電極部６４ａに接続される配線パターン６７を形成する。次に、配線パターン６７及び感光性樹脂膜６５ａ上にレジストパターンを形成して銅等からなる金属ポスト７０を図５（ｂ）に示すように形成する。レジストパターンを除去した後、金属ポスト７０の上面が露出されるように、配線パターン６７、感光性樹脂膜６５ａ及び金属ポスト７０の側面を樹脂層６８で封止する。
【００２８】
ここで、ベアチップでの配線ピッチである開口部６６の間隔は約５０〜１００μｍであるが、金属ポスト７０の間隔は、開口部６６の間隔（電極部６３ａの露出部分の間隔）よりも大きい間隔、例えば約５００μｍである。即ち、開口部６６の間隔約５０〜１００μｍを配線パターン６７を介して電極ポスト７０の間隔５００μｍに再配線する。これにより、ＷＣＳＰの受動素子チップでは、高集積モジュールに受動素子チップを実装する際に配線が容易になる。
【００２９】
本実施形態に係る受動素子チップでは、シリコン等の半導体プロセスでの薄膜形成技術（ＣＶＤ、蒸着／スパッタ）やパターン形成技術（フォトリソグラフィー及びエッチング等）によって、１μｍ前後の配線幅、サブミクロンオーダの絶縁膜による多層化が可能となるので、小型化及び高密度化を図ることができる。
【００３０】
高集積モジュールに各受動素子を個別のチップ部品で実装した場合には、チップ部品自体の面積が大きく、半田付けのスペースも必ず必要であり、実装面積の低減が困難であった。このような個別のチップを多数実装する場合には、チップ数の増加に伴い急激に実装面積が増大し、高集積モジュールの大型化に繋がっていた。本実施形態に係る受動素子チップによれば、個別のチップ部品で実装していた複数の受動素子を受動素子チップに集積するので、部品自体の大きさを小型化することができるとともに、半田付けのスペースも必要なく、配線幅も非常に狭くすることができる。従って、受動素子を多数実装する場合に実装面積を大幅に低減することが可能となり、高集積モジュール全体の小型化を図ることができる。また、個別のチップ部品で実装していた受動素子を受動素子チップに集積し、受動素子をまとめて実装することができるので、実装部品点数が削減され、高集積モジュールの製造時間の短縮を図ることもできる。
【００３１】
また、上述した受動素子チップ５００は、図６に示すようなウエハ１００上に半導体プロセスを用いて形成することができる。即ち、ウエハ１００上に受動素子チップ５００をマトリクス状に配置して一括形成し、各受動素子チップ５００を個別に切り出す（分離する）ことにより、受動素子チップ５００を大量生産することが可能である。これにより、受動素子チップ５００のコストダウン及び高集積モジュールのコストダウンを図ることができる。
【００３２】
〔受動部品の組み合わせ〕
次に、受動素子チップ５００におけるインダクタ及びキャパシタの組み合わせについて説明する。
【００３３】
図７は、受動素子チップ５００に形成される受動素子をインダクタ６３のみからなるグループ（インダクタグループ）と、キャパシタ６４のみからなるグループ（キャパシタグループ）とに分けた場合のインダクタ及びキャパシタの組み合わせである。さらに、インダクタグループは、複数の仕様１ａ〜６ａごとのグループに分けられている。ここで、仕様には、容量値、インダクタンス値、及びクオリティファクタＱ値が含まれる。各仕様のグループには、同一仕様の複数のインダクタが形成されている。また、キャパシタグループは、複数の仕様１ｂ〜６ｂの仕様ごとのグループに分けられている。各仕様のグループには、同一仕様の複数のキャパシタが形成されている。このように受動素子が複数のグループに分けられた受動素子チップ５００を高集積モジュールに実装する場合には、必要な仕様のインダクタ６３の電極部６３ａ及びキャパシタ６４の電極部６４ａを配線パターンで電気的に結線する。
【００３４】
この受動素子チップ５００によれば、様々な仕様のインダクタ６３及びキャパシタ６４が仕様ごとに複数形成されているので、アプリケーションに応じて必要な仕様のインダクタ６３及びキャパシタ６４を必要な数だけ電気的に結線することができる。従って、アプリケーションに左右されない汎用性の高い受動素子チップを実現できる。このように汎用性の高い受動素子チップ５００を実現するためには、様々な仕様のインダクタ６３及びキャパシタ６４を仕様ごとに大量に形成する必要があり、受動素子チップ１個当たりのインダクタ６３及びキャパシタ６４は膨大なものとなるが、半導体プロセスを利用してインダクタ６３及びキャパシタ６４を受動素子チップ５００に集積することにより、受動素子チップ１個当たりに膨大な受動素子を実装可能となる。
【００３５】
なお、図７においてインダクタ６３及びキャパシタ６４を全て同じ仕様とした場合にも、配線の組み合わせを適宜選択することにより、様々な仕様のインダクタまたはキャパシタを構成することができる。即ち、全て同じ仕様のインダクタ６３及びキャパシタ６４であっても、必要なインダクタ６３及びキャパシタ６４を適宜、直列並列に接続すれば、必要な回路構成を得ることができる。
【００３６】
なお、上記では、受動素子チップにおいてインダクタ及びキャパシタを形成する場合について説明したが、インダクタ及びキャパシタとともに抵抗器を形成しても良い。この場合、仕様には抵抗値も含まれる。
【００３７】
図８は、ウエハ１００上に、高周波用受動素子チップ５００ａと、高周波用以外の用途（例えば低周波用）の受動素子チップ５００ｂとを形成した場合のインダクタ及びキャパシタの組み合わせである。受動素子は、高周波用途のものとそれ以外の周波数用途（ここでは低周波用途とする）のものに大別できる。例えば、インダクタ６３に関しては、高周波用途での要求仕様は、インダクタンス値１０ｎＨ前後、Ｑ値１５以上であり、低周波用途での要求仕様は、インダクタンス値１μＨ以上、Ｑ値１０以下である。そこで、高周波用の受動素子を実装した受動素子チップ５００ａと、低周波用の受動素子を実装した受動素子チップ５００ｂとを別々に形成する。即ち、高周波用の仕様専用の受動素子を集積する受動素子チップ５００ａと、低周波用の仕様専用の受動素子を集積する受動素子チップ５００ｂとを別々に形成する。受動素子チップ５００ａ及び５００ｂそれぞれにおける受動素子の配置は、図７と同様に仕様ごとの領域に分割しておくのが好ましい。なお、ここでは、高周波用仕様の受動素子と低周波仕様の受動素子を別々の受動素子チップ５００ａ及び５００ｂに形成したが、同一の受動素子チップ上に形成する複数の受動素子を高周波仕様のグループと、低周波仕様のグループとに分けても良い。
【００３８】
ここでも、受動素子チップにおいてインダクタ及びキャパシタを形成する場合について説明したが、インダクタ及びキャパシタとともに抵抗器を形成しても良い。この場合、仕様には抵抗値も含まれる。
【００３９】
以上のように、高周波用仕様専用の受動素子チップ５００ａと、低周波用仕様専用の受動素子チップ５００ｂとを別々にウエハ１００上に形成することにより、アプリケーションに応じて受動素子チップ５００ａ及び５００ｂの選択が可能となり、受動素子チップ５００ａ及び５００ｂに必要に応じた仕様の受動素子を有効に集積することができる。即ち、高周波用の受動素子が大量に必要な高集積モジュールでは、受動素子チップ５００ａを使用することにより、必要な受動素子の数を少ない受動素子チップ５００ａで満たすことができる。
【００４０】
図９は、ウエハ１００の上に、インダクタ専用の受動素子チップ５００ｃと、キャパシタ専用の受動素子チップ５００ｄとを形成する場合のインダクタ及びキャパシタの組み合わせである。受動素子チップ５００ｃ及び５００ｄにおける受動素子の配置は、図７と同様に仕様ごとの領域に分割しておくのが好ましい。高集積モジュールに応じて、インダクタ６３を多く使用する場合と、キャパシタ６４を多く使用する場合とがあるが、インダクタ６３を多く使用する場合にはインダクタ専用の受動素子チップ５００ｃを使用し、キャパシタ６４を多く使用する場合にはキャパシタ専用の受動素子チップ５００ｄを使用すれば、少ない半導体チップの数で必要な回路を構成することが可能となる。なお、上記では、受動素子チップ５００ａ及び５００ｂにそれぞれインダクタ６３及びキャパシタ６４を形成する場合について説明したが、受動素子チップに抵抗器のみを形成しても良い。
【００４１】
なお、上記では、高集積モジュールをビルトアップ構造で形成する場合について説明したが、本発明に係る受動素子チップ及び半導体装置を熱硬化樹脂に埋め込んで、多層間で貼り合わせる構造にも適用できる。また、上記では、絶縁膜としてポリイミド、エポキシ系樹脂を用いたが、炭素繊維に樹脂を含浸させたプリプレグを用いても良い。また、本発明に係る高集積モジュールを銅箔層や膜形成法の部品内蔵にも適用できる。
【００４２】
〔アプリケーション〕
以上説明した高集積モジュールが適用されるアプリケーションとしては、図１０に示すものがある。同図（ａ）は、携帯電話機等の無線通信機におけるＳＡＷフィルタ及び入出力側のマッチング回路１６０ａ，１６０ｂを示している。例えば、マッチング回路１６０ａ，１６０ｂを本発明の受動素子チップ５００に集積することができる。同図（ｂ）は、携帯電話機等の無線通信機における低ノイズアンプＬＮＡ、電源側のＲＦチョーク回路１６１ａ、入出力側のマッチング回路１６１ｂ，１６１ｃを示している。例えば、ＲＦチョーク回路１６１ａ、ＬＮＡの入出力側のマッチング回路１６１ｂ，１６１ｃを受動素子チップ５００に集積することができる。同図（ｃ）は、携帯電話機等の無線通信機におけるパワーアンプ、電源側のＲＦチョーク回路１６２ａ、入出力側のマッチング回路１６２ｂを示している。例えば、電源側のＲＦチョーク１６２ａ、入出力側のマッチング回路１６２ｂを受動素子チップ５００に集積することができる。同図（ｄ）は、ＥＬパネルを駆動するＥＬドライバＩＣと、電源側の昇圧用コイル１６３を示している。例えば、昇圧用コイル１６３を受動素子チップ５００に集積することができる。また、図１１は、ＬＣＤパネルにおける駆動電源回路に用いられるチョークコイル１６４を示している。例えば、チョークコイル１６４を受動素子チップ５００に集積することができる。また、図１２は、ＤＣ電源のデカップリング用チョークコイル１６５である。例えば、デカップリング用チョークコイル１６５を受動素子チップに集積することができる。
【図面の簡単な説明】
【００４３】
【図１】高集積モジュールの製造方法の説明図。
【図２】高集積モジュールの製造方法の説明図。
【図３】高集積モジュールの製造方法の説明図。
【図４】受動素子チップの製造方法の説明図。
【図５】受動素子チップの製造方法の説明図。
【図６】ウエハ及び受動素子チップの構造。
【図７】受動素子チップにおける受動素子の組み合わせ例。
【図８】受動素子チップにおける受動素子の組み合わせ例。
【図９】受動素子チップにおける受動素子の組み合わせ例。
【図１０】アプリケーション例。
【図１１】アプリケーション例。
【図１２】アプリケーション例。
【符号の説明】
【００４４】
４，１１，１６  半導体装置
５，１７，１９  受動素子チップ
２，２ａ，２ｂ，８，８ａ，８ｂ，１２，１２ｂ，１４ａ，１４ｂ，１８ｂ  配線パターン
６３  インダクタ
６３ａ  インダクタの電極部
６４  キャパシタ
６４ａ  キャパシタの電極部
１００  ウエハ
５００  受動素子チップ
【図１】
2005136360.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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