(57)【要約】【課題】    ゲート電極の空乏化を抑制しながら、半導体基板に低抵抗でありしかも浅い不純物拡散領域を形成する半導体装置の製造方法を提供する。【解決手段】  シリコンの基板１の上に絶縁層３を形成する工程と、基板１より結晶化度が小さいシリコン層４を絶縁層３の上に選択的に形成する工程と、基板１及びシリコン層４の表面に不純物イオンを注入する工程と、３７０〜７００ｎｍの波長を有するパルス光を生成する工程と、パルス光を基板１の表面及びシリコン層４の表面に同時に照射し、基板１及びシリコン層４に注入された不純物イオンを活性化し、ソース・ドレイン領域１４，１５及びゲート電極５０を形成する工程とによって半導体装置を製造する。【選択図】  図２
2005136395.tif 000002
【特許請求の範囲】
【請求項１】
シリコンの基板の上に絶縁層を形成する工程と、
前記基板より結晶化度が小さいシリコン層を前記絶縁層の上に選択的に形成する工程と、
前記基板及び前記シリコン層の表面に不純物イオンを注入する工程と、
３７０〜７００ｎｍの波長を有するパルス光を生成する工程と、
前記パルス光を前記基板の表面及び前記シリコン層の表面に同時に照射し、前記基板及び前記シリコン層に注入された不純物イオンを活性化し、ソース・ドレイン領域及びゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
シリコンの基板の上に絶縁層を形成する工程と、
前記基板より結晶化度が小さいシリコン層を前記絶縁層の上に選択的に形成する工程と、
前記基板及び前記シリコン層の表面に不純物イオンを注入する工程と、
フラッシュランプ光において、３７０ｎｍを超える波長領域に対し、３７０ｎｍ以下の波長領域におけるエネルギーを相対的に低減して、前記フラッシュランプ光からパルス光を生成する工程と、
前記パルス光を前記基板の表面及び前記シリコン層の表面に同時に照射し、前記基板及び前記シリコン層に注入された不純物イオンを活性化し、ソース・ドレイン領域及びゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項３】
シリコンの基板の上に絶縁層、及び前記絶縁層の上に前記基板より結晶化度が小さいシリコン層を形成する工程と、
前記シリコン層への不純物イオンの注入、注入した不純物イオンの活性化及び前記シリコン層及び前記絶縁層の選択的エッチングによって不純物添加シリコンゲート構造を形成する工程と、
前記基板の表面に不純物イオンを注入する工程と、
前記基板の表面にパルス光を照射し、前記基板に注入された不純物イオンを活性化し、ソース・ドレイン領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記シリコン層の加熱温度をＴとして、次式：
ｔ≧５×１０−８ｅｘｐ［２．２１×１０４／（Ｔ＋２７５）］、
を満たす時間ｔの間、前記シリコン層へ注入した不純物イオンの活性化を行うことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記パルス光のパルス幅は０．１ミリ秒以上１００ミリ秒以下であることを特徴とする請求項１乃至４いずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＬＳＩなどの半導体装置の性能向上は集積度を高めること、即ち半導体装置を構成する素子の微細化により実現することができる。このため、素子に形成される集積回路は、益々大規模化し、素子の微細化もさらに勢いを増して進んでいる。
【０００３】
素子寸法が縮小化されるに伴い、浅いｐｎ接合を形成しなければならないという要望は、その重要性を増してきている。例えば、浅い不純物拡散領域を形成する方法の一つは、低加速エネルギーによるイオン注入とその後のアニール処理を最適化することである。
【０００４】
しかし、従来から使用されているｐ型ドーパントであるボロン（Ｂ）、ｎ型ドーパントであるリン（ｐ）、砒素（Ａｓ）のイオン注入では、シリコン（Ｓｉ）中での拡散係数が大きい。このために、従来からアニール処理の代表例であるハロゲンランプを用いたＲＴＡ（Rapid Thermal Anneal）処理では、不純物がドーパント注入領域の内方及び外方へ拡散してしまう。このため、不純物のプロファイルを精度良く制御することができない。不純物の拡散を抑制すべくアニール処理温度を下げてしまうと、高濃度の不純物の活性化は望めない。従来のハロゲンランプを用いたアニール処理では、接合深さが浅く（２０ｎｍ以下程度）、しかも低抵抗の不純物拡散領域を形成することは困難であった。
【０００５】
近年、他のアニール法として、キセノン（Ｘｅ）フラッシュランプを用いたフラッシュランプアニール法が検討されている。Ｘｅフラッシュランプは、石英管等の管内にＸｅガスを封入したものであり、コンデンサ等に蓄えられた電荷を短時間に放電させることにより、例えば、数１００ｍｓ〜数１００ｎｓｅｃの範囲で白色光を発光させることが可能である。フラッシュランプ光によれば、極めて短時間の高温処理であるため、ソース・ドレイン領域の形成に有効であると期待される。
【０００６】
しかし、近年盛んに開発されるシリコンゲートＭＩＳトランジスタでは、ゲート電極内に注入された不純物をも十分に拡散させて、ゲート電極の空乏化現象を回避しなければならない。ゲート電極に濃度の不十分なドーピング層が存在すると、ゲート電極の空乏化を招き、ゲートキャパシタの容量低下を引き起す。ひいてはトランジスタの駆動力を低下させる。フラッシュランプアニール法は、極めて短時間の熱処理であるため、ゲート電極内の不純物拡散には却って不利である。このため、高性能な微細トランジスタを形成することは困難である。
【０００７】
また、フラッシュランプアニール法では、高速の昇降温処理であるために半導体基板に大きな熱応力を伴う。また、素子パターンの膜種による加熱効率の違いもあり、異種材料からなる微細な素子パターンが凹凸をもって形成された半導体基板をアニールする場合、スリップや欠陥等の基板ダメージ発生も懸念される。
【０００８】
シリコンゲート構造をもつＭＯＳＦＥＴの製造方法において、最終アニール処理をＲＴＡ法による短時間加熱によって実行することにより、ゲート電極の空乏化を抑制する方法が開示されている（特許文献１）。しかし、シリコンゲート電極の空乏化の抑制と、浅いソース・ドレイン領域の形成とを両立して、近年の数十ナノメートルの深度を有するソース・ドレイン領域を有するシリコンゲートＭＩＳトランジスタを効率よく製造する方法について、何らの開示も教示もない。
【特許文献１】特開平９−１９０９８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、ゲート電極の空乏化を抑制しながら、半導体基板に低抵抗でありしかも浅い不純物拡散領域を形成する半導体装置の製造方法を提供する。
【課題を解決するための手段】
【００１０】
本発明の第１の特徴は、シリコンの基板の上に絶縁層を形成する工程と、基板より結晶化度が小さいシリコン層を絶縁層の上に選択的に形成する工程と、基板及びシリコン層の表面に不純物イオンを注入する工程と、３７０〜７００ｎｍの波長を有するパルス光を生成する工程と、パルス光を基板の表面及びシリコン層の表面に同時に照射し、基板及びシリコン層に注入された不純物イオンを活性化し、ソース・ドレイン領域及びゲート電極を形成する工程とを有する半導体装置の製造方法である。
【００１１】
本発明の第２の特徴は、シリコンの基板の上に絶縁層を形成する工程と、基板より結晶化度が小さいシリコン層を絶縁層の上に選択的に形成する工程と、基板及びシリコン層の表面に不純物イオンを注入する工程と、フラッシュランプ光において、３７０ｎｍを超える波長領域に対し、３７０ｎｍ以下の波長領域におけるエネルギーを相対的に低減して、フラッシュランプ光からパルス光を生成する工程と、パルス光を基板の表面及びシリコン層の表面に同時に照射し、基板及びシリコン層に注入された不純物イオンを活性化し、ソース・ドレイン領域及びゲート電極を形成する工程とを有する半導体装置の製造方法である。
【００１２】
本発明の第３の特徴は、シリコンの基板の上に絶縁層、及び絶縁層の上に基板より結晶化度が小さいシリコン層を形成する工程と、シリコン層への不純物イオンの注入、注入した不純物イオンの活性化及びシリコン層及び絶縁層の選択的エッチングによって不純物添加シリコンゲート構造を形成する工程と、基板の表面に不純物イオンを注入する工程と、基板の表面にパルス光を照射し、基板に注入された不純物イオンを活性化し、ソース・ドレイン領域を形成する工程とを有する半導体装置の製造方法である。
【発明の効果】
【００１３】
本発明によれば、ゲート電極の空乏化を抑制しながら、半導体基板に低抵抗でありしかも浅い不純物拡散領域を形成することができる。
【発明を実施するための最良の形態】
【００１４】
本発明の一側面は、ゲート電極の空乏化を抑制しながら半導体基板に低抵抗であり、しかも浅い不純物拡散領域を形成する高輝度光源を用いた光加熱方法である。以下、図面を参照して本発明の実施の形態を説明する。なお、以下で特に断りのない限り、パルス幅はエネルギー半値幅を意味する。
【００１５】
（第１の実施の形態）
シリコンなどの半導体基板１に通常のＣＭＯＳトランジスタの製造方法に従って、図１（ａ）に示すようにｎＭＯＳ領域にｐウエル領域（ｐｗｅｌｌ）、ｐＭＯＳ領域にｎウエル領域（ｎｗｅｌｌ）を形成、さらにシリコン酸化物が埋め込まれたＳＴＩ（Shallow Trench Isolation）等の素子分離領域２を形成する。さらに半導体基板１の全面にわたってシリコン酸化膜などのゲート絶縁層３を形成する。
【００１６】
さらにゲート絶縁層３の上にポリシリコン層４を成膜する。この際典型的なポリシリコン層４の膜厚は、１００〜２００ｎｍである。その後、ポリシリコン層４及びゲート絶縁層３を指向性の強いエッチング方法、例えば反応性イオンエッチング（ＲＩＥ）法によって選択的に加工して、ポリシリコン層４及びゲート絶縁層が選択的に形成された図１（ｂ）に示すような構造を得る。
【００１７】
図１（ｃ）に示すようにｐＭＯＳ領域にフォトレジスト１６を成膜する。ｎＭＯＳ領域に選択形成したポリシリコン層４をマスクとして、半導体基板１のｎＭＯＳ領域にｎ型不純物となるＶ族原子のイオン、例えば、Ａｓ＋（砒素イオン）をイオン注入する（第１のイオン注入）。第１のイオン注入によって、半導体基板１の表面領域にポリシリコン層４に隣接した浅い不純物領域５が形成される。
【００１８】
図１（ｄ）に示すように、フォトレジスト１６を除去した後、ｎＭＯＳ領域にフォトレジスト１７を成膜する。ｐＭＯＳ領域に選択形成したポリシリコン層４をマスクとして、半導体基板１のｐＭＯＳ領域にｐ型不純物となるＩＩＩ族原子のイオン、例えばＢ＋（ボロンイオン）をイオン注入する（第１のイオン注入）。第１のイオン注入により、半導体基板１の表面領域にポリシリコン層４に隣接した浅い不純物領域６が形成される。
【００１９】
フォトレジスト１７を除去した後、半導体基板１を予備加熱して一定の温度に保つ。予備加熱方法は、例えば、ハロゲンランプ等によるランプ加熱、或いはホットプレート等によるヒーター加熱であってよい。予備加熱温度は、３００〜６００℃の範囲で定めることが望ましい。予備加熱温度が６００℃を越えると不純物が拡散したり、二次欠陥が成長してしまうため、望ましくない。
【００２０】
半導体基板１を一定温度に保った状態で、図２（ａ）に示されるように波長選択光学フィルタ７を介してフラッシュランプから発せられた光１８を半導体基板１の表面に照射する（第１のアニール処理）。フラッシュランプとしては、特にキセノン（Ｘｅ）フラッシュランプが好ましく用いられる。
【００２１】
フラッシュランプと半導体基板１との間に挿入する波長選択光学フィルタ７は、３００ｎｍ以下の短波長側の光をカットできる光学フィルタであることが望ましい。波長選択光学フィルタ７は、より望ましくは４００ｎｍ以下の短波長側の光をカットできる光学フィルタである。
【００２２】
光１８のパルス幅は、０．１〜１００ミリ秒であることが望ましく、より好ましくは１〜１０ミリ秒であることが良い。光１８の照射は、半導体基板１に対して典型的には１回行われる。光１８の照射エネルギー密度（半導体基板１の表面に到達するエネルギー密度）は、１００Ｊ／ｃｍ２程度以下の範囲で設定する。照射エネルギー密度が１００Ｊ／ｃｍ２を越えるようであると、不純物原子が拡散したり、シリコン基板内部に発生する熱応力が増大し、スリップや破損等のダメージに繋がるため望ましくない。
【００２３】
第１のアニール処理は、ハロゲンランプを用いたＲＴＡ処理でも行うことができる。ハロゲンランプを用いる場合には、アニール条件は基板温度が９００℃以下、加熱時間が３０秒以下が望ましい。
【００２４】
第１のアニール処理によって、半導体基板１中に注入された不純物イオンが深くにまで拡散されることなく、活性化されるとともに、ｐウエル領域の不純物領域５、及びｎウエル領域の不純物領域６の結晶欠陥が回復する。結果的に、選択形成されたポリシリコン層４に隣接してｎ型の導電型を有する浅いソース・ドレイン領域すなわちエクステンション領域８、及びｐ型の導電型を有する浅いソース・ドレイン領域すなわちエクステンション領域９が形成される。
【００２５】
エクステンション領域８，９を形成した後、選択的に形成したポリシリコン層４を被って半導体基板１の表面全面にシリコン窒化（Ｓｉ３Ｎ４）膜１０及びシリコン酸化（ＳｉＯ2 ）膜１１を減圧化学気相堆積法（ＬＰＣＶＤ）等の成膜方法により順に堆積する。続いて、シリコン窒化膜１０及びシリコン酸化膜１１がポリシリコン層４の側壁にのみ選択的に残置するよう、指向性の強いエッチング方法、例えばＲＩＥ法によって、シリコン窒化膜１０及びシリコン酸化膜１１をエッチングする。すると、図２（ｂ）に示すような、シリコン窒化膜１０及びシリコン酸化膜１１からなる多層構造の側壁スペーサが形成される。
【００２６】
次に、選択的に形成したポリシリコン層４とシリコン窒化膜１０及びシリコン酸化膜１１からなる側壁スペーサとをマスクとして、ｎＭＯＳ領域にｎ型不純物となるＶ族原子のイオン、例えば燐イオン（Ｐ＋）をイオン注入する（ｎＭＯＳ領域の第２のイオン注入）。ｐＭＯＳ領域には、ｐ型不純物となるＩＩＩ族原子、例えばボロンイオン（Ｂ＋）をイオン注入する（ｐＭＯＳ領域の第２のイオン注入）。第２のイオン注入は、第１のイオン注入の場合と同様に、それぞれの領域にフォトレジストを塗布してマスクとし、順番にそれぞれのイオンを注入していけばよい。図２（ｃ）に示すように第２のイオン注入によって、ゲート絶縁層３の端部から離間した深い不純物領域１２，１３が形成される。この際、ポリシリコン層４中にも、ｎＭＯＳ領域においてはＰ＋が、ｐＭＯＳ領域においてはＢ＋が注入される。
【００２７】
再度半導体基板１を予備加熱して一定温度に保つ。予備加熱温度は、３００〜６００℃の範囲で設定することが望ましい。予備加熱温度が６００℃を越えると不純物原子が拡散したり、二次欠陥が成長してしまうため好ましくない。
【００２８】
予備加熱温度を維持したままで、図２（ｄ）に示すように、波長選択光学フィルタ７を介して、フラッシュランプ（図示せず）から発せられた光１９を、半導体基板１の表面の全面に照射する（第２のアニール処理）。フラッシュランプとしては、特にキセノンフラッシュランプが好ましく用いられる。
【００２９】
フラッシュランプと半導体基板１との間に配置する波長選択光学フィルタ７は、３００ｎｍ以下の短波長の光をカットできる光学フィルタであることが望ましい。波長選択光学フィルタ７は、より望ましくは４００ｎｍ以下の短波長の光をカットできる光学フィルタである。
【００３０】
フラッシュランプ光１９のパルス幅は、０．１〜１００ミリ秒程度が望ましく、より好ましくは１〜１０ミリ秒であることが良い。パルス幅が短いと不純物領域の結晶欠陥が回復しきれないため好ましくない。またパルス幅が長いと不純物原子が拡散してしまうため好ましくない。光１９の照射は典型的には一回行う。光１９の照射エネルギー密度（半導体基板１の表面に到達するエネルギー密度）は、１００Ｊ／ｃｍ２程度以下の範囲で設定する。照射エネルギー密度が１００Ｊ／ｃｍ２を越えるようであると、不純物原子が拡散したり、シリコン基板内部に発生する熱応力が増大し、スリップや破損等のダメージに繋がるため望ましくない。
【００３１】
第２のアニール処理によって、イオン注入された不純物元素が活性化されるとともに、不純物領域１２，１３の結晶欠陥が回復する。また、選択形成されたポリシリコン膜４中の不純物元素はポリシリコン膜４の底の部分にまで拡散され、ポリシリコン膜４が高い導電性を有するようになる。こうして、図２（ｄ）に示されるように、ゲート電極５０及びゲート絶縁層３の端部から離間した深いソース・ドレイン領域１４，１５が形成される。
【００３２】
この後の工程は図示しないが、例えば、常圧ＣＶＤ法により成膜温度４００℃で、全面に層間絶縁膜としてシリコン酸化膜を形成する。その後、層間絶縁膜にコンタクトホールを開口し、ソース・ドレイン電極及びゲート電極、配線等を形成する。
【００３３】
本発明の第１の実施の形態に係るＭＩＳトランジスタの製造方法によれば、波長選択光学フィルタ７を用いるので、ゲート電極５０の空乏化を抑制しながら低抵抗且つ浅い不純物拡散領域８，９が形成できる上に、半導体基板１に形成されるゲート電極５０の不純物領域を十分に拡散及び活性化することができ、不純物のプロファイルを精度良く制御することが可能になる。従って、微細化に対応した高性能なＭＩＳトランジスタを安定かつ容易に製造することができる。
【００３４】
〔実施例１〕
以下の条件で第１の実施の形態を具体的に実施した。
【００３５】
（１）第１のイオン注入
ｎＭＯＳ領域
Ａｓ＋、加速エネルギー１ｋｅＶ、ドーズ量１×１０１５ｃｍ−２
ｐＭＯＳ領域
Ｂ＋、加速エネルギー０．２ｋｅＶ、ドーズ量１×１０１５ｃｍ−２
（２）第２のイオン注入
ｎＭＯＳ領域
Ｐ＋、加速エネルギー１５ｋｅＶ、ドーズ量３×１０１５ｃｍ−２
ｐＭＯＳ領域
Ｂ＋、加速エネルギー４ｋｅＶ、ドーズ量３×１０１５ｃｍ−２
（３）第１及び第２のアニール処理
予備加熱温度：４５０℃
光源：キセノンフラッシュランプ
光のパルス幅：１ミリ秒
照射エネルギー密度：３５Ｊ／ｃｍ２
波長選択光学フィルタ：３００ｎｍ以下の波長成分を除去
実施例１で製造されたＭＯＳＦＥＴのゲート電極５０の膜厚は１７５ｎｍであった。
【００３６】
〔比較例１〕
波長選択光学フィルタ７を使用しない以外は、照射エネルギー密度等その他の条件は実施例１と同一にして、ＭＯＳトランジスタを製造した。
【００３７】
〔比較例２〕
照射エネルギー密度を４５Ｊ／ｃｍ2 とした以外は、比較例１と同一条件でＭＯＳトランジスタを製造した。
【００３８】
図３（ａ）及び図３（ｂ）は、横軸にゲート電圧（Ｖ）、縦軸にゲート容量（Ｆ／ｃｍ２ ）をとり、実施例１及び比較例１で得られたＭＯＳトランジスタにおけるゲート容量のゲート電圧依存性を表したグラフである。図３（ａ）及び（ｂ）には、第１のアニール処理を従来のハロゲンランプを用いたＲＴＡ（９００℃、１０秒）によって行い、第２のアニール処理を従来のハロゲンランプを用いたＲＴＡ（１０１５℃、１０秒）によって行って同様のＭＯＳトランジスタを製造した場合の結果もあわせて示す。なお、図３（ａ）及び図３（ｂ）を得るために行ったＣ−Ｖ測定は、図３（ｃ）に示すように半導体基板１とゲート電極５０との間に１００ｋＨｚの交流電圧を印加して行った。
【００３９】
図３（ａ）及び図３（ｂ）からわかるように、実施例１の場合、ゲート電圧２．５Ｖで約６×１０−７Ｆ／ｃｍ2 のゲート容量が得られている。この値は、従来のハロゲンランプを用いたＲＴＡによって製造されるＭＯＳトランジスタのゲート容量値と同等程度であり、Ｃ−Ｖ曲線もほぼ一致している。これに対して比較例１では、ゲート電圧２．５Ｖでゲート容量が２×１０−７〜３×１０−７Ｆ／ｃｍ2 程度である。すなわち、実施例１に対して比較例１ではゲート容量が１／２未満に低下している。これは、比較例１のトランジスタでは、ゲート電極５０下の絶縁膜３が見かけ上、厚く形成されていることを示唆している。キセノンフラッシュランプを用いてゲート電極５０中に注入された不純物（Ｐ，Ｂ）を活性化させる際、短時間処理であるため、不純物（Ｐ，Ｂ）がゲート電極５０深くまで拡散されずに、ゲート電極５０の底に濃度の不十分なドーピング層が形成されたためと考えられる。仮に階段状の不純物分布を想定し、ゲート容量の実測値からゲート電極５０の深いところで不純物濃度がゼロである領域を計算すると、その領域は、厚さ１７５ｎｍのゲート電極５０に対して２０ｎｍ以上に及ぶ厚みを有すると見積もられる。
【００４０】
さらにこの結果を裏付けるデータが、図４に示したゲート電極５０中の不純物濃度分布の図である。図４は、横軸にゲート電極５０中の深さ（ｎｍ）、縦軸にボロン原子の数密度（ｃｍ−３）をとって、ｐＭＯＳ領域に形成したゲート電極５０中における深さ方向の不純物濃度分布を示した図である。図４から、実施例１の場合には、不純物であるボロン原子が１７５ｎｍの膜厚を有するゲート電極５０にほぼ均一に含まれていることがわかる。対照的に比較例１では、ゲート電極５０内で不純物濃度に変動があり、ゲート電極５０の表面から底に向かって不純物の濃度が次第に減少していく傾向を示している。ゲート電極５０の表面付近では逆に不純物濃度が実施例１の場合よりも大きい。
【００４１】
ゲート電極５０の空乏化は、トランジスタの駆動力低下を招くだけでなく、トランジスタとして機能しない可能性もあり、実質的な解決が強く望まれる。比較例２は、比較例１に対してフラッシュランプ光の強度をより高めてゲート電極５０の空乏化を抑えることを試みた例である。
【００４２】
比較例２では、特にここで具体的なデータを示さないが、光強度を高めたため、実施例１と同様なＣ−Ｖ特性が得られ、ゲート電極５０の空乏化も実施例１と同程度に抑えることができる。しかし、他方で半導体基板１の表面温度が必要以上に高くなる。このため、エクステンション領域８，９の不純物が深部まで拡散してしまい、設計通りのＭＩＳトランジスタを製造することができない。図５は、横軸に半導体基板１の深さ（ｎｍ）、縦軸に注入したボロン原子の濃度（個／ｃｍ３）をとり、実施例１と比較例２について半導体基板１内の不純物分布を示したグラフである。比較例２では、不純物原子が拡散してしまったため、エクステンション領域８，９が深さ４０ｎｍ付近にまで広がってしまっている。
【００４３】
以上の検討結果から分かるように、比較例１のように半導体基板１中の不純物の拡散を抑えるためにフラッシュランプの照射エネルギーを抑えてしまうと、ゲート電極５０中の不純物の活性化が不十分で、ゲート電極５０に空乏化した層が形成されてしまう。対照的に、比較例２のように空乏化を効果的に抑制するため、フラッシュランプの照射エネルギーを上げてしまうと、半導体基板１中の不純物をも拡散させてしまう。結局、単にフラッシュランプ光の光強度を調整するのみでは、ゲート電極５０の空乏化の抑制、半導体基板１内の不純物原子の活性化、及び浅い拡散層の形成、といった複数の要求を満たすことが困難である。
【００４４】
図８は、Ｘｅフラッシュランプの典型的な発光スペクトルである。横軸は波長（ｎｍ）、縦軸は任意単位である。Ｘｅフラッシュランプが発するパルス光は、近紫外から近赤外領域に亘ってエネルギーを有する白色光である。他方図９は、横軸に波長（ｎｍ）、縦軸に消衰係数（ｋ）をとり、結晶化の度合い（結晶化度、単位％）が異なる種々のシリコン材料について、近紫外から近赤外に亘る光の吸収のし易さを示したグラフである。消衰係数ｋは、波長をλとしたとき、光の吸収のし易さを示す吸収係数αと次式に示す密接な関係にある。
【００４５】
ｋ＝（λ／４π）α    （１）
シリコンから成る材料であっても、その結晶化度によって、光の吸収特性は著しく異なる。図９から分かるように、結晶化度が増加する、すなわちシリコン材料がアモルファス相から順次結晶性が増すにつれて、３７０〜６５０ｎｍの波長領域の消衰係数が減少し、一方で３００ｎｍ以下の短波長側の消衰係数が増加することが分かる。特定の波長の光に着目すると、例えば波長が２８０ｎｍの光は、単結晶性シリコンによって最も吸収されやすく、結晶化度が小さくなるに従って吸収されにくくなり、アモルファス状態のシリコン（ａ−Ｓｉ）はこの波長の光を最も吸収しにくい。また可視光領域、例えばおおよそ３７０〜６５０ｎｍの波長を有する光は、ａ−Ｓｉによって最も吸収されやすく、結晶化度が大きくなるほど吸収されにくくなる。単結晶シリコンはこの可視領域の光を最も吸収しない。
【００４６】
第１の実施の形態に係るＭＩＳトランジスタの製造方法は、ゲート電極５０と半導体基板１とにおいて、このような結晶化度の相違に基づく吸収波長の相違を積極的に利用して、従来から望まれてきた課題の解決を図るものである。
【００４７】
波長が３００ｎｍ程度より小さい光、例えば波長が２８０ｎｍ付近の光は、ゲート電極５０に用いられるアモルファスシリコンや多結晶シリコンのような結晶性が不完全なシリコン材料によって吸収され難いが、半導体基板１に用いられる単結晶シリコンのように結晶の完全性の高いシリコン材料には吸収されやすい。このため、この短波長領域の光を照射光１９から削減すれば、半導体基板１に対するエネルギー投入量を余分に減少させることができる。
【００４８】
逆に、波長が３００ｎｍ程度以上の、例えば、３７０〜６５０ｎｍの波長領域では、ゲート電極５０に用いられるアモルファスシリコンや多結晶シリコンのような結晶性が不完全のものは光を吸収し易く、半導体基板に用いられる単結晶シリコンのように完全性の高いものは光を吸収し難い。従って、この長波長領域の光は削減せず、短波長領域の光のみを照射光１９から削減すれば、単一の照射光１９において、結晶性のより低いゲート電極５０と結晶性のより高い半導体基板１とで、フラッシュランプ光を用いたアニール効果の調整を図ることができる。
【００４９】
第１の実施の形態では、半導体基板１に比べ、アモルファスシリコン、多結晶シリコンなどの結晶化度のより低いシリコン材料からなるゲート電極５０が吸収し易い長波長領域の光を選択してアニール処理を行う。このため、第１の実施の形態に係るＭＩＳトランジスタの製造方法によれば、ポリシリコン層４が効率良く加熱され、ゲート空乏化が抑制される。なおかつ、半導体基板１中においては、不純物の拡散が抑制され、低抵抗を有する浅い拡散領域が得られる。
【００５０】
なお、ゲート空乏化を抑制するために、ゲート電極５０内に不純物イオンを注入する際、不純物イオンの加速エネルギーを高めてイオン注入を行うことが考えられる。加速エネルギーを高めて、イオン注入によるポリシリコン膜４への不純物原子の進入深さと、半導体基板１への不純物原子の進入深さとがともに適正範囲に収まる加速エネルギーが見いだせれば、ゲート電極５０においても半導体基板１においても良好な結果が得られるはずである。しかし、実際に加速エネルギーを上げてイオン注入を行うと、エクステンション領域８，９、及びソース・ドレイン領域１４，１５も深くなることが避けられない。この場合には更に横方向の拡散も進行して、ショートチャネル効果を誘発等の問題が発生する。さらに、ゲート電極５０を通過してゲート絶縁層３内あるいはその下の半導体基板１の表面領域にまで不純物が拡散し、トランジスタの閾値電圧を変動させる問題も発生しかねない。
【００５１】
ハロゲンランプを用いたＲＴＡ処理によってゲート電極５０内の空乏化を回避することは可能である。この点は図３（ａ）及び図３（ｂ）を参照しながら既に説明したとおりである。しかし、この場合、ゲート電極５０における空乏化の抑制と半導体基板１における活性化とは両立しない。ゲート電極５０において不純物を十分拡散させ、有意に空乏化を抑制しようとすれば、ハロゲンランプを用いて１０００℃以上のアニール処理が少なくとも１０秒程度は必要である。数十ナノメートルの浅い不純物注入深度を達成しなければならない近年のＭＩＳトランジスタでは、１０秒の加熱時間はきわめて長く、シリコン半導体基板１中に注入されたエクステンション領域８，９及びソース・ドレイン領域１４，１５の不純物は著しく拡散する。結果として、ショートチャネル効果を引き起こしてトランジスタとしての機能を失ってしまい、やはり第１の実施の形態に係るＭＩＳトランジスタの製造方法に依らなければ、良好な結果を得ることはできない。
【００５２】
〔基板へのダメージ発生〕
フラッシュランプ光によるアニール処理は短時間の高温プロセスであって、半導体基板１はその間急激な昇／降温、それに伴う応力発生を経験し、過酷な状況におかれる。このため、アニール処理に伴う変形、結晶転位や積層欠陥の発生など半導体基板１に発生し得る種々ダメージの点からもプロセスを評価することが望ましい。
【００５３】
実施例１、比較例１及び比較例２で作製した試料を微分干渉顕微鏡及び透過型電子顕微鏡（ＴＥＭ）で観察し、半導体基板１表面の変形、結晶転位、積層欠陥の発生について評価を行った。この結果、実施例１ではこれらのダメージは観察されなかったのに対して、比較例１及び比較例２ではともに、シリコンの部分的な溶融の形跡を示す表面変形、転位、積層欠陥が形成されていることが分かった。
【００５４】
不純物をイオン注入した半導体基板１に対してフラッシュランプ光を照射して、注入した不純物イオンの活性化を図るとき、フラッシュランプ光の照射エネルギーが小さすぎると活性化が不十分となる。しかし、大きすぎるとダメージの発生につながる。このため、フラッシュランプ光を照射して半導体基板１のアニール処理を行うためには、注入した不純物原子の拡散の問題とともに、ダメージ発生の観点からも、照射エネルギーの上限を考慮しなければならない。
【００５５】
図６は、半導体基板１に対し、波長選択光学フィルタ７を装着したフラッシュランプ光１９（パルス幅は１ミリ秒）を照射を行う場合において、活性化の達成の観点から下限を定め、ダメージの発生回避の観点から上限を定めて、フラッシュランプ光１９の照射可能なエネルギー密度範囲（プロセスウィンド）を示した図である。なお、波長選択フィルタ７は３００ｎｍ以下の波長成分をカットするものを使用した。実施例１は、半導体基板１の予備加熱温度が４５０℃、照射エネルギー密度が３５Ｊ／ｃｍ２ の条件で行ったが、これは図示したプロセスウィンド内に含まれる。
【００５６】
図７は、波長選択光学フィルタ７を装着せず、フラッシュランプからのパルス光１９（パルス幅は１ミリ秒）をそのまま半導体基板１に照射する場合の図である。比較例１は、予備加熱温度が４５０℃、照射エネルギー密度が３５Ｊ／ｃｍ２ の条件で、比較例２は、予備加熱温度が４５０℃、照射エネルギー密度が４５Ｊ／ｃｍ２の条件で行ったが、これらは図示したプロセスウィンドの上部で、範囲外に位置する。
【００５７】
図６及び図７から、波長選択光学フィルタ７の使用の有無に関わらず、予備加熱温度が高いほど活性化に必要な照射エネルギーは低く抑えられる。しかし、同時に半導体基板１中にダメージが発生する照射エネルギーも小さくなることが分かる。但し、波長選択光学フィルタ７を使用した方がプロセスウィンドウ（プロセス条件）はより広い。
【００５８】
波長選択光学フィルタ７を用いず、図８に示されるようなフラッシュランプからの光１９をそのままアニール処理に用いる場合には、図９に示されるように波長３７０ｎｍ以下の短波長側の、結晶性シリコンが高い吸収係数を示す領域の光、特にシリコン（Ｓｉ）のバンド構造の臨界点に寄与する波長２７０ｎｍ付近の光が、主に半導体基板１内に吸収されることになる。
【００５９】
図１０は、単一波長光が多結晶シリコンから形成されたゲート電極５０及び素子分離領域（ＳＴＩ）において屈折した場合の伝搬波の山と谷、さらに隣接するゲート電極５０及びＳＴＩにおける屈折波同士の干渉により生じた光エネルギーが集中するホットスポットの位置を示す概念図である。フラッシュランプ光をそのまま用いた場合には、光の干渉性が高まるので、図１０に示すようなホットスポットが半導体基板１内に発生し、アニール処理に伴って発生する基板ダメージ（割れ、部分的な溶融、スリップ、積層欠陥、転位など）の原因になる。
【００６０】
波長選択光学フィルタ７を用いた場合には、吸収係数の特異点を避けた緩やかな変化を示すスペクトルの波長領域（３７０〜６５０ｎｍ）を選択してアニール処理しているため、半導体基板１内での光の干渉性は弱まり、ホットスポットの発生及び強度を低減できるので基板ダメージの抑制効果がある。
【００６１】
第１の実施の形態にかかるＭＩＳトランジスタの製造方法に依れば、スリップ、クラック発生など基板へのダメージを与えることなく、ゲート空乏化を抑制するとともに、高濃度で浅い拡散領域を形成することができる。しかもこのような結果を得ることができる条件範囲（プロセスウィンド）は大幅に拡張されている。第１の実施の形態のこのような特徴は、プロセスの安定化に繋がる。このため、次世代ＬＳＩの性能を大幅に引き出せる微細なＭＩＳトランジスタを製造することができる。
【００６２】
（第２の実施の形態）
第２の実施の形態に係る半導体装置の製造方法は、一般にアニール処理温度及び時間の異なる複数のアニール処理工程を含む。エクステンション領域及び深いソース・ドレイン領域を形成する前に、半導体基板表面に形成したポリシリコン層に不純物をイオン注入し、アニール処理してゲート電極を形成する。アニール処理は低温かつ長時間アニールであることが望ましい。その後に、半導体基板の露出面を作り、露出面から半導体基板中へ不純物をイオン注入し、かつフラッシュランプ光などを用いた高輝度且つ極短時間のアニール処理を行って、エクステンション領域及び深いソース・ドレイン領域を形成する。典型的には、エクステンション領域及び深いソース・ドレイン領域は、半導体基板表面に選択的に形成されたゲート電極、或いはさらにその側壁に形成した側壁スペーサによるマスク効果によって、半導体基板への不純物のイオン注入及びその後のアニール処理の工程を経て、自己整合的に形成される。
【００６３】
第２の実施の形態は、第１の実施の形態と異なり、波長選択光学フィルタを用いてフラッシュランプ光の波長分布を調整することは必要としない。第２の実施の形態によっても低抵抗且つ浅い不純物拡散領域を形成し、同時に多結晶ゲート電極の空乏化を防ぐことができる。
【００６４】
まず、通常のＣＭＯＳトランジスタの製造方法に従って、図１１（ａ）に示すように、シリコン単結晶からなる半導体基板２１のｎチャネルＭＯＳＦＥＴの形成予定領域（以下、ｎＭＯＳ領域という）にｐ型ウエル領域（ｐ−ｗｅｌｌ）、ｐチャネルＭＯＳＦＥＴの形成予定領域（以下、ｐＭＯＳ領域という）にｎ型ウエル領域を形成する。また、シリコン酸化膜などが埋め込まれたＳＴＩなどの素子分離領域２２を形成する。半導体基板２１及び素子分離領域２２の表面には、全面にわたってシリコン酸化膜などのゲート絶縁層２３を形成する。
【００６５】
図１１（ｂ）に示すように、ゲート絶縁層２３の上にさらにポリシリコン層２４を成膜する。さらにポリシリコン層２４の上に、ｐＭＯＳ領域に限定してフォトレジスト膜３６を形成する。フォトレジスト膜３６をマスクとして、ｎＭＯＳ領域に存在するポリシリコン層２４にｎ型不純物となるＶ族原子、例えば燐原子のイオン（Ｐ＋）を１０１９ｃｍ−３以上の濃度となるようにイオン注入する（ｎＭＯＳ領域の第１のアニール処理）。
【００６６】
フォトレジスト３６を除去した後、図１１（ｃ）に示すようにｎＭＯＳ領域のポリシリコン層２４の上にフォトレジスト膜３７を形成する。フォトレジスト膜３７をマスクとして、ｐＭＯＳ領域に存在するポリシリコン層２４にｐ型不純物となるＩＩＩ族原子、例えばボロン原子のイオン（Ｂ＋）を１０１９ｃｍ−３以上の濃度となるようにイオン注入する（ｐＭＯＳ領域の第１のアニール処理）。
【００６７】
フォトレジスト３７を除去してポリシリコン層２４を露出させた後、ポリシリコン層２４及びゲート絶縁層２３を指向性の強いエッチング方法、例えば反応性イオンエッチング（ＲＩＥ）法によって選択的に加工する。その結果、図１１（ｄ）に示されるように、半導体基板２１の上に選択形成されたゲート絶縁層２３とポリシリコン層２４とから成る積層構造を得る。
【００６８】
さらにアニール処理を行って、注入した不純物をポリシリコン層２４全体に均一に拡散させてゲート電極２５を形成する（第１のアニール処理）。第１のアニール処理は低温長時間アニールであってよく、例えば１０００℃の加熱時間で少なくとも１０秒程度である。一般的には、均一に拡散及び活性化させるために望ましいアニール処理条件は、発明者らによって経験的に見いだされている。図１７は、横軸に加熱温度Ｔ（℃）、縦軸にアニール処理時間ｔ（秒）をとって、この範囲を示した図である。境界の実線で区分され、斜線で示した領域が、エネルギー的に十分な処理条件の範囲である。これを外れた領域では加熱時間又は加熱温度が不足し、ゲート空乏化が起こる恐れがある。従って、望ましくは、アニール処理は、少なくとも斜線で示した領域で行う。斜線の領域はまた次式で表すことができる。
【００６９】
ｔ≧５×１０−８ｅｘｐ［２．２１×１０４／（Ｔ＋２７５）］  （２）
第１のアニール処理は、ポリシリコン層２４及びゲート絶縁層２３の選択的加工の前に行ってもよい。この場合には、アニール処理の後にポリシリコン層２４及びゲート絶縁層２３の選択加工を行う。
【００７０】
第１のアニール処理の後、図１２（ａ）に示されるように、ｐＭＯＳ領域に限定してフォトレジスト３８を形成する。フォトレジスト３８及びｎＭＯＳ領域のゲート電極２５をマスクとして、露出したｎＭＯＳ領域の半導体基板２１表面にｎ型不純物となる原子のイオン、例えば砒素イオン（Ａｓ＋）を注入する（ｎMOS領域の第２のイオン注入）。ｎMOS領域の第２のイオン注入によって、ｎＭＯＳ領域の半導体基板２１にゲート電極２５の端部に隣接した不純物領域２６が形成される。この時、ｎＭＯＳ領域のゲート電極２５中にもイオン注入される。
【００７１】
フォトレジスト３８を除去した後、図１２（ｂ）に示されるようにｎＭＯＳ領域に限定してフォトレジスト３９を形成する。フォトレジスト３９及びｐＭＯＳ領域のゲート電極２５をマスクとして、露出したｐＭＯＳ領域の半導体基板２１表面に、ｐ型の不純物となる原子のイオン、例えばボロンイオン（Ｂ＋）をイオン注入する（ｐMOS領域の第２のイオン注入）。ｐMOS領域の第２のイオン注入によって、ｐＭＯＳ領域の半導体基板２１に、ゲート電極２５の端部に隣接した不純物領域２７が形成される。この時、ｐＭＯＳ領域のゲート電極２５中にもイオン注入される。
【００７２】
フォトレジスト３９を除去した後、例えば４５０℃程度の温度に加熱した状態で、図１２（ｃ）に示されるように半導体基板２１の上方からフラッシュランプの光４０を照射する（第２のアニール処理）。フラッシュランプとしてはキセノンフラッシュランプが望ましい。
【００７３】
第２のアニール処理によって、イオン注入された不純物元素が活性化されるとともに、不純物領域２６，２７の結晶欠陥が回復し、ゲート電極２５の端部に隣接する浅いソース・ドレイン領域、すなわちエクステンション領域２８，２９が形成される。
【００７４】
注入された不純物を高濃度に活性化させるためには、第２のアニール処理はフラッシュランプ光の照射によることが望ましい。しかし、ハロゲンランプを用いたＲＴＡ法によって行うこともできる。この場合のアニール条件は、例えば基板温度が９００℃以下、加熱時間は３０秒以下が望ましい。半導体基板に注入された不純物の拡散を抑え、かつ活性化させることができる望ましい第２のアニール処理の条件は、発明者らによって経験的に見いだされており、一般には図１８のように示される。図中、斜線で示した領域が望ましい領域であって、次式で表すことができる。
【００７５】
ｔ≦６×１０−１３ｅｘｐ［３．７４×１０４／（Ｔ＋２７５）］  （式３）
ハロゲンランプによっても、不純物が半導体基板２１深くまで拡散することなく、不純物元素が活性化されると共に、不純物領域２６，２７の結晶欠陥が回復し、エクステンション領域２８，２９を形成することができる。
【００７６】
第２のアニール処理の後、ＣＶＤ法等の膜堆積方法によって、シリコン窒化（Ｓｉ３Ｎ４）膜３０及びシリコン酸化（ＳｉＯ2 ）膜３１を、試料の全面にこの順に堆積する。その後、図１２（ｄ）に示すように、指向性の強いエッチング方法、例えばＲＩＥ法によって、シリコン窒化膜３０及びシリコン酸化膜３１をゲート電極２５の側壁に選択的に残置させ、多層構造の側壁スペーサを形成する。
【００７７】
図１３（ａ）に示すように、ｐＭＯＳ領域に限定してフォトレジスト４１を形成する。フォトレジスト４１、ｎＭＯＳ領域のゲート電極２５、及び選択残置したシリコン窒化膜３０とシリコン酸化膜３１とからなる側壁スペーサをマスクとして、ｎＭＯＳ領域にｎ型不純物となるＶ族原子のイオン、例えばＰ＋ をイオン注入する（ｎMOS領域の第３のイオン注入）。ｎMOS領域の第３のイオン注入により、ｎＭＯＳ領域において、ゲート電極２５の端部から離間した深い不純物領域３２が形成される。
【００７８】
フォトレジスト４１を除去した後、図１３（ｂ）に示されるように、ｎＭＯＳ領域に限定してフォトレジスト４２を形成する。フォトレジスト４２、ｐＭＯＳ領域のゲート電極２５、及びシリコン窒化膜３０とシリコン酸化膜３１からなる側壁スペーサをマスクとして、ｐ型不純物となるＩＩＩ族原子のイオン、例えばＢ＋をイオン注入する（ｐMOS領域の第３のイオン注入）。ｐMOS領域の第３のイオン注入により、ｐＭＯＳ領域において、ゲート電極２５の端部から離間した深い不純物領域３３が形成される。
【００７９】
フォトレジスト４２を除去した後、試料全体を例えば４５０℃に予備加熱した状態で、図１３（ｃ）に示すようにフラッシュランプの光４３を試料の全面に照射する（第３のアニール処理）。予備加熱温度は、３００〜６００℃の範囲で設定することが望ましい。予備加熱温度が６００℃を越えると不純物原子が拡散したり、二次欠陥が成長してしまうため好ましくない。フラッシュランプとしてはキセノンフラッシュランプが望ましい。また、フラッシュランプのパルス幅は、第１の実施の形態で説明した理由と同様の理由で、０．１〜１００ミリ秒程度が望ましい。この光照射により、イオン注入された不純物元素が活性化されるとともに、不純物領域３２，３３の結晶欠陥が回復し、ゲート電極２５の端部から離間した深いソース・ドレイン領域３４，３５が形成される。
【００８０】
この後の工程は図示しないが、例えば常圧ＣＶＤ法により成膜温度４００℃で、半導体基板２１全面に層間絶縁膜としてシリコン酸化膜を形成する。その後、層間絶縁膜にコンタクトホールを開口し、ソース・ドレイン電極及びゲート電極２５に配線を形成する。
【００８１】
本発明の第２の実施の形態に係るＭＩＳトランジスタの製造方法によれば、半導体基板２１に不純物を注入する前にゲート電極２５となる上層のポリシリコン層２４に不純物を注入し、不純物を拡散し及び活性化させているので、ゲート電極２５の空乏化を抑制しながら低抵抗且つ浅い不純物拡散領域２８，２９が形成できる上に、半導体基板２１に形成されるゲート電極２５の不純物領域を十分に拡散及び活性化することができるようになり、不純物のプロファイルを精度良く制御することが可能になる。従って、微細化に対応した高性能なＭＩＳトランジスタを安定且つ容易に製造することができる。
【００８２】
〔実施例２〕
第２の実施の形態を以下の具体的条件で実施した。
【００８３】
第１のイオン注入を、ｎＭＯＳ領域では、Ｐ＋を加速エネルギー１０ｋｅＶで、半導体基板２１中の濃度が１×１０２０ｃｍ−３になるまで、ｐＭＯＳ領域では、Ｂ＋を加速エネルギー４ｋｅＶで、半導体基板２１中の濃度が１×１０２０ｃｍ−３になるまで実行した。第１のアニール処理については、ハロゲンランプ光を半導体基板２１の上から照射することによって、１０００℃、１０秒程度の加熱を行った。
【００８４】
第２のイオン注入は、Ａｓ＋を加速エネルギー１ｋｅＶ、ドーズ量１×１０１５ｃｍ−２ で、Ｂ＋を加速エネルギー０．２ｋｅＶ、ドーズ量１×１０１５ｃｍ−２ で行った。第２のアニール処理は、基板の予備加熱温度４５０℃、キセノンフラッシュランプ光を照射時間１ミリ秒、エネルギー密度２８Ｊ／ｃｍ２で行った。
【００８５】
第３のイオン注入は、ｎＭＯＳ領域においては、Ｐ＋を１５ｋｅＶ、ドーズ量３×１０１５ｃｍ−２で、ｐＭＯＳ領域においては、Ｂ＋ を４ｋｅＶ、３×１０１５ｃｍ−２で行った。第３のアニール処理は、基板の予備加熱温度４５０℃、キセノンフラッシュランプ光を照射時間１ミリ秒、エネルギー密度２８Ｊ／ｃｍ２で行った。実施例２によって製造されたＭＯＳトランジスタのゲート電極２５の膜厚は１５０ｎｍであった。
【００８６】
〔比較例３〕
第１のイオン注入を行わなかった以外は、実施例２と同じ工程を経て半導体装置を製造した。これを比較例３とする。
【００８７】
図１４（ａ）及び図１４（ｂ）は、横軸にゲート電圧（Ｖ）、縦軸にゲート容量（ｍＦ／ｃｍ2 ）をとって、実施例２及び比較例３で得られたＭＯＳＦＥＴのゲート容量を示す。図１４（ａ）はｎチャネルＭＯＳＦＥＴについて、図１４（ｂ）はｐチャネルＭＯＳＦＥＴについてのものであり、いずれも周波数１００ｋＨｚの交流電圧を半導体基板２１とゲート電極２５との間に印可して得られた測定結果である。
【００８８】
図１４（ａ）及び図１４（ｂ）から理解されるように、ｎチャネル型のＭＯＳＦＥＴの場合、ゲート電圧が例えば＋１．５Ｖの時、実施例２ではゲート容量は約１．１ｍＦ／ｃｍ2 であるのに対して、比較例３では０．１３ｍＦ／ｃｍ2 と極めて低い。ｐチャネル型のＭＯＳＦＥＴの場合も同様であって、ゲート電圧が例えば−１．５Ｖの時、実施例２では約１．０ｍＦ／ｃｍ2 であるのに対して、比較例３では０．２ｍＦ／ｃｍ2 である。
【００８９】
この結果は、第１のイオン注入を行わなかったことに起因して比較例３では、ゲート絶縁層２３が見かけ上、厚く形成されていることを示唆する。キセノンフラッシュランプを用いてポリシリコン層２４中に注入された不純物（Ｐ，Ｂ）を活性化させる際、高温である時間が短時間すぎ、不純物（Ｐ，Ｂ）がポリシリコン膜２４の底深くにまで拡散されずに、ポリシリコン膜２４の下方部分に濃度の不十分なドーピング層が形成されてしまったためと考えられる。仮に階段状の不純物分布を想定し、ゲート容量の実測値からゲート電極２５の深いところで不純物濃度が実質的にゼロのである領域を計算すると、その領域は、厚さ１５０ｎｍのゲート電極２５に対して少なくとも２０ｎｍの厚みを有すると見積もられる。
【００９０】
さらにこの結論を裏付けるため、ゲート電極２５内の不純物の濃度分布を二次イオン質量分析法（ＳＩＭＳ）によって調べた。結果を図１５（ａ）及び（ｂ）に示す。図１５（ａ）及び（ｂ）は、横軸にゲート電極２５内部の深さ、すなわちゲート電極２５の最上部からの下方に測った距離（ｎｍ）、縦軸に不純物濃度（ｃｍ−３）をとって、ゲート電極２５内部での不純物原子の分布の様子を示した図である。図１５（ａ）は、ｎチャネルＭＯＳＦＥＴについて、図１５（ｂ）は、ｐチャネルＭＯＳＦＥＴについてのデータである。
【００９１】
図１５（ａ）及び（ｂ）から理解されるように、実施例２の場合には、ゲート電極２５の表面近傍及びゲート絶縁層２３との接する界面付近の特異点を除き、不純物である燐又はボロンの原子が１５０ｎｍの膜厚を有するゲート電極２５に、ほぼ均一に分布している。対照的に比較例３では、ゲート電極２５内で不純物濃度が全く一定に定まらず、表面付近からゲート絶縁層２３と接する界面付近まで不純物濃度が徐々に低下する傾向を示す。このようなゲート電極２５内での不純物濃度の低下がゲート電極２５の空乏化を招き、ゲート絶縁層２３の実質的な膜厚増大となってトランジスタの電気的特性に現れる。
【００９２】
なお、第３のアニール処理はハロゲンランプによるＲＴＡでなく、フラッシュランプの発光を用いて実行する。但し、第１の実施の形態の場合のように波長選択光学フィルタなどを用いた波長変更は必要でない。ハロゲンランプによるＲＴＡで第３のアニールを実行し、ゲート空乏化を抑制し、かつゲート電極２５の所望の抵抗値を得ようとすると、アニール温度１０００℃以上、加熱時間が少なくとも１０秒程度は必要とされる。
【００９３】
図１６（ａ）及び（ｂ）は、ハロゲンランプを用いたＲＴＡ処理によって第３のアニール処理を実行した場合と、実施例２の場合とにおける、エクステンション領域２８，２９内の不純物濃度プロファイルを示した図である。図１６（ａ）は、ｎチャネルのＭＯＳＦＥＴの場合、図１６（ｂ）は、ｐチャネルのＭＯＳＦＥＴの場合であって、ともに横軸に半導体基板２１表面からの深さ（ｎｍ）、縦軸に不純物原子の濃度（ｃｍ-3）をとって示したものである。ハロゲンランプを用いたＲＴＡ処理の場合は、実施例２の場合と比較し、加熱時間が１０秒と非常に長い。このため、この時間内に、浅く注入した不純物原子が更に深部に拡散し、エクステンション領域２８，２９が２倍以上の深くにまで広がってしまう。
【００９４】
第２の実施の形態では、シリコン単結晶からなる半導体基板２１に不純物をイオン注入する前に、半導体基板２１上に形成されたポリシリコン層２４に不純物をイオン注入して、予め十分に拡散及び活性化処理を行う。この後半導体基板２１中の不純物は強すぎない適正なエネルギー密度を有するフラッシュランプ光によって、短時間内に活性化処理を行う。このため、エクステンション領域２８，２９内の不純物の接合深さ（不純物原子濃度が１０１８ｃｍ−３程度以上の領域）は２０ｎｍ以下に抑えられ、拡散層抵抗の低減化も図れ、同時にゲート電極の空乏化も回避することができる。
【００９５】
第２の実施の形態によれば、ゲート空乏化を防止しつつ、ショートチャネル効果の影響も低減させることが可能である。さらに、次世代ＬＳＩの性能を大幅に引き出せる微細なＭＯＳトランジスタを容易に製造することができる。
【００９６】
以上、好ましい実施の形態を挙げて本発明を説明した。しかし、本発明はこれらの実施の形態に限定されるものではない。本発明の趣旨を逸脱しない範囲で種々変形が可能である。
【００９７】
例えば、第１の実施の形態では、ゲート電極の形成とソース・ドレイン拡散領域の形成方法に適用した場合について、本発明を説明した。しかし、本発明はこれに限定されるものではなく、チャネル領域の形成やゲート酸化膜の形成、その他アニール処理が必要な工程にも適用可能である。また、光源としてフラッシュランプを使ったアニール装置の場合について説明したが、本発明はこれに限定されるものではない。可視領域から紫外領域に亘って発光する光源ランプを用いる場合にも勿論適用することが可能である。
【００９８】
更に、第１の実施の形態では、波長選択手段として光学フィルタを用いたが、光源として用いたフラッシュランプに封入されるガス量（すなわちガス圧）を調整する手段を用いることができる。即ち、フラッシュランプのガス封入量と発せられる光の波長特性との関係を把握して置き、半導体基板の所定のアニール処理に必要な光の波長特性を決め、その波長特性からフラッシュランプに封入するガスのガス量を決定する。決定した量のガスを封入してフラッシュランプを光源として用いる方法も本発明の範囲に含まれる。
【００９９】
第２の実施の形態では、不純物を添加しない多結晶シリコンを成膜した後、ｎＭＯＳ領域及びｐＭＯＳ領域に各々ｎ型不純物及びｐ型不純物をイオン注入で打ち分けてゲート電極を作成した。しかし、ポリシリコン層の成膜時に半導体基板の全面にＰ＋をドーピングして、その後ｐＭＯＳ領域のみにＢ＋をイオン注入することによってｐＭＯＳ領域をｎ型からｐ型の導電型に変えてもよい。或いは、Ｂ＋を先に半導体基板の全面にドーピングしておいて、その後にｎＭＯＳ領域のみにＰ＋をイオン注入することによってｎＭＯＳ領域をｐ型からｎ型の導電型に変えてもよい。
【０１００】
フラッシュランプ以外の光源を用いることも可能である。Ｘｅランプ以外の光源には、具体的には例えば、エキシマレーザーやＹＡＧレーザー、メタルハライドランプ、Ｋｒランプ、或いは水銀ランプ、水素ランプを用いることが可能である。YAGレーザーやエキシマレーザー等を用いる場合、さらにこれらを励起源とした色素レーザーによって、出射光に波長選択光学フィルタと同様の波長選択性をもたせることができる。照射時間は１００ミリ秒以下、より望ましくは１０ミリ秒以下で調整できる光源が望ましい。
【図面の簡単な説明】
【０１０１】
【図１】第１の実施の形態に係る半導体装置の製造方法を示した工程断面図である。
【図２】第１の実施の形態に係る半導体装置の製造方法を示した工程断面図である。
【図３】図３（ａ）及び（ｂ）は、実施例１及び比較例１に係るＭＯＳキャパシタのゲート容量（Ｆ／ｃｍ2 ）−ゲート電圧（Ｖ）の関係を示した図、図３（ｃ）は、ＭＯＳキャパシタのＣ−Ｖ測定のための回路を示した図である。
【図４】実施例１及び比較例１に係るゲート電極中のＢ（ボロン）濃度の分布を示す図である。
【図５】実施例１及び比較例２に係るシリコン半導体基板中のＢ（ボロン）濃度の分布を示す図である。
【図６】第１の実施の形態に従って波長選択光学フィルタを装着してフラッシュランプ光を照射する場合において、基板予備加熱温度及びＸｅフラッシュランプ光の照射エネルギーについてのプロセスウィンドウを示した図である。
【図７】波長選択光学フィルタを装着しないでフラッシュランプ光を照射する場合において、基板予備加熱温度及びＸｅフラッシュランプ光の照射エネルギーについてのプロセスウィンドウを示した図である。
【図８】Ｘｅフラッシュランプの発光波長スペクトルを示した図である。
【図９】シリコンの消衰係数スペクトルの結晶化度依存性を示す図である。
【図１０】単一波長光が多結晶シリコンゲート及びＳＴＩにおいて屈折した場合に干渉により生じる光エネルギーが集中するホットスポットの位置を示す概念図である。
【図１１】第２の実施の形態に係る半導体装置の製造方法を示す工程断面図である。
【図１２】第２の実施の形態に係る半導体装置の製造方法を示す工程断面図である。
【図１３】第２の実施の形態に係る半導体装置の製造方法を示す工程断面図である。
【図１４】実施例２及び比較例３で得られたＭＯＳＦＥＴのゲート容量とゲート電圧の関係を示す図である。
【図１５】実施例２及び比較例３で得られた多結晶シリコンゲート電極内の深さ方向の不純物の濃度分布を示す図である。
【図１６】実施例２及びハロゲンランプを用いたＲＴＡによってソース・ドレイン領域を形成した場合における、単結晶シリコン半導体基板内の深さ方向の不純物の濃度分布を示す図である。
【図１７】ポリシリコン層中に注入された不純物を拡散し、且つ活性化させるために望ましいアニール条件を示す図である。
【図１８】単結晶シリコン半導体基板中に注入された不純物の拡散を抑え、且つ活性化させるために望ましいアニール条件を示す図である。
【符号の説明】
【０１０２】
１  半導体基板
２  素子分離領域
３  ゲート絶縁層
４  ポリシリコン層
５、６  浅い不純物領域
７  波長選択光学フィルタ
８、９  エクステンション領域
１０  シリコン窒化膜
１１  シリコン酸化膜
１２，１３  深い不純物領域
１４、１５  ソース・ドレイン領域
１６、１７  フォトレジスト
１８、１９  光
２１  半導体基板
２２  素子分離領域
２３  ゲート絶縁層
２４  ポリシリコン層
２５  ゲート電極
２６，２７  浅い不純物領域
２８，２９  エクステンション領域
３０  シリコン窒化膜
３１  シリコン酸化膜
３２、３３  深い不純物領域
３４、３５  ソース・ドレイン領域
３６、３７  フォトレジスト
３８，３９  フォトレジスト
４０  光
４１，４２  フォトレジスト
４３  光
５０  ゲート電極
【図１】
2005136395.tif 000003
【図２】
2005136395.tif 000004
【図３】
2005136395.tif 000005
【図４】
2005136395.tif 000006
【図５】
2005136395.tif 000007
【図６】
2005136395.tif 000008
【図７】
2005136395.tif 000009
【図８】
2005136395.tif 000010
【図９】
2005136395.tif 000011
【図１０】
2005136395.tif 000012
【図１１】
2005136395.tif 000013
【図１２】
2005136395.tif 000014
【図１３】
2005136395.tif 000015
【図１４】
2005136395.tif 000016
【図１５】
2005136395.tif 000017
【図１６】
2005136395.tif 000018
【図１７】
2005136395.tif 000019
【図１８】
2005136395.tif 000020