(57)【要約】【課題】  格子不整合を抑制した極めて高品質なＩｎＮ半導体の提供。【解決手段】  Ｓｉ（１００）基板１上にｃ−ＢＰ単結晶層２ａとＳｉ単結晶層２ｂとを交互に多数層積層し、かつ、最上層をｃ−ＢＰ単結晶層とした超格子構造のバッファ層２を介在してｃ−ＩｎＮ単結晶膜４が形成されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
Ｓｉ（１００）基板上にｃ−ＢＰ単結晶層とＳｉ単結晶層とを交互に多数層積層し、かつ、最上層をｃ−ＢＰ単結晶層とした超格子構造のバッファ層を介在してｃ−ＩｎＮ単結晶膜が形成されていることを特徴とするＩｎＮ半導体。
【請求項２】
前記バッファ層とｃ−ＩｎＮ単結晶膜との間にＩｎＮ低温成長層が介在されていることを特徴とする請求項１記載のＩｎＮ半導体。
【請求項３】
Ｓｉ（１００）基板上にｃ−ＢＰ単結晶層とＳｉ単結晶層とを交互に多数回エピタキシャル成長させ、かつ、最後にｃ−ＢＰ単結晶層をエピタキシャル成長させた後、ｃ−ＢＰ単結晶層上にｃ−ＩｎＮ単結晶膜をエピタキシャル成長させることを特徴とするＩｎＮ半導体の製造方法。
【請求項４】
前記ｃ−ＩｎＮ単結晶膜のエピタキシャル成長の前に、ｃ−ＢＰ単結晶層上にＩｎＮ低温成長層を成長させることを特徴とする請求項３記載のＩｎＮ半導体の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩｎＮ（窒化インジウム）半導体及びその製造方法に関する。
【背景技術】
【０００２】
ＩｎＮ半導体は、III 族窒化物半導体の中でバンドギャップと有効質量が最も小さく、電子の移動度、ピーク速度、飽和速度がいずれも一番大きい等の特徴を有しているため、長波長側の発光、受光素子等の光電子デバイス、超高周波、超高速電子デバイスへの応用が期待されている。
【０００３】
ＩｎＮを含めた窒化物半導体には、大型のバルク結晶がないため、異種基板を用いたヘテロエピタキシャル成長を行わなければならないが、格子定数差、熱膨張係数差といった点において、窒化物半導体に適合する基板がないのが実状である。
【０００４】
従来、ＩｎＮ半導体は、主に、サファイア（Ａｌ2Ｏ3）ｃ面基板上への成長を行って製造されており、近年になって、高品質な薄膜が報告されるようになってきた。
又、３Ｃ−ＳｉＣ（立方晶炭化ケイ素）（１００）面上に、窒素源としてＮ2−Plasmaを用いたＲＦ−ＭＢＥ法（高周波−分子線エピタキシー法）を用いて高品質ｃ−ＩｎＮ（立方晶窒化インジウム）膜を成長させることも報告されている。
【０００５】
しかし、光電子デバイス、電子デバイスとしての利用を目的とするのであれば、電子デバイス材料として成熟している単結晶Ｓｉ（シリコン）基板に成膜するのが得策である。
Ｓｉは、導電性という特徴を有するだけでなく、成熟したシリコンテクノロジーを流用できるといった利点がある。
又、ＩｎＮにとってＳｉは、他の基板材料に比べ比較的格子定数差が小さいという利点もある。
【０００６】
単結晶Ｓｉ基板上へのＩｎＮ成長は、ＩｎＮ膜が殆どｃ軸配向されてはいるものの、単結晶には至っていなかったが、最近、ＩｎＮ成長初期過程で、Ｓｉ基板窒化処理、及び低温バッファ層堆積処理を用いることにより、単結晶Ｓｉ基板上への単結晶ＩｎＮ薄膜作製に成功した事例がある。
【０００７】
しかしながら、ＩｎＮとＳｉの格子定数差が比較的小さいとはいえ、７％程度の差があり、ミスフィット転位の発生は避けられない。
【非特許文献１】第６４回応用物理学会学術講演会（２００３年秋  福岡大学）「ＲＦ−ＭＢＥ法を用いた立方晶ＩｎＮの結晶成長」西田謙二他７名
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、格子不整合を抑制した極めて高品質なＩｎＮ半導体及びその製造方法の提供を課題とする。
【課題を解決するための手段】
【０００９】
本発明の第１のＩｎＮ半導体は、Ｓｉ（１００）基板上にｃ−ＢＰ単結晶層とＳｉ単結晶層とを交互に多数層積層し、かつ、最上層をｃ−ＢＰ単結晶層とした超格子構造のバッファ層を介在してｃ−ＩｎＮ単結晶膜が形成されていることを特徴とする。
【００１０】
又、第２のＩｎＮ半導体は、第１のものにおいて、前記バッファ層とｃ−ＩｎＮ単結晶膜との間にＩｎＮ低温成長層が介在されていることを特徴とする。
【００１１】
一方、第１のＩｎＮ半導体の製造方法は、Ｓｉ（１００）基板上にｃ−ＢＰ単結晶層とＳｉ単結晶層とを交互に多数回エピタキシャル成長させ、かつ、最後にｃ−ＢＰ単結晶層をエピタキシャル成長させた後、ｃ−ＢＰ単結晶層上にｃ−ＩｎＮ単結晶膜をエピタキシャル成長させることを特徴とする。
【００１２】
又、第２のＩｎＮ半導体の製造方法は、第１の製法において、前記ｃ−ＩｎＮ単結晶膜のエピタキシャル成長の前に、ｃ−ＢＰ単結晶層上にＩｎＮ低温成長層を成長させることを特徴とする。
【発明の効果】
【００１３】
本発明の第１のＩｎＮ半導体及びその製造方法によれば、ＩｎＮの格子定数より大きい格子定数を有するＳｉと、ＩｎＮより小さい格子定数を持つＢＰ（リン化ホウ素）との超格子構造を作製することによって、ＩｎＮの格子定数に見合ったバッファ層が介在しているので、格子不整合を抑制した極めて高品質なＩｎＮ半導体を得ることができる。
又、Ｓｉ（１００）基板のみならず、バッファ層のＳｉ／ＢＰも導電性を有しているので、Ｓｉを電極とした直列の回路を形成することができる。
【００１４】
又、第２のＩｎＮ半導体及びその製造方法によれば、第１のもの及びその製法による作用効果の他、ＩｎＮ低温成長層がバッファ層とｃ−ＩｎＮ単結晶膜との格子不整合を抑制緩和するので、第１のＩｎＮ半導体より一層高品質とすることができる。
【発明を実施するための最良の形態】
【００１５】
ｃ−ＢＰ単結晶層とＳｉ単結晶層の厚さは、０．５〜５ｎｍ程度が好ましく、より好ましくは１〜２ｎｍである。
ｃ−ＢＰ単結晶層とＳｉ単結晶層の厚さが、０．５ｎｍ未満、もしくは５ｎｍを超えると、表面が荒れて多結晶となる。
ｃ−ＢＰ単結晶層とＳｉ単結晶層の積層は、５０セット以上（１つのｃ−ＢＰ単結晶層と１つのＳｉ単結晶層の積層を１セットとする合計厚さ１〜１０ｎｍ程度）が好ましく、より好ましくは７０セット以上である。
ｃ−ＢＰ単結晶層とＳｉ単結晶層の積層が、５０セット未満であると、その上に成膜されるＩｎＭは多結晶となる。
ｃ−ＩｎＮ単結晶膜の厚さは、０．２〜２μｍ程度が好ましく、より好ましくは、０．８〜１．５μｍ程度である。
ｃ−ＩｎＮ単結晶膜の厚さが、０．２μｍ未満であると、ＩｎＭの結晶性が上がらない。一方、２μｍを超えると、ウエハの反りが著しくなる。
又、ＩｎＮ低温成長層の厚さは、５〜５０ｎｍ程度が好ましく、より好ましくは８〜２０ｎｍ程度である。
ＩｎＮ低温成長層の厚さが、５ｎｍ未満であると、ＩｎＮは多結晶となる。一方、５０ｎｍを超えると、ＩｎＮの表面が荒れる。
【００１６】
一方、ｃ−ＢＰ単結晶層のエピタキシャル成長時の温度は、８５０〜１０５０℃が好ましく、より好ましくは９００〜９８０℃である。
ｃ−ＢＰ単結晶層のエピタキシャル成長時の温度が、８５０℃未満であると、多結晶となり、品質が低下する。一方、１０５０℃を超えると、ガス分解して成長できない状態となる。
ｃ−ＢＰ単結晶層のエピタキシャル成長用の原料としては、Ｂ２Ｈ６（ジボラン）及びＰＨ３（ホスフィン）が用いられる。
Ｓｉ単結晶層のエピタキシャル成長時の温度は、８００〜１１００℃が好ましく、より好ましくは９００〜１０００℃である。
Ｓｉ単結晶層のエピタキシャル成長時の温度が、８００℃未満であると、Ｓｉは均一な膜にならない。一方、１１００℃を超えると、下層のＢＰ層が分解して表面が荒れる。
Ｓｉ単結晶層のエピタキシャル成長用の原料としては、ＳｉＨ４（モノシラン）が用いられる。
ｃ−ＩｎＮ単結晶膜のエピタキシャル成長時の温度は、５００〜７００℃が好ましく、より好ましくは５５０〜６００℃である。
ｃ−ＩｎＮ単結晶膜のエピタキシャル成長時の温度が、５００℃未満であると、単結晶にならない。一方、７００℃を超えると、Ｉｎが析出して結晶にならない。
ｃ−ＩｎＮ単結晶膜のエピタキシャル成長用の原料としては、（ＣＨ３）３Ｉｎ（ＴＭＩｎ：トリメチルインジウム）及びＣＨ３ＮＨＮＨ２（ＭＭＨｙ：モノメチルヒドラジン）が用いられる。
なお、Ｓｉ（１００）基板へのｃ−ＢＰ単結晶層のエピタキシャル成長の前に、Ｓｉ（１００）基板をＨ２（水素ガス）雰囲気において、１０００℃以上の温度で加熱し、自然酸化膜を除去しておくことが望ましい。
又、ＩｎＮ低温成長層の低温成長時の温度は、２００〜４００℃が好ましく、より好ましくは２５０〜３００℃である。
ＩｎＮ低温成長層の低温成長時の温度が、２００℃未満であると、後のＩｎＮの層が単結晶にならない。一方、４００℃を超えると、後のＩｎＮ層の表面が荒れてしまう。
ＩｎＮ低温成長層の低温成長用の原料としては、（ＣＨ３）３Ｉｎ及びＣＨ３ＮＨＮＨ２が用いられる。
【実施例１】
【００１７】
図１は、本発明に係るＩｎＮ半導体の一実施例を示す概念的な断面図である。
【００１８】
このＩｎＮ半導体は、Ｓｉ（１００）基板１上に、厚さ１ｎｍ程度のｃ−ＢＰ単結晶層２ａと厚さ１ｎｍ程度のＳｉ単結晶層２ｂとを多数層（図１においては１つのｃ−ＢＰ単結晶層と１つのＳｉ単結晶層の積層を１セットとして４セットしか示していないが、実際には、５０セット以上）積層し、かつ、最上層をｃ−ＢＰ単結晶層２ａとした超格子構造のバッファ層２及び厚さ１０ｎｍ程度のＩｎＮ低温成長層３を順に介在して、厚さ１μｍ程度のｃ−ＩｎＮ単結晶膜４が形成されているものである。
【００１９】
上述したＩｎＮ半導体を製造するには、先ず、Ｓｉ（１００）基板１をＨ2雰囲気において、１０００℃以上の温度で加熱することにより自然酸化膜を除去する。
次に、Ｓｉ（１００）基板１の温度を９５０℃として、その上にＢ２Ｈ６及びＰＨ３を供給して（図２（ａ）参照）、ｃ−ＢＰ単結晶層２ａ（図２（ｂ）参照）を１ｎｍ程度の厚さにエピタキシャル成長させる。
次いで、Ｓｉ（１００）基板１の温度を９５０℃として、ｃ−ＢＰ単結晶層２ａ上にＳｉＨ４を供給し（図２（ｂ）参照）、Ｓｉ単結晶層２ｂ（図２（ｃ）参照）を１ｎｍ程度の厚さにエピタキシャル成長させる。
そして、ｃ−ＢＰ単結晶層２ａとＳｉ単結晶層２ｂのエピタキシャル成長を８０回程繰り返し、かつ、最後にｃ−ＢＰ単結晶層２ａをエピタキシャル成長させ、超格子構造の１６０ｎｍ程度の厚さのバッファ層２を形成する（図２（ｃ）参照）。
次に、Ｓｉ（１００）基板１の温度を２５０℃として、バッファ層２上に（ＣＨ３）３Ｉｎ（ＴＭＩｎ：トリメチルインジウム）及びＣＨ３ＮＨＮＨ２（ＭＭＨｙ：モノメチルヒドラジン）を供給し（図２（ｃ）参照）、ＩｎＮ低温成長層３（図２（ｄ）参照）を１０ｎｍ程度の厚さに成長させる。
次いで、Ｓｉ（１００）基板１の温度を５８０℃として、ＩｎＮ低温成長層３上にＴＭＩｎ及びＭＭＨｙを供給し（図２（ｄ）参照）、ｃ−ＩｎＮ単結晶膜４（図１参照）を１μｍ程度の厚さにエピタキシャル成長させる。
【００２０】
なお、上述した実施例においては、バッファ層２とｃ−ＩｎＮ単結晶膜４との間にＩｎＮ低温成長層３を介在させる場合について説明したが、これに限定されるものではなく、バッファ層２上に直にｃ−ＩｎＮ単結晶膜４を形成するようにしてもよい。
【図面の簡単な説明】
【００２１】
【図１】本発明に係るＩｎＮ半導体の一実施例を示す概念的な断面図である。
【図２】（ａ）は図１のＩｎＮ半導体の製造方法の第１工程説明図、（ｂ）は上記製造方法の第２工程説明図、（ｃ）は上記製造方法の第３工程説明図、（ｄ）は上記製造方法の最終工程説明図である。
【符号の説明】
【００２２】
１    Ｓｉ（１００）基板
２    バッファ層
２ａ    ｃ−ＢＰ単結晶層
２ｂ    Ｓｉ単結晶層
３    ＩｎＮ低温成長層
４    ｃ−ＩｎＮ単結晶膜
【図１】
2005259990.tif 000003
【図２】
2005259990.tif 000004