(57)【要約】【課題】平板状の基板の表面上にＩＣを作製するための方法を提供すること。【解決手段】この方法は基板の表面上に連続的な第１の層を形成する工程、および第１の層にスタンプの表面を押し当てて表面上に交差しない平滑領域のパターンを作り出す工程を含む。第１の層の表面の凹凸領域が第１の層の表面の各々の平滑領域と横方向で境界を接し、かつそれを横方向で取り囲む。第１の層の表面の平滑と凹凸の領域のパターンはスタンプの表面の平滑と凹凸の領域のパターンをコピーしている。本方法はまた、パターン化された第１の層の上に連続的な第２の層を形成する工程も含む。第１の層は誘電体層と有機半導体層のうちの一方であり、かつ第２の層は誘電体層と有機半導体層のうちの他方である。【選択図】図１
2005101520.tif 000002
【特許請求の範囲】
【請求項１】
平板状の基板の表面上で集積回路を加工するための方法であって、
基板の表面上に、誘電体層と有機半導体層のうちの一方である連続的な第１の層を形成する工程と、
第１の層にスタンプの表面を押し当てて第１の層の表面上に交差しない平滑領域のパターンを作り出す工程であって、各々の平滑領域が横方向で境界を接する第１の層の表面の凹凸領域によって横方向で取り囲まれ、第１の層の表面の平滑と凹凸の領域のパターンがスタンプの表面の平滑と凹凸の領域のパターンをコピーしている工程と、
凹凸パターン化された第１の層の上に、誘電体層と有機半導体層のうちの他方である連続的な第２の層を形成する工程とを含む方法。
【請求項２】
ゲート電極のパターンを形成する工程をさらに含み、
第１の層の表面の各々の平滑領域が、有機半導体を含む層の関連横方向部分を規定し、関連横方向部分が関連平滑領域に物理的に面し、横方向部分の各々が有機の電界効果型トランジスタの能動性チャネルを形成し、ゲート電極のうちの１つが各々の能動性チャネルの導電度を制御するように構成される請求項１に記載の方法。
【請求項３】
押し当て作用時に第１の層を軟化させるために熱を供給する工程をさらに含む、請求項１に記載の方法。
【請求項４】
第１の層の材料を溶解することができる溶剤でスタンプをインク付けする工程をさらに含み、
押し当て作用が第１の層にインク付けされたスタンプの表面を押し当てる工程を含む、請求項１に記載の方法。
【請求項５】
第１の層が誘電体層であり、かつ第２の層が半導体層である、請求項１に記載の方法。
【請求項６】
平板状の表面を有する基板と、
表面が複数の交差しない平滑領域を有する連続的な第１の層であって、各々の平滑領域が、横方向で境界を接する第１の層の同じ表面の凹凸領域によって横方向で取り囲まれた第１の層と、
平滑と凹凸の領域を有する第１の層の同じ表面上に位置する連続的な第２の層とを含み、
層のうちの一方が誘電体であり、かつ層のうちの他方が有機半導体であり、
有機半導体の層の第１の複数部分が有機半導体の層の第２の複数部分よりも層の方向に沿って実質的に高い導電度を有し、有機半導体の層の第１の複数部分が平滑領域に面して位置し、有機半導体の層の第２の複数部分が凹凸領域に面して位置する装置。
【請求項７】
三つ揃いの関連したゲート、ソース、およびドレイン電極をさらに含み、
電極の各三つ揃いが半導体層の第１の複数部分のうちの１つと関連し、各々の関連の第１部分が関連のソースとドレイン電極のための能動性半導体チャネルであり、各ゲート電極が関連の第１部分の導電度を制御するように構成される、請求項６に記載の装置。
【請求項８】
第１の層が誘電体である、請求項７に記載の装置。
【請求項９】
有機半導体がペンタセンまたはテトラセンを含む、請求項６に記載の装置。
【請求項１０】
有機半導体の層が多結晶であり、かつ第２の複数部分で第１の複数部分よりも少なくとも１０倍細かい平均粒径を有する、請求項６に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機半導体デバイスおよびそのようなデバイスを作製するための方法に関する。
【背景技術】
【０００２】
米国政府は本発明の支払済みのライセンスおよび、Ｎａｔｉｏｎａｌ  Ｉｎｓｔｉｔｕｔｅ  ｏｆ  Ｓｔａｎｄａｒｄｓ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙによって裁定されるＡｄｖａｎｃｅｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ｐｒｏｇｒａｍ  Ｃｏｏｐｅｒａｔｉｖｅ  Ａｇｒｅｅｍｅｎｔ  Ｎｏ．７０ＮＡＮＢ２Ｈ３０３２の条件によって与えられるような妥当な条件で他者にライセンス供与することを限られた状況で特許所有者に要求する権利を有する。
【０００３】
多くの電子的用途は多くの能動性半導体デバイスを備えた複雑な回路を必要とする。複雑な集積回路（ＩＣ）の製造法の進歩は薄膜をエッチングするための複雑なマスクを作製して使用する技術の開発を通じて可能になってきた。無機の技術では、マスク制御型のエッチングが、初期の連続的な半導体薄膜から物理的に分離した無機半導体領域の複雑なパターンの加工を可能にする。分離した半導体領域から、別々の能動性半導体デバイスが構築される。
【特許文献１】米国特許出願番号第２００３／００６２６３５号
【特許文献２】米国特許第６，５９６，５６９号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
有機の技術分野では、マスクおよびエッチングは複雑なＩＣの製造法を進歩させることに奏功してこなかった。特に、マスク制御型のエッチングでは、薄膜からいくつかの望ましい有機半導体の微細パターンは作り出されなかった。例えば、ペンタセンを主原料とするＦＥＴは、通常、高いＯＮ／ＯＦＦ電流比および高い移動度を備えた活性なチャネルを有するのでペンタセンは望ましい電気的特性を有する。それでもやはり、マスク制御型のエッチング技術はペンタセン薄膜を微細パターンの分離領域に分割するのに極めて奏功することはなかった。そのような処理工程はペンタセンを劣化させるかまたはコスト効果的でないかのいずれかであった。それが理由で、ペンタセンは有機のＩＣ、すなわち薄膜ＩＣで有用性を制限されてきた。そのような望ましい有機半導体を薄膜ＩＣに組み入れることは望ましいであろう。
【課題を解決するための手段】
【０００５】
様々な実施形態は集積回路（ＩＣ）を提供するものであって、そこでは層を物理的に交差しない部分にエッチングすることなく多数の能動性有機半導体領域が１つの有機半導体層内に形成される。正確に述べると、半導体層または隣接する誘電体層の上の表面の凹凸パターンが電気的に互いに隔絶された異なる能動性半導体領域を作り出す。表面の凹凸は様々な能動性半導体領域を電気的に隔絶する導電度パターニングを生じる。
【０００６】
ある実施形態は平板状の基板の上でＩＣを作製する方法を特徴とする。この方法は基板表面上に連続的な第１の層を形成する工程および第１の層にスタンプの表面を押し当てて表面上に交差しない平滑領域のパターンを作り出す工程、およびその後、パターン化された第１の層の上に連続的な第２の層を形成する工程を含む。第１の層の表面の凹凸領域は第１の層の表面の各々の平滑な領域と横方向に境界を接して横方向にそれらを取り囲む。第１の層の表面の平滑および凹凸領域のパターンはスタンプの表面の平滑および凹凸領域のパターンのコピーである。第１の層は誘電体層と有機半導体層のうちの一方であり、第２の層は誘電体層と有機半導体層のうちの他方である。
【０００７】
また別の実施形態はあるＩＣを特徴とする。このＩＣは平板状の表面を備えた基板、表面が複数の交差しない平滑領域を有する連続的な第１の層、および平滑と凹凸の領域を有して第１の層の同じ表面上に配置された連続的な第２の層を含む。第１の層の表面の凹凸領域は各々の平滑な領域と横方向に境界を接して横方向にそれらを取り囲む。層のうちの一方は誘電体であり、層のうちの他方は有機半導体である。有機半導体の層の第１の部分と第２の部分がそれぞれ平滑領域と凹凸領域に面して配置される。第１の部分は層に沿った方向で第２の層よりも実質的に高い導電度を有する。
図および文中で、類似した参照番号は類似した機能または特性を備えた特徴を示している。
【発明を実施するための最良の形態】
【０００８】
発明者は、層を交差しない部片に物理的に分割することなく有機半導体層を別々の導電性領域にパターン化することに表面の凹凸を使用することが可能であることを理解した。そのため、たとえ半導体の薄層が微細なフィーチャへと容易にエッチングされないとしても、いくつかの実施形態は所望の誘電的特性で有機半導体を使用することが可能である。
【０００９】
図１はＩＣ１０の側面部分を示している。ＩＣ１０は多数の薄膜ＯＦＥＴ１２、１４を含み、これらは半導体または誘電体の基板１６の平板状の上面に沿って配置されている。例の基板１６にはシリカ−ガラス、シリコン、または軽量／可撓性のプラスティックの基板が含まれる。ＩＣ１０は基板１６の上面に配置された連続的な誘電体層１８および誘電体層１８の上に配置された連続的な有機半導体層２２を含み、それによって２つの層１８、２２が垂直方向の積層を形成する。誘電体層１８のための例の材料には無機の誘電体、成形可能な誘電体ポリマー、および自己組織化誘電性多層が含まれる。有機半導体層２２は誘電体層１８の上に蒸気もしくは溶液から蒸着されるかまたは貼り合わせされる材料で作製することが可能であり、微細なフィーチャを生じるようにエッチング可能な材料で形成することもしないこともできる。有機半導体層２２のための例の材料にはペンタセン、オリゴチオフェン、オリゴフルオレン、位置規則性のポリ（３−ヘキシルチオフェン）、α−ゼクシチオフェン、およびこれらの化合物の誘導体が含まれる。
【００１０】
有機半導体層２２は導電性の横方向部分２４、２６と非導電性の横方向部分２８を含む。非導電性の横方向部分２８は２つの導電性部分２４、２６の間の電気的隔絶を供給し、また、同じ半導体層２２の他の横方向導電性部分（図示せず）から導電性部分２４、２６を電気的に隔絶する。導電性部分２４、２６は隣接する誘電体層１８の上面３６の平滑領域３０、３２に境界を接して垂直方向に面する。非導電性部分２８は隣接する誘電体層１８の上面３６の凹凸領域３４に境界を接して垂直方向に面する。非導電性部分２８の表面の浮き彫りは物理的に境界を接する誘電体層１８の上面３６の凹凸領域３４の表面の浮き彫りのコピーであってもまたはそうでなくてもよい。それでもやはり、上面３６の凹凸または平滑は、有機半導体層２２の対面部分２４、２６、２８が導電性であるかまたは非導電性１７であるかを決定する。
いくつかの実施形態では、有機半導体層２２は多結晶であり、凹凸部分２８で平滑部分２４、２６よりも少なくとも約１０倍細かい平均粒径を有する。
【００１１】
図２は図１に示した誘電体層１８の同じ部分の上面図を与えている。この上面図が示すように、各々の平滑領域３０、３２は誘電体層１８の表面３６の凹凸領域３４の中に離れた内部穴、すなわちアイランドを形成する。その結果、凹凸領域３４は誘電体層１８の平滑領域３０、３２と横方向に境界を接し、それらを横方向で取り囲む。それが理由で、平滑領域３０、３２に面する有機半導体層２２の導電性部分２４、２６は半導体層２２の非導電性部分２８によって横方向に取り囲まれて横方向に分離される。各々の平滑領域３０上で、図１の連続的半導体層２２から多数の電子デバイスを作製することが可能であり、それでもまだ他の平滑領域３２上の電子デバイスから横方向で電気的に隔絶される。
【００１２】
図１は連続的な有機半導体層２２の導電性部分２４、２６から作製される電気的に隔絶されたＯＦＥＴ１２、１４を示している。各々のＯＦＥＴ１２、１４は付随する三つ揃いの電極群（４０、４４、４８）と（４２、４６、５０）を有する。電極群４０〜５０のための例の材料にはプラチナ（Ｐｔ）、パラジウム（Ｐｄ）、銀（Ａｇ）、銅（Ｃｕ）、および金（Ａｕ）といった金属、ポリアニリンおよびポリチオフェンといった導電性ポリマー、および銀エポキシ・ペーストおよびグラファイト・ペーストといった導電性ペーストが含まれる。各々の三つ揃いはゲート電極４０、４２、ソース電極４４、４６、およびドレイン電極４８、５０を含む。ＯＦＥＴ１２、１４は、単一の有機半導体層２２の導電性部分２４、２６から加工される能動性の半導体チャネルを有する。ＯＦＥＴ１２、１４はまた、部分的に誘電体層１８の平滑領域から形成されたゲート誘電体構造も含む。いくつかの実施形態では、ゲート誘電体構造はまた、凹凸パターン化された誘電体層１８の間に配置された第２の誘電体層（図示せず）およびゲート電極４０、４２も含む。
【００１３】
凹凸領域３４は有機半導体層２２の非導電性部分２８にとって望ましい高抵抗値を作り出すのに適した凹凸を有するように構築される。凹凸領域３４は有機半導体層２２の近隣部分２８の厚さの約０．２倍またはそれを超える厚さを有することが好ましい。ここでは、凹凸表面領域の厚さは表面領域の最高のピーク４４と最低の谷４４の間の垂直方向の距離である。凹凸領域３４では、隣り合うピーク４４、４５間の平均の横方向距離で測定した凹凸密度は最高のピークと最低の谷の間の垂直方向の距離よりも小さいことが好ましい。例えば、もしも有機半導体層２２が５０ナノメートル（ｎｍ）の厚さであれば、隣接する凹凸領域３４は１０ｎｍまたはそれを超えるピーク−谷の最大高さと１０ｎｍまたはそれを下回る平均の隣接ピーク間分離を有するべきである。
【００１４】
図３は、例えば図１に示したように多数のＯＦＥＴが連続的有機半導体層を共有するＩＣを製造するための一方法６０を例示している。方法６０の工程は構造７１〜７５を作り出し、それらは図４に示されている。
【００１５】
方法６０は平板状の上面８２を備えた誘電体または半導体の基板１６、および構造７１のように上面８２上に配置された複数のゲート電極４０を供給する工程（工程２４）を含む。例の基板１００にはシリコン、シリカ・ガラスのような無機材料、または軽量かつ／または可撓性の有機ポリマーが含まれる。上面８２へのゲート電極４０の加工にはアルミニウム（Ａｌ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、または金（Ａｕ）のような金属、あるいはチタン／パラジウム／金（Ｔｉ／Ｐｄ／Ａｕ）、チタン／プラチナ／金（Ｔｉ／Ｐｔ／Ａｕ）、窒化タンタル（ＴａＮｘ）、または窒化チタン（ＴｉＮｘ）のような合金のマスク制御型の蒸着、あるいはポリアニリンのような導電性ポリマーの印刷の実施が含まれる。
【００１６】
方法６０は基板１６の平板状の上面８２に連続的な誘電体層１８を形成して構造７２を作り出す工程（工程６２）を含む。誘電体層１８は均一な厚さと平滑な平板状上面３６を有する。例の誘電体層１８にはポリマー層および自己組織化分子の多層が含まれる。そのようなポリマー層または自己組織化分子の多層を形成する工程には従来の溶液による堆積法、浸漬コーティング堆積法、スピン・コーティング堆積法が含まれる。もしも誘電体層１８がその後に続く有機半導体の溶液堆積法のための基盤になるのであれば、加熱または照射の工程がそのようなポリマー層を硬化させてその中に架橋を生じさせることが好ましい。
【００１７】
方法６０は連続的な誘電体層１８の上面３６を凹凸パターン化して構造７３を作り出す工程（工程６３）を含む。上面３６の上に平滑と凹凸の表面領域３０、３４のパターンを作り出す。凹凸パターン化は各々のゲート電極４０の上に別々の平滑領域３０を位置合わせする。凹凸パターン化はまた、各々の平滑領域３０が１つの凹凸表面領域３４内の別々のアイランドであり、それによって凹凸領域３４が境界として接する平滑領域３０を横方向に取り囲むことを保証する。
【００１８】
凹凸パターン化を生じさせる工程には誘電体層１８を物理的に表面軟化させる工程、スタンプ８６の凹凸パターン化した表面８４を表面軟化した誘電体層１８に押し当てる工程、誘電体層１８を再硬化させる工程、その後、再硬化した誘電体層１８からスタンプ８６を外す工程が含まれる。表面軟化の部分工程には誘電体層１８を加熱する工程、または溶剤、例えばスタンプ８６の表面８４をインク付けする溶剤で誘電体層１８の表面３６を部分的に溶解する工程が含まれる。表面軟化した誘電体層１８内で、スタンプ表面８４の形状特徴を押し当てることが分子を再配分して平滑と凹凸の領域３０、３４のパターンを作り出す。そのパターンはスタンプ８６の表面８４上の対応するパターンのコピーである。押し当ての部分工程はスタンプ表面８４上の形状特徴を誘電体層１８内に、誘電体層１８の厚さよりも小さいかまたは大きい深さまで押し付ける。後者のケースでは、押し当て工程が誘電体層１８内にピークと谷の微細切断アレーを生じさせ、それによって誘電体層１８を凹凸にする。ピークと谷の微細切断アレーを薄膜に施すための技術とスタンプ８６はＮａｔａｌｉｅ  Ｓｔｕｔｚｍａｎｎらによって２００２年８月１６日に出願された米国特許出願番号第２００３／００６２６３５号に述べられており、ここではその全文が参考資料で組み入れられている。再硬化の部分工程には誘電体層１８を再冷却する工程、誘電体層１８を軟化させるのに使用した溶剤を蒸発させる工程、または熱または紫外線照射に晒すことによって誘電体層１８内のポリマーを架橋させる工程が含まれる。溶剤誘導型の軟化に基づく実施形態では、スタンプ８６は上面３６から溶剤が蒸発するのを容易にする気孔を有することが可能である。再硬化およびスタンプ８６の除去後に、上面３６はスタンプ表面８４の凹凸パターンのネガのコピーである凹凸パターンを有する。
【００１９】
凹凸パターン化の工程に関すると、適切なスタンプ８６には凹凸パターン化された硬質スタンプおよびそのような硬質スタンプのポリマー・レプリカが含まれる。凹凸パターン化された硬質スタンプを作製するために様々な方法が利用可能である。ある方法は、シリコン基板の平板状表面のマスク制御型のエッチングを実施して上に凹凸領域のパターンを生じさせる工程を含む。シリコン表面に凹凸を付けるエッチング条件は当業者によく知られている。また別の方法は、電気化学的エッチングを実施してシリコン基板の平板状表面に多孔質の領域を生じさせる工程を含む。その多孔質領域がスタンプの凹凸領域を形成する。また別の方法は、基板の平板状表面に粗い多結晶膜を成長させる、例えばシリコン基板上にタンタル酸バリウムＢａ３Ｔａ５Ｏ１５の膜を成長させる工程を含む。リソグラフィで作製したマスクの制御下で膜を成長させる工程は適切に選択された堆積速度、基板温度、および／または表面処理で多結晶成長の凹凸領域のパターンを生じさせる。また別の方法は、シリコンまたはＳｉＯ２基板の平板状表面にＴｉＯ２またはＡｌ２Ｏ３粒子のマスク制御型の蒸着を実施して上に粒子パターンを形成する工程を含む。粒子は１ｎｍから数十ｎｍの範囲の直径を有し、スタンプの凹凸領域は粒子が堆積する領域に相当する。ポリマー・レプリカのスタンプを作製するための１つの方法は、硬質スタンプをポリジメチルシロキサン（ＰＤＭＳ）のようなエラストマーのための前駆体混合物でコーティングする工程、その混合物を、例えば紫外光への露光を通じて硬化させて架橋エラストマーを形成する工程、その後、硬化したエラストマーのレプリカを硬質スタンプから剥がし取る工程を含む。
【００２０】
方法６０は、誘電体層１８の凹凸パターン化された表面３６の上に連続的な有機半導体層２２を、例えば約５０ｎｍから約１００ｎｍの厚さに堆積させ、それによって構造７４を作り出す工程（工程６４）を含む。その堆積法は凹凸パターン化した誘電体層１８の表面上に有機半導体を蒸気もしくは溶液で堆積させる工程、または有機半導体をスピン・コートする工程を含む。例の蒸着法は約１０−５Ｔｏｒｒまたはそれを下回る圧力に維持された真空容器中でペンタセンを含むボートを２００℃以上に加熱し、それにより、表面３６の上にペンタセンの蒸発−堆積を引き起こす工程を含む。例のスピン・コート法は１ミリリットルのクロロホルム中の約１ミリグラムの位置規則性ポリ（３−ヘキシルチオフェン）の溶液を形成する工程、凹凸パターン化した表面３６をその溶液の一部でコーティングする工程、表面３６を約１，０００回転／分で回転させて上に薄膜を形成する工程を含む。凹凸パターン化した誘電体層１８上への半導体の堆積は、結果として得られる有機半導体層２２上で平滑と凹凸の領域３０、３４の対応するパターンを生じさせる。
【００２１】
誘電体層１８の凹凸領域３４と垂直方向に境界を接する有機半導体層２２の部分２８は、誘電体層１８の平滑領域３０と垂直方向に境界を接する有機半導体層２２の部分２４よりも実質的に高い層内抵抗率を有する。凹凸パターン化は、有機半導体層２２の高抵抗部分２８に関する単位表面長さ当たりの最終抵抗率対低抵抗部分２４の抵抗率の比率が１０またはそれを超え、好ましくは１００またはそれを超えるように選択される。そのような高い抵抗率の比は、半導体層２２の異なる平滑部分２４が互いから電気的に隔絶されるのを保証する。この堆積法は、誘電体層１８の凹凸領域３４内の最大のピーク−谷高さの５倍以下の有機半導体層２２の厚さを生じさせることが好ましい。
【００２２】
方法６０は、ＩＣ７５で示したように各々の平滑表面領域３０の上で有機半導体層２２上に一対のソースとドレイン電極４４、４８を形成する工程（工程６５）を含む。例の形成工程には金属または合金の蒸発−堆積を実施する工程、ゲート電極４０の加工に関して述べたような導電性ポリマーを印刷する工程、あるいはソースおよびドレイン電極用の別の構造体を有機半導体層２２の上面に貼り合わせる工程が含まれる。平滑領域３０の上でドレインとソース電極４４、４８の対を位置合わせすることは、電極４４、４８を物理的に接続する半導体チャネルが有機半導体層２２の低抵抗部分２４の少なくとも１つであることを保証する。この位置合わせはまた、付随するゲート電極４０がＯＦＥＴ１２の動作時に有機半導体チャネルの導電度を制御するように位置決めされることも保証する。
【００２３】
方法６０は保護カバーの誘電体層、金属の相互接続層、およびＩＣ基板１６上のＯＦＥＴ１２の電極４０、４４、４６および他のデバイスのコンタクトを形成するためのさらなる従来処理工程を含むことが可能である。
【００２４】
図５は、単一の有機半導体層の凹凸パターン化が同じ半導体層を共有する能動性デバイス間の電気的隔絶を作り出すＩＣを加工するための貼り合わせ法９０を例示している。方法９０の工程は図６に示した構造１２１〜１２５を作り出す。
【００２５】
方法９０は、その上面１０２が構造１２１に示した対のようなソースとドレイン電極４４、４８の対を含む誘電体または半導体の基板１００を供給する工程（工程９１）を含む。例の基板には無機材料またはオープンリール式の処理に適した可撓性のポリマーが含まれる。電極４４、４８の加工には金属、例えばＡｌ、Ｃｕ、Ｎｉ、もしくはＡｕ、または合金、例えばＰｄＡｕ、ＡｕＢｅ、もしくはＴａＮｘの蒸発−堆積を実施する工程、あるいはポリアニリンのような導電性ポリマーを印刷する工程が含まれる。
【００２６】
方法９０は基板１００の上面１０２の上に連続的な有機半導体層２２を形成する工程（工程９２）を含む。連続的な半導体層２２は構造１２２に示したように均一な厚さと平滑な上面１０６を有する。形成工程９２は上面１０２の上への有機半導体の溶液もしくは蒸気の堆積、または上面１０２の上への有機半導体のスピン・コーティングを含む。有機半導体層２２は薄く、連続的な多結晶膜であり、例えば位置規則性のポリ（３−ヘキシルチオフェン）またはペンタセンの膜である。
【００２７】
方法９０は連続的な有機半導体層２２の上面１０６を凹凸パターン化する工程（工程９３）を含む。凹凸パターン化の工程は有機半導体層２２を表面軟化させる工程、凹凸パターン化したスタンプ表面８４を軟化した有機半導体層２２に押し当てる工程、半導体層２２を再硬化させる工程、およびその後、半導体層２２からスタンプ８６を取り除く工程を含む。そのような凹凸パターン化のために適切なスタンプ８６は図３の方法６０の工程６３に関して説明された。同様に、上記の表面軟化、押し当て、および再硬化の部分工程に適した処理法もやはり上記の工程６３の誘電体層１８を凹凸パターン化する工程６３に関して述べられている。凹凸パターン化は有機半導体層２２の上面１０６内に平滑と凹凸の領域３０、３４のパターンを作り出す。凹凸パターン化はソースとドレイン電極４４、４８の各々の対の上に別々となった平滑領域３０を整列させる。さらに、凹凸パターン化は各々の平滑領域３０が凹凸領域３４のうちの１つの中で別々のアイランドを形成する原因となる。その結果、凹凸領域３４は境界を接する平滑領域３０を横方向で取り囲み、それにより、表面１０６の上で平滑表面領域３４を他の平滑表面領域から隔絶する。
【００２８】
スタンプ８６を有機半導体に押し当てている間に、圧力、熱またはスタンプをインク付けする溶剤が上面１０６を軟化させる。それが理由で、スタンプ８６から加わる圧力が上面１０６内で有機半導体を再配分することが可能となり、それにより、平滑と凹凸の表面領域３０、３４のパターンを形成する。表面領域３０、３４で形成されたパターンはスタンプ８６のパターン化された表面８４上の平滑と凹凸の領域のパターンのネガのコピーである。冷却または溶剤の蒸発が半導体層２２を再硬化させ、有機半導体層２２からスタンプ８６を取り除く前に凹凸パターンを固める。
【００２９】
凹凸パターン化は平滑領域３０と境界を接する有機半導体層２２の部分２４を、ソースとドレイン電極４４、４８の各々の対の上に位置合わせする。その結果、有機半導体層２２の相対的に低い抵抗率の部分２４がＯＦＥＴの能動性の半導体チャネルを形成する。さらに、各々の能動性半導体チャネルは有機半導体層２２の高抵抗率部分２８、すなわち凹凸表面領域３４に接して位置する部分で形成されたバリヤによって他の能動性チャネル（図示せず）から離される。
【００３０】
方法９０は、平滑領域３０の各々の上にゲート構造１０４を形成し、それにより、多数のＯＦＥＴ１２が同じ連続的有機半導体層２２を共有するＩＣ１２５を作り出す工程（工程９４）を含む。ゲート構造１０４を形成するのに様々な方法が利用可能である。
【００３１】
第１の方法は可撓性基板１６上にゲート構造１０４を加工する工程、およびその後、ゲート構造１０４を凹凸パターン化された構造１２４に貼り合わせてＩＣ１２５を作り出す工程を含む。物理的な貼り合わせを使用してＩＣを作り出す方法は２００３年７月２２日に発行されたＺｈｅｎａｎ  Ｂａｏらの米国特許第６，５９６，５６９号（‘５６９）に述べられており、これはその全文が参考資料でここに組み入れられている。適切な可撓性基板１６にはポリエチレン、ポリプロピレン、ポリイミド、ポリエステル、ポリアクリレート、またはＰＤＭＳの可撓性ポリマーが含まれる。ゲート構造１０４の加工には、例えば蒸発−堆積または印刷の処理によって可撓性基板１６の上に１つまたは複数のゲート電極４０を形成する工程が含まれる。この１つまたは複数のゲート電極４０は金属、合金、またはソースとドレイン電極４４、４８に関して既に述べた印刷可能な導電性ポリマーのうちの１つで作製される。ゲート構造１０４の加工はまた、例えば液体のポリマー前駆体をスピン・コートすることによって基板１０４上に連続的なポリマー誘電体層１８を形成する工程、およびその後、前駆体を硬化させてポリマー分子を架橋させる工程を含む。貼り合わせ構造１０４と１２４が一体にあり続けることを確実化するために、貼り合わせの前に誘電体層１８または有機半導体層２２に接着層が塗布されることも可能である。構造１２４へのゲート構造１０４の物理的貼り合わせは、平滑表面領域３０と境界を接する半導体層２２の部分２４の前方に位置合わせされるべきゲート構造１０４を位置決めする工程を含む。この位置合わせは、一対のソースとドレイン電極４４、４８を物理的に接続する有機半導体チャネルをゲート電極４０が制御することを可能にするように構成される。最終的なＩＣ１２５で、誘電体層１８のコンタクト表面１０６と凹凸表面領域３４の間に、表面の凹凸に起因する隙間が生じる可能性がある。
【００３２】
代替となる第２の方法は従来の１層ずつの方式を介して構造１２４の上に直接ゲート構造１０４を形成する。この代替方法は溶液法または真空蒸着法またはスピン・コート法を実施する工程、および有機半導体層２２上にゲート誘電体層１８を作り出すための硬化を含む。この代替方法はソースとドレイン電極４４、４８の加工に関して既に述べた方法によって誘電体層１８の上に１つまたは複数のゲート電極４０を形成する工程を含む。この形成工程は、ソースとドレイン電極４４、４８の対を物理的に接続する低抵抗率の有機半導体チャネルを制御するように最終的ゲート電極４０が構成されるようにゲート電極４０を平滑領域３０の上に位置合わせする。この代替方法は保護用の最上部誘電体層１６、金属の相互接続層（図示せず）、および様々な電極４０、４４、４８のための電気的コンタクト（図示せず）を形成する工程を含むことが可能である。
【００３３】
本開示を考慮に入れると、説明した方法および構造が連続的な有機半導体層２２に他の半導体デバイス、例えばダイオードおよび発光ダイオードを組み入れることが可能であることは当業者にとって明らかであろう。それらの半導体デバイスが平滑領域と垂直方向に境界を接する半導体の部分から形成され、かつ横方向に境界を接する半導体層の凹凸表面領域によって平滑領域が横方向で取り囲まれることを前提とすると、凹凸パターン化はそれらの半導体デバイスを横方向に隔絶するであろう。
【００３４】
図１に示したＩＣ１０、および／または図４と６に示した構造７１〜７５、１０４、１２１〜１２５の様々な層と素子を加工するために、当該技術で知られている他の技術および材料が使用される可能性がある。
【００３５】
本明細書、図面、および本出願の特許請求項を考慮に入れると、本発明のその他の実施形態は当業者にとって明らかであろう。
【図面の簡単な説明】
【００３６】
【図１】連続的な半導体膜から多数の有機の電界効果型トランジスタ（ＯＦＥＴ）が作製される集積回路（ＩＣ）の一部分を示す断面図である。
【図２】図１に示したＩＣの同じ部分に配置された凹凸パターン化された誘電体層を示す上面図である。
【図３】図１のＩＣと同様のＩＣを製造する方法を示すフロー図である。
【図４】図３の製造方法の工程によって作製される構造を示す断面図である。
【図５】ＩＣを製造するための別の選択肢となる方法を示すフロー図である。
【図６】図５の製造方法の工程によって作製される構造を示す断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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