(57)【要約】【課題】クロストーク耐性に優れた並走配線および集積回路を提供すること。【解決手段】基準方向に並設された複数の差動線路（Ｌ１、Ｌ２、Ｌ３）からなる並走配線であって、前記各差動線路（Ｌ１、Ｌ２、Ｌ３）はほぼ平行な二つの配線（Ｌ１ａ，Ｌ１ｂ、Ｌ２ａ，Ｌ２ｂ、Ｌ３ａ，Ｌ３ｂ）からなり、前記二つの配線は前記基準方向に対して斜め方向に対向する位置関係をなす。【選択図】    図１
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【特許請求の範囲】
【請求項１】
基準方向に並設された複数の差動線路からなる並走配線であって、
前記各差動線路はほぼ平行な二つの配線からなり、前記二つの配線は前記基準方向に対して斜め方向に対向する位置関係をなすことを特徴とする並走配線。
【請求項２】
前記基準方向は水平方向であることを特徴とする請求項１に記載の並走配線。
【請求項３】
前記基準方向は垂直方向であることを特徴とする請求項１に記載の並走配線。
【請求項４】
前記差動線路の一方の配線は、該一方の配線に隣接する他の前記差動線路との間の結合係数が規定値未満となる位置に設けられることを特徴とする請求項１に記載の並走配線。
【請求項５】
前記差動線路は、前記二つの配線を互いに接触させずに縒り合わせてなることを特徴とする請求項１に記載の並走配線。
【請求項６】
前記差動線路の前記二つの配線を縒り合わせる縒り合わせ箇所は、該差動線路に隣接する他の前記差動線路における２つの縒り合わせ箇所間のほぼ中央付近に位置することを特徴とする請求項１に記載の並走配線。
【請求項７】
前記差動線路の前記二つの配線を縒り合わせる縒り合わせ箇所に隣接する他の前記差動線路の配線に、切り欠き部を設けたことを特徴とする請求項１に記載の並走配線。
【請求項８】
前記差動線路の一つの配線と前記差動線路に隣接する他の前記差動線路の一つの配線とが同じ層に位置することを特徴とする請求項３に記載の並走配線。
【請求項９】
前記各差動線路における二つの配線の間に層間絶縁膜を設けたことを特徴とする請求項１に記載の並走配線。
【請求項１０】
基準方向に並設されたほぼ平行な二つの配線からなる少なくとも１つの第１の差動線路と、
前記基準方向に並設されたほぼ平行な二つの配線からなる少なくとも１つの第２の差動線路と、を備え、
前記第１の差動線路の一方の配線と該一方の配線に隣接する前記第２の差動線路の一方の配線とが前記基準方向に対して斜め方向に対向する位置関係をなすことを特徴とする並走配線。
【請求項１１】
前記基準方向は水平方向であることを特徴とする請求項１０に記載の並走配線。
【請求項１２】
前記基準方向は垂直方向であることを特徴とする請求項１０に記載の並走配線。
【請求項１３】
前記第１の差動線路の一方の配線は、該一方の配線に隣接する前記第２の差動線路との間の結合係数が規定値未満となる位置に設けられることを特徴とする請求項１０に記載の並走配線。
【請求項１４】
前記差動線路は、前記二つの配線を互いに接触させずに縒り合わせてなることを特徴とする請求項１０に記載の並走配線。
【請求項１５】
前記差動線路の前記二つの配線を縒り合わせる縒り合わせ箇所は、該差動線路に隣接する他の前記差動線路における２つの縒り合わせ箇所間のほぼ中央付近に位置することを特徴とする請求項１０に記載の並走配線。
【請求項１６】
前記差動線路の前記二つの配線を縒り合わせる縒り合わせ箇所に隣接する他の前記差動線路の配線に、切り欠き部を設けたことを特徴とする請求項１０に記載の並走配線。
【請求項１７】
前記差動線路の一つの配線と前記差動線路に隣接する他の前記差動線路の一つの配線とが同じ層に位置することを特徴とする請求項１２に記載の並走配線。
【請求項１８】
前記各差動線路における二つの配線の間に層間絶縁膜を設けたことを特徴とする請求項１０に記載の並走配線。
【請求項１９】
請求項１に記載の並走配線を備えたことを特徴とする集積回路。
【請求項２０】
請求項１０に記載の並走配線を備えたことを特徴とする集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動線路を用いた並走配線および集積回路に関する。
【背景技術】
【０００２】
ＬＳＩはスケーリング則を指導原理とした微細化・高集積化によって、高性能化・高機能化を実現し、現代ＩＴネットワーク社会のハードウェアのすべての信号処理を担っている。高性能プロセッサでは、クロック周波数はＧＨｚを越え、チップサイズもｃｍオーダーとなっている。ひとつのチップには１億個ものＭＯＳトランジスタが集積されており、集積回路の性能は個々のＭＯＳトランジスタの特性向上ばかりでなく、むしろ個々のトランジスタ間を接続する配線技術が回路性能を律速してきている。
【０００３】
これまでのＬＳＩ配線設計は、金属配線を抵抗とコンデンサで構成されるＲＣ集中定数回路で表せるものとして取り扱ってきたが、近年、ＬＳＩの高周波化により、配線のインダクタンス成分が無視できなくなっている。そのため、ＲＣ集中定数回路として長距離配線を設計することが原理的に困難になりつつある。
【０００４】
まさに、長距離配線が回路全体の性能を律速している状況にあり、この配線遅延低減のために、低抵抗金属Ｃｕと低誘電率（ｌｏｗ−ｋ）層間絶縁膜の導入が盛んに検討されている。これは長距離配線を分割して、リピータを挿入してあたかもＲＣ集中定数回路として取り扱えるようにしていることに立脚している。しかし、リピータ数の増加による回路面積、消費電力増加が顕在化してきている。
【０００５】
本来、信号周波数がＧＨｚ、線路長がｃｍになった場合、配線のインダクタンス成分は無視できないためＲＣ集中定数回路として取り扱うことはできず、信号伝送は電磁波伝送として考え、配線を伝送線路として設計することが不可欠である。
【０００６】
一般的に伝送線路は、信号線とグラウンドからなる不平衡伝送線路と、２本の信号線（グラウンドを有する構造もある）からなる差動伝送線路の２種類に分類できる。不平衡伝送線路と比較して差動伝送線路は、コモンモード・ノイズがキャンセル可能であるため、クロストーク耐性に優れている。差動伝送線路構造としては、配線構造の違いから以下の様に分類可能である。
【０００７】
（ｉ）スタックト・ペアライン  （ii）コプレナー・ライン  （iii）マイクロストリップ・ライン  （iv）ストリップ・ライン
ＬＳＩ内の並走配線は近接した多くの長距離配線で構成されており、配線遅延とクロストークの問題が顕在化している。差動伝送線路をＬＳＩ内の並走配線に導入することにより、配線遅延とクロストークが改善できる。現在、ボード上の並走配線は差動伝送線路を水平方向に並べることで実現されている。しかし、ＬＳＩ内に並走配線を設計する場合、ボードと比較して配線設計の点で考慮すべき問題点が多いため、ＬＳＩ独自の並走配線設計方法が必要となってくる。例えば、ＬＳＩ内では配線寸法が小さく、配線の抵抗損成分が無視できない。配線設計の自由度が低いため、構造自体の制限が大きいといった問題がある。集積度を向上させるために配線間距離を狭くした場合、並走配線ではディファレンシャルモード・ノイズが差動配線間のクロストークとして問題になる。（i）〜（iv）の差動伝送線路を用いた並走配線においては、ディファレンシャルモード・ノイズによるクロストークと差動配線間距離の間にはトレードオフの関係が成立する。
【非特許文献１】Dong-Sun Min, and Dietrich W. Langer, "Multiple Twisted Dataline Techniques for Multigigabit DRAM's," IEEE Journal of Solid-State Circuits, Vol. 34, NO. 6, June 1999.
【非特許文献２】Heinz Hoenigschmid, et. al., "A 7F2 Cell and Bitline Architecture Featuring Tilted Array Devices and Penalty-Free Vertical BL Twists for 4-Gb DRAM's," IEEE Journal of Solid-State Circuits, Vol. 35, NO. 5, May 2000.
【非特許文献３】Hideto Hidaka, et. al., "Twisted Bit-Line Architectures for Multi-Megabit DRAM's," IEEE Journal of Solid-State Circuits, Vol. 24, NO. 1, Feb. 1989.
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述した配線構造の差動伝送線路を用いた並走配線には、ＬＳＩ内で設計した場合に以下のような問題点が挙げられる。
【０００９】
ａ）クロストークと配線面積の間にトレードオフの関係がある。：上記（ｉ）〜（iv）
ｂ）特性インピーダンスと配線抵抗の間にトレードオフの関係がある。：上記（ｉ）, (iii), (iv)
ｃ）対になる各配線を互いに接触しないよう水平方向に曲げると、各配線の長さが異なってしまう。これにより、モード変換（差動成分が同相成分に変わる）が生じる。：上記（ii）〜（iv）
ｄ）グラウンドプレーンとして１層必要となるため、配線面積・コストが増大する。：上記（iii），（iv）
このように従来の差動伝送線路では、並走配線を構築する場合、クロストーク、配線面積、特性インピーダンス、損失、曲げ、およびコストの問題を満足することはできないといった状況にある。
【００１０】
本発明の目的は、クロストーク耐性に優れた並走配線および集積回路を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の一態様の並走配線は、基準方向に並設された複数の差動線路からなる並走配線であって、前記各差動線路はほぼ平行な二つの配線からなり、前記二つの配線は前記基準方向に対して斜め方向に対向する位置関係をなす。
【００１２】
本発明の他の態様の並走配線は、基準方向に並設されたほぼ平行な二つの配線からなる少なくとも１つの第１の差動線路と、前記基準方向に並設されたほぼ平行な二つの配線からなる少なくとも１つの第２の差動線路と、を備え、前記第１の差動線路の一方の配線と該一方の配線に隣接する前記第２の差動線路の一方の配線とが前記基準方向に対して斜め方向に対向する位置関係をなす。
【００１３】
本発明の他の態様の集積回路は、上記記載の並走配線を備える。
【発明の効果】
【００１４】
本発明によれば、クロストーク耐性に優れた並走配線および集積回路を提供できる。
【発明を実施するための最良の形態】
【００１５】
以下、実施の形態を図面を参照して説明する。
【００１６】
（第１の実施の形態）
ＬＳＩ（大規模集積回路）内の並走配線において広帯域幅のデータ伝送を行うには、高速な信号を伝達する並走配線技術の確立が必要不可欠である。並走配線に伝送線路を用いることで高速な信号伝送が可能となるが、ＬＳＩ内にグラウンドを作成する場合、抵抗値が非常に大きくなるため、理想的なグラウンドを作成することは困難である。そのため本実施の形態では、グラウンドを必ずしも必要としない差動伝送線路構造を考える。
【００１７】
差動伝送線路を用いた並走配線を設計する場合、上述したようにクロストークと配線面積（配線占有率）が問題となる。クロストークは、配線間の誘導性、容量性の結合によって生じる。これらの結合強度は、配線間の距離にほぼ反比例する。差動伝送線路を構成する２つの配線間では信号の位相差が１８０度であるため、２つの配線に対して等距離にある点ではクロストークがゼロになる。
【００１８】
また、攻撃配線が差動伝送線路の各配線に対して等距離にある場合、攻撃配線から差動伝送線路の各配線へのクロストークは同相となる。この場合、差動伝送線路上の同相ノイズは、差動回路で除去可能である。
【００１９】
本実施の形態では、差動伝送線路の配線構造の縦断面において、対になる配線同士を斜め方向（斜向かい）に配置すること、または各差動伝送線路を互い違いに配置することで、耐クロストーク性能が良く配線面積の小さい並走配線を実現する。
【００２０】
図１は、第１の実施の形態に係る差動伝送線路を用いた並走配線構造を示す縦断面図であり、ダイアゴナル・ペアライン（Ｄｉａｇｏｎａｌ−ｐａｉｒ  ｌｉｎｅ）を示している。
【００２１】
図１に示す差動伝送線路Ｌ１、Ｌ２、Ｌ３は、ＬＳＩ内のＳｉ（シリコン）基板２０上に水平方向へ並べて設けられている。差動伝送線路Ｌ１、Ｌ２、Ｌ３は、それぞれ対をなすほぼ平行な信号配線Ｌ１ａ，Ｌ１ｂ、Ｌ２ａ，Ｌ２ｂ、Ｌ３ａ，Ｌ３ｂからなり、各差動伝送線路の信号配線同士は水平方向（基準方向）に対して斜め方向に向かい合う位置関係をなす対角構造となっている。各差動伝送線路の配線間にはＩＬＤ（層間絶縁膜）１０が設けられている。
【００２２】
各信号配線Ｌ１ａ，Ｌ１ｂ、Ｌ２ａ，Ｌ２ｂ、Ｌ３ａ，Ｌ３ｂは、アルミニウム等の金属からなり、ＩＬＤ１０はＳｉＯ２等からなる。なお、水平方向へ並ぶ信号配線Ｌ１ａ，Ｌ２ａ，Ｌ３ａを含む層をＭ３層、ＩＬＤ１０をＩＬＤ層、水平方向へ並ぶ信号配線Ｌ１ｂ，Ｌ２ｂ，Ｌ３ｂを含む層をＭ２層と称す。
【００２３】
図２の（ａ），（ｂ）は、従来例と本第１の実施の形態に係る差動伝送線路を比較するための縦断面図であり、（ａ）は従来のコプレナーライン（Ｃｏ−ｐｌａｎａｒ  ｌｉｎｅ）、（ｂ）は本第１の実施の形態によるダイアゴナル・ペアラインの差動伝送線路を示している。なお、図２の（ａ），（ｂ）のＭ３層の各信号配線の厚さは約０．９μｍ、ＩＬＤ層の厚さは約１μｍ、Ｍ２層の各信号配線の厚さは約０．６μｍである。
【００２４】
図２の（ａ）に示すコプレナーラインは、信号配線が無損失で差動インピーダンスＺdiffが１００Ωとなる場合、配線幅Ｗと配線間距離ｄとの関係が下表１に示すようになる。配線幅Ｗは１μｍから２０μｍまでを示している。なお、配線幅Ｗを一定として配線間距離ｄを変えることによりＺdiffを調整できる。
【００２５】
【表１】
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【００２６】
また、図２の（ｂ）に示すダイアゴナル・ペアラインは、信号配線が無損失で差動インピーダンスＺdiffが１００Ωとなる場合、配線幅Ｗと配線間距離ｄとの関係が下表２に示すようになる。この場合も、配線幅Ｗを一定として配線間距離ｄを変えることによりＺdiffを調整できる。
【００２７】
【表２】
2005101587.tif 000004
【００２８】
図３は、結合係数の計算法を示す縦断面図である。差動伝送線路はコモンモード雑音を打ち消すことができる。しかし、攻撃配線と各信号配線との間の結合強度が異なると、攻撃配線からの雑音は差動伝送線路の信号配線に影響を与える。図３に示すように攻撃配線ＬＡを任意の位置に置くことで、攻撃配線ＬＡと差動伝送線路Ｌ１との間の結合係数を計算する。結合係数Ｋは、下式（１）のように定義される。
【００２９】
【数１】
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【００３０】
ここで、Ｍは相互インダクタンスであり、ＬlineとＬaggressorは、それぞれ差動伝送線路と攻撃配線の自己インダクタンスである。結合係数の導出には、２次元電磁界シミュレータ（Ａｎｓｏｆｔ社、２Ｄ  ｅｘｔｒａｃｔｏｒ）を用いる。
【００３１】
図４の（ａ），（ｂ），（ｃ）は、図３の計算法を用いて計算した従来例と本第１の実施の形態に係る差動伝送線路と攻撃配線の間の結合係数の分布を示す画像であり、（ａ）は従来のコプレナーライン、（ｂ）は本第１の実施の形態による第１のダイアゴナル・ペアライン、（ｃ）は本第１の実施の形態による第２のダイアゴナル・ペアラインの分布を示している。
【００３２】
これらの差動伝送線路は、信号配線が無損失で差動インピーダンスＺdiffが１００Ωとなるように設計されており、長距離配線特性に優れている。各信号配線（Ｓ１，Ｓ２）の配線幅Ｗは４μｍである。図４の（ａ），（ｂ），（ｃ）では結合強度が濃淡で示されている。結合係数は、差動伝送線路と攻撃配線との間の距離が長くなるほど小さくなる。
【００３３】
図４の（ｂ），（ｃ）において、ＩＬＤ（層間絶縁膜）の厚さＤILDは、それぞれ１μｍと３μｍである。Ｓｉ−ＣＭＯＳプロセスで実現可能な層間絶縁膜を考えると、厚さが配線膜厚と同程度から数倍程度（０．０１〜５０μｍ、例えば３μｍ）のＩＬＤが実現可能である。図４の（ｃ）に示す厚いＩＬＤの場合、図４の（ｂ）に示す薄いＩＬＤの場合に比べて、垂直方向の結合係数は小さくなる。図４の（ｂ）におけるＢ点と図４の（ｃ）におけるＣ点の結合係数は、それぞれ約０．２と約０．０５である。
【００３４】
図５の（ａ），（ｂ），（ｃ）は、従来例と本第１の実施の形態に係る差動伝送線路を用いた並走配線構造を示す縦断面図であり、（ａ）は従来のコプレナーライン（ＴｙｐｅＡ）、（ｂ）は本第１の実施の形態による第１のダイアゴナル・ペアライン（ＴｙｐｅＢ）、（ｃ）は本第１の実施の形態による厚いＩＬＤを介する第２のダイアゴナル・ペアライン（ＴｙｐｅＢ’）を示している。図５の（ａ），（ｂ），（ｃ）に示す各差動伝送線路Ｌ１、Ｌ２、Ｌ３の間には、水平方向にｇμｍの間隔が設けられている。対になる各信号配線Ｌ１ａ，Ｌ１ｂ、Ｌ２ａ，Ｌ２ｂ、Ｌ３ａ，Ｌ３ｂは、差動の信号を送信する。
【００３５】
図６は、図５の（ａ），（ｂ），（ｃ）に示した各並走配線構造における差動伝送線路間の距離と結合係数の関係を示す図である。図６では、結合係数Ｋを差動伝送線路間の距離ｇの関数として示している。なお、回路のノイズマージンを５％とした場合には、クロストークの評価指標として結合係数Ｋ＜０．１が要求される。この結合係数「０．１」を規定値と称す。すなわち、この規定値はノイズマージンにより決まる。
【００３６】
図６から分かる通り、ＴｙｐｅＢ’のように、ＬＳＩプロセスで作成可能な範囲内においてＩＬＤを厚くすることにより、差動伝送線路間の結合係数を小さくすることができる。ここで、Ｋ＜０．１を満たす並走配線間隔（例えば、差動伝送線路Ｌ１の信号配線Ｌ１ａ左端と差動伝送線路Ｌ２の信号配線Ｌ２ａ左端との距離）は、ＴｙｐｅＡでは１４．７μｍ以上、ＴｙｐｅＢでは１３．４μｍ以上、ＴｙｐｅＢ’では６．８μｍ以上となる。この場合、図５の（ｃ）では、例えば差動伝送線路Ｌ３の信号配線Ｌ３ａは、この信号配線Ｌ３ａに隣接する差動伝送線路Ｌ２との間の結合係数Ｋが０．１未満である位置に設けられる。なお、並走配線構造における各並走配線間隔は、必ずしも一定である必要はない。
【００３７】
図７は、アイパターン（Ｅｙｅ−ｐａｔｔｅｒｎ）をシミュレーションする装置の構成を示す図である。図７において、ランダム信号源１は１００Ωの抵抗２を介して差動伝送線路特性を表す差動Ｓパラメータ（Differential  S-parameter）３に接続されており、さらに差動Ｓパラメータ３は１００Ωの抵抗４に接続されている。
【００３８】
アイパターンをシミュレーションするために、まず、３次元電磁界シミュレータ（ＣＳＴ社、ＭＷ−Ｓｔｕｄｉｏ）を用いて、本第１の実施の形態によるダイアゴナル・ペアラインの各信号配線の差動Ｓパラメータを求める。この差動Ｓパラメータを図７の差動Ｓパラメータ３とし、ランダム信号源１から、立ち上がり時間を周期の５％としたパルス波を出力する。そして、シミュレーションされる点Ｃのアイパターンを回路シミュレータ（ＡＤＳ：Ａｄｖａｎｃｅｄ  Ｄｅｓｉｇｎ  Ｓｙｓｔｅｍ、Ａｇｉｌｅｎｔ社）で求める。
【００３９】
図８の（ａ），（ｂ），（ｃ）は、差動Ｓパラメータ３が示す伝送線路の長さＬが１ｃｍである場合の時間領域波形（Time  Domain  Waveform）を示す図である。図８の（ａ），（ｂ），（ｃ）は、それぞれ図７に示すＡ，Ｂ，Ｃ点における時間領域波形を示している。
【００４０】
図９の（ａ），（ｂ）は、差動Ｓパラメータ３が示す伝送線路の長さＬが１ｃｍである場合の図７に示すＣ点におけるアイパターンを示す図であり、（ａ）は信号周波数ｆが１０ＧＨｚである場合、（ｂ）は信号周波数ｆが２０ＧＨｚである場合を示している。これらのアイパターンは図８の（ｃ）に示す時間領域波形から導出される。信号周波数ｆ＝２０［ＧＨｚ］以下においてアイ（ｅｙｅ）が開いていることが分かる。なお、信号周波数が２０ＧＨｚであれば、４０Ｇｂｐｓの広帯域幅が得られる。
【００４１】
図１０の（ａ），（ｂ）は、ＬＳＩ内の４０Ｇｂｐｓの８ビット並走配線構造を示す図であり、（ａ）は従来のコプレナーライン、（ｂ）は本第１の実施の形態によるダイアゴナル・ペアラインを示している。従来のコプレナーラインで並走配線を構築する場合、差動伝送線路間の距離ｇは２．５μｍとなり並走配線幅（配線面積）が１１５．１μｍ必要となる。これに対して、本第１の実施の形態によるダイアゴナル・ペアラインを用いた場合は、ｇは−３．８μｍ、並走配線幅が５８．２μｍとなり、並走配線幅を５０％削減することができる。さらに、層間絶縁膜の厚いダイアゴナル・ペアラインを用いることで、広帯域幅で低クロストークな並走配線の実現が可能となる。
【００４２】
図１１は、本第１の実施の形態に係る差動伝送線路を用いた並走配線構造の変形例を示す縦断面図であり、ダイアゴナル・ペアライン（Ｄｉａｇｏｎａｌ−ｐａｉｒ  ｌｉｎｅ）を示している。
【００４３】
図１１に示す差動伝送線路Ｌ１、Ｌ２、Ｌ３は、ＬＳＩ内のＳｉ基板２０上に垂直方向へ並べて設けられている。差動伝送線路Ｌ１、Ｌ２、Ｌ３は、それぞれ対をなす信号配線Ｌ１ａ，Ｌ１ｂ、Ｌ２ａ，Ｌ２ｂ、Ｌ３ａ，Ｌ３ｂからなり、各差動伝送線路の信号配線同士は垂直方向（基準方向）に対して相互に斜向かいの位置関係をなす対角構造をなしている。各差動伝送線路の配線間、および各差動伝送線路間にはＩＬＤ（層間絶縁膜）が設けられている。各信号配線Ｌ１ａ，Ｌ１ｂ、Ｌ２ａ，Ｌ２ｂ、Ｌ３ａ，Ｌ３ｂは、アルミニウム等の金属からなり、ＩＬＤはＳｉＯ２等からなる。
【００４４】
図１１では、例えば差動伝送線路Ｌ２の信号配線Ｌ２ａは、この信号配線Ｌ２ａに隣接する差動伝送線路Ｌ１との間の結合係数Ｋが０．１未満である位置に設けられる。
【００４５】
（第２の実施の形態）
図１２の（ａ），（ｂ）は、本第２の実施の形態に係る差動伝送線路を用いた並走配線構造を示す縦断面図であり、（ａ）はスタックト・ペアライン（Ｓｔａｃｋｅｄ−ｐａｉｒ  ｌｉｎｅ）、（ｂ）はコプレナーライン（Ｃｏ−ｐｌａｎａｒ  ｌｉｎｅ）を示している。
【００４６】
図１２の（ａ）に示す差動伝送線路Ｌ１、Ｌ３は、ＬＳＩ内のＳｉ基板２０上に水平方向へ並べて設けられており、差動伝送線路Ｌ２、Ｌ４は、差動伝送線路Ｌ１、Ｌ３の位置より２層分下方にて水平方向へ並べて設けられている。なお、差動伝送線路Ｌ１、Ｌ３と差動伝送線路Ｌ２、Ｌ４は、水平方向へ互い違いに配置されている。
【００４７】
差動伝送線路Ｌ１、Ｌ２、Ｌ３、Ｌ４は、それぞれ対をなすほぼ平行な信号配線Ｌ１ａ，Ｌ１ｂ、Ｌ２ａ，Ｌ２ｂ、Ｌ３ａ，Ｌ３ｂ、Ｌ４ａ，Ｌ４ｂからなり、各差動伝送線路の信号配線は垂直方向（基準方向）に並べて設けられている。差動伝送線路Ｌ２の信号配線Ｌ２ａと信号配線Ｌ２ａに隣接する差動伝送線路Ｌ１の信号配線Ｌ１ａ，Ｌ１ｂとが、垂直方向に対して斜め方向に対向する位置関係をなしている。また、差動伝送線路Ｌ４の信号配線Ｌ４ａと信号配線Ｌ４ａに隣接する差動伝送線路Ｌ３の信号配線Ｌ３ａ，Ｌ３ｂとが、垂直方向に対して斜め方向に対向する位置関係をなしている。
【００４８】
各差動伝送線路の配線間、および各差動伝送線路間にはＩＬＤ（層間絶縁膜）が設けられている。各信号配線Ｌ１ａ，Ｌ１ｂ、Ｌ２ａ，Ｌ２ｂ、Ｌ３ａ，Ｌ３ｂ、Ｌ４ａ，Ｌ４ｂは、アルミニウム等の金属からなり、ＩＬＤはＳｉＯ２等からなる。
【００４９】
図１２の（ａ）では、例えば差動伝送線路Ｌ２の信号配線Ｌ２ａは、この信号配線Ｌ２ａに隣接する差動伝送線路Ｌ１との間の結合係数Ｋが０．１未満である位置に設けられる。
【００５０】
図１２の（ｂ）に示す差動伝送線路Ｌ１、Ｌ３は、ＬＳＩ内のＳｉ基板２０上に水平方向へ並べて設けられており、差動伝送線路Ｌ２、Ｌ４は、差動伝送線路Ｌ１、Ｌ３の位置より上層または下層にて水平方向へ並べて設けられている。なお、差動伝送線路Ｌ１、Ｌ３と差動伝送線路Ｌ２、Ｌ４は、水平方向へ互い違いに配置されている。
【００５１】
差動伝送線路Ｌ１、Ｌ２、Ｌ３、Ｌ４は、それぞれ対をなすほぼ平行な信号配線Ｌ１ａ，Ｌ１ｂ、Ｌ２ａ，Ｌ２ｂ、Ｌ３ａ，Ｌ３ｂ、Ｌ４ａ，Ｌ４ｂからなり、各差動伝送線路の信号配線は水平方向（基準方向）に並べて設けられている。差動伝送線路Ｌ２の信号配線Ｌ２ａと信号配線Ｌ２ａに隣接する差動伝送線路Ｌ１の信号配線Ｌ１ａ，Ｌ１ｂとが、水平方向に対して斜め方向に対向する位置関係をなしている。また、差動伝送線路Ｌ４の信号配線Ｌ４ａと信号配線Ｌ４ａに隣接する差動伝送線路Ｌ３の信号配線Ｌ３ａ，Ｌ３ｂとが、水平方向に対して斜め方向に対向する位置関係をなしている。また、図１２の（ｂ）に示す差動伝送線路Ｌ１，Ｌ３および差動伝送線路Ｌ２，Ｌ４は同一水平面内にあっても構わない。
【００５２】
各差動伝送線路の配線間、および各差動伝送線路間にはＩＬＤ（層間絶縁膜）が設けられている。各信号配線Ｌ１ａ，Ｌ１ｂ、Ｌ２ａ，Ｌ２ｂ、Ｌ３ａ，Ｌ３ｂ、Ｌ４ａ，Ｌ４ｂは、アルミニウム等の金属からなり、ＩＬＤはＳｉＯ２等からなる。
【００５３】
図１２の（ｂ）では、例えば差動伝送線路Ｌ２の信号配線Ｌ２ａは、この信号配線Ｌ２ａに隣接する差動伝送線路Ｌ１との間の結合係数Ｋが０．１未満である位置に設けられる。
【００５４】
（第３の実施の形態）
図１３の（ａ），（ｂ），（ｃ）は、従来例と本第３の実施の形態に係る差動伝送線路を用いた並走配線構造を示す上面図であり、（ａ）（ｂ）は従来のコプレナーライン、（ｃ）は本第３の実施の形態によるダイアゴナル・ペアラインを示している。
【００５５】
対をなすほぼ平行な信号配線Ｌ１ａ，Ｌ１ｂを折り曲げてＬＳＩ内に設ける場合、従来のコプレナーラインでは、図１３の（ａ）に示すように信号配線Ｌ１ａとＬ１ｂで長さに差が生じる。また、この長さを等しくする場合、図１３の（ｂ）に示すようにビアホール２１，２２を設け、信号配線Ｌ１ｂと信号配線Ｌ１ａとが接触せず交差するよう下部層に通さなければならない。
【００５６】
これに対して本第３の実施の形態によるダイアゴナル・ペアラインでは、図１３の（ｃ）に示すように信号配線Ｌ１ａ，Ｌ１ｂは設けられる層が異なるため、両者は接触せずに交差することができ、これにより両者の長さを等しくすることができる。
【００５７】
（第４の実施の形態）
図１４は、本第４の実施の形態に係る差動伝送線路を用いた並走配線構造を示す縦断面図である。
【００５８】
図１４に示す差動伝送線路Ｌ１、Ｌ２、Ｌ３、Ｌ４は、ＬＳＩ内のＳｉ基板２０上に水平方向へ並べて設けられている。差動伝送線路Ｌ１、Ｌ２、Ｌ３、Ｌ４は、それぞれ対をなすほぼ平行な信号配線Ｌ１ａ，Ｌ１ｂ、Ｌ２ａ，Ｌ２ｂ、Ｌ３ａ，Ｌ３ｂ、Ｌ４ａ，Ｌ４ｂからなる。図１４では、例えば信号配線Ｌ２ａとＬ２ｂの間に信号配線Ｌ１ｂ，Ｌ３ａが設けられており、信号配線Ｌ３ａとＬ３ｂの間に信号配線Ｌ２ｂ，Ｌ４ａが設けられている。
【００５９】
図１４では、例えば差動伝送線路Ｌ３の信号配線Ｌ３ａは、この信号配線Ｌ３ａに隣接する差動伝送線路Ｌ２との間の結合係数Ｋが０．１未満である位置に設けられる。
【００６０】
以上のように第１〜第４実施の形態によれば、各信号配線を斜め方向に配置するダイアゴナル・ペアラインを用いることで、各信号配線を近接させて平行に並べた場合でも、クロストークを小さくすることができる。したがって、従来の並走配線で問題になっていたクロストークと配線面積の間のトレードオフの関係が成立しなくなる。また、特性インピーダンスと配線抵抗の間にトレードオフの関係はない。さらに対になる各配線を曲げても、各配線の長さが等しくなる。また、グラウンドプレーンを必要としない。もちろん、グラウンドプレーンがあっても構わない。
【００６１】
すなわち、従来の差動伝送線路を用いた並走配線では実現不可能だった、クロストーク、配線面積、特性インピーダンス、長距離信号伝送特性、曲げ、コストのすべての面で優れた並走配線を実現できる。
【００６２】
また、差動伝送線路の各配線を互い違いに配置することで、クロストークの影響と配線間の距離を共に小さくできるため、従来用いられていたコプレナーラインやスタックト・ぺアラインに比べて有効である。さらに、同相ノイズの耐性に優れる差動伝送線路をＬＳＩ内に導入することで、並走配線のクロストーク耐性が向上し、広帯域で低クロストークな並走配線構造を実現できる。このように上記各実施の形態によれば、高い配線密度を有し差動配線間のクロストークが低い並走配線および集積回路を提供できる。
【００６３】
（第５の実施の形態）
近年、上述した如きＬＳＩにおいてＥＭＩ（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）ノイズを抑制することは、高速電子機器を開発する場合に必要不可欠である。ＬＳＩ内の配線の多くは、不確実な電流リターンパスを持ち、そして大きな特性インピーダンスを有する。そのため、配線がＥＭＩノイズの主な放射源となっている。
【００６４】
近年、Ｓｉ基板を用いたＬＳＩは微細化による高速化、高集積化に従って、１ｃｍ程度のチップ大きさでＧＨｚ以上のデジタル信号処理を行うようになってきた。そのため、信号波長とＬＳＩの長距離配線長が同じオーダーとなり、長距離配線がアンテナとなりえる状態となっている。
【００６５】
長距離配線を伝送線路として設計する場合、電磁界を伝送線路内に集中させることができるため、ＥＭＩノイズが低減される。差動伝送線路はクロストーク耐性に優れているため、小振幅での信号伝送が可能である。したがって、差動伝送線路を用いることで不平衡伝送線路よりもＥＭＩを低減させることが可能である。
【００６６】
上記第１〜第４の実施の形態では、ＬＳＩ内の長距離配線に、図１の様な対角構造をなす差動伝送線路を用いた。この配線構造を利用することで、上述した様な高配線密度で低クロストークなバスラインが実現できる。しかし、例えば図１の差動伝送線路Ｌ１、Ｌ２、Ｌ３をＬＳＩ内に作成した場合、Ｓｉ基板に近い配線Ｌ１ｂ、Ｌ２ｂ、Ｌ３ｂの方が遠い配線Ｌ１ａ、Ｌ２ａ、Ｌ３ａよりも損失が大きく、配線Ｌ１ｂ、Ｌ２ｂ、Ｌ３ｂと配線Ｌ１ａ、Ｌ２ａ、Ｌ３ａとの損失のアンバランスによってコモンモード成分が生じる。差動伝送線路を伝搬する信号のモードのうち、電磁放射に大きく寄与するのはコモンモードである。したがって、差動伝送線路におけるＥＭＩ対策として、コモンモードを減らす、すなわちモード変換を小さくすることが重要となる。
【００６７】
本第５の実施の形態では、このモード変換を低減させる縒り合わせダイアゴナル・ペアライン（縒り合わせ対角配線構造、Ｔｗｉｓｔｅｄ  Ｄｉａｇｏｎａｌ−ｐａｉｒ  ｌｉｎｅ）を考える。
【００６８】
図１５は、本第５の実施の形態に係る縒り合わせ差動伝送線路を用いた並走配線構造を示す縦断面図であり、縒り合わせダイアゴナル・ペアライン（Ｔｗｉｓｔｅｄ  Ｄｉａｇｏｎａｌ−ｐａｉｒ  ｌｉｎｅ）を示している。また、図１６は図１５に示した並走配線の上面模式図である。なお、図１５，図１６において図１と同一な部分には同符号を付しており、図１５は図１６のＡ−Ａ線に沿った断面図である。
【００６９】
図１５，図１６において、差動伝送線路Ｌ１、Ｌ２、Ｌ３は、ＬＳＩ内のＳｉ基板２０上に水平方向へ並べて設けられている。差動伝送線路Ｌ１、Ｌ２、Ｌ３は、それぞれ対をなすほぼ平行な信号配線Ｌ１ａ，Ｌ１ｂ、Ｌ２ａ，Ｌ２ｂ、Ｌ３ａ，Ｌ３ｂからなり、各差動伝送線路の信号配線同士は水平方向（基準方向）に対して斜め方向に向かい合う位置関係をなす対角構造となっている。各差動伝送線路の配線間にはＩＬＤ（層間絶縁膜）１０が設けられている。
【００７０】
差動伝送線路Ｌ１、Ｌ２、Ｌ３は、それぞれ長手方向の所定の縒り部分Ｌ１Ｔ、Ｌ２Ｔ、Ｌ３Ｔにて、Ｍ３層の信号配線Ｌ１ａ，Ｌ２ａ，Ｌ３ａとＭ２層の信号配線Ｌ１ｂ，Ｌ２ｂ，Ｌ３ｂとが、互いに接触せずに交差し入れ替わっている。
【００７１】
例えば差動伝送線路Ｌ１では、Ｍ３層の信号配線Ｌ１ａが、縒り部分Ｌ１ＴにてＭ３層からＩＬＤ層を介してＭ２層に下がり、Ｍ２層の信号配線Ｌ１ｂが、同じ縒り部分Ｌ１ＴにてＭ２層からＩＬＤ層を介してＭ３層に上がっている。この場合、後述するように、縒り部分Ｌ１Ｔにて信号配線Ｌ１ａとＬ１ｂが互いに接触することのない構造になっている。また、差動伝送線路Ｌ１の縒り部分Ｌ１Ｔは、差動伝送線路Ｌ１に隣接する差動伝送線路Ｌ２における２つの縒り部分Ｌ２Ｔ、Ｌ２Ｔ間のほぼ中央付近に位置する。互いに隣接する差動伝送線路Ｌ２とＬ３、さらにＬｎとＬｎ＋１（ｎ＝１，２，３…）の関係も同様である。
【００７２】
図１７は、上述した縒り合わせダイアゴナル・ペアラインの構造を示す図である。図１７は、図１０の（ｂ）に示したダイアゴナル・ペアラインに本第５の実施の形態の縒り合わせ対角配線構造を適用した斜視図である。図１７では、各差動伝送線路Ｌ１、Ｌ２、Ｌ３、…の縒り部分Ｌ１Ｔ、Ｌ２Ｔ、Ｌ３Ｔ、…に隣接する他の各差動伝送線路Ｌ１、Ｌ２、Ｌ３、…の信号配線Ｌ１ａ，Ｌ１ｂ、Ｌ２ａ，Ｌ２ｂ、Ｌ３ａ，Ｌ３ｂ、…に、それぞれ切り欠き部Ｌ１ａＫ，Ｌ１ｂＫ、Ｌ２ａＫ，Ｌ２ｂＫ、Ｌ３ａＫ，Ｌ３ｂＫ、…が形成されている。図１７では、例えば縒り部分Ｌ１Ｔ付近にＬ２ａＫ、縒り部分Ｌ２Ｔ付近にＬ３ａＫが形成されている。これにより、各縒り部分Ｌ１Ｔ、Ｌ２Ｔ、Ｌ３Ｔ、…にて、信号配線Ｌ１ａ，Ｌ２ａ，Ｌ３ａ…と信号配線Ｌ１ｂ，Ｌ２ｂ，Ｌ３ｂ…とが、互いに接触せずに交差して相手方の層へ入れ替わる際に、各信号配線Ｌ１ａ，Ｌ１ｂ、Ｌ２ａ，Ｌ２ｂ、Ｌ３ａ，Ｌ３ｂ…が近隣の信号配線に接触することがない。
【００７３】
図１８の（ａ）（ｂ）は図１７に示したダイアゴナル・ペアラインの縒り部分を拡大して示す斜視図であり、（ａ）は縒り部分、（ｂ）は切り欠き部を示している。図１８の（ａ）に示すように、縒り部分Ｌ１Ｔの各信号配線Ｌ１ａ、Ｌ１ｂの長さは約１０μｍ、幅は約１μｍであり、図１８の（ｂ）に示すように、各切り欠き部Ｌ１ａＫ、Ｌ１ｂＫの長さは約１２μｍ、幅は約１μｍである。各縒り部分Ｌ１Ｔ、Ｌ２Ｔ、Ｌ３Ｔ、…の長さは各信号配線Ｌ１ａ，Ｌ１ｂ、Ｌ２ａ，Ｌ２ｂ、Ｌ３ａ，Ｌ３ｂ、…の全長に対して極めて短いため、縒り部分での損失は全線に対してずっと少ない。
【００７４】
図１９は、アイパターン（Ｅｙｅ−ｐａｔｔｅｒｎ）をシミュレーションする装置の構成を示す図である。図１９において、ランダム信号源１１，１２はそれぞれ５０Ωの抵抗１３，１４と差動伝送線路特性を表す４端子Ｓパラメータ（S-parameter）１５とに接続されており、さらに４端子Ｓパラメータ１５は５０Ωの抵抗１６，１７に接続されている。
【００７５】
アイパターンをシミュレーションするために、３次元電磁界シミュレータ（ＣＳＴ社、ＭＷ−Ｓｔｕｄｉｏ）を用いて、上記第１の実施の形態によるダイアゴナル・ペアラインと本第５の実施の形態による縒り合わせダイアゴナル・ペアラインの各信号配線の４端子Ｓパラメータを求める。この４端子Ｓパラメータを図１９の４端子Ｓパラメータ１５とし、ランダム信号源１１，１２から、差動疑似乱数ビット列（ＰＲＢＳ）を４端子Ｓパラメータ１５に出力する。そして、回路シミュレータ（ＡＤＳ：Ａｄｖａｎｃｅｄ  Ｄｅｓｉｇｎ  Ｓｙｓｔｅｍ、Ａｇｉｌｅｎｔ社）により、時間領域波形を生成し、シミュレーションされる点Ｃ１，Ｃ２のアイパターンを求める。ＰＲＢＳの電圧は、０．３０Ｖｐ−ｐである。アイパターン図は、差動出力波形（ＯＵＴ、ＯＵＴ￣）を用いて生成される。
【００７６】
図２０の（ａ）（ｂ）（ｃ）は、上記第１の実施の形態によるダイアゴナル・ペアラインに係る図であり、図１９に示す４端子Ｓパラメータ１５が示す伝送線路の長さＬが１ｃｍ、信号速度が１０Ｇｂｐｓである場合の、Ｃ１，Ｃ２点におけるアイパターンを示す図である。（ａ）はＭ３層の信号配線、（ｂ）はＭ２層の信号配線、（ｃ）はディファレンシャルモードのアイパターンを示している。図２０の（ｄ）は、その場合のコモンモードノイズの波形を示す図である。
【００７７】
図２０の（ａ）および（ｂ）に示すように、Ｍ２層の信号配線はＭ３層の信号配線よりも減衰が大きい。Ｍ２層の信号配線は、Ｍ３層の信号配線よりもＳｉ基板２０に近いため、Ｓｉ基板２０から受ける影響が大きく損失も大きいからである。したがって図２０の（ｄ）に示すように、Ｍ２層の信号配線とＭ３層の信号配線との減衰の不平衡のため、コモンモードノイズが生成される。コモンモード電圧は０．０８Ｖｐ−ｐであり、ＥＭＩノイズを生成する。上記第１の実施の形態によるダイアゴナル・ペアラインでは、信号電圧１．８Ｖｐ−ｐの従来の長距離配線に比べて、ＥＭＩノイズの電力を２７ｄＢ低減できる。なお、コモンモード電流は、差動モード電流よりもずっと多い電磁放射とクロストークノイズを生成する。このためＧＨｚ−ＬＳＩにとって、長距離配線においてコモンモード電流を低減することが重要である。
【００７８】
図２１の（ａ）（ｂ）（ｃ）は、本第５実施の形態による縒り合わせダイアゴナル・ペアラインに係る図であり、図１９に示す４端子Ｓパラメータ１５が示す伝送線路の長さＬが１ｃｍ、信号速度が１０Ｇｂｐｓである場合の、Ｃ１，Ｃ２点におけるアイパターンを示す図である。（ａ）はＭ３層の信号配線、（ｂ）はＭ２層の信号配線、（ｃ）はディファレンシャルモードのアイパターンを示している。図２１の（ｄ）は、その場合のコモンモードノイズの波形を示す図である。
【００７９】
図２１の（ａ）および（ｂ）に示すように、縒り合わせダイアゴナル・ペアラインでは、Ｍ２層の信号配線とＭ３層の信号配線のＳｉ基板２０による損失が平均化され、Ｍ２層の信号配線とＭ３層の信号配線の減衰が等しくなる。本第５の実施の形態による縒り合わせダイアゴナル・ペアラインでは、上記第１の実施の形態によるダイアゴナル・ペアラインに比べて、コモンモード電力を２０ｄＢ低減することができ、従来の長距離配線に比べて、コモンモード電力を４７ｄＢ低減することができる。このため本第５の実施の形態による縒り合わせダイアゴナル・ペアラインでは、長距離配線上でＥＭＩノイズを劇的に低減することができる。
【００８０】
図２２は、図１１に示した並走配線構造に本第５の実施の形態の縒り合わせ対角配線構造を適用した部分斜視図である。図２２では、差動伝送線路Ｌ２の縒り部分Ｌ２Ｔに隣接する他の差動伝送線路Ｌ１、Ｌ３の信号配線Ｌ１ｂ、Ｌ３ａに切り欠き部Ｌ１ｂＫ、Ｌ３ａＫが形成されている。これにより、縒り部分Ｌ２Ｔにて、信号配線Ｌ２ａと信号配線Ｌ２ｂとが互いに接触せずに交差して相手方の層へ入れ替わる際に（信号配線Ｌ２ａはＭ５層からＭ４層へ、信号配線Ｌ２ｂはＭ４層からＭ５層へ）、各信号配線Ｌ２ａ，Ｌ２ｂが近隣の信号配線Ｌ１ｂ、Ｌ３ａに接触することがない。具体的には、信号配線Ｌ２ａは、Ｍ５層にてその幅が短くなった状態で斜め方向へ延び、Ｍ５層からＩＬＤ層を経てＭ４層へ下降し、その幅が元に戻った状態でＭ４層における信号配線Ｌ２ｂの仮想延長方向へ延びる。また、信号配線Ｌ２ｂは、Ｍ４層にてその幅が短くなった状態で斜め方向へ延び、Ｍ４層からＩＬＤ層を経てＭ５層へ上昇し、その幅が元に戻った状態でＭ５層における信号配線Ｌ２ａの仮想延長方向へ延びる。
【００８１】
図２３は、上記第５の実施の形態に係る差動伝送線路を用いた並走配線構造の変形例を示す縦断面図であり、縒り合わせダイアゴナル・ペアライン（Ｔｗｉｓｔｅｄ  Ｄｉａｇｏｎａｌ−ｐａｉｒ  ｌｉｎｅ）を示している。
【００８２】
図２３に示す差動伝送線路Ｌ１、Ｌ２、Ｌ３は、ＬＳＩ内のＳｉ基板２０上に垂直方向へ並べて設けられている。差動伝送線路Ｌ１、Ｌ２、Ｌ３は、それぞれ対をなす信号配線Ｌ１ａ，Ｌ１ｂ、Ｌ２ａ，Ｌ２ｂ、Ｌ３ａ，Ｌ３ｂからなり、各差動伝送線路の信号配線同士は垂直方向（基準方向）に対して相互に斜向かいの位置関係をなす対角構造をなしている。各差動伝送線路の配線間、および各差動伝送線路間にはＩＬＤ（層間絶縁膜）が設けられている。
【００８３】
また、隣接する２つの差動伝送線路は、一方の差動伝送線路の下層側の信号配線と他方の差動伝送線路の上層側の信号配線とが同じ層に位置している。例えば、差動伝送線路Ｌ１の信号配線Ｌ１ｂと差動伝送線路Ｌ２の信号配線Ｌ２ａとがＭ６層に位置している。各信号配線Ｌ１ａ，Ｌ１ｂ、Ｌ２ａ，Ｌ２ｂ、Ｌ３ａ，Ｌ３ｂは、アルミニウム等の金属からなり、ＩＬＤはＳｉＯ２等からなる。
【００８４】
図２４は、図２３に示した並走配線構造の部分斜視図である。図２４では、差動伝送線路Ｌ２縒り部分Ｌ２Ｔに隣接する他の差動伝送線路Ｌ１、Ｌ３の信号配線Ｌ１ｂ、Ｌ３ａに切り欠き部Ｌ１ｂＫ、Ｌ３ａＫが形成されている。これにより、縒り部分Ｌ２Ｔにて、信号配線Ｌ２ａと信号配線Ｌ２ｂとが互いに接触せずに交差して相手方の層へ入れ替わる際に（信号配線Ｌ２ａはＭ６層からＭ５層へ、信号配線Ｌ２ｂはＭ５層からＭ６層へ）、各信号配線Ｌ２ａ，Ｌ２ｂが近隣の信号配線Ｌ１ｂ、Ｌ３ａに接触することがない。具体的には、信号配線Ｌ２ａは、Ｍ６層にてその幅が短くなった状態で斜め方向へ延び、Ｍ６層からＩＬＤ層を経てＭ５層へ下降し、その幅が元に戻った状態でＭ５層における信号配線Ｌ２ｂの仮想延長方向へ延びる。また、信号配線Ｌ２ｂは、Ｍ５層にてその幅が短くなった状態で斜め方向へ延び、Ｍ５層からＩＬＤ層を経てＭ６層へ上昇し、その幅が元に戻った状態でＭ６層における信号配線Ｌ２ａの仮想延長方向へ延びる。
【００８５】
図２４では、図２２と比べて並走配線全体の垂直方向の距離（厚さ）を短くすることができるとともに、Ｓｉ基板上での縒り合わせ対角配線構造によりコモンモード成分を低減できるため、ＥＭＩノイズを抑制することができる。また、縒り合わせ配線構造を適用しているため、副次的な効果としてディファレンシャルモードおよびコモンモードのクロストークの低減を図ることができる。
【００８６】
図２５は、図１２の（ａ）に示した並走配線構造に本第５の実施の形態の縒り合わせ配線構造を適用した部分斜視図である。図２５では、各差動伝送線路Ｌ１の信号配線Ｌ１ａと信号配線Ｌ１ｂ、及び各差動伝送線路Ｌ２の信号配線Ｌ２ａと信号配線Ｌ２ｂが、それぞれ縒り部分Ｌ１Ｔ、Ｌ２Ｔにて、互いに接触せずに交差して相手側の層に入れ替わっており（信号配線Ｌ１ａはＭ５層からＭ３層へ、信号配線Ｌ１ｂはＭ３層からＭ５層へ、信号配線Ｌ２ａはＭ４層からＭ２層へ、信号配線Ｌ２ｂはＭ２層からＭ４層へ）、各信号配線Ｌ１ａ、Ｌ１ｂ，Ｌ２ａ、Ｌ２ｂが近隣の信号配線に接触することがない。具体的には各差動伝送線路Ｌ１では、信号配線Ｌ１ａは、Ｍ５層にてその幅が短くなった状態でＭ５層からＩＬＤ層、Ｍ４層、ＩＬＤ層を経てＭ３層へ下降し、Ｍ３層における信号配線Ｌ１ｂの仮想延長方向へ延びその幅が元に戻る。また、信号配線Ｌ１ｂは、Ｍ３層にてその幅が短くなった状態でＭ３層からＩＬＤ層、Ｍ４層、ＩＬＤ層を経てＭ５層へ上昇し、Ｍ５層における信号配線Ｌ１ａの仮想延長方向へ延びその幅が元に戻る。差動伝送線路Ｌ２も同様である。
【００８７】
図２６は、本第５の実施の形態に係る差動伝送線路を用いた並走配線構造の変形例を示す縦断面図であり、縒り合わせスタックト・ペアライン（Ｔｗｉｓｔｅｄ  Ｓｔａｃｋｅｄ−ｐａｉｒ  ｌｉｎｅ）を示している。
【００８８】
図２６に示す差動伝送線路Ｌ１、Ｌ３は、ＬＳＩ内のＳｉ基板２０上に水平方向へ並べて設けられており、差動伝送線路Ｌ２、Ｌ４は、差動伝送線路Ｌ１、Ｌ３の位置より２層分下方にて水平方向へ並べて設けられている。なお、差動伝送線路Ｌ１、Ｌ３と差動伝送線路Ｌ２、Ｌ４は、水平方向へ互い違いに配置されている。
【００８９】
差動伝送線路Ｌ１、Ｌ２、Ｌ３、Ｌ４は、それぞれ対をなすほぼ平行な信号配線Ｌ１ａ，Ｌ１ｂ、Ｌ２ａ，Ｌ２ｂ、Ｌ３ａ，Ｌ３ｂ、Ｌ４ａ，Ｌ４ｂからなり、各差動伝送線路の信号配線は垂直方向（基準方向）に並べて設けられている。差動伝送線路Ｌ２の信号配線Ｌ２ａと信号配線Ｌ２ａに隣接する差動伝送線路Ｌ１の信号配線Ｌ１ａとが、垂直方向に対して斜め方向に対向する位置関係をなしている。さらに、差動伝送線路Ｌ２の信号配線Ｌ２ａと差動伝送線路Ｌ１の信号配線Ｌ１ｂとが同じＭ４層に位置している。また、差動伝送線路Ｌ４の信号配線Ｌ４ａと信号配線Ｌ４ａに隣接する差動伝送線路Ｌ３の信号配線Ｌ３ａとが、垂直方向に対して斜め方向に対向する位置関係をなしている。差動伝送線路Ｌ４の信号配線Ｌ４ａと差動伝送線路Ｌ３の信号配線Ｌ３ｂとが同じＭ３層に位置している。各差動伝送線路の配線間、および各差動伝送線路間にはＩＬＤ（層間絶縁膜）が設けられている。各信号配線Ｌ１ａ，Ｌ１ｂ、Ｌ２ａ，Ｌ２ｂ、Ｌ３ａ，Ｌ３ｂ、Ｌ４ａ，Ｌ４ｂは、アルミニウム等の金属からなり、ＩＬＤはＳｉＯ２等からなる。
【００９０】
図２７は、図２６に示した並走配線構造の部分斜視図である。図２７では、各差動伝送線路Ｌ１の信号配線Ｌ１ａと信号配線Ｌ１ｂ、及び各差動伝送線路Ｌ２の信号配線Ｌ２ａと信号配線Ｌ２ｂが、それぞれ縒り部分Ｌ１Ｔ、Ｌ２Ｔにて、互いに接触せずに交差して相手側の層に入れ替わっており（信号配線Ｌ１ａはＭ５層からＭ４層へ、信号配線Ｌ１ｂはＭ４層からＭ５層へ、信号配線Ｌ２ａはＭ４層からＭ３層へ、信号配線Ｌ２ｂはＭ３層からＭ４層へ）、各信号配線Ｌ１ａ、Ｌ１ｂ，Ｌ２ａ、Ｌ２ｂが近隣の信号配線に接触することがない。具体的には各差動伝送線路Ｌ１では、信号配線Ｌ１ａは、Ｍ５層にてその幅が短くなった状態でＭ５層からＩＬＤ層を経てＭ４層へ下降し、Ｍ４層における信号配線Ｌ１ｂの仮想延長方向へ延びその幅が元に戻る。また、信号配線Ｌ１ｂは、Ｍ４層にてその幅が短くなった状態でＭ４層からＩＬＤ層を経てＭ５層へ上昇し、Ｍ５層における信号配線Ｌ１ａの仮想延長方向へ延びその幅が元に戻る。差動伝送線路Ｌ２も同様である。
【００９１】
図２７では、図２５と比べて並走配線全体の垂直方向の距離（厚さ）を短くすることができるとともに、Ｓｉ基板上での縒り合わせ対角配線構造によりコモンモード成分を低減できるため、ＥＭＩノイズを抑制することができる。また、縒り合わせ配線構造を適用しているため、副次的な効果としてディファレンシャルモードおよびコモンモードのクロストークの低減を図ることができる。
【００９２】
以上のように第５の実施の形態によれば、Ｓｉ−ＬＳＩ内の長距離配線において縒り合わせ対角配線を用いることで、ＥＭＩノイズを低減できるとともに、高い配線密度を有し差動配線間のクロストークが低い並走配線および集積回路を提供できる。
【００９３】
なお、本発明は上記各実施の形態のみに限定されず、要旨を変更しない範囲で適宜変形して実施できる。例えば、上記実施の形態では、差動伝送線路を用いた並走配線について述べたが、本発明はこれに限らず、差動方式による並走線路全般に適用可能である。また本発明は、ＬＳＩに限らず、各種集積回路やボードにも適用可能である。
【図面の簡単な説明】
【００９４】
【図１】第１の実施の形態に係る差動伝送線路を用いた並走配線構造を示す縦断面図。
【図２】従来例と第１の実施の形態に係る差動伝送線路を比較するための縦断面図。
【図３】第１の実施の形態に係る結合係数の計算法を示す縦断面図。
【図４】従来例と第１の実施の形態に係る差動伝送線路と攻撃配線の間の結合係数の分布を示す画像。
【図５】従来例と第１の実施の形態に係る差動伝送線路を用いた並走配線構造を示す縦断面図。
【図６】従来例と第１の実施の形態に係る各並走配線構造における差動伝送線路間の距離と結合係数の関係を示す図。
【図７】第１の実施の形態に係るアイパターンをシミュレーションする装置の構成を示す図。
【図８】第１の実施の形態に係る時間領域波形を示す図。
【図９】第１の実施の形態に係るアイパターンを示す図。
【図１０】第１の実施の形態に係る４０Ｇｂｐｓの８ビット並走配線構造を示す図。
【図１１】第１の実施の形態に係る差動伝送線路を用いた並走配線構造の変形例を示す縦断面図。
【図１２】第２の実施の形態に係る差動伝送線路を用いた並走配線構造を示す縦断面図。
【図１３】従来例と第３の実施の形態に係る差動伝送線路を用いた並走配線構造を示す上面図。
【図１４】第４の実施の形態に係る差動伝送線路を用いた並走配線構造を示す縦断面図。
【図１５】第５の実施の形態に係る縒り合わせ差動伝送線路を用いた並走配線構造を示す縦断面図。
【図１６】図１５に示した並走配線の上面模式図。
【図１７】第５の実施の形態に係る縒り合わせダイアゴナル・ペアラインの構造を示す図。
【図１８】図１７に示したダイアゴナル・ペアラインの縒り部分を拡大して示す斜視図。
【図１９】第５の実施の形態に係るアイパターンをシミュレーションする装置の構成を示す図。
【図２０】第１の実施の形態によるダイアゴナル・ペアラインに係るアイパターンとコモンモードノイズの波形を示す図。
【図２１】第５の実施の形態によるダイアゴナル・ペアラインに係るアイパターンとコモンモードノイズの波形を示す図。
【図２２】図１１に示した並走配線構造に第５の実施の形態の縒り合わせ対角配線構造を適用した部分斜視図。
【図２３】第５の実施の形態に係る差動伝送線路を用いた並走配線構造の変形例を示す縦断面図。
【図２４】図２３に示した並走配線構造の部分斜視図。
【図２５】図１２の（ａ）に示した並走配線構造に第５の実施の形態の縒り合わせ配線構造を適用した部分斜視図。
【図２６】第５の実施の形態に係る差動伝送線路を用いた並走配線構造の変形例を示す縦断面図。
【図２７】図２６に示した並走配線構造の部分斜視図。
【符号の説明】
【００９５】
Ｌ１、Ｌ２、Ｌ３、Ｌ４…差動伝送線路  Ｌ１ａ，Ｌ１ｂ、Ｌ２ａ，Ｌ２ｂ、Ｌ３ａ，Ｌ３ｂ、Ｌ４ａ，Ｌ４ｂ…信号配線  ＬＡ…攻撃配線  １０…ＩＬＤ（層間絶縁膜）  １…ランダム信号源  ２…抵抗  ３…差動Ｓパラメータ  ４…抵抗  ２０…Ｓｉ（シリコン）基板  ２１，２２…ビアホール  Ｌ１Ｔ，Ｌ２Ｔ，Ｌ３Ｔ…縒り部分  Ｌ１ａＫ，Ｌ１ｂＫ、Ｌ２ａＫ，Ｌ２ｂＫ、Ｌ３ａＫ，Ｌ３ｂＫ…切り欠き部  １１，１２…ランダム信号源  １３，１４…５０Ωの抵抗  １５…４端子Ｓパラメータ  １６，１７…５０Ωの抵抗  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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