(57)【要約】【課題】２次電池保護用ＩＣにおける過充電の検出動作のテストに要する時間を短縮する。【解決手段】２次電池保護用ＩＣ１の過充電検出動作のテスト時に、発振回路７の周波数を高くして過充電検出のための遅延時間を短縮し、テストに要する時間を短縮するために、発振回路７の発振周波数を決めている定電流の値を増加させるテスト用制御回路２０を設ける。このテスト用制御回路２０は、定電流２５，２７を追加接続するためのＰチャネルトランジスタ２３，２４と、このＰチャネルトランジスタ２３，２４を、Ｃｏｕｔ端子のハイレベル設定値と、Ｖｓｓ端子より低いレベルのＶ−端子の設定値とに基づきオン制御するための、ヒステリシスインバータ３３とインバータ３４およびＮＡＮＤ素子３５から構成する。【選択図】        図１
2005012852.tif 000002
【特許請求の範囲】
【請求項１】
２次電池の過充電、過放電および過電流を検出して、２次電池を過充電、過放電および過電流から保護する２次電池保護用ＩＣであって、
過充電、過放電および過電流の検出時間を遅延させるための発振回路およびカウンタ回路と、
過充電検出出力端子（Ｃｏｕｔ）とグランド端子（Ｖｓｓ）および充電器マイナス電位入力端子（Ｖ−）のそれぞれの値を入力とし、上記過充電検出出力端子（Ｃｏｕｔ）がハイレベル、上記充電器マイナス電位入力端子（Ｖ−）が上記グランド端子（Ｖｓｓ）より低いレベルに設定されると上記発振回路の周波数を高くするテスト用制御回路と
を有することを特徴とする２次電池保護用ＩＣ。
【請求項２】
請求項１に記載の２次電池保護用ＩＣであって、
上記テスト用制御回路は、
上記充電器マイナス電位入力端子（Ｖ−）の値をヒステリシス値として上記グランド端子（Ｖｓｓ）からの入力をローレベル出力するヒステリシスインバータと、
該ヒステリシスインバータのローレベル出力を入力してハイレベルに反転出力するインバータと、
該インバータのハイレベル出力と上記過充電検出出力端子（Ｃｏｕｔ）のハイレベル信号を入力してローレベル出力するＮＡＮＤ回路と、
該ＮＡＮＤ回路のローレベル出力によりオンするスイッチ回路と、
該スイッチのオン動作により上記発振回路の周波数を決めている定電流値を増加させる電流増加回路と
を有することを特徴とする２次電池保護用ＩＣ。
【請求項３】
請求項１もしくは請求項２のいずれかに記載の２次電池保護用ＩＣを用いたことを特徴とするバッテリパック。
【請求項４】
請求項３に記載のバッテリパックを用いたことを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、携帯電話やノートパソコン、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｃｅ）等の各種電子機器に用いるバッテリパックのリチュウム（Ｌｉ）イオン／リチュウム（Ｌｉ）ポリマ２次電池等の２次電池を過充電、過放電、過電流から保護する技術に係わり、特に、過充電、過放電、過電流の検出確認テストを効率化が可能な２次電池保護用ＩＣとそれを用いたバッテリパックおよび電子機器に関するものである。
【０００２】
【従来の技術】
携帯電話やノートパソコン、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｃｅ）等の各種電子機器に用いるバッテリパックの２次電池を過充電や過放電、過電流から保護するための従来技術としては、例えば特許文献１に記載の技術がある。
【０００３】
この従来技術では、図３に示すように、内部発振器と分周カウンタからなるタイマー回路とラッチ回路（ＬＴ２）を設けて、過充電、過放電、過電流の検出時に遅延時間を持たせることで、特に、２次電池（リチュウム（Ｌｉ）イオン電池）の持つ内部インピーダンスにより一時的に電池電圧（ＶＣＣ）が終止電圧以下となり放電電圧そのものが終止電圧以下になったと誤って判定されることを防止することができる。
【０００４】
従来の技術では、過充電、過放電、過電流の検出時の遅延時間は、すべて内部発振回路とカウンタで決定することができる。従って、遅延時間を決定するための外付けコンデンサは必要ないので保護回路基板の部品点数を少なくすることができる。
【０００５】
このような内部発振回路とカウンタを設けた保護回路基板のテストを行う際、過放電と過電流の検出時の遅延時間は、一般的に２０ｍＳ（ミリ秒）程度なので、テスト時間にはそれほど大きな影響はないが、過充電の検出時の遅延時間は通常数秒程度に設定されている。従って、過充電の検出動作のテストを行う場合、必ず数秒以上の時間が必要となる。
【０００６】
特に、正確な過充電検出電圧値を測定（テスト）する場合は、電圧をステップさせるたびに、数秒以上の待ち時間が必要となるため、仮に２５ステップで検出電圧を測定できたとして、待ち時間を２秒とすると、過充電検出電圧値の測定に要する時間は５０秒となり、これは量産を行えるレベルではない。
【０００７】
【特許文献１】
特開平９−１８２２８３号公報
【０００８】
【発明が解決しようとする課題】
解決しようとする問題点は、従来の技術では、２次電池の保護回路における過充電検出のための遅延時間が数秒程度に設定されており、過充電の検出動作のテストに時間がかかってしまう点である。
【０００９】
本発明の目的は、これら従来技術の課題を解決し、２次電池を過充電、過放電、過電流から保護する回路のテストを効率化し、当該保護回路を用いたバッテリパックおよび当該バッテリパックを用いた携帯電話やノートパソコン、ＰＤＡ等の各種電子機器の製造工程の効率化を図ることである。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明では、２次電池保護用ＩＣの過充電検出動作のテスト時に、発振回路の周波数を高くすることで、過充電検出のための遅延時間が短縮し、テストに要する時間を短縮することを特徴とする。特に、発振回路の周波数を高くするために、発振周波数を決めている定電流の値を増加させる。そして、この定電流の値を増加させるために、過充電検出出力端子（Ｃｏｕｔ）とグランド端子（Ｖｓｓ）および充電器マイナス電位入力端子（Ｖ−）のそれぞれの値を入力とし、過充電検出出力端子（Ｃｏｕｔ）がハイレベル、充電器マイナス電位入力端子（Ｖ−）がグランド端子（Ｖｓｓ）より低いレベルに設定された場合に、増加用の定電流回路を追加接続する構成とする。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を、図面により詳細に説明する。
【００１２】
図１は、本発明に係わる２次電池保護用ＩＣとそれを用いたバッテリパックの構成例を示すブロック図であり、図２は、図１における２次電池保護用ＩＣに設けられた発振回路とその周波数を変更するためのテスト用制御回路の構成例を示すブロック図である。
【００１３】
図１において、１は本発明に係わる２次電池保護用ＩＣ（図中「保護装置」と記載）、２はコンパレータ２ａ，２ｂからなる過充電検出回路、３はコンパレータ３ａ，３ｂからなる過放電検出回路、４は過電流検出回路、５は短絡検出回路、６は異常充電器検出回路、６ａはＮチャネルＦＥＴ、７は発振回路、８はカウンタ回路、９ａ，９ｂはロジック回路、１０はレベルシフト、１１はバッテリパック、１２はプラス側端子、１３はマイナス側端子、１４は充電器、１５はリチュウム（Ｌｉ）イオン／リチュウム（Ｌｉ）ポリマ２次電池等の２次電池セルを示し、Ｃはコンデンサ、Ｒは抵抗、Ｖｄｄは２次電池保護用ＩＣ１の基盤電位端子、Ｖｓｓは２次電池保護用ＩＣ１のグランド端子、Ｄｏｕｔは過放電検出出力端子、Ｃｏｕｔは過充電検出出力端子、Ｖ−は充電器マイナス電位入力端子である。
【００１４】
本例の２次電池保護用ＩＣ１を用いたバッテリパック１１は、例えば、携帯電話やノートパソコン、ＰＤＡ等の各種電子機器に用いられるものである。
【００１５】
図１に示すように、本例のバッテリパック１１に設けられた２次電池保護用ＩＣ１は、おおまかには過充電検出回路２と過放電検出回路３と過電流検出回路４と短絡検出回路５と異常充電器検出回路６と発振回路７とカウンタ回路８から構成され、２次電池セル１５の過充電、過放電および過電流等を検出して、２次電池セル１５を過充電、過放電および過電流から保護する。
【００１６】
例えば、過充電検出回路２、または過放電検出回路３、あるいは短絡検出回路５により異過充電または過放電または短絡を検出すると、発振回路７が動作しはじめ、カウンタ回路８が動き出す。
【００１７】
そして、それぞれの検出時に設定されている遅延時間をカウントすると、ロジック回路９ａ、９ｂおよびレベルシフト１０を通して、過充電の場合はＣｏｕｔ端子の出力がローレベルになり、充電制御用ＦＥＴがオフ、過放電、短絡の場合はＤｏｕｔ端子の出力がローレベルになり、放電制御用ＦＥＴがオフとなる。
【００１８】
また、異常充電器検出回路６は、異常な充電器１４等が接続されて大電圧がバッテリパック１１に印加された時に、過電流検出回路４と短絡検出回路５の入力に、Ｖ−端子の電位がかからないようにＦＥＴスイッチ６ａを切ることによって、トランジスタのＶｔｈの経時変化による過電流検出電圧値と短絡検出電圧値のシフトが起こらないようにするための回路である。
【００１９】
このような構成の２次電池保護用ＩＣ１において、通常、過放電検出時の遅延時間は２０ｍＳ（ミリ秒）程度、過電流検出時の遅延時間は１０ｍＳ程度、短絡検出時の遅延時間は１ｍＳ程度であるが、過充電検出時の遅延時間は１Ｓ（秒）以上である。
【００２０】
本例の２次電池保護用ＩＣ１では、発振回路７内に、図２に示すように、テスト用制御回路２０を設けており、２次電池保護用ＩＣ１のテストを行うときに、Ｃｏｕｔ端子をハイレベル（過充電を検出していない状態）、Ｖ−端子をＶｓｓ端子より低いレベルに固定することによって、発振回路７の周波数を高くし、遅延時間を短くすることでテスト時間を短縮する。
【００２１】
すなわち、図２に示す発振回路７は、定電流インバータとコンデンサを使ったリングオシレータであり、通常の発振周波数は、定電流２６，２８の定電流値とコンデンサ２９，３０の値とインバータ３１，３２のスレッショルドで決まり、過充電検出時の遅延時間が１Ｓ（秒）以上となる。
【００２２】
しかし、本例では、テスト用制御回路２０において、Ｃｏｕｔ端子（過充電検出出力端子）とＶｓｓ端子（グランド端子）およびＶ−端子（充電器マイナス電位入力端子）のそれぞれの値を入力とし、過充電検出出力端子（Ｃｏｕｔ）がハイレベル、充電器マイナス電位入力端子（Ｖ−）がグランド端子（Ｖｓｓ）より低いレベルに設定されると、スイッチ回路としてのＰチャネルトランジスタ２３，２４がオンして、電流増加回路としての定電流２５，２７の電流値が加算され、発振回路７の周波数が高くなる。
【００２３】
本例のテスト用制御回路２０は、充電器マイナス電位入力端子（Ｖ−）の値をヒステリシス値としてグランド端子（Ｖｓｓ）からのローレベル入力を反転してハイレベル出力するヒステリシスインバータ３３と、このヒステリシスインバータのハイレベル出力を入力してローレベルに反転出力するインバータ３４と、このインバータ３４のローレベル出力と過充電検出出力端子（Ｃｏｕｔ）のハイレベル信号を入力してローレベル出力するＮＡＮＤ回路３５と、このＮＡＮＤ回路３５のローレベル出力によりオンするＰチャネルトランジスタ２３，２４と、このＰチャネルトランジスタ２３，２４のオン動作により発振回路７の周波数を決めている定電流値を増加させる電流増加回路としての定電流２５，２７と有する構成となっている。
【００２４】
Ｃｏｕｔ端子は通常ハイレベルであり、テスト用制御回路２０のヒステリシスインバータ３３の入力に通常のＶｓｓ端子のローレベルが入力されると、ヒステリシスインバータ３３の出力はハイレベル、インバータ３４の出力はローレベルとなり、ＮＡＮＤ回路３５の入力はＣｏｕｔ端子のハイレベルとインバータ３４のローレベル出力となり、その出力はハイレベルとなる。
【００２５】
このように、ＮＡＮＤ回路３５の出力がハイレベルとなると、Ｐチャネルトランジスタ２３，２４のゲート電圧がハイレベルであるため、Ｐチャネルトランジスタ２３，２４はオフとなる。従って、この場合の発振回路７の発振周波数は、定電流２６，２８とコンデンサ２９，３０の値で決定される。
【００２６】
しかし、２次電池保護用ＩＣの過充電検出動作のテストを行う際に、Ｃｏｕｔ端子をハイレベルのままで、Ｖ−端子をＶｓｓ端子より低いレベルに下げると、ヒステリシスインバータ３３にハイレベルが入力されることとなり、ヒステリシスインバータ３３の出力はローレベル、インバータ３４の出力はハイレベルとなり、ＮＡＮＤ回路３５の入力はＣｏｕｔ端子のハイレベルとインバータ３４のハイレベル出力となり、その出力はローレベルとなる。
【００２７】
このように、ＮＡＮＤ回路３５の出力がローレベルとなると、Ｐチャネルトランジスタ２３，２４のゲート電圧がローレベルであるため、Ｐチャネルトランジスタ２３，２４はオンとなり、発振回路７の発振周波数を決めている定電流の値は、定電流２６＋定電流２５、定電流２８＋定電流２７となり、発振周波数が高くなる。
【００２８】
その結果、過充電検出時の遅延時間を短くすることができる。例えば、定電流２６と定電流２５、定電流２８と定電流２７の比を１：９にすると、遅延時間を１／１０にすることができる。この場合は、２次電池保護用ＩＣ１のテスト時間を、１／１０に短縮することができる。
【００２９】
以上、図１と図２を用いて説明したように、本例では、２次電池保護用ＩＣ１の過充電検出動作のテスト時に、発振回路７の周波数を高くすることで、過充電検出のための遅延時間を短縮し、テストに要する時間を短縮することができる。特に、本例では、テスト時における発振回路の周波数を高くするために、発振周波数を決めている定電流の値を増加させる。
【００３０】
そして、この定電流の値を増加させるために、本例では、定電流２５，２７を追加接続するためのＰチャネルトランジスタ２３，２４と、このＰチャネルトランジスタ２３，２４を、Ｃｏｕｔ端子（過充電検出出力端子）のハイレベル設定値と、Ｖｓｓ端子（グランド端子）より低いレベルのＶ−端子（充電器マイナス電位入力端子）の設定値とに基づきオン制御するための、ヒステリシスインバータ３３とインバータ３４およびＮＡＮＤ素子３５からなるテスト用制御回路２０を設けた構成としている。
【００３１】
特に、本例ではテスト用制御回路２０は、Ｃｏｕｔ端子（過充電検出出力端子）のハイレベル設定値とＶｓｓ端子（グランド端子）のＶ−端子（充電器マイナス電位入力端子）より低いレベルの設定値で、発振回路７の周波数を高くしており、通常の２次電池保護用ＩＣ１に設けられている端子だけで良く、テスト用の特別な端子を設ける必要はない。
【００３２】
さらに、本例ではテスト用制御回路２０は、ヒステリシスインバータ３３とインバータ３４およびＮＡＮＤ素子３５で構成しており、回路規模を小さく抑えることができ、本例の２次電池保護用ＩＣ１を設けたバッテリパック１１、および、そのバッテリパック１１を用いる携帯電話やノートパソコン、ＰＤＡ等の各種電子機器のサイズを小さく抑えることができる。
【００３３】
尚、本発明は、図１と図２を用いて説明した例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、本例では、テスト用制御回路２０を、発振回路７内に設けた構成としているが、このテスト用制御回路２０を、発振回路７の外に設けた構成としても良い。
【００３４】
また、本例のテスト用制御回路２０では、定電流２５，２７を増加接続するためのスイッチ手段として、Ｐチャネルトランジスタ２３，２４を設けて定電流２５，２７を増加接続しているが、Ｎチャネルトランジスタ等、他のスイッチング素子を用いることでも良い。
【００３５】
【発明の効果】
本発明によれば、２次電池を過充電、過放電、過電流から保護する回路のテストを効率化し、当該保護回路を用いたバッテリパックおよび当該バッテリパックを用いた携帯電話やノートパソコン、ＰＤＡ等の各種電子機器の製造工程の効率化を図ることが可能である。
【００３６】
また、本発明では、Ｃｏｕｔ端子（過充電検出出力端子）のハイレベル設定値とＶｓｓ端子（グランド端子）のＶ−端子（充電器マイナス電位入力端子）より低いレベルの設定値で、発振回路の周波数を高くして、過充電検出動作のテストを行っており、２次電池保護用ＩＣに一般的に設けられている端子を用いることができ、テスト用の特別な端子を設ける必要はない。
【００３７】
さらに、本発明では、発振回路の周波数を高くするための回路として、ヒステリシスインバータとインバータおよびＮＡＮＤ回路を用いており、回路規模を小さく抑えることが可能である。
【図面の簡単な説明】
【図１】本発明に係わる２次電池保護用ＩＣとそれを用いたバッテリパックの構成例を示すブロック図である。
【図２】図１における２次電池保護用ＩＣに設けられた発振回路とその周波数を変更するためのテスト用制御回路の構成例を示すブロック図である。
【図３】従来の２次電池保護用ＩＣの構成例を示すブロック図である。
【符号の説明】
１：２次電池保護用ＩＣ（「保護装置」）、２：過充電検出回路、２ａ，２ｂ：コンパレータ、３：過放電検出回路、３ａ，３ｂ：コンパレータ、４：過電流検出回路、５：短絡検出回路、６：異常充電器検出回路、６ａ：ＮチャネルＦＥＴ、７：発振回路、８：カウンタ回路、９ａ，９ｂ：ロジック回路、１０：レベルシフト、１１：バッテリパック、１２：プラス側端子、１３：マイナス側端子、１４：充電器、１５：２次電池セル、２０：テスト用制御回路、２３，２４：Ｐチャネルトランジスタ（スイッチ回路）、２５，２７：定電流（電流増加回路）、２６，２８：定電流、２９，３０：コンデンサ、３１，３２：インバータ、３３：ヒステリシスインバータ、３４：インバータ、３５：ＮＡＮＤ回路、Ｃ：コンデンサ、Ｒ：抵抗、Ｖｄｄ：基盤電位端子、Ｖｓｓ：グランド端子、Ｄｏｕｔ：過放電検出出力端子、Ｃｏｕｔ：過充電検出出力端子、Ｖ−：充電器マイナス電位入力端子。
【図１】
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【図２】
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【図３】
2005012852.tif 000005