(57)【要約】【課題】設計が容易で且つ故障の原因や誤動作を防止して、性能の安定維持を図るマイクロ波増幅回路を提供すること。【解決手段】ＦＥＴを多段に接続して構成したマイクロ波増幅回路において、初段ＦＥＴ１２の第１のゲート回路１５に一方が接続され、他方がバイアス端子１９側に接続される第１のゲートバイアス線路１６と、次段ＦＥＴ１４のゲート回路に一方が接続され、他方が前記バイアス端子１９側に接続される第２のゲートバイアス線路２５と、前記第１のゲートバイアス線路１６に接続するダンピング抵抗２０とを備える。【選択図】  図１
2005012560.tif 000002
【特許請求の範囲】
【請求項１】
高周波信号入力端子および出力端子間に複数のＦＥＴを多段に接続して構成したマイクロ波増幅回路において、
初段ＦＥＴのゲート回路側に一方が接続され、他方がバイアス端子側に接続される第１のゲートバイアス線路と、
次段ＦＥＴのゲート回路側に一方が接続され、他方が前記バイアス端子側に接続される第２のゲートバイアス線路と、
前記第１のゲートバイアス線路には、前記入力端子側からの高周波信号が前記バイアス端子側に漏れるのを防止するダンビング抵抗を備えたことを特徴とするマイクロ波増幅回路。
【請求項２】
前記第１のゲートバイアス線路には、フィルタ回路を備えたことを特徴とする請求項１記載のマイクロ波増幅回路。
【請求項３】
前記第１のゲートバイアス線路には、ダンピング抵抗と並列にキャパシタを接続してフィルタ回路が形成されるようにしたことを特徴とする請求項１記載のマイクロ波増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＦＥＴ（電界効果トランジスタ）を用いたマイクロ波増幅回路に係り、特に誤作動の防止による性能向上や設計を容易にしたマイクロ波増幅回路に関する。
【０００２】
【従来の技術】
無線通信装置やレーダ装置等移動体に適用する高周波信号、例えば高周波やマイクロ波を用いた送受信装置の送信側出力段には、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）やＧａＡｓ−ＭＥＳＦＥＴ等の半導体増幅素子を従属した多段構成のマイクロ波増幅回路、例えば高周波電力増幅回路が組込まれている。
【０００３】
この種の高周波電力増幅回路は、特開２００３−３７４５４号公報（特許文献１参照）に開示されている。
【０００４】
この特許文献１によれば、添付図面の図４のように、複数の半導体素子を従属接続した多段構成の高周波電力増幅回路１が示されている。
【０００５】
この高周波電力増幅回路１には、ＦＥＴ（電解効果トランジスタ）Ｑ１，Ｑ２，Ｑ３を３段に従属接続した回路構成が示されている。
【０００６】
この回路構成は、初段ＦＥＴＱ１のドレイン端子に中段ＦＥＴＱ２のゲート端子を接続し、この中段ＦＥＴＱ２のドレイン端子に終段ＦＥＴＱ３のゲート端子を接続した３段構成になっている。
【０００７】
高周波電力増幅回路１は、無線通信装置として携帯電話器用の高周波電力増幅回路として使用する場合に有効なものである。
【０００８】
終段ＦＥＴＱ３がディスクリートの部品（出力パワーＭＯＳＦＥＴ等）で構成され、初段および中段のＦＥＴＱ１，Ｑ２およびバイアス制御回路２は、一つの半導体チップ上に半導体集積回路として構成される。
【０００９】
また、キャパシタｃ１〜ｃ４は、外付け素子として接続される。
【００１０】
高周波電力増幅回路１は、初段ＦＥＴＱ１のゲート端子に容量素子Ｃ１を介して入力端子Ｐｉｎが接続されており、入力端子Ｐｉｎから高周波信号がゲート端子に入力され、終段ＦＥＴＱ３のドレイン端子が容量素子Ｃ４を介して出力端子Ｐｏｕｔに接続されており、高周波信号の直流成分をカットして交流成分を増幅して出力する。
【００１１】
そして、このときの出力電力がバイアス制御回路２によって制御される。
【００１２】
なお、図１において、符合ＳＭ１〜ＳＭ６は、それぞれ各段間のインピーダンスの整合をとるためのインダクタンス素子として働くマイクロストリップ線路であり、各マイクロストリップ線路ＳＭ１〜ＳＭ６は、バイアス制御回路２を含む半導体チップが搭載されるセラミック基板上に、所望のインダクタンス値となるように形成された銅などの導電層パターンで構成される。
【００１３】
マイクロストリップ線路ＳＭ１〜ＳＭ６と直列に接続されたキャパシタＣ１〜Ｃ４は、電源電圧（Ｖｄｄ１〜Ｖｄｄ３）とゲートバイアス電圧（Ｖｇ１〜Ｖｇ３）の直流電圧を遮断する働きがある。
【００１４】
バイアス制御回路２には、ＧＳＭ方式の無線通信装置では自動電力制御回路から出力されるパワーコントロール信号電圧Ｖａｐｃが入力されるコントロール端子と、出力用のＦＥＴＱ１〜Ｑ３のゲートバイアス電圧（Ｖｇ１〜Ｖｇ３）を出力する端子とが設けられている。
【００１５】
なお、バイアス制御回路２の出力端子とＦＥＴＱ１〜Ｑ３のゲート端子との間に設けられる抵抗Ｒ１，Ｒ２，Ｒ３は、高周波信号がバイアス制御回路２へ漏れるのを防ぐためのものである。
【００１６】
【特許文献１】
特開２００３−３７４５４号公報（第６頁左欄の第２８〜右欄の第２７行並びに図１）
【００１７】
【発明が解決しようとする課題】
特許文献１によれば、バイアス制御回路２は、初段〜終段のＦＥＴＱ１〜Ｑ３それぞれにバイアス電圧を発生させるように構成されている。
【００１８】
バイアス制御回路２は、初段〜終段のＦＥＴＱ１〜Ｑ３それぞれに対するゲートバイアス電圧を制御することにより、入力端子Ｐｉｎから入力される高周波信号の電力を制御しつつ出力端子Ｐｏｕｔから出力させることができる。
【００１９】
しかしながら、抵抗Ｒ１〜Ｒ３の抵抗値を一定にすると共に、バイアス制御回路２側のゲートバイアス電圧Ｖｇ１〜Ｖｇ３の出力をそれぞれ切り換えて接続する構成を採用しているため、ゲートバイアス制御回路２を一々切り換え制御をしなければならず、また、ゲートバイアス電圧を制御するバイアス制御回路そのものの構成が複雑であって、設計が容易でない一方で、故障の原因となったり、誤動作の原因となっていた。
【００２０】
本発明は、以上の点を考慮してなされたもので、ゲートバイアス制御回路を不要とし、且つ設計が容易で、故障の原因や誤動作を防止して性能の安定維持・向上を図るマイクロ波増幅回路を提供することを目的とする。
【００２１】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載の発明によれば、高周波信号入力端子および出力端子間に複数のＦＥＴを多段に接続して構成したマイクロ波増幅回路において、初段ＦＥＴのゲート回路に一方が接続され、他方がバイアス端子側に接続される第１のゲートバイアス線路と、次段ＦＥＴのゲート回路に一方が接続され、他方が前記バイアス端子側に接続される第２のゲートバイアス線路と、前記第１のゲートバイアス線路には、前記入力端子側からの高周波信号が前記バイアス端子側に漏れるのを防止するダンビング抵抗を備えたことを特徴とするマイクロ波増幅回路を提供する。
【００２２】
【発明の実施の形態】
本発明に係るマイクロ波増幅回路の実施形態について、添付図面を参照して説明する。
【００２３】
（第１の実施形態）
図１は、本発明に係るマイクロ波増幅回路の第１の実施形態を示す概要図である。
【００２４】
本発明のマイクロ波増幅回路は、例えば航空機等の移動体に搭載されるレーダ装置に適用する高周波電力増幅回路１０に適用することができる。
【００２５】
この高周波電力増幅回路１０は、ＦＥＴ（電解効果トランジスタ）を多段に従属接続した増幅回路構成が示されている。
【００２６】
この高周波電力増幅回路１０は、能動素子として、例えば入力端子１１側に設けた初段ＦＥＴ１２と出力端子１３側に設けた次段ＦＥＴ１４とを順次従属接続した多段回路構成になっている。
【００２７】
初段ＦＥＴ１２のドレイン端子に次段ＦＥＴ１４のゲート端子を接続した２段構成になっている。
【００２８】
初段ＦＥＴ１２のゲート端子１２ａ側には、第１のゲート回路１５およびこの第１のゲート回路１５へ接続される第１のゲートバイアス線路１６とを備えている。
【００２９】
第１のゲート回路１５は、インダクタ１７およびキャパシタ１８の直列回路の一端を初段ＦＥＴ１２のゲート端子１２ａへ接続し、他端側を接地している。
【００３０】
第１のゲートバイアス線路１６は、第１のゲート回路１５のインダクタ１７とキャパシタ１８の間に一方が接続され、他方がバイアス端子１９側へ接続される。
【００３１】
第１のゲートバイアス線路１６には、ダンピング抵抗２０が備えられる。
【００３２】
このダンピング抵抗２０は、入力端子１１側から出力する高周波信号がバイアス端子１９側へ漏れないようにしたり、または減衰させるために設けられる。
【００３３】
また、このダンピング抵抗２０を第１のゲートバイアス線路１６に備えたことにより、ゲートバイアス電圧を低く抑えることができる。
【００３４】
例えば、ゲートバイアス電圧（Ｖ）と増幅回路側の利得との関係において、図２に示すように、通常は、所定の高周波信号増幅特性を得るために、実線ａで示す領域が得られるようになる。
【００３５】
すなわち、ゲートバイアス電圧（Ｖ）が、電圧変動により規定値以下になった場合には、利得が抑えられるようになっている。
【００３６】
すなわち、ゲートバイアス電圧（Ｖ）の比較的低電圧の領域において、実線ａ１部分に示すように、高利得の状態から点線ｂで示すように比較的低利得の状態となる。
【００３７】
このように、利得が抑えられた結果、ゲートバイアス電圧が低下方向に変動した場合、規定動作特性の範囲外での利得上昇に伴なう誤動作の影響を少なくすることができる。
【００３８】
また、次段ＦＥＴ１４側には、第２のゲート回路２４およびこの第２のゲート回路２４へ接続される第２のゲートバイアス線路２５とを備えている。
【００３９】
第２のゲート回路２４は、インダクタ２６およびキャパシタ２７の直列回路の一端を次段ＦＥＴ１４のゲート端子１４ａへ接続し、他端側を接地している。
【００４０】
第２のゲートバイアス線路２５は、第２のゲート回路２４に接続されるインダクタ２６の下段側に一方が接続され、他方がバイアス端子１９側へ接続される。
【００４１】
多段に設けられる初段ＦＥＴ１２および次段ＦＥＴ１４は、例えばディスクリートの部品（出力パワーＭＯＳＦＥＴ等）で構成される。
【００４２】
また、初段ＦＥＴ１２および次段ＦＥＴ１４は、第１のゲートバイアス線路１６および第２のゲートバイアス線路２５と共に一つの半導体チップ上に半導体集積回路（図示せず）として構成される。
【００４３】
次に、高周波電力増幅回路１０の作用を図１を参照して説明する。
【００４４】
上段の伝送線路（図示せず）側から入力端子１１を介して入力される高周波信号は、初段ＦＥＴ１２から次段ＦＥＴ１４を経て暫時高周波信号が増幅されて出力端子１３から下段の伝送線路（図示せず）へ送信される。
【００４５】
この入力端子１１から出力端子１３までの間における初段ＦＥＴ１２と次段ＦＥＴ１４により高周波信号が増幅されて出力されるまでのステップを説明する。
【００４６】
入力端子１１側から入力される高周波信号を初段ＦＥＴ１２のゲート端子１２ａ側が入力すると、第１のゲート回路１５および第１のゲートバイアス線路１６により、初段ＦＥＴ１２のゲート端子１２ａ側に所定電位のゲートバイアス電圧が付与される。
【００４７】
この所定電位のゲートバイアス電圧の付与により、初段ＦＥＴ１２は作動し、所定出力の高周波信号の増幅を行い、次段ＦＥＴ１４側へ出力する。
【００４８】
このとき、第１のゲートバイアス線路１６のダンピング抵抗２０によるダンピング作用により、バイアス端子１９側の高周波信号が漏れを抑制する。
【００４９】
これにより、初段ＦＥＴ１２は所定のゲートバイアス電圧が維持された状態で作動する。
【００５０】
なお、ここでゲートバイアス電圧が規定値以下の低電圧領域へ変動した場合には、増幅器回路の利得が比較的低いことから誤動作の影響が低減される＜ステップ１＞。
【００５１】
初段ＦＥＴ１２が作動すると、その出力端子（ドレイン）側から所定の高周波信号に増幅されて出力する。
【００５２】
この増幅された高周波信号は、次段ＦＥＴ１４のゲート端子１４ａ側へ入力される。
【００５３】
一方、第２のゲート回路２４および第２のゲートバイアス線路２５により、前記ゲート端子側に所定電位のゲートバイアス電圧が付与される。
【００５４】
このゲートバイアス電圧の付与により、次段ＦＥＴ１４は所定の動作状態で作動する＜ステップ２＞。
【００５５】
次段ＦＥＴ１４が所定の動作状態で作動すると、その出力端子（ドレイン）側から所定の高周波信号が所定値まで増幅されて出力端子１３側から出力する＜ステップ３＞。
【００５６】
このように、＜ステップ１＞〜＜ステップ３＞を経ることにより、入力端子１１側から入力した所定の電流（電圧）値の高周波信号は、所定値まで増幅された高周波信号として出力端子１３側から出力させることができる。
【００５７】
本発明における高周波電力増幅回路１０は、第１のゲートバイアス線路１６にダンピング抵抗２０を設けたから、バイアス端子１９側からのバイアス電圧（Ｖ）を制御する必要はなく、第１のゲートバイアス線路１６によるバイアス制御に異常をきたすことなく初段ＦＥＴ１２を安定して作動させることができる。
【００５８】
また、初段ＦＥＴ１２にて安定した動作特性が得られる一方で、第２のゲートバイアス線路２５側においては、第１のゲートバイアス線路１６に設けられるダンピング抵抗２０による高周波信号漏れの抑制作用の影響を受けることにより所期の動作特性が得られるようになる。
【００５９】
更に、本発明の高周波電力増幅回路１０は、第１のゲートバイアス線路１６および第２のゲートバイアス線路２５は、共通のバイアス電圧を供給するバイアス端子１９を備えているので、初段ＦＥＴ１２および次段ＦＥＴ１４毎にバイアス端子１９（バイアス電圧出力装置）を設ける必要はなく、バイアス端子側の構成を簡略化することができる。
【００６０】
従って、設計が容易で且つ故障の原因や誤動作の防止にも寄与し得る一方、性能の安定維持・向上を図ることができる。
【００６１】
（第２の実施形態）
次に、本発明に係るマイクロ波増幅回路の第２の実施形態について図３を参照して説明する。
【００６２】
図３は、本発明のマイクロ波増幅回路を、高周波電力増幅回路３０として実施した一例を示す。
【００６３】
この高周波電力増幅回路３０は、第１の実施形態における高周波電力増幅回路１０に対して、更に性能を向上した高周波電力増幅回路である。
【００６４】
この高周波電力増幅回路３０について、第１の実施形態における図１と同一部分には同一符合を附して説明する。
【００６５】
ＦＥＴ（電解効果トランジスタ）１２，１４を多段に従属接続した増幅回路構成が示されている。
【００６６】
この増幅回路構成は、能動素子として、例えば入力端子１１側に設けた初段ＦＥＴ１２と出力端子１３側に設けた次段ＦＥＴ１４とを順次従属接続した多段回路構成になっている。
【００６７】
すなわち、初段ＦＥＴ１２のドレイン端子に次段ＦＥＴ１４のゲート端子を接続した２段構成になっている。
【００６８】
初段ＦＥＴ１２側には、第１のゲート回路１５およびこの第１のゲート回路１５へ接続される第１のゲートバイアス線路３１とを備えている。
【００６９】
第１のゲート回路１５は、インダクタ１７およびキャパシタ１８の直列回路の一端を初段ＦＥＴ１２のゲート端子１２ａへ接続し、他端側を接地している。
【００７０】
第１のゲートバイアス線路３１は、第１のゲート回路１５に接続されるインダクタ１７の下段側に一方が接続され、他方がバイアス端子１９側へ接続される。
【００７１】
第１のゲートバイアス線路３１には、フィルタ回路３２およびダンピング抵抗２０とが直列に接続される。
【００７２】
フィルタ回路３２は、例えば受動素子であるインダクタ３４およびキャパシタ３５を並列接続して構成される。
【００７３】
このフィルタ回路３２は、入力端子１１側にて入力する高周波信号の低周波数帯域での増幅器利得のみを低下させる特性を有する。
【００７４】
また、このダンピング抵抗２０を第１のゲートバイアス線路１６に備えたことにより、ゲートバイアス電圧を低く抑えることができる。
【００７５】
例えば、ゲートバイアス電圧（Ｖ）と増幅回路側の利得との関係において、ダンピング抵抗２０がない場合、図２に示すように、通常は、所定の高周波信号増幅特性を得るために、実線ａで示す領域が得られるようになる。
【００７６】
しかしながら、ダンピング抵抗２０を設けることによりゲートバイアス電圧（Ｖ）が、電圧変動により規定値以下になった場合には、利得が抑えられるようになっている。
【００７７】
すなわち、ゲートバイアス電圧（Ｖ）の比較的低電圧の領域において、実線ａ１部分に示すように、高利得の状態から点線ｂで示すように比較的低利得の状態となる。
【００７８】
このように、利得が抑えられた結果、ゲートバイアス電圧が低下方向に変動した場合、規定動作特性の範囲外での利得上昇に伴なう誤動作の影響を少なくすることができる。
【００７９】
また、初段ＦＥＴ１２に対する出力電流（電圧）の変動を抑制する発振防止用の作用をなさしめる特性を有する。
【００８０】
また、次段ＦＥＴ１４側等、その他の構成については、第１の実施形態に示す構成と同様であるので説明を省略する。
【００８１】
次に、本発明の高周波電力増幅回路３０の作用について、図３を参照して説明する。
【００８２】
上段の伝送線路（図示せず）側から入力端子１１を介して入力される高周波信号は、初段ＦＥＴ１２から次段ＦＥＴ１４を経て暫時高周波信号が増幅されて出力端子１３から下段の伝送線路（図示せず）へ送信される。
【００８３】
この入力端子１１から出力端子１３までの間における初段ＦＥＴ１２と次段ＦＥＴ１４により高周波信号が増幅されて出力されるまでのステップを説明する。
【００８４】
入力端子１１側から入力される高周波信号を初段ＦＥＴ１２のゲート端子側が入力すると、第１のゲート回路１５および第１のゲートバイアス線路３１により、初段ＦＥＴ１２側に所定電位のゲートバイアス電圧が付与される。
【００８５】
この所定電位のゲートバイアス電圧の付与により、初段ＦＥＴ１２は作動し、所定出力の高周波信号の増幅を行い、次段ＦＥＴ１４側へ出力する。
【００８６】
このとき、第１のゲートバイアス線路３１のダンピング抵抗２０によるダンピング作用により、バイアス端子１９側の高周波信号が漏れを抑制する。
【００８７】
また、第１のゲートバイアス線路３１のフィルタ回路３２による低周波数帯域での増幅器利得低下作用、および初段ＦＥＴ１２に対するゲートバイアス側の発振防止作用により、初段ＦＥＴ１２の作動がより安定する一方、次段ＦＥＴ１４側へも多段増幅回路として一層安定した作動が行なわれる。
【００８８】
なお、ここでゲートバイアス電圧が規定値以下の低電圧領域へ変動した場合には、増幅器回路の利得が比較的低いことから誤動作の影響が低減される＜ステップ１＞。
【００８９】
初段ＦＥＴ１２が作動すると、その出力端子（ドレイン）側から所定の高周波信号に増幅されて出力する。
【００９０】
この増幅された高周波信号は、次段ＦＥＴ１４のゲート端子１４ａ側へ入力される。
【００９１】
一方、第２のゲート回路２４および第２のゲートバイアス線路２５により、前記ゲート端子側に所定電位のゲートバイアス電圧が付与される。
【００９２】
このゲートバイアス電圧の付与により、次段ＦＥＴ１４は所定の動作状態で作動する＜ステップ２＞。
【００９３】
次段ＦＥＴ１４が所定の動作状態で作動すると、その出力端子（ドレイン）側から所定の高周波信号が所定値まで増幅されて出力端子１３側から出力する＜ステップ３＞。
【００９４】
このように、＜ステップ１＞〜＜ステップ３＞を経ることにより、入力端子１１側から入力した所定の電流（電圧）値の高周波信号は、所定値まで増幅された高周波信号として出力端子１３側から出力させることができる。
【００９５】
この高周波電力増幅回路３０は、第１のゲートバイアス線路３１にダンピング抵抗２０およびフィルタ回路３２を設けた構成としたから、バイアス端子１９側からのバイアス電圧（Ｖ）を制御する必要はなく、第１のゲートバイアス線路３１によるバイアス制御に異常をきたすことなく初段ＦＥＴ１２を安定して作動させることができる。
【００９６】
なお、第１のゲートバイアス線路３１には、フィルタ回路３２とダンピング抵抗２０とを直接接続して設けたが、フィルタ回路３２のみであってもよい。
【００９７】
その場合、フィルタ回路３２の抵抗３４の抵抗値を調整してダンピング作用が得られるようにすることも可能である。
【００９８】
また、第１のゲートバイアス線路３１に接続されるフィルタ回路３２の代替手段として、ダンピング抵抗２０と並列に所定容量値のキャパシタ（図示せず）を接続するようにしてフィルタ作用をなさしめるようにすることもできる。
【００９９】
更に、初段ＦＥＴ１２にて安定した動作特性が得られる一方で、第２のゲートバイアス線路２５側においては、第１のゲートバイアス線路３１に設けられるダンピング抵抗２０による高周波信号漏れの抑制作用の影響を受けることにより所期の動作特性が得られるようになる。
【０１００】
従って、第１ＦＥＴ１２および第２ＦＥＴ１４側に対するバイアス端子１９側からのバイアス電圧（Ｖ）を制御する必要はなく、高周波電力増幅回路として設定通り（誤動作のない）の作動をさせることができる。
【０１０１】
また、第１のゲートバイアス線路３１側にフィルタ回路３２を用いるようにしたので、低周波数帯での増幅器利得のみを低下させるフィルタ作用により、ゲートバイアス電圧の変動に対しても影響を減少させる効果が得られる。
【０１０２】
更に、本発明の高周波電力増幅回路３０は、第１のゲートバイアス線路３１および第２のゲートバイアス線路２５は、共通のバイアス電圧を供給するバイアス端子１９を備えているので、初段ＦＥＴ１２および次段ＦＥＴ１４毎にバイアス端子１９（バイアス電圧出力装置）を設ける必要はなく、バイアス端子側の構成を簡略化することができる。
【０１０３】
従って、設計が容易で且つ故障の原因や誤動作の防止にも寄与し得る一方、性能の安定維持を図ることができる。
【０１０４】
【発明の効果】
本発明によれば、設計が容易で且つ故障の原因や誤動作を防止して、性能の安定維持を図ることができるマイクロ波増幅回路を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す高周波電力増幅回路の概要図。
【図２】図１の高周波電力増幅回路におけるゲートバイアス電圧と増幅回路利得との関係を示すグラフ。
【図３】本発明の第２の実施形態を示す高周波電力増幅回路の概要図。
【図４】従来の高周波電力増幅回路の概要図。
【符号の説明】
１０，３０  高周波電力増幅回路（マイクロ波増幅回路）
１１  入力端子
１２  初段ＦＥＴ
１２ａ，１４ａ  ゲート端子
１３  出力端子
１４  次段ＦＥＴ
１５  第１のゲート回路
１６，３１  第１のゲートバイアス線路
１７，２６  インダクタ
１８，２７，３５  キャパシタ
１９  バイアス端子
２０  ダンピング抵抗
２４  第２のゲート回路
２５  第２のゲートバイアス線路
３２  フィルタ回路
３４  抵抗
【図１】
2005012560.tif 000003
【図２】
2005012560.tif 000004
【図３】
2005012560.tif 000005
【図４】
2005012560.tif 000006