(57)【要約】【課題】  短チャネル効果が顕著に現れるような設計寸法であったとしてもセルトランジスタのオフ電流を抑制することができ、さらにセルトランジスタのキャパシタ側拡散層の接合部におけるリーク電流を抑制できるようにする。【解決手段】  セルトランジスタＴｒの拡散層１５およびトレンチキャパシタＣの第３の導電層１１の間に介在するように、セルトランジスタＴｒの拡散層１５側にＧｅの導入部１４を形成する。したがって第３の導電層１１に高濃度に不純物をドープし不純物を外方拡散しても、セルトランジスタＴｒ側に不必要に拡散されることがない。【選択図】  図１
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【特許請求の範囲】
【請求項１】
シリコン半導体基板に形成されたトレンチに対して自己整合的に導電層が埋込み形成されたトレンチキャパシタと、前記シリコン半導体基板に形成されると共に前記トレンチキャパシタの導電層に接続されたセルトランジスタとを備えた半導体装置であって、
前記トレンチキャパシタの導電層および前記セルトランジスタ間を接続するように前記セルトランジスタ側に形成された抵抗抑制用の不純物拡散層と、
この不純物拡散層と前記トレンチキャパシタの導電層との間に介在するように前記セルトランジスタ側にＧｅが導入された導入部とを備えたことを特徴とする半導体装置。
【請求項２】
シリコン半導体基板に形成されたトレンチに対して自己整合的に導電層が埋込み形成されたトレンチキャパシタと、前記シリコン半導体基板に形成されると共に前記トレンチキャパシタの導電層に接続されたセルトランジスタとを備えた半導体装置であって、
前記トレンチキャパシタの電極としてトレンチに埋込み形成された第１の導電層と、
この第１の導電層の上部の前記トレンチ側壁に形成された側壁絶縁膜と、
この側壁絶縁膜の内側に形成された第２の導電層と、
前記側壁絶縁膜の上部に前記セルトランジスタと接続するように形成された第３の導電層と、
この第３の導電層および前記セルトランジスタ間を接続するように前記セルトランジスタ側に形成された抵抗抑制用の不純物拡散層と、
この不純物拡散層と前記トレンチキャパシタの第３の導電層との間に介在するように前記トレンチキャパシタに対してセルトランジスタ側にＧｅが導入された導入部とを備えたことを特徴とする半導体装置。
【請求項３】
シリコン半導体基板にトレンチを形成する工程と、
前記トレンチに第１の導電層を埋込み形成する工程と、
前記第１の導電層の上部の前記トレンチ側壁に側壁絶縁膜を形成する工程と、
この側壁絶縁膜の内側における前記トレンチ内に第２の導電層を埋込み形成する工程と、
前記第２の導電層が形成された露出上部側の前記トレンチ内の前記側壁絶縁膜を除去する工程と、
前記側壁絶縁膜が除去されたトレンチ側壁から前記半導体基板に対する界面部にＧｅをインプランテーションにより導入する工程と、
前記Ｇｅが導入された半導体基板の導入部を介して抵抗抑制用の不純物拡散層を前記セルトランジスタ側に形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項４】
シリコン半導体基板にトレンチを形成する工程と、
前記トレンチに第１の導電層を埋込み形成する工程と、
前記第１の導電層の上部の前記トレンチ側壁に側壁絶縁膜を形成する工程と、
この側壁絶縁膜の内側におけるトレンチ内に第２の導電層を埋込み形成する工程と、
前記トレンチ側壁から前記シリコン半導体基板に対する界面部にＧｅをインプランテーションにより導入する工程と、
前記第２の導電層が形成された露出上部側の前記トレンチ内の前記側壁絶縁膜を除去する工程と、
前記Ｇｅが導入された半導体基板の導入部を介して抵抗抑制用の不純物拡散層を前記セルトランジスタ側に形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項５】
シリコン半導体基板にトレンチを形成する工程と、
前記トレンチに第１の導電層を埋込み形成する工程と、
前記第１の導電層の上部の前記トレンチ側壁に側壁絶縁膜を形成する工程と、
この側壁絶縁膜の内側におけるトレンチ内に第２の導電層を埋込み形成する工程と、
前記第２の導電層が形成された露出上部側の前記トレンチ内の前記側壁絶縁膜を除去する工程と、
前記側壁絶縁膜の上部にセルトランジスタと接続するように形成された第３の導電層を埋込み形成する工程と、
前記トレンチ側壁から前記シリコン半導体基板に対する界面部にＧｅをインプランテーションにより導入する工程と、
前記Ｇｅが導入された半導体基板の導入部を介して抵抗抑制用の不純物拡散層を前記セルトランジスタ側に形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ型のＤＲＡＭ半導体記憶装置による半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）半導体記憶装置は、年々設計寸法を縮小化することにより性能を向上させているが、設計寸法の縮小化に伴いトランジスタの短チャネル効果が顕著に現れている。
このため、セルトランジスタのカットオフ特性の閾値調整用としてボロン等のアクセプタ型不純物をセルトランジスタのチャネル領域に導入して、この不純物の量を調整することにより前記問題の解決を図っている。
【０００３】
しかし、短チャネル効果を抑制するため、セルトランジスタのチャネル領域の不純物拡散層に拡散される不純物の濃度を高濃度にすると、セルトランジスタのソース／ドレイン領域の不純物濃度も上昇し、このソース／ドレイン領域の不純物濃度の上昇によりデータ保持時間が短くなっていた。
このため、短チャネル効果による閾値電圧の低下を抑制しつつ、データ保持時間の短縮を抑制する方法が考えられている（例えば、特許文献１参照）。
【特許文献１】特開２０００−３１４１２公報（第２−３頁）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１に示されるものでは、セルトランジスタに対して斜め方向から不純物注入を行うことにより、セルトランジスタのチャネル領域の濃度を上げ、セルトランジスタの陰にあたるソース／ドレイン領域には不純物を注入させないことにより、ソース／ドレイン領域の不純物濃度の上昇を抑えている。
しかし、トレンチキャパシタ構造のＤＲＡＭでは、セルトランジスタのチャネル領域の不純物拡散層に拡散される不純物の濃度を高濃度にすると、セルトランジスタのキャパシタ側拡散層の接合部におけるリーク電流（ジャンクションリーク電流）が増加し、トレンチキャパシタに蓄えられた電荷情報の喪失速度が速くなってしまう。またトレンチキャパシタは、Si表面よりも下でトランジスタとコンタクトを取る場合、より深い位置でのパンチスルーが懸念されるが、特許文献１にはこの点について何ら考慮されていなかった。
【０００５】
本発明は、上記事情に鑑みてなされたもので、その目的は、短チャネル効果が顕著に現れるような設計寸法であったとしてもセルトランジスタのオフ電流を抑制することができ、さらにセルトランジスタのキャパシタ側拡散層の接合部におけるリーク電流を抑制することができる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、シリコン半導体基板に形成されたトレンチに対して自己整合的に導電層が埋込み形成されたトレンチキャパシタと、前記シリコン半導体基板に形成されると共に前記トレンチキャパシタの導電層に接続されたセルトランジスタとを備えたトレンチ型のＤＲＡＭ半導体記憶装置であって、前記トレンチキャパシタの導電層および前記セルトランジスタ間を接続するように前記セルトランジスタ側に形成された抵抗抑制用の不純物拡散層と、この不純物拡散層と前記トレンチキャパシタの導電層との間に介在するように前記セルトランジスタ側にＧｅが導入された導入部とを備えたことを特徴としている。
【０００７】
このような発明によれば、不純物拡散層とトレンチキャパシタの導電層との間に介在するようにＧｅが導入されているため、トレンチキャパシタ内部からの不純物の拡散を抑制することができ、短チャネル効果が顕著に現れるような設計寸法で設計したとしても、セルトランジスタのオフ電流を抑制することができる。
また本発明の半導体装置の製造方法は、シリコン半導体基板にトレンチを形成する工程と、トレンチに第１の導電層を埋込み形成する工程と、第１の導電層の上部の前記トレンチ側壁に側壁絶縁膜を形成する工程と、この側壁絶縁膜の内側における前記トレンチ内に第２の導電層を埋込み形成する工程と、第２の導電層が形成された露出上部側の前記トレンチ内の前記側壁絶縁膜を除去する工程と、側壁絶縁膜が除去されたトレンチ側壁から前記半導体基板に対する界面部にＧｅをインプランテーションにより導入する工程と、Ｇｅが導入された半導体基板の界面部を介して抵抗抑制用の不純物拡散層を前記セルトランジスタ側に形成する工程とを備えたことを特徴としている。
【０００８】
このような発明によれば、側壁絶縁膜が除去されたトレンチ側壁から半導体基板に対する界面部にＧｅを導入しているため、その後の熱工程を経ても、トレンチキャパシタ内部からの不純物の拡散を抑制することができ、短チャネル効果が顕著に現れるような設計寸法であったとしてもセルトランジスタのオフ電流を抑制することができ、さらにセルトランジスタのキャパシタ側拡散層の接合部におけるリーク電流を抑制することができる。
【発明の効果】
【０００９】
本発明によれば、短チャネル効果が顕著に現れるような設計寸法であったとしてもセルトランジスタのオフ電流を抑制することができ、さらにキャパシタ側拡散層の接合部におけるリーク電流を極力抑制することができるという優れた効果を奏する。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の第１の実施形態について図１ないし図１２を参照しながら説明する。尚、本発明をわかりやすく簡潔に示すため、図面の縮尺については実際の縮尺とは異なることに留意する必要がある。図１および図２は、半導体装置としてのトレンチ型のＤＲＡＭ半導体記憶装置の縦断側面図および横断面図を模式的に示している。本実施形態においては、Ｐ型のシリコン半導体基板１を使用した例を示すが、必要に応じて逆導電型の半導体基板を使用しても良い。
【００１１】
＜構成について＞
図２は、ＤＲＡＭ半導体記憶装置のメモリセルの配置を概略的に示している。この図２に示すように、トレンチ型のＤＲＡＭ半導体記憶装置２は、シリコン半導体基板１に、メモリセル３が複数配列されたメモリセル領域を備えている。尚、符号ＡＡはメモリセルのアクティブエリアを示している。
【００１２】
図１は、図２のＸ−Ｘ線に沿う縦断側面図を示している。この図１に示すように、このメモリセル３は、１のトレンチキャパシタＣおよび１のセルトランジスタＴｒにより構成されている。
以下、シリコン半導体基板１の１単位メモリセル３の構成を説明する。この単位メモリセル３には、深い溝部（本発明のトレンチに相当）４が形成されており、この溝部４にトレンチキャパシタＣが形成されている。
【００１３】
以下、トレンチキャパシタＣの構成について説明する。溝部４の外周には当該溝部４の下部からある所定の高さまでプレート拡散層５が形成されている。このプレート拡散層５は、メモリセル３を構成するトレンチキャパシタＣのプレート電極として機能する。溝部４の内面で且つプレート拡散層５の面上には、キャパシタ絶縁膜６が形成されている。このキャパシタ絶縁膜６は、SiN-SiO2膜またはAl2O3-SiO2またはHfO2-SiO2等からなり、トレンチキャパシタＣの両電極分離用の絶縁膜として機能する。溝部４の内面且つキャパシタ絶縁膜６の面上には、第１の導電層７が形成されている。この第１の導電層７は、トレンチキャパシタＣのプレート電極として多結晶シリコン材料あるいはポリサイド材料により形成されている。
【００１４】
キャパシタ絶縁膜６の上部には、側壁絶縁膜８が溝部４の内周面に形成されている。この側壁絶縁膜８は、縦型寄生トランジスタのリーク電流を抑制するために形成される。この側壁絶縁膜８の内側には、第２の導電層９が多結晶シリコン材料もしくはポリサイド材料により形成されている。この第２の導電層９の上部には素子分離膜１０が酸化膜により形成されており、他のメモリセル（図示せず）と機能的に分離している。
【００１５】
また、第２の導電層９の上部には、第３の導電層１１が形成されている。この第３の導電層１１は、砒素やリン等のドナー型の不純物をドープした多結晶シリコン材料もしくはポリサイド材料により形成されており、埋込みストラップとして機能する。
さて、セルトランジスタＴｒは溝部４のトレンチキャパシタＣに隣接接続するように、溝部４の所定方向側に形成されている。図２に示すように、溝部４に埋め込まれた第３の導電層１１とセルトランジスタＴｒとの界面部１２を含む溝部４の外周には等方的にストラップ部１３（本発明の不純物拡散層に相当）が形成されている。このストラップ部１３は、ドナー型の不純物が界面部１２を介して、第３の導電部１１から外方拡散されることにより溝部４の上部外周に形成される。このストラップ部１３とトレンチキャパシタＣの第３の導電層１１との間に介在するように、Ｇｅが導入された導入部１４が形成されている。この導入部１４は、トレンチキャパシタＣを構成する第３の導電部１１が形成されたセルトランジスタＴｒの拡散層１５側の対向面に形成されている。このＧｅの導入部１４は、第３の導電層１１から半導体基板１に対して外方拡散する作用を抑制することができる。
【００１６】
セルトランジスタＴｒは、ゲート電極１６，ゲート絶縁膜１７，ｎ型の拡散層１５および１８（ドレイン拡散層およびソース拡散層）を備えている。拡散層１８には、コンタクトプラグ１９を介してビット線２０が接続されており、ビット線２０およびトランジスタＴｒおよびトレンチキャパシタＣを電気的に分離するように層間絶縁膜２１が設けられている。尚、ゲート電極１６を覆うようにゲート側壁絶縁膜２２が形成されている。このようにしてトレンチキャパシタＣは、トレンチ４内に第１ないし第３の導電層７，９，１１を備えると共に、プレート拡散層５、絶縁膜６を備えて構成されている。このようにして一のメモリセル３が構成されるが、図２に示すように、このメモリセル３が格子状に配列されている。尚、溝部４は横断面楕円形状に形成されている。
【００１７】
さて、背景技術欄に説明したように、従来においては設計寸法の縮小化に伴いセルトランジスタＴｒの短チャネル効果が顕著に現れている。この短チャネル効果が悪化すると、セルトランジスタＴｒのオフ動作時においても、トレンチキャパシタＣから放電される電荷量（オフ電流）が増加してしまい、情報喪失する速度が従来に比して速くなる。そこで本実施形態では、Ｇｅを導入した導入部１４を設けている。Ｇｅを界面部１２に導入することにより、第３の導電層１１からセルトランジスタＴｒ側に不必要に外方拡散されることに起因する短チャネル効果を抑制することができる。
【００１８】
したがって、導入部１４およびストラップ部１３をセルトランジスタＴｒの拡散層１５側に共に設けることにより、溝部４に埋め込まれる第３の導電層１１およびセルトランジスタＴｒ間の接合領域の電気抵抗や、セルトランジスタＴｒの拡散層１５およびトレンチキャパシタＣ間の電気抵抗を抑制しつつ、セルトランジスタＴｒの短チャネル効果を顕著に引き起こすほどの不必要な拡散を抑制することができる。
【００１９】
このような実施形態に係る構成によれば、セルトランジスタＴｒの拡散層１５およびトレンチキャパシタＣの第３の導電層１１の間に介在するように、セルトランジスタＴｒの拡散層１５側にＧｅの導入部１４が形成されているので、たとえ第３の導電層１１に高濃度に不純物をドープし当該不純物をシリコン半導体基板１に対して外方拡散することによりストラップ部１３を形成したとしても、セルトランジスタＴｒ側に不必要に拡散されることなく、したがって短チャネル効果を悪化させることなくＤＲＡＭ半導体記憶装置２を構成することができる。
【００２０】
＜製造方法の説明＞
以下、このように構成されるトレンチ型のＤＲＡＭ半導体記憶装置の製造方法を図３ないし図１２を参照しながら説明する。図３ないし図１２は、製造方法の一連の流れを模式的に縦断側面図により示している。
まず図３に示すように、シリコン半導体基板１上にシリコン酸化膜（またはシリコン酸窒化膜）２３を堆積し、この上にシリコン窒化膜２４を堆積する。また、このシリコン窒化膜２４上にＢＳＧ（Boron Silicate Glass）膜２５を堆積し、この上にＴＥＯＳ膜２６を堆積して形成する。
【００２１】
さらに、図４に示すように、ＴＥＯＳ膜２６上に深いトレンチを形成するためのフォトレジスト（図示せず）をパターン形成し、異方性エッチングによりシリコン酸化膜２３，シリコン窒化膜２４，ＢＳＧ膜２５およびＴＥＯＳ膜２６をエッチングし溝部４を形成した後、レジストパターンを除去する。レジストパターンを除去した後、図５に示すように、ＢＳＧ膜２５およびＴＥＯＳ膜２６をマスクとして異方性エッチングにより半導体基板１を所定の深さまでエッチングすることにより溝部４を形成する。次に、ＴＥＯＳ膜２６およびＢＳＧ膜２５を除去する。
【００２２】
さらに、図６に示すように、溝部４下部から所定の深さまで溝部４の内面に不純物がドープされたシリカガラス２７を堆積し、このシリカガラス２７をＴＥＯＳ膜（図示せず）で覆い、高温で熱処理することにより、溝部４の側面にトレンチキャパシタＣのプレート拡散層５を形成する。
その後、溝部４内のＴＥＯＳ膜およびシリカガラス２７を除去し洗浄した後、図７に示すように、溝部４内面の半導体基板１を薄く窒化することによりシリコン窒化膜を形成し、さらにシリコン窒化膜の表面を酸化してキャパシタ絶縁膜６を形成する。そして、このキャパシタ絶縁膜６の内側にＡｓをドープした多結晶シリコン材料からなる第１の導電層７を形成する。これらの第１の導電層７，およびプレート拡散層５が両プレート電極として機能する。
【００２３】
さらに、第１の導電層７およびキャパシタ絶縁膜６をプレート拡散層５の上部までエッチング除去し、その上に絶縁膜８を形成する。この絶縁膜８は、ＴＥＯＳを堆積することにより形成されている。そして、図８に示すように、第１の導電層７の上部に形成された絶縁膜８を異方性エッチングにより除去する。したがって、絶縁膜８が溝部４の内側壁に残存することにより側壁絶縁膜８として形成される。
【００２４】
図９に示すように、絶縁膜８が除去された第１の導電層７の上部に多結晶シリコン材料からなる第２の導電層９を積層するように埋め込み形成する。この第２の導電層９はポリサイド材料により形成されていても良い。さらに図１０に示すように、半導体基板１表面より少し深い位置まで第２の導電層９をエッチングする。さらに、図１１に示すように、第２の導電層９が形成された露出上部側の溝部４内の側壁絶縁膜８を等方性エッチングにより選択的に除去し、側壁絶縁膜８が除去された溝部４の側壁から半導体基板１に対する界面部１２にインプランテーション技術を用いてＧｅを導入する。尚、側壁絶縁膜８を除去する工程では、異方性エッチングにより除去するようにしても良い。
【００２５】
また、Ｇｅを導入する工程では、シリコン半導体基板１の表面部１ａの垂直上部から斜方向にＧｅをイオン注入する。具体的には、半導体基板１の表面部１ａに対して溝部４の上部から斜方向にＧｅをイオンインプランテーションにより導入する。さらに具体的に説明すると、溝部４の中心から楕円長尺断面（図２参照）に形成された界面部１２側に対して導入することにより導入部１４を形成する。この導入条件は、シリコン半導体基板１の表面部１ａの垂直方向に対して０°を超えて４０°までの傾斜角度θ、５〜４０ｋｅＶのインプランテーション加速エネルギー、１×１０12〜１×１０16[ｃｍ-2］の濃度で導入することが望ましい。また、この導入範囲は、トレンチ４に形成された第３の導電層１１およびトランジスタＴｒの界面部１２を含めばどのような範囲で導入しても良い。
【００２６】
そして、図１２に示すように、そして、ドナー型の不純物がドープされた多結晶シリコン材料からなる第３の導電層１１を第２の導電層９および側壁絶縁膜８の上部に形成し、シリコン半導体基板１の表面付近までエッチバックすることにより埋め込み形成する。これら第１ないし第３の導電層７，９，１１は、自己整合的に溝部４に埋め込み形成される。さらに、熱処理を行うことにより第３の導電層１１からトレンチ４の上部外周囲の半導体基板１にドナー型の不純物（例えば、リンや砒素など）を拡散させる。この場合、側壁絶縁膜８が除去された半導体基板１との界面部１２を介して不純物を拡散することによりストラップ部１３を形成する。このストラップ部１３は、セルトランジスタＴｒの拡散層１５およびトレンチキャパシタＣ間の電気抵抗抑制のために形成される。
【００２７】
その後、図１に示すように、この溝部４の側部に素子分離膜１０を形成すると共に、セルトランジスタＴｒを形成する。このとき、セルトランジスタＴｒの拡散層１５が第３の導電層１１と導通するように形成される。このようなメモリセル３の形成工程により、メモリセル３を複数配列することでメモリセル領域を形成する（図２参照）。さらに層間絶縁膜２１およびビット線２０を形成する。このようにして、セルトランジスタＴｒおよびトレンチキャパシタＣを備えたＤＲＡＭ装置２１を製造することができる。
【００２８】
このような第１の実施形態に示した製造方法によれば、半導体基板１に対する界面部１２にＧｅをインプランテーションにより導入するため、抵抗抑制用のストラップ部１３を第３の導電部１１から拡散して形成したとしても、不純物拡散を抑制することができる。
後述実施形態に比較して、インプランテーション加速エネルギーが低い条件においてＧｅを導入できるので、界面部１２にＧｅを導入しやすい。
【００２９】
（第２の実施形態）
図１３は、第２の実施形態の説明図を示している。第２の実施形態においては、第１の実施形態とは製造工程が異なるため、当該製造工程について以下説明し、前述実施形態と同一部分については同一符号を付してその説明を省略する。
第１の実施形態においては、第２の導電層９を形成し、側壁絶縁膜８をエッチング除去した後にＧｅを導入した実施形態を示したが、これに代えて、側壁絶縁膜８を形成直後（図８直後）に半導体基板１に対する界面部１２にＧｅをインプランテーションにより導入する。すなわち、図１３に示すように、側壁絶縁膜８の内側に第２の導電層９を第１の導電層７の上部に所定の高さまでエッチバックして埋込み形成した後、この第２の導電層９の上方および側壁絶縁膜８を通じて界面部１２に向けてＧｅを導入する。この場合、この導入条件は、半導体基板１の表面部１ａの垂直方向に対して０°を超えて４０°までの傾斜角度θ、５〜６０ｋｅＶのインプランテーション加速エネルギー、１×１０12〜１×１０16[ｃｍ-2］の濃度で導入することが望ましい。その後、第２の導電層９が形成された露出上部側の溝部４内の側壁絶縁膜８を除去し、Ｇｅが導入された界面部１２を介して半導体基板１に不純物を拡散させることによりストラップ部１３を形成する。
このような第２の実施形態においても、第１の実施形態と略同様の作用効果を奏する。
【００３０】
（第３の実施形態）
図１４は、第３の実施形態の説明図を示している。第３の実施形態においては、第１の実施形態とは製造工程が異なるため、当該製造工程について以下説明し、前述実施形態と同一部分については同一符号を付してその説明を省略する。
【００３１】
第３の実施形態では、第３の導電層１１を埋込み形成した後にＧｅを導入する。すなわち、図１４に示すように、第３の導電層１１を埋込み、半導体基板１の表面部１ａの近傍の所定の高さまでエッチバックした後、第３の導電層１１を通じてＧｅを界面部１２に導入する。この場合、この導入条件は、シリコン半導体基板１の表面部１ａの垂直方向に対して０°を超えて４０°までの傾斜角度θ、５〜６０ｋｅＶのインプランテーション加速エネルギー、１×１０12〜１×１０16[ｃｍ-2］の濃度で導入することが望ましい。このようにＧｅを導入した後、不純物を拡散させることによりストラップ部１３を形成する。
このような第３の実施形態においても、前述実施形態と略同様の作用効果を奏する。
【００３２】
（他の実施形態）
本発明は、前述実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
第３の導電層１１とストラップ部１３との間に導入部１４を設けた実施形態を示したが、トレンチキャパシタＣに埋込み形成された第１または第２の導電層７，９と、ストラップ部１３との間に導入部１４を設けても良い。
【図面の簡単な説明】
【００３３】
【図１】本発明の第１の実施形態を示す半導体装置の縦断側面図
【図２】半導体装置の平面図
【図３】半導体装置の一製造工程を示す縦断側面図（その１）
【図４】半導体装置の一製造工程を示す縦断側面図（その２）
【図５】半導体装置の一製造工程を示す縦断側面図（その３）
【図６】半導体装置の一製造工程を示す縦断側面図（その４）
【図７】半導体装置の一製造工程を示す縦断側面図（その５）
【図８】半導体装置の一製造工程を示す縦断側面図（その６）
【図９】半導体装置の一製造工程を示す縦断側面図（その７）
【図１０】半導体装置の一製造工程を示す縦断側面図（その８）
【図１１】半導体装置の一製造工程を示す縦断側面図（その９）
【図１２】半導体装置の一製造工程を示す縦断側面図（その１０）
【図１３】本発明の第２の実施形態を示す一製造工程の縦断側面図
【図１４】本発明の第３の実施形態を示す一製造工程の縦断側面図
【符号の説明】
【００３４】
図面中、１はシリコン半導体基板、２はＤＲＡＭ半導体記憶装置（半導体装置）、３はメモリセル、４は溝部（トレンチ）、６はキャパシタ絶縁膜、７は第１の導電層、８は側壁絶縁膜、９は第２の導電層、１１は第３の導電層、１２は界面部、１３はストラップ部、１４は導入部、１５は拡散層、２３はシリコン酸化膜またはシリコン酸窒化膜、２４はシリコン窒化膜、Ｃはトレンチキャパシタ、Ｔｒはセルトランジスタを示す。
【図１】
2005209774.tif 000003
【図２】
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【図３】
2005209774.tif 000005
【図４】
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【図５】
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【図６】
2005209774.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2005209774.tif 000015
【図１４】
2005209774.tif 000016
【手続補正書】
【提出日】平成17年2月28日(2005.2.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
この半導体基板に形成されたトレンチに導電層が埋込み形成されたトレンチキャパシタと、
前記半導体基板上に形成されたゲート電極と、このゲート電極に隣接して前記半導体基板の表面に形成されたソース／ドレイン領域とを有し、前記トレンチキャパシタに電気的に接続されたセルトランジスタと、
前記トレンチキャパシタと前記ソース／ドレイン領域とを電気的に接続する不純物拡散層と、
この不純物拡散層と前記トレンチキャパシタとの間に形成され、Ｇｅが導入された導入部とを備えたことを特徴とする半導体装置。
【請求項２】
半導体基板に形成されたトレンチに導電層が埋込み形成されたトレンチキャパシタと、前記半導体基板に形成されると共に前記トレンチキャパシタの導電層に接続されたセルトランジスタとを備えた半導体装置であって、
前記トレンチキャパシタの電極としてトレンチに埋込み形成された第１の導電層と、
この第１の導電層の上部の前記トレンチ側壁に形成された側壁絶縁膜と、
この側壁絶縁膜の内側に形成された第２の導電層と、
前記側壁絶縁膜の上部に前記セルトランジスタと接続するように形成された第３の導電層と、
この第３の導電層および前記セルトランジスタ間を接続するように前記セルトランジスタ側に形成された不純物拡散層と、
この不純物拡散層と前記トレンチキャパシタの第３の導電層との間に介在するように前記トレンチキャパシタに対してセルトランジスタ側にＧｅが導入された導入部とを備えたことを特徴とする半導体装置。
【請求項３】
半導体基板にトレンチを形成する工程と、
前記トレンチに第１の導電層を埋込み形成する工程と、
前記第１の導電層の上部の前記トレンチ側壁に側壁絶縁膜を形成する工程と、
この側壁絶縁膜の内側における前記トレンチ内に第２の導電層を埋込み形成する工程と、
前記第２の導電層が形成された露出上部側の前記トレンチ内の前記側壁絶縁膜を除去する工程と、
前記側壁絶縁膜が除去されたトレンチ側壁から前記半導体基板に対する界面部にＧｅをインプランテーションにより導入する工程と、
前記Ｇｅが導入された半導体基板の導入部を介して不純物拡散層を前記セルトランジスタ側に形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板にトレンチを形成する工程と、
前記トレンチに第１の導電層を埋込み形成する工程と、
前記第１の導電層の上部の前記トレンチ側壁に側壁絶縁膜を形成する工程と、
この側壁絶縁膜の内側におけるトレンチ内に第２の導電層を埋込み形成する工程と、
前記トレンチ側壁から前記半導体基板に対する界面部にＧｅをインプランテーションにより導入する工程と、
前記第２の導電層が形成された露出上部側の前記トレンチ内の前記側壁絶縁膜を除去する工程と、
前記Ｇｅが導入された半導体基板の導入部を介して不純物拡散層を前記セルトランジスタ側に形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板にトレンチを形成する工程と、
前記トレンチに第１の導電層を埋込み形成する工程と、
前記第１の導電層の上部の前記トレンチ側壁に側壁絶縁膜を形成する工程と、
この側壁絶縁膜の内側におけるトレンチ内に第２の導電層を埋込み形成する工程と、
前記第２の導電層が形成された露出上部側の前記トレンチ内の前記側壁絶縁膜を除去する工程と、
前記側壁絶縁膜の上部にセルトランジスタと接続するように形成された第３の導電層を埋込み形成する工程と、
前記トレンチ側壁から前記半導体基板に対する界面部にＧｅをインプランテーションにより導入する工程と、
前記Ｇｅが導入された半導体基板の導入部を介して不純物拡散層を前記セルトランジスタ側に形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
本発明の半導体装置は、半導体基板と、この半導体基板に形成されたトレンチに導電層が埋込み形成されたトレンチキャパシタと、半導体基板上に形成されたゲート電極と、 このゲート電極に隣接して前記半導体基板の表面に形成されたソース／ドレイン領域とを有し、トレンチキャパシタに電気的に接続されたセルトランジスタと、トレンチキャパシタと前記ソース／ドレイン領域とを電気的に接続する不純物拡散層と、この不純物拡散層と前記トレンチキャパシタとの間に形成され、Ｇｅが導入された導入部とを備えたことを特徴としている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
このような発明によれば、不純物拡散層とトレンチキャパシタの導電層との間に介在するようにＧｅが導入されているため、トレンチキャパシタ内部からの不純物の拡散を抑制することができ、短チャネル効果が顕著に現れるような設計寸法で設計したとしても、セルトランジスタのオフ電流を抑制することができる。
また本発明の半導体装置の製造方法は、半導体基板にトレンチを形成する工程と、トレンチに第１の導電層を埋込み形成する工程と、第１の導電層の上部の前記トレンチ側壁に側壁絶縁膜を形成する工程と、この側壁絶縁膜の内側における前記トレンチ内に第２の導電層を埋込み形成する工程と、第２の導電層が形成された露出上部側の前記トレンチ内の前記側壁絶縁膜を除去する工程と、側壁絶縁膜が除去されたトレンチ側壁から前記半導体基板に対する界面部にＧｅをインプランテーションにより導入する工程と、Ｇｅが導入された半導体基板の界面部を介して不純物拡散層を前記セルトランジスタ側に形成する工程とを備えたことを特徴としている。