(57)【要約】【課題】特殊な製造プロセスを必要とせずに半導体薄膜中の炭素濃度を効率的に低下させる。【解決手段】薄膜トランジスタはエキシマレーザによって溶融再結晶化される非晶質の半導体薄膜と、この半導体薄膜を支持する絶縁基板１０とを備える。この薄膜トランジスタはさらに半導体薄膜１２の下地として絶縁基板１０上に形成され絶縁基板１０側から侵入する炭素を収容して絶縁基板１０よりも低い炭素濃度に設定されるアンダーコート膜１１を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
エネルギー光によって溶融再結晶化される非単結晶の半導体薄膜と、前記半導体薄膜を支持する支持基板と、前記半導体薄膜の下地として前記支持基板上に形成され前記支持基板側から侵入する炭素を収容して前記支持基板の表面よりも低い炭素濃度に設定される下地絶縁膜とを備えることを特徴とするアニール用薄膜半導体構造体。
【請求項２】
前記下地絶縁膜は前記支持基板の上面を覆う酸化膜であることを特徴とする請求項１に記載のアニール用薄膜半導体構造体。
【請求項３】
さらに前記半導体薄膜上に形成され外部から侵入する炭素を収容する光透過性絶縁膜を備えることを特徴とする請求項１に記載のアニール用薄膜半導体構造体。
【請求項４】
前記光透過性絶縁膜は前記半導体薄膜の上面を覆う酸化膜を含むことを特徴とする請求項３に記載のアニール用薄膜半導体構造体。
【請求項５】
支持基板上に下地絶縁膜を形成し、前記下地絶縁膜上に単結晶の半導体薄膜を形成し、前記支持基板側から侵入する炭素を収容させて下地絶縁膜の炭素濃度を前記支持基板の表面よりも低く設定した状態でエネルギー光を前記半導体薄膜に照射することにより前記半導体薄膜を溶融再結晶化することを特徴とする薄膜半導体用アニール方法。
【請求項６】
前記下地絶縁膜として前記支持基板の上面を覆うように酸化膜を形成することを特徴とする請求項５に記載の薄膜半導体用アニール方法。
【請求項７】
さらに外部から侵入する炭素を収容する光透過性絶縁膜を前記半導体薄膜上に形成することを特徴とする請求項５に記載の薄膜半導体用アニール方法。
【請求項８】
前記光透過性絶縁膜として前記半導体薄膜の上面を覆うように酸化膜を形成することを特徴とする請求項７に記載の薄膜半導体用アニール方法。
【請求項９】
前記エネルギー光は位相シフタを介して前記半導体薄膜に照射されることを特徴とする請求項４に記載の薄膜半導体用アニール方法。
【請求項１０】
半導体薄膜と、前記半導体薄膜を支持する支持基板と、前記半導体薄膜の下地として前記支持基板上に形成され前記支持基板側から侵入する炭素を収容して前記支持基板の表面よりも低い炭素濃度に設定される下地絶縁膜と、前記半導体薄膜に設けられる薄膜トランジスタとを備えることを特徴とする薄膜半導体装置。
【請求項１１】
さらに前記半導体薄膜上に形成され外部から侵入する炭素を収容する光透過性絶縁膜を備えることを特徴とする請求項１０に記載の薄膜半導体装置。
【請求項１２】
支持基板上に下地絶縁膜を形成し、前記下地絶縁膜上に単結晶の半導体薄膜を形成し、前記支持基板側から侵入する炭素を収容させて下地絶縁膜の炭素濃度を前記支持基板の表面よりも低く設定した状態でエネルギー光を前記半導体薄膜に照射することにより前記半導体薄膜を溶融再結晶化し、この溶融再結晶化後に薄膜トランジスタを形成することを特徴とする薄膜半導体装置製造方法。
【請求項１３】
さらに外部から侵入する炭素を収容する光透過性絶縁膜を前記半導体薄膜上に形成することを特徴とする請求項１２に記載の薄膜半導体装置製造方法。
【請求項１４】
半導体薄膜と、前記半導体薄膜を支持する支持基板と、前記半導体薄膜の下地として前記支持基板上に形成され前記支持基板側から侵入する炭素を収容して前記支持基板の表面よりも低い炭素濃度に設定される下地絶縁膜と、前記半導体薄膜に設けられる薄膜トランジスタとを備え、この薄膜トランジスタにより表示回路を構成したことを特徴とする表示装置。
【請求項１５】
さらに前記半導体薄膜上に形成され外部から侵入する炭素を収容する光透過性絶縁膜を備えることを特徴とする請求項１４に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばアクティブマトリクス型フラットパネルディスプレイに適用されるアニール用薄膜半導体構造体、薄膜半導体用アニール方法、薄膜半導体装置、薄膜半導体装置製造方法、および表示装置に関する。
【背景技術】
【０００２】
薄膜半導体技術は、薄膜トランジスタ(ＴＦＴ: Thin Film Transistor)、密着センサ、光電変換素子等の半導体素子を絶縁性基板上に形成するための重要な技術である。薄膜トランジスタはＭＯＳ（ＭＩＳ）構造の電界効果トランジスタであり、液晶表示装置のようなフラットパネルディスプレイにも応用されている（例えば、非特許文献１を参照）。
【０００３】
液晶表示装置は、一般に薄型、軽量、低消費電力でカラー表示も容易であるという特徴を有し、この特徴からパーソナルコンピュータあるいは様々な携帯用情報端末のディスプレイとして広く用いられている。液晶表示装置がアクティブマトリクス型である場合には、薄膜トランジスタが画素スイッチング素子として設けられる。
【０００４】
この薄膜トランジスタの活性層（キャリア移動層）は例えばシリコン半導体薄膜からなる。シリコン半導体薄膜は非晶質シリコン（アモルファスシリコン:ａ−Ｓｉ）および結晶相を有する多結晶質シリコン(非単結晶の結晶質シリコン)に分類される。多結晶質シリコンは主に多結晶シリコン(Ｐｏｌｙ−Ｓｉ）であり、微結晶シリコン(μｃ−Ｓｉ）も多結晶質シリコンとして知られている。シリコン以外の半導体薄膜材料としては、例えばＳｉＧｅ、ＳｉＯ、ＣｄＳｅ、Ｔｅ、ＣｄＳ等が挙げられる。
【０００５】
多結晶質シリコンのキャリア移動度は非晶質シリコンのキャリア移動度の１０倍から１００倍程度大きい。この特性は、スイッチング素子の半導体薄膜材料として非常に優れている。近年、多結晶シリコンを活性層として用いた薄膜トランジスタは動作の高速性から例えばドミノ回路およびＣＭＯＳトランスミッションゲートのような様々な論理回路を構成することが可能なスイッチング素子であるとして注目されている。この論理回路は液晶表示装置およびエレクトロルミネセンス表示装置の駆動回路、マルチプレクサ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＣＣＤ、およびＲＡＭ等を構成する場合に必要となる。
【０００６】
ここで、多結晶質シリコンの半導体薄膜を形成する従来の代表的プロセスを説明する。このプロセスでは、ガラス等の絶縁性基板が最初に用意され、アンダーコート層（またはバッファ層）として例えばシリコン酸化膜（ＳｉＯ２）がこの絶縁性基板上に形成され、さらに半導体薄膜としてアモルファスシリコン膜（ａ−Ｓｉ）が約５０nm程度厚さでアンダーコート層上に形成される。この後、脱水素処理がアモルファスシリコン膜中の水素濃度を低下させるために行われ、続いてアモルファスシリコン膜の溶融再結晶化がエキシマレーザ結晶化法等により行われる。具体的には、エキシマレーザがアモルファスシリコン膜に照射され、これによりアモルファスシリコンを多結晶質シリコンに変化させる。
【０００７】
現在では、このようにして得られる多結晶質シリコンの半導体薄膜がｎチャネル型またはＰチャネル型薄膜トランジスタの活性層として用いられる。この場合、薄膜トランジスタの電界効果移動度（電界効果による電子または正孔の移動度）がｎチャネル型で１００〜１５０cm2/Vsec程度となり、ｐチャネル型で１００cm2/Vsecとなる。このような薄膜トランジスタを用いれば、信号線駆動回路および走査線駆動回路のような駆動回路を画素スイッチング素子と同一の基板上に形成して駆動回路一体型の表示装置を得ることができるため、表示装置の製造コストを低減することが可能である。
【０００８】
ところで、現在の薄膜トランジスタの電気的特性は、デジタル映像データをアナログ映像信号に変換するＤＡ変換器やデジタル映像データを加工するゲートアレイ等の信号処理回路を表示装置の基板において一体化できるほど優れていない。この場合には、現在の３倍から５倍の電流駆動能力が薄膜トランジスタに必要とされる。また、電界効果移動度も３００cm2/Vsec程度必要とされる。表示装置の高機能化および高付加価値化のためには、薄膜トランジスタの電気的特性をさらに向上させる必要がある。薄膜トランジスタで構成されるスタティックメモリが例えばメモリ機能を持たせるために各画素に付加される場合には、単結晶半導体を用いた場合と同等の電気的特性がこの薄膜トランジスタに要求される。
【０００９】
このような理由から、半導体薄膜の結晶性を単結晶に近づける研究が盛んに行われている。このような研究の一方で、シリコン半導体薄膜中の炭素濃度が結晶シリコンデバイスにおいては重要であり、Ｓｉ中の炭素原子により生成される積層欠陥により結晶Ｓｉの電気特性が悪くなることが報告されている（例えば、非特許文献２を参照）。現在の薄膜トランジスタで用いられているような多結晶質シリコンでは、膜中炭素原子による影響は小さいが、半導体薄膜の結晶性の向上に伴ってその影響が相対的に増大する。この影響による電気的特性の劣化を防止するためには、半導体薄膜中の炭素濃度を低減させることが重要である。
【００１０】
半導体薄膜の結晶性に関連し、不純物ガスの混入を抑制することによりアモルファスシリコン膜を高純度化することが可能であることが報告されている（例えば非特許文献３を参照）。ここでは、成膜装置からの漏洩量を減らす工夫により不純物ガスの混入を抑制し、シリコン膜の炭素濃度を膜厚方向において全体的に低減する。また、さらに背圧・ビルドアップ量を低減するプロセスによりアモルファスシリコン膜の超高純度化が図られている。
【非特許文献１】フラットパネルディスプレイ９５  p.200-p203
【非特許文献２】応用物理  第４９巻第１号 p.90-p.96
【非特許文献３】応用物理  第６７巻第３号  p.332-p.336
【発明の開示】
【発明が解決しようとする課題】
【００１１】
例えばフラットパネルディスプレイの高機能化および高付加価値化のためには、薄膜トランジスタにおいて活性層となる半導体薄膜の結晶性を向上させることが必要である。そのためには、結晶成長時に結晶核の発生を抑制することで、相対的に大きな結晶粒を作製することが必要となる。
【００１２】
また、エキシマレーザ結晶化法を用いてアモルファスシリコン膜を結晶化する際、溶融過程で膜厚方向におけるすべてのＳｉ膜を溶融させてしまう場合、融液中の拡散が非常に大きいため、膜中不純物の膜厚方向のプロファイルが固化直前にほぼ一定となると考えられ、そのため、膜中の炭素濃度を低下させるだけでなく、アモルファスシリコン膜の上面側あるいは下面側の炭素濃度をも低下させることが必要である。結晶化は主にアモルファスシリコン膜の下面、すなわち下地基板との界面から起こるため、この界面付近の濃度を下げることが重要である。アモルファスシリコン膜の表面や下地基板の表面は、ＲＣＡ洗浄などの前処理を施しても炭化水素系や酸化炭素系の分子が吸着しやすいため、エキシマレーザ結晶化法による結晶化では必然的に多くの炭素原子がアモルファスシリコン膜中に混入してしまい、これらが相対的に小さな結晶粒として成長する結晶の核となり易く、良好な電気特性を得ることを困難にする。
【００１３】
本発明の目的は、特殊な製造プロセスを必要とせずに半導体薄膜中の炭素濃度を効率的に低下させることができるアニール用薄膜半導体構造体、薄膜半導体用アニール方法、薄膜半導体装置、薄膜半導体装置製造方法、および表示装置を提供することにある。
【課題を解決するための手段】
【００１４】
本発明によれば、エネルギー光によって溶融再結晶化される非単結晶の半導体薄膜と、半導体薄膜を支持する支持基板と、半導体薄膜の下地として支持基板上に形成され支持基板側から侵入する炭素を収容して支持基板の表面よりも低い炭素濃度に設定される下地絶縁膜とを備えるアニール用薄膜半導体構造体が提供される。
【００１５】
さらに本発明によれば、支持基板上に下地絶縁膜を形成し、下地絶縁膜上に単結晶の半導体薄膜を形成し、支持基板側から侵入する炭素を収容させて下地絶縁膜の炭素濃度を支持基板の表面よりも低く設定した状態でエネルギー光を半導体薄膜に照射することにより半導体薄膜を溶融再結晶化する薄膜半導体用アニール方法が提供される。
【００１６】
さらに本発明によれば、半導体薄膜と、半導体薄膜を支持する支持基板と、半導体薄膜の下地として支持基板上に形成され支持基板側から侵入する炭素を収容して支持基板の表面よりも低い炭素濃度に設定される下地絶縁膜と、半導体薄膜に設けられる薄膜トランジスタとを備える薄膜半導体装置が提供される。
【００１７】
さらに本発明によれば、支持基板上に下地絶縁膜を形成し、下地絶縁膜上に単結晶の半導体薄膜を形成し、支持基板側から侵入する炭素を収容させて下地絶縁膜の炭素濃度を支持基板の表面よりも低く設定した状態でエネルギー光を半導体薄膜に照射することにより半導体薄膜を溶融再結晶化し、この溶融再結晶化後に薄膜トランジスタを形成する薄膜半導体装置製造方法が提供される。
【００１８】
さらに本発明によれば、半導体薄膜と、半導体薄膜を支持する支持基板と、半導体薄膜の下地として支持基板上に形成され支持基板側から侵入する炭素を収容して支持基板の表面よりも低い炭素濃度に設定される下地絶縁膜と、半導体薄膜に設けられる薄膜トランジスタとを備え、この薄膜トランジスタにより表示回路を構成した表示装置が提供される。
【発明の効果】
【００１９】
アニール用薄膜半導体構造体、薄膜半導体用アニール方法、薄膜半導体装置、薄膜半導体装置製造方法、および表示装置では、下地絶縁膜が半導体薄膜の下地となるため、支持基板に炭素が含まれていても、半導体薄膜が直接支持基板上に形成される場合よりも下地表面の炭素量を低減することができる。すなわち、特殊な製造プロセスを必要とせずに半導体薄膜中の炭素濃度を効率的に低下させることができる。この炭素はエネルギー光によって半導体薄膜を溶融再結晶化したときに半導体薄膜内で成長する結晶粒の核となり易いため、この炭素量を低減することにより半導体薄膜内で成長する結晶粒の数を低減し、各結晶粒をより大きく成長させることが可能となる。従って、このような半導体薄膜を活性層として用いる薄膜トランジスタの電気特性を向上させることができる。
【００２０】
また、大気は炭化水素系・炭化酸素系などの炭素成分を含んでいるため、半導体薄膜が大気に対して露出していると、外部から炭素が侵入することになる。このため、光透過性絶縁膜を半導体薄膜上に形成して、このエネルギー光をこの光透過性絶縁膜を介して半導体薄膜に照射することが好ましい。ちなみに、エネルギー光による溶融再結晶化前に炭素が半導体薄膜に混入することを確実に防止するためには、大気に曝さないようにして半導体薄膜および光透過性絶縁膜を支持基板上に連続成膜することが好ましい。この連続成膜は、かならずしも真空一貫プロセスに限定するものではなく、窒素トンネルを用いた搬送や、同一反応室による連続成膜も含むものである。
【００２１】
特に、本発明は位相シフタを介してエネルギー光を半導体薄膜に照射して横方向に結晶粒を成長させる結晶化に適用することが望ましく、この半導体薄膜において結晶粒の横方向成長距離を増加させるという大きな効果を得ることができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の一実施形態に係るコプラナ型ポリシリコン薄膜トランジスタ（ＴＦＴ）について添付図面を参照して説明する。このポリシリコンＴＦＴは、表示装置、例えばアクティブマトリクス型液晶表示装置の画素スイッチング素子アレイ、駆動回路、さらにはＤＡ変換器等を構成するために用いられる。図１から図２１はこのポリシリコンＴＦＴを製造するために順次行われる製造工程を示す。
【００２３】
図１に示す工程では、石英または無アルカリガラス等からなる絶縁基板１０が用意され、アンダーコート層１１が絶縁基板１０上に形成される。このアンダーコート層１１は例えばプラズマＣＶＤ法によって絶縁基板１０上に堆積される厚さ８０nmのシリコン酸化膜（Ｓｉ０２）である。このプラズマＣＶＤは、例えば基板温度３３０℃および堆積時間５分という条件で行われる。
【００２４】
図２に示す工程では、非晶質の半導体薄膜１２がアンダーコート層１１上に形成される。この半導体薄膜１２は例えばプラズマＣＶＤ法によって行われる。このプラズマＣＶＤは、上述のアンダーコート層１１と同一反応室あるいは真空一貫、窒素雰囲気中搬送など、大気に曝さない方式で連続的に作製すること重要である。本実施形態では、非晶質の半導体薄膜１２の膜厚を２００ｎｍとした。本実施形態ではしきい値を制御するための微量ドーピングは行っていないが、これを行う場合には、非晶質の半導体薄膜の成膜中に原料ガスにジボランなどのドーピング用ガスを混合したり、非晶質の半導体薄膜１２成膜後にイオンドーピング法などにより導入したりする方法がある。その際、上記に述べたような大気に曝さないプロセスであることが望ましい。
【００２５】
図３に示す工程では、光透過性絶縁膜１３が結晶化用犠牲膜として半導体薄膜１２上に形成される。この光透過性絶縁膜１３は入射光に対して透過性を示し、例えばＰＥ−ＣＶＤ法により半導体薄膜１２のアモルファスシリコン膜上に堆積される厚さ１０nmのシリコン酸化膜である。その際、上記のアンダーコート層１１、半導体薄膜１２と大気に曝さないプロセスで作製されることが必要である。光透過性絶縁膜１３は、エキシマレーザ結晶化時の炭素混入を防止するために、絶縁基板１０に対して反対側となる半導体薄膜１２の素子形成側表面を覆っている。
【００２６】
図４に示す工程では、レーザアニール処理が半導体薄膜１２内のアモルファスシリコンを結晶化するために例えばＫｒＦエキシマレーザをエネルギー光として用いて行われる。ＫｒＦエキシマレーザは光透過性絶縁膜１３を介して半導体薄膜１２に照射され、これにより半導体薄膜１２を加熱する。ＫｒＦエキシマレーザのエネルギー密度は３５０mJ/cm2である。こうして加熱された状態にある半導体薄膜１２内では、アモルファスシリコンが多結晶シリコンとして結晶化する。ここで、半導体薄膜１２中の炭素濃度が少ないため、溶融再結晶化の際において結晶核の発生が少なく、炭素濃度に着目しない従来例と比較して、大きな結晶粒径に成長することを確認した。
【００２７】
図１から図３に示す工程を要約すれば、図４に示すようにエネルギー光により溶融再結晶化される非単結晶の半導体薄膜１２と、この半導体薄膜１２を支持する支持基板となる絶縁基板１０と、この半導体薄膜１２の下地として絶縁基板１０上に形成され絶縁基板１０側から侵入する炭素を収容して絶縁基板１０の表面よりも低い炭素濃度に設定される下地絶縁膜となるアンダーコート層１１とを備えたアニール用半導体構造体が得られる。ここでは、半導体薄膜１２上に形成され外部から侵入する炭素を収容する光透過性絶縁膜１３がさらにこの半導体構造体に追加されている。
【００２８】
図５に示す工程では、レジストパターン１４が、レジスト材を光透過性絶縁膜１３に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、ポリシリコンＴＦＴ用マスク領域を残してレジスト材を除去することにより形成される。
【００２９】
図６に示す工程では、光透過性絶縁膜１３および半導体薄膜１２がレジストパターン１４をマスクとして用いたドライエッチング処理によりパターニングされる。このドライエッチング処理では、例えばＢＣｌ３およびＣＨ４が光透過性絶縁膜１３のエッチングガスとして用いられ、ＣＦ４およびＯ２が半導体薄膜１２のエッチングガスとして用いられる。
【００３０】
図７に示す工程では、レジストパターン１４が光透過性絶縁膜１３上で除去され、さらに光透過性絶縁膜１３が半導体薄膜１２上で除去される。光透過性絶縁膜１３は結晶化用犠牲膜であるため、半導体薄膜１２の炭素濃度プロファイルを設定する役目を果たした後で上述のように除去される。
【００３１】
図８に示す工程では、ゲート絶縁膜１５が半導体薄膜１２上に形成される。このゲート絶縁膜１５は例えばＬＰ−ＣＶＤ法により半導体薄膜１２上に堆積される厚さ８０nmのシリコン酸化膜である。ＬＰ−ＣＶＤは基板温度５００℃および堆積時間４５分という条件で行われる。
【００３２】
図９に示す工程では、電極層１６がゲート絶縁膜１５上に形成される。この電極層１６は例えばスパッタリングによりゲート絶縁膜１５のシリコン酸化膜上に堆積される厚さ１００nmのアルミニウム層である。スパッタリングは基板温度１００℃、堆積時間１０分という条件で行われる。
【００３３】
図１０に示す工程では、レジストパターン１７が、レジスト材を電極層１６に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、ゲート電極用マスク領域を残してレジスト材を除去することにより形成される。
【００３４】
図１１に示す工程では、電極層１６がレジストパターン１７をマスクとして用いたドライエッチング処理によりパターニングされ、ゲート電極１８として一部をゲート絶縁膜１５上に残して除去される。このドライエッチング処理では、例えばＢＣｌ３およびＣＨ４がエッチングガスとして用いられる。
【００３５】
図１２に示す工程では、レジストパターン１７がゲート電極１８上で除去される。
【００３６】
図１３に示す工程では、不純物がゲート電極１８をマスクとして用いて半導体薄膜１２に添加される。ポリシリコンＴＦＴをｎチャネル型にする場合には、リンが半導体薄膜１２にイオン注入される。また、ポリシリコンＴＦＴをｐチャネル型にする場合には、ボロンが半導体薄膜１２にイオン注入される。例えばＣＭＯＳインバータのような論理回路は、ｎチャネル型ポリシリコンＴＦＴおよびｐチャネル型ポリシリコンＴＦＴの組み合わせにより構成される。このため、ｎチャネル型ポリシリコンＴＦＴおよびｐチャネル型ポリシリコンＴＦＴの一方のイオン注入は、不所望なイオン注入を阻止するレジスト等のマスクにより他方のポリシリコンＴＦＴの半導体薄膜１２を覆った状態で行われる。ｎチャネル型ポリシリコンＴＦＴおよびｐチャネル型ポリシリコンＴＦＴの各々に対するイオン注入後、半導体薄膜１２はアニール処理で活性化される。アニール処理は窒素雰囲気中において基板温度６００℃で３時間行われる。これにより、高不純物濃度のソース領域１９およびドレイン領域２０がゲート電極１８の両側において半導体薄膜１２に形成される。
【００３７】
図１４に示す工程では、層間絶縁膜２１がゲート絶縁膜１５およびゲート電極１８上に形成される。この層間絶縁膜２１は、例えばプラズマＣＶＤ法によってゲート絶縁膜１５のシリコン酸化膜およびゲート電極１８のアルミニウム層上に堆積される厚さ５００nmのシリコン酸化膜である。このプラズマＣＶＤは、基板温度５００℃および堆積時間２０分という条件で行われる。
【００３８】
図１５に示す工程では、レジストパターン２２が、レジスト材をゲート電極層層間絶縁膜２１に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、ゲート電極、ソース電極およびドレイン電極用開口領域においてレジスト材を除去することにより形成される。
【００３９】
図１６に示す工程では、層間絶縁膜２１がレジストパターン２２をマスクとして用いたドライエッチング処理によりパターニングされ、これによりゲート電極１８、ソース領域１９およびドレイン領域２０をそれぞれ部分的に露出させるコンタクトホールを形成する。このドライエッチング処理では、例えばＣＨＦ３がエッチングガスとして用いられる。
【００４０】
図１７に示す工程では、レジストパターン２２が層間絶縁膜２１上で除去される。
【００４１】
図１８に示す工程では、電極層２３がゲート電極１８、ソース領域１９およびドレイン領域２０にコンタクトして層間絶縁膜２１上に形成される。この電極層２３は例えばスパッタリングにより層間絶縁膜２１のシリコン酸化膜上に堆積される厚さ１００nmのアルミニウム層である。スパッタリングは基板温度１００℃、堆積時間１０分という条件で行われる。
【００４２】
図１９に示す工程では、レジストパターン２４が、レジスト材を電極層２３に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、上部ゲート電極、ソース電極、およびドレイン電極用マスク領域を残してレジスト材を除去することにより形成される。
【００４３】
図２０に示す工程では、電極層２３がレジストパターン２４をマスクとして用いたドライエッチング処理によりパターニングされ、上部ゲート電極１８Ａ、ソース電極２５、およびドレイン電極２６として一部を層間絶縁膜２１上に残して除去される。このドライエッチング処理では、例えばＢＣｌ３およびＣＨ４がエッチングガスとして用いられる。
【００４４】
図２１に示す工程では、レジストパターン２４が上部ゲート電極１８Ａ、ソース電極２５、および２６上で除去される。ポリシリコンＴＦＴは上述した工程を経て完成する。
【００４５】
ここで、上述のポリシリコンＴＦＴの製造工程で用いられたアニール用薄膜半導体構造体についてさらに説明する。このアニール用薄膜半導体構造体は炭素を含有する非晶質の半導体薄膜１２と、半導体薄膜１２の基板側に設けられ、基板表面から半導体薄膜１２への炭素原子の混入を防止するアンダーコート層１１、および、半導体薄膜１２の素子形成側表面に設けられ、半導体薄膜１２に照射されるエネルギー光を透過し、このエネルギー光によって加熱された状態にある半導体薄膜１２への炭素原子の混入を防止する光透過性絶縁膜１３とにより構成されている。この実施形態では、半導体薄膜１２が例えばアモルファスシリコン膜であり、光透過性絶縁膜１３が例えばシリコン酸化膜である。
【００４６】
半導体薄膜１２の素子形成側表面はコプラナ型ポリシリコンＴＦＴのような素子を形成する側の表面であり、ポリシリコンＴＦＴのゲート電極１８はこの素子形成側表面の上方にゲート絶縁膜１５を介して形成され、活性層となる半導体薄膜１２の一部に対向する。担体である電子あるいは正孔の大部分はこの活性層においてゲート絶縁膜１５に近い表面領域を主に移動する。この場合、ＴＦＴの活性層にある結晶と結晶の境目いわゆる粒界の数が多いと、それだけ電気特性が悪くなる。同じデバイスサイズで結晶粒界の数を減らすためには一つ一つの結晶粒を大きくする必要があるが、本実施形態においては、結晶粒サイズの増大が明らかになり、これが半導体薄膜１２中の炭素濃度に対応していることを見出した。
【００４７】
図２２は半導体薄膜１２中の炭素濃度に対する平均結晶粒径の依存性を示したものである。図２２によれば、半導体薄膜１２中の炭素濃度を１×1018 atoms/cm3以下とすることで、１．０マイクロメートル以上の結晶粒径をもつ多結晶シリコン膜を得ることができた。半導体薄膜１２が絶縁基板１０上に直接形成されると、中央部分でほぼ一定の炭素濃度であるが、素子形成側表面および絶縁基板１０側表面付近で中央部分とは異なる炭素濃度となる。絶縁基板１０の表面には炭素が局在しているが、この絶縁基板１０上にアンダーコート膜１１を介して半導体薄膜１２を成膜すると、アンダーコート膜１１が絶縁基板１０から侵入する炭素をトラップする。このとき、アンダーコート膜１１が炭素を含むことになるが、このアンダーコート膜１１中の炭素濃度は絶縁基板１０中の炭素濃度よりも低いため、半導体薄膜１２を直接絶縁基板１０上に配置する場合のように炭素が容易に半導体薄膜１２に侵入することはできない。従って、半導体薄膜１２中の炭素濃度はこのアンダーコート膜１１側表面付近で上述の中央付近の濃度とほぼ同程度に維持されるようになる。光透過性絶縁膜１３もアンダーコート膜１１と同様に外部から半導体薄膜１２に侵入する炭素をトラップし、アンダーコート膜１１中の炭素濃度が増大することを抑制する。すなわち、本実施形態の膜構造を用いることで、通常の構造の場合よりも結晶粒径を増大させることができる。
図２３は半導体薄膜１２の上側および下側に配置されるカバーによる平均結晶粒径の違いを示す。半導体薄膜１２の上側表面および下側表面の両方をカバーしたときに、最も平均結晶粒径が大きくなることがわかる。また、結晶粒の核は半導体薄膜１２において上側表面よりも早く冷却される下側表面に発生し易いため、下側表面をカバーするほうが上側表面をカバーするよりも効果的である。
【００４８】
本実施形態では、アンダーコート膜１１のような下地絶縁膜が半導体薄膜１２の下地となるため、絶縁基板１０に炭素が含まれていても、半導体薄膜１２が直接絶縁基板１０上に形成される場合よりも下地表面の炭素量を低減することができる。すなわち、特殊な製造プロセスを必要とせずに半導体薄膜１２中の炭素濃度を効率的に低下させることができる。この炭素はエキシマレーザのようなエネルギー光によって半導体薄膜１２を溶融再結晶化したときに半導体薄膜１２内で成長する結晶粒１２Ａの核となり易いため、この炭素量を低減することにより半導体薄膜１２内で成長する結晶粒１２Ａの数を低減し、各結晶粒１２Ａをより大きく成長させることが可能となる。従って、このような半導体薄膜１２を活性層として用いる薄膜トランジスタの電気特性を向上させることができる。
【００４９】
また、大気は炭化水素系・炭化酸素系などの炭素成分を含んでいるため、半導体薄膜１２が大気に対して露出していると、外部から炭素が侵入することになる。このため、光透過性絶縁膜１３が半導体薄膜１２上に形成され、エネルギー光がこの光透過性絶縁膜１３を介して半導体薄膜１２に照射される。ちなみに、大気に曝さないようにして半導体薄膜１２および光透過性絶縁膜１３を絶縁基板上に連続成膜することによりエネルギー光による溶融再結晶化前に炭素が半導体薄膜１２に混入することを確実に防止できる。この連続成膜は、かならずしも真空一貫プロセスに限定するものではなく、窒素トンネルを用いた搬送や、同一反応室による連続成膜も含むものである。
【００５０】
次に、本発明の他の実施形態に係るコプラナ型ポリシリコン薄膜トランジスタ（ＴＦＴ）について説明する。この薄膜トランジスタは図４に示す前実施形態の製造工程を図２４に示す製造工程に変更することにより形成されるものである。このため、前実施形態と同様部分を同一参照符号で表し、重複する説明を省略する。
【００５１】
図２４に示す製造工程では、レーザアニール処理が位相シフタＰＳを用いた位相変調エキシマレーザ結晶化法により行われる。この位相シフタＰＳは例えばガラス板をストライプ状に選択的にエッチングして位相シフト用の段差を設けたものである。また、この位相シフタＰＳは、ガラス板上に光透過性材料膜を形成しこの光透過性材料膜をストライプ状にパターニングすることによっても得ることができる。
【００５２】
ここでは、例えば波長λ＝２４８nmのＫｒＦエキシマレーザが上述の位相シフタＰＳに照射される。エキシマレーザのエネルギー密度は５００mJ/cm2に設定されている。このエキシマレーザは、位相シフタＰＳの段差によって回折し干渉することで空間的に強度変調され、光透過性絶縁膜１３を介して半導体薄膜１２に入射し、これにより半導体薄膜１２を溶融再結晶化する。このとき、半導体薄膜１２上の光強度分布は、光強度が位相シフタＰＳの段差に沿った位置で低下したものになる。半導体薄膜１２の溶融再結晶化では、半導体薄膜１２がエキシマレーザ強度分布に対応する温度勾配に設定され、複数のシリコン結晶粒が横方向において低温部分から高温部分に向かって成長する。
【００５３】
図２５に示すように、複数のシリコン結晶粒１２Ａは位相シフタＰＳの段差に沿った軸ＣＬに対して対称となるように規則的に並び、それぞれ無数にある小粒径のシリコン結晶粒Ｂである多結晶シリコンまたは非晶質シリコンに囲まれた状態の多結晶シリコン膜となる。ここで、各結晶粒１２Ｂは図２６に示すように配置されるポリシリコン薄膜トランジスタの活性層を収容可能な５〜１０μｍ程度の大粒径となる。この活性層が結晶粒１２Ａの範囲内に配置される場合、ポリシリコン薄膜トランジスタの電気特性をさらに向上させることができる。
【００５４】
図２７は半導体薄膜１２中の炭素濃度と横方向成長の距離との関係を示す。この関係は、エキシマレーザが軸ＣＬを基準とした位置に対して図２８に示すような相対強度分布となる場合に得られた結果である。図２７から明らかなように、炭素濃度が多いほど横方向成長距離が小さいことがわかる。これは、横方向成長する過程において炭素濃度が多いほど新たな結晶核を発生させるため、その地点まで横方向成長が到達するよりも早い時間であらたな成長が起こり、これが横方向成長の伸びを阻害するためであると考えられる。
【００５５】
本実施形態では、エネルギー光を上述のように位相シフタＰＳを介して半導体薄膜１２に照射されることにより、シリコン結晶粒１２Ａが規則的に横方向に成長する。この場合には、この半導体薄膜１２においてシリコン結晶粒１２Ａの横方向成長距離を増加させるという極めて大きな効果を得ることができる。
【００５６】
以下、上述の実施形態で得られるような薄膜トランジスタを実際にアクティブマトリクス型液晶表示装置に適用した例について説明する。この液晶表示装置は通常表示モードおよび静止画表示モードを有するものである。
【００５７】
図２９はこの液晶表示装置の概略的な回路構成を示し、図３０はこの液晶表示装置の概略的な断面構造を示し、図３１は図２９に示す表示画素周辺の等価回路を示す。
【００５８】
この液晶表示装置は、液晶表示パネル１００およびこの液晶表示パネル１１００を制御する液晶コントローラ１０２を備える。液晶表示パネル１００は、例えば液晶層ＬＱがアレイ基板ＡＲおよび対向基板ＣＴ間に保持される構造を有し、液晶コントローラ１０２は液晶表示パネル１から独立した駆動回路基板上に配置される。
【００５９】
アレイ基板ＡＲは、ガラス基板上の表示領域ＤＳにおいてマトリクス状に配置される複数の画素電極ＰＥ、複数の画素電極ＰＥの行に沿って形成される複数の走査線Ｙ（Ｙ1〜Ｙm）、複数の画素電極ＰＥの列に沿って形成される複数の信号線Ｘ（Ｘ1〜Ｘn）、信号線Ｘ1〜Ｘnおよび走査線Ｙ1〜Ｙmの交差位置にそれぞれ隣接して配置され各々対応走査線Ｙからの走査信号に応答して対応信号線Ｘからの映像信号Ｖpixを取り込み対応画素電極ＰＥに印加する画素スイッチング素子１１１、走査線Ｙ1〜Ｙmを駆動する走査線駆動回路３、並びに信号線Ｘ1〜Ｘnを駆動する信号線駆動回路４を備える。各画素スイッチング素子１１１は上述の実施形態のようにして形成される例えばＮチャネルポリシリコン薄膜トランジスタにより構成される。走査線駆動回路１０３および信号線駆動回路１０４は、画素スイッチング素子１１１の薄膜トランジスタと同様に上述の実施形態のようにしてアレイ基板ＡＲ上に形成される複数のポリシリコン薄膜トランジスタにより一体的に構成される。対向基板ＣＴは複数の画素電極ＰＥに対向して配置されコモン電位Ｖcomに設定される単一の対向電極ＣＥおよび図示しないカラーフィルタ等を含む。
【００６０】
液晶コントローラ１０２は、例えば外部から供給される映像信号および同期信号を受取り、通常表示モードで画素映像信号Ｖpix、垂直走査制御信号ＹＣＴおよび水平走査制御信号ＸＣＴを発生する。垂直走査制御信号ＹＣＴは例えば垂直スタートパルス、垂直クロック信号、出力イネーブル信号ＥＮＡＢ等を含み、走査線駆動回路１０３に供給される。水平走査制御信号ＸＣＴは水平スタートパルス、水平クロック信号、極性反転信号等を含み、映像信号Ｖpixと共に信号線駆動回路１０４に供給される。
【００６１】
走査線駆動回路１０３はシフトレジスタを含み、画素スイッチング素子１１１を導通させる走査信号を１垂直走査（フレーム）期間毎に走査線Ｙ1〜Ｙmに順次供給するよう垂直走査制御信号ＹＣＴによって制御される。シフトレジスタは１垂直走査期間毎に供給される垂直スタートパルスを垂直クロック信号に同期してシフトさせることにより複数の走査線Ｙ1〜Ｙmのうちの１本を選択し、出力イネーブル信号ＥＮＡＢを参照して選択走査線に走査信号を出力する。出力イネーブル信号ＥＮＡＢは垂直走査(フレーム）期間のうちの有効走査期間において走査信号の出力を許可するために高レベルに維持され、この垂直走査期間から有効走査期間を除いた垂直ブランキング期間で走査信号の出力を禁止するために低レベルに維持される。
【００６２】
信号線駆動回路１０４はシフトレジスタおよびサンプリング出力回路を有し、各走査線Ｙが走査信号により駆動される１水平走査期間（１Ｈ）において入力される映像信号を直並列変換し画素表示信号としてサンプリングしたアナログ映像信号Ｖpixを信号線Ｘ1〜Ｘnにそれぞれ供給するように水平走査制御信号ＸＣＴによって制御される。
【００６３】
尚、対向電極ＣＥは、図３１に示すようにコモン電位Ｖcomに設定される。コモン電位Ｖcomは通常表示モードにおいて1水平走査期間（Ｈ）毎に０Ｖおよび５Ｖの一方から他方にレベル反転され、静止画表示モードにおいて1フレーム期間（Ｆ）毎に０Ｖおよび５Ｖの一方から他方にレベル反転される。また、通常表示モードにおいて、本実施形態のように1水平走査期間（Ｈ）毎にコモン電位Ｖcomをレベル反転させる代わりに、例えば２Ｈ毎、あるいは1フレーム期間（Ｆ）毎にコモン電位Ｖcomをレベル反転させてもかまわない。
【００６４】
極性反転信号はこのコモン電位Ｖcomのレベル反転に同期して信号線駆動回路４に供給される。そして、信号線駆動回路１０４は、通常表示モードにおいては０Ｖから５Ｖの振幅を持つ映像信号Ｖpixをコモン電位Ｖcomに対して逆極性となるように極性反転信号に応答してレベル反転し出力し、静止画表示モードでは静止画用に階調制限した映像信号を出力した後にその動作を停止する。
【００６５】
この液晶表示パネル１００の液晶層ＬＱは、例えば対向電極ＣＥに設定される０Ｖのコモン電位Ｖcomに対して５Ｖの映像信号Ｖpixを画素電極ＰＥに印加することにより黒表示を行うノーマリホワイトであり、上述したように通常表示モードでは映像信号Ｖpixおよびコモン電位Ｖcomの電位関係が1水平走査期間（Ｈ）毎に交互に反転されるＨコモン反転駆動が採用され、静止画表示モードでは１フレーム毎に交互に反転されるフレーム反転駆動が採用されている。
表示画面は複数の表示画素ＰＸにより構成される。各表示画素ＰＸは画素電極ＰＥおよび対向電極ＣＥ、並びにこれらの間に挟持された液晶層ＬＱの液晶材料を含む。さらに、複数のスタティックメモリ部１１３および複数の接続制御部１１４が複数の表示画素ＰＸに対してそれぞれ設けられる。図２９に示すように、画素電極ＰＥはこの信号線Ｘ上の映像信号Ｖpixを選択的に取り込む画素スイッチング素子１１１に接続され、さらに例えば対向電極ＣＥのコモン電位Ｖcomに等しい電位Ｖcsに設定される補助容量線に容量結合する。画素電極ＰＥおよび対向電極ＣＥは液晶材料を介して液晶容量を構成し、画素電極ＰＥおよび補助容量線は液晶材料を介さず液晶容量に並列的な補助容量１１２を構成する。
【００６６】
画素スイッチング素子１１１は走査線Ｙからの走査信号によって駆動されたときに信号線Ｘ上の映像信号Ｖpixを表示画素ＰＸに印加する。補助容量１１２は液晶容量に比べて十分大きな容量値を有し、表示画素ＰＸに印加された映像信号Ｖpixにより充放電される。補助容量１１２がこの充放電により映像信号Ｖpixを保持すると、この映像信号Ｖpixは画素スイッチング素子１１１が非導通となったときに液晶容量に保持された電位の変動を補償し、これにより画素電極ＰＥおよび対向電極ＣＥ間の電位差が維持される。
【００６７】
さらに、各スタティックメモリ部１１３は上述の実施形態のようにして形成されるＰチャネルポリシリコン薄膜トランジスタＱ１，Ｑ３，Ｑ５およびＮチャネルポリシリコン薄膜トランジスタＱ２，Ｑ４を有し、画素スイッチング素子１１１から表示画素ＰＸに印加された映像信号Ｖsigを保持する。各接続制御部１１４はＮチャネルポリシリコン薄膜トランジスタＱ６およびＱ７を有し、表示画素ＰＸおよびスタティックメモリ部１１３間の電気的な接続を制御するだけでなくスタティックメモリ部１１３に保持された映像信号の出力極性を制御する極性制御回路を兼ねる。薄膜トランジスタＱ１，Ｑ２は電源端子Ｖｄｄ（＝５Ｖ）および電源端子Ｖｓｓ（＝０Ｖ）間の電源電圧で動作する第１インバータ回路ＩＮＶ１を構成し、薄膜トランジスタＱ３，Ｑ４は電源端子Ｖｄｄ，Ｖｓｓ間の電源電圧で動作する第２インバータＩＮＶ２を構成する。インバータ回路ＩＮＶ１の出力端は走査線Ｙを介して制御される薄膜トランジスタＱ５を介してインバータ回路ＩＮＶ２の入力端に接続され、インバータ回路ＩＮＶ２の出力端はインバータ回路ＩＮＶ１の入力端に接続される。薄膜トランジスタＱ５は、画素スイッチング素子１１１が走査線Ｙからの走査信号の立ち上がりにより導通するフレーム期間において導通せず、このフレームの次のフレーム期間において導通する。これにより、少なくとも画素スイッチング素子１１１が映像信号Ｖpixを取り込むまで、薄膜トランジスタＱ５は非導通状態に維持される。
【００６８】
薄膜トランジスタＱ６およびＱ７は静止画表示モードにおいて例えば１フレーム毎に交互に高レベルに設定される極性制御信号ＰＯＬ１およびＰＯＬ２によりそれぞれ制御される。薄膜トランジスタＱ６は画素電極ＰＥとインバータ回路ＩＮＶ２の入力端並びに薄膜トランジスタＱ５を介してインバータ回路ＩＮＶ１の出力端との間に接続され、薄膜トランジスタＱ７は画素電極ＰＥとインバータ回路ＩＮＶ１の入力端並びにインバータ回路ＩＮＶ２の出力端との間に接続される。
【００６９】
この液晶表示装置では、走査線駆動回路１０３、信号線駆動回路１０４、スタティックメモリ部１１３、および接続制御部１１４を画素スイッチング素子１１１と同一のアレイ基板ＡＲ上に配置した駆動回路一体型となっている。ここで、走査線駆動回路１０３、信号線駆動回路１０４、スタティックメモリ部１１３、および接続制御部１１４は上述の実施形態で説明したようなプロセスで一緒に形成される。従って、液晶表示装置の性能と共に生産性も向上できる。また、スタティックメモリ部１１３を設けたことにより、表示画素ＰＸに対して供給される映像信号を保持する機能を得ることができる。静止画表示モードでは、映像信号がスタティックメモリ部１１３から表示画素ＰＸに供給されることから、この状態で走査線駆動回路１０３および信号線駆動回路１０４をサスペンドさせることにより表示装置全体の消費電力を低減することが可能である。
【００７０】
尚、本発明は上述の実施形態に限定されず、その要旨を逸脱しない範囲で様々に変形可能である。
【００７１】
上述の実施形態では、ＫｒＦエキシマレーザ（λ＝２４８ｎｍ）がエネルギー光として用いられているが、他に例えばＸｅＣｌ（λ＝３０８ｎｍ）、ＸｅＦ（λ＝３５１）、ＡｒＦ（λ＝１９３）も利用可能である。この場合、光透過性絶縁膜１３は少なくともこれらエネルギー光の波長に対して透過性を有することになる。
【００７２】
上述の実施形態では、アニール用薄膜半導体構造体が図３に示すように光透過性絶縁膜１３を備え、この光透過性絶縁膜１３がゲート絶縁膜１５を形成するために半導体薄膜１２から除去されたが、例えば図３２に示すようにアニール用薄膜半導体構造体を変形しても良い。
【００７３】
この変形例では、シリコン酸化膜３０が半導体薄膜１２を下地として形成され、さらに他の絶縁膜３１がこのシリコン酸化膜を下地として形成される。他の絶縁膜３１はシリコン酸化膜３０と異なるエッチングレートを有し、例えばＺｎ，Ｈｆ，Ａｌ，Ｙのいずれかの酸化物、Ｚｎ，Ｈｆ，Ａｌ，Ｙのいずれかのシリケート、あるいはシリコン窒化膜（ＳｉＮｘ）のような材料からなる。すなわち、光透過性絶縁膜１３はシリコン酸化膜３０と他の絶縁膜３１との積層構造であり、シリコン酸化膜３０が上述の実施形態と同様にポリシリコンＴＦＴに適した酸素濃度プロファイルを半導体薄膜１２に設定するために絶縁基板１０に対して反対側となる半導体薄膜１２の素子形成側表面を覆っている。シリコン酸化膜３０の厚さと他の絶縁膜３１の厚さとは所望の比率に設定可能である。
【００７４】
このようなアニール用薄膜半導体構造体は上述の実施形態で図３に示す工程を変更することにより形成される。この場合、図４（または図２４）〜図６に示す工程を同様に行った後、図７に示す工程で他の絶縁膜３１除去し、酸化膜３０を含むようにしてゲート絶縁膜１５を半導体薄膜１２上に形成し、このゲート絶縁膜１５上に電極層１６を形成する処理が行われる。
【００７５】
この変形例では、酸化膜３０が図４または図２４に示すレーザアニール処理で半導体薄膜１２の炭素濃度増加を防止する役目を果たした後、さらに半導体薄膜１２の素子形成側表面を露出させずかつこれに良好にコンタクトした状態で残されるため、ポリシリコンＴＦＴの閾値のバラツキ等を低減することができる。
【００７６】
また、上述の実施形態では、半導体薄膜を結晶化するアニール処理について説明したが、本発明をこれ以外の焼結工程や加熱工程にも適用して、炭素濃度増加を防止する構造を用いるようにしてもよい。
【００７７】
また、上述の実施形態では、薄膜トランジスタが半導体薄膜１２の素子形成側表面に設けられたが、このトランジスタ以外のＭＩＳ素子、バイポーラトランジスタやダイオード等を素子形成側表面に設けてもよい。
【００７８】
また、上述の実施形態では、表示装置を製造することが前提であったために半導体薄膜１２を支持する支持基板として絶縁基板１０を用いたが、単純に薄膜トランジスタを形成する場合には、例えば熱酸化表面を持つようなシリコン基板を支持基板として用いてもよい。
【図面の簡単な説明】
【００７９】
【図１】本発明の一実施形態に係るコプラナ型ポリシリコン薄膜トランジスタの製造工程を示す断面図である。
【図２】図１に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図３】図２に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図４】図３に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図５】図４に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図６】図５に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図７】図６に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図８】図７に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図９】図８に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図１０】図９に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図１１】図１０に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図１２】図１１に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図１３】図１２に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図１４】図１３に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図１５】図１４に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図１６】図１５に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図１７】図１６に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図１８】図１７に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図１９】図１８に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図２０】図１９に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図２１】図２０に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図２２】図４に示す半導体薄膜中の炭素濃度に対する平均結晶粒径の依存性を示し炭素濃度と結晶粒径を示すグラフである。
【図２３】図４に示す半導体薄膜の上側および下側に配置されるカバーによる平均結晶粒径の違いを示すグラフである。
【図２４】本発明の他の実施形態に係るコプラナ型ポリシリコン薄膜トランジスタの製造工程を示す断面図である。
【図２５】図２４に示す製造工程により得られる複数のシリコン結晶粒の配置を示す図である。
【図２６】図２５に示すシリコン結晶粒がポリシリコン薄膜トランジスタの活性層を収容可能な大きさであることを示す図である。
【図２７】図２４に示す半導体薄膜中の炭素濃度と横方向成長の距離との関係を示すグラフである。
【図２８】図２５に示す軸を基準とした半導体薄膜の位置に対してエキシマレーザの相対強度分布を示すグラフである。
【図２９】各実施形態で形成される薄膜トランジスタを用いたアクティブマトリクス型液晶表示装置の概略的な回路構成を示す図である。
【図３０】図２９に示す液晶表示装置の概略的な断面構造を示す図である。
【図３１】図２９に示す表示画素周辺の等価回路を示す図である。
【図３２】図３に示すアニール用薄膜半導体構造体の変形例を示す断面図である。
【符号の説明】
【００８０】
１０…絶縁基板、１１…アンダーコート層、１２…半導体薄膜、１３…光透過性絶縁膜、１５…ゲート絶縁膜、１８…ゲート電極、１９…ソース領域、２０…ドレイン領域、３０…酸化膜、３１…他の絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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