(57)【要約】【課題】  ＬＤＤ構造を有し、サリサイドによって形成されたシリサイド層を持つトランジスタの形成において、シリコン基板削れや炭素汚染を生じさせない製造方法を提供する。  【解決手段】  シリコン基板１上にゲート絶縁膜２を形成し、ゲート電極３上にゲート絶縁膜２の材料と同じ種類の絶縁膜４を形成する。その後、前記ゲート絶縁膜２およびゲート電極３上の絶縁膜４の材料と異なる第１の絶縁膜６と前記ゲート絶縁膜２および前記ゲート電極３上の絶縁膜４の材料と同じ第２の絶縁膜を形成する。その後、ドライエッチングを用いて、第２の絶縁膜によるスペーサー８を形成し、その後、ウェットエッチングを用いて、ＬＤＤ構造形成、シリサイド層形成のための開口部を形成する。この結果、シリコン基板の削れや炭素汚染を生じさせることなく、ＬＤＤ構造やサリサイド層を持つトランジスタを製造することができる。【選択図】  図４
2005159335.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、ゲート電極材料と絶縁膜を形成する工程と、
前記ゲート電極材料と前記絶縁膜をパターニングしてゲート電極を形成する工程と、
前記ゲート電極をマスクとして、低濃度の不純物を注入する工程と、
前記シリコン基板上に、第１の絶縁膜と第２の絶縁膜を形成する工程と、
前記第２の絶縁膜をドライエッチングし、前記第１の絶縁膜を介して、前記ゲート電極の側部に前記第２の絶縁膜によるスペーサーを形成する工程と、
前記低濃度の不純物と同じ導電型の高濃度の不純物を注入する工程と、
前記ゲート電極上および前記ゲート絶縁膜上の前記第１の絶縁膜をウェットエッチングにより除去する工程と、
前記第２の絶縁膜によるスペーサーと前記ゲート絶縁膜と前記ゲート電極上の絶縁膜を、ウェットエッチングする工程と、
全面に遷移金属を形成した後に、前記シリコン基板および前記ゲート電極上面のシリコンと遷移金属とを反応させることで、シリコン基板とゲート電極上部の表層部にシリサイド層を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記シリコン基板はＳＯＩ構造を持つことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の絶縁膜はシリコン窒化膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第２の絶縁膜はシリコン酸化膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記遷移金属は、チタンまたはコバルトまたはニッケルであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
絶縁体の上にシリコン単結晶を成長させた構造を含むシリコン基板に、シリコン酸化膜からなるゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、ポリシリコン膜からなるゲート電極材料膜とシリコン酸化膜からなる絶縁膜を形成する工程と、
前記ゲート電極材料膜と前記絶縁膜をパターニングして、上面部に前記絶縁膜を有するゲート電極を形成する工程と、
前記ゲート電極をマスクとして、低濃度の不純物を注入する工程と、
前記シリコン基板上に、シリコン窒化膜からなる第１の絶縁膜とシリコン酸化膜からなる第２の絶縁膜を形成する工程と、
前記第２の絶縁膜をドライエッチングし、前記第１の絶縁膜を介して、前記ゲート電極の側面部に前記第２の絶縁膜によるスペーサーを形成する工程と、
前記低濃度不純物領域と同じ導電型の高濃度の不純物を前記シリコン基板表面部から前記低濃度不純物領域よりも深い領域に注入する工程と、
前記ゲート電極上および前記ゲート絶縁膜上の前記第１の絶縁膜をリン酸によるウェットエッチングで除去する工程と、
前記第２の絶縁膜によるスペーサーと前記ゲート絶縁膜と前記ゲート電極上の絶縁膜を、フッ酸またはバッファードフッ酸によってウェットエッチングする工程と、
前記シリコン基板および前記ゲート電極上面のシリコンとチタン、コバルト、ニッケルのいずれか一つからなる遷移金属とを反応させることで、前記シリコン基板と前記ゲート電極上部の表層部にシリサイド層を形成する工程を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＤＤ構造とサリサイド形成によるシリサイド層を持ち、ゲート電極の側壁にシリコン窒化膜によるスペーサーを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化にともない、短チャネル効果によりＭＯＳトランジスタの特性が劣化する問題が発生している。これに対して、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造と呼ばれる技術が開発され、利用されている。また、ゲート電極、ソース、ドレイン領域の寸法が小さくなることにより、ゲート電極、ソース・ドレイン領域の抵抗が増大する問題も発生している。この問題に対応するための手段としては、ゲート電極やソース・ドレイン領域の表面近傍において、自己整合で遷移金属とシリコンを反応させたシリサイド層を形成するサリサイドと呼ばれる技術が使用されている。近年の半導体装置は、これら２つの技術を組み合わせて製造されることが多い。
【０００３】
以下に、図８〜図１３に従い、ＬＤＤ構造とサリサイドを組み合わせて半導体装置を製造する手順の概要について述べる。
【０００４】
図８において、シリコン基板２１上に、ゲート絶縁膜２２を形成する。一般に、ゲート絶縁膜２２にはシリコン酸化膜が用いられる。ゲート絶縁膜２２上に、ゲート電極の材料となる膜を成膜し、フォトリソグラフィとエッチングによりゲート電極２３をパターニング形成する。その後、前記ゲート電極２３をマスクとして、前記シリコン基板２１の表層部に低濃度不純物を注入し、低濃度不純物領域２４を形成する。
【０００５】
図９において、前記シリコン基板２１上に、絶縁膜を形成する。以後、この絶縁膜をスペーサー絶縁膜２５と呼称する。
【０００６】
図１０において、スペーサー絶縁膜２５、ゲート酸化膜２２を異方性ドライエッチングで処理することにより、ゲート電極２３の側面に前記ドライエッチングで残ったスペーサー絶縁膜２５からなるスペーサー２６が形成される。
【０００７】
図１１において、シリコン基板２１上に、絶縁膜からなるバッファ膜２７を形成する。この状態で、高濃度不純物の注入を行ない、高濃度不純物領域２８を形成する。高濃度不純物領域２８の形成後、バッファ膜２７はドライエッチングで除去される。
【０００８】
図１２及び図１３において、シリコン基板２１全面に遷移金属膜２９を形成する。その後、シリコン基板２１を加熱することにより、前記遷移金属膜２９とシリコン基板２１、ゲート電極２３の表層部のシリコンが反応する。その後、未反応の遷移金属膜を除去し、再度、加熱を行なうことにより、シリコン基板２１、ゲート電極２３の表層部にシリサイド層３０が形成される。
【０００９】
この後、不図示であるが、層間絶縁膜を形成した後に、高濃度不純物領域等にコンタクトを開口し、金属配線を形成することにより、半導体装置を完成させるのは、当業者であれば、周知の事項である。
【００１０】
上述した技術は、以下の特許文献１、２、３に記載されている。
【特許文献１】特開平１１−６８０９４号公報
【特許文献２】特開２０００−９１５６４号公報
【特許文献３】特開平１１−１８６５４５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
前述した方法でＬＤＤ構造とサリサイド層を持つ半導体装置を製造する場合、以下のような問題が生じる。
【００１２】
（１）通常、スペーサー２６となる絶縁膜、バッファ膜２７となる絶縁膜をエッチングするためには、ＣＦ４、ＣＨＦ３といった炭素を含んだガスを使用する。その結果、シリコン基板２１の表面やゲート電極２３の表面付近、具体的には、表面から深さ４ｎｍ程度の領域に、炭素が残留した状態となる。以降、これを炭素汚染と称する。
【００１３】
（２）図１０中で点線の楕円で囲んだ領域ａ、図１１中で点線の楕円で囲んだ領域ｂで示したように、スペーサー形成、バッファ膜除去の際に、オーバーエッチングを行なうことによって、必然的にシリコンを削ってしまう。その結果、不純物領域の深さ及びその後形成されるシリサイド層の深さが減少する。
【００１４】
１回のオーバーエッチでおよそ７〜１５ｎｍの領域が削られるので、２回のオーバーエッチングで１４〜３０ｎｍのシリコン基板がエッチングされる。
【００１５】
（３）図１３で点線の楕円で囲んだ領域ｃで示したように、炭素汚染が発生している部分では、遷移金属とシリコンの反応が阻害されるため、シリサイド層が形成されず、未反応部分が生じる。この問題への対策として、炭素汚染が生じた領域をプラズマ処理したり、エッチング処理で除去したりする技術が、前述の特許文献１、２、３にも記載されている。
【００１６】
（２）、（３）で述べたように、オーバーエッチや、炭素汚染発生部分の除去を行うことによって最大３４ｎｍ程度のシリコンが削られる。通常のシリコン基板においては、３４ｎｍ程度のシリコンを除去しても、基板全体がシリコンからできているので、大きな問題にはならない。
【００１７】
しかしながら、近年使われるようになったＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造を持つウエハのように、絶縁体の上に薄いシリコン膜を成長させたウエハにおいては、非常に大きな問題となる。絶縁体上のシリコンの厚さは、５０ｎｍ〜１００ｎｍ程度と非常に薄くなっているために、図１４に示すように、３４ｎｍ程度のシリコン削れによって、不純物領域やシリサイド層の深さが大幅に減少してしまい、トランジスタ特性の悪化につながってしまう。場合によっては、トランジスタを動作させるために必要な深さの不純物領域やシリサイド層が得られないため、動作しないこともある。
【００１８】
また、ドライエッチングでは、ウエハ面内の位置によって、エッチレートや選択比等にばらつきが生じるため、結果として、ソース、ドレイン領域やゲート電極の抵抗がウエハ面内でばらついてしまう問題もある。
【課題を解決するための手段】
【００１９】
本発明では、かかる問題を解決するために、スペーサー形成用の絶縁膜を前記ゲート絶縁膜およびゲート電極上の絶縁膜の材料と異なる種類の第１の絶縁膜と前記ゲート絶縁膜と同じ種類の第２の絶縁膜に分けて形成する製造方法を用いる。また、シリサイド層の開口部を形成するために、これらの絶縁膜の除去を行なう際にウェットエッチングを行なう。  
【発明の効果】
【００２０】
ＬＤＤ構造を形成するための注入領域を形成する際、またはシリコン基板やゲート電極上にサリサイド層の開口部を設ける際にドライエッチングを行なわず、炭素を含まない薬液を用いてウェットエッチングを行なうことで、シリコン削れや炭素汚染の発生を防止できる。その結果、ＳＯＩ構造のように、絶縁体上に薄いシリコン膜を成長させたシリコン基板においても、必要な深さの不純物領域やシリサイド層を得ることができる。また、ウェットエッチングでは薬液の選択により、ドライエッチングと比較して非常に大きい選択比を確保できるので、面内ばらつきを抑えることもできる。そのため、安定した特性を示すトランジスタを歩留まり良く製造することが可能となる効果を有する。
【発明を実施するための最良の形態】
【００２１】
本発明による半導体装置の製造方法を図１から図７を用いて説明する。
【００２２】
図１において、シリコン基板１上に、熱酸化法により膜厚５ｎｍ程度のシリコン酸化膜を形成する。これがゲート絶縁膜２となる。さらに、前記ゲート絶縁膜２上に膜厚２００ｎｍ程度のポリシリコン膜とシリコン酸化膜等の絶縁膜を形成する。これをフォトリソグラフィ、エッチングで加工することにより、ポリシリコン膜上に絶縁膜４が堆積しているゲート電極３がパターニング形成される。なお、本実施形態では、ポリシリコン上に絶縁膜を積層させたゲート電極を用いているが、前記絶縁膜をゲート電極上に形成しない方法も本発明に含まれる。
【００２３】
この後、ゲート電極３をマスクとして、低濃度不純物を注入する。この時、ドーズ量は１〜５×１０１４（イオン数／ｃｍ２）程度で、不純物はＮ型不純物、例えば、リンイオンを用いてシリコン基板１の表面から１０ｎｍ程度の領域に注入される。この後、Ｎ２（窒素ガス）アニール等の加熱処理を行なうことにより、不純物が拡散し、低濃度不純物領域５が形成される。なお、Ｐ型不純物を用いる場合には、例えば、ボロンイオン等を用いる。
【００２４】
図２において、シリコン基板１全体に、第１の絶縁膜６として、膜厚１０ｎｍ程度のシリコン窒化膜を成膜する。さらに、前記第１の絶縁膜の上に、第２の絶縁膜７として、ＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜、ＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）、ＮＳＧ（Ｎｏｎ  Ｄｏｐｅ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）などからなるシリコン酸化膜を１５〜２５ｎｍ程度成膜する。
【００２５】
図３において、第２の絶縁膜７であるシリコン酸化膜をドライエッチングする。この時、図３に示すように、ゲート電極３の側壁部分に第１の絶縁膜６を介して第２の絶縁膜７からなるスペーサー８を形成する。
【００２６】
この後、前記低濃度不純物領域４と同じ導電型の高濃度不純物を注入し、Ｎ２アニール等の加熱処理によって、高濃度不純物領域９を形成する。注入時のドーズ量は、Ｎ型不純物、例えば、ヒ素イオンを用いた場合は、１〜５×１０１５（イオン数／ｃｍ２）程度で、アニール前の高濃度不純物層深さは、ウエハ表面から５〜４５ｎｍ程度であり、前記低濃度不純物層４よりも深い部分に形成される。この時、第１の絶縁膜６、スペーサー８がゲート電極３の側面部に存在しているため、高濃度の不純物領域は、前記低濃度不純物領域と比較して、前記ゲート電極３から離れた所に形成される。これにより、ＬＤＤ構造が形成される。なお、Ｐ型不純物を用いる場合には、例えば、ボロンイオンや二フッ化ボロンイオン等を用いる。
【００２７】
図４において、リン酸を主成分とする薬液を用いて、第１の絶縁膜６であるシリコン窒化膜をウェットエッチングする。なお、前述したように、薬液には、リン酸のみでも良いが、エッチレートの調整や濡れ性改善を目的として、純水や界面活性剤を混合しても良い。
【００２８】
この時、スペーサー８とゲート電極３、ゲート絶縁膜２に挟まれた領域の第１の絶縁膜６はエッチングされないため、ゲート電極３上のシリコン窒化膜と、ゲート絶縁膜２上のシリコン窒化膜のみが除去される。なお、当該ウェットエッチングで使用するリン酸では、ゲート電極３上の絶縁膜４やゲート絶縁膜２の材料であるシリコン酸化膜はほとんど削れず、炭素汚染も発生しない。
【００２９】
図５において、フッ酸やバッファードフッ酸を主成分とする薬液を用いて、ゲート電極３上のシリコン酸化膜４とゲート電極３や第１の絶縁膜６が存在しない部分のゲート絶縁膜２とスペーサー８を除去する。前述したように、フッ酸やバッファードフッ酸はシリコンをエッチングする能力がほとんどないこと、炭素を含んでいないことより、シリコン削れや炭素汚染といった問題は生じない。
【００３０】
図６において、シリコン基板１全面に、チタン、コバルト、ニッケル等のいずれか一つからなる遷移金属膜１０を成膜する。チタンの場合、膜厚は約３０〜４０ｎｍ、コバルトの場合、膜厚は約６〜１０ｎｍである。
【００３１】
図７（ａ）において、遷移金属とシリコンが反応する温度まで、シリコン基板１を加熱する。一般的には、チタンの場合で約７００℃、コバルトの場合で約５００℃である。その後、硫酸等を用いたウェットエッチングで未反応の遷移金属を除去し、さらに、再度シリコン基板を加熱することでシリコン基板１やゲート電極３の表層部に、シリサイド層１１を形成する。
【００３２】
この後、層間膜を形成し、コンタクトを開口し、金属配線を設けることにより、半導体装置を形成するのは、従来の技術と同様である。
【００３３】
例えば、コバルトを８ｎｍ程度成膜してシリサイド層を形成した場合、シリサイド層の深さは、約３２ｎｍ程度となる。従って、図７（ｂ）に示すように、シリコン基板内に絶縁体３１を有し、前記絶縁体３１上のシリコン膜の厚さが５０ｎｍ程度のＳＯＩ構造を有するシリコン基板１において、従来の方法により３０ｎｍ程度シリコンを削ってしまうと、必要なシリサイド層の厚さが得られないばかりでなく、不純物層がない状態になってしまい、トランジスタが動作しないことになる。しかし、本発明による製造方法を適用することで、上記ＳＯＩ構造を有するシリコン基板であっても、このような問題の発生を防ぐことができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】従来の実施形態に係る半導体装置の製造方法を示す断面図である。
【図９】従来の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１０】従来の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１１】従来の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１２】従来の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１３】従来の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１４】従来の実施形態に係る半導体装置の製造方法での問題点を示す断面図である。
【符号の説明】
【００３５】
１、２１    シリコン基板
２、２２    ゲート絶縁膜
３、２３    ゲート電極
４          絶縁膜
５、２４    低濃度不純物領域
６          第１の絶縁膜
７          第２の絶縁膜
８、２６    スペーサー
９、２８    高濃度不純物領域
１０、２９  遷移金属膜
１１、３０  シリサイド層
２５        スペーサー絶縁膜
２７        バッファ膜
３１        絶縁体
【図１】
2005159335.tif 000003
【図２】
2005159335.tif 000004
【図３】
2005159335.tif 000005
【図４】
2005159335.tif 000006
【図５】
2005159335.tif 000007
【図６】
2005159335.tif 000008
【図７】
2005159335.tif 000009
【図８】
2005159335.tif 000010
【図９】
2005159335.tif 000011
【図１０】
2005159335.tif 000012
【図１１】
2005159335.tif 000013
【図１２】
2005159335.tif 000014
【図１３】
2005159335.tif 000015
【図１４】
2005159335.tif 000016