(57)【要約】【課題】散発的な通信エラーの発生に対しては過敏な異常判定を回避すると共に、致命的・継続的な通信障害を速やかに検出する。【解決手段】直並列変換器１１７・１２７を介して相互交信する第一・第二の制御回路部２００ａ・２００ｂは第一・第二の加減算手段２３０ａ・２３０ｂを備え、各制御回路部で受信エラーが発生すると受信側の加減算手段は変分値３が加算され、正常受信すると変分値１が減算される。加減算手段の初期値は９に設定され、現在値が１１を超過すると第一・第二の異常検出信号が発生して警報表示や初期化と相手制御回路部の初期化・再起動を行う。従って、正常通信継続状態で受信エラーが継続発生すると再送処理は３回まで行えるが、過去の状況が悪くて十分な減算処理が行われていない時は、１回の受信エラーであっても異常検出信号が発生する。【選択図】        図２
2005031993.tif 000002
【特許請求の範囲】
【請求項１】
外部機器に対する入出力制御手段及び通信制御手段を有するプログラムメモリと、演算処理用ＲＡＭメモリと、上記プログラムメモリと協働するメインＣＰＵ及び第一の直並列変換器とを含む第一の制御回路部と、
監視・制御信号の交信を行うための通信制御回路部と、データメモリ及び第二の直並列変換器とを含む第二の制御回路部を設け、
上記第一の直並列変換器及び第二の直並列変換器を介して上記第一の制御回路部と第二の制御回路部との間で相互に監視・制御信号のシリアル交信を行うように構成された電子制御装置であって、
上記第一の制御回路部は、上記第二の制御回路部から受信するデータの異常の有無を判定する第一の通信エラー判定手段と、上記第一の通信エラー判定手段が異常なしと判定したときには第一の変分値を減算又は加算すると共に、異常ありと判定したときには第二の変分値を加算又は減算して相互に相殺するように加減算補正を行い、異常なしの判定が継続したときには所定の正常側限界値において上記第一の変分値による加減算補正を停止する第一の加減算手段と、上記第一及び第二の変分値の累積によって上記第一の加減算手段の現在値が所定の異常側限界値を越えると異常検出信号を発生する第一の異常発生確定手段とを備え、
上記第二の制御回路部は、上記第一の制御回路部から受信するデータの異常の有無を判定する第二の通信エラー判定手段と、上記第二の通信エラー判定手段が異常なしと判定したときには第一の変分値を減算又は加算すると共に、異常ありと判定したときには第二の変分値を加算又は減算して相互に相殺するように現在値に対する加減算補正を行い、異常なしの判定が継続したときには所定の正常側限界値において上記第一の変分値による加減算補正を停止する第二の加減算手段と、上記第一及び第二の変分値の累積によって上記第二の加減算手段の現在値が所定の異常側限界値を越えると異常検出信号を発生する第二の異常発生確定手段とを備え、
上記第二の変分値は上記第一の変分値よりも大きな値であり、かつ、上記異常側限界値と正常側限界値との差である許容累積値よりも小さな値として設定されていると共に、上記第一の異常発生確定手段あるいは第二の異常発生確定手段が発生する異常検出信号に応動して上記第二の制御回路部又は第一の制御回路部の作動停止又は初期化再起動が行われることを特徴とする電子制御装置。
【請求項２】
上記第一の制御回路部は、上記第一の異常発生確定手段が異常検出信号を発生したときに、上記第一の加減算手段の現在値を運転開始時の所定の初期値に再設定すると共に、上記第二の制御回路部に設けられた通信制御回路部を初期化して再起動させる第一の初期化手段を備え、
上記第二の制御回路部は、上記第二の異常発生確定手段が異常検出信号を発生したときに、上記第二の加減算手段の現在値を運転開始時の所定の初期値に再設定すると共に、上記第一の制御回路部に設けられたメインＣＰＵを初期化して再起動させるか運転停止させる第二の初期化手段を備え、
上記第一の初期化手段及び第二の初期化手段によって再設定される上記第一の加減算手段及び第二の加減算手段の初期値は、上記異常側限界値側に接近した値となっていることを特徴とする請求項１に記載の電子制御装置。
【請求項３】
上記第一の通信エラー判定手段及び第二の通信エラー判定手段は、上記第一の制御回路部及び第二の制御回路部間で交信されたデータに対するビット情報の異常の有無を判定するビット情報監視手段と、
上記第一の制御回路部及び第二の制御回路部の一方が送信したデータに対する他方の制御回路部からの返信データが所定の返信応答時間を超過ししても受信できないときに送信元である一方の制御回路部で異常判定を行う返信遅延監視手段と、
上記第一の制御回路部が発信する定期送信データ又は第二の制御回路部が発信する定期報告データに対する相手側制御回路部の受信間隔時間が所定値を超過しているときに異常判定を行う受信間隔監視手段を備え、
上記ビット情報監視手段、返信遅延監視手段、受信間隔監視手段のいずれもが異常なしと判定したときに、上記第一の加減算手段あるいは第二の加減算手段は第一の変分値による加減算補正を行うことを特徴とする請求項１又は２に記載の電子制御装置。
【請求項４】
上記ビット情報監視手段の判定が通信異常であるときに上記第一の加減算手段あるいは第二の加減算手段が加算又は減算する上記第二の変分値に対して、上記返信遅延監視手段又は受信間隔監視手段の判定が通信異常であるときに上記第一の加減算手段あるいは第二の加減算手段が加算又は減算する変分値は、上記第二の変分値よりも大きな値である第三の変分値とし、かつ、該第三の変分値は上記異常側限界値と正常側限界値との差である許容累積値よりも小さな値であることを特徴とする請求項３に記載の電子制御装置。
【請求項５】
上記第二の制御回路部は、上記第一の制御回路部から送信されたデータを正常に受信したかどうかの受信状態の確認返信を行う確認返信手段を備える共に、
上記第一の制御回路部は、上記確認返信手段による返信内容が上記第二の制御回路部におけるビット情報監視手段によって判定されたビット異常の状態を示す受信失敗であったとき、又は上記第一の制御回路部において返信遅延監視手段が返信応答の遅延異常判定を行ったとき、又は上記第一の制御回路部においてビット情報監視手段がビット異常判定を行ったときに、前回の送信データを更新して再度上記第二の制御回路部に送信すると共に、上記第一の加減算手段に対して上記第二の変分値を加算又は減算する再送手段を備えたことを特徴とする請求項３又は４に記載の電子制御装置。
【請求項６】
上記第一の制御回路部は、上記第二の制御回路部に対して送信した送信コマンドを順次保存すると共に、上記確認返信データを受信したときに当該保存コマンドを順次消去するように構成された送信側コマンドメモリである返信待ちデータテーブルを備え、
上記第二の制御回路部は、上記第一の制御回路部から送信データを受信したときに、確認返信を行うための返信コマンドを順次保存すると共に、上記第一の制御回路部への確認返信データを送信したときに当該保存コマンドを順次消去するよう構成された受信側コマンドメモリである未処理データテーブルを備え、
上記返信遅延監視手段は上記返信待ちデータテーブルに残された先頭データの保存時間が所定値を超過したときに異常判定を行うと共に、返信異常判定された送信コマンドと受信失敗の確認返信があった送信コマンドは上記返信待ちデータテーブルから順次削除され、再度送信されたときに改めて上記返信待ちデータテーブルに格納されることを特徴とする請求項５に記載の電子制御装置。
【請求項７】
上記第一の制御回路部は、上記第二の制御回路部に対して定期的に制御出力データ又は定数設定データを送信すると共に、上記第二の制御回路部が当該定期送信データを受信したかどうかの確認返信データを返信する定期送信手段と、上記第二の制御回路部に対して不定期に指定アドレスの監視入力データ又は上記定期送信手段による保存データの読出要求を行うと共に、上記第二の制御回路部が当該不定期送信データを受信したかどうかの確認返信データとして、要求された監視入力データ又は保存データの報告返信を行う不定期送信手段を備え、
上記第二の制御回路部は、第一の制御回路部に対して監視入力データを定期報告する定期報告手段を備え、
上記第一の制御回路部は、上記第二の制御回路部から報告された定期報告データに対するビット異常判定を行ったとき、又は定期報告データに対して受信間隔異常判定を行ったときに、上記不定期送信手段によって定期報告内容の再確認を行うことができるよう構成されていることを特徴とする請求項３〜６のいずれか１項に記載の電子制御装置。
【請求項８】
上記定期報告手段によって定期報告されるデータには上記監視入力データに加えてステータス情報が包含され、
該ステータス情報には上記第二の加減算手段の現在値データが含まれていることを特徴とする請求項７に記載の電子制御装置。
【請求項９】
上記定期報告手段によって定期報告されるデータには上記監視入力データに加えてステータス情報が包含されると共に、
上記第二の制御回路部は、第一の制御回路部から緊急読出をして欲しい特定アドレスのデータが選択されて格納される選択データメモリと、上記第一の制御回路部に対して上記選択データメモリの内容を読出依頼する情報として上記ステータス情報に読出依頼フラグを付加する読出依頼設定手段を備え、
上記第一の制御回路部は、当該読出依頼フラグを受信したときに、上記不定期送信手段によって上記特定アドレスを指定して上記選択データメモリの内容の報告返信を受けることができるよう構成されていることを特徴とする請求項７に記載の電子制御装置。
【請求項１０】
上記第一の制御回路部は、上記第二の制御回路部に設けられた所定アドレスのメモリに対して上記定期送信手段によって送信され、第二の制御回路部が上記定期報告を送信するのを許可する指令データを格納する定期報告許可手段を備え、
上記第二の制御回路部は、運転開始後上記定期報告が許可されるまでの時間が所定値を超過していないかどうかを判定する許可時間判定手段を備え、
上記許可時間判定手段が時間超過の判定を行ったときには上記第二の加減算手段に第二の変分値が加算又は減算されると共に、再度上記許可時間判定手段の判定動作が開始するよう構成されていることを特徴とする請求項７に記載の電子制御装置。
【請求項１１】
上記第一の制御回路部は、上記第一の加減算手段で扱われる第一の変分値、第二の変分値、正常側限界値、異常側限界値、初期値等の各種制御定数の一部又は全部、あるいは上記第一の通信エラー判定手段において使用される返信応答時間や受信間隔時間の許容値等の各種制御定数の一部又は全部が格納される第一の設定データメモリを備え、
上記各種制御定数の一部又は全部は、上記メインＣＰＵと協働するプログラムメモリから転送書込みされるされるように構成されたことを特徴とする請求項３に記載の電子制御装置。
【請求項１２】
上記第二の制御回路部は、上記第二の加減算手段で扱われる第一の変分値、第二の変分値、正常側限界値、異常側限界値、初期値等の各種制御定数の一部又は全部、あるいは上記第二の通信エラー判定手段において使用される受信間隔時間の許容値等の各種制御定数の一部又は全部が格納される第二の設定データメモリを備え、
上記各種制御定数の一部又は全部は、上記メインＣＰＵと協働するプログラムメモリから上記定期送信手段によって送信書込みされるように構成されたことを特徴とする請求項７に記載の電子制御装置。
【請求項１３】
外部機器に対する入出力制御手段及び通信制御手段を有するプログラムメモリと、演算処理用ＲＡＭメモリと、上記プログラムメモリと協働するメインＣＰＵと、直接入出力インタフェース回路及び第一の直並列変換器とを含む第一の制御回路部と、
監視・制御信号の交信を行うための通信制御回路部と、データメモリ及び第二の直並列変換器とを含む第二の制御回路部を設け、
上記第一の直並列変換器及び第二の直並列変換器を介して上記第一の制御回路部と第二の制御回路部との間で相互に監視・制御信号のシリアル交信を行うように構成されていると共に、
上記メインＣＰＵは、上記直接入力信号用インタフェース回路を介して入力された直接入力信号と、上記第二の制御回路部に設けられた第二の直並列変換器からシリアル通信によって受信した間接入力信号と、上記プログラムメモリの内容とに応動して出力信号を発生して、上記直接出力信号用インタフェース回路に接続された電気負荷群を駆動すると共に、上記第一及び第二の直並列変換器を介して第二の制御回路部へ間接出力信号を送信するように構成された電子制御装置であって、
上記第一の制御回路部は、上記第二の制御回路部から定期報告される通信データの受信間隔が第一の閾値を超過したことを判定して第一の異常検出信号を発生する第一の受信間隔異常判定手段を備え、
上記第二の制御回路部は、上記第一の制御回路部から定期送信される通信データの受信間隔が第二の閾値を超過したことを判定して第二の異常検出信号を発生する第二の受信間隔異常判定手段を備え、
かつ、上記第一の制御回路部及び上記第二の制御回路部のいずれか一方は、
上記メインＣＰＵが発生するウオッチドッグクリヤ信号を監視して、該ウオッチドッグクリヤ信号のパルス幅が上記第二の閾値よりも小さな値である所定限界値を超過した時にリセットパルス信号を発生するウオッチドッグタイマと、上記第一及び第二の異常検出信号が発生したとき、あるいは上記ウオッチドッグタイマがリセットパルス信号が発生したときに、当該異常検出信号又はリセットパルス信号を記憶して、警報・表示・印字・履歴保存等による報知手段を作動させる異常発生記憶手段とを備え、
上記ウオッチドッグタイマがリセットパルス信号を発生したとき、あるいは上記第二の異常検出信号が発生したときには、上記メインＣＰＵが初期化・再起動されると共に、上記ウオッチドッグタイマがリセットパルス信号を発生したとき、あるいは上記第一の異常検出信号が発生したときには、上記第二の制御回路部の通信制御回路部が初期化・再起動されることを特徴とする電子制御装置。
【請求項１４】
上記第二の制御回路部は、外部機器に対する入出力制御手段及び通信制御手段を有する補助プログラムメモリ、演算処理用補助ＲＡＭメモリ、上記補助プログラムメモリと協働し、間接入力信号用インタフェース回路を介して入力された間接入力信号を上記第二・第一の直並列変換器を介して第一の制御回路部に送信すると共に、上記第一の制御回路部から上記第一・第二の直並列変換器を介して受信した間接出力信号により上記間接出力信号用インタフェース回路に接続された電気負荷群を駆動する補助ＣＰＵを備え、
上記第一の制御回路部は、上記補助ＣＰＵが発生するパルス列であるウォッチドッグクリヤ信号を上記メインＣＰＵでで監視して、該ウオッチドッグクリヤ信号のパルス幅が上記第一の閾値よりも小さな値である所定の限界値を超過した時にリセットパルス信号を発生する暴走監視手段を備え、
上記暴走監視手段がリセットパルス信号を発生したとき、上記ウオッチドッグタイマがリセットパルス信号を発生したとき、あるいは上記第一の異常検出信号が発生したときには、上記補助ＣＰＵが初期化・再起動されると共に、上記異常発生記憶手段が異常発生を記憶するように構成されていることを特徴とする請求項１３に記載の電子制御装置。
【請求項１５】
上記異常発生記憶手段は計数記憶回路によって構成され、該計数記憶回路は上記第一・第二の異常検出信号とウオッチドッグタイマ又は暴走監視手段によるリセットパルス信号に対する論理和出力を計数して、計数値が所定値に到達したときに上記報知手段を作動させることを特徴とする請求項１３または１４に記載の電子制御装置。
【請求項１６】
上記第一の制御回路部及び第二の制御回路部の少なくとも一方は、上記異常発生記憶手段が異常発生を記憶しているときに作用し、上記電気負荷群の中の一部の特定電気負荷の駆動を禁止する駆動停止手段と、電源スイッチの再投入等による人為的操作によって上記異常発生記憶手段による異常記憶信号をリセットして解除する解除手段を備えていることを特徴とする請求項１３または１４に記載の電子制御装置。
【請求項１７】
上記第一の制御回路部及び第二の制御回路部の少なくとも一方は、上記計数記憶回路の計数値が所定値以上であるときに作用して、上記電気負荷群の中の一部の特定電気負荷の駆動を禁止する駆動停止手段と、電源スイッチの再投入等による人為的操作によって上記計数記憶回路の現在値をリセットして解除する解除手段を備えていることを特徴とする請求項１５に記載の電子制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、例えば、自動車用エンジンの燃料供給制御等に用いられるマイクロプロセッサを内蔵した電子制御装置に係わり、特に、相互にシリアル信号の交信を行うように電気的に分割された複数の制御回路部を備え、シリアル通信に対する改良された異常判定手段を有する電子制御装置に関するものである。
【０００２】
【従来の技術】
機能分担された複数のマイクロプロセッサ間でシリアル通信による情報交換を行うと共に、通信異常を検出して異常処理を行うようにした電子制御装置は様々な分野で幅広く実用されている。
例えば、特許文献１（特開平９−２１９７２０号公報）によれば、「通信ネットワークを介して到来するデータを得て、データエラーが発生しているか否かを検出し、上記により検出されるデーラエラーの回数が所定時間内に所定値を越えるか否かを調べ、上記所定値を越える場合には、前期通信ネットワークにおいて伝送エラーが発生したとし、上記所定値以下の場合には、前期通信ネットワークにおいて伝送エラーが発生していないと判別し、この伝送エラー判別結果に基づき通信ネットワークにおける障害を検出するように構成されていて、これにより、過渡的なエラーに対しても敏感に反応することがなく、２重化システムの適切な切換えを行ったり、メンテナンスの効率化を図ることができる通信ネットワークにおける障害検出方法及び装置」が提示されている。
【０００３】
また、特許文献２（特開平９−１６２８１４号公報）によれば、「データ通信を制御し、通信エラーを検知するとエラー通知信号を出力する通信制御部と、前記エラー通知信号の入力に応じてカウントアップするエラーカウンタと、このエラーカウンタのカウント値が正の所定値（閾値）に達したことに応じて通信異常を報知する報知部とを備えた通信監視装置において、前記通信制御部にてデータ通信の制御が正常に行われると前期エラーカウンタのカウント値をカウントダウンするカウンタ減算手段を設け、異常状態が自然回復する散発的・慢性的エラーに対しては妄りに警報発生するのを防止し、致命的・継続的な障害に対しては速やかに報知するようにした通信監視装置」が提示されている。
【０００４】
更に、特許文献３（特開２０００−２６７９４８号公報）によれば、「第１のコンピュータを有する第１のユニットと、第２のコンピュータを有し、前記第１のユニットに対して着脱自在に構成された第２のユニットとを備えた電子機器にいて、前記第１のコンピュータは前記第２のコンピュータの動作を確認するための動作確認信号を、予め決められた時間間隔で前記第２のコンピュータに送信するための手段を備え、前記第２のコンピュータは、正常に動作しているときに、前記動作確認信号に対して正常に動作していることを表す動作中信号を返信するための手段を備え、前記第１のコンピュータは、さらに、前記動作確認信号の送信に対して、前記動作中信号が予め決められた待ち時間内に返信されなかった場合に、前記第２のコンピュータをリセットするための手段を備え、第２のユニットが装着されたときに第２のコンピュータを確実にリセットする電子機器あるいはその制御方法」が提示されている。
【０００５】
また、特許文献４（特開２００２−１０８８３５号公報）によれば、「運転開始時の制御定数の転送や、運転中における多様なデータを自由に相互交信することができるシリアル通信手段を備え、シリアル通信データに対するサムチェックエラーと再送処理、タイムアウトチェックエラーとマイクロプロセッサのリセット処理、あるいは制御出力の禁止処理などを行う車載電子制御装置」が提示されている。
【０００６】
その他、この発明に関連して、特許文献５（特開２００２−２３５５９８号公報）によれば、「車載電子機器に内蔵されたメインＣＰＵやサブＣＰＵ等のマイクロプロセッサが暴走したときに、安全性を確保したうえでマイクロプロセッサを再起動する異常発生記憶手段を有した車両用制御装置」が提示されているが、本特許文献５に記載されているものは通信制御に関連するものではない。
【０００７】
【特許文献１】
特開平９−２１９７２０号公報（図１、段落０００６、００２４）
【特許文献２】
特開平９−１６２８１４号公報（図２、段落０００９、００２９）
【特許文献３】
特開２０００−２６７９４８号公報（図１、段落００１０、００４９）
【特許文献４】
特開２００２−１０８８３５号公報（図１、段落００１１、００１２）
【特許文献５】
特開２００２−２３５５９８号公報（第１頁の「要約」、図１）
【０００８】
【発明が解決しようとする課題】
上記特許文献１（特開平９−２１９７２０号公報）に記載されている通信ネットワークにおける障害検出方法及び装置においては、データエラーの計数値が所定時間ごとにリセットされる。
従って、リセットの前後では、エラー判定のために残された許容エラー回数が突然に変化して、前後の連続性に欠ける問題点があると共に、タイムアウト異常や再送処理の扱いが総合的に論及されていない。
また、上記特許文献２（特開平９−１６２８１４号公報）に記載されている通信監視装置においては、異常判定のための閾値を大きくしておくと、継続的に正常通信が行われていた後の異常発生の検出に応答遅れが発生する問題点があると共に、異常判定のための閾値を小さくしておくと、僅かな散発的異常発生に対しても過敏な異常検出が行われるとい問題点がある。
また、特許文献１（特開平９−２１９７２０号公報）と同様にタイムアウト異常や再送処理の扱いが総合的に論及されていない。
【０００９】
また、上記特許文献３（特開２０００−２６７９４８号公報）に記載されている電子機器あるいはその制御方法においては、僅か１回のタイムアウトでコンピュータがリセットされるという問題点があると共に、サムチェックエラーや再送処理の扱いが総合的に論及されていない。
また、上記特許文献４（特開２００２−１０８８３５号公報）に記載の車載電子制御装置においては、僅か１回のタイムアウトでマイクロプロセッサがリセットされたり、出力禁止処理が断行されるようになっていると共に、サムチェックエラーに対応した再送回数が合理的に規定されていないという問題点がある。
また、上記特許文献５（特開２００２−２３５５９８号公報）に記載の車両用制御装置においては、マイクロプロセッサの暴走異常に起因する通信のタイムアウトを検出することはできるが、その他の要因による通信のタイムアウトを検出することができないという問題点がある。
【００１０】
この発明は上述したような課題を解決し、安全・高信頼度な電子制御装置（例えば、車載用の電子制御装置）を提供するためになされたものであり、この発明の第一の目的は、異常状態が自然回復する散発的・慢性的エラーに対しては過敏な異常判定を回避すると共に、致命的・継続的な障害に対しては過去の履歴状態に応じた再送処理を行ったうえで、速やかな異常判定を確定することができる安全・高信頼度な電子制御装置を提供することである。
また、この発明の第二の目的は、通信エラーの発生やマイクロプロセッサの暴走異常に対し、安全性を確保したうえで装置の再起動を行うことができる安全・高信頼度な電子制御装置を提供することである。
【００１１】
【課題を解決するための手段】
この発明に係る電子制御装置は、外部機器に対する入出力制御手段及び通信制御手段を有するプログラムメモリと、演算処理用ＲＡＭメモリと、上記プログラムメモリと協働するメインＣＰＵ及び第一の直並列変換器とを含む第一の制御回路部と、監視・制御信号の交信を行うための通信制御回路部と、データメモリ及び第二の直並列変換器とを含む第二の制御回路部を設け、上記第一の直並列変換器及び第二の直並列変換器を介して上記第一の制御回路部と第二の制御回路部との間で相互に監視・制御信号のシリアル交信を行うように構成された電子制御装置であって、
上記第一の制御回路部は、上記第二の制御回路部から受信するデータの異常の有無を判定する第一の通信エラー判定手段と、上記第一の通信エラー判定手段が異常なしと判定したときには第一の変分値を減算又は加算すると共に、異常ありと判定したときには第二の変分値を加算又は減算して相互に相殺するように加減算補正を行い、異常なしの判定が継続したときには所定の正常側限界値において上記第一の変分値による加減算補正を停止する第一の加減算手段と、上記第一及び第二の変分値の累積によって上記第一の加減算手段の現在値が所定の異常側限界値を越えると異常検出信号を発生する第一の異常発生確定手段とを備え、
上記第二の制御回路部は、上記第一の制御回路部から受信するデータの異常の有無を判定する第二の通信エラー判定手段と、上記第二の通信エラー判定手段が異常なしと判定したときには第一の変分値を減算又は加算すると共に、異常ありと判定したときには第二の変分値を加算又は減算して相互に相殺するように現在値に対する加減算補正を行い、異常なしの判定が継続したときには所定の正常側限界値において上記第一の変分値による加減算補正を停止する第二の加減算手段と、上記第一及び第二の変分値の累積によって上記第二の加減算手段の現在値が所定の異常側限界値を越えると異常検出信号を発生する第二の異常発生確定手段とを備え、上記第二の変分値は上記第一の変分値よりも大きな値であり、かつ、上記異常側限界値と正常側限界値との差である許容累積値よりも小さな値として設定されていると共に、上記第一の異常発生確定手段あるいは第二の異常発生確定手段が発生する異常検出信号に応動して上記第二の制御回路部又は第一の制御回路部の作動停止又は初期化再起動が行われるものである。
【００１２】
また、こ発明に係る電子制御装置は、外部機器に対する入出力制御手段及び通信制御手段を有するプログラムメモリと、演算処理用ＲＡＭメモリと、上記プログラムメモリと協働するメインＣＰＵと、直接入出力インタフェース回路及び第一の直並列変換器とを含む第一の制御回路部と、監視・制御信号の交信を行うための通信制御回路部と、データメモリ及び第二の直並列変換器とを含む第二の制御回路部を設け、上記第一の直並列変換器及び第二の直並列変換器を介して上記第一の制御回路部と第二の制御回路部との間で相互に監視・制御信号のシリアル交信を行うように構成されていると共に、上記メインＣＰＵは、上記直接入力信号用インタフェース回路を介して入力された直接入力信号と、上記第二の制御回路部に設けられた第二の直並列変換器からシリアル通信によって受信した間接入力信号と、上記プログラムメモリの内容とに応動して出力信号を発生して、上記直接出力信号用インタフェース回路に接続された電気負荷群を駆動すると共に、上記第一及び第二の直並列変換器を介して第二の制御回路部へ間接出力信号を送信するように構成された電子制御装置であって、
上記第一の制御回路部は、上記第二の制御回路部から定期報告される通信データの受信間隔が第一の閾値を超過したことを判定して第一の異常検出信号を発生する第一の受信間隔異常判定手段を備え、上記第二の制御回路部は、上記第一の制御回路部から定期送信される通信データの受信間隔が第二の閾値を超過したことを判定して第二の異常検出信号を発生する第二の受信間隔異常判定手段を備え、かつ、上記第一の制御回路部及び上記第二の制御回路部のいずれか一方は、上記メインＣＰＵが発生するウオッチドッグクリヤ信号を監視して、該ウオッチドッグクリヤ信号のパルス幅が上記第二の閾値よりも小さな値である所定限界値を超過した時にリセットパルス信号を発生するウオッチドッグタイマと、上記第一及び第二の異常検出信号が発生したとき、あるいは上記ウオッチドッグタイマがリセットパルス信号が発生したときに、当該異常検出信号又はリセットパルス信号を記憶して、警報・表示・印字・履歴保存等による報知手段を作動させる異常発生記憶手段とを備え、上記ウオッチドッグタイマがリセットパルス信号を発生したとき、あるいは上記第二の異常検出信号が発生したときには、上記メインＣＰＵが初期化・再起動されると共に、上記ウオッチドッグタイマがリセットパルス信号を発生したとき、あるいは上記第一の異常検出信号が発生したときには、上記第二の制御回路部の通信制御回路部が初期化・再起動されるものである。
【００１３】
【発明の実施の形態】
本発明の一実施の形態を図面に基づいて説明する。
なお、各図間において、同一符号は、同一あるいは相当のものを表す。
実施の形態１．
図１は、実施の形態１による電子制御装置の全体構成を示すブロック図である。
図において、１００ａは第一の制御回路部２００ａと第二の制御回路部２００ｂによって構成された電子制御装置である。
まず、上記電子制御装置１００ａの外部に接続されるものとして、１０１は外部ツールであって、該外部ツール１０１は製品出荷時又は保守点検時に上記電子制御装置１００ａに対して図示しない脱着コネクタを介して接続され、後述する不揮発プログラムメモリ１１５ａに制御プログラムや制御定数を転送書込みするためのものである。
１０２ａはＯＮ（オン）／ＯＦＦ（オフ）動作する第一の入力センサ群（例えば、エンジン回転センサ、クランク角センサ、車速センサなど）であり、該第一の入力センサ群１０２ａは比較的高速・高頻度の動作を行い、後述のメインＣＰＵ１１０ａに対して直接取込みする必要のあるセンサ群となっている。
１０２ｂはＯＮ／ＯＦＦ動作する第二の入力センサ群（例えば、変速機用シフトレバーの選択位置センサ、エアコンスイッチ、アクセルペダルのアイドル位置検出用スイッチ、パワーステアリング動作スイッチ、ブレーキスイッチなど）であり、該第二の入力センサ群１０２ｂは比較的低頻度の動作を行い、信号取込みの遅れがあまり問題とならないようなセンサ群となっている。
【００１４】
１０３ａは第一のアナログセンサ群（例えば、スロットルの吸気量を測定するエヤーフローセンサ、アクセルペダルの踏込度を測定するアクセルポジションセンサ、スロットル弁開度を測定するスロットルポジションセンサなど）であり、該第一のアナログセンサ群１０３ａは比較的変化度合いが激しく、後述のメインＣＰＵ１１０ａに対して直接取込みする必要のあるセンサ群となっている。
１０３ｂは第二のアナログセンサ群（例えば冷却水温センサ・吸気温センサ・大気圧センサなど）であり、該第二のアナログセンサ群１０３ｂは比較的緩慢な出力変化を行い、信号取込みの遅れがあまり問題とならないようなセンサ群となっている。
１０４ａは第一の電気負荷群（例えば燃料噴射用電磁弁，点火コイル，吸気スロットルの開閉制御用モータなど）であり、該第一の電気負荷群１０４ａは比較的高頻度の動作を行い、遅滞なく駆動出力を発生する必要のあるＯＮ／ＯＦＦ動作の電気負荷群となっている。
１０４ｂは第二の電気負荷群（例えばエアコン駆動用電磁クラッチや変速機の変速段切換え用電磁弁）であり、該第二の電気負荷群１０４ｂは比較的低頻度の動作を行い、駆動出力の応答遅れがあまり問題とならないＯＮ／ＯＦＦ動作の電気負荷群となっている。
【００１５】
１０５ａは上記電子制御装置１００ａや第一・第二の電気負荷群１０４ａ・１０４ｂに給電する外部電源、１０５ｂは電源スイッチ、１０６ａは出力接点１０６ｂ・１０６ｃ・１０６ｄを有する電源リレー、１０７ａは出力接点１０７ｂ・１０７ｃを有する負荷電源リレーであり、上記電源リレー１０６ａは上記外部電源１０５ａから上記電源スイッチ１０５ｂを介して付勢され、出力接点１０６ｂ・１０６ｃによって上記第一・第二の電気負荷群１０４ａ・１０４ｂに対する電源回路を閉成すると共に、出力接点１０６ｄによって上記外部電源１０５ａから電子制御装置１００ａに対する給電回路を閉成するようになっている。
なお、上記外部電源１０５ａと電子制御装置１００ａは、上記電源スイッチ１０５ｂが開路している時にもスリープ給電されるよう直接接続回路も備えている。
【００１６】
なお、マイクロプロセッサの動作が停止し、電子制御装置が作動していないような状態であても、後述のＲＡＭメモリ１１６ａの一部（又は全部）の記憶状態を維持するために微少電力の給電を継続しており、このような給電状態のことをスリープ給電と称する。
また、上記第一・第二の電気負荷群１０４ａ・１０４ｂの一部は上記負荷電源リレー１０７ａの出力接点１０７ｂ・１０７ｃを介して電源回路が閉成されるようになっている。
１０８は警報・表示器（報知手段）であり、上記電子制御装置１００ａから駆動され、監視者が視認しやすい位置に取付けられている。
【００１７】
次に、第一の制御回路部２００ａの内部の構成について説明する。
１１０ａは、例えば３２ビットのマイクロプロセッサであるメインＣＰＵ、１１１は上記外部ツール１０１とシリアル接続されたシリアルインタフェース、１１２ａは上記第一の入力センサ群１０２ａと並列接続された直接入力信号用インタフェース回路、１１３ａは上記第一のアナログセンサ群１０３ａと接続された第一の多チャンネルＡＤ変換器、１１４ａは上記第一の電気負荷群１０４ａに対して並列接続された直接出力信号用インタフェース回路、１１５ａはフラッシュメモリなどの不揮発プログラムメモリ、１１６ａは演算処理用のＲＡＭメモリ、１１７は第一の制御回路部２００ａに設けられた第一の直並列変換器、１１８はデータバスである。
【００１８】
上記シリアルインタフェース１１１、第一の直並列変換器１１７、第一の多チャンネルＡＤ変換器１１３ａ、直接入力信号用インタフェース回路１１２ａ、直接出力信号用インタフェース回路１１４ａ、プログラムメモリ１１５ａ、ＲＡＭメモリ１１６ａ及びメインＣＰＵ１１０ａは、上記データバス１１８によって互いに接続され、図示しないアドレスバス又はチップセレクト回路によって指定されたものが上記メインＣＰＵ１１０ａと交信するようになっている。
なお、上記プログラムメモリ１１５ａには入出力制御手段となるプログラムや通信制御手段となるプログラムのほか、後述する第一・第二の設定データメモリ２３７ａ・２３７ｂ（図２参照）に転送書込みされる設定データが書き込まれている。
また、上記ＲＡＭメモリ１１６ａには後述の第一の加減算手段２３０ａ（図２参照）の現在値データや、上記プログラムメモリ１１５ａから転送された第一の設定データ、あるいは後述の返信待ちコマンドデータが書き込まれるようになっている。
【００１９】
次に、第二の制御回路部２００ｂの内部の構成について説明する。
１２０ａは後述する通信制御回路部を主体とした併用制御回路部（通信制御回路部とも称す）、１２２ｂは上記第二の入力センサ群１０２ｂと並列接続された間接入力信号用インタフェース回路、１２３ｂは上記第二のアナログセンサ群１０３ｂと接続された第二の多チャンネルＡＤ変換器、１２４ｂは上記第二の電気負荷群１０４ｂに対して並列接続された間接出力信号用インタフェース回路、１２６ａは図示しないチップセレクト信号によって後述のデータバス１２８に接続されるするデータメモリ、１２７は第一の制御回路部２００ａに設けられた上記第一の直並列変換器１１７に対してシリアル接続された第二の直並列変換器、１２８はデータバスである。
上記第二の直並列変換器１２７、間接入力信号用インタフェース回路１２２ｂ、間接出力信号用インタフェース回路１２４ｂ、第二の多チャンネルＡＤ変換器１２３ｂ、データメモリ１２６ａ及び併用制御回路部１２０ａは、上記データバス１２８によって互いに接続されている。
ここで、間接入力信号あるいは間接出力信号とは、第一の直並列変換器１１７・第二の直並列変換器１２７を介してシリアル通信によってメインＣＰＵであるマイクロプロセッサ１１０ａ、あるいは実施の形態２において後述するマイクロプロセッサ１１０ｂと交信する入出力信号のことであり、直接入力信号あるいは直接出力信号とは、第一の直並列変換器１１７・第二の直並列変換器１２７を介さないでメインＣＰＵであるマイクロプロセッサ１１０ａ、あるいはマイクロプロセッサ１１０ｂに直接接続されている入出力信号のことである。
【００２０】
なお、本実施の形態による電子制御装置の構成は、シリアル通信部（第一及び第二の直並列変換器）を介して第一の制御回路部２００ａと第二の制御回路部２００ｂに２分割されており、第一の制御回路部２００ａは第二の制御回路部２００ｂを併用しており、併用されている第二の制御回路部２００ｂをの中心をなすものとして併用制御回路部１２０ａがある。
併用制御回路部１２０ａの主体は通信制御回路であるので、以降は、１２０ａは通信制御回路部と称することとする。
また、上記データメモリ１２６ａには、後述する第二の加減算手段２３０ｂ（図２参照）の現在値データや、上記プログラムメモリ１１５ａから転送された第二の設定データ、あるいは後述の未処理コマンドデータのほか、定期報告許可指令データ、選択データ、ステータス情報などが書き込まれるようになっている。
１３０はウォッチドッグタイマであり、該ウォッチドッグタイマ１３０は第一の制御回路部２００ａの上記メインＣＰＵ１１０ａが発生するパルス列であるウォッチドッグクリア信号ＷＤ１を監視して、該ウォッチドッグクリア信号ＷＤ１のパルス幅が所定値を超過したときにリセットパルス信号ＲＳＴ１を発生して上記メインＣＰＵ１１０ａを再起動させるようになっている。
なお、上記メインＣＰＵ１１０ａは、後述する第一の異常検出信号ＥＲ１を発生するようになっている。
【００２１】
また、上記通信制御回路部（併用制御回路部）１２０ａは、後述する第二の異常検出信号ＥＲ２や上記電源リレー１０６ａに対する駆動出力ＤＲ１、上記負荷電源リレー１０７ａに対する駆動出力ＤＲ２を発生するようになっている。
１３１ａはセット入力Ｓとリセット入力Ｒを備えたフリップフロップ回路によって構成された異常記憶回路（異常発生記憶手段）であり、該異常記憶回路（異常発生記憶手段）１３１ａは上記リセットパルス信号ＲＳＴ１や第一・第二の異常検出信号ＥＲ１・ＥＲ２の動作を記憶して、上記警報・表示器（報知手段）１０８を駆動するようになっている。
１３２ａはゲート回路（駆動停止手段）、１３４は電源ユニット、１３５は電源検出回路、１３６は駆動素子、１３７は反転駆動素子であり、上記電源ユニット１３４は上記外部電源１０５ａから直接給電されたり、上記電源リレー１０６ａの出力接点１０６ｄを介して給電され、上記電子制御装置１００ａ内で使用される安定化制御電源出力を発生するようになっている。
また、上記電源検出回路１３５は、上記電源スイッチ１０５ｂが閉路したことを検出して、上記異常記憶回路（異常発生記憶手段）１３１ａをリセットして初期化するようになっている。
【００２２】
上記駆動素子１３６は上記駆動出力ＤＲ１によって上記電源リレー１０６ａを駆動し、上記電源スイッチ１０５ｂが開路しても、駆動出力ＤＲ１が出力停止するまでは電源リレー１０６ａの動作を継続保持するようになっている。
上記反転駆動素子１３７は上記駆動出力ＤＲ２から上記駆動停止手段１３２ａを介して上記負荷電源リレー１０７ａを駆動するようになっていて、該負荷電源リレー１０７ａは駆動出力ＤＲ２が発生していると共に、異常記憶回路１３１ａが異常記憶していない時に作動するようになっている。
なお、上記電源リレー１０６ａが消勢されると上記負荷電源リレー１０７ａも消勢されるのに対し、電源リレー１０６ａが付勢されていても負荷電源リレー１０７ａのみを消勢して、一部の電気負荷に対する給電を停止することができるよう構成されている。
１３８ａは上記リセットパルス信号ＲＳＴ１と第二の異常検出信号ＥＲ２を入力とする論理和素子であり、該論理和素子１３８ａの出力は上記メインＣＰＵ１１０ａのリセット入力端子ＲＳＴ１と上記異常記憶回路１３１ａのセット入力端子に接続されている。
１３９ａは、上記リセットパルス信号ＲＳＴ１と第一の異常検出信号ＥＲ１を入力とする論理和素子であり、該論理和素子１３９ａの出力は上記併用制御回路部１２０ａのリセット入力端子ＲＳＴ２と上記異常記憶回路１３１ａのセット入力端子に接続されている。
【００２３】
次に、本実施の形態による電子制御装置における通信制御の動作について説明する。
図２は、図１に示した実施の形態１よる電子制御装置の通信制御動作を説明するためのブロック図である。
図２において、第一の直並列変換器１１７を有する第一の制御回路部２００ａ（以下、親局とも称す）と第二の直並列変換器１２７を有する第二の制御回路部２００ｂ（以下、子局とも称す）との間で交信される信号は、以下のとおりに大別されている。
２０１は親局で準備され親局から子局に送信される定期送信パケット、２０２は該定期送信パケット２０１を受信した子局（第二の制御回路部２００ｂ）側で実行され、第二の通信エラー判定手段の一部となる判定ブロック、２０３は該判定ブロックを介して正常受信された定期送信データを格納する出力情報格納ブロック、２０４は親局から子局への送信に対応した返信用コマンドデータとして正常受信ＡＣＫ又は受信失敗ＮＡＣＫを順次格納する未処理データテーブル、２０５は子局から親局に返信される確認返信パケットである。
上記確認返信パケット２０５は、上記未処理データテーブル２０４に残された最も早い時期に格納された先頭返信用コマンドデータに対応したものであって、確認返信パケット２０５の送信に伴って上記未処理データテーブル２０４内の先頭返信用コマンドデータは削除されるようになっている。
なお、上記定期送信パケット２０１によって送信されるデータには、図１の第二の電気負荷群１０４ｂに出力される間接出力情報や後述の第二の設定データメモリ２３７ｂに送信される各種設定定数などがある。
【００２４】
２０６は、親局側で上記定期送信パケット２０１を送信したときに、送信コマンドデータを順次格納しておく返信待ちデータテーブル、２０７は子局からの返信データを受信した親局（第一の制御回路部２００ａ）側で実行され、第一の通信エラー判定手段の一部となる判定ブロックであり、該判定ブロック２０７が正常受信の判定であったときには上記返信待ちデータテーブル２０６に格納されている先頭コマンドデータが削除されるようになっている。
また、上記判定ブロック２０７が子局側の受信失敗データＮＡＣＫを正常受信したときや、判定ブロク２０７が返信データに対する受信異常の判定を行ったときには、上記定期送信パケット２０１によって再送処理が行われ、該再送処理によって上記返信待ちデータテーブル２０６内の旧保存データは削除され、再送された送信コマンドデータが新たに格納されるよう構成されている。
【００２５】
２１１は、親局が子局に対して読出要求を行うときに、親局から子局に送信される不定期送信パケット、２１２は該不定期送信パケット２１１を受信した子局側で実行され、第二の通信エラー判定手段の一部となる判定ブロックであり、上記未処理データテーブル２０４には上記判定ブロック２１２の判定結果として受信失敗ＮＡＣＫ又は報告返信しなければならない返信情報のアドレスが返信用コマンドと共に格納されるようになっている。
２１３は子局側で入力情報を読出す入力情報読出ブロック、２１５は子局から親局に返信される報告返信パケットである。
該報告返信パケット２１５は上記未処理データテーブル２０４に残された最も早い時期に格納された先頭返信用コマンドデータに対応したものであって、報告返信パケット２１５の送信に伴って上記未処理データテーブル２０４内の先頭返信用コマンドデータは削除されるようになっている。
なお、上記未処理データテーブル２０４には上記定期送信パケット２０１に対応した返信用コマンドデータと、上記不定期送信パケット２１１に対応した返信用コマンドデータとが合成されて発生順に格納され、先入れ・先出しの原則で古いものから順次返信が実行されるようになっている。
【００２６】
同様に、上記返信待ちデータテーブル２０６には、上記定期送信パケット２０１や不定期送信パケット２１１を送信したときに、送信コマンドデータが順次格納されるようになっている。
２１７は子局からの返信データを受信した親局側で実行され、第一の通信エラー判定手段の一部となる判定ブロックであり、該判定ブロック２１７が正常受信の判定であったときには上記返信待ちデータテーブル２０６に格納されている先頭コマンドデータが削除されると共に、後述の入力情報格納ブロック２２４によって上記報告返信パケット２１５で指定されたアドレスに対する入力情報が格納保存されるようになっている。
また、上記判定ブロック２１７が子局側の受信失敗データＮＡＣＫを正常受信したときや、判定ブロク２１７が返信データに対する受信異常の判定を行ったときには、上記不定期送信パケット２１１によって再送処理が行われ、該再送処理によって上記返信待ちデータテーブル２０６内の旧保存データは削除されて、再送された送信コマンドデータが新たに格納されるよう構成されている。
【００２７】
２２１は子局側の入力情報を定期的に親局に送信するための定期報告パケット、２２３は子局からの定期報告データ（即ち、定期報告パケット２２１により子極から定期的に送信されるデータ）を受信した親局側で実行され、第一の通信エラー判定手段の一部となる判定ブロック、２２４は上記判定ブロック２２３が正常受信の判定であったときに上記定期報告データを格納する入力情報格納ブロックである。
なお、上記判定ブロック２２３が定期報告データに対する受信異常の判定を行ったときには、上記不定期送信パケット２１１によって読出要求を行うことができるよう構成されている。
また、上記定期報告パケット２２１や報告返信パケット２１５によって送信されるデータとしては図１における第二の入力センサ群１０２ｂや第二のアナログセンサ群１０３ｂによる間接入力信号となっているが、報告返信パケット２１５では定期送信パケット２０１によって既に書込設定された出力・設定情報も返信の対象となっている。
【００２８】
上記判定ブロック２０７・２１７・２２３における第一の通信エラー判定手段では、子局から親局に返信又は報告されたシリアルデータに対するパリティチェック又はサムチェック等のビット情報の欠落・混入の有無を判定するビット異常判定手段が含まれている。
また、上記判定ブロック２０７・２１７における第一の通信エラー判定手段では、上記返信待ちデータテーブル２０６に残された最も古い送信コマンドデータの保存時間が所定の返信応答時間を超過したときに異常判定を行う返信応答異常判定手段が含まれている。
更に、上記判定ブロック２２３における第一の通信エラー判定手段では、子局が発信する定期報告データに対する親局の受信間隔時間が所定値を超過しているときに異常判定を行う受信間隔異常判定手段が含まれている。
同様に、上記判定ブロック２０２・２１２における第二の通信エラー判定手段では、親局から子局に送信されたシリアルデータに対するパリティチェック又はサムチェック等のビット情報の欠落・混入の有無を判定するビット異常判定手段が含まれている。
また、上記判定ブロック２０２における第二の通信エラー判定手段では、親局が送信する定期送信データに対する子局の受信間隔時間が所定値を超過しているときに異常判定を行う受信間隔異常判定手段が含まれている。
【００２９】
２３０ａは、例えば可逆カウンタによって構成され、初期値が９に設定されていて現在値が０未満にならないように制限された第一の加減算手段、２３１ａは上記判定ブロック２０７・２１７・２２３でビット異常判定がなされたときに作用して上記第一の加減算手段２３０ａに対して変分値３を加算する第二の変分値の格納メモリである。
また、２３２ａは上記判定ブロック２０７・２１７で返信応答異常判定がなされたときに作用して上記第一の加減算手段２３０ａに対して変分値６を加算する第三の変分値の格納メモリ、２３３ａは上記判定ブロック２２３で受信間隔異常判定がなされたときに作用して上記第一の加減算手段２３０ａに対して変分値６を加算する第三の変分値の格納メモリである。
また、２３４ａは上記判定ブロック２０７・２１７・２２３が全て正常判定であったときに作用して上記第一の加減算手段２３０ａに対して変分値１を減算する第一の変分値の格納メモリ、２３５ａは上記第一の加減算手段２３０ａの現在値メモリに初期設定される初期値の格納メモリ、２３６ａは例えば１１の値が使用される判定閾値の格納メモリ、２３７ａは上記格納メモリ２３１ａ〜２３６ａを包含する第一の設定データメモリである。
２３８ａは第一の異常発生確定手段であり、該第一の異常発生確定手段２３８ａは上記第一の加減算手段２３０ａの現在値が上記格納メモリ２３６ａに格納されている判定閾値「１１」の値を超過したときに第一の異常検出信号ＥＲ１を発生するようになっている。
【００３０】
２３０ｂは例えば可逆カウンタによって構成され、初期値が９に設定されていて、現在値が０未満にならないように制限された第二の加減算手段、２３１ｂは上記判定ブロック２０２・２１２でビット異常判定がなされたときに作用して上記第二の加減算手段２３０ｂに対して変分値３を加算する第二の変分値の格納メモリである。
また、２３３ｂは上記判定ブロック２０２で受信間隔異常判定がなされたときに作用して上記第二の加減算手段２３０ｂに対して変分値６を加算する第三の変分値の格納メモリ、２３４ｂは上記判定ブロック２０２・２１２が共に正常判定であったときに作用して上記第二の加減算手段２３０ｂに対して変分値１を減算する第一の変分値の格納メモリである。
また、２３５ｂは上記第二の加減算手段２３０ｂの現在値メモリに初期設定される初期値の格納メモリ、２３６ｂは例えば１１の値が使用される判定閾値の格納メモリ、２３７ｂは上記格納メモリ２３１ｂ〜２３６ｂを包含する第二の設定データメモリである。
また、２３８ｂは第二の異常発生確定手段であり、該第二の異常発生確定手段２３８ｂは上記第二の加減算手段２３０ｂの現在値が上記格納メモリ２３６ｂに格納された判定閾値「１１」の値を超過したときに第二の異常検出信号ＥＲ２を発生するようになっている。
２３９は上記第一・第二の異常検出信号ＥＲ１・ＥＲ２の動作を記憶する異常発生記憶手段であり、該異常発生記憶手段２３９による異常記憶信号によって前記警報・表示器（報知手段）１０８が動作するようになっている。
【００３１】
図３は、上記第一の加減算手段２３０ａ及び第二の加減算手段２３０ｂの動作を説明するための図である。
図３において、図３（ａ）は通信エラー判定手段が正常通信の判定を行ったときに発生する正常受信信号、図３（ｂ）は通信エラー判定手段がビット異常判定を行ったときに発生する異常受信信号、図３（ｃ）は通信エラー判定手段が返信応答異常判定又は受信間隔異常判定を行ったときに発生する異常受信信号、図３（ｄ）は第一・第二の異常発生確定手段２３８ａ・２３８ｂが発生する第一・第二の異常検出信号ＥＲ１・ＥＲ２、図３（ｅ）は異常発生記憶手段２３９が発生する異常記憶信号、（ｆ）は第一・第二の加減算手段２３０ａ・２３０ｂの現在値の変化を示す特性線図である。
なお、図３（ｆ）において、３００は現在値の正常側限界値（下限＝０）、３０１は現在値の異常側限界値（上限＝１１）、３０２は上記異常側限界値３０１と正常側限界値３００との偏差に相当する許容累積値（１１−０＝１１）を示している。
【００３２】
第一・第二の加減算手段２３０ａ・２３０ｂの現在値の初期値は「９」であるが、図３（ａ）で示す正常受信信号の発生に伴って第一の変分値Δ１＝「１」の減算が行われて現在値は減少し、正常側限界値「０」に達するとそれを超えて減算されることがないように減算制限されている。
図３（ｂ）で示すビット異常に伴う異常受信信号が発生すると第二の変分値Δ２＝「３」の加算が行われ、図３（ｃ）で示す返信応答異常又は受信間隔異常に伴う異常受信信号が発生すると第三の変分値Δ３＝「６」の加算が行われる。
その結果、上記第一の変分値と第二・第三の変分値による相殺（減殺も含む）加算値が異常側限界値１１を超過すると図３（ｄ）の異常検出信号ＥＲ１・ＥＲ２が発生するようになっている。
なお、異常検出信号ＥＲ１又はＥＲ２が発生すると、第一・第二の加減算手段２３０ａ・２３０ｂの現在値は初期値「９」に再セットされるようになっている。
【００３３】
図４〜図６は、図１に示した実施の形態１による電子制御装置におけるシリアル通信のパケット構成を示したものであり、図４は定期送信パケット４０１ａのパケット構成、図５は不定期送信パケット４０１ｂのパケット構成、図６は定期報告パケット４０３ｃ・４０３ｄのパケット構成である。
図４〜図６において、第一の直並列変換器１１７と第二の直並列変換器１２７で交信されるシリアルデータは、１フレーム当たり８ビットの正味データに加えて、送信側における直並列変換器で付加されたスタートビット・ストップビット・パリティビットの合計１１ビットのデータで構成されており、受信側ではパリティチェックを行って異常があれば受信データを破棄するが、異常が無ければ８ビットの正味データのみを抽出するようになっている。
また、以下で示す８ビットのデータは１６進数で表現されており、これを符号Ｈで示している。
図４は、第一の制御回路部２００ａ（親局）から第二の制御回路部２００ｂ（子局）に対して、間接出力信号を送信したり、第二の設定データメモリ２３７ｂに設定定数を送信する場合の定期送信パケットと確認返信パケットの構成を示したものである。
図４において、４０１ａは親局→子局への定期送信手段となる定期送信パケット（図２における定期送信パケット２０１に対応）であり、該定期送信パケット４０１ａは開始データ５５Ｈ・コマンド１０Ｈ・書込データ・格納先アドレス・終了データＡＡＨ・チェックサムデータであるフレーム１からフレーム６によって構成されている。
４０２ａは子局が上記定期送信パケット４０１ａによる一連のデータを受信したときに作用して、パリティチェックやサムチェックによるビットの欠落・混入の有無を検出するビット異常判定を行ったり、上記定期送信パケット４０１ａの正常受信間隔が所定時間を超過していないかどうかの受信間隔異常の判定を行う第二の通信エラー判定ブロック（図２における判定ブロック２０２に対応）である。
【００３４】
４０３ａは上記第二の通信エラー判定ブロック４０２ａの判定が正常受信であった時に親局に返信される正常受信（ＡＣＫ）の確認返信パケット（図２における確認返信パケット２０５に対応）であり、該確認返信パケットは開始データ５５Ｈ・認知データ６１Ｈ・格納先アドレス・終了データＡＡＨ・チェックサムデータによる５個のフレームによって構成されている。
４０４ａは上記第二の通信エラー判定ブロック４０２ａの判定が異常受信であった時に親局に返信される受信失敗（ＮＡＣＫ）の確認返信パケットであり、該確認返信パケットは開始データ５５Ｈ・非認知データ６２Ｈ・格納先アドレス・終了データＡＡＨ・チェックサムデータによる５個のフレームによって構成されている。
４１５ａは上記確認返信パケット４０３ａを返信した後に、定期送信された間接出力信号又は設定定数を格納する書込設定ブロック（図２のブロック２０３に対応）、４０５ａは前記第二の加減算手段２３０ｂが第一の変分値「１」を減算する正常受信処理ブロックである。
４０６ａは確認返信パケット４０４ａを返信した後に、上記第二の通信エラー判定ブロック４０２ａの判定結果に応動して第二の加減算手段２３０ｂが第二又は第三の変分値を加算すると共に、前記第二の加減算手段２３０ｂの現在値が「１１」を超過すると第二の異常検出信号ＥＲ２を発生する失敗受信処理ブロックである。
【００３５】
４０７ａは子局が返信した上記確認返信パケット４０３ａ又は４０４ａを親局が受信した時に作用するビット異常判定手段や返信応答異常判定手段などによる第一の通信エラー判定ブロック（図２における判定ブロック２０７に対応）、４０８ａは該判定ブロックの判定結果に応じて前記第一の加減算手段２３０ａによる加減算を行ったり、上記定期送信パケット４０１ａによる再送処理が行われる返着処理ブロックであり、該返着処理ブロック４０８ａでは上記第一の通信エラー判定ブロック４０７ａの判定結果が異常であったり、上記受信失敗の確認返信パケット４０４ａを正常受信した場合には再度定期送信パケット４０１ａを送信すると共に、前記第一の加減算手段２３０ａの現在値が「１１」を超過すると第一の異常検出信号ＥＲ１を発生するようになっている。
【００３６】
図５は、第一の制御回路部２００ａ（親局）が第二の制御回路部２００ｂ（子局）に対して、間接入力信号を読出要求したり、定期送信パケット４０１ａによって既に書込設定されている保存データを読出要求する場合の不定期送信パケットと報告返信パケットの構成を示したものである。
図５において、４０１ｂは親局から子局に対して、各種データの読出要求（子局→親局への読出）をする場合の不定期送信パケット（図２における不定期送信パケット２１１に対応）であり、読出要求に当たっては先ず親局→子局への不定期送信パケット４０１ｂが送信されて読出したいデータのアドレスが指定されるようになってる。
なお、上記不定期送信パケット４０１ｂは開始データ５５Ｈ・コマンド３０Ｈ・読出先アドレス・終了データＡＡＨ・チェックサムデータの５個のフレームによって構成されている。
４０２ｂは子局が上記不定期送信パケット４０１ｂによる一連のデータを受信したときに作用して、パリティチェックやサムチェックによるビットの欠落・混入の有無を検出するビット異常判定を行う第二の通信エラー判定ブロック（図２における判定ブロック２１２に対応）である。
【００３７】
４０３ｂは上記第二の通信エラー判定ブロック４０２ｂの判定が正常受信であった時に親局に返信される報告返信パケット（図２における報告返信パケット２１５に対応）であり、該報告返信パケットは開始データ２５Ｈ・読出データ１・読出データ２・読出先アドレス・終了データＡＡＨ・チェックサムデータの６個のフレームによって構成されている。
なお、上記読出先アドレスは読出データ１の格納先アドレスであり、読出データが８ビットデータの場合には、読出データ２は読出データ１のアドレスの次のアドレス（例えば、読出データ１のアドレスが１００番地であれば、読出データ２のアドレスは１０１番地）のデータとなっている。
また、読出先アドレスの読出データが１６ビットデータである場合には、読出データ１は上位８ビット、読出データ２は下位８ビットのデータとなっている。
４０４ｂは上記第二の通信エラー判定ブロック４０２ｂの判定が異常受信であった時に親局に返信される確認返信パケットであり、該確認返信パケットは開始データ５５Ｈ・非認知データ７２Ｈ・読出先アドレス・終了データＡＡＨ・チェックサムデータの５個のフレームによって構成されている。
４０５ｂは上記報告返信パケット４０３ｂを返信した後に、前記第二の加減算手段２３０ｂが第一の変分値「１」を減算する正常受信処理ブロックである。
４０６ｂは上記確認返信パケット４０４ｂを返信した後に、上記第二の通信エラー判定ブロック４０２ｂの判定結果に応動して前記第二の加減算手段２３０ｂが第二の変分値を加算すると共に、第二の加減算手段２３０ｂの現在値が「１１」を超過すると第二の異常検出信号ＥＲ２を発生する失敗受信処理ブロックである。
【００３８】
４０７ｂは子局が返信した上記報告返信パケット４０３ｂ又は確認返信パケット４０４ｂを親局が受信した時に作用するビット異常判定手段や返信応答異常判定手段などによる第一の通信エラー判定ブロック（図２における判定ブロック２１７に対応）、４０８ｂは該判定ブロックの判定結果に応じて前記第一の加減算手段２３０ａによる加減算を行ったり、上記不定期送信パケット４０１ｂによる再送処理が行われる返着処理ブロックであり、該返着処理ブロックでは上記第一の通信エラー判定ブロック４０７ｂの判定結果が異常であったり、上記受信失敗の確認返信パケット４０４ｂを正常受信した場合には再度不定期送信パケット４０１ｂを送信すると共に、前記第一の加減算手段２３０ａの現在値が「１１」を超過すると第一の異常検出信号ＥＲ１を発生するようになっている。
４０９ｂは上記第一の通信エラー判定手段４０７ｂの判定が報告返信パケット４０３ｂの正常受信であったときに作用して、報告返信された被読出データを格納する読出情報格納ブロック（図２のブロック２２４に対応）である。
【００３９】
図６は、第二の制御回路部２００ｂ（子局）から第一の制御回路部２００ａ（親局）に対して、間接入力信号を送信する場合の定期報告パケットのフレーム構成を示したものであり、間接入力信号の定期報告に当たっては、先ず親局→子局へ定期送信パケット４０１ｃが送信されて定期報告の送信許可が与えられるようになっている。
図６において、４０１ｃは定期報告の許可情報を包含した定期報告許可手段となる定期送信パケット（図２における定期送信パケット２０１に対応）であり、該定期送信パケット４０１ｃは開始データ５５Ｈ・コマンド１０Ｈ・指令データ０１Ｈ・特定アドレス＃００・終了データＡＡＨ・チェックサムデータの６個のフレームによって構成されていて、上記指令データは定期報告を許可すると共に報告周期を指定するデータとなっている。
４０２ｃは子局が上記定期送信パケット４０１ｃによる一連のデータを受信したときに作用して、パリティチェックやサムチェックによるビットの欠落・混入の有無を検出するビット異常判定を行う第二の通信エラー判定ブロック（図２における判定ブロック２０２に対応）である。
【００４０】
４０３ｃは上記第二の通信エラー判定ブロック４０２ｃの判定が正常受信であった時に親局に返信される最初の定期報告パケット（図２における定期報告パケット２２１に対応）であり、該定期報告パケット４０３ｃは開始データ１１Ｈ・報告データ１・報告データ２・ステータス情報・終了データＡＡＨ・チェックサムデータの６個のフレームによって構成されている。
４０４ｃは上記第二の通信エラー判定ブロック４０２ｃの判定が異常受信であった時に親局に返信される確認返信パケット（図２のブロック２０５に対応）であり、該確認返信パケット４０４ｃは開始データ５５Ｈ・非認知データ６２Ｈ・特定アドレス＃００・終了データＡＡＨ・チェックサムデータの５個のフレームによって構成されている。
４１５ｃは上記定期報告パケット４０３ｃを返信した後に、受信した上記指令データを図示しない特定アドレス・＃００のデバイスメモリに格納する書込設定ブロックである。
４０５ｃは上記定期報告パケット４０３ｃを送信した後に、前記第二の加減算手段２３０ｂが第一の変分値「１」を減算する正常受信処理ブロックである。
４０６ｃは上記確認返信パケット４０４ｃを返信した後に、上記第二の通信エラー判定ブロック４０２ｃの判定結果に応動して前記第二の加減算手段２３０ｂが第二の変分値を加算すると共に、第二の加減算手段２３０ｂの現在値が「１１」を超過すると第二の異常検出信号ＥＲ２を発生する失敗受信処理ブロックである。
【００４１】
４０７ｃは子局が返信した上記定期報告パケット４０３ｃ又は確認返信パケット４０４ｃを親局が受信した時に作用するビット異常判定手段や返信応答異常判定手段などによる第一の通信エラー判定ブロック（図２における判定ブロック２０７に対応）、４０８ｃは該判定ブロックの判定結果に応じて前記第一の加減算手段２３０ａによる加減算を行う着信処理ブロックである。
なお、上記着信処理ブロック４０８ｃでは上記第一の通信エラー判定ブロック４０７ｃの判定結果が異常であったり、上記受信失敗の確認返信パケット４０４ｃを正常受信した場合には再度定期送信パケット４０１ｃを送信すると共に、前記第一の加減算手段２３０ａの現在値が「１１」を超過すると第一の異常検出信号ＥＲ１を発生するようになっている。
４０９ｃは上記第一の通信エラー判定手段４０７ｃの判定が定期報告パケット４０３ｃの正常受信であったときに作用して、定期報告された初回の被報告データを格納する入力情報格納ブロック（図２のブロック２２４に対応）である。
【００４２】
４０３ｄは上記定期報告パケット４０３ｃが送信されてから指定された報告周期Ｔ１が経過した時点で親局に送信される定期報告パケット（図２における定期報告パケット２２１に対応）であり、該定期報告パケットは上記定期報告パケット４０３ｃと同一のフレーム構成となっている。
４０７ｄは子局が送信した上記定期報告パケット４０３ｄを親局が受信した時に作用するビット異常判定手段や受信間隔異常判定手段などによる第一の通信エラー判定ブロック（図２における判定ブロック２２３に対応）、４０８ｄは該判定ブロックの判定結果に応じて前記第一の加減算手段２３０ａによる加減算を行う着信処理ブロックである。
なお、上記着信処理ブロック４０８ｄでは上記第一の通信エラー判定ブロック４０７ｄの判定結果が異常であったときには、不定期送信パケット４０１ｂによって読出要求を行うと共に、前記第一の加減算手段２３０ａの現在値が「１１」を超過すると第一の異常検出信号ＥＲ１を発生するようになっている。
４０９ｄは上記第一の通信エラー判定手段４０７ｄの判定が定期報告パケット４０３ｄの正常受信であったときに作用して、定期報告された被報告データを格納する入力情報格納ブロック（図２のブロック２２４に対応）である。
【００４３】
上記定期報告パケット４０３ｃ・４０３ｄに含まれるステータス情報４１０ｃ・４１０ｄは図１５で詳述するように構成されていて、下位４ビットは前記第二の加減算手段２３０ｂの現在値が格納され、続く上位３ビットは定期報告された入力の簡略アドレスが格納され、最上位の１ビットは読出依頼フラグ情報が格納されるようになっており、上記読出依頼フラグが論理レベル「１」のときには不定期送信パケット４０１ｂによって特定アドレスの選択データメモリの読出要求を行うようになっている。
なお、上記選択データメモリには例えば第二の制御回路部２００ｂが緊急報告したい異常発生のデバイス番号や異常コード番号が格納されていて、常時は報告する必要のない情報となっている。
また、上記定期送信パケット４０１ｃの指令データは定期報告の繰返し周期Ｔ１の間隔を指定するものであって、この指令データが例えば００Ｈにされると定期報告は停止されるようになっている。
【００４４】
次に、図７および図８を用いて、本実施の形態による電子制御装置の第一の制御回路部における動作について説明する。
なお、図７は、主として第一の制御回路部２００ａにおける送信動作のフローを示しており、図８は、主として第一の制御回路部２００ａにおける受信動作のフローを示している。
図７において、５００は定期的に活性化されるマイクロプロセッサ１１０ａの動作開始工程であり、該開始工程は図１の電源スイッチ１０５ｂが投入されたときと、メインＣＰＵ１１０ａにリセットパルス信号ＲＳＴ１が供給されたときに活性化されると共に、後述の動作終了工程５１８に続いて循環動作するようになっている。
【００４５】
５０１は上記工程５００に続いて作用し、後述の工程５０５で初回フラグがセットされているかどうかによって初回動作であるかどうかを判定する工程、５０２は該工程５０１の判定がＹＥＳ（初回動作）であった時に作用し、第一の加減算手段２３０ａの現在値を初期値「９」に設定する工程である。
５０３は上記工程５０２に続いて作用し、図６における報告繰り返し周期Ｔ１に相当する間隔タイマＴ１を起動する工程、５０４は該工程５０３に続いて図２における返信待ちデータテーブル２０６の内容を削除する工程、５０５は該工程５０４に続いて作用し、図示しない初回フラグをセットする工程であり、上記初回フラグは図１の電源スイッチ１０５ｂが投入されたときとメインＣＰＵ１１０ａにリセットパルス信号ＲＳＴ１が供給されたときにはリセットされるようになっている。
５０６は上記工程５０１の判定がＮＯ（初回動作ではない）であったとき、又は上記工程５０５に続いて作用し、第一の直並列変換器１１７が第二の直並列変換器１２７から送信されたシリアルデータを受信して並列変換が完了したことを示す受信フラグが作動したかどうかを判定する工程であり、該工程５０６の判定がＹＥＳ（受信完了）であったときは図８に示す工程５４０へ移行するようになっている。
【００４６】
５１０は上記工程５０６の判定がＮＯ（受信フラグ未作動）であったときに作用し、上記工程５０３や後述の工程５１１や工程５６１（図８）で起動されたタイマＴ１がタイムアップしていないかどうかを判定する工程、５１１は該工程５１０の判定がＹＥＳ（タイムアップ）であったときに作用し、タイマＴ１を再起動する工程、５１２は該工程５１１に続いて作用し、図６の定期送信パケット４０１ｃによって既に定期報告発信の許可が出されていて、アドレス＃００のメモリに指令データ０１Ｈが書き込まれているかどうかを判定する工程、５１３は該工程５１２の判定がＹＥＳ（定期報告許可あり）であったときに作用し、第一の加減算手段である演算手段ＣＮ１を６カウント加算する工程、５１４は該工程５１３に続いて作用し、読出要求フラグをセットする工程である。
５１５は上記工程５１４に続いて作用し、第一の加減算手段である演算手段ＣＮ１の現在値が１１を超過していないかどうかを判定する工程、５１６は該工程５１５の判定がＹＥＳ（１１超過）であったとき、又は後述の工程５２２の判定がＹＥＳ（１１超過）であったときに作用して、第一の異常検出信号ＥＲ１のパルス出力を発生する工程、５１７は該工程５１６に続いて作用し、上記工程５０５でセットされた初回フラグをリセットする工程、５１８は上記工程５１５の判定がＮＯ（１１以下）であったとき、又は上記工程５１７に続いて作用する動作終了工程であり、該工程５１８に続いて上記動作開始工程５００が循環作動するようになっている。
なお，５１９ａは上記工程５１６・５１７によって構成された第一の初期化手段の一つとなる工程ブロックである。
【００４７】
５２０は上記工程５１０の判定がＮＯ（タイマＴ１がカウントアップしていない）であったとき、又は上記工程５１２の判定がＮＯ（定期報告が許可されていない）であったときに作用し、後述の工程５３４で書き込まれた返信待ちデータテーブル（図２の２０６参照）の残留先頭データの保存時間が所定の返信応答時間Ｔを超過していないかどうかを判定する工程、５２１は該工程５２０の判定がＹＥＳ（タイムアウト）であったときに作用し、第一の加減算手段である演算手段ＣＮ１を６カウント加算する工程、５２２は該工程５２１に続いて作用し、第一の加減算手段である演算手段ＣＮ１の現在値が１１を超過していないかどうかを判定する工程、５２３は該工程５２２の判定がＮＯ（１１以下）であったときに作用し、再送要求フラグをセットする工程であり、該工程５２３に続いて前記動作終了工程５１８へ移行するようになっている。
なお、上記返信待ちデータテーブル２０６は一定時間ごとに格納データが移動する複数段のシフトレジスタで構成されていて、該シフトレジスタに格納された返信待ちコマンドがオーバフローレジスタに移動したことによって上記工程５２０によるタイムアウト判定が行われるようになっている。
【００４８】
５３０は上記工程５２０の判定がＮＯ（タイムアウトしていない）であったときに作用し、上記工程５１４や後述の工程５４２・５６４（図８）によって読出要求フラグがセットされているかどうかを判定する工程、５３１は該工程５３０の判定がＹＥＳ（読出要求有り）であったときに作用し、上記工程５２３又は後述の工程５４２・５５１（図８）によって再送要求フラグがセットされているかどうかを判定する工程、５３２ａは該工程５３１の判定がＹＥＳ（再送要求あり）であったときに作用し、既に送信されたいた旧読出要求を不定期送信パケット４０１ｂによって送信する工程、５３３ａは該工程５３２ａに続いて作用し、再送要求フラグをリセットする工程である。
５３２ｂは上記工程５３１の判定がＮＯ（再送要求なし）であったときに作用し、上記工程５３０で読出要求された今回の読出要求を不定期送信パケット４０１ｂによって送信する工程、５３３ｂは該工程５３２ｂに続いて作用し、読出要求フラグをリセットする工程、５３４は上記工程５３３ａ・５３３ｂ又は後述の工程５３８・５３７ｂに続いて作用し、上記工程５３２ａ・５３２ｂや後述の工程５３７ａ・５３７ｂで送信されたコマンドを順次返信待ちデータテーブル２０６に格納すると共に、シフトレジスタであるデータテーブルのシフト動作を行ってから前記動作終了５１８へ移行する工程である。
【００４９】
５３５は上記工程５３０の判定がＮＯ（読出要求なし）であったときに作用し、定期送信パケット４０１ａによって定期送信を行う時期であるかどうかを判定する工程、５３６は該工程５３５の判定がＹＥＳ（定期送信時期）であったときに作用し、上記工程５２３又は後述の工程５４２・５５１（図８）によって再送要求フラグがセットされているかどうかを判定する工程、５３７ａは該工程５３６の判定がＹＥＳ（再送要求あり）であったときに作用し既に送信されていた送信コマンドに基づいて定期送信パケット４０１ａを送信する工程、５３８は該工程５３７ａに続いて作用し、再送要求フラグをリセットする工程である。
５３７ｂは上記工程５３６の判定がＮＯ（再送要求なし）であったときに作用し、今回の定期送信パケット４０１ａを送信する工程であり、上記工程５３５の判定がＮＯ（定期送信時期ではない）であったときには前記の動作終了工程５１８へ移行するようになっている。
【００５０】
図８において、５４０は前記工程５０６（図７）の判定がＹＥＳ（受信フラグ作動）であったときに作用し、受信データのサムチェックを行う工程である。
なお、各送受信パケットには開始データＳＴＸから終了データＥＴＸまでの各フレームデータを全てバイナリ加算したチェックサムのフレームが付加されていて、開始データＳＴＸからチェックサムデータまでの全てのフレームデータのバイナリ加算を行ってこれが正常値００Ｈとなるかどうかを判定するのがサムチェックである。
５４１は上記工程５４０に続いて作用し、サムチェックの結果としてエラーがあったかどうかを判定する工程、５４２は該工程５４１の判定がＹＥＳ（エラー有り）であったときに作用し、再送要求フラグ又は読出要求フラグをセットする工程、５４３は該工程５４２に続いて作用し、エラーのあった受信データを削除する工程、５４４は該工程５４３に続いて作用し、第一の加減算手段である演算手段ＣＮ１に３カウントを加算する工程である。
なお、上記工程５４２において受信したデータが定期送信に対する確認返信パケットであったか、不定期送信パケットに対する報告返信パケットであったか、あるいは定期報告パケットであったかの区分ができないときは再送要求フラグや読出要求フラグはセットしないようになっている。
【００５１】
５４５は上記工程５４４又は後述の工程５５２に続いて作用し、第一の加減算手段である演算手段ＣＮ１の現在値が１１を超過していないかどうかを判定する工程、５４６は該工程５４５の判定がＹＥＳ（１１超過）であったときに作用して、第一の異常検出信号ＥＲ１のパルス出力を発生する工程、５４７は該工程５４６に続いて作用し、前記工程５０５（図７）でセットされた初回フラグをリセットする工程であり、上記工程５４５の判定がＮＯ（１１以下）であったとき、又は上記工程５４７に続いて前記動作終了工程５１８へ移行して、続いて前記動作開始工程５００が循環作動するようになっている。
なお，５１９ｂは上記工程５４６・５４７によって構成された第一の初期化手段の一つとなる工程ブロックである。
５５０は上記工程５４１の判定がＮＯ（サムチェックエラー無し）であったときに作用し、子局から正常受信したデータが子局での受信失敗（ＮＡＣＫ）に関するデータではないかどうかを判定する工程、５５１は該工程５５０の判定がＹＥＳ（受信失敗）であったときに作用し、再送要求フラグをセットする工程、  ５５２は該工程５５１に続いて作用し、第一の加減算手段である演算手段ＣＮ１に３カウントを加算する工程であり、該工程５５２に続いて上記工程５４５へ移行するようになっている。
【００５２】
５６０は上記工程５５０の判定がＮＯ（受信失敗では無い）であったときに作用し、受信したデータが定期報告パケットによる子局からの定期報告であったかどうかを判定する工程、５６１は該工程５６０の判定がＹＥＳ（定期報告受信）であったときに作用し、報告間隔タイマＴ１を再起動する工程、５６２は該工程５６１に続いて作用し、第一の加減算手段である演算手段ＣＮ１に１カウントの減算を行う工程、５６３は該工程５６２に続いて作用し、定期報告されたデータの中に読出依頼フラグがセットされているかどうかを判定する工程、５６４は該工程５６３の判定がＹＥＳ（読出依頼あり）であったときに作用し、読出要求フラグをセットする工程、５６５は上記工程５６３の判定がＮＯ（読出依頼なし）であったとき、又は上記工程５６４に続いて作用し、受信した定期報告データを格納保存する工程であり、該工程５６５に続いて前記動作終了工程５１８へ移行するようになっている。
なお、上記工程５６３における読出依頼フラグは図９の工程６０８によって子局側でセットされるものである。
【００５３】
５７０は上記工程５６０の判定がＮＯ（定期報告の受信ではない）であったときに作用し、確認返信の受信であったかどうかを判定する工程、５７１は該工程５７０の判定がＮＯ（定期送信に対する確認返信ではなく不定期送信に対する報告返信である）であったときに作用し、子局から返信報告された不定期読出データを格納する工程、５７２は該工程５７１に続いて作用し、前記工程５１４（図７）や上記工程５４２・５６４でセットされた読出要求フラグをリセットする工程、５７３は上記工程５７０の判定がＹＥＳ（定期送信に対する正常受信の確認返信）であったとき、又は上記工程５７２に続いて作用し、第一の加減算手段である演算手段ＣＮ１に１カウントの減算を行う工程、５７４は該工程５７３に続いて作用し、図７の工程５３４で格納された返信待ちデータテーブル２０６の中から返信されたコマンドを消去する工程であり、該工程５７４に続いて前記動作終了工程５１８へ移行するようになっている。
【００５４】
以上の動作を概括的に説明すると、図７・図８において５１９ａ・５１９ｂは初回フラグをリセットすることによって次回の動作で工程５０２〜５０４を実行して第一の制御回路部２００ａを初期化すると共に，第一の異常検出信号ＥＲ１を発生して第二の制御回路部２００ｂを初期化・再起動する第一の初期化手段、５１０は定期報告の受信間隔監視手段となる第一の通信エラー判定手段、５１３は第三の変分値「６」を加算する第一の加減算手段、５１６は第一の異常検出信号ＥＲ１を発生する第一の異常発生確定手段、５２０は返信遅延監視手段となる第一の通信エラー判定手段、５２１は第三の変分値「６」を加算する第一の加減算手段、５３２ａは再送要求に対する不定期送信パケットの再送手段、５３２ｂは読出要求による不定期送信手段、５３７ａは定期送信に対する再送手段、５３７ｂは定期送信手段である。
また、図８において５４０はビット情報監視手段である第一の通信エラー判定手段、５４４は第二の変分値「３」を加算する第一の加減算手段、５４６は第一の異常検出信号ＥＲ１を発生する第一の異常発生確定手段、５５２は第二の変分値「３」を加算する第一の加減算手段、５６２と５７３は第一の変分値「１」を減算する第一の加減算手段となっている。
なお、図２における判定ブロック２０７はビット情報監視手段である第一の通信エラー判定手段５４０と返信遅延監視手段となる第一の通信エラー判定手段５２０を包含し、同様に、判定ブロック２１７はビット情報監視手段である第一の通信エラー判定手段５４０と返信遅延監視手段となる第一の通信エラー判定手段５２０を包含し、判定ブロック２２３はビット情報監視手段である第一の通信エラー判定手段５４０と定期報告の受信間隔監視手段となる第一の通信エラー判定手段５１０を包含している。
【００５５】
次に、図９および図１０を用いて、本実施の形態による電子制御装置の第二の制御回路部における通信制御の動作について説明する。
なお、図９は主として第二の制御回路部２００ｂにおける併用制御回路部１２０ａの受信動作に関する等価制御フローを示しており、図１０は主として第二の制御回路部２００ｂにおける併用制御回路部１２０ａの送信動作に関する等価制御フローを示している。
図９において、６００は定期的に活性化される併用制御回路部１２０ａの動作開始工程であり、該開始工程は図１の電源スイッチ１０５ｂが投入されたときと、リセットパルス信号ＲＳＴ２が供給されたときに活性化されると共に、後述の動作終了工程６３５に続いて循環動作するようになっている。
【００５６】
６０１は上記工程６００に続いて作用し、後述の工程６０５で初回フラグがセットされているかどうかによって初回動作であるかどうかを判定する工程、６０２は該工程６０１の判定がＹＥＳ（初回動作）であった時に作用し、第二の加減算手段２３０ｂの現在値を初期値「９」に設定する工程、６０３は該工程６０２に続いて作用し定期送信周期に相当する間隔タイマＴ２と後述の遅延監視タイマＴ３を起動する工程、６０４は該工程６０３に続いて図２における未処理データテーブル２０４の内容を削除する工程、６０５は該工程６０４に続いて作用し、図示しない初回フラグをセットする工程であり、上記初回フラグは図１の電源スイッチ１０５ｂが投入されたときと併用制御回路部１２０ａにリセットパルス信号ＲＳＴ２が供給されたときにはリセットされるようになっている。
【００５７】
６０６は上記工程６０１の判定がＮＯ（初回動作では無い）であったとき、又は上記工程６０５に続いて作用し、併用制御回路部１２０ａ内での入出力の自己診断等によって異常が検出され、これを親局に緊急報告したいなどの要求があるかどうかの判定工程、６０７は該工程６０６の判定がＹＥＳ（緊急報告データ有り）であったときに作用し、特定アドレスの選択データメモリに報告したい異常発生入出力番号や異常コード番号等のデータ内容を書き込んでおく工程、６０８は該工程６０７に続いて作用し、読出依頼フラグをセットする工程、６０９は上記工程６０６の判定がＮＯ（緊急報告データ無し）であったとき、又は上記工程６０８に続いて作用し、図示しない制御信号線の論理レベルが反転して親局への送信許可が出されているかどうかを判定する工程である。
なお、上記工程６０９の判定がＹＥＳ（送信許可信号変化あり）のときには図１０の工程６４０へ移行するようになっている。
【００５８】
６１０は上記工程６０９の判定がＮＯ（送信許可なし）であった時に作用し、第二の直並列変換器１２７が第一の直並列変換器１１７から送信されたシリアルデータを受信して並列変換が完了したことを示す受信フラグが作動したかどうかを判定する工程であり、該工程５１０の判定がＮＯ（未受信）であったときは後述の工程６１２へ移行するようになっている。
６１１は上記工程６１０の判定がＹＥＳ（受信フラグ作動）であったときに作用し、親局から受信した一連の受信データをレジスタＤに仮格納する工程、６１２は上記工程６０３で起動された受信間隔監視用タイマＴ２がタイムアップしたかどうか判定する工程であり、該工程６１２の判定がＮＯであって受信間隔異常ではないときには上記工程６０９へ移行し，工程６１２の判定がＹＥＳであって受信間隔異常であるときには後述の工程６３０へ移行するようになっている。
６１３は上記工程６１１に続いて作用し、上記工程６１１によって受信した一連の受信データのサムチェックを行う工程、６１４は該工程６１３に続いて作用し、受信データに異常があったかどうかを判定する工程、６１５は該工程６１４の判定ＮＯ（正常）であった時に作用し、第二の加減算手段である演算手段ＣＮ２に１カウントの減算を行う工程、６１６は該工程に続いて作用し、上記工程６１１による受信データが定期送信パケット４０１ａによる出力設定であったか不定期送信パケット４０１ｂによる読出要求であったかを判定する工程である。
【００５９】
６２０は上記工程６１６の判定が読出要求であった時に作用し、読出要求コマンド３０Ｈとアドレスを一時記憶する工程、６２１は上記工程６１６の判定が出力設定であった時に作用し、ＡＣＫ・６１Ｈとアドレスを一時記憶する工程、６２２は該工程６２１に続いて作用し、上記工程６１１で得られた出力設定データを指定されたアドレスのデバイスメモリや第二の設定データメモリ２３７ｂに格納すると共に、受信間隔監視用タイマＴ２を再起動する工程である。
６２３は上記工程６１４の判定ＹＥＳ（受信データ異常）であった時に作用し、第二の加減算手段である演算手段ＣＮ２に３カウントの加算を行う工程、６２４は該工程６２３に続いて作用し、第二の加減算手段である演算手段ＣＮ２の現在値が１１を超過していないかどうかを判定する工程、６２５は該工程６２４の判定がＮＯ（１１以下）であった時に作用し、ＮＡＣＫ・８２Ｈとアドレスを一時記憶する工程であり、上記工程６２０、６２２、６２５に続いて前記動作終了工程６３５へ移行するようになっている。
【００６０】
６２６は上記工程６２０・６２１・６２５によって構成された工程ブロックであり、該工程ブロックは図２における未処理データテーブル２０４に格納される返信コマンドデータとなっている。
なお、上記工程６２５では読出要求又は出力設定に対応したＮＡＣＫ返信コードを分離していないが、図４・図５に示すとおり開始データＳＴＸを注目することによって６２Ｈ又は７２Ｈで分離することも可能である。
６３０は上記工程６１２の判定がＹＥＳ（定期送信データの受信間隔過大）であったときに作用し、第二の加減算手段である演算手段ＣＮ２に６カウントの加算を行う工程、６３１は該工程６３０に続いて作用し、受信間隔タイマＴ２を再起動する工程、６３２は該工程６３１に続いて作用し、第二の加減算手段である演算手段ＣＮ２の現在値が１１を超過していないかどうかを判定する工程、６３３は該工程６３２の判定がＹＥＳ（１１超過）であったとき、又は上記工程６２４の判定がＹＥＳ（１１超過）であったときに作用し、第二の異常検出信号ＥＲ２のパルス出力を発生する工程、６３４は該工程６３３に続いて作用し、上記工程６０５でセットされていた初回フラグをリセットする工程であり、上記工程６３２の判定がＮＯ（１１以下）で（ツメル）あったとき、又は上記工程６３４に続いて前記動作終了工程６３５へ移行するようになっている。
なお，６３６ａは上記工程６３３・６３４によって構成された第二の初期化手段の一つとなる工程ブロックである。
【００６１】
図１０において、６４０は前記工程６０９（図９）の判定がＹＥＳ（送信許可あり）であった時に作用し、図６の定期送信パケット４０１ｃを受信して、定期報告が許可されているかどうかを判定する工程、６４１は該工程６４０の判定がＹＥＳ（定期報告許可）であった時に作用し、前記工程６０３で起動されたタイマＴ３を停止する工程、６４２は該工程６４１に続いて作用し、定期報告の時期になっているかどうかを判定する工程、６４３ａは該工程６４２の判定がＹＥＳ（定期報告時期）であった時に作用し、図６の定期報告パケット４０３ｃや４０３ｄを送信する工程、６４３ｂは該工程６４２に続いて作用し、次回に定期報告するデータのアドレスを歩進する工程であり、該工程６４３ｂに続いて前記動作終了工程６３５へ移行するようになっている。
６４４は上記工程６４０の判定がＮＯ（定期報告未許可）であったときに作用し、前記工程６０３で起動されたタイマＴ３がタイムアップしているかどうかを判定する工程、６４５は該工程６４４の判定がＹＥＳであって運転開始後時間Ｔ３を待っても定期報告許可が得られないときに作用し、第二の加減算手段である演算手段ＣＮ２に６カウントを加算する工程、６４６は該工程６４５に続いて作用し、タイマＴ３を再起動する工程、６４７は該工程６４６に続いて作用し、第二の加減算手段である演算手段ＣＮ２の現在値が１１を超過していないかどうかを判定する工程、６４８は該工程６４７の判定がＹＥＳ（１１超過）であったときに作用し、第二の異常検出信号ＥＲ２のパルス出力を発生する工程、６４９は該工程６４８に続いて作用し、前記工程６０５でセットされていた初回フラグをリセットする工程であり、上記工程６４７の判定がＮＯ（１１以下）であったとき、又は上記工程６４９に続いて前記動作終了工程６３５へ移行するようになっている。
なお，６３６ｂは上記工程６４８・６４９によって構成された第二の初期化手段の一つとなる工程ブロックである。
【００６２】
６５０は上記工程６４４の判定がＮＯ（タイムアップしていない）であったとき、又は上記工程６４２の判定がＮＯ（定期報告時期ではない）であったときに作用し、前記工程ブロック６２６において未処理データテーブル２０４に格納された返信コマンドがあるか否かを判定する工程、６５１は該工程６５０の判定がＹＥＳ（返信コマンドあり）であったときに作用し、上記未処理データテーブル２０４に格納された返信コマンドを先入れ先出し方式で読出す工程、６５２は該工程６５１に続いて作用し、工程６５１で読み出された返信コマンドが前記工程６２０で格納された読出要求コマンドであったかどうかを判定する工程、６５３は該工程６５２の判定がＹＥＳ（読出要求）であった時に作用し、指定されたアドレスのメモリに関する読出データを該当アドレスと共に報告返信する工程である。
６５４は上記工程６５３に続いて作用し、工程６５３で報告返信されたデータのアドレスが前記工程６０７でデータが書込みされた選択データメモリのアドレスであったかどうかを判定する工程、６５５は該工程６５４の判定がＹＥＳ（選択データメモリ）であったときに作用し、前記工程６０８でセットされた読出依頼フラグをリセットする工程であり、上記工程６５４の判定がＮＯ（選択データメモリでは無い）であったとき、又は上記工程６５５に続いて前記動作終了工程６３５へ移行するようになっている。
【００６３】
６６０は上記工程６５２の判定がＮＯ（読出要求でない）であった時に作用し、上記工程６５１で読み出された返信データが前記工程６２１で格納されたＡＣＫ−Ｗ（定期送信に対する正常受信）であったか、又は前記工程６２５で格納されたＮＡＣＫであったかを判定する工程、６６１は該工程６６０の判定がＹＥＳ（ＡＣＫ−Ｗ）であった時に作用し、認知データＡＣＫと該当アドレスを返信する工程、６６２は上記工程６６０の判定がＮＯ（ＮＡＣＫ）であった時に作用し、非認知データＮＡＣＫと該当アドレスを返信する工程であり、上記工程６５０の判定がＮＯ（返信データなし）であった時や上記工程６６１・６６２に続いて前期動作終了工程６３５へ移行するようになっている。
なお、６６３は上記工程６６１・６６２によって構成された工程ブロックであり、該工程ブロックは図４ａ・４ｂにおける確認返信パケット４０３ａ・４０４ａ・４０４ｂの送信に相当し、上記工程６５３は図５の報告返信パケット４０３ｂの送信に相当している。
【００６４】
以上の動作を概括的に説明すると、図９・図１０において６３６ａ・６３６ｂは初回フラグをリセットすることによって次回の動作で工程６０２〜６０４を実行して第二の制御回路部２００ｂを初期化すると共に，第二の異常検出信号ＥＲ２を発生して第一の制御回路部２００ａを初期化・再起動する第二の初期化手段、６０８は子局が親局に対して特定アドレスの選択データメモリの内容を読出依頼するための読出依頼設定手段、６１２は定期送信パケットの受信間隔監視手段である第二の通信エラー判定手段、６１３は親局から送信されたデータに関するビット情報監視手段である第二の通信エラー判定手段、６１５は第一の変分値「１」を減算する第二の加減算手段、６２３は第二の変分値「３」を加算する第二の加減算手段、６３０は第三の変分値「６」を加算する第二の加減算手段、６３３は第二の異常検出信号ＥＲ２を発生する第二の異常発生確定手段となっている。
また、図１０において、６４３ａは定期報告パケットを送信する定期報告手段、６４４は許可時間判定手段、６４５は第三の変分値「６」を加算する第二の加減算手段、６４８は第二の異常検出信号ＥＲ２を発生する第二の異常発生確定手段、６５３は読出要求に対する報告返信パケットを送信する報告返信手段、６６３は正常受信又は受信失敗の確認返信パケットを送信する確認返信手段となっている。
なお、図２における判定ブロック２０２は定期送信パケットの受信間隔監視手段である第二の通信エラー判定手段６１２と親局から送信されたデータに関するビット情報監視手段である第二の通信エラー判定手段６１３を包含しており、図２における判定ブロック２１２は親局から送信されたデータに関するビット情報監視手段である第二の通信エラー判定手段６１３そのものである。
【００６５】
前述の図７〜図１０のフローチャートの説明を踏まえて、図１・図２について概括的に作用動作を説明する。
図１において、メインＣＰＵ１１０ａは第一・第二の入力センサ群１０２ａ・１０２ｂと第一・第二のアナログセンサ群１０３ａ・１０３ｂを入力信号とし、不揮発プログラムメモリ１１５ａに格納された制御プログラムや制御定数に基づいて第一・第二の電気負荷群１０４ａ・１０４ｂを制御するが、上記第二の入力センサ群１０２ｂと第二のアナログセンサ群１０３ｂと第二の電気負荷群１０４ｂは第一・第二の直並列変換器１１７・１２７を介して間接的にメインＣＰＵ１１０ａとシリアル交信するようになっている。
なお、図１で示した実施の形態ではアナログ出力が取扱われていないが、必要に応じてメータ表示用のＤＡ変換器を間接出力として搭載することもできる。
【００６６】
第一の制御回路部２００ａにおいて第一の異常検出信号ＥＲ１が発生すると、図７の工程５１７や図８の工程５４７で初回フラグがリセットされてから動作終了工程５１８へ移行するので、再度動作開始工程５００へ移行したときには工程５０２〜５０５によって第一の制御回路部２００ａ自体の初期化が行われるようになっている。
一方、第一の異常検出信号ＥＲ１によって第二の制御回路部２００ｂのリセット入力端子ＲＳＴ２にリセットパルス信号が入力されることによって、相手方である第二の制御回路部２００ｂも初期化・再起動されることになる。
同様に、第二の制御回路部２００ｂにおいて第二の異常検出信号ＥＲ２が発生すると、図９の工程６３４や図１０の工程６４９で初回フラグがリセットされてから動作終了工程６３５へ移行するので、再度動作開始工程６００へ移行したときには工程６０２〜６０５によって第二の制御回路部２００ｂ自体の初期化が行われるようになっている。
一方、第二の異常検出信号ＥＲ２によって第一の制御回路部２００ａ内のメインＣＰＵ１１０ａのリセット入力端子ＲＳＴ１にリセットパルス信号が入力されることによって、相手方である第一の制御回路部２００ａも初期化・再起動されることになる。
【００６７】
第一・第二の制御回路部２００ａ・２００ｂはウオッチドッグタイマ（ｗａｔｃｈｄｏｇ  ｔｉｍｅｒ：コンピュータの動作ステップを監視し、システムの異常動作を検出する回路）１３０のリセットパルス信号ＲＳＴ１によっても初期化・再起動されるようになっているが、第一・第二の異常検出信号ＥＲ１・ＥＲ２やウオッチドッグタイマ１３０によるリセットパルス信号ＲＳＴ１が発生すると、異常記憶回路１３１ａがこれを記憶して警報・表示器１０８を作動させると共に、負荷電源リレー１０７ａの作動を停止して一部の特定電気負荷に対する給電が停止される。
従って、ノイズ誤動作によってメインＣＰＵ１１０ａが一時的に誤動作したような場合であれば、リセットパルスＲＳＴ１によって自動的に再起動されることになるが、負荷電源リレー１０７ａによる一部電気負荷の駆動停止状態は継続されるようになっている。
但し、電源スイッチ１０５ｂを再投入すると異常記憶回路１３１ａの異常記憶が解除されるので正常運転状態に回復することができるようになっている。
【００６８】
図２において、この実施例における基本的な送受信データとしては、親局→子局への定期送信パケットによる出力設定と、子局→親局への定期報告パケットによる入力読出によって構成されている。
但し、誤った出力設定が行われないように親局→子局への送信に対しては、子局→親局への受信確認返信を行うようになっている。
また、親局は読出要求によって不定期に子局側のデータを読出しすることができると共に、子局側でも定期報告の中で読出依頼フラグを設定することによって特定アドレスの情報を読出要求によって読出してもらうことができるようになっている。
【００６９】
なお、親局が送信して子局がこの送信に対する返信を行うような往復通信のみであれば、親局は子局からの返信を待って次の送信を行うことによって通信の渋滞を回避することができる。
しかし、子局側が親局の指示なしで親局に対して定期報告の送信を行おうとすれば、上り通信に渋滞が発生することになる。
未処理データテーブル２０４はこのような渋滞が発生した時に、未返信情報の待ち行列を作って、順次返信を行うことによって、適時に定期送信や定期報告が行えるようにするためのものである。
また、下り通信のデータ量が多い運転開始時には子局からの定期報告は禁止して、メインＣＰＵ１１０ａは初期設定データを集中的に送信し、適時に不定期送信パケットによって読出要求を行って間接入力情報の読出を行うことができるように構成されている。
【００７０】
実施の形態２．
図１１は、実施の形態２による電子制御装置の全体構成を示すブロック図である。
以下、実施の形態２による電子制御装置の構成と動作について、図１に示した実施の形態１による電子制御装置との相違点を中心に説明する。
図１１において、１００ｂは第一の制御回路部２１０ａと第二の制御回路部２１０ｂによって構成された電子制御装置、１１０ｂはメインＣＰＵ（マイクロプロセッサ）、１１５ｂは該メインＣＰＵ１１０ｂと協働するフラッシュメモリ等の不揮発のプログラムメモリであり、上記プログラムメモリ１１５ｂには入出力制御手段となるプログラムや通信制御手段となるプログラムのほか、第一・第二の設定データメモリ２３７ａ・２３７ｂ（図２参照）に転送書込みされる設定データや、後述の補助ＣＰＵ（マイクロプロセッサ）１２０ｂに対する暴走監視手段となるプログラムや第一の受信間隔異常判定手段となるプログラムが書き込まれている。
１１６ｂは演算処理用のＲＡＭメモリであり、該ＲＡＭメモリ１１６ｂには第一の加減算手段２３０ａ（図２参照）の現在値データや、上記プログラムメモリ１１５ｂから転送された第一の設定データ、あるいは返信待ちコマンドデータが書き込まれるようになっている。
１２０ｂは補助ＣＰＵ（マイクロプロセッサ）、１２５は該補助ＣＰＵ１２０ｂと協働する補助プログラムメモリであり、該補助プログラムメモリ１２５には第二の制御回路部２１０ｂにおける入出力制御手段となるプログラムや自己診断プログラム、あるいは通信制御プログラムや第二の受信間隔異常判定手段となるプログラムなどが格納されている。
【００７１】
１２６ｂは補助ＲＡＭメモリであり、該補助ＲＡＭメモリ１２６ｂには第二の加減算手段２３０ｂ（図２参照）の現在値データや、上記プログラムメモリ１１５ｂから転送された第二の設定データ、あるいは未処理コマンドデータのほか、定期報告許可指令データ、選択データ、ステータス情報などが書き込まれるようになっている。
なお、上記メインＣＰＵ１１０ｂは補助ＣＰＵ１２０ｂが発生するウオッチドッグクリヤ信号ＷＤ２のパルス幅を監視して、該パルス幅が所定値を超過しているときにリセットパルス信号ＲＳＴ２を発生するようになっている。
１３１ｂは計数入力とリセット入力とカウントアップ出力とを有する計数記憶回路（異常発生記憶手段）、１３８ｂは前記ウオッチドッグタイマ１３０が発生するリセットパルス信号ＲＳＴ１と上記補助ＣＰＵ１２０ｂが発生する第二の異常検出信号ＥＲ２に対する論理和素子であり、該論理和素子１３８ｂの出力によってメインＣＰＵ１１０ｂがリセットされて再起動されるようになっている。
１３９ｂは上記メインＣＰＵ１１０ｂが発生する第一の異常検出信号ＥＲ１とリセットパルス信号ＲＳＴ２に対する論理和素子、１４０ｂは前記ウオッチドッグタイマ１３０が発生するリセットパルス信号ＲＳＴ１と上記論理和素子１３９ｂの出力に対する論理和素子であり、該論理和素子１４０ｂの出力によって上記補助ＣＰＵ１２０ｂがリセットされて再起動されるようになっている。
【００７２】
１４１ｂは上記論理和素子１３８ｂと１３９ｂの出力を入力とする論理和素子であり、該論理和素子１４１ｂの出力は上記計数記憶回路１３１ｂの計数入力端子に接続されている。
なお、上記計数記憶回路１３１ｂは上記リセットパルス信号ＲＳＴ１・ＲＳＴ２や第一・第二の異常検出信号ＥＲ１・ＥＲ２の動作回数を計数記憶して、該計数値が所定値以上となったときに前記警報・表示器１０８を駆動すると共に、前記電源スイッチ１０５ｂが閉路したときには電源検出回路１３５によって計数記憶値がリセットされるようになっている。
１３２ｂはゲート回路（駆動停止手段）、１３７は補助マイクロプロセッサ１２０ｂが発生する駆動出力ＤＲ２によって上記駆動停止手段１３２ｂを介して負荷電源リレー１０７ａを駆動する反転駆動素子であり、該負荷電源リレー１０７ａは、駆動出力ＤＲ２が発生していると共に、計数記憶回路１３１ｂがカウントアップしていない時に作動するようになっている。
なお、上記補助ＣＰＵ１２０ｂは駆動出力ＤＲ１を発生して電源リレー１０６ａの動作保持を行うと共に、第二の異常検出信号ＥＲ２やウオッチドッグクリア信号ＷＤ２を発生するようになっている。
【００７３】
以上の説明で明らかなとおり、図１に示した実施の形態１による電子制御装置では併用制御回路１２０ａが論理回路を用いた集積回路素子で構成されているのに対して、図１１に示した実施の形態２による電子制御装置では補助ＣＰＵ１２０ｂを備えていて、単に第二の入力センサ群１０２ｂや第二のアナログセンサ群１０３ｂによる間接入力信号をメインＣＰＵ１１０ｂに送信するだけではなく、入力センサ群の断線・短絡検出を行ったり、複数の入力信号に対する論理結合処理を行ったうえでメインＣＰＵ１１０ｂに送信するなどの加工処理が施すことが容易な形態となっている。
同様に、補助ＣＰＵ１２０ｂはメインＣＰＵ１１０ｂから送信された間接出力信号によって直接的に第二の電気負荷群１０４ｂを駆動するのではなく、第二の入力センサ群１０２ｂからの入力信号に応動した論理処理を施すことも容易な形態となっている。
更に、第一・第二の直並列変換器１１７・１２７を介して相互監視情報を交信する機能を付加することが容易となる実施形態となっている。
【００７４】
図１２〜図１４は、図１１に示した実施の形態２による電子制御装置における各種通信パケットの中で指定されるアドレスの区分を示したものである。
図１２は、制御出力・定数設定データテーブルを示したものであり、定期送信パケット４０１ａとその返信パケットや不定期送信パケット４０１ｂとその返信パケットにおいて指定されるアドレス区分を示している。
図１３は監視入力データテーブルを示したものであり、不定期送信パケット４０１ｂとその返信パケットで指定されるアドレス区分を示している。
また、図１４は定期報告順序の関係を示したものであり、定期報告パケット４０３ｃ・４０３ｄにおけるステータス情報の中で指定される入力の簡略アドレスと定期報告順序の関係を示したものである。
図１２において、アドレス０１〜０８は、図２における第二の設定データメモリ２３７ｂと返信応答許容時間や受信間隔許容時間格納用メモリのアドレスを示し、アドレス０Ａは間接制御出力Ｙ０７〜Ｙ００（Ｙ００はＤＲ１に対応しＹ０１はＤＲ２に対応している）、アドレス０Ｂは間接制御出力Ｙ１７〜Ｙ１０に対するアドレスとなっていて、各アドレスのデータは８ビットデータとなっている。
なお、アドレス０１〜０８に関する設定データは運転開始時に順次定期送信され、その後アドレス００に対して定期報告の許可指令を送信してからはアドレス０Ａとアドレス０Ｂを交互に定期送信するようになっている。
【００７５】
図１３において、アドレス１０〜１７は１６ビットデータに対するアドレスとなっているが、アドレス１０のステータスメモリとアドレス１７の選択データメモリは図１５で詳述するとおりとなっている。
また、アドレス１１は１６点の間接入力Ｘ０７〜Ｘ００、Ｘ１７〜Ｘ１０に対するアドレスであり、アドレス１２〜１６は間接アナログ入力１〜５に関するデジタル変換値のアドレスとなっている。
図１４において、初回の定期報告における報告データ１・報告データ２は図１３のアドレス１１で示された間接入力１・間接入力２であり、次回の定期報告における報告データ１・報告データ２は図１３で示されたアナログ１のデジタル変換値であり、続く定期報告における報告データ１・報告データ２は再び図１３のアドレス１１で示された間接入力１・間接入力２であり、更に続く定期報告における報告データ１・報告データ２は図１３で示されたアナログ２のデジタル変換値である。
以下同様にして間接入力１・２とアナログ１〜５が順次定期報告されるようになっている。
【００７６】
図１５は、図９の工程６０７で説明した選択データメモリに関連する送受信データの構成を示したものである。
図１５において、９００は第二の制御回路部２１０ｂが定期的に送信する定期報告パケットであり、該定期報告パケットには上記第二の入力センサ群１０２ｂや第二のアナログセンサ群１０３ｂのデジタル変換値が報告データ１・報告データ２として２バイト単位で順次格納されていると共に、ステータス情報９０１が毎回格納されている。
上記ステータス情報９０１の下位４ビットは第二の加減算手段２３０ｂの現在値であり、上位３ビットは上記報告データ１の簡略アドレス（図１３における監視入力アドレスの下位１桁の値）であり、最上位ビットは第二の制御回路部２１０ｂで異常が発生しているときに論理レベル「１」となる読出依頼フラグとなっている。
９０２は第一の制御回路部２１０ａが上記定期報告パケット９００を受信したことによる着信処理ブロック、９０３は該着信処理ブロックの中で読出依頼フラグが検出されたことによって第一の制御回路部２１０ａが読出要求を行う不定期送信パケットであり、該不定期送信パケットで指定される読出し先のアドレスは選択データメモリのアドレス＃１７Ｈとなっている。
【００７７】
９０４は上記不定期送信パケット９０３を受信した第二の制御回路部２１０ｂが送信する報告返信パケットであり、該報告返信パケットによって読み出される選択データメモリ９０５の内容は、上位８ビットで異常発生したデバイスのアドレスを示し、下位８ビットの中の下位４ビットでは異常コード番号を示し、下位８ビットの中の上位４ビットではビット区分を表している。
なお、ここで言うビット区分とは、アドレス０Ａ・０Ｂや、アドレス１１におけるＯＮ／ＯＦＦ入出力に対して、どの入出力であるかを特定するための番号情報となっている。
９０６は第一の制御回路部２１０ａが上記報告返信パケット９０４を受信したことによる返着処理ブロックであり、この返着処理によって第一の制御回路部２１０ａは第二の制御回路部２１０ｂにおける異常発生部位を知ることができるようになっている。
【００７８】
以上で、実施の形態１および実施の形態２による電子制御装置の基本的な構成と動作について説明したが、以下にその変型例について述べる。
前述した実施の形態１あるいは実施の形態２による電子制御装置では、第二の制御回路部から第一の制御回路部に対する確認返信や報告返信は未処理データテーブルの中から順次返信されるのに対し、第二の制御回路部から第一の制御回路部に対する定期報告は未処理データテーブルには含まれないようになっているが、この定期報告コマンドも定期的に未処理データテーブル内に格納し、先入れ先出しの原則で実際に報告送信する時点で最新の報告データを添付するようにして、上り通信の一元化を図ることが現実的である。
また、不定期送信コマンドに対する返信報告データについても、実際に返信される時点での最新の報告データが添付されて返信されるものである。
その他、第一の制御回路部から第二の制御回路部に対する定期送信では、図１２で説明したアドレス０Ａと０Ｂを交互送信する方法に替わって、アドレス０Ａ→アドレス００→アドレス０Ｂ→アドレス０１→アドレス０Ａ→アドレス０２→アドレス０Ｂ→アドレス０３→アドレス０Ａ→・・のように、運転開始時に送信済みであるアドレス００〜０８についても逐次リフレッシュ書込みを行うようにしても良い。
【００７９】
また、前述した実施の形態１あるいは実施の形態２による電子制御装置では、正常通信時には第一の変分値を減算し、通信異常発生時には上記第一の変分値よりも大きな値である第二の変分値を加算する加減算手段を備え、該加減算手段の現在値が所定閾値を超過したときに異常発生を確定するようにしたものであり、上記第二の変分値は上記閾値よりも小さな値に設定することによって、異常状態が自然回復する散発的・慢性的エラーに対しては過敏な異常判定を回避すると共に、致命的・継続的な障害に対しては過去の履歴状態に応じた再送処理を行ったうえで、速やかな異常判定を確定することができるものである。
しかし、加減算手段の構成の仕方としては、例えば下限値「−９」、初期値「０」、上限値「３」として、正常通信が継続すれば加減算手段の現在値は「−９」まで減少し、通信異常があれば現在値に対する加算が行われて、これが上限値「３」を超過すると異常発生を確定するようにしても良い。
また、加減算の方向を反転して、例えば正常側上限値「１１」、初期値「３」、異常判定下限値「０」として、正常通信が継続すれば加減算手段の現在値は「１１」まで増加し、通信異常があれば現在値に対する減算が行われて、  これが下限値「０」未満になると異常発生を確定するようにしても良い。
【００８０】
また、前述した実施の形態１あるいは実施の形態２による電子制御装置では、サムチェックエラーと返信遅延や受信間隔異常によるタイムアウトエラー等の各種通信エラーに対して、加減算手段が総合的に現在の危険状態を集計して、異常判定閾値までの余裕の多寡によって可能な再送処理回数も一元的に決定されるよう構成されている。
しかし、サムチェックエラーと返信遅延や受信間隔異常によるタイムアウトエラー等の各種通信エラーによって加減算手段の現在値を補正する変分値の重み付けは、実用対象用途によって経験的・統計的に決定され、求められる安全度合いに応じて決定されるものである。
従って、上記第一・第二の加減算手段で扱われる第一の変分値・第二の変分値・第三の変分値・正常側限界値・異常側限界値・初期値等の各種制御定数の一部又は全部、あるいは上記第一の通信エラー判定手段において使用される返信応答時間や受信間隔時間の許容値等の各種制御定数の一部又は全部のデータはメインＣＰＵと協働する不揮発プログラムメモリから転送書込みし  必要に応じてこれらの定数の設定変更が行えるようにすることが望ましい。
【００８１】
また、前述した実施の形態１あるいは実施の形態２による電子制御装置では、第一・第二の制御回路部が、いずれも外部接続された制御入力と制御出力を有するものとして説明されているが、例えば、第二の制御回路部は外部入出力を一切持たず、第一の制御回路部に対する監視制御を目的としたものであっても良い。
この場合、第一の制御回路部からは監視対象情報が第二の制御回路部に送信され、第二の制御回路部からは分析整理情報が第一の制御回路部に返信されると共に、監視結果に異常があればこれも補正用変分値として上記通信エラー判定用の加減算手段に代数加算するようにしても良い。
その他、第一・第二の制御回路部は遠隔設置され、多数の遠隔入出力信号をシリアル通信によって相互交信して省配線を行うような例えばプログラマブルコントローラなどの用途に摘要することもできる。
【００８２】
また、前述した実施の形態１あるいは実施の形態２による電子制御装置では、異常発生時にマイクロプロセッサを自動的に再起動して、なるべく装置の運転を継続するように配慮されていているが、異常発生時にはマイクロプロセッサを停止し、人為的操作が付加されてはじめて再起動することができるように変更することも可能である。
また、異常発生時の報知手段として、無人運転設備等にあっては単に異常発生時刻を保存しておいて、適時に外部ツールを接続して履歴情報を読出し表示するようにしたり、異常発生時刻にプリンタによる印字出力を行うようにしても良い。
【００８３】
以上説明したように、本実施の形態による電子制御装置は、外部機器に対する入出力制御手段及び通信制御手段を有するプログラムメモリ１１５ａと、演算処理用ＲＡＭメモリ１１６ａと、上記プログラムメモリ１１５ａと協働するメインＣＰＵ１１０ａ及び第一の直並列変換器１１７とを含む第一の制御回路部２００ａと、監視・制御信号の交信を行うための通信制御回路部１２０ａと、データメモリ１２６ａ及び第二の直並列変換器１２７とを含む第二の制御回路部２００ｂを設け、上記第一の直並列変換器１１７及び第二の直並列変換器１２７を介して上記第一の制御回路部２００ａと第二の制御回路部２００ｂとの間で相互に監視・制御信号のシリアル交信を行うように構成された電子制御装置１００ａであって、
上記第一の制御回路部２００ａは、上記第二の制御回路部２００ｂから受信するデータの異常の有無を判定する第一の通信エラー判定手段２０７・２１７・２２３と、上記第一の通信エラー判定手段２０７・２１７・２２３が異常なしと判定したときには第一の変分値を減算又は加算すると共に、異常ありと判定したときには第二の変分値を加算又は減算して相互に相殺するように加減算補正を行い、異常なしの判定が継続したときには所定の正常側限界値において上記第一の変分値による加減算補正を停止する第一の加減算手段２３０ａと、上記第一及び第二の変分値の累積によって上記第一の加減算手段２３０ａの現在値が所定の異常側限界値を越えると異常検出信号を発生する第一の異常発生確定手段２３８ａとを備え、
上記第二の制御回路部２００ｂは、上記第一の制御回路部２００ａから受信するデータの異常の有無を判定する第二の通信エラー判定手段２０２・２１２と、上記第二の通信エラー判定手段２０２・２１２が異常なしと判定したときには第一の変分値を減算又は加算すると共に、異常ありと判定したときには第二の変分値を加算又は減算して相互に相殺するように現在値に対する加減算補正を行い、異常なしの判定が継続したときには所定の正常側限界値において上記第一の変分値による加減算補正を停止する第二の加減算手段２３０ｂと、上記第一及び第二の変分値の累積によって上記第二の加減算手段２３０ｂの現在値が所定の異常側限界値を越えると異常検出信号を発生する第二の異常発生確定手段２３８ｂとを備え、
上記第二の変分値は上記第一の変分値よりも大きな値であり、かつ、上記異常側限界値と正常側限界値との差である許容累積値よりも小さな値として設定されていると共に、上記第一の異常発生確定手段２３８ａあるいは第二の異常発生確定手段２３８ｂが発生する異常検出信号ＥＲ１・ＥＲ２に応動して上記第一の制御回路部２００ａ又は第二の制御回路部２００ｂの作動停止又は初期化再起動が行われる。
従って、散発的・慢性的エラーに対して過敏な異常判定を行わないようにするために、許容累積値を十分に大きな値にしておいても、一旦致命的・継続的な障害が発生すると、第一の変分値よりも大きな値である第二の変分値によって、速やかに加減算手段の現在値が異常側限界値の域外となって異常発生が確定されので、安全・高信頼度の制御装置を得ることができる。
【００８４】
また、上記第一の制御回路部２００ａは、上記第一の異常発生確定手段２３８ａが異常検出信号ＥＲ１を発生したときに、上記第一の加減算手段２３０ａの現在値を運転開始時の所定の初期値に再設定すると共に、上記第二の制御回路部２００ｂに設けられた通信制御回路部１２０ａを初期化して再起動させる第一の初期化手段５１９ａ・５１９ｂを備え、上記第二の制御回路部２００ｂは、上記第二の異常発生確定手段２３８ｂが異常検出信号ＥＲ２を発生したときに、上記第二の加減算手段２３０ｂの現在値を運転開始時の所定の初期値に再設定すると共に、上記第一の制御回路部２００ａに設けられたメインＣＰＵ１１０ａを初期化して再起動させるか運転停止させる第二の初期化手段６３６ａ・６３６ｂを備え、上記第一の初期化手段及び第二の初期化手段によって再設定される上記第一の加減算手段２３０ａ及び第二の加減算手段２３０ｂの初期値は、上記異常側限界値側に接近した値となっている。
従って、異常発生している通信回線に依存することなく相手側の制御回路部が初期化されると共に、再起動時には加減算手段の現在値を異常側限界値に接近させておくことにより起動直後の安全性を向上することができる。
【００８５】
また、上記第一の通信エラー判定手段及び第二の通信エラー判定手段は、上記第一の制御回路部２００ａ及び第二の制御回路部２００ｂ間で交信されたデータに対するビット情報の異常の有無を判定するビット情報監視手段５４０・６１３と、上記第一の制御回路部２００ａ及び第二の制御回路部２００ｂの一方が送信したデータに対する他方の制御回路部からの返信データが所定の返信応答時間を超過ししても受信できないときに送信元である一方の制御回路部で異常判定を行う返信遅延監視手段５２０と、上記第一の制御回路部２００ａが発信する定期送信データ又は第二の制御回路部２００ｂが発信する定期報告データに対する相手側制御回路部の受信間隔時間が所定値を超過しているときに異常判定を行う受信間隔監視手段５１０・６１２を備え、上記ビット情報監視手段、返信遅延監視手段、受信間隔監視手段のいずれもが異常なしと判定したときに、上記第一の加減算手段２３０ａあるいは第二の加減算手段２３０ｂは第一の変分値による加減算補正を行う。
従って、多様な通信エラーの判定によって通信エラーの検出精度が向上すると共に、一対の加減算手段に集約して異常発生の確定が行われるので、確度の高い異常判定が行える。
【００８６】
また、上記ビット情報監視手段５４０・６１３の判定が通信異常であるときに上記第一の加減算手段２３０ａあるいは第二の加減算手段２３０ｂが加算又は減算する上記第二の変分値に対して、上記返信遅延監視手段５２０又は受信間隔監視手段５１０・６１２の判定が通信異常であるときに上記第一の加減算手段２３０ａあるいは第二の加減算手段２３０ｂが加算又は減算する変分値は、上記第二の変分値よりも大きな値である第三の変分値とし、かつ、該第三の変分値は上記異常側限界値と正常側限界値との差である許容累積値よりも小さな値である。
従って、多様な通信エラーの判定に重み付けを行ってを異常判定を行うことができると共に、返信遅延とか受信間隔過大等のタイムアウトエラーに関しては、過剰な余裕時間を設定する必要がなく実力に見合った判定時間を設定しておくことができるので、高精度のタイムアウト判定を行うことができる。
【００８７】
また、上記第二の制御回路部２００ｂは、上記第一の制御回路部２００ａから送信されたデータを正常に受信したかどうかの受信状態の確認返信を行う確認返信手段２０５を備える共に、上記第一の制御回路部２００ａは、上記確認返信手段２０５による返信内容が上記第二の制御回路部２００ｂにおけるビット情報監視手段６１３によって判定されたビット異常の状態を示す受信失敗であったとき、又は上記第一の制御回路部２００ａにおいて返信遅延監視手段５２０が返信応答の遅延異常判定を行ったとき、又は上記第一の制御回路部２００ａにおいてビット情報監視手段５４０がビット異常判定を行ったときに、前回の送信データを更新して再度上記第二の制御回路部２００ｂに送信すると共に、上記第一の加減算手段２３０ａに対して上記第二の変分値を加算又は減算する再送手段を備える。
従って、再送処理を続けても依然として通信エラーが発生するような場合には、
第一の加減算手段２３０ａの現在値が異常側限界値の域外となることによって異常判定がなされ、初期化・再起動が行われるので、許容される再送処理回数は正常通信が持続していたかどうかの過去の履歴によって合理的に規制できる。
【００８８】
また、上記第一の制御回路部２００ａは、上記第二の制御回路部２００ｂに対して送信した送信コマンドを順次保存すると共に、上記確認返信データを受信したときに当該保存コマンドを順次消去するように構成された送信側コマンドメモリである返信待ちデータテーブル２０６を備え、
上記第二の制御回路部２００ｂは、上記第一の制御回路部から送信データを受信したときに、確認返信を行うための返信コマンドを順次保存すると共に、上記第一の制御回路部２００ａへの確認返信データを送信したときに当該保存コマンドを順次消去するよう構成された受信側コマンドメモリである未処理データテーブル２０４を備え、上記返信遅延監視手段５２０は上記返信待ちデータテーブル２０６に残された先頭データの保存時間が所定値を超過したときに異常判定を行うと共に、返信異常判定された送信コマンドと受信失敗の確認返信があった送信コマンドは上記返信待ちデータテーブル２０６から順次削除され、再度送信されたときに改めて上記返信待ちデータテーブル２０６に格納される。
従って、第二の制御回路部２００ｂから第一の制御回路部２００ａへの上り通信が一時的に渋滞していても、第一の制御回路部２００ａは随時に第二の制御回路部２００ｂに対して送信が可能であると共に、通信エラーが発生したときに再送処理するべきコマンドが確定できる。
【００８９】
また、上記第一の制御回路部２００ａは、上記第二の制御回路部２００ｂに対して定期的に制御出力データ又は定数設定データを送信すると共に、上記第二の制御回路部２００ｂが当該定期送信データを受信したかどうかの確認返信データを返信する定期送信手段２０１と、上記第二の制御回路部２００ｂに対して不定期に指定アドレスの監視入力データ又は上記定期送信手段２０１による保存データの読出要求を行うと共に、上記第二の制御回路部２００ｂが当該不定期送信データを受信したかどうかの確認返信データとして、要求された監視入力データ又は保存データの報告返信を行う不定期送信手段２１１を備え、
上記第二の制御回路部２００ｂは、第一の制御回路部２００ａに対して監視入力データを定期報告する定期報告手段２２１を備え、
上記第一の制御回路部２００ａは、上記第二の制御回路部２００ｂから報告された定期報告データに対するビット異常判定を行ったとき、又は定期報告データに対して受信間隔異常判定を行ったときに、上記不定期送信手段２１１によって定期報告内容の再確認を行うことができるよう構成されている。
従って、定期報告に対する毎回の確認返信を行っていないので、下り通信量を削減して通信制御の負担が軽減できると共に、第一の制御回路部２００ａは第二の制御回路部２００ｂから報告された定期報告データに対するビット異常判定を行ったとき、又は定期報告データに対して受信間隔異常判定を行ったときに、不定期送信手段２１１によって定期報告内容の再確認を行うことができる。
【００９０】
また、上記定期報告手段２２１によって定期報告されるデータには上記監視入力データに加えてステータス情報が包含され、該ステータス情報には上記第二の加減算手段２３０ｂの現在値データが含まれている。
従って、第一の制御回路部２００ａは第一・第二の加減算手段２３０ａ・２３０ｂの現在値を総合的に監視することができると共に、定期送信に対する第二の制御回路部２００ｂの受信間隔異常が発生した場合にはステータス情報によって第一の制御回路部２００ａは速やかに異常を探知することができる。
【００９１】
また、上記定期報告手段２２１によって定期報告されるデータには上記監視入力データに加えてステータス情報が包含されると共に、上記第二の制御回路部２００ｂは、第一の制御回路部２００ａから緊急読出をして欲しい特定アドレスのデータが選択されて格納される選択データメモリ１２６ａと、上記第一の制御回路部２００ａに対して上記選択データメモリ１２６ａの内容を読出依頼する情報として上記ステータス情報に読出依頼フラグを付加する読出依頼設定手段６０８を備え、
上記第一の制御回路部２００ａは、当該読出依頼フラグを受信したときに、上記不定期送信手段２１１によって上記特定アドレスを指定して上記選択データメモリ１２６ａの内容の報告返信を受けることができるよう構成されている。
従って、第二の制御回路部２００ｂは単に定期報告を行うだけでなく、必要に応じて選択データメモリ１２６ａの内容を速やかに読出してもらうことができるので、定期報告データの量を削減しながら、通信エラー以外の異常情報を速やかに第一の制御回路部２００ａに報告することができる。
【００９２】
また、上記第一の制御回路部２００ａは、上記第二の制御回路部２００ｂに設けられた所定アドレスのメモリに対して上記定期送信手段２０１によって送信され、第二の制御回路部２００ｂが上記定期報告を送信するのを許可する指令データを格納する定期報告許可手段４０１ｃを備え、
上記第二の制御回路部２００ｂは、運転開始後上記定期報告が許可されるまでの時間が所定値を超過していないかどうかを判定する許可時間判定手段６４４を備え、
上記許可時間判定手段６４４が時間超過の判定を行ったときには上記第二の加減算手段２３０ｂに第二の変分値が加算又は減算されると共に、再度上記許可時間判定手段６４４の判定動作が開始するよう構成されている。
従って、運転開始時において第一の制御回路部２００ａから第二の制御回路部２００ｂに対して多数の初期設定データ等を送信するときには、第二の制御回路部２００ｂからの定期報告を禁止しておくことによって通信の渋滞が回避されると共に、定期報告許可が遅延すると第二の変分値による加算又は減算が繰返されることによって異常発生が確定し、異常な運転状態の継続を禁止することができる。
【００９３】
また、上記第一の制御回路部２００ａは、上記第一の加減算手段２３０ａで扱われる第一の変分値、第二の変分値、正常側限界値、異常側限界値、初期値等の各種制御定数の一部又は全部、あるいは上記第一の通信エラー判定手段２０７・２１７・２２３において使用される返信応答時間や受信間隔時間の許容値等の各種制御定数の一部又は全部が格納される第一の設定データメモリ２３７ａを備え、上記各種制御定数の一部又は全部は、上記メインＣＰＵ１１０ａと協働するプログラムメモリ１１５ａから転送書込みされるされるように構成されている。
従って、運転環境に応じて各種制御定数を変更して、異常発生確定条件を手軽に最適化することができる。
【００９４】
また、上記第二の制御回路部２００ａは、上記第二の加減算手段２３０ｂで扱われる第一の変分値、第二の変分値、正常側限界値、異常側限界値、初期値等の各種制御定数の一部又は全部、あるいは上記第二の通信エラー判定手段２０２において使用される受信間隔時間の許容値等の各種制御定数の一部又は全部が収納される第二の設定データメモリ２３７ｂを備え、上記各種制御定数の一部又は全部は、上記メインＣＰＵ１１０ａと協働するプログラムメモリ１１５ａから上記定期送信手段２０１によって送信書込みされるように構成されている。
従って、運転環境に応じて各種制御定数を変更して、異常発生確定条件を手軽に最適化することができると共に、第一・第二の制御回路部２００ａ・２００ｂにおける異常発生確定条件を異なる条件に設定して、多様な異常判定を行うことができる。
【００９５】
また、電子制御装置１００ｂは、外部機器に対する入出力制御手段及び通信制御手段を有するプログラムメモリ１１５ｂと、演算処理用ＲＡＭメモリ１１６ｂと、上記プログラムメモリ１１５ｂと協働するメインＣＰＵ１１０ｂと、直接入出力インタフェース回路１１２ａ・１１４ａ及び第一の直並列変換器１１７とを含む第一の制御回路部２１０ａと、監視・制御信号の交信を行うための通信制御回路部１２０ｂと、データメモリ１２６ｂ及び第二の直並列変換器１２７とを含む第二の制御回路部２１０ｂを設け、上記第一の直並列変換器１１７及び第二の直並列変換器１２７を介して上記第一の制御回路部２１０ａと第二の制御回路部２１０ｂとの間で相互に監視・制御信号のシリアル交信を行うように構成されていると共に、上記メインＣＰＵ１１０ｂは、上記直接入力信号用インタフェース回路１１２ａを介して入力された直接入力信号と、上記第二の制御回路部２１０ｂに設けられた第二の直並列変換器１２７からシリアル通信によって受信した間接入力信号と、上記プログラムメモリ１１５ｂの内容とに応動して出力信号を発生して、上記直接出力信号用インタフェース回路１１４ａに接続された電気負荷群を駆動すると共に、上記第一及び第二の直並列変換器１１７，１２７を介して第二の制御回路部２１０ｂへ間接出力信号を送信するように構成された電子制御装置であって、
上記第一の制御回路部２１０ａは、上記第二の制御回路部２１０ｂから定期報告される通信データの受信間隔が第一の閾値を超過したことを判定して第一の異常検出信号ＥＲ１を発生する第一の受信間隔異常判定手段１１５ｂを備え、上記第二の制御回路部２１０ｂは、上記第一の制御回路部２１０ａから定期送信される通信データの受信間隔が第二の閾値を超過したことを判定して第二の異常検出信号ＥＲ２を発生する第二の受信間隔異常判定手段１２５を備え、
かつ、上記第一の制御回路部２１０ａび上記第二の制御回路部２１０ｂのいずれか一方は、上記メインＣＰＵ１１０ｂが発生するウオッチドッグクリヤ信号ＷＤ１を監視して、該ウオッチドッグクリヤ信号ＷＤ１のパルス幅が上記第二の閾値よりも小さな値である所定限界値を超過した時にリセットパルス信号ＲＳＴ１を発生するウオッチドッグタイマ１３０と、上記第一及び第二の異常検出信号ＥＲ１・ＥＲ２が発生したとき、あるいは上記ウオッチドッグタイマ１３０がリセットパルス信号ＲＳＴ１を発生したときに、当該異常検出信号ＥＲ１・ＥＲ２又はリセットパルス信号ＲＳＴ１を記憶して、警報・表示・印字・履歴保存等による報知手段１０８を作動させる異常発生記憶手段１３１ｂとを備え、
上記ウオッチドッグタイマ１３０がリセットパルス信号ＲＳＴ１を発生したとき、あるいは上記第二の異常検出信号ＥＲ２が発生したときには、上記メインＣＰＵ１１０ｂが初期化・再起動されると共に、上記ウオッチドッグタイマ１３０がリセットパルス信号ＲＳＴ１を発生したとき、あるいは上記第一の異常検出信号ＥＲ１が発生したときには、上記第二の制御回路部２１０ｂの通信制御回路部１２０ｂが初期化・再起動される。
従って、異常発生した通信回線に依存することなくメインＣＰＵ１１０ｂを再起動することができると共に、メインＣＰＵ１１０ｂの暴走異常発生時には第二の受信間隔異常判定手段の判定を待つまでもなく、速やかに第一の制御回路部２１０ａの初期化を行って安全な再起動が行える。
また、メインＣＰＵ１１０ｂの一時的なノイズ誤動作であって、直ちに正常再起動されたような場合であっても異常発生した事実が明確となり、保守点検を促すことができる。
【００９６】
また、上記第二の制御回路部２１０ｂは、外部機器に対する入出力制御手段及び通信制御手段を有する補助プログラムメモリ１２５、演算処理用補助ＲＡＭメモリ１２６ｂ、上記補助プログラムメモリ１２５と協働し、間接入力信号用インタフェース回路１２２ｂを介して入力された間接入力信号を上記第二・第一の直並列変換器１２７，１１７を介して第一の制御回路部２１０ａに送信すると共に、上記第一の制御回路部２１０ａから上記第一・第二の直並列変換器１１７，１２７を介して受信した間接出力信号により上記間接出力信号用インタフェース回路１２４ｂに接続された電気負荷群を駆動する補助ＣＰＵ１２０ｂを備え、
上記第一の制御回路部２１０ａは、上記補助ＣＰＵ１２０ｂが発生するパルス列であるウォッチドッグクリヤ信号ＷＤ２を上記メインＣＰＵ１１０ｂでで（←でを削除）監視して、該ウオッチドッグクリヤ信号ＷＤ２のパルス幅が上記第一の閾値よりも小さな値である所定の限界値を超過した時にリセットパルス信号ＲＳＴ２を発生する暴走監視手段１１５ｂを備え、
上記暴走監視手段１１５ｂがリセットパルス信号ＲＳＴ２を発生したとき、上記ウオッチドッグタイマ１３０がリセットパルス信号ＲＳＴ１を発生したとき、あるいは上記第一の異常検出信号ＥＲ１が発生したときには、上記補助ＣＰＵ１２０ｂが初期化・再起動されると共に、上記異常発生記憶手段１３１ｂが異常発生を記憶するように構成されている。
従って、異常発生した通信回線に依存することなく補助ＣＰＵ１２０ｂを再起動することができると共に、補助ＣＰＵ１２０ｂの暴走異常発生時には第一の受信間隔異常判定手段の判定を待つまでもなく、速やかに第二の制御回路部２１０ｂの初期化を行うことができる。
また、補助ＣＰＵ１２０ｂの一時的なノイズ誤動作であって、直ちに正常再起動されたような場合であっても異常発生した事実が明確となり、保守点検を促すことができる。
【００９７】
また、上記異常発生記憶手段は計数記憶回路１３１ｂによって構成され、該計数記憶回路１３１ｂは上記第一・第二の異常検出信号ＥＲ１・ＥＲ２とウオッチドッグタイマ１３０又は暴走監視手段１１５ｂによるリセットパルス信号ＲＳＴ１・ＲＳＴ２に対する論理和出力を計数して、計数値が所定値に到達したときに上記報知手段１０８を作動させる。
従って、ウオッチドッグタイマ１３０の判定閾値はウオッチドッグタイマクリア信号ＷＤ１の実力周期に見合った厳密な値にして、正確な暴走判定が行えると共に、妄りに異常警報を行わないようにすることができる。
また、論理和手段を備えているので、暴走異常に起因する通信エラーが重複計上されない。
【００９８】
また、上記第一の制御回路部２００ａ及び第二の制御回路部２００ｂの少なくとも一方は、上記異常発生記憶手段１３１ａが異常発生を記憶しているときに作用し、上記電気負荷群の中の一部の特定電気負荷の駆動を禁止する駆動停止手段１３２ａと、電源スイッチ１０５ｂの再投入等による人為的操作によって上記異常発生記憶手段１３１ａによる異常記憶信号をリセットして解除する解除手段を備えている。
従って、一時的なノイズ誤動作であって、直ちに正常再起動されたような場合であっても、安全に関わる特定電気負荷の駆動を停止して安全性を向上すると共に、人為的操作によって正常運転状態に復帰させることができる。
【００９９】
また、上記第一の制御回路部２１０ａ及び第二の制御回路部の２１０ｂ少なくとも一方は、上記計数記憶回路１３１ｂの計数値が所定値以上であるときに作用して、上記電気負荷群の中の一部の特定電気負荷の駆動を禁止する駆動停止手段１３２ｂと、電源スイッチ１０５ｂの再投入等による人為的操作によって上記計数記憶回路１３１ｂの現在値をリセットして解除する解除手段を備えている。
従って、一時的なノイズ誤動作であって、直ちに正常再起動されたような場合であっても、安全に関わる特定電気負荷の駆動を停止して安全性を向上すると共に、人為的操作によって正常運転状態に復帰させることができる。
【０１００】
【発明の効果】
本発明による電子制御装置は、外部機器に対する入出力制御手段及び通信制御手段を有するプログラムメモリと、演算処理用ＲＡＭメモリと、上記プログラムメモリと協働するメインＣＰＵ及び第一の直並列変換器とを含む第一の制御回路部と、監視・制御信号の交信を行うための通信制御回路部と、データメモリ及び第二の直並列変換器とを含む第二の制御回路部を設け、上記第一の直並列変換器及び第二の直並列変換器を介して上記第一の制御回路部と第二の制御回路部との間で相互に監視・制御信号のシリアル交信を行うように構成された電子制御装置であって、
上記第一の制御回路部は、上記第二の制御回路部から受信するデータの異常の有無を判定する第一の通信エラー判定手段と、上記第一の通信エラー判定手段が異常なしと判定したときには第一の変分値を減算又は加算すると共に、異常ありと判定したときには第二の変分値を加算又は減算して相互に相殺するように加減算補正を行い、異常なしの判定が継続したときには所定の正常側限界値において上記第一の変分値による加減算補正を停止する第一の加減算手段と、上記第一及び第二の変分値の累積によって上記第一の加減算手段の現在値が所定の異常側限界値を越えると異常検出信号を発生する第一の異常発生確定手段とを備え、
上記第二の制御回路部は、上記第一の制御回路部から受信するデータの異常の有無を判定する第二の通信エラー判定手段と、上記第二の通信エラー判定手段が異常なしと判定したときには第一の変分値を減算又は加算すると共に、異常ありと判定したときには第二の変分値を加算又は減算して相互に相殺するように現在値に対する加減算補正を行い、異常なしの判定が継続したときには所定の正常側限界値において上記第一の変分値による加減算補正を停止する第二の加減算手段と、上記第一及び第二の変分値の累積によって上記第二の加減算手段の現在値が所定の異常側限界値を越えると異常検出信号を発生する第二の異常発生確定手段とを備え、
上記第二の変分値は上記第一の変分値よりも大きな値であり、かつ、上記異常側限界値と正常側限界値との差である許容累積値よりも小さな値として設定されていると共に、上記第一の異常発生確定手段あるいは第二の異常発生確定手段が発生する異常検出信号に応動して上記第一の制御回路部又は第二の制御回路部の作動停止又は初期化再起動が行われる。
従って、散発的・慢性的エラーに対しては過敏な異常判定を行わないので、許容累積値を十分に大きな値にしておいても、一旦致命的・継続的な障害が発生すると、第一の変分値よりも大きな値である第二の変分値によって、速やかに加減算手段の現在値が異常側限界値の域外となって異常発生が確定されるので、安全・高信頼度な電子制御装置を提供することができる。
【０１０１】
また、本発明による電子制御装置は、外部機器に対する入出力制御手段及び通信制御手段を有するプログラムメモリと、演算処理用ＲＡＭメモリと、上記プログラムメモリと協働するメインＣＰＵと、直接入出力インタフェース回路及び第一の直並列変換器とを含む第一の制御回路部と、監視・制御信号の交信を行うための通信制御回路部と、データメモリ及び第二の直並列変換器とを含む第二の制御回路部を設け、
上記第一の直並列変換器及び第二の直並列変換器を介して上記第一の制御回路部と第二の制御回路部との間で相互に監視・制御信号のシリアル交信を行うように構成されていると共に、上記メインＣＰＵは、上記直接入力信号用インタフェース回路を介して入力された直接入力信号と、上記第二の制御回路部に設けられた第二の直並列変換器からシリアル通信によって受信した間接入力信号と、上記プログラムメモリの内容とに応動して出力信号を発生して、上記直接出力信号用インタフェース回路に接続された電気負荷群を駆動すると共に、上記第一及び第二の直並列変換器を介して第二の制御回路部へ間接出力信号を送信するように構成された電子制御装置であって、
上記第一の制御回路部は、上記第二の制御回路部から定期報告される通信データの受信間隔が第一の閾値を超過したことを判定して第一の異常検出信号を発生する第一の受信間隔異常判定手段を備え、
上記第二の制御回路部は、上記第一の制御回路部から定期送信される通信データの受信間隔が第二の閾値を超過したことを判定して第二の異常検出信号を発生する第二の受信間隔異常判定手段を備え、
かつ、上記第一の制御回路部び上記第二の制御回路部のいずれか一方は、上記メインＣＰＵが発生するウオッチドッグクリヤ信号を監視して、該ウオッチドッグクリヤ信号のパルス幅が上記第二の閾値よりも小さな値である所定限界値を超過した時にリセットパルス信号を発生するウオッチドッグタイマと、上記第一及び第二の異常検出信号が発生したとき、あるいは上記ウオッチドッグタイマがリセットパルス信号が発生したときに、当該異常検出信号又はリセットパルス信号を記憶して、警報・表示・印字・履歴保存等による報知手段を作動させる異常発生記憶手段とを備え、
上記ウオッチドッグタイマがリセットパルス信号を発生したとき、あるいは上記第二の異常検出信号が発生したときには、上記メインＣＰＵが初期化・再起動されると共に、上記ウオッチドッグタイマがリセットパルス信号を発生したとき、あるいは上記第一の異常検出信号が発生したときには、上記第二の制御回路部の通信制御回路部が初期化・再起動される。
従って、異常発生した通信回線に依存することなくメインＣＰＵを再起動することができると共に、メインＣＰＵの暴走異常発生時には第二の受信間隔異常判定手段の判定を待つまでもなく、速やかに第一の制御回路部の初期化を行って安全な再起動が行える。
また、メインＣＰＵの一時的なノイズ誤動作であって、直ちに正常再起動されたような場合であっても異常発生した事実が明確となり、保守点検を促すことができる。
即ち、第一の制御回路部と第二の制御回路部間の通信エラーの発生やマイクロプロセッサの暴走異常に対し、安全性を確保したうえで装置の再起動を行うことができる安全・高信頼度な車載電子制御装置を提供することができる。
【図面の簡単な説明】
【図１】実施の形態１による電子制御装置の全体構成を示すブロック図である。
【図２】実施の形態１による電子制御装置の通信制御動作を説明するためのブロック図である。
【図３】実施の形態１による電子制御装置の第一及び第二の加減算手段の動作を説明するための図である。
【図４】実施の形態１による電子制御装置の定期送信パケットの構成を示す図である。
【図５】実施の形態１による電子制御装置の不定期送信パケットの構成を示す図である。
【図６】実施の形態１による電子制御装置の定期報告パケットの構成を示す図である。
【図７】実施の形態１による電子制御装置の第一の制御回路部における送信動作を説明するためのフローチャートである。
【図８】実施の形態１による電子制御装置の第一の制御回路部における受信動作を説明するためのフローチャートである。
【図９】実施の形態１による電子制御装置の第二の制御回路部における受信動作を説明するためのフローチャートである。
【図１０】実施の形態１による電子制御装置の第二の制御回路部における送信動作を説明するためのフローチャートである。
【図１１】実施の形態２による電子制御装置の全体構成を示すブロック図である。
【図１２】実施の形態２による電子制御装置における制御出力・定数設定データテーブルを示す図である。
【図１３】実施の形態２による電子制御装置における監視入力データテーブルを示す図である。
【図１４】実施の形態２による電子制御装置における定期報告順序の関係を示す図である。
【図１５】実施の形態２による電子制御装置における読出依頼用送受信パケットの構成を示す図である。
【符号の説明】
１００ａ、１００ｂ  電子制御装置
１１０ａ、１１０ｂ  メインＣＰＵ（マイクロプロセッサ）
１１２ａ  直接入力信号用インタフェース回路
１１４ａ  直接出力信号用インタフェース回路
１１５ａ、１１５ｂ  プログラムメモリ
１１６ａ、１１６ｂ  ＲＡＭメモリ
１１７  第一の直並列変換器
１２７  第二の直並列変換器
１２０ａ  通信制御回路部（併用制御回路部）
１２０ｂ  補助ＣＰＵ（マイクロプロセッサ）
１２２ｂ  間接入力信号用インタフェース回路
１２４ｂ  間接出力信号用インタフェース回路
１２５  補助プログラムメモリ
１２６ａ  データメモリ
１２６ｂ  補助ＲＡＭメモリ（データメモリ）
１３０  ウォッチドッグタイマ
１３１ａ、異常記憶回路（異常発生記憶手段）
１３１ｂ  計数記憶回路（異常発生記憶手段）
２００ａ、２１０ａ  第一の制御回路部
２００ｂ、２１０ｂ  第二の制御回路部
２３０ａ  第一の加減算手段
２３０ｂ  第二の加減算手段
２３７ａ  第一の設定データメモリ
２３７ｂ  第二の設定データメモリ
【図１】
2005031993.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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