(57)【要約】【課題】  低周波発振のＳ／Ｎ比を向上させ、波形を安定させる半導体素子を提供する。【解決手段】  半導体基板１と、半導体基板の裏面に形成された裏面電極４と、半導体基板の表面に、平面的に見て裏面電極と重なるように形成された表面電極２とを備える。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の裏面に接して配置された裏面電極と、
前記半導体基板の表面に接し、平面的に見て前記裏面電極と重なるように形成された表面電極とを備える、半導体素子。
【請求項２】
前記裏面電極は、前記半導体基板の裏面全体を被覆するように配置されている、請求項１に記載の半導体素子。
【請求項３】
前記表面電極が前記半導体基板の表面全体に配置されている、請求項１または２に記載の半導体素子。
【請求項４】
前記表面電極は、同電位にされた複数の部分から構成され、その複数の部分からなる表面電極が互いに間隔をあけて前記半導体基板の表面全体に配置されている、請求項１または２に記載の半導体素子。
【請求項５】
半導体基板と、
前記半導体基板の裏面に接し、裏面全体を被覆するように配置された裏面電極と
前記半導体基板の表面に接し、平面的に見て前記裏面電極に含まれるように形成された表面電極と、
前記表面に接し、前記表面電極と間隔をあけ、前記表面電極を取り囲み、平面的に見て前記裏面電極と重なるように配置され、前記表面電極と同電位にされたガード電極とを備える、半導体素子。
【請求項６】
前記ガード電極が前記半導体基板の表面の端にいたるまで連続して形成されている、請求項５に記載の半導体素子。
【請求項７】
前記半導体基板の、表面電極の間または表面電極とガード電極との間、の半導体基板の表面に０．０１μｍ以上の深さの凹部が形成されている、請求項１〜６に記載の半導体素子。
【請求項８】
前記半導体基板の端面は、へき開面をなだらかにした面である、請求項１〜７に記載の半導体素子。
【請求項９】
前記半導体素子に深さ０．０１μｍ以上のチップエッチ処理が施されている、請求項１〜８に記載の半導体素子。
【請求項１０】
前記半導体基板が半絶縁性ＧａＡｓ基板である、請求項１〜９に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子に関し、より具体的には静電圧の印加により低周波発振をする半導体素子に関するものである。
【背景技術】
【０００２】
図１８に示すように、半絶縁性ＧａＡｓ基板１０１の一方の表面に２つの電極１０２，１０４を間隔をおいて配置し、その２つの電極間に静電界１〜２ｋＶ／ｃｍを印加することによって低周波発振する現象が知られている（非特許文献１参照）。この現象は、半導体のバンドギャップの伝導帯と価電子帯との間のトラップ準位を有する欠陥にトラップされたキャリアの周囲に電界が誘起され、電界の勾配方向に沿って移動することによって生起する。低周波の周期は、キャリアが上記２つの電極１０２，１０４の間を通過する時間に対応する。また、上記の半絶縁性ＧａＡｓ基板の温度を変化させることにより、上記低周波発振の周波数が大きく変化する。
【非特許文献１】G.N.Maracas and D.A.Johnson; Appl. Phys. Lett. 46(3), 1 February 1985
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記のように２つの電極を１つの表面に配置して低周波発振させた場合、波形が安定せず、またＳ／Ｎ比が悪い。このため、上記の低周波発振現象の利用をはかろうとしても、実用的にほとんど利用することができなかった。
【０００４】
本発明は、上記の発振のＳ／Ｎ比を向上させ、安定した波形の低周波発振を可能とする半導体素子を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の半導体素子は、半導体基板と、半導体基板の裏面に接して配置された裏面電極と、半導体基板の表面に接し、平面的に見て裏面電極と重なるように形成された表面電極とを備える。
【０００６】
上記の構成により、表面電極と裏面電極との間に、半導体基板面に平行な部分を有する薄板状（面状）電界部を精度よく形成することができる。このため、安定した波形の低周波発振を再現性よく得ることができる。なお、上記の半導体基板は、静電場の印加により低周波発振する可能性がある半導体基板であればどのような半導体基板であってもよい。以後の説明においても同様である。
【０００７】
本発明の別の半導体素子は、半導体基板と、半導体基板の裏面に接し、裏面全体を被覆するように配置された裏面電極と、半導体基板の表面に接し、平面的に見て裏面電極に含まれるように形成された表面電極と、表面に接し、表面電極と間隔をあけ、表面電極を取り囲み、平面的に見て裏面電極と重なるように配置され、表面電極と同電位にされたガード電極とを備える。
【０００８】
上記の構成において、表面リーク電流を低減することができる。また、ガード電極が裏面電極と対向して半導体基板内に実質的に基板面に平行な薄板状電界部を形成する。このため、非常に安定した波形の低周波発振を得ることができる。なお、上記の表面電極、裏面電極またはガード電極と、半導体基板との接触は、オーミック接触であることが好ましい。
【発明を実施するための最良の形態】
【０００９】
次に図面を用いて、本発明の実施の形態について説明する。図１は本発明の実施の形態における低周波発振半導体素子１０を例示する断面図である。図１において、半絶縁性ＧａＡｓ基板１の裏面全体に裏面電極４が形成され、表面側に表面電極のパッド２と、パッド２から間隔１１をおいてパッドと同電位にされたガード電極３とが配置されている。パッド２とガード電極３とはともに接地されてもよい。ガード電極は、裏面電極と同様に半導体基板に端まで被覆している。
【００１０】
ここで用いる半導体基板は、静電圧の印加により低周波発振が生じる半導体であれば、どのようなものでもよい。静電圧の印加により低周波発振が生じる半導体としては、静電圧をかけたときにキャリアが深い準位にトラップされる確率が増大する半導体が該当する。たとえば、深い準位にキャリアがトラップされるときにクーロン反発力が働き、トラップするのにエネルギーポテンシャルを超える必要があるトラップの場合（負にイオン化している深い準位に電子がトラップされる場合や、正に捕獲しているトラップに正孔がトラップされる場合）や、深い準位にトラップすることにより深い準位の構造が若干変化する（格子緩和と呼ばれる）が、そのトラップするのにエネルギーポテンシャルが存在する場合などが該当する。とくに、深い不純物準位が均一に分布するようにされた半絶縁性半導体が好ましい。また、半導体基板の表層部などに局所的に不純物領域があってもよい。半絶縁性ＧａＡｓ、ｐ型Ｇｅ、ＣｄＳｅ、ＩｎＳｂなどを挙げることができる。
【００１１】
図２は、図１に示す半導体素子１０の平面図である。円形のパッド２を取り囲むようにガード電極３が配置されている。上記の半導体素子１０は、ＬＥＣ(Liquid Encapsulated Czochralski)法で作製した半絶縁性ＧａＡｓのウェハに、フォトリソグラフィ法、リフトオフ法を適用して、電極が所定の周期で繰り返されるように電極膜パターンを形成した。電極膜の材質は、ＡｕＧｅ／Ｎｉ／Ａｕである。パッド電極のサイズは２００μｍ直径の円形、またガード電極とパッド電極との間隔１１は１０μｍとした。使用したＧａＡｓ基板１の厚みは６１６μｍであり、比抵抗は２．６Ｅ７Ωｃｍである。
【００１２】
このあと、図３に示すように上記ウェハに形成された隣り合う半導体素子１０の境界に切れ込みを入れ、半絶縁性ＧａＡｓ基板をへき開させることにより、半導体素子１０を個片化した。へき開され個片化された半導体素子（チップ）１０は５ｍｍ角とした。個片化されたままのチップの端面は、へき開面１７が露出している。
【００１３】
このあと、上記個片化した半導体素子（チップ）に対してチップエッチ処理を適用した。チップエッチ処理では、個片化された上記のチップを硫酸系エッチャントにより、半導体の表層２μｍ〜３μｍを除去するエッチングを行なった。エッチングで除去する表層は０．０１μｍ以上あればよい。このチップエッチでは、パッド電極２とガード電極３との間隔１１の底部のＧａＡｓ基板は、図４に示すように浅い凹部１６のようにエッチングされる。この浅い凹部１６の最も深い部分が当初の表面から２〜３μｍ深い位置となる。上記のように、この深さは０．０１μｍ以上あればよい。また、上記の材質の電極パッドおよびガード電極は、硫酸系エッチャントによってエッチされないので、エッチングを深く行なう場合には、ＧａＡｓ基板がエッチされ、上記の間隔１１の両側の電極膜下部コーナの下面を露出する場合も生じる。
【００１４】
チップの端面１７は、図５に示すように、へき開面に特有の段差１７ａなどがミクロな結晶面の食い違いを鋭敏に反映して形成される。０．０１μｍ以上の表層を除くチップエッチを行なうと、このへき開面のミクロな結晶面の鋭敏な食い違いを表わす段差はほとんど痕跡がないほどなだらかな起伏へと解消される。
【００１５】
チップエッチによって、上記のように、ＧａＡｓ基板表面部の電極の間に浅い（深さ０．０１μｍ以上）凹部が生じ、端面のへき開面におけるミクロな段差はなだらかな起伏へと変化する。また、深いチップエッチを行なうと、パッド電極とガード電極との間に面するそれぞれの電極の底部のコーナー部の下の半導体表面が除去されて、コーナー部底面が露出される場合もある。
【００１６】
上記の（ａ1）ガード電極および（ａ2）チップエッチの作用は、表面リーク電流の抑制およ制御された基板面に平行な薄板状電界部の形成を通じて、Ｓ／Ｎ比に優れ、安定した波形の低周波電流発振を得ることができる。
【００１７】
（実施例１）
図７に低周波発振の測定システムを示す。図７に示すように、低周波発振半導体素子１０において、ガード電極３およびパッド電極２をともに接地し同電位にし、裏面電極４に電圧を印加し、パッド電極２に流れる電流を測定した。この方法（３端子ガード法）を用いると、表面リーク電流はガード電極３に流れる。また、電界分布は、パッド電極２およびガード電極３から構成される表面側の電極と、裏面電極４との間で基板面に平行になるように均一に制御することができる。
【００１８】
低周波発振半導体素子の裏面電極から印加された電圧に対する室温でのパッド電流特性を図８に示す。図８によれば、電圧約４０Ｖまではオーミック特性であるが、それ以上では電流増加が小さくなり、サブリニア特性を示す。そして、約７５Ｖ以上で負性微分抵抗を示す。
【００１９】
図９（ａ）〜（ｆ）は、図８に示す各電圧ごとの電流波形を示す図であり、また、図１０（ａ）〜（ｆ）は図９（ａ）〜（ｆ）の電流波形の周波数スペクトルを示す図である。電流波形およびその周波数スペクトルは、上記のパッド電流を電流アンプでゲイン１×１０8で増幅した後、それぞれオシロスコープ、ＦＦＴアナライザで測定した。
【００２０】
図９（ａ）および図１０（ａ）に示すように、印加電圧５０Ｖ以下では発振は観測されなかった。７０Ｖでは、図９（ｂ）に示すように電流波形は観測されなかったが、図１０（ｂ）に示すように周波数スペクトル観測で微小な発振（２０ｐＡ（ｐ-ｐ、４．３Ｈｚ）が観測された。
【００２１】
微分負性抵抗が表れるしきい値電圧である７５Ｖ印加では、図９（ｃ）に示すように、サイン波形状の発振が観測された。また、スペクトル測定で、図１０（ｃ）に示すように、第２高調波が８．８Ｈｚに観測された（主発振波の周波数は４．４Ｈｚ）。７５〜７９Ｖの印加では、図９（ｄ）〜（ｅ）および図１０（ｄ）〜（ｅ）に示すように、印加電圧の増加に伴い、さらなる高調波が観測された。さらに、８０Ｖ印加では非周期的波形、複雑なスペクトルで特徴付けられるカオス的振舞いを示した（図９（ｆ）および図１０（ｆ））。
【００２２】
上記のガード電極の配置と、チップエッチの適用との結果、表面リーク電流の低減、電界分布均一化等を実現して、安定な低周波発振を得ることができた。
【００２３】
図１１は、電圧７５Ｖ印加における発振周波数の温度依存性を示す図である。２６９Ｋ〜３２０Ｋの温度範囲で主発振の周波数ｆｐ（Ｈｚ）は、ｆｐ＝２．４Ｅ１４ｅｘｐ（−０．８１ｅＶ／ｋＴ）（ここにＴは絶対温度（Ｋ）、ｋはボルツマン定数（単位：ｅＶ／Ｋ）を表わす）と表示することができ、強い温度依存性を示した。この特性を利用して発振周波数を測定すれば温度を求めることができる。上式のように強い温度依存性を示す低周波発振半導体素子を用いることにより分解能の高い温度センサを得ることが可能となる。上記の低周波発振素子では、約５０Ｋの温度変化により発振周波数が２７０倍変化することになる。上記の低周波発振半導体素子は、パッド電極を取り囲むようにガード電極を設け、かつチップに個片化した後にチップエッチを行なったものである。
【００２４】
次に、ガードリングを配置しない構造やチップエッチ不実施の場合について説明する。
【００２５】
（実施例２）
半絶縁性ＧａＡｓ基板を用い、電極パターンを上述の方法で形成した。パッド電極のみ形成したものと、パッド電極とそれを取り囲むガード電極とを形成したものとを用意した。ウエハ厚み（パッド電極と裏面電極との間隔）は６２５μｍとした。チップに個片化した後、チップエッチを硫酸系エッチャントにより行なった。
【００２６】
低周波発振の測定は、図７に示す測定システムを用いた。図７のクライオスタットの温度は２９６Ｋに維持し、電圧７５Ｖ（電界強度１．２０ｋＶ／ｃｍ）を裏面電極に印加した。上述のガード電極を配置した構造の半導体素子と、パッド電極のみを表面側に配置した半導体素子について測定を行なった。
【００２７】
ガード電極をパッドの周囲に配置した場合は、図１２に示すように安定した周波数の低周波電流発振を認めることができる。一方、リングを使用しない場合は、図１３に示すように、Ｓ／Ｎが悪くなり、周期的な信号を得ることはできなかった。
【００２８】
（実施例３）
半絶縁性ＧａＡｓ基板を用い、電極パターンを上述の方法で形成した。ウエハ厚みは６４３μｍである。パッド電極とそれを取り囲むガード電極とを形成した電極パターンを形成し、チップに個片化し、その後チップエッチを硫酸系エッチャントにより行なった半導体素子と、チップエッチを施さない半導体素子とを用意した。低周波電流発振の測定は、図７に示す測定システムによって行なった。クライオスタットの温度は３００Ｋに保ち、裏面電極には電圧９０Ｖ（電界強度１．４０ｋＶ／ｃｍ）を印加した。結果を図１４および図１５に示す。
【００２９】
図１４に示すように、チップエッチ処理を行なったチップでは、安定した低周波電流発振を得ることができる。一方、チップエッチを行なわない場合、図１５に示すように、Ｓ／Ｎが劣化して、周期的な信号を得ることができなかった。
【００３０】
次に上述の本発明の実施の形態と重複する形態も含めて、他の本発明の実施の形態について羅列的に説明する。
【００３１】
上記の裏面電極は、半導体基板の裏面全体を被覆するように配置されていてもよい。
【００３２】
この構成により、裏面電極に関して端部の悪影響を除くことができる。
【００３３】
上記の表面電極が半導体基板の表面全体に配置されていてもよい。
【００３４】
この構成を採用した本発明の低周波発振半導体素子の例を図１６に示す。この構成により、裏面電極が裏面全体に配置され、表面電極が表面全体に配置される場合、半導体基板の端にいたる部分まで、半導体基板面に平行な薄板状（面状）電界部を得ることができる。このため、優れたＳ／Ｎ比を有し、非常に安定した波形を得ることができる。
【００３５】
上記の表面電極は、同電位にされた複数の部分から構成され、その複数の部分からなる表面電極が互いに間隔をあけて半導体基板の表面全体に配置されていてもよい。
【００３６】
この構成例として、図１７に示す表面電極を例示することができる。上記の表面電極の配置によっても、半導体基板全体にわたってその基板面にわたって実質上平行な薄板状電界を生成することができる。なお、図１７に示す複数の表面電極の場合、中央部の電極部をパッド電極と呼び、その周りに位置する電極をガード電極と呼んでもかまわない。
【００３７】
ガード電極を配置した半導体素子において、上記のガード電極が半導体基板の表面の端にいたるまで連続して形成されていてもよい。
【００３８】
この構成により、半導体基板の端にいたる部分まで、半導体基板面に平行な薄板状電界部を得ることができる。
【００３９】
上記の半導体基板の、表面電極の間または表面電極とガード電極との間、の半導体基板の表面に深さ０．０１μｍ以上の凹部が形成されていてもよい。
【００４０】
チップエッチ処理により、理由は不明であるが、上記のように凹部が形成され、表面リーク電流が抑制され、良好なＳ／Ｎ比と安定した波形を備えた低周波発振を得ることができる。
【００４１】
上記の半導体基板の端面は、へき開面をなだらかにした面としてもよい。
【００４２】
へき開面には、結晶の亜粒界などの微妙な食い違いがリッジなどの凹凸として鋭敏に表れる。このような凹凸が端面に形成されると、低周波波形の伝播に対してノイズを発生し、波形の安定化にも悪影響を及ぼす。このため、上記湿式エッチ処理によりへき開面に対して鈍磨処理がなされることにより、上記のＳ／Ｎ比や安定波形への悪影響を除くことができる。
【００４３】
上記の半導体素子に深さ０．０１μｍ以上のチップエッチ処理が施されていてもよい。
【００４４】
この構成により、半導体基板の表層部がエッチされ、たとえば表面電極間または表面電極とガード電極との間、の半導体基板表面がエッチされ、その間の部分に浅い凹部ができる。この凹部の最も深い部分が０．０１μｍ以上深ければ表面電流リークを防止できるが、０．０１μｍ未満の深さでは電流リークを十分防ぐことができない。
【００４５】
また、半導体基板の端面ではへき開面における筋状凹凸が滑らかな形状または平滑な形状へとエッチされる。この結果、未だ理由は明確になっていないが、Ｓ／Ｎ比が良好で、安定した波形の低周波発振を得ることが可能になる。
【００４６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００４７】
本発明の半導体素子を用いることにより、Ｓ／Ｎ比を高め安定した低周波電流発振を得ることができる。この発振周波数は温度依存性が強いため、例示したように高感度な温度センサを実現することができる。また、高調波を発生させる素子としても利用することができる。また、印加電圧をより高くすることにより、カオスが発現するのでカオスの物理的研究等に用いることも可能である。さらに、この低周波発振現象は、半導体内の深いエネルギー準位に起因するのであるが、その発振周波数が、半導体に配置された電極間距離によって律せられるというマクロな指標と関連するなど特異な現象であるため、上記のほかに未知の産業上の利用分野が拓ける可能性を有する。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施の形態における半導体素子を示す図である。
【図２】図１に示す半導体素子の平面図である。
【図３】半導体素子をウエハから個片化する方法を示す図である。
【図４】チップエッチによって半導体基板表面の電極間に形成される浅い凹部を示す図である。
【図５】ウエハから半導体素子を個片化したままの端面（へき開面）の表面性状を示す図である。
【図６】チップエッチによってへき開面をなだらかにした状態を示す図である。
【図７】実施例１において、低周波電流発振現象を測定するシステムを示す図である。
【図８】本発明の半導体素子に印加する電圧と発振電流値との関係を示す図である。
【図９】印加電圧と発振電流波形との関係を示す図であり、（ａ）は５０Ｖ、（ｂ）は７０Ｖ、（ｃ）は７５Ｖ、（ｄ）は７７Ｖ、（ｅ）は７９Ｖ、（ｆ）は８０Ｖの電圧をそれぞれ印加した場合の波形を示す図である。
【図１０】図９の波形の周波数スペクトルを示す図であり、（ａ）は図９（ａ）の波形、（ｂ）は図９（ｂ）の波形、（ｃ）は図９（ｃ）の波形、（ｄ）は図９（ｄ）の波形、（ｅ）は図９（ｅ）の波形、（ｆ）は図９（ｆ）の波形の、それぞれ周波数スペクトルを示す図である。
【図１１】主発振周波数の温度依存性を示す図である。
【図１２】実施例２において、ガード電極（リング）を有する半導体素子の発振波形を示す図である。
【図１３】実施例２において、ガード電極を有しない半導体素子の発振波形を示す図である。
【図１４】実施例３において、チップエッチ処理を施した半導体素子の発振波形を示す図である。
【図１５】実施例３において、チップエッチ処理を行なわなかった半導体素子の発振波形を示す図である。
【図１６】別の構造の表面電極を有する本発明の別の半導体素子を示す図である。
【図１７】他の構造の表面電極を有する本発明の他の半導体素子を示す図である。
【図１８】従来の低周波発振半導体素子を示す図である。
【符号の説明】
【００４９】
１  半導体基板（半絶縁ＧａＡｓ基板）、２  パッド電極（表面電極）、３  ガード電極、４  裏面電極、１０  低周波発振半導体素子、１１  電極間の隙間、１６  電極間の隙間底部の半導体基板表面、１７  半導体基板の端面、１７ａ  へき開面のミクロな段差。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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