(57)【要約】 【課題】  キャパシタとその製造方法、これを含む半導体装置及びその製造方法が開示される。【解決手段】  前記キャパシタは、ストレージ導電膜及びストレージ導電膜パターンが外壁上に形成され、ストレージ電極の損失を補償する補償部材を具備するストレージ電極、ストレージ電極上に形成された誘電膜、及び誘電膜上に形成されたプレート電極を含む。補償部材を通じてストレージ電極を形成するエッチング工程の間、特にストレージ電極上部の損失を補償できるので、ストレージ電極の構造的安定性が低下することを防止することができる。又、補償部材がストレージ電極の外側上部に提供されるので、適切な厚さを有するストレージ電極を形成できるので、キャパシタの電気的特性を改善することができる。【選択図】    図３１
2005159363.tif 000002
【特許請求の範囲】
【請求項１】
ストレージ導電膜パターンと前記ストレージ導電膜パターンの外壁上に形成され、ストレージ電極の損失を補償する補償部材とを含むストレージ電極と、
前記ストレージ電極上に形成された誘電膜と、
前記誘電膜上に形成されたプレート電極と、を含むキャパシタ。
【請求項２】
前記補償部材は、前記ストレージ導電膜パターンの上部に形成されることを特徴とする請求項１記載のキャパシタ。
【請求項３】
前記補償部材の側壁は、前記ストレージ導電膜パターンに付着され、前記補償部材の下部は、前記ストレージ導電膜パターンにより支持されることを特徴とする請求項１記載のキャパシタ。
【請求項４】
前記ストレージ導電膜パターンと前記補償部材は、同じ物質からなることを特徴とする請求項１記載のキャパシタ。
【請求項５】
前記ストレージ導電膜パターンと前記補償部材は、一体で形成されることを特徴とする請求項１記載のキャパシタ。
【請求項６】
前記ストレージ電極は、シリンダー形状を有することを特徴とする請求項１記載のキャパシタ。
【請求項７】
前記ストレージ電極は、上部に行くほど直径が段階的に減少するピラミッド型構造を有することを特徴とする請求項６記載のキャパシタ。
【請求項８】
前記ストレージ電極は、それぞれ異なる厚さを有する上部、中央部、及び下部を含むことを特徴とする請求項１記載のキャパシタ。
【請求項９】
前記ストレージ電極の上部及び下部は、同じ厚さを有し、前記ストレージ電極の中央部は、前記上部及び下部に対して薄い厚さを有することを特徴とする請求項１記載のキャパシタ。
【請求項１０】
前記ストレージ電極は、下部が内部に向かって突出したことを特徴とする請求項１記載のキャパシタ。
【請求項１１】
シリンダー型ストレージ導電膜パターン及び前記ストレージ導電膜パターンの外側上部を囲む構造物を具備するストレージ電極と、
前記ストレージ電極上に形成された誘電膜と、
前記誘電膜上に形成されたプレート電極と、を含むキャパシタ。
【請求項１２】
前記構造物は、前記ストレージ導電膜パターンと一体で形成されることを特徴とする請求項１１記載のキャパシタ。
【請求項１３】
前記ストレージ電極は、上部に行くほど直径が減少する階段型ピラミッド形状を有することを特徴とする請求項１１記載のキャパシタ。
【請求項１４】
前記ストレージ導電膜パターンの下部は、内部に突出した構造を有することを特徴とする請求項１１記載のキャパシタ。
【請求項１５】
第１厚さを有する上部、前記第１厚さより薄い第２厚さを有する中央部、及び前記第１厚さと同じ第３厚さを有する下部を含むストレージ電極と、
前記ストレージ電極上に形成された誘電膜と、
前記誘電膜上に形成されたプレート電極と、を含むキャパシタ。
【請求項１６】
前記ストレージ電極は、ストレージ導電膜パターン及び前記ストレージ導電膜パターンと一体で前記ストレージ導電膜パターンの外側上部に形成された補償部材を更に含むことを特徴とする請求項１５記載のキャパシタ。
【請求項１７】
半導体基板上にコンタクト領域を形成する段階と、
前記半導体基板上に少なくとも一つのモールド膜を形成する段階と、
前記モールド膜のうち、前記コンタクト領域が位置する部分にストレージ導電膜パターンの損失を補償する補償部材を形成する段階と、
前記補償部材の内壁及び前記コンタクト領域を露出させるコンタクトホールを形成する段階と、
前記補償部材の内壁、前記コンタクトホールの内壁、及び前記コンタクト領域上にストレージ導電膜パターンを形成する段階と、
少なくとも２回のエッチング工程で前記モールド膜を除去して、前記補償部材及び前記ストレージ導電膜パターンを含むストレージ電極を形成する段階と、
前記ストレージ電極上に誘電膜を形成する段階と、
前記誘電膜上にプレート電極を形成する段階と、を含むキャパシタの製造方法。
【請求項１８】
前記補償部材を形成する段階は、
前記モールド膜上にストレージノードマスクを形成する段階と、
前記ストレージノードマスクを用いて前記モールド膜を部分的にエッチングして、前記モールド膜に開口を形成する段階と、
前記開口の内壁に前記補償部材を形成する段階と、を更に含むことを特徴とする請求項１７記載のキャパシタの製造方法。
【請求項１９】
前記補償部材を形成する段階は、
前記開口の内壁及び前記ストレージノードマスク上に導電膜を形成する段階と、
前記導電膜を異方性エッチングして前記開口の内壁にスペーサを形成する段階と、
前記ストレージ導電膜パターンを形成した後、前記ストレージノードマスク及び前記スペーサの上部を除去して、前記ストレージ導電膜パターンの外側上部に前記補償部材を形成する段階と、を含むことを特徴とする請求項１８記載のキャパシタの製造方法。
【請求項２０】
前記ストレージ導電膜パターンを形成する段階は、前記コンタクトホールの直径を拡張させる段階後に行われることを特徴とする請求項１７記載のキャパシタの製造方法。
【請求項２１】
前記コンタクトホールの直径を拡張させる段階は、前記モールド膜が形成された前記半導体基板を洗浄する段階を更に含むことを特徴とする請求項２０記載のキャパシタの製造方法。
【請求項２２】
前記半導体基板を洗浄する段階は、脱イオン水及びアンモニア、又は硫酸を含む洗浄液を用いて行われることを特徴とする請求項２１記載のキャパシタの製造方法。
【請求項２３】
前記ストレージ導電膜パターンを形成する段階は、前記コンタクトホールを満たしながら前記ストレージ導電膜パターン上に犠牲膜を形成する段階を更に含むことを特徴とする請求項２０記載のキャパシタの製造方法。
【請求項２４】
前記補償部材及び前記ストレージ導電膜パターンは、同じ物質を用いて形成されることを特徴とする請求項１７記載のキャパシタの製造方法。
【請求項２５】
前記補償部材及び前記ストレージ導電膜パターンは、ドーピングされたシリコン又は金属を含むことを特徴とする請求項２４記載のキャパシタの製造方法。
【請求項２６】
前記モールド膜を除去する段階は、ドライエッチング工程を用いて行われることを特徴とする請求項１７記載のキャパシタの製造方法。
【請求項２７】
前記ドライエッチング工程は、第１エッチングガス及び第２エッチングガスを用いることを特徴とする請求項２６記載のキャパシタの製造方法。
【請求項２８】
前記第１ガスはフッ化水素及び水蒸気を含み、前記第２ガスは四フッ化炭素及び酸素を含むことを特徴とする請求項２７記載のキャパシタの製造方法。
【請求項２９】
前記少なくとも一つのモールド膜を形成する段階は、
前記半導体基板上に第１エッチング速度を有する第１モールド膜を形成する段階と、
前記第１モールド膜上に第２エッチング速度を有する第２モールド膜を形成する段階と、
前記第２モールド膜上に第３エッチング速度を有する第３モールド膜を形成する段階と、
前記第３モールド膜を部分的にエッチングして前記第３モールド膜に前記第２モールド膜を露出させる前記開口を形成する段階と、を更に含むことを特徴とする請求項１７記載のキャパシタの製造方法。
【請求項３０】
前記第１モールド膜は、不純物が第１濃度でドーピングされた酸化物を含み、前記第２モールド膜は、前記不純物が第２濃度でドーピングされた酸化物を含み、前記第３モールド膜は、前記不純物が第３濃度でドーピングされた酸化物、又は不純物がドーピングされない酸化物を含むことを特徴とする請求項２９記載のキャパシタの製造方法。
【請求項３１】
前記不純物はリン又はホウ素を含み、前記第１及び第２モールド膜はＢＰＳＧ又はＰＳＧを含み、前記第３モールド膜はＢＰＳＧ、ＰＳＧ、ＵＳＧ、ＴＥＯＳ、又はＨＤＰ−ＣＶＤ酸化物を含むことを特徴とする請求項３０記載のキャパシタの製造方法。
【請求項３２】
前記コンタクトホールを形成する段階は、前記第１モールド膜乃至第３モールド膜を、フッ化水素を含む第１エッチング液又は水酸化アンモニウム、過酸化水素、及び脱イオン水を含む第２エッチング液を用いてエッチングすることを特徴とする請求項２９記載のキャパシタの製造方法。
【請求項３３】
前記ストレージ電極を形成する段階は、第１エッチングガス及び第２エッチングガスを用いるドライエッチング工程で前記第１乃至前記第３モールド膜を順次に除去する段階を更に含むことを特徴とする請求項２９記載のキャパシタの製造方法。
【請求項３４】
前記第１ガスはフッ化水素及び水蒸気を含み、前記第２ガスは四フッ化炭素及び酸素を含むことを特徴とする請求項３３記載のキャパシタの製造方法。
【請求項３５】
第１及び第２コンタクト領域が形成された基板と、
前記第２コンタクト領域に電気的に連結されるビットラインと、
前記第１コンタクト領域に電気的に連結されるストレージ導電膜パターンと前記ストレージ導電膜パターンの外側上部に形成され、前記ストレージ導電膜パターンの損失を補償する補償部材を具備するストレージ電極と、
前記ストレージ電極上に形成された誘電膜と、
前記誘電膜上に形成されたプレート電極と、を含む半導体装置。
【請求項３６】
前記補償部材と前記ストレージ導電膜パターンは、一体で形成されることを特徴とする請求項３５記載の半導体装置。
【請求項３７】
前記補償部材の側壁は、前記ストレージ導電膜パターンに付着され、前記補償部材の下部は、前記ストレージ導電膜パターンにより支持されることを特徴とする請求項３５記載の半導体装置。
【請求項３８】
前記ストレージ電極は、上部に行くほど直径が段階的に減少するピラミッド型構造を有することを特徴とする請求項３５記載の半導体装置。
【請求項３９】
前記ストレージ電極の上部及び下部は、同じ厚さを有し、前記ストレージ電極の中央部は、前記上部及び下部に対して薄い厚さを有することを特徴とする請求項３５記載の半導体装置。
【請求項４０】
前記ストレージ電極はシリンダー形状を有し、前記ストレージ電極の下部が内部に向かって突出したことを特徴とする請求項３５記載の半導体装置。
【請求項４１】
半導体基板上に第１及び第２コンタクト領域を形成する段階と、
前記第２コンタクト領域に電気的に連結されるビットラインを形成する段階と、
前記ビットラインを含む半導体基板上に少なくとも一つのモールド膜を形成する段階と、
前記モールド膜のうち、前記第１コンタクト領域が位置する部分にストレージ導電膜パターンの損失を補償する補償部材を形成する段階と、
前記補償部材の内壁及び前記第１コンタクト領域を露出させるコンタクトホールを形成する段階と、
前記コンタクトホールの内面に、前記第１コンタクト領域に電気的に連結されるストレージ導電膜パターンを形成する段階と、
数回のエッチング工程を通じて前記モールド膜を除去して、前記補償部材及び前記ストレージ導電膜パターンを含むストレージ電極を形成する段階と、
前記ストレージ電極上に誘電膜を形成する段階と、
前記誘電膜上にプレート電極を形成する段階と、を含む半導体装置の製造方法。
【請求項４２】
前記補償部材を形成する段階は、
前記モールド膜上にストレージノードマスクを形成する段階と、
前記ストレージノードマスクを用いて前記モールド膜を部分的にエッチングして前記モールド膜に開口を形成する段階と、
前記開口の内壁及び前記ストレージノードマスク上に導電膜を形成する段階と、
前記導電膜を異方性エッチングして前記開口の内壁にスペーサを形成する段階と、
前記ストレージ導電膜パターンを形成した後、前記ストレージノードマスク及び前記スペーサの上部を除去して、前記ストレージ導電膜パターンの外側上部に前記補償部材を形成する段階と、を更に含むことを特徴とする請求項４１記載の半導体装置の製造方法。
【請求項４３】
前記ストレージ導電膜パターンを形成する段階は、前記半導体基板を洗浄して前記コンタクトホールの直径を拡張させる段階後に行われることを特徴とする請求項４１記載の半導体装置の製造方法。
【請求項４４】
前記ストレージ導電膜パターンを形成する段階は、前記コンタクトホールを満たしながら前記ストレージ導電膜パターン上に犠牲膜を形成する段階を更に含むことを特徴とする請求項４１記載の半導体装置の製造方法。
【請求項４５】
前記モールド膜は、第１エッチングガス及び第２エッチングガスを連続的に用いるドライエッチング工程で除去されることを特徴とする請求項４１記載の半導体装置の製造方法。
【請求項４６】
前記少なくとも一つのモールド膜を形成する段階は、
前記半導体基板上に第１エッチング速度を有する第１モールド膜を形成する段階と、
前記第１モールド膜上に第２エッチング速度を有する第２モールド膜を形成する段階と、
前記第２モールド膜上に第３エッチング速度を有する第３モールド膜を形成する段階と、
前記第３モールド膜を部分的にエッチングして、前記第３モールド膜に前記第２モールド膜を露出させる前記開口を形成する段階と、を更に含むことを特徴とする請求項４１記載の半導体装置の製造方法。
【請求項４７】
前記モールド膜を除去する段階は、第１エッチングガス及び第２エッチングガスを用いるドライエッチング工程で前記第１乃至前記第３モールド膜を順次に除去する段階を更に含むことを特徴とする請求項４６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、より詳細には、ストレージ電極の電気的特性及び構造的安定性を大きく向上させたキャパシタを含む半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
現在、ＤＲＡＭ装置の集積度がギガ（ｇｉｇａ）級以上に増加するにつれて、単位セル当りの許容面積の減少が持続されて、キャパシタのキャパシタンスを確保するために、初期にはキャパシタの形状を平坦な構造で製作したが、その後はボックス形状又はシリンダー形状に形成している。しかし、現在のような０.１１μｍ以下の超微細線幅技術を適用したギガ級以上のＤＲＡＭ装置において、許容されたセル面積内でキャパシタが要求されるキャパシタンスを有するためには、必然的にキャパシタの縦横比が増加して、これにより隣接するキャパシタ間に２−ビット短絡（２−ｂｉｔ  ｆａｉｌ）が発生する問題点がある。このような問題点を解決するために、傾斜する階段型ストレージ電極を含むキャパシタの製造方法が、特許文献１に開示されている。
【０００３】
図１乃至図４は、前記特許文献１に開示された傾斜する階段型キャパシタの製造方法を説明するための断面図を示す。
【０００４】
図１を参照すると、半導体基板（図示せず）の上部に形成された層間絶縁膜１に前記半導体基板のコンタクト領域を露出させるストレージノードコンタクトホール（図示せず）を形成する。
【０００５】
前記ストレージノードコンタクトホール内に、それぞれストレージノードコンタクトプラグ３を形成した後、ストレージノードコンタクトプラグ３及び層間絶縁膜１上に窒化物を用いてエッチング阻止膜６を形成する。
【０００６】
エッチング阻止膜６上に下部モールド膜９及び上部モールド膜１２を順次に形成する。このとき、下部モールド膜９は、上部モールド膜１２と比較して、フッ化水素を含むエッチング液に対して速いエッチング速度を有する物質で構成される。例えば、下部モールド膜９は、ＢＰＳＧ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏｒ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）又はＰＳＧ（Ｐｈｏｓｐｈｏｒ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等で構成され、上部モールド膜１２はＵＳＧ（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）又はＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）等で構成される。
【０００７】
異方性エッチング工程で上部モールド膜１２、下部モールド膜９、及びエッチング阻止膜６を順次にパターニングして、ストレージノードコンタクトプラグ３を露出させる予備ストレージノードホール１５を形成する。この場合、予備ストレージノードホール１５は、上部直径が下部直径より広い構造を有する。
【０００８】
図２を参照すると、予備ストレージホール１５の内壁を構成する下部モールド膜９を等方性エッチング工程でエッチングして、ストレージノードホール１８を形成する。これにより、ストレージノードホール１８の下部直径が拡張され、ストレージノードホール１８は全体的に傾斜する階段型の構造を有することになる。
【０００９】
上部モールド膜１２、ストレージホール１８の内壁、及びストレージノードコンタクトプラグ３上に導電膜２１及びＨＳＧ（Ｈｅｍｉ−Ｓｐｈｅｒｉｃａｌ  Ｇｒａｉｎ）シリコン膜２４を順次に形成した後、ストレージノードホール１８を満たしながらＨＳＧシリコン膜２４上に犠牲膜２７を形成する。
【００１０】
図４を参照すると、上部モールド膜１２の上面が露出されるまで、犠牲膜２７、ＨＳＧシリコン膜２４、及び導電膜２１を除去して、ストレージノードホール１８内にそれぞれ導電膜パターン３０及びＨＳＧシリコン膜パターン３３を形成する。続けて、上部モールド膜１２及び下部モールド膜９を順次に除去することにより、層間絶縁膜１上に導電膜パターン３０及びＨＳＧシリコン膜パターン３３を含む傾斜する階段型のストレージ電極３６を形成する。
【００１１】
しかし、前述したキャパシタのストレージ電極３６を製造するために、数回のエッチング工程を行う間、ストレージ電極３６の上部が薄くなるという問題が発生する。即ち、ストレージ電極３６の下部に対しては、１回乃至２回程度のエッチング工程が行われるが、ストレージ電極３６の上部に対しては、より数回のエッチング工程が行われるため、ストレージ電極３６の上部の厚さが下部の厚さに対して、非常に薄くなる。このように、ストレージ電極３６の上部がストレージ電極３６の下部より薄くなる場合、特に、ストレージ電極３６の上部でキャパシタの電気的特性が低下する問題を招来する。又、薄い上部を有するストレージ電極３６は機械的安定性が低下するため、ストレージ電極３６が全体的に撓むボーイング（ｂｏｗｉｎｇ）現象が誘発され、結局、キャパシタの構造的安定性が劣化される。
【００１２】
このようなボーイング現象を解決することができる積層型キャパシタが特許文献２に開示されている。
【特許文献１】米国特許６,５４８,８５３号
【特許文献２】日本公開特許第２００３−２２４２１０号
【００１３】
図５乃至図８は、前記特許文献２に開示された積層型キャパシタの製造方法を説明するための断面図である。
【００１４】
図５を参照すると、ビットラインのような下部構造物（図示せず）が形成され、コンタクト領域（図示せず）が設けられた半導体基板４２上に層間絶縁膜４５を形成した後、層間絶縁膜４５に前記コンタクト領域を露出させるコンタクトホール（図示せず）を形成する。
【００１５】
前記コンタクトホール内にコンタクト領域に接触されるコンタクトプラグ４８を形成した後、コンタクトプラグ４８及び層間絶縁膜４５上に、第１エッチング阻止膜５１、第１絶縁膜５４、第２エッチング阻止膜５７、第２絶縁膜６０、及び反射防止膜６３を順次に形成する。
【００１６】
反射防止膜６３上にフォトレジストパターン６６を形成した後、フォトレジストパターン６６をエッチングマスクとして用いて、反射防止膜６３、第２絶縁膜６０、第２エッチング阻止膜５７、第１絶縁膜５４、及び第１エッチング阻止膜５１を順次にエッチングすることにより、コンタクトプラグ４８を露出させる開口部６９を形成する。
【００１７】
図６を参照すると、フォトレジストパターン６６及び反射防止膜６３を除去した後、コンタクトプラグ４８、開口部６９の内壁、及び第２絶縁膜６０上に第１導電膜７２を形成する。
【００１８】
開口部６９を満たしながら第１導電膜７２上に第３絶縁膜を形成した後、第３絶縁膜を部分的にエッチングして、開口部６９に埋め立てられる第３絶縁膜パターン７５を形成する。
【００１９】
図７を参照すると、第１導電膜７２をエッチングしてストレージ電極７８を形成した後、第３絶縁膜パターン７５及び第２絶縁膜６０を除去する。
【００２０】
図８を参照すると、第２絶縁膜６０の除去により露出された第２エッチング阻止膜５７及びストレージ電極７８上に、誘電膜８１及びプレート電極８４を順次に形成して積層型キャパシタ８７を完成する。
【００２１】
しかし、前述した従来の積層型キャパシタにおいて、第２エッチング阻止膜５７、第１絶縁膜５４、及び第１エッチング阻止膜５１がストレージ電極７８の周辺に高い高さで残留するので、ストレージ電極７８が全体的に活用されなくて、このようなストレージ電極７８を含むキャパシタ８７のキャパシタンスが低下する問題が発生する。即ち、ストレージ電極７８の下部外壁には、誘電膜８１及びプレート電極８４が形成されないので、ストレージ電極７８の下部は、キャパシタ８７のキャパシタンスに寄与することができない問題点がある。
【００２２】
又、数回のエッチング工程を経てストレージ電極７８が完成されるので、前述したキャパシタ８７の場合にも、ストレージ電極７８の上部の厚さが非常に薄くなるのみならず、ストレージ電極７８が外側に撓むボーイング現象が誘発される可能性が非常に高くなる。
【発明の開示】
【発明が解決しようとする課題】
【００２３】
本発明の第１目的は、ボーイング現象及びキャパシタンスの低下を防止できる構造的特性及び電気的特性が向上されたストレージ電極を具備するキャパシタを提供することにある。
【００２４】
本発明の第２目的は、ボーイング現象及びキャパシタンスの低下を防止できる構造的特性及び電気的特性が向上されたストレージ電極を含むキャパシタの製造方法を提供することにある。
【００２５】
本発明の第３目的は、構造的特性及び電気的特性が向上されたストレージ電極を有するキャパシタを具備する半導体装置を提供することにある。
【００２６】
本発明の第４目的は、構造的特性及び電気的特性が向上されたストレージ電極を有するキャパシタを具備する半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【００２７】
前述した本発明の第１目的を達成するために、本発明の好ましい実施例によるキャパシタは、ストレージ導電膜パターン及び前記ストレージ導電膜パターンの外壁上に形成され、前記ストレージ電極の損失を補償する補償部材を具備するストレージ電極、前記ストレージ電極上に形成された誘電膜、そして前記誘電膜上に形成されたプレート電極を含む。ここで、前記補償部材は、前記ストレージ導電膜パターンの上部に形成され、前記補償部材の側壁は前記ストレージ導電膜パターンに付着され、前記補償部材の下部は前記ストレージパターンにより支持される。又、前記ストレージ電極は、第１厚さを有する上部、前記第１厚さより薄い第２厚さを有する中央部、及び前記第１厚さとほぼ同じ第３厚さを有する下部を含む。
【００２８】
前述した本発明の第２目的を達成するために、本発明の一実施例によるキャパシタの製造方法において、半導体基板上にコンタクト領域を形成し、前記半導体基板上に少なくとも一つのモールド膜を形成した後、前記モールド膜のうち、前記コンタクトが位置する部分にストレージ導電膜パターンの損失を補償する補償部材を形成する。続けて、前記補償部材の内壁及び前記コンタクト領域を露出させるコンタクトホールを形成し、前記補償部材の内壁及び前記コンタクト領域上にストレージ導電膜パターンを形成した後、少なくとも２回のエッチング工程を通じて前記モールド膜を除去して、前記補償部材及び前記ストレージ導電膜パターンを含むストレージ電極を形成する。前記ストレージ電極上には誘電膜及びプレート電極が順次に形成される。
【００２９】
又、前述した本発明の第３目的を達成するために、本発明の好ましい実施例による半導体装置は、第１及び第２コンタクト領域が形成された基板、前記第２コンタクト領域に電気的に連結されるビットライン、前記第１パッドに電気的に連結されるストレージ導電膜パターン、及び前記ストレージ導電膜パターンの外側上部に形成され、前記ストレージ電極の損失を補償する補償部材を具備するストレージ電極、前記ストレージ電極上に形成された誘電膜、及び前記誘電膜上に形成されたプレート電極を含む。
【００３０】
又、前述した本発明の第４目的を達成するために、本発明の好ましい実施例による半導体装置の製造方法において、半導体基板上に第１及び第２コンタクト領域を形成し、前記第２コンタクト領域に電気的に連結されるビットラインを形成した後、前記ビットラインを含む半導体基板上に少なくとも一つのモールド膜を形成し、前記モールド膜のうち、前記第１コンタクト領域が位置する部分にストレージ導電膜パターンの損失を補償する補償部材を形成する。続けて、前記補償部材の内壁及び前記コンタクト領域を露出させるコンタクトホールを形成し、前記補償部材の内壁及びコンタクトホールの内壁上に前記第２コンタクト領域に電気的に連結されるストレージ導電膜パターンを形成した後、数回のエッチング工程を通じて前記モールド膜を除去して、前記補償部材及び前記ストレージ導電膜パターンを含むストレージ電極を形成し、前記ストレージ電極上に誘電膜及び上部電極を順次に形成する。
【００３１】
前述したように本発明によると、補償部材を通じてピラミッド型ストレージ電極を形成するエッチング工程の間、ストレージ電極の損失、特にストレージ電極の上部の損失を補償できるので、ストレージ電極の構造的安定性が低下することを防止することができる。又、ピラミッド型構造を有するキャパシタを具現するために、補償部材がストレージ電極の外側上部に提供されるので、適切な厚さを有するストレージ電極を形成できるので、このようなストレージ電極を具備するキャパシタの電気的特性を改善することができる。更に、所望する水準の機械的安定性及び電気的特性を有するキャパシタを製造することができるので、このようなキャパシタを含む半導体装置の信頼性及び半導体製造工程の歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００３２】
以下、添付図面を参照して、本発明の好ましい実施例によるキャパシタを含む半導体装置及びその製造方法を詳細に説明する。
【００３３】
図９乃至図３２は、本発明の一実施例による半導体装置の製造方法を説明するための断面図である。図９、図１１、図１３、図１５、図１７、図１９、図２１、図２３、図２５、図２７、図２９、及び図３１は、それぞれ半導体装置をビットライン方向に沿って切断した断面図であり、図１０、図１２、図１４、図１６、図１８、図２０、図２２、図２４、図２６、図２８、図３０、及び図３２は、それぞれ半導体装置をワードライン方向に沿って切断した断面図である。図９乃至図３２において、同じ部材には同じ参照番号を付与する。
【００３４】
図９及び図１０は、ゲート構造物１１８を含むワードライン１２７が形成された半導体基板１００上に、第１パッド１３３及び第２パッド１３６を形成する段階を説明するための断面図である。
【００３５】
図９及び図１０を参照すると、まず、シャロートレンチ素子分離（ＳＴＩ）工程やシリコン部分（局所）酸化法（ＬＯＣＯＳ）等のような素子分離工程を用いて、半導体基板１００上に素子分離膜１０３を形成して、半導体基板１００にアクティブ領域及びフィールド領域を定義する。その後、熱酸化法や化学気相蒸着（ＣＶＤ）工程で素子分離膜１０３が形成された半導体基板１００上に薄い厚さを有するゲート酸化膜を形成する。この場合、前記ゲート酸化膜は、素子分離膜１０３により定義される前記アクティブ領域にのみ形成される。
【００３６】
前記ゲート酸化膜上に第１導電膜及び第１マスク層を順次に形成する。前記第１導電膜は不純物でドーピングされたポリシリコンで構成され、後にゲート導電膜パターン１０９でパターニングされる。又、前記第１導電膜は、ドーピングされたポリシリコン及び金属シリサイドからなるポリサイド構造で形成されることができる。前記第１マスク層は、後にゲートマスク１１２でパターニングされ、後続して形成される第１層間絶縁膜（ＩＬＤ）１３０に対してエッチング選択比を有する物質を用いて形成される。例えば、第１層間絶縁膜１３０がシリコン酸化物等の酸化物で構成される場合には、前記第１マスク層はシリコン窒化物等の窒化物で構成される。
【００３７】
前記第１マスク層上に第１フォトレジストパターン（図示せず）を形成した後、前記第１フォトレジストパターンをエッチングマスクとして用いて、前記第１マスク層、第１導電膜、及びゲート酸化膜を順次にパターニングする。これにより、半導体基板１００上にそれぞれゲート酸化膜パターン１０６、ゲート導電膜パターン１０９、及びゲートマスク１１２を含むゲート構造物１１８が形成される。
【００３８】
本発明の他の実施例によると、前記第１フォトレジストパターンをエッチングマスクとして用いて前記第１マスク層をパターニングすることにより、前記第１導電膜上にゲートマスク１１２をまず形成する。その後、アッシング及びストリッピング工程でゲートマスク１１２上の前記第１フォトレジストパターンを除去した後、ゲートマスク１１２をエッチングマスクとして用いて前記第１導電膜及びゲート酸化膜を順次にパターニングして、半導体基板１００上にゲート酸化膜パターン１０６、ゲート導電膜パターン１０９、及びゲートマスク１１２を含むゲート構造物１１８を形成することができる。
【００３９】
ゲート構造物１１８が形成された半導体基板１００上に、シリコン窒化物等の窒化物からなる第１絶縁膜を形成した後、前記第１絶縁膜を異方性エッチングして、各ゲート構造物１１８の側面にゲートスペーサである第１スペーサ１１５を形成する。これにより、半導体基板１００上には、平行に配置された複数のワードライン１２７が形成される。この場合、半導体基板１００の前記アクティブ領域に形成されたワードライン１２７は、それぞれその側壁に形成されたゲートスペーサである第１スペーサ１１５により隣接するワードライン１２７と電気的に分離される。即ち、各ワードライン１２７の上面及び側面には、窒化物からなるゲートマスク１１２及び第１スペーサ１１５が位置するので、隣接するワードライン１２７は互いに電気的に絶縁される。
【００４０】
ワードライン１２７をイオン注入マスクとして用いて、ワードライン１２７の間に露出した半導体基板１００にイオン注入工程で不純物を注入した後、熱処理工程を行うことにより、半導体基板１００にソース／ドレイン領域に該当する第１コンタクト領域１２１及び第２コンタクト領域１２４を形成する。これにより、半導体基板１００上には、第１及び第２コンタクト領域１２１、１２４とゲート構造物１１８を含むＭＯＳトランジスタ構造物が形成される。ここで、第１及び第２コンタクト領域１２１、１２４は、キャパシタ２００（図３１及び図３２参照）のための第１パッド１３３とビットラインのための第２パッド１３６がそれぞれ接触されるキャパシタコンタクト領域及びビットラインコンタクト領域に該当される。例えば、ソース／ドレイン領域のうち、第１コンタクト領域１２１は、第１パッド１３３が接触されるストレージノードコンタクト領域に相応し、第２コンタクト領域１２４は第２パッド１３６が接触されるビットラインコンタクト領域に相応する。
【００４１】
半導体基板１００上に、酸化物を用いて前記ＭＯＳトランジスタを覆う第１層間絶縁膜１３０を形成する。この場合、第１層間絶縁膜１３０は、ＢＰＳＧ、ＰＳＧ、ＵＳＧ、ＳＯＧ、又はＨＤＰ−ＣＶＤ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ−ＣＶＤ）酸化物を用いて形成する。
【００４２】
化学機械的研磨（ＣＭＰ）工程、エッチバック工程、又は化学機械的研磨（ＣＭＰ）とエッチバック工程を組合した工程を用いて、第１層間絶縁膜１３０の上部を平坦化させる。ここで、第１層間絶縁膜１３０は、ゲート構造物１１８のゲートマスク１１２が露出するまでエッチングされる。
【００４３】
平坦化された第１層間絶縁膜１３０上に第２フォトレジストパターン（図示せず）を形成した後、前記第２フォトレジストパターンをエッチングマスクとして用いて第１層間絶縁膜１３０を部分的に異方性エッチングすることにより、第１層間絶縁膜１３０に第１及び第２コンタクト領域１２１、１２４をそれぞれ露出させる第１コンタクトホール（図示せず）を形成する。酸化物からなる第１層間絶縁膜１３０をエッチングする時、窒化物からなるゲートマスク１１２に対して高いエッチング選択比を有するエッチング溶液やエッチングガスを用いて、第１層間絶縁膜１３０をエッチングする。これにより、前記第１コンタクトホールがワードライン１２７に対して自己整列（ｓｅｌｆ−ａｌｉｇｎｍｅｎｔ）方式で形成され、第１及び第２コンタクト領域１２１、１２４を露出させる。この場合、前記第１コンタクトホールのうち、一部はストレージノードコンタクト領域である第１コンタクト領域１２１を露出させ、前記第１コンタクトホールのうち、他の部分はビットラインコンタクト領域である第２コンタクト領域１２４を露出させる。
【００４４】
前記第２フォトレジストパターンをアッシング及びストリッピング工程で除去した後、第１及び第２コンタクト領域１２１、１２４を露出させる前記第１コンタクトホールを満たしながら、第１層間絶縁膜１３０上に第２導電膜（図示せず）を形成する。第２導電膜は、高濃度の不純物でドーピングされたポリシリコン又は金属を用いて形成される。
【００４５】
化学機械的研磨工程、エッチバック工程、又は化学機械的研磨とエッチバックを組合した工程を用いて、平坦化された第１層間絶縁膜１３０の上面が露出するまで前記第２導電膜をエッチングする。これにより、それぞれ前記第１コンタクトホールを埋め立てる自己整列されたコンタクト（ＳＡＣ）パッドである第１パッド１３３及び第２パッド１３６が形成される。この場合、第１ストレージノードコンタクトパッドに該当される第１パッド１３３は、ストレージノードコンタクト領域である第１コンタクト領域１２１上に位置し、第１ビットラインコンタクトパッドである第２パッド１３６は、ビットラインコンタクト領域である第２コンタクト領域１２４上に位置する。即ち、第１パッド１３３は、キャパシタ２００のストレージノードコンタクト領域である第１領域１２１に接触され、第２パッド１３６は、ビットラインコンタクト領域である第２コンタクト領域１２４に接触される。
【００４６】
図１１及び図１２は、半導体基板１００上にビットライン１５４及び第４パッド１５７を形成する段階を説明するための断面図である。
【００４７】
図１１及び図１２を参照すると、第１及び第２パッド１３３、１３６を含む第１層間絶縁膜１３０上に第２層間絶縁膜１３９を形成する。第２層間絶縁膜１３９は、ビットライン１５４と第１パッド１３３を電気的に絶縁させる役割を果たし、ＢＰＳＧ、ＰＳＧ、ＵＳＧ、ＳＯＧ、又はＨＤＰ−ＣＶＤ酸化物等を用いて形成する。
【００４８】
化学機械的研磨工程、エッチバック工程、又は化学機械的研磨とエッチバックを組合した工程を用いて、第２層間絶縁膜１３９をエッチングすることにより、第２層間絶縁膜１３９の上面を平坦化させる。
【００４９】
第２層間絶縁膜１３９上に第３フォトレジストパターン（図示せず）を形成した後、前記第３フォトレジストパターンをエッチングマスクとして用いて、第２層間絶縁膜１３９を部分的にエッチングすることにより、第２層間絶縁膜１３９に第２パッド１３６を露出させる第２コンタクトホール（図示せず）を形成する。前記第２コンタクトホールは、後続して形成されるビットライン１５４と第２パッド１３６を互いに連結するためのビットラインコンタクトホールに該当する。
【００５０】
前記第３フォトレジストパターンをアッシング及びストリッピング工程で除去した後、前記第２コンタクトホールを満たしながら第２層間絶縁膜１３９上に第３導電膜及び第２マスク層を順次に形成する。その後、前記第２マスク層上に第４フォトレジストパターン（図示せず）を形成した後、第４フォトレジストパターンをエッチングマスクとして用いて、前記第２マスク層及び第３導電膜を順次にパターニングすることにより、前記第２コンタクトホールを満たす第３パッド（図示せず）を形成すると同時に、第２層間絶縁膜１３９上にビットライン導電膜パターン１４５及びビットラインマスク１４８を含むビットライン１５４を形成する。ここで、前記第３パッドは、ビットライン１５４と第１ビットラインコンタクトパッドである第２パッド１３６を連結する第２ビットラインコンタクトパッドに該当する。
【００５１】
ビットライン導電膜パターン１４５は、チタニウム／チタニウム窒化物からなる第１層、及びタングステン化合物からなる第２層で構成される。ビットラインマスク１４８は、ストレージノードコンタクトホールである第４コンタクトホール（図示せず）を形成するためのエッチング工程の間、ビットライン導電膜パターン１４５を保護する。この場合、ビットラインマスク１４８は、酸化膜に対してエッチング選択比を有する物質からなる。例えば、ビットラインマスク１４８は、シリコン窒化物等の窒化物で構成される。
【００５２】
本発明の他の実施例によると、前記第４フォトレジストパターンをエッチングマスクとして用いて前記第２マスク層をパターニングすることにより、前記第３導電膜上にビットラインマスク１４８をまず形成する。その後、前記第４フォトレジストパターンを除去した後、ビットラインマスク１４８をエッチングマスクとして用いて、前記第３導電膜をパターニングすることにより、第２層間絶縁膜１３９上にビットライン導電膜パターン１４５を形成することができる。この場合、第２層間絶縁膜１３９に形成された前記第２コンタクトホールを埋め立てて、ビットライン導電膜パターン１４５と第２パッド１３６を連結する第２ビットラインコンタクトパッドである前記第３パッドが同時に形成される。
【００５３】
ビットライン１５４及び第２層間絶縁膜１３９上に第２絶縁膜（図示せず）を形成した後、前記第２絶縁膜を異方性エッチングして、各ビットライン１５４の側壁にビットラインスペーサである第２スペーサ１５１を形成する。第２スペーサ１５１は、後続して第２ストレージノードコンタクトパッドである第４パッド１５７を形成する間、ビットライン１５４を保護する。第２スペーサ１５１は、第２層間絶縁膜１３９及び後続して形成される酸化膜に対してエッチング選択比を有する物質、例えば、シリコン窒化物等の窒化物を用いて形成される。
【００５４】
側壁に第２スペーサ１５１が形成されたビットライン１５４を覆いながら、第２層間絶縁膜１３９上に第３層間絶縁膜１４２を形成する。第３層間絶縁膜１４２は、ＢＰＳＧ、ＰＳＧ、ＵＳＧ、ＳＯＧ、又はＨＤＰ−ＣＶＤ酸化物等の酸化物で形成される。
【００５５】
化学機械的研磨工程、エッチバック工程、又は化学機械的研磨とエッチバックを組合した工程でビットラインマスク１４８の上面が露出するまで、第３層間絶縁膜１４２をエッチングして第３層間絶縁膜１４２の上面を平坦化させる。
【００５６】
平坦化された第３層間絶縁膜１４２上に第５フォトレジストパターン（図示せず）を形成した後、前記第５フォトレジストパターンをエッチングマスクとして用いて、第３層間絶縁膜１４２及び第２層間絶縁膜１３９を部分的にエッチングすることにより、第１パッド１３３を露出させる第３コンタクトホール（図示せず）を形成する。前記第３コンタクトホールは、第１ストレージノードコンタクトホールに該当し、ビットライン１５４の側壁に形成された第２スペーサ１５１に対して自己整列方式で形成される。
【００５７】
前記第３コンタクトホールを満たしながら第３層間絶縁膜１４２上に第４導電膜を形成した後、化学機械的研磨、エッチバック、又はこれらを組合した工程を用いて、第３層間絶縁膜１４２及びビットラインマスクパターン１４８の上面が露出するまで、前記第４導電膜をエッチングする。これにより、前記第３コンタクトホール内にそれぞれ第２ストレージノードコンタクトパッドである第４パッド１５７が形成される。第１パッド１３３に接触される第４パッド１５７は、不純物でドーピングされたポリシリコン又は金属からなる。第４パッド１５７は、第１パッド１３３と後続して形成されるストレージ電極１９０（図２９及び図３０を参照）を互いに連結させる。
【００５８】
図１３及び図１４は、モールド膜１６６及び第３マスク１６９を形成する段階を説明するための断面図である。
【００５９】
図１３及び図１４を参照すると、第４パッド１５７、ビットライン１５４、及び第３層間絶縁膜１４２上に第４層間絶縁膜１６０を形成する。第４層間絶縁膜１６０は、ＢＰＳＧ、ＰＳＧ、ＵＳＧ、ＳＯＧ、又はＨＤＰ−ＣＶＤ酸化物を用いて形成される。第４層間絶縁膜１６０は、ビットライン１５４と後続して形成されるストレージ電極１９０を絶縁させる。
【００６０】
第４層間絶縁膜１６０上にエッチング阻止膜１６３を形成する。エッチング阻止膜１６３は、第４層間絶縁膜１６０及びモールド膜１６６に対してエッチング選択比を有する物質を用いて形成する。例えば、エッチング阻止膜１６３は、シリコン窒化物のような窒化物を用いて形成する。本発明の他の実施例によると、化学機械的研磨工程、エッチバック工程、又はこれらを組合した工程を用いて、第４層間絶縁膜１６０の上面を平坦化させた後、平坦化された第４層間絶縁膜１６０上にエッチング阻止膜１６３を形成することができる。
【００６１】
エッチング阻止膜１６３上に、ＨＤＰ−ＣＶＤ酸化物、ＵＳＧ、ＰＳＧ、ＢＰＳＧ、又はＳＯＧ等を用いてモールド膜１６６を形成する。この場合、モールド膜１６６は、エッチング阻止膜１６３の上面から約５０００〜約５００００Å程度の厚さを有するように形成される。しかし、このようなモールド膜１６６の厚さは、キャパシタ２００に要求されるキャパシタンスに応じて適切に調節が可能である。即ち、キャパシタンスに重要な影響を及ぼすキャパシタ２００の高さは、モールド膜１６６の厚さにより決定されるので、キャパシタンスを有するキャパシタ２００を形成するために、モールド膜１６６の厚さを適切に調節できる。本発明の他の実施例によると、エッチング阻止膜１６３を形成せず、第４層間絶縁膜１６０上に直接モールド膜１６６を形成できる。
【００６２】
モールド膜１６６上に酸化物からなるモールド膜１６６に対してエッチング選択比を有する物質、例えば、ポリシリコンやシリコン窒化物等を用いて第３マスク層を形成する。ここで、前記第３マスク層は、モールド膜１６６の上面を基準に約１００〜約６０００Å程度の厚さを有するように形成される。前述したように、前記第３マスク層の厚さは、モールド膜１６６の厚さによって適切に調節が可能である。又、化学機械的研磨工程、エッチバック工程、又はこれらを組合した工程を用いて、モールド膜１６６の上面を平坦化させた後、平坦化されたモールド膜１６６上に前記第３マスク層を形成できる。
【００６３】
前記第３マスク層上に第６フォトレジストパターン（図示せず）を形成した後、前記第６フォトレジストパターンをエッチングマスクとして用いて、前記第３マスク層をパターニングすることにより、モールド膜１６６上にストレージノードマスク１６９を形成する。
【００６４】
前記第６フォトレジストマスクパターンをアッシング及びストリッピング工程を用いて除去した後、ストレージノードマスク１６９をエッチングマスクとして用いて、モールド膜１６６の上部を部分的に異方性エッチングして、モールド膜１６６に開口１７２を形成する。この場合、開口１７２は、第４パッド１５７及び第１パッド１３３と垂直に対応するように形成される。本発明の他の実施例によると、前記第６フォトレジストパターンを除去するためのアッシング及びストリッピング工程を行わず、モールド膜１１６に開口１７２を形成するエッチングの間、前記第６フォトレジストパターンが消耗され除去されるようにすることができる。
【００６５】
図１５及び図１６は、第３スペーサ１７５を形成する段階を説明するための断面図である。
【００６６】
図１５及び図１６を参照すると、第１開口１７２の底面と側壁、及びストレージノードマスク１６９上に第５導電膜を形成した後、異方性エッチング工程で前記第５導電膜をエッチングして、開口１７２の内壁上にストレージノードスペーサである第３スペーサ１７５を形成する。第３スペーサ１７５は、酸化物からなるモールド膜１６６及び第４層間絶縁膜１６０に対してエッチング選択比を有する物質を用いて形成する。例えば、第３スペーサ１７５は、ポリシリコン、ドーピングされたポリシリコン、又は金属等のような物質を用いて形成する。第３スペーサ１７５は、後にストレージ電極１９０の構造的安定性を改善すると同時に、電気的特性を向上させる補償部材１７６になる。本発明によると、ストレージ電極パターン１８８の上部外壁上に補償部材１７６が形成されるので、ストレージ電極１９０を形成するために数回のエッチング工程を進行しても、ストレージ電極１９０の上部が薄くなる現象を防止することができる。これにより、ストレージ電極１９０の構造的安定性を改善することができ、このようなストレージ電極１９０を具備するキャパシタ２００の電気的特性を向上させることができる。
【００６７】
図１７及び図１８は、モールド膜１６６に第４コンタクトホール１７８を形成する段階を説明するための断面図である。
【００６８】
図１７及び図１８を参照すると、ストレージノードマスク１６９をエッチングマスクとして用いて、開口１７２により露出するモールド膜１６６、エッチング阻止膜１６３、及び第４層間絶縁膜１６０を部分的にエッチングすることにより、第４パッド１５７を露出させる第４コンタクトホール１７８を形成する。ここで、第１直径（Ｄ１）を有する第４コンタクトホール１７８は、第３スペーサ１７５により自己整列方式で形成される。この場合、第４コンタクトホール１７８は、第４パッド１５７を部分的に露出させる相対的に小さい第１直径（Ｄ１）を有するように形成される。
【００６９】
図１９及び図２０は、第５コンタクトホール１７９を形成する段階を説明するための断面図である。
【００７０】
図１９及び図２０を参照すると、第１直径（Ｄ１）を有する第４コンタクトホール１７８が形成されたモールド膜１６６を含む半導体基板１００を洗浄する。この場合、洗浄工程は脱イオン水とアンモニア水溶液、又は硫酸を含む洗浄液を用いて約５乃至約２０分程度行われる。これにより、モールド膜１６６に形成された第４コンタクトホール１７８が拡張され、第２直径（Ｄ２）を有する第５コンタクトホール１７９が形成される。第５コンタクトホール１７９は、相対的に広い第２直径（Ｄ２）を有するので、このような第５コンタクトホール１７９を通じて、第４パッド１５７がより広く露出する。第５コンタクトホール１７９は、ストレージ電極１９０を形成するための第２ストレージノードコンタクトホールに該当される。前述した洗浄液を用いて第５コンタクトホール１７９を形成する間、窒化物からなるエッチング阻止膜１６３は、酸化物からなるモールド膜１６６、及び第４層間絶縁膜１６０に対してエッチング選択比を有するので、エッチング阻止膜１６３は非常に小さい量だけエッチングされる。その結果、エッチング阻止膜１６３が部分的に第５コンタクトホール１７９の内部に水平に突出する。このようなエッチング阻止膜１６３の突出部上に、後にストレージ電極パターン１８８が形成されるので、ストレージ電極パターン１８８の下部の安定性が大きく増加される。
【００７１】
又、拡張された第２直径（Ｄ２）を有する第５コンタクトホール１７９が形成されるにつれて、第３スペーサ１７５の底面がモールド膜１６６により支持される。即ち、第３スペーサ１７５の側壁がモールド膜１６６に付着されると同時に、第３スペーサ１７５の底面がモールド膜１６６により支持されるので、第３スペーサ１７５の構造的安定性が大きく向上される。即ち、補償部材１７６によってストレージ電極１９０の上部の構造的安定性が改善されると同時に、エッチング阻止膜１６３によってストレージ電極１９０の下部の構造的安定性が大きく向上される。結果的に、本発明によるキャパシタ２００は、従来のキャパシタと比較して非常に向上された構造的安定性を有する。
【００７２】
一方、第２ストレージノードコンタクトホールである拡張された第５コンタクトホール１７９内にストレージ電極１９０を形成するので、ストレージ電極１９０の面積を増加させることができる。従って、このようなストレージ電極１９０を含むキャパシタ２００は、大きく向上されたキャパシタンスを有することになる。即ち、前述した洗浄工程を通じて第５コンタクトホール１７９は、第４コンタクトホール１７８と比較して、約５０〜約１００％程度まで拡張された面積を有するので、このような第５コンタクトホール１７９にストレージ電極１９０を形成する場合、ストレージ電極１９０の面積もその面積だけ拡張させることができる。キャパシタ２００のキャパシタンスは、ストレージ電極１９０の面積に比例するので、本発明によるキャパシタ２００は従来のキャパシタに対して、約５０乃至約１００％程度まで増加されたキャパシタンスを有することができる。
【００７３】
図２１及び図２２は、第６導電膜１８２及び犠牲膜１８５を形成する段階を説明するための断面図である。
【００７４】
図２１及び図２２を参照すると、第５コンタクトホール１７９を通じて露出される第４パッド１５７、第５コンタクトホール１７９の内壁、第３スペーサ１７５、及びストレージノードマスク１６９上に第６導電膜１８２を形成する。第６導電膜１８２は、第３スペーサ１８２と同じ物質を用いて形成することが好ましい。例えば、第６導電膜１８２は、ドーピングされたポリシリコン又は金属を用いて形成される。この場合、第６導電膜１８２は、第５コンタクトホール１７９の内部に突出したエッチング阻止膜１６３上に形成されるので、第４パッド１５７に隣接した部分では、第６導電膜１８２も第５コンタクトホール１７９の内部に突出するように形成される。このような第６導電膜１８２の突出部によってストレージ電極パターン１８８の下部の構造的安定性がより増加し、このようなストレージ電極パターン１８８及び補償部材１７６を含むストレージ電極１９０は、顕著に向上された構造的安定性を有することになる。
【００７５】
第５コンタクトホール１７９を満たしながら第６導電膜１８２上に酸化物からなる犠牲膜１８５を形成する。犠牲膜１８５は、ストレージ電極１９０を形成するためのストレージノード分離工程及び後続するエッチング工程時にストレージ導電膜パターン１８８を保護し、ストレージ電極１９０を形成する間に除去される。犠牲膜１８５は、ＢＰＳＧ、ＵＳＧ、ＰＳＧ、ＴＥＯＳ、又はＨＤＰ−ＣＶＤ酸化物を用いて形成される。本発明の他の実施例によると、犠牲膜１８５の上部を化学機械的研磨工程、エッチバック工程、又はこれらを組合した工程を用いて平坦化させることができる。
【００７６】
図２３及び図２４は、補償部材１７６及びストレージ導電膜パターン１８８を形成する段階を説明するための断面図である。
【００７７】
図２３及び図２４を参照すると、化学機械的研磨工程、エッチバック工程、又はこれらを組合した工程を通じて、モールド膜１６６が露出するまで犠牲膜１８５、第６導電膜１８２、ストレージノードマスク１６９、及び第３スペーサ１７５を除去する。これにより、第５コンタクトホール１７９内にストレージ導電膜パターン１８８、及び犠牲膜パターン１８５ａが形成される。又、第３スペーサ１７５の上部が除去されるにつれて、ストレージ導電膜パターン１８８の外側上部に補償部材１７６が形成される。犠牲膜パターン１８５ａは、後続する一連のエッチング工程の間、ストレージ導電膜パターン１８８を保護し、補償部材１７６は、後続するエッチング工程の間、ストレージ導電膜パターン１８８が損傷されても、ストレージ電極１９０の電気的特性には影響を及ぼさないようにストレージ電極１９０の上部を補強する役割を果たす。又、補償部材１７６は、ストレージ電極１９０の下部に形成される突出部と共にストレージ電極１９０の構造的安定性を改善させる。
【００７８】
本実施例において、補償部材１７６はシリンダー型ストレージ導電膜パターン１８８の外側上部を囲むリング型構造物の形状を有する。即ち、補償部材１７６は、ストレージ導電膜パターン１８８の上部直径より大きい直径を有するリング形状のシリンダー形状を有するストレージ導電膜パターン１８８の外側上部に形成される。
【００７９】
一方、補償部材１７６は、ストレージ導電膜パターン１８８とは別に形成されるが、ストレージ導電膜パターン１８８と補償部材１７６は、ほぼ同一の物質を用いて形成されるので、補償部材１７６とストレージ導電膜パターン１８８は一体で形成される。即ち、ドーピングされたポリシリコン又は金属からなる補償部材１７６上にドーピングされたポリシリコン又は金属からなるストレージ導電膜パターン１８８を形成するので、ストレージ導電膜パターン１８８が補償部材１７６とほぼ一体で形成される。従って、後続する多くの段階のエッチング及び蒸着工程の間、ストレージ導電膜パターン１８８が補償部材１７６と分離されない。
【００８０】
図２５及び図２６は、モールド膜１６６及び犠牲膜パターン１８５ａを部分的に除去する段階を説明するための断面図である。
【００８１】
図２５及び図２６を参照すると、ドライエッチング工程又はウェットエッチング工程でモールド膜１６６及び犠牲膜パターン１８５ａの上部を一次的に除去する。この場合、補償部材１７６及びストレージ導電膜パターン１８８は、酸化物からなるモールド膜１６６及び犠牲膜パターン１８５ａに対してエッチング選択比を有するので、モールド膜１６６及び犠牲膜パターン１８５ａを部分的に除去する間にエッチングされない。
【００８２】
好ましくは、モールド膜１６６及び犠牲膜パターン１８５ａは、フッ化水素（ＨＦ）及び水蒸気（Ｈ２Ｏ）を含む第１エッチングガスを用いるドライエッチング工程でエッチングした後、四フッ化炭素（ＣＦ４）及び酸素（Ｏ２）を含む第２エッチングガスを用いて部分的にエッチングする。このような第２エッチングガスに対するポリシリコンと酸化物との間のエッチング選択比は約５０：１程度なので、モールド膜１６６及び犠牲膜パターン１８５ａを部分的に除去する間、ストレージ導電膜パターン１８８及び補償部材１７６もある程度はエッチングされる。しかし、前述したように、補償部材１７６によってストレージ導電膜パターン１８８のエッチング損失を補充できるので、ストレージ電極１９０の上部が薄くなることを防止することができる。
【００８３】
図２７及び図２８は、一次除去されたモールド膜１６６ａ及び犠牲膜パターン１８５ｂを二次的に除去する段階を説明するための断面図である。
【００８４】
図２７及び図２８を参照すると、部分的にエッチングされたモールド膜１６６ａ及び犠牲膜パターン１８５ｂをドライエッチング工程又はウェットエッチング工程で二次的にエッチングして、補償部材１７６を含むストレージ導電膜パターン１８８の中央部まで露出させる。
【００８５】
好ましくは、一次エッチングされたモールド膜１６６ａ及び犠牲膜パターン１８５ｂは、前記第１及び第２エッチングガスを順次に用いるドライエッチング工程でエッチングされる。この場合、ストレージ導電膜パターン１８８及び補償部材１７６も微細な量だけ共にエッチングされるが、ストレージ導電膜パターン１８８の外側上部に補償部材１７６が存在するので、ストレージ導電膜パターン１８８のエッチング損失を補償することができる。
【００８６】
図２９及び図３０は、ストレージ電極１９０を形成する段階を説明するための断面図である。
【００８７】
図２９及び図３０を参照すると、二次エッチングされたモールド膜１６６ｂ及び犠牲膜パターン１８５ｃを完全に除去して、第４パッド１５７及び第１パッド１３３を通じて第１コンタクト領域１２１に電気的に連結されるストレージ電極１９０を完成する。同様に、モールド膜１６６ｂ及び犠牲膜パターン１８５ｃは、前記第１及び第２エッチングガスを順次に用いるドライエッチング工程で除去される。この場合、補償部材１７６の底面は、部分的にストレージ導電膜パターン１８８により支持される一方、補償部材１７６の側面は、ストレージ導電膜パターン１８８に付着されるので、補償部材１７６がストレージ導電膜パターン１８８から離脱されず、ストレージ導電膜パターン１８８に安定的に固定される。これにより、前述した数回のエッチング工程を経る間、ストレージ導電膜パターン１８８及び補償部材１７６を含むストレージ電極１９０は、その上部が薄くならず、構造的に安定に形成される。
【００８８】
本実施例において、数回のエッチング工程を通じてストレージ電極１９０を形成するので、ストレージ電極１９０の中央部が上部及び下部に対して若干薄い厚さを有することになる。従って、ストレージ電極１９０が薄い厚さを有する上部によって撓むボーイング現象を防止することができるので、ストレージ電極１９０の構造的安定性を改善できる。例えば、補償部材１７６を含むストレージ電極１９０の上部が３回のエッチング工程に露出して第１厚さを有する場合、２回のエッチング工程に露出するストレージ電極１９０の中央部は、補償部材１７６がないので、前記第１厚さに対して相対的に薄い第２厚さを有することになり、１回のエッチング工程に露出するストレージ電極１９０の下部は、前記第１厚さとほぼ同じ第３厚さを有することになる。
【００８９】
図３１及び図３２は、キャパシタ２００を形成する段階を説明するための断面図である。
【００９０】
図３１及び図３２を参照すると、前述したように、補償部材１７６及びストレージ導電膜パターン１８８を含むストレージ電極１９０上に誘電膜１９３及びプレート電極１９６を順次に形成してキャパシタ２００を完成する。続けて、図示していないが、キャパシタ２００上に上部配線との電気的絶縁のための第５層間絶縁膜を形成した後、前記第５層間絶縁膜上に上部配線を形成して半導体装置を完成する。
【００９１】
図３３乃至図４８は、本発明の他の実施例による半導体装置の製造方法を説明するための断面図である。図３３、図３５、図３７、図３９、図４１、図４３、図４５、及び図４７は、それぞれ半導体装置をビットライン方向に沿って切断した断面図であり、図３４、図３６、図３８、図４０、図４２、図４４、図４６、及び図４８は、それぞれ半導体装置をワードライン方向に沿って切断した断面図である。図３３乃至図４８において、図９乃至図１４と同じ部材には同じ参照番号を付与する。又、エッチング阻止膜１６３の形成までの製造工程は、図９乃至図１４を参照して説明した工程と同じなので、これについての説明は省略する。
【００９２】
図３３及び図３４は、半導体基板１００の上部に第１乃至第３モールド膜２０３、２０６、２０９、ストレージノードマスク２１２、及び開口２１５を形成する状態を説明するための段階を説明するための断面図である。
【００９３】
図３３及び図３４を参照すると、第４層間絶縁膜１６０及びエッチング阻止膜１６３が形成された半導体基板１００上に酸化物からなる第１モールド膜２０３を形成する。この場合、第１モールド膜２０３は、不純物が第１濃度でドーピングされた酸化物を用いて形成する。例えば、第１モールド膜２０３は、ホウ素（Ｂ）又はリン（Ｐ）等の不純物がドーピングされたＢＰＳＧ又はＰＳＧを用いて形成する。
【００９４】
第１モールド膜２０３上に不純物が第２濃度でドーピングされた酸化物を用いて第２モールド膜２０６を形成する。例えば、第２モールド膜２０６は、ホウ素又はリンが第２濃度でドーピングされたＢＰＳＧ又はＰＳＧ等を用いて形成される。ここで、第２モールド膜２０６は、第１モールド膜２０３の不純物濃度に対して高い不純物濃度を有する。これにより、後述するように、第１モールド膜２０３が第２モールド膜２０６に対してフッ化水素を含むエッチング液又は水酸化アンモニウム（ＮＨ４ＯＨ）、過酸化水素（Ｈ２Ｏ２）、及び脱イオン水を含むエッチング液に対して速い速度でエッチングされる。
【００９５】
第２モールド膜２０６上には、不純物がドーピングされない酸化物からなる第３モールド膜２０９が形成される。例えば、第３モールド膜２０９は、ＵＳＧ、ＴＥＯＳ、又はＨＤＰ−ＣＶＤ酸化物を用いて形成される。又、第３モールド膜２０９は、ホウ素又はリンが第３濃度でドーピングされたＢＰＳＧ又はＰＳＧを用いて形成することができる。この場合、第３モールド膜２０９は第２モールド膜２０６の濃度に対して高い不純物濃度を有する。同様に、第２モールド膜２０６は、第３モールド膜２０９に対してフッ化水素を含むエッチング液又は水酸化アンモニウム、過酸化水素、及び脱イオン水を含むエッチング液に対して速い速度でエッチングされる。
【００９６】
本実施例において、第１乃至第３モールド膜２０３、２０６、２０９がそれぞれ異なる不純物濃度を有するので、第１乃至第３モールド膜２０３、２０６、２０９は、それぞれフッ化水素を含むエッチング液又は水酸化アンモニウム、過酸化水素、及び脱イオン水を含むエッチング液に対してそれぞれ異なるエッチング速度でエッチングされる。即ち、前記エッチング液に対して、不純物濃度によって第１モールド膜２０３が第２モールド膜２０６より速くエッチングされ、又、第２モールド膜２０６が第３モールド膜２０９より速くエッチングされる。これにより、後述するように、下部から直径が減少するピラミッド型断面を有する第４コンタクトホール２２１（図３７及び図３８参照）が形成される。
【００９７】
第３モールド膜２０９上に、酸化物と異なるエッチング選択比を有する物質を用いて、ストレージノードマスク２１２を形成する。例えば、ストレージノードマスク２１２は、ポリシリコン又はドーピングされたポリシリコンを用いて形成する。ストレージノードマスク２１２は、第３モールド膜２０９上に第３マスク層を形成した後、フォトリソグラフィ工程で第３マスク層をパターニングして形成する。
【００９８】
ストレージノードマスク２１２をエッチングマスクとして用いて、第３モールド膜２０９を部分的にエッチングして、第２モールド膜２０６を露出させる開口２１５を形成する。この場合、開口２１５は、第３モールド膜２０９のうちの下に第４パッド１５７及び第１パッド１３３が位置する部分に形成される。
【００９９】
図３５及び図３６は、第３スペーサ２１８を形成する段階を説明するための断面図である。
【０１００】
図３５及び図３６を参照すると、第３モールド膜２０９に形成された開口２１５の内壁、露出した第２モールド膜２０６、及びストレージノードマスク２１２上に第５導電膜を形成する。前記第５導電膜は、ポリシリコン、ドーピングされたポリシリコン、又は金属を用いて形成する。
【０１０１】
フォトリソグラフィ工程で前記第５導電膜を異方性エッチングして、開口２１５の側壁に第３スペーサ２１８を形成する。第３スペーサ２１８は、自己整列方式で第４コンタクトホール２２１を形成すると同時に、後にストレージ電極２２７の構造的特性及び電気的特性を向上させる補償部材２１９で形成される。
【０１０２】
図３７及び図３８は、第４コンタクトホール２２１及び補償部材２１９を形成する段階を説明するための断面図である。
【０１０３】
図３７及び図３８を参照すると、ストレージノードマスク２１２をエッチングマスクとして用いて、第３モールド膜２０９、第２モールド膜２０６、第１モールド膜２０３、エッチング阻止膜１６３、及び第４層間絶縁膜１６０を部分的にエッチングして、第４パッド１５７を露出させる第４コンタクトホール２２１を形成する。ここで、第２モールド膜２０６が第３モールド膜２０９に対して速くエッチングされ、第１モールド膜２０３が第２モールド膜２０６に対して速くエッチングされるので、第２ストレージノードコンタクトホールである第４コンタクトホール２２１は、下部に行くほど直径が増加するピラミッド型構造を有する。即ち、第４コンタクトホール２２１は、上部の直径（ＤＵ）より中央部の直径（ＤＭ）がより広く、中央部（ＤＭ）の直径より下部直径（ＤＬ）がより広いピラミッド型シリンダーの構造で形成される。このような構造を有する第４コンタクトホール２２１内にストレージ電極２２７を形成するので、ストレージ電極２２７も上部に行くほど直径が減少するピラミッド型シリンダーの構造を有する。
【０１０４】
第４コンタクトホール２２１を形成した後、ストレージノードマスク２１２及び第３スペーサ２１８の上部をエッチングする。従って、ストレージノードマスク２１２が完全に除去される一方、第４コンタクトホール２２１の上部内壁に補償部材２１９が形成される。
【０１０５】
図３９及び図４０は、ストレージ導電膜パターン２２３及び犠牲膜２２４を形成する段階を説明するための断面図である。
【０１０６】
図３９及び図４０を参照すると、前記ピラミッド型シリンダーの構造を有する第４コンタクトホール２２１の内壁、露出する第４パッド１５７、及び第３モールド膜２０９上に第６導電膜を形成した後、前記第６導電膜をパターニングして第４コンタクトホール２２１の内壁及び第４パッド１５７上にストレージ導電膜パターン２２３を形成する。この場合、ストレージ導電膜パターン２２３は、第４コンタクトホール２２１の中央部及び下部内壁上に形成されると同時に、補償部材２１９上に形成される。従って、補償部材２１９は、その側壁がストレージ導電膜パターン２２３に付着され、その底面がストレージ導電膜パターン２２３により安定的に支持される。
【０１０７】
酸化物を用いてストレージ導電膜パターン２２３が形成された第４コンタクトホール２２１を満たす犠牲膜２２４を形成する。犠牲膜２２４は、ＢＰＳＧ、ＰＳＧ、ＵＳＧ、ＳＯＧ、ＴＥＯＳ、又はＨＤＰ−ＣＶＤ酸化物を用いて形成する。本発明の他の実施例によると、犠牲膜２２４は、下部、中央部、及び上部が互いに異なる不純物濃度を有するＢＰＳＧ又はＰＳＧを用いて形成することができる。即ち、犠牲膜２２４の下部は、第１モールド膜２０３と同様に第１不純物濃度を有するＢＰＳＧやＰＳＧで構成され、犠牲膜２２４の中央部は、第２モールド膜２０６と同じ第２不純物濃度を有するＢＰＳＧやＰＳＧからなる。又、犠牲膜２２４の上部は、第３モールド膜２０９のように不純物がドーピングされない酸化物や第３不純物濃度を有するＢＰＳＧ又はＰＳＧを用いて形成する。
【０１０８】
図４１及び図４２は、第３モールド膜２０９を除去する段階を説明するための断面図である。
【０１０９】
図４１及び図４２を参照すると、フッ化水素ガス及び水蒸気を含む第１エッチングガスを用いて、ドライエッチング工程で第３モールド膜２０９を除去する。その後、四フッ化炭素及び酸素を含む第２エッチングガスを用いて第３モールド膜２０９を完全に除去する。この際、補償部材２１９及びストレージ導電膜パターン２２３も若干エッチングされる。しかし、前述したように、このようなストレージ導電膜パターン２２３のエッチング損失は、補償部材２１９により充分に補償される。又、犠牲膜２２４の上部も第３モールド膜２０９と共に除去され、シリンダー型ストレージ導電膜パターン２２３の内部に第１犠牲膜パターン２２４ａが残留する。
【０１１０】
図４３及び図４４は、第２モールド膜２０６を除去する段階を説明するための断面図である。
【０１１１】
図４３及び図４４を参照すると、前記第１エッチングガス及び第２エッチングガスを用いるドライエッチング工程で第２モールド膜２０６を除去する。第２モールド膜２０６が除去されるにつれて、補償部材２１９を含むストレージ導電膜パターン２２３は、上部及び下部が大体にピラミッド構造で形成される。この場合、シリンダー型ストレージ導電膜パターン２２３の内部に位置する第１犠牲膜パターン２２４ａも部分的に除去され、ストレージ導電膜パターン２２３の内側下部に第２犠牲膜パターン２２４ｂが残留することになる。
【０１１２】
図４５及び図４６は、ストレージ電極２２７を形成する段階を説明するための断面図である。
【０１１３】
図４５及び図４６を参照すると、前記第１及び第２エッチングガスを用いるドライエッチング工程を通じて、第１モールド膜２０３及び第２犠牲膜パターン２２４ｂを完全に除去して、ピラミッド構造のストレージ導電膜パターン２２３を含むストレージ電極２２７を完成する。この場合、ストレージ導電膜パターン２２３の外側上部には、補償部材２１９が位置することになる。
【０１１４】
本実施例によると、互いに異なるエッチング選択比を有する第１乃至第３モールド膜２０３、２０６、２０９を用いて、上部に行くほどその直径が減少するピラミッド型シリンダーストレージ電極２２７を形成できるので、ストレージ電極２２７の構造的安定性を顕著に向上させることができる。又、数回のエッチング工程が進行される間、補償部材２１９がストレージ導電膜パターン２２３のエッチング損失を補償するので、ストレージ電極２２７の電気的特性を改善できる。これにより、キャパシタ２４０が高い縦横比（ａｓｐｅｃｔ  ｒａｔｉｏ）を有する場合でも、キャパシタ２４０の構造的安定性が向上されキャパシタ２４０が倒れる現象を防止することができる。又、数回のエッチング工程を行っても、ストレージ電極２２７、特にストレージ電極２２７の上部厚さが減少されないので、キャパシタ２４０の電気的特性を同時に向上させることができる。
【０１１５】
図４７及び図４８は、キャパシタ２４０を形成する段階を説明するための断面図である。
【０１１６】
図４７及び図４８を参照すると、補償部材２１９及びストレージ導電膜パターン２２３を含むストレージ電極２２７上に、誘電膜２３０及びプレート電極２３４を順次に形成して、キャパシタ２４０を完成する。その後、キャパシタ２４０上に上部配線との電気的絶縁のための第５層間絶縁膜を形成した後、前記第５層間絶縁膜上に上部配線を形成して半導体装置を完成する。
【０１１７】
図４９乃至図５８は、本発明の更に他の実施例による半導体装置の製造方法を説明するための断面図である。図４９、図５１、図５３、図５５、及び図５７は、それぞれ半導体装置をビットライン方向に沿って切断した断面図であり、図５０、図５２、図５４、図５６、及び図５８は、それぞれ半導体装置をワードライン方向に沿って切断した断面図である。図４９乃至図５８において、図９乃至図１４と同じ部材には同じ参照番号を付与する。又、エッチング阻止膜１６３の形成までの工程は、前述したものと同じなので、これについての説明は省略する。
【０１１８】
図４９及び図５０は、開口２６２及び第３スペーサ２６５を形成する段階を説明するための断面図である。
【０１１９】
図４９及び図５０を参照すると、エッチング阻止膜１６３が形成された半導体基板１００上に、酸化物からなる第１モールド膜２５３を形成する。例えば、第１モールド膜２５３は、ホウ素又はリンのような不純物が第１濃度でドーピングされたＢＰＳＧ又はＰＳＧを用いて形成する。
【０１２０】
第１モールド膜２５３上に不純物が第２濃度でドーピングされた酸化物を用いて、第２モールド膜２５６を形成する。例えば、第２モールド膜２５６は、ホウ素又はリンが第２濃度でドーピングされたＢＰＳＧ又はＰＳＧ等を用いて形成される。第２モールド膜２５６は、第１モールド膜２５３の不純物濃度に対して高い不純物濃度を有する。これにより、第１モールド膜２５３が第２モールド膜２５６に対して、フッ化水素を含むエッチング液又は水酸化アンモニウム、過酸化水素、及び脱イオン水を含むエッチング液に対して速い速度でエッチングされる。
【０１２１】
第２モールド膜２５６上に不純物がドーピングされない酸化物からなる第３モールド膜２５９を形成する。例えば、第３モールド膜２５９は、ＵＳＧ、ＴＥＯＳ、又はＨＤＰ−ＣＶＤ酸化物を用いて形成される。又、第３モールド膜２５９は、ホウ素又はリンが第３濃度でドーピングされたＢＰＳＧ又はＰＳＧを用いて形成することができる。ここで、第３モールド膜２５９は、第２モールド膜２５６の濃度に対して、高い不純物濃度を有する。従って、第２モールド膜２５６は、第３モールド膜２５９に対してフッ化水素を含むエッチング液又は水酸化アンモニウム、過酸化水素、及び脱イオン水を含むエッチング液に対して、速い速度でエッチングされる。
【０１２２】
前述したように、第１乃至第３モールド膜２５３、２５６、２５９がそれぞれ異なる不純物濃度を有することにより、第１乃至第３モールド膜２５３、２５６、２５９は、フッ化水素を含むエッチング液又は水酸化アンモニウム、過酸化水素、及び脱イオン水を含むエッチング液に対して、それぞれ異なるエッチング速度でエッチングされる。即ち、前述したエッチング液に対して、不純物濃度によって第１モールド膜２５３が第２モールド膜２５６より速くエッチングされ、又、第２モールド膜２５６が第３モールド膜２５９より速くエッチングされる。これにより、下部から直径が減少するピラミッド型断面を有する第４コンタクトホール２６８が形成される。
【０１２３】
フォトリソグラフィ工程で第３モールド膜２５９を部分的にエッチングして、第２モールド膜２５６を露出させる開口２６２を形成する。この際、開口２６２は、第３モールド膜２５９のうちの下に第４パッド１５７及び第１パッド１３３が位置する部分に形成される。
【０１２４】
第３モールド膜２５９に形成された開口２６２の内壁及び露出した第２モールド膜２５６上に第５導電膜を形成する。前記第５導電膜は、ポリシリコン、ドーピングされたポリシリコン、又は金属を用いて形成する。
【０１２５】
フォトリソグラフィ工程で前記第５導電膜を異方性エッチングして、開口２６２の側壁に第３スペーサ２６５を形成する。このような第３スペーサ２６５に対して第４コンタクトホール２６８が自己整列方式で形成される。本実施例において、第３スペーサ２６５に対して追加的な工程を進行せず、第３スペーサ２６５がすぐ補償部材２６５として機能するので、補償部材２６５を形成するための工程を簡略化させることができる。
【０１２６】
図５１及び図５２は、第４コンタクトホール２６８及びストレージ導電膜パターン２７２を形成する段階を説明するための断面図である。
【０１２７】
図５１及び図５２を参照すると、フォトリソグラフィ工程を用いて第３モールド膜２５９、第２モールド膜２５６、第１モールド膜２５３、エッチング阻止膜１６３、及び第４層間絶縁膜１６０を部分的にエッチングして、第４パッド１５７を露出させる第４コンタクトホール２６８を形成する。この場合、第２モールド膜２５６が第３モールド膜２５９に対して速くエッチングされ、第１モールド膜２５３が第２モールド膜２５６に対して、速くエッチングされるので、第２ストレージノードコンタクトホールである第４コンタクトホール２６８は、下部に行くほど直径が増加するピラミッド型構造を有する。即ち、第４コンタクトホール２６８は、上部の直径より中央部の直径がより広く、中央部の直径より下部直径がより広いピラミッド型シリンダー構造で形成される。このような第４コンタクトホール２６８内にストレージ電極２７５を形成するので、ストレージ電極２７５も上部に行くほど、直径が減少するピラミッド型シリンダー構造を有する。
【０１２８】
第４コンタクトホール２６８の内壁、露出した第４パッド１５７、及び第３モールド膜２５９上に第６導電膜を形成した後、前記第６導電膜をパターニングして、第４コンタクトホール２６８の内壁、及び第４パッド１５７上にストレージ導電膜パターン２７２を形成する。この際、ストレージ導電膜パターン２７２は、第４コンタクトホール２６８の中央部及び下部内壁上に形成されると同時に、補償部材２６５上に形成される。これにより、補償部材２６５は、その側壁がストレージ導電膜パターン２７２に付着される一方、その底面がストレージ導電膜パターン２７２により支持されるので安定的に形成される。
【０１２９】
図５３及び図５４は、第３モールド膜２５９を除去する段階を説明するための断面図である。
【０１３０】
図５３及び図５４を参照すると、フッ化水素ガス及び水蒸気を含む第１エッチングガスを用いて、ドライエッチング工程で第３モールド膜２５９を除去する。その後、四フッ化炭素及び酸素を含む第２エッチングガスを用いて、第３モールド膜２５９を完全に除去する。この際、補償部材２６５及びストレージ導電膜パターン２７２も若干エッチングされる。同様に、前述したように、ストレージ導電膜パターン２７２のエッチング損失は、補償部材２６５により充分に補償される。
【０１３１】
図５５及び図５６は、第２モールド膜２５６を除去する段階を説明するための断面図である。
【０１３２】
図５５及び図５６を参照すると、前述した第１エッチングガス及び第２エッチングガスを用いるドライエッチング工程で第２モールド膜２５６を除去する。第２モールド膜２５６が除去されるにつれて、補償部材２６５を含むストレージ導電膜パターン２７２は、上部及び下部が大体にピラミッド構造で形成される。
【０１３３】
図５７及び図５８は、キャパシタ２９０を形成する段階を説明するための断面図である。
【０１３４】
図５７及び図５８を参照すると、前記第１及び第２エッチングガスを用いるドライエッチング工程を通じて、第１モールド膜２５３を完全に除去してピラミッド構造のストレージ導電膜パターン２７２を含むストレージ電極２７５を完成する。ここで、ストレージ導電膜パターン２７２の外側上部には、補償部材２６５が位置する。前述したように、互いに異なるエッチング選択比を有する第１乃至第３モールド膜２５３、２５６、２５９を用いて、上部に行くほどその直径が減少するピラミッド型シリンダーストレージ電極２７５を形成することができるので、ストレージ電極２７５の構造的安定性を顕著に向上させることができる。又、数回のエッチング工程が進行される間、補償部材２６５がストレージ導電膜パターン２７２のエッチング損失を補償するので、ストレージ電極２７５の電気的特性を改善できる。これにより、キャパシタ２９０の構造的安定性及び電気的特性を同時に向上させることができる。
【０１３５】
補償部材２６５及びストレージ導電膜パターン２７２を含むストレージ電極２７５上に、誘電膜２７８及びプレート電極２８１を順次に形成してキャパシタ２９０を完成する。その後、キャパシタ２９０上に上部配線との電気的絶縁のための第５層間絶縁膜を形成した後、前記第５層間絶縁膜上に上部配線を形成して半導体装置を完成する。
【産業上の利用可能性】
【０１３６】
前述したように、本発明によると、補償部材を通じてピラミッド型ストレージ電極を形成するエッチング工程の間、ストレージ電極の損失、特にストレージ電極上部の損失を補償できるので、ストレージ電極の構造的安定性が低下することを防止できる。
【０１３７】
又、ピラミッド型構造を有するキャパシタを具現するために、補償部材がストレージ電極の外側上部に提供されるので、適切な厚さを有するストレージ電極を形成できるので、このようなストレージ電極を具備するキャパシタの電気的特性を改善することができる。
【０１３８】
更に、所望する水準の機械的安定性及び電気的特性を有するキャパシタを製造できるので、このようなキャパシタを含む半導体装置の信頼性及び半導体製造工程の歩留まりを向上させることができる。
【０１３９】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【０１４０】
【図１】従来のシリンダー型キャパシタの製造方法を説明するための断面図である。
【図２】従来のシリンダー型キャパシタの製造方法を説明するための断面図である。
【図３】従来のシリンダー型キャパシタの製造方法を説明するための断面図である。
【図４】従来のシリンダー型キャパシタの製造方法を説明するための断面図である。
【図５】従来の積層型キャパシタの製造方法を説明するための断面図である。
【図６】従来の積層型キャパシタの製造方法を説明するための断面図である。
【図７】従来の積層型キャパシタの製造方法を説明するための断面図である。
【図８】従来の積層型キャパシタの製造方法を説明するための断面図である。
【図９】本発明の一実施例による半導体装置の製造方法を説明するための断面図である。
【図１０】本発明の一実施例による半導体装置の製造方法を説明するための断面図である。
【図１１】本発明の一実施例による半導体装置の製造方法を説明するための断面図である。
【図１２】本発明の一実施例による半導体装置の製造方法を説明するための断面図である。
【図１３】本発明の一実施例による半導体装置の製造方法を説明するための断面図である。
【図１４】本発明の一実施例による半導体装置の製造方法を説明するための断面図である。
【図１５】本発明の一実施例による半導体装置の製造方法を説明するための断面図である。
【図１６】本発明の一実施例による半導体装置の製造方法を説明するための断面図である。
【図１７】本発明の一実施例による半導体装置の製造方法を説明するための断面図である。
【図１８】本発明の一実施例による半導体装置の製造方法を説明するための断面図である。
【図１９】本発明の一実施例による半導体装置の製造方法を説明するための断面図である。
【図２０】本発明の一実施例による半導体装置の製造方法を説明するための断面図である。
【図２１】本発明の一実施例による半導体装置の製造方法を説明するための断面図である。
【図２２】本発明の一実施例による半導体装置の製造方法を説明するための断面図である。
【図２３】本発明の一実施例による半導体装置の製造方法を説明するための断面図である。
【図２４】本発明の一実施例による半導体装置の製造方法を説明するための断面図である。
【図２５】本発明の一実施例による半導体装置の製造方法を説明するための断面図である。
【図２６】本発明の一実施例による半導体装置の製造方法を説明するための断面図である。
【図２７】本発明の一実施例による半導体装置の製造方法を説明するための断面図である。
【図２８】本発明の一実施例による半導体装置の製造方法を説明するための断面図である。
【図２９】本発明の一実施例による半導体装置の製造方法を説明するための断面図である。
【図３０】本発明の一実施例による半導体装置の製造方法を説明するための断面図である。
【図３１】本発明の一実施例による半導体装置の製造方法を説明するための断面図である。
【図３２】本発明の一実施例による半導体装置の製造方法を説明するための断面図である。
【図３３】本発明の他の実施例による半導体装置の製造方法を説明するための断面図である。
【図３４】本発明の他の実施例による半導体装置の製造方法を説明するための断面図である。
【図３５】本発明の他の実施例による半導体装置の製造方法を説明するための断面図である。
【図３６】本発明の他の実施例による半導体装置の製造方法を説明するための断面図である。
【図３７】本発明の他の実施例による半導体装置の製造方法を説明するための断面図である。
【図３８】本発明の他の実施例による半導体装置の製造方法を説明するための断面図である。
【図３９】本発明の他の実施例による半導体装置の製造方法を説明するための断面図である。
【図４０】本発明の他の実施例による半導体装置の製造方法を説明するための断面図である。
【図４１】本発明の他の実施例による半導体装置の製造方法を説明するための断面図である。
【図４２】本発明の他の実施例による半導体装置の製造方法を説明するための断面図である。
【図４３】本発明の他の実施例による半導体装置の製造方法を説明するための断面図である。
【図４４】本発明の他の実施例による半導体装置の製造方法を説明するための断面図である。
【図４５】本発明の他の実施例による半導体装置の製造方法を説明するための断面図である。
【図４６】本発明の他の実施例による半導体装置の製造方法を説明するための断面図である。
【図４７】本発明の他の実施例による半導体装置の製造方法を説明するための断面図である。
【図４８】本発明の他の実施例による半導体装置の製造方法を説明するための断面図である。
【図４９】本発明の更に他の実施例による半導体装置の製造方法を説明するための断面図である。
【図５０】本発明の更に他の実施例による半導体装置の製造方法を説明するための断面図である。
【図５１】本発明の更に他の実施例による半導体装置の製造方法を説明するための断面図である。
【図５２】本発明の更に他の実施例による半導体装置の製造方法を説明するための断面図である。
【図５３】本発明の更に他の実施例による半導体装置の製造方法を説明するための断面図である。
【図５４】本発明の更に他の実施例による半導体装置の製造方法を説明するための断面図である。
【図５５】本発明の更に他の実施例による半導体装置の製造方法を説明するための断面図である。
【図５６】本発明の更に他の実施例による半導体装置の製造方法を説明するための断面図である。
【図５７】本発明の更に他の実施例による半導体装置の製造方法を説明するための断面図である。
【図５８】本発明の更に他の実施例による半導体装置の製造方法を説明するための断面図である。
【符号の説明】
【０１４１】
１００    半導体基板
１０３    素子分離膜
１０６    ゲート酸化膜パターン
１０９    ゲート導電膜パターン
１１２    ゲートマスク
１１５    第１スペーサ
１１８    ゲート構造物
１２１    第１コンタクト領域
１２４    第２コンタクト領域
１２７    ワードライン
１３０    第１層間絶縁膜
１３３    第１パッド
１３６    第２パッド
１３９    第２層間絶縁膜
１４２    第３層間絶縁膜
１４５    ビットライン導電膜パターン
１４８    ビットラインマスク
１５１    第２スペーサ
１５４    ビットライン
１５７    第４パッド
１６０    第４層間絶縁膜
１６３    エッチング阻止膜
１６６    モールド膜
１６９、２１２    ストレージノードマスク
１７２、２１５、２６２    開口
１７５、２１８、２６５    第３スペーサ
１７６、２１９    補償部材
１７８、２２１、２６８    第４コンタクトホール
１７９    第５コンタクトホール
１８５、２２４    犠牲膜
１８８、２２３、２７２    ストレージ電極パターン
１９０、２２７、２７５    ストレージ電極
１９３、２３０、２７８    誘電膜
１９６、２３４、２８１    プレート電極
２００、２４０、２９０    キャパシタ
２０３、２５３    第１モールド膜
２０６、２５６    第２モールド膜
２０９、２５９    第３モールド膜
【図１】
2005159363.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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