(57)【要約】【課題】高密度・高速書き換え可能なメモリセルで且つ書込消去単位の小さい或いは任意に設定できる自由度の高い不揮発性半導体記憶装置を提供する。【解決手段】行方向に配列される複数のワード線WLと、ワード線と直交する列方向に配列されるビット線DQと、列方向に配列され、かつ複数のワード線のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタと、メモリセルトランジスタの内、電荷蓄積層に電荷を注入することでエンハンスメントモードのトランジスタを形成して、選択ゲートとして機能するメモリセルトランジスタ列MSGm,MSGnとを備える。配列されたメモリセルトランジスタを選択する、第1の選択トランジスタ、第2の選択トランジスタのいずれか一方或いは両方が、選択ゲートとして機能するメモリセルトランジスタによって形成されていてもよい。【選択図】      図2
2005071558.tif 000002
【特許請求の範囲】
【請求項１】
行方向に配列される複数のワード線と、
該ワード線と直交する列方向に配列されるビット線と、
前記列方向に配列され、かつ前記複数のワード線のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタと、
前記電荷蓄積層を有するメモリセルトランジスタの内、接続された前記ワード線に対して、選択ゲート機能化制御信号を印加して、前記電荷蓄積層に電荷を注入することでエンハンスメントモードのトランジスタを形成して選択ゲートとして機能するメモリセルトランジスタと、
前記選択ゲートとして機能するメモリセルトランジスタに接続された前記ワード線に対して接続され、前記選択ゲート機能化制御信号を発生する選択ゲート機能化制御回路
とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリセルトランジスタの配列の一端側に、前記列方向に隣接して配置され、前記配列されたメモリセルトランジスタを選択する、第1の選択トランジスタと、
該第1の選択トランジスタのゲートに接続された第1の選択ゲート配線とを備えることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリセルトランジスタの配列の一端側に、前記列方向に隣接して配置され、前記配列されたメモリセルトランジスタを選択する、複数本直列している選択トランジスタを備え、前記選択トランジスタの内のメモリセル側の選択トランジスタの閾値がその外側の選択トランジスタより低いか同じであることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリセルトランジスタの配列の他端側に、前記列方向に隣接して配置され、前記配列されたメモリセルトランジスタを選択する第2の選択トランジスタと、
該第2の選択トランジスタのゲートに接続された第2の選択ゲート配線
とを更に備えることを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記第1の選択トランジスタ、前記第2の選択トランジスタのいずれか一方或いは両方が、選択ゲートとして機能するメモリセルトランジスタによって形成されることを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項６】
前記列方向に配列され、かつ前記複数のワード線のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタの内、互いに離隔した2個のメモリセルトランジスタを
選択ゲートとして機能するメモリセルトランジスタとして構成したことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項７】
前記列方向に配列され、かつ前記複数のワード線のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタの内、互いに離隔した複数個のメモリセルトランジスタを選択ゲートとして機能するメモリセルトランジスタとして構成したことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項８】
前記メモリセルトランジスタは前記列方向に複数個互いに直列接続されたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項９】
前記メモリセルトランジスタは前記列方向に複数個接続されたメモリセルストリングを構成することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項１０】
前記メモリセルストリングはNAND構造を構成することを特徴とする請求項９記載の不揮発性半導体記憶装置。
【請求項１１】
メモリセルアレイブロックをフラッシュ消去した後、NANDストリング内のn番目の選択ゲートとして機能するメモリセルに電子注入する手順と、
前記NANDストリングの内、n+1番目から最後までのメモリセルをメモリセルとして認識し、順番に又はランダムにプログラムする手順と、
前記NANDストリングの内、n番目からビット線側のメモリセルトランジスタをONにし、ビット線から前記選択ゲートとして機能するメモリセルに低電位のビット線電圧を初期設定し、非選択メモリセルに高電位のビット線電圧を転送する手順と、
前記選択ゲートとして機能するメモリセルにカットオフ電圧を印加し、ソース線を低電位とする手順と、
前記NANDストリングの内、n+1番目から最後までのメモリセルをプログラムする手順
とを備えることを特徴とする不揮発性半導体記憶装置の動作方法。
【請求項１２】
前記NANDストリング内のm番目のワード線に接続された選択ゲートとして機能するメモリセルに電子注入する手順と、
前記NANDストリングの内、m+1番目からn-1番目までのメモリセルをメモリセルとして認識し、順番に又はランダムにプログラムする手順と、
前記NANDストリングの内、m番目からビット線側のメモリセルトランジスタをONにし、n番目からソース線側のメモリセルトランジスタをONにし、ビット線から前記選択ゲートとして機能するメモリセルに低電位のビット線電圧を初期設定し、非選択メモリセルに高電位のビット線電圧を転送する手順と、
前記選択ゲートとして機能するメモリセルにカットオフ電圧を印加し、ソース線を低電位とする手順と、
前記NANDストリングの内、m+1番目からn-1番目までのメモリセルをプログラムする手順
とを更に備えることを特徴とする請求項１１記載の不揮発性半導体記憶装置の動作方法。
【請求項１３】
行方向に配列される複数の第1ワード線と、該第1ワード線と直交する列方向に配列されるビット線と、前記列方向に配列され、かつ前記複数の第1ワード線のいずれかにより、それぞれ電荷蓄積状態を制御される第1電荷蓄積層を有する第1メモリセルトランジスタと、前記第1電荷蓄積層を有する第1メモリセルトランジスタの内、接続された前記ワード線に対して、選択ゲート機能化制御信号を印加して、第1電荷蓄積層に電荷を注入することでエンハンスメントモードのトランジスタを形成して選択ゲートとして機能するメモリセルトランジスタと、前記選択ゲートとして機能するメモリセルトランジスタに接続された前記ワード線に対して接続され、前記選択ゲート機能化制御信号を発生する選択ゲート機能化制御回路とを備える分割書込消去型メモリと、
行方向に配列される複数の第2ワード線と、該第2ワード線と直交する列方向に配列される前記ビット線と、前記列方向に配列され、かつ前記複数の第2ワード線のいずれかにより、それぞれ電荷蓄積状態を制御される第2電荷蓄積層を有する第2メモリセルトランジスタとを備えるNAND型フラッシュメモリ
とを備えることを特徴とする不揮発性半導体記憶装置システム。
【請求項１４】
前記第1メモリセルトランジスタの配列の一端側に、前記列方向に隣接して配置され、前記配列された第1メモリセルトランジスタを選択する、第1の選択トランジスタと、
該第1の選択トランジスタのゲートに接続された第1の選択ゲート配線とを備えることを特徴とする請求項１３記載の不揮発性半導体記憶装置システム。
【請求項１５】
前記第1メモリセルトランジスタの配列の他端側に、前記列方向に隣接して配置され、前記配列された第1メモリセルトランジスタを選択する第2の選択トランジスタと、
該第2の選択トランジスタのゲートに接続された第2の選択ゲート配線
とを更に備えることを特徴とする請求項１３記載の不揮発性半導体記憶装置システム。
【請求項１６】
前記第1の選択トランジスタ、前記第2の選択トランジスタのいずれか一方或いは両方が、選択ゲートとして機能するメモリセルトランジスタによって形成されることを特徴とする請求項１３に記載の不揮発性半導体記憶装置システム。
【請求項１７】
前記列方向に配列され、かつ前記複数の第1ワード線のいずれかにより、それぞれ電荷蓄積状態を制御される第1電荷蓄積層を有する第1メモリセルトランジスタの内、互いに離隔した2個のメモリセルトランジスタを選択ゲートとして機能するメモリセルトランジスタとして構成したことを特徴とする請求項１３記載の不揮発性半導体記憶装置システム。
【請求項１８】
前記列方向に配列され、かつ前記複数の第1ワード線のいずれかにより、それぞれ電荷蓄積状態を制御される第1電荷蓄積層を有する第1メモリセルトランジスタの内、互いに離隔した複数個のメモリセルトランジスタを選択ゲートとして機能するメモリセルトランジスタとして構成したことを特徴とする請求項１３記載の不揮発性半導体記憶装置システム。
【請求項１９】
前記分割書込消去型メモリは、選択ゲートとして機能するメモリセルトランジスタ列によって3分割されて暗号記憶部若しくは、プログラムアドレス記憶部を更に備えることを特徴とする請求項１３記載の不揮発性半導体記憶装置システム。
【請求項２０】
前記NAND型フラッシュメモリは、選択ゲートとして機能するメモリセルトランジスタ列によって2分割されて暗号記憶部を更に備えることを特徴とする請求項１３記載の不揮発性半導体記憶装置システム。
【請求項２１】
前記分割書込消去型メモリにバス配線により接続されたセンスアンプを更に備えることを特徴とする請求項１３記載の不揮発性半導体記憶装置システム。
【請求項２２】
半導体チップと、
前記半導体チップに搭載され、行方向に配列される複数のワード線と、該ワード線と直交する列方向に配列されるビット線と、前記列方向に配列され、かつ前記複数のワード線のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタと、
前記電荷蓄積層を有するメモリセルトランジスタの内、接続された前記ワード線に対して、選択ゲート機能化制御信号を印加して、前記電荷蓄積層に電荷を注入することでエンハンスメントモードのトランジスタを形成して選択ゲートとして機能するメモリセルトランジスタと、前記選択ゲートとして機能するメモリセルトランジスタに接続された前記ワード線に対して接続され、前記選択ゲート機能化制御信号を発生する選択ゲート機能化制御回路とを備える分割書込消去型メモリと、
前記半導体チップに搭載され、前記分割書込消去型メモリを制御する論理回路とを備えることを特徴とする半導体集積回路。
【請求項２３】
前記メモリセルトランジスタの配列の一端側に、前記列方向に隣接して配置され、前記配列されたメモリセルトランジスタを選択する、第1の選択トランジスタと、
該第1の選択トランジスタのゲートに接続された第1の選択ゲート配線とを備えることを特徴とする請求項２２記載の半導体集積回路。
【請求項２４】
前記メモリセルトランジスタの配列の他端側に、前記列方向に隣接して配置され、前記配列されたメモリセルトランジスタを選択する第2の選択トランジスタと、
該第2の選択トランジスタのゲートに接続された第2の選択ゲート配線
とを更に備えることを特徴とする請求項２３記載の半導体集積回路。
【請求項２５】
前記第1の選択トランジスタ、前記第2の選択トランジスタのいずれか一方或いは両方が、選択ゲートとして機能するメモリセルトランジスタによって形成されることを特徴とする請求項２４に記載の半導体集積回路。
【請求項２６】
前記列方向に配列され、かつ前記複数の第1ワード線のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタの内、互いに離隔した2個のメモリセルトランジスタを選択ゲートとして機能するメモリセルトランジスタとして構成したことを特徴とする請求項２２記載の半導体集積回路。
【請求項２７】
前記列方向に配列され、かつ前記複数のワード線のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタの内、互いに離隔した複数個のメモリセルトランジスタを選択ゲートとして機能するメモリセルトランジスタとして構成したことを特徴とする請求項２２記載の半導体集積回路。
【請求項２８】
行方向に配列される複数のワード線と、
該ワード線と直交する列方向に配列されるビット線と、
前記列方向に配列され、かつ前記複数のワード線のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタと、
前記電荷蓄積層を有するメモリセルトランジスタの内、接続された前記ワード線に対して、選択ゲート機能化制御信号を印加して、前記電荷蓄積層に電荷を注入することでエンハンスメントモードのトランジスタを形成して選択ゲートとして機能するメモリセルトランジスタと、前記選択ゲートとして機能するメモリセルトランジスタに接続された前記ワード線に対して接続され、前記選択ゲート機能化制御信号を発生する選択ゲート機能化制御回路
とを備える分割書込消去型メモリを含むメモリカードを備え、情報を記憶するとともに、情報媒体にアクセスするための不揮発性半導体記憶装置システム。
【請求項２９】
行方向に配列される複数のワード線と、
該ワード線と直交する列方向に配列されるビット線と、
前記列方向に配列され、かつ前記複数のワード線のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタと、
前記電荷蓄積層を有するメモリセルトランジスタの内、接続された前記ワード線に対して、選択ゲート機能化制御信号を印加して、前記電荷蓄積層に電荷を注入することでエンハンスメントモードのトランジスタを形成して選択ゲートとして機能するメモリセルトランジスタと、前記選択ゲートとして機能するメモリセルトランジスタに接続された前記ワード線に対して接続され、前記選択ゲート機能化制御信号を発生する選択ゲート機能化制御回路
とを備える分割書込消去型メモリを含むICカードを備え、情報を記憶するとともに、情報媒体にアクセスするための不揮発性半導体記憶装置システム。
【請求項３０】
半導体基板の表面近傍にチャネルイオン注入層を形成後、ゲート酸化膜及び浮遊ゲートとなる第1導電層を順次形成する工程と、
更にゲート間酸化膜をONO膜にて堆積する工程と、
次に複数本の選択トランジスタのチャネル予定領域をリソグラフィでパターニングして開口部を設け、イオン注入によって、チャネル拡散層を形成する工程と、
次に前記開口部下のゲート間酸化膜をエッチング開口後、制御ゲート電極材を堆積する工程と、
次にリソグラフィでパターニングして、積層ゲート構造をエッチング加工し、メモリセルトランジスタのゲート電極、複数本の選択トランジスタのゲート電極を形成後、前記半導体基板中に不純物をイオン注入して、ソース・ドレイン拡散層を形成する工程
とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、浮遊ゲート構造若しくはMONOS構造を有するメモリにおいて、高密度なメモリセルでの分割書込消去を実現する不揮発性半導体記憶装置及びその動作方法、製造方法及び半導体集積回路及びシステムに関する。
【背景技術】
【０００２】
従来、不揮発性半導体記憶装置としては、例えば、データの書き込み・消去を電気的に行う、EEPROM（Electrically Erasable Programmable Read-Only Memory）が知られている。このEEPROMでは、特にNAND型の場合では、互いに交差する行方向のワード線と列方向のビット線との交点にそれぞれメモリセルが配置されて、メモリセルアレイが構成されている。メモリセルには、通常、例えば、浮遊ゲートと制御ゲートとを積層してなる積層ゲート構造のMOSトランジスタが用いられる。
【０００３】
NAND型フラッシュメモリの代表的なメモリセルは、例えば、非特許文献1に示されている。NAND型フラッシュメモリは、メモリセルトランジスタが、複数個直列に接続されて、NANDストリングを形成し、そのNANDストリングの両側に選択トランジスタが配置された構造を有する。また、メモリセルの素子活性領域に対して素子分離領域が併行して配置されメモリセルアレイを構成している。一般に選択トランジスタのゲート長は、メモリセルトランジスタのゲート長と同一若しくはメモリセルトランジスタのゲート長よりも長く、短チャネル効果によるトランジスタのカットオフ特性の劣化を確保している。また、選択トランジスタは、通常エンハンスメント型MOSトランジスタで構成される。
【０００４】
NAND型フラッシュメモリは、NAND列数を多くすることによりメモリセルの高密度化を図っている。これは、選択トランジスタ及びビット線及びソース線コンタクト部分がオーバーヘッドとしてメモリセルアレイの中に存在し、この選択ゲートの占有率を下げるために、1つのNAND列に含まれるメモリセル数を多くすることによりオーバーヘッド部分の割合を下げて高密度化を実現している。しかしながら、一方でNAND列に含まれるメモリセル数が増えるとNAND列毎にデータ書き換えが行われるため、データ書込消去単位が同時に大きくなってしまう問題がある。そこで、メモリセル内に選択トランジスタを設けてNAND列を分割する方法等が提案されている（特許文献1及び特許文献2）。また、書き込み時のチャネル電圧制御方式には、セルフブースト（SB）書き込み方式等が提案されている（非特許文献2）。
【特許文献１】特開2000-222895号公報
【特許文献２】米国特許第6295227号明細書
【非特許文献１】白田理一郎，“256ＭビットNANDフラッシュメモリの概観とNANDフラッシュの将来動向（A Review of 256Mbit NAND Flash Memories and NAND Flash Future Trend）”，不揮発性半導体メモリワークショップ(NVSMW)，2000年，P.22〜31
【非特許文献２】ケー・ディー・スー他、“増分ステップパルスプログラミング方式による3．3ボルト,32メガビットNANDフラッシュメモリ”,米国電気電子学会、ジャーナル・オブ・ソリッド・ステート・サーキッツ、第30巻、1995年11月号、p.1149-1156（K. D. Suh, et.al,“A 3.3V 32 Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme”,IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.30.NO.11, NOVEMBER 1995, p.1149-1156）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
NAND列を分割する方式でも前述のビット線やソース線部分のオーバーヘッド部分の増大は回避できるが、選択トランジスタ自身の面積オーバーヘッドは増大してしまうため、高密度メモリセルに対して面積増大は避けられない。また、メモリ設計段階から選択トランジスタの位置を確定してあるため、メモリを使用する際に書換消去単位を変更する自由度が低い。
【０００６】
本発明は、上記事情を考慮してなされたもので、その目的とする所は、メモリセルの高密度化を図ると同時に、書込消去単位ブロックサイズの増大を防ぎ、高密度なメモリセルで且つ書込消去単位の小さい或いは任意に設定できる高速書き換え可能な、或いは任意の書込消去単位をシステム的に設定できる不揮発性半導体記憶装置及びその動作方法、製造方法、半導体集積回路及びシステムを提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の第1の特徴は、（イ）行方向に配列される複数のワード線と、（ロ）ワード線と直交する列方向に配列されるビット線と、（ハ）列方向に配列され、かつ複数のワード線のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタと、（ニ）電荷蓄積層を有するメモリセルトランジスタの内、接続されたワード線に対して、選択ゲート機能化制御信号を印加して、電荷蓄積層に電荷を注入することでエンハンスメントモードのトランジスタを形成して選択ゲートとして機能するメモリセルトランジスタと、（ホ）選択ゲートとして機能するメモリセルトランジスタに接続されたワード線に対して接続され、選択ゲート機能化制御信号を発生する選択ゲート機能化制御回路とを備える不揮発性半導体記憶装置であることを要旨とする。
【０００８】
本発明の第2の特徴は、（イ）メモリセルアレイ全体をフラッシュ消去した後、NANDストリング内のn番目の選択ゲートとして機能するメモリセルに電子注入する手順と、（ロ）NANDストリングの内、n+1番目から最後までのメモリセルをメモリセルとして認識し、順番に又はランダムにプログラムする手順と、（ハ）NANDストリングの内、n番目からビット線側のメモリセルトランジスタをONにし、ビット線から選択ゲートとして機能するメモリセルに低電位のビット線電圧 VBL=ロー（LOW）,例えば、0 Vを初期設定し、非選択メモリセルに高電位のビット線電圧 VBL=ハイ（HIGH）,例えば、Vccを転送する手順と、（ニ）選択ゲートとして機能するメモリセルにカットオフ電圧（OFF電圧）、例えば、Vddを印加し、ソース線を低電位、例えば、0 Vとする手順と、（ホ）NANDストリングの内、n+1番目から最後までのメモリセルをプログラムする手順とを備える不揮発性半導体記憶装置の動作方法であることを要旨とする。
【０００９】
本発明の第3の特徴は、（イ）行方向に配列される複数の第1ワード線と、第1ワード線と直交する列方向に配列されるビット線と、列方向に配列され、かつ複数の第1ワード線のいずれかにより、それぞれ電荷蓄積状態を制御される第1電荷蓄積層を有する第1メモリセルトランジスタと、第1電荷蓄積層を有する第1メモリセルトランジスタの内、接続されたワード線に対して、選択ゲート機能化制御信号を印加して、第1電荷蓄積層に電荷を注入することでエンハンスメントモードのトランジスタを形成して選択ゲートとして機能するメモリセルトランジスタと、選択ゲートとして機能するメモリセルトランジスタに接続されたワード線に対して接続され、選択ゲート機能化制御信号を発生する選択ゲート機能化制御回路とを備える分割書込消去型メモリと、（ロ）行方向に配列される複数の第2ワード線と、第2ワード線と直交する列方向に配列されるビット線と、列方向に配列され、かつ複数の第2ワード線のいずれかにより、それぞれ電荷蓄積状態を制御される第2電荷蓄積層を有する第2メモリセルトランジスタとを備えるNAND型フラッシュメモリ、とを備える不揮発性半導体記憶装置システムであることを要旨とする。
【００１０】
本発明の第4の特徴は、（イ）半導体チップと、（ロ）半導体チップに搭載され、行方向に配列される複数のワード線と、（ハ）ワード線と直交する列方向に配列されるビット線と、（ニ）列方向に配列され、かつ複数のワード線のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタと、（ホ）電荷蓄積層を有するメモリセルトランジスタの内、接続されたワード線に対して、選択ゲート機能化制御信号を印加して、電荷蓄積層に電荷を注入することでエンハンスメントモードのトランジスタを形成して選択ゲートとして機能するメモリセルトランジスタと、（へ）選択ゲートとして機能するメモリセルトランジスタに接続されたワード線に対して接続され、選択ゲート機能化制御信号を発生する選択ゲート機能化制御回路とを備える（ト）分割書込消去型メモリと、（チ）半導体チップに搭載され、分割書込消去型メモリを制御する論理回路とを備える半導体集積回路であることを要旨とする。
【００１１】
本発明の第5の特徴は、（イ）行方向に配列される複数のワード線と、（ロ）ワード線と直交する列方向に配列されるビット線と、（ハ）列方向に配列され、かつ複数のワード線のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタと、（ニ）電荷蓄積層を有するメモリセルトランジスタの内、接続されたワード線に対して、選択ゲート機能化制御信号を印加して、電荷蓄積層に電荷を注入することでエンハンスメントモードのトランジスタを形成して選択ゲートとして機能するメモリセルトランジスタと、（ホ）選択ゲートとして機能するメモリセルトランジスタに接続されたワード線に対して接続され、選択ゲート機能化制御信号を発生する選択ゲート機能化制御回路とを備える（へ）分割書込消去型メモリを含むメモリカードを備え、情報を記憶するとともに、情報媒体にアクセスするための不揮発性半導体記憶装置システムであることを要旨とする。
【００１２】
本発明の第6の特徴は、(イ)行方向に配列される複数のワード線と、（ロ）ワード線と直交する列方向に配列されるビット線と、（ハ）列方向に配列され、かつ複数のワード線のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタと、（ニ）電荷蓄積層を有するメモリセルトランジスタの内、接続された前記ワード線に対して、選択ゲート機能化制御信号を印加して、電荷蓄積層に電荷を注入することでエンハンスメントモードのトランジスタを形成して選択ゲートとして機能するメモリセルトランジスタと、（ホ）選択ゲートとして機能するメモリセルトランジスタに接続されたワード線に対して接続され、選択ゲート機能化制御信号を発生する選択ゲート機能化制御回路とを備える（へ）分割書込消去型メモリを含むICカードを備え、情報を記憶するとともに、情報媒体にアクセスするための不揮発性半導体記憶装置システムであることを要旨とする。
【００１３】
本発明の第7の特徴は、（イ）半導体基板の表面近傍にチャネルイオン注入層を形成後、ゲート酸化膜及び浮遊ゲートとなる第1導電層を順次形成する工程と、（ロ）更にゲート間絶縁膜として、例えば、ONO膜、アルミナ膜等のアルミ酸化物、或いはアルミ酸化物とシリコン酸化膜の積層構造からなる絶縁膜、アルミナ膜とシリコン窒化膜とシリコン酸化膜の積層構造からなる絶縁膜、或いはハフ二ウムオキサイドを堆積する工程と、（ハ）次に複数本の選択トランジスタのチャネル予定領域をリソグラフィでパターニングして開口部を設け、イオン注入によって、チャネル拡散層を形成する工程と、（ニ）次に開口部下のゲート間酸化膜をエッチング開口後、制御ゲート電極材を堆積する工程と、（ホ）次にリソグラフィでパターニングして、積層ゲート構造をエッチング加工し、メモリセルトランジスタのゲート電極、複数本の選択トランジスタのゲート電極を形成後、半導体基板中に不純物をイオン注入して、ソース・ドレイン拡散層を形成する工程とを備える不揮発性半導体記憶装置の製造方法であることを要旨とする。
【発明の効果】
【００１４】
本発明によれば、メモリセルの高密度化を図ると同時に、書込消去単位ブロックサイズの増大を防ぎ、高密度なメモリセルで且つ書込消去単位の小さい或いは任意に設定できる高速書き換え可能な、或いは任意の書込消去単位をシステム的に設定できる不揮発性半導体記憶装置及びその動作方法、製造方法、半導体集積回路及びシステムを提供することができる。
【発明を実施するための最良の形態】
【００１５】
電荷蓄積層を有するメモリセルトランジスタの内、接続されたワード線に対して、選択ゲート機能化制御信号を印加して、電荷蓄積層に電荷を注入することでエンハンスメントモードのトランジスタを形成して選択ゲートとして機能するメモリセルトランジスタと、選択ゲートとして機能するメモリセルトランジスタに接続されたワード線に対して接続され、選択ゲート機能化制御信号を発生する選択ゲート機能化制御回路とを備える不揮発性半導体記憶装置である。
【００１６】
次に、図面を参照して、本発明の実施例を説明する。以下の図面において、同一又は類似の部分には同一又は類似の符号を付している。又、以下に示す実施例は、この発明の技術思想を具体化するための装置や方法を例示するものであって、この発明の技術思想を下記のものに特定するものではない。この発明の技術思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１７】
（比較例）
NAND型フラッシュメモリは、図1に示すように、破線で囲われた領域で示されるメモリブロック70を形成する複数個、例えば16個のメモリセルトランジスタM0,M1,M2,〜M15が直列に列方向に接続され、その一方側に1つのビット線側選択トランジスタSG1、他方側に1つのソース線側選択トランジスタSG2が接続されている。
【００１８】
各メモリセルトランジスタM0,M1,M2,〜M15のゲートには、ワード線WL0,WL1,WL2,…,WL15がそれぞれ1対1で接続されている。ビット線側選択トランジスタSG1のゲートには、ビット線側選択ゲート線SGDが接続されている。ソース線側選択トランジスタSG2のゲートには、ソース線側選択ゲート線SGSが接続されている。
【００１９】
ビット線側選択トランジスタSG1のソースは、データ線であるビット線DQに接続されている。ソース線側選択トランジスタSG2のソースは、共通ソース線CSに接続されている。
【００２０】
このメモリブロック70内のNANDストリングは、図示はしないがビット線DQの延在する方向に複数個接続されている。また、ワード線 WL0,WL1,WL2,…,WL15の延在する方向にビット線DQごとに同様の回路構成のNANDストリングが複数個設けられている。
【００２１】
NANDストリングは縦続的に直列接続され、NANDストリングの端部にそれぞれコンタクトを設けて、両端のビット線側選択トランジスタSG1,ソース線側選択トランジスタSG2を介してメモリセルトランジスタが接続される構成が複数個連続する。
【００２２】
複数本のメモリセルゲート用のワード線 WL0,WL1,WL2,…,WL15 が行方向に互いに平行に直線的に形成されている。この複数本のメモリセルゲートの両側には、それぞれ1本の選択ゲート線 SGD,SGS が互いに平行に、メモリセルゲート用のワード線 WL0,WL1,WL2,…,WL15 に対しても平行に、直線的に形成されている。ここで、複数個のメモリセルトランジスタ M0,M1,M2,…,M15 は互いに等しいゲート長を有している。また、メモリセルトランジスタ M0,M1,M2,…,M15 の両側の1対の選択ゲートトランジスタSG1,SG2 は互いに等しいゲート長を有していて、この選択ゲートのゲート長はメモリセルゲートのゲート長よりも一般的に大きく形成されている。
【００２３】
列方向に配列されたメモリセルゲート用のワード線 WL0,WL1,WL2,…,WL15 同士の間には同一の幅のスペースF（Fは最小加工寸法）が設けられている。このスペースFは、メモリセルトランジスタのゲート長と等しい。更に、メモリセルトランジスタの両側に隣接する選択ゲートと、最端部のメモリセルゲートとの間にはメモリセルゲート同士の間のスペースFと同一のスペースFが設けられている。
【００２４】
このメモリセルゲートの走行方向に直交する列方向に互いに平行に素子活性領域が形成されている。この素子活性領域は列方向に互いに平行に形成された複数の素子分離領域によって、周囲を囲まれて他の素子活性領域と分断されている。
【００２５】
行方向に配列される複数本、例えば16本のメモリセルゲートの両側に1本ずつで、1対の選択ゲートが形成されて、1つのNANDストリングが構成される。このNANDストリングの端には、例えば、メモリセルゲート間に設けられたスペースFの約2倍のスペース約2Fを置いて、更に別のNANDストリングが形成されている。ここで、互いに隣接するNANDストリングの選択ゲート間の素子活性領域上には、コンタクトが形成されている。
【００２６】
図1において、複数のメモリセルが直列に接続されて1つのメモリセルアレイであるNANDセル（メモリセルユニット）が形成されている。各メモリセルのソースとドレインは素子領域上に設けられた拡散層領域を介して互いに直列に接続されている。
【００２７】
本発明は、電荷蓄積層に浮遊ゲートを持つ構造若しくはMONOS構造のNAND型不揮発性半導体記憶装置及びシステムに関し、メモリセルアレイのワード線を選択ゲートとして機能させることにより、NAND列単位の書込消去単位のブロックサイズを任意に設定することを可能とし、メモリセル内の分割書込消去を実現する。NAND型フラッシュメモリの高密度メモリセルを維持したまま、メモリセル内に任意のデータ書込消去単位のブロックを設定し、分割書込消去できるようにメモリセル内の任意のワード線を選択ゲートとして用いる方法を開示する。NANDストリングに含まれるメモリセル数×ページ長（＝ページサイズ）よりも小さいデータ単位を扱う技術を説明しており、かつ後からシステム的に書込消去単位を自在に設定できる点に重要な特徴がある。ここで、「ページ長」とは、一回の同時書き込み時のビット線数に相当し、一本のワード線に接続するメモリセルの内、書き込みされるセル数に等しい。ここで、ビット線シールドを使用する場合には、偶数番、奇数番のビット線が交互に選択、非選択に並ぶため、物理的に並んだビット線の本数の半分がページ長になる。又、ビット線シールドを使用しない場合には、物理的に並んだビット線の本数分がページ長になる。
【００２８】
このため、実施例1においては、不揮発性半導体記憶装置のメモリセルトランジスタを選択ゲートとして機能させることを中心に、回路構成、平面パターン構成、動作モード、素子断面構造、製造方法、マトリックス回路構成について説明する。実施例2においては、実施例1において説明した不揮発性半導体記憶装置の回路構成を組み合わせた回路システム構成例について説明する。更に、実施例3においては、実施例1において説明した不揮発性半導体記憶装置の使用形態を考慮したシステム構成について説明する。更にまた、実施例4においては、上記実施例1乃至実施例3において説明した不揮発性半導体記憶装置のシステムブロック構成例について説明する。更にまた、実施例5においては、上記の実施例1において開示された不揮発性半導体記憶装置をメモリカード、ICカード等の具体的なシステムへ適用した例を説明する。
【００２９】
尚、以下の説明においては、「メモリセルトランジスタを選択ゲートとして機能させること」という共通の概念を適用できる範囲において、NAND型フラッシュメモリについて説明する。メモリセルトランジスタとしては、フローティングゲート型、或いはMONOS型或いはこれらの変形例を適用する。
【実施例１】
【００３０】
本発明の実施例1においては、選択ゲートとして機能するメモリセルトランジスタを中心に、回路構成、平面パターン構成、動作モード、素子断面構造、製造方法、マトリックス回路構成について説明する。選択ゲートの本数としては、カットオフ特性が確保されるのであれば、1本でも或いは2本でも、更に必要に応じて3本であっても良い。またこれらの選択ゲートは互いに異なる電位が与えられていても良く、或いは又、同一の電位となるように、所定本数のビットラインごとに短絡されていても良い。
【００３１】
本発明の実施例1においては、メモリセル内のワード線の一部を選択ゲートとして置き換えることにより、選択ゲートで囲まれた領域を書込消去単位とするNAND型フラッシュメモリを動作させることが出来る。まず、メモリセルに電荷注入して書込することにより、エンハンスメント型として選択ゲートとして動作させる。このとき、1本の選択ゲートだけではカットオフ特性が確保できない場合は複数本（2本或いはそれ以上）のワード線を直列につなげた選択ゲートとして機能させればよい。この際、選択ゲートはメモリセルに電荷注入することにより実現しているため任意のメモリセルが選択トランジスタに成りうることを示している。従って、NAND列内の任意のワード線を選択ゲートとして選べばその選択ゲートで囲まれた領域のメモリセル数が書込消去単位としてブロックになる。即ち、NANDストリングに含まれるメモリセル数×ページ長（＝ページサイズ）より小さいデータ単位を扱うことができる。そこで、書込消去単位が小さい小ブロックサイズによる書込消去スピードの改善或いは無駄なデータ領域を削ったメモリセルの活用効率の高い不揮発性半導体記憶装置を提供することが可能となる。
【００３２】
（平面パターンと基本回路構成）
図2(a)及び図2(b)は、本発明の実施例1によるNAND型フラッシュメモリセルユニットの平面レイアウトパターン構成図と回路構成図を示している。この例では、デザイン・ルール Fを用いた場合を例に取っている。ビット線側選択ゲート線SGD、ソース線側選択ゲート線SGS、制御ゲート（ワード線）WL1,WL2,・・・,WLm,WLm+1,・・・,WLn,・・・
,WL32のゲート長は、それぞれFで等しくなっている。また、ビット線側選択ゲート線SGD、ソース線側選択ゲート線SGS、制御ゲート（ワード線）WL1,WL2,・・・,WL32の線間のスペースは、それぞれFで等しくなっている。尚、ビット線側選択ゲート線SGDの上方には、ビット線DQ用コンタクト孔BC 、ソース側選択ゲート線SGSの下方にはソース線CS用コンタクト孔SC が開口されている。
【００３３】
本発明の実施例1に係る不揮発性半導体記憶装置の回路構成上、図2に示すように、複数のワード線の内、任意のワード線WLm,WLm+1,WLnに接続されたメモリセルトランジスタを選択ゲートとして機能させるようにし、それぞれ選択ゲートとして機能するメモリセル列MSGm,MSGm+1,MSGnを構成している点に特徴がある。NANDストリングの両サイドのビット線側選択ゲート線SGD、ソース線側選択ゲート線SGSのみならず、メモリセルM1,M2,・・・,M32の内の特定のメモリセルトランジスタを選択ゲートとして機能するようにすることにより、NANDストリングに直列に接続されるメモリセル数を任意のサイズに調整することができる。上記の例においては、連続したワード線WLm,WLm+1に接続されたメモリセルトランジスタを選択ゲートとして機能するようにしている。これは、選択ゲートとして機能するトランジスタのカットオフ特性を向上させるという効果がある。上記の例におけるワード線WLnに接続されたメモリセルトランジスタのように、電流カットオフ性能が確保できるのであれば、1本だけを選択ゲート線として用いても良いことはもちろんである。実施例1においては、NANDストリングは3分割されることが明らかである。
【００３４】
（実施例1の変形例1）
実施例1において、NAND型フラッシュメモリセルに対してメモリセルの一部を選択ゲートにするだけでなく、NAND型フラッシュメモリの片方の選択ゲート自体を削除し、メモリセルのみのメモリセルアレイ構造として構成、これにメモリセルを選択ゲートとして機能させる方法を採用することにより上述の書込消去単位の縮小或いは最適化を実現することもできる。
【００３５】
図3(a)及び図3(b)は、本発明の実施例1の変形例1によるNAND型フラッシュメモリセルユニットの平面レイアウトパターン構成図と回路構成図を示している。回路構成上、図3に示すように、複数のワード線の内、任意のワード線WLm,WLm+1,WLnに接続されたメモリセルトランジスタを選択ゲートとして機能するようにし、それぞれ選択ゲートとして機能するメモリセルトランジスタ列MSGm,MSGm+1,MSGnを構成している点は、実施例1と同様である。更に、ビット線側選択ゲート線SGDに接続される選択トランジスタ列を、選択ゲートとして機能するメモリセルトランジスタ列MSGDによって構成した点に特徴を有する。NANDストリングの両サイドのビット線側選択ゲート線SGD、ソース線側選択ゲート線SGSにおいて、一方のビット線側選択ゲート線SGDを構成するトランジスタ列をMOSランジスタによって構成するのではなく、メモリセルトランジスタをそのまま配列し、必要に応じて選択ゲートとして機能するようにする。メモリセルM1,M2,・・・,M32の内の特定のメモリセルトランジスタを選択ゲートとして機能するようにすることにより、NANDストリングに直列に接続されるメモリセル数を任意のサイズに調整することができる点は実施例1と同様である。
【００３６】
（実施例1の変形例2）
図4(a)及び図4(b)は、本発明の実施例1の変形例2によるNAND型フラッシュメモリセルユニットの平面レイアウトパターン構成図と回路構成図を示している。回路構成上、図4に示すように、複数のワード線の内、任意のワード線WLm,WLm+1,WLnに接続されたメモリセルトランジスタを選択ゲートとして機能するようにし、それぞれ選択ゲートとして機能するメモリセルトランジスタ列MSGm,MSGm+1,MSGnを構成している点は、実施例1と同様である。更に、ソース線側選択ゲート線SGSに接続される選択トランジスタ列を、選択ゲートとして機能するメモリセルトランジスタ列MSGSによって構成した点に特徴を有する。NANDストリングの両サイドのビット線側選択ゲート線SGD、ソース線側選択ゲート線SGSにおいて、一方のソース線側選択ゲート線SGSを構成するトランジスタ列をMOSランジスタによって構成するのではなく、メモリセルトランジスタをそのまま配列し、必要に応じて選択ゲートとして機能するようにする。メモリセルM1,M2,・・・,M32の内の特定のメモリセルトランジスタを選択ゲートとして機能するようにすることにより、NANDストリングに直列に接続されるメモリセル数を任意のサイズに調整することができる点は実施例1と同様である。
【００３７】
（実施例1の変形例3）
実施例1において、NAND型フラッシュメモリセルに対してメモリセルの一部を選択ゲートにするだけでなく、NAND型フラッシュメモリの両方の選択ゲート自体を削除し、メモリセルのみのメモリセルアレイ構造として構成、これにメモリセルを選択ゲートとして機能させる方法を採用することにより上述の書込消去単位の縮小或いは最適化を実現することもできる。
【００３８】
図5(a)及び図5(b)は、本発明の実施例1の変形例3によるNAND型フラッシュメモリセルユニットの平面レイアウトパターン構成図と回路構成図を示している。回路構成上、図5に示すように、複数のワード線の内、任意のワード線WLm,WLm+1,WLnに接続されたメモリセルトランジスタを選択ゲートとして機能するようにし、それぞれ選択ゲートとして機能するメモリセルトランジスタ列MSGm,MSGm+1,MSGnを構成している点は、実施例1と同様である。更に、ビット線側選択ゲート線SGDに接続される選択トランジスタ列を、選択ゲートとして機能するメモリセルトランジスタ列MSGDによって構成し、ソース線側選択ゲート線SGSに接続される選択トランジスタ列を、選択ゲートとして機能するメモリセルトランジスタ列MSGSによって構成した点に特徴を有する。NANDストリングの両サイドのビット線側選択ゲート線SGD、ソース線側選択ゲート線SGSにおいて、ビット線側選択ゲート線SGD及びソース線側選択ゲート線SGSの両方を構成するトランジスタ列をMOSランジスタによって構成するのではなく、メモリセルトランジスタをそのまま配列し、必要に応じて選択ゲートとして機能するようにする。メモリセルM1,M2,・・・,M32の内の特定のメモリセルトランジスタを選択ゲートとして機能するようにすることにより、NANDストリングに直列に接続されるメモリセル数を任意のサイズに調整することができる点は実施例1と同様である。変形例3では、選択ゲート用のMOSトランジスタ、メモリセルトランジスタの区別なくNANDストリングを構成することができる。
【００３９】
（実施例1の変形例4）
図6(a)及び図6(b)は、本発明の実施例1の変形例4によるNAND型フラッシュメモリセルユニットの平面レイアウトパターン構成図と回路構成図を示している。この例では、ビット線側選択ゲート線SGD、ソース線側選択ゲート線SGSのゲート長YFは、制御ゲート（ワード線）WL1,WL2,・・・,WLn,・・・,WL32のゲート長Fに比べ、長く構成されている。この理由は、選択ゲート用のMOSトランジスタのカットオフ特性を良好に保持するためである。また、制御ゲート（ワード線）WL1,WL2,・・・,WL32のゲート長及び線間のスペースは、それぞれFで等しくなっている。尚、ビット線側選択ゲート線SGDの上方には、ビット線DQ用コンタクト孔BC 、ソース側選択ゲート線SGSの下方にはソース線CS用コンタクト孔SC が開口されている。本発明の実施例1の変形例4に係る不揮発性半導体記憶装置の回路構成上、図6に示すように、複数のワード線の内、任意のワード線WLnに接続されたメモリセルトランジスタを選択ゲートとして機能するようにし、選択ゲートとして機能するメモリセルトランジスタ列MSGnを構成している点に特徴がある。NANDストリングの両サイドのビット線側選択ゲート線SGD、ソース線側選択ゲート線SGSのみならず、メモリセルM1,M2,・・・,M32の内の特定のメモリセルトランジスタを選択ゲートとして機能するようにすることにより、NANDストリングに直列に接続されるメモリセル数を2分割することができる。
【００４０】
このNAND型フラッシュメモリセルを微細化した場合のスケーリング則を検討する。例えば、デザイン・ルールFを例に取ると、図6に示したようにYを１より大きな正の整数として、ビット線側選択ゲート線SGDのゲート長はY F、ソース線側選択ゲート線SGSのゲート長もY Fとなり、ワード線WL1,WL2,…,WL32のゲート長Fよりもそのゲート長が長くなる。かつ、X を１より大きな正の整数として、ビット線DQに最も近いワード線WL1とビット線側選択ゲート線SGDの線間のスペースX Fとソース線CSに最も近いワード線WL32とソース線側選択ゲート線SGSの線間のスペースX Fは、ワード線同士の線間スペースFよりも広くなっている。
【００４１】
ビット線側選択ゲート線SGD及びソース線側選択ゲート線SGSのゲート長Y Fがワード線WL1,WL2,…,WL32のゲート長Fよりも長くなっている理由は、前述の通り、両選択トランジスタのパンチスルー耐圧を高めるためであるが、更に、書き込み時に容量結合によって昇圧された書き込み禁止のNAND列のチャネル電位を、選択トランジスタを介するリーク電流によって低下させないためである。仮に選択トランジスタがパンチスルーを起こして、書き込み禁止電位が低下すると、非書き込みセルにおいて、誤書き込みを起こしてしまう。また、ビット線DQに最も近いワード線WL1とビット線側選択ゲート線SGDの線間のスペースX Fとソース線CSに最も近いワード線WL32とソース線側選択ゲート線SGSの線間のスペースX Fは、ワード線同士の線間スペースFよりも広くなっている理由は、非周期性によるワード線WLの加工マージンを改善するためである。この傾向、即ち、ビット線側選択ゲート線SGD、ソース線側選択ゲート線SGSがワード線WL1,WL2,…,WL32よりもそのゲート長が長くなり、かつ、ビット線DQに最も近いワード線WL1とビット線側選択ゲート線SGDの線間のスペースとソース線CSに最も近いワード線WL32とソース線側選択ゲート線SGSの線間のスペースは、ワード線同士の線間スペースFよりも広くなっている傾向は、デザイン・ルールが微細化されるほど、より顕著になる。なお、BC、SCは、それぞれビット線DQ用コンタクト孔、ソース線CS用コンタクト孔である。
【００４２】
（実施例1の変形例5）
［素子断面構造］
本発明の実施例1において、その変形例5に係る不揮発性半導体記憶装置の素子断面構造は、図7に示すように、p型半導体基板10上に構成され、NANDストリングを形成するフローティングゲート構造のメモリセルトランジスタ列とビット線BL及びソース線SL用のコンタクトプラグ6を有する。
【００４３】
メモリセルトランジスタはトンネルゲート絶縁膜として作用するゲート絶縁膜13上に配置された第1導電層14と、ゲート間絶縁膜15と、制御ゲートとして作用する第2導電層16からなる積層構造を有する。互いに電気的に絶縁された第1導電層14に電子を取り込み、或いは吐き出すことによって不揮発性のメモリセルとして動作することは、通常のNAND型フラッシュメモリと同様である。メモリセルトランジスタのソース・ドレイン拡散層11はNANDストリングを構成するメモリセル列において、それぞれに直列に共通領域として形成されている。また、ソース・ドレイン間のチャネル部分には必要に応じて、チャネルイオン注入層12が形成されている。
【００４４】
変形例5の特徴は、選択ゲートのMOSトランジスタを特に形成することなく、メモリセルトランジスタの構造と同一構造にて選択ゲート部分を構成し、このメモリセルトランジスタを選択ゲートとして機能するようにすることによって、選択ゲートを実現している点である。ソース側選択ゲート線SGS1,SGS2及びビット線側選択ゲート線SGD1,SGD2に接続された部分のメモリセルトランジスタ構造がこれらの選択ゲートとして機能するメモリセルトランジスタに相当する。更に変形例6においては、NANDストリング内の連続したメモリセルトランジスタにおいて、選択ゲートとして機能するメモリセルトランジスタ列MSG1,MSG2を作成している。
【００４５】
即ち、NANDストリングのソース側、ビット線側にそれぞれ2本の選択ゲート線を備え、更に、NANDストリング内のメモリセルトランジスタにおいても、任意の位置で連続した2本の選択ゲート線を備える。変形例6の構成によって、選択トランジスタ部分のカットオフ特性が良好で、任意のデータ書込消去単位を有し、しかもデータ書込消去単位を変更する自由度が高い、不揮発性半導体記憶装置を実現することができる。
【００４６】
［動作方法］
（メモリセルの動作）
本発明の実施例1に係る不揮発性半導体記憶装置における基本単位としてのメモリセルの動作方法を、図8(a),(b)に示す。図8において、縦軸は閾値電圧分布を表し、横軸はヒストグラムを表している。図8(a)は4値メモリとして動作させる場合を表しており、図8(b)は、2値メモリとして動作させる場合を表している。更に、図8(c)は、選択ゲートとして機能するメモリセルトランジスタの閾値電圧特性を表している。この選択ゲートとして機能するメモリセルトランジスタは、本来の選択ゲートトランジスタが配置されるソース線SL或いはビット線BLと接続される位置に配置されていても良いし、或いはメモリセルトランジスタ列の中のメモリセルトランジスタであっても良いことはもちろんである。図８(a),(b)に示すメモリセルトランジスタに与える電圧関係と、図8(c)に示す選択ゲートとして機能するメモリセルトランジスタに与える電圧関係とは全く独立である。図8(a)に示す閾値特性は4値特性のメモリを実現する動作方法を表しており、読み出し電圧Vreadに対してほぼ三等分するように閾値電圧の分布が設定される。例えば、消去状態を“11”で表すとすると、“10”の書き込み状態は閾値電圧レベルVref0と閾値電圧レベルVref1の間に分布しており、閾値電圧レベルVref1よりも高い電圧でオン状態、閾値電圧レベルVref0よりも低い電圧でオフ状態になる。“00”の書き込み状態は閾値電圧レベルVref1と閾値電圧レベルVref2の間に分布しており、閾値電圧レベルVref2よりも高い電圧でオン状態、閾値電圧レベルVref1よりも低い電圧でオフ状態になる。“01”の書き込み状態は閾値電圧レベルVref2と閾値電圧レベルVref3の間に分布しており、閾値電圧レベルVref3よりも高い電圧でオン状態、閾値電圧レベルVref2よりも低い電圧でオフ状態になる。これに対して、図8(b)に示す閾値特性は2値特性のメモリを実現する動作方法を表しており、読み出し電圧Vread読み出し電圧Vreadに対する閾値電圧の分布が設定される。例えば、消去状態をVref0以下のレベルで表すとすると、この消去状態によって、“1”の書き込み状態が示される。また、読み出し電圧レベルVreadよりも高い電圧でオン状態、低い電圧でオフ状態になる。一方、選択ゲートと
して機能するメモリセルトランジスタの閾値電圧特性は、図8(c)に示すように、通常のMOSトランジスタと同様に閾値特性を把握することができる。即ち、閾値電圧レベルVsgref1よりも高い電圧でオン状態、閾値電圧レベルVsgref0よりも低い電圧でオフ状態になる。
【００４７】
ワード線WLに接続された、メモリセルトランジスタの制御ゲートとして作用する、第2導電層16に対して、図8(a),(b)に示すような読出電圧Vread、閾値電圧レベルVref0,Vref1, Vref2,Vref3等を与えることによってメモリセル動作を実現することができる。具体的な数値としては、例えば、Vreadは5V、Vref0は0Vである。Vref1,Vref2,Vref3等の値は読み出し電圧Vreadを三等分し、充分に閾値レベルを確保できる程度に設定すればよい。一方、図8(c)に示す選択ゲートとして機能するメモリセルトランジスタの閾値電圧特性においては、例えば、閾値電圧レベルVsgref1は1.5〜2V, 閾値電圧レベルVsgref0は0Vに設定すればよい。
【００４８】
（動作モード1）
本発明の実施例1に係る不揮発性半導体記憶装置において第1の動作方法は、図9に示すように、1本のNANDストリング内の1本のワード線WLnに接続されるメモリセルトランジスタを選択ゲートとして機能するようにする例に基づいて説明することができる。図9は、1本のNANDストリングを模式的に表現している。ビット線側選択ゲート線SGD,ソース線側選択ゲート線SGSに挟まれたワード線WL1,WL2,・・・,WLn,WLn+1,・・・,WL31,WL32において、ワードWLnに接続されたメモリセルトランジスタを選択ゲートとして機能するようにする場合の動作は図10に示すように、フローチャートを用いて説明することができる。
【００４９】
(a) ステップS0においてスタートし、ステップS1において、メモリセルのフラッシュ消去を実行する。ここで、フラッシュ消去するのはチップ全体ではなく消去単位、即ち消去ブロックである。
【００５０】
(b) 次にステップS2において、NANDストリングを構成するメモリセル内の選択ゲートSG化着目セルに電子注入し、“0”をプログラムする。
【００５１】
(c) 次にステップS3において、ワード線WLn+1〜WL32に接続されるメモリセルトランジスタをメモリセルとして認識する。
【００５２】
(d) 次にステップS4において、ワード線WLn+1〜WL32に接続されるメモリセルトランジスタを順番に或いはランダムにメモリセルとしてプログラムする。
【００５３】
(e) 次にステップS5において、選択ゲートとして機能するメモリセルトランジスタ列MSGnの接続されたワード線WLn(SG)又はWLnよりビット線BL側のトランジスタを導通状態ONにする。
【００５４】
(f) 次にステップS6において、ビット線BLから選択ゲートとして機能するメモリセルトランジスタ列MSGnに対して、低電位のビット線電圧 VBL=ロー（LOW）,例えば、0 V を初期設定する。
【００５５】
(g) 次にステップS7において、非選択NANDメモリセルに、高電位のビット線電圧 VBL=ハイ（HIGH）,例えば、Vccを転送する。
【００５６】
(h) 次にステップS8において、選択ゲートとして機能するメモリセルトランジスタ列MSGnが接続されたワード線WLnに対して、カットオフ電圧（OFF電圧）、例えば、Vddを印加する。ソース線側選択ゲート線SGSは、低電位、例えば、0Vとする。
【００５７】
(i) 次にステップS9において、ワード線WLn+1〜WL32に接続されるメモリセルトランジスタをセルフブースト方式又はローカルセルフブースト方式又はイレーズドエリアセルフブースト方式を用いて、プログラムし、最後にステップS10において終了する。
【００５８】
上記において、WLnの位置は任意に選択することができることはもちろんである。更に、nの値を動作モードの周期に応じて変更したい時に任意の場所に設定することもできる。こうすることによって、NANDストリングに含まれるメモリセル数×ページ長（＝ページサイズ）より小さいデータ単位を取り扱う方法を実現することができる。
【００５９】
（動作モード2）
本発明の実施例1に係る不揮発性半導体記憶装置において第2の動作方法は、図11に示すように、1本のNANDストリング内の2本のワード線WLm,WLnに接続されるメモリセルトランジスタを選択ゲートとして機能するようにする例に基づいて説明することができる。図11は、1本のNANDストリングを模式的に表現している。ビット線側選択ゲート線SGD, ソース線側選択ゲート線SGSに挟まれたワード線WL1,WL2,・・・WLm,WLm+1,・・・,WLn,WLn+1,・・・,
WL31,WL32において、ワードWLm及びWLnに接続されたメモリセルトランジスタを選択ゲートとして機能するようにする場合の動作は図12に示すように、フローチャートを用いて説明することができる。
【００６０】
(a) ステップST0においてスタートし、ステップST1において、メモリセルのフラッシュ消去を実行する。ここで、フラッシュ消去するのはチップ全体ではなく消去単位、即ち消去ブロックである。
【００６１】
(b) 次にステップST2において、NANDストリングを構成するメモリセル内の選択ゲートSG化着目セルとしての、ワード線WLn,WLmに接続されたメモリセルトランジスタに電子注入し、“0”をプログラムする。
【００６２】
(c) 次にステップST3において、ワード線WLm+1〜WLn-1に接続されるメモリセルトランジスタをメモリセルとして認識する。
【００６３】
(d) 次にステップST4において、ワード線WLm+1〜WLn-1に接続されるメモリセルトランジスタを順番に或いはランダムにメモリセルとしてプログラムする。
【００６４】
(e) 次にステップST5において、選択ゲートとして機能するメモリセルトランジスタ列MSGmの接続されたワード線WLm(SG)又はWLmよりビット線BL側のトランジスタを導通状態ONにする。
【００６５】
(f) 次にステップST6において、選択ゲートとして機能するメモリセルトランジスタ列MSGnの接続されたワード線WLn(SG)又はWLnよりソース線SL側のトランジスタを導通状態ONにする。
【００６６】
(g) 次にステップST7において、ビット線BLから選択ゲートとして機能するメモリセルトランジスタ列MSGmに対して、低電位のビット線電圧 VBL=ロー（LOW）,例えば、0 V を初期設定する。
【００６７】
(h) 次にステップST8において、非選択NANDメモリセルに、高電位のビット線電圧 VBL=ハイ（HIGH）,例えば、Vcc を転送する。
【００６８】
(i) 次にステップST9において、ビット線側の選択ゲートとして機能するメモリセルトランジスタ列MSGmが接続されたワード線WLmに対して、カットオフ電圧（OFF電圧）、例えば、Vdd を印加する。ソース線側の選択ゲートとして機能するメモリセルトランジスタ列MSGnが接続されたワード線WLnに対して、低電位、例えば、O Vを印加する。
【００６９】
(j) 次にステップST10において、ワード線WLm+1〜WLn-1に接続されるメモリセルトランジスタをセルフブースト方式又はローカルセルフブースト方式又はイレーズドエリアセルフブースト方式を用いて、プログラムし、最後にステップSt11において終了する。
【００７０】
上記において、WLm，WLnの位置は任意に選択することができることはもちろんである。更に、m,nの値を動作モードの周期に応じて変更したい時に任意の場所に設定することもできる。こうすることによって、NANDストリングに含まれるメモリセル数×ページ長（＝ページサイズ）より小さいデータ単位を取り扱う方法を実現することができる。動作モード2の場合には動作モード1の場合に比べてメモリセル列を更に細分化し、3分割することができる。
【００７１】
（実施例1の変形例6）
（MONOS構造の素子断面構造）
本発明の実施例1において、その変形例6に係る不揮発性半導体記憶装置の素子断面構造は、図13に示すように、p型半導体基板10上に構成され、NANDストリングを形成するMONOS構造のメモリセルトランジスタ列とビット線BL及びソース線SL用のコンタクトプラグ6を有する。メモリセルトランジスタはトンネルゲート絶縁膜として作用するゲート絶縁膜13上に配置されたSiN膜からなる電荷蓄積層18と、ブロック絶縁膜17と、制御ゲートとして作用する導電層16からなる積層構造を有する。SiN膜からなる電荷蓄積層18に電子を取り込み、或いは吐き出すことによって不揮発性のメモリセルとして動作することは、通常        のMONOSゲート構造のNAND型フラッシュメモリと同様である。メモリセルトランジスタのソース・ドレイン拡散層11はNANDストリングを構成するメモリセル列において、それぞれに直列に共通領域として形成されている。また、ソース・ドレイン間のチャネル部分には必要に応じて、チャネルイオン注入層12が形成されている。
【００７２】
変形例6の特徴は、選択ゲートのMOSトランジスタを特に形成することなく、メモリセルトランジスタの構造と同一のMONOS構造にて選択ゲート部分を構成し、このメモリセルトランジスタの選択ゲートとして機能するようにすることによって、選択ゲートを実現している点である。ソース側選択ゲート線SGS及びビット線側選択ゲート線SGDに接続された部分のメモリセルトランジスタ構造がこれらの選択ゲートとして機能するメモリセルトランジスタに相当する。更に変形例7においては、NANDストリング内の離隔したメモリセルトランジスタにおいて、選択ゲートとして機能するメモリセルトランジスタ列MSGm,MSGnを作成している。
【００７３】
即ち、NANDストリングのソース側、ビット線側にそれぞれ1本の選択ゲート線を備え、更に、NANDストリング内のメモリセルトランジスタにおいても、任意の位置で2本の選択ゲート線を備える。変形例7の構成によって、MONOS構造においても、任意のデータ書込消去単位を有し、しかもデータ書込消去単位を変更できる自由度の高い、不揮発性半導体記憶装置を実現することができる。
【００７４】
（実施例1の変形例7）
(マトリックス構成の平面パターン)
本発明の実施例1の変形例7に係るNAND型不揮発性半導体記憶装置のメモリセルユニットのマトリックス構造の平面構成を図14に示す。
【００７５】
図14においては、NANDストリングを構成するメモリセルトランジスタ
の内、ワード線WLm,WLnに対応するメモリセルトランジスタを選択ゲートとして機能するメモリセルトランジスタ列MSGm,MSGnとして構成する例が示されている。
【００７６】
図14に示す通り、複数本のメモリセルゲート1j が互いに平行に直線的に形成されている。この複数本のメモリセルゲート1j の両側には、それぞれ1本の選択ゲート2が互いに平行に、メモリセルゲート1j に平行に直線的に形成されている。ここで、複数本のメモリセルゲート1j は互いに等しいゲート長W1を有している。なお複数本のメモリセルゲート1j は列方向に8本、16本などの本数で構成できる。また、選択ゲート2j は互いに等しいゲート長W2を有している。このゲート長W2はメモリセルゲート1j のゲート長W1と等しくても、或いは異なる寸法に形成されていてもよい。
【００７７】
メモリセルゲート1j 同士の間には同一の幅のスペースF（Fは最小加工寸法）が設けられている。このスペースFは、メモリセルゲート1j のゲート長W1と等しい。更に、図14に示す例では、選択ゲート2j とこの選択ゲート2j に隣接するメモリセルゲート1j の間にはメモリセルゲート1j 同士の間のスペースFと同一のスペースFが設けられている。
【００７８】
このメモリセルゲート1j が配列される行方向に直交する列方向には、互いに平行に素子活性領域3が形成されている。この素子活性領域3は列方向に互いに平行に形成された複数の素子分離領域4によって、複数に分断されている。互いに隣接するNANDストリング5j と5j-1 の選択ゲート2jと2j-1との間の素子活性領域3上には、コンタクトプラグ6が形成されている。同様に、互いに隣接するNANDストリング5j と 5j+1の選択ゲート2j と2j+1 との間の素子活性領域3上には、コンタクトプラグ6が形成されている。
【００７９】
このように、ゲート長は複数のNANDストリング 5j,5j+1,5j+2,…によって形成されるメモリセルユニット内ですべて一定のライン＆スペースであり、同一のピッチで配置されている。また、メモリセルゲート1j-1,1j,1j+1 と同じサイズまで選択ゲートのチャネル長を微細化することも可能である。選択ゲート2j-1,2j,2j+1は、ゲート長W2を有する選択トランジスタとして機能する。
【００８０】
（変形例7の素子断面構造：フローティングゲート構造例）
この図14におけるＩ−Ｉ線上でのNANDストリング 5j 断面構造図が図15に示される。図15に示されるように半導体基板10上に形成されたp ウエル中にメモリセルゲート1j 及び選択ゲート2j が設けられている。これらメモリセルゲート1j 及び選択ゲート 2j の周囲の半導体基板10中に、ソース・ドレイン拡散層11が設けられている。それぞれのメモリセルゲート1j 及び選択ゲート2j 下の半導体基板10中にはチャネルイオン注入層12が形成されている。また、NANDストリング 5j の両側の選択ゲート2j の外側のソース・ドレイン拡散層11にはコンタクトプラグ6が接続されている。
【００８１】
各メモリセルゲート1j 及び選択ゲート2j は、半導体基板10上にゲート絶縁膜13を介して、電荷蓄積層である浮遊ゲートとなる第1導電層14が形成されている。この第1導電層14上には、ゲート間絶縁膜15を介して、制御ゲートとなる第2導電層16が形成されている。ゲート間絶縁膜15は、例えばシリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜の積層膜であるONO膜から構成されている。更にゲート間絶縁膜として、例えば、アルミナ膜等のアルミ酸化物、或いはアルミ酸化物とシリコン酸化膜の積層構造からなる絶縁膜、アルミナ膜とシリコン窒化膜とシリコン酸化膜の積層構造からなる絶縁膜、或いはハフ二ウムオキサイドを堆積することもできる。
【００８２】
ここで、選択ゲート2j において、このゲート間絶縁膜15の存在により、下方の電荷蓄積層14にのみ電位が与えられ、上方の制御ゲートとなる第2導電層16は絶縁されたままとなっている。
【００８３】
選択ゲート2j はメモリセルゲート1j と異なり、第1層目の第1導電層14にのみ電位が与えられている。この場合、紙面の手前及び奥に位置する素子分離領域4（図14参照）上に第1導電層14が引き出されて第2導電層16とは独立に電位が与えられている。
【００８４】
（実施例1の変形例8）
(マトリックス構成の平面パターン)
本発明の実施例1の変形例8に係るNAND型不揮発性半導体記憶装置のメモリセルユニットのマトリックス構造の平面構成を図16に示す。
【００８５】
図16においては、NANDストリングを構成するメモリセルトランジスタ
の内、ワード線WLm,WLnに対応するメモリセルトランジスタを選択ゲートとして機能するメモリセルトランジスタ列MSGm,MSGnとして構成する例が示されている。更に、ビット線側及びソース線側選択ゲートの本数をそれぞれ2本ずつとして構成している点に特徴がある。メモリセルトランジスタを選択ゲートとして機能するようにすることを本来の選択ゲート部分にも適用できることは前述の通りである。
【００８６】
単一の選択ゲートを有する場合と、複数本の選択ゲートを有する場合を比較する。NAND型フラッシュメモリにおいて、規格化されたセルサイズとスケーリング単位Fとの関係を表示すると、単一の選択ゲートを有する場合と、複数本の選択ゲートを有する場合ではある特定の値F0において交差している。微細化が進むにつれて単一の選択ゲートを有するの場合では規格化されたセルサイズの急激な上昇がみられるのに対して、複数本の選択ゲートを有する場合ではセルサイズの上昇は抑制される。複数本の選択ゲートを有する場合では、スケーリング単位Fを微細化したとしても、規格化されたセルサイズの上昇を抑え、本来のNAND型フラッシュメモリの性能を発揮させることができる。
【００８７】
また、従来の不揮発性半導体記憶装置のNANDストリング5では選択ゲート2とメモリセルゲート1間の間隔がFであると、不規則パターンのパターニングに対してマージンが減るが、全てが同じピッチで配列されている場合は局所的なリソグラフィマージンの低下を危惧する必要は無くなる。即ち、メモリセルゲート1j のパターンをすべて共通のライン＆スペースとして、選択ゲート2j 部分もメモリセルゲート1j と同様なゲート長にすることでマージンを確保することで微細化に対して加工マージンを向上していくことができる。
【００８８】
図16に示す平面図において、選択ゲートの本数を2本として、NANDストリング5j,5j+1,…方向に拡張し、ビット線方向の折り返しパターン構成を説明した平面図が図16であると見ることもできる。NANDストリング5j+1 の第1のメモリセルゲート群11ａはドレイン側に隣接する第1の選択ゲート群21ａ、21ｂとソース側に隣接する第2の選択ゲート群22ａ、22ｂを有する。NANDストリング5j の第2のメモリセルゲート群12ｂはソース側に隣接する第3の選択ゲート群23ａ、23ｂとドレイン側に隣接する第4の選択ゲート群24ａ、24ｂを有する。NANDストリング5は、図16に示すように、ドレイン側ビット線DQ若しくはソース側ソース線CSを中心にして折り返したパターン構成によって、配置されている。
【００８９】
本発明の実施例1の変形例8に係る不揮発性半導体記憶装置によれば、マトリックス構成において、WLm，WLnの位置は任意に選択することができることはもちろんである。更に、m,nの値を動作モードの周期に応じて変更したい時に任意の場所に設定することもできる。こうすることによって、NANDストリングに含まれるメモリセル数×ページ長（＝ページサイズ）より小さいデータ単位を取り扱う方法を実現することができる。
【００９０】
（実施例1の変形例9）
（マトリックス構成の平面パターン）
本発明の実施例1の変形例9におけるメモリセルユニットの平面構成を図17に示す。図17においては、NANDストリングを構成するメモリセルトランジスタの内、ワード線WLm,WLnに対応するメモリセルトランジスタを選択ゲートとして機能するメモリセルトランジスタ列MSGm,MSGnとして構成する例が示されている。
【００９１】
図17に示される通り、行方向に複数本のメモリセルゲート 1j が互いに平行に直線的に形成されている。この複数本のメモリセルゲート1j の両側には、それぞれ2本の選択ゲート21j, 21jが行方向に互いに平行に、メモリセルゲート1j に平行に直線的に形成されている。ここで、複数本のメモリセルゲート1は互いに等しいゲート長W1を有している。なお複数本のメモリセルゲート1j は8本、16本などの本数で構成できる。また、2本1組で両側に配列された選択ゲート21j は互いに等しいゲート長W2を有している。このゲート長W2はメモリセルゲート1のゲート長W1と等しく形成されていても、或いは異なる寸法に形成されていても良い。
【００９２】
メモリセルゲート1同士の間には同一の幅のスペースF（Fは最小加工寸法）が設けられている。このスペースFは、メモリセルゲート1j のゲート長Ｗ1と等しく形成されていても或いは異なる寸法に形成されていても良い。またこのスペースFは選択ゲート 21j のゲート長W2と等しく形成されていても或いは異なる寸法に形成されていても良い。更に、選択ゲート21j とこの選択ゲート21j に隣接するメモリセルゲート 1j の間にはメモリセルゲート1j 同士の間のスペースFと同一のスペースFが設けられている。このメモリセルゲート1j に直交する方向に互いに平行に素子活性領域3が形成されている。この素子活性領域3はメモリセルゲート1j に直交する方向に互いに平行に形成された複数の素子分離領域4によって、複数に分断されている。各選択ゲート21j の各素子活性領域3上では、選択トランジスタチャネル部用イオン注入のための開口部22が設けられている。
【００９３】
更に、図17の平面図上では、素子活性領域3と選択ゲート21j の交点付近を中心に破線で示される開口部22に自己整合的に不純物注入が行われている。この結果、選択ゲート 21j とメモリセルゲート1j とは、高密度に稠密に配置されているにもかかわらず、異なるチャネル部分の不純物濃度をそれぞれ個別に自己整合的に形成することができる。各メモリセルのソースとドレインは素子活性領域3を介して互いに直列に接続されている。
【００９４】
ここで、複数本、例えば16本のメモリセルゲート1の両端に2本1組の選択ゲート21j がそれぞれ形成されて1つのNANDストリング23が構成される。このNANDストリング23j の両端には、メモリセルゲート1同士のスペースFと同一のスペースFを置いて、更に別のNANDストリング23j-1,23j+1 が形成されている。ここで、互いに隣接するNANDストリング23j-1,23j の選択ゲート21j-1,21j の素子活性領域3上には、コンタクトプラグ24が形成されている。
【００９５】
このように、ゲート長はメモリセル内ですべて一定のライン＆スペースであり、同一のピッチで配置されている。また、メモリセルトランジスタと同じサイズまで選択ゲート21のチャネル長は微細化されている。選択ゲート21は、ゲート2本分を用いて選択トランジスタとして用いる。
【００９６】
（変形例9の素子断面構造例：フローティングゲート構造）
この図17におけるII−II線上での断面が図18に示される。図18に示されるように半導体基板10上にメモリセルゲート1及び選択ゲート21が設けられている。これらメモリセルゲート1及び選択ゲート21周囲の半導体基板10中に、ソース・ドレイン拡散層11が設けられている。それぞれのメモリセルゲート1下の半導体基板10中にはチャネルイオン注入層12が形成されている。また、選択ゲート21下の半導体基板10中には、開口部22を介して注入されたチャネルイオン注入層25が設けられている。また、NANDストリング23の端の選択ゲート21の外側のソース・ドレイン拡散層11にはコンタクトプラグ24が接続されている。
【００９７】
各メモリセルゲート1は、半導体基板10上にゲート絶縁膜13を介して、電荷蓄積層である浮遊ゲートとなる第1導電層14が形成されている。この第1導電層14上には、ゲート間絶縁膜15を介して、制御ゲートとなる第2導電層16が形成されている。ゲート間絶縁膜15は、例えばシリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜の積層膜であるONO膜から構成されている。更にゲート間絶縁膜として、例えば、アルミナ膜等のアルミ酸化物、或いはアルミ酸化物とシリコン酸化膜の積層構造からなる絶縁膜、アルミナ膜とシリコン窒化膜とシリコン酸化膜の積層構造からなる絶縁膜、或いはハフ二ウムオキサイドを堆積することもできる。
【００９８】
ここで、選択ゲート21は、半導体基板10上にゲート絶縁膜13を介して、電荷蓄積層である浮遊ゲートとなる第1導電層14が形成されている。この第1導電層14上には、ゲート間絶縁膜15が形成されている。そのゲート間絶縁膜15中には、開口部22が設けられている。ゲート間絶縁膜15及び開口部22上には、制御ゲートとなる第2導電層16が形成されている。この開口部22中には、第2導電層16と同一材料の導電材料が埋め込まれていて、第2導電層16と第1導電層14とが電気的に接続された接続部となっている。ゲート間絶縁膜15は、各メモリセルゲート1と同様に、例えばシリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜の積層膜であるONO膜から構成されている。更にゲート間絶縁膜として、例えば、アルミナ膜等のアルミ酸化物、或いはアルミ酸化物とシリコン酸化膜の積層構造からなる絶縁膜、アルミナ膜とシリコン窒化膜とシリコン酸化膜の積層構造からなる絶縁膜、或いはハフ二ウムオキサイドを堆積することもできる点も同様である。
【００９９】
また、半導体基板10中のソース・ドレイン拡散層11の間の領域の表面付近には、ソース・ドレイン拡散層11に接触してチャネルイオン注入層12が形成されている。更に半導体基板10中の表面付近には、ソース・ドレイン拡散層11に囲まれて、開口部22の直下を少なくとも含む領域に選択トランジスタのチャネルイオン注入層25が形成されている。  選択トランジスタのチャネルイオン注入層25は、その不純物濃度はメモリセルトランジスタのチャネルイオン注入層12よりも高濃度で、その半導体基板10中での深さはメモリセルトランジスタのチャネルイオン注入層12よりも深く形成されている。ここで、選択ゲート21下のゲート間絶縁膜15中に設けられる開口部22の大きさは選択ゲート21の長さの約半分程度の長さとなっている。なお、選択ゲート21中の開口部22の長さを制御することで、選択トランジスタのチャネルイオン注入層25の長さを変化させることができる。更に、開口部22を介して選択ゲート21下に注入されるイオン注入のドーズ量をメモリセルトランジスタとは独立に制御することで、選択トランジスタのチャネルイオン注入層25の濃度を自由に設定できる。なお、選択ゲート21のチャネル部の不純物濃度は例えば、約1017 cm-3である。更に、メモリセルゲート1の高さは選択ゲート21の高さと等しく形成されている。
【０１００】
本発明の実施例1の変形例9では、NAND型フラッシュメモリのみならず、AND型フラッシュメモリ等の、選択ゲートを有するフラッシュメモリセルに対して、選択ゲートをメモリセルと同様のゲート長にし、同一ピッチで配列することによってリソグラフィ的に微細加工しやすいメモリセル構造を実現することができる。
【０１０１】
このように選択ゲート21は第1導電層14に電位を供給できるようになっており、一般的なMOSFETと同様に機能し、その積層ゲート構造は開口部22がある点以外はメモリセルトランジスタとその組成やサイズは同様である。
【０１０２】
更に、本発明の実施例1の変形例9では、選択トランジスタのチャネル領域の不純物濃度がメモリセルトランジスタのチャネル領域の不純物濃度よりも高く設定できることから、選択トランジスタの閾値をメモリセルトランジスタの閾値よりも大きくでき、選択トランジスタに必要なカットオフ特性（電流遮断特性）を持った不揮発性半導体記憶装置を提供できる。
【０１０３】
更に、選択トランジスタの浮遊ゲートとなる第1導電層14と選択ゲートとなる第2導電層16とをゲート間絶縁膜15中に設けられた開口部22を介して接続している。このような構成の不揮発性半導体記憶装置とすることで、必要なチャネルイオン濃度を有する選択トランジスタと、微細化に適するように濃度が薄く設定されたチャネル濃度を有して、データ書き込み特性、データ保持特性、読み出しストレスに対する耐性などのメモリセルトランジスタの様々な特性が良好なメモリセルトランジスタとを備えた微細な不揮発性半導体記憶装置が提供できる。
【０１０４】
(製造方法:フローティングゲート構造例) 
次に、図18乃至図29を用いて、本発明の実施例1の変形例10に係る不揮発性半導体記憶装置の製造方法を説明する。図18から図29は、図17におけるII−II線上での部分又は全体の断面に相当する。
【０１０５】
（ａ）まず、p 型のシリコンからなる半導体基板10上に犠牲シリコン酸化膜30を形成する。次に、場合により、p 型ウエル或いはn 型ウエル及びp 型ウエルの二重ウエル等を形成し活性化する。次に半導体基板10或いはその上にウエルが形成された領域に、n 型トランジスタを形成する場合は、メモリセルトランジスタと、選択トランジスタとの両方に同時に同じＢ（ホウ素）などのp型不純物をチャネル制御のためにチャネルイオン注入を行い、図19に示すように、チャネルイオン注入層12を半導体基板10の表面付近に形成する。
【０１０６】
（ｂ）次に、イオン注入のために形成した犠牲シリコン酸化膜30を剥離し、ゲート絶縁膜13を形成する。そして、浮遊ゲート電極用のゲート電極材として、例えばポリシリコンを堆積して浮遊ゲートとなる第1導電層14を形成する。このポリシリコンを導電性にするために、予め例えばP（リン）がドープされたものを用いる。また、或いはイオン注入で、Pをイオン注入してもよい。次に、図20に示すように、この浮遊ゲートとなる第1導電層14上に、素子分離領域4を加工するためのマスク材31、例えばシリコン窒化膜（Si3N4）をその上に堆積する。
【０１０７】
（ｃ）次に、図21に示されるようにシリコン窒化膜であるマスク材31を除去する。更に、図22に示されるように、露出している表面上にゲート間絶縁膜15を例えばONO膜にて堆積させる。そして、図23に示されるように、堆積されたゲート間絶縁膜15の上に、マスク材32としてポリシリコン及びその他のマスク材、例えばシリコン酸化膜を堆積する。
【０１０８】
（ｄ）次に、図24に示されるように、メモリセルユニットの選択トランジスタのチャネル予定領域の一部をリソグラフィでパターニングして、マスク材32上にフォトレジスト33を堆積して、開口部34を設ける。ここでは、2つの開口部34を設けた状態を示している。
【０１０９】
（ｅ）次に、図25に示されるように、フォトレジスト33の開口部34直下のマスク材32をエッチングして開口する。このマスク材32のパターニングに際しては、半導体装置製造技術における各世代での最小加工寸法を加工できる方法で加工する。一般に最高性能の高価な微細加工技術を用いることになる。このため、マスク材32に設けられる開口部34に対して、合わせずれは最小限に抑制される。
【０１１０】
（ｆ）次に、図26に示されるように、フォトレジスト33を除去して、選択トランジスタのチャネル領域となる半導体基板10に、ゲート間絶縁膜15、浮遊ゲートとなる第1導電層14、ゲート絶縁膜13を介してイオン注入を行って、選択トランジスタチャネルのイオン注入層25を形成する。この時の注入イオン種は通常は、B（ホウ素）が使用される。但し、表面チャネル型pMOSならば、P（燐）であることもある。この時、メモリセルトランジスタ領域にはマスク材32が有り、イオン注入されたイオン種はマスク材32中で減衰してしまうような膜厚構成になっていると同時に、このイオン注入の加速エネルギーは電荷蓄積層14を越えて、半導体基板10に届くエネルギーに調整されている。ここで、フォトレジスト33を残さずにイオン注入を行っているが、フォトレジスト33を残したままイオン注入を行い、その後でフォトレジスト33を除去するともできる。
【０１１１】
(ｇ)次に、図27に示されるように、開口部34下のゲート間絶縁膜15をエッチング開口する。ここで、選択トランジスタのチャネルイオン注入層25を形成するイオン注入はゲート間絶縁膜15をエッチング開口した後に行っても良い。また、ゲート間絶縁膜15を残したままイオン注入すると、多結晶シリコン層からなる第1導電層14の表面へのコンタミネーションを防止でき、ゲート間絶縁膜15を保護膜として利用できる。
【０１１２】
（ｈ）次に、図28に示されるように、マスク材32を剥離する。次に、制御ゲートとなる第2導電層16として、ポリシリコンとメタルシリサイドとして、例えばＷＳｉ（タングステンシリサイド）等を堆積する。ここで、制御ゲート材は、例えばポリシリコンのみを堆積させても良い。この場合、ポリシリコンを堆積させて、ゲート加工を行った後にサリサイド（SalICide : Self-Aligned SilICide：自己整合的なシリサイド形成技術）方法を用いて、シリサイドを使用した電極を形成することができる。
【０１１３】
（ｉ）次に、図29に示されるように、ゲート電極領域をリソグラフィにてパターニングし、積層ゲート構造をエッチング加工し、電荷蓄積層14、ゲート間絶縁膜15、制御ゲート16からなるメモリセルトランジスタゲート電極、電荷蓄積層14、ゲート間絶縁膜15、制御ゲート16からなる選択トランジスタゲート電極を同一のゲート長、同一のピッチとなるように形成する。この時のエッチング加工はRIEを用いる。ここで、メモリセルユニットごとにメモリセルの端部に1対の2本の選択ゲート21が形成される。
【０１１４】
（ｊ）次に、図30に示されるように、積層ゲート構造であるメモリセルゲート1の制御ゲート16の電極及び選択ゲート21の制御ゲート16の電極をマスクにして、半導体基板10中に不純物をイオン注入して、ソース・ドレイン拡散層11を形成する。特に、浮遊ゲートとなる第1導電層14と制御ゲート16を電気的に短絡させるために選択トランジスタのゲート間絶縁膜15を開口した後にイオン注入を行えば、リソグラフィ工程の追加をせずに実施例1の変形例1の構造が可能となる。この製造方法では、電荷蓄積層14と制御ゲート16とを分離しているゲート間絶縁膜15を一部分除去する方法を採用している。この方法はメモリセルユニット内の選択ゲート21に適用される。この方法は、電荷蓄積層14にコンタクトを取るための方法であるが、この製造工程途中で、次の条件を満たす場合は、浮遊ゲートとなる第1導電層14越しに選択ゲート21のチャネル部のみにイオン注入することが可能である。
【０１１５】
即ち、メモリセルゲート1にはこのイオン注入により不純物がマスク材中で減衰して、電荷蓄積層14に届かず、また、選択ゲート21上では、電荷蓄積層14及びゲート絶縁膜13越しにイオン注入された不純物が半導体基板10に注入されて、メモリセルゲート1と選択ゲート21とで異なる不純物濃度のチャネル領域を形成すれば、メモリセルゲート1の特性と選択ゲート21の特性をそれぞれ満たすようにそれぞれのチャネル部を形成し、新たなリソグラフィ工程の追加を伴わずに、且つ、自己整合プロセスによりそれぞれの特性向上を実現できる。
【０１１６】
選択ゲート21への自己整合的なチャネルイオン注入が行え、位置合わせずれがなく、選択ゲート21のチャネル不純物を形成できる。
【０１１７】
ここで、ビット線側選択ゲート線SGD1を備える第1のビット線側選択トランジスタ及びソース線側選択ゲート線SGS1を備える第1のソース線側選択トランジスタのしきい値電圧制御用のイオン注入のマスク合わせ精度に余裕が取れる。それは、仮にイオン注入のマスク合わせがずれて、ビット線側選択ゲート線SGD1を備える第1のビット線側選択トランジスタ及びソース線側選択ゲート線SGS1を備える1のソース線側選択トランジスタのしきい値電圧がビット線側選択ゲート線SGD2を備える第2のビット線側選択トランジスタ及びソース線側選択ゲート線SGS2を備える第2のソース線側選択トランジスタのしきい値電圧よりも低くなっても、ビット線側もソース線側もそれぞれ選択トランジスタが少なくとも2つあるため、リーク電流耐性の問題は生じない。この結果、ビット線側選択ゲート線SGD1とこれに隣接する制御ゲート線WL1、及びソース線側選択ゲート線SGS1とこれに隣接する制御ゲートWL32との間のスペースを広くする必要が無くなり、制御ゲート間のスペースと同一に縮められる。
【０１１８】
上記製造方法で選択トランジスタとメモリセルトランジスタを異なるチャネル不純物濃度に自己整合的に独立して形成することが可能である。
【０１１９】
このようにメモリセルの選択トランジスタのチャネル部の一部分の不純物濃度とメモリセル部のチャネル部の不純物濃度の異なるそれぞれのトランジスタが自己整合的に形成される。ここで、選択トランジスタにおいては、電荷蓄積層14下のゲート絶縁膜13には、チャネルイオン注入を行った際の通過イオンの一部が残っている。その残留している領域は、電荷蓄積層14上のゲート間絶縁膜15中に設けられた開口部22の形状の直下を含んだ周辺領域となっている。
【０１２０】
実施例1の変形例9によれば、メモリセルトランジスタのゲート絶縁膜13を通してチャネルイオン注入することがなく、特に浮遊ゲートを持つ構造の不揮発性半導体記憶装置の特性劣化を引き起こすことがない。
【０１２１】
尚、実施例1の変形例9は、n型トランジスタでも、p型トランジスタであっても良く、またメモリセルトランジスタ及び選択トランジスタのチャネル制御のためにイオン注入する不純物イオン種として、B（ホウ素）でも、P（リン）でも良い。
【０１２２】
このように、実施例1の変形例9では、メモリセルトランジスタをマスクして、選択トランジスタのチャネル領域に対応したマスク材32の高精度な開口部34を設けて、この開口部34を利用して、チャネル領域にイオン注入を行って、合わせずれを生じさせずにチャネルイオン注入を行っている。
【０１２３】
また、メモリセルトランジスタはゲート電極の第1導電層14と第2導電層16の間のゲート間絶縁膜15に開口が無い状態で、選択トランジスタにイオン注入されるため、メモリセルトランジスタのチャネル領域の濃度は選択トランジスタのチャネル濃度とは独立に設定される。
【０１２４】
（実施例1の変形例10）
変形例10の不揮発性半導体記憶装置の構造では、図18に示された不揮発性半導体記憶装置の構造を図30に示すように変形し、1対の2本の選択ゲート21のうちの片方、メモリセルゲート1から遠い方の選択ゲート21のゲート間絶縁膜15に開口部22に対応した半導体基板10中に、濃いチャネルイオン注入層25を形成して、カットオフ特性を向上できる。ここで、メモリセルゲート1に隣接する選択ゲート21の下方にはメモリセルゲート1と同じチャネルイオン注入層12が形成されている。
【０１２５】
なお、一つのNANDストリング23の中で、ソース側、ドレイン側にそれぞれ2つずつの選択ゲート21が設けられているが、ソース側、ドレイン側ともに又は一方をメモリセルゲート1に隣接する選択ゲート21下のチャネルイオン注入領域の不純物濃度、深さをメモリセルゲート1のチャネルイオン注入領域の不純物濃度、深さと等しく設定することもできる。
【０１２６】
この変形例10の製造方法は、実施例1の変形例9の製造方法において、図21に示される工程の後で、選択ゲート21下にイオン注入を行なわない選択ゲート形成予定領域はフォトレジストで被覆して、選択ゲート21下にイオン注入を行なう選択ゲートについてのみ、半導体基板10中に濃いチャネルイオン注入層25を形成する。
【０１２７】
このように、図18に示されるゲート構造を採りながら、選択トランジスタのメモリセルトランジスタに隣接した側を、レジスト（図示せず）でマスクして、チャネルイオン注入して、チャネルイオン注入領域の濃度や深さがメモリセルトランジスタから離間した選択トランジスタよりも薄く、浅く形成して、選択トランジスタ同士のカットオフ特性を異ならせることもできる。
【０１２８】
即ち、メモリセルトランジスタに隣接した選択ゲート21のチャネルイオン注入領域は、その濃度、深さがメモリセルゲート1のチャネルイオン注入領域の濃度、深さと等しくなっている。これに対し、メモリセルトランジスタから離間した側の選択ゲート21のチャネルイオン注入領域は、その濃度、深さがメモリセルゲートのチャネルイオン注入領域の濃度、深さよりもより濃く、より深く形成されている。
【０１２９】
この場合、メモリセルゲート1から遠い方のカットオフ特性を強くもたせ、メモリセルゲート1に近い側の選択ゲート21への不純物拡散の影響を低く抑制することが可能である。このように構成することで、選択ゲート21に隣接するメモリセルトランジスタへのチャネル不純物の染み出し現象を防止できる。
【０１３０】
（実施例1の変形例11）
変形例11の不揮発性半導体記憶装置の構造では、図18に示された不揮発性半導体記憶装置の構造を図31に示すように変形し、1対の2本の選択ゲート21のうちの片方、メモリセルゲート1に隣接する選択ゲート21のゲート間絶縁膜15に開口部22に対応した半導体基板10中に、濃いチャネルイオン注入層25を形成して、カットオフ特性を向上できる。ここで、メモリセルゲート1から離間する選択ゲート21下方にはメモリセルゲート1と同じチャネルイオン注入層12が形成されている。
【０１３１】
なお、一つのNANDストリング23の中で、ソース側、ドレイン側にそれぞれ2つずつの選択ゲート21が設けられているが、ソース側、ドレイン側ともに又は一方をメモリセルゲート1から離間する選択ゲート21下のチャネルイオン注入領域の不純物濃度、深さをメモリセルゲート1のチャネルイオン注入領域の不純物濃度、深さと等しく設定することもできる。
【０１３２】
この変形例11の製造方法は、変形例9の製造方法において、図16に示される工程の後で、選択ゲート21下にイオン注入を行なわない選択ゲート形成予定領域はフォトレジスト33で被覆して、選択ゲート21下にイオン注入を行なう選択ゲート21についてのみ、半導体基板10中に濃いチャネルイオン注入層25を形成する。
【０１３３】
このように、図18に示されるゲート構造を採りながら、選択トランジスタのメモリセルトランジスタから離間した側を、レジスト（図示せず）でマスクして、チャネルイオン注入して、チャネルイオン注入領域の濃度や深さがメモリセルトランジスタに隣接した選択トランジスタよりも薄く、浅く形成して、選択トランジスタ同士のカットオフ特性を異ならせることもできる。
【０１３４】
即ち、メモリセルゲート1から離間した選択ゲート21のチャネルイオン注入領域は、その濃度、深さがメモリセルゲート1のチャネルイオン注入領域の濃度、深さと等しくなっている。これに対し、メモリセルゲート1に隣接した選択ゲート21のチャネルイオン注入領域は、その濃度、深さがメモリセルゲート1のチャネルイオン注入領域の濃度、深さよりもより濃く、より深く形成されている。
【０１３５】
この場合、メモリセルに近い方のカットオフ特性を強くもたせている。
【０１３６】
なお、選択ゲートを持つ不揮発性半導体記憶装置に対して、各実施例が適用できる。更に、周辺回路中のトランジスタに対しても各実施例は適用できる。
【０１３７】
また、不揮発性半導体記憶装置に限らず、不揮発性半導体記憶装置を備えたメモリ混載半導体装置にも各実施例は適用できる。
【０１３８】
（実施例1の変形例12）
図24乃至図26の工程の代わりに、図32乃至図34に示すように、開口部34を広く設定して、選択トランジスタのチャネル予定領域へのイオン注入を実施し、選択トランジスタのチャネルイオン注入層25を広く形成することもできる。図32乃至図34に示す工程は、図24乃至図26に示した工程に比較して微細加工の加工精度において余裕がある。
【０１３９】
(a) 図32に示すように、メモリセルユニットの選択トランジスタのチャネル予定領域の一部をリソグラフィでパターニングして、マスク材32上にフォトレジスト33を堆積して、開口部34を設ける。ここでは、1つの広い開口部34を設けた状態を示している。
【０１４０】
(b) 次に、図33に示すように、フォトレジスト33の開口部34直下のマスク材32をエッチングして開口する。このマスク材のパターニングに際しては、半導体装置製造技術における各世代での最小加工寸法を加工できる方法で加工する。一般に最高性能の高価な微細加工技術を用いることになる。このため、マスク材に設けられる開口部に合わせずれは最小限に抑制される。
【０１４１】
(c) 次に、図34に示すように、フォトレジスト33を除去して、選択トランジスタのチャネル領域となる半導体基板10にゲート間絶縁膜15、浮遊ゲート電極による電荷蓄積層14、ゲート絶縁膜13を介してイオン注入を行って、選択トランジスタのチャネルイオン注入層25を形成する。この時の注入イオン種は通常は、B（ホウ素）が使用される。但し、表面チャネル型pMOSならば、P（燐）であることもある。
【０１４２】
この時、メモリセルトランジスタ領域にはマスク材32が有り、イオン注入されたイオン種はマスク材32中で減衰してしまうような膜厚構成になっていると同時に、このイオン注入の加速エネルギーは電荷蓄積層を越えて、半導体基板10に届くエネルギーに調整されている。
【０１４３】
ここで、フォトレジスト33を残さずにイオン注入を行っているが、フォトレジスト33を残したままイオン注入を行い、その後でフォトレジスト33を除去するともできる。
【０１４４】
本発明の第1の実施形態の変形例9乃至12において説明した製造方法によれば、選択トランジスタのカットオフ特性を向上させた不揮発性半導体記憶装置を、メモリセルトランジスタ部分を選択トランジスタとして機能するようにすることと共に提供することができる。
【０１４５】
（実施例1の変形例13）
（NAND型フラッシュメモリのマトリックス構成例）
本発明の実施例1の変形例13に係る不揮発性半導体記憶装置として、64ＭビットNAND型フラッシュメモリの模式的回路構成は、図35に示すように、NANDストリングのビット線側にそれぞれ2本の選択ゲートとして機能するメモリセルトランジスタ列MSGD1,MSGD2によって構成された選択ゲート線を備え、ソース側にそれぞれ2本の選択ゲートとして機能するメモリセルトランジスタ列MSGS1,MSGS2によって構成された選択ゲート線を備える。図35において、NAND型メモリセルアレイからなるブロック0、ブロック1、・・・ブロック1023が配置され、周辺にはトップ・ページバッファ290、ボトム・ページバッファ291、レフト・ロウデコーダ／チャージポンプ292、ライト・ロウデコーダ／チャージポンプ293が配置されている。また、図35において、選択ゲートとして機能するメモリセルトランジスタ列MSGD1,MSGD2及び選択ゲートとして機能するメモリセルトランジスタ列MSGS1,MSGS2に対して平行にワード線WL0,WL1,…,WL14,WL15が配置され、これらのワード線と直交して、ビット線BL0,BL1,…,BL4223が配置されている。尚、変形例13の構成においても、図2乃至図6に示したような本発明の実施例1及びその変形例1から4までの回路構成を適用できることはもちろんである。
【０１４６】
図35の任意のワード線WLnに対して、メモリセルトランジスタを選択ゲートとして機能するように実施することによって、メモリセルの高密度化を図ると同時に、書込消去単位ブロックサイズの増大を防ぎ、高密度なメモリセルで且つ書込消去単位の小さい或いは任意に設定できる高速書き換え可能な、或いは任意に書込消去単位を設定できる自由度の高い、不揮発性半導体記憶装置を提供することができる。
【０１４７】
（回路システム構成例）
本発明の実施例に係る不揮発性半導体記憶装置においては、実施例1及びその変形例1乃至3において説明したNANDストリングの回路構成を複合的に組み合わせて、NAND列数の異なるメモリセルが含まれるメモリセルアレイを用い、よりシステム的に最適な書込消去単位を提供することもできる。例えば、ある第1の領域はNAND列の両側に従来型の選択ゲートを配置し、通常のNAND型フラッシュメモリとして動作する場合と、NAND列の内部にメモリセルトランジスタを上述のとおり選択トランジスタに変えることにより書込消去単位を変えることも可能な領域とする。次いで第2の領域には従来の選択トランジスタは存在せず変形例3に記載したようなワード線のみのメモリセルで構成されるメモリ領域とすることもできる。第2の領域は、比較的少ないNAND列数で構成し、この領域は書込消去単位ブロックの小さい領域として利用し、主に高速書き換えやデータストレージよりはコードストレージ的にデータの書き換え消去を行う。即ち、第1の領域をデータ領域、第2の領域をデータ管理領域というような使い方をすることにより、システム的に高機能化を図ることも可能である。
【実施例２】
【０１４８】
本発明の実施例2に係る不揮発性半導体記憶装置は、図36に示すように、実施例1において説明した回路構成を有する不揮発性半導体記憶装置からなる分割書込消去型NAND型メモリ120と、NAND列の両側に従来型の選択ゲートを配置し、通常のNAND型フラッシュメモリとして動作するNAND型フラッシュメモリ210とを組合わせた構成を有する。分割書込消去型NAND型メモリ120においては、ビット線BLi,BLi+1に対して直交する選択ゲート線SGS,SGD及びソース線SLを有する。又、ワード線WLi,WLjに接続されたメモリセル列Mi,Mj,ワード線WLnに接続された選択ゲートとして機能するメモリセルトランジスタ列MSGnを備えている。NAND型フラッシュメモリ210においては、ビット線BLi,BLi+1に対して直交する選択ゲート線SGS,SGD及びソース線SLを有する。又、ワード線WLi,WLjに接続されたメモリセル列Mi,Mj,任意のワード線に接続された選択ゲートとして機能するメモリセルトランジスタ列MSGを備えている。NAND型フラッシュメモリ210においても、図36に示すように、選択ゲートとして機能するメモリセルトランジスタ列MSGを形成し、分割書込消去型NAND型メモリとして構成しても良いことは明らかである。分割書込消去型NAND型メモリ120は、比較的少ないNAND列数で構成し、この領域は書込消去単位ブロックの小さい領域として利用し、主に高速書き換えやデータストレージよりはコードストレージ的にデータの書き換え消去を行う。一方、NAND型フラッシュメモリは大容量のデータ記憶用とする。
【０１４９】
本発明の実施例2によれば、NAND型フラッシュメモリ210をデータ領域、分割書込消去型NAND型メモリ120をデータ管理領域とする使い方により、システム的に高機能化を図ることができる。
【０１５０】
（実施例2の変形例1）
本発明の実施例2の変形例1に係る不揮発性半導体記憶装置は、図37に示すように、実施例1の変形例1において説明した回路構成を有する不揮発性半導体記憶装置からなる分割書込消去型NAND型メモリ120と、NAND列の両側に従来型の選択ゲートを配置し、通常のNAND型フラッシュメモリとして動作するNAND型フラッシュメモリ210とを組合わせた構成を有する。分割書込消去型NAND型メモリ120においては、ビット線BLi,BLi+1に対して直交する選択ゲート線SGS,選択ゲートとして機能するメモリセルトランジスタ列MSGD及びソース線SLを有する。又、ワード線WLi,WLjに接続されたメモリセル列Mi,Mj,ワード線WLnに接続された選択ゲートとして機能するメモリセルトランジスタ列MSGnを備えている。NAND型フラッシュメモリ210においては、ビット線BLi,BLi+1に対して直交する選択ゲート線SGS,SGD及びソース線SLを有する。又、ワード線WLi,WLjに接続されたメモリセルトランジスタ列Mi,Mj,任意のワード線に接続された選択ゲートとして機能するメモリセルトランジスタ列MSGを備えている。NAND型フラッシュメモリ210においても、図37に示すように、選択ゲートとして機能するメモリセルトランジスタ列MSGを形成し、分割書込消去型NAND型メモリとして構成しても良いことは明らかである。分割書込消去型NAND型メモリ120は、比較的少ないNAND列数で構成し、この領域は書込消去単位ブロックの小さい領域として利用し、主に高速書き換えやデータストレージよりはコードストレージ的にデータの書き換え消去を行う。一方、NAND型フラッシュメモリは大容量のデータ記憶用とする。
【０１５１】
本発明の実施例2の変形例1によれば、NAND型フラッシュメモリ210をデータ領域、分割書込消去型NAND型メモリ120をデータ管理領域とする使い方により、システム的に高機能化を図ることができる。
【０１５２】
（実施例2の変形例2）
本発明の実施例2の変形例2に係る不揮発性半導体記憶装置は、図38に示すように、実施例1の変形例2において説明した回路構成を有する不揮発性半導体記憶装置からなる分割書込消去型NAND型メモリ120と、NAND列の両側に従来型の選択ゲートを配置し、通常のNAND型フラッシュメモリとして動作するNAND型フラッシュメモリ210とを組合わせた構成を有する。分割書込消去型NAND型メモリ120においては、ビット線BLi,BLi+1に対して直交する選択ゲート線SGD,選択ゲートとして機能するメモリセルトランジスタ列MSGS及びソース線SLを有する。又、ワード線WLi,WLjに接続されたメモリセル列Mi,Mj,ワード線WLnに接続された選択ゲートとして機能するメモリセルトランジスタ列MSGnを備えている。NAND型フラッシュメモリ210においては、ビット線BLi,BLi+1に対して直交する選択ゲート線SGS,SGD及びソース線SLを有する。又、ワード線WLi,WLjに接続されたメモリセル列Mi,Mj,任意のワード線に接続された選択ゲートとして機能するメモリセルトランジスタ列MSGを備えている。NAND型フラッシュメモリ210においても、図38に示すように、選択ゲートとして機能するメモリセルトランジスタ列MSGを形成し、分割書込消去型NAND型メモリとして構成しても良いことは明らかである。分割書込消去型NAND型メモリ120は、比較的少ないNAND列数で構成し、この領域は書込消去単位ブロックの小さい領域として利用し、主に高速書き換えやデータストレージよりはコードストレージ的にデータの書き換え消去を行う。一方、NAND型フラッシュメモリは大容量のデータ記憶用とする。
【０１５３】
本発明の実施例2の変形例2によれば、NAND型フラッシュメモリ210をデータ領域、分割書込消去型NAND型メモリ120をデータ管理領域とする使い方により、システム的に高機能化を図ることができる。
【０１５４】
（実施例2の変形例3）
本発明の実施例2の変形例3に係る不揮発性半導体記憶装置は、図39に示すように、実施例1の変形例3において説明した回路構成を有する不揮発性半導体記憶装置からなる分割書込消去型NAND型メモリ120と、NAND列の両側に従来型の選択ゲートを配置し、通常のNAND型フラッシュメモリとして動作するNAND型フラッシュメモリ210とを組合わせた構成を有する。分割書込消去型NAND型メモリ120においては、ビット線BLi,BLi+1に対して直交する選択ゲートとして機能するメモリセルトランジスタ列MSGS,MSGD及びソース線SLを有する。又、ワード線WLi,WLjに接続されたメモリセル列Mi,Mj,ワード線WLnに接続された選択ゲートとして機能するメモリセルトランジスタ列MSGnを備えている。NAND型フラッシュメモリ210においては、ビット線BLi,BLi+1に対して直交する選択ゲート線SGS,SGD及びソース線SLを有する。又、ワード線WLi,WLjに接続されたメモリセル列Mi,Mj,任意のワード線に接続された選択ゲートとして機能するメモリセルトランジスタ列MSGを備えている。NAND型フラッシュメモリ210においても、図39に示すように、選択ゲートとして機能するメモリセルトランジスタ列MSGを形成し、分割書込消去型NAND型メモリとして構成しても良いことは明らかである。分割書込消去型NAND型メモリ120は、比較的少ないNAND列数で構成し、この領域は書込消去単位ブロックの小さい領域として利用し、主に高速書き換えやデータストレージよりはコードストレージ的にデータの書き換え消去を行う。一方、NAND型フラッシュメモリは大容量のデータ記憶用とする。
【０１５５】
本発明の実施例2の変形例3によれば、NAND型フラッシュメモリ210をデータ領域、分割書込消去型NAND型メモリ120をデータ管理領域とする使い方により、システム的に高機能化を図ることができる。
【０１５６】
（実施例2の変形例4）
本発明の実施例2の変形例4に係る不揮発性半導体記憶装置は、図40に示すように、実施例1において説明した回路構成を有する不揮発性半導体記憶装置からなる極めて簡単な構成を有する。NAND列の両側に従来型の選択ゲートを配置し、通常のNAND型フラッシュメモリとして動作するNAND型フラッシュメモリ210において、ワード線WLnに接続された選択ゲートとして機能するメモリセルトランジスタ列MSGnによって、2分割した点に特徴を有する。即ち、ワード線WLnからビット線BL側のメモリセルアレイ部分とソース線SL側のメモリセルアレイ部分に分割し、一方を比較的少ないNAND列数で構成し、この領域は書込消去単位ブロックの小さい領域として利用し、主に高速書き換えやデータストレージよりはコードストレージ的にデータの書き換え消去を行う。他方は、NAND型フラッシュメモリとしての大容量のデータ記憶用とする。WLnの位置を任意に選ぶことによってデータ管理用のメモリセルアレイ部分とデータ蓄積用のメモリセルアレイ部分のメモリサイズを任意に設定変更可能となる。本発明の実施例2の変形例4においては、図40に示すように、ビット線BLi,BLi+1に対して直交する選択ゲート線SGS,SGD及びソース線SLを有する。又、ワード線WLi,WLjに接続されたメモリセル列Mi,Mj,ワード線WLnに接続された選択ゲートとして機能するメモリセルトランジスタ列MSGnを備えている。2分割されたNAND型フラッシュメモリ210においても、選択ゲートとして機能するメモリセルトランジスタ列MSGを形成し、更に内部を分割し、分割書込消去型NAND型メモリとして構成しても良いことは明らかである。
【０１５７】
本発明の実施例2の変形例4によれば、比較的簡単な構成によって、NAND型フラッシュメモリ210を任意に分割して、データ領域、データ管理領域とする使い方により、システム的に高機能化を図ることができる。
【０１５８】
（実施例2の変形例5）
本発明の実施例2の変形例5に係る不揮発性半導体記憶装置は、実施例1の変形例2において説明した回路構成を有する不揮発性半導体記憶装置からなる極めて簡単な構成を有する。全体の回路構成図は、図40と同様であるため、省略する。NAND列のビット線側に従来型の選択ゲート線SGDを配置し、ソース線側選択ゲート線として選択ゲートとして機能するメモリセルトランジスタ列MSGSを配置することで、通常のNAND型フラッシュメモリとして動作するNAND型フラッシュメモリ210において、ワード線WLnに接続された選択ゲートとして機能するメモリセルトランジスタ列MSGnによって、2分割した点に特徴を有する。即ち、ワード線WLnからビット線BL側のメモリセルアレイ部分とソース線SL側のメモリセルアレイ部分に分割し、一方を比較的少ないNAND列数で構成し、この領域は書込消去単位ブロックの小さい領域として利用し、主に高速書き換えやデータストレージよりはコードストレージ的にデータの書き換え消去を行う。他方は、NAND型フラッシュメモリとしての大容量のデータ記憶用とする。WLnの位置を任意に選ぶことによってデータ管理用のメモリセルアレイ部分とデータ蓄積用のメモリセルアレイ部分のメモリサイズを任意に設定変更可能となる。本発明の実施例2の変形例5においては、ビット線BLi,BLi+1に対して直交する選択ゲート線SGD及び選択ゲートとして機能するメモリセルトランジスタ列MSGS及びソース線SLを有する。又、ワード線WLi,WLjに接続されたメモリセル列Mi,Mj,ワード線WLnに接続された選択ゲートとして機能するメモリセルトランジスタ列MSGnを備えている。2分割されたNAND型フラッシュメモリ210においても、選択ゲートとして機能するメモリセルトランジスタ列MSGを形成し、更に内部を分割し、分割書込消去型NAND型メモリとして構成しても良いことは明らかである。
【０１５９】
本発明の実施例2の変形例5によれば、比較的簡単な構成によって、NAND型フラッシュメモリ210を任意に分割して、データ領域、データ管理領域とする使い方により、システム的に高機能化を図ることができる。
【０１６０】
（実施例2の変形例6）
本発明の実施例2の変形例6に係る不揮発性半導体記憶装置は、実施例1の変形例1において説明した回路構成を有する不揮発性半導体記憶装置からなる極めて簡単な構成を有する。全体の回路構成図は、図40と同様であるため、省略する。NAND列のソース線側に従来型の選択ゲートを配置し、ビット線側選択ゲート線として選択ゲートとして機能するメモリセルトランジスタ列MSGDを配置することで、通常のNAND型フラッシュメモリとして動作するNAND型フラッシュメモリ210において、ワード線WLnに接続された選択ゲートとして機能するメモリセルトランジスタ列MSGnによって、2分割した点に特徴を有する。即ち、ワード線WLnからビット線BL側のメモリセルアレイ部分とソース線SL側のメモリセルアレイ部分に分割し、一方を比較的少ないNAND列数で構成し、この領域は書込消去単位ブロックの小さい領域として利用し、主に高速書き換えやデータストレージよりはコードストレージ的にデータの書き換え消去を行う。他方は、NAND型フラッシュメモリとしての大容量のデータ記憶用とする。WLnの位置を任意に選ぶことによってデータ管理用のメモリセルアレイ部分とデータ蓄積用のメモリセルアレイ部分のメモリサイズを任意に設定変更可能となる。本発明の実施例2の変形例6においては、ビット線BLi,BLi+1に対して直交する選択ゲート線SGS,選択ゲートとして機能するメモリセルトランジスタ列MSGD及びソース線SLを有する。又、ワード線WLi,WLjに接続されたメモリセル列Mi,Mj,ワード線WLnに接続された選択ゲートとして機能するメモリセルトランジスタ列MSGnを備えている。2分割されたNAND型フラッシュメモリ210においても、選択ゲートとして機能するメモリセルトランジスタ列MSGを形成し、更に内部を分割し、分割書込消去型NAND型メモリとして構成しても良いことは明らかである。
【０１６１】
本発明の実施例2の変形例6によれば、比較的簡単な構成によって、NAND型フラッシュメモリ210を任意に分割して、データ領域、データ管理領域とする使い方により、システム的に高機能化を図ることができる。
【０１６２】
（実施例2の変形例7）
本発明の実施例2の変形例7に係る不揮発性半導体記憶装置は、実施例1の変形例3において説明した回路構成を有する不揮発性半導体記憶装置からなる極めて簡単な構成を有する。全体の回路構成図は、図40と同様であるため、省略する。従来の選択トランジスタは存在せず、実施例1の変形例3に記載したようなワード線のみのメモリセルで構成されるNAND型フラッシュメモリとして動作するNAND型フラッシュメモリ210において、ワード線WLnに接続された選択ゲートとして機能するメモリセルトランジスタ列MSGnによって、2分割した点に特徴を有する。更に又、ビット線側選択ゲート用として、選択ゲートとして機能するメモリセルトランジスタ列MSGDを配置し、ソース線側選択ゲート用として、選択ゲートとして機能するメモリセルトランジスタ列MSGSを配置している。即ち、ワード線WLnからビット線BL側のメモリセルアレイ部分とソース線SL側のメモリセルアレイ部分に分割し、一方を比較的少ないNAND列数で構成し、この領域は書込消去単位ブロックの小さい領域として利用し、主に高速書き換えやデータストレージよりはコードストレージ的にデータの書き換え消去を行う。他方は、NAND型フラッシュメモリとしての大容量のデータ記憶用とする。WLnの位置を任意に選ぶことによってデータ管理用のメモリセルアレイ部分とデータ蓄積用のメモリセルアレイ部分のメモリサイズを任意に設定変更可能となる。本発明の実施例2の変形例7においては、ビット線BLi,BLi+1に対して直交する選択ゲートとして機能するメモリセルトランジスタ列MSGS,MSGD及びソース線SLを有する。又、ワード線WLi,WLjに接続されたメモリセル列Mi,Mj,ワード線WLnに接続された選択ゲートとして機能するメモリセルトランジスタ列MSGnを備えている。2分割されたNAND型フラッシュメモリ210においても、選択ゲートとして機能するメモリセルトランジスタ列MSGを形成し、更に内部を分割し、分割書込消去型NAND型メモリとして構成しても良いことは明らかである。
【０１６３】
本発明の実施例2の変形例7によれば、比較的簡単な構成によって、NAND型フラッシュメモリ210を任意に分割して、データ領域、データ管理領域とする使い方により、システム的に高機能化を図ることができる。
【０１６４】
（実施例2の変形例8）
本発明の実施例2の変形例8に係る不揮発性半導体記憶装置は、図41に示すように、実施例1において説明した回路構成を有する不揮発性半導体記憶装置からなる極めて簡単な構成を有する。NAND列の両側に従来型の選択ゲートを配置し、通常のNAND型フラッシュメモリとして動作するNAND型フラッシュメモリ210において、ワード線WLm,WLnに接続された選択ゲートとして機能するメモリセルトランジスタ列MSGm,MSGnによって、3分割した点に特徴を有する。このように3分割することによって、ワード線WLnとワード線WLmの間の挟まれるメモリセルアレイ部分のみを比較的少ないNAND列数で構成し、この領域は書込消去単位ブロックの小さい領域として利用し、主に高速書き換えやデータストレージよりはコードストレージ的にデータの書き換え消去を行う構成とすることもできる。
【０１６５】
又、ワード線WLnからソース線SLまでの範囲のメモリセルアレイはNAND型フラッシュメモリとしての大容量のデータ記憶用とすることもできる。
【０１６６】
更に、ワード線WLmからビット線BL側のメモリセルアレイ部分はメモリセルとして使用しない構成とすることもできる。ワード線WLm,WLnの位置を任意に選ぶことによってデータ管理用のメモリセルアレイ部分とデータ蓄積用のメモリセルアレイ部分のメモリサイズを任意に設定変更可能となる。本発明の実施例2の変形例8においては、図41に示すように、ビット線BLi,BLi+1に対して直交する選択ゲート線SGS,SGD及びソース線SLを有する。又、ワード線WLm+1,WLn-1,WLn+1に接続されたメモリセル列Mm+1,Mn-1,Mn+1,ワード線WLm,WLnに接続された選択ゲートとして機能するメモリセルトランジスタ列MSGm,MSGnを備えている。3分割されたNAND型フラッシュメモリ210においても、選択ゲートとして機能するメモリセルトランジスタ列MSGを形成し、更に内部を分割し、分割書込消去型NAND型メモリとして構成しても良いことは明らかである。
【０１６７】
本発明の実施例2の変形例8よれば、比較的簡単な構成によって、NAND型フラッシュメモリ210を任意に分割して、データ領域、データ管理領域とする使い方により、システム的に高機能化を図ることができる。
【０１６８】
（実施例2の変形例9乃至11）
本発明の実施例2の変形例9乃至11に係る不揮発性半導体記憶装置は、それぞれ実施例1の変形例1乃至3において説明した回路構成を有する不揮発性半導体記憶装置からなる極めて簡単な構成を有する。全体の回路構成図は、図41と同様であるため、省略する。NAND列の片側に従来型の選択ゲートを配置した例が変形例9,10であり、NAND列の両側に選択ゲートとして機能するメモリセルトランジスタ列MSGD,MSGSを配置した例が変形例11である。いずれも、通常のNAND型フラッシュメモリとして動作するNAND型フラッシュメモリ210において、ワード線WLm,WLnに接続された選択ゲートとして機能するメモリセルトランジスタ列MSGm, MSGnによって、3分割した点に特徴を有する。このように3分割することによって、ワード線WLnとワード線WLmの間の挟まれるメモリセルアレイ部分のみを比較的少ないNAND列数で構成し、この領域は書込消去単位ブロックの小さい領域として利用し、主に高速書き換えやデータストレージよりはコードストレージ的にデータの書き換え消去を行う構成とすることもできる。又、ワード線WLnからソース線SLまでの範囲のメモリセルアレイはNAND型フラッシュメモリとしての大容量のデータ記憶用とすることもできる。更に、ワード線WLmからビット線BL側のメモリセルアレイ部分はメモリセルとして使用しない構成とすることもできる。ワード線WLm,WLnの位置を任意に選ぶことによってデータ管理用のメモリセルアレイ部分とデータ蓄積用のメモリセルアレイ部分のメモリサイズを任意に設定変更可能となる。
【０１６９】
本発明の実施例2の変形例9乃至11によれば、比較的簡単な構成によって、NAND型フラッシュメモリ210を任意に分割して、データ領域、データ管理領域とする使い方により、システム的に高機能化を図ることができる。
【０１７０】
（実施例2の変形例12）
本発明の実施例2の変形例12に係る不揮発性半導体記憶装置は、図42に示すように、実施例1において説明した回路構成を有する不揮発性半導体記憶装置からなる極めて簡単な構成を有する。NAND列の両側に従来型の選択ゲートを配置し、通常のNAND型フラッシュメモリとして動作するNAND型フラッシュメモリ210において、ワード線WLi,WLj,WLkに接続された選択ゲートとして機能するメモリセルトランジスタ列MSGi, MSGj,MSGkによって、4分割した点に特徴を有する。このように4分割することによって、ワード線WLiとワード線WLj間及びワード線WLjとワード線WLk間に挟まれるメモリセルアレイ部分のみを比較的少ないNAND列数で構成し、この領域は書込消去単位ブロックの小さい領域として利用し、主に高速書き換えやデータストレージよりはコードストレージ的にデータの書き換え消去を行う構成とすることもできる。又、ワード線WLkからソース線SLまでの範囲のメモリセルアレイはNAND型フラッシュメモリとしての大容量のデータ記憶用とすることもできる。更に、ワード線WLiからビット線BL側のメモリセルアレイ部分はメモリセルとして使用しない構成とすることもできる。ワード線WLi,WLj,WLkの位置を任意に選ぶことによってデータ管理用のメモリセルアレイ部分とデータ蓄積用のメモリセルアレイ部分のメモリサイズを任意に設定変更可能となる。本発明の実施例2の変形例12においては、図42に示すように、ビット線BLi,BLi+1に対して直交する選択ゲート線SGS,SGD及びソース線SLを有する。又、ワード線WLi,WLj,WLkに接続された選択ゲートとして機能するメモリセルトランジスタ列MSGi,MSGj,MSGkを備えている。4分割されたNAND型フラッシュメモリ210においても、選択ゲートとして機能するメモリセルトランジスタ列MSGを形成し、更に内部を分割し、分割書込消去型NAND型メモリとして構成しても良いことは明らかである。
【０１７１】
本発明の実施例2の変形例12ば、比較的簡単な構成によって、NAND型フラッシュメモリ210を任意に分割して、データ領域、データ管理領域とする使い方により、システム的に高機能化を図ることができる。
【０１７２】
（実施例2の変形例13乃至15）
本発明の実施例2の変形例13乃至15に係る不揮発性半導体記憶装置は、それぞれ実施例1の変形例1乃至3において説明した回路構成を有する不揮発性半導体記憶装置からなる極めて簡単な構成を有する。全体の回路構成図は、図42と同様であるため、省略する。NAND列の片側に従来型の選択ゲートを配置した例が変形例13,14であり、NAND列の両側に選択ゲートとして機能するメモリセルトランジスタ列MSGD,MSGSを配置した例が変形例15である。いずれも、通常のNAND型フラッシュメモリとして動作するNAND型フラッシュメモリ210において、ワード線WLi,WLj,WLkに接続された選択ゲートとして機能するメモリセルトランジスタ列MSGi, MSGj,MSGkによって、4分割した点に特徴を有する。このように4分割することによって、ワード線WLiとワード線WLjの間及びワード線WLjとワード線WLkに挟まれるメモリセルアレイ部分のみを比較的少ないNAND列数で構成し、この領域は書込消去単位ブロックの小さい領域として利用し、主に高速書き換えやデータストレージよりはコードストレージ的にデータの書き換え消去を行う構成とすることもできる。又、ワード線WLkからソース線SLまでの範囲のメモリセルアレイはNAND型フラッシュメモリとしての大容量のデータ記憶用とすることもできる。更に、ワード線WLiからビット線BL側のメモリセルアレイ部分はメモリセルとして使用しない構成とすることもできる。ワード線WLi,WLj,WLkの位置を任意に選ぶことによってデータ管理用のメモリセルアレイ部分とデータ蓄積用のメモリセルアレイ部分のメモリサイズを任意に設定変更可能となる。
【０１７３】
本発明の実施例2の変形例13乃至15によれば、比較的簡単な構成によって、NAND型フラッシュメモリ210を任意に分割して、データ領域、データ管理領域とする使い方により、システム的に高機能化を図ることができる。
【実施例３】
【０１７４】
（システム構成例）
本発明の実施例3に係る不揮発性半導体記憶装置システムは、図43に示すように、NAND型フラッシュメモリ210と、分割書込消去型NAND型メモリ120と、更にこの分割書込消去型NAND型メモリ120内において分割形成されたプログラムアドレス記憶部130とから構成される。プログラムアドレス記憶部130を含む分割書込消去型NAND型メモリ120は、比較的少ないNAND列数で構成し、この領域は書込消去単位ブロックの小さい領域として利用する。主として、高速書き換えや、コードストレージ的にデータの書き換え消去を行う。NAND型フラッシュメモリ210はデータ蓄積領域として利用する。選択ゲートとして機能するメモリセルトランジスタを利用することによって、本発明の実施例3によれば、メモリセルの高密度化を図ると同時に、書込消去単位ブロックサイズの増大を防ぎ、高密度なメモリセルで且つ書込消去単位の小さい或いは任意に設定できる高速書き換え可能な、或いは任意に書込消去単位を設定できる自由度の高い、不揮発性半導体記憶装置システムを提供することができる。
【０１７５】
（実施例3の変形例1）
本発明の実施例3の変形例1に係る不揮発性半導体記憶装置システムは、図44に示すように、NAND型フラッシュメモリ210と、暗号情報記憶部140とから構成される。この暗号情報記憶部140は、NAND型フラッシュメモリ210の一部分を分割して配置する。分割書込消去型NAND型メモリ120として構成することもできる。暗号情報記憶部140は、比較的少ないNAND列数で構成し、この領域は書込消去単位ブロックの小さい領域として利用する。主として、高速書き換えや、コードストレージ的にデータの書き換え消去を行う。NAND型フラッシュメモリ210はデータ蓄積領域として利用する。選択ゲートとして機能するメモリセルトランジスタを利用することによって、本発明の実施例3の変形例1によれば、メモリセルの高密度化を図ると同時に、書込消去単位ブロックサイズの増大を防ぎ、高密度なメモリセルで且つ書込消去単位の小さい或いは任意に設定できる高速書き換え可能な、或いは任意に書込消去単位をシステム的に設定できる、自由度の高い不揮発性半導体記憶装置システムを提供することができる。
【０１７６】
（実施例3の変形例2）
本発明の実施例3の変形例2に係る不揮発性半導体記憶装置システムは、図45に示すように、プログラムアドレス記憶部130を含む分割書込消去型NAND型フラッシュメモリ120から構成されている。プログラムアドレス記憶部130は分割書込消去型NAND型メモリ120内の一部分を分割して配置する。プログラムアドレス記憶部130は、比較的少ないNAND列数で構成し、この領域は書込消去単位ブロックの小さい領域として利用する。主として、高速書き換えや、コードストレージ的にデータの書き換え消去を行う。又、分割書込消去型NAND型メモリ120はデータ蓄積領域として利用することもできる。選択ゲートとして機能するメモリセルトランジスタを利用することによって、本発明の実施例3の変形例2によれば、メモリセルの高密度化を図ると同時に、書込消去単位ブロックサイズの増大を防ぎ、高密度なメモリセルで且つ書込消去単位の小さい或いは任意に設定できる高速書き換え可能な、或いは任意に書込消去単位を設定できる自由度の高い、不揮発性半導体記憶装置システムを提供することができる。
【０１７７】
（実施例3の変形例3）
本発明の実施例3の変形例3に係る不揮発性半導体記憶装置システムは、図46に示すように、NAND型フラッシュメモリ210と、プログラムアドレス記憶部130を含む分割書込消去型NAND型メモリ120と、センスアンプ150とから構成される。プログラムアドレス記憶部130は、この分割書込消去型NAND型メモリ120内において、その一部分を分割して配置している。NAND型フラッシュメモリ210はデータ蓄積用として利用する。プログラムアドレス記憶部130を含む分割書込消去型NAND型メモリ120は、比較的少ないNAND列数で構成し、この領域は書込消去単位ブロックの小さい領域として利用する。主として、高速書き換えや、コードストレージ的にデータの書き換え消去を行う。センスアンプ150によって、分割書込消去型NAND型メモリ120の高速書き換えや、コードストレージ的データの書き換え消去を検出することができる。
【０１７８】
選択ゲートとして機能するメモリセルトランジスタを利用することによって、本発明の実施例3の変形例3によれば、メモリセルの高密度化を図ると同時に、書込消去単位ブロックサイズの増大を防ぎ、高密度なメモリセルで且つ書込消去単位の小さい或いは任意に設定できる高速書き換え可能な、或いは任意に書込消去単位を設定できる自由度の高い、不揮発性半導体記憶装置システムを提供することができる。
【０１７９】
（実施例3の変形例4）
本発明の実施例3の変形例4に係る不揮発性半導体記憶装置システムは、図47に示すように、NAND型フラッシュメモリ210と、分割書込消去型NAND型フラッシュメモリ120と、トップ・ページバッファ290と、ボトム・ページバッファ291と、ワードラインドライバ300と、選択ゲート機能化制御回路320とから構成される。また、選択ゲート機能化制御回路320とNAND型フラッシュメモリ210との間、及び選択ゲート機能化制御回路320と分割書込消去型NAND型フラッシュメモリ120との間には、選択ゲート機能化制御信号線（SCSL）322,324が配線されている。選択ゲート機能化制御回路320からは、この選択ゲート機能化制御信号線（SCSL）322,324上において、選択ゲート機能化制御信号（SCS）をメモリセルトランジスタのゲートに接続されたワード線に伝達している。更に又、選択ゲート機能化制御回路320からは、この選択ゲート機能化制御信号線（SCSL）322,324上において、選択ゲート機能化制御信号（SCS）をメモリセルトランジスタ以外の選択ゲートトランジスタのゲートに接続された選択ゲート線に対して伝達することも可能である。この場合には、選択ゲートトランジスタはメモリセルトランジスタと同様の構成を有する場合であってもよい。この場合には、
メモリセルトランジスタを選択ゲートとして機能させることができるようになる。
【０１８０】
変形例4の特徴は、選択ゲート機能化制御回路320によって、NAND型フラッシュメモリ210と、分割書込消去型NAND型フラッシュメモリ120の両方において、任意のワード線を選択して、選択ゲートとして機能するようにできる点に有る。選択ゲートとして機能するのは、メモリセルトランジスタ部分だけではなく、もともとソース線側選択ゲートとなるべき部分、或いはもともとビット線側選択ゲートとなるべき部分においても実施することができるのは前述の通りである。分割書込消去型NAND型フラッシュメモリ120において、選択ゲートとして機能するメモリセルトランジスタ列の本数を複数設定し、2分割、3分割或いは4分割構成としても良い。又、NAND型フラッシュメモリ210においても、必要に応じて、選択ゲートとして機能するメモリセルトランジスタ列を任意の場所に、任意の本数設定しても良いことはもちろんである。
【０１８１】
分割書込消去型NAND型フラッシュメモリ120は、比較的少ないNAND列数で構成し、この領域は書込消去単位ブロックの小さい領域として利用する。主として、高速書き換えや、コードストレージ的にデータの書き換え消去を行う。NAND型フラッシュメモリ210はデータ蓄積領域として利用する。選択ゲートとして機能するメモリセルトランジスタを利用することによって、本発明の実施例3の変形例4によれば、メモリセルの高密度化を図ると同時に、書込消去単位ブロックサイズの増大を防ぎ、高密度なメモリセルで且つ書込消去単位の小さい或いは任意に設定できる高速書き換え可能な、或いは任意に書込消去単位を設定できる自由度の高い、不揮発性半導体記憶装置システムを提供することができる。
【０１８２】
（実施例3の変形例5）
本発明の実施例3の変形例5に係る不揮発性半導体記憶装置システムは、図48に示すように、NAND型フラッシュメモリ210と、分割書込消去型NAND型フラッシュメモリ120と、トップ・ページバッファ290と、ボトム・ページバッファ291と、ワードラインドライバ300と、選択ゲート機能化制御回路320とから構成される。更に、分割書込消去型NAND型フラッシュメモリ120の内部は選択ゲートとして機能するメモリセルトランジスタ列MSGnによって更に分割して、プログラムアドレス記憶部130を配置している。また、選択ゲート機能化制御回路320と分割書込消去型NAND型フラッシュメモリ120との間には、選択ゲート機能化制御信号線（SCSL）322が配線されている。選択ゲート機能化制御回路320からは、この選択ゲート機能化制御信号線（SCSL）322上において、選択ゲート機能化制御信号（SCS）をメモリセルトランジスタのゲートに接続されたワード線に伝達している。
【０１８３】
変形例4の特徴は、選択ゲート機能化制御回路320によって、分割書込消去型NAND型フラッシュメモリ120において、任意のワード線を選択して、選択ゲートとして機能するようにできる点に有る。選択ゲートとして機能するようにするのは、メモリセルトランジスタ部分だけではなく、もともとソース線側選択ゲートとなるべき部分、或いはもともとビット線側選択ゲートとなるべき部分においても実施することができるのは前述の通りである。分割書込消去型NAND型フラッシュメモリ120において、選択ゲートとして機能するメモリセルトランジスタ列の本数を複数設定し、2分割、3分割或いは4分割構成としても良い。
【０１８４】
分割書込消去型NAND型フラッシュメモリ120は、比較的少ないNAND列数で構成し、この領域は書込消去単位ブロックの小さい領域として利用する。主として、高速書き換えや、コードストレージ的にデータの書き換え消去を行う。NAND型フラッシュメモリ210はデータ蓄積領域として利用する。選択ゲートとして機能するメモリセルトランジスタを利用することによって、本発明の実施例3の変形例4によれば、メモリセルの高密度化を図ると同時に、書込消去単位ブロックサイズの増大を防ぎ、高密度なメモリセルで且つ書込消去単位の小さい或いは任意に設定できる高速書き換え可能な、或いは任意に書込消去単位を設定できる自由度の高い、不揮発性半導体記憶装置システムを提供することができる
（実施例3の変形例6）
本発明の実施例3の変形例6に係る不揮発性半導体記憶装置システムは、図49に示すように、NAND型フラッシュメモリ210と、暗号情報記憶部140を含む分割書込消去型NAND型メモリ120と、センスアンプ150と、NANDインタフェース170と、CPU160とから構成され、全体として半導体集積回路チップ20を構成する。CPU160と分割書込消去型NAND型メモリ120との間には、バス配線27,28,29を介して、NANDインタフェース170が接続されている。暗号情報記憶部140は、この分割書込消去型NAND型メモリ120内において、選択ゲートとして機能するメモリセルトランジスタ列MSGnを用いて、その一部分を分割して配置している。NAND型フラッシュメモリ210はデータ蓄積用として利用する。暗号情報記憶部140を含む分割書込消去型NAND型メモリ120は、比較的少ないNAND列数で構成し、この領域は書込消去単位ブロックの小さい領域として利用する。主として、高速書き換えや、コードストレージ的にデータの書き換え消去を行う。センスアンプ150によって、分割書込消去型NAND型メモリ120の高速書き換えや、コードストレージ的データの書き換え消去を検出することができる。
【０１８５】
選択ゲートとして機能するメモリセルトランジスタを利用し、又CPU160と同一の半導体集積回路チップ20として構成することによって、本発明の実施例3の変形例6によれば、メモリセルの高密度化を図ると同時に、書込消去単位ブロックサイズの増大を防ぎ、高密度なメモリセルで且つ書込消去単位の小さい或いは任意に設定できる高速書き換え可能な、或いは任意に書込消去単位を設定できる自由度の高い、CPU制御の不揮発性半導体記憶装置システムを提供することができる。
【実施例４】
【０１８６】
本発明の実施例4に係る不揮発性半導体記憶装置システムのブロック構成は、図50に示すように、分割書込消去型NAND型フラッシュメモリセルアレイ303と、ビット線制御回路301と、ロウデコーダ310と、カラムデコーダ302と、昇圧回路301とから構成される。分割書込消去型NAND型フラッシュメモリセルアレイ303には、上述の実施例1及び実施例2において説明した不揮発性半導体記憶装置を適用することができる。即ち、分割書込消去型NAND型フラッシュメモリセルアレイ303には、分割書込消去型のNANDメモリセルユニットが行方向及び列方向にマトリックス状に配置され、ワード線、ビット線、選択ゲート線及びソース線等が配線されている。この分割書込消去型NAND型フラッシュメモリセルアレイ303には、ビット線制御回路301及びロウデコーダ310が接続されている。ビット線制御回路301は書き込みデータのラッチ、読み出し時のセンス動作等を行う回路である。このビット線制御回路301には、カラムアドレス信号をデコードしてNANDセルユニットの列を選択するためのカラムデコーダ302が接続されている。昇圧回路311は、電源電圧から、書き込み電圧Vpgm、異なる複数の中間電圧Vpass、ビット線電圧Vbl、選択ゲート機能化制御信号電圧Vscs等を発生する。ロウデコーダ310は、昇圧回路311に制御信号RDSを供給し、書き込み電圧Vpgm及び中間電圧Vpassを受ける。このロウデコーダ310は、ロウアドレス信号をデコードし、昇圧回路311から供給された電圧に基づいて、上記分割書込消去型NAND型フラッシュメモリセルアレイ303中のメモリセルトランジスタ或いは選択ゲートとして機能するメモリセルトランジスタを選択するための各種の電圧、即ち、書き込み電圧Vpgm,中間電圧Vpass,選択ゲート機能化制御信号電圧Vscs等のデコード信号を出力する。これによって、上記分割書込消去型NAND型フラッシュメモリセルアレイ303中のワード線、選択ゲート線或いは選択ゲート機能化制御信号線SCSLが選択される。更に、ビット線制御回路301は昇圧回路311からビット線電圧Vblを受け、カラムデコーダ302で選択されたNANDセルユニットの列に供給する。尚、図50は必要な最小限の回路のみを示しており、他にもアドレスバッファ、データ入出力バッファ、及びタイミング発生回路等が必要であるが、記載を省略している。
【実施例５】
【０１８７】
本発明の実施例に係る不揮発性半導体記憶装置の動作モードは大きく分けると3つ存在する。それぞれページモード、バイトモード及びROM領域を有するEEPROMモードと呼ぶ。
【０１８８】
ページモードとは、図51に示すように、フラッシュメモリセルアレイ601内のワード線604上に存在するメモリセル列606を一括してビット線603を介してセンスアンプ602内にメモリセル列605として読み出し、或いは一括してセンスアンプ602から書き込む動作を行う。即ち、ページ単位で読み出し、書き込みを行っている。図51において、ワード線604とビット線603の交差部分にメモリセル607が配置されている。
【０１８９】
これに対して、バイトモードとは、図52に示すように、フラッシュメモリセルアレイ601内のワード線604上に存在するメモリセル608をバイト単位でセンスアンプ602内にメモリセル613として読み出し、或いはバイト単位でセンスアンプ602内のメモリセル613からメモリセル608に対して書き込む動作を行なう。即ち、バイト単位で読み出し、書き込みを行っている点でページモードとは異なっている。
【０１９０】
一方、ROM領域を有するEEPROMモードとは、図53に示すように、フラッシュメモリセルアレイ601内を、フラッシュメモリ609部分とROM領域を有するEEPROM610部分に分割し、ROM領域を有するEEPROM610部分をシステム的に切り替えて動作させて、フラッシュメモリセルアレイ601内の情報をページ単位或いはバイト単位で読み出し、書き換えるという動作を行う。フラッシュメモリ609内の同一のワード線上のメモリセル列611をページ単位でROM領域を有するEEPROM610側にメモリセル列612として読み出し、或いは書き込む例が、図53に示されている。
【０１９１】
上述した本発明の実施例1乃至実施例4に係る、分割書込消去型メモリとしての不揮発性半導体記憶装置及びシステムにおいても、それぞれページモード、バイトモード及びROM領域を有するEEPROMモードによって動作させることができることはもちろんである。また、上述した本発明の実施例1乃至実施例3に係る不揮発性半導体記憶装置及びシステムにおいては、NAND型フラッシュメモリについて説明したが、ページモード、バイトモード及びROM領域を有するEEPROMモードの動作モードを実現することができることは明らかである。特に、後述するように、フラッシュメモリをメモリカード、或いはICカードに適用して使用する場合には、システムLSIを構成するため、ワンチップ化を推し進める意味でも、フラッシュメモリをシステム的に動作可能な、分割書込消去型メモリ或いはROM領域を有するEEPROMモードが重要である。
【０１９２】
[システムLSI]
本発明の実施例1乃至実施例4に係る不揮発性半導体記憶装置及びシステムにおいては、様々な適用例が可能である。これらの適用例のいくつかを図54乃至図67示す。
【０１９３】
（メモリカード）
（適用例1）
一例として、分割書込消去型メモリ50を含むメモリカード60は、図54に示すように構成される。分割書込消去型メモリ50には、本発明の実施例1乃至実施例4に係る不揮発性半導体記憶装置が適用可能である。メモリカード60は、図54に示すように、外部デバイス（図示せず）から所定の信号を受信し、或いは外部デバイス（図示せず）へ所定の信号を出力するように動作可能である。
【０１９４】
分割書込消去型メモリ50を内蔵するメモリカード60に対しては、シグナルラインDAT、コマンドラインイネーブルシグナルラインCLE、アドレスラインイネーブルシグナルラインALE及びレディー／ビジーシグナルラインR/Bが接続されている。シグナルラインDATはデータ信号、アドレス信号或いはコマンド信号を転送する。コマンドラインイネーブルシグナルラインCLEは、コマンド信号がシグナルラインDAT上を転送されていることを示す信号を伝達する。アドレスラインイネーブルシグナルラインALEは、アドレス信号がシグナルラインDAT上を転送されていることを示す信号を伝達する。レディー／ビジーシグナルラインR/Bは、分割書込消去型メモリ50がレディーか否かを示す信号を伝達する。
【０１９５】
（適用例2）
メモリカード60の別の具体例は、図55に示すように、図54のメモリカードの例とは異なり、分割書込消去型メモリ50に加えて、更に、分割書込消去型メモリ50を制御し、かつ外部デバイスとの間で所定の信号を送受信するコントローラ76を具備している。コントローラ76は、インタフェースユニット（I/F）71，72と、マイクロプロセッサユニット（MPU）73と、バッファRAM74と、及びインタフェースユニット（I/F）72内に含まれるエラー訂正コードユニット（ECC）75とを備える。
【０１９６】
インタフェースユニット（I/F）71は、外部デバイスとの間で所定の信号を送受信し、インタフェースユニット（I/F）72は、分割書込消去型メモリ50との間で所定の信号を送受信する。マイクロプロセッサユニット（MPU）73は、論理アドレスを物理アドレスに変換する。バッファRAM74は、データを一時的に記憶する。エラー訂正コードユニット（ECC）75は、エラー訂正コードを発生する。
【０１９７】
コマンド信号ラインCMD、クロック信号ラインCLK、及びシグナルラインDATはメモリカード60に接続されている。制御信号ラインの本数、シグナルラインDATのビット幅及びコントローラ76の回路構成は適宜修正可能である。
【０１９８】
（適用例3）
更に別のメモリカード60の構成例は、図56に示すように、インタフェースユニット（I/F）71，72、マイクロプロセッサユニット（MPU）73、バッファRAM74、インタフェースユニット（I/F）72に含まれるエラー訂正コードユニット（ECC）75及び分割書込消去型メモリ501をすべてワンチップ化して、システムLSIチップ507として実現している。このようなシステムLSIチップ507がメモリカード60内に搭載されている。
【０１９９】
（適用例4）
更に別のメモリカード60の構成例は、図57に示すように、マイクロプロセッサユニット（MPU）73内に分割書込消去型メモリ501を形成してメモリ混載MPU 502を実現し、更にインタフェースユニット（I/F）71，72、バッファRAM74及びインタフェースユニット（I/F）72に含まれるエラー訂正コードユニット（ECC）75をすべてワンチップ化して、システムLSIチップ506として実現している。このようなシステムLSIチップ506がメモリカード60内に搭載されている。
【０２００】
（適用例5）
更に別のメモリカード60の構成例は、図58に示すように、図54或いは図55において示された分割書込消去型メモリ50に代わり、分割書込消去型メモリとバイト型EEPROMで構成されるROM領域を有するEEPROMモードのフラッシュメモリ503を利用している。
【０２０１】
ROM領域を有するEEPROMモードのフラッシュメモリ503は、図56において示されたように、コントローラ76部分と同一チップに形成して、ワンチップ化されたシステムLSIチップ507を構成しても良いことはもちろんである。更にまた、図57において示されたように、マイクロプロセッサユニット（MPU）73内に、ROM領域を有するEEPROMモードのフラッシュメモリ503を形成してメモリ混載MPU502を実現し、更にインタフェースユニット（I/F）71，72、バッファRAM74をすべてワンチップ化して、システムLSIチップ506として構成しても良いことはもちろんである。
【０２０２】
（適用例6）
図54乃至図58において示されたメモリカード60の適用例としては、図59に示すように、メモリカードホルダ80を想定することができる。メモリカードホルダ80は、本発明の実施例1乃至実施例4において詳細に説明された不揮発性半導体記憶装置として、分割書込消去型メモリ50を備えた、メモリカード60を収容することができる。メモリカードホルダ80は、電子デバイス（図示されていない）に接続され、メモリカード60と電子デバイスとのインタフェースとして動作可能である。メモリカードホルダ80は、図54乃至図58に開示されたメモリカード60内のコントローラ76、マイクロプロセッサユニット（MPU）73、バッファRAM74、エラー訂正コードユニット（ECC）75、インタフェースユニット（I/F）71，72等の複数の機能と共に、様々な機能を実行可能である。
【０２０３】
（適用例7）
図60を参照して、更に別の適用例を説明する。メモリカード60若しくはメモリカードホルダ80を収容可能な接続装置90について、図60には開示されている。メモリカード60若しくはメモリカードホルダ80の内、いずれかに、分割書込消去型メモリ50或いは分割書込消去型メモリ501、メモリ混載MPU502、ROM領域を有するEEPROMモードのフラッシュメモリ503として、本発明の実施例1乃至実施例3において詳細に説明された、不揮発性半導体記憶装置を備えている。メモリカード60或いはメモリカードホルダ80は接続装置90に装着され、しかも電気的に接続される。接続装置90は接続ワイヤ92及びインタフェース回路93を介して、CPU94及びバス95を備えた回路ボード91に接続される。
【０２０４】
（適用例8）
図61を参照して、別の適用例を説明する。メモリカード60若しくはメモリカードホルダ80の内、いずれかに、分割書込消去型メモリ50或いは分割書込消去型メモリ501、メモリ混載MPU502、ROM領域を有するEEPROMモードのフラッシュメモリ503として、本発明の実施例1乃至実施例3において詳細に説明された、不揮発性半導体記憶装置を備えている。メモリカード60或いはメモリカードホルダ80は接続装置90に対して装着され、電気的に接続される。接続装置90は、接続ワイヤ92を介して、パーソナルコンピュータ（PC）350に接続されている。
【０２０５】
（適用例9）
図62を参照して、別の適用例を説明する。メモリカード60は、分割書込消去型メモリ50或いは分割書込消去型メモリ501、メモリ混載MPU502、ROM領域を有するEEPROMモードのフラッシュメモリ503として、本発明の実施例1乃至実施例4において詳細に説明された、不揮発性半導体記憶装置を備えている。このようなメモリカード60をメモリカードホルダ80を内蔵するデジタルカメラ650に適用した例を図62は示している。
【０２０６】
（ICカード）
（適用例10）
本発明の実施例1乃至実施例4に係る不揮発性半導体記憶装置及びシステムの別の適用例は、図63及び図64に示すように、分割書込消去型メモリ50とROM410とRAM420とCPU430とから構成されたMPU400と、プレーンターミナル600とを含むIC(interface circuit:IC)カード500を構成している。ICカード500はプレーンターミナル600を介して外部デバイスと接続可能である。またプレーンターミナル600はICカード500内において、MPU400に結合される。CPU430は演算部431と制御部432とを含む。制御部432は分割書込消去型メモリ50、ROM410及びRAM420に結合されている。MPU400はICカード500の一方の表面上にモールドされ、プレーンターミナル600はICカード500の他方の表面上において形成されることが望ましい。図64において、分割書込消去型メモリ50或いはROM410に対して、本発明の実施例1乃至実施例4において詳細に説明した不揮発性半導体記憶装置及びシステムを適用することができる。また、不揮発性半導体記憶装置の動作上、ページモード、バイトモード及びROM領域を有するEEPROMモードが可能である。
【０２０７】
（適用例11）
更に別のICカード500の構成例は、図65に示すように、ROM410、RAM420、CPU430、分割書込消去型メモリ501をすべてワンチップ化して、システムLSIチップ508として構成する。このようなシステムLSIチップ508がICカード500内に内蔵されている。図65において、分割書込消去型メモリ501及びROM410に対して、本発明の実施例1乃至実施例4において詳細に説明した不揮発性半導体記憶装置及びシステムを適用することができる。また、不揮発性半導体記憶装置の動作上、ページモード、バイトモード及びROM領域を有するEEPROMモードが可能である。
【０２０８】
（適用例12）
更に別のICカード500の構成例は、図66示すように、ROM410を分割書込消去型メモリ501内に内蔵して、全体として、ROM領域を有するEEPROMモードのフラッシュメモリ510を構成し、更に、このROM領域を有するEEPROMモードのフラッシュメモリ510と、RAM420、CPU430をすべてワンチップ化して、システムLSIチップ509を構成している。このようなシステムLSIチップ509がICカード500内に内蔵されている。
【０２０９】
（適用例13）
更に別のICカード500の構成例は、図67示すように、図64に示した分割書込消去型メモリ50において、ROM410を内蔵して、全体として、ROM領域を有するEEPROMモードのフラッシュメモリ510を構成している。このようなROM領域を有するEEPROMモードのフラッシュメモリ510は、MPU400内に内蔵されている点は、図64と同様である。
【０２１０】
（その他の実施例）
上記のように、本発明は実施例によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施例、実施例及び運用技術が明らかとなろう。したがって、本発明の技術範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【０２１１】
更にまた、本発明の実施例及びその変形例によって開示された不揮発性半導体記憶装置及びシステムは、お互いに組み合わせることによって動作可能であることももちろんである。
【産業上の利用可能性】
【０２１２】
本発明の不揮発性半導体記憶装置によれば、メモリセルの高密度化を図ると同時に、書込消去単位の小さい或いは任意に設定できる高速書き換え可能な或いは任意の書込消去単位をシステム的に設定できることから、上記メモリカード、ICカードのみならず、車載用システム、ハードディスクドライバ、携帯電話、高速ネットワーク用モデム機器等幅広い応用分野が存在する。
【図面の簡単な説明】
【０２１３】
【図１】本発明の比較例の不揮発性半導体記憶装置として、NAND型フラッシュメモリの模式的回路構成図。
【図２】本発明の実施例1に係る、NAND型フラッシュメモリの（ａ）模式的平面レイアウトパターン構成図、（ｂ）回路構成図。
【図３】本発明の実施例1の変形例1に係る、NAND型フラッシュメモリの（ａ）模式的平面レイアウトパターン構成図、（ｂ）回路構成図。
【図４】本発明の実施例1の変形例2に係る、NAND型フラッシュメモリの（ａ）模式的平面レイアウトパターン構成図、（ｂ）回路構成図。
【図５】本発明の実施例1の変形例3に係る、NAND型フラッシュメモリの（ａ）模式的平面レイアウトパターン構成図、（ｂ）回路構成図。
【図６】本発明の実施例1の変形例4に係る、NAND型フラッシュメモリの（ａ）模式的平面レイアウトパターン構成図、（ｂ）回路構成図。
【図７】本発明の実施例1の変形例5に係る、NAND型フラッシュメモリの模式的素子断面構造図。
【図８】本発明の実施例1に係る不揮発性半導体記憶装置における基本単位としてのメモリセルの動作方法の説明図であって、(a)4値メモリの場合の閾値特性、(b)2値メモリの場合の閾値特性、(c)選択ゲートとして機能するメモリセルトランジスタの閾値特性。
【図９】本発明の実施例1に係る不揮発性半導体記憶装置において実施例1の動作方法の説明図であって、1本のNANDストリング内の1本のワード線WLnに接続されるメモリセルトランジスタを選択ゲートとして機能するようにする例。
【図１０】ワード線WLnに接続されたメモリセルトランジスタを選択ゲートとして機能するようにする場合の動作フローチャート説明図。
【図１１】本発明の実施例1に係る不揮発性半導体記憶装置において第2の動作方法の説明図であって、1本のNANDストリング内の2本のワード線WLm,WLnに接続されるメモリセルトランジスタを選択ゲートとして機能するようにする例。
【図１２】ワード線WLm,WLnに接続されたメモリセルトランジスタを選択ゲートとして機能するようにする場合の動作フローチャート説明図。
【図１３】本発明の実施例1において、その変形例6に係る不揮発性半導体記憶装置として、MONOS構造の素子断面構造図。
【図１４】本発明の実施例1の変形例7に係る不揮発性半導体記憶装置の構造を表す平面図。
【図１５】本発明の実施例1の変形例7に係る不揮発性半導体記憶装置の構造を表す断面図。
【図１６】本発明の実施例1の変形例8に係る不揮発性半導体記憶装置の平面図であって、NANDストリング方向に拡張し、ビット線方向の折り返しパターン構成を説明する平面図。
【図１７】本発明の実施例1の変形例9に係る不揮発性半導体記憶装置の構造を表す平面図。
【図１８】本発明の実施例1の変形例9に係る不揮発性半導体記憶装置の構造を表す断面図。
【図１９】本発明の実施例1の変形例9に係る不揮発性半導体記憶装置の製造方法の一工程を表す断面図。
【図２０】本発明の実施例1の変形例9に係る不揮発性半導体記憶装置の製造方法の一工程を表す断面図。
【図２１】本発明の実施例1の変形例9に係る不揮発性半導体記憶装置の製造方法の一工程を表す断面図。
【図２２】本発明の実施例1の変形例9に係る不揮発性半導体記憶装置の製造方法の一工程を表す断面図。
【図２３】本発明の実施例1の変形例9に係る不揮発性半導体記憶装置の製造方法の一工程を表す断面図。
【図２４】本発明の実施例1の変形例9に係る不揮発性半導体記憶装置の製造方法の一工程を表す断面図。
【図２５】本発明の実施例1の変形例9に係る不揮発性半導体記憶装置の製造方法の一工程を表す断面図。
【図２６】本発明の実施例1の変形例9に係る不揮発性半導体記憶装置の製造方法の一工程を表す断面図。
【図２７】本発明の実施例1の変形例9に係る不揮発性半導体記憶装置の製造方法の一工程を表す断面図。
【図２８】本発明の実施例1の変形例9に係る不揮発性半導体記憶装置の製造方法の一工程を表す断面図。
【図２９】本発明の実施例1の変形例9に係る不揮発性半導体記憶装置の製造方法の一工程を表す断面図。
【図３０】本発明の実施例1の変形例10に係る不揮発性半導体記憶装置の構造を表す断面図。
【図３１】本発明の実施例1の変形例11に係る不揮発性半導体記憶装置の構造を表す断面図。
【図３２】本発明の実施例1の変形例12に係る不揮発性半導体記憶装置の製造方法における工程を表す断面図。
【図３３】本発明の実施例1の変形例12に係る不揮発性半導体記憶装置の製造方法における一工程を表す断面図。
【図３４】本発明の実施例1の変形例12に係る不揮発性半導体記憶装置の製造方法における一工程を表す断面図。
【図３５】本発明の実施例1の変形例13に係る不揮発性半導体記憶装置であって、64ＭビットNAND型フラッシュメモリの例の模式的回路構成図。
【図３６】本発明の実施例2に係る不揮発性半導体記憶装置の回路システム構成図。
【図３７】本発明の実施例2の変形例1にかかる不揮発性半導体記憶装置の回路システム構成図。
【図３８】本発明の実施例2の変形例2にかかる不揮発性半導体記憶装置の回路システム構成図。
【図３９】本発明の実施例2の変形例3にかかる不揮発性半導体記憶装置の回路システム構成図。
【図４０】本発明の実施例2の変形例4にかかる不揮発性半導体記憶装置の回路システム構成図。
【図４１】本発明の実施例2の変形例8にかかる不揮発性半導体記憶装置の回路システム構成図。
【図４２】本発明の実施例2の変形例12にかかる不揮発性半導体記憶装置の回路システム構成図。
【図４３】本発明の実施例3に係る不揮発性半導体記憶装置システムのブロック構成図。
【図４４】本発明の実施例3の変形例1に係る不揮発性半導体記憶装置システムのブロック構成図。
【図４５】本発明の実施例3の変形例2に係る不揮発性半導体記憶装置システムのブロック構成図。
【図４６】本発明の実施例3の変形例3に係る不揮発性半導体記憶装置システムのブロック構成図。
【図４７】本発明の実施例3の変形例4に係る不揮発性半導体記憶装置システムのブロック構成図。
【図４８】本発明の実施例3の変形例5に係る不揮発性半導体記憶装置システムのブロック構成図。
【図４９】本発明の実施例3の変形例6に係る不揮発性半導体記憶装置システムのブロック構成図。
【図５０】本発明の実施例4に係る不揮発性半導体記憶装置システムのブロック構成図。
【図５１】本発明の実施例5に係る不揮発性半導体記憶装置システムに使用するページ型フラッシュメモリの模式的ブロック構成図。
【図５２】本発明の実施例5に係る不揮発性半導体記憶装置システムに使用するバイト型フラッシュメモリの模式的ブロック構成図。
【図５３】本発明の実施例5に係る不揮発性半導体記憶装置システムに使用するROM領域を有するEEPROM型フラッシュメモリの模式的ブロック構成図。
【図５４】本発明の実施例5に係る不揮発性半導体記憶装置システムを適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図５５】本発明の実施例5に係る不揮発性半導体記憶装置システムを適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図５６】本発明の実施例5に係る不揮発性半導体記憶装置システムを適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図５７】本発明の実施例5に係る不揮発性半導体記憶装置システムを適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図５８】本発明の実施例5に係る不揮発性半導体記憶装置システムを適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図５９】本発明の実施例5に係る不揮発性半導体記憶装置システムを適用するメモリカード及びカードホルダーの模式的構成図。
【図６０】本発明の実施例5に係る不揮発性半導体記憶装置システムを適用するメモリカード及びそのカードホルダーを受容可能な接続装置の模式的構成図。
【図６１】本発明の実施例5に係る不揮発性半導体記憶装置システムを適用するメモリカードを内蔵し、接続ワイヤを介してパーソナルコンピュータに接続するための結合装置の模式的構成図。
【図６２】本発明の実施例5に係る不揮発性半導体記憶装置システムを適用するメモリカードを内蔵可能な、デジタルカメラシステム。
【図６３】本発明の実施例5に係る不揮発性半導体記憶装置システムを適用するICカードの模式的構成図。
【図６４】本発明の実施例5に係る不揮発性半導体記憶装置システムを適用するICカードの内部構造を示す模式的ブロック構成図。
【図６５】本発明の実施例5に係る不揮発性半導体記憶装置システムを適用するICカードの内部構造を示す模式的ブロック構成図。
【図６６】本発明の実施例5に係る不揮発性半導体記憶装置システムを適用するICカードの内部構造を示す模式的ブロック構成図。
【図６７】本発明の実施例5に係る不揮発性半導体記憶装置システムを適用するICカードの内部構造を示す模式的ブロック構成図。
【符号の説明】
【０２１４】
1,1j-1,1j,1j+1…メモリセルゲート
2,2j-1,2j,2j+1,21,21j-1,21j,21j+1…選択ゲート
3…素子活性領域
4…素子分離領域
5,5j-1,5j,5j+1,5j+2,23,23j-1,23j,23j+1…NANDストリング
6，24…コンタクトプラグ
10…半導体基板
11…ソース・ドレイン拡散層
11a…第1のメモリセルゲート群
12…チャネルイオン注入層
12b…第2のメモリセルゲート群
13…ゲート絶縁膜
14…第1導電層（電荷蓄積層）
15…ゲート間絶縁膜（ONO膜）
16…（第2）導電層（制御ゲート）
17…ブロック絶縁膜
18…電荷蓄積層
70…メモリブロック
20…半導体集積回路チップ
21a，21b，21c…第1の選択ゲート群
22，34…開口部
22a，22b，22c…第2の選択ゲート群
23a，23b，23c…第3の選択ゲート群
24a，24b，24c…第4の選択ゲート群
25…選択トランジスタのチャネルイオン注入層
27,28,29…バス配線
30…シリコン酸化膜
31，32…マスク材
33…フォトレジスト
50, 501…分割書込消去型メモリ
60…メモリカード
71,72…インタフェースユニット（I/F）
73…MPU
74…バッファRAM
75…エラー訂正コードユニット
76…コントローラ
80…メモリカードホルダ
90…接続装置
91…回路ボード
92…接続ワイヤ
93…インタフェース回路
94,160,430…CPU
95…バス
120…分割書込消去型NAND型(フラッシュ)メモリ
130…プログラムアドレス記憶部
140…暗号情報記憶部
150, 602…センスアンプ
170…NANDインタフェース
210…NAND型フラッシュメモリ
290…トップ・ページバッファ
291…ボトム・ページバッファ
292…レフト・ロウデコーダ／チャージポンプ
293…ライト・ロウデコーダ／チャージポンプ
300…ワードラインドライバ
301…ビット線制御回路
302…カラムデコーダ
303…分割書込消去型NAND型フラッシュメモリセルアレイ
310…ロウデコーダ
311…昇圧回路
320…選択ゲート機能化制御回路
322,324…選択ゲート機能化制御信号線（SCSL）
350…パーソナルコンピュータ
400…MPU
410…ROM
420…RAM
431…演算部
432…制御部
500…ICカード
502…メモリ混載MPU
503,510…ROM領域を有するEEPROMモードのフラッシュメモリ
506,507，508，509…システムLSIチップ
600…プレーンターミナル
601…フラッシュメモリセルアレイ
603…ビット線
604…ワード線
605，606，611，612…メモリセル列
607，608，613…メモリセル
609…フラッシュメモリ
610…ROM領域を有するEEPROM
650…デジタルカメラ
Vbl，VBL…ビット線電圧
Vth…閾値電圧
Vsgref0,Vsgref1…選択ゲートとして機能するメモリセルトランジスタの閾値電圧レベル
Vpgm…書き込み電圧
Vpass…中間電圧
Vscs…選択ゲート機能化制御信号電圧
Vref0,Vref1,Vref2,Vref3…閾値電圧レベル
Vread…読み出し電圧
Vera…消去電圧
M0,M1,M2,…,M15,…,M31,M32,Mi,Mj,Mm,Mm+1,Mn,Mn+1…メモリセルトランジスタ
MSG,MSGm,MSGm+1,MSGn-1,MSGn,MSGn+1,MSGi,MSGj,MSGk…選択ゲートとして機能するメモリセルトランジスタ列
MSGD,MSGD1,MSGD2,MSGS,MSGS1,MSGS2…選択ゲートとして機能するメモリセルトランジスタ列
SG1,SG11,SG12…ビット線側選択トランジスタ
SG2,SG21,SG22…ソース線側選択トランジスタ
SGD,SGD1,SGD2,SGS,SGS1,SGS2…選択ゲート線
DQ,BL0,BL1,BLi,BLi+1,…,BLn…ビット線
WL,WL1,WL2,…,WLm,WLm+1,…,WLn,WLn+1,…,WL31,WL32,WLi,WLj,WLk…ワード線
CS,SL…ソース線
BS,SC…コンタクトホール
W1,W2…ゲート幅
F…スケーリングユニット(最小加工寸法)
XF,ZF,YF…寸法
S0,S1,S2,…,S10,ST0,ST1,…,ST11…ステップ
CLE…コマンドラインイネーブルシグナルライン
ALE…アドレスラインイネーブルシグナルライン
DAT…シグナルライン
R/B…レディー／ビジーシグナルライン
CMD…コマンドシグナルライン
CLK…クロックシグナルライン
SCS…選択ゲート機能化制御信号
RDS…制御信号
【図１】
2005071558.tif 000003
【図２】
2005071558.tif 000004
【図３】
2005071558.tif 000005
【図４】
2005071558.tif 000006
【図５】
2005071558.tif 000007
【図６】
2005071558.tif 000008
【図７】
2005071558.tif 000009
【図８】
2005071558.tif 000010
【図９】
2005071558.tif 000011
【図１０】
2005071558.tif 000012
【図１１】
2005071558.tif 000013
【図１２】
2005071558.tif 000014
【図１３】
2005071558.tif 000015
【図１４】
2005071558.tif 000016
【図１５】
2005071558.tif 000017
【図１６】
2005071558.tif 000018
【図１７】
2005071558.tif 000019
【図１８】
2005071558.tif 000020
【図１９】
2005071558.tif 000021
【図２０】
2005071558.tif 000022
【図２１】
2005071558.tif 000023
【図２２】
2005071558.tif 000024
【図２３】
2005071558.tif 000025
【図２４】
2005071558.tif 000026
【図２５】
2005071558.tif 000027
【図２６】
2005071558.tif 000028
【図２７】
2005071558.tif 000029
【図２８】
2005071558.tif 000030
【図２９】
2005071558.tif 000031
【図３０】
2005071558.tif 000032
【図３１】
2005071558.tif 000033
【図３２】
2005071558.tif 000034
【図３３】
2005071558.tif 000035
【図３４】
2005071558.tif 000036
【図３５】
2005071558.tif 000037
【図３６】
2005071558.tif 000038
【図３７】
2005071558.tif 000039
【図３８】
2005071558.tif 000040
【図３９】
2005071558.tif 000041
【図４０】
2005071558.tif 000042
【図４１】
2005071558.tif 000043
【図４２】
2005071558.tif 000044
【図４３】
2005071558.tif 000045
【図４４】
2005071558.tif 000046
【図４５】
2005071558.tif 000047
【図４６】
2005071558.tif 000048
【図４７】
2005071558.tif 000049
【図４８】
2005071558.tif 000050
【図４９】
2005071558.tif 000051
【図５０】
2005071558.tif 000052
【図５１】
2005071558.tif 000053
【図５２】
2005071558.tif 000054
【図５３】
2005071558.tif 000055
【図５４】
2005071558.tif 000056
【図５５】
2005071558.tif 000057
【図５６】
2005071558.tif 000058
【図５７】
2005071558.tif 000059
【図５８】
2005071558.tif 000060
【図５９】
2005071558.tif 000061
【図６０】
2005071558.tif 000062
【図６１】
2005071558.tif 000063
【図６２】
2005071558.tif 000064
【図６３】
2005071558.tif 000065
【図６４】
2005071558.tif 000066
【図６５】
2005071558.tif 000067
【図６６】
2005071558.tif 000068
【図６７】
2005071558.tif 000069