(57)【要約】【課題】複数の集積回路のブロック間に生じる電源電位のばらつきを抑えて、各ブロックに到達した電源電位の電圧降下を抑制する。【解決手段】集積回路のブロック２〜４と、給電端子５〜１０からの電源電位ＶDDまたは接地電位をブロック２〜４にそれぞれ供給する電源配線１１〜１３と、電源配線１１と電源配線１２を接続するスイッチ回路１４と、電源配線１１と電源配線１３を接続するスイッチ回路１５を有し、例えばスイッチ回路１５をオン状態にすれば、ブロック２とブロック４は、電源配線１１と電源配線１３とが接続状態となり、二つの電源配線から電源電位が供給され、電源電位のばらつきを抑える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１のブロックと第２のブロックを含む複数のブロックに分割された半導体集積回路装置であって、
前記第１のブロックへと電源電位を供給する第１の電源配線と、
前記第２のブロックへと電源電位を供給する第２の電源配線と、
前記第１の電源配線と前記第２の電源配線の間に配置され、前記第１の電源配線と前記第２の電源配線を接続するか否かを決定するスイッチ回路とを有する半導体集積回路装置。
【請求項２】
前記第１の電源配線は、前記スイッチ回路を介してのみ前記第２のブロックへと接続され、
前記第２の電源配線は、前記スイッチ回路を介してのみ前記第１のブロックへと接続されることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記第１の電源配線を介して前記第１のブロックへと電源を供給するための第１の給電端子と、
前記第２の電源配線を介して前記第２のブロックへと電源を供給するための第２の給電端子とをさらに備えることを特徴とする請求項２記載の半導体集積回路装置。
【請求項４】
前記スイッチ回路が前記第１のブロックと前記第２のブロックの間に配置されていることを特徴とする請求項１記載の半導体集積回路装置。
【請求項５】
前記スイッチ回路は、
前記第１の電源配線に接続した第１の電源接続端子と、
前記第２の電源配線に接続した第２の電源接続端子と、
前記第１の電源端子と前記第２の電源接続端子の接続状態を制御する電源接続部と、
前記電源接続部を制御する制御部を備えることを特徴とする半導体集積回路装置。
【請求項６】
前記制御部は、ＮＡＮＤ回路を備えることを特徴とする請求項５記載の半導体集積回路装置。
【請求項７】
前記制御部は、前記第１のブロックまたは／および前記第２のブロックに供給される電源電位の状態に応じて電源接続部を制御するように構成されていることを特徴とする請求項５記載の半導体集積回路装置。
【請求項８】
前記制御部は、前記第１のブロックと前記第２のブロックの間の電気的信号に応じて電源接続部を制御するように構成されていることを特徴とする請求項５記載の半導体集積回路装置。
【請求項９】
前記電源接続部が、Ｐ型ＭＯＳトランジスタで構成されていることを特徴とする請求項５記載の半導体集積回路装置。
【請求項１０】
前記電源接続部が、トランスファーゲートで構成されていることを特徴とする請求項５記載の半導体集積回路装置。
【請求項１１】
前記第１のブロックと前記第２のブロックの少なくとも一方はスリープモードに設定可能であることを特徴とする請求項１記載の半導体集積回路装置。
【請求項１２】
前記第１のブロックが制御ブロックであり、前記第２のブロックがメモリブロックであることを特徴とする請求項１記載の半導体集積回路装置。
【請求項１３】
前記電源接続部は、前記第１の電源配線と前記第２の電源配線を接続しない場合に容量を形成することを特徴とする請求項５記載の半導体集積回路。
【請求項１４】
前記電源接続部は、前記第１の電源配線と前記第２の電源配線を接続しない場合に容量を形成するトランスファーゲートであることを特徴とする請求項５記載の半導体集積回路。
【請求項１５】
前記制御部が、前記容量を形成するトランスファーゲートに接続されたトランスファーゲートを備えることを特徴とする請求項１４記載の半導体集積回路。
【請求項１６】
請求項１記載の半導体集積回路装置を用いた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧のばらつきを抑制することができる半導体集積回路装置に関するものである。
【背景技術】
【０００２】
近年、微細化技術の躍進により半導体集積回路では集積度が増加するとともに、システム全体の消費電力も大きくなってきている。このような状況において、半導体集積回路装置には、低消費電力化が強く望まれている。
【０００３】
低消費電力化を図るための技術として、一つの半導体チップ上に形成された複数のブロックへの電源の供給を制御することが挙げられる。しかし、複数のブロックへの電源供給の制御に伴い、各ブロック間の電源電位のばらつきを抑制し、各ブロックに均一に電源を供給することができる技術が求められている。ここで、ブロックとは、複数の論理素子やフリップフロップのような記憶素子から構成された一定の機能を有する回路のまとまりのことを示しており、ロジック回路やメモリアレイが例として挙げられる。
【０００４】
従来の半導体集積回路装置は、図８に示すように、半導体チップ１００１と、ブロックの周囲に電源配線が配置されたメインシステムブロック１０２２と、ブロックの周囲に電源配線が配置されたサブシステムブロック１０２３ａ、１０２３ｂと、給電端子Ｖ１〜Ｖ８と、スイッチング素子Ｓ１１〜１７、Ｓ２１〜２４とから構成されていた。
【０００５】
また、スイッチング素子Ｓ１１〜１７、Ｓ２１〜２４は、図９に示すように、Ｐ型ＭＯＳトランジスタＴ１、Ｔ２と、抵抗Ｒ１、Ｒ２と、出力端子ＶDD０、ＶDD１、ＶDD２で構成されていた。
【０００６】
図８において、半導体チップ１００１上に形成されたメインシステムブロック１０２２にはスイッチング素子Ｓ１１〜Ｓ１７を介して電源電位ＶDDが供給され、サブシステムブロック１０２３ｂにはスイッチング素子Ｓ２１〜Ｓ２４を介して電源電位ＶDDが供給される。
【０００７】
例えば、スイッチング素子Ｓ２１〜２４を構成するＰ型ＭＯＳトランジスタＴ１はゲート・ソース間電圧が０．７５Ｖでチャネルをオン／オフするようにしきい値電圧を設定し、スイッチング素子Ｓ１１〜１７を構成するＰ型ＭＯＳトランジスタＴ２はゲート・ソース間電圧が１．０Ｖでチャネルをオン／オフするようにしきい値電圧を設定したとする。
【０００８】
このとき、電源電位ＶDDと接地電位ＧＮＤの電位差を４Ｖとすると、Ｐ型ＭＯＳトランジスタＴ１、Ｔ２のゲート・ソース間の電圧は１．０Ｖとなり、Ｐ型ＭＯＳトランジスタＴ１はオン状態となるが、Ｐ型ＭＯＳトランジスタＴ２はオフ状態となる。したがって、サブシステムブロック１０２３ａ、１０２３ｂに電源電位ＶDDが供給され、各ブロックは動作状態となる。また、メインシステムブロック１０２２には電源電位ＶDDが供給されず、非動作状態となる。
【０００９】
さらに、電源電位ＶDDと接地電位ＧＮＤの電位差を５Ｖとすると、Ｐ型ＭＯＳトランジスタＴ１、Ｔ２のゲート・ソース間の電圧は１．２５Ｖとなり、Ｐ型ＭＯＳトランジスタＴ１、Ｔ２はオン状態となる。したがって、メインシステムブロック１０２２、サブシステムブロック１０２３ａ、１０２３ｂに電源電位ＶDDが供給され、各ブロックは動作状態となる。
【００１０】
このように、外部から供給される一種類の電源電位ＶDDの値を変化させて電源配線１０２２、１０２３ａ、１０２３ｂに接続したスイッチング素子Ｓ１１〜Ｓ２４をオン／オフすることで各ブロックの動作・非動作の状態を制御し、必要なブロックだけを動作させることで消費電力を小さくしていた（例えば、特許文献１参照）。
【特許文献１】特開平５−２１７１３号公報（第３−４頁、第３−４図）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記従来の構成では、ブロック１０２２、１０２３ｂは、給電端子Ｖ１〜Ｖ８からスイッチング素子Ｓ１１〜Ｓ１７、Ｓ２１〜Ｓ２４を必ず通り電源の供給を受ける。
【００１２】
そのため、給電端子Ｖ１〜Ｖ８に電源電位ＶDDを供給した場合、各スイッチング素子Ｓ１１〜Ｓ１７、Ｓ２１〜Ｓ２４のもつ抵抗によって電圧降下が生じ、電源電位が各ブロックに到達したときには、例えばメインシステムブロック１０２２ではＶDD−α、サブシステムブロック１０２３ｂではＶDD−β（α≠β）のようになり、各ブロックに到達した電源電位は各々異なる値を得ることになり、各ブロック間に電源電位のばらつきが生じてしまうという課題があった。
【００１３】
また、上述したスイッチング素子による電圧降下を減らすためには、スイッチング素子のもつ抵抗を小さくすることが必要だが、そのためにはソース・ドレイン間の幅が広いＰ型ＭＯＳトランジスタによって構成されたスイッチング素子を用いなければならず、スイッチング素子の大きさが大きくなり、半導体チップ１００１の総面積が増加してしまうという課題もあった。
【００１４】
本発明は、従来の上記課題を解決するためになされたものであり、各ブロックが給電端子から直接電源を供給されるだけでなく、ブロック間に配置したスイッチ回路を介して他の給電端子からも電源が供給される構成により、各ブロック間の電源電位のばらつきを抑制するとともに、各ブロックに到達した電源電位の電圧降下を抑制した半導体集積回路装置の提供を目的とする。
【課題を解決するための手段】
【００１５】
上記課題を解決するために本発明は、集積回路を分割した複数のブロックと、二種類の電源電位のうちいずれかの電源電位を前記各ブロックにそれぞれ供給する電源配線と、少なくとも二つの前記電源配線を接続するスイッチ回路とを有するものである。
【００１６】
これにより、各ブロック間の電源電位のばらつきを抑制し、各ブロックに到達した電源電位の電圧降下を抑制することができる。
【発明の効果】
【００１７】
本発明に係る半導体集積回路装置によれば、半導体チップの面積を増加させることなしに、ブロック間の電源電位のばらつきと、電源電位のブロック内での電圧降下を抑制することができる。
【発明を実施するための最良の形態】
【００１８】
上記目的を達成するために本発明は、集積回路を分割した複数のブロックと、二種類の電源電位のうちいずれかの電源電位を前記各ブロックにそれぞれ供給する電源配線と、少なくとも二つの前記電源配線を接続するスイッチ回路とを有することにより、各ブロック間の電源電位のばらつきを抑制し、各ブロックに到達した電源電位の電圧降下を抑制することができる。
【００１９】
また本発明のスイッチ回路は、少なくとも２つのブロックの間または近傍に配置したことにより、電源配線の不要な引き回しがなくなり、スイッチ回路の配置面積を最小限に抑えることができるため、スイッチ回路の挿入による半導体チップの総面積の増加を抑制することができる。
【００２０】
また本発明のスイッチ回路は、電源配線と接続する電源接続端子と、二つの前記電源接続端子の接続状態を制御する電源接続部と、前記電源接続部を制御する制御回路とを有することにより、制御回路のみによって電源接続端子の接続状態を制御することができる。
【００２１】
また本発明の制御回路は、制御端子とＮＡＮＤ回路とを有することにより、制御端子の制御のみによって電源接続端子の接続状態を制御することができる。
【００２２】
また本発明の制御回路は、ブロックに供給される電源電位の状態に応じて電源接続部を制御するように構成したことにより、外部から制御回路への別の配線などを設ける必要なく電源接続部を制御することができる。
【００２３】
また本発明の制御回路は、ブロック間の電気的信号に応じて電源接続部を制御するように構成したことにより、一方のブロックから電気的信号が出力されない場合に電源接続端子は電源配線と接続されないため、電力の消費が抑制できる。
【００２４】
また本発明の電源接続部は、Ｐ型ＭＯＳトランジスタで構成したことにより、少ない素子の数でスイッチ回路が構成でき、半導体チップの面積を削減することができる。
【００２５】
また本発明の電源接続部は、トランスファーゲートで構成することもできる。
【００２６】
また本発明は、少なくとも一つのブロックがスリープモードの状態にある時にでも、前記スリープモード状態のブロックと動作中のブロック間のスイッチ回路を介して前記スリープモード状態のブロックの給電端子から動作中のブロックに給電することができる。
【００２７】
また本発明は、少なくとも二つのブロックがメモリブロックと制御ブロックとで構成したことにより、大きなメモリブロック内にて生じる電圧降下を抑制することができる。
【００２８】
また本発明のスイッチ回路は、電源配線と接続する電源接続端子と、二つの前記電源接続端子の接続状態を制御する容量生成部と、前記容量生成部と前記電源接続端子の接続状態を制御する制御回路と、前記容量生成部の状態を制御する第一の制御端子と、前記容量生成部と前記電源接続端子の接続を制御する第二の制御端子とを有することにより、容量生成部でゲート容量を形成することができるため、電源安定化のための容量セルを改めて設ける必要なく各ブロックに電源電位を安定して供給することができ、ブロック間の電源電位のばらつきや電圧降下を抑制することができる。
【００２９】
また本発明のスイッチ回路は、電源配線と接続する電源接続端子と、二つの前記電源接続端子の接続状態を制御する容量生成部と、前記容量生成部と前記電源接続端子の接続状態を制御する制御回路とを有することにより、容量生成部の状態を制御する制御端子と容量生成部と電源接続端子の接続を制御する制御端子を電源接続端子で共有することができ、電源接続端子以外の素子が不要となるため、素子の数を少なくすることができ、半導体チップの面積を削減することができる。さらに、容量生成部でゲート容量を形成することができるため、電源安定化のための容量セルを改めて設ける必要なく各ブロックに電源電位を安定して供給することができ、ブロック間の電源電位のばらつきや電圧降下を抑制することができる。
【００３０】
また本発明の容量生成部は、トランスファーゲートで構成することもできる。
【００３１】
また本発明の制御回路は、トランスファーゲートで構成することもできる。
【００３２】
また本発明は、半導体集積回路装置を用いた電子機器であるため、消費電力を低減することができる。
【００３３】
以下本発明の実施例を図面を参照して説明する。
【００３４】
（実施例１）
図１は実施例１における半導体集積回路装置の平面図、図２は実施例１におけるスイッチ回路の回路図である。
【００３５】
半導体集積回路装置は、図１に示すように、半導体チップ１上に形成された集積回路からなるブロック２、３、４と、電源電位を半導体チップ１の外部から供給する給電端子５、６、７、８、９、１０と、給電端子５、６、７、８、９、１０からの電源電位をブロック２、３、４に供給する互いに独立した電源配線１１、１２、１３と、電源配線１１、１２、１３のうち二本を接続するスイッチ回路１４、１５とから構成されている。
【００３６】
スイッチ回路１４、１５は、図２に示すように、電源配線１１、１２、１３のいずれか一つと接続する電源接続端子１６、１７、１８、１９と、電源接続端子１６、１７、１８、１９の接続状態を制御する電源接続部であるＰ型ＭＯＳトランジスタ２０、２１と、Ｐ型ＭＯＳトランジスタ２０、２１を制御する制御回路であるＮＡＮＤ回路２２と、ＮＡＮＤ回路２２に接続される入力端子である制御端子２３、２４とで構成されている。
【００３７】
さらに、図１および図２において、ブロック２と給電端子５、６、７は電源配線１１で接続し、ブロック３と給電端子８、９は電源配線１２で接続し、ブロック４は給電端子１０で電源配線１３で接続している。
【００３８】
スイッチ回路１４はブロック２とブロック３の間に配置され、電源接続端子１６、１７と制御端子２３は電源配線１１に接続し、電源接続端子１８、１９と制御端子２４は電源配線１２と接続している。
【００３９】
一方、スイッチ回路１５はブロック２とブロック４の間に配置され、電源接続端子１６、１７と制御端子２３は電源配線１１に接続し、電源接続端子１８、１９と制御端子２４は電源配線１３と接続している。
【００４０】
スイッチ回路１４、１５それぞれにおいて、ＮＡＮＤ回路２２の出力側端子は、Ｐ型ＭＯＳトランジスタ２０、２１のゲートに接続しており、Ｐ型ＭＯＳトランジスタ２０、２１のソース・ドレインは電源接続端子１６、１７、１８、１９にそれぞれ接続している。
【００４１】
以上のような構成において、ブロック２とブロック４に電源配線１１、１３を介して電源電位ＶDDを、ブロック３に電源配線１２を介して接地電位ＧＮＤを供給する。
【００４２】
このとき、スイッチ回路１５のＮＡＮＤ回路２２には制御端子２３、２４から電源電位ＶDDが入力され、接地電位ＧＮＤが出力される。したがって、Ｐ型ＭＯＳトランジスタ２０、２１はオン状態となり、電源配線１１と電源配線１３が接続される。
【００４３】
一方、スイッチ回路１４のＮＡＮＤ回路２２には制御端子２３から電源電位ＶDDが、制御端子２４から接地電位ＧＮＤが入力され、電源電位ＶDDが出力される。したがって、Ｐ型ＭＯＳトランジスタ２０、２１はオフ状態となり、電源配線１１と電源配線１２は接続されない。
【００４４】
つまり、ブロック２とブロック４が接続状態、ブロック２とブロック３が非接続状態となる。
【００４５】
このように、接続したいブロック２とブロック４の電源配線１１、１３に電源電位ＶDDを供給すると、スイッチ回路１５を介してブロック間の電源配線を接続することが可能となる。つまり、必要なブロックのみ動作状態とすることで、低消費電力化を図ることができる。
【００４６】
したがって、給電端子５、６、７、１０から電源接続端子１６、１７、１８、１９に至るまでにブロック内で生じる電圧降下をスイッチ回路１５を介して他の電源配線１１または電源配線１３により補うことができるため、安定した電源電位をブロックに供給することができる。
【００４７】
また、スイッチ回路１５をブロック間に配置することで、接続されたブロック２とブロック４の電源電位を平均化し、ブロック間の電源電位のばらつきを抑制することができる。さらに、電源配線の不要な引き回しがなくなり、スイッチ回路の配置面積を最小限に抑えることができるため、半導体チップの面積の増加を抑えることができる。
【００４８】
また、ブロック間での電源電位の不連続点がなくなるため、半導体チップ動作のタイミング検証を容易に行うことができる。
【００４９】
また、本実施例において、制御回路をＮＡＮＤ回路２２と制御端子２３、２４とで構成し、制御端子２３、２４を電源配線１１、１２、１３に接続するようにしたため、制御端子２３、２４の制御だけで電源接続端子の接続を制御することができるとともに、外部から制御回路へ別の配線を設けることなくＰ型ＭＯＳトランジスタ２０、２１を制御することができる。
【００５０】
なお、本実施例において、ブロックに供給される電源電位の状態に応じて制御回路（ＮＡＮＤ回路２２と制御端子２３、２４）が電源接続部であるＰ型ＭＯＳトランジスタ２０、２１を制御する場合を挙げたが、制御回路を信号検知部に置き換え、一方のブロックから電気的な信号を他方に送信しようとすると、信号検知部がその信号を検知して、ブロック間を接続状態に切り替えて、電源接続端子を接続するように電源電位をブロックに供給するような構成にしてもよい。また、外部から制御端子２３、２４に制御信号を入力して、Ｐ型ＭＯＳトランジスタ２０、２１を制御する構成にしてもよい。
【００５１】
なお、本実施例においてスイッチ回路１４、１５は、Ｐ型ＭＯＳトランジスタが２個の例を示したが、１個でもよく、また２個以上でもよい。
【００５２】
さらに、本実施例においてスイッチ回路１４、１５は、図３に示すように、Ｐ型ＭＯＳトランジスタ２０、２１の代わりにトランスファーゲート２５、２６とインバータ２７とで構成したものでもよく、同様の効果を奏することができる。また他のゲートで構成してもよい。
【００５３】
（実施例２）
図４にはスイッチ回路を容量生成部で構成した場合の本発明の実施例２を示す。スイッチ回路以外の図１と同一構成要件は同符号を符して説明を省略する。
【００５４】
図４に示すように、スイッチ回路１４、１５は、電源配線１１、１２、１３のいずれか一つと接続する電源接続端子１０１、１０２、１０３、１０４と、電源接続端子１０１、１０２、１０３、１０４の接続状態を制御する容量生成部であるトランスファーゲート１０５、１０６と、トランスファーゲート１０５、１０６と電源接続端子１０１、１０２、１０３、１０４の接続状態を制御する制御回路であるＡＮＤ回路１０７、１０８、１０９、１１０と、トランスファーゲート１０５、１０６の状態を制御する第一の制御端子１１１と、トランスファーゲート１０５、１０６と電源接続端子１０１、１０２、１０３、１０４の接続を制御する第二の制御端子１１２と、インバータ１１３とで構成されている。
【００５５】
図１および図４において、スイッチ回路１４はブロック２とブロック３の間に配置され、電源接続端子１０１、１０２と第一の制御端子１１１は電源配線１１に接続し、電源接続端子１０３、１０４は電源配線１２と接続している。
【００５６】
一方、スイッチ回路１５はブロック２とブロック４の間に配置され、電源接続端子１０１、１０２と第一の制御端子１１１は電源配線１１に接続し、電源接続端子１０３、１０４は電源配線１３と接続している。
【００５７】
スイッチ回路１４およびスイッチ回路１５において、ＡＮＤ回路１０７、１０８の入力側端子の一方は電源接続端子１０１、１０２に接続し、他方は第二の制御端子１１２に接続し、出力側端子はトランスファーゲート１０５、１０６のソースまたはドレインに接続している。また、ＡＮＤ回路１０９、１１０の入力側端子の一方は電源接続端子１０３、１０４に接続し、他方は第二の制御端子１１２に接続し、出力側端子はトランスファーゲート１０５、１０６のソースまたはドレインに接続している。
【００５８】
さらに、スイッチ回路１４、１５において、トランスファーゲート１０５、１０６のＮ型ＭＯＳトランジスタのゲートは第一の制御端子１１１に接続している。
【００５９】
以上のような構成において、ブロック２とブロック４に給電端子５、６、７、１０から電源配線１１、１３を介して電源電位ＶDDを、ブロック３に給電端子８、９から電源配線１２を介して接地電位ＧＮＤを供給し、スイッチ回路１４の第二の制御端子１１２に接地電位ＧＮＤと、スイッチ回路１５の第二の制御端子１１２に電源電位ＶDDを供給する。
【００６０】
このとき、スイッチ回路１５のＡＮＤ回路１０７、１０８、１０９、１１０にはそれぞれ電源接続端子１０１、１０２、１０３、１０４から電源電位ＶDDと、第二の制御端子１１２から電源電位ＶDDが入力され、電源配線１１、１３の電位である電源電位ＶDDが出力される。トランスファーゲート１０５、１０６はオン状態となり、電源配線１１と電源配線１３が接続される。つまり、ブロック２とブロック４が接続状態となる。
【００６１】
さらに、給電端子５、６、７、１０から電源接続端子１０１、１０２、１０３、１０４に至るまでにブロック内で生じる電圧降下をスイッチ回路１５を介して他の電源配線１１または電源配線１３により補うことができるため、安定した電源電位をブロックに供給することができる。
【００６２】
また、スイッチ回路１５をブロック間に配置することで、接続されたブロック間の電源電位を平均化し、ブロック間の電源電位のばらつきを抑制することができる。さらに、電源配線の不要な引き回しがなくなり、スイッチ回路の配置面積を最小限に抑えることができるため、半導体チップの面積の増加を抑えることができる。
【００６３】
また、ブロック間を電源電位のばらつきなく連続して接続することができるので、半導体チップ動作のタイミング検証を容易に行うことができる。
【００６４】
一方、スイッチ回路１４のＡＮＤ回路１０７、１０８にはそれぞれ電源接続端子１０１、１０２から電源電位ＶDDと、第二の制御端子１１２から接地電位ＧＮＤが入力され、接地電位ＧＮＤが出力される。また、ＡＮＤ回路１０９、１１０にはそれぞれ電源接続端子１０３、１０４と第二の制御端子１１２からそれぞれ接地電位ＧＮＤが入力され、接地電位ＧＮＤが出力される。トランスファーゲート１０５、１０６のＮ型ＭＯＳトランジスタのソース、ドレイン、基板は接地電位ＧＮＤとなり、ゲートは電源配線１１の電源電位ＶDDがかかるため、トランスファーゲート１０５、１０６のＮ型ＭＯＳトランジスタのゲート酸化膜下にゲート容量が生成される。
【００６５】
したがって、スイッチ回路１４はオフ状態となり、電源配線１１と電源配線１２は接続しないが、ゲート容量が生成されているのでブロック２の電源電位の安定化を図ることができる。つまり、オフ状態でもゲート容量を形成させることで、スイッチ回路を有効に使うことができる。
【００６６】
以上のように、スイッチ回路１４、１５に容量生成部であるトランスファーゲート１０５、１０６を用いたため、ゲート容量を生成することができ、各ブロックに電源電位を安定して供給することができる。
【００６７】
また、スイッチ回路１４、１５に容量生成の機能を持たせたことで、電源電位の安定化のために従来設けていた容量セルを改めて設ける必要がなくなる。それによって、素子の数が減り、半導体チップの面積を小さくすることができる。
【００６８】
なお、本実施例において、電源配線１１、１２、１３と第二の制御端子１１２に供給される電源電位の値を変えても、電源配線の電位の状態と第二の制御端子の状態によっては電源配線の接続とゲート容量の生成をすることができ、上述と同様の効果を奏する。
【００６９】
なお、本実施例においてスイッチ回路１４、１５は、ＡＮＤ回路１０７、１０８、１０９、１１０をトランスファーゲートで構成してもよい。また、図５に示すように、ＡＮＤ回路１０７、１０８、１０９、１１０の代わりにトランスファーゲート２０１、２０２とインバータ２０３と配線のみで構成してもよく、上述と同様の効果を奏する。また、他のゲートで構成してもよい。
【００７０】
なお、本実施例において、スイッチ回路１４、１５は、Ｐ型ＭＯＳトランジスタが２個の例を示したが、１個でもよく、また２個以上でもよい。
【００７１】
（実施例３）
図６には本発明の実施例３のスイッチ回路の構成を示す。スイッチ回路以外の図１と同一構成要件は同符号を符して説明を省略する。
【００７２】
図６に示すように、スイッチ回路１４、１５は、電源配線１１、１２、１３のいずれか一つと接続する電源接続端子３０１、３０２、３０３、３０４と、電源接続端子３０１、３０２、３０３、３０４の接続状態を制御する容量生成部であるトランスファーゲート３０５、３０６と、トランスファーゲート３０５、３０６と電源接続端子３０１、３０２、３０３、３０４との接続状態を制御するトランスファーゲートで構成された制御回路３０７、３０８と、インバータ３０９、３１０とで構成されている。
【００７３】
図１および図６において、スイッチ回路１４はブロック２とブロック３の間に配置され、電源接続端子３０１、３０２は電源配線１１に接続し、電源接続端子３０３、３０４は電源配線１２に接続している。
【００７４】
一方、スイッチ回路１５はブロック２とブロック４の間に配置され、電源接続端子３０１、３０２は電源配線１１に接続し、電源接続端子３０３、３０４は電源配線１３に接続している。
【００７５】
スイッチ回路１４、１５において、トランスファーゲート３０５、３０６のＮ型ＭＯＳトランジスタのゲートは電源接続端子３０１、３０２に接続し、制御回路３０７、３０８のＮ型ＭＯＳトランジスタのゲートは電源接続端子３０３、３０４に接続している。
【００７６】
トランスファーゲート３０５、３０６のドレイン、ソースのどちらか一方は電源接続端子３０３、３０４に接続し、他方は制御回路３０７、３０８のＮ型ＭＯＳトランジスタのドレイン、ソースのどちらか一方に接続している。制御回路３０７、３０８のＮ型ＭＯＳトランジスタのドレイン、ソースのうちトランスファーゲート３０５、３０６に接続していない方は電源接続端子３０１、３０２に接続している。
【００７７】
以上のような構成において、ブロック２とブロック４に電源配線１１、１３を介して電源電位ＶDDを、ブロック３に電源配線１２を介して接地電位ＧＮＤを供給する。
【００７８】
このとき、スイッチ回路１５のトランスファーゲート３０５、３０６と制御回路３０７、３０８は、Ｎ型ＭＯＳトランジスタのドレインとソースが電源電位ＶDDとなるためオン状態となり、電源配線１１と電源配線１３が接続される。つまり、ブロック２とブロック４が接続状態となる。
【００７９】
したがって、給電端子５、６、７、１０から電源接続端子３０１、３０２、３０３、３０４に至るまでにブロック内で生じる電圧降下をスイッチ回路１５を介して他の電源配線１１または電源配線１３により補うことができるため、安定した電源電位をブロックに供給することができる。さらに、電圧降下による電力の消費を抑制することもできる。
【００８０】
また、スイッチ回路１５をブロック間に配置することで、接続されたブロック間の電源電位を平均化しているため、ブロック間の電源電位のばらつきを抑制することができる。また、ブロック間での電源電位の不連続点がなくなるため、半導体チップ動作のタイミング検証を容易に行うことができる。
【００８１】
一方、スイッチ回路１４の制御回路３０７、３０８はＮ型ＭＯＳトランジスタのゲートに電源配線１２の接地電位ＧＮＤがかかるためオフ状態となる。また、トランスファーゲート３０５、３０６はＮ型ＭＯＳトランジスタのドレイン、ソース、基板が接地電位ＧＮＤとなり、ゲートには電源配線１１の電源電位ＶDDがかかるため、トランスファーゲート３０５、３０６のＮ型ＭＯＳトランジスタのゲート酸化膜下にゲート容量が生成される。
【００８２】
したがって、スイッチ回路１４はオフ状態となり、電源配線１１と電源配線１２は接続しないが、ゲート容量が生成されているので、ブロック２の電源電位の安定化を図ることができる。
【００８３】
以上のように、スイッチ回路１４、１５に容量生成部であるトランスファーゲート３０５、３０６を用いたため、ゲート容量を生成することができ、各ブロックに電源電圧を安定して供給することができる。
【００８４】
また、スイッチ回路１４、１５に容量生成の機能を持たせたことで、電源電位の安定化のために従来設けていた容量セルを改めて設ける必要がなくなる。それにより、素子の数が減り、半導体チップの面積を小さくすることができる。
【００８５】
さらに、本実施例では、図５におけるところの容量生成部の状態を制御する第一の制御端子１１１と、容量生成部と電源接続端子の接続を制御する第二の制御端子１１２を電源接続端子３０１、３０２、３０３、３０４で共有するため、端子の数を少なくすることができる。
【００８６】
（実施例４）
図７に本発明の実施例４を示す。図１と同一構成要件は同符号を符して説明を省略する。
【００８７】
図７に示すように、図１で示した半導体チップ１上に形成された集積回路のブロック２、３、４を制御ブロック４０１と、メモリブロック４０２、４０３に置き換えてもよい。
【００８８】
この場合、面積の大きいメモリブロック４０２、４０３内部で生じる電圧降下を抑制することができるという効果を奏する。
【００８９】
さらに、書き込みや読み出しを行うメモリブロックと制御ブロック４０１のみをスイッチ回路を介して接続することができるため、低消費電力化を実現することができる。
【００９０】
なお、各実施例において、少なくとも一つのブロックはスリープモード状態、つまり、電源電位は供給されているが各ブロック間での信号のやり取りのない状態においてもスイッチ回路を介して動作をしているブロックに電源を供給することができる。
【００９１】
なお、各実施例において、二種類の電源電位としてＶDDと接地電位ＧＮＤを例に挙げたが、二種類の電位ならなんでもよい。
【００９２】
なお、各実施例において、各ブロックへの給電端子は１個ないし３個の場合を示したが、１個だけでも電源電位のばらつきを抑制できるのは明白である。また、３個以上何個でも設けてよく、この場合には電圧降下をさらに減少することができる。
【００９３】
なお、各実施例において、半導体チップ１上に形成された集積回路のブロックは２個以上なら何個でもよく、また、スイッチ回路もそのブロック数に応じて、半導体チップの面積を増加させない程度に必要個数設けてもよい。
【００９４】
上述した各実施例における半導体集積回路装置をパーソナルコンピュータなどの電子機器に用いた場合、必要な部分のみ動作状態とすることができるとともに、安定した電源電圧を半導体集積回路装置に供給することができるため、消費電力を抑えた電子機器を提供することができる。
【産業上の利用可能性】
【００９５】
本発明に係る半導体集積回路装置は、半導体チップの面積を増加させることなしに、ブロック間の電源電位のばらつきと、電源電位のブロック内での電圧降下を抑制することができるという効果を有し、ブロック間の電源電圧のばらつきを抑制等に対して有用である。
【図面の簡単な説明】
【００９６】
【図１】本発明の実施例１における半導体集積回路装置の平面図
【図２】本発明の実施例１におけるスイッチ回路の回路図
【図３】本発明の実施例１における他のスイッチ回路の回路図
【図４】本発明の実施例２におけるスイッチ回路の回路図
【図５】本発明の実施例２におけるスイッチ回路の回路図
【図６】本発明の実施例３におけるスイッチ回路の回路図
【図７】本発明の実施例４における半導体集積回路装置の平面図
【図８】従来の半導体集積回路装置の平面図
【図９】従来のスイッチング素子の回路図
【符号の説明】
【００９７】
１  半導体チップ
２〜４  ブロック
５〜１０  給電端子
１１〜１３  電源配線
１４、１５  スイッチ回路
１６〜１９  電源接続端子
２０、２１  Ｐ型ＭＯＳトランジスタ
２２  ＮＡＮＤ回路
２５、２６  トランスファーゲート
１０５、１０６  トランスファーゲート
１０７〜１１０  ＡＮＤ回路
１１１  第一の制御端子
１１２  第二の制御端子
２０１、２０２  トランスファーゲート
３０７、３０８  制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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