(57)【要約】【課題】  ツェナーザッピングの高効率化を実現する。【解決手段】  抵抗回路は、Ｎ型層に形成されたＰ型拡散層からなる抵抗素子Ｒ１，ＴＲ，Ｒ２を含む。各抵抗素子は、パッドＰ１からＮ型層に印加される島電圧Ｖ１によって、Ｎ型層とＰ型拡散層との結合部に形成されるＰＮ接合が逆バイアス状態となり、抵抗体を構成する。ツェナーザッピング時には、ツェナーダイオードＺＤに大電流のザッピング電流Ｉｚａｐ０を印加して破壊し、パッドＰ２，Ｐ３間を短絡する。このとき、抵抗素子ＴＲの抵抗値が小さければ、ザッピング電流Ｉｚａｐ０の一部Ｉｚａｐ２が抵抗素子ＴＲに流れ込み、効率良くザッピングを行なうことができない。そこで、ザッピング時には、島電圧Ｖ１を増加して抵抗素子ＴＲに形成されるＰＮ接合を高電位の逆バイアス状態とし、抵抗素子ＴＲを高抵抗化して、ザッピング電流のロスを低減する。【選択図】        図６
2005101063.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型層と、前記第１導電型層の上面の一部に形成される第２導電型拡散抵抗層とを含む抵抗素子と、
前記抵抗素子に並列に結合され、電極間に印加される電流によって破壊されて導通状態となるツェナーダイオードと、
前記第１導電型層および前記第２導電型拡散抵抗層に第１および第２の電圧をそれぞれ印加する手段とを備え、
前記第１および第２の電圧の印加手段は、前記ツェナーダイオードへの電流印加時において、前記第１導電型層と前記第２導電型拡散抵抗層との結合部に形成されるＰＮ接合に与える逆バイアス電圧を増加する、半導体装置。
【請求項２】
前記第１導電型層および前記第２導電型拡散抵抗層は、Ｎ型層およびＰ型拡散抵抗層をそれぞれ含み、前記第１および第２の電圧の印加手段は、前記第１の電圧を前記第２の電圧よりも高電位に設定し、前記Ｎ型層と前記Ｐ型拡散抵抗層との結合部に形成されるＰＮ接合に逆バイアス電圧を与える、請求項１に記載の半導体装置。
【請求項３】
前記第１導電型層および前記第２導電型拡散抵抗層は、Ｐ型層およびＮ型拡散抵抗層をそれぞれ含み、前記第１および第２の電圧の印加手段は、前記第２の電圧を前記第１の電圧よりも高電位に設定し、前記Ｐ型層と前記Ｎ型拡散抵抗層との結合部に形成されるＰＮ接合に逆バイアス電圧を与える、請求項１に記載の半導体装置。
【請求項４】
複数の第１導電型層と、各前記複数の第１導電型層の上面の一部に形成される複数の第２導電型拡散抵抗層とを含み、直列に結合される複数の抵抗素子と、
前記複数の抵抗素子の少なくとも１つに並列に結合され、電極間に印加される電流によって破壊されて導通状態となる、少なくとも１つのツェナーダイオードと、
前記複数の第１導電型層および複数の第２導電型拡散抵抗層に第１および第２の電圧をそれぞれ印加する手段とを備え、
前記第１および第２の電圧の印加手段は、前記少なくとも１つのツェナーダイオードへの電流印加時において、前記ツェナーダイオードが結合される少なくとも１つの前記第２導電型拡散抵抗層と、前記少なくとも１つの第２導電型拡散抵抗層が形成される、少なくとも１つの前記第１導電型層との結合部にそれぞれ形成されるＰＮ接合に与える逆バイアス電圧を増加する、半導体装置。
【請求項５】
前記複数の第１導電型層および前記複数の第２導電型拡散抵抗層は、Ｎ型層およびＰ型拡散抵抗層をそれぞれ含み、
前記第１および第２の電圧の印加手段は、前記第１の電圧を前記第２の電圧よりも高電位に設定し、前記少なくとも１つの第１導電型層を除く複数の第１導電型層に対して、前記第１の電圧をチップ内の最高電位とする、請求項４に記載の半導体装置。
【請求項６】
前記複数の第１導電型層および前記複数の第２導電型拡散抵抗層は、Ｎ型層およびＰ型拡散抵抗層をそれぞれ含み、
前記第１および第２の電圧の印加手段は、前記第１の電圧を前記第２の電圧よりも高電位に設定し、前記少なくとも１つの第１導電型層を除く複数の第１導電型層に対して、前記第１の電圧を、対応する前記抵抗素子の高電位側の電位とする、請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、より特定的には、微調整が可能な抵抗を備えた半導体装置に関する。
【背景技術】
【０００２】
半導体装置においては、該半導体装置を構成する半導体基板上に形成された抵抗素子によって、必要な基準電圧等を発生させている。近年、半導体集積回路（ＩＣ：Integrated Circuit）において、高速かつ高精度な動作の強い要求に応じるためには、これらの抵抗素子の精度を向上することが不可欠となっている。
【０００３】
しかしながら、通常の半導体ウェハプロセスでは、プロセスばらつきが発生することから、極めて高精度な抵抗素子を実現することは困難である。そこで、現在では、ウェハプロセス完了後において、抵抗素子の微調整（トリミング）を行なうのが一般的である。
【０００４】
抵抗素子のトリミング技術は、レーザートリミングとツェナーザッピングとの２種類に大別される。レーザートリミングとは、絶縁膜上に形成されたポリシリコン層を抵抗層とするポリシリコン抵抗をレーザー光線で切断することにより、抵抗値を微調整する方法である。一方、ツェナーザッピングとは、トリミング用抵抗素子に並列に結合されたツェナーダイオードに逆方向電流（以下、ザッピング電流とも称する）を印加し、降伏破壊をして短絡することにより、抵抗値を微調整する方法である。レーザートリミングは、装置が高価であること、維持費が高いことなどから、ＩＣにおいては、一般に、ツェナーザッピングが広く用いられている。
【０００５】
ツェナーザッピングは、より詳細には、ツェナーダイオードと抵抗体とを並列に接続し、両端にアルミ（Ａｌ）パッドを設けたトリミング用回路を複数用意して行なう。トリミング前の時点では、各ツェナーダイオードは逆バイアスされており、非導通状態である。ＩＣ製造後のウェハテストにおいて、所望の抵抗値が得られるように、選択したトリミング用回路のツェナーダイオードを破壊する。
【０００６】
ツェナーダイオードの破壊は、Ａｌパッドにテストプローブを接触させ、ツェナーダイオードに耐圧（以下、降伏電圧とも称する）以上の電圧、電流を印加することによって行なう。ツェナーダイオードは、ＰＮ接合の逆方向に大電流が流れることによって温度が上昇し、局部的に電流が集中するホットスポットと呼ばれる領域が発生する。ホットスポットの温度がキャリアの急激な増大が生じる真性温度に達すると、ツェナーダイオードにおいて、瞬時に接合破壊が発生する。その後の続電流によりＡｌが溶融し、アノード電極とカソード電極間のＳｉ界面に溶融したＡｌフィラメントが形成される。これによって、ツェナーダイオードの両端子間はショートし、導通状態となる。
【特許文献１】特開平５−３４３６２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記のツェナーザッピングにおいて、ツェナーダイオードに印加するザッピング電流の量および印加時間は、マスクルールや層間絶縁膜の形状など、ウェハプロセスに大きく依存する。このため、半導体装置ごとに最適なツェナーダイオードの印加電流を合わせ込む必要が生じる。
【０００８】
一方、トリミングする抵抗素子の抵抗値が小さい場合は、抵抗素子に並列に結合されたツェナーダイオードに流すべきザッピング電流の一部がトリミング用抵抗素子に流れ込んでしまい、電流ロスが生じ、ザッピングを効率良く行なうことができないという問題がある。
【０００９】
それゆえ、この発明の目的は、効率良くザッピングを行なうことが可能な半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
この発明に従う半導体装置は、第１導電型層と、第１導電型層の上面の一部に形成される第２導電型拡散抵抗層とを含む抵抗素子と、抵抗素子に並列に結合され、電極間に印加される電流によって破壊されて導通状態となるツェナーダイオードと、第１導電型層および第２導電型拡散抵抗層に第１および第２の電圧をそれぞれ印加する手段とを備える。第１および第２の電圧の印加手段は、ツェナーダイオードへの電流印加時において、第１導電型層と第２導電型拡散抵抗層との結合部に形成されるＰＮ接合に与える逆バイアス電圧を増加する。
【発明の効果】
【００１１】
この発明に係る半導体装置によれば、ツェナーダイオードに印加するザッピング電流のロスを低減することができ、ツェナーザッピングの効率向上を図ることができる。
【発明を実施するための最良の形態】
【００１２】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【００１３】
実施の形態１．
最初に、この発明の実施の形態１に従う半導体装置の動作原理について説明する。
【００１４】
図１は、この発明の実施の形態１に従う半導体装置に配されるトリミング用抵抗素子の断面図である。
【００１５】
図１を参照して、トリミング用抵抗素子は、Ｎ型層２０にＰ型不純物を拡散して形成されたＰ型層１０を抵抗層とする拡散系抵抗である。
【００１６】
なお、不純物の拡散には、不純物原子を熱拡散する方法や、不純物をイオン化して加速し、基板内部に打込むイオン注入法などが用いられる。また、以下においては、Ｐ型不純物を用いた抵抗体をＰ型抵抗体とも称する。
【００１７】
Ｐ型層１０の上部には、ＳｉＯ2などの絶縁膜３０に形成したコンタクトホールを介して電極ＴＰａ，ＴＰｂが形成される。電極ＴＰａ，ＴＰｂには、互いに等しい電圧が与えられているものとする。以下においては、Ｐ型層１０に印加される電圧を、符号Ｖｐを用いて表わす。
【００１８】
Ｎ型層２０においても、絶縁膜３０に形成したコンタクトホールを介して電極ＴＮが形成される。電極ＴＮには、電圧Ｖｎが与えられる。以下においては、Ｎ型層２０に印加される電圧を、符号Ｖｎを用いて表わす。
【００１９】
Ｐ型層１０とＮ型層２０との間の結合部には、ＰＮ接合が形成される。ＰＮ接合は、各層に与えられる電圧Ｖｐ，Ｖｎによって、ダイオードＤ１を構成する。すなわち、Ｐ型層１０への印加電圧ＶｐがＮ型層２０への印加電圧Ｖｎよりも高いときには（Ｖｐ＞Ｖｎ）、ダイオードＤ１に順バイアスがかかり、電流が流れる。一方、Ｎ型層２０への印加電圧ＶｎがＰ型層１０への印加電圧Ｖｐよりも高いときには（Ｖｎ＞Ｖｐ）、ダイオードＤ１に逆バイアスがかかり、ほとんど電流が流れない。Ｐ型抵抗体では、この逆バイアス特性を利用して、Ｐ型層１０を抵抗層として機能させる。
【００２０】
図２は、Ｐ型抵抗体に逆バイアスを印加したときの状態を説明するための断面図である。
【００２１】
図２に示すように、逆バイアス（Ｖｎ＞Ｖｐ）を与えると、Ｐ型層１０とＮ型層２０との間に形成されるＰＮ接合は、境界部の電位差が増加することによって、電子および正孔の存在しない領域（以下、空乏層とも称する）の幅が拡大する。
【００２２】
この空乏層の幅は、Ｐ型層１０およびＮ型層２０に導入された不純物の濃度と、ＰＮ接合に印加される外部電圧とに比例して変化する。詳細には、半導体の誘電率をε、ＰＮ接合の拡散電位をψ0、電子の電荷量をｑ、Ｐ型層１０のアクセプタ濃度をＮA、Ｎ型層２０のドナー濃度をＮDとし、Ｐ型層１０を負、Ｎ型基板２０を正とする逆バイアス状態（外部電圧をＶRとする）を考えると、Ｐ型層１０側の空乏層１１の幅Ｗｐは、電位分布に対するポアッソン方程式を解くことにより、式（１）で与えられる。
【００２３】
【数１】
2005101063.tif 000003
【００２４】
同様に、Ｎ型層２０側の空乏層２１の幅Ｗｎは、式（２）で与えられる。
【００２５】
【数２】
2005101063.tif 000004
【００２６】
したがって、空乏層の幅Ｗは、式（１）と式（２）とから式（３）のようになる。
【００２７】
【数３】
2005101063.tif 000005
【００２８】
式（３）から明らかなように、空乏層の幅は、逆バイアス電圧ＶRの１／２乗に比例して増加する。図２では、逆バイアス電圧ＶRは、Ｐ型層１０の印加電圧ＶｐとＮ型層２０の印加電圧Ｖｎとの電位差（Ｖｎ−Ｖｐ）であり、順バイアスのときには、ＶRは負の値をとる。したがって、逆バイアス状態において、Ｐ型層１０における導通領域は、Ｐ型層１０の全領域から式（１）の空乏層１１の幅Ｗｐを差引いた領域となる。この導通領域は、逆バイアス電圧ＶRが大きいほど狭くなることから、結果として、Ｐ型抵抗体の抵抗値が増加する。
【００２９】
図３は、Ｐ型抵抗体の実際の構成を説明するための断面図である。
【００３０】
図３を参照して、Ｐ型抵抗体には、抵抗間電圧として、電極ＴＰａ，ＴＰｂに所定の電位差が与えられる。図３では、電極ＴＰａへの印加電圧をＶｐａとし、電極ＴＰｂへの印加電圧をＶｐｂし、印加電圧Ｖｐａが印加電圧Ｖｐｂよりも高電位とする。
【００３１】
したがって、電極ＴＰａ付近において、ＰＮ接合にかかる逆バイアス電圧ＶRは、（Ｖｎ−Ｖｐａ）となる。同様に、電極ＴＰｂ付近において、ＰＮ接合にかかる逆バイアス電圧ＶRは、（Ｖｎ−Ｖｐｂ）となる。Ｖｐａ＞Ｖｐｂと仮定したことから、電極ＴＰｂの逆バイアス電圧（Ｖｎ−Ｖｐｂ）が電極ＴＰａの逆バイアス電圧（Ｖｎ−Ｖｐａ）よりも高電位となる。
【００３２】
この結果、ＰＮ接合に生じる空乏層の形状には、図３に示すような傾斜が現われる。すなわち、高電位の逆バイアス電圧（Ｖｎ−Ｖｐｂ）が印加される電極ＴＰｂに近づくにつれて、空乏層１１，２１の幅は拡大する。
【００３３】
したがって、Ｐ型層１０の導通領域が電極ＴＰｂに近づくほど狭められることとなり、Ｐ型抵抗体の抵抗値は電極ＴＰｂに近づくほど高くなる。
【００３４】
図４は、図３に示すＰ型抵抗体の逆バイアス状態において、Ｎ型層２０への印加電圧Ｖｎをさらに高めたときの状態を説明するための断面図である。
【００３５】
図４を参照して、Ｎ型層２０に与えられる電圧は、ＶｎからＶｎ＋ΔＶｎ（ΔＶｎ＞０）に増加されるものとする。これによって、電極ＴＰａ付近のＰＮ接合に印加される逆バイアス電圧ＶRは、（Ｖｎ＋ΔＶｎ）−Ｖｐａとなり、図３のときよりも高い電圧が加わる。同様に、電極ＴＰｂ付近のＰＮ接合に印加される逆バイアス電圧ＶRは、（Ｖｎ＋ΔＶｎ）−Ｖｐｂとなり、図３のときよりも高い電圧が加わる。
【００３６】
したがって、電極ＴＰａ，ＴＰｂ付近において生じる空乏層１１，２１の幅は、逆バイアス電圧ＶRの増加に応じてさらに広がる。このため、Ｐ型層１０の導通領域は一層狭くなり、Ｐ型抵抗体の抵抗値が増加する。
【００３７】
図５は、図３に示す逆バイアス状態において、Ｎ型層２０への印加電圧Ｖｎを低減したときの状態を説明するための断面図である。
【００３８】
図５を参照して、Ｎ型層２０に与えられる電圧は、ＰＮ接合が逆バイアス状態を保つ範囲において、ＶｎからＶｎ−ΔＶｎに低減されるものとする。これによって、電極ＴＰａ付近のＰＮ接合に与えられる逆バイアス電圧ＶRは、（Ｖｎ−ΔＶｎ）−Ｖｐａとなり、図３のときよりも低い電圧が加わる。同様に、電極ＴＰｂ付近のＰＮ接合に印加される逆バイアス電圧ＶRは、（Ｖｎ−ΔＶｎ）−Ｖｐｂとなり、図３のときよりも低い電圧が加わる。
【００３９】
この場合は、図５に示すように、各電極ＴＰａ，ＴＰｂ付近における空乏層１１，２１の幅は、逆バイアス電圧ＶRの減少に応じて狭められる。このため、Ｐ型層１０の導通領域は広がり、Ｐ型抵抗体の抵抗値が低減する。
【００４０】
以上をまとめると、Ｎ型層２０への印加電位Ｖｎを大きくしていくと、Ｐ型層１０の導通領域は狭くなることから、Ｐ型抵抗体の抵抗値は大きくなる。一方、Ｎ型層２０への印加電圧Ｖｎを小さくしていくと、Ｐ型層１０の導通領域は広くなることから、Ｐ型抵抗体の抵抗値は小さくなる。すなわち、Ｐ型抵抗体において、Ｎ型層２０に与える電圧を変化させることによって、抵抗値を増減させることができる。
【００４１】
以上の動作原理は、Ｎ型不純物を用いた抵抗体（以下、Ｎ型抵抗体とも称する）においても、同様に適用することができる。Ｎ型抵抗体は、図示は省略するが、Ｐ型層にＮ型不純物を拡散することによって形成される。したがって、Ｐ型層とＮ型層との結合部には、ＰＮ接合が形成される。ＰＮ接合は、Ｎ型層の電位がＰ型層の電位よりも高いときには、逆バイアス状態となり、電流が流れないことから、Ｎ型層は、Ｎ型抵抗体として機能する。この場合もＮ型層に印加する電圧を変化させて逆バイアス電圧を増減させることによって、空乏層の幅が増減される。詳細には、Ｎ型層への印加電圧が大きくなると、Ｎ型層の導通領域は狭くなることから、抵抗値は増加する。一方、Ｎ型層への印加電圧が小さくなると、Ｎ型層の導通領域は広くなることから、抵抗値は低減する。
【００４２】
本実施の形態では、この動作原理を利用して、ツェナーザッピングを効率良く行なう方法を提案する。
【００４３】
図６は、この発明の実施の形態１に従う半導体装置の構成を概略的に示す図である。
【００４４】
図６を参照して、半導体装置は、抵抗回路として、直列接続された抵抗素子Ｒ１，ＴＲ，Ｒ２を含む。抵抗素子Ｒ１，ＴＲ，Ｒ２は、Ｎ型（もしくはＰ型）層にＰ型（もしくはＮ型）不純物を導入して形成された拡散系抵抗であり、Ｐ型抵抗体とＮ型抵抗体とを含む。本実施の形態では、図１に示すＰ型抵抗体で構成されるものとする。抵抗素子Ｒ１，ＴＲ，Ｒ２のＮ型層には、パッドＰ１を介して電圧Ｖ１が印加される。以下において、この電圧Ｖ１を島電圧とも称する。
【００４５】
抵抗素子ＴＲは、ツェナーダイオードＺＤが並列に結合され、トリミング用回路を構成する。トリミング用抵抗素子である抵抗素子ＴＲの一方の端子と、ツェナーダイオードＺＤのアノードとは、パッドＰ２に共通に結合される。抵抗素子ＴＲの他方の端子と、ツェナーダイオードＺＤのカソードとは、パッドＰ３に共通に結合される。
【００４６】
ツェナーザッピング時には、パッドＰ２，Ｐ３を介して、ツェナーダイオードＺＤにザッピング電流Ｉｚａｐ０が印加される。このザッピング電流Ｉｚａｐ０がツェナーダイオードＺＤを破壊することによって、抵抗素子ＴＲの端子間が短絡され、抵抗回路をトリミングすることができる。
【００４７】
図７は、図６に示す抵抗回路の構成を説明するための平面図である。
【００４８】
図７を参照して、抵抗回路は、Ｐ型基板に形成されたＮ型層５１〜５３と、Ｎ型層５１〜５３の各々の一部にＰ型不純物を拡散して形成されたＰ型層４１〜４３とを含む。
【００４９】
Ｎ型層５１とＰ型層４１とは、Ｐ型層４１を拡散抵抗層とするＰ型抵抗体を構成し、図６に示す抵抗素子Ｒ１に相当する。Ｎ型層５２とＰ型層４２とは、Ｐ型層４２を拡散抵抗層とするＰ型抵抗体を構成し、図６に示す抵抗素子ＴＲに相当する。Ｎ型層５３とＰ型層４３とにおいても同様に、Ｐ型層４３を拡散抵抗層とするＰ型抵抗体を構成し、図６に示す抵抗素子Ｒ２に相当する。抵抗素子Ｒ１，ＴＲ，Ｒ２のＮ型層５１〜５３は、コンタクトホールを介してパッドＰ１に結合される。パッドＰ１に印加される島電圧Ｖ１によって、Ｎ型層５１〜５３とＰ型層４１〜４３との各結合部に形成されるＰＮ接合を逆バイアス状態とすることにより、Ｐ型層４１，４２，４３を抵抗体として機能させることができる。
【００５０】
Ｐ型層４１は、コンタクトホールを介して、パッドＰ４，Ｐ２に結合される。Ｐ型層４２は、コンタクトホールを介して、パッドＰ２，Ｐ３に結合される。Ｐ型層４３は、コンタクトホールを介して、パッドＰ３，Ｐ５に結合される。Ｐ型層４１〜４３は、パッドＰ２，Ｐ３を介して直列に結合される。
【００５１】
抵抗回路は、Ｎ型層５４と、Ｎ型層５４の一部にＰ型不純物を拡散して形成されたＰ型層４４とをさらに含む。Ｎ型層５４は、コンタクトホールを介して、パッドＰ２に結合される。Ｐ型層４４は、コンタクトホールを介して、パッドＰ２に結合される。Ｐ型層４４とＮ型層５４とは、パッドＰ２をアノードとし、パッドＰ３をカソードとするツェナーダイオードＺＤを構成する。
【００５２】
パッドＰ２，Ｐ３は、トリミング用のパッドであり、図６に示すように、ツェナーザッピングにおいて高電流のザッピング電流Ｉｚａｐ０が印加される。ツェナーダイオードＺＤがザッピング電流によって破壊されると、パッドＰ２とパッドＰ３との間が短絡する。
【００５３】
図８は、図７に示す抵抗回路のＡＡ線断面図である。なお、抵抗素子Ｒ１，ＴＲ，Ｒ２の各々の構成について、図７と共通する部分については説明を省略する。
【００５４】
図８を参照して、Ｐ型層４１の上部には、絶縁膜３０に形成したコンタクトホールを介して電極ＴＰ１ａ，ＴＰ１ｂが形成される。Ｐ型層４２の上部には、電極ＴＰ２ａ，ＴＰ２ｂが形成される。Ｐ型層４３の上部には、電極ＴＰ３ａ，ＴＰ３ｂが形成される。図７に示すように、電極ＴＰ１ｂと電極ＴＰ２ａとは、パッドＰ２に共通に接続される。電極ＴＰ２ｂと電極ＴＰ３ａとは、パッドＰ３に共通に接続される。
【００５５】
Ｎ型層５１，５２，５３においても、絶縁膜３０に形成したコンタクトホールを介して、電極ＴＮ１，ＴＮ２，ＴＮ３がそれぞれ形成される。電極ＴＮ１，ＴＮ２，ＴＮ３は、対応するＮ型層５１，５２，５３に島電圧Ｖ１を印加するためのパッドＰ１に共通に接続される。
【００５６】
次に、図６〜図８に示す抵抗回路において、ツェナーザッピングによるトリミングを行なう場合を考える。
【００５７】
再び図６を参照して、ツェナーザッピング時には、パッドＰ２，Ｐ３間に高電流のザッピング電流Ｉｚａｐ０が印加される。このとき、抵抗素子ＴＲの抵抗値が低ければ、ツェナーダイオードＺＤに流すべきザッピング電流Ｉｚａｐ０の一部が、抵抗素子ＴＲにも流れ込む。例えば、ザッピング電流Ｉｚａｐ０のうち、抵抗素子ＴＲに電流Ｉｚａｐ２が流れ込むとすると、ツェナーダイオードＺＤに流れる実質的なザッピング電流Ｉｚａｐ１は、印加電流Ｉｚａｐ０から電流Ｉｚａｐ２を差引いた電流（＝Ｉｚａｐ０−Ｉｚａｐ１）に減少する。したがって、この電流Ｉｚａｐ２のロスによって、ザッピング効率が低下してしまうこととなる。
【００５８】
そこで、本実施の形態では、先述の動作原理に基づいて、ツェナーザッピング時において、抵抗素子ＴＲにて生じる電流ロスを低減し、ザッピングの高効率化を図る。
【００５９】
詳細には、Ｐ型抵抗体からなる抵抗素子ＴＲのＮ型層５２に与える島電圧Ｖ１を変化させることによって、抵抗素子ＴＲの抵抗値を調整する。
【００６０】
島電圧Ｖ１は、先述のように、通常動作において、Ｐ型抵抗体のＰＮ接合を逆バイアス状態として、Ｐ型層を抵抗体として機能させるためにＮ型層に与える電圧である。この島電圧Ｖ１を、ザッピングのときには、より高電位に設定する。これによって、Ｐ型抵抗体におけるＰＮ接合は、図４に示すような高電位の逆バイアス状態となる。Ｐ型抵抗体は、Ｐ型層内の空乏層幅が増大することによって導通領域が狭められることから、抵抗値が増加する。
【００６１】
例えば、島電圧をＶ１からＶ１＋ΔＶ１に増加したことによって、抵抗値がＲ１からαＲ１に増加するものとする（α＞１）。これに応じて、抵抗素子ＴＲに流れ込んでいた電流Ｉｚａｐ２は、（１／α）Ｉｚａｐ２に減少する。一方、ツェナーダイオードＺＤに印加されるザッピング電流Ｉｚａｐ１は、電流Ｉｚａｐ２の減少分が加算されて、｛１−（１／α）｝Ｉｚａｐ２だけ増加する。
【００６２】
以上の結果、これまで抵抗素子ＴＲに流れ込んでいたザッピング電流のロスが低減され、ザッピングの効率化を図ることができる。
【００６３】
なお、通常動作においては、島電圧Ｖ１を印加するためのパッドＰ１は、図９に示すように、ＩＣに電源電圧ＶＣＣを供給するための電源パッドＰ０に直結されており、島電圧Ｖ１は、電源電位ＶＣＣに固定される。
【００６４】
また、本実施の形態では、抵抗素子ＴＲがＰ型抵抗体の場合について説明したが、抵抗素子ＴＲがＮ型抵抗体の場合には、ザッピング時においてＮ型層に与える電圧を高めることにより、同様に実施することができる。
【００６５】
以上のように、この発明の実施の形態１に従えば、逆バイアスされたＰＮ接合によって形成されるトリミング用抵抗素子において、ザッピング時に逆バイアス電圧を増加することにより、該抵抗素子に流れ込むザッピング電流のロスを低減し、ツェナーザッピングの効率を高めることができる。
【００６６】
実施の形態２．
図１０は、この発明の実施の形態２に従う半導体装置の構成を概略的に示す図である。
【００６７】
図１０を参照して、半導体装置は、抵抗回路として、直列接続された抵抗素子Ｒ１，ＴＲ，Ｒ２を含む。抵抗素子Ｒ１，ＴＲ，Ｒ２は、Ｎ型（もしくはＰ型）層にＰ型（もしくはＮ型）不純物を導入して形成された拡散系抵抗であり、Ｐ型抵抗体とＮ型抵抗体とを含む。本実施の形態において、各抵抗素子は、実施の形態１と同様に、図１に示すＰ型抵抗体で構成されるものとする。
【００６８】
抵抗素子ＴＲは、ツェナーダイオードＺＤが並列に結合され、トリミング用抵抗素子を構成する。抵抗素子ＴＲの一方の端子とツェナーダイオードＺＤのアノードとは、パッドＰ２に共通に結合される。抵抗素子ＴＲの他方の端子とツェナーダイオードＺＤのカソードとは、パッドＰ３に共通に結合される。
【００６９】
実施の形態１と同様に、ツェナーザッピング時には、パッドＰ２，Ｐ３を介して、ツェナーダイオードＺＤにザッピング電流Ｉｚａｐ０が印加される。このザッピング電流Ｉｚａｐ０がツェナーダイオードＺＤを破壊することによって、抵抗素子ＴＲの端子間が短絡され、抵抗回路をトリミングすることができる。
【００７０】
抵抗素子ＴＲに形成されるＰＮ接合のＮ型層には、パッドＰ１を介して、島電圧Ｖ１が与えられる。抵抗素子Ｒ１，Ｒ２に形成されるＰＮ接合のＮ型層には、パッドＰ０を介して電源電圧ＶＣＣが与えられる。本実施の形態は、かかる点において、いずれの抵抗素子のＮ型層にも、パッドＰ１を介して均一に島電圧Ｖ１を与える実施の形態１とは相違する。このような構成とすることにより、抵抗素子ＴＲを、抵抗素子Ｒ１，Ｒ２とは独立にトリミングすることができる。
【００７１】
図１１は、図１０に示す半導体装置の抵抗回路の構成を説明するための断面図である。なお、抵抗素子Ｒ１，ＴＲ，Ｒ２の各々は、図７に示す抵抗素子に対して、Ｎ型層上に配された電極の接続関係のみが異なり、基本的な構成を同じとすることから、詳細な説明は繰り返さない。
【００７２】
図１１を参照して、抵抗素子ＴＲのＮ型層５２の上部に絶縁膜３０を介して形成される電極ＴＮ２は、島電圧Ｖ１を与えるパッドＰ１に接続される。一方、抵抗素子Ｒ１，Ｒ２の上部にそれぞれ形成される電極ＴＮ１，ＴＮ３は、電源電圧ＶＣＣに接続される。島電圧Ｖ１を抵抗素子ＴＲのみに与える構成としたのは、以下のような理由による。
【００７３】
図６に示すように、抵抗素子Ｒ１，ＴＲ，Ｒ２に対して均一に島電圧Ｖ１を与えて、それぞれの抵抗値を一様に調整する場合では、抵抗素子間で抵抗値の増加分に差が生じうる。例えば、抵抗素子Ｒ１，ＴＲの抵抗値の増加分をそれぞれΔＲ１，ΔＲとしたときに、両者間にΔＲ１＜ΔＲの関係が生じるものとする。この関係の下で、パッドＰ２，Ｐ３間にザッピング電流Ｉｚａｐ０を印加し、ツェナーザッピングを行なう。
【００７４】
このザッピング電流Ｉｚａｐ０は、ツェナーダイオードＺＤを流れるザッピング電流Ｉｚａｐ１以外に、抵抗素子ＴＲに流れ込む電流Ｉｚａｐ２を含む。このとき、抵抗素子Ｒ１，ＴＲの増加分ΔＲ１，ΔＲが、ΔＲ１＜ΔＲの関係にあれば、ザッピング電流Ｉｚａｐ０の一部が、抵抗素子ＴＲではなく、抵抗素子Ｒ１に流れ込んでしまう。この場合は、島電圧Ｖ１を調整することによっても、効率良いザッピングを行なうことができない。
【００７５】
そこで、図１０に示すように、抵抗素子ＴＲにのみ島電圧Ｖ１を与え、他の抵抗素子Ｒ１，Ｒ２にはチップ内の最高電位である電源電圧ＶＣＣを与え、抵抗素子ＴＲと抵抗素子Ｒ１とを独立に調整する構成とする。このような構成とすることにより、島電圧Ｖ１を均一に印加したときに生じるΔＲ１＜ΔＲの関係を、ΔＲ１＞ΔＲまたはΔＲ１＝ΔＲとなるように調整することができ、ザッピング電流Ｉｚａｐ０が抵抗素子Ｒ１に流れ込む比率を抑えることができる。
【００７６】
以上のように、この発明の実施の形態２に従えば、トリミング用抵抗素子の抵抗値の調整を、トリミング対象外の抵抗素子とは独立して行なうことができることから、抵抗素子に流れ込むザッピング電流のロスをさらに低減し、ザッピング効率を一層改善することができる。
【００７７】
実施の形態３．
図１２は、この発明の実施の形態３に従う半導体装置の構成を概略的に示す図である。
【００７８】
図１２を参照して、半導体装置は、抵抗回路として、直列接続された抵抗素子Ｒ１，ＴＲ，Ｒ２を含む。本実施の形態において、各抵抗素子は、実施の形態１，２と同様に、図１に示すＰ型抵抗体で構成されるものとする。
【００７９】
抵抗素子ＴＲは、ツェナーダイオードＺＤが並列に結合され、トリミング用抵抗素子を構成する。抵抗素子ＴＲの一方の端子とツェナーダイオードＺＤのアノードとは、パッドＰ２に共通に結合される。抵抗素子ＴＲの他方の端子とツェナーダイオードＺＤのカソードとは、パッドＰ３に共通に結合される。
【００８０】
実施の形態１，２と同様に、ツェナーザッピング時には、パッドＰ２，Ｐ３を介して、ツェナーダイオードＺＤにザッピング電流Ｉｚａｐ０が印加される。このザッピング電流Ｉｚａｐ０がツェナーダイオードＺＤを破壊することによって、抵抗素子ＴＲの端子間が短絡され、抵抗回路をトリミングすることができる。
【００８１】
抵抗素子ＴＲに形成されるＰＮ接合のＮ型層には、パッドＰ１を介して、島電圧Ｖ１が与えられる。抵抗素子Ｒ１に形成されるＰＮ接合のＮ型層は、抵抗素子Ｒ１の高電位側の端子に結合される。抵抗素子Ｒ２に形成されるＰＮ接合のＮ型層も同様に、抵抗素子Ｒ２の高電位側の端子に結合される。本実施の形態は、かかる点において、いずれのＮ型層にもパッドＰ１を介して島電圧Ｖ１を与える実施の形態１、並びに抵抗素子Ｒ１，Ｒ２のＮ型層に電源電圧ＶＣＣを与える実施の形態２とは相違する。このような構成とすることにより、抵抗素子ＴＲの抵抗値を単独で調整することができる。
【００８２】
図１３は、図１２に示す半導体装置の抵抗素子の構成を説明するための断面図である。なお、抵抗素子Ｒ１，ＴＲ，Ｒ２の各々は、図８に示す抵抗素子と対比して、Ｎ型層上に配された電極の接続関係のみが異なり、基本的な構成を同じとすることから、詳細な説明は繰り返さない。
【００８３】
図１３を参照して、抵抗素子ＴＲのＮ型層５２の上部に絶縁膜３０を介して形成される電極ＴＮ２は、島電圧Ｖ１を与えるパッドＰ１に接続される。一方、抵抗素子Ｒ１のＮ型層５１上部に形成される電極ＴＮ１は、Ｐ型層４１上部の電極ＴＰ１ａに接続される。また、抵抗素子Ｒ２のＮ型層５３上部に形成される電極ＴＮ３は、Ｐ型層４３上部の電極ＴＮ３とともに、パッドＰ３に接続される。
【００８４】
本構成において、ツェナーザッピング時には、島電圧Ｖ１の印加によって抵抗素子ＴＲの抵抗値が調整され、抵抗素子ＴＲに流れ込む電流Ｉｚａｐ２を低減することができる。  
【００８５】
また、抵抗素子Ｒ１については、島電圧が高電位側の端子の電位に固定されていることから、島電圧Ｖ１の調整によって、抵抗素子Ｒ１に流れ込む電流の発生をも抑えることができる。
【００８６】
以上のように、この発明の実施の形態３に従えば、ツェナーザッピング時において、トリミング用抵抗素子の島電圧を独立して調整することにより、抵抗素子に流れ込むザッピング電流のロスを低減して、ザッピング効率を高めることができる。ザッピング時に逆バイアス電圧を増加することにより、
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００８７】
【図１】この発明の実施の形態１に従う半導体装置に配されるトリミング用抵抗素子の断面図である。
【図２】Ｐ型抵抗体に逆バイアスを印加したときの状態を説明するための断面図である。
【図３】Ｐ型抵抗体の実際の構成を説明するための断面図である。
【図４】図３に示すＰ型抵抗体の逆バイアス状態において、Ｎ型層２０への印加電圧Ｖｎをさらに高めたときの状態を説明するための断面図である。
【図５】図３に示す逆バイアス状態において、Ｎ型層２０への印加電圧Ｖｎを低減したときの状態を説明するための断面図である。
【図６】この発明の実施の形態１に従う半導体装置の構成を概略的に示す図である。
【図７】図６に示す半導体装置の抵抗回路の構成を説明するための平面図である。
【図８】図７に示す半導体装置の抵抗回路のＡＡ線断面図である。
【図９】図６に示す半導体装置の通常動作時の構成を概略的に示す図である。
【図１０】この発明の実施の形態２に従う半導体装置の構成を概略的に示す図である。
【図１１】図１０に示す半導体装置の抵抗素子の構成を説明するための断面図である。
【図１２】この発明の実施の形態３に従う半導体装置の構成を概略的に示す図である。
【図１３】図１２に示す半導体装置の抵抗素子の構成を説明するための断面図である。
【符号の説明】
【００８８】
１０，４１，４２，４３，４４  Ｐ型層、１１  Ｐ型層側の空乏層、２０，５１，５２，５３，５４  Ｎ型層、２１  Ｎ型基板側の空乏層、３０  絶縁膜、１００  Ｐ型基板、ＴＰａ，ＴＰｂ，ＴＰ１ａ，ＴＰ１ｂ，ＴＰ２ａ，ＴＰ２ｂ，ＴＰ３ａ，ＴＰ３ｂ，ＴＮ，ＴＮ１，ＴＮ２，ＴＮ３  電極、Ｄ１  ダイオード、ＺＤ  ツェナーダイオード、Ｒ１，Ｒ２，ＴＲ  抵抗素子、Ｐ０〜Ｐ５  パッド。
【図１】
2005101063.tif 000006
【図２】
2005101063.tif 000007
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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