(57)【要約】【課題】デバッグ情報を無線により通信することで、パッケージを小型化する。【解決手段】デバッグ用マイクロコンピュータ５には、通信機能部１４、およびアンテナポート１５が設けられている。通信機能部１４は、たとえば、デジタル通信などによる無線通信を行う通信機能からなり、アンテナポート１５を介してユーザプログラムをエミュレーションするオンチップデバッグエミュレータとの間でデバッグ情報が送受信される。これにより、デバッグ用マイクロコンピュータ５にデバッグ用の外部端子などが不要となり、パッケージサイズを小型化することができる。【選択図】      図３
2005018703.tif 000002
【特許請求の範囲】
【請求項１】
オンチップデバッガに用いられるデバッグに必要な回路が組み込まれた半導体集積回路装置であって、
デバッグ情報を無線により送受信する無線通信部を備えたことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記無線通信部によるデバッグ情報の送受信する送受信用外部端子を有し、前記送受信用外部端子を介してデバッグ情報が入出力されることを特徴とする半導体集積回路装置。
【請求項３】
請求項２記載の半導体集積回路装置において、
前記送受信用外部端子に接続されるアンテナを備えたことを特徴とする半導体集積回路装置。
【請求項４】
オンチップデバッガに用いられるデバッグに必要な回路が組み込まれ、プリント配線基板の一方の面に半導体チップが搭載され、他方の面に前記半導体チップに設けられたチップ電極と接続される複数の外部接続端子が設けられた半導体集積回路装置であって、
デバッグ情報を無線により送受信する無線通信部と、
前記無線通信部によるデバッグ情報を送受信する送受信用外部端子と、
前記送受信用外部端子に接続されるアンテナとを備え、
前記アンテナは、前記半導体チップが搭載された前記プリント配線基板の一方の面に形成されていることを特徴とする半導体集積回路装置。
【請求項５】
オンチップデバッガに用いられるデバッグに必要な回路が組み込まれた半導体集積回路装置であって、
デバッグ情報を無線により送受信する無線通信部と、
前記無線通信部によるデバッグ情報を送受信する送受信用外部端子と、
前記送受信用外部端子に接続されるアンテナとを備え、
前記アンテナは、半導体チップの主面上に形成されていることを特徴とする半導体集積回路装置。
【請求項６】
オンチップデバッガに用いられるデバッグに必要な回路が組み込まれた半導体集積回路装置であって、
デバッグ情報を無線により送受信する無線通信部と、
前記無線通信部によるデバッグ情報を送受信する送受信用外部端子と、
前記送受信用外部端子に接続されるアンテナとを備え、
前記アンテナは、電子システムのプリント実装基板上に形成され、前記半導体集積回路装置が実装される際に送受信用外部端子に接続されることを特徴とする半導体集積回路装置。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体集積回路装置において、
前記無線通信部は、デバッグ情報の送受信を半２重通信方式によって行うことを特徴とする半導体集積回路装置。
【請求項８】
オンチップデバッガに用いられるデバッグに必要な回路が組み込まれた半導体集積回路装置と、
前記半導体集積回路装置とホストコンピュータとの間に接続され、前記半導体集積回路装置、およびユーザプログラムをエミューションするオンチップデバッグエミュレータとを備え、
前記半導体集積回路装置、および前記オンチップデバッグエミュレータは、デバッグ情報を無線により相互に送受信する無線通信部をそれぞれ備えたことを特徴とするデバッグシステム。
【請求項９】
請求項８記載のデバッグシステムにおいて、
前記半導体集積回路装置には、前記無線通信部によるデバッグ情報を送受信する送受信用外部端子を有し、前記送受信用外部端子を介してデバッグ情報が入出力されることを特徴とするデバッグシステム。
【請求項１０】
請求項８または９記載のデバッグシステムにおいて、
前記半導体集積回路装置と前記オンチップデバッグエミュレータとのデバッグ情報の送受信が、半２重通信方式により行われることを特徴とするデバッグシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デバッグシステムにおける通信技術に関し、特に、オンチップデバッガにおけるデバッグ情報の無線通信に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
マイクロコンピュータなどを使用したシステムの開発をソフトウェア、ハードウェアの両面からサポートする支援装置として、たとえば、オンチップデバッガがある。
【０００３】
このオンチップデバッガは、エミュレータをインタフェースケーブルを介してユーザシステムに接続し、該エミュレータをパーソナルコンピュータなどのホストコンピュータに接続した構成からなり、製品形態に近い状態でユーザシステムのデバッグを行うことができる。
【０００４】
そして、ユーザシステムには、デバッグに必要な回路が組み込まれたデバッグ用マイクロコンピュータが搭載されており、インタフェースケーブルを介してダウンロードされたユーザプログラムを該デバッグ用マイクロコンピュータ内部、もしくは外部に接続されたフラッシュメモリやＳＲＡＭなどに格納し、該ユーザプログラムなどのソフトウェアをデバッグしている。
【０００５】
エミュレータとデバッグ用マイクロコンピュータとの通信は、たとえば、ＪＴＡＧ（Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ）規格のシリアル通信によって行われている。
【０００６】
なお、この種のソフトウェア開発システムにおいては、たとえば、情報カード（ＩＣカード）・エミュレータとカード・リーダ／ライタ間との交信を電波信号あるいは光信号で行うことにより、該情報カードのプログラム開発を行うものがある（たとえば、特許文献１参照）。
【０００７】
【特許文献１】
特開平０３−１２７１３５号公報
【０００８】
【発明が解決しようとする課題】
ところが、上記のようなオンチップデバッガにおけるデバッグ技術では、次のような問題点があることが本発明者により見い出された。
【０００９】
近年、ユーザシステムは小型化が進む傾向にあり、インタフェースケーブルを接続するコネクタのスペース、およびそれに伴う配線パターンを形成するスペースなどの確保が困難となっており、オンチップデバッガの使用上の制限事項になっているという問題がある。
【００１０】
また、マイクロコンピュータなどの半導体集積回路装置の小型化が進むにつれて、該半導体集積回路装置などに設けられる外部端子数も限られることになり、デバッグ機能を持たせた外部端子を確保することが困難となっているという問題もある。
【００１１】
さらに、半導体集積回路装置の高速化に伴い、インタフェースケーブルの配線長も無視できなくなっており、該インタフェースケーブル、および接続コネクタの寄生容量などによって高速通信が妨げられる恐れもある。
【００１２】
本発明の目的は、デバッグ情報を無線により通信することで、パッケージを小型化することのできる半導体集積回路装置およびデバッグシステムを提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１５】
すなわち、本発明は、オンチップデバッガに用いられるデバッグに必要な回路が組み込まれた半導体集積回路装置であって、デバッグ情報を無線により送受信する無線通信部を備えたものである。
【００１６】
また、本発明では、オンチップデバッガが必要とする回路を組込んだシリコンチップを、ＢＧＡ（ＣＳＰ）パッケージのようにプリント配線基板の上に搭載し、ユーザシステムにはんだ実装する面には外部接続端子としてはんだボールなどの接続電極を設けた半導体集積回路装置である。さらに、この半導体集積回路装置は、デバッグ時にオンチップデバッガとの、デバッグ情報を無線により送受信する無線通信部と、該無線通信部によるデバッグ情報を送受信（入出力）する送受信用外部端子と、該送受信用外部端子に接続されるアンテナとを備え、該アンテナは、該半導体集積回路装置のプリント配線基板上に作られる。
【００１７】
さらに、本発明は、オンチップデバッガに用いられるデバッグに必要な回路が組み込まれた半導体集積回路装置であって、デバッグ情報を無線により送受信する無線通信部と、該無線通信部によるデバッグ情報を送受信する送受信用外部端子と、該送受信用外部端子に接続されるアンテナとを備え、該アンテナは、半導体チップの主面上に形成されているものである。
【００１８】
また、本発明は、オンチップデバッガに用いられるデバッグに必要な回路が組み込まれた半導体集積回路装置であって、デバッグ情報を無線により送受信する無線通信部と、該無線通信部によるデバッグ情報を送受信する送受信用外部端子と、該送受信用外部端子に接続されるアンテナとを備え、該アンテナは、電子システムのプリント実装基板上に形成され、半導体集積回路装置が実装される際に送受信用外部端子に接続されるものである。
【００１９】
また、本願のその他の発明の概要を簡単に示す。
【００２０】
本発明のデバッグシステムは、オンチップデバッガに用いられるデバッグに必要な回路が組み込まれた半導体集積回路装置と、該半導体集積回路装置とホストコンピュータとの間に接続され、該半導体集積回路装置、およびユーザプログラムをエミレューションするオンチップデバッグエミュレータとを備え、半導体集積回路装置、およびオンチップデバッグエミュレータは、デバッグ情報を無線により相互に送受信する無線通信部を備えたものである。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２２】
（実施の形態１）
図１は、本発明の実施の形態１によるオンチップデバッガの構成図、図２は、図１のオンチップデバッガに設けられたオンチップデバッグエミュレータのブロック図、図３は、図１のオンチップデバッガに設けられたデバッグ用マイクロコンピュータのブロック図、図４は、図３のデバッグ用マイクロコンピュータに設けられた通信機能部のブロック図、図５は、図３のデバッグ用マイクロコンピュータにおけるパッケージ構造の一例を示す説明図、図６は、図１のオンチップデバッガにおける通信処理の一例を示すフローチャート、図７は、図１のオンチップデバッガにおける無線通信に用いられるパケットの説明図、図８は、図１のオンチップデバッガにおける通信エラー処理の一例を示すフローチャート、図９は、図３のデバッグ用マイクロコンピュータによるデバッグ機能、および通信機能の有効／無効の設定例を示す説明図である。
【００２３】
本実施の形態１において、オンチップデバッガ１は、ユーザプログラムなどをデバッグし、システムの開発をサポートする。オンチップデバッガ１は、図１に示すように、オンチップデバッグエミュレータ（デバッグシステム）２、ホストインタフェースケーブル３、ホストコンピュータ４、ならびにデバッグ用マイクロコンピュータ（デバッグシステム、半導体集積回路装置）５から構成されている。
【００２４】
オンチップデバッグエミュレータ２は、ホストコンピュータ４とデバッグ用マイクロコンピュータ５との間に接続され、該デバッグ用マイクロコンピュータ５、およびユーザプログラムをエミューションする。
【００２５】
オンチップデバッグエミュレータ２とデバッグ用マイクロコンピュータ５とは、無線通信により相互に接続されている。オンチップデバッグエミュレータ２とホストコンピュータ４とは、ホストインタフェースケーブル３を介して接続されている。デバッグ用マイクロコンピュータ５には、デバッグに必要な回路が設けられており、ユーザシステム（電子システム）のプリント実装基板ＰＣＢに搭載される。
【００２６】
また、オンチップデバッグエミュレータ２の構成について、図２を用いて説明する。
【００２７】
オンチップデバッグエミュレータ２は、アンテナ６、通信機能部（無線通信部）７、デバッグコントローラ８、ならびにホストインタフェース９から構成されている。
【００２８】
アンテナ６は、デバッグ用マイクロコンピュータ５からの無線信号を送受信する。このアンテナ６によって送受信した信号は通信機能部７を介してデバッグコントローラ８に入出力されるように接続されている。
【００２９】
通信機能部７は、たとえば、デジタル通信などによる無線通信を行う通信機能からなる。デバッグコントローラ８は、入出力される信号を制御する。ホストインタフェース９は、ホストコンピュータ４とのインタフェースであり、ホストインタフェースケーブル３が接続される。
【００３０】
図３は、デバッグ用マイクロコンピュータ５の構成を示すブロック図である。
【００３１】
デバッグ用マイクロコンピュータ５は、ＣＰＵコア１０、周辺機能部１１、メモリインタフェース１２、デバッグ機能部１３、通信機能部（無線通信部）１４、アンテナポート（送受信用外部端子）１５から構成されている。
【００３２】
ＣＰＵコア１０は、デバッグ用マイクロコンピュータ５のすべての制御を司る。このＣＰＵコア１０には、周辺バスＰＢを介して周辺機能部１１、メモリインタフェース１２、ならびにデバッグ機能部１３が相互に接続されている。
【００３３】
この周辺バスＰＢは、たとえば、Ｓｕｐｅｒ  Ｈｙｗａｙ  バスなどの制御情報に基づいて周辺機能部１１とのアクセスなどを制御する機能を有する。
【００３４】
周辺機能部１１は、シリアルインタフェースやタイマなどの周辺回路からなる。メモリインタフェース１２は、外部接続される半導体メモリとのインタフェースである。
【００３５】
デバッグ機能部１３は、命令解析・トレース回路１３ａ、パフォーマンス回路１３ｂ、ブレーク回路１３ｃ、デバッグ制御回路１３ｄ、ＣＰＵモニタ回路１３ｅ、ならびにバスモニタ回路１３ｆなどから構成されており、ＣＰＵコア１０とオンチップデバッグエミュレータ２との間において、ユーザプログラムの実行／停止、実行した命令（一部データやステータスなども含む）のトレース、デバッグ用マイクロコンピュータ５にマッピングされたメモリやレジスタなどのリード／ライト、ユーザプログラムのダウンロード、およびＣＰＵコア１０の制御レジスタのリード／ライトなどを行う。
【００３６】
命令解析・トレース回路１３ａは、命令実行データを蓄えたり、加工したりする。パフォーマンス回路１３ｂは、キャッシュのヒット率などの測定など、プログラムのパフォーマンスを測定する。
【００３７】
ブレーク回路１３ｃは、ユーザが指定する条件と比較し、指定した条件になったらプログラムをブレークしてユーザに知らせる。デバッグ制御回路１３ｄは、デバッグ機能部１３の制御を司る。ＣＰＵモニタ回路１３ｅは、ＣＰＵコア１０における内部動作をデバッグする。バスモニタ回路１３ｆは、周辺バスＰＢの状態を監視する。
【００３８】
デバッグ機能部１３には、通信機能部１４が接続されている。通信機能部１４は、たとえば、デジタル通信などによる無線通信を行う通信機能からなる。アンテナポート１５には、通信機能部１４が接続されている。このアンテナポート１５は、パッケージ内、あるいはパッケージ外に配置されるアンテナ３２（図５）が接続されるポートである。
【００３９】
ここで、通信機能部１４の構成について、図４のブロック図を用いて説明する。
【００４０】
通信機能部１４は、変調側回路１６、復調側回路１６ａ、ＲＦスイッチ１７、およびフィルタ１８から構成されている。変調側回路１６には、デバッグ機能部１３からの通信データが入力され、復調側回路１６ａにはアンテナポート１５からの通信データが入力される。
【００４１】
変調側回路１６、および復調側回路１６ａには、ＲＦスイッチ１７が接続されている。ＲＦスイッチ１７は、送受信される通信データに応じて接続先を切り替える。たとえば、変調側回路１６から出力された信号は、フィルタ１８に出力されるように切り替え、アンテナポート１５、フィルタ１８を介して入力された信号は、復調側回路１６ａに出力されるように切り替える。フィルタ１８はノイズ除去用であり、アンテナポート１５に接続される。
【００４２】
また、変調側回路１６は、信号変換回路１９、ミキサ２０、ＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）２１、およびＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）２２などから構成される。
【００４３】
信号変換回路１９には、デバッグ機能部１３からの通信データ入力されるように接続されている。ＰＬＬ２２には、クロック信号ＣＬＫが入力されるように接続されている。
【００４４】
ＰＬＬ２２には、ＶＣＯ２１が接続されており、該ＶＣＯ２１、および信号変換回路１９には、ミキサ２０がそれぞれ接続されている。このミキサ２０の出力部には、ＲＦスイッチ１７が接続されている。
【００４５】
復調側回路１６ａは、バンドパスフィルタ（ＢＰＦ）２３、ミキサ２４、ＶＣＯ２５、ＰＬＬ２６、ローパスフィルタ（ＬＰＦ）２７、および判定回路２８などから構成される。バンドパスフィルタ２３の入力部にはアンテナポート１５からの通信データが入力されるように接続されている。
【００４６】
ＰＬＬ２６には、クロック信号ＣＬＫが入力されるように接続されており、該ＰＬＬ２６には、ＶＣＯ２５が接続されている。このＶＣＯ２５、およびバンドパスフィルタ２３には、ミキサ２４がそれぞれ接続されている。
【００４７】
ミキサ２４には、ローパスフィルタ２７が接続されている。ローパスフィルタ２７には、判定回路２８が接続されており、該判定回路２８の出力部には、デバッグ機能部１３が接続されている。
【００４８】
また、通信機能部１４による変調／復調について説明する。
【００４９】
変調側回路１６においては、たとえば、ＡＳＫ（Ａｍｐｌｉｔｕｄｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）変調を用いる。デバッグ機能部１３からの通信データは、信号変換回路１９によってベースバンド信号が生成される。ＰＬＬ２２には、デバッグ用マイクロコンピュータ５の内部クロックなどからなるクロック信号ＣＬＫが入力される。
【００５０】
ＰＬＬ２２は、クロック信号ＣＬＫを逓倍して搬送波の基のクロック信号を生成する。それに基づいて、ＶＣＯ２１は搬送波を生成し、該搬送波とベースバンド信号とをミキサ２０によりミキシングして送信波を生成し、アンテナポート１５に送る。なお、クロック信号ＣＬＫの周波数が通信データの送信パターンよりも充分に高い場合にはＰＬＬ２２はなくてもよい。
【００５１】
また、復調側回路１６ａにおいて、オンチップデバッグエミュレータ２からの信号を復調する場合には、クロック信号ＣＬＫをＰＬＬ２６で逓倍して搬送波の基のクロック信号を生成し、ＶＣＯ２５によって搬送波を生成する。ただし、受信した信号と同期をとるために同期信号が必要となる。
【００５２】
そして、搬送波とバンドパスフィルタ２３を介して入力された信号とをミキサ２４によりミキシングし、ローパスフィルタ２７でノイズ除去を行った後、判定回路２８においてデータ誤りがないかを判定してデバッグ機能部１３に出力される。
【００５３】
図５は、デバッグ用マイクロコンピュータ５におけるパッケージ構造の一例を示した断面図（ａ−ａ’）、および上面図である。
【００５４】
デバッグ用マイクロコンピュータ５は、たとえば、表面実装形の１つであるＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）からなる。デバッグ用マイクロコンピュータ５には、たとえばプリント配線基板２９が基材として使用されている。
【００５５】
このプリント配線基板２９は、ガラスエポキシ基材などの基板コアの主面にボンディング電極、および配線パターンなどが形成され、該基板コアの裏面には、アレイ状にバンプ用電極などが形成されており、ボンディング電極とバンプ用電極とは、配線パターン、ならびにスルーホールによってそれぞれ電気的に接続されている。
【００５６】
バンプ用電極には、球形のはんだからなるはんだバンプ３０がそれぞれ形成されている。これらはんだバンプ３０が外部接続端子となる。プリント配線基板２９主面の中央部には、半導体チップ３１がダイボンドシートなどを介して接着されている。
【００５７】
半導体チップ３１の裏面には、チップ電極が形成されており、該チップ電極とプリント配線基板２９のボンディング電極とが金などのバンプを介してそれぞれ接続されている。
【００５８】
プリント配線基板２９に搭載された半導体チップ３１、およびその近傍は、封止樹脂２９ａによって封止されて、パッケージが形成されている。このパッケージのある１辺の近傍には、アンテナ３２が形成されている。
【００５９】
このアンテナ３２は、プリント配線基板２９の主面に形成されており、通常のプリント配線基板２９の作成プロセスと同様に、たとえば銅箔によってマイクロスプリットアンテナを形成する。アンテナ３２の接続部は、アンテナポート１５（図３）が接続される。
【００６０】
また、図５に示したアンテナ３２は一例を示したものであり、該アンテナ３２のパターンは、通信に使用する周波数帯によって異なる。アンテナ３２はマイクロスプリットアンテナ以外でもよく、たとえば、ループアンテナなどであってもよい。
【００６１】
さらに、図５では、１本のアンテナ３２が形成された場合について記載したが、より送受信感度を上げるために該アンテナ３２を複数本（たとえば２本）形成するようにしてもよい。
【００６２】
また、オンチップデバッグエミュレータ２とデバッグ用マイクロコンピュータ５とは、たとえば、半２重通信により通信を行う。また、全２重通信によって通信を行う場合には、送受信の電波が重ならないように、プリント配線基板２９の主面上に送信用アンテナと受信用アンテナとをそれぞれ形成する。
【００６３】
半２重通信による通信では、送信用と受信用との２つのアンテナや周波数帯域などを変更する回路などが不要となるで、大幅に回路構成を簡略化することができる。
【００６４】
次に、本実施の形態１におけるオンチップデバッガ１の作用について説明する。
【００６５】
はじめに、オンチップデバッグエミュレータ２とデバッグ用マイクロコンピュータ５との通信処理について説明する。図６は、ユーザが、プログラムをダウンロードしてリセットベクタから該プログラムを実行するまでの処理の一例を示すフローチャートである。
【００６６】
この場合、前述したように半２重通信であるので、オンチップデバッグエミュレータ２がデバッグ用マイクロコンピュータ５に対して通信すると、次の通信では、デバッグ用マイクロコンピュータ５がオンチップデバッグエミュレータ２に対して通信することになる。
【００６７】
まず、オンチップデバッグエミュレータ２は、ユーザプログラムなどのダウンロードデータをデバッグ用マイクロコンピュータ５に転送する（ステップＳ１０１）。オンチップデバッグエミュレータ２は、ダウンロードデータの転送後、受信待ち状態となる。
【００６８】
デバッグ用マイクロコンピュータ５は、受信したデータを解析してダウンロード処理を行う。ダウンロードが終了すると、デバッグ用マイクロコンピュータ５は、通信プロトコルに従ってダウンロードの終了をオンチップデバッグエミュレータ２に通知するとともに、チェックサムなどをオンチップデバッグエミュレータ２に送信する（ステップＳ１０２）。
【００６９】
オンチップデバッグエミュレータ２は、ダウンロードの終了通知を受け取ると、受信したチェックサムに基づいてビット誤りの有無を検出する。ビット誤りがない場合、オンチップデバッグエミュレータ２は、デバッグ用マイクロコンピュータ５にリセットを指示する（ステップＳ１０３）。
【００７０】
デバッグ用マイクロコンピュータ５は、リセット指示に従って、リセット動作を行い、リセット終了後、該リセット動作終了を通知する（ステップＳ１０４）。
【００７１】
オンチップデバッグエミュレータ２は、該リセット動作終了の通知を受け取った後、デバッグ用マイクロコンピュータ５に対してダウンロードしたプログラムの実行指示を行う（ステップＳ１０５）。
【００７２】
デバッグ用マイクロコンピュータ５は、プログラムの実行指示により、リセットベクタからプログラムの実行を行う。このプログラムの実行中、たとえば、任意のブレーク要因（強制ブレーク、ブレーク命令など）により、ブレークが発生すると、デバッグ用マイクロコンピュータ５は、ブレーク発生情報（要因、レジスタ、内容など）をオンチップデバッグエミュレータ２に対して送信する（ステップＳ１０６）。
【００７３】
図７は、オンチップデバッグエミュレータ２とデバッグ用マイクロコンピュータ５との無線通信に用いられるパケットＰｔの構成を示した説明図である。
【００７４】
パケットＰｔは、ヘッダ、パケット長、送受信方向（エミュレータからデバッグ用マイクロコンピュータＥ→Ｍ、またはデバッグ用マイクロコンピュータからエミュレータＭ→Ｅ）、パケット番号、データ（デバッグ情報）、パリティ、およびＥＯＦ（Ｅｎｄ  Ｏｆ  Ｆｉｌｅ）の各情報から構成されている。また、たとえば、６４ｂｙｔｅ長のデータ長から構成されるデータである。
【００７５】
ヘッダは、パケットの先頭に付加される情報であり、パケット長は、パケットの大きさの情報である。送受信方向は、オンチップデバッグエミュレータ２から、デバッグ用マイクロコンピュータ５に対して送信されるパケットであるか、あるいはその逆方向に送信されるパケットであるかを示す情報である。
【００７６】
パケット番号は、パケット毎に割り付けられるユニークな番号である。データは、デバッグを行うユーザプログラムなどの送信されるデータである。パリティは、データのエラー検出を行うパリティビットである。ＥＯＦは、パケットの終了を示す情報である。
【００７７】
図８は、オンチップデバッグエミュレータ２とデバッグ用マイクロコンピュータ５との通信時におけるエラー処理のフローチャートである。たとえば、図６におけるプログラム転送（ステップＳ１０１）時に、複数のパケットＰｔが送信される場合において、図８では、デバッグ用マイクロコンピュータ５にパケットＰｔの受信エラーが発生した際の例を示している。
【００７８】
オンチップデバッグエミュレータ２から、デバッグ用マイクロコンピュータ５に対してパケット番号’０００１’のパケットＰｔが送信される（ステップＳ２０１）。
【００７９】
デバッグ用マイクロコンピュータ５は、パケット番号’０００１’のパケットＰｔを受信すると、該パケットＰｔを受信したことをオンチップデバッグエミュレータ２に通知する（ステップＳ２０２）。
【００８０】
その後、オンチップデバッグエミュレータ２は、デバッグ用マイクロコンピュータ５に対してパケット番号’０００２’のパケットＰｔを送信する（ステップＳ２０３）。
【００８１】
パケット番号’０００２’のパケットＰｔを受信したデバッグ用マイクロコンピュータ５は、該パケットＰｔを受信したことをオンチップデバッグエミュレータ２に通知する（ステップＳ２０４）。
【００８２】
続いて、オンチップデバッグエミュレータ２は、デバッグ用マイクロコンピュータ５に対してパケット番号’０００３’のパケットＰｔを送信する（ステップＳ２０５）。
【００８３】
このとき、通信エラー（たとえば、ノイズの発生によりデータの一部分が変化してしまう、またはデータ反転を生じてしまう場合など）が発生すると、デバッグ用マイクロコンピュータ５は、パケット番号’０００３’のパケットＰｔを受信できないので、オンチップデバッグエミュレータ２に対してパケット番号’０００３’のパケットＰｔを受信したことを通知しない。
【００８４】
ある一定の時間、デバッグ用マイクロコンピュータ５からの通知がない場合（タイムアウト検出）、オンチップデバッグエミュレータ２は、パケット番号’０００３’のパケットＰｔの通信エラーが発生したと判断し、再度、デバッグ用マイクロコンピュータ５に対してパケット番号’０００３’のパケットＰｔを送信する（ステップＳ２０６）。タイムアウト検出は、たとえば、エミュレータ側のハードウェア又はソフトウェアで構成されるタイマを用い、パケットＰｔの受信の通知に要するある一定時間の検出を行うものである。
【００８５】
このステップＳ２０６の処理により、パケット番号’０００３’のパケットＰｔを受信したデバッグ用マイクロコンピュータ５は、該パケットＰｔを受信したことをオンチップデバッグエミュレータ２に通知する（ステップＳ２０７）。
【００８６】
これにより、パケットＰｔの通信エラーが発生しても再送信ができるので、エミュレーションを中断することなく実行することができる。ただし、デバッグ用マイクロコンピュータ５がプログラムを実行している際には通信ができなくなるので、例外的にタイムアウト検出を解除するか、あるいはダミーパケットなどを送受信する必要がある。
【００８７】
図９は、デバッグ用マイクロコンピュータ５のデバッグ機能、および通信機能の有効／無効の設定例を示す説明図である。
【００８８】
この場合、デバッグ用マイクロコンピュータ５には、プルアップ用の抵抗Ｒが設けられており、ユーザシステムのプリント実装基板ＰＣＢには、スイッチＳＷが設けられている。
【００８９】
スイッチＳＷの一方の接続部には、基準電位（ＶＳＳ）が接続されており、該スイッチＳＷの他方の接続部には、デバッグ用マイクロコンピュータ５に設けられた外部端子であるデバッグ機能設定端子ＤＰが接続されている。
【００９０】
スイッチＳＷがＯＦＦの場合、デバッグ機能部、および通信機能部は抵抗Ｒを介して電源電圧（ＶＣＣ）にプルアップされている。この状態では、デバッグ機能部、ならびに通信機能部がいずれもＯＦＦとなり、デバッグ機能、通信機能が無効となっている。
【００９１】
また、スイッチＳＷがＯＮでは、デバッグ機能部、および通信機能部が基準電位にプルダウンされることになり、デバッグ機能、通信機能が有効となる。
【００９２】
このように、プリント実装基板ＰＣＢに設けたスイッチＳＷにより、デバッグ機能、および通信機能の有効／無効を任意に設定することができるので、ユーザシステムの出荷後であってもエミュレータ解析を容易に行うことができる。
【００９３】
この図９においては、デバッグ機能、および通信機能の有効／無効を設定する例について記載したが、たとえば、デバッグ機能部、または通信機能部のいずれか一方のみをプルアップ／プルダウンし、デバッグ機能、あるいは通信機能の有効／無効を設定するようにしてもよい。
【００９４】
さらに、アンテナとアンテナポートとの接続を行うか否かにより、通信機能を有効／無効に設定するようにしてもよい。たとえば、アンテナとアンテナポートとの接続がボンディングワイヤによって行われる場合には、該ボンディングワイヤによる接続が行われると無線通信が可能となるので、通信機能が有効に設定されることになる。
【００９５】
それにより、本実施の形態１によれば、オンチップデバッグエミュレータ２とデバッグ用マイクロコンピュータ５との通信を無線により行うことにより、デバッグ用マイクロコンピュータ５にデバッグ用の外部端子などが不要となり、パッケージサイズを小型化することができる。
【００９６】
また、ユーザシステムのプリント実装基板ＰＣＢにも通信用のコネクタやパターン配線などが不要となるので、ユーザシステムの小型化、およびコストダウンを実現することができる。
【００９７】
さらに、オンチップデバッグエミュレータ２とデバッグ用マイクロコンピュータ５と動作電圧が異なる場合でも、インタフェースの電圧レベルシフトなどを行うことなく容易にエミュレーションを行うことができる。
【００９８】
また、デバッグ用マイクロコンピュータ５のデバッグ機能や通信プロトコルに変更があっても、オンチップデバッグエミュレータ２のハードウェア変更などが不要となり、デバッグを効率よく、容易に行うことができる。
【００９９】
さらに、本実施の形態１においては、デバッグ用マイクロコンピュータ５にアンテナ３２を設け、該アンテナ３２を介して無線通信を行う場合について記載したが、この無線通信は、たとえば、ＩｒＤＡなどの赤外線通信モジュールにより行うようにしてもよい。
【０１００】
ＩｒＤＡは、周辺機能として多くのマイクロコンピュータに搭載されているインタフェースであり、新たな回路などを追加する必要がない。この場合、プリント配線基板２９上のアンテナ３２を形成する領域に赤外線通信モジュールを搭載する。
【０１０１】
（実施の形態２）
図１０は、本発明の実施の形態２によるデバッグ用マイクロコンピュータの構成例を示す説明図、図１１は、図１０のデバッグ用マイクロコンピュータのパッケージ構成を示す説明図、図１２は、図１０のデバッグ用マイクロコンピュータに形成されたアンテナの一例を示す説明図である。
【０１０２】
本実施の形態２においては、前記実施の形態１に示したオンチップデバッガ１に、スタック型ＭＣＰ（Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ）構造からなるデバッグ用マイクロコンピュータ（デバッグシステム、半導体集積回路装置）５ａを設けたものである。
【０１０３】
デバッグ用マイクロコンピュータ５ａは、図１０に示すように、ＣＰＵコア１０、周辺機能部１１、デバッグ機能部１３、通信機能部１４、アンテナポート１５、および周辺バスＰＢからなる前記実施の形態１（図３）と同様の構成に、アンテナ３３が新たに設けられた構成からなる。また、図１０においては、周辺機能部１１に、メモリインタフェース１２（図３）が設けられているものとする。
【０１０４】
デバッグ用マイクロコンピュータ５ａは、マイコン用チップ３４と通信用チップ３５との２つの半導体チップから構成されている。マイコン用チップ３４は、ＣＰＵコア１０、周辺機能部１１、デバッグ機能部１３、および周辺バスＰＢからなる。通信用チップ３５は、通信機能部１４、アンテナポート１５、ならびにアンテナ３３からなる。デバッグ機能部１３、および通信機能部１４とは、たとえばＪＴＡＧなどのシリアル通信で実行されるデバック用の信号線、電源線、ＧＮＤ線などにより電気的に接続されている。
【０１０５】
デバッグ用マイクロコンピュータ５ａは、表面実装形パッケージの一種であるＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）から構成されている。この場合、デバッグ用マイクロコンピュータ５ａは、図１１に示すように、たとえば、ガラスエポキシ基材からなるプリント配線基板３６が設けられている。
【０１０６】
このプリント配線基板３６の裏面には、アレイ状に並べられた接続用電極、および配線パターンが形成されている。プリント配線基板３６の主面中央部には、絶縁樹脂などの接着材を介してマイコン用チップ３４が搭載されている。このマイコン用チップ３４には、通信用チップ３５が積層されており、同じく絶縁樹脂などの接着材を介して接着固定されている。
【０１０７】
プリント配線基板３６の主面において、半導体チップの対向する４辺の周辺部近傍には、ボンディング電極、ならびに配線パターンが形成されている。ボンディング電極と接続用電極とは、プリント配線基板３６の両面に形成された配線パターン、ならびにスルーホールなどによって電気的に接続されている。
【０１０８】
プリント配線基板３６裏面の接続用電極には、球形のはんだからなるはんだバンプ３７がそれぞれ形成されている。マイコン用チップ３４、および通信用チップ３５における主面の外周部近傍には、チップ電極が形成されている。
【０１０９】
これらチップ電極とプリント配線基板３６のボンディング電極とがボンディングワイヤ３８を介してそれぞれ接続されている。また、通信用チップ３５には、該通信用チップ３５のチップ電極における外周部近傍にバーアンテナなどのアンテナ３３（図１２）が形成されている。
【０１１０】
そして、これらマイコン用チップ３４、通信用チップ３５、プリント配線基板３６のボンディング電極周辺、ならびにボンディングワイヤ３８が、封止樹脂３９によって封止されてパッケージが形成される。
【０１１１】
また、製品に通信用チップ３５を搭載しないことにより、第三者によるエミュレータへの接続を防止することができるので、セキュリティを向上させることができる。
【０１１２】
なお、ワイヤボンディングを使用した積層パッケージを例として紹介したが、平面に複数のチップを実装したＭＣＭ（Ｍｕｌｔｉ  Ｃｈｉｐ  Ｍｏｄｕｌｅ）やはんだボールを使用した接続であってもよい。
【０１１３】
図１２は、通信用チップ３５に形成されたアンテナ３３の一例を示す説明図である。
【０１１４】
通信用チップ３５において、アンテナ３３は、回路動作に影響を受けないようにチップ電極３５ａの外周部に形成されている。また、アンテナ３３は、半導体チップ製造における配線層の形成プロセスと同様の製造方法により形成される。
【０１１５】
これにより、半導体装置の前工程でアンテナ３３を形成することが可能となり、様々な半導体装置にフレキシブルに対応が可能となる。
【０１１６】
それにより、本実施の形態２では、通信用チップ３５を搭載するか否かを製造時に選択することができるので、デバッグが不要な場合に該通信用チップ３５を搭載せずに製造することにより、製品量産時の製造コストを低減することができる。
【０１１７】
また、本実施の形態２においては、チップ電極３５ａの外周部にアンテナ３３を形成する構成としたが、半導体ウエハ上に再配置配線を有したパッケージ、いわゆるウエハプロセスパッケージの場合には、半導体チップの回路形成領域上にアンテナ３３を形成するようにしてもよい。
【０１１８】
これにより、チップ面積を大きくすることなく、アンテナ３３を形成することができる。
【０１１９】
（実施の形態３）
図１３は、本発明の実施の形態３によるデバッグ用マイクロコンピュータの構成例を示す説明図、図１４は、図１３のデバッグ用マイクロコンピュータに設けられたアンテナの他の構成例を示す説明図である。
【０１２０】
本実施の形態３においては、デバッグ用マイクロコンピュータ（デバッグシステム、半導体集積回路装置）５ｂが、図１３に示すように、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）構成されている。デバッグ用マイクロコンピュータ５ｂにおける回路構成は、前記実施の形態１の図３と同様であるので説明を省略する。
【０１２１】
図示するように、ＱＦＰから構成されているので、デバッグ用マイクロコンピュータ５ｂにはアンテナ３２を形成するスペースがない。よって、この場合には、ユーザシステムのプリント実装基板ＰＣＢ上にアンテナ３２を形成するようにしてもよい。
【０１２２】
この場合、アンテナ３２は、ユーザシステムのプリント実装基板ＰＣＢに形成される配線パターンと同様に銅箔などによって形成し、該アンテナ３２は、外部端子であるアンテナポート１５を介して接続される。
【０１２３】
さらに、図１４に示すように、シールアンテナ３２ａを形成し、該シールアンテナ３２ａを貼り付けてアンテナポート１５に接続するようにしてもよい。
【０１２４】
シールアンテナ３２ａは、たとえば、ビニール製基材３２ａ１  に印刷などの方法によってアンテナパターン３２ａ２  が形成されており、該アンテナパターン３２ａ２  の両端部以外のすべての領域には接着材が塗布されている。
【０１２５】
そして、シールアンテナ３２ａの両端部とアンテナポート１５とを接触するようにユーザシステムのプリント実装基板ＰＣＢ上にシールアンテナ３２ａを貼り付けることにより、アンテナパターン３２ａ２  とアンテナポート１５との導通を得ることができる。
【０１２６】
また、シールアンテナ３２ａをデバッグ用マイクロコンピュータ５ｂのパッケージ上面に貼り付けることにより、ユーザシステムにおけるプリント実装基板ＰＣＢ上のスペース確保を不要にすることができる。
【０１２７】
さらに、シールアンテナ３２ａであれば、ユーザシステムの出荷後であっても、任意にアンテナを装着することができるので、不良解析などを効率よく行うことができる。
【０１２８】
（実施の形態４）
図１５は、本発明の実施の形態４によるデバッグ用マイクロコンピュータのブロック図である。
【０１２９】
本実施の形態４において、デバッグ用マイクロコンピュータ（デバッグシステム、半導体集積回路装置）５ｃは、２つのＣＰＵコア１０，１０ａが１つのパッケージに搭載されている。
【０１３０】
デバッグ用マイクロコンピュータ５ｃは、図１５に示すように、前記実施の形態１（図３）に示すＣＰＵコア１０、周辺機能部１１、デバッグ機能部１３、通信機能部１４、アンテナポート１５、および周辺バスＰＢに、ＣＰＵコア１０ａ、デバッグ機能部１３１  、分配統合回路４０が新たに設けられた構成となっている。また、図１５において、周辺機能部１１には、メモリインタフェース１２（図３）が設けられているものとする。
【０１３１】
この場合、ＣＰＵコア１０，１０ａ、およびデバッグ機能部１３，１３１  にはＩＤ番号が付加されており、通信時のパケットＰｔ（図７）には、割り付けられたＩＤ番号を付加し、分配統合回路４０によって該パケットの出力先を分配して通信を行う。
【０１３２】
これにより、２つのＣＰＵコア１０，１０ａであっても、容易にデバッグを行うことが可能となる。
【０１３３】
また、本実施の形態４においては、分配統合回路４０を設けることにより、通信機能部１４、およびアンテナポート１５を共有化した構成について記載したが、これら通信機能部１４、ならびにアンテナポート１５は共有化せずに、ＣＰＵコア１０，１０ａにそれぞれ独立して設けるようにしてもよい。
【０１３４】
この場合、異なる周波数を用いて通信することができるので、ＣＰＵコア１０，１０ａを個別にデバッグすることが可能となる。
【０１３５】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１３６】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０１３７】
（１）パッケージサイズの小型化が可能となり、半導体集積回路装置のコストを低減することができる。
【０１３８】
（２）また、電子システムのプリント実装基板も通信用のコネクタやパターン配線などが不要となるので、該電子システムの小型化、およびコストダウンを実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１によるオンチップデバッガの構成図である。
【図２】図１のオンチップデバッガに設けられたオンチップデバッグエミュレータのブロック図である。
【図３】図１のオンチップデバッガに設けられたデバッグ用マイクロコンピュータのブロック図である。
【図４】図３のデバッグ用マイクロコンピュータに設けられた通信機能部のブロック図である。
【図５】図３のデバッグ用マイクロコンピュータにおけるパッケージ構造の一例を示す説明図である。
【図６】図１のオンチップデバッガにおける通信処理の一例を示すフローチャートである。
【図７】図１のオンチップデバッガにおける無線通信に用いられるパケットの説明図である。
【図８】図１のオンチップデバッガにおける通信エラー処理の一例を示すフローチャートである。
【図９】図３のデバッグ用マイクロコンピュータによるデバッグ機能、および通信機能の有効／無効の設定例を示す説明図である。
【図１０】本発明の実施の形態２によるデバッグ用マイクロコンピュータの構成例を示す説明図である。
【図１１】図１０のデバッグ用マイクロコンピュータのパッケージ構成を示す説明図である。
【図１２】図１０のデバッグ用マイクロコンピュータに形成されたアンテナの一例を示す説明図である。
【図１３】本発明の実施の形態３によるデバッグ用マイクロコンピュータの構成例を示す説明図である。
【図１４】図１３のデバッグ用マイクロコンピュータに設けられたアンテナの他の構成例を示す説明図である。
【図１５】本発明の実施の形態４によるデバッグ用マイクロコンピュータのブロック図である。
【符号の説明】
１  オンチップデバッガ
２  オンチップデバッグエミュレータ（デバッグシステム）
３  ホストインタフェースケーブル
４  ホストコンピュータ
５  デバッグ用マイクロコンピュータ（デバッグシステム、半導体集積回路装置）
５ａ〜５ｃ  デバッグ用マイクロコンピュータ（デバッグシステム、半導体集積回路装置）
６  アンテナ
７  通信機能部（無線通信部）
８  デバッグコントローラ
９  ホストインタフェース
１０  ＣＰＵコア
１０ａ  ＣＰＵコア
１１  周辺機能部
１２  メモリインタフェース
１３  デバッグ機能部
１３１    デバッグ機能部
１３ａ  命令解析・トレース回路
１３ｂ  パフォーマンス回路
１３ｃ  ブレーク回路
１３ｄ  デバッグ制御回路
１３ｅ  ＣＰＵモニタ回路
１３ｆ  バスモニタ回路
１４  通信機能部（無線通信部）
１５  アンテナポート（送受信用外部端子）
１６  変調側回路
１６ａ  復調側回路
１７  ＲＦスイッチ
１８  フィルタ
１９  信号変換回路
２０  ミキサ
２１  ＶＣＯ
２２  ＰＬＬ
２３  バンドパスフィルタ
２４  ミキサ
２５  ＶＣＯ
２６  ＰＬＬ
２７  ローパスフィルタ
２８  判定回路
２９  プリント配線基板
２９ａ  封止樹脂
３０  はんだバンプ
３１  半導体チップ
３２  アンテナ
３２ａ  シールアンテナ
３２ａ１    ビニール製基材
３２ａ２    アンテナパターン
３３  アンテナ
３４  マイコン用チップ
３５  通信用チップ
３５ａ  チップ電極
３６  プリント配線基板
３７  はんだバンプ
３８  ボンディングワイヤ
３９  封止樹脂
４０  分配統合回路
ＰＣＢ  プリント実装基板
ＰＢ  周辺バス
Ｐｔ  パケット
ＳＷ  スイッチ
ＤＰ  デバッグ機能設定端子
Ｒ  抵抗
【図１】
2005018703.tif 000003
【図２】
2005018703.tif 000004
【図３】
2005018703.tif 000005
【図４】
2005018703.tif 000006
【図５】
2005018703.tif 000007
【図６】
2005018703.tif 000008
【図７】
2005018703.tif 000009
【図８】
2005018703.tif 000010
【図９】
2005018703.tif 000011
【図１０】
2005018703.tif 000012
【図１１】
2005018703.tif 000013
【図１２】
2005018703.tif 000014
【図１３】
2005018703.tif 000015
【図１４】
2005018703.tif 000016
【図１５】
2005018703.tif 000017