(57)【要約】【課題】  従来の光半導体集積回路装置では、基板上面に多層の配線層を形成するため、フォトダイオード上面の層間絶縁層の膜厚を均一にできず、光の入射がばらつき、所望の光の感度が得られないという課題があった。【解決手段】  本発明の光半導体集積回路装置１では、基板４上面に多層の配線層を形成した後に、フォトダイオード２の反射防止膜上面の絶縁層をドライエッチングにより、除去している。このとき、バリアメタル層２６をエッチングストッパー膜として用いている。そのことで、本発明では、製造工程の簡略化、ドライエッチイングを採用することでの微細化を実現できる。また、反射防止膜は絶縁層から露出するので、入射光のばらつきを抑え、光の感度の向上を図ることができる。【選択図】    図１
2005109048.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板を準備し、該半導体基板上に少なくとも１層以上のエピタキシャル層が積層された半導体層を形成し、該半導体層にフォトダイオードを形成する工程と、
前記フォトダイオード形成領域の前記半導体層表面にシリコン窒化膜層を形成した後、該シリコン窒化膜層上にバリアメタル層を形成する工程と、
前記半導体層上面に絶縁層を積層し、該絶縁層表面からドライエッチングにより前記フォトダイオード形成領域の前記絶縁層を除去する工程と、
前記バリアメタル層を除去し、前記シリコン窒化膜層を露出させる工程とを具備することを特徴とする光半導体集積回路装置の製造方法。
【請求項２】
前記絶縁層を除去する工程では、前記バリアメタル層をエッチングストッパー層として用い、前記ドライエッチングにより前記絶縁層を除去することを特徴とする請求項１に記載の光半導体集積回路装置の製造方法。
【請求項３】
前記バリアメタル層を除去する工程では、前記シリコン窒化膜層をエッチングストッパー層として用い、ウエットエッチングにより前記バリアメタル層を除去することを特徴とする請求項２に記載の光半導体集積回路装置の製造方法。
【請求項４】
前記バリアメタル層を形成する工程では、１層目の配線層形成時に同時に形成することを特徴とする請求項１から請求項３のいずれかに記載の光半導体集積回路装置の製造方法。
【請求項５】
前記絶縁層内に多層の配線層を形成することを特徴とする請求項４に記載の光半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フォトダイオードを有する光半導体集積回路装置の製造方法に関し、フォトダイオード上に積層される絶縁膜厚のばらつきを解消し、フォトダイオードの感度を向上させることを目的とする。
【背景技術】
【０００２】
受光素子と周辺回路とを一体化してモノリシックに形成した光半導体装置は、受光素子と回路素子とを別個に作ってハイブリットＩＣ化したものと異なる。そして、光半導体装置は、コストダウンが期待できる。また、光半導体装置は、外部電磁界による雑音に対して強いというメリットを持つ。
【０００３】
従来のフォトダイオードを内蔵する光半導体装置では、例えば、Ｎ型基板の表面に不純物を拡散してＰ型半導体層を形成する。そして、表面にＰＮ接合が露出している部分近傍より外側に、ＳｉＯ２膜とＳｉＯ３Ｎ４膜を交互に３層ずつ重ねた高反射膜を形成する。一方、受光部周辺では、Ｐ型半導体層とＰ型電極とのコンタクトを取るためのコンタクトホールを除いて全面にＳｉＯ３Ｎ４膜を形成し、フォトダイオードを形成している（例えば、特許文献１参照。）。
【０００４】
また、従来のフォトダイオードを内蔵する光半導体装置では、例えば、Ｐ型基板上にノンドープの第１のエピタキシャル層、Ｎ型の第２のエピタキシャル層を積層する。そして、分離領域で区切られた島領域には、フォトダイオード、容量素子、ＮＰＮトランジスタが形成されている。そして、フォトダイオード形成領域では、第２エピタキシャル層表面に表面保護膜が形成される。このとき、表面保護膜上のシリコン酸化膜、ポリイミド系の層間絶縁膜、ジャケット・コートは、除去されている（例えば、特許文献２参照。）。
【特許文献１】特開平０３−２０６６７１号公報（第２頁、第１図）
【特許文献２】特開２００１−３２００７８号公報（第３−５頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述したように、特許文献１では、Ｎ型基板に対し、フォトダイオード素子のみが形成されている。そして、基板表面においても単層配線構造であり、反射防止膜が露出している。
【０００６】
しかしながら、例えば、フォトダイオードが内蔵された光半導体集積回路装置では、フォトダイオード素子等が形成される半導体層表面に、多層の配線層が形成される。そして、光半導体集積回路装置では、該配線層により、各素子を電気的に接続している。そのため、各配線層間は絶縁される必要があり、絶縁層として、無機材料のシリコン酸化膜、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜や有機材料のポリイミド膜等が用いられていた。そして、各層における配線層を形成する際に、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜等を用い平坦性を維持していた。
【０００７】
つまり、従来の光半導体集積回路装置では、多層の配線層を形成することで、絶縁層の膜厚にばらつきが生じていた。そして、特に、フォトダイオード形成領域上では、その絶縁層のばらつきにより、光が入射する位置により反射率が異なっていた。そのため、フォトダイオードの感度にばらつきが生じるという問題があった。
【０００８】
一方、上述した特許文献２では、フォトダイオードが内蔵された光半導体集積回路装置において、フォトダイオード形成領域上には、表面保護膜としてシリコン窒化膜層の単層膜のみが、被覆している。
【０００９】
しかしながら、特許文献２における発明では、上記シリコン窒化膜層は絶縁膜をウエットエッチングする際のエッチングストッパー膜として用いられていた。そして、ウエットエッチングにより、絶縁膜を除去していた。そのため、絶縁膜をウエットエッチング除去する際に、基板表面に対して、水平方向にもエッチングが進行していた。その結果、ウエットエッチングでは、所望の構造にエッチングすることが困難であり、加工精度が劣るという問題があった。
【００１０】
また、ウエットエッチングにより除去する場合には、水平方向と深さ方向とのエッチング速度がほぼ等しい。そのため、ウエットエッチングでは、微細加工が困難であり、近年の超高集積化に対応しきれないという問題があった。
【課題を解決するための手段】
【００１１】
本発明は、上述した各事情に鑑みて成されたものであり、本発明の光半導体集積回路装置の製造方法では、半導体基板を準備し、該半導体基板上に少なくとも１層以上のエピタキシャル層が積層された半導体層を形成し、該半導体層にフォトダイオードを形成する工程と、前記フォトダイオード形成領域の前記半導体層表面にシリコン窒化膜層を形成した後、該シリコン窒化膜層上にバリアメタル層を形成する工程と、前記半導体層上面に絶縁層を積層し、該絶縁層表面からドライエッチングにより前記フォトダイオード形成領域の前記絶縁層を除去する工程と、前記バリアメタル層を除去し、前記シリコン窒化膜層を露出させる工程とを具備することを特徴とする。従って、本発明の光半導体集積回路装置の製造方法では、フォトダイオード形成領域上に形成された絶縁層を除去する際に、ドライエッチングにより、該絶縁層を除去する。そのことで、エッチングによる加工精度を向上させ、微細化プロセスを実現できる。
【００１２】
本発明の光半導体集積回路装置の製造方法では、前記絶縁層を除去する工程では、前記バリアメタル層をエッチングストッパー層として用い、前記ドライエッチングにより前記絶縁層を除去することを特徴とする。従って、本発明の光半導体集積回路装置の製造方法では、フォトダイオード形成領域上に形成された絶縁層を除去する際に、バリアメタル層をエッチングストッパー層として用いる。そのことで、本発明では、ドライエッチングによりフォトダイオード形成領域上の絶縁層を除去することができる。
【００１３】
本発明の光半導体集積回路装置の製造方法では、前記バリアメタル層を除去する工程では、前記シリコン窒化膜層をエッチングストッパー層として用い、ウエットエッチングにより前記バリアメタル層を除去することを特徴とする。従って、本発明の光半導体集積回路装置の製造方法では、ドライエッチング工程時にストッパー層として用いたバリアメタル層をウエットエッチングにより除去する。そのことで、フォトダイオード上面に、反射防止膜層としてのシリコン窒化膜層のみを配置することができる。
【発明の効果】
【００１４】
本発明の光半導体集積回路装置の製造方法では、フォトダイオードの反射防止膜上面に形成された絶縁層を除去する際に、ドライエッチングにより除去することができる。つまり、本発明では、シリコン窒化膜層上面のバリアメタル層をドライエッチングのエッチングストッパー膜として用いる。そのことで、本発明では、素子の加工精度を向上させ、微細化プロセスを実現できる。
【００１５】
本発明の光半導体集積回路装置の製造方法では、フォトダイオードの反射防止膜であるシリコン窒化膜層上面にバリアメタル層を形成する。そして、バリアメタル層をウエットエッチングの際のエッチングストッパー膜として用いる。そのことで、本発明のフォトダイオードでは、反射防止膜であるシリコン窒化膜層をオーバーエッチングすることがない。その結果、本発明では、反射防止膜の膜厚のばらつきを防ぐことができる。そして、該反射防止膜を有することで、入射光の感度の向上を実現でき、微細化構造を実現できる。
【００１６】
本発明の光半導体集積回路装置の製造方法では、フォトダイオード上面に堆積した絶縁層をドライエッチングにより除去する際のエッチングストッパー膜としてバリアメタル層を用いる。そして、該バリアメタル層は、１層目の配線層を形成する工程時に、同時に形成される。そのことで、本発明では、バリアメタル層を形成する工程を、配線及び電極形成工程と共通で行うことができるので、製造方法の簡略化を実現できる。
【発明を実施するための最良の形態】
【００１７】
以下に、本発明の一実施の形態である光半導体集積回路装置について、図１を参照にして詳細に説明する。
【００１８】
図１は、本実施の形態におけるフォトダイオード２及びＮＰＮトランジスタ３とを組み込んだ光半導体集積回路装置１の断面図である。尚、図１では、フォトダイオード２及びＮＰＮトランジスタ３のみが示されている。しかし、その他にも容量素子、縦型ＰＮＰトランジスタ等の種々の素子が組み込まれ、光半導体集積回路装置が形成されている。
【００１９】
図１に示すように、本実施の形態の光半導体集積回路装置では、Ｐ型の単結晶シリコン基板４上には、例えば、比抵抗２００Ω・ｃｍ以上、厚さ１０．０〜２０．０μｍであるノンドープで積層された第１のエピタキシャル層５が形成されている。この第１のエピタキシャル層５上には、例えば、比抵抗０．５〜３．０Ω・ｃｍ程度、厚さ４．０〜７．０μｍであるリン（Ｐ）ドープで積層されたＮ型の第２のエピタキシャル層６が形成されている。そして、基板４、第１のエピタキシャル層５および第２のエピタキシャル層６には、３者を貫通するＰ型の分離領域７によって、第１の島領域８および第２の島領域９が形成されている。
【００２０】
この分離領域７は、基板４表面から上下方向に拡散した第１の分離領域１０、第１のエピタキシャル層５表面から上下方向に拡散した第２の分離領域１１および第２のエピタキシャル層６の表面から拡散した第３の分離領域１２から成る。そして、３者が連結することで第１および第２のエピタキシャル層５、６を島状に分離する。また、Ｐ型の分離領域７上には、ＬＯＣＯＳ酸化膜１３が形成されている。そのことで、より素子間分離が成される。ここで、ＬＯＣＯＳ酸化膜１３は、たんに厚い絶縁膜に置き換えることもできる。
【００２１】
本実施の形態では、第１の島領域８にはフォトダイオード２が形成され、第２の島領域９にはＮＰＮトランジスタ３が形成されている。そして、第２のエピタキシャル層６及びＬＯＣＯＳ酸化膜１３の上面には、シリコン酸化膜２０及びシリコン窒化膜層２１が堆積されている。シリコン窒化膜層２１の上面には、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜層２４が形成されている。そして、ＢＰＳＧ膜層２４上面及びＢＰＳＧ膜層２４に形成されたコンタクトホールには、例えば、スパッタリング法により、バリアメタル層２６及びＡｌ層が堆積されている。該バリアメタル層２６及びＡｌ層は、１層目の配線層、ＮＰＮトランジスタの電極２７、２８、２９等として形成されている。尚、本実施の形態では、１層目の配線層の下面にＢＰＳＧ膜層２４を形成し、リフロー工程における熱処理により、絶縁層の平坦性を向上させることができる。
【００２２】
そして、本実施の形態の光半導体集積回路装置では、多層の配線層構造となるので、１層目の配線層等の上面には、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｓｏ−Ｓｉｌｉｃａｔｅ）膜層３０、３２及びＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜層３１が堆積されている。ＳＯＧ膜層３１をＴＥＯＳ膜３０、３２間に形成することで、１層目の配線層により凹凸部が形成されたＴＥＯＳ膜層３０を平坦化する。そして、ＳＯＧ膜層３１上面にＴＥＯＳ膜層３２が、一定の平坦性を維持した状態で形成される。その後、ＴＥＯＳ膜層３２上面には、２層目の配線層３３、ＴＥＯＳ膜層３４、３６、ＳＯＧ膜層３５、３層目の配線層３７が形成されている。そして、本実施の形態では、３層配線層構造であるので、３層目の配線層３７上面には、耐湿性向上等を目的とするシリコン窒化膜層３８が、例えば、プラズマＣＶＤ法により、堆積されている。
【００２３】
本実施の形態では、詳細は後述するが、フォトダイオード２形成領域上面の上記絶縁層は除去され、フォトダイオード２形成領域上面には、開口部３９が形成されている。そして、開口部３９の底面からは、シリコン窒化膜層２５が露出しており、フォトダイオード２の反射防止膜としての役割を担う。
【００２４】
尚、本実施の形態では、３層配線構造の光半導体集積回路装置を形成しているが、この実施の形態に限定する必要はない。例えば、４層配線、５層配線等ｎ層配線（ｎ＝１、２…の自然数とする。）の構造も形成することができる。
【００２５】
以下に、フォトダイオード２及びＮＰＮトランジスタ３に関し、それぞれの構造について説明する。
【００２６】
先ず、第１の島領域８に形成されるフォトダイオード２について説明する。本実施の形態では、図示の如く、ＬＯＣＯＳ酸化膜１３により区分された第２のエピタキシャル層６には、Ｎ型の拡散領域１４が略全面に形成されている。そして、上述したように、第１のエピタキシャル層５はノンドープで形成されており、第２のエピタキシャル層６はリンドープで形成されている。この構造において、Ｎ型の拡散領域１４はカソード領域として用いられる。
【００２７】
また、本実施の形態では、Ｎ型の拡散領域１４の表面には、絶縁層に形成された開口部３９の底面を被覆するシリコン窒化膜層２５が形成されている。そして、図１の断面図には示していないが、Ｎ型の拡散領域１４にはカソード電極が接続している。一方、上述したように、基板４はＰ型の単結晶シリコン基板であり、また、Ｐ型の分離領域７と連結している。そして、図１の断面図には示していないが、分離領域７表面にはアノード電極が形成されており、基板４をアノード領域として用いている。分離領域７はアノード導出領域の役割を果たしている。
【００２８】
そして、フォトダイオード２の作用は、次に説明する通りである。例えば、フォトダイオード２のカソード電極に＋５Ｖの如きＶＣＣ電位を、アノード電極にＧＮＤ電位を印加する。そして、フォトダイオード２に逆バイアスが印加した状態にする。このとき、フォトダイオード２では、上述の如く、第１のエピタキシャル層５はノンドープにより形成されており、より広い幅の空乏層形成領域を確保することができる。つまり、ノンドープで形成されている第１のエピタキシャ層５のほぼ全ての領域を空乏層形成領域とすることができる。そして、フォトダイオード２に逆バイアスが印加した状態では空乏層が広く形成されるので、光の入射により発生する生成キャリアの移動速度を向上させることができる。その結果、フォトダイオード２の高速応答を可能にすることができる。
【００２９】
本実施の形態におけるフォトダイオード２では、上述したように、ＬＯＣＯＳ酸化膜１３により区分された第２のエピタキシャル層６表面には、Ｎ型の拡散領域１４が略全面に形成されている。このＮ型の拡散領域１４の表面には、その略全面（カソード電極が形成される領域は除く。）にシリコン窒化膜層２５が、反射防止膜として形成されている。そして、本実施の形態では、シリコン窒化膜層は、その膜厚は、例えば、４００Å〜１０００Å程度で形成されている。
【００３０】
次に、第２の島領域９に形成されるＮＰＮトランジスタ３について説明する。図１に示したように、本実施の形態では、第１のエピタキシャル層５と第２のエピタキシャル層６との境界を挟むようにＮ型の埋め込み層１５が形成されている。そして、第２のエピタキシャル層６には、ベース領域としてＰ型の拡散領域１６、エミッタ領域としてＮ型のしみ出し領域１７、コレクタ領域としてＮ型の拡散領域１８が形成されている。また、このＮ型の拡散領域１８にはコレクタ導出領域としてＮ型のしみ出し領域１９が形成されている。
【００３１】
また、本実施の形態では、Ｎ型不純物がイオン注入されたポリシリコンによりコレクタ取り出し電極２２及びエミッタ取り出し電極２３を形成している。上述したように、このポリシリコンにイオン注入されたＮ型不純物のしみ出しにより、コレクタ導出領域及びエミッタ領域を形成している。そして、コレクタ取り出し電極２２及びエミッタ取り出し電極２３上面には、ＢＰＳＧ膜層２４が形成されている。そして、ＢＰＳＧ膜層２４に形成されたコンタクトホールを介してコレクタ電極２７、ベース電極２８及びエミッタ電極２９が形成されている。
【００３２】
尚、コレクタ電極２７、ベース電極２８及びエミッタ電極２９は、バリアメタル層及びアルミ（Ａｌ）層の積層構造により形成されている。そして、コレクタ電極２７及びエミッタ電極２９のバリアメタル層は、それぞれポリシリコンから成るコレクタ取り出し電極２２及びエミッタ取り出し電極２３と接続している。つまり、本実施の形態では、第１層目の配線層及び電極を形成する際に、バリアメタル層との２層構造とする。そのことで、バリアメタル層により、Ａｌスパイクの発生を抑止できる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００３３】
次に、図２〜図６を参照にして、上述した本実施の形態であるフォトダイオード２及びＮＰＮトランジスタ３とが組み込まれた光半導体集積回路装置の製造方法について、以下に説明する。尚、以下の説明では、図１に示した光半導体集積回路装置で説明した各構成要素と同じ構成要素には同じ符番を付すこととする。
【００３４】
先ず、図２に示す如く、Ｐ型の単結晶シリコン基板４を準備し、この基板４上面に、ノンドープの第１のエピタキシャル層５及びＮ型の第２のエピタキシャル層６を積層する。そして、第１及び第２のエピタキシャル層５、６の積層工程時において、例えば、公知のフォトリソグラフィ技術により、分離領域７、フォトダイオード２のＮ型の拡散領域１４、ＮＰＮトランジスタ３のＮ型の埋め込み層１５、Ｐ型の拡散領域１６、Ｎ型の拡散領域１８を、随時、形成する。また、図示の如く、第２のエピタキシャル層６の所望の領域にＬＯＣＯＳ酸化膜１３を形成する。特に、分離領域７上にはＬＯＣＯＳ酸化膜１３を形成することで、より素子間分離が成される。ここで、ＬＯＣＯＳ酸化膜１３は、例えば、厚さ０．５〜１．０μｍ程度に形成される。
【００３５】
次に、図３に示す如く、第２のエピタキシャル層６の表面にシリコン酸化膜２０及びシリコン窒化膜層２１を形成する。そして、フォトダイオード２形成領域、ＮＰＮトランジスタ３形成領域において、例えば、公知のフォトリソグラフィ技術により、シリコン酸化膜２０及びシリコン窒化膜層２１を、それぞれ選択的に除去する。その後、ＮＰＮトランジスタ３形成領域では、コンタクトホールを介して、Ｎ型不純物、例えば、ヒ素（Ａｓ）がイオン注入されたポリシリコンを形成する。そして、該ポリシリコンは、コレクタ取り出し電極２２及びエミッタ取り出し電極２３となる。このとき、ポリシリコンに注入したＮ型不純物がしみ出し、Ｎ型しみ出し領域１７、１９を形成する。
【００３６】
次に、第２エピタキシャル層６上面の略全面にＢＰＳＧ膜層２４を形成する。そして、Ｎ型の拡散領域１４、コレクタ取り出し電極２２、エミッタ取り出し電極２３等の上面のＢＰＳＧ膜層２４を、例えば、公知のフォトリソグラフィ技術により、選択的に除去する。そして、フォトダイオード２形成領域の第２のエピタキシャル層６表面には、例えば、８００℃、２時間程度のＣＶＤ法により、シリコン窒化膜層２５を厚さ４００Å〜１０００Å程度で形成する。
【００３７】
次に、フォトダイオード２形成領域及びＮＰＮトランジスタ３形成領域等では、スパッタリング法により、バリアメタル層２６及びＡｌ層を堆積する。このとき、バリアメタル層２６は、チタン（Ｔｉ）層を３００Å程度及びチタンナイトライド（ＴｉＮ）層を７００Å程度積層し、形成する。そして、本実施の形態では、バリアメタル層２６及びＡｌ層は、フォトダイオード２形成領域では、シリコン窒化膜層２５上面に堆積する。また、ＮＰＮトランジスタ３形成領域では、コレクタ電極２７、ベース電極２８、エミッタ電極２９として堆積する。その他、図示していないが、光半導体集積回路装置２１の１層目の配線層として堆積する。
【００３８】
その後、フォトダイオード２形成領域では、例えば、公知のフォトリソグラフィ技術を用い、バリアメタル層２６をエッチングストッパー膜とし、ウエットエッチングによりＡｌ層を除去する。この工程により、フォトダイオード２上面には、シリコン窒化膜層２５及びバリアメタル層２６が形成される。
【００３９】
次に、図４に示す如く、１層目の配線層と２層目の配線層３３との間の層間絶縁層、２層目の配線層３３と３層目の配線層３７との間の層間絶縁層及び３層目の配線層３７を形成する。層間絶縁層としては、先ず、バリアメタル層２６、１層目の配線層等の上面に、ＴＥＯＳ膜層３０を堆積する。そして、ＴＥＯＳ膜層３０は、１層目の配線層等によりその表面には凹凸が形成される。この凹凸を無くし平坦面を形成するために、液体ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）を塗布し、ＳＯＧ膜層３１を形成する。その後、ＳＯＧ膜層３１上に、再び、ＴＥＯＳ膜層３２を堆積する。本実施の形態では、ＳＯＧ膜層３１をＴＥＯＳ膜層３０、３２間に形成する。そのことで、ＳＯＧ膜層３１により、１層目の配線層等による凹凸部が形成されたＴＥＯＳ膜層３０上面を平坦化する。そして、ＴＥＯＳ膜層３２は、平坦性が確保されたＳＯＧ膜層３１上面に形成される。その結果、２層目の配線層３３は、より平坦性の維持されたＴＥＯＳ膜層３２上面に形成される。そして、２層目の配線層３３は、短絡を防止することができる。
【００４０】
尚、上述した製造方法により、２層目の配線層３３上面に、ＴＥＯＳ膜層３４、ＳＯＧ膜層３５、ＴＥＯＳ膜層３６、３層目の配線層３７を形成する。
【００４１】
次に、図５に示す如く、３層目の配線層３７上面、つまり、最上層に、減圧状態で、形成温度が４５０℃以下で、プラズマＣＶＤ（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、シリコン窒化膜層３８を略全面に堆積する。その後、シリコン窒化膜層３８を選択的に除去する。そして、本実施の形態では、フォトダイオード２形成領域において、例えば、公知のフォトリソグラフィ技術により、例えば、ＣＨＦ３＋Ｏ２系のガスを用いたドライエッチングを行う。そして、バリアメタル層２６上面のＴＥＯＳ膜層３０、３２、３４、３６、ＳＯＧ膜層３１、３５等の層間絶縁層を選択的に除去する。
【００４２】
このとき、本実施の形態では、少なくともフォトダイオード２形成領域において、バリアメタル層２６上面の上記層間絶縁膜をドライエッチングにより、全て除去する。つまり、上記ガスは、ＴＥＯＳ膜層等の上記層間絶縁層とバリアメタル層２６との選択性を考慮して選択される。そのため、フォトダイオード２形成領域上面のバリアメタル層２６が、ドライエッチングの際のエッチングストッパー膜として用いられる。そのことで、シリコン窒化膜層２５のオーバーエッチを防ぐことができる。
【００４３】
尚、本実施の形態では、上記層間絶縁層をドライエッチングにより除去するが、この際、１回のドライエッチングにより除去する場合でも、複数回のドライエッチングにより除去する場合でも良い。また、本実施の形態では、上記条件でのプラズマＣＶＤ法により、シリコン窒化膜層３８を形成することで、熱による配線の変形等を抑止できる。
【００４４】
次に、図６に示す如く、フォトダイオード２形成領域上面の開口部３９から露出するバリアメタル層２６を除去する。そして、反射防止膜として用いるシリコン窒化膜層２５を開口部３９から露出させる。本実施の形態では、フォトダイオード２形成領域において、例えば、公知のフォトリソグラフィ技術により、ＳＣ−ｌ系のエッチャントを用いたウエットエッチングを行う。そして、上記エッチャントは、バリアメタル層２６とシリコン窒化膜層２５との選択性を考慮して選択される。そのことで、本実施の形態では、シリコン窒化膜層２５をエッチングストッパー層として用い、バリアメタル層２６を選択的に除去する。
【００４５】
このとき、本実施の形態では、開口部３９から露出するバリアメタル層２６を除去する。そのため、例えば、フォトダイオード２形成領域を囲むＬＯＣＯＳ酸化膜１３上面に形成されたバリアメタル層２６は、シリコン窒化膜層２５上面に残存する。しかしながら、残存したバリアメタル層２６は、開口部３９から露出しておらず、Ｎ型の拡散領域１４上面に配置されないため、特に、問題はない。
【００４６】
尚、本実施の形態では、熱を加えた状態で、Ｈ２Ｏ２系のエッチャントを用いたウエットエッチングを行うことで、バリアメタル層２６を除去することも出来る。
【００４７】
そして、上述した製造方法により、図１に示す光半導体集積回路装置２１が完成する。尚、上述した本実施の形態では、フォトダイオード及びＮＰＮトランジスタとを組み込んだ光半導体集積回路装置について述べたが、特に、この場合に限定する必要はない。例えば、フォトダイオードと周辺回路とを組み込んだＩＣにおいても、同等の効果を得ることができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００４８】
次に、図７は本実施の形態におけるその他の光半導体集積回路装置の断面図であり、ＮＰＮトランジスタ４２、縦型ＰＮＰトランジスタ４３及びフォトダイオード４４とを組み込んだ光半導体集積回路装置４１である。
【００４９】
図示の如く、Ｐ型の単結晶シリコン基板４５上には、例えば、比抵抗１００Ω・ｃｍ以上、厚さ６．０〜８．０μｍであるノンドープで積層された第１のエピタキシャル層４６が形成されている。この第１のエピタキシャル層４６上には、例えば、比抵抗１００Ω・ｃｍ以上、厚さ６．０〜８．０μｍであるノンドープで積層された第２のエピタキシャル層４７が形成されている。そして、基板４５、第１のエピタキシャル層４６及び第２のエピタキシャル層４７には、３者を完全に貫通するＰ型の分離領域４８によって、第１の島領域４９、第２の島領域５０及び第３の島領域５１が形成されている。
【００５０】
この分離領域４８は、基板４５表面から上下方向に拡散した第１の分離領域５２、第１のエピタキシャル層４６表面から上下方向に拡散した第２の分離領域５３及び第２のエピタキシャル層４７の表面から拡散した第３の分離領域５４から成る。そして、３者が連結することで第１および第２のエピタキシャル層４６、４７を島状に分離する。また、Ｐ型の分離領域４８上には、ＬＯＣＯＳ酸化膜５５が形成されることで、より素子間分離が成される。
【００５１】
そして、第１の島領域４９にはＮＰＮトランジスタ４２が形成され、第２の島領域５０には縦型ＰＮＰトランジスタ４３が形成され、第３の島領域５１にはフォトダイオード４４が形成されている。以下に、それぞれの構造について説明する。
【００５２】
先ず、第１の島領域４９に形成されるＮＰＮトランジスタ４２について説明する。図示の如く、この構造としては、第１のエピタキシャル層４６と第２のエピタキシャル層４７との境界を挟むようにＮ型の埋め込み層５６が形成されている。そして、第２のエピタキシャル層４７には、Ｎ型の拡散領域５７が形成されている。拡散領域５７は、深部でＮ型の埋め込み層５６と重畳している。このＮ型の拡散領域５７には、コレクタ領域としてＮ型の拡散領域５８、ベース領域としてＰ型の拡散領域５９が形成されている。
【００５３】
そして、Ｐ型の拡散領域５９にはエミッタ領域としてＮ型のしみ出し領域６０が形成され、Ｎ型の拡散領域５８には、コレクタ導出領域としてＮ型のしみ出し領域６１が形成されている。
【００５４】
本実施の形態では、Ｎ型不純物がイオン注入されたポリシリコンにより、コレクタ取り出し電極６２およびエミッタ取り出し電極６３を形成している。上述したように、このポリシリコンにイオン注入されたＮ型不純物のしみ出しにより、Ｎ型のコレクタ導出領域及びエミッタ領域を形成している。そして、コレクタ取り出し電極６２及びエミッタ取り出し電極６３上面には、ＢＰＳＧ膜層が形成されている。そして、ＢＰＳＧ膜層に形成されたコンタクトホールを介してコレクタ電極６４、ベース電極６５およびエミッタ電極６６が形成されている。
【００５５】
次に、第２の島領域５０に形成される縦型ＰＮＰトランジスタ４３について説明する。図示の如く、この構造としては、第１のエピタキシャル層４６と第２のエピタキシャル層４７との境界を挟むようにＰ型の埋め込み層６７が形成されている。更に、この領域には、Ｐ型の埋め込み層６７と重畳してＮ型の埋め込み層６８が形成されている。そして、第２のエピタキシャル層４７には、Ｐ型の拡散領域６９が深部でＰ型の埋め込み層６７と重畳するように形成されている。このＰ型の拡散領域６９には、コレクタ領域としてＰ型の拡散領域７０が形成されている。また、ベース領域としてＮ型の拡散領域７１が形成されている。
【００５６】
Ｎ型の拡散領域７１には、エミッタ領域としてＰ型のしみ出し領域７２が形成され、また、ベース取り出し領域としてＮ型の拡散領域７３も形成されている。一方、Ｐ型の拡散領域７０には、コレクタ取り出し領域としてＰ型のしみ出し領域７４が形成されている。
【００５７】
本実施の形態では、Ｐ型不純物がイオン注入されたポリシリコンにより、コレクタ取り出し電極７５およびエミッタ取り出し電極８３を形成している。上述したように、このポリシリコンにイオン注入されたＰ型不純物のしみ出しにより、Ｐ型のコレクタ導出領域及びエミッタ領域を形成している。そして、コレクタ取り出し電極７５及びエミッタ取り出し電極８３上面には、ＢＰＳＧ膜層が形成されている。そして、ＢＰＳＧ膜層に形成されたコンタクトホールを介して、コレクタ電極７６、エミッタ電極７７及びベース電極７８が形成されている。
【００５８】
本実施の形態の光半導体集積回路装置では、この縦型ＰＮＰトランジスタ４３を形成する領域を囲むように、Ｎ型の拡散領域７９が形成されている。具体的には、Ｎ型の拡散領域７９は分離領域４８より内側に形成されている。つまり、コレクタ領域側ではＰ型の拡散領域７０とＰ型の第３の分離領域５４との間にＮ型の壁を設けている。そのことで、両者間での第２のエピタキシャル層４７表面が、Ｐ型に反転し、両者がショートすることを防止することができる。その結果、ノンドープで積層されたエピタキシャル層４６、４７内に縦型ＰＮＰトランジスタ４３を形成することを実現できる。そして、この構造について以下に説明する。尚、図示していないが、Ｎ型の拡散領域７９は電源（ＶＣＣ）と接続されている。そのため、縦型ＰＮＰトランジスタ４３は、電源電位が印加されたＮ型の拡散領域７９で囲まれているので、寄生効果を抑制することができる。
【００５９】
上述したように、縦型ＰＮＰトランジスタ４３は、ノンドープで積層される第１および第２のエピタキシャル層４６、４７に形成されている。そして、第１および第２のエピタキシャル層４６、４７には、Ｐ型の拡散領域６９、Ｎ型の拡散領域７１が形成され、縦型ＰＮＰトランジスタ４３形成領域を確保している。そのため、Ｎ型の拡散領域７９を形成しない場合では、例えば、Ｐ型の拡散領域６９又は７０とＰ型の分離領域４８との間にはイントリシック層のみが存在してしまう。そして、図示はしていないが、ＬＯＣＯＳ酸化膜５５上面には、例えば、Ａｌ配線等が形成されている。
【００６０】
この場合、上述の配線に電流が流れると、高比抵抗である第２のエピタキシャル層４７表面はＰ型領域に反転してしまう。その結果、Ｐ型の拡散領域６９又は７０とＰ型の分離領域４８とはショートしてしまう。このとき、第２のエピタキシャル層４７はノンドープのため高抵抗であるため、例えば、配線層に１〜２Ｖ程度の電圧が印加することで表面がＰ型領域に反転してしまう。つまり、この縦型ＰＮＰトランジスタ４３は非常に耐圧性の悪い構造となってしまう。
【００６１】
しかし、本実施の形態の縦型ＰＮＰトランジスタ４３では、第２のエピタキシャル層４７において、このＰ型の拡散領域６９又は７０とＰ型の分離領域４８との間のイントリシック層にはＮ型の拡散領域７９を形成している。このため、この２者間にはＰＮの接合領域が形成され、このイントリック層表面がＰ型領域に変化してもこの２者がショートすることはない。つまり、Ｐ型の分離領域４８の内側にＮ型の拡散領域７９を一環状に形成することで、縦型ＰＮＰトランジスタ４３の耐圧性を大幅に向上させることができる。ここで、Ｎ型の拡散領域７９は、常に、一環状に形成する必要はなく、縦型ＰＮＰトランジスタ４３の耐圧性を向上させることができる領域にのみ形成する構造でも良い。縦型ＰＮＰトランジスタ４３は、実質Ｎ型の拡散領域７９で囲まれた領域に形成されることとなる。尚、横型ＰＮＰトランジスタにおいても、上述した構造を利用できるが、このときは、Ｎ型の拡散領域７９は電源と接続せず利用する。そのことで、縦型ＰＮＰトランジスタ４３と同様な効果を得ることができる。
【００６２】
更に、本実施の形態の縦型ＰＮＰトランジスタ４３では、Ｎ型の拡散領域７９は、ＮＰＮトランジスタ４２のＮ型の拡散領域５７又は５８の形成時に、同時に形成することができる。そのことで、本実施の形態では、ＮＰＮトランジスタ４２と縦型ＰＮＰトランジスタ４３とのＮ型の拡散領域の形成工程を共通工程とすることで、製造方法を簡略化することができる。
【００６３】
ここで、本実施の形態では、縦型ＰＮＰトランジスタ４３のＮ型の拡散領域７９とＮＰＮトランジスタ４２のＮ型の拡散領域５８とが共通工程で形成されると、Ｎ型の拡散領域７９と第３のＰ型の拡散領域５４間の距離は、例えば、１２．５μｍ程度である。一方、縦型ＰＮＰトランジスタ４３のＮ型の拡散領域７９とＮＰＮトランジスタ４２のＮ型の拡散領域５７とが共通工程で形成されると、Ｎ型の拡散領域７９と第３のＰ拡散領域５４間の距離は、例えば、６．２μｍ程度である。
【００６４】
つまり、縦型ＰＮＰトランジスタ４３のＮ型の拡散領域７９は、ＮＰＮトランジスタ４２のＮ型の拡散領域５７又は５８のどちらかと共通工程で形成できる。しかしながら、Ｎ型の拡散領域５７は、Ｎ型の拡散領域５８よりも不純物濃度が低く、また、拡散深さも浅い。そこで、Ｎ型の拡散領域７９は、Ｎ型の拡散領域５７と共通工程で形成されることで、より素子の微細化を実現することができる。
【００６５】
次に、第３の島領域５１に形成されるフォトダイオード４４について説明する。図示の如く、この構造としては、第２のエピタキシャル層４７表面には、Ｎ型の拡散領域８０が略全面に形成されている。そして、上述したように、第１および第２のエピタキシャル層４６、４７はノンドープで形成され、Ｎ型の拡散領域８０はカソード領域として用いられている。そして、図示していないが、Ｎ型の拡散領域８０には、カソード電極が接続している。一方、基板４５はＰ型の単結晶シリコン基板であり、また、Ｐ型の分離領域４８と連結している。そして、図示はしていないが、分離領域４８表面にはアノード電極が形成されており、基板４５をアノード領域として用いている。分離領域４８はアノード取り出し領域の役割を果たしている。
【００６６】
フォトダイオード４４の作用は、次に説明する通りである。例えば、フォトダイオード４４のカソード電極に＋５Ｖの如きＶＣＣ電位を、アノード電極にＧＮＤ電位を印加する。そして、フォトダイオード４４に逆バイアスが印加した状態にする。このとき、フォトダイオード４４では、上述の如く、第１および第２のエピタキシャル層４６、４７はノンドープにより形成されている。そのことで、本実施の形態では、より広い幅の空乏層形成領域を確保することができる。つまり、ノンドープで形成されている第１および第２のエピタキシャル層４６、４７のほぼ全ての領域を空乏層形成領域とすることができる。
【００６７】
そのことで、本実施の形態のフォトダイオード４４では、ノンドープの第１および第２のエピタキシャル層４６、４７によりＰＮ接合容量を低減することができ、空乏層を広げることができる。そして、フォトダイオード４４に逆バイアスが印加した状態では空乏層が広く形成されるので、光の入射により発生する生成キャリアの移動速度を向上させることができる。その結果、フォトダイオード４４の高速応答を可能にすることができる。
【００６８】
つまり、フォトダイオード４４では、光の波長等の目的用途にも関係するが、ノンドープで形成されたエピタキシャル層を多層に積層し、空乏層形成領域を確保するほどフォトダイオード４４の特性を向上することができる。
【００６９】
そして、本実施の形態では、各素子上面に形成される絶縁層には、ＢＰＳＧ膜、ＴＥＯＳ膜層、ＳＯＧ膜、配線層が形成され、上述した図１の構造と同様である。そのため、各素子上面の構造の説明は、図１の説明を参照することとし、ここではその説明を割愛する。
【００７０】
尚、上述したように、図７に示した本実施の形態では、ノンドープで形成されたエピタキシャル層が２層構造の場合について説明したが、特に、この構造に限定する必要はない。フォトダイオードの使用用途に応じて、ノンドープの多層のエピタキシャル層が積層された場合も同様な効果を得ることができる。そして、その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００７１】
【図１】本発明の実施の形態における光半導体集積回路装置を説明する為の断面図である。
【図２】本発明の実施の形態における光半導体集積回路装置の製造方法を説明する断面図である。
【図３】本発明の実施の形態における光半導体集積回路装置の製造方法を説明する断面図である。
【図４】本発明の実施の形態における光半導体集積回路装置の製造方法を説明する断面図である。
【図５】本発明の実施の形態における光半導体集積回路装置の製造方法を説明する断面図である。
【図６】本発明の実施の形態における光半導体集積回路装置の製造方法を説明する断面図である。
【図７】本発明の実施の形態における光半導体集積回路装置を説明する為の断面図である。
【符号の説明】
【００７２】
１、４１    光半導体集積回路装置
２、４４    フォトダイオード
３、４２    ＮＰＮトランジスタ
４、４５    Ｐ型の単結晶シリコン基板
５、４６    第１のエピタキシャル層
６、４７    第２のエピタキシャル層
７、４８    分離領域
８、４９    第１の島領域
９、５０    第２の島領域
１０、５２    第１の分離領域
１１、５３    第２の分離領域
１２、５４    第３の分離領域
１３、５５    ＬＯＣＯＳ酸化膜
１４、１８、５７、５８、７１、７３、７９、８０    Ｎ型の拡散領域
１５、５６、６８    Ｎ型の埋め込み層
１６、５９、６９、７０    Ｐ型の拡散領域
１７、１９、６０、６１    Ｎ型のしみ出し領域
２０    シリコン酸化膜
２１、２５、３８、８１    シリコン窒化膜層
２２、６２、７５    コレクタ取り出し電極
２３、６３、８３    エミッタ取り出し電極
２４    ＢＰＳＧ膜層
２６、８２    バリアメタル層
２７、６４、７６    コレクタ電極
２８、６５、７８    ベース電極
２９、６６、７７    エミッタ電極
３０、３２、３４、３６  ＴＥＯＳ膜層
３１、３５    ＳＯＧ膜層
３３、３７    配線層
３９    開口部
４３    縦型ＰＮＰトランジスタ
５１    第３の島領域
６７    Ｐ型の埋め込み層
７２、７４    Ｐ型のしみ出し領域
【図１】
2005109048.tif 000003
【図２】
2005109048.tif 000004
【図３】
2005109048.tif 000005
【図４】
2005109048.tif 000006
【図５】
2005109048.tif 000007
【図６】
2005109048.tif 000008
【図７】
2005109048.tif 000009