(57)【要約】【課題】割込み発生による、プロセッサの処理性能の低下を防ぐ必要がある。【解決手段】ＰＣＩ−ＰＣＩブリッジにて分割されたＰＣＩバスに接続されたＰＣＩデバイスにて割込み発生した際、デバイスの内部レジスタ内容をＰＣＩ−ＰＣＩブリッジ内の記憶領域にミラーリングを行い、プロセッサから割込み発生したＰＣＩデバイスの内部レジスタにリードアクセスするのにミラーリングした内容にアクセスする。【選択図】  図３
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【特許請求の範囲】
【請求項１】
プロセッサとＣＰＵ−ＰＣＩブリッジを介して接続される第１のＰＣＩバスと、前記第１のＰＣＩバスにそれぞれ接続された第１のＰＣＩデバイス群と、前記ＣＰＵ−ＰＣＩブリッジには直接接続されない第２のＰＣＩバスと、前記第２のＰＣＩバスにそれぞれ接続され内部レジスタをもつ第２のＰＣＩデバイス群と、記憶領域を持ち前記第１のＰＣＩバスと前記第２のＰＣＩバスとに接続されたＰＣＩ−ＰＣＩブリッジと、割り込み発生時に前記第２のＰＣＩデバイス群の内部レジスタの内容が前記ＰＣＩ−ＰＣＩブリッジの前記記憶領域にミラーリングする手段とを備えたことを特徴とするアレイ制御装置。
【請求項２】
第１のＰＣＩバスに接続されたＰＣＩ割り込みコントローラを有し、割込み発生時に、第２のＰＣＩバスに接続しているＰＣＩデバイスの割込み信号を前記ＰＣＩ割込みコントローラと前記ＰＣＩ−ＰＣＩブリッジの両方に書き込むことを特徴とする請求項１記載のアレイ制御装置。
【請求項３】
割込み発生時に、プロセッサが割込みを発生させた第２のＰＣＩバスに接続しているＰＣＩデバイスの内部レジスタ内容を参照する際に、ＰＣＩ−ＰＣＩブリッジ内の記憶領域にある割込みを発生させたＰＣＩデバイスの内部レジスタ内容を参照することを特徴とする請求項１記載のアレイ制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディスクコントローラを含むアレイ制御装置に関する。
【０００２】
【従来の技術】
近年のＩＴ情報産業の急速な発展により、データベースとなるストレージはさらなる大容量化／高性能化を求められている。オンライントランザクション処理を行う業務においても、アクセス数の増加に対応するため、各端末毎の処理時間を短縮してシステムの処理性能を向上させることが重要課題となっている。処理性能の向上には、プロセッサの動作周波数を上げてアクセス時間を短縮させる他に、デバイスからの障害、通知あるいはリコネクト要求等と言った、割込み処理を短縮させる方法がある。プロセッサの周波数を上げることは、価格及び発熱の面でデメリットがあり、割込み処理の改善による性能向上が必須になりつつある。
【０００３】
割込み処理時に、プロセッサが割込み要求したデバイスのレジスタにリードアクセスする場合に着目した場合、従来のディスクアレイサブシステムでは、次のような問題があった。
【０００４】
ＰＣＩバスは接続できるデバイス数に制限があるため、８つ以上のデバイスをＰＣＩバスに接続する必要がある場合は、ＰＣＩ−ＰＣＩブリッジによりＰＣＩバスを分割する必要がある。
【０００５】
プロセッサがＰＣＩバス上の割込み要求したデバイスを特定した際、プロセッサは要因を特定するためＰＣＩバス経由でデバイスの内部レジスタにリードアクセスを行うが、ＰＣＩ−ＰＣＩブリッジにて分割されたＰＣＩバスに接続されたデバイスの内部レジスタにリードアクセスする場合、ＰＣＩ−ＰＣＩブリッジにて分割されてないＰＣＩバスに接続されたデバイスの内部レジスタにリードアクセスする場合と比べて、アクセス時間がかかってしまう。またその間、他のＰＣＩデバイスによるＰＣＩアクセスも待たされることになり全体的に見ても装置の性能劣化が懸念される。規格変更や設計欠陥に対し容易に対応できるＰＣＩブリッジとして特開平１１−５３２９５号公報（特許文献１）がある。
【０００６】
【特許文献１】
特開平１１−５３２９５号公報
【０００７】
【発明が解決しようとする課題】
プロセッサはＰＣＩ割り込みコントローラをリードして割り込み要因を特定することだけでなく、割り込みをしたデバイスで何が起きているかを確認するため該当するデバイスの内部レジスタに対してリードアクセスをする必要もある場合があることには着目されていなかった。
【０００８】
ＰＣＩ−ＰＣＩブリッジを経由するデバイスにおいては、ＰＣＩ−ＰＣＩブリッジにて分割されてないＰＣＩバスに接続されたデバイスの内部レジスタにリードアクセスする場合と比べて、アクセス時間がかかってしまう。またその間、他のＰＣＩデバイスによるＰＣＩアクセスも待たされることになり全体的に見ても装置の性能劣化が懸念される。本発明はこのような点について、解決することを目的とする。
【０００９】
【課題を解決するための手段】
本発明では、ＰＣＩ−ＰＣＩブリッジに分割されたＰＣＩバスに接続されたデバイスが割込みを発生させた際、その時点でのデバイスのレジスタ内容をＰＣＩ−ＰＣＩブリッジに設けた記憶領域にミラーさせる（同じ情報を格納する）。これによりプロセッサはＰＣＩ−ＰＣＩブリッジ上で割込みを発生させたデバイスのレジスタ内容を参照する。
【００１０】
【発明の実施の形態】
以下に、本発明の一実施例を説明する。
図１に本発明の一実施例のディスクアレイ制御装置を含む全体構成図を示す。プロセッサ１００はＣＰＵ−ＰＣＩブリッジ１１０と接続されておりＣＰＵ−ＰＣＩブリッジ１１０はディスクアレイ制御装置５００のＰＣＩバス２００に接続されている。
【００１１】
ディスクアレイ制御装置５００は上記ＰＣＩバス２００、これに接続されたＰＣＩ割込みコントローラ１２０と、ＰＣＩバス２００に接続されたＰＣＩデバイス１３０〜１３５、ＰＣＩ−ＰＣＩブリッジ１４０、これによってＰＣＩバス２００と接続されるＰＣＩバス２０１、ＰＣＩバス２０１に接続されたＰＣＩデバイス１５０〜１５６とを備えている。１５０〜１５６はドライブコントローラでもあり、ディスクドライブ１６０〜１６６を制御している。ＣＰＵ−ＰＣＩブリッジはプロセッサがＰＣＩバスにアクセスするためのコントロールチップである。ＰＣＩデバイスとしては、例えば、マイクロコントローラ、ＲＡＩＤエンジン、キャッシュエンジン、ドライブコントローラなどがある。
【００１２】
本実施例での割込み接続構成を図２に、ＰＣＩ−ＰＣＩブリッジにて分割されたＰＣＩバスに接続されているデバイスの割込み処理時のプロセッサのレジスタリードアクセスの実施例を図３に、その際の割込み発生からプロセッサによる内部レジスタへのリードアクセスまでのフローを図４に示す。
【００１３】
図２で、ＰＣＩデバイスで割り込みが発生すると、割り込み信号経路３００〜３０５および３１０〜３１５からＰＣＩ割り込みコントローラ１２０に割り込みを報告する。ＰＣＩ割り込みコントローラ１２０は内部レジスタに割り込み要因を書き込み、プロセッサ１００に割り込み４００を行う。プロセッサ１００はＰＣＩ割り込みコントローラにアクセスし、割り込み要因を取得する。
【００１４】
以上の処理で割り込み要因をＣＰＵ−ＰＣＩブリッジ１１０に書き込むようにしても良い。このとき、ＰＣＩバスを経由することがないためプロセッサ１００は割り込み要因を速く取得することができる。
【００１５】
本実施例では、ＰＣＩ−ＰＣＩブリッジに、各ＰＣＩデバイスに対応する領域を持つ記憶領域６００が設けてある。
【００１６】
図３は各デバイスに割り込みが生じたとき、プロセッサ１００が割り込みのあったデバイスの状態を知るためにＰＣＩデバイスの内部レジスタにアクセスすることを示している。この例では、ＰＣＩデバイス１３０〜１３５のための領域は記憶領域６００には持たない。これらのデバイスの内部レジスタのアクセスは直接行なわれる。ＰＣＩ−ＰＣＩブリッジ１４０を介しＰＣＩバス２０１に接続されたＰＣＩデバイス１５０〜１５６の内部レジスタの内容を記憶する領域は記憶領域６００内に設けられている。
【００１７】
ＰＣＩデバイス１５０〜１５６の内部レジスタの内容は割り込みが発生すると記憶領域６００の該当部分にミラーリングされる（内部レジスタと同一データが記録される）。ＰＣＩデバイス１５０〜１５６の内部レジスタのプロセッサ１００からのアクセスはＰＣＩデバイス１５０〜１５６の各々の内部レジスタに対してなされずに、記憶領域６００に対してなされる。このように、ＰＣＩ−ＰＣＩブリッジを通さずに内部レジスタのアクセスが出来るのでＰＣＩ−ＰＣＩブリッジを介して設けられたＰＣＩデバイスの内部レジスタのアクセスが高速に出来る。
【００１８】
図４に本実施例に従った割り込み発生時の内部レジスタのアクセスの処理フローを示す。
【００１９】
各デバイスにて割り込みが発生すると（ステップ４５１）、ＰＣＩバス２０１に接続しているＰＣＩデバイスがＰＣＩ割込みコントローラ１２０に割込みを報告する（ステップ４５２）と同時にＰＣＩ−ＰＣＩブリッジ１４０にも割込みを報告する（ステップ４５３）。プロセッサがＰＣＩ割込みコントローラの内部レジスタからデバイスを特定している（ステップ４５５）間に、報告を受けたＰＣＩ−ＰＣＩブリッジ１４０が該当デバイスの内部レジスタの内容を記憶領域にミラーリングする（ステップ４５４）ことで、プロセッサがＰＣＩ割込みコントローラの内部レジスタからデバイスを特定して該当デバイスの内部レジスタにリードアクセスする際に、記憶領域のミラーリングされた内容に対してアクセスする（ステップ４５６）ことができ、ＰＣＩバス２０１を経由しない分内部レジスタのリードアクセスにかかる時間が短縮されて、割込み処理性能が向上する。
【００２０】
【発明の効果】
割込み処理時にプロセッサがＰＣＩ−ＰＣＩブリッジにて分割されているＰＣＩバスに接続されているＰＣＩデバイスの内部レジスタの内容を取得する時間を短縮することができ、割込み処理によるプロセッサ性能の低下を防ぐことができる。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示した全体図。
【図２】本発明の一実施例における割込み接続機構を示した図。
【図３】本発明の一実施例におけるリードアクセス経路を示した図。
【図４】本発明の一実施例における割込み処理の該当デバイスへの内部レジスタリードアクセスまでのフロー。
【符号の説明】
１００            プロセッサ
１１０            ＣＰＵ−ＰＣＩブリッジ
１２０            ＰＣＩ割込みコントローラ
１３０〜１３５    ＰＣＩデバイス
１４０            ＰＣＩ−ＰＣＩブリッジ
１５０〜１５６    ドライブコントローラ
２００、２０１    ＰＣＩバス
３００〜３１６    割込み信号
４００            割込み
６００            記憶領域
７００〜７０６    記憶領域への書き込み経路
８００〜８０６    本発明によるアクセス経路。
【図１】
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【図２】
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【図３】
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【図４】
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