(57)【要約】【課題】本発明は、１誤り訂正・２誤り検出機能をもつＥＣＣ回路を備えるＤＲＡＭにおいて、内在するライン不良をデバイスの外部からも認識できるようにするものである。【解決手段】たとえば、ＥＣＣ回路を動作させた状態で、ＤＲＡＭのＲＦＳパターンによる量産化試験を実施する。そして、その試験により得られる、シンドロームジェネレータ１４からのシンドロームビットを、シンドロームカウンタ１８にてカウントする。このシンドロームカウンタ１８にて１ビット誤りが連続してカウントされ、そのカウント値がテスト回路１７によって設定されるカウント数情報に達したとする。すると、出力回路１９から試験装置に対し、カラム不良検出信号が出力される構成となっている。【選択図】      図１
2005310313.tif 000002
【特許請求の範囲】
【請求項１】
データビットをそれぞれ格納するための、複数のメモリセルが配列されたデータビットセルアレイと、
試験パターン情報を含んだコマンドを検知・解析するテスト回路と、
前記試験パターン情報をもとに行われた試験での、前記データビットセルアレイから読み出された前記データビットに対する誤り訂正の回数をカウントするシンドロームカウンタと、
前記シンドロームカウンタのカウント値が所定のカウント値に達した場合にライン不良検出信号を出力する出力回路と
を具備したことを特徴とする半導体記憶装置。
【請求項２】
データビットをそれぞれ格納するための、複数のメモリセルが配列されたデータビットセルアレイと、
前記データビットセルアレイから読み出された前記データビットの誤り検出および誤り訂正を行うＥｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｏｄｅ（ＥＣＣ）回路と、
前記ＥＣＣ回路による誤り検出および誤り訂正に必要なコードビットを格納するためのコードビットセルアレイと、
試験パターン情報およびライン不良検出のためのカウント数制限値を含んだコマンドを検知・解析するテスト回路と、
前記試験パターン情報をもとに行われた試験での、前記データビットセルアレイから読み出された前記データビットに対する誤り訂正の回数をカウントするシンドロームカウンタと、
前記シンドロームカウンタのカウント値が、前記カウント数制限値に達した場合にライン不良検出信号を出力する出力回路と
を具備したことを特徴とする半導体記憶装置。
【請求項３】
前記試験の対象となるラインのアドレスを一時的に格納するための第１のアドレスレジスタを、さらに備えることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
ライン不良とみなされたラインのライン不良アドレスを一時的に格納し、前記ライン不良が検出されると、格納している前記ライン不良アドレスを装置外部に出力する第２のアドレスレジスタを、さらに備えることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記第２のアドレスレジスタより出力される前記ライン不良アドレスをもとに、前記ライン不良とみなされたラインの冗長回路での救済が可能かどうかを判断する制御回路と、
前記冗長回路での救済が可能と判断された場合に、前記制御回路の制御にしたがって、前記冗長回路での救済のための冗長情報を記憶する不揮発性の記憶部と
を、さらに備えることを特徴とする請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関するもので、特に、誤り訂正のための符号（コードビットまたはパリティデータ）を格納するコードビットセルアレイを有する半導体記憶装置に関する。
【背景技術】
【０００２】
従来、ＥＣＣ回路を備えた半導体メモリ装置として、エラー訂正回数を記録するようにした記憶装置がある（たとえば、特許文献１参照）。この記憶装置は、誤り訂正の回数から誤りの起きた原因を推定して代替え処理を行うか、リフレッシュ処理を行うかを選択するようにしたものである。
【０００３】
ところで、ＥＣＣ回路を備えたＤＲＡＭは、通常、ライトデータを蓄えておくためのデータビットセルアレイの他に、誤り訂正のための符号、たとえばコードビットを蓄えておくためのコードビットセルアレイを有する。ＥＣＣ回路の誤り訂正能力は、データビット（ライトデータ／リードデータ）数とコードビット数との兼ね合いで決まる。具体的には、１誤り訂正を行うためには、たとえば、１２８ビット（１ライン当たり）のデータビットに対して、８ビットのコードビットが必要となる。この例の場合、リード動作時において、データビット中の１ビットまでのビット不良だけが誤り訂正されて、正常なリードデータとして読み出される。これにより、外見上、このＤＲＡＭは良品となる。
【０００４】
これに対し、多（複数）ビットのビット不良を持つデータビットの誤り訂正を行う場合、数十ビット単位のコードビットが必要となる。そのため、コードビットの生成や誤り訂正に時間を要するとともに、コードビットを蓄えておくためのコードビットセルアレイの面積も大きくなる。
【０００５】
一般に、リペア後に新たに発生するビット不良は少数であり、１ライン当たり１誤り訂正できれば十分に対応可能なので、今後、一般的なＤＲＡＭにＥＣＣ回路を搭載する場合には、１誤り訂正・２誤り検出機能のものが主流になると思われる。これにより、デバイスが大型化するのを防げる。しかしながら、この１誤り訂正・２誤り検出機能をもつＥＣＣ回路を備えるＤＲＡＭにおいては、量産化試験の際に、ＥＣＣ回路によって自動的に誤り訂正されるライン不良（ロウ不良・カラム不良）を検出できないという問題があった。
【０００６】
すなわち、ＥＣＣ回路を備えたＤＲＡＭにおいて、たとえば、データビットセルとＥＣＣ回路との間で読み書きされる１ライン分のデータビットは、カラム方向に同時に転送される。その方が、効率が良い。なぜならば、ロウ方向の１ライン分のデータビットをまとめて誤り検出・誤り訂正しようとすると、複数回のセンス動作が必要になる。その結果、多大な時間を要する。また、１ライン分のデータビットを、たとえカラム方向に転送するにしても、同時に転送するのでなければ、余計にかかる時間の分だけ、メモリ動作が遅くなる。したがって、１ライン分のデータビットのカラム方向ヘの一括転送が、最も効率的である。また、この方法によれば、センスアンプ（Ｓ／Ａ）によって読み出される１ライン分のデータビット（リードデータ）を同時に読み出すことが可能となる。
【０００７】
ところが、このような構成のＤＲＡＭにおいて特に問題となるのが、ロウ不良の場合には誤り訂正されずに不良データがそのまま読み出されるのに対し、カラム不良の場合には誤り訂正された後の訂正データが読み出されることである。つまり、同一ロウ上に複数のビット不良がある、いわゆる１ロウ不良の場合、カラム方向に一度に読み出されるデータビット（たとえば、１２８ビット）中のビット不良が２ビット以上となる。このため、１誤り訂正・２誤り検出機能をもつＥＣＣ回路では、誤り訂正できない。一方、同一カラム上にだけ複数のビット不良がある、いわゆる単カラム（１カラム）不良の場合、カラム方向に一度に読み出されるデータビット中のビット不良は１ビットのみとなるので、１誤り訂正・２誤り検出機能をもつＥＣＣ回路による誤り訂正が可能となる。
【０００８】
しかし、１誤り訂正・２誤り検出機能をもつＥＣＣ回路を備えた半導体メモリ装置の場合、１カラム不良はＥＣＣ回路によって自動的に誤り訂正される。そのため、１カラム不良の内在が、外見からは解からない。つまり、１カラム不良が内在する場合、その１カラム不良はＥＣＣ回路によって誤り訂正できるものの、後に発生するビット不良に対しては、１誤り訂正・２誤り検出機能をもつＥＣＣ回路では対応できない。たとえば、１カラム不良が内在する半導体メモリ装置において、もし出荷後にソフトエラーなどにより新たなビット不良が生じた場合、その新たに生じたビット不良は誤り訂正されずに不良データのままとなる。
【０００９】
上記したように、１誤り訂正・２誤り検出機能をもつＥＣＣ回路の誤り訂正単位（たとえば、１２８ビットのデータビットおよび８ビットのコードビットを合計した１３６ビットを１単位とする）内に１カラム不良が内在するということは、量産化試験時および試験後に、その単位内で発生するカラム不良以外のビット不良に対してはＥＣＣ回路がないことに等しくなる。よって、量産化試験時にＥＣＣ回路により誤り訂正されてしまう１カラム不良を内在する半導体メモリ装置は不良品としてリジェクトするなり、冗長回路によって救済するのが望ましい。
【００１０】
しかしながら、従来においては、誤り訂正を行った回数から誤りの原因を推定するようにした提案はなされているものの、特に、ＥＣＣ回路を備えた半導体メモリ装置において、量産化試験時に誤り訂正されるカラム不良を内在するかどうかまでは、外部からは認識できなかった。
【特許文献１】ＷＯ０１／０２２２３２
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、上記の問題点を解決すべくなされたもので、内在するライン不良を外部からも認識することができ、ライン不良を内在するデバイスのリジェクトあるいは救済が可能となる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本願発明の一態様によれば、データビットをそれぞれ格納するための、複数のメモリセルが配列されたデータビットセルアレイと、試験パターン情報を含んだコマンドを検知・解析するテスト回路と、前記試験パターン情報をもとに行われた試験での、前記データビットセルアレイから読み出された前記データビットに対する誤り訂正の回数をカウントするシンドロームカウンタと、前記シンドロームカウンタのカウント値が所定のカウント値に達した場合にライン不良検出信号を出力する出力回路とを具備したことを特徴とする半導体記憶装置が提供される。
【００１３】
また、本願発明の一態様によれば、データビットをそれぞれ格納するための、複数のメモリセルが配列されたデータビットセルアレイと、前記データビットセルアレイから読み出された前記データビットの誤り検出および誤り訂正を行うＥｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｏｄｅ（ＥＣＣ）回路と、前記ＥＣＣ回路による誤り検出および誤り訂正に必要なコードビットを格納するためのコードビットセルアレイと、試験パターン情報およびライン不良検出のためのカウント数制限値を含んだコマンドを検知・解析するテスト回路と、前記試験パターン情報をもとに行われた試験での、前記データビットセルアレイから読み出された前記データビットに対する誤り訂正の回数をカウントするシンドロームカウンタと、前記シンドロームカウンタのカウント値が、前記カウント数制限値に達した場合にライン不良検出信号を出力する出力回路とを具備したことを特徴とする半導体記憶装置が提供される。
【発明の効果】
【００１４】
この発明によれば、ＥＣＣ回路を動作させた状態での量産化試験によってもライン不良を検出できるようになる結果、内在するライン不良を外部からも認識することができ、ライン不良を内在するデバイスのリジェクトあるいは救済が可能となる半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について図面を参照して説明する。
【００１６】
［第１の実施形態］
図１は、この発明の第１の実施形態にしたがった、ＥＣＣ回路を備えた半導体メモリ装置の基本構成を示すものである。ここでは、１（ビット）誤り訂正・２（ビット）誤り検出機能をもつＥＣＣ回路を備えたＤＲＡＭを例に説明する。また、この実施形態では、データビットを１２８ビット、コードビットを８ビットとし、これらデータビットとコードビットとを合計した１３６ビットを、ＥＣＣ回路の誤り訂正単位（１単位）として説明する。
【００１７】
図１に示すように、ＥＣＣ回路を備えたＤＲＡＭは、ライトデータ（データビット）を蓄えておくためのデータビットセルアレイ１１、および、コードビットを蓄えておくためのコードビットセルアレイ１２を有して構成されている。上記データビットセルアレイ１１および上記コードビットセルアレイ１２内には、それぞれ、バッファ回路１１ａ，１２ａが設けられている。
【００１８】
また、上記ＤＲＡＭは、たとえば、コードビット生成回路１３、シンドロームジェネレータ１４、シンドロームデコーダ１５、マルチプレクサ１６、テスト回路１７、シンドロームカウンタ１８、および、出力回路１９を有している。上記コードビット生成回路１３は、上記データビット（１２８ビット）から上記コードビット（８ビット）を生成する。上記シンドロームジェネレータ１４は、上記コードビットセルアレイ１２内から読み出された上記コードビットと上記コードビット生成回路１３によって生成される上記コードビットとを照合する。そして、その照合の結果として、シンドロームビット（８ビット）を出力する。上記シンドロームビットには、たとえば、１ビット誤り（ビット不良）または２ビット誤りの有無、および、１ビット誤りの場合、どのビットに誤りがあったかに関する情報が含まれている。
【００１９】
上記シンドロームデコーダ１５は、上記シンドロームジェネレータ１４の出力である上記シンドロームビットをデコードする。デコードの結果、たとえば、上記シンドロームビットより１ビット誤りが検出され、それがＥＣＣ回路の誤り訂正単位内であれば、上記マルチプレクサ１６に誤り訂正信号を出力する。また、上記シンドロームビットより１ビット誤りが検出されない場合には、上記シンドロームカウンタ１８にリセット信号を出力する。上記マルチプレクサ１６は、上記シンドロームデコーダ１５からの上記誤り訂正信号にもとづいて、上記データビットセルアレイ１１内から読み出された上記データビットの誤りを訂正する。
【００２０】
上記テスト回路１７は、量産化試験時に、試験装置（図示していない）より供給されるコマンドにしたがって、上記シンドロームカウンタ１８に制御信号を出力するとともに、上記出力回路１９にテスト信号を出力する。たとえば、上記コマンドには、上記ＥＣＣ回路を動作させた状態で行われる量産化試験の試験パターンの種類やカウント数情報（カウント数制限値）などが含まれている。上記試験パターンの種類とは、たとえば、ロウファーストスキャン（ＲＦＳ）パターンによる試験か、カラムファーストスキャン（ＣＦＳ）パターンによる試験かを示す情報である。上記カウント数情報とは、たとえば、上記ＲＦＳパターンによる量産化試験時に、上記シンドロームカウンタ１８にて１ビット誤りが連続して何回検出されたらカラム不良と判断するかの基準となる情報である。上記制御信号とは、上記カウント数情報である。上記テスト信号とは、たとえば、上記ＲＦＳパターンによる量産化試験時にハイ（アクティブ）になる信号である。上記シンドロームカウンタ１８は、上記シンドロームジェネレータ１４からの上記シンドロームビット（１ビット誤り訂正）をカウントするもので、たとえば、カウント値が上記カウント数情報に達すると、上記出力回路１９に誤り検出信号（制御情報）を出力する。上記シンドロームカウンタ１８のカウント値は、上記シンドロームデコーダ１５からの上記リセット信号によってリセットされる。上記出力回路１９は、たとえばアンド回路によって構成されている。この出力回路１９は、上記テスト回路１７からの上記テスト信号と上記シンドロームカウンタ１８からの上記誤り検出信号とにもとづいて、上記試験装置（装置外部）にカラム（ライン）不良検出信号を出力する。
【００２１】
なお、本実施形態の場合、上記コードビット生成回路１３、上記シンドロームジェネレータ１４、上記シンドロームデコーダ１５、および、上記マルチプレクサ１６によって、１誤り訂正・２誤り検出機能をもつＥＣＣ回路が構成されている。
【００２２】
図２は、上記データビットセルアレイ１１および上記コードビットセルアレイ１２の構成例を示すものである。上記データビットセルアレイ１１には、上記データビットを蓄えておくための複数のメモリセルＭＣａが設けられている。上記各メモリセルＭＣａは、複数のワードラインＷＬと複数のビットライン対ＢＬ，／ＢＬとの任意の交点にマトリクス状に配置されている。
【００２３】
また、上記ビットライン対ＢＬ，／ＢＬは、それぞれ、センスアンプＳ／Ａに接続されている。各センスアンプＳ／Ａには、それぞれ、カラムセレクタ対ＣＳ，／ＣＳが接続されている。各カラムセレクタ対ＣＳ，／ＣＳには、それぞれ、データライン対ＤＬ，／ＤＬが接続されている。上記データライン対ＤＬ，／ＤＬのそれぞれは、上記バッファ回路１１ａに接続されている。本実施形態の場合、上記カラムセレクタ対ＣＳ，／ＣＳの１つが、ライン選択信号（ライン０〜ライン１２７）によって選択される。これにより、対応する上記データライン対ＤＬ，／ＤＬと上記ビットライン対ＢＬ，／ＢＬとが、所定の上記センスアンプＳ／Ａを介して電気的に接続される。
【００２４】
一方、上記コードビットセルアレイ１２には、上記コードビットを蓄えておくための複数のメモリセルＭＣｂが設けられている。上記各メモリセルＭＣｂは、複数のワードラインＷＬ’と複数のビットライン対ＢＬ’，／ＢＬ’との任意の交点にマトリクス状に配置されている。
【００２５】
また、上記ビットライン対ＢＬ’，／ＢＬ’は、それぞれ、センスアンプＳ／Ａ’に接続されている。各センスアンプＳ／Ａ’には、それぞれ、カラムセレクタ対ＣＳ’，／ＣＳ’が接続されている。各カラムセレクタ対ＣＳ’，／ＣＳ’には、それぞれ、データライン対ＤＬ’，／ＤＬ’が接続されている。上記データライン対ＤＬ’，／ＤＬ’のそれぞれは、上記バッファ回路１２ａに接続されている。本実施形態の場合、上記カラムセレクタ対ＣＳ’，／ＣＳ’の１つが、ライン選択信号（ライン０’〜ライン７’）によって選択される。これにより、対応する上記データライン対ＤＬ’，／ＤＬ’と上記ビットライン対ＢＬ’，／ＢＬ’とが、所定の上記センスアンプＳ／Ａ’を介して電気的に接続される。
【００２６】
次に、上記した構成のＤＲＡＭにおける動作について説明する。通常のライト動作時において、データビット（ライトデータ）は、データビットセルアレイ１１内に書き込まれる。また、ＥＣＣ回路内のコードビット生成回路１３により、上記データビットからコードビットが生成される。このコードビットは、コードビットセルアレイ１２内に書き込まれる。
【００２７】
一方、通常のリード動作時においては、データビットセルアレイ１１内からデータビットが読み出される。このデータビットは、コードビット生成回路１３およびマルチプレクサ１６に送られる。コードビット生成回路１３は、データビットセルアレイ１１内から読み出されたデータビットをもとにコードビットを生成する。また、コードビットセルアレイ１２内から、上記データビットに対応するコードビットが読み出される。このコードビットセルアレイ１２内から読み出されたコードビットは、シンドロームジェネレータ１４に送られる。そして、このコードビットは、上記シンドロームジェネレータ１４にて、上記コードビット生成回路１３により生成されたコードビットと照合される。
【００２８】
上記シンドロームジェネレータ１４での照合の結果（シンドロームビット）は、シンドロームデコーダ１５に送られる。このシンドロームビットから１ビット誤りが検出され、それがＥＣＣ回路の誤り訂正単位内であれば、上記マルチプレクサ１６において、上記データビットセルアレイ１１内から読み出された上記データビットの１ビット誤りが訂正される。そして、その誤り訂正されたデータビットは、リードデータとして外部に読み出される。
【００２９】
また、上記リードデータとして読み出された誤り訂正後のデータビットは、上記データビットセルアレイ１１内に再書き込みされる。また、上記コードビット生成回路１３にて、新たにコードビットが生成し直されて、上記コードビットセルアレイ１２内に再書き込みされる。
【００３０】
ここで、ＥＣＣ回路を備えた半導体メモリ装置での量産化試験について、簡単に説明する。すなわち、１誤り訂正・２誤り検出機能をもつＥＣＣ回路を備えた半導体メモリ装置の場合、量産化試験の１つに、ＥＣＣ回路の試験を兼ね、ＥＣＣ回路を動作させた状態で行う試験がある。たとえば、半導体メモリ装置の信頼性の向上を主な目的とした試験の場合には、不良セルを冗長回路により救済した後に、ＥＣＣ回路を動作させた状態で半導体メモリ装置を試験する。この試験の場合には、試験におけるテストスペックを、ＥＣＣ回路がない（ＥＣＣ回路を動作させない）場合と同じにすることで、半導体メモリ装置の信頼性の向上が期待できる。また、たとえば試験時間の短縮を主な目的とした場合には、特定の単ビット不良は出荷後にＥＣＣ回路により救済されることを前提に、その試験を量産化試験の項目から削除する。これにより、量産化試験の時間短縮が可能となる。さらに、半導体メモリ装置の歩留りの向上を主な目的とした場合には、ビット不良の多くの救済をＥＣＣ回路に依存させる。こうすることで、半導体メモリ装置の歩留りの向上が期待できる。
【００３１】
次に、ＥＣＣ回路を備えた半導体メモリ装置において、量産化試験時に、ＥＣＣ回路を動作させた状態で行われる試験の方法について説明する。特に、たとえば図１に示したように、１誤り訂正・２誤り検出機能をもつＥＣＣ回路を備えたＤＲＡＭにおいて、量産化試験時にＥＣＣ回路によって誤り訂正されるライン（カラム）不良を検出するための方法について説明する。
【００３２】
その前に、量産化試験の場合、試験装置はどのような試験パターンで試験を行うかを把握している。言い換えると、量産化試験のためのパターンプログラム（試験パターン）は、試験装置から発生される。よって、試験装置から発生される試験パターンが、たとえば、ロウ方向を先にスキャンするロウファーストスキャン（ＲＦＳ）パターンか、カラム方向を先にスキャンするカラムファーストスキャン（ＣＦＳ）パターンかは、テスト回路１７を設けることによって簡単に区別できる。
【００３３】
特に、上記ＲＦＳパターンによる試験において、半導体メモリ装置に１カラム不良が内在する場合にはＥＣＣ回路による誤り訂正が可能となる。しかも、その誤り訂正は連続して発生する。
【００３４】
そこで、本実施形態では、１誤り訂正・２誤り検出機能をもつＥＣＣ回路を備えるＤＲＡＭに、試験装置からのコマンドを検知・解析するテスト回路１７と、このテスト回路１７からの制御信号を受け取るとともに、上記シンドロームジェネレータ１４からのシンドロームビットをカウントするシンドロームカウンタ１８とを設ける。そして、ＲＦＳパターンの試験時に、上記シンドロームカウンタ１８にて誤り訂正が連続してカウントされた場合をカラム不良とみなすことで、カラム不良の検出を可能にした。
【００３５】
図３は、上述したカラム不良の検出にかかる処理の流れをより具体的に示すものである。量産化試験時に、たとえばテスト回路１７により、試験装置からのコマンドとして、ＥＣＣ回路を動作させた状態でのＲＦＳパターンによる試験が検知・解析されたとする（ステップＳＴ１）。すると、上記テスト回路１７からの制御信号によって、シンドロームカウンタ１８にカウント数情報（カウント数制限値）“Ｘ”がセットされる。
【００３６】
この状態において、通常のリード動作が行われる。そして、そのリード動作にともなうシンドロームジェネレータ１４からのシンドロームビットが、シンドロームデコーダ１５にてデコードされる（ステップＳＴ２）。また、上記シンドロームジェネレータ１４からのシンドロームビットが、シンドロームカウンタ１８にてカウントされる（ステップＳＴ３）。
【００３７】
もし、上記シンドロームデコーダ１５で１ビット誤りが検出されない場合、上記シンドロームカウンタ１８のカウント値“Ｙ”がリセットされる（ステップＳＴ４）。つまり、上記シンドロームカウンタ１８にて１ビット誤りが連続してカウントされない場合（Ｘ＞Ｙ）、一旦、そのカウント値“Ｙ”がリセットされる。
【００３８】
一方、上記シンドロームカウンタ１８にて１ビット誤りが連続してカウントされ、たとえば、カウント値“Ｙ”が上記カウント数情報“Ｘ”に達したとする（ステップＳＴ５）。すると、出力回路１９から試験装置に対し、カラム不良検出信号が出力される。
【００３９】
こうして、すべてのロウアドレスをスキャンし終えるまで（ステップＳＴ６）、上記ステップＳＴ１〜ＳＴ５の処理が繰り返される。また、カラムアドレスが更新されるまで（ステップＳＴ７）、上記ステップＳＴ１〜ＳＴ６の処理が繰り返される。
【００４０】
上記したように、ＥＣＣ回路を動作させた状態での量産化試験によるカラム不良を検出できるようになる。すなわち、ＲＦＳパターンでの量産化試験時に、シンドロームカウンタにて誤り訂正が連続してカウントされた場合をカラム不良とみなすことで、カラム不良を検出するようにしている。これにより、量産化試験時にＥＣＣ回路によって自動的に訂正されて良品となるカラム不良を、外部から認識することが可能となる。したがって、カラム不良を内在するＤＲＡＭのリジェクトあるいは救済が可能となるものである。
【００４１】
［第２の実施形態］
図４は、この発明の第２の実施形態にしたがった、ＥＣＣ回路を備えた半導体メモリ装置の基本構成を示すものである。ここでは、第１の実施形態で示した構成のＤＲＡＭにおいて、カラムアドレスが更新されるごとにシンドロームカウンタ１８ａをリセットするように構成した場合について説明する。なお、図１と同一部分には同一符号を付し、詳しい説明は割愛する。
【００４２】
図４に示すように、テスト回路１７ａには、アドレスレジスタ２１が接続されている。このアドレスレジスタ２１は、一度、カラムアドレスを保持した後に、上記テスト回路１７ａに出力する。テスト回路１７ａは、上記アドレスレジスタ２１からのカラムアドレスが更新されるごとに、シンドロームカウンタ１８ａをリセットするための信号を出力する。そのため、シンドロームデコーダ１５ａからシンドロームカウンタ１８ａへのリセット信号は存在しない。
【００４３】
このような構成とした場合、たとえば図５に示すように、リセットがかかるまでの間は上記シンドロームカウンタ１８ａが誤り訂正の回数をカウントし続ける。そして、上記シンドロームカウンタ１８ａにて所定数（カウント数制限値）以上の誤り訂正が検知された時点で、出力回路１９よりカラム不良検出信号が出力される。これにより、同一カラム上に飛び飛びにビット不良があるカラム不良をも検出することが可能となる。
【００４４】
ここで、同一カラム上のすべてのビットがビット不良となる場合だけではなく、同一カラム上に飛び飛びにビット不良がある場合も、カラム不良と定義される場合がある。本実施形態によれば、このようなカラム不良も検出できる。すなわち、この第２の実施形態の場合、カラムアドレスが変わらない間、つまり同一カラムをスキャンしている間に所定数の誤り訂正が検知されると、これをカラム不良とみなすようにしている。よって、同一カラム上に複数のビット不良が分散した状態で内在するカラム不良をも検出することが可能となる。
【００４５】
なお、上述した第１の実施形態の場合と同様に、カウント数制限値（何回誤り訂正が行われた場合にカラム不良とみなすかの基準となる値）は、試験装置からのコマンドに応じてプログラマブルに制御することが可能である。
【００４６】
［第３の実施形態］
図６は、この発明の第３の実施形態にしたがった、ＥＣＣ回路を備えた半導体メモリ装置の基本構成を示すものである。ここでは、第２の実施形態で示した構成のＤＲＡＭにおいて、さらに、検出されたカラム不良のアドレス情報（ライン不良アドレス）を蓄積できるように構成した場合について説明する。なお、図４と同一部分には同一符号を付し、詳しい説明は割愛する。
【００４７】
本実施形態の場合、たとえば図６に示すように、カラム不良のアドレス情報（カラムアドレス）を蓄積するためのカラム不良アドレスレジスタ３１が設けられている。上記カラム不良アドレスレジスタ３１には、上記出力回路１９から上記カラム不良検出信号が出力される。すると、シンドロームデコーダ１５ｂからの誤り訂正ビット情報と上記アドレスレジスタ２１からのカラムアドレスとが、上記カラム不良アドレスレジスタ３１に一時的に格納される。
【００４８】
このような構成とした場合、たとえば図７に示すように、同一カラムをスキャンしている間に所定数の誤り訂正が検知される。すると、そのカラムアドレスが、誤り訂正ビット情報とともに、上記カラム不良アドレスレジスタ３１でラッチされる。ラッチされた情報は、たとえば、特定のコマンドなどの入力にともなう、テスト回路１７ｂからのログ出力制御情報に応じて、デバイスの外部へと出力させることが可能である。したがって、ラッチされた情報をもとに、ＥＣＣ回路によって誤り訂正されるカラム不良の冗長回路による救済またはデバイスのリジェクトが容易に可能となる。すなわち、誤り訂正されるカラム不良のアドレス情報を一時的に蓄えておき、そのログを必要に応じて読み出すことができるようにする。このように、本実施形態によれば、誤り訂正されるカラム不良を冗長回路でリペアする場合に有効である。
【００４９】
なお、カラム不良アドレスレジスタ３１に蓄えられるカラムアドレスは１カラム分の情報に限られるものではない。場合によっては、レジスタ３１の容量を増やすことにより、多数のカラム不良に対応することが可能である。
【００５０】
［第４の実施形態］
図８は、この発明の第４の実施形態にしたがった、ＥＣＣ回路を備えた半導体メモリ装置の基本構成を示すものである。ここでは、第３の実施形態で示した構成のＤＲＡＭにおいて、さらに、蓄えられたカラム不良のアドレス情報をもとに、誤り訂正されるカラム不良を冗長回路でリペアできるように構成した場合について説明する。なお、図６と同一部分には同一符号を付し、詳しい説明は割愛する。
【００５１】
本実施形態の場合、たとえば図８に示すように、冗長回路でのリペアにともなう不良アドレス情報（冗長情報）を保持するための不揮発性冗長情報記憶部４１が設けられている。上記不揮発性冗長情報記憶部４１は、たとえば、電気的に切断が可能な複数の電気フューズを有する。電気フューズは、レーザーフューズと異なり、大掛かりなフューズ切断装置を必要とせずにデバイス内部で自発的にフューズの切断が可能である。
【００５２】
このような構成において、上記カラム不良アドレスレジスタ３１に蓄えられたカラムアドレスはフューズ切断制御部（制御回路）４２に送られる。また、このフューズ切断制御部４２には、上記不揮発性冗長情報記憶部４１からのカラムスペア使用情報が送られる。これらの情報から、上記フューズ切断制御部４２において、上記不揮発性冗長情報記憶部４１で追加のカラム不良の救済が可能であるか否かが判断される。追加のカラム不良救済が可能であると判断されると、冗長回路でのリペアにともなうフューズ切断信号（不良アドレス情報）が、上記フューズ切断制御部４２から上記不揮発性冗長情報記憶部４１に送られる。こうして、上記不揮発性冗長情報記憶部４１内の所定のフューズが電気的に切断される。これにより、検出されたカラム不良を冗長回路によって自発的に救済することが可能となる（たとえば、図９参照）。
【００５３】
また、このような構成とした場合、パッケージング後の試験においても、ＥＣＣ回路によって誤り訂正されるカラム不良を冗長回路で救済する余裕さえあれば何度でも救済できる。
【００５４】
また、救済が不可能な場合には、そのＤＲＡＭをリジェクトすることも可能である。
【００５５】
なお、上述した各実施形態においては、いずれも、ＲＦＳパターンによる試験でのカラム不良の検出を例に説明した。しかしながら、各実施形態は、これに限定されるものではない。ＥＣＣ回路を備えた半導体メモリ装置では、連続した一塊のカラムを誤り訂正の対象とする以外に、たとえば１０２４本のカラムに対し、８本飛びの１２８本のカラムを誤り訂正の対象とする場合もある。このような場合、最小単位の８カラムのみがカラム不良になっているとすると、ＥＣＣ回路による１誤り訂正が可能となり、ライン不良として検出できない。そこで、上述のような場合には、ＲＦＳパターンによる試験において、連続して誤り訂正された場合や同一カラム上で特定数以上の誤り訂正が行われたときにこれをロウ不良とみなすことで、ライン不良の検出が可能である。
【００５６】
また、ＥＣＣ回路を備えたＤＲＡＭを例に説明したが、半導体メモリ装置はＤＲＡＭに限らない。たとえば、ＥＣＣ回路を備えたＳＲＡＭなどにも適用できる。また、試験装置にＥＣＣ回路を設けるようにした場合には、ＥＣＣ回路を備えていないＮＡＮＤ型ＥＥＰＲＯＭなどにも適用できる。
【００５７】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１の実施形態にしたがった、１誤り訂正・２誤り検出機能をもつＥＣＣ回路を備えたＤＲＡＭの基本構成を示すブロック図。
【図２】図１に示したＤＲＡＭの、データビットセルアレイおよびコードビットセルアレイの構成例を示す回路図。
【図３】図１に示したＤＲＡＭの、カラム不良の検出にかかる処理の流れを説明するために示すフローチャート。
【図４】本発明の第２の実施形態にしたがった、ＥＣＣ回路を備えたＤＲＡＭの基本構成を示すブロック図。
【図５】図４に示したＤＲＡＭの、カラム不良の検出にかかる処理の流れを説明するために示すフローチャート。
【図６】本発明の第３の実施形態にしたがった、ＥＣＣ回路を備えたＤＲＡＭの基本構成を示すブロック図。
【図７】図６に示したＤＲＡＭの、カラム不良の検出にともなう処理の流れを説明するために示すフローチャート。
【図８】本発明の第４の実施形態にしたがった、ＥＣＣ回路を備えたＤＲＡＭの基本構成を示すブロック図。
【図９】図８に示したＤＲＡＭの、カラム不良の検出にともなう処理の流れを説明するために示すフローチャート。
【符号の説明】
【００５９】
１１…データビットセルアレイ、１２…コードビットセルアレイ、１３…コードビット生成回路、１４…シンドロームジェネレータ、１５，１５ａ，１５ｂ…シンドロームデコーダ、１６…マルチプレクサ、１７，１７ａ，１７ｂ…テスト回路、１８，１８ａ…シンドロームカウンタ、１９…出力回路、２１…アドレスレジスタ、３１…カラム不良アドレスレジスタ、４１…不揮発性冗長情報記憶部、４２…フューズ切断制御部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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