(57)【要約】【課題】出力トランジスタに対し、効果的な保護動作を行う。【解決手段】入力信号がＨの時に、電流センストランジスタＱ２がオンして、信号ＳがＨとなり、出力トランジスタＱ１、電流センストランジスタＱ２の両方がオンになることで信号ＦがＬになる。出力端に接続された負荷がショートして電源電圧などに引き上げられた場合には、信号ＦもＨとなりアンドゲートＡＮＤの出力がＨとなって、制御トランジスタＱ３がオンして、出力トランジスタＱ１をオフすることができる。【選択図】図１
2005176514.tif 000002
【特許請求の範囲】
【請求項１】
所望の出力電流を流す出力トランジスタと、
この出力トランジスタに流れる電流に対応した電流を流す電流センストランジスタと、
この電流センストランジスタに流れる電流量をこれに対応する電圧に変換して出力する電圧検出抵抗と、
前記出力トランジスタにおける電圧降下に対応した電圧を出力する電圧降下検出手段と、
前記電圧検出抵抗により出力される電圧と、前記電圧降下検出手段により出力される電圧との両方の状態の論理演算によって、過電流を検出する過電流検出手段と、
を有し、
前記過電流検出手段によって過電流を検出したときに前記出力トランジスタの出力電流を制限することを特徴とする保護回路。
【請求項２】
請求項１に記載の回路において、
前記出力トランジスタの制御端には、入力信号が入力され、この出力トランジスタの被制御端間に、前記電流センストランジスタと前記電圧検出抵抗とが直列接続され、前記電流センストランジスタの制御端には前記入力信号が入力されることを特徴とする保護回路。
【請求項３】
請求項１または２に記載の回路において、
前記電圧降下検出手段は、前記出力トランジスタの被制御端間に接続された分割抵抗からなることを特徴とする保護回路。
【請求項４】
請求項３に記載の回路において、
前記出力トランジスタの制御端には、入力信号が入力され、
前記分割抵抗には、制御端に入力信号が入力される電流制御トランジスタが直列接続され、前記出力トランジスタがオフの時に、前記電流制御トランジスタをオフして、前記分割抵抗に流れる電流をオフすることを特徴とする保護回路。
【請求項５】
請求項１〜４のいずれか１つに記載の回路において、
前記過電流検出手段は、入力される両電圧が所定以上であることで、過電流を検出することを特徴とする保護回路。
【請求項６】
請求項１〜５のいずれか１つに記載の回路において、
前記過電流検出手段の出力に応じてオンオフされ、前記出力トランジスタの制御端の電圧を制御する制御トランジスタを有することを特徴とする保護回路。
【請求項７】
請求項６に記載の回路において、
前記入力信号の入力経路には、制限抵抗が設けられ、前記制御トランジスタのオンの際に制御トランジスタに流れる電流を制限することを特徴とする保護回路。
【請求項８】
請求項７に記載の回路において、
前記制限抵抗は、出力トランジスタの制御端と、電流センストランジスタの制御端との間に挿入されていることを特徴とする保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
入力信号に応じて出力電流を出力する出力トランジスタにおける過電流を防止する保護回路に関する。
【背景技術】
【０００２】
従来より、負荷駆動電流の出力段にパワートランジスタなどからなる出力トランジスタが設けられる。この場合に、負荷ショートなどが発生すると、出力トランジスタに過電流が流れ、これが破壊される危険がある。そこで、出力トランジスタの出力電流を検出する電流センストランジスタを設けておき、この電流センストランジスタにより過電流を検出したときに、出力トランジスタの動作を禁止して、出力トランジスタの過電流を防止する保護回路が広く利用されている。なお、過電流保護回路は、特許文献１などに示されている。
【０００３】
【特許文献１】特開２００３−１１１２６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ここで、出力トランジスタにおける出力電流量は、その出力トランジスタの端子に印加される電圧によって変化する。例えば、出力トランジスタがＭＯＳトランジスタである場合、そのドレイン電流は、ゲート電圧Ｖｇ、ドレインソース間電圧Ｖｄｓに応じて図３のように変化する。すなわち、ゲート電圧Ｖｇが変化すると、最大電流もそれに従って変化する。このため、負荷ショートが発生された場合においても、ゲート電圧が低ければ、出力電流はそれほど大きくならない。
【０００５】
従って、負荷ショートを単に電流量のみで検出することは難しかった。すなわち、入力電圧（ゲート電圧）が高い場合の出力電流を基準として、負荷ショート検出する電流値を設定すると、入力電圧が低い場合において、負荷ショート検出することができず、反対に入力電圧（ゲート電圧）が低い場合の出力電流を基準として、負荷ショート検出する電流値を設定すると、入力電圧が高い場合において、負荷ショートでない場合にも、負荷ショートと判定してしまうという問題があった。
【課題を解決するための手段】
【０００６】
本発明は、所望の出力電流を流す出力トランジスタと、この出力トランジスタに流れる電流に対応した電流を流す電流センストランジスタと、この電流センストランジスタに流れる電流量をこれに対応する電圧に変換して出力する電圧検出抵抗と、前記出力トランジスタにおける電圧降下に対応した電圧を出力する電圧降下検出手段と、前記電圧検出抵抗により出力される電圧と、前記電圧降下検出手段により出力される電圧との両方の状態の論理演算によって、過電流を検出する過電流検出手段と、を有し、前記過電流検出手段によって過電流を検出したときに前記出力トランジスタの出力電流を制限することを特徴とする。
【０００７】
また、前記出力トランジスタの制御端には、入力信号が入力され、この出力トランジスタの被制御端間に、前記電流センストランジスタと前記電圧検出抵抗とが直列接続され、前記電流センストランジスタの制御端には前記入力信号が入力されることが好適である。
【０００８】
また、前記電圧降下検出手段は、前記出力トランジスタの被制御端間に接続された分割抵抗からなることが好適である。
【０００９】
また、前記出力トランジスタの制御端には、入力信号が入力され、前記分割抵抗には、制御端に入力信号が入力される電流制御トランジスタが直列接続され、前記出力トランジスタがオフの時に、前記電流制御トランジスタをオフして、前記分割抵抗に流れる電流をオフすることが好適である。
【００１０】
また、前記過電流検出手段は、入力される両電圧が所定以上であることで、過電流を検出することが好適である。
【００１１】
また、前記過電流検出手段の出力に応じてオンオフされ、前記出力トランジスタの制御端の電圧を制御する制御トランジスタを有することが好適である。
【００１２】
また、前記入力信号の入力経路には、制限抵抗が設けられ、前記制御トランジスタのオンオフの際に制御トランジスタに流れる電流を制限することが好適である。
【００１３】
前記制限抵抗は、出力トランジスタの制御端と、電流センストランジスタの制御端との間に挿入されていることが好適である。
【発明の効果】
【００１４】
本発明によれば、出力トランジスタにおける電圧降下に対応した電圧から過電流を検出する。従って、出力トランジスタの制御端電圧の影響を受けずに、保護動作を制御することができる。
【００１５】
また、前記入力信号の入力経路には、制限抵抗を設けることで、制御トランジスタのオンの際に制御トランジスタに流れる電流を制限することができ、入力信号出力源から大電流が流れ出すことを防止できる。
【００１６】
制限抵抗を出力トランジスタの制御端と、電流センストランジスタの制御端との間に挿入することで、制御トランジスタがオンしたときに、電流センストランジスタのオンを維持することができ振動の発生を防止できる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態について、図面に基づいて説明する。
【００１８】
図１は、一実施形態に係る保護回路の構成を示す図である。入力端からの入力信号は、制限抵抗Ｒ１を介し、ＮチャンネルＭＯＳＦＥＴからなる出力トランジスタＱ１のゲートに入力される。この出力トランジスタＱ１は、ドレインが出力端子（引き込み端子）に接続され、ソースがグランドに接続されている。従って、出力トランジスタＱ１がオンすることで、出力端子から電流が引き込まれる。なお、出力端子には、通常負荷が接続されており、出力トランジスタＱ１に流れる電流は、負荷に流れる電流となる。なお、出力トランジスタＱ１は、電流を出力端子側に出力する吐き出し側のトランジスタでもよい。この場合には、出力トランジスタＱ１のドレインが電源に接続され、ソースが出力端に接続される。
【００１９】
出力トランジスタＱ１のドレインソース間には、ＮチャンネルＭＯＳＦＥＴからなる電流センストランジスタＱ２と電圧検出抵抗Ｒ２が直列接続されている。すなわち、電流センストランジスタＱ２のドレインが出力トランジスタＱ１のドレインに接続され、ソースが電圧検出抵抗Ｒ２を介しグランドに接続されている。
【００２０】
また、出力トランジスタＱ１のドレインソース間には、２つの抵抗Ｒ３、Ｒ４が直列接続されている。
【００２１】
そして、電流センストランジスタＱ２と電圧検出抵抗Ｒ２の接続点からの信号Ｓは、アンドゲートＡＮＤに入力され、抵抗Ｒ３、Ｒ４の接続点の分圧電圧についての信号Ｆは、アンドゲートＡＮＤの他の入力端に入力される。従って、電流センストランジスタＱ２がオンしており、かつ出力トランジスタＱ１のドレインソース間電圧Ｖｄｓが大きいときに、信号ＳおよびＦの両方がＨとなり、アンドゲートＡＮＤからＨが出力される。
【００２２】
アンドゲートＡＮＤの出力は、パルス除去回路ＰＲを介し、ＮチャンネルＭＯＳＦＥＴからなる制御トランジスタＱ３のゲートに供給されている。この制御トランジスタＱ３のドレインは、出力トランジスタＱ１のゲートに接続され、ソースはグランドに接続されている。従って、制御トランジスタＱ３がオンすると、出力トランジスタＱ１のゲートがグランドに接続され、出力トランジスタがオフされる。なお、制御トランジスタＱ３がオンした場合、入力端から大電流が引き込まれる可能性があるが、制限抵抗Ｒ１があるため、大電流の発生が防止される。従って、入力信号の発生源であるＩＣなどへの悪影響が回避される。また、制御トランジスタＱ３がオンした場合において、制限抵抗Ｒ１があるため、電流センストランジスタＱ２のゲートはＨレベルに保たれる。従って、入力信号がＨの状態では、出力トランジスタＱ１がオフとなっても、電流センストランジスタＱ２をオン状態に保つことができ、これによって信号ＳをＨに維持して、制御トランジスタＱ３がオンオフを繰り返すことを防止することができる。
【００２３】
なお、パルス除去回路ＰＲは、短時間のＨを除去する回路であり、フリップフロップや、インバータなどにより所定時間遅延した信号と、直接の信号をアンドゲートに入力することなどによって、容易に構成できる。このパルス除去回路ＰＲによって、入力信号のＨ，Ｌの切り替わり時などにおける短時間のアンドゲートＡＮＤからのＨ出力が除去される。
【００２４】
この回路において、入力信号がＬレベルの場合、出力トランジスタＱ１、電流センストランジスタＱ２がオフしており、信号Ｓは、Ｌレベルになっている。一方、信号Ｆは、出力端の電圧とグランドの電圧を分圧した電圧であり、Ｈレベルとなっている。従って、アンドゲートＡＮＤの出力はＬとなり保護動作は行われない。
【００２５】
一方、入力信号がＨレベルになった場合には、出力トランジスタＱ１がオンすると共に、電流センストランジスタＱ２もオンし、信号ＳはＨになる。一方、信号Ｆは、出力トランジスタＱ１のオンに従って、Ｌに変化する。従って、アンドゲートＡＮＤの出力はＬに維持される。なお、切り替わり時におけるアンドゲートＡＮＤの短時間のＨ出力は、パルス除去回路ＰＲによって除去される。
【００２６】
また、入力信号がＨレベルからＬレベルに切り替わったときには、信号ＳがＬに変化し、信号ＦがＨに変化する。この際に短時間のＨがアンドゲートＡＮＤから出力されてもこれは、パルス除去回路ＰＲによって、除去される。
【００２７】
なお、出力トランジスタＱ１や、電流センストランジスタＱ２、制御トランジスタＱ３等の特性を調整することで、パルス除去回路ＰＲは不要にすることができる。
【００２８】
このように、本実施形態では、出力トランジスタＱ１（電流センストランジスタＱ２）がオンであることを信号ＳのＨで検出し、その際に出力トランジスタＱ１のドレインソース間電圧Ｖｄｓが所定以上であることを検出し、保護回路を動作させる。従って、比較的少ない電流量に対応して、信号ＳがＨになるように設定しても、その際の出力トランジスタＶｄｓが大きくならなければ、保護回路は動作しない。そこで、入力信号が比較的高く出力トランジスタＱ１のオン時のドレイン電流量が大きくても、信号ＦがＬとなり不要な保護動作の発生を防止できる。また、出力トランジスタＱ１のオン時の電流量が比較的小さくても、負荷ショートが発生していれば、信号Ｓ、Ｆ共Ｈとなるため、保護動作を行うことができる。
【００２９】
図２は、他の実施形態であり、ＮチャネルＭＯＳＦＥＴからなるトランジスタＱ４が追加されている。このトランジスタＱ４は、抵抗Ｒ４とグランドの間に挿入され、ドレインが抵抗Ｒ４、ソースがグランドに接続されており、そのゲートには入力信号が供給されている。
【００３０】
従って、入力信号がＬの時にトランジスタＱ４がオフされ、信号ＦもＬになる。図１の構成においても、入力信号がＬの場合には、信号ＳもＬであり、アンドゲートＡＮＤの出力には変更はない。
【００３１】
一方、このトランジスタＱ４を配置することで、入力信号がＬの際の抵抗Ｒ３、Ｒ４を介しグランドに流れる電流をカットすることができ、消費電力を低減することができる。
【００３２】
上述の例では、ＮチャンネルＭＯＳＦＥＴを例にとって説明したが、ＰチャネルＭＯＳＦＥＴを採用することもでき、さらの他のタイプのトランジスタを利用することもできる。さらに、上述したように、出力端に電流を吐き出すタイプの回路にも同様に適用することができる。
【００３３】
本実施形態の保護回路は、抵抗、トランジスタなど半導体集積回路として容易に構成できる部材によって構成されている。従って、これを１チップの半導体集積回路にまとめることができ、これをパッケージ化することも容易である。このように、保護回路を１チップ化、パッケージ化することによって、各種回路の出力段に接続して、効果的な過電流保護を達成することができる。さらに、この保護回路を、各種半導体集積回路の出力段に組み込むことも好適である。
【図面の簡単な説明】
【００３４】
【図１】実施形態の構成を示す図である。
【図２】他の実施形態の構成を示す図である。
【図３】トランジスタの特性を示す図である。
【符号の説明】
【００３５】
ＡＮＤ  アンドゲート、ＰＲ  パルス除去回路、Ｑ１  出力トランジスタ、Ｑ２  電流センストランジスタ、Ｑ３  制御トランジスタ、Ｑ４  トランジスタ、Ｒ１  制限抵抗、Ｒ２  電圧検出抵抗、Ｒ３，Ｒ４  抵抗。
【図１】
2005176514.tif 000003
【図２】
2005176514.tif 000004
【図３】
2005176514.tif 000005