(57)【要約】【課題】ＳｉＰ形態の半導体装置においてウェハレベルでパッケージ化する際の半導体ウェエハの反りを低減することができる半導体装置とその製造方法を提供する。【解決手段】電子回路が形成された半導体チップ１０ａ上に複数の樹脂層（２０，２１，２２，２３）が積層して絶縁層が構成されており、この中に電極と電気的に接続するように配線層（３０，３１，３２，３３，３４，３５）が埋め込まれている。ここで、複数の樹脂層は、半導体チップから遠くなるにつれて形成されている面積が半導体チップの上面の面積から徐々に小さくなり、樹脂層の各層の側面と上面および半導体チップの上面とから階段状に形成されている構成である。【選択図】図１
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【特許請求の範囲】
【請求項１】
電子回路を内蔵し、前記電子回路から取り出された電極が表面に形成された半導体チップと、
前記半導体チップ上に複数の樹脂層が積層して構成された絶縁層と、
前記電極と電気的に接続するように前記絶縁層中に埋め込まれて形成された配線層と
を有し、
前記複数の樹脂層は、前記半導体チップから遠くなるにつれて形成されている面積が前記半導体チップの上面の面積から徐々に小さくなり、前記樹脂層の各層の側面と上面および前記半導体チップの上面とから階段状に形成されている
半導体装置。
【請求項２】
前記複数の樹脂層は、前記階段状に形成されている部分において露出している前記樹脂層の上面の幅が５μｍ以上である
請求項１に記載の半導体装置。
【請求項３】
前記配線層と電気的に接続するように電子素子および／または半導体チップが前記絶縁層中に埋め込まれて形成されている
請求項１に記載の半導体装置。
【請求項４】
半導体ウェハに、複数の半導体チップに対応する電子回路を集積して形成し、前記電子回路から取り出すように表面に電極を形成する工程と、
前記半導体ウェハの表面に、ダイシング領域となるスクライブラインを除いて、第１樹脂層をパターン形成する工程と、
前記第１樹脂層上に前記電極に電気的に接続するように第１配線層をパターン形成する工程と、
前記第１樹脂層および前記第１配線層を被覆して、前記スクライブラインを除いて、第２樹脂層をパターン形成する工程と、
前記スクライブラインにおいて前記半導体ウェハを切断するダイシング工程と
を有し、
前記第２樹脂層を形成する工程においては、前記第１樹脂層より小さい面積で形成し、前記第１樹脂層および前記第２樹脂層の各層の側面と上面とから階段状となるように形成する
半導体装置の製造方法。
【請求項５】
第２樹脂層をパターン形成する工程の後、前記ダイシング工程の前に、下層の配線層に電気的に接続するようにさらなる配線層をパターン形成する工程と、ダイシング領域となるスクライブラインを除いてさらなる樹脂層をパターン形成する工程とを繰り返して行い、
前記さらなる樹脂層を形成する工程において、下層の樹脂層よりも小さい面積で、前記下層の樹脂層および前記さらなる樹脂層の各層の側面と上面とから階段状となるように形成する
請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１樹脂層を形成する工程および前記第２樹脂層を形成する工程において、感光性樹脂層を成膜し、パターン露光および現像によりパターン加工する
請求項４に記載の半導体装置の製造方法。
【請求項７】
前記第１配線層を形成する工程においては、全面にシード層を形成する工程と、前記第１配線層の形成領域を除くパターンのレジスト膜を形成する工程と、前記第１配線層の形成領域において前記シード層上に第１配線層を形成する工程と、前記レジスト膜を除去する工程と、前記第１配線層の形成領域を除く領域のシード層を除去する工程とを含む
請求項４に記載の半導体装置の製造方法。
【請求項８】
前記第２樹脂層を形成する工程においては、前記第２樹脂層からはみ出して露出する前第１樹脂層の上面の幅が５μｍ以上となるように形成する
請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、ウェハレベルでパッケージ化されたシステムインパッケージ（ＳｉＰ）と呼ばれる形態の半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
デジタルビデオカメラ、デジタル携帯電話、あるいはノートパソコンなど、携帯用電子機器の小型化、薄型化、軽量化に対する要求は強くなる一方であり、これに応えるために近年のＶＬＳＩなどの半導体装置においては３年で７割の縮小化を実現してきた一方で、このような半導体装置をプリント配線基板上に実装した電子回路装置としても、実装基板（プリント配線基板）上の部品の実装密度をいかに向上させるかが重要な課題として研究および開発がなされてきた。
【０００３】
例えば、半導体装置のパッケージ形態としては、ＤＩＰ（Dual Inline Package ）などのリード挿入型から表面実装型へと移行し、さらには半導体チップのパッド電極にはんだや金などからなるバンプ（突起電極）を設け、フェースダウンでバンプを介して配線基板に接続するフリップチップ実装法が開発された。
【０００４】
上記のような半導体装置において、半導体基板（チップ）上において再配線層とも称せられる多層配線を形成する場合、例えば、トランジスタなどの半導体素子が形成された半導体ウェハの表面に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタリング法、熱酸化法あるいはスピン塗布などの手法により絶縁層を１μｍ以下の膜厚で形成し、ダイシング処理を行って個片化された半導体装置としていた。
上記の製造方法においては、絶縁層に発生する段差やウェハの反りが発生しても、ダイシング時のブレードやチッピングにのみ注意していれば十分であり、レジストの段切れやウェハの反りに注目する必要はなかった。
【０００５】
さらに、半導体基板（チップ）上に形成される再配線層を絶縁する絶縁層の層間に、コイルなどの受動素子や他の半導体チップが埋め込まれ、ウェハレベルでパッケージ化されたシステムインパッケージ（ＳｉＰ）と呼ばれる複雑な形態のパッケージへと開発が進んでいる。
【０００６】
このＳｉＰの製造方法としては、例えば、トランジスタなどの半導体素子が形成された半導体ウェハの表面に、再配線層の絶縁層として、１０μｍ以下の膜厚のポリイミド樹脂やエポキシ樹脂などの絶縁層をスピンコート法により形成し、ダイシング処理を行って個片化する方法が広くとられている。
ここで、絶縁層の物性値がシリコンなどの半導体と異なる弾性率や熱膨張係数を有する場合においては、スクライブラインにおける樹脂を除去しておき、露出したスクライブラインにおいて切断して個片化する方法が知られている。
【０００７】
ところで、上記のようなＳｉＰの製造方法において、再配線層の絶縁層を多層化して例えば３層以上とした場合、１層あたりの膜厚を最低で１０μｍとしても３層合わせると３０μｍとなるため、例えばシリコン基板を５０μｍ以下にまで薄くした場合には相対的に再配線層の絶縁層の膜厚を無視することができなくなる。
【０００８】
さらに、ＳｉＰ構造における再配線層の絶縁層間にコイルなどの受動素子を形成する場合や、半導体チップを埋め込む場合には、再配線層の絶縁層全体の膜厚は例えば５０μｍ以上必要となり、半導体ウェハの反りに与える影響は大きくなる。
【０００９】
半導体ウェハに反りが発生すると、製造設備において吸着エラーや搬送エラーを起こす原因となり、また、破損や歩留り低下を招く原因ともなる。また、残留応力により、二次的接続信頼性が低下してしまうという問題もある。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
解決しようとする問題点は、ＳｉＰ形態の半導体装置において、再配線層の絶縁層が厚膜となってくると、製造設備における吸着エラーや搬送エラー、破損や歩留り低下、残留応力による二次的接続信頼性の低下の原因となる半導体ウェハの反りが発生しやすくなる点である。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、電子回路を内蔵し、前記電子回路から取り出された電極が表面に形成された半導体チップと、前記半導体チップ上に複数の樹脂層が積層して構成された絶縁層と、前記電極と電気的に接続するように前記絶縁層中に埋め込まれて形成された配線層とを有し、前記複数の樹脂層は、前記半導体チップから遠くなるにつれて形成されている面積が前記半導体チップの上面の面積から徐々に小さくなり、前記樹脂層の各層の側面と上面および前記半導体チップの上面とから階段状に形成されている。
【００１２】
上記の本発明の半導体装置は、電子回路が形成された半導体チップ上に複数の樹脂層が積層して絶縁層が構成されており、この中に電極と電気的に接続するように配線層が埋め込まれている。
ここで、複数の樹脂層は、半導体チップから遠くなるにつれて形成されている面積が半導体チップの上面の面積から徐々に小さくなり、樹脂層の各層の側面と上面および半導体チップの上面とから階段状に形成されている構成である。
【００１３】
また、本発明の半導体装置の製造方法は、半導体ウェハに、複数の半導体チップに対応する電子回路を集積して形成し、前記電子回路から取り出すように表面に電極を形成する工程と、前記半導体ウェハの表面に、ダイシング領域となるスクライブラインを除いて、第１樹脂層をパターン形成する工程と、前記第１樹脂層上に前記電極に電気的に接続するように第１配線層をパターン形成する工程と、前記第１樹脂層および前記第１配線層を被覆して、前記スクライブラインを除いて、第２樹脂層をパターン形成する工程と、前記スクライブラインにおいて前記半導体ウェハを切断するダイシング工程とを有し、前記第２樹脂層を形成する工程においては、前記第１樹脂層より小さい面積で形成し、前記第１樹脂層および前記第２樹脂層の各層の側面と上面とから階段状となるように形成する。
【００１４】
上記の本発明の半導体装置の製造方法は、まず、半導体ウェハに、複数の半導体チップに対応する電子回路を集積して形成し、電子回路から取り出すように表面に電極を形成する。
次に、半導体ウェハの表面に、ダイシング領域となるスクライブラインを除いて、第１樹脂層をパターン形成し、第１樹脂層上に電極に電気的に接続するように第１配線層をパターン形成し、第１樹脂層および第１配線層を被覆して、スクライブラインを除いて、第２樹脂層をパターン形成する。
次に、スクライブラインにおいて半導体ウェハを切断するダイシングを行う。
ここで、第２樹脂層を形成する際に、第１樹脂層より小さい面積で形成し、第１樹脂層および第２樹脂層の各層の側面と上面とから階段状となるように形成する。
【発明の効果】
【００１５】
本発明の半導体装置は、半導体チップ上に複数の樹脂層が積層して絶縁層が構成されたＳｉＰ形態の半導体装置において、複数の樹脂層は、半導体チップから遠くなるにつれて形成されている面積が半導体チップの上面の面積から徐々に小さくなり、樹脂層の各層の側面と上面および半導体チップの上面とから階段状に形成されている構成であるので、ダイシング前の段階においても半導体ウェハにかかる応力が小さく、反りが抑制されている。
【００１６】
本発明の半導体装置の製造方法は、半導体チップ上に複数の樹脂層が積層して絶縁層が構成されたＳｉＰ形態の半導体装置の製造方法であって、第１樹脂層と第２樹脂層を積層して形成するときに、ダイシング領域となるスクライブラインを除いて、半導体チップから遠くなるにつれて面積が半導体チップの上面の面積から徐々に小さくなるようにして、第１樹脂層および第２樹脂層の各層の側面と上面とから階段状となるように形成するので、ダイシング前の段階においても半導体ウェハにかかる応力が小さく、反りを抑制して半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００１７】
以下に、本発明の実施の形態について、図面を参照して説明する。
【００１８】
図１は、本実施形態に係る半導体装置の模式断面図である。
トランジスタなどの半導体素子を含む電子回路が形成された半導体チップ（半導体基板）１０ａの表面に、電子回路から取り出された電極（不図示）が形成されており、半導体基板（チップ）１０ａ上に、第１樹脂層２０、第２樹脂層２１、第３樹脂層２２および第４樹脂層２３が積層して構成された絶縁層が形成されている。
上記の積層した樹脂層からなる絶縁層中に、第１配線層（３０，３１）、第２配線層（３２，３３）および第３配線層（３４，３５）からなる配線層が埋め込まれて形成されている。この配線層は、不図示の部分で半導体チップ１０ａの電子回路から取り出された電極に電気的に接続して形成されている。
【００１９】
上記の構成において、第１樹脂層２０、第２樹脂層２１、第３樹脂層２２および第４樹脂層２３は、半導体チップ１０ａから遠くなるにつれて、形成されている面積が半導体チップ１０ａの上面の面積から徐々に小さくなり、第１樹脂層２０、第２樹脂層２１、第３樹脂層２２および第４樹脂層２３の各層の側面と上面および半導体チップ１０ａの上面とから階段状に形成されている。
上記の階段状に形成されている部分において露出している各樹脂層（２０，２１，２２の上面の幅（Ｄ1 ，Ｄ2 ，Ｄ3 ）は５μｍ以上であることが好ましく、例えば５μｍである。尚、第１樹脂層２０からはみ出して露出している半導体チップ１０ａの幅Ｄ0 はダイシング前の半導体ウェハにおけるスクライブラインの幅に依存し、例えば数１０μｍ程度となっている。上記の幅（Ｄ1 ，Ｄ2 ，Ｄ3 ）が５μｍ以上であると、製造方法においてスクライブラインを被覆するレジスト膜のカバレージが良好となる。
また、各配線層と電気的に接続するように、電子素子および／または半導体チップが絶縁層中に埋め込まれて形成されている構成とすることもできる。
【００２０】
上記の本実施形態に係る半導体装置は、半導体チップ上に複数の樹脂層が積層して絶縁層が構成されたＳｉＰ形態の半導体装置において、複数の樹脂層は、半導体チップから遠くなるにつれて形成されている面積が半導体チップの上面の面積から徐々に小さくなり、樹脂層の各層の側面と上面および半導体チップの上面とから階段状に形成されている構成であるので、ダイシング前の段階においても半導体ウェハにかかる応力が小さく、反りが抑制されている。
【００２１】
次に、上記の半導体装置の製造方法について、図面を参照して説明する。
まず、図２（ａ）に示すように、半導体ウェハ１０に、トランジスタなどの半導体素子を含み、複数の半導体チップに対応する電子回路（不図示）を集積して形成する。さらに、電子回路から取り出すように半導体ウェハ１０の表面に電極（不図示）を形成する。
【００２２】
次に、図２（ｂ）に示すように、半導体ウェハ１０の表面に、ダイシング領域となるスクライブラインＳＬを除いて、第１樹脂層２０を例えば１０μｍ程度の膜厚でパターン形成する。
第１樹脂層としては、例えばポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などのネガ型の感光性樹脂材料を用いて、スピンコート法、印刷法あるいはＣＶＤ法などにより成膜し、フォトマスクを用いてスクライブラインを除く領域に光が照射されるように露光する。露光は、例えば感光性ポリイミド樹脂を用いる場合には、ｇ線、ｈ線およびｉ線の光をカバーするブロードバンド露光により３００ｍＪ／ｃｍ2 のエネルギーで露光する。エポキシ樹脂の場合には、２０００ｍＪ／ｃｍ2 でエネルギーで露光する。
さらに、２．３８％の水酸化トリメチルアンモニウム水溶液などを現像液として現像処理を行う。用いている樹脂が感光性であるので、現像段階でスクライブラインＳＬが開口する。ここで、ネガ型感光性樹脂の場合、光反応により硬化が進行するため、パターン形状は露光条件や現状条件により左右されるが、開口にテーパーがついた形状となる。
スクライブラインＳＬは、例えば７８μｍの幅で形成する。
【００２３】
次に、図２（ｃ）に示すように、例えばスパッタリング法により、シード層３０を全面に形成する。銅をメッキするためのシード層としては、例えばＴｉ／Ｃｕを１６０ｎｍ／６００ｎｍの膜厚で成膜する。
【００２４】
次に、図３（ａ）に示すように、例えばスピン塗布により、シード層３０上にネガ型あるいはポジ型のレジスト膜を成膜し、所定の配線回路パターンの第１配線層の形成領域を除く領域にパターンが残るようにフォトマスクを用いてパターン露光し、現像処理を行って、第１レジスト膜Ｒ１をパターン形成する。第１レジスト膜Ｒ１が形成されていない領域が第１配線層の形成領域となる。スクライブラインＳＬには第１配線層を形成しないため、第１レジスト膜Ｒ１で被覆するようにする。
【００２５】
次に、図３（ｂ）に示すように、シード層３０を一方の電極とする電解メッキ処理により、第１レジスト膜Ｒ１の形成領域を除く領域に銅を成膜し、所定の配線回路パターンで銅メッキ層３１を形成する。
【００２６】
次に、図３（ｃ）に示すように溶剤処理などにより第１レジスト膜Ｒ１を剥離して銅メッキ層３１を露出させ、図４（ａ）に示すように銅メッキ層３１をマスクとしてウェットエッチングなどを行い、各銅メッキ層３１間におけるシード層３０を除去して絶縁する。これにより、シード層３０および銅メッキ層３１からなる第１配線層が形成される。第１配線層は図面上は省略しているが、半導体ウェハ１０の表面に設けられた電極（不図示）に接続するように形成されている。
【００２７】
次に、図４（ｂ）に示すように、第１配線層（３０，３１）の上層に、ダイシング領域となるスクライブラインＳＬおよびビアホールＶＨを除いて、第２樹脂層２１を例えば１０μｍ程度の膜厚でパターン形成する。
第２樹脂層２１は第１樹脂層２０と同様の手段および材料で形成することができるが、第２樹脂層２１を形成する工程においては、第１樹脂層２０より小さい面積で形成し、第１樹脂層２０および第２樹脂層２１の各層の側面と上面とから階段状となるように形成する。
上記の階段状に形成されている部分において、第２樹脂層２１からはみ出して露出している第１樹脂層２０の上面の幅Ｄ1 は５μｍ以上であることが好ましく、例えば５μｍとする。
また、第１配線層（３０，３１）に接続するビアホールＶＨも同様にして形成可能である。
【００２８】
次に、図４（ｃ）に示すように、例えばスパッタリング法により、上記と同様にしてシード層３２を全面に形成する。
上記の第２樹脂層２１からはみ出して露出している第１樹脂層２０の上面の幅Ｄ1 が５μｍ以上となっているので、スクライブラインを被覆するシード層３２のカバレージが良好となり、シード層３２に段切れが発生するのを防止することができる。
【００２９】
次に、図５（ａ）に示すように、例えばスピン塗布により、シード層３２上にレジスト膜を成膜し、第２配線層の形成領域以外とスクライブラインＳＬを保護する第２レジスト膜Ｒ２をパターン形成する。
上記の第２樹脂層２１からはみ出して露出している第１樹脂層２０の上面の幅Ｄ1 が５μｍ以上となっているので、スクライブラインを被覆するレジスト膜Ｒ２のカバレージが良好となり、レジスト膜Ｒ２に段切れが発生するのを防止することができる。
【００３０】
次に、図５（ｂ）に示すように、シード層３２を一方の電極とする電解メッキ処理により、第２レジスト膜Ｒ２の形成領域を除く領域に銅を成膜し、所定の配線回路パターンで銅メッキ層３３を形成する。
【００３１】
次に、図５（ｃ）に示すように第２レジスト膜Ｒ２を剥離し、図６（ａ）に示すようにエッチングにより各銅メッキ層３３間におけるシード層３２を除去し、シード層３２および銅メッキ層３３からなる第２配線層とする。第２配線層は、ビアホールＶＨを介して第１配線層と電気的に接続して形成される。
【００３２】
次に、図６（ｂ）に示すように、上記と同様の工程を繰り返すことにより、第３樹脂層２２および第４樹脂層２３は、第１樹脂層２０および第２樹脂層２１と同様にして、また、第３配線層（３４，３５）は第１配線層（３０．３１）および第２配線層（３２，３３）と同様にして、それぞれ形成する。第３配線層（３４，３５）はビアホールにおいて第２配線層（３２，３３）と接続するように形成する。
【００３３】
ここで、第３樹脂層２２を形成する工程においては、第２樹脂層２１より小さい面積で、第２樹脂層２１および第３樹脂層２２の各層の側面と上面とから階段状となるように形成し、また、第４樹脂層２３を形成する工程においては、第３樹脂層２２より小さい面積で、第３樹脂層２２および第４樹脂層２３の各層の側面と上面とから階段状となるように、上層の樹脂層からはみ出して露出している下層の樹脂層の上面の幅（Ｄ2 ，Ｄ3 ）が５μｍ以上、例えば５μｍとなるように形成する。
【００３４】
以上の工程においては、スクライブラインＳＬにおける半導体ウェハ１０上には第１〜第４樹脂層（２０，２１，２２，２３）は形成されておらず、半導体ウェハ１０に上面が露出している。
ここで、ダイシングブレードＢ（ブレード回転数３０００ｒｐｍ、送り速度１０〜１５ｍｍ／秒）を用いてスクライブラインＳＬに沿って半導体ウェハ１０を半導体チップ１０ａに切断するダイシング工程を経て、図１に示す個片化した半導体装置とする。
【００３５】
上記のダイシング工程において、切断するのは半導体ウェハのみであり、樹脂層を切断する必要がなく、これにより特殊なブレードを選定する必要もないという利点がある。
【００３６】
一方の基板と他方の基板が貼り合わされた貼り合わせ梁モデルでは、温度がＴ0 からＴ1 に変化した場合、一方の基板（線膨張係数α1 ）の伸びは、α1 （Ｔ1 −Ｔ0 ）、他方の基板（線膨張係数α2 ）の伸びはα2 （Ｔ1 −Ｔ0 ）となる。
一方の基板のヤング率をＥ1 、他方の基板のヤング率Ｅ2 とし、α1 ＜α2 とすると、上記一方の基板に１／４Ｅ（α2 −α1 ）（Ｔ1 −Ｔ0 ）の圧縮応力が働き、同じ大きさの引っ張り応力が他方の基板に働く。
従って、上記のようにスクライブラインにおける樹脂層を除去する効果は、単位長さを短くし、応力を分散させることである。
【００３７】
（実施例）
３ｍｍ角半導体チップを集積した半導体ウェハに、４層積層した樹脂層（総計で５０μｍの膜厚）を形成した場合、本実施形態を採用することで、半導体ウェハの反り（平面上にウェハの一端部で押さえたときの他端部が平面浮いた距離）を２００μｍ減少させることができた。
【００３８】
上記のように、本実施形態に係る半導体装置の製造方法においては、ウェハレベルで樹脂層を積層させたときにスクライブラインにおける樹脂層を除去しており、さらに各樹脂層の各層の側面と上面とから階段状となるように形成することにより、特殊な物性の樹脂層材料を用いなくても、半導体ウェハの反りを防止することができる。
また、スクライブライン以外での表面において積層した樹脂層の膜厚が反りの原因となるため、スクライブラインを除去しない構成と比べて積層した樹脂層の膜厚を厚くすることができる。即ち、１層あたりの樹脂層の膜厚を変えないとすると、樹脂層の積層させる層数を増やすことが可能となる。
また、同じ物性値の樹脂層を用いた場合には、スクライブラインを広くするだけでもウェハの反りの低減に寄与する。
さらに、ダイシング工程において、切断するのは半導体ウェハのみであり、樹脂層を切断する必要がなく、これにより特殊なブレードを選定する必要もなくなる。さらに、ダイシング時の半導体ウェハと樹脂層の剥がれが起きにくく、ブレードの送り速度調節などの不要となる。これにより高スループット化することができる。
【００３９】
本発明は上記の説明に限定されない。
例えば、実施形態の製造方法に記載はないが、積層した樹脂層とその界面に配線層を形成する工程において、下層の配線層と電気的に接続するように電子素子および／または半導体チップを埋め込んで形成してもよい。
また、実施形態においては、樹脂層を４層積層しているが、この層数に限定はなく、２層、３層、あるいは５層以上の積層体としてもよい。
また、半導体チップと上記の樹脂層の間に、必要に応じて、線膨張係数が両者の中間であるバッファ層を設けることができる。バッファ層は、例えば充填剤を充填したエポキシ樹脂層などから構成される。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【００４０】
本発明の半導体装置は、システムインパッケージ形態の半導体装置に適用することができる。
【００４１】
また、本発明の半導体装置の製造方法は、システムインパッケージ形態の半導体装置を製造するのに適用することができる。
【図面の簡単な説明】
【００４２】
【図１】図１は本発明の実施形態に係る半導体装置の断面図である。
【図２】図２（ａ）〜（ｃ）は本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３】図３（ａ）〜（ｃ）は本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【図４】図４（ａ）〜（ｃ）は本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【図５】図５（ａ）〜（ｃ）は本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【図６】図６（ａ）〜（ｃ）は本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【符号の説明】
【００４３】
１０…半導体ウェハ、１０ａ…半導体チップ、２０…第１樹脂層、２１…第２樹脂層、２２…第３樹脂層、２３…第４樹脂層、３０，３１…第１配線層、３２，３３…第２配線層、３４，３５…第３配線層
【図１】
2005101463.tif 000003
【図２】
2005101463.tif 000004
【図３】
2005101463.tif 000005
【図４】
2005101463.tif 000006
【図５】
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【図６】
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