(57)【要約】【課題】  パワーオンリセット回路部と定電流回路部とを備える構成において、スタンバイ電流のような定常的に消費される電流をより低減することが可能な回路装置を提供する。【解決手段】  パワーオンリセット回路部２２の動作電流設定用素子と定電流回路部３０の定電流設定用素子とをトランジスタ２７で共通化することで、回路装置２１において定常的に流れる電流量を低下させる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
電源電圧の状態に基づいてパワーオンリセット信号を論理回路部に出力するパワーオンリセット回路部と、
前記電源に基づいて一定電流を生成し、その電流をアナログ回路部に供給する定電流回路部とで構成され、
前記パワーオンリセット回路部において動作電流を供給する回路部分と、前記定電流回路部の一部とを共通化して構成したことを特徴とする回路装置。
【請求項２】
前記パワーオンリセット回路部において動作電流を供給する動作電流設定用素子と、
前記定電流回路部の定電流設定用素子とを共通化したことを特徴とする請求項１記載の回路装置。
【請求項３】
前記設定用素子をＰＮＰトランジスタで構成すると共に、
各回路素子をトレンチ分離構造によって形成したことを特徴とする請求項２記載の回路装置。
【請求項４】
前記パワーオンリセット信号の出力段を、ＮＰＮトランジスタで構成し、
前記ＮＰＮトランジスタのベース領域に蓄積された電荷を高速で放電させるため、前記ＮＰＮトランジスタのベース領域にエミッタが接続され、前記ＮＰＮトランジスタのエミッタ領域側にコレクタが接続される寄生ＰＮＰトランジスタを形成したことを特徴とする請求項３記載の回路装置。
【請求項５】
各回路素子は、ＣＭＯＳプロセスによって形成されると共に、
前記パワーオンリセット回路部においてリセット解除のしきい値を設定するための抵抗素子と、前記定電流回路部の定電流値を設定するための抵抗素子とをＣＭＯＳ素子を用いて構成したことを特徴とする請求項１又は２記載の回路装置。
【請求項６】
車両制御用ＥＣＵの一部として構成され、前記ＥＣＵを構成するＣＰＵに対して信号を出力するＩ／Ｏ回路に適用されることを特徴とする請求項１乃至５の何れかに記載の回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧状態に基づいてパワーオンリセット信号を論理回路部に出力するパワーオンリセット回路部と、前記電源に基づいて生成した一定電流をアナログ回路部に供給する定電流回路部とで構成される回路装置に関する。
【背景技術】
【０００２】
近年、環境問題は大きくクローズアップされるようになり、様々な技術分野において省資源を目的として省エネルギー化を進めることは必須の状況となっている。車載用の電子回路装置についても、事情は同じである。車両における電装品はシステムの大規模化が進行しており、制御ユニットの数が増加している。そのため、イグニッションスイッチがＯＦＦの場合における各制御ユニットのスタンバイ電流（暗電流,例えば、バックアップ用の電流など）が減少しない限りは、一車両当たりのスタンバイ電流は増加の一途をたどり、バッテリの消耗は激しくなる。
【０００３】
例えば、ＥＣＵ(Electronic Control Unit)を構成するようなマイクロコンピュータにおいては、ＲＡＭのデータをバックアップするための電源回路が必要だが、その電源回路自体についてもスタンバイ電流を低減させる必要がある。
ところで、バックアップ用の電源回路には、動作用電源が立ち上がった場合に、マイコンのＣＰＵや、その周辺回路としての論理回路を確実にリセットするため、パワ−オンリセット信号を生成して出力する回路を組み込むことが通常行われている。そのパワ−オンリセット回路は簡単なロジック回路で構成されることが多いが、そのロジック回路を確実に動作させるために当該回路専用のパワ−オンリセット回路が必要となることもある。また、その他に、アナログ回路を所定の動作状態に維持するため一定電流を供給する定電流回路も必要であるため、消費電流の低減はなかなか困難であった。
【０００４】
図１７は、パワ−オンリセット回路と定電流回路の一構成例を示す。パワ−オンリセット回路１を構成するＮＰＮトランジスタ２のコレクタは抵抗３を介して電源線４に接続されており、エミッタはグランド線５に接続されている。また、電源線４とグランド線５との間には、抵抗６及び７の直列回路が接続されており、両者の共通接続点はトランジスタ２のベースに接続されている。そして、トランジスタ２のコレクタがパワーオンリセット信号PORの出力端子となっている。尚、抵抗６とトランジスタ２のベースとの間には、電位調整のため１個以上のダイオードが介挿される場合もある。
【０００５】
斯様に構成されるパワ−オンリセット回路１は、電源電圧Ｖccがしきい値Ｖthを以下であればリセット信号をアクティブ（ハイ）に維持し、電源電圧Ｖccがしきい値Ｖthを超えた場合にリセット信号をインアクティブ（ロウ）にする。この場合、しきい値Ｖthは以下のように設定されている。
Ｖth＝ＶBE１／Ｒ２・Ｒ１＋ＶBE１
＝（Ｒ１＋Ｒ２）／Ｒ２・ＶBE１        ・・・（１）
但し、ＶBE１はトランジスタ１のベース−エミッタ間電圧、Ｒ１，Ｒ２は、抵抗６，７の抵抗値である。
【０００６】
一方、定電流回路８を構成するＮＰＮトランジスタ９のエミッタは、グランド線５に接続されており、コレクタは、抵抗１０を介して電源線４に接続されると共に、ＮＰＮトランジスタ１１のベース及びＰＮＰトランジスタ１２のコレクタ（マルチコレクタの一方）に接続されている。トランジスタ１２のエミッタは、電源線４に接続されており、コレクタ（マルチコレクタの他方）は、トランジスタ１１のコレクタ及びＰＮＰトランジスタ１３のベースに接続されている。トランジスタ１１のエミッタは、抵抗１４を介してグランド線５に接続されている。トランジスタ１３のエミッタは、抵抗１５を介してトランジスタ１２のベースに接続されており、コレクタはグランド線５に接続されている。
【０００７】
斯様に構成される定電流回路８において、トランジスタ１２のエミッタ−コレクタに流れる定電流Ｉは、以下のように設定される。
Ｉ＝ＶBE２／Ｒ３          ・・・（２）
但し、ＶBE２はトランジスタ９のベース−エミッタ間電圧、Ｒ３は抵抗１４の抵抗値である。斯様な定電流回路８の構成は、例えば特許文献１に開示されている。また、パワ−オンリセット回路１の構成が明確に開示されている文献について発見できなかったが、極めて一般的な回路であることは言うまでもない。
【特許文献１】特開平１１−１６１３４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そして、パワ−オンリセット回路１は、電源電圧Ｖccが定常的なレベルに達した後においても、トランジスタ２を介して電流（バイアス電流）が流れ続けることで、リセット信号をインアクティブ状態に維持するようになっている。また、定電流回路８についても、定電流Ｉを供給し続けるために、トランジスタ１２を介して電流を流し続ける構成である。この様に、各回路毎に夫々の動作状態を維持するため、電流を流し続けている。
【０００９】
本発明は上記事情に鑑みて成されたものであり、その目的は、パワーオンリセット回路部と定電流回路部とを備える構成において、スタンバイ電流のような定常的に消費される電流をより低減することが可能な回路装置を提供することにある。
【課題を解決するための手段】
【００１０】
請求項１記載の回路装置によれば、パワーオンリセット回路部において動作電流を供給する回路部分と、定電流回路部の一部とを共通化して構成する。具体的には、請求項２に記載したように、パワーオンリセット回路部において動作電流を供給する動作電流設定用素子と、定電流回路部の定電流設定用素子とを共通化する。即ち、両者の各部は、何れも所定の電流を流すことを目的とする構成部分であるから、両者を一体として構成することで定常的に流れる電流量を低下させることができる。
【００１１】
請求項３記載の回路装置によれば、共通化した設定用素子をＰＮＰトランジスタで構成する場合に、各回路素子をトレンチ分離構造によって形成する。即ち、ＰＮＰトランジスタをジャンクション分離によって構成すると、分離領域によって寄生ＰＮＰトランジスタが形成されてしまうため、そのトランジスタのｈFEに応じた電流が分離領域に流れ込むようになる。これに対して、トレンチ分離構造を採用すれば、寄生ＰＮＰトランジスタは形成されないので、無用な消費電流を抑制することができる。
【００１２】
請求項４記載の回路装置によれば、パワーオンリセット信号の出力段をＮＰＮトランジスタで構成すると共に寄生ＰＮＰトランジスタを形成するので、ＮＰＮトランジスタのベース領域に蓄積された電荷は、寄生ＰＮＰトランジスタを介してエミッタ側に高速で放電されるようになり、ＮＰＮトランジスタの動作速度を向上させることができる。
【００１３】
請求項５記載の回路装置によれば、パワーオンリセット回路部においてリセット解除のしきい値を設定するための抵抗素子と、定電流回路部の定電流値を設定するための抵抗素子とをＣＭＯＳ素子を用いて構成する。即ち、消費電流を低減するには抵抗値が高い抵抗が必要だが、そのような抵抗素子を拡散抵抗として形成すると素子面積が大きくなってしまう。これに対して、ＣＭＯＳ素子を用いて抵抗素子を形成すれば素子面積を小さくすることができる。
【００１４】
請求項６記載の回路装置によれば、車両制御用ＥＣＵを構成するＣＰＵに対して信号を出力するＩ／Ｏ回路に適用する。即ち、車両制御用ＥＣＵは、処理状態に応じて例えばスリープモードのような低消費電力モードに移行する場合があり、その低消費電力モード中においても、例えばモード解除時に対応するため、Ｉ／Ｏ回路の一部が所定の動作状態を維持するように定電流を供給し続ける必要がある。また、Ｉ／Ｏ回路が備えている論理回路部を、パワーオンリセットにより初期化する必要がある。そして、車両制御用ＥＣＵは、バッテリの消耗を抑制するため低消費電力化の要請が非常に強い。従って、本発明の回路装置を極めて有効に適用することができる。
【発明を実施するための最良の形態】
【００１５】
（第１実施例）
以下、本発明の第１実施例について図１乃至図４を参照して説明する。図１は、パワーオンリセット回路部と定電流回路部とを一体に構成してなる回路装置の電気的構成を示すものである。回路装置２１のパワーオンリセット回路部２２の構成について説明する。パワ−オンリセット回路２２を構成するＮＰＮトランジスタ２３のコレクタは抵抗２４を介して電源線２５に接続されており、エミッタはグランド線２６に接続されている。
【００１６】
また、電源線２５とグランド線２６との間には、ＰＮＰトランジスタ（動作電流設定用素子，定電流設定用素子）２７のエミッタ−コレクタを介して抵抗２８及び２９の直列回路が接続されており、両者の共通接続点はトランジスタ２３のベースに接続されている。また、トランジスタ２７のベース−コレクタ間は、直接接続されている。そして、トランジスタ２３のコレクタがパワーオンリセット信号の出力端子となっている。
【００１７】
一方、定電流回路部３０は、パワーオンリセット回路部２２を構成するトランジスタ２７，抵抗２８及び２９を共通の構成要素としている。そして、トランジスタ２７のベースには、ＰＮＰトランジスタ３１のベースが接続されており、そのトランジスタ３１のエミッタは電源線２５に接続され、コレクタは抵抗３２を介してグランド線２６に接続されている。そして、トランジスタ３１のコレクタが定電流Ｉの出力端子となっている。即ち、トランジスタ２７と３１とでカレントミラー回路が構成されている。
【００１８】
以上のように構成されるパワーオンリセット回路部２２によれば、リセット解除のしきい値電圧Ｖthは、（３）式のようになる。
Ｖth＝ＶBE３／Ｒ５・Ｒ４＋ＶBE３＋ＶBE４      ・・・（３）
但し、ＶBE３，ＶBE４はトランジスタ２３，２２のベース−エミッタ間電圧、Ｒ４，Ｒ５は抵抗２８，２９の抵抗値である。ここで、ＶBE３＝ＶBE４＝ＶBEであれば、
Ｖth＝（Ｒ４＋２・Ｒ５）／Ｒ５・ＶBE          ・・・（４）
となる。
【００１９】
一方、定電流回路部３０によって流れる定電流Ｉは、
Ｉ＝（Ｖcc−ＶBE４−ＶBE３）／Ｒ４
＝（Ｖcc−２・ＶBE）／Ｒ４                      ・・・（５）
となる。従って、回路動作としては従来のパワーオンリセット回路１、定電流回路８と同様である。
そして、電源電圧Ｖccがしきい値電圧Ｖthを超えてリセット信号がインアクティブになると、パワーオンリセット回路部２２においては、トランジスタ２７、抵抗２８及び２９並びにトランジスタ２３に動作電流が流れ続ける。また、その動作電流は、定電流回路部３０が定電流Ｉを供給し続けるために流す必要がある電流でもある。
【００２０】
次に、図２は、ＰＮＰトランジスタ２７の半導体的構造を模式的に示すものである。本実施例では、ＰＮＰトランジスタ２７をトレンチ分離構造で形成している。即ち、ＳＯＩ(Silicon On Insulator)基板において埋め込み酸化膜４１に達する溝４２を形成し、その溝に酸化膜を形成した後ポリシリコン４３を埋め込むことでトランジスタ２７の素子形成領域が設けられている。そして、低濃度シリコン半導体層４４（Ｎ−）内に、Ｐ＋のコレクタ領域４５，エミッタ領域４６，Ｎ＋のベース領域４７を形成する。
【００２１】
尚、図３には、比較のため、ＰＮＰトランジスタをジャンクション（ＰＮ接合）分離で形成した場合の例を示す。この場合、コレクタ領域４５とベース領域４７に、アイソレーション用のＰ＋領域４８が加わることで、寄生ＰＮＰトランジスタ４９が形成されてしまう。すると、トランジスタ４９のｈFEに依存した電流がＰ＋領域４８に流れ込んでしまうため、消費電流の低減効果が十分に得られない。
これに対して、図２に示すトレンチ分離構造によれば、Ｐ＋領域４８が存在せず寄生ＰＮＰトランジスタは形成されない。従って、消費電流がより抑制される。
【００２２】
また、図４は、パワーオンリセット信号の出力段に配置されるＮＰＮトランジスタ２３の半導体的構造を模式的に示すものである。勿論、ＮＰＮトランジスタ２３もトレンチ分離構造で形成されている。図２と同様に設けられた素子形成領域において、Ｐ＋のベース領域５０、Ｎ＋のコレクタ領域５１が形成され、ベース領域５０の内部にＮ＋のエミッタ領域５２が形成されている。そして、これらとは別にＰ＋領域５３を形成することで、ベース領域５０、コレクタ領域５１、Ｐ＋領域５３により寄生ＰＮＰトランジスタ５４を意図的に形成している。
この寄生ＰＮＰトランジスタ５４を形成することで、ＮＰＮトランジスタ２３のベース領域に蓄積された電荷を、トランジスタ５４のエミッタ−コレクタを介してトランジスタ２３のエミッタ側に高速に抜くことが可能となる。即ち、トランジスタ２３を高速に遮断することができる。
【００２３】
以上のように本実施例によれば、パワーオンリセット回路部２２において動作電流を供給する回路部分と、定電流回路部３０の一部とを共通化して回路装置２１を構成した。具体的には、パワーオンリセット回路部２２の動作電流設定用素子と定電流回路部３０の定電流設定用素子とをトランジスタ２７で共通化したことで、回路装置２１において定常的に流れる電流量を低下させることができる。
【００２４】
そして、ＰＮＰトランジスタ２７をトレンチ分離構造によって形成したので、寄生ＰＮＰトランジスタ４９が形成されることを回避して、無用な消費電流を抑制することができる。また、パワーオンリセット信号の出力段をＮＰＮトランジスタ２３で構成し、Ｐ＋領域５３を追加形成することで寄生ＰＮＰトランジスタ５４を形成したので、ＮＰＮトランジスタ２３の動作速度を向上させることができる。
【００２５】
（第２実施例）
図５は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第２実施例は、第１実施例における回路装置１と機能的に同一の回路装置５５を、ＣＭＯＳプロセスで形成したものである。
【００２６】
即ち、第１実施例におけるＮＰＮトランジスタ２３、ＰＮＰトランジスタ２７及び３１を、夫々ＮチャネルＭＯＳＦＥＴ５６，ＰチャネルＭＯＳＦＥＴ（動作電流設定用素子，定電流設定用素子）５７及び５８に置き換えている。尚、しきい値電圧Ｖth、定電流Ｉについての（４）、（５）式については、エミッタ−コレクタ間電圧ＶBEがＦＥＴのしきい値電圧ＶTに置き換わることになる。以上のように構成された第２実施例によれば、第１実施例と同様の作用効果が得られる。
【００２７】
（第３実施例）
図６は本発明の第３実施例を示すものであり、第２実施例と異なる部分についてのみ説明する。第３実施例の回路装置５９は、第２実施例における抵抗２４，２８，２９，３２に代えて、ＮチャネルＭＯＳＦＥＴ６０，６１，６２，６３のオン抵抗を利用した、所謂負荷ＭＯＳで形成したものである。
【００２８】
以上のように構成された第３実施例によれば、パワーオンリセット回路部５９Ａにおいてリセット解除のしきい値を設定するための抵抗素子と、定電流回路部５９Ｂの定電流値を設定するための抵抗素子とをＮチャネルＭＯＳＦＥＴ６０，６１，６２，６３による負荷ＭＯＳで構成したので、消費電流を抑制するために必要な高い抵抗値の抵抗素子を拡散抵抗として形成する場合に比較して、素子面積を非常に小さくすることができる。また、例えば、ＦＥＴ６１，６２の抵抗値を等しく設定する場合、それらの負荷ＭＯＳのペア性を取ることで抵抗比を高精度に設定できるので、検出電圧の精度を向上させることができる。
【００２９】
（第４実施例）
図７は本発明の第４実施例を示すものであり、第１実施例と異なる部分についてのみ説明する。第４実施例の回路装置６４は、トランジスタ２３のベースとグランド線２６との間に、コンデンサ６５を配置したものである。斯様に構成された第４実施例によれば、コンデンサ６５の容量を適宜選択することで、必要なリセット時間を確保することが可能となる。従って、電源ＶCCの立ち上がりが非常に急峻である場合でも、リセットを確実にかけることができる。
【００３０】
（第５実施例）
図８は本発明の第５実施例を示すものであり、第１実施例と異なる部分についてのみ説明する。第５実施例の回路装置６６は、トランジスタ２７のベースとグランド線２６との間に、抵抗６７及びＰＮＰトランジスタ６８を配置したものである。即ち、トランジスタ２７のベース−コレクタ間の接続は断たれており、トランジスタ６８のエミッタは、抵抗６７を介してトランジスタ２７のベースに接続され、コレクタはグランド線２６に、ベースはトランジスタ２７のコレクタに接続されている。
これらの抵抗６７及びトランジスタ６８は、定電流回路部６６Ｂのベース電流補正用として設けられており、トランジスタ２７のｈFEの影響による特性ずれを少なくすることができる。更に、トランジスタ２７，３１のエミッタ側に別途抵抗を挿入すれば、ＶBEのバラつきを吸収することもできる。
【００３１】
（第６〜第１０実施例）
図９乃至図１３は本発明の第６〜第１０実施例を示すものである。これらの実施例は第１〜第５実施例に対応するもので、パワーオンリセット信号の出力論理を逆に（即ちロウアクティブに）すると共に、定電流回路部をシンク構成としたものである。例えば図９に示す第６実施例の回路装置６９は、第１実施例では電源線２５側に配置されていたＮＰＮトランジスタ２２，３０に代えて、グランド線２６側にＮＰＮトランジスタ７０（動作電流設定用素子，定電流設定用素子），７１が配置されている。また、ＮＰＮトランジスタ２３に代えて、電源線２５側にＰＮＰトランジスタ７２が配置されており、トランジスタ７２のコレクタがパワーオンリセット信号の出力端子となり、トランジスタ７１のコレクタが定電流出力端子となっている。
【００３２】
そして、図１０に示す第７実施例の回路装置７３は、第６実施例のトランジスタ７０，７１，７２を，ＭＯＳＦＥＴ７４（動作電流設定用素子，定電流設定用素子），７５，７６に置き換えたもので、図１１に示す第８実施例の回路装置７７は、回路装置７３の抵抗２４，２８，２９，３２を，負荷ＭＯＳとしてのＭＯＳＦＥＴ７８，７９，８０，８１に置き換えたものである。
【００３３】
また、図１２に示す第９実施例の回路装置８２は、第６実施例の電源線２５とトランジスタ７２との間にコンデンサ８３を設けたもので、図１３に示す第１０実施例の回路装置８４は、第６実施例の電源線２５とトランジスタ７０のベースとの間に、抵抗８５及びＮＰＮトランジスタ８６を設けたものである。
以上のように構成された第６〜第１０実施例によれば、第１〜第５実施例と同様の効果が得られる。
【００３４】
（第１１，第１２実施例）
図１４，図１５は本発明の第１１，第１２実施例であり、第１〜第１０実施例に示した回路装置の応用例を示すものである。例えば、図１４に示す第１１実施例では、回路装置２１は、論理回路（論理回路部）８８にパワーオンリセット（ＰＯＲ）信号を出力し、また、定電流回路部３０のトランジスタ３１がアナログ回路（アナログ回路部）８９の一部として組み込まれている。論理回路８８において演算された結果の出力信号はアナログ回路８９に与えられ、外部に出力されるようになっている。
【００３５】
また、図１５に示す第１２実施例は、ＭＯＳＦＥＴで構成される回路装置５５を度応用の機能をなす論理回路（論理回路部）９０，アナログ回路（アナログ回路部）９１に応用した場合を示す。尚、これらの構成例におけるアナログ回路については、その他、インバータ出力やバッファ出力構成であっても良い。また、論理回路はバイポーラロジックやＣＭＯＳロジック、ＩＩＬであっても良い。
【００３６】
（第１３実施例）
図１６は本発明の第１３実施例であり、第１〜第１０実施例に示した回路装置のより具体的な応用例を示すものである。図１６は、車両において車内ＬＡＮを用いた通信に使用されるトランシーバ回路の構成を示す機能ブロック図である。このトランシーバ回路は、車両制御用ＥＣＵの一部として構成されている。バッテリ電源＋Ｂは、低電圧カット回路９２を介して制御用電源５Ｖを生成するための定電圧回路９３に供給されている。そして、定電圧回路９３より出力される電圧は、例えば第１実施例における回路装置２１やその他の各構成要素に供給されている。
【００３７】
回路装置２１によって出力されるパワーオンリセット信号PORは、タイマ回路（論理回路部）９４に与えられている。タイマ回路９４は、２つのウェイクアップ回路９５，９６の何れかによってウェイクアップ信号が出力された場合に起動されるタイマであり、パワーオンリセット信号により内部のロジックがリセットされるようになっている。また、回路装置２１によって供給される定電流は、これら２つのウェイクアップ回路（アナログ回路部）９５，９６に供給されている。
【００３８】
外部スイッチウェイクアップ回路９５は、例えばユーザにより図示しないウェイクアップスイッチが操作された場合にウェイクアップ信号を出力するものであり、ＬＩＮバスウェイクアップ回路９６は、車内ＬＡＮ規格の１種であるＬＩＮバスを介してデータを受信した場合にウェイクアップ信号を出力するように構成されている。
タイマ回路９４は、ウェイクアップ信号がアクティブになるとカウント動作を開始し、所定時間を計時するとＩＮＨ（インヒビット）出力回路９７にカウントアップ信号を出力する。そして、ＩＮＨ出力回路９７は、そのカウントアップ信号を受けて、例えば図示しない車両制御用ＥＣＵを構成するＣＰＵに対してＩＮＨ信号を出力する。ＣＰＵは、ＩＮＨ信号がアクティブになるか否かを割り込み若しくはポーリングにより監視しており、ＩＮＨ信号がアクティブになると、台形波生成回路９８にイネーブル信号ＥＮを出力する。即ち、このトランシーバ回路は、前記ＣＰＵの周辺回路として構成されている。
【００３９】
台形波生成回路９８は、ＣＰＵより送信されたシリアルデータＴＸを受信すると、不要輻射レベルを低減するため、そのシリアルデータの波形に基づく台形波信号を生成してドライバ回路９９に出力する。そして、ドライバ回路９９は、その台形波信号をＬＩＮバスに出力するようになっている。過熱保護・過電流制限回路１００は、ドライバ回路９９が過熱状態若しくは過電流状態に陥っているか否かをモニタして、それらの状態が検出されるとドライバ回路９９の動作に制限をかけて保護するものである。
一方、ＬＩＮバスを介して受信したデータは、前述したＬＩＮバスウェイクアップ回路９６及びレシーバ回路１０１に与えられる。そして、レシーバ回路１０１は、その受信データに応じてＣＰＵにシリアルデータＲＸを送信するようになっている。
【００４０】
以上のように構成されるトランシーバ回路（Ｉ／Ｏ回路）１０２においては、スリープ時（この場合、タイマ回路９４及び台形波生成回路９８の動作が停止している状態）でも、ウェイクアップ回路９５，９６はウェイクアップ要因の発生に備えて動作している必要があるため、回路装置２１より動作電流を供給している。そして、タイマ回路９４は、バッテリ電源＋Ｂが投入された場合にはリセットされなければ、正確なカウント動作が保障されない。従って、回路装置２１を適用する共に、トランシーバ回路１０２全体を第１実施例で述べたようにトレンチ分離構造の半導体集積回路として構成することで、耐ノイズ性に優れたシステムを構成することが可能となる。
【００４１】
以上のように第１３実施例によれば、回路装置２１を、ＬＩＮバスを介して送受信されるデータについて、車両制御用ＥＣＵを構成するＣＰＵとの間でシリアルデータを送受信するトランシーバ回路１０２に適用した。即ち、車両制御用ＥＣＵは、バッテリの消耗を抑制するため低消費電力化の要請が非常に強いので、本発明の回路装置２１を極めて有効に適用することができる。
【００４２】
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
定電流の供給をソースタイプで行うと共に、パワーオンリセット信号をロウアクティブで出力する必要がある場合には、第１〜第５実施例の構成において、パワーオンリセット信号の出力段に論理反転用の素子を追加すれば良い。
【００４３】
第１１〜第１３実施例に適用する回路装置は、周辺の設計仕様に応じて第１〜第１０実施例における回路装置を適宜選択して適用すれば良い。
車両制御用ＥＣＵに限ることなく、電源投入時にリセットされる必要がある論理回路と、所定レベルの動作電流を供給し続ける必要があるアナログ回路などを備える構成であれば、広く適用することができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１実施例であり、回路装置の電気的構成を示す図
【図２】ＰＮＰトランジスタの半導体的構造を模式的に示す図
【図３】ＰＮＰトランジスタをジャンクション分離で形成した場合の図２相当図
【図４】リセット信号の出力段に配置されるＮＰＮトランジスタについての図２相当図
【図５】本発明の第２実施例を示す図１相当図
【図６】本発明の第３実施例を示す図１相当図
【図７】本発明の第４実施例を示す図１相当図
【図８】本発明の第５実施例を示す図１相当図
【図９】本発明の第６実施例を示す図１相当図
【図１０】本発明の第７実施例を示す図１相当図
【図１１】本発明の第８実施例を示す図１相当図
【図１２】本発明の第９実施例を示す図１相当図
【図１３】本発明の第１０実施例を示す図１相当図
【図１４】本発明の第１１実施例であり、上記実施例に示した回路装置の応用例を示す機能ブロック図（その１）
【図１５】本発明の第１２実施例を示す図１４相当図（その２）
【図１６】本発明の第１３実施例であり、上記実施例に示した回路装置を車両用トランシーバ回路に応用した場合の電気的構成を示す機能ブロック図
【図１７】従来技術を示す図１相当図
【符号の説明】
【００４５】
図面中、２１は、回路装置、２２はパワーオンリセット回路部、２７はＰＮＰトランジスタ（動作電流設定用素子，定電流設定用素子）、３０は定電流回路部、５４は寄生ＰＮＰトランジスタ、５５は回路装置、５７はＰチャネルＭＯＳＦＥＴ（動作電流設定用素子，定電流設定用素子）、５９は回路装置、６０〜６３はＮチャネルＭＯＳＦＥＴ、６４，６６は回路装置、７０はＮＰＮトランジスタ（動作電流設定用素子，定電流設定用素子）、７３は回路装置、７４はＮチャネルＭＯＳＦＥＴ（動作電流設定用素子，定電流設定用素子）、８２，８４は回路装置、８８は論理回路（論理回路部）、８９はアナログ回路（アナログ回路部）、９０は論理回路（論理回路部）、９１はアナログ回路（アナログ回路部）、９４はタイマ回路（論理回路部）、９５，９６はウェイクアップ回路（アナログ回路部）、１０２はトランシーバ回路（Ｉ／Ｏ回路）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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