(57)【要約】【課題】ＳＩＰ構造パッケージ内部のチップ個別の動作電流を測定する。【解決手段】パッケージ外部と信号のやりとりを行う第１のチップ１と、第１のチップとパッケージ内部で接続される第２のチップ２を含み、第１のチップは第２のチップが有するすべての信号端子に信号を供給するインターフェース回路６Ａ、６Ｂを備え、インターフェース回路は制御信号により停止可能に動作が制御される。【選択図】  図１
2005109086.tif 000002
【特許請求の範囲】
【請求項１】
複数個のチップを同一のパッケージ内に実装して、前記複数個のチップ間の接続をワイヤまたはバンプにて行う半導体装置であって、
前記複数個のチップはパッケージ外部と信号のやりとりを行う第１のチップと、前記第１のチップとパッケージ内部で接続される第２のチップを含み、前記第１のチップは前記第２のチップが有するすべての信号端子に信号を供給するインターフェース回路を備え、前記インターフェース回路は制御信号により停止可能に動作が制御される半導体装置。
【請求項２】
前記第１のチップに外部から信号を供給する外部信号端子の一部と、前記第２のチップに信号を供給する前記第１のチップの内部信号端子とを接続する前記制御信号により導通するスイッチ素子を備える請求項１記載の半導体装置。
【請求項３】
複数個のチップを同一のパッケージ内に実装して、前記複数個のチップ間の接続をワイヤまたはバンプにて行う半導体装置であって、
前記複数個のチップはパッケージ外部と信号のやりとりを行う第１のチップと、前記第１のチップとパッケージ内部で接続される第２のチップを含み、
さらに、前記第１のチップに第１のスイッチ素子を介して電源を供給する第１の電源線と、前記第２のチップに第２のスイッチ素子を介して電源を供給する第２の電源線とを備える半導体装置。
【請求項４】
前記電源により作動して前記第１および第２のスイッチを制御する制御回路を備える請求項３記載の半導体装置。
【請求項５】
複数個のチップを同一のパッケージ内に実装して、前記複数個のチップ間の接続をワイヤまたはバンプにて行う半導体装置であって、
前記複数個のチップはパッケージ外部と信号のやりとりを行う第１のチップと、前記第１のチップとパッケージ内部で接続される第２のチップを含み、
さらに、前記第１のチップから前記第２のチップに入力される信号を取り込む第１のフリップフロップと、前記第２のチップから出力される信号を取り込む第２のフリップフロップと、前記第１および第２のフリップフロップの出力をパッケージ外部へ出力する端子とを備える半導体装置。
【請求項６】
複数個のチップを同一のパッケージ内に実装して、前記複数個のチップ間の接続をワイヤまたはバンプにて行う半導体装置であって、
前記複数個のチップはパッケージ外部と信号のやりとりを行う第１のチップと、前記第１のチップとパッケージ内部で接続される第２のチップを含み、
さらに、前記第１のチップから前記第２のチップに入力される信号を取り込む第１のフリップフロップと、前記第２のチップから出力される信号を前記第１のフリップフロップと異なるタイミングで取り込む第２のフリップフロップと、前記第１および第２のフリップフロップの出力を論理演算する論理素子と、前記論理素子の出力をパッケージ外部へ出力する端子とを備える半導体装置。
【請求項７】
前記第１のフリップフロップに供給されるクロック信号を遅延して前記第２のフロップフロップに供給する遅延回路を備える請求項６記載の半導体装置。
【請求項８】
前記遅延回路は、遅延時間を外部より調整できる請求項７記載の半導体装置。
【請求項９】
複数個のチップを同一のパッケージ内に実装して、前記複数個のチップ間の接続をワイヤまたはバンプにて行う半導体装置であって、
前記複数個のチップはパッケージ外部と信号のやりとりを行う第１のチップと、前記第１のチップとパッケージ内部で接続される第２のチップを含み、
さらに、前記第１のチップから前記第２のチップに入力される信号の遷移を検出する信号遷移検出回路と、前記第２のチップから出力される信号を前記信号遷移検出回路の出力タイミングで取り込むフリップフロップと、前記フリップフロップの出力をパッケージ外部へ出力する端子とを備える半導体装置。
【請求項１０】
前記信号遷移検出回路の出力を外部からの調整により任意の時間、遅延可能な遅延回路を備える請求項９記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数個のチップを同一のパッケージ内に実装して、チップ間を相互接続した半導体装置に関する。
【背景技術】
【０００２】
近年、ＬＳＩの大規模化、プロセスの複雑化に伴い、複数個のチップを同一パッケージ内に実装してシステムＬＳＩを構成するシステム・イン・パッケージ（以下、ＳＩＰ）構造のＬＳＩが増加している。その具体構成例は、例えば、特許文献１に示されるように、チップの上に別のチップを積層して、２つのチップ間の接続はワイヤボンディングにておこなわれている。このようにして、２チップで１つのＬＳＩを構成している。
【０００３】
また、従来、ＳＩＰ構造のＬＳＩにおいては、特許文献２にみられるように、同一パッケージ内のチップ間の接続を確認するための手法に関しては、チップ間接続部にテスト用レジスタなどを具備させ、リーク電流を測定して、チップ間の接続検査をしている。
【特許文献１】特開２００１−２６７４８８号公報（第２０頁、第１図）
【特許文献２】特開２００２−１３１４００号公報（第１３頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら背景技術のようなＳＩＰ構造のＬＳＩでは、実装後にチップ間の接続を確認するだけでなく、チップ間のアクセス時間等の遅延特性、チップ間接続部で消費される電流、さらにはチップごとの静止電流を確認する手法も重要である。また、市場に出荷した後、信頼性上の問題でデバイスの特性、実装の特性が変化する可能性がある。たとえば、チップ間接続部の抵抗が上昇したり、内蔵するメモリチップのアクセス特性が劣化する可能性がある。
【０００５】
このような場合には、ＳＩＰ構造のＬＳＩを不良解析して原因特定する必要があり、ＳＩＰ構造内部の個々のチップの特性を評価する必要がある。従来の構成では、チップ個別の特性、チップ間の特性を評価することは困難であった。
【０００６】
例えば、図１３に示すように、第１のチップ１と第２のチップ２を同一パッケージ内でワイヤにて接続したＬＳＩにおいて、電源のＶＤＤ端子は通常ピン数の制限により第１のチップ１と第２のチップ２とでは共通に接続されている。この構成にて第２のチップ２の動作電流を測定する場合、ＬＳＩ外部から第１のチップ１に具備されるインターフェース回路６Ａ、６Ｂを介して第２のチップ２を制御して動作電流を評価する。この場合、インターフェース回路６Ａ、６Ｂで消費する電流（Ｉ１＋Ｉ２＋Ｉ５）が、第２のチップ２で消費される動作電流（Ｉ３＋Ｉ４）に重畳され（結果としてＩＣＣ＝Ｉ１＋Ｉ２＋Ｉ３＋Ｉ４＋Ｉ５）、第２のチップのみで消費される動作電流（Ｉ３＋Ｉ４）を知ることができない。
【０００７】
図１３において、第１のチップ１上には、外部パッドとして制御端子３Ａ、アドレス端子３Ｂ、出力端子３ＣおよびＶＤＤ端子（電源端子）３Ｄが設けられ、さらに第１のチップ１上の第２のチップ２周辺に内部パッド４Ａ、４Ｂ、４Ｃが設けられている。また、第２のチップ２上には内部パッド４Ａ、４Ｂ、４Ｃ、４Ｄにそれぞれワイヤを介して接続された内部パッド５Ａ、５Ｂ、５Ｃ、５Ｄが設けられている。
【０００８】
また、ＳＩＰ構造のパッケージ内部でチップ間接続をする場合、チップ間の信号の送受信の負荷条件が不明確である。メモリの場合だと、アクセス時間、消費電流などの特性値は出力の負荷容量に大きく依存しており、単体の仕様上も、テスト条件の記載では出力負荷が３０ｐＦ〜５０ｐＦの容量であるが、ＳＩＰ構造では、約数ｐＦの容量で正確なアクセス時間、消費電流などの特性値を評価することは困難である。
【０００９】
本発明は、上記課題に鑑みてなされたものであり、ＳＩＰ構造パッケージ内部のチップ個別の動作電流を測定する手段を提供する。また、チップ個別の静止電流を測定する手段を提供する。また、パッケージ内部のチップ間接続部での実負荷状態でのアクセス時間を測定する手段を提供する。
【課題を解決するための手段】
【００１０】
前記目的を達成するために、本発明の第１の半導体装置は、複数個のチップを同一のパッケージ内に実装して、前記複数個のチップ間の接続をワイヤまたはバンプにて行う半導体装置であって、前記複数個のチップはパッケージ外部と信号のやりとりを行う第１のチップと、前記第１のチップとパッケージ内部で接続される第２のチップを含み、前記第１のチップは前記第２のチップが有するすべての信号端子に信号を供給するインターフェース回路を備え、前記インターフェース回路は制御信号により停止可能に動作が制御されるものである。
【００１１】
前記第１の半導体装置によれば、インターフェース回路の動作を制御信号により制御することができるため、インターフェース回路の動作の一部または全部を停止させれば第１のチップと第２のチップとの切り分けが可能となり、チップ個別の動作電流やチップ間接続部の動作電流を測定することができる。
【００１２】
本発明の第２の半導体装置は、第１の半導体装置において、前記第１のチップに外部から信号を供給する外部信号端子の一部と、前記第２のチップに信号を供給する前記第１のチップの内部信号端子とを接続する前記制御信号により導通するスイッチ素子を備えるものである。
【００１３】
前記第２の半導体装置によれば、動作電流を測定するためにインターフェース回路の動作を制御する制御信号により導通するスイッチ素子を備えることで、スイッチ素子の導通による一回の動作電流測定の設定により、チップ個別の動作電流やチップ間接続部の動作電流を測定することができる。
【００１４】
本発明の第３の半導体装置は、複数個のチップを同一のパッケージ内に実装して、前記複数個のチップ間の接続をワイヤまたはバンプにて行う半導体装置であって、前記複数個のチップはパッケージ外部と信号のやりとりを行う第１のチップと、前記第１のチップとパッケージ内部で接続される第２のチップを含み、さらに、前記第１のチップに第１のスイッチ素子を介して電源を供給する第１の電源線と、前記第２のチップに第２のスイッチ素子を介して電源を供給する第２の電源線とを備える。
【００１５】
前記第３の半導体装置によれば、各チップごとに電源線を独立させることで、チップ個別の静止電流を測定することができる。
【００１６】
本発明の第４の半導体装置は、複数個のチップを同一のパッケージ内に実装して、前記複数個のチップ間の接続をワイヤまたはバンプにて行う半導体装置であって、前記複数個のチップはパッケージ外部と信号のやりとりを行う第１のチップと、前記第１のチップとパッケージ内部で接続される第２のチップを含み、さらに、前記第１のチップから前記第２のチップに入力される信号を取り込む第１のフリップフロップと、前記第２のチップから出力される信号を取り込む第２のフリップフロップと、前記第１および第２のフリップフロップの出力をパッケージ外部へ出力する端子とを備える。
【００１７】
前記第４の半導体装置によれば、第１のチップから第２のチップに入力される信号を取り込む第１のフリップフロップと、第２のチップから出力される信号を取り込む第２のフリップフロップとを設け、第１および第２のフリップフロップの出力をパッケージ外部へ出力させることで、チップ間信号の遅延状態をモニターすることができ、パッケージ内部のチップ間接続部での実負荷状態でのアクセス時間を測定することができる。
【００１８】
本発明の第５の半導体装置は、複数個のチップを同一のパッケージ内に実装して、前記複数個のチップ間の接続をワイヤまたはバンプにて行う半導体装置であって、前記複数個のチップはパッケージ外部と信号のやりとりを行う第１のチップと、前記第１のチップとパッケージ内部で接続される第２のチップを含み、さらに、前記第１のチップから前記第２のチップに入力される信号を取り込む第１のフリップフロップと、前記第２のチップから出力される信号を前記第１のフリップフロップと異なるタイミングで取り込む第２のフリップフロップと、前記第１および第２のフリップフロップの出力を論理演算する論理素子と、前記論理素子の出力をパッケージ外部へ出力する端子とを備える。
【００１９】
前記第５の半導体装置によれば、第１のチップから第２のチップに入力される信号を取り込む第１のフリップフロップと、第２のチップから出力される信号を第１のフリップフロップと異なるタイミングで取り込む第２のフリップフロップとを備えることにより、第２のチップへの入力信号の取り込みタイミングと第２のチップからの出力タイミングをそれぞれ独立に制御することで、チップ間信号のモニターに際して２回のアクセス時間測定が不要となり、１回の測定で第１のチップから第２のチップに対するアクセス時間の測定が可能となる。また、論理素子により各フリップフロックの出力を集約することで、外部ピン数を増加させることなく、１つの端子でパッケージ内部のアクセス時間をモニターすることができる。
【００２０】
本発明の第６の半導体装置は、第５の半導体装置において、前記第１のフリップフロップに供給されるクロック信号を遅延して前記第２のフロップフロップに供給する遅延回路を備える。
【００２１】
前記第６の半導体装置によれば、第１のフリップフロップに供給されるクロック信号を遅延回路で遅延させて第２のフリップフロップに供給することで、クロックの共有が可能となり、クロックを供給するための外部ピン数を削減することができる。
【００２２】
本発明の第７の半導体装置は、複数個のチップを同一のパッケージ内に実装して、前記複数個のチップ間の接続をワイヤまたはバンプにて行う半導体装置であって、前記複数個のチップはパッケージ外部と信号のやりとりを行う第１のチップと、前記第１のチップとパッケージ内部で接続される第２のチップを含み、さらに、前記第１のチップから前記第２のチップに入力される信号の遷移を検出する信号遷移検出回路と、前記第２のチップから出力される信号を前記信号遷移検出回路の出力タイミングで取り込むフリップフロップと、前記フリップフロップの出力をパッケージ外部へ出力する端子とを備える。
【００２３】
前記第７の半導体装置によれば、第１のチップから第２のチップに入力される信号の遷移を検出する信号遷移検出回路と、第２のチップから出力される信号を前記遷移検出回路の出力タイミングで取り込むフリップフロップとを備え、フリップフロップの出力をパッケージ外部へ出力させることで、チップ間信号のモニターに際して２回のアクセス時間測定が不要となり、１回の測定で第１のチップから第２のチップに対するアクセス時間の測定が可能となる。また、第１のチップから第２のチップに入力される信号の遷移レベルが変化するタイミングで第２のチップから出力される信号を取り込むことで、外部から信号を走査することなく、外部ピン数を増加させずに、１つの端子でパッケージ内部のアクセス時間をモニターすることができる。
【発明の効果】
【００２４】
本発明によれば、インターフェース回路の動作を制御信号により制御することができるため、インターフェース回路の動作の一部または全部を停止させれば第１のチップと第２のチップとの切り分けが可能となり、チップ個別の動作電流やチップ間接続部の動作電流を測定することができる。また、各チップごとに電源線を独立させることで、チップ個別の静止電流を測定することができる。また、第１のチップから第２のチップに入力される信号を取り込む第１のフリップフロップと、第２のチップから出力される信号を取り込む第２のフリップフロップとを設け、第１および第２のフリップフロップの出力をパッケージ外部へ出力させることで、チップ間信号の遅延状態をモニターすることができ、パッケージ内部のチップ間接続部での実負荷状態でのアクセス時間を測定することができる。これにより、不良が生じた場合の原因特定に有用である。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態について、図面を参照して説明する。
（第１の実施形態）
図１は本発明の第１の実施形態にかかる半導体装置を示すブロック図である。この半導体装置は、第１のチップ１と第２のチップ２とをワイヤにて接続し、同一のパッケージ内に実装したものである。第１のチップ１にはパッケージ外部との信号のやりとりをする制御端子３Ａ、アドレス端子３Ｂ、出力端子３Ｃ、電源端子３Ｄが外部パッドとして設けられている。
【００２６】
一方、第２のチップ２はパッケージ外部との信号のやりとりがなく、第１のチップ１と第２のチップ２との間でワイヤを介して信号等のやりとりをする第１のチップ１の内部パッド４Ａ、４Ｂ、４Ｃと第２のチップ２の内部パッド５Ａ、５Ｂ、５Ｃとが設けられている。第２のチップ２には電源端子３Ｄにワイヤを介して接続された電源端子である内部パッド５Ｄが設けられている。なお、各内部パッド４Ａ、４Ｂ、４Ｃとこれらに対応する内部パッド５Ａ、５Ｂ、５Ｃとはそれぞれワイヤを介して接続されている。
【００２７】
図１の例では、第１のチップ１の内部パッド４Ａ、４Ｂ、４Ｃと第２チップ２の内部パッド５Ａ、５Ｂ、５Ｃとがワイヤにて接続されている例を示しているが、ワイヤでなく、バンプを介して第１のチップ１と第２のチップ２が接続される場合でも、本発明に適用できる。
【００２８】
第２のチップ２はメモリ素子を想定しており、第１のチップ１にパッケージ外部との信号のやりとりをするインターフェース回路６Ａ、６Ｂを有する。前述のように第２のチップ２はパッケージ外部から直接信号をやりとりすることはなく、第２のチップ２は第１のチップ１より内部パッド４Ａ、５Ａおよび４Ｂ、５Ｂを介して制御信号、アドレス信号を受信して、データ出力であるＤＱ信号を、図１には図示していないが、内部パッド５Ｃ、４Ｃを介して第１のチップ１内部の制御回路、ＣＰＵなどのロジック回路に送信する。
【００２９】
通常、図１に示すような構成のチップにおいては、パッケージに組み立て後のチップ検査において、外部からモニターできない第２のチップ２を検査できるように、第２のチップ２のそれぞれの端子に対して、第１のチップ１に具備されるインターフェース回路６Ａ、６Ｂを介して信号が送信、受信できるようになっている。また、第１のチップ１上には動作電流測定時にインターフェース回路６Ａ、６Ｂの動作を一部または全部停止させる制御回路７が設けられている。
【００３０】
このような構成においてパッケージ外部からの動作電流を測定する際、前述のように、従来は、第１のチップ１と第２のチップ２の動作電流の切り分けが困難であった。このような課題を解決するために、本実施形態では、動作電流を測定する動作モードにおいて、インターフェース回路６Ａ、６Ｂの動作を一部または、全部停止させることを特徴とする。このインターフェース回路６Ａ、６Ｂの停止制御は、図１に示すように、動作電流測定時に制御回路から第２のチップ２の入力側および出力側にインターフェース回路６Ａ、６Ｂの入力側停止信号８Ａ、出力側停止信号８Ｂを送信して行う。なお、図示していないが、第１のチップ１の制御端子３Ａから直接停止信号を送信してもかまわない。
【００３１】
動作電流の測定についてさらに説明する。図１の例では、第２のチップ２としてメモリチップを想定しており、制御端子３Ａに入力される制御信号として、図示していないが、チップ活性化信号ＣＥ、または出力バッファ活性化信号ＯＥを想定している。動作電流は以下の４モードで測定される。
【００３２】
（１）制御端子３Ａ（ＣＥ、ＯＥ）：非活性、アドレス端子３Ｂ：任意動作、内部パッド４Ｃの出力信号；非活性
このとき測定される動作電流ＩＣＣ：Ｉ１
（２）制御端子３Ａ（ＣＥ、ＯＥ）：非活性、アドレス端子３Ｂ：任意動作、内部パッド４Ｃの出力信号；活性
このとき測定される動作電流ＩＣＣ：Ｉ１＋Ｉ２
（３）制御端子３Ａ：ＣＥを活性化、ＯＥを非活性、アドレス端子３Ｂ：任意動作、このとき測定される動作電流ＩＣＣ：Ｉ１＋Ｉ２＋Ｉ３
（４）制御端子３Ａ：ＣＥ、ＯＥを活性化、アドレス端子３Ｂ：任意動作、出力側インターフェース回路６Ｂをオフ
このとき測定される動作電流ＩＣＣ：Ｉ１＋Ｉ２＋Ｉ３＋Ｉ４
【００３３】
上記の（２）および（４）のモードでの第２のチップ２の動作電流測定により、ＩＣＣ＝Ｉ３＋Ｉ４で示される第２のチップ２単独の動作電流値が測定可能になる。また、上記の（１）、（２）の動作電流の評価により、チップ間接続部の内部パッド４Ａ、４Ｂおよび５Ａ、５Ｂの入力信号側で消費される電流の評価が可能となる。同様に上記の（３）、（４）の動作電流の評価によりチップ間接続部の内部パッド４Ｃおよび５Ｃの出力信号側で消費される電流の評価が可能となる。これらの評価により、パッケージ内部でのチップ間接続部での異常の有無を電流評価（チップ間接続部のパッド４Ａ、４Ｂ、４Ｃ、５Ａ、５Ｂ、５Ｃでの電流の異常モニター、リークモニター）により可能となる。
【００３４】
以上のように、第１の実施の形態によれば、第２のチップ２の単独の動作電流評価、およびチップ間接続部での動作電流評価が可能になり、開発初期のチップデバッグ手段、量産後の信頼性不良発生原因の解析手段として有用である。
【００３５】
（第２の実施形態）
図２は本発明の第２の実施形態にかかる半導体装置を示すブロック図である。第１の実施の形態においては、第２のチップ２の動作電流を測定する際に、電流測定を２回行う必要があった（前述の動作電流測定モード（２）、（４））。本実施の形態においては、アドレス端子３Ｂをスイッチ素子９を介して内部パッド４Ｂに接続する。スイッチ素子９は、動作電流を測定する際にのみ、制御回路７が出力する制御信号８Ａにより導通（オン）する。スイッチ素子９を介した経路で消費される電流は、インターフェース回路６Ａで消費される電流に比較して小さい。
【００３６】
インターフェース回路６Ａには、応用されるシステムにおいてさまざまであるが、通常、セレクタ回路、ラッチ回路、フリップフロップなどの素子を経路に含んでおり、動作時の電流は、単にスイッチ素子９で消費される電流に比して大なるものがある。さらに、第２のチップ２の内部パッド５Ａ、５Ｂの駆動は、第１のチップ１の内部パッド４Ａ、４Ｂに具備される出力回路により行うのではなく、パッケージ外部の駆動回路により行われる。したがって、第２のチップ２の動作電流を求める場合においては、スイッチ素子９を介した経路での電流は小さい。
【００３７】
すなわち、第２の実施形態においては、第１のチップ１で消費される電流Ｉ１、Ｉ２はない、とみなされるため、前述の動作電流モード４）のみ行えば、第２のチップ２単独の動作電流を測定することが可能である。
【００３８】
以上のように第２の実施の形態によれば、スイッチ素子９のオンによる１回の動作電流測定の設定により、第２のチップ単独の動作電流評価、およびチップ間接続部での動作電流評価が可能になり、開発初期のチップデバッグ手段、量産後の信頼性不良発生原因の解析手段のより簡便な手段として有用である。
【００３９】
（第３の実施形態）
第１の実施形態、第２の実施形態においては、第２のチップ２の動作電流の測定に関する内容であったが、第３の実施の形態においては、静止電流の測定手段を提供するものである。第１、第２の実施の形態においては、動作電流をチップ個別に測定することは可能であったが、静止電流については、電源端子であるＶＤＤ端子３Ｄ、５Ｄが第１のチップ１と第２のチップで共通接続されているため、どちらかの静止電流に異常、すなわち、電源リーク電流が存在すると、共通のＶＤＤ端子３Ｄ、５Ｄを介して、第１のチップ１、あるいは第２のチップ２にリーク電流が流れるため、第１のチップ１、第２のチップ２で分離することは困難である。
【００４０】
図３は本発明の第３の実施形態にかかる半導体装置を示すブロック図である。この第３の実施の形態においては、外部パッドであるＶＤＤ端子３Ｅにスイッチ素子（ＳＷ１）１０およびスイッチ素子（ＳＷ２）１１を接続する。スイッチ素子１０、１１の開閉の制御はＶＤＤ端子３Ｅから電源供給される制御回路１２で生成される制御信号１３、１４により行われる。スイッチ素子１１は第１のチップ１の電源線ＶＤＤ１に接続され、スイッチ素子１０は第２のチップ２の電源線ＶＤＤ２に接続される。電源線ＶＤＤ２は第１のチップ１上の内部パッド３Ｄおよび第２のチップ２上の内部パッド５Ｄを介して第２のチップ２に電源を供給する。
【００４１】
スイッチ素子１０、１１の開閉の制御について、表１を参照して説明する。
【００４２】
【表１】
2005109086.tif 000003
【００４３】
通常動作時は、スイッチ素子１０、１１ともに導通状態であり、外部電源ＶＤＤが第１のチップ１および第２のチップ２に供給される。第１のチップ１の静止電流を測定する際にはＳＷ１のみ導通状態にし、第２のチップ２への電流経路を遮断する。このようにすれば、第１のチップ１のみの静止電流を測定することができる。第２のチップ２の静止電流を測定する際には第２のスイッチ１０のみ導通状態にし、第１のチップ１への電流経路を遮断する。このようにすれば、第２のチップ２のみの静止電流を測定することができる。
【００４４】
ここで、外部電源ＶＤＤにつながる経路の電源リークが発生する可能性もあるため、スイッチ素子１０、１１をともに非導通状態にして、外部電源ＶＤＤでの静止電流を測定する。以上の３つのモードの静止電流を測定することにより、第１のチップ１単独、および第２のチップ２単独の静止電流を測定することが可能となる。
【００４５】
このように第３の実施の形態によれば、第１のチップ１および第２のチップ２について単独の静止電流評価が可能になり、開発初期のチップデバッグ手段、量産後の信頼性不良発生原因の解析手段として有用である。
【００４６】
（第４の実施形態）
第１〜第３の実施の形態においては、第１のチップ１、第２のチップ２で消費される電流を測定する手段を提供するものであったが、第４の実施形態においては、第１のチップ１と第２のチップ２との間の信号遅延をモニターする手段を提供するものである。
【００４７】
図４は本発明の第４の実施形態にかかる半導体装置を示すブロック図である。図４においては、第２のチップ２がメモリの場合の例を示している。メモリの場合、アドレスを入力してからデータが出力されるまでのアクセス時間が重要なパラメータである。ＳＩＰ構造にした場合、消費電流と同じように、パッケージ内部でのアクセス時間の状態を外部からモニターできない。
【００４８】
たとえば、メモリとしてフラッシュメモリを使用した場合、一般的にフラッシュメモリは、書き換えまたは読み出しを繰り返すことにより、メモリセルの特性（Ｖｔ）が劣化する。すなわち、読み出しの際のメモリセル電流が減衰して、アクセス時間が劣化する場合がある。この場合、メモリのアクセス時間をパッケージ外部でモニターできるようにすることは重要である。なぜなら、市場に出荷後、信頼性劣化により不良が発生し、ＳＩＰ状態での不良解析を行う必要が生じるからである。
【００４９】
第４の実施形態においては、第２のチップ２のアクセス時間をモニターするために、第１のチップ１のＡＤＤ端子である内部パッド（第１のボンディングパッド）４ＢとＤＱ端子である内部パッド（第２のボンディングパッド）４Ｃにおける遅延状態をモニターするために、第１、第２のフリップフロップ１５Ａ、１５Ｂを具備させた。フリップフロップ１５Ａ、１５Ｂの各クロック端子ＣＫにはＡＤＤ端子向け、ＤＱ端子向けともパッケージ外部よりＳＴＲＢ信号を供給する。
【００５０】
フリップフロップ１５Ａ、１５Ｂの各入力端子Ｄには、それぞれ、ＡＤＤ端子である内部パッド４ＢとＤＱ端子である内部パッド４Ｃを直接接続する。フリップフロップ１５の各出力端子Ｑには、ＡＤＤ端子向けには外部端子ＡＭＯＮを接続し、ＤＱ端子向けには外部端子ＤＭＯＮを接続する。
【００５１】
図５、図６に第４の実施形態の動作を示すタイミングチャートを示す。図５は、ＡＤＤ端子の信号の遅延状態を示すもので、アドレス端子３Ｂに外部からアドレスが入力されると、遅延によって内部パッド４ＢであるＡＤＤ端子のデータが変化する（図５の矢印５Ａ）。一方、外部よりＳＴＲＢ信号を入力して、図５に示すように、立ち上がりエッジをＡＤＤ端子の信号が変化する近辺のタイミングで細かく走査してやる。
【００５２】
ＡＤＤ端子の信号が変化した時点のタイミングでＳＴＲＢ信号が立ち上がると、そのフリップフロップ１５ＡがＡＤＤ端子の信号の遷移レベルを取り込み、外部端子ＡＭＯＮにＡＤＤ端子の信号のレベル遷移がそのまま転送される（図５の矢印５Ｂ）。このようにして、ＳＴＲＢ信号の立ち上がりエッジを変化させることにより、内部パッド４ＢにおけるＡＤＤ端子の信号の遅延状態をモニターできる。
【００５３】
図６は、出力側のＤＱ端子４Ｃの信号の遅延状態を示すもので、第２のチップ２へのアドレス入力により第２のチップ２からデータが出力され、ＤＱ端子４Ｃの信号が変化する（図６の矢印６Ａ）。一方、外部よりＳＴＲＢ信号を入力して、図６に示すように立ち上がりエッジをＤＱ端子４Ｃの信号が変化する近辺のタイミングで細かく走査してやる。
【００５４】
ＤＱ端子４Ｃの信号が変化した時点のタイミングでＳＴＲＢ信号が立ち上がると、フリップフロップ１５ＢがＤＱ端子４Ｃの信号の遷移レベルを取り込み、外部端子ＤＭＯＮにＤＱ端子４Ｃの信号のレベル遷移がそのまま転送される（図６の矢印６Ｂ）。このようにして、ＳＴＲＢ信号の立ち上がりエッジを変化させることにより、ＤＱ端子４Ｃの信号の遅延状態をモニターできる。
【００５５】
以上のように、第４の実施の形態によれば、図５、図６で示したタイミングにて、アドレス、データのチップ内部における遅延状態がモニターできる。第１のチップ１から第２のチップ２に対するアクセス時間の測定が可能になり、開発初期のチップデバッグ手段、量産後の信頼性不良発生原因の解析手段として有用である。
【００５６】
（第５の実施形態）
図７は本発明の第５の実施形態にかかる半導体装置を示すブロック図である。第４の実施形態と同様に、アクセス時間をモニターする手段を提供するものである。第４の実施形態と同様に、第１のチップ１におけるＡＤＤ端子、ＤＱ端子である各内部パッド４Ｂ、４Ｃをフリップフロップ１５Ａ、１５Ｂの入力端子Ｄに接続する。ＡＤＤ端子対応のフリップフロップ１５Ａのクロック端子ＣＫには外部端子ＡＳＴＲＢを接続し、ＤＱ端子対応のフリップフロップ１５Ｂのクロック端子ＣＫには外部端子ＤＳＴＲＢを接続する。
【００５７】
一方、ＡＤＤ端子対応のフリップフロップ１５Ａの出力端子Ｑ（信号線ＡＭＯＮ）およびＤＱ端子対応のフリップフロップ１５Ｂの出力端子Ｑ（信号線ＤＭＯＮ）には、論理素子１６を接続する。論理素子１６の出力は、外部端子ＡＣＭＯＮを接続する。
【００５８】
図８に第５の実施形態の動作を示すタイミングチャートを示す。外部からアドレス端子３Ｂにアドレスが入力されると、遅延によって内部パッド４ＢにおけるＡＤＤ信号が変化する。一方、外部よりＡＳＴＲＢ信号を入力して、図８に示すように立ち上がりエッジをＡＤＤ信号が変化する近辺のタイミングで細かく走査してやる。
【００５９】
ＡＤＤ信号が変化した時点のタイミングでＡＳＴＲＢ信号が立ち上がると、フリップフロップ１５ＡがＡＤＤ信号の遷移レベルを取り込み、信号線ＡＭＯＮにＡＤＤ信号のレベル遷移がそのまま転送される（図８の矢印８Ａ）。同時に、論理素子１６の出力も変化して、外部端子ＡＣＭＯＮの状態が遷移する（図８の矢印８Ｂ）。このようにして、ＡＳＴＲＢ信号の立ち上がりエッジを変化させることにより、内部パッド４ＢにおけるＡＤＤ信号の遅延状態をモニターできる。
【００６０】
第２のチップ２へのアドレス入力により第２のチップ２からデータが出力され、内部パッド４であるＤＱ端子４Ｃの信号が変化する。一方、外部よりＤＳＴＲＢ信号を第２のフリップフロップ１５Ｂのクロック端子ＣＫに入力して、図８に示すように、立ち上がりエッジをＤＱ端子の信号が変化する近辺のタイミングで細かく走査してやる。
【００６１】
ＤＱ端子が変化した時点のタイミングでＤＳＴＲＢ信号が立ち上がると、フリップフロップ１５ＢがＤＱ端子の信号の遷移レベルを取り込み、信号線ＤＭＯＮにＤＱ端子の信号のレベル遷移がそのまま転送される（図８の矢印８Ｃ）。同時に、論理素子１６の出力も変化して外部端子ＡＣＭＯＮの状態が遷移する（図８の矢印８Ｄ）。
【００６２】
このようにして、ＤＳＴＲＢ信号の立ち上がりエッジを変化させることにより、内部パッド４ＣであるＤＱ端子の信号の遅延状態をモニターできる。すなわち、ＡＣＭＯＮ端子１つでパッケージ内部のアクセス時間をモニターすることが可能となる。なお、論理素子１６は、たとえば、２つの信号の遷移を検知して出力レベルを遷移させるＲＳフリップフロップで構成すればよい。
【００６３】
以上のように第５の実施の形態によれば、図８で示したタイミングにて、アドレス、データのチップ内部における遅延状態がモニターできる。第４に実施の形態で示したように、アドレス用、データ用に２回のアクセス時間測定をせず、外部ピン数を増大させることなく、１回の測定で、第１のチップ１から第２のチップ２に対するアクセス時間の測定が可能になり、開発初期のチップデバッグ手段、量産後の信頼性不良発生原因のより簡便な解析手段として有用である。
【００６４】
（第６の実施形態）
図９は本発明の第６の実施形態にかかる半導体装置を示すブロック図である。第４の実施形態同様、アクセス時間をモニターする手段を提供するものである。第４の実施形態と同様に、第１のチップ１におけるＡＤＤ端子、ＤＱ端子である各内部パッド４Ｂ、４Ｃからフリップフロップ１５Ａ、１５Ｂの入力端子Ｄに接続する。ＡＤＤ端子対応のフリップフロップ１５Ａのクロック端子ＣＫには外部端子ＡＳＴＲＢを接続する。
【００６５】
ＤＱ端子対応のフリップフロップ１５Ｂのクロック端子ＣＫには、ＡＳＴＲＢ信号にもとづき遅延回路１７が生成した遅延信号であるＤＳＴＲＢ信号を接続する。一方、ＡＤＤ端子対応のフリップフロップ１５Ａの出力端子Ｑ（信号線ＡＭＯＮ）およびＤＱ端子対応のフリップフロップ１５Ｂの出力端子Ｑ（信号線ＤＭＯＮ）には、論理素子１６を接続する。論理素子１６の出力は、外部端子ＡＣＭＯＮを接続する。
【００６６】
図１０に第６の実施形態の動作を示すタイミングチャートを示す。外部からアドレス端子３Ｂにアドレスが入力されると、遅延によって内部パッド４ＢにおけるＡＤＤ信号が変化する。一方、外部よりＡＳＴＲＢ信号を入力して、図１０に示すように立ち上がりエッジをＡＤＤ信号が変化する近辺のタイミングで細かく走査してやる。
【００６７】
ＡＤＤ信号が変化した時点のタイミングでＡＳＴＲＢ信号が立ち上がると、フリップフロップ１５ＡがＡＤＤ信号の遷移レベルを取り込み、信号線ＡＭＯＮにＡＤＤ信号のレベル遷移がそのまま転送される（図１０の矢印１０Ａ）。同時に、論理素子１６の出力も変化して外部端子ＡＣＭＯＮの状態が遷移する（図１０の矢印１０Ｂ）。このようにして、ＡＳＴＲＢ信号の立ち上がりエッジを変化させることにより内部パッド４ＢにおけるＡＤＤ信号の遅延状態をモニターできる。
【００６８】
第２のチップ２へのアドレス入力により第２のチップ２からデータが出力され、内部パッド４であるＤＱ端子４Ｃの信号が変化する。一方、ＡＴＲＢ信号の遅延信号ＤＳＴＲに、あらかじめ遅延回路１７によって第２のチップ２のアクセス時間を設定しておけば、ＡＴＲＢ信号の走査にともなって、アクセス時間分遅延してＤＳＴＲＢ信号が走査される。
【００６９】
ＤＱ端子が変化した時点のタイミングでＤＳＴＲＢ信号が立ち上がると、フリップフロップ１５ＢがＤＱ端子の遷移レベルを取り込み、信号線ＤＭＯＮにＤＱ端子のレベル遷移がそのまま転送される（図１０の矢印１０Ｃ）。同時に、論理素子１６の出力も変化して、外部端子ＡＣＭＯＮの信号状態が遷移する（図１０の矢印１０Ｄ）。
【００７０】
このようにして、ＡＳＴＲＢ信号の立ち上がりエッジを変化させることにより所望の遅延時間で内部パッド４におけるＤＱ端子が遷移しているかどうかをモニターできる。すなわちＡＳＴＲＢ端子１つでパッケージ内部のアクセス時間をモニターすることが可能である。
【００７１】
論理素子１６は、たとえば、２つの信号の遷移を検知して出力レベルを遷移させるＲＳフリップフロップで構成すればよい。また、遅延回路１７の遅延時間設定は、外部より制御可能にすればより細かい評価が可能になる。
【００７２】
以上のように第６の実施の形態によれば、図１０で示したタイミングにて、アドレス、データのチップ内部における遅延状態がモニターできる。第４の実施の形態で示したように、アドレス用、データ用に２回のアクセス時間測定をせず、また、第５の実施形態に比較して外部より入力するピン数を１ピン削減することが可能である。さらに１回の測定で、第１のチップ１から第２のチップ２に対するアクセス時間の測定が可能になり、開発初期のチップデバッグ手段、量産後の信頼性不良発生原因のより簡便な解析手段として有用である。
【００７３】
（第７の実施形態）
図１１は本発明の第７の実施形態にかかる半導体装置である。第４の実施形態と同様に、アクセス時間をモニターする手段を提供するものである。第４の実施形態と同様に、第１のチップ１におけるＤＱ端子である内部パッド４Ｃをフリップフロップ１５の入力端子Ｄに接続する。一方、ＡＤＤ端子である内部パッド４Ｂには信号遷移検出回路１８の入力側を接続する。
【００７４】
信号遷移検出回路１８の出力には遅延回路１７を接続し、遅延回路１７からはＤＳＴＲＢ信号が出力される。ＤＱ端子対応のフリップフロップ１５のクロック端子ＣＫには遅延回路１７で生成した遅延信号ＤＳＴＲＢ信号を接続する。ＤＱ端子対応のフリップフロップ１５の出力端子Ｑ（信号線ＤＭＯＮ）には外部端子ＤＭＯＮを接続する。
【００７５】
図１２に第７の実施形態の動作を示すタイミングチャートを示す。外部からアドレス端子３Ｂにアドレスが入力されると、遅延によって内部パッド４ＢにおけるＡＤＤ信号が変化する。また、信号遷移検出回路１８からＡＴＤ信号のパルス信号が発生される（図１２の矢印１２Ａ）。このＡＴＤ信号にもとづき遅延回路１７にて生成させる遅延時間ｔＤ、ＤＳＴＲＢ信号が変化する。
【００７６】
一方、第２のチップ２へのアドレス入力により、第２のチップ２からデータが出力され、内部パッド４ＣであるＤＱ端子の信号が変化する。遅延信号ＤＳＴＲＢに、あらかじめ遅延回路１７によって第２のチップ２のアクセス時間を設定しておけば、アドレスの変化にともなって、アクセス時間分遅延してＤＳＴＲＢ信号が変化する。ＤＱ端子の信号が変化した時点のタイミングでＤＳＴＲＢ信号が立ち上がるとそのフリップフロップ１５がＤＱ端子の信号の遷移レベルを取り込み、信号線ＤＭＯＮにＤＱ端子の信号のレベル遷移がそのまま転送される（図１２の矢印１２Ｂ）。
【００７７】
このようにして、アドレスの変化より所望の遅延時間で内部パッド４ＣであるＤＱ端子の信号が遷移しているかどうかをモニターできる。外部より信号を走査することなく、ＤＭＯＮ端子１つでパッケージ内部のアクセス時間をモニターすることが可能である。なお、遅延回路１７の遅延時間設定は、外部より制御可能にすればより細かい評価が可能になる。
【００７８】
以上のように第７の実施の形態によれば、図１２で示したタイミングにて、データのチップ内部における遅延状態がモニターできる。第４の実施の形態で示したように、アドレス用、データ用に２回のアクセス時間測定をせず、また、第６の実施形態に比較して外部より入力するピン数を１ピン削減することが可能である。さらに、１回の測定で、第１のチップ１から第２のチップ２に対するアクセス時間の測定が可能になり、開発初期のチップデバッグ手段、量産後の信頼性不良発生原因のより簡便な解析手段として有用である。
【産業上の利用可能性】
【００７９】
本発明の半導体装置は、インターフェース回路の動作を制御信号により制御することができるため、インターフェース回路の動作の一部または全部を停止させれば第１のチップと第２のチップとの切り分けが可能となり、チップ個別の動作電流やチップ間接続部の動作電流を測定することができるという効果、また、各チップごとに電源線を独立させることで、チップ個別の静止電流を測定することができるという効果、また、第１のチップから第２のチップに入力される信号を取り込む第１のフリップフロップと、第２のチップから出力される信号を取り込む第２のフリップフロップとを設け、第１および第２のフリップフロップの出力をパッケージ外部へ出力させることで、チップ間信号の遅延状態をモニターすることができ、パッケージ内部のチップ間接続部での実負荷状態でのアクセス時間を測定することができるという効果を有し、複数個のチップを同一のパッケージ内に実装して、チップ間を相互接続した半導体装置等として有用である。
【図面の簡単な説明】
【００８０】
【図１】本発明の第１の実施形態による半導体装置を示すブロック図。
【図２】本発明の第２の実施形態による半導体装置を示すブロック図。
【図３】本発明の第３の実施形態による半導体装置を示すブロック図。
【図４】本発明の第４の実施形態による半導体装置を示すブロック図。
【図５】図４に示す半導体装置各部の信号のタイミングチャート。
【図６】図４に示す半導体装置各部の信号のタイミングチャート。
【図７】本発明の第５の実施形態による半導体装置を示すブロック図。
【図８】図７に示す半導体装置各部の信号のタイミングチャート。
【図９】本発明の第６の実施形態による半導体装置を示すブロック図。
【図１０】図９に示す半導体装置各部の信号のタイミングチャート。
【図１１】本発明の第７の実施形態による半導体装置を示すブロック図。
【図１２】図１１に示す半導体装置各部の信号のタイミングチャート。
【図１３】従来の半導体装置を示すブロック図。
【符号の説明】
【００８１】
１  第１のチップ
２  第２のチップ
３  第１のチップの外部パッド
３Ａ、３Ｂ、３Ｃ、３Ｄ  第１のチップの外部パッド
４Ａ、４Ｂ、４Ｃ  第１のチップの内部パッド
５Ａ、５Ｂ、５Ｃ、５Ｄ  第２のチップの内部パッド
６Ａ、６Ｂ  インターフェース回路
７、１２  制御回路
８Ａ、８Ｂ  制御信号
９、１０、１１  スイッチ素子
１３、１４  制御信号
１５Ａ、１５Ｂ  フリップフロップ
１６  論理素子
１７  遅延回路
１８  信号遷移検出回路
【図１】
2005109086.tif 000004
【図２】
2005109086.tif 000005
【図３】
2005109086.tif 000006
【図４】
2005109086.tif 000007
【図５】
2005109086.tif 000008
【図６】
2005109086.tif 000009
【図７】
2005109086.tif 000010
【図８】
2005109086.tif 000011
【図９】
2005109086.tif 000012
【図１０】
2005109086.tif 000013
【図１１】
2005109086.tif 000014
【図１２】
2005109086.tif 000015
【図１３】
2005109086.tif 000016