(57)【要約】【課題】  他の素子とオンチップ化できる構造であり，素子面積が小さいにもかかわらず大電流を制御でき，オン抵抗が小さく高耐圧を可能にする半導体装置及びその製造方法を提供する。【解決手段】  Ｎ型のＬＤＭＯＳの場合には，Ｐ型半導体基板１０１に形成したＮウェル層１０２と，Ｎウェル層１０２内に形成したＰウェル層１０３と，Ｐウェル層１０３内のソーストレンチ孔１０５ａに形成されたソース電極１０７ａと，Ｐウェル層１０３内の少なくとも１つのゲートトレンチ孔１０５ｂに酸化膜１０６を介して形成されたゲート電極１０７ｂと，Ｎウェル層１０２内のドレイントレンチ孔１０５ｃに形成されたドレイン電極１０７ｃと，から構成され，さらにソーストレンチ孔１０５ａ及びドレイントレンチ孔１０５ｃの周囲にはＮ＋拡散層１０８ａ及び１０８ｃが形成されている。【選択図】    図１（ａ）
2005136150.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型基板に形成された第２導電型層と，
前記第２導電型層内に形成された第１導電型層と，
前記第１導電型層内の第２導電型を有する第１の高濃度領域で包囲されたトレンチ孔に形成されたソース電極と，
前記第２導電型層内の第２導電型を有する第２の高濃度領域で包囲されたトレンチ孔に形成されたドレイン電極と，
前記ソース電極と前記ドレイン電極との間で前記第１導電型層の端部に位置し，前記第１の高濃度領域に側壁が接触する少なくとも１つのトレンチ孔に，前記トレンチ孔の内面を覆う酸化膜を介して形成されたゲート電極と，
を備えることを特徴とする半導体装置。
【請求項２】
第１導電型基板を支持基板とするＳＯＩ基板の絶縁酸化膜上に形成された第２導電型層と，
前記ＳＯＩ基板の前記絶縁酸化膜上に，前記第２導電型層に隣接して形成された第１導電型層と，
前記第１導電型層内の第２導電型を有する第１の高濃度領域で包囲されたトレンチ孔に形成されたソース電極と，
前記第２導電型層内の第２導電型を有する第２の高濃度領域で包囲されたトレンチ孔に形成されたドレイン電極と，
前記ソース電極と前記ドレイン電極との間で前記第１導電型層の端部に位置し，前記第１の高濃度領域に側壁が接触する少なくとも１つのトレンチ孔に，前記トレンチ孔の内面を覆う酸化膜を介して形成されたゲート電極と，
を備えることを特徴とする半導体装置。
【請求項３】
前記ゲート電極のトレンチ孔は，チャネル幅方向に並んで複数配置されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ゲート電極のトレンチ孔は，略円柱形状であることを特徴とする請求項１，２または３のいずれかに記載の半導体装置。
【請求項５】
前記第１導電型層の濃度は，前記第２導電型層の濃度よりも高いことを特徴とする請求項１，２，３または４のいずれかに記載の半導体装置。
【請求項６】
前記第１導電型層内に，前記第１導電型層の電位を取り出すための第１導電型高濃度領域が形成されていることを特徴とする請求項１，２，３，４または５のいずれかに記載の半導体装置。
【請求項７】
前記ゲート電極のトレンチ孔の深さは，前記ソース電極のトレンチ孔を包囲する前記第１の高濃度領域の深さと等しいことを特徴とする請求項１，２，３，４，５または６のいずれかに記載の半導体装置。
【請求項８】
第１導電型基板に第２導電型層を形成する工程と，
前記第２導電型層内に第１導電型層を形成する工程と，
前記第１導電型層内に一方が前記第２導電型層に隣接する前記第１導電型層の端部に位置する２つのトレンチ孔，及び前記第２導電型層内に１つのトレンチ孔を形成する工程と，
前記第１導電型層内に形成された２つのトレンチ孔のうち，前記第２導電型層寄りに形成されたトレンチ孔の内面に酸化膜を形成する工程と，
前記酸化膜が形成されたトレンチ孔，前記第１導電型層内の他のトレンチ孔，及び前記第２導電型層内のトレンチ孔に，各々ゲート電極，ソース電極，及びドレイン電極となる電極金属を形成する工程と，
前記ソース電極の周囲に第２導電型を有する第１の高濃度領域を前記ゲート電極のトレンチ孔の側壁に接触するように形成し，前記ドレイン電極の周囲に第２導電型を有する第２の高濃度領域を形成する工程と，
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
第１導電型基板を支持基板とするＳＯＩ基板の絶縁酸化膜上に，第２導電型層を形成する工程と，
前記ＳＯＩ基板の前記絶縁酸化膜上に，前記第２導電型層に隣接して第１導電型層を形成する工程と，
前記第１導電型層内に一方が前記第２導電型層に隣接する前記第１導電型層の端部に位置する２つのトレンチ孔，及び前記第２導電型層内に１つのトレンチ孔を形成する工程と，
前記第１導電型層内に形成された２つのトレンチ孔のうち，前記第２導電型層寄りに形成されたトレンチ孔の内面に酸化膜を形成する工程と，
前記酸化膜が形成されたトレンチ孔，前記第１導電型層内の他のトレンチ孔，及び前記第２導電型層内のトレンチ孔に，各々ゲート電極，ソース電極，及びドレイン電極となる電極金属を形成する工程と，
前記ソース電極の周囲に第２導電型を有する第１の高濃度領域を前記ゲート電極のトレンチ孔の側壁に接触するように形成し，前記ドレイン電極の周囲に第２導電型を有する第２の高濃度領域を形成する工程と，
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記ゲート電極のトレンチ孔は，電極幅方向に並んで複数形成されることを特徴とする請求項８または９に記載の半導体装置の製造方法。
【請求項１１】
前記ゲート電極のトレンチ孔は，略円柱形状に形成することを特徴とする請求項８，９または１０のいずれかに記載の半導体装置の製造方法。
【請求項１２】
前記第１導電型層の濃度を前記第２導電型層の濃度よりも高く形成することを特徴とする請求項９，１０または１１のいずれかに記載の半導体装置の製造方法。
【請求項１３】
前記ゲート電極のトレンチ孔の深さは，前記ソース電極のトレンチ孔を包囲する前記第１の高濃度領域の深さと等しく形成することを特徴とする請求項８，９，１０，１１または１２のいずれかに記載の半導体装置の製造方法。
【請求項１４】
前記ゲート電極のトレンチ孔の側壁と前記ドレイン電極のトレンチ孔を包囲する前記第２の高濃度領域との距離は，所望のドレイン耐圧となるように形成することを特徴とする請求項８，９，１０，１１，１２または１３のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，半導体装置の中でも特にモーターやリレーなどのパワー制御素子として広く活用されているＬＤＭＯＳ（Ｌａｔｅｒａｌ  Ｄｉｆｆｕｓｉｏｎ  ＭＯＳ）トランジスタの構造とその製造方法に関わるものである。
【背景技術】
【０００２】
従来ＬＤＭＯＳデバイスは，横方向に拡散層を形成することにより，他の半導体素子とオンチップ化できる電力制御用集積回路素子として広く利用されていた。図４に従来のＮチャネル型ＬＤＭＯＳの基本構造例を示す。
【０００３】
Ｐ型シリコン基板１，ＬＤＭＯＳのドレイン層となるＮウェル層２，Ｎチャネル型ＭＯＳの基板となるＰウェル層３，素子を分離する為とドレインからゲートへの電界を緩和するための厚いＬＯＣＯＳ酸化膜４，ゲート酸化膜５，ゲート電極（ポリシリコン膜）６，ソースとドレイン電極を形成するためのＮ＋拡散層７，Ｐウェル層の電極を取るためのＰ＋層８，配線層とトランジスタ領域を絶縁するための絶縁層（例えばＣＶＤによるＰＳＧ層）９，メタル配線層１０，及び素子を保護するためのパッシベーション層１１からなっている。
【０００４】
素子の動作としては，ゲート電極６に所望の電圧を印加することで基板であるＰウェル層３のゲート直下表面領域に電流チャネル層が誘起され，その結果ドレイン領域であるＮウェル層２からソース領域にドレイン，ソース間電流が流れることになる。
【０００５】
しかし，近年電子機器の小型化，低消費電力化が進み，それに伴ってそれらに使用される半導体素子の微細化が急速に進んでいる。特に微細化が著しいのはシステムＬＳＩを構成する通常のロジック用ＭＯＳＬＳＩである。一方，比較的大きな電力を制御するパワー素子，例えば高耐圧デバイス（ＨＶ―ＣＭＯＳ）やＬＤＭＯＳにおいても小型化の研究，開発の努力が続いている。
【０００６】
特にＬＤＭＯＳにおいては，他のデバイス（ＣＭＯＳロジック回路，バイポーラ回路など）とオンチップ化するためには，その小型化が必須である。特許文献１，２には，ゲート部，或いはゲートドレイン間にトレンチを設けることにより，セルピッチを短縮しながら高耐圧のＬＤＭＯＳトランジスタを得る構造が示されている。
【０００７】
さらに，特許文献３には基板との間に寄生バイポーラトランジスタを形成し，ドレインに逆電圧が印加された場合に電流経路が形成されることにより素子破壊を防ぐ構造が記載されている。さらに，特許文献４には垂直方向に電流経路が形成される縦型素子において，ゲートトレンチ底面角部に電界集中するのを防ぎ，リーク電流を防ぐ構造が記載されている。
【０００８】
【特許文献１】特開平６−９７４５０号公報
【特許文献２】特開平７−７４３５２号公報
【特許文献３】特開平９−１３９４３８号公報
【特許文献４】特開平１０−２９４４６３号公報
【特許文献５】特開２００２−２３７５９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら電力制御用半導体素子においては，その電力制御において未だ大面積構造が必要であり，そのことがＬＳＩチップ小型化の最大の阻害要因になっていた。そのため，従来のＬＤＭＯＳ構造においては，電力制御システムの小型化への限界があった。
【００１０】
そこで，本発明はこのような問題に鑑みてなされたもので，他の素子とオンチップ化できる構造であり，素子面積が小さいにもかかわらず大電流を制御でき，オン抵抗が小さく高耐圧を可能にする，新規かつ改良された半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記課題を解決するために，本発明のある観点によれば，第１導電型基板に形成された第２導電型層と，第２導電型層内に形成された第１導電型層と，第１導電型層内の第２導電型を有する第１の高濃度領域内のトレンチ孔に形成されたソース電極と，第２導電型層内の第２導電型を有する第２の高濃度領域内のトレンチ孔に形成されたドレイン電極と，第１導電型層内であって，ソース電極とドレイン電極との間で第１導電型層の端部に位置し，第１の高濃度領域に側壁が接触する少なくとも１つのトレンチ孔に，トレンチ孔の内面を覆う酸化膜を介して形成されたゲート電極と，を備える半導体装置が提供される。
【００１２】
本構造の半導体装置であるＬＤＭＯＳにおいては，電流がトレンチ孔に形成したゲート電極に沿って基板内部を流動することから，トレンチ孔の外側面に，トレンチ孔の深さに相当するチャネルを確保できる。しかも，トレンチ孔の深さでソースドレイン間電流が決定することから，従来のＬＤＭＯＳトランジスタのような平面的なゲート長やゲート幅を考慮することなく，素子面積を構成でき，大電流を制御可能にした。また，ソース電極やドレイン電極もトレンチ孔に形成したことにより，基板内の導電層を通る電流経路が短くなり，電流が電極に直接流れ込むので素子のオン抵抗をより低いものとすることができる。また，Ｐ型ＭＯＳまたはＮ型ＭＯＳのどちらにも適用が可能である。
【００１３】
ここで，ゲート電極のトレンチ孔は，チャネル幅方向に並んで複数配置されることが好ましい。ここでチャネル幅方向とはドレイン電極からソース電極に電流の流れる方向と垂直な方向である。つまり複数のトレンチ孔各々の側面に電流の経路となるチャネルができるので，素子面積を増やすことなく，より大電流の制御が可能となる。またゲート電極のトレンチ孔は，略円柱形状にして，電界集中などの不具合を防ぐことが望ましい。
【００１４】
またゲート電極のトレンチ孔の深さは，オン抵抗の低減のために第１の高濃度領域の深さと同等になっていることが望ましい。さらに第１導電型層の濃度は，ドレイン電極を形成する第２導電型層の濃度よりも高くすることにより，ドレイン側に空乏層を広げられるため，ショートチャネル効果を防止し，ドレインの高耐圧化が可能である。
【００１５】
本発明の構造は，第２導電型層下に絶縁酸化膜層が形成されているＳＯＩ基板にも適用することができる。この時，通常のバルク基板では第２導電型層内に第２導電型層より薄く形成される第１導電型層の厚さを第２導電型層の厚さと同じ厚さにすることができる。ＳＯＩ基板を用いることにより，寄生バイポーラトランジスタが発生せず，寄生容量を低減し，動作不具合を防止して高速動作や低消費電力化を達成でき，より良好な特性を得ることができる。
【００１６】
また，上記半導体装置を得るために，第１導電型基板に第２導電型層を形成する工程と，第２導電型層内に第１導電型層を形成する工程と，第１導電型層内に一方が第２導電型層に隣接する第１導電型層の端部に位置する２つのトレンチ孔及び第２導電型層内に１つのトレンチ孔を形成する工程と，第１導電型層内に形成された２つのトレンチ孔のうち，第２導電型層寄りに形成されたトレンチ孔の内面に酸化膜を形成する工程と，各々のトレンチ孔にソース電極，ドレイン電極，及びゲート電極となる電極金属を埋め込む工程と，ソース電極の周囲に第２導電型を有する第１の高濃度領域をゲート電極のトレンチ孔の側壁に接触するように形成し，ドレイン電極の周囲に第２導電型を有する第２の高濃度領域を各々形成する工程と，を含むことを特徴とする半導体装置の製造方法が提供される。
【００１７】
第１導電型層内にソーストレンチ孔とゲートトレンチ孔，第２導電型層内にドレイントレンチ孔を形成することにより，本発明のＬＤＭＯＳ半導体装置を得ることができる。また，ゲート電極のトレンチ孔の側壁とドレイン電極のトレンチ孔を包囲する前記第２高濃度領域との距離によってドレイン耐圧が変化するので，所望のドレイン耐圧となるように距離を決めることができる。
【００１８】
また，ソース電極のトレンチ孔の周囲に形成されている高濃度領域は，ゲート電極のトレンチ孔の側壁に接触していることが望ましいが，製造する上でコンマ数μｍ程度の間隔があっても動作上は問題ない。
【発明の効果】
【００１９】
以上詳述したように本発明によれば，基板内部に形成したソーストレンチ孔，ゲートトレンチ孔，ドレイントレンチ孔を使って，電流経路を基板の内部に設けて動作をさせることから，ゲートトレンチ孔の深さ距離でドレインソース間電流を制御でき，平面での素子面積を大幅に削減できる。つまりＬＤＭＯＳの小型化ができ，結果として電力制御用半導体素子の小型化，すなわちシステムの小型化に寄与できる。
【発明を実施するための最良の形態】
【００２０】
以下に添付図面を参照しながら，本発明の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００２１】
（第１の実施の形態）
図１（ａ）は，本実施の形態による半導体装置であるトレンチ型ＬＤＭＯＳの断面図である。本実施の形態ではＮ型ＭＯＳを例に挙げる。第１導電型基板であるＰ型半導体基板１０１に形成した第２導電型層であるＮウェル層１０２と，Ｎウェル層１０２内に形成した第１導電型層であるＰウェル層１０３と，Ｐウェル層１０３内のソーストレンチ孔１０５ａ及びゲートトレンチ孔１０５ｂに各々形成されたソース電極１０７ａと，ゲート電極１０７ｂと，Ｎウェル層１０２内のドレイントレンチ孔１０５ｃに形成されたドレイン電極１０７ｃと，から構成されている。
【００２２】
また，ソース電極及びドレイン電極の形成のために，ソーストレンチ孔１０５ａの周囲には第２導電型の第１の高濃度領域であるＮ＋拡散層１０８ａとドレイントレンチ孔１０５ｃの周囲には第２導電型の第２の高濃度領域であるＮ＋拡散層１０８ｃが形成されている。さらに，ゲートトレンチ孔１０５ｂには，内面にゲート酸化膜となる酸化膜１０６が形成されており，その酸化膜１０６上にゲート電極１０７ｂが形成されている。
【００２３】
また，Ｐウェル層１０３の電位を取り出すことのできるように，Ｐウェル層１０３内に第１導電型高濃度領域であるＰ＋拡散層１０９が形成されていてもよい。そのほか，Ｐ型半導体基板１０１表面には隣接する素子間を分離するフィールド酸化膜１０４が形成されている。Ｐ＋拡散層１０９や各電極は，中間絶縁層１１０に形成されたコンタクト孔１１１を介して，メタル配線層１１２と接続される。
【００２４】
メタル配線１１２と下地の素子領域を絶縁するための中間絶縁層１１０は，例えばＣＶＤ法によるＰＳＧ膜を用いて形成される。メタル配線層１１２上にはさらに，パッシベーション層１１３が形成される。
【００２５】
図１（ｂ）は，本実施の形態による半導体装置であるトレンチ型ＬＤＭＯＳの平面図を示す。ここでは３つのトレンチ孔で構成されているが，１箇所のゲートトレンチ孔で制御される電流の流れ１２０を矢印で示している。
【００２６】
この半導体装置の特徴として，ゲートトレンチ孔１箇所に付き，トレンチ孔側壁の２箇所で電流が流れる，つまり制御されることにある。すなわち，電流の流通チャネルが２箇所できることから，１つのゲートトレンチ孔につき，ゲートトレンチ孔深さの約倍のチャネル幅（従来のＭＯＳトランジスタのゲート幅に相当）で電流制御をしていることになる。
【００２７】
本実施の形態においては，ゲートトレンチ孔１０５ｂをチャネル幅方向に一列に並べて３箇所形成している。１つのゲートトレンチ孔に付き，トレンチ側壁の２箇所で電流が流れるので，トレンチ孔が３つであると６箇所のトレンチ側壁に電流が流れることになる。つまりトレンチ孔の数は多いほど大電流制御が可能となり，素子の面積を増加することなく大電流チャネルを形成でき，かつオン抵抗を低減することができる。
【００２８】
しかし，勿論，隣り合うトレンチ孔の側壁に形成されるチャネル同士が接触しないようにトレンチ孔間隔を設定する必要があるので，電極幅や電流値等の設計値を考慮した上でトレンチ孔の数を設定する。
【００２９】
また，ソースやドレインをソーストレンチ孔１０５ａ及びドレイントレンチ孔１０５ｃにし，ほぼ同等の深さにしたことにより，ゲートトレンチ孔の側壁領域を流れる電流が，基板中の導電層を長い距離を通らずに直接電極に達するので，オン抵抗を低減することができる。また，ソーストレンチ孔１０５ａ及びドレイントレンチ孔１０５ｃは略方形のトレンチとし，複数のゲートトレンチ孔の側壁を流れる電流を効率的に流すことができる。
【００３０】
また，ゲートトレンチ孔１０５ｂは円柱状に開口してある。円柱状にすることにより，電解集中を防ぎ，ゲート絶縁膜の信頼性（耐圧など）を向上することができる。さらに，ゲートトレンチ孔１０５ｂがＮウェル層１０２にまたがっても動作上は問題ないが，ゲートトレンチ孔１０５ｂがＰウェル層１０３内とＮウェル層１０２との境界位置から所定の距離以上離れてＰウェル層１０３内部に形成されるとトランジスタとして動作しないので，ゲートトレンチ孔１０５ｂは，Ｐウェル層１０３内の端部，つまりＮウェル層１０２に隣接して位置していることが好ましい。
【００３１】
ソーストレンチ孔を包囲するＮ＋拡散層１０８ａは，ゲートトレンチ孔１０５ｂの側壁に接触していることが望ましい。Ｐウェル層１０３の濃度等にもよるが，Ｎ＋拡散層１０８ａとゲートトレンチ孔１０５ｂが離れてしまうとチャネルが形成されず，動作しない場合がある。また，ゲートトレンチ孔１０５ｂの外側面の全面にチャネルが形成され，オン抵抗が低減されて良好な特性を得るためには，ソーストレンチ孔１０５ａの深さをゲートトレンチ孔１０５ｂの深さよりやや浅く形成し，Ｎ＋拡散層１０８ｃの深さがゲートトレンチ孔１０５ｂの深さと等しくすることが望ましい。
【００３２】
Ｐウェル層１０３及びＮウェル層１０２の濃度だけでなく，ゲートトレンチ孔１０５ｂの側壁とドレイントレンチ孔１０５ｃを包囲するＮ＋拡散層１０８ｃとの距離も素子のドレイン耐圧に関係するので，所望のドレイン耐圧を得られるようにドレイントレンチ孔１０５ｃとＮ＋拡散層１０８ｃとの距離を設定する必要がある。また，Ｐウェル層１０３の濃度は，Ｎウェル層１０２の濃度よりも高く設定して，Ｎウェル層１０２側（ドレイン側）に空乏層を伸ばすことにより，ドレイン耐圧をより高くすることができる。
【００３３】
こうして，本実施の形態においては，ＬＤＭＯＳを流れる電流が基板内部をゲートトレンチ孔に形成したゲート電極に沿って流動し，トレンチ深さ方向の距離でソースドレイン間電流が決定することから，平面的なゲート幅を考慮することなく，コンタクト径や配線幅等のみの設計ルールで素子面積を構成でき，しかも大電流の制御を可能にすることができる。
【００３４】
（第２の実施の形態）
次に第１の実施の形態で示したＮチャネルトレンチ型ＬＤＭＯＳの製造方法について，図２（ａ）〜図２（ｆ）を用いて説明する。まず，Ｐ型半導体基板１０１を用意する。基板はシリコン基板とすることができ，例えばボロンをドープして，シート抵抗が１０〜５０オームセンチメートル程度の抵抗値となるように形成する。
【００３５】
次に，Ｐ型半導体基板１０１の所望の領域を既知のホトリソグラフィを用いてパターニングし，その後イオン注入技術と不純物拡散技術でＮウェル層１０２を形成する。Ｎウェル層１０２の厚さは，５μｍ〜１０μｍ程度である。またＮウェル層１０２の濃度はＬＤＭＯＳの耐圧を左右するため，仕様電圧を考慮して設定する。通常１〜５Ｅ１６ｃｍ−３程度の濃度である。
【００３６】
次に，半導体表面全体にシリコン酸化膜２０１を形成する。シリコン酸化膜２０１上にホトレジスト２０２を所望の厚さで形成する。露光，現像処理により不要なホトレジスト領域を開口した後，シリコン酸化膜２０１をエッチングし，さらにこの酸化膜とホトレジスト２０２とをマスクとして，例えばボロンイオン２０３をイオン注入する。この時，シリコン酸化膜２０１とホトレジスト２０２の膜厚は，このボロンイオン２０３がホトレジスト２０２とシリコン酸化膜２０１とを貫通してＰ型半導体基板１０１に達しないような厚さとなるように設定する。
【００３７】
また，ボロンイオン注入は本実施の形態においては打ち込みエネルギーを３段階に分け，それぞれが基板内の異なる深さまで到達するように注入する。これは基板内での所望の深さまでＰウェル層の不純物濃度分布を均一にするためである。従って，打ち込みエネルギーは特に３段階とは限らず，均一性を保つように任意の回数で設定する必要がある。３段階のイオン打ち込みエネルギーとしては，例えば３００ＫｅＶ，８００ＫｅＶ，２ＭｅＶなどが挙げられる。図２（ａ）に３段階でイオン注入された基板内のボロンの分布２０４を示す。
【００３８】
その後，ホトレジスト２０２を除去し，１２００℃近辺の高温の熱処理（アニール）を経ることにより，３段階で注入されたボロンは基板内でほぼ均一の深さ分布になる。このボロンの拡散層がＰウェル層１０３となる。Ｐウェル層１０３はＮウェル層１０２内に留まるようにＮウェル層１０２より浅く設定される。（図２（ｂ））。
【００３９】
Ｐウェル層１０３の厚さは２〜５μｍ程度であり，濃度は１Ｅ１７〜１Ｅ１８ｃｍ−３程度が適当である。こうして，Ｐ型半導体基板１０１上にＮウェル層１０２が形成され，Ｎウェル層１０２内にＰウェル層１０３が形成される。
【００４０】
次に，シリコン酸化膜２０１を除去した後，再度，シリコン酸化膜１０４を数千オングストロームの厚さで全面に形成する。この熱酸化膜１０４は素子分離にも使用できるものであり，隣接する素子間等に形成される寄生チャネルの発生を防止できる膜厚の設定が望ましい。
【００４１】
さらに万全を期して，寄生素子領域にはシリコン酸化膜１０４にさらにチャネルストップ用の不純物導入も考えられる。この場合はボロンを不純物とする。これらは同業者間では良く知られた技術であり，必要に応じて種々の工程追加，変更ができる。また，素子分離方法としては，ＬＯＣＯＳ法，ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法，などを用いることができる。
【００４２】
さらにホトリソグラフィ工程，酸化膜エッチング工程，シリコンエッチング工程を順次経て，ソース領域，ゲート領域，ドレイン領域それぞれにソーストレンチ孔１０５ａ，ソーストレンチ孔１０５ｂ，ソーストレンチ孔１０５ｃを所望の深さで形成する。
【００４３】
ソーストレンチ孔１０５ａ及びゲートトレンチ孔１０５ｂのトレンチ孔はＰウェル層１０３内に形成する。ゲートトレンチ孔１０５ｂは，第１の実施の形態でも述べたようにＰウェル層１０３の端部に形成されることが望ましい。トレンチ孔の深さはＰウェル層１０３を突き抜けない深さであり，約１〜３μｍの深さとすることができる。またドレイントレンチ孔１０５ｃは，Ｎウェル層１０２内に形成する（図２（ｃ））。
【００４４】
また，ドレイントレンチ孔１０５ｃとＰウェル層１０３との距離を任意に設定することで，ドレイン耐圧を種々設定可能となる。通常のドレイン耐圧の仕様は，およそ１０Ｖ〜１０００Ｖと非常に幅広いものとなる。特にＮチャネル型ＬＤＭＯＳの耐圧を高くする場合にはＮウェル層１０２側（ドレイン側）に空乏層を伸ばし，チャネルパンチスルーを防ぐ必要がある。従って，Ｐウェル層１０３不純物濃度＞Ｎウェル層１０２不純物濃度の関係に設定することが望ましい。
【００４５】
また本実施の形態では，ソーストレンチ孔は１つの長方形の平面形状で開口し，ゲートトレンチ孔は，電極幅方向に並んだ３箇所に円形のトレンチで開口している。電解集中を防ぎ，耐圧などのゲート絶縁膜の信頼性を向上するためには，ゲートトレンチ孔を略円柱状にすることが望ましい。ゲートトレンチ孔を複数個形成することについては，第１の実施の形態に述べた理由による。
【００４６】
次に，熱酸化を用いてゲート酸化膜となる酸化膜１０６を数１０〜数１００オングストロームの厚さで形成する。さらにホトリソグラフィとエッチングにより，ゲートトレンチ孔内のみに，ゲート酸化膜１０６を選択的に残存させ，他の領域は除去する。次にＣＶＤ法を用いて，１〜５Ｅ２０ｃｍ−３程度の濃度のリンまたはヒ素などの不純物がドープされ低抵抗化したポリシリコン膜を各トレンチ孔を完全に埋め込むように全面に数千オングストロームの厚さで形成する。
【００４７】
このとき各電極の材料としてはポリシリコン以外に，電極を低抵抗化する目的で不純物ドープしたポリシリコンと高融点金属（例えばＴｉ，Ｃｏ，Ｗなど）との積層膜であるポリサイドであってもよい。
【００４８】
次に，ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ），あるいはエッチバック法によりソース，ゲート，ドレイン孔以外のポリシリコン膜を除去する。こうして，ソース電極１０７ａ，ゲート電極１０７ｂ，ドレイン電極１０７ｃを形成する（図２（ｄ））。
【００４９】
さらに，適当な熱拡散処理により，例えばポリシリコン膜の不純物を周囲に拡散させるような方法で，ソーストレンチ孔１０５ａ周囲にＮ＋拡散層１０８ａを，ドレイントレンチ孔１０５ｃ周囲にＮ＋拡散層１０８ｃを形成する（図２（ｅ））。このときに，ソーストレンチ孔のＮ＋拡散層１０８ａの一部がゲートトレンチ孔１０５ｂの側壁の一部に接触するように設計することが望ましい。しかし，コンマ数ミクロン単位での若干の間隙が生じてもトランジスタ動作的には問題とはならない。このＮ＋拡散層１０８ａ，１０８ｃの深さ（拡散広がり）としては，通常０．２〜１μｍ程度の設定が考えられる。
【００５０】
次に，中間絶縁膜１１０となるＣＶＤ膜（例えば，ＰＳＧあるいはＢＰＳＧ膜）を数千オングストロームの厚さでデポジションする。さらに，ソース電極１０７ａ，ゲート電極１０７ｂ，及びドレイン電極１０７ｃと配線接続するために，コンタクト孔１１１を形成し，メタル配線層１１２（例えばアルミニウム膜）を形成する。
【００５１】
また，第１の実施の形態でも述べたように，Ｐウェル層１０３の電位を取り出すことのできるように，Ｐウェル層１０３内にＰ＋拡散層１０９が形成されていてもよい。その場合には，コンタクト孔１１１を形成したＰ＋拡散層１０９上にもメタル配線層１１２を形成する。その後，素子保護を行うため，パッシベーション層１１３を形成する（図２（ｆ））。
【００５２】
（第３の実施の形態）
図３は，第３の実施の形態による半導体装置である，トレンチ型ＬＤＭＯＳの断面図である。第１の実施の形態と比べ，第２導電型層の下に絶縁酸化膜層が形成されている点が特徴となっている。つまり，第１の実施の形態における基板としてＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を使用したものである。
【００５３】
まず，第１導電型基板である，ボロンドープしたＰ型半導体基板３０１を支持基板として，絶縁酸化膜層としてシリコン酸化膜３０２が形成され，さらにその上にシリコン層の形成されたＳＯＩ基板を準備する。このＳＯＩ基板は良く知られているように，張り合わせ法を用いたもの，あるいは酸素イオン注入によるドーピング法を用いたもの等のいずれでも良い。
【００５４】
本実施の形態のＳＯＩ基板の場合，Ｎウェル層１０２より浅くＰウェル層１０３を形成する必要はなく，Ｎウェル層１０２及びＰウェル層１０３の厚さは同じにシリコン酸化膜３０２上に形成することができる。他の構造は第１の実施の形態と同じであり，その製造方法もＳＯＩ基板を使用する以外は第２の実施の形態とほぼ同様であるので説明を省略する。
【００５５】
このようなＳＯＩ構造にすることで，特許文献５に記載されている寄生バイポーラ素子（例えば，図１のＰ型半導体基板１０１，Ｎウェル層１０２，及びＰウェル層１０３で形成されるトランジスタ）が動作してしまう問題を防止することができる。さらにはＳＯＩ構造にすることで，ドレイン電極の寄生容量を低減して高速動作，低消費電流を達成させることも可能である。
【００５６】
以上，添付図面を参照しながら本発明の好適な実施形態について説明したが，本発明は係る例に限定されないことは言うまでもない。当業者であれば，特許請求の範囲に記載された範疇内において，各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００５７】
本実施の形態においては，Ｎチャネル型のＬＤＭＯＳについて説明したが，記載のＮ型，Ｐ型をすべて逆にすることにより，Ｐチャネル型ＬＤＭＯＳについても同様に適用が可能である。
【産業上の利用可能性】
【００５８】
本発明は，半導体装置の中でもＬＤＭＯＳトランジスタの構造とその製造方法に適用可能であり，特に素子面積を削減しながら，大電流の制御が可能なＬＤＭＯＳトランジスタに適用可能である。
【図面の簡単な説明】
【００５９】
【図１（ａ）】第１の実施形態におけるＬＤＭＯＳの構造を示す断面図である。
【図１（ｂ）】第１の実施形態におけるＬＤＭＯＳの構造を示す平面図である。
【図２（ａ）】第２の実施の形態におけるＬＤＭＯＳの製造方法を示す工程断面図であり，Ｐウェル層を形成するために，３段階にイオン注入を行った後の図である。
【図２（ｂ）】第２の実施の形態におけるＬＤＭＯＳの製造方法を示す工程断面図であり，熱処理によりＰウェル層を形成した後の図である。
【図２（ｃ）】第２の実施の形態におけるＬＤＭＯＳの製造方法を示す工程断面図であり，各トレンチ孔を形成した後の図である。
【図２（ｄ）】第２の実施の形態におけるＬＤＭＯＳの製造方法を示す工程断面図であり，各トレンチ孔をポリシリコンで埋め込んだ後の図である。
【図２（ｅ）】第２の実施の形態におけるＬＤＭＯＳの製造方法を示す工程断面図であり，Ｎ＋拡散層を形成した後の図である。
【図２（ｆ）】第２の実施の形態におけるＬＤＭＯＳの製造方法を示す工程断面図であり，メタル配線層，パッシベーション層を形成した後の図である。
【図３】第３の実施形態におけるＳＯＩ基板上のＬＤＭＯＳの構造を示す断面図である。
【図４】従来のＬＤＭＯＳの構造を示す断面図である。
【符号の説明】
【００６０】
１０１      Ｐ型半導体基板
１０２      Ｎウェル層
１０３      Ｐウェル層
１０４      シリコン酸化膜
１０５ａ    ソーストレンチ孔
１０５ｂ    ゲートトレンチ孔
１０５ｃ    ドレイントレンチ孔
１０６      酸化膜
１０７ａ    ソース電極
１０７ｂ    ゲート電極
１０７ｃ    ドレイン電極
１０８ａ    Ｎ＋拡散層
１０８ｃ    Ｎ＋拡散層
１０９      Ｐ＋拡散層
１１０      中間絶縁層
１１１      コンタクト孔
１１２      メタル配線層
１１３      パッシベーション層
１２０      電流の流れ
【図１（ａ）】
2005136150.tif 000003
【図１（ｂ）】
2005136150.tif 000004
【図２（ａ）】
2005136150.tif 000005
【図２（ｂ）】
2005136150.tif 000006
【図２（ｃ）】
2005136150.tif 000007
【図２（ｄ）】
2005136150.tif 000008
【図２（ｅ）】
2005136150.tif 000009
【図２（ｆ）】
2005136150.tif 000010
【図３】
2005136150.tif 000011
【図４】
2005136150.tif 000012