(57)【要約】【課題】  素子分離用酸化膜のオーバーエッチングを防止することを可能としつつ、フローティングゲート電極に電荷を安定して蓄積できるようにする。【解決手段】  コントロールゲート電極７が形成された半導体基板１上の全面に、シリコン酸化膜１２を介してシリコン窒化膜１３を形成し、シリコン窒化膜１３には、コントロールゲート電極７から露出したフローティングゲート電極４上のシリコン窒化膜１３が除去された開口部１３´を形成する。【選択図】      図２
2005136320.tif 000002
【特許請求の範囲】
【請求項１】
第１ゲート絶縁膜を介して半導体基板上に形成されたフローティングゲート電極と、
前記フローティングゲート電極上に形成された酸化層と、
第２ゲート絶縁膜を介して前記半導体基板上に形成され、前記フローティングゲート電極上に端部がかかるように配置されたコントロールゲート電極と、
前記半導体基板に形成され、前記フローティングゲート電極側に配置されたソース層と、
前記半導体基板に形成され、前記コントロールゲート電極側に配置されたドレイン層と、
前記コントロールゲート電極が形成された半導体基板上に成膜された窒化膜と、
前記フローティングゲート電極から露出したフローティングゲート電極上の前記窒化膜が除去された第１開口部と、
前記第１開口部が設けられた窒化膜上に形成された層間絶縁膜と、
前記層間絶縁膜および前記窒化膜に形成され、前記ドレイン層の表面を露出させる第２開口部と、
前記第２開口部を介して前記ドレイン層に接続され、前記層間絶縁膜上に形成された配線層とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
第１ゲート絶縁膜を介して半導体基板上に形成されたフローティングゲート電極と、
前記フローティングゲート電極上に形成された酸化層と、
第２ゲート絶縁膜を介して前記半導体基板上に形成され、前記フローティングゲート電極上に端部がかかるように配置されたコントロールゲート電極と、
前記半導体基板に形成され、前記フローティングゲート電極側に配置されたソース層と、
前記半導体基板に形成され、前記コントロールゲート電極側に配置されたドレイン層と、
前記コントロールゲート電極が形成された半導体基板上に成膜された窒化膜と、
前記コントロールゲート電極から露出したフローティングゲート電極上および前記ソース層上の前記窒化膜が除去された第１開口部と、
前記第１開口部が設けられた窒化膜上に形成された層間絶縁膜と、
前記層間絶縁膜および前記窒化膜に形成され、前記ドレイン層の表面を露出させる第２開口部と、
前記第２開口部を介して前記ドレイン層に接続され、前記層間絶縁膜上に形成された配線層とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項３】
第１ゲート絶縁膜を介して半導体基板上に形成されたフローティングゲート電極と、
前記フローティングゲート電極上に形成された酸化層と、
第２ゲート絶縁膜を介して前記半導体基板上に形成され、前記フローティングゲート電極上に端部がかかるように配置されたコントロールゲート電極と、
前記半導体基板に形成され、前記フローティングゲート電極側に配置されたソース層と、
前記半導体基板に形成され、前記コントロールゲート電極側に配置されたドレイン層と、
前記コントロールゲート電極および前記フローティングゲート電極の側壁にそれぞれ設けられたサイドウォールスペーサと、
前記ドレイン層の表面に形成された第１シリサイド層と、
前記フローティングゲート電極上に配置された前記コントロールゲート電極の端部から所定間隔だけ隔てて前記コントロールゲート電極の表面に形成された第２シリサイド層と、
前記コントロールゲート電極が形成された半導体基板上に成膜された窒化膜と、
端部の配置位置が前記第２シリサイド層の端部に対応するようにして前記窒化膜に形成され、前記コントロールゲート電極から露出したフローティングゲート電極上に配置された第１開口部と、
前記第１開口部が設けられた窒化膜上に形成された層間絶縁膜と、
前記層間絶縁膜および前記窒化膜に形成され、前記第２シリサイド層の表面を露出させる第２開口部と、
前記第２開口部を介して前記第２シリサイド層に接続され、前記層間絶縁膜上に形成された配線層とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記コントロールゲート電極から露出したフローティングゲート電極上が覆われるようにして、前記窒化膜と前記コントロールゲート電極との間に設けられた酸化膜をさらに備えることを特徴とする請求項１〜３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
第１ゲート絶縁膜を半導体基板上に形成する工程と、
上部に酸化層が設けられたフローティングゲート電極を前記第１ゲート絶縁膜上に形成する工程と、
第２ゲート絶縁膜を前記半導体基板上に形成する工程と、
前記フローティングゲート電極上に一端が配置され、前記第２ゲート絶縁膜を介して前記半導体基板上に他端が配置されたコントロールゲート電極を形成する工程と、
前記フローティングゲート電極側の前記半導体基板にソース層を形成する工程と、
前記コントロールゲート電極側の前記半導体基板にドレイン層を形成する工程と、
前記コントロールゲート電極が形成された半導体基板上に窒化膜を成膜する工程と、
前記コントロールゲート電極から露出したフローティングゲート電極上の前記窒化膜を除去する工程と、
前記窒化膜上に層間絶縁膜を形成する工程と、
前記ドレイン層の表面を露出させる開口部を前記層間絶縁膜および前記窒化膜に形成する工程と、
前記開口部を介して前記ドレイン層に接続された配線層を前記層間絶縁膜上に形成する工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項６】
前記窒化膜を除去する工程は、
前記ソース層を形成するためのイオン注入用の露光マスクを用いて前記窒化膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして、前記窒化膜をエッチングすることにより、前記窒化膜が除去された開口部を形成する工程とを備えることを特徴とする請求項５記載の不揮発性半導体記憶装置の製造方法。
【請求項７】
第１ゲート絶縁膜を半導体基板上に形成する工程と、
上部に酸化層が設けられたフローティングゲート電極を前記第１ゲート絶縁膜上に形成する工程と、
第２ゲート絶縁膜を前記半導体基板上に形成する工程と、
前記フローティングゲート電極上に一端が配置され、前記第２ゲート絶縁膜を介して前記半導体基板上に他端が配置されたコントロールゲート電極を形成する工程と、
前記フローティングゲート電極側の前記半導体基板にソース層を形成する工程と、
前記コントロールゲート電極および前記フローティングゲート電極の側壁にサイドウォールスペーサを形成する工程と、
前記コントロールゲート電極側の前記半導体基板にドレイン層を形成する工程と、
端部が前記コントロールゲート電極上にかかるようにして前記ソース層を覆う酸化膜を形成する工程と、
前記酸化膜が形成された半導体基板上にシリサイド形成用金属膜を形成する工程と、
前記シリサイド形成用金属膜をシリコンと反応させることにより、前記ドレイン層および前記コントロールゲート電極上にシリサイド層を形成する工程と、
前記コントロールゲート電極が形成された半導体基板上に窒化膜を成膜する工程と、
前記コントロールゲート電極から露出したフローティングゲート電極上の前記窒化膜を除去する工程と、
前記窒化膜上に層間絶縁膜を形成する工程と、
前記ドレイン層上のシリサイド層の表面を露出させる開口部を前記層間絶縁膜および前記窒化膜に形成する工程と、
前記開口部を介して前記ドレイン層上のシリサイド層に接続された配線層を前記層間絶縁膜上に形成する工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項８】
前記窒化膜を除去する工程は、
前記ソース層を覆う酸化膜を形成するための露光マスクを用いて前記窒化膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして、前記窒化膜をエッチングすることにより、前記窒化膜が除去された開口部を形成する工程とを備えることを特徴とする請求項７記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法に関し、特に、スプリットゲート型フラッシュメモリセルに適用して好適なものである。
【背景技術】
【０００２】
従来のスプリットゲート型フラッシュメモリセルでは、ビットコンタクトを形成するために、層間絶縁膜のオーバーエッチングが行われている（ボーダレスコンタクト形成）。このため、マスクずれによって素子分離用の酸化膜がオーバーエッチングされることを防止するため、コントロールゲート電極が形成された半導体基板上の全面をシリコン窒化膜で覆ってから、ビットコンタクトを形成することが行われている。
【０００３】
また、例えば、特許文献１には、フローティングゲート電極上にシリコン窒化膜を形成することにより、ゲート絶縁膜を必要以上に厚くすることなく、膜厚制御を正確に行う方法が開示されている。
【特許文献１】特開２００１−７２２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のスプリットゲート型フラッシュメモリセルでは、フローティングゲート電極上にシリコン窒化膜が形成されるため、フローティングゲート電極とシリコン窒化膜との間で電荷のやり取りが行われる。このため、温度や電圧ストレスによってフローティングゲート電極に蓄積された電荷がシリコン窒化膜に抜き取られ、データリテンション不良を引き起こすという問題があった。
【０００５】
そこで、本発明の目的は、素子分離用酸化膜のオーバーエッチングを防止することを可能としつつ、フローティングゲート電極に電荷を安定して蓄積することが可能な不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明の一態様に係る不揮発性半導体記憶装置によれば、第１ゲート絶縁膜を介して半導体基板上に形成されたフローティングゲート電極と、前記フローティングゲート電極上に形成された酸化層と、第２ゲート絶縁膜を介して前記半導体基板上に形成され、前記フローティングゲート電極上に端部がかかるように配置されたコントロールゲート電極と、前記半導体基板に形成され、前記フローティングゲート電極側に配置されたソース層と、前記半導体基板に形成され、前記コントロールゲート電極側に配置されたドレイン層と、前記コントロールゲート電極が形成された半導体基板上に成膜された窒化膜と、前記フローティングゲート電極から露出したフローティングゲート電極上の前記窒化膜が除去された第１開口部と、前記第１開口部が設けられた窒化膜上に形成された層間絶縁膜と、前記層間絶縁膜および前記窒化膜に形成され、前記ドレイン層の表面を露出させる第２開口部と、前記第２開口部を介して前記ドレイン層に接続され、前記層間絶縁膜上に形成された配線層とを備えることを特徴とする。
【０００７】
これにより、素子分離用酸化膜上に窒化膜を残したまま、コントロールゲート電極から露出したフローティングゲート電極上の窒化膜を除去することができる。このため、ボーダレスコンタクト形成用の窒化膜を形成した場合においても、フローティングゲート電極と窒化膜との間での電荷のやり取りを防止することができ、フローティングゲート電極に電荷を安定して蓄積することが可能となる。この結果、ビットコンタクトを形成するために、層間絶縁膜のオーバーエッチングを行った場合においても、素子分離用酸化膜のエッチングを防止することを可能としつつ、データリテンション不良を低減することができる。
【０００８】
また、本発明の一態様に係る不揮発性半導体記憶装置によれば、第１ゲート絶縁膜を介して半導体基板上に形成されたフローティングゲート電極と、前記フローティングゲート電極上に形成された酸化層と、第２ゲート絶縁膜を介して前記半導体基板上に形成され、前記フローティングゲート電極上に端部がかかるように配置されたコントロールゲート電極と、前記半導体基板に形成され、前記フローティングゲート電極側に配置されたソース層と、前記半導体基板に形成され、前記コントロールゲート電極側に配置されたドレイン層と、前記コントロールゲート電極が形成された半導体基板上に成膜された窒化膜と、前記コントロールゲート電極から露出したフローティングゲート電極上および前記ソース層上の前記窒化膜が除去された第１開口部と、前記第１開口部が設けられた窒化膜上に形成された層間絶縁膜と、前記層間絶縁膜および前記窒化膜に形成され、前記ドレイン層の表面を露出させる第２開口部と、前記第２開口部を介して前記ドレイン層に接続され、前記層間絶縁膜上に形成された配線層とを備えることを特徴とする。
【０００９】
これにより、ソース層を形成するためのイオン注入用の露光マスクを用いることで、素子分離用酸化膜上に窒化膜を残したまま、コントロールゲート電極から露出したフローティングゲート電極上の窒化膜を除去することができる。このため、露光マスクを新たに作製することなく、フローティングゲート電極と窒化膜との間で電荷のやり取りが起こらないようにして、ボーダレスコンタクト形成用の窒化膜を形成することができる。この結果、コストアップを抑制しつつ、素子分離用酸化膜のエッチングを防止することが可能となるとともに、データリテンション不良を低減することができる。
【００１０】
また、本発明の一態様に係る不揮発性半導体記憶装置によれば、第１ゲート絶縁膜を介して半導体基板上に形成されたフローティングゲート電極と、前記フローティングゲート電極上に形成された酸化層と、第２ゲート絶縁膜を介して前記半導体基板上に形成され、前記フローティングゲート電極上に端部がかかるように配置されたコントロールゲート電極と、前記半導体基板に形成され、前記フローティングゲート電極側に配置されたソース層と、前記半導体基板に形成され、前記コントロールゲート電極側に配置されたドレイン層と、前記コントロールゲート電極および前記フローティングゲート電極の側壁にそれぞれ設けられたサイドウォールスペーサと、前記ドレイン層の表面に形成された第１シリサイド層と、前記フローティングゲート電極上に配置された前記コントロールゲート電極の端部から所定間隔だけ隔てて前記コントロールゲート電極の表面に形成された第２シリサイド層と、前記コントロールゲート電極が形成された半導体基板上に成膜された窒化膜と、端部の配置位置が前記第２シリサイド層の端部に対応するようにして前記窒化膜に形成され、前記コントロールゲート電極から露出したフローティングゲート電極上に配置された第１開口部と、前記第１開口部が設けられた窒化膜上に形成された層間絶縁膜と、前記層間絶縁膜および前記窒化膜に形成され、前記第２シリサイド層の表面を露出させる第２開口部と、前記第２開口部を介して前記第２シリサイド層に接続され、前記層間絶縁膜上に形成された配線層とを備えることを特徴とする。
【００１１】
これにより、ソース層上にシリサイド層が形成されないようにするための露光マスクを用いることで、素子分離用酸化膜上に窒化膜を残したまま、コントロールゲート電極から露出したフローティングゲート電極上の窒化膜を除去することができる。このため、露光マスクを新たに作製することなく、フローティングゲート電極と窒化膜との間で電荷のやり取りが起こらないようにして、ボーダレスコンタクト形成用の窒化膜を形成することができる。この結果、コストアップを抑制しつつ、素子分離用酸化膜のエッチングを防止することが可能となるとともに、データリテンション不良を低減することができる。
【００１２】
また、本発明の一態様に係る不揮発性半導体記憶装置によれば、前記コントロールゲート電極から露出したフローティングゲート電極上が覆われるようにして、前記窒化膜と前記コントロールゲート電極との間に設けられた酸化膜をさらに備えることを特徴とする。
これにより、フローティングゲート電極上に酸化膜を形成してから窒化膜を形成することができ、フローティングゲート電極に窒化膜が接触することを防止して、データリテンション不良を低減することができる。
【００１３】
また、本発明の一態様に係る不揮発性半導体記憶装置の製造方法によれば、第１ゲート絶縁膜を半導体基板上に形成する工程と、上部に酸化層が設けられたフローティングゲート電極を前記第１ゲート絶縁膜上に形成する工程と、第２ゲート絶縁膜を前記半導体基板上に形成する工程と、前記フローティングゲート電極上に一端が配置され、前記第２ゲート絶縁膜を介して前記半導体基板上に他端が配置されたコントロールゲート電極を形成する工程と、前記フローティングゲート電極側の前記半導体基板にソース層を形成する工程と、前記コントロールゲート電極側の前記半導体基板にドレイン層を形成する工程と、前記コントロールゲート電極が形成された半導体基板上に窒化膜を成膜する工程と、前記コントロールゲート電極から露出したフローティングゲート電極上の前記窒化膜を除去する工程と、前記窒化膜上に層間絶縁膜を形成する工程と、前記ドレイン層の表面を露出させる開口部を前記層間絶縁膜および前記窒化膜に形成する工程と、前記開口部を介して前記ドレイン層に接続された配線層を前記層間絶縁膜上に形成する工程とを備えることを特徴とする。
【００１４】
これにより、ボーダレスコンタクト形成用の窒化膜を選択的にエッチングすることで、フローティングゲート電極と窒化膜との間での電荷のやり取りを防止することができ、製造工程の煩雑化を抑制しつつ、マスクずれによる素子分離用酸化膜のエッチングを防止することが可能となるとともに、データリテンション不良を低減することができる。
また、本発明の一態様に係る不揮発性半導体記憶装置の製造方法によれば、前記窒化膜を除去する工程は、前記ソース層を形成するためのイオン注入用の露光マスクを用いて前記窒化膜上にレジストパターンを形成する工程と、前記レジストパターンをマスクとして、前記窒化膜をエッチングすることにより、前記窒化膜が除去された開口部を形成する工程とを備えることを特徴とする。
【００１５】
これにより、露光マスクを新たに作製することなく、ボーダレスコンタクト形成用の窒化膜とフローティングゲート電極との間での電荷のやり取りを防止することができ、コストアップを抑制しつつ、マスクずれによる素子分離用酸化膜のエッチングを防止することが可能となるとともに、データリテンション不良を低減することができる。
また、本発明の一態様に係る不揮発性半導体記憶装置の製造方法によれば、第１ゲート絶縁膜を半導体基板上に形成する工程と、上部に酸化層が設けられたフローティングゲート電極を前記第１ゲート絶縁膜上に形成する工程と、第２ゲート絶縁膜を前記半導体基板上に形成する工程と、前記フローティングゲート電極上に一端が配置され、前記第２ゲート絶縁膜を介して前記半導体基板上に他端が配置されたコントロールゲート電極を形成する工程と、前記フローティングゲート電極側の前記半導体基板にソース層を形成する工程と、前記コントロールゲート電極および前記フローティングゲート電極の側壁にサイドウォールスペーサを形成する工程と、前記コントロールゲート電極側の前記半導体基板にドレイン層を形成する工程と、端部が前記コントロールゲート電極上にかかるようにして前記ソース層を覆う酸化膜を形成する工程と、前記酸化膜が形成された半導体基板上にシリサイド形成用金属膜を形成する工程と、前記シリサイド形成用金属膜をシリコンと反応させることにより、前記ドレイン層および前記コントロールゲート電極上にシリサイド層を形成する工程と、前記コントロールゲート電極が形成された半導体基板上に窒化膜を成膜する工程と、前記コントロールゲート電極から露出したフローティングゲート電極上の前記窒化膜を除去する工程と、前記窒化膜上に層間絶縁膜を形成する工程と、前記ドレイン層上のシリサイド層の表面を露出させる開口部を前記層間絶縁膜および前記窒化膜に形成する工程と、前記開口部を介して前記ドレイン層上のシリサイド層に接続された配線層を前記層間絶縁膜上に形成する工程とを備えることを特徴とする。
【００１６】
これにより、ボーダレスコンタクト形成用の窒化膜を選択的にエッチングすることで、フローティングゲート電極に窒化膜との間での電荷のやり取りを防止することができ、製造工程の煩雑化を抑制しつつ、マスクずれによる素子分離用酸化膜のエッチングを防止することが可能となるとともに、データリテンション不良を低減することができる。
また、本発明の一態様に係る不揮発性半導体記憶装置の製造方法によれば、前記窒化膜を除去する工程は、前記ソース層を覆う酸化膜を形成するための露光マスクを用いて前記窒化膜上にレジストパターンを形成する工程と、前記レジストパターンをマスクとして、前記窒化膜をエッチングすることにより、前記窒化膜が除去された開口部を形成する工程とを備えることを特徴とする。
【００１７】
これにより、露光マスクを新たに作製することなく、ボーダレスコンタクト形成用の窒化膜とフローティングゲート電極との間での電荷のやり取りを防止することができ、コストアップを抑制しつつ、マスクずれによる素子分離用酸化膜のエッチングを防止することが可能となるとともに、データリテンション不良を低減することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態に係る不揮発性半導体記憶装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の一実施形態に係る不揮発性半導体記憶装置の概略構成を示す平面図である。
図１において、メモリセルには、フローティングゲート電極４が設けられるとともに、フローティングゲート電極４の両側には、ドレイン層１０ａおよびソース層１０ｂがそれぞれ設けられている。
【００１９】
そして、フローティングゲート電極４が設けられたメモリセルはマトリックス状に配列され、ドレイン層１０ａは、列方向に隣接する１対のメモリセルで共用され、ドレイン層１０ａを共用する１対のメモリセルは、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）２を介して行方向に分離されている。なお、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）の代わりに、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）を用いるようにしてもよい。
【００２０】
また、フローティングゲート電極４を挟んでドレイン層１０ａの反対側には、行方向に延伸されたソース層１０ｂが配置され、ソース層１０ｂは、列方向に隣接する２行分のメモリセルで共用されている。
また、フローティングゲート電極４上に端部がかかるようにして、ワードラインＷＬ１〜ＷＬ６が行方向に配設されている。また、列方向には、各ワードラインＷＬ１〜ＷＬ６と交差するようにして、ビットラインＢＬ１〜ＢＬ７が配設され、各ビットラインＢＬ１〜ＢＬ７は、ビットコンタクトＨ１を介してドレイン層１０ａと接続されている。また、列方向には、ソース配線Ｖｓｓが配設され、ソース配線Ｖｓｓは、ソースコンタクトＨ２を介して各ソース層１０ｂと接続されている。
【００２１】
図２（ａ）は、図１のＡ−Ａ線で切断した断面図、図２（ｂ）は、図１のＢ−Ｂ線で切断した断面図、図２（ｃ）は、図１のＣ−Ｃ線で切断した断面図である。
図２において、半導体基板１には、ドレイン層１０ａを行方向（Ｂ−Ｂ方向）に分離するＳＴＩ２が埋め込まれている。なお、半導体基板１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣなどを用いることができる。
【００２２】
そして、ＳＴＩ２が埋め込まれた半導体基板１上には、ゲート絶縁膜３を介してフローティングゲート電極４が形成され、フローティングゲート電極４の上部には、酸化層５が形成されている。また、一端が酸化層５を介してフローティングゲート電極４上に配置されるとともに、他端がゲート絶縁膜６を介して半導体基板１上に配置されたコントロールゲート電極７が形成されている。そして、同一行に配置されたコントロールゲート電極７は、図１の共通のワードラインＷＬ１〜ＷＬ６にそれぞれ接続されている。また、コントロールゲート電極７およびフローティングゲート電極４の側壁には、サイドウォールスペーサ８ａ、８ｂがそれぞれ形成されている。
【００２３】
そして、コントロールゲート電極７側の半導体基板１内には、ドレイン層１０ａが形成されるとともに、フローティングゲート電極４側の半導体基板１内には、対向配置されたフローティングゲート電極４で共用されるようにして、ソース層１０ｂが形成されている。そして、ドレイン層１０ａ上にはシリサイド層１１ａが形成されるともに、コントロールゲート電極７上には、酸化層５上のコントロールゲート電極７の端部から所定間隔だけ隔ててシリサイド層１１ｂが形成されている。
【００２４】
ここで、ドレイン層１０ｂ上には、シリサイド層が形成されないようにするともに、コントロールゲート電極７上には、酸化層５上のコントロールゲート電極７の端部から所定間隔だけ隔ててシリサイド層１１ｂを形成することにより、フローティングゲート電極４上にコントロールゲート電極７の端部が配置された場合においても、コントロールゲート電極７上のシリサイド層１１ｂとフローティングゲート電極４とがショートすることを防止しつつ、コントロールゲート電極１１ｂおよびドレイン層９ａの低抵抗化を図ることが可能となる。
【００２５】
そして、コントロールゲート電極７が形成された半導体基板１上の全面には、シリコン酸化膜１２を介してシリコン窒化膜１３が形成されている。なお、シリコン窒化膜１３の膜厚は、例えば、５００Å程度とすることができる。そして、シリコン窒化膜１３には、コントロールゲート電極７から露出したフローティングゲート電極４上のシリコン窒化膜１３が除去された開口部１３´が形成されている。
【００２６】
そして、開口部１３´が形成されたシリコン窒化膜１３上には、層間絶縁膜１４が形成され、層間絶縁膜１４上には、ビットラインＢＬが列方向（Ａ−Ａ方向）に形成されている。また、層間絶縁膜１４には、ドレイン層１０ａ上のシリサイド層１１ａに接続されたプラグ１５が埋め込まれ、ビットラインＢＬは、プラグ１５を介してシリサイド層１１ａに接続されている。
【００２７】
ここで、コントロールゲート電極７から露出したフローティングゲート電極４上のシリコン窒化膜１３を除去することにより、ボーダレスコンタクト形成用のシリコン窒化膜１３を形成した場合においても、フローティングゲート電極５とシリコン窒化膜１３との間での電荷のやり取りを防止することができ、フローティングゲート電極４に電荷を安定して蓄積することが可能となる。このため、ビットコンタクトＨ１を形成するために、層間絶縁膜１４のオーバーエッチングを行った場合においても、マスクずれによるＳＴＩ２のエッチングを防止することを可能としつつ、データリテンション不良を低減することができる。
【００２８】
また、コントロールゲート電極７から露出したフローティングゲート電極４上のシリコン窒化膜１３を除去するとともに、ソース層１０ｂ上のシリコン窒化膜１３も除去するようにしてもよい。
これにより、ソース層１０ｂを形成するためのイオン注入用の露光マスクまたはソース層１０ｂ上にシリサイド層が形成されないようにするための露光マスクを用いることで、ＳＴＩ２上にシリコン窒化膜１３を残したまま、コントロールゲート電極７から露出したフローティングゲート電極４上の窒化膜を除去することができる。このため、露光マスクを新たに作製することなく、フローティングゲート電極４とシリコン窒化膜１３との間で電荷のやり取りが起こらないようにして、ボーダレスコンタクト形成用のシリコン窒化膜１３を形成することができ、コストアップを抑制することができる。
【００２９】
そして、図２のメモリセルの消去動作を行う場合、図１のソース配線Ｖｓｓをグランド電位に保持し、全てのメモリセルのソース層１０ｂをグランド電位に保持するとともに、全てのビットラインＢＬ１〜ＢＬ７をグランド電位に保持し、全てのメモリセルのドレイン層１０ａをグランド電位に保持する。さらに、選択されたワードラインＷＬ１〜ＷＬ６に１１〜１３Ｖの高電圧を印加し、選択されたワードラインＷＬ１〜ＷＬ６に接続されているメモリセルのコントロールゲート電極７に１１〜１３Ｖの高電圧を印加するとともに、非選択のワードラインＷＬ１〜ＷＬ６をグランド電位に保持し、非選択のワードラインＷＬ１〜ＷＬ６に接続されているメモリセルのコントロールゲート電極７をグランド電位に保持する。
【００３０】
そして、ドレイン層１０ａおよびソース層１０ｂがグランド電位に保持された状態で、コントロールゲート電極７に１１〜１３Ｖの高電圧が印加されると、コントロールゲート電極７とフローティングゲート電極４との間には高電界がかかり、コントロールゲート電極７とフローティングゲート電極４との間にＦＮ（Ｆｏｗｌｅｒ  Ｎｏｒｄｈｅｉｍ）トンネル電流が流れる。このため、フローティングゲート電極４の電子がコントロールゲート電極７側に引き抜かれ、選択されたメモリセルに記憶されたデータの消去を行うことができる。
【００３１】
ここで、図２（ａ）に示すように、フローティングゲート電極４上の酸化層５を楕円状に形成し、フローティングゲート電極４の端部を尖らせることにより、フローティングゲート電極４の端部に電界を集中させることができる。このため、フローティングゲート電極４の電子をコントロールゲート電極７側に効率よく引き抜くことが可能となり、書き換え回数を増加させることを可能として、スプリットゲート型フラッシュメモリの寿命を向上させることが可能となる。
【００３２】
なお、スプリットゲート型フラッシュメモリでは、選択されたワードラインＷＬ１〜ＷＬ６に接続されている全てのメモリセルに対して一括して消去動作が行われ、全てのワードラインＷＬ１〜ＷＬ６を同時に選択することにより、全てのメモリセルの消去動作を一括して行うことができる。
次に、図２のメモリセルの書き込み動作を行う場合、図１のソース配線Ｖｓｓに１０〜１１Ｖの高電圧を印加し、全てのメモリセルのソース層１０ｂに１０〜１１Ｖの高電圧を印加する。また、選択されたビットラインＢＬ１〜ＢＬ７に１Ｖの電圧を印加し、選択されたビットラインＢＬ１〜ＢＬ７に接続されているメモリセルのドレイン層１０ａに１Ｖの電圧を印加するとともに、非選択のビットラインＢＬ１〜ＢＬ７に２Ｖの電圧を印加し、非選択のビットラインＢＬ１〜ＢＬ７に接続されているメモリセルのドレイン層１０ａに２Ｖの電圧を印加する。さらに、選択されたワードラインＷＬ１〜ＷＬ６に１．８Ｖの低電圧を印加し、選択されたワードラインＷＬ１〜ＷＬ６に接続されているメモリセルのコントロールゲート電極７に１．８Ｖの低電圧を印加するとともに、非選択のワードラインＷＬ１〜ＷＬ６をグランド電位に保持し、非選択のワードラインＷＬ１〜ＷＬ６に接続されているメモリセルのコントロールゲート電極７をグランド電位に保持する。
【００３３】
そして、コントロールゲート電極７下のチャネル領域のしきい値Ｖｔｈが、例えば、０．５Ｖであるとすると、選択されたワードラインＷＬ１〜ＷＬ６に接続されているメモリセルのチャネル領域は反転状態となる。このため、選択されたビットラインＢＬ１〜ＢＬ７を介してドレイン層１０ａに１Ｖが印加されている場合、選択されたワードラインＷＬ１〜ＷＬ６に接続されているメモリセルには、ソース層１０ｂからドレイン層１０ａに向かって電流が流れる。一方、コントロールゲート電極７下のチャネル領域のしきい値Ｖｔｈが、例えば、０．５Ｖである場合、非選択のワードラインＷＬ１〜ＷＬ６に接続されているメモリセルのチャネル領域は空乏状態となり、非選択のワードラインＷＬ１〜ＷＬ６に接続されているメモリセルには、ソース層１０ｂからドレイン層１０ａに向かう電流が流れない。
【００３４】
そして、ソース層１０ｂには１０〜１１Ｖの高電圧が印加されているため、ソース層１０ｂとフローティングゲート電極４との容量カップリングによりフローティングゲート電極４の電位が持ち上げられ、チャネル領域とフローティングゲート電極４との間に高電界が発生する。このため、ソース層１０ｂからドレイン層１０ａに向かって電流が流れると、チャネル領域を流れる電子は高電界により加速されてホットエレクトロンとなり、フローティングゲート電極４に電子が注入される。この結果、選択されたワードラインＷＬ１〜ＷＬ６およびビットラインＢＬ１〜ＢＬ７に接続されているメモリセルには電荷が蓄積され、選択されたメモリセルにデータを書き込むことができる。
【００３５】
ここで、コントロールゲート電極７から露出したフローティングゲート電極４上のシリコン窒化膜１３が除去されているので、フローティングゲート電極４に電荷を安定して蓄積することが可能となり、温度や電圧ストレスなどがかかった場合においても、フローティングゲート電極４に蓄積されている電荷が消失することを抑制することができる。
次に、図２のメモリセルの読み出し動作を行う場合、図１のソース配線Ｖｓｓをグランド電位に保持し、全てのメモリセルのソース層１０ｂをグランド電位に保持する。また、選択されたビットラインＢＬ１〜ＢＬ７に１Ｖの低電圧を印加し、選択されたビットラインＢＬ１〜ＢＬ７に接続されているメモリセルのドレイン層１０ａに１Ｖの低電圧を印加するとともに、非選択のビットラインＢＬ１〜ＢＬ７をグランド電位に保持し、非選択のビットラインＢＬ１〜ＢＬ７に接続されているメモリセルのドレイン層１０ａをグランド電位に保持する。さらに、選択されたワードラインＷＬ１〜ＷＬ６に３±０．３Ｖの電圧を印加し、選択されたワードラインＷＬ１〜ＷＬ６に接続されているメモリセルのコントロールゲート電極７に３±０．３Ｖの電圧を印加するとともに、非選択のワードラインＷＬ１〜ＷＬ６をグランド電位に保持し、非選択のワードラインＷＬ１〜ＷＬ６に接続されているメモリセルのコントロールゲート電極７をグランド電位に保持する。
【００３６】
そして、ビットラインＢＬ１〜ＢＬ７およびワードラインＷＬ１〜ＷＬ６で選択されたメモリセルが消去状態にある場合、選択されたメモリセルのフローティングゲート電極４の電子が引き抜かれている。このため、消去状態にあるメモリセルのフローティングゲート電極４下のチャネル領域はオンしており、選択されたビットラインＢＬ１〜ＢＬ７を介してドレイン層１０ａに１Ｖが印加されている場合、選択されたワードラインＷＬ１〜ＷＬ６に接続されているメモリセルには、ドレイン層１０ａからソース層１０ｂに向かって電流が流れる。
【００３７】
一方、ビットラインＢＬ１〜ＢＬ７およびワードラインＷＬ１〜ＷＬ６で選択されたメモリセルが書き込み状態にある場合、選択されたメモリセルのフローティングゲート電極４には電子が蓄積されている。このため、書き込み状態にあるメモリセルのフローティングゲート電極４下のチャネル領域はオフしており、選択されたビットラインＢＬ１〜ＢＬ７を介してドレイン層１０ａに１Ｖが印加されている場合においても、選択されたワードラインＷＬ１〜ＷＬ６に接続されているメモリセルには、ドレイン層１０ａからソース層１０ｂに向かって流れる電流が消去状態に比べて小さくなる。このため、選択されたメモリセルに流れる電流の大きさをセンスアンプで検出することにより、選択されたメモリセルの消去状態および書き込み状態を判別することができる。
【００３８】
また、非選択のワードラインＷＬ１〜ＷＬ６をグランド電位に保持し、非選択のワードラインＷＬ１〜ＷＬ６に接続されているメモリセルのコントロールゲート電極７をグランド電位に保持することにより、コントロールゲート電極７下のチャネル領域をオフすることができる。このため、非選択のメモリセルが過剰消去状態にある場合においても、非選択のメモリセルが常に導通状態になることを防止することができ、選択されたメモリセルの読み出し動作を正常に行うことが可能となる。
【００３９】
図３〜図５は、本発明の一実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
図３（ａ）において、熱酸化により、ゲート絶縁膜３を半導体基板１上に形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜３が形成された半導体基板１に多結晶シリコン層４´を積層し、多結晶シリコン層４´上に酸化防止膜２１を形成する。なお、酸化防止膜２１としては、例えば、シリコン窒化膜などを用いることができる
次に、図３（ｂ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜２１をパターニングすることにより、酸化防止膜２１に開口部２１´を形成する。
【００４０】
次に、図３（ｃ）に示すように、開口部２１´が形成された酸化防止膜２１をマスクとして多結晶シリコン層４´の熱酸化を行うことにより、多結晶シリコン層４´の上部に酸化層５を選択的に形成する。
次に、図３（ｄ）に示すように、多結晶シリコン層４´上の酸化防止膜２１を除去する。そして、多結晶シリコン層４´の上部に選択的に形成された酸化層５をマスクとして多結晶シリコン層４´をエッチングすることにより、酸化層５を上部に有するフローティングゲート電極４を形成する。
【００４１】
次に、図４（ａ）に示すように、熱酸化により、半導体基板１上にゲート絶縁膜６を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜６が形成された半導体基板１上に多結晶シリコン層を積層する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、酸化層５を介してフローティングゲート電極４上に一端が配置され、ゲート絶縁膜６を介して半導体基板１上に他端が配置されたコントロールゲート電極７を形成する。
【００４２】
次に、図４（ｂ）に示すように、フォトリソグラフィー技術を用いることにより、コントロールゲート電極７側の半導体基板１上を覆うフォトレジスト層Ｒ１を形成する。そして、フォトレジスト層Ｒ１、フローティングゲート電極４およびコントロールゲート電極７をマスクとしてイオン注入Ｐ１を半導体基板１に行うことにより、フローティングゲート電極４側の半導体基板１内にソース層１０ｂを形成する。
【００４３】
次に、図４（ｃ）に示すように、フォトレジスト層Ｒ１を除去する。そして、ＣＶＤなどの方法により、ソース層１０ｂが形成された半導体基板１上にシリコン酸化膜を積層する。そして、半導体基板１上に積層されたシリコン酸化膜の異方性エッチングを行うことにより、コントロールゲート電極７およびフローティングゲート電極４の側壁にサイドウォールスペーサ８ａ、８ｂをそれぞれ形成する。
【００４４】
次に、図５（ａ）に示すように、フォトリソグラフィー技術を用いることにより、フローティングゲート電極４側の半導体基板１上を覆うフォトレジスト層Ｒ２を形成する。そして、フォトレジスト層Ｒ２、フローティングゲート電極４、コントロールゲート電極７およびサイドウォールスペーサ８ａ、８ｂをマスクとして半導体基板１にイオン注入Ｐ２を行うことにより、コントロールゲート電極７側の半導体基板１内にドレイン層１０ａを形成する。
【００４５】
次に、図５（ｂ）に示すように、フォトレジスト層Ｒ２を除去する。そして、ＣＶＤなどの方法により、ドレイン層１０ａが形成された半導体基板１上にシリコン酸化膜２２を積層する。そして、フォトリソグラフィー技術およびエッチング技術を用いることにより、端部がコントロールゲート電極７上にかかるようにしてソース層１０ｂが覆われるようにシリコン酸化膜２２をパターニングする
次に、図５（ｃ）に示すように、スパッタなどの方法により、シリコン酸化膜２２が形成された半導体基板１上の全面にシリサイド形成用金属膜２３を積層する。なお、シリサイド形成用金属膜２３としては、例えば、Ｔｉ膜、Ｃｏ膜、Ｗ膜、Ｍｏ膜、Ｎｉ膜またはＰｔ膜などを用いることができる。
【００４６】
次に、図６（ａ）に示すように、熱処理により、シリサイド形成用金属膜２３をＳｉと反応させることで、ドレイン層１０ａおよびコントロールゲート電極７上にシリサイド層１１ａ、１１ｂをそれぞれ形成する。
これにより、酸化層５上のコントロールゲート電極７の端部から所定間隔だけ隔ててシリサイド層１１ｂを形成することが可能となるとともに、ソース層１０ｂ上にシリサイド層を形成することなく、ドレイン層１０ａ上にシリサイド層１１を形成することが可能となる。このため、フローティングゲート電極４上にコントロールゲート電極７の端部が配置された場合においても、コントロールゲート電極７上のシリサイド層１１ｂとフローティングゲート電極４とがショートすることを防止しつつ、コントロールゲート電極７およびドレイン層１０ａの低抵抗化を図ることが可能となる。
【００４７】
次に、図６（ｂ）に示すように、例えば、ＴＥＯＳを用いた低圧ＣＶＤなどの方法により、シリサイド層１１ａ、１１ｂが形成された半導体基板１上の全面にシリコン酸化膜１２を成膜する。なお、シリコン酸化膜１２の膜厚は、例えば、５００Å程度とすることができる。
そして、プラズマＣＶＤなどの方法により、シリコン酸化膜１２上にシリコン窒化膜１３を成膜する。なお、シリコン窒化膜１３の膜厚は、例えば、５００Å程度とすることができる。
【００４８】
次に、図６（ｃ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いてシリコン窒化膜１３をパターニングすることにより、コントロールゲート電極７から露出したフローティングゲート電極４上のシリコン窒化膜１３が除去された開口部１３´を形成する。
ここで、開口部１３´を形成するためのレジストパターンをシリコン窒化膜１３上に形成する場合、図４（ｂ）のフォトレジスト層Ｒ１を形成するための露光マスクを用いることができる。あるいは、図５（ｂ）のシリコン酸化膜２２を形成するための露光マスクを用いることができる。なお、図５（ｂ）のシリコン酸化膜２２を形成するための露光マスクを用いる場合、ポジ型レジストからネガ型レジストに変更する。
【００４９】
そして、図２に示すように、ＣＶＤなどの方法により、開口部１３´が形成されたシリコン窒化膜１３上に層間絶縁膜１４を堆積する。そして、シリサイド層１１ａの表面を露出させる開口部を層間絶縁膜１４、シリコン窒化膜１３およびシリコン酸化膜１２に形成する。
そして、例えば、スパッタなどの方法により、開口部が形成された層間絶縁膜１４上にタングステンを堆積し、タングステンのエッチバックを行うことにより、層間絶縁膜１４、シリコン窒化膜１３およびシリコン酸化膜１２に形成された開口部に埋め込まれたプラグ１５を形成する。
【００５０】
そして、例えば、スパッタなどの方法により、プラグ１５が埋め込まれた層間絶縁膜１４上にＡｌを堆積し、フォトリソグラフィー技術およびエッチング技術を用いてＡｌのパターニングを行うことにより、プラグ１５に接続されたビットラインＢＬを層間絶縁膜１４上に形成する。
ここで、ボーダレスコンタクト形成用のシリコン窒化膜１３を形成することにより、ドレイン層１０ａの横のＳＴＩ２がシリコン窒化膜１３で覆われた状態で、ビットコンタクトＨ１を形成することができる。このため、ビットコンタクトＨ１の形成時にマスクずれが発生した場合においても、層間絶縁膜１４のオーバーエッチングによるＳＴＩ２のエッチングを防止することができる。
【図面の簡単な説明】
【００５１】
【図１】一実施形態に係る不揮発性半導体記憶装置の概略構成を示す平面図。
【図２】一実施形態に係る不揮発性半導体記憶装置の概略構成を示す断面図。
【図３】一実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図４】一実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図５】一実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図６】一実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【符号の説明】
【００５２】
ＷＬ１〜ＷＬ６  ワードライン、ＢＬ１〜ＢＬ７、ＢＬ  ビットラインＶｓｓ  ソース配線、Ｈ１  ビットコンタクト、Ｈ２  ソースコンタクト、１  半導体基板、２  ＳＴＩ、３、６  ゲート絶縁膜、４  フローティングゲート電極、５  酸化層、７  コントロールゲート電極、８ａ、８ｂ  サイドウォールスペーサ、１０ａ  ドレイン層、１０ｂ  ソース層、１１ａ、１１ｂ  シリサイド層、１２  シリコン酸化膜、１３  シリコン窒化膜、１４  層間絶縁膜、１５  プラグ、４´  多結晶シリコン層、２１  酸化防止膜、１３´、２１´  開口部、Ｐ１、Ｐ２  イオン注入、Ｒ１、Ｒ２  フォトレジスト
【図１】
2005136320.tif 000003
【図２】
2005136320.tif 000004
【図３】
2005136320.tif 000005
【図４】
2005136320.tif 000006
【図５】
2005136320.tif 000007
【図６】
2005136320.tif 000008