(57)【要約】【課題】ＣＭＯＳトランジスタのＮＭＯＳとＰＭＯＳにおけるそれぞれのキャリア移動度を向上させることが可能な半導体装置の製造方法および半導体装置を提供する。【解決手段】本発明は、ＮＭＯＳ形成領域ＡとＰＭＯＳ形成領域Ｂとを同一の基板に備えた半導体装置の製造方法および半導体装置であって、基板１１上に絶縁膜１２を成膜する第１工程と、ＮＭＯＳ形成領域Ａの絶縁膜１２に基板１１に達する第１の溝パターン１５を形成した後、第１の溝パターン１５を、第１の半導体材料膜１６で埋め込む第２工程と、ＰＭＯＳ形成領域Ｂの絶縁膜１２に基板１１に達する第２の溝パターン１９を形成した後、第２の溝パターン１９を第１の半導体材料膜１６とは異なる第２の半導体材料膜２０で埋め込む第３工程とを有することを特徴とする半導体装置の製造方法およびこれにより得られる半導体装置である。【選択図】図４
2005209835.tif 000002
【特許請求の範囲】
【請求項１】
第１の素子領域と第２の素子領域とを同一の基板に備えた半導体装置の製造方法であって、
基板上に絶縁膜を成膜する第１工程と、
前記第１の素子領域の前記絶縁膜に前記基板に達する第１の溝パターンを形成した後、当該第１の溝パターンを、第１の半導体材料膜で埋め込む第２工程と、
前記第２の素子領域の前記絶縁膜に前記基板に達する第２の溝パターンを形成した後、当該第２の溝パターンを、前記第１の半導体材料膜とは異なる第２の半導体材料膜で埋め込む第３工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記基板が単結晶シリコンで形成されており、
前記第２工程では、前記第１の溝パターンの前記基板上に、シリコンとシリコンとは格子定数の異なる原子との第１の混晶層を成長させた後、当該第１の混晶層上に、シリコンまたはシリコンとは格子定数の異なる原子の層を成長させた第１の歪み層を形成することで、前記第１の溝パターンを第１の半導体材料膜で埋め込むとともに、
前記第３工程では、前記第２の溝パターンの前記基板上に、シリコンとシリコンとは格子定数の異なる原子との第２の混晶層を成長させた後、当該第２の混晶層上に、シリコンまたはシリコンとは格子定数の異なる原子の層を成長させた第２の歪み層を形成することで、前記第２の溝パターンを第２の半導体材料膜で埋め込む
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１の混晶層と前記第２の混晶層とが同一の原子を用いて構成されるとともに、
前記第１の混晶層の組成比と前記第２の混晶層の組成比とが異なる
ことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
第１の素子領域と第２の素子領域とを同一の基板に備えた半導体装置の製造方法であって、
前記第１の素子領域の基板上に、第１の半導体材料膜をパターン形成する第１工程と、
前記第１の半導体材料膜を覆う状態で、基板上に絶縁膜を成膜する第２工程と、
前記第１の半導体材料膜の表面が露出するまで、前記絶縁膜を除去し、前記第２の素子領域の前記絶縁膜に、前記基板に達する溝パターンを形成する第３工程と、
前記溝パターンを、前記第１の半導体材料膜とは異なる第２の半導体材料膜で埋め込む第４工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項５】
前記基板が単結晶シリコンで形成されており、
前記第１工程では、前記基板上に、シリコンとシリコンとは格子定数の異なる原子との第１の混晶層と、当該第１の混晶層上にシリコンまたはシリコンとは格子定数の異なる原子の層を成長させた第１の歪み層とを有する第１の半導体材料膜をパターン形成するとともに、
前記第４工程では、前記溝パターンの基板上に、シリコンとシリコンとは格子定数の異なる原子との第２の混晶層を成長させた後、当該第２の混晶層上に、シリコンまたはシリコンとは格子定数の異なる原子の層を成長させた第２の歪み層を形成することで、前記溝パターンを第２の半導体材料膜で埋め込む
ことを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記第１の混晶層と前記第２の混晶層とが同一の原子を用いて構成されるとともに、
前記第１の混晶層の組成比と前記第２の混晶層の組成比とが異なる
ことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
第１の素子領域と第２の素子領域とを同一の基板に備えた半導体装置であって、
前記第１の素子領域と前記第２の素子領域は、前記基板上に設けられた絶縁膜により分離されており、前記第１の素子領域は、第１の半導体材料膜で形成されているとともに、前記第２の素子領域は、前記第１の半導体材料膜とは異なる第２の半導体材料膜で形成されている
ことを特徴とする半導体装置。
【請求項８】
前記基板が単結晶シリコンで形成されており、
前記第１の半導体材料膜が、シリコンとシリコンとは格子定数の異なる原子との第１の混晶層と、当該第１の混晶層上に形成されたシリコンまたはシリコンとは格子定数の異なる原子からなる第１の歪み層を有するとともに、
前記第２の半導体材料膜が、シリコンとシリコンとは格子定数の異なる原子との第２の混晶層と、当該第２の混晶層上に形成されたシリコンまたはシリコンとは格子定数の異なる原子からなる第２の歪み層を有する
ことを特徴とする請求項７記載の半導体装置。
【請求項９】
前記第１の混晶層と前記第２の混晶層とが同一の原子を用いて構成されるとともに、
前記第１の混晶層の組成比と前記第２の混晶層の組成比とが異なる
ことを特徴とする請求項８記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関するものであって、特に、ＣＭＯＳトランジスタのＮＭＯＳおよびＰＭＯＳに、それぞれ歪み層を形成するための半導体装置の製造方法およびこの製造方法によって得られる半導体装置に関する。
【背景技術】
【０００２】
シリコン（Ｓｉ）結晶を用いたＭＯＳトランジスタは、性能アップ、コスト低減化の観点から、微細化が進められているが、短チャネル効果やリーク電流等が顕著になりつつあり、単純な微細化による駆動能力向上が困難になってきている。
【０００３】
そこで、近年、Ｓｉ以外の材料を導入し、駆動能力向上を図ることが模索されており、例えば、歪みＳｉの利用が検討されている。歪みＳｉは、下地Ｓｉ基板上に、ＳｉとＳｉよりも格子定数の大きいゲルマニウム（Ｇｅ）の混晶層（ＳｉＧｅ層）を形成し、この上層に成長させたＳｉ結晶を歪ませることで形成される。このように形成された歪みＳｉ層をチャネル領域に用いることで、キャリア移動度を向上させることが可能である。
【０００４】
ここで、歪みＳｉ層の歪み率は、歪みＳｉ層の下層に形成されるＳｉＧｅ層のＳｉとＧｅの組成比に依存する。そして、ＮＭＯＳとＰＭＯＳとでは、歪みＳｉ層における電子と正孔の特性が異なるため、キャリア移動度を向上させるのに最適な歪みＳｉ層の歪み率が異なり、下層のＳｉＧｅ層の組成比も異なることが報告されている（例えば、非特許文献１参照）。
【０００５】
【非特許文献１】T.Mizuno，Advanced SOI-MOSFETs with Strained-Si Channel for High Speed CMOS (Electron/Hole Mobility Enhancement)，「Symposium on VLSI Technology Digest of Technical Papers」（米）IEEE，２０００年
【０００６】
また、ＮＭＯＳとＰＭＯＳを同一基板に備えたＣＭＯＳトランジスタに歪みＳｉを利用する場合には、下地Ｓｉ基板上にＳｉＧｅ層と歪みＳｉ層を順次積層した後、レジストパターンをマスクに用いたエッチングにより、歪みＳｉ層、ＳｉＧｅ層、および下地Ｓｉ基板を除去し、下地Ｓｉ基板の内部に達する素子分離用のトレンチを形成する。そして、このトレンチに絶縁膜を埋め込み、ＮＭＯＳ形成領域とＰＭＯＳ形成領域に分離した後、各素子を形成することで、ＣＭＯＳトランジスタを形成している。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、上述したような方法では、ＮＭＯＳ領域とＰＭＯＳ領域におけるＳｉＧｅ層が同一層で形成されるため、ＳｉとＧｅの組成比は同一となり、その上層に形成する歪みＳｉ層の歪み率も同一となる。このため、例えばＮＭＯＳ領域のキャリア移動度（電子移動度）を最適化するように、ＳｉＧｅ層のＳｉとＧｅの組成比を決定すると、ＰＭＯＳ領域では十分なキャリア移動度（正孔移動度）が得られないという問題が生じていた。
【課題を解決するための手段】
【０００８】
上述したような課題を解決するために、本発明における半導体装置の第１の製造方法は、第１の素子領域と第２の素子領域とを同一の基板に備えた半導体装置の製造方法であって、次のような工程を順次行うことを特徴としている。まず、第１工程では、基板上に絶縁膜を成膜する工程を行う。次に、第２工程では、第１の素子領域の絶縁膜に基板に達する第１の溝パターンを形成した後、第１の溝パターンを、第１の半導体材料膜で埋め込む工程を行う。次いで、第３工程では、第２の素子領域の絶縁膜に基板に達する第２の溝パターンを形成した後、第２の溝パターンを、第１の半導体材料膜とは異なる第２の半導体材料膜で埋め込む工程を行う。
【０００９】
また、本発明の半導体装置の第２の製造方法は、第１の素子領域と第２の素子領域とを同一の基板に備えた半導体装置の製造方法であって、次のような工程を順次行うことを特徴としている。まず、第１工程では、第１の素子領域の基板上に第１の半導体材料膜をパターン形成する工程を行う。次に、第２工程では、パターン形成された第１の半導体材料膜を覆う状態で、基板上に絶縁膜を成膜する工程を行う。次いで、第３工程では、第１の半導体材料膜の表面が露出するまで、絶縁膜を除去し、第２の素子領域の絶縁膜に、基板に達する溝パターンを形成する工程を行う。その後、第４工程では、この溝パターンを第１の半導体材料膜とは異なる第２の半導体材料膜で埋め込む工程を行う。
【００１０】
このような半導体装置の第１および第２の製造方法によれば、基板上の絶縁膜により分離された第１の素子領域と第２の素子領域とで、異なる半導体材料膜が形成される。これにより、それぞれの素子領域でキャリア移動度を向上させるために最適な半導体材料膜を用いることが可能である。したがって、第１の素子領域をＮＭＯＳ領域、第２の素子領域をＰＭＯＳ領域とし、各素子領域に、ＳｉＧｅ層とこの上層に歪みＳｉ層とを形成する場合であっても、ＮＭＯＳとＰＭＯＳとでキャリア移動度を向上させるのに最適な歪みＳｉ層の歪み率とするために、下層のＳｉＧｅ層の組成比を最適化することが可能である。
【００１１】
また、本発明の半導体装置は、第１の素子領域と第２の素子領域とを同一の基板に備えた半導体装置であって、第１の素子領域と第２の素子領域は、基板上に設けられた絶縁膜により分離されており、第１の素子領域は、第１の半導体材料膜で形成されているとともに、第２の素子領域は、第１の半導体材料膜とは異なる第２の半導体材料膜で形成されていることを特徴としている。
【００１２】
このような半導体装置によれば、第１の素子領域と第２の素子領域とが異なる半導体材料膜で形成されている。これにより、それぞれの素子領域に最適な半導体材料膜を用いることで、キャリア移動度を向上させることが可能である。したがって、第１の素子領域をＮＭＯＳ領域、第２の素子領域をＰＭＯＳ領域とし、各素子領域がＳｉＧｅ層とその上層に積層された歪みＳｉ層で形成される場合であっても、下層のＳｉＧｅ層の組成比を最適化することで、ＮＭＯＳとＰＭＯＳの歪みＳｉ層の歪み率を最適化できるため、各素子のキャリア移動度を向上させることが可能である。
【発明の効果】
【００１３】
以上、説明したように、本発明における半導体装置の製造方法およびこれによって得られる半導体装置によれば、それぞれの素子領域に最適な半導体材料膜を用いることで、各素子のキャリア移動度を向上させることが可能である。したがって、半導体装置の駆動能力を向上させることができる。
【発明を実施するための最良の形態】
【００１４】
（第１実施形態）
本発明の半導体装置の第１の製造方法に係わる実施の形態の一例を、ＣＭＯＳトランジスタの製造方法を例にとり、図１〜図４の製造工程断面図を用いて説明する。本実施形態においては、半導体装置の構成を製造工程順に説明することとする。
【００１５】
まず、図１（ａ）に示すように、単結晶Ｓｉからなる例えばＰ型の基板１１は、ＮＭＯＳ形成領域（第１の素子領域）ＡとＰＭＯＳ形成領域（第２の素子領域）Ｂとを有していることとする。この基板１１上に、例えば酸化シリコン（ＳｉＯ2）からなる絶縁膜１２を２００ｎｍ〜３００ｎｍの膜厚で成膜する。この絶縁膜１２は後工程でパターニングされることで、ＮＭＯＳとＰＭＯＳとを分離する素子分離膜となるため、素子分離の可能な程度の膜厚に形成する。
【００１６】
次に、図１（ｂ）に示すように、絶縁膜１２上に窒化シリコン（ＳｉＮ）からなるハードマスク１３を成膜する。このハードマスク１３は、絶縁膜１２とエッチング選択比のとれる材料で形成されることとする。続いて、このハードマスク１３上に、例えばＮＭＯＳ形成領域Ａ上が開口されたレジストパターン１４を形成する。
【００１７】
その後、図１（ｃ）に示すように、このレジストパターン１４をマスクに用いたエッチングにより、ハードマスク１３を除去して、絶縁膜１２を露出する。その後、レジストパターン１４を除去する。
【００１８】
次に、図２（ｄ）に示すように、このハードマスク１３を用いたエッチングにより絶縁膜１２をパターニングすることで、ＮＭＯＳ形成領域Ａに、基板１１に達する第１の溝パターン１５を形成する。ここでのエッチングはドライエッチングでもウェットエッチングでもよい。その後、ハードマスク１３を除去する。なお、ここではハードマスク１３を用いて絶縁膜１２をパターニングしたが、レジストパターン１４（前記図１（ｃ）参照）を絶縁膜１２上に形成し、レジストパターン１４をマスクに用いて絶縁膜１２をパターニングすることが可能であれば、ハードマスク１３は形成しなくてもよい。
【００１９】
次いで、図２（ｅ）に示すように、第１の溝パターン１５の底部に露出されたＳｉからなる基板１１上に、Ｓｉ層１６ａをエピタキシャル成長させる。これにより、第１の溝パターン１５を形成する際のエッチングにより、基板１１の表面がダメージを受けた場合であっても、基板１１上にＳｉ層１６ａを成長させることで、その表面が改質される。
【００２０】
その後、このＳｉ層１６ａ上に、上層に向けてＳｉに対するＧｅの組成比を０からｘまで徐々に増大させた傾斜ＳｉＧｅ層１６ｂをエピタキシャル成長させる。続いて、この傾斜ＳｉＧｅ層１６ｂ上に、ＳｉとＧｅの組成比が1−ｘ：ｘの緩和ＳｉＧｅ層１６ｃをエピタキシャル成長させる。この緩和ＳｉＧｅ層１６ｃにおけるＳｉとＧｅの組成比により、後工程で緩和ＳｉＧｅ層１６ｃ上に形成する歪みＳｉ層の歪み率が決定されることから、ＮＭＯＳにおける歪みＳｉ層での電子移動度を向上させるのに最適な歪み率となるように、ＳｉとＧｅの組成比を設定する。ここで、傾斜ＳｉＧｅ層１６ｂと緩和ＳｉＧｅ層１６ｃが請求項の第１の混晶層に相当する。また、ここでの傾斜ＳｉＧｅ層１６ｂと緩和ＳｉＧｅ層１６ｃとを足した膜厚は１５０ｎｍ〜２５０ｎｍであることとする。
【００２１】
次に、図２（ｆ）に示すように、緩和ＳｉＧｅ層１６ｃ上にＳｉ結晶をエピタキシャル成長させることで、Ｓｉ結晶を歪ませ、歪みＳｉ層１６ｄ（第１の歪み層）を絶縁膜１２の表面とほぼ同等の高さまで、約５０ｎｍの膜厚で形成する。これにより、第１の溝パターン１５は、Ｓｉ層１６ａ、傾斜ＳｉＧｅ層１６ｂ、緩和ＳｉＧｅ層１６ｃおよび歪みＳｉ層１６ｄにより、埋め込まれた状態となる。
【００２２】
そして、Ｓｉ層１６ａ、傾斜ＳｉＧｅ層１６ｂ、緩和ＳｉＧｅ層１６ｃおよび歪みＳｉ層１６ｄが順次積層された積層膜（第１の半導体材料膜１６）が、請求項の第１の半導体材料膜に相当する。ここで、傾斜ＳｉＧｅ層１６ｂ、緩和ＳｉＧｅ層１６ｃおよび歪みＳｉ層１６ｄの膜厚は、各層の最適な膜厚に適宜設定されることとし、第１の半導体材料膜１６の膜厚の調整はＳｉ層１６ａの膜厚で行う。これにより、第１の半導体材料膜１６を絶縁膜１２の表面とほぼ同等の高さに形成する。
【００２３】
なお、ここでは、ハードマスク１３（前記図２（ｄ）参照）を除去した後、第１の溝パターン１５内に、Ｓｉ層１６ａ、傾斜ＳｉＧｅ層１６ｂ、緩和ＳｉＧｅ層１６ｃおよび歪みＳｉ層１６ｄを成長させたが、第１の溝パターン１５内のみに上述した各層を選択成長させることができればよく、絶縁膜１２上をハードマスク１３で覆った状態で、第１の溝パターン１５内に上記各層を成長させた後、ハードマスク１３を除去してもよい。
【００２４】
次に、図３（ｇ）に示すように、第１の半導体材料膜１６上を含む絶縁膜１２上に、再び例えばＳｉＮからなるハードマスク１７を成膜する。このハードマスク１７は、ハードマスク１３と同様に、絶縁膜１２とエッチング選択比のとれる材料で形成されることとする。その後、ハードマスク１７上に、例えばＰＭＯＳ形成領域Ｂ上が開口されたレジストパターン１８を形成する。
【００２５】
その後、図３（ｈ）に示すように、このレジストパターン１８をマスクに用いたエッチングにより、ハードマスク１７を除去して、絶縁膜１２を露出する。その後、レジストパターン１８を除去する。
【００２６】
次に、図３（ｉ）に示すように、このハードマスク１７を用いたエッチングにより絶縁膜１２をパターニングする。ここでのエッチングは、ドライエッチングでもウェットエッチングでもよい。これにより、ＰＭＯＳ形成領域Ｂに、基板１１に達する第２の溝パターン１９を形成するとともに、パターニングされた絶縁膜１２がＮＭＯＳとＰＭＯＳとを分離する素子分離膜となる。
【００２７】
次いで、図４（ｊ）に示すように、ハードマスク１７で絶縁膜１２および第１の半導体材料膜１６を覆った状態で、第２の溝パターン１９の底部に露出されたＳｉからなる基板１１上に、Ｓｉ層２０ａをエピタキシャル成長させる。ここで、第１の半導体材料膜１６上はハードマスク１７で覆われていることから、第２の溝パターン１９内のみにＳｉ層２０ａが成長される。
【００２８】
その後、上層に向けてＳｉに対するＧｅの組成比を０からｙまで徐々に増大させた傾斜ＳｉＧｅ層２０ｂをエピタキシャル成長させる。続いて、この傾斜ＳｉＧｅ層２０ｂ上に、ＳｉとＧｅの組成比が1−ｙ：ｙの緩和ＳｉＧｅ層２０ｃをエピタキシャル成長させる。この緩和ＳｉＧｅ層２０ｃのＳｉとＧｅの組成比により、後工程で緩和ＳｉＧｅ層２０ｃ上に形成する歪みＳｉ層の歪み率が決定されることから、ＰＭＯＳにおける歪みＳｉ層の正孔移動度を向上させるのに最適な歪み率となるように組成比を設定する。ここで、傾斜ＳｉＧｅ層１６ｂと緩和ＳｉＧｅ層１６ｃが請求項の第２の混晶層に相当する。ここでの傾斜ＳｉＧｅ層２０ｂと緩和ＳｉＧｅ層２０ｃとを足した膜厚は１５０ｎｍ〜２５０ｎｍであることとする。
【００２９】
次に、図４（ｋ）に示すように、緩和ＳｉＧｅ層２０ｃ上にＳｉ結晶をエピタキシャル成長させることで、Ｓｉ結晶を歪ませ、歪みＳｉ層２０ｄ（第２の歪み層）を絶縁膜１２の表面とほぼ同等の高さまで、約５０ｎｍの膜厚で形成する。その後、ハードマスク１７（前記図４（ｊ）参照）を除去する。
【００３０】
これにより、第２の溝パターン１９は、Ｓｉ層２０ａ、傾斜ＳｉＧｅ層２０ｂ、緩和ＳｉＧｅ層２０ｃおよび歪みＳｉ層２０ｄにより、埋め込まれた状態となる。そして、このＳｉ層２０ａ、傾斜ＳｉＧｅ層２０ｂ、緩和ＳｉＧｅ層２０ｃおよび歪みＳｉ層２０ｄが順次積層された積層膜（第２の半導体材料膜２０）が、請求項の第２の半導体材料膜に相当する。
【００３１】
ここで、傾斜ＳｉＧｅ層２０ｂ、緩和ＳｉＧｅ層２０ｃおよび歪みＳｉ層２０ｄの膜厚は、各層の最適な膜厚に適宜設定されることとし、第２の半導体材料膜２０の膜厚の調整はＳｉ層２０ａの膜厚で行うこととする。例えば、上述した第１の半導体材料膜１６における傾斜ＳｉＧｅ層１６ｂ、緩和ＳｉＧｅ層１６ｃ、歪みＳｉＧｅ層１６ｄの膜厚と、第２の半導体材料膜２０における傾斜ＳｉＧｅ層２０ｂ、緩和ＳｉＧｅ層２０ｃ、歪みＳｉＧｅ層２０ｄの膜厚とが異なる場合には、この膜厚の差の調整を、Ｓｉ層１６ａまたはＳｉ層２０ａの膜厚で行うこととする。これにより、第１の半導体材料膜１６と第２の半導体材料膜２０を絶縁膜１２の表面とほぼ同等の高さに形成する。
【００３２】
この後の工程は、通常のＣＭＯＳトランジスタと同様の工程で行うこととする。すなわち、図４（ｌ）に示すように、第１の半導体材料膜１６上および第２の半導体材料膜２０上を含む絶縁膜１２上に、ゲート絶縁膜（図示省略）を成膜した後、このゲート絶縁膜上にゲート電極膜（図示省略）を成膜する。そして、このゲート電極膜をパターニングすることで、ＮＭＯＳ領域ＡおよびＰＭＯＳ領域Ｂにそれぞれ、ゲート電極２１を形成する。その後、このゲート電極２１をマスクとして、第１の半導体材料膜１６および第２の半導体材料膜２０の表面にＬＤＤ領域（図示省略）を形成した後、ゲート電極２１の側壁にそれぞれサイドウォール２２を形成する。その後、サイドウォ−ル２２が形成されたゲート電極２１をマスクとして、素子領域における第１の半導体材料膜１６および第２の半導体材料膜２０の表面にソース・ドレイン領域（図示省略）を形成する。
【００３３】
このような半導体装置の製造方法およびこれによって得られる半導体装置によれば、パターニングされた絶縁膜１２でＮＭＯＳ形成領域ＡとＰＭＯＳ形成領域Ｂが分離されており、図２（ｅ）、（ｆ）を用いて説明したように、ＮＭＯＳ形成領域Ａには第１の半導体材料膜１６が形成され、第１の半導体材料膜１６では、緩和ＳｉＧｅ層１６ｃのＳｉとＧｅの組成比が、歪みＳｉ層１６ｄの電子移動度を向上させるのに最適な歪み率となるように構成される。また、図４（ｊ）、（ｋ）を用いて説明したように、緩和ＳｉＧｅ層２０ｃのＳｉとＧｅの組成比が、歪みＳｉ層２０ｄの正孔移動度を向上させるのに最適な歪み率となるように構成される。したがって、ＮＭＯＳおよびＰＭＯＳのキャリア移動度をそれぞれ向上させることができるため、ＣＭＯＳトランジスタの駆動能力を向上させることができる。
【００３４】
また、本実施形態の製造方法では、基板１１上に絶縁膜１２を成膜した後、絶縁膜１２をパターニングすることで、素子分離膜を形成する。ここで、従来のように、例えば基板１１上に第１の半導体材料膜１６を成膜した後、第１の半導体材料膜１６に素子分離用のトレンチを形成する場合には、トレンチの内壁にはＳｉ層１６ａ、傾斜ＳｉＧｅ層１６ｂ、緩和ＳｉＧｅ層１６ｃ、歪みＳｉ層１６ｄのような組成の異なる層が露出された状態となり、このトレンチの内壁を酸化させた後、素子分離膜でこのトレンチを埋め込む。このため、内壁酸化の際の各層の酸化レートが異なるとともに、各層の露出面に形成される酸化膜の状態も異なることによる異常酸化が発生し易い。したがって、ある層に緻密な酸化膜が形成される状態では、他の層では緻密な酸化膜が形成されにくく、この部分においてリーク電流が増加する、といったような特性に変動をきたす可能性がある。しかも、ＮＭＯＳを形成する第１の半導体材料膜１６とＰＭＯＳを形成する第２の半導体材料膜２０の組成が異なる場合には、その違いも酸化レートや酸化膜の状態に影響してくる。しかし、本実施形態の製造方法によれば、絶縁膜１２をパターニングすることで素子分離膜とした後、第１の半導体材料膜１６または第２の半導体材料膜２０を形成するため、上述したような異常酸化を防止することができる。
【００３５】
さらに、本実施形態の製造方法によれば、第１の溝パターン１５の底部に露出された基板１１上にＳｉ層１６ａを成長させた後、Ｓｉ層１６ａ上に傾斜ＳｉＧｅ層１６ｂを成長させる。これにより、第１の溝パターン１５を形成する際の絶縁膜１２のエッチングにより、第１の溝パターン１５の底部に露出された基板１１の表面が損傷を受けたとしても、基板１１上にＳｉ層１６ａを成長させることで改質されるため、改質された状態のＳｉ層１６ａ上に傾斜ＳｉＧｅ層１６ｂを成長させることができる。また、第１の半導体材料膜１６の傾斜ＳｉＧｅ層１６ｂ、緩和ＳｉＧｅ層１６ｃ、歪みＳｉ層１６ｄの膜厚と、第２の半導体材料膜２０における傾斜ＳｉＧｅ層２０ｂ、緩和ＳｉＧｅ層２０ｃ、歪みＳｉ層２０ｄの膜厚が異なる場合には、Ｓｉ層１６ａの膜厚で調整することで、第１の半導体材料膜１６の膜厚と第２の半導体材料膜２０の膜厚を等しくすることができる。Ｓｉ層２０ａについても同様である。これにより、第１の半導体材料膜１６と第２の半導体材料膜２０の膜厚の調整が容易であるため、生産性を向上させることができる。
【００３６】
なお、本実施形態では、ＮＭＯＳ形成領域ＡおよびＰＭＯＳ形成領域Ｂに、歪みＳｉ層１６ｄ、２０ｄをそれぞれ形成する例について説明したが、本発明はこれに限定されず、例えば、歪みＧｅ層を形成する場合であっても、適用可能である。この場合にも、ＮＭＯＳとＰＭＯＳとで、歪みＧｅ層の歪み率が最適となるように、下層のＳｉＧｅ層の組成比を設定することで、本実施形態と同様の効果を奏する。また、本発明は、歪み層を形成する例に限らず、ＮＭＯＳとＰＭＯＳのキャリア移動度がそれぞれ高くなるように、異なる材料膜を用いてＮＭＯＳとＰＭＯＳを作り分ける場合に適用可能である。
【００３７】
また、本実施形態では、ＮＭＯＳ形成領域Ａの第１の半導体材料膜１６を、ＰＭＯＳ形成領域Ｂの第２の半導体材料膜２０よりも先に形成する例について説明したが、どちらを先に形成してもよい。さらに、歪みＳｉ層１６ｄと歪みＳｉ層２０ｄの膜厚が同じ場合には、次のような製造工程で形成してもよい。まず、図２（ｅ）を用いて説明したように、第１の溝パターン１５に、Ｓｉ層１６ａ、傾斜ＳｉＧｅ層１６ｂ、緩和ＳｉＧｅ層１６ｃを順次積層させる。次に、緩和ＳｉＧｅ層１６ｃ上を含む絶縁膜１２上に、ＰＭＯＳ形成領域Ｂ上が開口されたハードマスク１７を形成する。その後、図３（ｇ）から図４（ｊ）を用いて説明したように、ＰＭＯＳ形成領域Ｂの絶縁膜１２に基板１１に達する第２の溝パターン１９を形成し、この溝パターンに、Ｓｉ層２０ａ、傾斜ＳｉＧｅ層２０ｂ、緩和ＳｉＧｅ層２０ｃを順次積層させる。続いて、ハードマスク１７を除去し、緩和ＳｉＧｅ層１６ｃ上に歪みＳｉ層１６ｄを形成するとともに、緩和ＳｉＧｅ層２０ｃ上に歪みＳｉ層２０ｄを形成する。このような製造方法であれば、歪みＳｉ層１６ｄと歪みＳｉ層２０ｄを同一工程で形成することができるので、生産性を向上させることができる。
【００３８】
さらに、本実施形態では、図２（ｅ）を用いて説明したように、第１の溝パターン１５の底部にＳｉ層１６ａを成長させた後、Ｓｉ層１６ａ上に傾斜ＳｉＧｅ層１６ｂをエピタキシャル成長させたが、第１の溝パターン１５を形成する際のエッチングによる基板１１表面の影響がなく、また、第１の半導体材料膜１６と第２の半導体材料膜２０の膜厚をＳｉ層１６ａの膜厚で調整する必要がなければ、Ｓｉ層１６ａを形成しなくてもよい。Ｓｉ層２０ａについても同様である。また、Ｓｉ層１６ａおよびＳｉ層２０ａのどちらか一方を形成してもよい。
【００３９】
また、Ｓｉ層１６ａを形成する代わりに、基板１１をパターン加工してもよい。この場合の製造方法を、上記実施形態の変形例として、図５の製造工程断面図を用いて説明する。なお、第１実施形態と同様の構成には、同一の番号を付して説明する。
【００４０】
まず、図５（ａ）に示すように、レジストパターン（図示省略）を用いたエッチングにより、基板１１の素子分離領域となる部分に溝パターン３１を形成することで、ＮＭＯＳ形成領域ＡおよびＰＭＯＳ形成領域Ｂの基板１１を突出させた状態とする。次に、この溝パターン３１を埋め込むように、基板１１上に絶縁膜１２を成膜する。この際、絶縁膜１２の表面の平坦性に問題がある場合には、化学的機械的研磨（Chemical Mechanical Polishing（ＣＭＰ））法により、絶縁膜１２の表面を平坦化する。
【００４１】
次いで、図５（ｂ）に示すように、第１実施形態と同様に、絶縁膜１２上に、ＮＭＯＳ領域Ａ上が開口した状態のハードマスク３２を形成する。その後、このハードマスク３２を用いたエッチングにより絶縁膜１２を除去することで、基板１１に達する第１の溝パターン１５を形成する。その後、このハードマスク３２を除去する。
【００４２】
次に、図５（ｃ）に示すように、第１の溝パターン１５の底部に露出された基板１１上に、傾斜ＳｉＧｅ層１６ｂ、緩和ＳｉＧｅ層１６ｃおよび歪みＳｉ層１６ｄを順次エピタキシャル成長させることで、第１の半導体材料膜１６を絶縁膜１２の表面とほぼ同等の高さまで形成し、第１の溝パターン１５を埋め込む。このようにして、ＮＭＯＳ形成領域Ａに、歪みＳｉ層１６ｄを形成する。
【００４３】
この後の工程は第１実施形態と同様に行い、ＰＭＯＳ形成領域Ｂの絶縁膜１２に第２の溝パターン１９を形成した後、傾斜ＳｉＧｅ層２０ｂ、緩和ＳｉＧｅ層２０ｃおよび歪みＳｉ層２０ｄを順次エピタキシャル成長させることで、第２の半導体材料膜２０を絶縁膜１２の表面とほぼ同等の高さまで形成し、第２の溝パターン１９を埋め込む。このようにして、ＰＭＯＳ形成領域Ｂに、歪みＳｉ層２０ｄを形成する。
【００４４】
このような半導体装置の製造方法およびこれによって得られる半導体装置によれば、第１実施形態と同様の効果を奏するとともに、ＮＭＯＳ形成領域Ａにおける第１の溝パターン１５の底部およびＰＭＯＳ形成領域Ｂにおける第２の溝パターン１９の底部の基板１１を突出させることで、第１の溝パターン１５および第２の溝パターン１９の深さを、溝パターンの内部に形成する傾斜ＳｉＧｅ層１６ｂ、２０ｂ、緩和ＳｉＧｅ層１６ｃ、２０ｃおよび歪みＳｉ層１６ｄ、２０ｄの膜厚に合わせて調整することができる。
【００４５】
なお、ここでは、ＮＭＯＳ形成領域ＡおよびＰＭＯＳ形成領域Ｂの両方の基板１１を突出させることとしたが、どちらか一方のみを突出させることで、第１の溝パターン１５および第２の溝パターン１９の深さを調整してもよい。
【００４６】
（第２実施形態）
次に、本発明の半導体装置の第２の製造方法に係わる実施の形態の一例を、ＣＭＯＳトランジスタの製造方法を例にとり、図６〜図７の製造工程断面図を用いて説明する。本実施形態においては、半導体装置の構成を製造工程順に説明することとし、第１実施形態と同様の構成には同一の番号を付して説明する。
【００４７】
まず、図６（ａ）に示すように、単結晶Ｓｉからなる基板１１は、ＮＭＯＳ形成領域（第１の素子領域）ＡとＰＭＯＳ形成領域（第２の素子領域）Ｂを有していることとする。この基板１１上に、上層に向けてＳｉに対するＧｅの組成比を０からｘまで徐々に増大させた傾斜ＳｉＧｅ層１６ｂを成長させる。
【００４８】
なお、第１実施形態では、基板１１上にＳｉ層１６ａを形成した後、傾斜ＳｉＧｅ層１６ｂを形成したが、本実施形態では、基板１１上に直接傾斜ＳｉＧｅ層１６ｂを形成することとする。
【００４９】
その後、この傾斜ＳｉＧｅ層１６ｂ上に、ＳｉとＧｅの組成比は1−ｘ：ｘの緩和ＳｉＧｅ層１６ｃを成長させる。ここでの傾斜ＳｉＧｅ層１６ｂと緩和ＳｉＧｅ層１６ｃとを足した膜厚は１５０ｎｍ〜２５０ｎｍであることとする。
【００５０】
この傾斜ＳｉＧｅ層１６ｂおよび緩和ＳｉＧｅ層１６ｃは、後工程で、パターン加工することで、ＮＭＯＳ形成領域Ａに形成される。また、緩和ＳｉＧｅ層１６ｃのＳｉとＧｅの組成比は、後工程で緩和ＳｉＧｅ層１６ｃ上に形成する歪みＳｉ層の歪み率を決定するため、歪みＳｉ層での電子移動度が最適となる歪み率となるようなＳｉとＧｅの組成比とする。
【００５１】
次に、緩和ＳｉＧｅ層１６ｃ上にＳｉ結晶を成長させることで、Ｓｉ結晶を歪ませ、歪みＳｉ層１６ｄを約５０ｎｍの膜厚で形成する。これにより、傾斜ＳｉＧｅ層１６ｂ、緩和ＳｉＧｅ層１６ｃおよび歪みＳｉ層１６ｄが積層された第１の半導体材料膜１６を形成する。
【００５２】
次に、図６（ｂ）に示すように、第１の半導体材料膜１６上に、例えばＳｉＮからなるハードマスク４１を成膜し、ハードマスク４１上にＮＭＯＳ形成領域Ａを除く領域が開口されたレジストパターン４２を形成する。
【００５３】
続いて、図６（ｃ）に示すように、このレジストパターン４２をマスクに用いたエッチングにより、ハードマスク４１を除去して、第１の半導体材料膜１６を露出する。その後、レジストパターン４２を除去する。
【００５４】
次に、図７（ｄ）に示すように、ハードマスク４１を用いたエッチングにより、第１の半導体材料膜１６をパターニングすることで、ＮＭＯＳ形成領域Ａ以外の第１の半導体材料膜１６、すなわち、歪みＳｉ層１６ｄ、緩和ＳｉＧｅ層１６ｃ、傾斜ＳｉＧｅ層１６ｂを除去し、基板１１を露出する。その後、ハードマスク４１を除去する。なお、ここではハードマスク４１を用いて第１の半導体材料膜１６をパターニングしたが、レジストパターン４２を第１の半導体材料膜１６上に形成し、レジストパターン４２をマスクに用いて第１の半導体材料膜１６をパターニングすることが可能であれば、ハードマスク４１は形成しなくてもよい。
【００５５】
次いで、図７（ｅ）に示すように、第１の半導体材料膜１６が形成された基板１１の表面を酸化させた後、ＮＭＯＳ形成領域Ａの基板１１上にパターン形成された第１の半導体材料膜１６を覆う状態で、基板１１上に絶縁膜１２を成膜する。その後、例えばＣＭＰ法により、第１の半導体材料膜１６の表面が露出するまで、絶縁膜１２を除去し、平坦化する。なお、ここでは、ハードマスク４１を除去した後、第１の半導体材料膜１６が形成された基板１１の表面を酸化させて、絶縁膜１２を成膜することとしたが、第１の半導体材料膜１６上をハードマスク４１で覆った状態で、基板１１の表面を酸化し、絶縁膜１２を成膜してもよい。この場合には、ＣＭＰ法により絶縁膜１２を平坦化するとともに、ハードマスク４１を除去する。
【００５６】
この後の工程は、第１実施形態で図３（ｇ）〜図４（ｌ）を用いて説明した工程と同様に行うこととし、ＰＭＯＳ形成領域Ｂに、第２の溝パターン１９を形成した後、第２の溝パターン１９の底部に露出された基板１１に、傾斜ＳｉＧｅ層２０ｂ、緩和ＳｉＧｅ層２０ｃ、歪みＳｉ層２０ｄを順次選択的に成長させることで、第２の溝パターン１９を第２の半導体材料膜２０で埋め込む。
【００５７】
このような半導体装置の製造方法およびこれによって得られる半導体装置であっても、第１実施形態と同様に、パターニングされた絶縁膜１２でＮＭＯＳ形成領域ＡとＰＭＯＳ形成領域Ｂが分離されており、ＮＭＯＳ形成領域Ａには、第１の半導体材料膜１６が形成され、第１の半導体材料膜１６では、緩和ＳｉＧｅ層１６ｃのＳｉとＧｅの組成比が、歪みＳｉ層１６ｄの電子移動度を向上させるのに最適な歪み率となるように構成される。また、ＰＭＯＳ形成領域Ｂには、第２の半導体材料膜２０が形成され、第２の半導体材料膜２０では、緩和ＳｉＧｅ層２０ｃのＳｉとＧｅの組成比が、歪みＳｉ層２０ｄの正孔移動度を向上させるのに最適な歪み率となるように構成される。したがって、ＮＭＯＳおよびＰＭＯＳのキャリア移動度をそれぞれ向上させることができるため、ＣＭＯＳトランジスタの駆動能力を向上させることができる。
【００５８】
なお、本実施形態の製造方法において、第１の半導体材料膜１６が、例えば単結晶Ｓｉ等の単層で形成されている場合には、絶縁膜１２を成膜する前の酸化工程で組成の異なる層が露出されることがないため、異常酸化を防止することができる。また、第２の半導体材料膜２０は、第１実施形態と同様に、絶縁膜１２に第２の溝パターン１９を形成した後、この溝パターンを第２の半導体材料膜２０で埋め込むことから、第２の半導体材料膜の異常酸化も防止することができる。
【図面の簡単な説明】
【００５９】
【図１】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その１）である。
【図２】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その２）である。
【図３】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その３）である。
【図４】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その４）である。
【図５】本発明の半導体装置の製造方法に係る第１実施形態の変形例を説明するための製造工程断面図である。
【図６】本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図（その１）である。
【図７】本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図（その２）である。
【符号の説明】
【００６０】
１１…基板、１２…絶縁膜、１５…第１の溝パターン、１６…第１の半導体材料膜、１６ｂ，２０ｂ…傾斜ＳｉＧｅ層、１６ｃ，２０ｃ…緩和ＳｉＧｅ層、１６ｄ，２０ｄ…歪みＳｉ層、１９…第２の溝パターン、２０…第２の半導体材料膜、Ａ…ＮＭＯＳ形成領域、Ｂ…ＰＭＯＳ形成領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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