(57)【要約】  【課題】  高精度の基板電流モデルを新たに作成し、該モデルを使用することにより、高精度で応用範囲の広いホットキャリア劣化シミュレーションを実現する。  【解決手段】  基板電流Ｉｓｕｂを  Ｉｓｕｂ＝（Ａｉ／Ｂｉ）・（Ｖｄｓ−Ｖｄｓａｔ）・Ｉｄ・ｅｘｐ（−Ｂｉ・ｌｃ／（Ｖｄｓ−Ｖｄｓａｔ））（但しＩｄ、Ｖｄｓ、ＶｄｓａｔはそれぞれＭＯＳトランジスタのドレイン電流、ドレイン電圧、飽和ドレイン電圧であり、ｌｃは特性長であり、Ａｉはモデルパラメータであり、Ｂｉは所定の定数である）で表される基板電流モデル式を用いて算出する際に、特性長ｌｃを、ＭＯＳトランジスタのゲート・ドレイン間電圧Ｖｇｄ（＝Ｖｇｓ−Ｖｄｓ：ＶｇｓはＭＯＳトランジスタのゲート電圧）の一次式（ｌｃ０＋ｌｃ１・Ｖｇｄ）の関数ｌｃ＝ｌｃ［ｌｃ０＋ｌｃ１・Ｖｇｄ］（但しｌｃ０、ｌｃ１はそれぞれモデルパラメータである）とする。【選択図】      図６
2005259778.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置を構成するＭＯＳトランジスタの基板電流Ｉｓｕｂの予測値に基づいて前記半導体装置の信頼性シミュレーションを行なう方法であって、
前記基板電流Ｉｓｕｂを
Ｉｓｕｂ＝（Ａｉ／Ｂｉ）・（Ｖｄｓ−Ｖｄｓａｔ）・Ｉｄ・ｅｘｐ（−Ｂｉ・ｌｃ／（Ｖｄｓ−Ｖｄｓａｔ））
（但しＩｄ、Ｖｄｓ、Ｖｄｓａｔはそれぞれ前記ＭＯＳトランジスタのドレイン電流、ドレイン電圧、飽和ドレイン電圧であり、ｌｃは特性長であり、Ａｉはモデルパラメータであり、Ｂｉは所定の定数である）で表される基板電流モデル式を用いて算出する際に、
前記特性長ｌｃを、前記ＭＯＳトランジスタのゲート・ドレイン間電圧Ｖｇｄ（＝Ｖｇｓ−Ｖｄｓ：Ｖｇｓは前記ＭＯＳトランジスタのゲート電圧）の一次式（ｌｃ０＋ｌｃ１・Ｖｇｄ）の関数ｌｃ＝ｌｃ［ｌｃ０＋ｌｃ１・Ｖｇｄ］（但しｌｃ０、ｌｃ１はそれぞれモデルパラメータである）とすることを特徴とする半導体装置の信頼性シミュレーション方法。
【請求項２】
前記関数ｌｃ［ｌｃ０＋ｌｃ１・Ｖｇｄ］は（ｌｃ０＋ｌｃ１・Ｖｇｄ）1/4 に比例することを特徴とする請求項１に記載の半導体装置の信頼性シミュレーション方法。
【請求項３】
前記モデルパラメータＡｉを、前記ゲート・ドレイン間電圧Ｖｇｄの一次式（ｌｃ０＋ｌｃ１・Ｖｇｄ）の関数Ａｉ＝Ａｉ［ｌｃ０＋ｌｃ１・Ｖｇｄ］とすることを特徴とする請求項１に記載の半導体装置の信頼性シミュレーション方法。
【請求項４】
前記関数Ａｉ［ｌｃ０＋ｌｃ１・Ｖｇｄ］は（ｌｃ０＋ｌｃ１・Ｖｇｄ）Ai1 （但しＡｉ１はモデルパラメータである）に比例することを特徴とする請求項３に記載の半導体装置の信頼性シミュレーション方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ型トランジスタにより構成される回路におけるＭＯＳ型トランジスタのホットキャリア劣化に起因する回路特性劣化をシミュレーションする方法に関し、特に、シミュレーション精度の改善に関する。
【背景技術】
【０００２】
半導体集積回路装置の高密度化、高集積化及び微細化の進行に伴い、それを構成するＭＯＳ（metal oxide semiconductor ）トランジスタの寸法の微細化は著しい。このＭＯＳトランジスタの寸法の微細化、その中でもチャンネル長の微細化によって、ＭＯＳトランジスタの信頼性上の大きな問題であるホットキャリア劣化現象が重要な問題となってきている。
【０００３】
このホットキャリア劣化現象は、ＭＯＳトランジスタのドレイン端において高電界により高エネルギーの電子及び正孔（以下、合わせて「ホットキャリア」と呼ぶ）が発生し、このホットキャリアがゲート酸化膜の特性を劣化させる現象である。このホットキャリア劣化には複数の劣化モードがあり、その中で基板電流最大条件の劣化モードではＮ型及びＰ型ＭＯＳトランジスタのいずれにおいてもドレイン電流が時間とともに減少する。その結果、回路の遅延時間が時間とともに増大するという劣化が生じる。この遅延時間の増大がある程度以上になると、半導体集積回路内での信号の入出力動作又は該回路と外部との間での信号の入出力動作の際にタイミングエラーが生じ、その結果、半導体集積回路が組み込まれているシステム全体の誤動作が引き起こされる。
【０００４】
このホットキャリア劣化に対して、従来、ＭＯＳトランジスタに対するＤＣ条件でのストレス加速実験を用いたホットキャリア信頼性評価が行なわれてきた。そして、ホットキャリア評価基準を満たすよう製造プロセスを最適化することにより製品の信頼性を向上させてきた。
【０００５】
しかしながら、近年、ＤＣ条件でのホットキャリア信頼性評価によっては従来のホットキャリア評価基準を満たすことが困難になっている。このため、半導体集積回路のホットキャリア劣化現象のシミュレーション（以下、「回路信頼性シミュレーション」と呼ぶ）を行ない、それにより製品の信頼性を向上させる技術が登場してきた。回路信頼性シミュレーションにおいては、回路シミュレータＳＰＩＣＥにより計算される各トランジスタの各端子の電圧や電流の計算値に基づいて、ホットキャリア寿命モデルと劣化後のＳＰＩＣＥパラメータとを用いてホットキャリア劣化後の回路動作のシミュレーションを行なう。
【０００６】
代表的な回路信頼性シミュレータとしては、米国カリフォルニア大学バークレー校が開発したＢＥＲＴ（非特許文献１参照）又はその市販版ＢＴＡＢＥＲＴがある。これらの回路信頼性シミュレーション技術を用いて半導体集積回路中の劣化・故障個所を予測し、該予測個所について設計時に対策を講じることによって、信頼性の作り込み又は信頼性設計が可能となる。
【０００７】
ＭＯＳトランジスタのホットキャリア劣化のシミュレーション方法としては、例えば非特許文献２に記載された方法がある。この方法を実施するための回路信頼性シミュレータで使用されるホットキャリア寿命モデルの特徴は次の通りである。
【０００８】
ＭＯＳトランジスタのホットキャリア劣化は、初期のドレイン電流Ｉｄに対するドレイン電流の変化量ΔＩｄの割合ΔＩｄ／Ｉｄ等により評価される。ＤＣ（直流）によるスタティックなホットキャリアストレス条件下において、ホットキャリア劣化率ΔＩｄ／Ｉｄは次式（１）によって表される。
【０００９】
ΔＩｄ／Ｉｄ＝Ａ・ｔn        ・・・（１）
式（１）において、ｔはホットキャリアストレス時間を表し、符号Ａ及びｎはトランジスタの製造プロセスやストレス条件に依存する係数と考えられている。
【００１０】
ドレイン電流の変化割合（ホットキャリア劣化率）が所定値（ΔＩｄ／Ｉｄ）f になるまでのストレス時間がトランジスタの寿命時間τであると考えれば、式（１）から次式（２）が得られる。
【００１１】
（ΔＩｄ／Ｉｄ）f ＝Ａ・τn ・・・（２）                                        式（２）を用いて、例えば（ΔＩｄ／Ｉｄ）f ＝１０％になるまでの時間ｔが寿命τと定義される。
【００１２】
また、非特許文献２によれば、ＭＯＳトランジスタの寿命τは、ホットキャリア寿命モデルを用いた以下の実験式（３）によって表される。
【００１３】
τ＝（（ΔＩｄ／Ｉｄ）f ）1/n ・Ｈ・Ｗ・Ｉｓｕｂ-m・Ｉｄm-1 ・・・（３）
式（３）において、Ｗはゲートの幅を示し、Ｈはトランジスタの製造条件に依存する係数であり、Ｉｓｕｂは基板電流を表し、ｍはインパクトイオン化及び界面準位生成に関係すると考えられている指数を表す。
【００１４】
劣化後のＭＯＳトランジスタのＩ−Ｖ特性については、ΔＩｄモデルを用いてシミュレーションすることができる。ΔＩｄモデルを用いたシミュレーション方法としては例えば非特許文献３に開示された方法がある。
【００１５】
ΔＩｄモデルにおいては、次式（４）に示すように、ストレス印加前のフレッシュなドレイン電流（初期のドレイン電流）Ｉｄにドレイン電流の劣化量ΔＩｄを加えることにより、劣化後のドレイン電流Ｉｄ’をシミュレートする。
【００１６】
Ｉｄ’＝Ｉｄ（Ｖｄｓ，Ｖｇｓ）＋ΔＩｄ（Ａｇｅ，Ｖｄｓ，Ｖｇｓ）・・・（４）
ここで、Ｉｄはドレイン電圧Ｖｄｓ及びゲート電圧Ｖｇｓの関数であり、ΔＩｄはドレイン電圧Ｖｄｓ及びゲート電圧Ｖｇｓの関数であると共にＡｇｅの関数である。このＡｇｅは、ホットキャリア寿命モデルにおけるホットキャリア・ストレス開始後の時間（ホットキャリアストレス時間）ｔまでのストレス量を表している。また、物理的には、時間ｔまでに発生したホットキャリアのうちＭＯＳトランジスタのダメージ発生に必要な臨界エネルギー以上のエネルギーを持ったホットキャリアの総量を表す。
【００１７】
ＡＣ（交流）によるダイナミックなストレス条件下における回路中のＡｇｅを計算する際には、時間についての積分である次式（５）を用いる。
【００１８】
Ａｇｅ＝∫［（Ｗ・Ｈ）-1・Ｉｓｕｂm ・Ｉｄ1-m ］ｄｔ・・・（５）
ここで、式（５）における被積分関数は、式（３）で表される寿命を規格化したものの逆数になっている。
【００１９】
シミュレーションの際に式（３）又は式（５）中のドレイン電流Ｉｄを計算するため、ＳＰＩＣＥモデルが使用される。このＳＰＩＣＥモデルの一例として、例えば非特許文献４に詳述されているＢＳＩＭ（Berkeley Short-Channel IGFET Model）法が用いられている。
【００２０】
また、シミュレーションの際に式（３）又は式（５）中の基板電流Ｉｓｕｂを決定するため、基板電流モデルが使用される。基板電流Ｉｓｕｂを計算する方法の一例が非特許文献５に開示されている。
【００２１】
この基板電流モデルは次式（６）によって表される。
【００２２】
Ｉｓｕｂ＝（Ａｉ／Ｂｉ）・（Ｖｄｓ−Ｖｄｓａｔ）・Ｉｄ・ｅｘｐ（−Ｂｉ・ｌｃ／（Ｖｄｓ−Ｖｄｓａｔ））・・・（６）
式（６）において、Ｖｄｓはドレイン電圧、Ｖｄｓａｔは飽和ドレイン電圧、Ａｉ及びＢｉは定数、ｌｃは特性長である。この特性長ｌｃは、ドレイン端における電界強度ピークの指数関数的減衰の長さを表す量であって、近似的に定数と考えられている。具体的には、特性長ｌｃは、ゲート酸化膜厚Ｔｏｘとドレイン接合深さＸｊとを用いて近似的に次式（７）によって表される。
【００２３】
ｌｃ＝（εSi・Ｔｏｘ・Ｘｊ／εox）1/2 ・・・（７）
式（７）において、εSiはシリコンの誘電率、εoxはシリコン酸化膜の誘電率である。
【００２４】
ドレイン接合深さＸｊが式（７）に現れるための必要条件は、ドレイン接合深さＸｊにおいてドレイン端の縦方向電界が無視できることである。式（７）を導出する方法の一例が非特許文献６に開示されている。式（７）によって表されるｌｃはＭＯＳトランジスタの各端子電圧には依存していないが、実際にはｌｃは各端子電圧に依存するため、前述の回路信頼性シミュレータＢＴＡＢＥＲＴにおいては、次式（８）のような、ドレイン電圧Ｖｄｓ依存性を持つｌｃのモデル式が用いられている。
【００２５】
ｌｃ＝（ｌｃ０＋ｌｃ１・Ｖｄｓ）・（Ｔｏｘ）1/2 ・・・（８）
式（８）において、ｌｃ０及びｌｃ１はｌｃのＶｄｓ依存性を表すパラメータである。式（８）を使用した基板電流モデルの一例が非特許文献７に記述されている。
【００２６】
以下、これらのパラメータｌｃ０及びｌｃ１並びに前述の定数Ａｉを実験値から抽出する方法について詳しく述べる。
【００２７】
図７は従来の基板電流モデルのパラメータを実験値から抽出する方法の説明図である。具体的には、図７は、従来の基板電流モデルの実験式（６）及び（８）に含まれるパラメータｌｃ０及びｌｃ１並びに定数Ａｉを求めるためのプロットを表している。図７において、縦軸は、ドレイン電流Ｉｄに対する基板電流Ｉｓｕｂの比Ｉｓｕｂ／Ｉｄを、ドレイン電圧Ｖｄｓと飽和ドレイン電圧Ｖｄｓａｔとの差Ｖｄｓ−Ｖｄｓａｔで除した値Ｉｓｕｂ／（Ｉｄ・（Ｖｄｓ−Ｖｄｓａｔ））の対数スケールを示し、横軸は、ドレイン電圧Ｖｄｓと飽和ドレイン電圧Ｖｄｓａｔとの差Ｖｄｓ−Ｖｄｓａｔの逆数１／（Ｖｄｓ−Ｖｄｓａｔ）を示している。また、２１は、ＭＯＳトランジスタの各ドレイン電圧ＶｄｓにおけるＩｓｕｂ測定及びＩｄ測定に基づく複数の測定点に関するデータであり、２２は、各ドレイン電圧Ｖｄｓにおける各測定点に関するデータに対してフィッティングされた直線である。ＭＯＳトランジスタのドレイン電流Ｉｄと基板電流Ｉｓｕｂとは、複数のドレイン電圧Ｖｄｓ、例えば４条件のドレイン電圧Ｖｄｓ（＝２．３Ｖ、２．７Ｖ、３．１Ｖ、３．５Ｖ）の下でゲート電圧Ｖｇｓを変化させることによって測定される。このとき、基板電圧Ｖｂｓ＝０Ｖとする。このドレイン電流Ｉｄ及び基板電流Ｉｓｕｂの測定結果から、飽和ドレイン電圧Ｖｄｓａｔをゲート電圧Ｖｇｓの関数として求める。この飽和ドレイン電圧Ｖｄｓａｔを求める方法の一例が非特許文献５に述べられている。そして、この飽和ドレイン電圧Ｖｄｓａｔを用いて各測定点に対して、Ｉｓｕｂ／（Ｉｄ・（Ｖｄｓ−Ｖｄｓａｔ））及び１／（Ｖｄｓ−Ｖｄｓａｔ）を求め、その結果を、縦軸をＩｓｕｂ／（Ｉｄ・（Ｖｄｓ−Ｖｄｓａｔ））の対数スケールとし且つ横軸を１／（Ｖｄｓ−Ｖｄｓａｔ）としてプロットする。
【００２８】
以上のように座標軸の設定を行なうと、式（６）より、ｌｃとＡｉとが一定の場合においては、各測定点のデータに対してフィッティングされた直線の切片（ｙ切片）はｌｎ（Ａｉ／Ｂｉ）（但しｌｎは自然対数を表す）となり、該直線の傾きは−Ｂｉ・ｌｃとなる。従って、これらのｌｎ（Ａｉ／Ｂｉ）の値及び−Ｂｉ・ｌｃの値からｌｃとＡｉとを求めることができる。また、各ドレイン電圧Ｖｄｓにおける測定点のデータに対しては、最小二乗法により式（６）及び式（８）のパラメータｌｃ０及びｌｃ１並びに定数Ａｉを求める。図７の直線２２は、このように求めた各パラメータを使用して式（６）及び式（８）に基づき各ドレイン電圧Ｖｄｓに対して計算された直線である。
【００２９】
図８（ａ）及び（ｂ）は、これらのパラメータを用いた基板電流Ｉｓｕｂの計算値と基板電流Ｉｓｕｂの実測値との一致の程度を示す図である。具体的には、図８（ａ）及び（ｂ）は、ドレイン電圧Ｖｄｓをパラメータとして、従来の基板電流モデルの実験式（６）及び（８）を用いた基板電流Ｉｓｕｂの計算値と基板電流Ｉｓｕｂの実測値とを比較した様子を表している。図８（ａ）において、縦軸は基板電流Ｉｓｕｂの対数スケールを示し、横軸はゲート電圧Ｖｇｓを示し、２３は基板電流Ｉｓｕｂの実測値であり、２４は図７において求めたパラメータと式（６）及び（８）とを用いた基板電流Ｉｓｕｂの計算結果である。同様に、図８（ｂ）において、縦軸は基板電流Ｉｓｕｂを示し、横軸はゲート電圧Ｖｇｓを示し、２５は基板電流Ｉｓｕｂの実測値であり、２６は図７において求めたパラメータと式（６）及び（８）とを用いた基板電流Ｉｓｕｂの計算結果である。
【００３０】
図９は、従来技術における基板電流モデルを用いて回路のホットキャリア劣化をシミュレートする方法の手順を示すフロー図である。図９のフロー図に示す方法は、式（４）〜（６）及び（８）に従って、信頼性シミュレータがトランジスタのホットキャリア劣化をシミュレートするためのステップＳ１〜Ｓ４を含んでいる。
【００３１】
まず、ステップＳ１において、予め抽出されたストレス印加前のトランジスタパラメータによってフレッシュなドレイン電流がシミュレートされる。
【００３２】
次に、ステップＳ２において、式（６）及び（８）により表される基板電流モデル式と、図７を用いて説明した方法によって決定されたパラメータｌｃ０及びｌｃ１並びに定数Ａｉとに基づいて基板電流Ｉｓｕｂがシミュレートされる。
【００３３】
次に、ステップＳ３において、式（５）に基づいて各トランジスタの劣化を表すＡｇｅが、回路中におけるドレイン電流Ｉｄ及び基板電流Ｉｓｕｂの関数を時間積分することにより計算される。このとき、ステップＳ１でシミュレートされたドレイン電流Ｉｄと、ステップＳ２でシミュレートされた基板電流Ｉｓｕｂとが使用される。
【００３４】
次に、ステップＳ４において、ステップＳ３で算出されたＡｇｅに基づいて式（４）を使用してトランジスタのホットキャリア劣化（具体的には劣化後のドレイン電流Ｉｄ’）がシミュレートされる。
【非特許文献１】R.H. Tu 他、Berkeley reliability tools - BERT、IEEE Trans. Compt.-Aided Des. Integrated Circuits & Syst.、アメリカ合衆国、1993年10月 、vol.12、no.10、p.1524-1534
【非特許文献２】Kuo 他、IEEE Trans. Electron Devices、アメリカ合衆国、1988年 7月、vol.35、p.1004-1011
【非特許文献３】Quader他、IEEE Trans. Electron Devices、アメリカ合衆国、1993年12月、vol.40、p.2245-2254
【非特許文献４】Sheu 他、IEEE J. Solid-State Circuits 、アメリカ合衆国、1987年 8月、vol.SC-22、p.558-566
【非特許文献５】Chan他、IEEE Electron Device Lett.、アメリカ合衆国、1984年12月、vol.EDL-5、p.505-507
【非特許文献６】Y.Taur他、Fundamentals of Modern VLSI Devices 、アメリカ合衆国、Cambridge University Press、1998年、p.154-158
【非特許文献７】BTA Technology,Inc、BTABERT User's Manual Version 2.31、アメリカ合衆国、BTA Technology, Inc.、1996年 9月12日、p.2-1〜2-3
【発明の開示】
【発明が解決しようとする課題】
【００３５】
しかしながら、従来のホットキャリア劣化のシミュレーション方法によると、図８（ａ）及び（ｂ）に示すように、従来の基板電流モデルによる基板電流Ｉｓｕｂの計算結果は実測値に対して誤差を生じており、特にドレイン電圧Ｖｄｓが低い場合に誤差が大きくなる。すなわち、ホットキャリア劣化の正確なシミュレーションが必要となるのは、ドレイン電圧Ｖｄｓがストレス時の電圧よりも低い実使用時の電圧程度の場合であるのに対して、従来の基板電流モデルにおいてはドレイン電圧Ｖｄｓが低い場合に誤差が大きい。このため、図９のフロー図に示す、ＭＯＳトランジスタのホットキャリア劣化をシミュレートする方法のステップＳ３におけるＡｇｅの計算誤差が大きくなり、その結果、ステップＳ４におけるトランジスタのホットキャリア劣化のシミュレーション誤差が大きくなるという問題が生じる。また、この問題に伴って、ホットキャリア劣化のシミュレーション技術の応用が制限されるという別の問題が起きる。
【００３６】
前記に鑑み、本発明は、高精度の基板電流モデルを新たに作成し、該モデルを使用することにより、高精度で応用範囲の広いホットキャリア劣化シミュレーションを実現することを目的とする。
【課題を解決するための手段】
【００３７】
前記の目的を達成するために、本願発明者は、従来の基板電流モデルの精度が悪い原因を検討した結果、次のような知見を得た。
（Ａ）従来のホットキャリア劣化のシミュレーション方法における基板電流モデル式（６）における特性長ｌｃの各端子電圧依存性の式（８）は、単なるドレイン電圧Ｖｄｓのみに関する一次式の近似式であって物理的基礎を欠いている。
（Ｂ）モデル式（６）においてＡｉを定数とすることも物理的基礎を持っていない。
【００３８】
そこで、本願発明者は、以上の知見に基づき、物理的基礎を持つ新たな基板電流モデルを創作し、該モデルを適用することによって、ホットキャリア劣化のシミュレーション精度が劣化するという問題点を解決した。
【００３９】
具体的には、本発明に係る半導体装置の信頼性シミュレーション方法は、半導体装置を構成するＭＯＳトランジスタの基板電流Ｉｓｕｂの予測値に基づいて半導体装置の信頼性シミュレーションを行なう方法であって、基板電流Ｉｓｕｂを
Ｉｓｕｂ＝（Ａｉ／Ｂｉ）・（Ｖｄｓ−Ｖｄｓａｔ）・Ｉｄ・ｅｘｐ（−Ｂｉ・ｌｃ／（Ｖｄｓ−Ｖｄｓａｔ））
（但しＩｄ、Ｖｄｓ、ＶｄｓａｔはそれぞれＭＯＳトランジスタのドレイン電流、ドレイン電圧、飽和ドレイン電圧であり、ｌｃは特性長であり、Ａｉはモデルパラメータであり、Ｂｉは所定の定数である）で表される基板電流モデル式を用いて算出する際に、特性長ｌｃを、ＭＯＳトランジスタのゲート・ドレイン間電圧Ｖｇｄ（＝Ｖｇｓ−Ｖｄｓ：ＶｇｓはＭＯＳトランジスタのゲート電圧）の一次式（ｌｃ０＋ｌｃ１・Ｖｇｄ）の関数ｌｃ＝ｌｃ［ｌｃ０＋ｌｃ１・Ｖｇｄ］（但しｌｃ０、ｌｃ１はそれぞれモデルパラメータである）とする。
【００４０】
また、本発明の半導体装置の信頼性シミュレーション方法において、関数ｌｃ［ｌｃ０＋ｌｃ１・Ｖｇｄ］は（ｌｃ０＋ｌｃ１・Ｖｇｄ）1/4 に比例することが好ましい。
【００４１】
また、本発明の半導体装置の信頼性シミュレーション方法において、モデルパラメータＡｉを、ゲート・ドレイン間電圧Ｖｇｄの一次式（ｌｃ０＋ｌｃ１・Ｖｇｄ）の関数Ａｉ＝Ａｉ［ｌｃ０＋ｌｃ１・Ｖｇｄ］とすることが好ましい。この場合、関数Ａｉ［ｌｃ０＋ｌｃ１・Ｖｇｄ］は（ｌｃ０＋ｌｃ１・Ｖｇｄ）Ai1 （但しＡｉ１はモデルパラメータである）に比例することが好ましい。
【発明の効果】
【００４２】
本発明によれば、基板電流モデルの式（６）におけるｌｃ及びＡｉに対して、物理的基礎を持つ各端子電圧依存性のモデル式が与えられるため、基板電流の計算結果の実測値に対する誤差が小さくなる。その結果、ＭＯＳトランジスタのホットキャリア劣化を高精度でシミュレーションすることができる。また、ホットキャリア劣化のシミュレーション技術を広範囲に亘って応用できる。
【発明を実施するための最良の形態】
【００４３】
本発明の一実施形態に係る半導体装置の信頼性シミュレーション方法について説明する前に、本発明の基板電流モデルの物理的基礎について図面を使用して説明し、続いて本発明の基板電流モデル式について説明する。
【００４４】
図１は本発明の基板電流モデルにおける物理的基礎の説明図である。具体的には、図１は、飽和領域で動作するＮチャンネル型ＭＯＳトランジスタのドレイン端におけるキャリアの分布を示している。尚、このキャリアはＮチャンネル型ＭＯＳトランジスタにおいては電子であるが、Ｐチャンネル型ＭＯＳトランジスタでは正孔となる。すなわち、以下の説明は、キャリア等の型や極性を入れ替えればＰチャンネル型ＭＯＳトランジスタにおいても同様に成立する。
【００４５】
図１に示すように、シリコン基板１上にゲート酸化膜３を介してゲート電極２が形成されている。シリコン基板１におけるゲート電極２の一側方にはドレイン領域４が設けられている。ゲート電極２にはゲート電圧Ｖｇｓが印加されている。ドレイン領域４にはドレイン電圧Ｖｄｓ（＞飽和ドレイン電圧Ｖｄｓａｔ）が印加されている。
【００４６】
飽和領域で動作するＭＯＳトランジスタのチャンネル５中のキャリアに対しては、該キャリアが速度飽和となる点６に達するまでは縦（垂直）方向電界の影響が支配的である一方、チャンネル５内の横（水平）方向電界強度が弱いため、チャンネル５中のキャリアはゲート酸化膜３の縦方向電界によりシリコン基板１の表面を流れる。しかし、該キャリアがドレイン領域４に近づくに従って横方向電界強度が増加し、それによりキャリアの移動速度の飽和が起こる。キャリアが速度飽和となる点６からドレイン領域４までの速度飽和領域では、キャリアは一定の飽和速度Ｖsat でドレイン領域４に向かって流れる。この速度飽和領域ではドレイン領域４に近づくに従って下向きの縦方向電界が減少する一方、横方向電界が増加する。このため、速度飽和領域内での電界強度は２次元的な分布を持ち、その結果、キャリアが速度飽和となる点６からドレイン領域４までの間のキャリア流経路７はシリコン基板１の表面から離れてドレイン接合深さＸｊと同程度の深さまで広がることとなる。また、速度飽和領域内でドレイン領域４にさらに近づくと、縦方向電界の向きが反転して上向きとなり、それによってキャリアの空乏化した領域８が形成される。
【００４７】
ところで、基板電流モデル式（６）に現れる特性長ｌｃに関する従来のモデル式（７）にドレイン接合深さＸｊが現れる理由は、ドレイン端の縦方向電界を無視しうる深さがドレイン接合深さＸｊに等しいと仮定しているからである。しかし、前述の速度飽和領域におけるキャリアの分布に基づいて考察すると、ドレイン端の縦方向電界を無視しうる深さはドレイン接合深さＸｊではなく、キャリアの空乏化した領域８の深さＸｄである。なぜなら、キャリア流経路７では横方向電界が支配的であるため、縦方向電界を無視できるからである。そこで、本発明の基板電流モデルにおいては、特性長ｌｃを次式（９）のようにモデル化する。
【００４８】
ｌｃ＝（εSi・Ｔｏｘ・Ｘｄ／εox）1/2 ・・・（９）
また、本発明に係る新たな基板電流モデルにおいては、以下に述べるように、式（６）中のｌｃ及びＡｉにおけるゲート電圧Ｖｇｓ及びドレイン電圧Ｖｄｓに対する依存性をモデル化する。ここで、ドレイン端においてはキャリア流経路７中のキャリア密度は一定であると仮定し、このキャリア密度をｎc （／ｃｍ3 ）とする。また、キャリアの空乏化した領域８においてはキャリア密度は近似的に０となり、さらにキャリア密度の減少分−ｎc に等しい電荷密度に相当する上向きの縦方向電界が発生すると仮定する。この上向きの縦方向電界は、ドレイン領域４の正電荷により生じたものである。これらの仮定に基づき、ドレイン端の縦方向電界は次式（１０）によって表される。
【００４９】
Ｅｘ（０）＝−ｑ・ｎc ・Ｘｄ／εSi・・・（１０）
式（１０）において、ｑは電気素量であり、ｎc はキャリア流経路７中のキャリア密度であり、Ｘｄはキャリアの空乏化した領域８の深さであり、εSiはシリコンの誘電率である。先に述べたように、キャリア流経路７中では横方向電界が支配的であって縦方向電界が無視できるため、キャリア流経路７中の電位φは深さ方向（Ｘ方向）には同電位になっている。この電位は、キャリアの空乏化した領域８における深さＸｄでの電位と等しい。この電位をφ（Ｘｄ）とすると、式（１０）から、ドレイン端の表面電位φ（０）は次式（１１）により表される。
【００５０】
φ（０）＝φ（Ｘｄ）−ｑ・ｎc ・Ｘｄ2 ／２εSi・・・（１１）
図２はドレイン端の縦方向電位分布を示している。図２に示すように、キャリア流経路７（Ｘ＞Ｘｄ）中の電位φは縦方向（深さ方向）には一定となっており、その値は、キャリアの空乏化した領域８における深さＸｄでの電位φ（Ｘｄ）に等しい。他方、キャリアの空乏化した領域８（Ｘ≦Ｘｄ）では表面に近づくにつれて電位φが減少し、ドレイン端表面における表面電位φ（０）は式（１１）で表される値となる。ここで、ドレイン端の表面電位φ（０）と、キャリアの空乏化した領域８における深さＸｄでの電位φ（Ｘｄ）との差φ（０）−φ（Ｘｄ）は、ゲート・ドレイン間電圧Ｖｇｄ（＝Ｖｇｓ−Ｖｄｓ）に関する一次式に近似できる。すなわち、次式（１２）が成り立つ。
【００５１】
φ（０）＝φ（Ｘｄ）−（ｐ０＋ｐ１・Ｖｇｄ）・・・（１２）
式（１２）において、ｐ０及びｐ１は定数である。
【００５２】
ここで、式（９）、（１１）及び（１２）より、Ｘｄ、φ（０）及びφ（Ｘｄ）を消去すると、次式（１３）が成り立つ。
【００５３】
ｌｃ＝［２εSi3 ／（εox2 ・ｑ・ｎc ）］1/4 ・（ｐ０＋ｐ１・Ｖｇｄ）1/4 ・（Ｔｏｘ）1/2 ＝（ｌｃ０＋ｌｃ１・Ｖｇｄ）1/4 ・（Ｔｏｘ）1/2 ・・・（１３）
ここで、次式（１４−１）及び（１４−２）で表される新たなパラメータｌｃ０及びｌｃ１を導入している。
【００５４】
ｌｃ０＝［２εSi3 ／（εox2 ・ｑ・ｎc ）］・ｐ０・・・（１４−１）
ｌｃ１＝［２εSi3 ／（εox2 ・ｑ・ｎc ）］・ｐ１・・・（１４−２）
尚、これらのパラメータｌｃ０及びｌｃ１は、従来の基板電流モデルにおける式（８）中のｌｃ０及びｌｃ１と同一の記号を用いて表されているが、式（８）中のｌｃ０及びｌｃ１とは異なるものである。
【００５５】
以上のように、本発明の基板電流モデルにおいては、式（１４−１）及び（１４−２）に示すパラメータｌｃ０及びｌｃ１を含む式（１３）によって、式（６）中のｌｃをモデル化する。
【００５６】
他方、本発明の基板電流モデルにおいては、式（６）中のＡｉを以下の様にモデル化する。本願発明者の研究によれば、Ａｉは従来技術におけるような定数ではなく、シリコン基板表面におけるキャリア密度の関数である。このシリコン基板表面におけるキャリア密度は表面電位φ（０）の関数であるので、Ａｉをゲート・ドレイン間電圧Ｖｇｄの関数として例えば次式（１５）により表すことができる。
【００５７】
Ａｉ＝Ａｉ０・（ｌｃ０＋ｌｃ１・Ｖｇｄ）Ai1 ・・・（１５）
式（１５）において、Ａｉ０及びＡｉ１はパラメータである。
【００５８】
本発明に係る新たな基板電流モデルを用いてＭＯＳトランジスタのホットキャリア劣化をシミュレートする方法においては、基板電流のモデル式（６）においてｌｃ及びＡｉに関する本発明の新たなモデル式（１３）及び（１５）を使用して、ホットキャリア劣化のシミュレーションを実行する。
【００５９】
以下、本発明に係る新たな基板電流モデルを用いてＭＯＳトランジスタのホットキャリア劣化をシミュレートする方法、つまり本発明の一実施形態に係る半導体装置の信頼性シミュレーション方法について図面を参照しながら説明する。
【００６０】
まず、本発明に係る新たな基板電流モデルにおけるパラメータ（モデルパラメータ）ｌｃ０、ｌｃ１、Ａｉ０及びＡｉ１を実験値から抽出する方法について詳しく述べる。
【００６１】
図３は、本発明に係る新たな基板電流モデルのモデルパラメータを実験値から抽出する方法の説明図である。具体的には、図３は、従来の基板電流モデルの実験式（６）中のＡｉ及びｌｃを表す本発明のモデル式（１３）及び（１５）に含まれるモデルパラメータｌｃ０、ｌｃ１、Ａｉ０及びＡｉ１を求めるためのプロットを表している。図３において、縦軸は、ドレイン電流Ｉｄに対する基板電流Ｉｓｕｂの比Ｉｓｕｂ／Ｉｄを、ドレイン電圧Ｖｄｓと飽和ドレイン電圧Ｖｄｓａｔとの差Ｖｄｓ−Ｖｄｓａｔで除した値Ｉｓｕｂ／（Ｉｄ・（Ｖｄｓ−Ｖｄｓａｔ））の対数スケールを示し、横軸は、ドレイン電圧Ｖｄｓと飽和ドレイン電圧Ｖｄｓａｔとの差Ｖｄｓ−Ｖｄｓａｔの逆数１／（Ｖｄｓ−Ｖｄｓａｔ）を示している。また、１１は、ＭＯＳトランジスタの各ゲート・ドレイン電圧Ｖｇｄ（＝Ｖｇｓ−Ｖｄｓ）におけるＩｓｕｂ測定及びＩｄ測定に基づく複数の測定点に関するデータであり、１２は、各ゲート・ドレイン電圧Ｖｇｄにおける各測定点に関するデータに対してフィッティングされた直線である。ＭＯＳトランジスタのドレイン電流Ｉｄと基板電流Ｉｓｕｂとは、複数のドレイン電圧Ｖｄｓ、例えば４条件のドレイン電圧Ｖｄｓ（＝２．３Ｖ、２．７Ｖ、３．１Ｖ、３．５Ｖ）の下でゲート電圧Ｖｇｓを変化させることによって測定される。このとき、基板電圧Ｖｂｓ＝０Ｖとする。このドレイン電流Ｉｄ及び基板電流Ｉｓｕｂの測定結果から、飽和ドレイン電圧Ｖｄｓａｔをゲート電圧Ｖｇｓの関数として求める。この飽和ドレイン電圧Ｖｄｓａｔを求める方法の一例が非特許文献５に述べられている。そして、この飽和ドレイン電圧Ｖｄｓａｔを用いて各測定点に対して、Ｉｓｕｂ／（Ｉｄ・（Ｖｄｓ−Ｖｄｓａｔ））及び１／（Ｖｄｓ−Ｖｄｓａｔ）を求め、その結果を、縦軸をＩｓｕｂ／（Ｉｄ・（Ｖｄｓ−Ｖｄｓａｔ））の対数スケールとし且つ横軸を１／（Ｖｄｓ−Ｖｄｓａｔ）として、複数のゲート・ドレイン電圧Ｖｇｄ毎にプロットする。図３においては、説明を簡単にするため、Ｖｇｄ＝−２．５Ｖ、−２．０Ｖ、−１．５Ｖ、−１．０Ｖ、−０．５Ｖ、０．０Ｖ及び０．５Ｖの７つのゲート・ドレイン電圧Ｖｇｄについてプロットを行なっているが、実際には、これらのゲート・ドレイン電圧Ｖｇｄよりも広範囲のＶｇｄに対してプロットを行なう。
【００６２】
以上のように座標軸の設定を行なうと、つまり縦軸に自然対数を使用すると、式（６）より、各測定点のデータに対してフィッティングされた直線の切片（ｙ切片）はｌｎ（Ａｉ／Ｂｉ）（但しｌｎは自然対数を表す）となり、該直線の傾きは−Ｂｉ・ｌｃとなる。従って、これらのｌｎ（Ａｉ／Ｂｉ）及び−Ｂｉ・ｌｃのそれぞれの値から各ゲート・ドレイン電圧Ｖｇｄに対するｌｃとＡｉとを求めることができる。また、各ゲート・ドレイン電圧Ｖｇｄにおける測定点のデータに対しては、例えば最小二乗法により式（１３）のパラメータｌｃ０及びｌｃ１並びに式（１５）のパラメータＡｉ０及びＡｉ１を求める。
【００６３】
図４（ａ）は、各ゲート・ドレイン電圧Ｖｇｄにおける測定点のデータから最小二乗法により式（１３）のパラメータｌｃ０及びｌｃ１を求める方法を示しており、図４（ｂ）は、各ゲート・ドレイン電圧Ｖｇｄにおける測定点のデータから最小二乗法により式（１５）のパラメータＡｉ０及びＡｉ１を求める方法を示している。
【００６４】
図４（ａ）においては、先に求めた各Ｖｇｄに対するｌｃの４乗ｌｃ4 を縦軸とし、ゲート・ドレイン電圧Ｖｇｄを横軸としてデータをプロットする。また、図４（ａ）において、１３はプロットされたデータであり、１４は該データに対して最小二乗法によりフィッティングされた直線である。式（１３）より、「ｌｃ4 」対「Ｖｇｄ」のプロットにおいて直線１４の切片（ｙ切片）はｌｃ０・Ｔｏｘ2 となり、該直線の傾きはｌｃ１・Ｔｏｘ2 となる。従って、これらのｌｃ０・Ｔｏｘ2 及びｌｃ１・Ｔｏｘ2 のそれぞれの値からｌｃ０とｌｃ１とを求めることができる。具体的には、本実施形態においてゲート酸化膜厚Ｔｏｘ＝５．０ｎｍのＭＯＳトランジスタを使用した場合、パラメータｌｃ０及びｌｃ１のそれぞれの値としてｌｃ０＝１．１３×１０-8ｃｍ2 及びｌｃ１＝−１．０７×１０-8ｃｍ2 ／Ｖが得られた。
【００６５】
また、図４（ｂ）においては、先に求めた各Ｖｇｄに対するＡｉの対数スケールを縦軸とし、先に求めたパラメータｌｃ０及びｌｃ１を使用した（ｌｃ０＋ｌｃ１・Ｖｇｄ）の対数スケールを横軸としてデータをプロットする。また、図４（ｂ）において、１５はプロットされたデータであり、１６は該データに対して最小二乗法によりフィッティングされた直線である。式（１５）より、「Ａｉの対数スケール」対「（ｌｃ０＋ｌｃ１・Ｖｇｄ）の対数スケール」のプロットにおいて、つまり縦軸及び横軸の両者に自然対数を使用したプロットにおいて直線１６の切片はｌｎ（Ａｉ０）（但しｌｎは自然対数を表す）となり、該直線の傾きはＡｉ１となる。従って、これらの値からパラメータＡｉ０とＡｉ１とを求めることができる。具体的には、本実施形態においてゲート酸化膜厚Ｔｏｘ＝５．０ｎｍのＭＯＳトランジスタを使用した場合、パラメータＡｉ０及びＡｉ１のそれぞれの値としてＡｉ０＝４．６０×１０18／ｃｍ及びＡｉ１＝１．５８３が得られた。
【００６６】
図５（ａ）及び（ｂ）は、以上のようにして求められたパラメータを用いた基板電流Ｉｓｕｂの計算値と基板電流Ｉｓｕｂの実測値との一致の程度を示す図である。具体的には、図５（ａ）及び（ｂ）は、ドレイン電圧Ｖｄｓをパラメータとして、従来の基板電流モデルの実験式（６）並びに本発明に係る新たな基板電流モデル式（１３）及び（１５）を用いた基板電流Ｉｓｕｂの計算値と基板電流Ｉｓｕｂの実測値とを比較した様子を表している。図５（ａ）において、縦軸は基板電流Ｉｓｕｂの対数スケールを示し、横軸はゲート電圧Ｖｇｓを示し、１７は基板電流Ｉｓｕｂの実測値であり、１８は図３及び図４において求めたパラメータと式（６）、（１３）及び（１５）とを用いた基板電流Ｉｓｕｂの計算結果である。同様に、図５（ｂ）において、縦軸は基板電流Ｉｓｕｂを示し、横軸はゲート電圧Ｖｇｓを示し、１９は基板電流Ｉｓｕｂの実測値であり、２０は図３及び図４において求めたパラメータと式（６）、（１３）及び（１５）とを用いた基板電流Ｉｓｕｂの計算結果である。
【００６７】
図５（ａ）及び（ｂ）に示すように、本発明に係る新たな基板電流モデルによる基板電流Ｉｓｕｂの計算結果における実測値に対する誤差は小さく、従来の基板電流モデルによる場合と比べて、特にドレイン電圧Ｖｄｓが低い場合の誤差が小さくなっている。
【００６８】
尚、式（１３）及び（１５）におけるパラメータｌｃ０、ｌｃ１、Ａｉ０及びＡｉ１を求める方法として、前述のようなプロットを用いる方法に代えて、該プロットと等価な数値計算を行なう方法、非線形最小二乗法を用いた数値反復計算によりパラメータを最適化する方法、又はこれらの方法を組み合わせた方法等を利用できる。また、パラメータｌｃ０、ｌｃ１、Ａｉ０及びＡｉ１を求めるための各方法の一部又は全部をプラグラムとしてパラメータ抽出ソフトウエアに組み込むことにより、パラメータｌｃ０、ｌｃ１、Ａｉ０及びＡｉ１の算出の一部又は全部を自動化することができる。
【００６９】
図６は、本発明に係る新たな基板電流モデルを用いて回路のホットキャリア劣化をシミュレートする方法、つまり本発明の一実施形態に係る半導体装置の信頼性シミュレーション方法の手順を示すフロー図である。図６のフロー図に示す方法は、式（４）〜（６）、（１３）及び（１５）に従って、例えばプログラムされたコンピュータを用いた信頼性シミュレータが、トランジスタのホットキャリア劣化をシミュレートするためのステップＳ１１〜Ｓ１４を含んでいる。
【００７０】
まず、ステップＳ１１において、予め抽出されたストレス印加前のトランジスタパラメータによってフレッシュなドレイン電流Ｉｄがシミュレートされる。
【００７１】
次に、ステップＳ１２において、式（６）、（１３）及び（１５）により表される基板電流モデル式と、図３及び図４を用いて説明した方法によって決定されたパラメータｌｃ０、ｌｃ１、Ａｉ０及びＡｉ１とに基づいて基板電流Ｉｓｕｂがシミュレートされる。
【００７２】
次に、ステップＳ１３において、式（５）に基づいて各トランジスタの劣化を表すＡｇｅが、回路中におけるドレイン電流Ｉｄ及び基板電流Ｉｓｕｂの関数を時間積分することにより計算される。このとき、ステップＳ１１でシミュレートされたドレイン電流Ｉｄと、ステップＳ１２でシミュレートされた基板電流Ｉｓｕｂとが使用される。
【００７３】
次に、ステップＳ１４において、ステップＳ１３で算出されたＡｇｅに基づいて式（４）を使用してトランジスタのホットキャリア劣化（具体的には劣化後のドレイン電流Ｉｄ’）がシミュレートされる。
【００７４】
以上に説明したように、本実施形態によると、基板電流モデル式（６）におけるｌｃ及Ａｉを示す本発明に係る新たな基板電流モデル式（各端子電圧依存性の式）（１３）及び（１５）は、ゲート・ドレイン間電圧Ｖｇｄの関数であって、従来のｌｃのドレイン電圧依存性の式（８）等と異なり物理的基礎を持つ。このため、図５（ａ）及び（ｂ）に示すように、基板電流Ｉｓｕｂの計算結果は実測値に対して高い精度で一致しており、特にドレイン電圧Ｖｄｓが低い場合に従来の基板電流モデルと比べて高い精度が実現される。
【００７５】
具体的には、ホットキャリア劣化の正確なシミュレーションが必要となるのは、ドレイン電圧Ｖｄｓがストレス時の電圧よりも低い実使用時の電圧程度の場合であるのに対して、本発明に係る新たな基板電流モデルにおいてはドレイン電圧Ｖｄｓが低い場合に精度が高い。このため、図６のフロー図に示す、ＭＯＳトランジスタのホットキャリア劣化をシミュレートする方法のステップＳ１３におけるＡｇｅの計算精度が高くなり、その結果、ステップＳ１４におけるトランジスタのホットキャリア劣化のシミュレーション精度が従来技術と比べて大幅に向上する。このため、ホットキャリア劣化のシミュレーション技術の応用範囲が拡大するという効果が得られる。
【００７６】
尚、本実施形態において、モデル式（１３）に示すように、特性長ｌｃを（ｌｃ０＋ｌｃ１・Ｖｇｄ）1/4 に比例する関数を用いて表したが、これに代えて、Ｖｇｄの一次式（ｌｃ０＋ｌｃ１・Ｖｇｄ）の他の関数ｌｃ［ｌｃ０＋ｌｃ１・Ｖｇｄ］を用いて表してもよい。
【００７７】
また、本実施形態において、モデル式（１５）に示すように、パラメータＡｉを（ｌｃ０＋ｌｃ１・Ｖｇｄ）Ai1 に比例する関数を用いて表したが、これに代えて、Ｖｇｄの一次式（ｌｃ０＋ｌｃ１・Ｖｇｄ）の他の関数Ａｉ［ｌｃ０＋ｌｃ１・Ｖｇｄ］を用いて表してもよい。
【産業上の利用可能性】
【００７８】
以上に説明したように、本発明の半導体装置の信頼性シミュレーション方法は、半導体集積回路のホットキャリア劣化現象のシミュレーション方法等に適用した場合に、ＭＯＳトランジタのホットキャリア劣化シミュレーションにおける誤差を小さくできるという効果が得られ有用である。
【図面の簡単な説明】
【００７９】
【図１】本発明の基板電流モデルにおける物理的基礎を説明するための図である。
【図２】本発明の基板電流モデルにおける物理的基礎を説明するための図である。
【図３】本発明の一実施形態に係る半導体装置の信頼性シミュレーション方法における基板電流モデルのパラメータを実験値から抽出する方法を説明するための図である。
【図４】（ａ）は本発明の一実施形態に係る半導体装置の信頼性シミュレーション方法におけるパラメータｌｃ０及びｌｃ１を求める方法を説明するための図であり、（ｂ）は本発明の一実施形態に係る半導体装置の信頼性シミュレーション方法におけるパラメータＡｉ０及びＡｉ１を求める方法を説明するための図である。
【図５】（ａ）及び（ｂ）は本発明の一実施形態に係る半導体装置の信頼性シミュレーション方法によって得られた基板電流の計算値と基板電流の実測値との一致の程度を示す図である。
【図６】本発明の一実施形態に係る半導体装置の信頼性シミュレーション方法の手順を示すフロー図である。
【図７】従来の基板電流モデルのパラメータを実験値から抽出する方法を説明するための図である。
【図８】（ａ）及び（ｂ）は従来の基板電流モデルによって得られた基板電流の計算値と基板電流の実測値との一致の程度を示す図である。
【図９】従来の基板電流モデルを用いて回路のホットキャリア劣化をシミュレートする方法の手順を示すフロー図である。
【符号の説明】
【００８０】
１    シリコン基板
２    ゲート電極
３    ゲート酸化膜
４    ドレイン領域
５    チャンネル
６    キャリアが速度飽和となる点
７    キャリア流経路
８    キャリアの空乏化した領域
１１    各ゲート・ドレイン電圧における複数の測定点に関するデータ
１２    データ１１に対してフィッティングされた直線
１３    プロットされたデータ
１４    データ１３に対してフィッティングされた直線
１５    プロットされたデータ
１６    データ１５に対してフィッティングされた直線
１７    基板電流の実測値
１８    基板電流の計算結果
１９    基板電流の実測値
２０    基板電流の計算結果
Ｘｄ    キャリアの空乏化した領域８の深さ
Ｘｊ    ドレイン接合深さ
ｎc     キャリア流経路７中のキャリア密度
【図１】
2005259778.tif 000003
【図２】
2005259778.tif 000004
【図３】
2005259778.tif 000005
【図４】
2005259778.tif 000006
【図５】
2005259778.tif 000007
【図６】
2005259778.tif 000008
【図７】
2005259778.tif 000009
【図８】
2005259778.tif 000010
【図９】
2005259778.tif 000011