(57)【要約】【課題】構成の簡素を図りかつ高周波ノイズの影響を抑制し得るマイクロコンピュータを提供する。【解決手段】単一の発振素子１４と、該発振素子からの振動信号によりサブクロックを生成するサブクロック発振回路１５と、発振素子１４からの振動信号によりサブクロックよりも高い周波数のメインクロックを生成するメインクロック発振回路１６と、メインクロックの供給を受け、プログラムに従って動作するＣＰＵ１１と、サブクロックにより動作しＣＰＵ１１からの動作指示に従って該ＣＰＵへのメインクロックの供給を制御すべくメインクロック発振回路１６の動作を制御する制御部１７とを備える。メインクロック発振回路１６とＣＰＵ１１との間には、メインクロックの安定化を図るためのＰＬＬ回路１８が挿入されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
単一の発振素子と、該発振素子からの振動信号により第１のクロックを生成する第１のクロック生成手段と、前記発振素子からの振動信号により前記第１のクロックよりも高い周波数の第２のクロックを生成する第２のクロック生成手段と、前記第２のクロックの供給を受け、プログラムに従って動作するＣＰＵと、前記第１のクロックにより動作し前記ＣＰＵからの動作指示に従って前記ＣＰＵへの前記第２のクロックの供給を制御すべく前記第２のクロック生成手段の動作を制御する制御部とを備え、前記第２のクロック生成手段と前記ＣＰＵとの間にはクロックの安定化を図るための周波数安定化回路が挿入されていることを特徴とするマイクロコンピュータ。
【請求項２】
前記周波数安定化回路は、該回路への入力周波数と該回路からの出力周波数との位相の比較により当該両周波数を一致させるように、帰還制御するＰＬＬ回路からなる請求項１に記載のマイクロコンピュータ。
【請求項３】
メインクロックに対応した振動信号を生成する単一の発振素子と、該発振素子からの振動信号によりメインクロックの周波数よりも低い周波数のサブクロックを生成するサブクロック生成手段と、メインクロックとして前記発振素子から前記振動信号の供給を受け、プログラムに従って動作するＣＰＵと、前記サブクロックにより動作し、前記ＣＰＵからの動作指示に従って前記ＣＰＵへの前記第２のクロックの供給を制御すべく前記第２のクロック生成手段の動作を制御する制御部とを備えるマイクロコンピュータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はマイクロコンピュータに関し、特に消費電力の低減を図るためのスリープモードのような間欠動作が可能のマイクロコンピュータに関する。
【０００２】
【従来の技術】
マイクロコンピュータの消費電力のための低減のために、ＣＰＵの動作のためのメインクロックを生成するメインクロック発振回路と、このメインクロックよりも周波数の低いサブクロックを生成するサブクロック発振回路と、このサブクロック発振回路からのサブクロックにより動作する制御部を設け、この制御部により、ＣＰＵが一時的に動作を停止させるときに該ＣＰＵから停止指令を受けてメインクロック発振回路の作動を停止させることが提案されている（例えば、特許文献１参照。）。
【０００３】
この特許文献１に記載のマイクロコンピュータによれば、制御部はＣＰＵから動作停止指令を受けたときに計時を開始するタイマを備え、前記制御部は、ＣＰＵから動作停止指令を受けたときにメインクロック発振回路の動作を停止させ、その後タイマによる計時が所定時間を超えると前記メインクロック発振回路の動作を再開させ、これによりメインクロックが再びＣＰＵに供給されることから、該ＣＰＵが動作を再開する。このＣＰＵの一時的な動作停止中は、前記ＣＰＵおよび前記メインクロック発振回路の動作が停止し、前記制御部がメインクロックの周波数よりも低いサブクロックで動作することから、消費電力の低減化が可能となる。
【０００４】
【特許文献１】
特開２００２−２０２８３０号公報（第４−６、図１）
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の前記マイクロコンピュータでは、メインクロックおよびサブクロックのために、２つの発振素子が必要となり、また、これら２つの発振素子とマイクロコンピュータ本体との接続のためにマイクロコンピュータ基板に４つの接続ポートが必要となることから、構成の複雑化を招くという問題があった。
【０００６】
また、マイクロコンピュータ基板にメインクロック用およびサブクロック用の２つの発振素子を接続する必要があることから、マイクロコンピュータ本体がこの２つの発振素子から高周波ノイズを受け易いという問題があった。
【０００７】
本発明の目的は、前記した従来の問題に鑑み、構成の簡素を図りかつ高周波ノイズの影響を受け難いマイクロコンピュータを提供することにある。
【０００８】
【課題を解決するための手段】
請求項１に記載の発明は、基本的に１つの発振素子をメインクロック用およびサブクロック用として共用することにより、第１のクロック生成手段で共通の前記発振素子の振動信号からサブクロックを生成し、また、第２のクロック生成手段で共通の前記発振素子の振動からサブクロックの周波数よりも高い周波数のメインクロックを生成する。
【０００９】
ここで、第２のクロック生成手段は、第１のクロック生成手段に比較して高い倍率で該第１のクロック手段のサブクロックよりも高い周波数を生成することから、この第２のクロック生成手段からのメインクロックの周期のふらつきを生じ易くなる。そこで、本発明は、このメインクロックの周期のふらつきを防止し安定したメインクロックをＣＰＵに供給するために、第２クロック生成手段と該第２のクロック生成手段からメインクロックの供給を受けるＣＰＵとの間に、周波数安定化回路を挿入し、これにより、メインクロックの安定化を図り、この安定化が図られたメインクロックをＣＰＵに供給すると言う構想に立脚する。
【００１０】
ために、請求項１に記載の発明は、単一の発振素子と、該発振素子からの振動信号により第１のクロックを生成する第１のクロック生成手段と、前記発振素子からの振動信号により前記第１のクロックよりも高い周波数の第２のクロックを生成する第２のクロック生成手段と、前記第２のクロックの供給を受け、プログラムに従って動作するＣＰＵと、前記第１のクロックにより動作し前記ＣＰＵからの動作指示に従って前記ＣＰＵへの前記第２のクロックの供給を制御すべく前記第２のクロック生成手段の動作を制御する制御部とを備え、前記第２のクロック生成手段と前記ＣＰＵとの間にはクロックの安定化を図るための周波数安定化回路が挿入されていることを特徴とする。
【００１１】
請求項１に記載の発明によれば、第１のクロックであるサブクロックと、このサブクロックの周波数よりも高い周波数の第２のクロックであるメインクロックとは、共に、単一の前記発振素子からの振動信号により生成される。従って、発振素子と、この発振素子を除くマイクロコンピュータ本体との接続は、２つの接続ポートで行うことができ、従来の４接続ポートの半分のポート数で、両者を接続することができる。
【００１２】
また、ＣＰＵへのメインクロックの供給は、該ＣＰＵからの動作信号により動作の制御を受けかつサブクロックで動作する制御部が第２のクロック生成手段を制御することにより達成されるので、ＣＰＵを常時メインクロックで動作させておく必要はなく、省電力化を実現することができる。
【００１３】
しかも、第２のクロック生成手段からは、振動素子の低い周波数の振動信号からサブクロックに比較して高い倍率、例えばサブクロックの周波数の１００倍〜１０００倍の高い周波数のメインクロックが生成されるが、このメインクロックは周波数安定化回路により安定化が図られてＣＰＵに供給されることから、周波数の安定した良好なメインクロックがＣＰＵに供給され、これによりＣＰＵはメインクロックのふらつきによる不安定な動作を示すことなく、安定した動作を示す。
【００１４】
請求項２に記載の発明は、請求項１に記載の発明において、周波数安定化回路をＰＬＬ回路で構成したことを特徴とする。ＰＬＬ回路は、第２のクロック生成手段から出力されるメインクロックの入力を受けると、その入力周波数とＣＰＵに出力されるメインクロックの出力周波数との位相の比較により、両周波数が一致するように帰還制御を行う。このＰＬＬ回路での位相による帰還制御ループの動作によってＣＰＵへのメインクロックを比較的単純な構成で容易に安定化させることができる。
【００１５】
請求項３に記載の発明は、メインクロックに対応した振動信号を生成する単一の発振素子と、該発振素子からの振動信号によりメインクロックの周波数よりも低い周波数のサブクロックを生成するサブクロック生成手段と、メインクロックとして前記発振素子から前記振動信号の供給を受け、プログラムに従って動作するＣＰＵと、前記サブクロックにより動作し、前記ＣＰＵからの動作指示に従って前記ＣＰＵへの前記第２のクロックの供給を制御すべく前記第２のクロック生成手段の動作を制御する制御部とを備えることを特徴とする。
【００１６】
請求項３に記載の発明によれば、ＣＰＵは前記発振素子からメインクロックの供給を受け、サブクロック生成手段がメインクロックからこれよりも周波数の低いサブクロックを生成し、このサブクロックにより前記制御部が作動される。
【００１７】
従って、発振素子と、この発振素子を除くマイクロコンピュータ本体との接続は、２つの接続ポートで行うことができ、従来の４接続ポートの半分のポート数で、両者を接続することができる。
【００１８】
また、ＣＰＵへのメインクロックの供給は、該ＣＰＵからの動作信号により動作の制御を受けかつサブクロックで動作する制御部により必要に応じて断続されることから、ＣＰＵを常時メインクロックで動作させておく必要はなく、省電力化を実現することができる。
【００１９】
【発明の実施の形態】
以下、本発明を図示の実施の形態に沿って説明する。
【００２０】
本発明に係るマイクロコンピュータは、例えば自動車のような車両のエンジン制御に用いられる。自動車エンジンの始動のために、そのイグニッションスイッチが該スイッチ接点の閉接位置へ操作されると、この車両に搭載された多くの電気回路の制御が一斉に開始されるために、マイクロコンピュータ１０には高い処理能力が必要とされる。しかしながら、エンジンが起動し、イグニッションスイッチが開放位置へ戻ると、新たなエベントが生じない限り、このような高い処理能力は要求されない。
【００２１】
図１に示すマイクロコンピュータ１０は、このような要求される処理能力に応じた通常の動作状態とスリープ状態とで切り換え可能に動作する。
【００２２】
本発明に係るマイクロコンピュータ１０は、図１に示すように、プログラムに従って動作するＣＰＵ（中央処理装置）１１と、該ＣＰＵのためのプログラムおよびエンジン制御のための各種の設定データが格納されたＲＯＭ（読み出し専用メモリ）１２と、ＣＰＵ１１の演算処理結果を一時的に格納するためのＲＡＭ（読み出し書き込み可能のメモリ）１３と、発振素子１４と、第１および第２のクロックを生成するための第１および第２のクロック生成手段１５および１６とを備える。
【００２３】
発振素子１４は、例えば水晶振動子からなり、第１および第２のクロック生成手段１５および１６は、共に単一の発振素子１４からの振動信号により、それぞれ第１のクロックおよび第２のクロックを生成する。
【００２４】
第１のクロック生成手段１５は、発振素子１４の振動信号から例えば数十Ｋヘルツの周波数を有するサブクロックを生成する。また、第２のクロック生成手段１６は、発振素子１４の振動信号から例えば数Ｍ〜数十Ｍヘルツの高い周波数を有するメインクロックを生成する。
【００２５】
メインクロックを生成する第２のクロック生成手段、すなわちメインクロック発振回路１６は、制御部１７の制御下で、メインクロックの発生しあるいはその発生を停止するように、動作の制御を受ける。メインクロック発振回路１６の動作を制御する制御部１７は、第１のクロック生成手段であるサブクロック発振回路１５から、メインクロックの周波数よりも低い周波数のサブクロックの供給を受けて動作する。このサブクロック発振回路１５は、メインクロック発振回路１６のような発振動作の制御を受けることはなく、マイクロコンピュータ１０の動作状態では発振素子１４からの振動信号に基づきサブクロックを生成し続ける。
【００２６】
メインクロック発振回路１６によって、サブクロック発振回路１５と共通の振動信号から該サブクロック発振回路が生成するサブクロックの周波数の１００〜１０００倍の高周波数のメインクロックが生成されるが、このメインクロック発振回路１６からのメインクロックの周波数のふらつきを防止するために、メインクロック発振回路１６とＣＰＵ１１との間には、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）回路からなる周波数安定化回路１８が挿入されている。
【００２７】
このＰＬＬ回路１８は、該ＰＬＬ回路を経てＣＰＵ１１に供給されるメインクロックの一部を帰還させ、この帰還信号を用いた帰還制御により、ＰＬＬ回路に入力されるメインクロック発振回路１６からのメインクロックの位相と、ＰＬＬ回路１８からＣＰＵ１１に出力されるメインクロックの位相とを一致させるように動作する。このＰＬＬ回路１８の動作により、メインクロック発振回路１６の動作のふらつきに拘わらず、ＣＰＵ１１に安定した高い周波数のメインクロックを供給することができる。
【００２８】
ＰＬＬ回路１８に代えて、適宜他の周波数安定化回路を適用することができる。しかしながら、ＰＬＬ回路はＩＣ化されて市販されていることから、この市販されているＩＣを利用できる点で、ＰＬＬ回路１８を用いることが望ましい。
【００２９】
制御部１７は、図示の例では、ＣＰＵ１１からの計時時間が書き込まれるレジスタが設けられた間欠動作制御回路１７ａと、該間欠動作制御回路からの動作／停止指示を受けてメインクロック発振回路１６を発振動作させ、またその発振動作を停止させる発振制御回路１７ｂと、ＣＰＵ１１からの計時動作モード信号に応じて計時を開始するタイマ１７ｃとを有する。制御部１７の間欠動作制御回路１７ａ、発振制御回路１７ｂおよびタイマ１７ｃは、いずれもサブクロック発振回路１５からのサブクロックに基づいて動作する。
【００３０】
エンジンの始動のために前記イグニッションスイッチが閉接操作されると、このイグニッションスイッチが開放位置に戻されても、作動停止位置に操作されない限り、マイクロコンピュータ１０は起動され、作動状態におかれる。このエンジンの始動時では、ＣＰＵ１１は高い処理能力を要求されることから、メインクロック発振回路１６は、サブクロック発振回路１５からのサブクロックで動作する制御部１７により、メインクロックを出力するように動作の制御を受ける。このメインクロック発振回路１６からのメインクロックは、ＰＬＬ回路１８の帰還制御を受けることにより、周波数の安定化が図られ、周波数にふらつきの無い安定したメインクロックとしてＣＰＵ１１に供給される。ＣＰＵ１１は、このメインクロックの供給を受けて、ＲＯＭ１２内の所定のプログラム動作を行う。
【００３１】
また、ＣＰＵ１１が例えば前記イグニッションスイッチ操作後、その接点が開放位置へ戻されることにより、ＣＰＵ１１が動作を停止するとき、ＣＰＵ１１は間欠動作制御回路１７ａに停止指令を出力する。間欠動作制御回路１７ａは、この停止指令を受けると、発振制御回路１７ｂを経てメインクロック発振回路１６の発振動作を停止させる。これにより、ＣＰＵ１１へのメインクロックの供給が停止されると、ＣＰＵ１１は作動を停止する。また、間欠動作制御回路１７ａは、これとほぼ同時に発振制御回路１７ｂからタイマ１７ｃにＲＵＮ信号を出力される。タイマ１７ｃは、このＲＵＮ信号を受けると計時を開始する。間欠動作制御回路１７ａは、設置時間の経過後に発振制御回路１７ｂを経てメインクロック発振回路１６を作動させ、ＣＰＵ１１へのメインクロックの供給が再開され、ＣＰＵ１１がメインクロックで動作を再開する。
【００３２】
このような従来よく知られたメインクロック発振回路１６の作動制御により、ＣＰＵ１１の動作が不必要なときにＣＰＵ１１へのメインクロックの供給を停止させることができ、このメインクロックの供給制御によるＣＰＵ１１の間欠動作により、ＣＰＵ１１の不要な電力の消費が防止され、省力化が図られる。
【００３３】
本発明に係るマイクロコンピュータ１０によれば、前記したようにサブクロック発振回路１５と共通の発振素子１４からの振動信号によりメインクロック発振回路１６でメインクロックを生成し、ＰＬＬ回路１８によりメインクロック発振回路１６からのメインクロックの安定化を図り、この安定したメインクロックにより必要に応じてＣＰＵ１１を作動させることができる。
【００３４】
従って、一つの発振素子１４からの振動信号でサブクロックおよびメインクロックを生成することができることから、従来のような二つの発振素子は不要となり、また発振素子１４と該発振素子を除くマイクロコンピュータ本体１０Ａとの間の接続に、従来のように４つの接続ポートを設ける必要はなく、２つの接続ポート１０ａ、１０ａで両者を接続できるので、構成の簡素化を図り、部品点数の削減によるコストの削減が可能となる。
【００３５】
また、高周波ノイズ源となる振動素子数を削減できることから、マイクロコンピュータ１０の耐高周波ノイズ特性が高められる。
【００３６】
図２に示すように、図１に示した発振素子１４に代えて、メインクロックを発生する発振素子１４′を用いることが考えられる。この場合、サブクロック発振回路１５′は、発振素子１４′からのメインクロックに対応する振動信号を分周することにより、メインクロックの周波数よりも低いサブクロックを生成する。
【００３７】
また、発振素子１４′からのメインクロックは、アンドゲート１７ｄの一方の入力端に入力され、アンドゲート１７ｄの他方の入力端子には、発振制御回路１７ｂからの制御信号が入力する。
【００３８】
アンドゲート１７ｄの前記一方の入力端子に入力する発振素子１４′からのメインクロックは、アンドゲート１７ｄの前記他方の入力端子に入力する発振制御回路１７ｂから出力される制御信号により、アンドゲート１７ｄからの出力制御を受けるので、発振素子１４′からＣＰＵ１１へのメインクロックの供給の断続を発振制御回路１７ｂからの前記制御信号で制御することができる。従って、アンドゲート１７ｄは、間欠動作制御回路１７ａ、発振制御回路１７ｂ、タイマ１７ｃと共に、制御部１７の一部を構成する。
【００３９】
図２に示したマイクロコンピュータ２０によれば、ＣＰＵ１１は発振素子１４′からメインクロックの供給を受け、サブクロック生成手段であるサブクロック発振回路１５がメインクロックからこれよりも周波数の低いサブクロックを生成し、このサブクロックにより前記制御部１７が作動される。
【００４０】
従って、発振素子１４′と、この発振素子１４′を除くマイクロコンピュータ本体２０Ａとの接続は、２つの接続ポート２０ａ、２０ａで行うことができ、従来の４接続ポートの半分のポート数で、両者を接続することができる。これにより、構成の簡素化を図り、部品点数の削減によるコストの削減が可能となる。また、高周波ノイズ源となる振動素子数を削減できることから、マイクロコンピュータ１０の耐高周波ノイズ特性が高められる。
【００４１】
また、ＣＰＵ１１へのメインクロックの供給は、該ＣＰＵからの動作信号により動作の制御を受けかつサブクロックで動作する制御部１７により必要に応じて断続されることから、ＣＰＵ１１を常時メインクロックで動作させておく必要はなく、省電力化を実現することができる。
【００４２】
【発明の効果】
請求項１および３に記載の発明によれば、メインクロック用およびサブクロック用として単一の振動素子を共用することにより、振動素子数を半減させることができ、また該振動素子とマイクロコンピュータ本体との接続ポートを従来に比較して半減することができるので、構成の簡素化を図ることができ、これにより回路部品点数の削減によるコストの低減を図ることができる。また、高周波ノイズ源となる振動素子数を削減できることから、マイクロコンピュータの耐高周波ノイズ特性を高めることができる。
【００４３】
また、請求項２に記載のメインクロック生成手段とＣＰＵとの間に挿入される周波数安定化回路としてＰＬＬ回路を用いることにより、比較的単純な構成によってサブクロックと共用の振動素子の振動信号から１Ｍを越える高い周波数の安定したメインクロックを得ることができ、これによりＣＰＵを必要に応じてメインクロックで安定して動作させることができる。
【図面の簡単な説明】
【図１】本発明に係るマイクロコンピュータのブロック図である。
【図２】本発明に係るマイクロコンピュータの他の例を示すブロック図である。
【符号の説明】
１０、２０  マイクロコンピュータ
１１  ＣＰＵ
１４、１４′  発振素子
１５、１５′  サブクロック発振回路（第１のクロック生成手段）
１６  メインクロック発振回路（第２のクロック生成手段）
１７  制御部
１８  ＰＬＬ回路（周波数安定化回路）
【図１】
2005018449.tif 000003
【図２】
2005018449.tif 000004