(57)【要約】【課題】  ２種の電圧の供給が必要な複数の半導体集積回路がプリント基板上に取り付けられた回路基板であって、プリント基板の設計（電源線のレイアウト設計）を容易に行うことが出来る回路基板を、提供する。【解決手段】  VccIOとVccIntの供給を必要とする半導体集積回路（ＣＰＵ２１，メモリ制御ＡＳＩＣ２２）毎にレギュレータ（ＣＰＵ用レギュレータ３１，メモリ制御ＡＳＩＣ用レギュレータ３２）を設けることによって、プリント基板２０のVccInt関連の設計が容易に行えるようにしておく。【選択図】  図１
2005209897.tif 000002
【特許請求の範囲】
【請求項１】
プリント基板上に各種のデバイスが取り付けられた回路基板であって、
前記各種のデバイスの中に、
第１レベルの電圧と前記第１レベルよりも低い第２レベルの電圧の供給が必要な第１半導体集積回路と、
前記第１レベルの電圧と前記第２レベルの電圧の供給が必要な第２半導体集積回路と、
前記第１レベルの電圧から前記第２レベルの電圧を生成する第１レギュレータと、
前記第１レベルの電圧から前記第２レベルの電圧を生成する第２レギュレータとが、含まれていると共に、
前記プリント基板に、
前記第１レギュレータにより生成された前記第２レベルの電圧を前記第１半導体集積回路に供給するための電源線、及び、前記第２レギュレータにより生成された前記第２レベルの電圧を前記第２半導体集積回路に供給するための電源線が、形成されている
ことを特徴とする回路基板。
【請求項２】
前記第１半導体集積回路及び前記第２半導体集積回路により実行される処理が、印刷エンジンに供給するデータを生成するための処理である
ことを特徴とする請求項１記載の回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベルの異なる２種の電圧の供給が必要とされる複数の半導体集積回路が用いられている回路基板に、関する。
【背景技術】
【０００２】
周知のように、一般に使用されている半導体集積回路（ＣＰＵ〔Central Processing Unit〕，ＭＰＵ〔Micro Processing Unit〕，ＡＳＩＣ〔Application Specific Integrated Circuit〕等）の中には、Ｉ／Ｏ端子用の電圧VccIOと内部コア回路用の電圧VccInt（＜VccIO）との供給が必要なものが、存在している。
【０００３】
そのような半導体集積回路（以下、要VccIntデバイスとも表記する）が複数個用いられた既存の回路基板（以下、要VccInt回路基板と表記する）は、各要VccIntデバイスへVccIntを供給するために、図３に模式的に示した回路構成、つまり、１個のレギュレータによりVccIOから生成されたVccIntが、要VccIntデバイス毎に設けられたＥＭＣ〔ElectroMagnetic Compatibility〕回路を介して各要VccIntデバイスへ供給（分配）される回路構成を採用したものとなっている。そして、既存の要VccInt回路基板の大部分は、電源線と信号線とが交差した部分が存在していないプリント基板を用いた方が良いにも拘わらず、レギュレータからのVccInt用の電源線の一部が信号線と交差しているプリント基板を用いて製造されたものなっている。
【０００４】
より具体的には、プリント基板に、電源線と信号線とが交差した部分が存在していると、当該部分で、図４に示したような現象、つまり、信号線上を流れる電流のリターン電流が電源線を避けて流れる現象（放射ＥＭＩノイズが増してしまう現象）が生じてしまうため、プリント基板には、電源線と信号線とが交差した部分が存在していないことが、望まれる。しかしながら、図３に示した回路構成を実現できるプリント基板（VccIO用の各種電源線に加えて、１個のレギュレータから複数の要VccIntデバイスのそれぞれに至るVccInt用の電源線を備えたプリント基板）を、電源線と信号線とが交差している部分が存在しないように設計、製造することは困難なこと（通常、層数を増やさないと実現できないこと）である。このため、既存の要VccInt回路基板の大部分は、例えば、図５に示した回路基板１０′（レーザープリンタ用のコントローラとして使用されるもの：詳細は後述）のように、レギュレータ４１からのVccInt用の電源線と信号線とが交差した交差部分が存在するプリント基板２０′が用いられたものとなっているのである。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記現状に鑑みなされたものであり、本発明の課題は、２種の電圧の供給が必要な複数の半導体集積回路がプリント基板上に取り付けられた回路基板であって、そのプリント基板を性能の良い（信号線と電源線とが交差していない）ものとすることが容易な回路構成を有する回路基板を、提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明では、第１レベルの電圧と第１レベルよりも低い第２レベルの電圧の供給が必要な第１半導体集積回路と第２半導体集積回路を搭載した回路基板を、第１半導体集積回路と第２半導体集積回路のそれぞれについて、その半導体集積回路に第２レベルの電圧を供給するためのレギュレータ（第１レギュレータ／第２レギュレータ）が設けられており、プリント基板に形成された電源線によって、各レギュレータが生成する第２レベルの電圧が，対応する半導体集積回路に供給される構成を有するものとしておく。
【０００７】
この構成の集積回路の製造に必要とされるプリント基板は、第２レベルの電圧に関して、２個の独立した電源線が形成されていれば良いもの（１つのレギュレータから各半導体集積回路に至る第２レベルの電圧用の電源線を形成しなくても良いもの）となる。従って、本発明の回路基板の構成は、性能の良い（第２レベルの電圧用の電源線と信号線との交差部分がない／より少ない）プリント基板を容易に設計出来るものとなっていると言うことが出来る。
【０００８】
なお、本発明の回路基板は、どのような用途のものとして実現しても良く、例えば、第１半導体集積回路及び第２半導体集積回路により実行される処理が、印刷エンジンに供給するデータを生成するための処理となる形で本発明の回路基板を実現しておいても良い。
【発明を実施するための最良の形態】
【０００９】
以下、本発明を実施するための最良の形態を、図面を参照して詳細に説明する。
【００１０】
図１に、本発明の一実施形態に係る回路基板１０の概略構成を示す。
【００１１】
図示したように、本実施形態に係る回路基板１０は、ＣＰＵ２１，メモリ制御ＡＳＩＣ２２，ＩＯ制御ＡＳＩＣ２３，画像処理回路２４，２つのＲＡＭメモリ用コネクタ２５，２つのＲＯＭメモリ用コネクタ２６，各種Ｉ／Ｆ用コネクタ２７，印刷エンジン用コネクタ２８，ＣＰＵ用レギュレータ３１，メモリ制御ＡＳＩＣ用レギュレータ３２等を、プリント基板２０に取り付けた構成を、有する。
【００１２】
この回路基板１０は、回路基板１０′（図５）の，VccInt関連の構成を改良することによって製造された回路基板（レーザープリンタ用のコントローラ）であり、印刷エンジン用コネクタ２８は、図示せぬ印刷エンジンと接続されるコネクタとなっている。
【００１３】
また、ＲＡＭメモリ用コネクタ２５，ＲＯＭメモリ用コネクタ２６は、それぞれ、ＲＡＭメモリモジュール，ＲＯＭメモリモジュールが装着されるコネクタである。各種Ｉ／Ｆ用コネクタ２７は、ホストとの間で通信を行うためのインタフェース回路が接続されるコネクタである。
【００１４】
ＣＰＵ２１は、回路基板１０を、印刷エンジンを駆動できるユニットとして動作させるための半導体集積回路である。メモリ制御ＡＳＩＣ２２は、各ＲＡＭメモリ用コネクタ２５に装着されたＲＡＭメモリモジュールに対する制御等を行う半導体集積回路（ＡＳＩＣ）である。これらの回路（ＣＰＵ２１，メモリ制御ＡＳＩＣ２２）は、いずれも、3.3VのVccIOと1.5VのVccIntとを供給する必要がある回路となっている。
【００１５】
ＩＯ制御ＡＳＩＣ２３は、各種Ｉ／Ｆ用コネクタ２７に接続された各種インターフェース回路に関する制御を行なう半導体集積回路である。画像処理回路２４は、メモリ制御ＡＳＩＣ２２から供給されるイメージデータ（ＣＰＵ２１がメモリモジュール上に生成したイメージデータ）に画像処理を施して印刷エンジンに供給する回路である。これらの回路（ＩＯ制御ＡＳＩＣ２３，画像処理回路２４）は、いずれも、3.3VのVccIOを供給すれば良い（VccIntを供給する必要がない）回路となっている。
【００１６】
ＣＰＵ用レギュレータ３１，メモリ制御ＡＳＩＣ用レギュレータ３２は、VccIOからVccIntを生成することが出来るデバイス（VccIOを入力するとVccIntを出力するデバイス）である。
【００１７】
そして、本回路基板１０は、図１から明らかなように、ＣＰＵ２１の近傍、メモリ制御ＡＳＩＣ２２の近傍に、それぞれ、ＣＰＵ用レギュレータ３１、メモリ制御ＡＳＩＣ用レギュレータ３２が取り付けられる構成のプリント基板２０であって、ＣＰＵ２１とＣＰＵ用レギュレータ３１との間、及び、メモリ制御ＡＳＩＣ２２とメモリ制御ＡＳＩＣ用レギュレータ３２との間に、それぞれ、VccInt用の電源線（図１における破線）が形成されたプリント基板２０を用いて製造されたものとなっている。
【００１８】
要するに、この回路基板１０は、VccIOとVccIntの供給を必要とする半導体集積回路（ＣＰＵ２１，メモリ制御ＡＳＩＣ２２）毎にレギュレータ（ＣＰＵ用レギュレータ３１，メモリ制御ＡＳＩＣ用レギュレータ３２）を設ける回路構成を採用したものとなっている。そして、プリント基板２０は、元々、VccIOが各所から取り出せるように設計されるものであるので、プリント基板２０に設けるVccInt用の電源線の経路及びプリント基板２０へのレギュレータの取り付け位置を、ＣＰＵ２１，メモリ制御ＡＳＩＣ２２のそれぞれについて、各種信号線と交差しないように決定することは、容易なこと（図１と図５を比較されたい。）である。
【００１９】
従って、この回路基板１０で用いられている構成を用いれば、回路基板用の、性能の良いプリント基板を、容易に（設計工数が少なく、かつ、製造コストが低い形で）、設計，製造できることになり、その結果として、性能の良い回路基板を安価に製造できることになる。
【００２０】
また、回路基板１０で用いられている，VccInt関連の回路構成は、２つのレギュレータ３１、３２によっていわゆる電源分離が行われることになるものであるため、図２に模式的に示したように、ＣＰＵ２１とＣＰＵ用レギュレータ３１との間、メモリ制御ＡＳＩＣ２２とメモリ制御ＡＳＩＣ用レギュレータ３２との間に、ＥＭＣ回路を設ける必要がないものとなっている。
【００２１】
このため、この回路構成は、回路基板１０′の回路構成（１個のレギュレータ４１から複数の半導体集積回路にVccIntが供給される構成）よりも必要とされるレギュレータの数が増えるものではあるが、製造に要するコストがさほど増大しない（減る場合が多い）ものとなっている。
【００２２】
具体的には、回路基板１０／回路基板１０′上のＣＰＵ２１，メモリ制御ＡＳＩＣ２２に供給することが必要なVccIntの電流値（アンペア数）を、それぞれ、Ｉａ，Ｉｂと表記すると、回路基板１０を製造するのに必要なVccInt関連の部品は、図１及び図２から明らかなように、ＩａアンペアのVccIntを出力可能なＣＰＵ用レギュレータ３１と、ＩｂアンペアのVccIntを出力可能なメモリ制御ＡＳＩＣ用レギュレータ３２とであることになる。
【００２３】
一方、回路基板１０′を製造するのに必要なVccInt関連の部品は、図５から明らかなように、（Ｉａ＋Ｉｂ）アンペアのVccIntを出力可能なレギュレータ４１と、ＥＭＣ回路４２と、ＥＭＣ回路４３とであることになる。
【００２４】
そして、一般に市販されているレギュレータは、出力可能な電流値がとびとびなものであるため、Ｉａ，Ｉｂの値によっては、ＩａアンペアのVccIntを出力可能なＣＰＵ用レギュレータ３１の単価と、ＩｂアンペアのVccIntを出力可能なメモリ制御ＡＳＩＣ用レギュレータ３２の単価との合計の方が、（Ｉａ＋Ｉｂ）アンペアのVccIntを出力可能なレギュレータ４１の単価よりも、安いことがある。また、当該合計が、レギュレータ４１の単価よりも高い場合であっても、通常、両者の差額は、ＥＭＣ回路４２、４３を必要としないことによるコストの減少額と同程度か、当該減少額よりも小さいものとなる。
【００２５】
このような理由により、本実施形態に係る回路基板１０で用いられている構成は、従来の構成よりも必要とされるレギュレータの数が増える構成ではあるが、製造に要するコストがさほど増大しない（減る場合が多い）構成となっているのである。
【００２６】
＜変形形態＞
上記した回路基板１０は、各種の変形を行うことが出来る。例えば、回路基板１０は、VccIntの供給が必要とされる半導体集積回路が２個の回路基板であったが、回路基板１０で用いられている技術を基に、VccIntの供給が必要とされる半導体集積回路を３個以上備えた回路基板（半導体集積回路毎に、レギュレータが設けられている回路基板）を構成しても良い。また、回路基板１０の具体的な構成や用途を、上記したものと異なるものとしておいても良いことは当然のことである。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施形態に係る回路基板の概略構成図。
【図２】実施形態に係る回路基板の，VccInt関連の回路構成の説明図。
【図３】既存の回路基板（要VccInt回路基板）の，VccInt関連の回路構成の説明図。
【図４】プリント基板に望まれる構成を説明するための図。
【図５】既存の回路基板（要VccInt回路基板）の概略構成図。
【符号の説明】
【００２８】
１０  回路基板、  ２０  プリント基板、  ２１  ＣＰＵ
２２  メモリ制御ＡＳＩＣ、  ２３  ＩＯ制御ＡＳＩＣ、２４  画像処理回路
３１  ＣＰＵ用レギュレータ、  ３２  メモリ制御ＡＳＩＣ用レギュレータ
４１  レギュレータ、  ４２、４３  ＥＭＣ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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