(57)【要約】【課題】  チップの大型化を招くことなく抵抗比精度を向上させることができる半導体装置を提供する。【解決手段】  シリコン基板１の上に多層配線構造を有し、この多層配線構造における金属配線３よりも上層において複数の薄膜抵抗素子５，６が配置されている。平面構造において、複数の薄膜抵抗素子５，６が金属配線３から等距離の位置に配置されている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板（１）の上に多層配線構造を有し、この多層配線構造における金属配線（３）よりも上の同一の層において複数の薄膜抵抗素子（５，６）を配した半導体装置であって、
平面構造において、前記複数の薄膜抵抗素子（５，６）を、前記金属配線（３）から等距離の位置に配置したことを特徴とする半導体装置。
【請求項２】
前記複数の薄膜抵抗素子（５，６）を、金属配線（３）に垂直な線（Ｌｒ）に対して線対称に配置したことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の薄膜抵抗素子（５，６）を、金属配線（３）の中心線（Ｌｃ）に対して線対称に配置したことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記複数の薄膜抵抗素子（５，６）を、二つの金属配線（３ａ，３ｂ）の中央線（Ｌ１）に対して線対称に配置したことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記複数の薄膜抵抗素子（５，６）を、金属配線（３ａ，３ｂ）上において一部が重なる状態で配置したことを特徴とする請求項２〜４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関するものである。
【背景技術】
【０００２】
IＣプロセス工程で作られるアナログ素子等において、高精度抵抗として薄膜抵抗素子（ＣｒＳｉＮ等）が用いられている。薄膜抵抗素子はポリシリコン抵抗素子に比べて高い抵抗比精度を実現できる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、図１１，１２に示すように、基板１００上において多層配線構造を採用して配線層（１０２）の上に絶縁層（１０３）を介して薄膜抵抗素子１０４，１０５を配置する構造を採った場合には以下の不具合が発生する。
【０００４】
図１１はアナログ素子等を作り込んだＩＣチップの一部平面図であり、図１１のＡ−Ａ線での縦断面を図１２に示す。基板１００の上には絶縁膜１０１を介して配線１０２がパターニングされている。その配線１０２の上には絶縁膜１０３を介して二つの薄膜抵抗素子１０４，１０５がパターニングされている。
【０００５】
製造の際には、図１３（ａ）に示すように、基板１００上に絶縁膜１０１を介して配線１０２がパターニングされるとともにその上に絶縁膜１０３が形成されている状態から、絶縁膜１０３の上に薄膜抵抗素子（１０４，１０５）となる薄膜の抵抗膜１１０を成膜する。そして、図１３（ｂ）に示すように、ホトレジスト１１１を塗布し、露光してマスクパターンをホトレジスト１１１に転写し現像にて図１３（ｃ）に示すようにホトレジスト１１１をパターニングする。引き続き、ホトレジスト１１１をマスクとしてエッチングすることにより図１３（ｄ）に示すように、絶縁膜１０３上に二つの薄膜抵抗素子１０４，１０５をパターニングする。
【０００６】
このようにして二つの薄膜抵抗素子１０４，１０５をパターニングする場合において、下層の配線１０２による段差があると、薄膜抵抗素子１０４，１０５の直ぐ下における絶縁膜１０３が平坦であっても（薄膜抵抗素子１０４，１０５自体の下地が平坦であっても）、その周囲の段差によってホトレジスト１１１に高低差が生じ、薄膜抵抗素子１０４，１０５の線幅が変化し、期待する精度が得られないことがある。
【０００７】
従来、これを回避するには、薄膜抵抗素子１０４，１０５と配線１０２の間隔を大きくしていたが、これではチップサイズが大きくなってしまう。
本発明は上記問題点に着目してなされたものであり、その目的は、チップの大型化を招くことなく抵抗比精度を向上させることができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
請求項１に記載の半導体装置は、平面構造において、複数の薄膜抵抗素子を、金属配線から等距離の位置に配置したことを特徴としている。よって、抵抗比精度を必要とする薄膜抵抗素子について、ホトリソ工程を経て複数の薄膜抵抗素子を形成（パターニング）する際に、下層の金属配線からの距離を等しくして配置することで、抵抗比精度を向上させることができる。つまり、下層配線による薄膜抵抗素子の線幅変化が、その配線からの距離と相関があることを考慮して、抵抗比精度が必要な抵抗素子と下層配線との距離を等しくすることで、チップサイズが拡大することなく抵抗比精度の向上を図ることができる。
【０００９】
具体的には、複数の薄膜抵抗素子を、請求項２に記載のように、金属配線に垂直な線に対して線対称に配置する、あるいは、請求項３に記載のように、金属配線の中心線に対して線対称に配置する、あるいは、請求項４に記載のように、二つの金属配線の中央線に対して線対称に配置すればよい。
【００１０】
ここで、請求項５に記載のように、請求項２〜４のいずれか１項に記載の半導体装置において、複数の薄膜抵抗素子を、金属配線上において一部が重なる状態で配置してもよい。このようにすることによりチップの小型化を図るという観点から好ましいものとなる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明を具体化した一実施形態を図面に従って説明する。
図１は、本実施形態の半導体装置におけるアナログ素子等を作り込んだＩＣチップの一部平面図であり、薄膜抵抗素子５，６のレイアウトを示す。図１のＡ−Ａ線での縦断面を図２に示す。
【００１２】
図２において、シリコン基板１の上には絶縁膜２を介して下層の金属配線３がパターニングされている。金属配線３は例えばアルミ薄膜よりなる（アルミ配線である）。金属配線３は、帯状をなし、直線的に延びている。金属配線３の上には層間絶縁膜４を介して二つの薄膜抵抗素子５，６がパターニングされており、薄膜抵抗素子５，６は例えばＣｒＳｉＮ膜よりなる。薄膜抵抗素子５，６は比精度を必要とするものである。薄膜抵抗素子５，６は帯状をなし、直線的に延びている。
【００１３】
このように本半導体装置は、半導体基板としてのシリコン基板１の上に多層配線構造を有し、この多層配線構造における金属配線３よりも上の同一の層において複数の薄膜抵抗素子５，６が配置されている。
【００１４】
ここで、金属配線３と薄膜抵抗素子５，６の位置関係に関して、平面での構成として、図１に示すように、薄膜抵抗素子５と薄膜抵抗素子６とが金属配線３から等距離の位置に配置されている。詳しくは、金属配線３の一方の側において両方の薄膜抵抗素子５，６が金属配線３と平行に配置され、かつ、金属配線３と薄膜抵抗素子５との距離を「ｄ５」とし、金属配線３と薄膜抵抗素子６との距離を「ｄ６」とすると、ｄ５＝ｄ６となっている。即ち、薄膜抵抗素子５，６それぞれと下層の金属配線３との距離ｄ５，ｄ６は等しくなるようにレイアウトされている。このようにして、二つの薄膜抵抗素子５，６が、金属配線３に垂直な線（詳しくは金属配線３の中心線Ｌｃに垂直な線）Ｌｒに対して線対称に配置されている。
【００１５】
なお、図２においては図示を省略したが、薄膜抵抗素子５，６の上層側には層間絶縁膜および保護膜が形成されている。
次に、製造工程を、図３を用いて説明する。
【００１６】
まず、図３（ａ）に示すように、ウエハ状のシリコン基板１上に絶縁膜２を介して金属配線３がパターニングされるとともにその上に層間絶縁膜４が形成されている状態から、層間絶縁膜４の上に薄膜抵抗素子（５，６）となる薄膜の抵抗膜１０を成膜する。即ち、下層の金属配線３および層間絶縁膜４等を形成した後に、薄膜抵抗素子材料（１０）をスパッタリング等によって形成する。そして、図３（ｂ）に示すように、ホトレジスト１１を塗布し、露光してマスクパターンをホトレジスト１１に転写し現像にて図３（ｃ）に示すようにホトレジスト１１をパターニングする。
【００１７】
引き続き、ホトレジスト１１をマスクとしてエッチングすることにより図３（ｄ）に示すように、層間絶縁膜４上に二つの薄膜抵抗素子５，６をパターニングする。即ち、ドライエッチング等によりエッチングして所望の形状を得る。その後に、ホトレジスト１１を除去する。その後、上層の層間絶縁膜（図示略）および保護膜（図示略）等を形成する。
【００１８】
ここで、図３（ｃ）に示すパターニングの際に、下層の金属配線３による段差でホトレジスト１１に傾斜が生じることで、下層の金属配線３からの距離に応じて薄膜抵抗素子の線幅に変化が生じる。しかしながら、本実施形態では、比精度を必要とする薄膜抵抗素子５と薄膜抵抗素子６とは下層の金属配線３との距離が等しいため（ｄ５＝ｄ６）、ホトレジスト１１の高低差による線幅の変化も等しい。そのため、図１１での配置に比べて良好な比精度が得られる（抵抗比精度を向上することができる）。
【００１９】
このようにして、ホトリソ工程を経て複数の薄膜抵抗素子を形成（パターニング）する際に、下層の金属配線３による薄膜抵抗素子５，６の線幅変化が、その金属配線３からの距離と相関があることに着目し、抵抗比精度が必要な抵抗素子５，６と下層の金属配線３との距離を等しくすることで、チップサイズが拡大することなく抵抗比精度の向上を図ることができる。
【００２０】
以下、別例を説明する。
図１においては、複数の薄膜抵抗素子５，６を、金属配線３に垂直な線Ｌｒに対して線対称に配置した。この場合の変形例として、図４，５，６，７のようにしてもよい。
【００２１】
図４において、二つの金属配線３ａ，３ｂが離間して平行に配置され、その二つの金属配線３ａ，３ｂの間において、金属配線３ａに近い側に薄膜抵抗素子５および薄膜抵抗素子６が金属配線３ａと平行に且つ等距離に配置されている（ｄ５＝ｄ６）。つまり、二つの金属配線３ａ，３ｂの間において、片側の金属配線３ａから等距離に薄膜抵抗素子５および薄膜抵抗素子６が金属配線３ａと平行に配置されている。このようにして、薄膜抵抗素子５，６が、金属配線３ａに垂直な線Ｌｒに対して線対称に配置されている。
【００２２】
図５において、金属配線３の中心線Ｌｃに直交する方向において薄膜抵抗素子５および薄膜抵抗素子６が平行に且つ金属配線３から等距離に配置されている（ｄ５＝ｄ６）。このようにして、薄膜抵抗素子５，６が、金属配線３に垂直な線Ｌｒに対して線対称に配置されている。
【００２３】
図６において、二つの金属配線３ａ，３ｂが直線的に且つ離間して平行に延びている。この二つの金属配線３ａ，３ｂの間に薄膜抵抗素子５および薄膜抵抗素子６が位置している。薄膜抵抗素子５，６は、金属配線３ａ，３ｂの中心線Ｌｃに直交する方向に離間して直線的に延びている。薄膜抵抗素子５，６は、その一部が金属配線３ａ，３ｂと重なるように配置され、かつ、重なりの距離が等しい。詳しくは、金属配線３ａに対する薄膜抵抗素子５の重なり距離ｄ１５と薄膜抵抗素子６の重なり距離ｄ１６が等しく（ｄ１５＝ｄ１６）、また、金属配線３ｂに対する薄膜抵抗素子５の重なり距離ｄ２５と薄膜抵抗素子６の重なり距離ｄ２６が等しく（ｄ２５＝ｄ２６）。このようにして、薄膜抵抗素子５，６が、金属配線３ａ，３ｂに垂直な線Ｌｒに対して線対称に、且つ金属配線３ａ，３ｂ上において一部が重なる状態で配置されている。このようにすることによりチップの小型化を図るという観点から好ましいものとなる。
【００２４】
図７において、直線的に延びる金属配線３の一方の側において薄膜抵抗素子５および薄膜抵抗素子６が配置されている。薄膜抵抗素子５および薄膜抵抗素子６は金属配線３に垂直な線Ｌｒを挟んで位置している。薄膜抵抗素子５は金属配線３に垂直な線Ｌｒに対し所定角度θ１５（０＜θ１５＜９０°）に直線的に延びている。また、薄膜抵抗素子６は金属配線３に垂直な線Ｌｒに対し前述のθ１５と同じ角度θ１６（＝θ１５）で、且つ、線Ｌｒ上の同じ交点Ｐ１１から直線的に延びている。このようにして、薄膜抵抗素子５，６が、金属配線３に垂直な線Ｌｒに対して線対称に配置されている。このとき、線Ｌｒに対し斜め方向に延びるように配した薄膜抵抗素子５の端部と金属配線３との距離ｄ５と、同じく線Ｌｒに対し斜め方向に延びるように配した薄膜抵抗素子６の端部と金属配線３との距離ｄ６は等しい（ｄ５＝ｄ６）。
【００２５】
これら図４，５，６，７に示すようなレイアウトとした場合にも、金属配線３，３ａ，３ｂから等距離に薄膜抵抗素子５および薄膜抵抗素子６が配置されているので製造工程においてホトレジスト１１の高低差による薄膜抵抗素子５，６の線幅の変化も等しくなり、チップサイズが拡大することなく抵抗比精度の向上を図ることができる。
【００２６】
また、図１，４〜７に代わり、図８や図９に示すように、複数の薄膜抵抗素子５，６を、金属配線３の中心線Ｌｃに対して線対称に配置してもよい。
図８において、直線的に延びる金属配線３の両側に薄膜抵抗素子５および薄膜抵抗素子６が等距離に配置されている（ｄ５＝ｄ６）。つまり、図１では、金属配線３の片側において薄膜抵抗素子５および薄膜抵抗素子６が金属配線３と平行に且つ等距離に配置されていたが、図８では、金属配線３の両側において薄膜抵抗素子５および薄膜抵抗素子６が平行に且つ等距離に配置されている（ｄ５＝ｄ６）。このようにして、薄膜抵抗素子５，６が、金属配線３の中心線Ｌｃに対して線対称に配置されている。
【００２７】
図９において、直線的に延びる金属配線３の一方の側に薄膜抵抗素子５が、また、金属配線３の他方の側に薄膜抵抗素子６が配置されている。薄膜抵抗素子５は金属配線３の中心線Ｌｃに対し所定角度θ５（０＜θ５＜９０°）に直線的に延びている。また、薄膜抵抗素子６は金属配線３の中心線Ｌｃに対し前述のθ５と同じ角度θ６（＝θ５）で且つ線Ｌｃ上の同じ交点Ｐ１から直線的に延びている。このようにして、薄膜抵抗素子５，６が、金属配線３の中心線Ｌｃに対して線対称に配置されている。このとき、金属配線３の両側において斜め方向に延びるように配した薄膜抵抗素子５の端部と金属配線３との距離ｄ５と、同じく斜め方向に延びるように配した薄膜抵抗素子６の端部と金属配線３との距離ｄ６は等しい（ｄ５＝ｄ６）。
【００２８】
これら図８，９に示すようなレイアウトとした場合にも、金属配線３から等距離に薄膜抵抗素子５および薄膜抵抗素子６が配置されているので製造工程においてホトレジスト１１の高低差による薄膜抵抗素子５，６の線幅の変化も等しくなり、チップサイズが拡大することなく抵抗比精度の向上を図ることができる。
【００２９】
なお、図８，９のように複数の薄膜抵抗素子５，６を、金属配線３の中心線Ｌｃに対して線対称に配置する場合において、図６のように複数の薄膜抵抗素子５，６を、金属配線３上において一部が重なる状態で配置してもよい。
【００３０】
また、図１，４〜９に代わり、図１０に示すように、複数の薄膜抵抗素子５，６を、二つの金属配線３ａ，３ｂの中央線Ｌ１に対して線対称に配置してもよい。
図１０において、二つの金属配線３ａ，３ｂが離間して平行に配置され、その二つの金属配線３ａ，３ｂの間において、薄膜抵抗素子５が金属配線３ａから距離ｄ５だけ離れて平行に延びているとともに薄膜抵抗素子６が金属配線３ｂから距離ｄ６だけ離れて平行に延びており、かつ、ｄ５＝ｄ６が成立している。このようにして、薄膜抵抗素子５，６が、二つの金属配線３ａ，３ｂの中央線Ｌ１に対して線対称に配置されている。
【００３１】
この場合にも、金属配線３ａ，３ｂから等距離に薄膜抵抗素子５および薄膜抵抗素子６が配置されているので製造工程においてホトレジスト１１の高低差による薄膜抵抗素子５，６の線幅の変化も等しくなり、チップサイズが拡大することなく抵抗比精度の向上を図ることができる。
【００３２】
なお、図１０のように複数の薄膜抵抗素子５，６を、二つの金属配線３ａ，３ｂの中央線Ｌ１に対して線対称に配置する場合において、図６のように複数の薄膜抵抗素子５，６を、金属配線３ａ，３ｂ上において一部が重なる状態で配置してもよい。
【図面の簡単な説明】
【００３３】
【図１】実施形態の半導体装置におけるアナログ素子等を作り込んだＩＣチップの一部平面図。
【図２】図１のＡ−Ａ線での縦断面図。
【図３】（ａ）〜（ｄ）は工程途中での縦断面図。
【図４】別例の半導体装置におけるＩＣチップの一部平面図。
【図５】別例の半導体装置におけるＩＣチップの一部平面図。
【図６】別例の半導体装置におけるＩＣチップの一部平面図。
【図７】別例の半導体装置におけるＩＣチップの一部平面図。
【図８】別例の半導体装置におけるＩＣチップの一部平面図。
【図９】別例の半導体装置におけるＩＣチップの一部平面図。
【図１０】別例の半導体装置におけるＩＣチップの一部平面図。
【図１１】課題を説明するためのＩＣチップの一部平面図。
【図１２】図１１のＡ−Ａ線での縦断面図。
【図１３】（ａ）〜（ｄ）は工程途中での縦断面図。
【符号の説明】
【００３４】
１…シリコン基板、３…金属配線、３ａ…金属配線、３ｂ…金属配線、５…薄膜抵抗素子、６…薄膜抵抗素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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