(57)【要約】【課題】送受信波形のエッジが重ならないような位相になるように伝送線路の配線長を設計時にあらかじめ制限することで、ＬＳＩには冗長な回路を内蔵することなく動作マージンを拡大することにある。【解決手段】データの送受信を行う２つのＬＳＩ１及び２、これらＬＳＩ１及び２の間を接続する１本の伝送線路３、それらＬＳＩ１及び２のそれぞれに備えられた信号送信回路４及び信号受信回路５を備えている。受信回路５で受信する波形は送信波形と受信波形の合成波形であり、受信回路５において、この合成波形から送信波形を除去することで、所望の信号を得ることができる。合成波形からの送信波形の除去は、一般的に２種類の基準電位ＶｒｅｆＬ６，ＶｒｅｆＨ７を送信波形に応じて切り替えることで実現している。【選択図】  図１
2005012598.tif 000002
【特許請求の範囲】
【請求項１】
同一の伝送線路に接続された送信回路と受信回路とを備え、送信回路から伝送線路に送信波を送信するとともに、受信回路にて伝送線路上の自局の送信波と他局からの受信波との合成波から他局からの受信波を受信して、端局間で同時に信号の送受信を可能とする同時双方向インターフェース回路において、送受信波形の立ち上がりの時機と、立ち下がりの時機とが重ならないような位相関係を形成する配線長を有する伝送線路と、この伝送線路に送信波を出力する送信回路と、この送信回路からの送信波に応じて、ある基準電位と他の基準電位とを切り替えることにより前記合成波から送受信波を除去する受信回路とを備えたことを特徴とする同時双方向インターフェース回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、情報処理装置間や情報処理機能を搭載した大規模集積回路間などの信号送受信に関し、特に同一の伝送線路を用いて同時に且つ双方向に信号の送受信を可能とする同時双方向インターフェース回路に関する。
【０００２】
【従来の技術】
情報処理装置等の高速化により、大規模集積回路（以下ＬＳＩ）間の信号転送の高速化と転送するビット数が年々増加しているが、従来の単方向のデータ転送では、送信と受信で独立して信号線を設ける必要があり、ＬＳＩやパッケージのピン数が膨大になる。ＬＳＩのピン数が増加するとＬＳＩテスタでのテストが困難となり、ＬＳＩやパッケージの寸法もピン数の影響により大きくなり、歩留まりやコスト面で不利である。
【０００３】
本発明が関する同時双方向インターフェース回路は１本の伝送線路でデータ転送を双方向で行うことができるため、ＬＳＩのピン数を低減でき、同時に双方向からデータ伝送が可能なため、ＬＳＩ間で大量のデータを転送する際に用いられる。
【０００４】
図４を参照すると，本発明の処置を実施しない場合に起こり得る最も動作マージンが減少する条件が示されている。受信回路の入り口での波形であるが、送信データの切り替わりタイミングと相手からの受信データの切り替わりタイミングが重なってしまっている。
【０００５】
送信波形の立ち上がり、すなわちＶｒｅｆＬ，ＶｒｅｆＨ間の立ち上がりに受信波形が重なると、ＶｒｅｆがＶｒｅｆＬ，ＶｒｅｆＨに確定している場合に比べ、信号とＶｒｅｆの電位差が少ない期間が長く続くため、Ｖｒｅｆ切り替わりタイミングの近傍では、受信データが一定期間不定となりやすく、データのレベルが確定するタイミングもばらつきやすいため、動作マージンが減少する（図４の斜線部分）。送受信とも同時に立ち下がる場合も同様である。
【０００６】
図５を参照すると、送信波形の立ち上がりに、受信波形の立下りが重なる場合や、送信波形の立下りに受信波形の立ち上がりが重なる場合は、合成波形は理想的にはＭｉｄｄｌｅレベルのままでＶｒｅｆのみが変化するはずだが、実際には受信波形は伝送線路を伝播してきた波形であり、送信波形に比べ波形鈍りが大きいため、図５の合成波形のように受信データの切り替わり中に合成波形はＭｉｄｄｌｅレベルからずれてしまい、データが一定期間不定になりやすくなる。
【０００７】
同時双方向インターフェース回路は図４、図５を参照して説明したように送信波形と受信波形の変化するタイミングが重なった場合、一定期間正確にデータを取り込めず、動作マージンが減少する。
【０００８】
従来は転送レートも低くデータが正確に取り込めない期間がデータの確定している期間に比べて僅少であり問題とならなかったが、近年は転送レートの向上によりデータが変化する周期が短くなり、上記の問題が顕在化してきた。加えて以前に比べデータビット数も増加していることによる同時動作ノイズの影響や、電源の低電圧化による影響など、ノイズによるマージン減少が深刻となっており、以前にも増して動作マージンの拡大が重要となっている。
【０００９】
この要請に応えるために、ＬＳＩ内にインバーター列とセレクタで構成された可変ディレイラインを配置し、送受信のエッジが重ならないよう、制御ビットを設定して位相調節を行う方法が提案されている（例えば、特許文献１参照）。
【００１０】
図７を参照すると、この先行技術文献に開示された手法は、データビット毎に冗長なディレイライン（図中１６）と制御信号（図中１７）が必要になりＬＳＩ上の面積を占有してしまうという欠点がある。特に伝送線路の配線長が複数混在しているような場合には伝送線路の配線長に合わせてディレイラインを個々に調整を行う必要があり、さらに多くの面積を消費してしまう。
【００１１】
【特許文献１】
特開２００２−３１４５１５号公報（第４ページ、図５および６）
【００１２】
【発明が解決しようとする課題】
近年、データビット数の増加によりＬＳＩ上にこのようなインターフェース回路がＬＳＩ全体に占める割合が増加してきており、占有面積の増加は内部論理の収容性に多大な影響を与えてしまう。
【００１３】
本発明の主な目的は、送受信波形のエッジが重ならないような位相になるように伝送線路の配線長を設計時にあらかじめ制限することで、ＬＳＩには冗長な回路を内蔵することなく動作マージンを拡大することにある。
【００１４】
【課題を解決するための手段】
本発明の回路は、同一の伝送線路に接続された送信回路と受信回路とを備え、送信回路から伝送線路に送信波を送信するとともに、受信回路にて伝送線路上の自局の送信波と他局からの受信波との合成波から他局からの受信波を受信して、端局間で同時に信号の送受信を可能とする同時双方向インターフェース回路において、送受信波形の立ち上がりの時機と、立ち下がりの時機とが重ならないような位相関係を形成する配線長を有する伝送線路と、この伝送線路に送信波を出力する送信回路と、この送信回路からの送信波に応じて、ある基準電位と他の基準電位とを切り替えることにより前記合成波から送受信波を除去する受信回路とを備えたことを特徴とする
【００１５】
【発明の実施の形態】
本発明の実施の形態を示す図１を参照して説明する。
【００１６】
図１には、データ１ビット分の同時双方向インターフェース回路である本発明の実施の形態が示されている。
【００１７】
図１を参照すると、本発明の実施の形態は、データの送受信を行う２つのＬＳＩ１及び２、これらＬＳＩ１及び２の間を接続する１本の伝送線路３、それらＬＳＩ１及び２のそれぞれに備えられた送信回路４及び受信回路５を備えている。
【００１８】
受信回路で受信する波形は送信波形と受信波形の合成波形であり、受信回路において、この合成波形から送信波形を除去することで、所望の信号を得ることができる。
【００１９】
合成波形からの送信波形の除去は、一般的に２種類の基準電位ＶｒｅｆＬ（図中６），ＶｒｅｆＨ（図中７）を送信波形に応じて切り替えることで実現している。
【００２０】
つまり同時双方向インターフェース回路は送受信波形の立ち上がり、立下りタイミングがちょうど重なった場合に正しくデータが取り込めなくなりマージンが減少するという欠点がある。
【００２１】
そこで本発明の実施の形態では、送受信波形の立ち上がり、立下りタイミングが重ならないような、位相関係になるように伝送線路の配線長を制限することで、動作マージンが少なくなることを回避できる。
【００２２】
【実施例１】
図２はＬＳＩ上でのレイアウトイメージが示されている。本発明の一実施例として２つのＬＳＩ間のデータ転送を行う同時双方向インターフェースマクロ１２が２つのＬＳＩ上に配置されている。本発明の実施の形態である図１に示される回路が、同時双方向インターフェースマクロ内にデータ１ｂｉｔにつき１組ずつ配置されている。伝送線路はデータ１ｂｉｔにつき１本ずつ配置されている。
【００２３】
ＬＳＩ１の内部論理回路１３からのデータは、図１に示されるフリップフロップ（Ｆ／Ｆ）８で同時双方向インターフェースマクロの出力回路に転送された後、出力回路の出力バッファより出力される。必要に応じて出力バッファから出力する際に、出力回路に内蔵された回路で波形鈍り調整や出力インピーダンス調整が行われる。
【００２４】
出力バッファから出力されたデータは、伝送線路を介して、ＬＳＩ２の入力バッファに入力される。
【００２５】
入力回路に入力される波形は、送受信波形が合成されているため、入力回路にてＬＳＩ２の送信波形を除去し受信データのみを復元する。復元されたデータは、Ｆ／Ｆ（図１の９）でＬＳＩ２のシステムクロック（図１の１０）に同期させてＬＳＩ２の内部論理回路（図２の１４）へ出力される。
【００２６】
図１の受信回路５は、２種類の基準電位ＶｒｅｆＬ（＝１／４ＶＤＤ）（図１の６），ＶｒｅｆＨ（＝３／４ＶＤＤ）（図１の７）とデータ入力端子、Ｖｒｅｆのレベル切り替え用の制御信号（図１の１１）の入力端子をもつ差動入力回路で構成されている。ここでＶＤＤは電源電圧である。Ｖｒｅｆ切り替え用制御信号は送信波形に応じてＶｒｅｆの電位が切り替えられるように、送信データより生成される。
【００２７】
次に、この１実施例の動作を図３を参照して説明する。
【００２８】
同時双方向インターフェースの受信回路に入力する波形は送信波形と受信波形の合成波形となるため、図３に示されるように送信データ、受信データとも”１”の場合は合成波形はＨｉｇｈレベル（＝ＶＤＤ）となり、送信データ、受信データのどちらか一方が”０”他方が”１”の場合はＭｉｄｄｌｅレベル（＝１／２ＶＤＤ）となり、送受信のデータが両方とも”０”の場合はＬｏｗレベル（＝ＧＮＤ）となる。すなわち送信データが”０”の場合には合成波形はＬｏｗかＭｉｄｄｌｅレベルに、送信データが”１”の場合は合成波形はＭｉｄｄｌｅかＨｉｇｈレベルになる。
【００２９】
従って差動入力回路でデータを取り込む為の基準電位は、ＭｉｄｄｌｅとＨｉｇｈレベルの中間電位ＶｒｅｆＨ（＝３／４ＶＤＤ）と、ＬｏｗとＭｉｄｄｌｅレベルの中間電位ＶｒｅｆＬ（＝１／４ＶＤＤ）の２種類用意し、送信データの”０”，”１”の変化に合わせて基準電位を切り替えることにより、基準電位と合成波形の比較から受信データのみを取り出すことができる。
【００３０】
次に本発明の１実施例について、従来技術と比較してその効果を説明する。
【００３１】
図４は本発明の処置を実施しない場合に起こり得る最も動作マージンが減少する条件である。
【００３２】
受信回路の入り口での波形であるが、送信データの切り替わりタイミングと相手からの受信データの切り替わりタイミングが重なってしまっている。
【００３３】
送信波形の立ち上がり、すなわちＶｒｅｆＬ，ＶｒｅｆＨ間の立ち上がりに受信波形が重なると、ＶｒｅｆがＶｒｅｆＬ，ＶｒｅｆＨに確定している場合に比べ、信号とＶｒｅｆの電位差が少ない期間が長く続くため、Ｖｒｅｆ切り替わりタイミングの近傍では、受信データが一定期間不定となりやすく、データのレベルが確定するタイミングもばらつきやすいため、動作マージンが減少する（図４の斜線部分）。送受信とも同時に立ち下がる場合も同様である。
【００３４】
図５のように送信波形の立ち上がりに、受信波形の立下りが重なる場合や、送信波形の立下りに受信波形の立ち上がりが重なる場合は、合成波形は理想的にはＭｉｄｄｌｅレベルのままでＶｒｅｆのみが変化するはずだが、実際には受信波形は伝送線路を伝播してきた波形であり、送信波形に比べ波形鈍りが大きいため、図５の合成波形のように受信データの切り替わり中に合成波形はＭｉｄｄｌｅレベルからずれてしまい、データが一定期間不定になりやすくなる。
【００３５】
本発明の処置を実施した場合は、図３の送信データと受信データの関係のように送受信の切り替わりエッジが重ならないように伝送線路の配線長を調整して、送受信のデータ切り替わりタイミングを１／２周期ずれにするため図４及び図５のようなマージンの減少を防止できる。
【００３６】
【実施例２】
次に本発明の第２の実施例について図６を参照して説明する。
【００３７】
図３に示された前述の第１の実施例では、送受信のタイミングがほぼ１／２周期となっているが、送受信のタイミングが重ならなければ良いため、本発明の第２の実施例における送受信のタイミングのずれは必ずしも１／２周期である必要はない。
【００３８】
図２に示された本発明の実施の形態では、２つのＬＳＩ間で転送を行う場合を想定したが、図６に示される本発明の第２の実施例では、ＬＳＩ内に複数の同時双方向インターフェース回路を配置して、Ｎ個のＬＳＩとの間でデータ転送を行っても良い。
【００３９】
この場合伝送線路の配線長は同一グループ内（図中１５）で同じ長さであれば良く、例えば図中１５と１５’間のようなグループ間は同じ長さである必要はなく、送受信のタイミングが重ならないような配線長に個々に調整できていればよい。
【００４０】
また、ＬＳＩ上の配線の材質、伝送線路の材質については信号が伝播可能な材質であればどんな材質でもよい。
【００４１】
【発明の効果】
本発明は、このように、送受信の切り替えタイミングが重ならないように伝送線路の配線長を調整することで、送受信タイミングが重なることによって生じる動作マージンの減少を回避することができる。
【００４２】
従来技術では、ＬＳＩ内に可変のディレイラインを置く為、多数の冗長な回路を配置する必要があるが、本発明ではＬＳＩ内にこのような冗長な回路を配置する必要がなく、ＬＳＩ内のトランジスタの配置領域を節約できる。
【００４３】
伝送線路の配線長が複数の混在するような大規模な構成の場合、従来技術では個別に制御信号で調整を行う必要があり、制御ビット数が膨大になるのに対し、本発明の方式ではそのような制御信号は不要であり構造を単純化できる。
【００４４】
従来技術のように大量にディレイラインを挿入した場合、ディレイラインが原因でノイズが発生し逆にマージンが減少する危険性があるが、本発明ではこのようなディレイラインを挿入する必要がないため、ノイズの影響を軽減できる。
【００４５】
本発明は、ＬＳＩ間の伝送に用いられる同時双方向インターフェース回路において、ＬＳＩ間を接続する伝送線路の配線長を制限し、信号の送受信を特定のタイミングで行うように調整することで、伝送線路の線長が複数存在する場合においても、十分なマージンをとることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態を示す図である。
【図２】本発明の第１の実施例を示す図である。
【図３】本発明の第１の実施例の動作を説明するための図である。
【図４】従来技術の動作の１例を説明するための図である。
【図５】従来技術の動作の他の例を説明するための図である。
【図６】本発明の第２の実施例を示す図である。
【図７】従来技術を説明するための図である。
【符号の説明】
１・・・ＬＳＩ
２・・・ＬＳＩ
３・・・伝送線路
４・・・送信回路
５・・・受信回路
６、７・・・基準電位
８、９・・・フリップフロップ
１０・・・システムクロック
１１・・・基準電位切り替え制御信号線
１２・・・インターフェースマクロ
１３、１４・・・内部論理回路
１５、１５’・・・伝送線路群
１６・・・ディレイライン
１７・・・制御信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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