(57)【要約】【課題】  メモリコンポーネントを製作する方法を提供する。【解決手段】  半導体ボディまたは基板の上面上の、メモリセルアレイ用に提供された領域（Ｍ）にメモリ領域層または記憶層シーケンスが設けられ、かつ、駆動回路または論理回路用に提供された領域（Ｌ）にトランジスタ用のゲート誘電層が製作される、方法であって、第１のステップにおいて、駆動回路または論理回路用に提供された領域（Ｌ）に犠牲層が付与され、第２のステップにおいて、該メモリ層またはメモリ層シーケンスが全面にわたって付与され、第３のステップにおいて、該駆動回路または該論理回路用に提供された該領域（Ｌ）における該記憶層または記憶層シーケンスの少なくとも１つの部分層が、ドライエッチングプロセスによって除去され、第４のステップにおいて、該犠牲層、および、場合によっては該記憶層または記憶層シーケンスの残りの部分層が除去されることを特徴とする。【選択図】  図３
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【特許請求の範囲】
【請求項１】
メモリコンポーネントを製作する方法であって、半導体ボディ（１）または基板の上面上の、メモリセルアレイ用に提供された領域（Ｍ）にメモリ領域層または記憶層シーケンス（６）が設けられ、かつ、駆動回路または論理回路用に提供された領域（Ｌ）にトランジスタ用のゲート誘電層（１１）が製作される、方法であって、
第１のステップにおいて、駆動回路または論理回路用に提供された領域（Ｌ）に犠牲層（４）が付与され、
第２のステップにおいて、該メモリ層またはメモリ層シーケンス（６）が全面にわたって付与され、
第３のステップにおいて、該駆動回路または該論理回路用に提供された該領域（Ｌ）における該記憶層または記憶層シーケンス（６）の少なくとも１つの部分層が、ドライエッチングプロセスによって除去され、
第４のステップにおいて、該犠牲層（４）、および、場合によっては該記憶層または記憶層シーケンス（６）の残りの部分層が除去されることを特徴とする、方法。
【請求項２】
前記第１のステップにおいて、前記記憶層または記憶層シーケンス（６）に関して、または、該記憶層または記憶層シーケンス（６）の部分層に少なくとも関して選択的にエッチングできる材料からできた前記犠牲層（４）が設けられる、請求項１に記載の方法。
【請求項３】
前記第１のステップにおいて、前記犠牲層（４）は、層スタックとして設けられる、請求項１または２に記載の方法。
【請求項４】
前記層スタックは、種々の材料を含む、請求項３に記載の方法。
【請求項５】
前記第１のステップにおいて、まず、１つ以上のさらなる製作ステップに提供された層または層シーケンスが設けられ、かつ、犠牲層（４）として残される、請求項１〜４の１つに記載の方法。
【請求項６】
前記第１のステップにおいて、パッド酸化物層および／またはパッド窒化物層は、犠牲層として、または該犠牲層の部分層として設けられる、請求項１〜５の１つに記載の方法。
【請求項７】
前記第２のステップにおいて、電荷トラッピング型メモリセルを形成するために提供される記憶層または記憶層シーケンス（６）が設けられる、請求項１〜６の１つに記載の方法。
【請求項８】
タンタル酸化物、ハフニウムシリケート、チタン酸化物、ジルコン酸化物、アルミナ、および本質的に導電性のシリコンからなる群より選択される材料からできた記憶層を記憶層シーケンス（６）が設けられる、請求項７に記載の方法。
【請求項９】
酸化物またはオキシナイトライドからできた境界層間にＡｌ２Ｏ３からできた記憶層を備える記憶層シーケンス（６）が設けられる、請求項７に記載の方法。
【発明の詳細な説明】
【背景技術】
【０００１】
半導体メモリコンポーネントの場合、半導体ボディまたは半導体材料からできた基板の上面は、トランジスタ構造を有し、かつ、ワード線およびビット線を用いてアドレス指定されるメモリセルを含むメモリセルアレイを保持する。プログラミング、読み出し、および消去は、駆動周辺部の論理回路を用いて実行される。この回路は、通常、ＣＭＯＳトランジスタを用いて構成される。駆動コンポーネントおよびメモリセルは、原則的に、同様のトランジスタ構造を有するが、論理回路のトランジスタが、半導体ボディの上面に特定のゲート誘電体（ゲート酸化物）が提供されることを必要とする一方で、メモリセルは、プログラミング動作のために記憶層または記憶層シーケンスを必要とする。このような記憶層は、例えば、当該トランジスタのゲート電極とチャネル領域との間の誘電物質に埋め込まれるフローティングゲート電極であり得る。
【０００２】
電荷トラッピング型メモリセルの場合、提供されたゲート誘電体は、境界層間に記憶層を有する層シーケンスである。記憶層は、誘電物質であるが、本質的に導電性の（非ドーピング）シリコンでもよい。このようなセルは、チャネル領域から、記憶層シーケンスの下部境界層を通って記憶層にまで、熱電子（すなわち、大きいエネルギーの電子）を注入することによってプログラムされる。このようなメモリセルは、記憶層シーケンスが酸化物からできた境界層間に記憶層としての窒化物層を備えるＳＯＮＯＳメモリセルとして知られる。
【０００３】
通常、記憶層シーケンスの酸化物からできた境界層を駆動周辺エリアのトランジスタのゲート酸化物として用いることはできない。従って、メモリセルアレイのトランジスタ、および駆動回路のトランジスタ用に別個の酸化物層または別の誘電体層を生成することが必要である。
【０００４】
従来の一般的な製作プロセスの場合、まず、記憶層または記憶層シーケンスが半導体ボディの上面全体にわたって製作される。この記憶層は、メモリセルアレイの外側で除去される。酸化物−窒化物−酸化物記憶層シーケンスの場合、これは、ウェットケミカル方式で行われることが好ましい。なぜなら、これは、表面をエッチングすることによる半導体ボディの損傷を防止するための最良の方法だからである。原則的に、このエッチングは、ドライエッチングプロセスを用いて実行されてもよいが、この場合、基板が損傷するかもしれないという問題が生じる。
【０００５】
電荷トラッピング型メモリセルの記憶層シーケンスは、他の材料から製作することもで
きる。境界層としてのシリコン酸化物と共に、それらの間に配置された記憶層は、例えば、タンタル酸化物、ハフニウムシリケート、チタン酸化物（化学量論的組成の場合ＴｉＯ２）、ジルコン酸化物（化学量論的組成の場合ＺｒＯ２）、アルミナ（化学量論的組成の場合アルミノシリケートＡｌ２Ｏ３）および本質的に導電性のシリコンからなる群より選択される材料であり得る。用いられる境界層は、さらに、酸化物の代わりにオキシナイトライドでもよい。
【０００６】
将来の技術では、電荷トラッピング型メモリセルの記憶層シーケンス用にはオキシナイトライド／Ａｌ２Ｏ３／オキシナイトライド層シーケンスが特に好ましい。Ａｌ２Ｏ３は、ウェットケミカル方式以外に、従来のフォトマスクを用いてエッチングされ得る。さらに、レジストマスクを用いるウェットケミカル方式によってオキシナイトライドを除去することは困難である。従って、この記憶層シーケンスは、ドライエッチングにより、駆動周辺エリアの領域で半導体ボディから除去される必要がある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、半導体メモリコンポーネントのメモリセルアレイに提供される記憶層が、駆動周辺エリアの領域で除去され得、これにより、基板を損傷するリスクがなくなる方法を特定することである。
【課題を解決するための手段】
【０００８】
本発明による方法は、メモリコンポーネントを製作する方法であって、半導体ボディ（１）または基板の上面上の、メモリセルアレイ用に提供された領域（Ｍ）にメモリ領域層または記憶層シーケンス（６）が設けられ、かつ、駆動回路または論理回路用に提供された領域（Ｌ）にトランジスタ用のゲート誘電層（１１）が製作される、方法であって、第１のステップにおいて、駆動回路または論理回路用に提供された領域（Ｌ）に犠牲層（４）が付与され、第２のステップにおいて、該メモリ層またはメモリ層シーケンス（６）が全面にわたって付与され、第３のステップにおいて、該駆動回路または該論理回路用に提供された該領域（Ｌ）における該記憶層または記憶層シーケンス（６）の少なくとも１つの部分層が、ドライエッチングプロセスによって除去され、第４のステップにおいて、該犠牲層（４）、および、場合によっては該記憶層または記憶層シーケンス（６）の残りの部分層が除去されることを特徴とし、これにより上記目的を達成する。
【０００９】
前記第１のステップにおいて、前記記憶層または記憶層シーケンス（６）に関して、または、該記憶層または記憶層シーケンス（６）の部分層に少なくとも関して選択的にエッチングできる材料からできた前記犠牲層（４）が設けられてもよい。
【００１０】
前記第１のステップにおいて、前記犠牲層（４）は、層スタックとして設けられてもよい。
【００１１】
前記層スタックは、種々の材料を含んでもよい。
【００１２】
前記第１のステップにおいて、まず、１つ以上のさらなる製作ステップに提供された層または層シーケンスが設けられ、かつ、犠牲層（４）として残されてもよい。
【００１３】
前記第１のステップにおいて、パッド酸化物層および／またはパッド窒化物層は、犠牲層として、または該犠牲層の部分層として設けられてもよい。
【００１４】
前記第２のステップにおいて、電荷トラッピング型メモリセルを形成するために提供される記憶層または記憶層シーケンス（６）が設けられてもよい。
【００１５】
タンタル酸化物、ハフニウムシリケート、チタン酸化物、ジルコン酸化物、アルミナ、および本質的に導電性のシリコンからなる群より選択される材料からできた記憶層を記憶層シーケンス（６）が設けられてもよい。
【００１６】
酸化物またはオキシナイトライドからできた境界層間にＡｌ２Ｏ３からできた記憶層を備える記憶層シーケンス（６）が設けられてもよい。
【００１７】
この目的は、請求項１の特徴を有するメモリコンポーネントを製作する方法によって達成される。改良点は、従属請求項に見出され得る。
【００１８】
本発明は、まず、駆動回路または論理回路に提供された領域に犠牲層を設けるステップを包含する。その後、記憶層または記憶層シーケンスが領域全体にわたって付与される。マスクを用いて、結果として半導体ボディに影響を及ぼすことなく、メモリセルアレイの外側の記憶層がドライエッチングプロセスによって除去され得る。駆動回路の領域において、犠牲層は、エッチングの影響に対する保護層をなす。記憶層が駆動回路の領域で除去された後にのみ（ここで、場合によっては犠牲層も同時にエッチングされ得る）、犠牲層がウェットケミカル方式によって除去される。これは、特に、犠牲層の材料として窒化物が選択された場合に、それ自体公知の方法で行われる。ウェットケミカルエッチングは、ウェットケミカル方式によって除去される、記憶層として設けられた窒化物層の場合と同様に行われる。従って、酸化物および窒化物とは異なる材料を含む記憶層シーケンスは、ドライエッチングプロセスによって駆動回路の領域においても除去され得る。犠牲層の使用によって、他の方法ステップ、特に、半導体材料にドーピング領域を形成するための注入が損なわれない。単純な場合では、最初に半導体ボディの上面に設けられたパッド酸化物層も犠牲層として適している。
【００１９】
以下において、本発明が図１〜図６を参照してより詳細に説明される。
【発明の効果】
【００２０】
本発明により、半導体メモリコンポーネントのメモリセルアレイに提供される記憶層が、駆動周辺エリアの領域で除去され得、基板を損傷するリスクがなくなる方法を特定することが可能である。
【発明を実施するための最良の形態】
【００２１】
図１は、半導体ボディ１を断面図で示し、ここで、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）素子間分離２を用いて、メモリセルアレイ用に提供された領域Ｍが論理回路の駆動周辺部用に提供された領域Ｌから分離される。半導体ボディ１の上面上にパッド酸化物層３が設けられ得る。パッド酸化物層３は省略してもよい。パッド酸化物層３が提供された場合、この層は、方法において、すでに犠牲層として用いられていてもよい。しかしながら、図を参照して示される好ましい方法は、最初に領域全体に渡って付与される別個の犠牲層４を備える。この犠牲層４は窒化物であり、例えば、特に、対応してより大きい厚さで設けられるパッド窒化物層であり得る。この犠牲層の典型的な厚さは、例えば、約２０ｎｍである。
【００２２】
図２は、レジストマスク５が設けられ、そしてパターングされた後の構成の断面図を示し、このレジストマスクは、その後、メモリセルアレイ用に提供された領域Ｍにおける犠牲層４を除去するために用いられる。従って、例示的に示されたように、パッド酸化物層３は、再び、領域Ｍにおいて露出されている。この方法ステップは、犠牲層４が、少なくとも駆動コンポーネント用に提供された論理回路Ｌの領域に残されるように実行される。犠牲層４は、ドライエッチングまたはウェットケミカルエッチングによって領域Ｍで除去され得る。その後、フォトレジストマスク５が除去される。メモリセルアレイの領域Ｍにおいて、パッド酸化物層３が同様に除去され、これは、好ましくはウェットケミカル方式によって、かつ、フォトレジストマスク５が除去された後に行われることが好ましい。従って、駆動回路または論理回路用に提供された領域Ｌは、パッド酸化物層３の、および犠牲層４の残りのコンポーネントを含む。すでに示されたように、パッド酸化物層がある場合、原則的に、犠牲層４は省略されてもよい。他方、犠牲層４が設けられた場合、パッド酸化物層は省略されてもよい。これに関連した方法ステップは省略される。しかしながら、図を参照して示されたプロセスシーケンスは、好ましい例示的実施形態である。
【００２３】
図３は、記憶層または記憶層シーケンス６が領域全体にわたって付与された場合の構成の断面図を示す。これは、図３に破線で示されるように、単層または多層の層であり得る。記憶層シーケンス６が酸化物および窒化物以外の材料、特に、Ａｌ２Ｏ３または冒頭で述べられた材料の別のものを含む場合に、この方法は、特に有利である。図３において、記憶層または記憶層シーケンス６が駆動回路または論理回路用に提供された周辺エリアの領域における犠牲層４に付与されることがはっきりと分かり得る。
【００２４】
図４は、さらなるフォトレジストマスク７が設けられ、そしてパターニングされた後の図３からの断面図を示し、このさらなるフォトレジストマスクは、駆動回路または論理回路用に提供され、かつ、ＣＭＯＳトランジスタが形成されることが予定される領域Ｌを覆わない。この領域で、記憶層または記憶層シーケンス６がドライエッチングプロセスによって除去され、これは、示される矢印によって図４に示される。この方法ステップでは、犠牲層４がエッチングされ得（オーバーエッチ）、これは、この領域における記憶層または記憶層シーケンスの除去を完了させることを保証する。これは、半導体ボディ１を損傷しない。なぜなら、犠牲層４の層コンポーネントの最小残留物が、エッチングによって及ぼされる影響に対して適切な保護を提供するからである。従って、さらなるフォトレジストマスク７が除去される。
【００２５】
図５の図示によると、その後、犠牲層４が除去される。これは、好ましくは、ウェットケミカル方式によって行われ、これにより、半導体ボディ１への損傷が可能な限り小さくなる。犠牲層用の材料は、この方法ステップで、記憶層または記憶層シーケンス用に選択的に除去され得るように、しかも、さらなるレジストマスクを用いることなく選択されることが好ましい。従って、上部境界層として酸化物層をともなう記憶層シーケンスを有する、記載された例示的実施形態では、窒化物からできた犠牲層が実用的である。酸化物を選択的にエッチングできる犠牲層４用の材料の使用は、犠牲層４がパッド酸化物層４の酸化物に対して高度に選択的にエッチングできるというさらなる利点を有する。従って、パッド酸化物層３は、効果的なエッチングストップ層であり、半導体材料は、影響を受けない。
【００２６】
その後、メモリセルアレイを覆うさらなるフォトレジストマスク８が再び設けられ、そしてパターニングされ得る。次に、例えば、論理回路の領域においてドーピング領域１０を形成するための注入９といった一般的な方法ステップが続く。これらの方法ステップは、駆動回路の製作からのそれ自体公知の態様で実行される。その後、パッド酸化物層３が駆動回路または論理回路用の領域Ｌでも除去される。場合によっては、まだ領域Ｌに残っている、記憶層または記憶層シーケンス（６）の残留部分層、例えば、酸化物からできた下部境界層の材料が同時に除去され得る。
【００２７】
図６は、ゲート誘電体、特に、ゲート酸化物１１が駆動回路または論理回路用に提供された領域ＬにおいてＣＭＯＳコンポーネント用に提供された後のコンポーネントの断面を示す。これは、これらのコンポーネントの製作からのそれ自体公知の態様で行われる。メモリセルアレイ用に提供された領域Ｍは、メモリトランジスタ用のゲート誘電体として同様に用いられる記憶層または記憶層シーケンス６を含む。従って、論理回路のコンポーネントを製作するための残りの方法ステップは、それ自体公知の態様で行われ得る。
【００２８】
犠牲層は、例えば、窒化シリコンであり得、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）を用いて製作される。犠牲層は、さらに、例示的実施形態で示されるように、例えば、シリコン酸化物およびシリコン窒化物を含む層スタックの１部分でもあり得る。単純な場合では、例えば、ＳＴＩを製作するためのプロセスから、いずれにしても設けられるパッド窒化物が、駆動回路の領域において犠牲層として用いられ得る。特に、この目的のためにふさわしい酸化物、窒化物および酸化物または他の材料を含むＮＲＯＭメモリセルまたはＳＯＮＯＳメモリセル等の電荷トラッピング型メモリセルに用いられる記憶層シーケンスが、この方法を用いて駆動周辺エリアの領域において除去され得る。この方法は、記憶層シーケンスのための新規の材料の使用を簡単にする。
【００２９】
この方法は、一連の利点を提供する。これらは、特に、保護層として機能する犠牲層へのオーバーエッチングを含む、記憶層シーケンスの層スタックの除去をドライエッチングにより完了するという考え方を包含する。さらに、ドライエッチングプロセスを用いた基板のエッチング、および、ドライエッチング中の基板の半導体材料の汚染が回避される（回避されない場合、特に、Ａｌ２Ｏ３層が記憶層として用いられたときに問題が生じ得る）。
【００３０】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。
【００３１】
（要約）
半導体ボディ（１）の上面は、駆動回路用に提供された領域上に窒化物からできた犠牲層（４）が設けられる。メモリセル用に提供された記憶層（６）が全面に付与され、かつ、ドライエッチングにより犠牲層（４）上で除去される。その後、犠牲層（４）における窒素が、半導体材料のエッチングを開始せずに、ウェットケミカル方式で除去され得る。
【図面の簡単な説明】
【００３２】
【図１】図１は、犠牲層を有する構成を断面図で示す。
【図２】図２は、メモリセルアレイにおける犠牲層が除去された後の、図１の断面を示す。
【図３】図３は、記憶層が設けられた後の、図２からの構造を示す。
【図４】図４は、犠牲層が除去される方法ステップを示す。
【図５】図５は、注入が実行される方法ステップを示す。
【図６】図６は、論理回路用のゲート酸化物層が生成された後の構造を断面図で示す。
【符号の説明】
【００３３】
１    半導体ボディ
２    ＳＴＩ絶縁体
３    パッド酸化物層
４    犠牲層
５    フォトレジストマスク
６    記憶層シーケンス
７    さらなるフォトレジストマスク
８    さらなるフォトレジストマスク
９    注入
１０  ドーピング領域
１１  ゲート酸化物
Ｌ    論理回路の領域
Ｍ    メモリセルアレイの領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2005109485.tif 000007
【図６】
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