(57)【要約】【課題】  複数の半導体チップを積層して搭載したパッケージにおいて、半導体チップ間の密着性を向上させる。【解決手段】  層間絶縁膜４０５および銅からなる配線４０７からなる配線層が複数層積層し、最上層にソルダーレジスト層４０８を形成し、多層配線構造体を構成する。その表面に第一の素子４１０および第二の素子４３０と、回路素子４４０とを設ける。第一の素子４１０および第二の素子４３０を、接着層４１１により接着する。第一の素子４１０の上面はプラズマ処理面とし、この面上に第二の素子４３０を搭載する。【選択図】      図４
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【特許請求の範囲】
【請求項１】
第一の半導体チップと、該第一の半導体チップの上に搭載された第二の半導体チップとを備え、
前記第一の半導体チップの上面がプラズマ処理面であって、
前記プラズマ処理面の上に前記第二の半導体チップが搭載されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
導体回路を含み該導体回路の少なくとも一部が裏面に露出した基材をさらに備え、前記基材の表面に前記第一および第二の半導体チップが形成されていることを特徴とする半導体装置。
【請求項３】
基材上に第一の半導体チップを形成する工程と、
前記基材の表面および前記第一の半導体チップの上面に対し、プラズマ処理を行う工程と、
プラズマ処理された前記第一の半導体チップの上面に第二の半導体チップを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記プラズマ処理は、不活性ガスを含むプラズマガスを用い基材にバイアスを印加せずに行うことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップを搭載した半導体装置とその製造方法に関するものである。
【背景技術】
【０００２】
携帯電話、ＰＤＡ、ＤＶＣ、ＤＳＣといったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムＬＳＩが求められている。一方、これらのエレクトロニクス機器に対しては、より使い易く便利なものが求められており、機器に使用されるＬＳＩに対し、高機能化、高性能化が要求されている。このため、ＬＳＩチップの高集積化にともないそのＩ／Ｏ数が増大する一方でパッケージ自体の小型化要求も強く、これらを両立させるために、半導体部品の高密度な基板実装に適合した半導体パッケージの開発が強く求められている。
【０００３】
こうした高密度化の要請に対応するパッケージ技術として、半導体チップを積層する方法が知られている（特許文献１）。図１は、同文献に記載されたＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）構造を示す図である。表面に配線層４を備える絶縁性基板３上に、回路形成面を上にして半導体チップ１が搭載されている。この半導体チップ１上に、熱圧着シート７を介して半導体チップ２が搭載されている。半導体チップ１及び２と配線層４の電極部とはワイヤー８により接続され、半導体チップ１、２及びワイヤー８が樹脂封止されている。
【０００４】
しかしながら、このように半導体チップを積層した場合、積層した半導体チップ間の密着性が充分に得られず、素子の信頼性や、素子の製造プロセスの歩留まり低下をもたらすことがあった。
【特許文献１】特開平１１−２０４７２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記文献に記載されているように半導体チップを積層した場合、積層する半導体素子間の密着性を充分に高くすることが重要となる。この界面における密着性が不良であると、熱ストレスや水分の影響を受け、素子の信頼性が著しく低下する。
【０００６】
本発明は上記事情に鑑みなされたものであって、その目的とするところは、半導体チップを積層して搭載したパッケージにおいて、半導体チップ間の密着性を向上させることにある。
【課題を解決するための手段】
【０００７】
本発明によれば、第一の半導体チップと、該第一の半導体チップの上に搭載された第二の半導体チップとを備え、前記第一の半導体チップの上面がプラズマ処理面であって、前記プラズマ処理面の上に前記第二の半導体チップが搭載されていることを特徴とする半導体装置が提供される。
【０００８】
また本発明によれば、基材上に第一の半導体チップを形成する工程と、前記基材の表面および前記第一の半導体チップの上面に対し、プラズマ処理を行う工程と、プラズマ処理された前記第一の半導体チップの上面に第二の半導体チップを形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【０００９】
本発明によれば、第一の半導体チップの上面がプラズマ処理面となっているため、その上に搭載される第二の半導体チップとの密着性が顕著に改善される。この結果、熱ストレスや水分の影響を受け、素子の信頼性も向上する。
【００１０】
ここで、「第一の半導体チップの上面」とは、チップ自体の面であってもよいし、チップ上に形成した樹脂膜等の面であってもよい。たとえば、チップ最上層層に設けられた保護膜の上面がプラズマ処理面となる構成でもよいし、チップ上に形成された接着膜の上面がプラズマ処理面となる構成でもよい。また、第二の半導体チップは、プラズマ処理面上に直接搭載されてもよいし、接着層等、接着膜を介して搭載されていてもよい。
【００１１】
プラズマ処理は、不活性ガスを含むプラズマガスを用い基材にバイアスを印加せずに行うことが好ましい。こうすることにより、半導体チップの性能劣化を抑制でき、また、優れた界面密着性を有する表面が得られる。なお、「バイアス」とは、基板の自己バイアスは除くものとする。
【００１２】
本発明は、導体回路を含み該導体回路の少なくとも一部が裏面に露出した基材をさらに備え、この基材の表面に前記第一および第二の半導体チップが形成されている構成とすることができる。すなわち、支持基板のない基材上に第一および第二の半導体チップが形成された構成とすることができる。こうした構造の一つに、後述するＩＳＢ構造が挙げられる。かかる構成を採用した場合、薄型で軽量のパッケージを実現できる一方、第一および第二の半導体チップ間の密着性について、より高い水準が求められる。
こうした密着性への高い要求に応えることができる。
【発明の効果】
【００１３】
本発明によれば、絶縁樹脂層と封止樹脂層との間の密着性に優れた、高い信頼性を有する半導体装置が得られる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について説明するが、その前に、各実施の形態で採用するＩＳＢ構造について説明する。ＩＳＢ（Integrated System in Board；登録商標）は、本出願により開発された独自のパッケージである。ＩＳＢは、半導体ベアチップを中心とする電子回路のパッケージングにおいて、銅による配線パターンを持ちながら回路部品を支持するためのコア(基材)を使用しない独自のコアレスシステム・イン・パッケージである。
【００１５】
図２はＩＳＢの一例を示す概略構成図である。ここではＩＳＢの全体構造をわかりやすくするため、単一の配線層のみ示しているが、実際には、複数の配線層が積層した構造となっている。このＩＳＢでは、ＬＳＩベアチップ２０１、Ｔｒベアチップ２０２およびチップＣＲ２０３が銅パターン２０５からなる配線により結線された構造となっている。ＬＳＩベアチップ２０１は、引き出し電極や配線に対し、金線ボンディング２０４により導通されている。ＬＳＩベアチップ２０１の直下には、導電性ペースト２０６が設けられ、これを介してＩＳＢがプリント配線基板に実装される。ＩＳＢ全体はエポキシ樹脂などからなる樹脂パッケージ２０７により封止された構造となっている。なお、この図では単層の配線層を備える構成を示したが、多層配線構造を採用することもできる。
【００１６】
図３は、従来のＣＳＰおよび本発明に係るＩＳＢの製造プロセスの対比図である。図３（Ａ）は、従来のＣＳＰの製造プロセスを示す。はじめにベース基板上にフレームを形成し、各フレームに区画された素子形成領域にチップが実装される。その後、各素子について熱硬化性樹脂によりパッケージが設けられ、その後、素子毎に金型を利用して打ち抜きを行う。最終工程の打ち抜きでは、モールド樹脂およびベース基板が同時に切断されるようになっており、切断面における表面荒れなどが問題になる。また打ち抜きを終わった後の廃材が多量に生じるため、環境負荷の点で課題を有していた。
【００１７】
一方、図３（Ｂ）は、ＩＳＢの製造プロセスを示す図である。はじめに、金属箔の上にフレームを設け、各モジュール形成領域に、配線パターンを形成し、その上にＬＳＩなどの回路素子を搭載する。続いて各モジュール毎にパッケージを施し、スクライブ領域に沿ってダイシングを行い、製品を得る。パッケージ終了後、スクライブ工程の前に、下地となる金属箔を除去するので、スクライブ工程におけるダイシングでは、樹脂層のみの切断となる。このため、切断面の荒れを抑制し、ダイシングの正確性を向上させることが可能となる。
【００１８】
ＩＳＢによれば、以下の利点が得られる。
(i)コアレスで実装できるため、トランジスタ、IC、LSIの小型・薄型化を実現できる。
(ii)トランジスタからシステムLSI、さらにチップタイプのコンデンサや抵抗を回路形成し、パッケージングすることができるため、高度なＳＩＰ(System in Package)を実現できる。
(iii)現有の半導体チップを組合せできるため、システムLSIを短期間に開発できる。
(iv)半導体ベアチップが直下の銅材に直接マウントされており、良好な放熱性を得ることができる。
(v)回路配線が銅材でありコア材がないため、低誘電率の回路配線となり、高速データ転送や高周波回路で優れた特性を発揮する。
(vi)電極がパッケージの内部に埋め込まれる構造のため、電極材料のパーティクルコンタミの発生を抑制できる。
(vii)パッケージサイズはフリーであり、1個あたりの廃材を64ピンのSQFPパッケージと比較すると、約1/10の量となるため、環境負荷を低減できる。
(viii)部品を載せるプリント回路基板から、機能の入った回路基板へと、新しい概念のシステム構成を実現できる。
(ix)ISBのパターン設計は、プリント回路基板のパターン設計と同じように容易であり、セットメーカーのエンジニアが自ら設計できる。
【００１９】
こうしたＩＳＢのような半導体装置は、支持基板を有さないため、半導体チップのボンディング工程における歩留まり向上の観点から、第一および第二の半導体チップ間を強固に密着させることが重要な技術的課題となる。また、ＩＳＢは、樹脂で封止されていないベアチップを配線構造の上に直接搭載する構造をとるため、ベアチップが水分の影響を受けやすく、こうした水分の影響を排除させる意味でも、チップ間密着性を向上させることが特に重要となる。
【００２０】
以下、本発明の実施の形態について図面を参照して説明する。
【００２１】
第一の実施の形態
以下、本発明の好ましい実施形態について、前述したＩＳＢの構造を有する半導体装置を例に挙げて説明する。図４は、本実施形態に係る半導体装置の断面構造を示す図である。この半導体装置は、層間絶縁膜４０５および銅からなる配線４０７からなる配線層が複数層積層し、最上層にソルダーレジスト層４０８が形成された多層配線構造体と、その表面に形成された第一の素子４１０および第二の素子４３０と、回路素子４４０とにより構成されている。多層配線構造体の裏面には、半田ボール４２０が設けられている。第一の素子４１０および第二の素子４３０と、回路素子４４０とは、モールド樹脂４１５によりモールドされた構造となっている。
【００２２】
第一の素子４１０および第二の素子４３０は、接着層４１１により接着されている。第一の素子４１０の上面はプラズマ処理が施された面であり、この面上に第二の素子４３０が搭載されている。第一の素子４１０および第二の素子４３０の界面の詳細構造を図１０および図１１に示す。
【００２３】
図１１は、ソルダーレジスト層上に、接着部４０９、第一の素子４１０および第二の素子４３０が積層した断面構造を示す図である。第一の素子４１０は、基材４５０上にＳｉＣＮ膜４５１およびポリイミド膜４５２が積層した構造を有する。このポリイミド膜４５２の上に、第二の素子４３０の接着層４１１が密着している。ＳｉＣＮ膜４５１およびポリイミド膜４５２には、パッド電極の露出する開口部が設けられている。第二の素子４３０と第一の素子４１０とは、半田４３５により固定されたワイヤ４１２を介して電気的に接続されている。同様に、第二の素子４３０とＩＳＢ基板、第一の素子４１０とＩＳＢ基板との間も、ワイヤ４１２によって電気的に接続されている（不図示）。
【００２４】
プラズマ処理によるポリイミド膜４５２の表面改質効果を顕著にするためには、プラズマ処理面が充分に清浄化されるとともに、接着層４１１との親和性に優れた表面特性となるように変質することが好ましい。
【００２５】
ソルダーレジスト層４０８、層間絶縁膜４０５およびモールド樹脂４１５を構成する材料は、それぞれ独立に樹脂材料を選択することができ、たとえば、ＢＴレジン等のメラミン誘導体、液晶ポリマー、エポキシ樹脂、ＰＰＥ樹脂、ポリイミド樹脂、フッ素樹脂、フェノール樹脂、ポリアミドビスマレイミド等の熱硬化性樹脂が例示される。このうち、高周波特性に優れる液晶ポリマー、エポキシ樹脂、ＢＴレジン等のメラミン誘導体が好適に用いられる。これらの樹脂とともに、適宜、フィラーや添加剤を添加してもよい。
【００２６】
接着層４１１は、ダイアタッチ用ペーストの塗布して形成した接着層であってもよいし、ダイアタッチ用フィルムにより形成した接着層であってもよい。
【００２７】
絶縁基材を構成する材料としては、エポキシ樹脂、ＢＴレジン、液晶ポリマー等が好ましく用いられる。こうした樹脂を用いることにより高周波特性や製品信頼性に優れる半導体装置が得られる。
【００２８】
次に、図４（ａ）に示す半導体装置の製造方法について、図５〜図７を参照して説明する。まず、図５（Ａ）のように、金属箔４００上に所定の表面にビアホール４０４を設け、その箇所に選択的に導電被膜４０２を形成する。具体的には、フォトレジスト４０１で金属箔４００を被覆した後、電界メッキ法により、金属箔４００の露出面に導電被膜４０２を形成する。導電被膜４０２の膜厚は、例えば１〜１０μｍ程度とする。この導電被膜４０２は、最終的に半導体装置の裏面電極となるので、半田等のロウ材との接着性の良い金、または銀を用いて形成することが好ましい。
【００２９】
つづいて図５（Ｂ）に示すように、金属箔４００上に、第一層目の配線パターンを形成する。まず金属箔４００を化学研磨して表面のクリーニングと表面粗化を行う。次に、金属箔４００上に熱硬化性樹脂で導電被膜４０２全面を覆い、加熱硬化させて平坦な表面を有する膜とする。つづいてこの膜中に、導電被膜４０２に到達する直径１００μｍ程度のビアホールを形成する。ビアホールを設ける方法としては、本実施形態ではレーザ加工によったが、そのほか、機械加工、薬液による化学エッチング加工、プラズマを用いたドライエッチング法などを用いることもできる。その後、レーザ照射によりエッチング滓を除去した後、ビアホール４０４を埋め込むように全面に銅メッキ層を形成する。その後、フォトレジストをマスクとして銅メッキ層をエッチングし、銅からなる配線４０７を形成する。たとえば、レジストから露出した箇所に、化学エッチング液をスプレー噴霧して不要な銅箔をエッチング除去し、配線パターンを形成することができる。
【００３０】
以上のように、層間絶縁膜４０５の形成、ビアホール形成、銅メッキ層の形成および銅メッキ層のパターニングの手順を繰り返し行うことにより、図５（Ｃ）のように、配線４０７および層間絶縁膜４０５からなる配線層が積層した多層配線構造を形成する。
【００３１】
つづいて図６（Ａ）に示すように、ソルダーレジスト層４０８を形成した後、ＵＶ光（ｉ線）を用いたリソグラフィ技術およびドライエッチング加工によりソルダーレジスト層４０８中にコンタクトホール４２１を形成する。ソルダーレジスト層４０８の構成材料として、エポキシ樹脂系絶縁膜を用いた。本実施形態ではドライエッチング加工によったが、そのほか、機械加工、薬液による化学エッチング加工、レーザ加工などを用いることもできる。
【００３２】
次に図６（Ｂ）に示すように、ソルダーレジスト層４０８上に第一の素子４１０、回路素子４４０を搭載する。素子４１０としては、トランジスタ、ダイオード、ＩＣチップ等の半導体チップや、チップコンデンサ、チップ抵抗等の受動素子が用いられる。なお、ＣＳＰ、ＢＧＡ等のフェイスダウンの半導体素子も実装できる。図６（Ｂ）の構造では、第一の素子４１０がベアーの半導体チップ（トランジスタチップ）であり、回路素子４４０がチップコンデンサである。これらはソルダーレジスト層４０８に固着される。この状態でプラズマ処理を行う。プラズマ照射条件は、優れた界面密着性の発現する表面特性が得られるよう、用いる樹脂材料に応じて適宜設定する。なお、基板へのバイアス印加は行わないことが好ましい。たとえば以下のような条件とする。
バイアス：  無印加
プラズマガス：  アルゴン１０〜２０ｓｃｃｍ、酸素０〜１０ｓｃｃｍ
【００３３】
このプラズマ照射により、配線４０７の表面のエッチング滓が除去され、ソルダーレジスト層４０８の表面が改質し、平均直径１〜１０ｎｍ、数密度１×１０3μｍ-2程度の微小突起群が形成される。これとともに、第一の素子４１０の表面は、接着層４１１との密着性に優れる表面に改質される。
【００３４】
つづいて、図７（Ａ）に示すように、第一の素子４１０上に接着層４１１を介して第二の素子４３０を搭載する。第一の素子４１０の表面は改質され、接着層４１１との密着性が良好となっている。
【００３５】
その後、図７（Ｂ）に示すように、第二の素子４３０と第一の素子４１０との間、第二の素子４３０と配線４０７との間、および第一の素子４１０と配線４０７との間を金線４１２により結線した後、これらをモールド樹脂４１５でモールドする。図７（Ｂ）は、モールドされた状態を示す。半導体素子のモールドは、金属箔４００に設けた複数個のモジュールに対して、金型を用いて同時に行う。この工程は、トランスファーモールド、インジェクションモールド、ポッティングまたはディッピングにより実現できる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドまたはポッティングで実現でき、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。
【００３６】
その後、図７（Ｂ）の状態から金属箔４００を除去し、裏面に半田ボールを形成する。金属箔４００の除去は、研磨、研削、エッチング、レーザの金属蒸発等により行うことができる。本実施形態では以下の方法を採用する。すなわち、研磨装置または研削装置により金属箔４００全面を５０μｍ程度削り、残りの金属箔４００を化学的にウエットエッチングにより除去する。なお、金属箔４００全部をウエットエッチングにより除去してもよい。こうした工程を経ることにより、半導体素子の搭載された側と反対側の面に、第１層目の配線４０７の裏面が露出する構造となる。これにより、本実施形態で得られるモジュールでは裏面が平坦となり、半導体装置のマウント時に半田等の表面張力でそのまま水平に移動し、容易にセルフアラインできるというプロセス上の利点が得られる。
【００３７】
つづいて金属箔４００の除去により露出した導電被膜４０２に半田等の導電材を被着して半田ボール４２０を形成し、ダイシングを行うことにより図４に示した半導体装置を完成する。その後、ウエハをダイシングにより切断し、半導体装置チップを得ることができる。上記した金属箔４００の除去工程を行うまでは、金属箔４００が支持基板となる。金属箔４００は、配線４０７形成時の電解メッキ工程において電極としても利用される。また、モールド樹脂４１５をモールドする際にも、金型への搬送、金型への実装の作業性を良好にすることができる。
【００３８】
この半導体装置は、図６（Ｂ）の工程において、アルゴンプラズマ処理し、第一の素子４１０の表面を改質し、接着層４１１との密着性に優れる表面に改質している。このため、第一の素子４１０とその上の第二の素子４３０との間の界面密着性が顕著に改善され、歩留まりおよび素子信頼性が向上する。また、このプラズマ処理により、ソルダーレジスト層４０８の表面も同時に改質され、ソルダーレジスト層４０８とモールド樹脂４１５との間の界面密着性が顕著に改善され、この点からも信頼性が向上する。
【００３９】
第二の実施の形態
第一の実施の形態では、ソルダーレジスト層４０８上に第一の素子４１０、回路素子４４０を半田により固着した構成としたが、半田を利用せず、接着剤等により素子を固着することもできる。この場合はソルダーレジスト層４０８を設けない構造とすることも可能である。
【００４０】
図８は、ソルダーレジスト層なしに配線に直接、素子を接着させた構成を示す。多層配線構造は、第一の実施の形態で説明したものと同様の構造を有する。層間絶縁膜４０５は、本実施形態ではエポキシ樹脂を用いた。
【００４１】
この半導体装置は以下のようにして作製することができる。まず図５（Ｃ）までの工程を行う。次いで、図８のように第一の素子４１０、回路素子４４０を接着剤により固着する。この状態で素子形成面に対してプラズマ処理を行う。プラズマ処理は、第一の実施の形態と同様にする。このプラズマ照射により、第一の素子４１０の表面が改質し、また、ソルダーレジスト層４０８の表面が改質する。このプラズマ照射により、ソルダーレジスト層４０８の表面の表面には、平均直径１〜１０ｎｍ、数密度１×１０3μｍ-2程度の微小突起群が形成される。
【００４２】
その後、図９（Ａ）に示すように、第一の素子４１０上に第二の素子４３０を形成する。本実施形態では、アルゴンプラズマ処理により第一の素子４１０の表面を改質しているため、第一の素子４１０とその上の第二の素子４３０との間の界面密着性に優れる。また、このプラズマ処理により、ソルダーレジスト層４０８の表面も同時に改質され、ソルダーレジスト層４０８とモールド樹脂４１５との間の界面密着性が顕著に改善される。この結果、半導体装置の信頼性を顕著に向上させることができる。
【００４３】
その後、第二の素子４３０と第一の素子４１０との間、第二の素子４３０と配線４０７との間、および第一の素子４１０と配線４０７との間を金線４１２により結線した後、これらをモールド樹脂４１５でモールドする。図９（Ｂ）は、モールドされた状態を示す。半導体素子のモールドは、金属箔４００に設けた複数個のモジュールに対して、金型を用いて同時に行う。この工程は、トランスファーモールド、インジェクションモールド、ポッティングまたはディッピングにより実現できる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドまたはポッティングで実現でき、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。
【００４４】
第三の実施の形態
第一の素子４１０の実装方法につき、第一および第二の実施の形態ではワイヤボンディング方式を採用したが、本実施形態では、図１０に示すように第一の素子４１０をフェイスダウンに配置したフリップ実装としている。図示したように、第一の素子４１０と配線４０７とは半田により接続され、第二の素子４３０と配線４０７とはワイヤボンディングにより接続されている。
【００４５】
本実施形態では、シリコン基板の裏面が第一の素子４１０の上面となっており、この面がプラズマ処理面となる。プラズマ条件は、たとえば以下のようにする。
バイアス：  無印加
プラズマガス：  アルゴン１０〜２０ｓｃｃｍ、酸素０〜１０ｓｃｃｍ
このプラズマ処理によりシリコン基板裏面に付着した有機物が除去されて清浄化するとともに、密着性に優れる表面に改質される。この結果、その上に形成される第二の素子４３０との接着性が向上する。
【実施例１】
【００４６】
半導体チップ表面のポリイミド膜に対して、以下の条件にてアルゴンプラズマ処理を行った。
バイアス：  無印加
プラズマガス：  アルゴン１０ｓｃｃｍ、酸素０ｓｃｃｍ
ＲＦパワー（Ｗ）：  ５００
圧力（Ｐａ）：  ２０
処理時間（ｓｅｃ）：  ２０
【００４７】
上記プラズマ処理条件にて第一の実施の形態で述べたプロセスを実施し、半導体装置を作製した。この半導体装置を評価したところ、耐ヒートサイクル性に優れるとともに、プレッシャークッカー試験結果も良好であった。
【図面の簡単な説明】
【００４８】
【図１】複数の半導体チップを積層したパッケージ構造を説明するための図である。
【図２】ＩＳＢ（登録商標）の構造を説明するための図である。
【図３】ＢＧＡおよびＩＳＢ（登録商標）の製造プロセスを説明するための図である。
【図４】実施の形態に係る半導体装置の構造を説明するための図である。
【図５】実施の形態に係る半導体装置の製造方法を説明するための図である。
【図６】実施の形態に係る半導体装置の製造方法を説明するための図である。
【図７】実施の形態に係る半導体装置の製造方法を説明するための図である。
【図８】実施の形態に係る半導体装置の製造方法を説明するための図である。
【図９】実施の形態に係る半導体装置の製造方法を説明するための図である。
【図１０】実施の形態に係る半導体装置の構造を説明するための図である。
【図１１】実施の形態に係る半導体装置の構造を説明するための図である。
【符号の説明】
【００４９】
２０１  ＬＳＩベアチップ、２０２  Ｔｒベアチップ、２０３  チップＣＲ、２０４  金線ボンディング、２０５  銅パターン、２０６  導電ペースト、２０７  樹脂パッケージ、２０８  半田ボール、４００  金属箔、４０１  フォトレジスト、４０２  導電被膜、４０５  層間絶縁膜、４０７  配線、４０８  ソルダーレジスト層、４０９  接着部、４１０  第一の素子、４１２  ワイヤ、４１５  モールド樹脂、４２０  半田ボール、４２１  コンタクトホール、４３５  半田ボール、４４０  回路素子、４５０  基材、４５１  ＳｉＣＮ膜、４５２  ポリイミド膜、４５３  パッド電極。
【図１】
2005109068.tif 000003
【図２】
2005109068.tif 000004
【図３】
2005109068.tif 000005
【図４】
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【図５】
2005109068.tif 000007
【図６】
2005109068.tif 000008
【図７】
2005109068.tif 000009
【図８】
2005109068.tif 000010
【図９】
2005109068.tif 000011
【図１０】
2005109068.tif 000012
【図１１】
2005109068.tif 000013
【手続補正書】
【提出日】平成16年9月1日(2004.9.1)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
この半導体装置は以下のようにして作製することができる。まず図５（Ｃ）までの工程を行う。次いで、図８のように第一の素子４１０、回路素子４４０を接着剤により固着する。この状態で素子形成面に対してプラズマ処理を行う。プラズマ処理は、第一の実施の形態と同様にする。このプラズマ照射により、第一の素子４１０の表面が改質する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
その後、図９（Ａ）に示すように、第一の素子４１０上に第二の素子４３０を形成する。本実施形態では、アルゴンプラズマ処理により第一の素子４１０の表面を改質しているため、第一の素子４１０とその上の第二の素子４３０との間の界面密着性に優れる。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正の内容】
【図３】
2005109068.tif 000014
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正の内容】
【図９】
2005109068.tif 000015