(57)【要約】【課題】  長いワイヤを介してデータ伝送を非同期で制御する装置を提供すること。【解決手段】  送信器から受信器にデータ項目を送信することを非同期で制御する装置は、送信器と受信器との間のデータパスと、送信器と受信器との間の第１制御パスと、送信器と受信器との間の第２制御パスとを備え、第１制御パスおよび第２制御パスは、送信器と受信器との間でデータパス上の連続するデータ項目を非同期に伝送することを交互に制御する。本発明の装置の詳細は、本明細書中に記載されている。【選択図】  図２
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【特許請求の範囲】
【請求項１】
送信器から受信器にデータ項目を送信することを非同期で制御する装置であって、
該送信器と該受信器との間のデータパスと、
該送信器と該受信器との間の第１制御パスと、
該送信器と該受信器との間の第２制御パスと
を備え、
該第１制御パスおよび該第２制御パスは、該送信器と該受信器との間で該データパス上の連続するデータ項目を非同期に伝送することを交互に制御する、装置。
【請求項２】
前記第１制御パスは、
前記送信器から前記受信器に第１要求信号を送信するための第１要求ラインと、
前記受信器から前記送信器に第１アクノリッジ信号を返信するための第１アクノリッジラインと
を含み、
前記第２制御パスは、
前記送信器から前記受信器に第２要求信号を送信するための第２要求ラインと、
前記受信器から前記送信器に第２アクノリッジ信号を返信するための第２アクノリッジラインと
を含み、
前記第１制御パスおよび前記第２制御パスを交互に用いて、前記送信器と前記受信器との間で連続するデータ項目を送信することを制御することによって、前記送信器および前記受信器は、前記送信器と前記受信器との間で要求およびアクノリッジ信号を伝播させるのに必要とされる全往復の遅延時間を待つ必要がなく、その代わりに単一の往復の遅延時間の範囲内で前記データパス上の２つのデータ項目を送信することができる、請求項１に記載の装置。
【請求項３】
前記データパスは、複数のデータラインを含む、請求項１に記載の装置。
【請求項４】
前記複数のデータラインのうちの与えられたデータラインは、
該与えられたデータラインの送信端にある第１データラッチであって、前記第１制御パスによって制御される第１データラッチと、
該与えられたデータラインの該送信端にある第２データラッチであって、前記第２制御パスによって制御される第２データラッチと
を更に含む、請求項３に記載の装置。
【請求項５】
前記複数のデータラインのうちの前記与えられたデータラインは、
前記与えられたデータラインの受信端にある第３データラッチであって、前記第１制御パスによって制御される第３データラッチと、
前記与えられたデータラインの該受信端にある第４データラッチであって、前記第２制御パスによって制御される第４データラッチと
を更に含む、請求項４に記載の装置。
【請求項６】
前記第１制御パスおよび前記第２制御パスが前記データパスの制御を交互に行うことを確実にするために前記第１制御パスと前記第２制御パスとが互いに結合されている、請求項１に記載の装置。
【請求項７】
前記第１制御パスおよび前記第２制御パスに対して実質的に等しい制御時間を確実にするために遅延に合致した交互ワイヤを用いて前記第１制御パスと前記第２制御パスとが互いに結合されている、請求項６に記載の装置。
【請求項８】
前記データパスの送信端と前記データパスの受信端との間に中継器を用いることを更に備えている、請求項１に記載の装置。
【請求項９】
要求ラインおよびアクノリッジラインは、単一の物理的なワイヤを共有する、請求項１に記載の装置。
【請求項１０】
各制御ステージが、多重論理ステージからなる、請求項１に記載の装置。
【請求項１１】
送信器からの受信器にデータ項目を送信することを非同期で制御する方法であって、
該送信器から該受信器にデータパス上の第１データ項目を送信することと、同時に、該送信器から該受信器に第１制御パス上の第１要求を送信することと、
第１移行時間が経過した後に、該第１データ項目と該第１要求とを該受信器で受信することと、
該第１データ項目と該第１要求とを該受信器で受信したことに応答して、該受信器から該送信器に該第１制御パス上の第１アクノリッジ信号を送信することと、
該第１アクノリッジ信号が該第１制御パス上で移行している間、該送信器から該受信器に該データパス上の第２データ項目を送信することと、同時に、該送信器から該受信器に第２制御パス上の第２要求を送信することと、
第２移行時間が経過した後に、該第１アクノリッジ信号を該送信器で受信することと、該第２データ項目と該第２要求とを該受信器で受信することと、
該第２データ項目と該第２要求とを該受信器で受信したことに応答して、該受信器から該送信器に該第２制御パス上の第２アクノリッジ信号を送信することと
を包含し、
該第１制御パスおよび該第２制御パスは、該データパス上の連続するデータ項目を送信することを交互に制御する、方法。
【請求項１２】
前記第１制御パスは、
前記送信器から前記受信器に第１要求信号を送信するための第１要求ラインと、
前記受信器から前記送信器に前記第１アクノリッジ信号を返信するための第１アクノリッジラインと
を含み、
前記第２制御パスは、
前記送信器から前記受信器に第２要求信号を送信するための第２要求ラインと、
前記受信器から前記送信器に前記第２アクノリッジ信号を返信するための第２アクノリッジラインと
を含み、
前記第１制御パスおよび前記第２制御パスを交互に用いて、前記送信器と前記受信器との間で連続するデータ項目を送信することを制御することによって、前記送信器および前記受信器は、前記送信器と前記受信器との間で要求およびアクノリッジ信号を伝播させるのに必要とされる全往復の遅延時間を待つ必要がなく、その代わりに単一の往復の遅延時間の範囲内で前記データパス上の２つのデータ項目を送信することができる、請求項１１に記載の方法。
【請求項１３】
前記データパスは、複数のデータラインを含む、請求項１１に記載の方法。
【請求項１４】
前記複数データラインのうちの与えられたデータラインは、
前記与えられたデータラインの送信端にある第１データラッチであって、前記第１制御パスによって制御される第１データラッチと、
前記与えられたデータラインの該送信端にある第２のデータラッチであって、前記第２制御パスによって制御される第２データラッチと
を更に含む、請求項１３に記載の方法。
【請求項１５】
前記複数データラインのうちの前記与えられたデータラインは、
前記与えられたデータラインの受信端にある第３データラッチであって、前記第１制御パスによって制御される第３データラッチと、
前記与えられたデータラインの該受信端にある第４データラッチであって、前記第２制御パスによって制御される第４データラッチと
を更に含む、請求項１４に記載の方法。
【請求項１６】
前記第１制御パスおよび前記第２制御パスが前記データパスの制御を交互に行うことを確実にするために前記第１制御パスと前記第２制御パスとが互いに結合されている、請求項１１に記載の方法。
【請求項１７】
前記第１制御パスおよび前記第２制御パスに対して実質的に等しい制御時間を確実にするために遅延に合致した交互ワイヤを用いて前記第１制御パスと前記第２制御パスとが互いに結合されている、請求項１６に記載の方法。
【請求項１８】
要求ラインおよびアクノリッジラインは、単一の物理的なワイヤを共有する、請求項１１に記載の方法。
【請求項１９】
各制御ステージが、多重論理ステージからなる、請求項１１に記載の方法。
【請求項２０】
送信器から受信器にデータ項目を送信することを非同期で制御するメカニズムを含む集積回路であって、
該送信器と該受信器との間のデータパスと、
該送信器と該受信器との間の第１制御パスと、
該送信器と該受信器との間の第２制御パスと
を備え、
該第１制御パスおよび該第２制御パスは、該送信器と該受信器との間で該データパス上の連続するデータ項目を非同期に伝送することを交互に制御する、集積回路。
【請求項２１】
前記第１制御パスは、
前記送信器から前記受信器に第１要求信号を送信するための第１要求ラインと、
前記受信器から前記送信器に第１アクノリッジ信号を返信するための第１アクノリッジラインと
を含み、
前記第２制御パスは、
前記送信器から前記受信器に第２要求信号を送信するための第２要求ラインと、
前記受信器から前記送信器に第２アクノリッジ信号を返信するための第２アクノリッジラインと
を含み、
前記第１制御パスおよび前記第２制御パスを交互に用いて、前記送信器と前記受信器との間で連続するデータ項目を送信することを制御することによって、前記送信器および前記受信器は、前記送信器と前記受信器との間で要求およびアクノリッジ信号を伝播させるのに必要とされる全往復の遅延時間を待つ必要がなく、その代わりに単一の往復の遅延時間の範囲内で前記データパス上の２つのデータ項目を送信することができる、請求項２０に記載の集積回路。
【請求項２２】
前記データパスは、複数のデータラインを含む、請求項２０に記載の集積回路。
【請求項２３】
前記複数のデータラインのうちの与えられたデータラインは、
該与えられたデータラインの送信端にある第１データラッチであって、前記第１制御パスによって制御される第１データラッチと、
該与えられたデータラインの該送信端にある第２データラッチであって、前記第２制御パスによって制御される第２データラッチと
を更に含む、請求項２２に記載の集積回路。
【請求項２４】
前記複数のデータラインのうちの前記与えられたデータラインは、
前記与えられたデータラインの受信端にある第３データラッチであって、前記第１制御パスによって制御される第３データラッチと、
前記与えられたデータラインの該受信端にある第４データラッチであって、前記第２制御パスによって制御される第４データラッチと
を更に含む、請求項２３に記載の集積回路。
【請求項２５】
前記第１制御パスおよび前記第２制御パスが前記データパスの制御を交互に行うことを確実にするために前記第１制御パスと前記第２制御パスとが互いに結合されている、請求項２０に記載の集積回路。
【請求項２６】
前記第１制御パスおよび前記第２制御パスに対して実質的に等しい制御時間を確実にするために遅延に合致した交互ワイヤを用いて前記第１制御パスと前記第２制御パスとが互いに結合されている、請求項２５に記載の集積回路。
【請求項２７】
前記データパスの送信端と前記データパスの受信端との間に中継器を用いることを更に備えている、請求項２０に記載の集積回路。
【請求項２８】
要求ラインおよびアクノリッジラインは、単一の物理的なワイヤを共有する、請求項２０に記載の集積回路。
【請求項２９】
各制御ステージが、多重論理ステージからなる、請求項２０に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路設計に関する。より詳しくは、本発明は、集積回路内の長い信号線にわたって送信器から受信器にデータ項目を伝送することを制御する装置および方法に関する。
【背景技術】
【０００２】
集積回路技術がより微細なオンチップ構造を次第に生産するにつれて、オンチップ・ワイヤの抵抗は増大し続けている。この傾向は、ゲートの遅延に関連する長距離ワイヤの遅延を劇的に増加させている。それ故、長いワイヤを介して通信を行うことは非常に高価である。
【０００３】
回路設計者は、ワイヤに送出されたデータが周期的に「ブースト」されることにより伝送速度が増大するように、ワイヤに沿って中継器を挿入することによってこの効果を緩和することができる。この周知の手段は遅延を低減する一方で、各中継器は情報を増幅するだけで保持はしないので、容易には帯域幅を改良しない。
【０００４】
今では各中継器は情報を格納することができるので、ワイヤに沿ってラッチ中継器を挿入することは、遅延および帯域幅の両方を改良することができる。しかしながら、ラッチ中継器は速いクロックを必要とする。このような速いクロックを生成することは、困難であり高価であり得る。それ故、設計者は、長いワイヤ上での非同期通信の方向に進むことを考えている。非同期通信を用いると、長いワイヤ上の要素はそれ自身で時を刻む。
【０００５】
図１は、送信制御ステージ１０２と、受信制御ステージ１０４と、送信データラッチ１０６と、受信データラッチ１０８とを含む非同期通信システムを示す。図１において、制御ステージ１０２は送信制御ステージであり、制御ステージ１０４は受信制御ステージである。右側にある次のワイヤに対して、ステージ１０４は送信制御ステージである。
【０００６】
送信制御ステージ１０２および受信制御ステージ１０４は、要求ライン１１２とアクノリッジライン１１０とを介して互いに結合されている。送信データラッチ１０６は、データパス１１４を介して受信データラッチ１０８に結合されている。データパス１１４は、複数のデータラインを含むことができ、その複数のデータラインのそれぞれは、それ自身の送信データラッチおよび受信データラッチを有することができる。
【０００７】
制御ステージ１０２および１０４は、三角形の印が付けられた入力と、三角形の印が付けられていない出力とを有する。制御ステージは、その入力のすべてが信号を受信した場合にのみ、その出力のそれぞれに信号を送信する。データラッチ１０６および１０８上の三角形は、クロック信号入力を示す。
【０００８】
動作中、データが送信データラッチ１０６において利用可能であり、かつ、第１チャネルが利用可能である場合には、送信制御ステージ１０２は、要求ライン１１２に要求信号を送信し、同時に送信データラッチ１０６にデータ項目をデータパス１１４に送信させる。移行時間の後、要求信号およびデータ項目は、それぞれ、受信制御ステージ１０４および受信データラッチ１０８に到着する。
【０００９】
要求信号に応答して、次のチャネルが利用可能な場合には、受信制御ステージ１０４は、データを受信データラッチ１０８にラッチさせ、同時にアクノリッジライン１１０にアクノリッジ信号を送信する。追加の移行時間の後、アクノリッジ信号は送信制御ステージ１０２に到着する。アクノリッジ信号が送信制御ステージ１０２に到着するときに、これらのステップが、次のデータ項目を送信データラッチ１０６から受信データラッチ１０８に送信するために繰り返される。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
この技術の重大な欠陥は、アクノリッジ信号が使用中の間、データパス１１４が使用されず空いているということである。このように、データパス１１４はせいぜい半分の時間が忙しいだけで、それ故、著しく利用不足である。データパスの利用不足は、重要な問題である。なぜなら、そのことは５０パーセントの帯域幅ペナルティーを意味するからである。すなわち、この利用不足がなければ、データパス帯域幅は二倍に大きくすることができるであろう。
【００１１】
それ故、必要とされることは、上述した問題なしに、長いワイヤの非同期制御のための装置および方法である。
【課題を解決するための手段】
【００１２】
本発明の１つの実施の形態は、送信器から受信器にデータ項目を送信することを非同期で制御するシステムを提供する。このシステムは、送信器と受信器との間のデータパスと、送信器と受信器との間の第１制御パスと、送信器と受信器との間の第２制御パスとを含む。第１制御パスおよび第２制御パスは、送信器および受信器の間でデータパス上の連続するデータ項目を非同期に伝送することを交互に制御する。
【００１３】
この実施の形態のバリエーションにおいて、第１制御パスは、送信器から受信器に第１要求信号を送信するための第１要求ライと、受信器から送信器に第１のアクノリッジ信号を返信するための第１アクノリッジラインとを含む。第２制御パスは、送信器から受信器に第２要求信号を送信するための第２要求ラインと、受信器から送信器に第２アクノリッジ信号を返信するための第２アクノリッジラインとを含む。第１制御パスおよび第２制御パスを交互に用いて、送信器と受信器との間で連続するデータ項目を送信することを制御することによって、送信器および受信器は、送信器と受信器との間で要求およびアクノリッジ信号を伝播させるのに必要とされる全往復の遅延時間を待つ必要がなく、その代わりに単一の往復の遅延時間の範囲内でデータパス上に２つのデータ項目を送信することができる。
【００１４】
更なるバリエーションにおいて、データパスは複数のデータラインを含む。
【００１５】
更なるバリエーションにおいて、要求ラインおよびアクノリッジラインは、単一の物理的なワイヤにマージされ、要求およびアクノリッジは、遷移またはパルスとしてワイヤに送出される。
【００１６】
更なるバリエーションにおいて、複数のデータラインのうちの与えられたデータラインは、その与えられたデータラインの送信端にある第１データラッチであって、第１制御パスによって制御される第１データラッチと、その与えられたデータラインの送信端にある第２データラッチであって、第２制御パスによって制御される第２データラッチとを含む。
【００１７】
更なるバリエーションにおいて、複数のデータラインのうちのその与えれたデータラインは、その与えられたデータラインの受信端にある第３のデータラッチであって、第１制御パスによって制御される第３のデータラッチと、その与えられたデータラインの受信端にある第４データラッチであって、第２制御パスによって制御される第４データラッチとを含む。
【００１８】
更なるバリエーションにおいて、第１制御パスおよび第２制御パスがデータパス上の連続するデータ項目の送信を交互に制御することを確実にする態様で、第１制御パスと第２制御パスとが互いに結合されている。
【００１９】
更なるバリエーションにおいて、第１制御パスおよび第２制御パスに対して実質的に等しい制御時間を確実にするために遅延に合致した交互ワイヤを用いて第１制御パスと第２制御パスとが互いに結合されている。
【００２０】
更なるバリエーションにおいて、このシステムは、データパスの送信端とデータパスの受信端との間で中継器を使用する。
【００２１】
更なるバリエーションにおいて、このシステムは、連続する要求／アクノリッジワイヤとの間に、制御ステージ内に論理ステージを含む。
【００２２】
本発明の装置は、送信器から受信器にデータ項目を送信することを非同期で制御する装置であって、該送信器と該受信器との間のデータパスと、該送信器と該受信器との間の第１制御パスと、該送信器と該受信器との間の第２制御パスとを備え、該第１制御パスおよび該第２制御パスは、該送信器と該受信器との間で該データパス上の連続するデータ項目を非同期に伝送することを交互に制御する。
【００２３】
前記第１制御パスは、前記送信器から前記受信器に第１要求信号を送信するための第１要求ラインと、前記受信器から前記送信器に第１アクノリッジ信号を返信するための第１アクノリッジラインとを含み、前記第２制御パスは、前記送信器から前記受信器に第２要求信号を送信するための第２要求ラインと、前記受信器から前記送信器に第２アクノリッジ信号を返信するための第２アクノリッジラインとを含み、前記第１制御パスおよび前記第２制御パスを交互に用いて、前記送信器と前記受信器との間で連続するデータ項目を送信することを制御することによって、前記送信器および前記受信器は、前記送信器と前記受信器との間で要求およびアクノリッジ信号を伝播させるのに必要とされる全往復の遅延時間を待つ必要がなく、その代わりに単一の往復の遅延時間の範囲内で前記データパス上の２つのデータ項目を送信することができてもよい。
【００２４】
前記データパスは、複数のデータラインを含んでもよい。
【００２５】
前記複数のデータラインのうちの与えられたデータラインは、該与えられたデータラインの送信端にある第１データラッチであって、前記第１制御パスによって制御される第１データラッチと、該与えられたデータラインの該送信端にある第２データラッチであって、前記第２制御パスによって制御される第２データラッチとを更に含んでもよい。
【００２６】
前記複数のデータラインのうちの前記与えられたデータラインは、前記与えられたデータラインの受信端にある第３データラッチであって、前記第１制御パスによって制御される第３データラッチと、前記与えられたデータラインの該受信端にある第４データラッチであって、前記第２制御パスによって制御される第４データラッチとを更に含んでもよい。
【００２７】
前記第１制御パスおよび前記第２制御パスが前記データパスの制御を交互に行うことを確実にするために前記第１制御パスと前記第２制御パスとが互いに結合されていてもよい。
【００２８】
前記第１制御パスおよび前記第２制御パスに対して実質的に等しい制御時間を確実にするために遅延に合致した交互ワイヤを用いて前記第１制御パスと前記第２制御パスとが互いに結合されていてもよい。
【００２９】
前記データパスの送信端と前記データパスの受信端との間に中継器を用いることを更に備えていてもよい。
【００３０】
要求ラインおよびアクノリッジラインは、単一の物理的なワイヤを共有してもよい。
【００３１】
各制御ステージが、多重論理ステージからなっていてもよい。
【００３２】
本発明の方法は、送信器からの受信器にデータ項目を送信することを非同期で制御する方法であって、該送信器から該受信器にデータパス上の第１データ項目を送信することと、同時に、該送信器から該受信器に第１制御パス上の第１要求を送信することと、第１移行時間が経過した後に、該第１データ項目と該第１要求とを該受信器で受信することと、該第１データ項目と該第１要求とを該受信器で受信したことに応答して、該受信器から該送信器に該第１制御パス上の第１アクノリッジ信号を送信することと、該第１アクノリッジ信号が該第１制御パス上で移行している間、該送信器から該受信器に該データパス上の第２データ項目を送信することと、同時に、該送信器から該受信器に第２制御パス上の第２要求を送信することと、第２移行時間が経過した後に、該第１アクノリッジ信号を該送信器で受信することと、該第２データ項目と該第２要求とを該受信器で受信することと、該第２データ項目と該第２要求とを該受信器で受信したことに応答して、該受信器から該送信器に該第２制御パス上の第２アクノリッジ信号を送信することとを包含し、該第１制御パスおよび該第２制御パスは、該データパス上の連続するデータ項目を送信することを交互に制御する。
【００３３】
前記第１制御パスは、前記送信器から前記受信器に第１要求信号を送信するための第１要求ラインと、前記受信器から前記送信器に前記第１アクノリッジ信号を返信するための第１アクノリッジラインとを含み、前記第２制御パスは、前記送信器から前記受信器に第２要求信号を送信するための第２要求ラインと、前記受信器から前記送信器に前記第２アクノリッジ信号を返信するための第２アクノリッジラインとを含み、前記第１制御パスおよび前記第２制御パスを交互に用いて、前記送信器と前記受信器との間で連続するデータ項目を送信することを制御することによって、前記送信器および前記受信器は、前記送信器と前記受信器との間で要求およびアクノリッジ信号を伝播させるのに必要とされる全往復の遅延時間を待つ必要がなく、その代わりに単一の往復の遅延時間の範囲内で前記データパス上の２つのデータ項目を送信することができてもよい。
【００３４】
前記データパスは、複数のデータラインを含んでいてもよい。
【００３５】
前記複数データラインのうちの与えられたデータラインは、前記与えられたデータラインの送信端にある第１データラッチであって、前記第１制御パスによって制御される第１データラッチと、前記与えられたデータラインの該送信端にある第２のデータラッチであって、前記第２制御パスによって制御される第２データラッチとを更に含んでもよい。
【００３６】
前記複数データラインのうちの前記与えられたデータラインは、前記与えられたデータラインの受信端にある第３データラッチであって、前記第１制御パスによって制御される第３データラッチと、前記与えられたデータラインの該受信端にある第４データラッチであって、前記第２制御パスによって制御される第４データラッチとを更に含んでもよい。
【００３７】
前記第１制御パスおよび前記第２制御パスが前記データパスの制御を交互に行うことを確実にするために前記第１制御パスと前記第２制御パスとが互いに結合されていてもよい。
【００３８】
前記第１制御パスおよび前記第２制御パスに対して実質的に等しい制御時間を確実にするために遅延に合致した交互ワイヤを用いて前記第１制御パスと前記第２制御パスとが互いに結合されていてもよい。
【００３９】
要求ラインおよびアクノリッジラインは、単一の物理的なワイヤを共有してもよい。
【００４０】
各制御ステージが、多重論理ステージからなっていてもよい。
【００４１】
本発明の集積回路は、送信器から受信器にデータ項目を送信することを非同期で制御するメカニズムを含む集積回路であって、該送信器と該受信器との間のデータパスと、該送信器と該受信器との間の第１制御パスと、該送信器と該受信器との間の第２制御パスとを備え、該第１制御パスおよび該第２制御パスは、該送信器と該受信器との間で該データパス上の連続するデータ項目を非同期に伝送することを交互に制御する。
【００４２】
前記第１制御パスは、前記送信器から前記受信器に第１要求信号を送信するための第１要求ラインと、前記受信器から前記送信器に第１アクノリッジ信号を返信するための第１アクノリッジラインとを含み、前記第２制御パスは、前記送信器から前記受信器に第２要求信号を送信するための第２要求ラインと、前記受信器から前記送信器に第２アクノリッジ信号を返信するための第２アクノリッジラインとを含み、前記第１制御パスおよび前記第２制御パスを交互に用いて、前記送信器と前記受信器との間で連続するデータ項目を送信することを制御することによって、前記送信器および前記受信器は、前記送信器と前記受信器との間で要求およびアクノリッジ信号を伝播させるのに必要とされる全往復の遅延時間を待つ必要がなく、その代わりに単一の往復の遅延時間の範囲内で前記データパス上の２つのデータ項目を送信することができてもよい。
【００４３】
前記データパスは、複数のデータラインを含んでもよい。
【００４４】
前記複数のデータラインのうちの与えられたデータラインは、該与えられたデータラインの送信端にある第１データラッチであって、前記第１制御パスによって制御される第１データラッチと、該与えられたデータラインの該送信端にある第２データラッチであって、前記第２制御パスによって制御される第２データラッチとを更に含んでもよい。
【００４５】
前記複数のデータラインのうちの前記与えられたデータラインは、前記与えられたデータラインの受信端にある第３データラッチであって、前記第１制御パスによって制御される第３データラッチと、前記与えられたデータラインの該受信端にある第４データラッチであって、前記第２制御パスによって制御される第４データラッチとを更に含んでもよい。
【００４６】
前記第１制御パスおよび前記第２制御パスが前記データパスの制御を交互に行うことを確実にするために前記第１制御パスと前記第２制御パスとが互いに結合されていてもよい。
【００４７】
前記第１制御パスおよび前記第２制御パスに対して実質的に等しい制御時間を確実にするために遅延に合致した交互ワイヤを用いて前記第１制御パスと前記第２制御パスとが互いに結合されていてもよい。
【００４８】
前記データパスの送信端と前記データパスの受信端との間に中継器を用いることを更に備えていてもよい。
【００４９】
要求ラインおよびアクノリッジラインは、単一の物理的なワイヤを共有してもよい。
【００５０】
各制御ステージが、多重論理ステージからなっていてもよい。
【発明を実施するための最良の形態】
【００５１】
以下の記載は、当業者がこの発明を製作し使用することを可能にするように示されており、その記載は、特定の応用およびその要件の文脈において提供されている。開示された実施の形態に対する様々な修正は、当業者にとって容易に明らかであろう。ここに定義される一般的な原理は、本発明の精神および範囲から逸脱することなく、他の実施の形態および応用に適用され得る。このように、本発明は示された実施の形態に限定されることを意図しておらず、ここに開示される原理および機能に整合する最も広い範囲を授与されるべきものである。
【００５２】
（非同期通信システム）
図２は、本発明の実施の形態による長いワイヤを介して通信する非同期通信システムを示す。この非同期通信システムは、送信制御ステージ２０２および２２０と、受信制御ステージ２０４および２２２と、送信データラッチ２０６および２２４と、受信データラッチ２１６および２３２と、多重バッファ２０８、２２６、２１８および２３４とを含む。
【００５３】
図２において、ステージ２０２および２２０は送信制御ステージであり、ステージ２０４および２２２は受信制御ステージである。このシステムの下流にある次のワイヤのセットに関して、ステージ２０４および２２２は送信制御ステージである。
【００５４】
送信制御ステージ２０２および受信制御ステージ２０４は、要求ライン２１２およびアクノリッジライン２１０により結合されている。送信制御ステージ２２０および受信制御ステージ２２２は、要求ライン２３０およびアクノリッジライン２２８により結合されている。送信データラッチ２０６および２２４は、多重バッファ２０８および２２６にそれぞれ供給され、データパス２１４によって受信データラッチ２１６および２３２に結合されている。データパス２１４は、複数のデータラインを含むことができ、その複数のデータラインのそれぞれは、それ自身の送信データラッチと多重バッファと受信データラッチとを有することができる。受信データラッチ２１６および２３２の出力は、多重バッファ２１８および２３４にそれぞれ供給され、それらの多重バッファは下流のステージに結合されている。
【００５５】
動作中、データが送信データラッチ２０６において利用可能であり、かつ、第１チャネルが利用可能である場合には、送信制御ステージ２０２は、要求ライン２１２に第１要求信号を送信し、同時に、多重バッファ２０８にデータ項目をデータパス２１４に送信させる。移行時間の後、第１要求信号および第１データ項目は、それぞれ、受信制御ステージ２０４および受信データラッチ２１６に到着する。このことは、従来技術とは異なっている。なぜなら、本発明は、ラッチの後段に多重バッファを有しているからである。
【００５６】
第１要求信号を受信したことに応答して、データラッチ２１６は、第１データ項目をラッチする。また、次のチャネルが利用可能である場合には、受信制御ステージ２０４は、アクノリッジライン２１０に第１アクノリッジ信号を送信する。
【００５７】
第１アクノリッジ信号がアクノリッジライン２１０に送信されると同時に、データが送信データラッチ２２４において利用可能であり、かつ、第２チャネルが利用可能である場合には、送信ステージ２２０は、要求ライン２３０第２要求信号を送信し、同時に、多重バッファ２２６に第２データ項目をデータパス２１４に送信させる。このように、第１アクノリッジ信号が移行中の間に、データパス２１４は第２データ項目を伝送することができる。
【００５８】
第２移行時間の後、第２要求信号および第２データ項目は、それぞれ、受信制御ステージ２０４および受信データラッチ２１６に到着し、第１アクノリッジ信号は、送信ステージ２０２に到着する。
【００５９】
第２要求信号を受信したことに応答して、データラッチ２３２は、第２データ項目をラチし、次のチャネルが利用可能である場合には、受信制御ステージ２２２は、アクノリッジライン２２８に第２アクノリッジ信号を送信する。第１アクノリッジ信号が送信ステージ２０２に到着する場合には、送信データラッチ２０６の第３データ項目は、多重バッファ２０８から受信データラッチ２１６に送信され得る。このように、データパス２１４の制御を交互に行うことによって、データパス２１４が時間の半分だけではなく常に効果的に使用される。
【００６０】
図２において、送信制御ステージ２０２および２２０がワイヤ２３６によって相互に結合されており、受信制御ステージ２０４および２２２がワイヤ２３８によって相互に結合されている。これは、データパス２１４を介した連続するデータ伝送の制御において制御ステージが交互に動作することを確実にするためである。
【００６１】
（遅延に合致した交互ワイヤ）
図３は、本発明の実施の形態による遅延に合致した交互ワイヤの使用を示す。図３の非同期通信システムは、送信制御ステージ２０２および２２０と、受信制御ステージ２０４および２２２と、遅延に合致した交互ワイヤ３０２および３０４とを含む。データパス２１４と、送信データラッチ２０６および２２４と、受信データラッチ２１６および２３２と、バッファ２０８、２２６、２１８および２３４は、図３には示されていない。図を簡略化するである。
【００６２】
送信制御ステージ２０２および受信制御ステージ２０４は、要求ライン２１２とアクノリッジライン２１０とにより結合されており、送信制御ステージ２２０および受信制御ステージ２２２は、要求ライン２３０とアクノリッジライン２２８とにより結合されている。これらの構成要素は、本質的に、図２を参照して上述したように動作する。
【００６３】
遅延に合致した交互ワイヤ３０２および３０４のそれぞれは、要求ライン２１２および２３０とアクノリッジライン２１０および２２８の移行時間に合致する有効な遅延を有する。送信ステージ２２０、２０２の間および受信ステージ２０４、２２２の間で交互信号の遅延を合致させることは、スイッチングの前に、ステージが長いワイヤ上でほぼ１移行時間を待つことを確実にする。
（制御ステージ内の論理ステージ）
図４は、本発明の実施の形態による制御ステージ内の論理ステージの使用を示す。
アプリケーションの中には、長いワイヤの間での組み合わせ論理（例えば、条件付き分岐またはＦＩＦＯストリームの合併）を必要とするものがあるかもしれない。従って、制御ステージ内で多重のハンドシェークを必要とするかもしれない。これらのケースでは、図４に示すようにステージの間で交替が発生するようにしてもよい。制御ステージにおける追加の遅延を用いて、このトポロジは、ハンドシェークステージ間でのより長いワイヤセグメントとより高いトータルレイテンシ（ｔｏｔａｌ  ｌａｔｅｎｃｙ）とを好むであろう。それはまた、多ステージ制御ステージ内で別々の要求ワイヤおよびアクノリッジワイヤを必要とするかもしれない。
【００６４】
図４に示される制御ステージは、送信ステージ４０２および４２０と、受信ステージ４０４および４２２と、送信データラッチ４０６および４２４と、受信データラッチ４１６および４３２とを含む。動作中、ステージ４０２、４０４、４２０および４２２と、データラッチ４０６、４２４、４１６および４３２とは、本質的に、図２および図３を参照して上述したように動作する。しかし、アクノリッジ信号は、受信ステージ４０４から送信ステージ４２０に、受信ステージ４２２から送信ステージ４０２に相互に結合されている（クロス結合）。このように制御ステージをクロス結合することは、制御ステージの交替を確実にする他の方法である。
【００６５】
（長い線を介した通信）
図５は、本発明の実施の形態による長いワイヤを介して通信するプロセスを示すフローチャートである。このプロセスは、図２に示されるシステムに関連して記載されている。システムは、時刻＝０から始まる。時刻＝０では、送信制御ステージ２０２が第１要求を送信し、多重バッファ２０８が第１データ項目を受信端に送信する（ステップ５０２）。
【００６６】
送信端と受信端との間の移行時間の後、受信制御ステージ２０４は第１要求を受信し、受信データラッチ２１６は第１データ項目を受信する。第１要求を受信したことに応答して、次のチャネルが利用可能である場合には、受信制御ステージ２０４は、第１アクノリッジ信号を送信制御ステージ２０２に送信する。受信制御ステージ２０４が第１アクノリッジ信号を送信制御ステージ２０２に送信すると同時に、送信制御ステージ２２０は第２要求を送信し、送信多重バッファ２２６は第２データ項目を受信端に送信する（ステップ５０４）。
【００６７】
第２移行時間の後、受信制御ステージ２２２は第２要求を受信し、受信データラッチ２３２は第２データ項目を受信する。第２要求を受信したことに応答して、次のチャネルが利用可能である場合には、受信制御ステージ２２２は、第２アクノリッジ信号を送信制御ステージ２２０に送信する。同時に、送信制御ステージ２０２は、以前に送信された第１アクノリッジ信号を受信する（ステップ５０４）。このプロセスは、データ項目が送信のために利用可能である間、ピンポンのような態様で継続する。
【００６８】
本発明の実施の形態に関する前述の説明は、図示および記載だけの目的で提示されている。それらは、包括的であることを意図しておらず、本発明を開示された形態に制限することも意図していない。したがって、多くの改変や変更は、当該分野の実務家には明らかであろう。加えて、上記の開示は、本発明を制限することを意図していない。本発明の範囲は、添付の特許請求の範囲によって定義される。
【図面の簡単な説明】
【００６９】
【図１】長いワイヤを介して通信する非同期通信システムを示す図
【図２】本発明の実施の形態による長いワイヤを介して通信する非同期通信システムを示す図
【図３】本発明の実施の形態による遅延に合致した交互ワイヤの使用を示す図
【図４】本発明の実施の形態による制御ステージ内の論理ステージの使用を示す図
【図５】本発明の実施の形態による長いワイヤを介する通信のプロセスを示すフローチャート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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