(57)【要約】【課題】  半導体集積回路において、拡張領域に複数のビアプラグを形成しつつ配線に隣接する配線グリッドを使用可能にすることにある。【解決手段】  下層優先方向に延びる導電膜からなる下層ラインパターン４０i、下層優先方向に測った寸法Ｗ２が下層ラインパターン４０iの線幅Ｗ１よりも広くなるように下層ラインパターン４０iの終端部から下層優先方向と異なる方向に延びる導電膜からなる下層拡張領域４２を有する下層配線層と、下層配線層上に配置される層間絶縁膜と、層間絶縁膜中に形成された複数のビアホール４１ａ、４１ｂを埋め込み、下層拡張領域４２が延びる方向に配列された下層拡張領域４２に底部を接続する導体からなる複数のビアプラグと、層間絶縁膜上に配置され、複数のビアプラグの頂部に接続される位置を終端部として下層拡張領域４２が延びる方向に延びる導電膜からなる上層ラインパターン６０jを有する上層配線層とを備える。【選択図】      図２
2005109336.tif 000002
【特許請求の範囲】
【請求項１】
一定方向に平行に伸延する複数の線群と、該複数の線群に交わる他の方向に平行に伸延する複数の線群からなるグリッドを基準とし、特定の配線層の優先方向を下層優先方向として決定するステップと、
前記特定の配線層に前記下層優先方向に延びる下層ラインパターンを設計するステップと、
前記下層優先方向に測った寸法が前記下層ラインパターンの線幅よりも広くなるように、前記下層ラインパターンの終端部から前記下層優先方向と異なる前記グリッドの方向に延びる下層拡張領域のパターンを設計するステップと、
前記下層拡張領域が延びる方向において前記グリッドの交点に複数のビアホールのパターンを配置するステップと、
前記複数のビアホールのパターンが配置された位置を終端部として、前記特定の配線層の上層配線層において、前記下層拡張領域が延びる方向に延びる上層ラインパターンを設計するステップ
とを含むことを特徴とする自動設計方法。
【請求項２】
一定方向に平行に伸延する複数の線群と、該複数の線群に交わる他の方向に平行に伸延する複数の線群からなるグリッドを基準とし、特定の配線層の優先方向を下層優先方向として決定するステップと、
前記特定の配線層に前記下層優先方向に延びる下層ラインパターンを設計するステップと、
前記下層ラインパターンの終端部に複数のビアホールのパターンを前記下層優先方向に沿って前記グリッドの交点に配置するステップと、
前記特定の配線層の上層配線層において、前記グリッドを基準とし前記下層優先方向と異なる方向を上層優先方向として決定するステップと、
前記上層配線層に前記上層配線方向に延びる上層ラインパターンを設計するステップと、
前記複数のビアホールのパターンが配置されるように、前記上層ラインパターンが延びる方向に測った寸法が前記上層ラインパターンの線幅よりも広くなるように、前記上層ラインパターンの終端部から前記下層優先方向に延びる上層拡張領域のパターンを設計するステップ
とを含むことを特徴とする自動設計方法。
【請求項３】
前記上層ラインパターンを設計するステップは、前記下層ラインパターンの延びる前記下層優先方向と直交する方向に前記上層ラインパターンを設計することを特徴とする請求項１又は２に記載の自動設計方法。
【請求項４】
前記上層ラインパターンを設計するステップは、前記下層ラインパターンの延びる前記下層優先方向と斜めに交わる方向に前記上層ラインパターンを設計することを特徴とする請求項１又は２に記載の自動設計方法。
【請求項５】
前記下層拡張領域が延びる方向に平行な前記線群を構成する複数の線上に沿って前記複数のビアホールのパターンがマトリックス状に配置され、前記マトリックス状に配置された複数のビアホールのパターンが配置されるように、前記上層ラインパターンの終端部から前記下層優先方向に延びる上層拡張領域のパターンを設計するステップを更に含むことを特徴とする請求項１、３又は４に記載の自動設計方法。
【請求項６】
前記上層拡張領域が延びる方向に平行な前記線群を構成する複数の線上に沿って前記複数のビアホールのパターンがマトリックス状に配置され、前記マトリックス状に配置された複数のビアホールのパターンが配置されるように、前記下層ラインパターンの終端部から前記上層配線方向に延びる下層拡張領域のパターンを設計するステップを更に含むことを特徴とする請求項２〜４のいずれか１項に記載の自動設計方法。
【請求項７】
一定方向に平行に伸延する複数の線群と、該複数の線群に交わる他の方向に平行に伸延する複数の線群からなるグリッドを基準とし、特定の配線層の優先方向を下層優先方向として決定する配線条件設定部と、
前記特定の配線層に前記下層優先方向に延びる下層ラインパターンを設計する下層配線設計部と、
前記下層優先方向に測った寸法が前記下層ラインパターンの線幅よりも広くなるように、前記下層ラインパターンの終端部から前記下層優先方向と異なる前記グリッドの方向に延びる下層拡張領域のパターンを設計する下層拡張領域設計部と、
前記下層拡張領域が延びる方向において前記グリッドの交点に複数のビアホールのパターンを配置するビアホール設計部と、
前記複数のビアホールのパターンが配置された位置を終端部として、前記特定の配線層の上層配線層において、前記下層拡張領域が延びる方向に延びる上層ラインパターンを設計する上層配線設計部
とを有することを特徴とする自動設計装置。
【請求項８】
前記複数のビアホールのパターンが配置されるように、前記上層ラインパターンが延びる方向に測った寸法が前記上層ラインパターンの線幅よりも広くなるように、前記上層ラインパターンの終端部から前記下層優先方向に延びる上層拡張領域のパターンを設計する上層拡張領域設計部を更に有することを特徴とする請求項７に記載の自動設計装置。
【請求項９】
前記ビアホール設計部は、前記下層拡張領域が延びる方向に平行な前記線群を構成する複数の線上に沿って前記複数のビアホールのパターンをマトリックス状に配置することを特徴とする請求項７又は８に記載の自動設計装置。
【請求項１０】
下層優先方向に延びる遮光膜からなる下層ラインパターン、前記下層優先方向に測った寸法が前記下層ラインパターンの線幅より広くなるように、前記下層ラインパターンの終端部から前記下層優先方向と異なる方向に延びる遮光膜からなる下層拡張パターンを備えた第１のレチクルと、
該第１のレチクルの投影像にマスク合わせされるレチクルであって、前記下層拡張パターンの投影像の領域内に合わせられる複数の開口パターンを有する遮光膜を備えた第２のレチクルと、
前記第１及び第２のレチクルの投影像にマスク合わせされるレチクルであって、前記複数の開口パターンの投影像の位置を終端部の領域に含み、前記下層拡張パターンが延びる方向に延びる遮光膜からなる上層ラインパターンを備えた第３のレチクル
とを備えることを特徴とするレチクルセット。
【請求項１１】
下層優先方向に延びる遮光膜からなる下層ラインパターンを備えた第１のレチクルと、
該第１のレチクルの投影像にマスク合わせされるレチクルであって、前記下層ラインパターンの投影像の終端部の領域に合わせられる複数の開口パターンを有する遮光膜を備えた第２のレチクルと、
前記第１及び第２のレチクルの投影像にマスク合わせされるレチクルであって、前記下層優先方向と異なる上層優先方向に延びる遮光膜からなる上層ラインパターン、前記複数の開口パターンの投影像の位置を領域内に含み、前記上層優先方向に測った寸法が前記上層ラインパターンの線幅より広くなるように、前記上層ラインパターンの終端部から前記下層優先方向に延びる遮光膜からなる上層拡張パターンを備えた第３のレチクル
とを備えることを特徴とするレチクルセット。
【請求項１２】
前記第３のレチクルは、前記下層拡張パターンが延びる方向にマトリックス状に並んだ前記複数の開口パターンの投影像に合わせられるように、前記上層ラインパターンの終端部から前記下層優先方向に延びる遮光膜からなる上層拡張パターンを備えることを特徴とする請求項１０に記載のレチクルセット。
【請求項１３】
下層優先方向に延びる導電膜からなる下層ラインパターン、前記下層優先方向に測った寸法が前記下層ラインパターンの線幅よりも広くなるように、前記下層ラインパターンの終端部から前記下層優先方向と異なる方向に延びる前記導電膜からなる下層拡張領域を有する下層配線層と、
該下層配線層上に配置される層間絶縁膜と、
該層間絶縁膜中に形成された複数のビアホールを埋め込み、前記下層拡張領域が延びる方向に配列された前記下層拡張領域に底部を接続する導体からなる複数のビアプラグと、
前記層間絶縁膜上に配置され、前記複数のビアプラグの頂部に接続される位置を終端部として、前記下層拡張領域が延びる方向に延びる前記導電膜からなる上層ラインパターンを有する上層配線層
とを備えることを特徴とする半導体集積回路。
【請求項１４】
下層優先方向に延びる導電膜からなる下層ラインパターンを有する下層配線層と、
該下層配線層上に配置される層間絶縁膜と、
該層間絶縁膜中に形成された複数のビアホールを埋め込み、前記下層優先方向に配列された前記下層ラインパターンの終端部に底部を接続する導体からなる複数のビアプラグと、
前記層間絶縁膜上に配置され、前記下層優先方向と異なる上層優先方向に延びる前記導電膜からなる上層ラインパターン、前記複数のビアプラグの頂部が接続されるように、前記上層優先方向に測った寸法が前記上層ラインパターンの線幅よりも広くなるように、前記上層ラインパターンの終端部から前記下層優先方向に延びる前記導電膜からなる上層拡張領域を有する上層配線層
とを備えることを特徴とする半導体集積回路。
【請求項１５】
前記上層配線層は、前記下層拡張領域が延びる方向にマトリックス状に並んだ前記複数のビアプラグの頂部が接続されるように、前記上層ラインパターンの終端部から前記下層優先方向に延びる前記導電膜からなる上層拡張領域を有することを特徴とする請求項１３に記載の半導体集積回路。
【請求項１６】
一定方向に平行に伸延する複数の線群と、該複数の線群に交わる他の方向に平行に伸延する複数の線群からなるグリッドを基準とし、特定の配線層の優先方向を下層優先方向として決定する手順と、
前記特定の配線層に前記下層優先方向に延びる下層ラインパターンを設計する手順と、
前記下層優先方向に測った寸法がビアホールの幅よりも広くなるように、前記下層ラインパターンの終端部から前記下層優先方向と異なる前記グリッドの方向に延びる下層拡張領域のパターンを設計する手順と、
前記下層拡張領域が延びる方向において前記グリッドの交点に複数のビアホールのパターンを配置する手順と、
前記複数のビアホールのパターンが配置された位置を終端部として、前記特定の配線層の上層配線層において、前記下層拡張領域が延びる方向に延びる上層ラインパターンを設計する手順
とを自動設計装置に実行させるための設計プログラム。
【請求項１７】
一定方向に平行に伸延する複数の線群と、該複数の線群に交わる他の方向に平行に伸延する複数の線群からなるグリッドを基準とし、特定の配線層の優先方向を下層優先方向として決定する手順と、
前記特定の配線層に前記下層優先方向に延びる下層ラインパターンを設計する手順と、
前記下層ラインパターンの終端部に複数のビアホールのパターンを前記下層優先方向に沿って前記グリッドの交点に配置する手順と、
前記特定の配線層の上層配線層において、前記グリッドを基準とし前記下層優先方向と異なる方向を上層優先方向として決定する手順と、
前記上層配線層に前記上層配線方向に延びる上層ラインパターンを設計する手順と、
前記複数のビアホールのパターンが配置されるように、前記上層ラインパターンが延びる方向に測った寸法がビアホールの幅よりも広くなるように、前記上層ラインパターンの終端部から前記下層優先方向に延びる上層拡張領域のパターンを設計する手順
とを自動設計装置に実行させるための設計プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自動設計方法、自動設計装置、レチクルセット、半導体集積回路及び設計プログラムに関し、特に多層メタル配線の終端部におけるビアホールの構造に係る。
【背景技術】
【０００２】
近年、半導体集積回路の構造の微細化に伴い、素子間を接続するメタル配線の配線形状を、設計通りに形成することが困難になってきている。例えば、多層配線層の内の一層におけるメタル配線の終端部が規定の形状より短く形成され、フォトリソグラフィ工程におけるマスク合わせずれ等により、上下の配線層のメタル配線同士を接続するビアホールの位置までメタル配線が達しない現象（ショートニング）が起き、接続不良を生じる場合がある。また、半導体集積回路の微細化によって、ビアプラグがビアホールに埋め込まれず接触不良が発生し易くなっており、更に接続不良の要因となっている。
【０００３】
これに対して、各層のメタル配線のビアホールが接続する位置の前後左右に拡張領域を設けることで、ショートニングが起こった際でもビアホールの位置にメタル配線が達するようにして接続不良になるのを防ぐ方法が提案されている（例えば、特許文献１参照。）。
【特許文献１】特開２００１−２８４４５５号公報（第４頁、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、自動配線においては各配線層に配線格子（グリッド）を設定してこのグリッドを基準にメタル配線を設計するので、拡張領域が各メタル配線の両隣のグリッドを占有してしまい、配線効率が悪くなる。特に、メタル配線の終端に２本以上のビアプラグを形成した場合は、２本以上のビアプラグを含む大面積の拡張領域を設ける必要があるので、更にメタル配線の両隣のグリッドを占有してしまい、配線効率が悪くなる。
【０００５】
上記した従来技術の問題点を鑑み、本発明の目的は、拡張領域に複数のビアプラグを形成しつつ配線に隣接する配線グリッドを使用可能にする自動設計方法、自動設計装置、レチクルセット、半導体集積回路及び設計プログラムを提供することにある。
【課題を解決するための手段】
【０００６】
上記の目的を達するために、本発明の第１の特徴は、（イ）一定方向に平行に伸延する複数の線群と、その複数の線群に交わる他の方向に平行に伸延する複数の線群からなるグリッドを基準とし、特定の配線層の優先方向を下層優先方向として決定するステップと、（ロ）特定の配線層に下層優先方向に延びる下層ラインパターンを設計するステップと、（ハ）下層優先方向に測った寸法が下層ラインパターンの線幅よりも広くなるように、下層ラインパターンの終端部から下層優先方向と異なるグリッドの方向に延びる下層拡張領域のパターンを設計するステップと、（ニ）下層拡張領域が延びる方向においてグリッドの交点に複数のビアホールのパターンを配置するステップと、（ホ）複数のビアホールのパターンが配置された位置を終端部として、特定の配線層の上層配線層において、下層拡張領域が延びる方向に延びる上層ラインパターンを設計するステップとを含む自動配線設計方法であることを要旨とする。
【０００７】
本発明の第２の特徴は、（イ）一定方向に平行に伸延する複数の線群と、その複数の線群に交わる他の方向に平行に伸延する複数の線群からなるグリッドを基準とし、特定の配線層の優先方向を下層優先方向として決定するステップと、（ロ）特定の配線層に下層優先方向に延びる下層ラインパターンを設計するステップと、（ハ）下層ラインパターンの終端部に複数のビアホールのパターンを下層優先方向に沿ってグリッドの交点に配置するステップと、（ニ）特定の配線層の上層配線層において、グリッドを基準とし下層優先方向と異なる方向を上層優先方向として決定するステップと、（ホ）上層配線層に上層配線方向に延びる上層ラインパターンを設計するステップと、（ヘ）複数のビアホールのパターンが配置されるように、上層ラインパターンが延びる方向に測った寸法が上層ラインパターンの線幅よりも広くなるように、上層ラインパターンの終端部から下層優先方向に延びる上層拡張領域のパターンを設計するステップとを含む自動配線設計方法であることを要旨とする。
【０００８】
本発明の第３の特徴は、（イ）一定方向に平行に伸延する複数の線群と、その複数の線群に交わる他の方向に平行に伸延する複数の線群からなるグリッドを基準とし、特定の配線層の優先方向を下層優先方向として決定する配線条件設定部と、（ロ）特定の配線層に下層優先方向に延びる下層ラインパターンを設計する下層配線設計部と、（ハ）下層優先方向に測った寸法が下層ラインパターンの線幅よりも広くなるように、下層ラインパターンの終端部から下層優先方向と異なるグリッドの方向に延びる下層拡張領域のパターンを設計する下層拡張領域設計部と、（ニ）下層拡張領域が延びる方向においてグリッドの交点に複数のビアホールのパターンを配置するビアホール設計部と、（ホ）複数のビアホールのパターンが配置された位置を終端部として、特定の配線層の上層配線層において、下層拡張領域が延びる方向に延びる上層ラインパターンを設計する上層配線設計部とを有する自動配線設計装置であることを要旨とする。
【０００９】
本発明の第４の特徴は、（イ）下層優先方向に延びる遮光膜からなる下層ラインパターン、下層優先方向に測った寸法が下層ラインパターンの線幅より広くなるように、下層ラインパターンの終端部から下層優先方向と異なる方向に延びる遮光膜からなる下層拡張パターンを備えた第１のレチクルと、（ロ）その第１のレチクルの投影像にマスク合わせされるレチクルであって、下層拡張パターンの投影像の領域内に合わせられる複数の開口パターンを有する遮光膜を備えた第２のレチクルと、（ハ）第１及び第２のレチクルの投影像にマスク合わせされるレチクルであって、複数の開口パターンの投影像の位置を終端部の領域に含み、下層拡張パターンが延びる方向に延びる遮光膜からなる上層ラインパターンを備えた第３のレチクルとを備えるレチクルセットであることを要旨とする。
【００１０】
本発明の第５の特徴は、（イ）下層優先方向に延びる遮光膜からなる下層ラインパターンを備えた第１のレチクルと、（ロ）その第１のレチクルの投影像にマスク合わせされるレチクルであって、下層ラインパターンの投影像の終端部の領域に合わせられる複数の開口パターンを有する遮光膜を備えた第２のレチクルと、（ハ）第１及び第２のレチクルの投影像にマスク合わせされるレチクルであって、下層優先方向と異なる上層優先方向に延びる遮光膜からなる上層ラインパターン、複数の開口パターンの投影像の位置を領域内に含み、上層優先方向に測った寸法が上層ラインパターンの線幅より広くなるように、上層ラインパターンの終端部から下層優先方向に延びる遮光膜からなる上層拡張パターンを備えた第３のレチクルとを備えるレチクルセットであることを要旨とする。
【００１１】
本発明の第６の特徴は、（イ）下層優先方向に延びる導電膜からなる下層ラインパターン、下層優先方向に測った寸法が下層ラインパターンの線幅よりも広くなるように、下層ラインパターンの終端部から下層優先方向と異なる方向に延びる導電膜からなる下層拡張領域を有する下層配線層と、（ロ）その下層配線層上に配置される層間絶縁膜と、（ハ）その層間絶縁膜中に形成された複数のビアホールを埋め込み、下層拡張領域が延びる方向に配列された下層拡張領域に底部を接続する導体からなる複数のビアプラグと、（ニ）層間絶縁膜上に配置され、複数のビアプラグの頂部に接続される位置を終端部として、下層拡張領域が延びる方向に延びる導電膜からなる上層ラインパターンを有する上層配線層とを備える半導体集積回路であることを要旨とする。
【００１２】
本発明の第７の特徴は、（イ）下層優先方向に延びる導電膜からなる下層ラインパターンを有する下層配線層と、（ロ）その下層配線層上に配置される層間絶縁膜と、（ハ）その層間絶縁膜中に形成された複数のビアホールを埋め込み、下層優先方向に配列された下層ラインパターンの終端部に底部を接続する導体からなる複数のビアプラグと、（ニ）層間絶縁膜上に配置され、下層優先方向と異なる上層優先方向に延びる導電膜からなる上層ラインパターン、複数のビアプラグの頂部が接続されるように、上層優先方向に測った寸法が上層ラインパターンの線幅よりも広くなるように、上層ラインパターンの終端部から下層優先方向に延びる導電膜からなる上層拡張領域を有する上層配線層とを備える半導体集積回路であることを要旨とする。
【００１３】
本発明の第８の特徴は、（イ）一定方向に平行に伸延する複数の線群と、その複数の線群に交わる他の方向に平行に伸延する複数の線群からなるグリッドを基準とし、特定の配線層の優先方向を下層優先方向として決定する手順と、（ロ）特定の配線層に下層優先方向に延びる下層ラインパターンを設計する手順と、（ハ）下層優先方向に測った寸法がビアホールの幅よりも広くなるように、下層ラインパターンの終端部から下層優先方向と異なるグリッドの方向に延びる下層拡張領域のパターンを設計する手順と、（ニ）下層拡張領域が延びる方向においてグリッドの交点に複数のビアホールのパターンを配置する手順と、（ホ）複数のビアホールのパターンが配置された位置を終端部として、特定の配線層の上層配線層において、下層拡張領域が延びる方向に延びる上層ラインパターンを設計する手順とを自動配線設計装置に実行させるための設計プログラムであることを要旨とする。
【００１４】
本発明の第９の特徴は、（イ）一定方向に平行に伸延する複数の線群と、その複数の線群に交わる他の方向に平行に伸延する複数の線群からなるグリッドを基準とし、特定の配線層の優先方向を下層優先方向として決定する手順と、（ロ）特定の配線層に下層優先方向に延びる下層ラインパターンを設計する手順と、（ハ）下層ラインパターンの終端部に複数のビアホールのパターンを下層優先方向に沿ってグリッドの交点に配置する手順と、（ニ）特定の配線層の上層配線層において、グリッドを基準とし下層優先方向と異なる方向を上層優先方向として決定する手順と、（ホ）上層配線層に上層配線方向に延びる上層ラインパターンを設計する手順と、（ヘ）複数のビアホールのパターンが配置されるように、上層ラインパターンが延びる方向に測った寸法がビアホールの幅よりも広くなるように、上層ラインパターンの終端部から下層優先方向に延びる上層拡張領域のパターンを設計する手順とを自動配線設計装置に実行させるための設計プログラムであることを要旨とする。
【発明の効果】
【００１５】
本発明に係る自動設計方法、自動設計装置、レチクルセット、半導体集積回路及び設計プログラムによれば、拡張領域に複数のビアプラグを形成しつつ配線に隣接する配線グリッドが使用可能になる。
【発明を実施するための最良の形態】
【００１６】
次に、図面を参照して、本発明の第１〜第３の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１７】
また、以下に示す第１〜第３の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１８】
（第１の実施の形態）
〈自動設計装置〉
本発明の第１の実施の形態に係る自動設計装置１は、図１（ａ）に示すように、中央処理制御装置（ＣＰＵ）２と、データ記憶装置３と、入力装置１１と、出力装置１２と、主記憶装置１３とを備える。
【００１９】
ＣＰＵ２は、図２（ａ）及び図２（ｂ）に示すように、一定方向に平行に伸延する複数の線群Ｘp-1、Ｘp、Ｘp+1、・・・・・と、その複数の線群Ｘp-1、Ｘp、Ｘp+1、・・・・・に直交する方向に平行に伸延する複数の線群Ｙq-1、Ｙq、Ｙq+1、・・・・・からなるグリッドを基礎として、自動設計装置１の処理を実行する（ｐ、ｑは整数。）。このため、ＣＰＵ２は、特定の配線層の配線条件を設定する配線条件設定部４と、第１層の配線層を設計する第１層配線設計部５と、第２層の配線層を設計する第２層配線設計部６と、・・・・・、下層（ｋ層）の配線層を設計する下層（ｋ層）配線設計部７と、上層（ｋ＋１層）の配線層を設計する上層（ｋ＋１層）配線設計部８と、・・・・・とを備える（ｋは整数。）。配線条件設定部４は、下層（ｋ層）配線情報に基づいて、グリッドを構成する線群Ｘp-1、Ｘp、Ｘp+1、・・・・・及び線群Ｙq-1、Ｙq、Ｙq+1、・・・・・を基準とし、下層（ｋ層）の配線層の優先方向を下層（ｋ層）優先方向として決定する（ｋは整数。）。
【００２０】
さらに、下層（ｋ層）配線設計部７は、図１（ｂ）に示すように、下層（ｋ層）配線設定部２１ａと、下層（ｋ層）拡張領域設定部２１ｂと、ビアホール設定部２１ｃとを備える。下層（ｋ層）配線設定部２１ａは、図２（ａ）に示すように、て、下層（ｋ層）の配線層に下層（ｋ層）優先方向に延びる第１の下層（ｋ層）ラインパターン４０i-1、第２の下層（ｋ層）ラインパターン４０i及び第３の下層（ｋ層）ラインパターン４０i+1を設計する（ｉは整数。）。
【００２１】
下層（ｋ層）拡張領域設定部２１ｂは、下層（ｋ層）優先方向に測った寸法Ｗ２が第２の下層（ｋ層）ラインパターン４０iの線幅Ｗ１よりも広くなるように、第２の下層（ｋ層）ラインパターン４０iの終端部から下層（ｋ層）優先方向と直交する方向に延びる下層（ｋ層）拡張領域４２のパターンを設計する。
【００２２】
ビアホール設定部２１ｃは、下層（ｋ層）拡張領域４２の延びる方向において線群Ｘp、Ｘp+1と線群Ｙqの交点に複数のビアホール４１ａ、４１ｂのパターンを配置する。この複数のビアホール４１ａ、４１ｂのパターンは、下層（ｋ層）拡張領域４２の下層（ｋ層）優先方向に余裕Ｒ１を残して配置される。  上層（ｋ＋１層）配線設計部７は、図２（ｂ）に示すように、上層（ｋ＋１層）の配線層において、下層（ｋ層）拡張領域４２が延びる方向に延びる第１の上層（ｋ＋１層）ラインパターン６０j-1、第２の上層（ｋ＋１層）ラインパターン６０j及び第３の上層（ｋ＋１層）ラインパターン６０j+1を設計する（ｊは整数。）。そして、第２の上層（ｋ＋１層）ラインパターン６０jは、複数のビアホール４１ａ、４１ｂのパターンが配置された位置を終端部の余裕Ｒ２を残した線群Ｘp、Ｘp+1と線群Ｙqの交点とする。
【００２３】
ビアホール４１ａ、４１ｂは、図２（ａ）及び図２（ｂ）に示すように、第２の下層（ｋ層）ラインパターン４０iの線幅Ｗ１及び第２の上層（ｋ＋１層）ラインパターン６０jの線幅Ｗ３をビアホール４１ａ、４１ｂの幅Ｗ１、Ｗ３とした四角形である。なお、第１の実施の形態では、線幅Ｗ１及び線幅Ｗ３は同じ長さである。
【００２４】
図１（ａ）に示すデータ記憶装置３は、第１層配線情報、第２層配線情報、・・・・・、下層（ｋ層）配線情報及び上層（ｋ＋１層）配線情報、・・・・・等の各層の配線情報を格納する。このため、データ記憶装置３は、第１層配線情報を格納する第１層配線情報格納部３１、第２層配線情報を格納する第２層配線情報格納部３２、下層（ｋ層）配線情報を格納する下層（ｋ層）配線情報格納部３３及び上層（ｋ＋１層）配線情報を格納する上層（ｋ＋１層）配線情報格納部３４等の各種格納部を有する。
【００２５】
なお、ＣＰＵ２は、図示を省略した入出力制御手段を更に備える。入出力制御手段は、入力装置１１、出力装置１２、主記憶装置１３、配線条件設定部４、第１層配線設計部５、第２層配線設計部６、下層（ｋ層）配線設計部７及び上層（ｋ＋１層）配線設計部８等の動作やこれらに対する信号等の入出力を制御する。
【００２６】
入力装置１１は、キーボード及びマウス等により構成される。出力装置１２は、液晶ディスプレイ又はＣＲＴディスプレイ等の表示装置及び印刷装置等により構成される。主記憶装置１３は、ＲＯＭ及びＲＡＭが組み込まれている。ＲＯＭは、ＣＰＵ２において実行されるプログラムを格納しているプログラム記憶装置等として機能する。ＲＡＭは、ＣＰＵ２おけるプログラム実行処理中に利用されるデータ等を一時的に格納したり、作業領域として利用される一時的なデータメモリ等として機能する。
【００２７】
〈自動設計方法〉
次に、図３のフローチャートを参照して、第１の実施の形態に係る自動設計方法を説明する。
【００２８】
（イ）先ず、ステップＳ１１０において、図１（ａ）に示すデータ記憶装置３の下層（ｋ層）配線情報格納部３３及び上層（ｋ＋１層）配線情報格納部３４からそれぞれ下層（ｋ層）配線情報及び上層（ｋ＋１層）配線情報を読み出す。
【００２９】
（ロ）次に、ステップＳ１２０において、下層（ｋ層）配線情報に基づいて、グリッドを構成する線群Ｘp-1、Ｘp、Ｘp+1、・・・・・及び線群Ｙq-1、Ｙq、Ｙq+1、・・・・・を基準とし、下層（ｋ層）の配線層の優先方向を下層（ｋ層）優先方向として決定する。
【００３０】
（ハ）次に、ステップＳ１３０において、図２（ａ）に示すように、下層（ｋ層）の配線層に下層（ｋ層）優先方向に延びる第１の下層（ｋ層）ラインパターン４０i-1、第２の下層（ｋ層）ラインパターン４０i及び第３の下層（ｋ層）ラインパターン４０i+1を設計する。
【００３１】
（ニ）次に、ステップＳ１４０において、下層（ｋ層）優先方向に測った寸法Ｗ２が第２の下層（ｋ層）ラインパターン４０iの線幅Ｗ１よりも広くなるように、第２の下層（ｋ層）ラインパターン４０iの終端部から下層（ｋ層）優先方向と直交する方向に延びる下層（ｋ層）拡張領域４２のパターンを設計する。
【００３２】
（ホ）次に、ステップＳ１５０において、下層（ｋ層）拡張領域４２の延びる方向において線群Ｘp、Ｘp+1と線群Ｙqの交点に複数のビアホール４１ａ、４１ｂのパターンを配置する。この複数のビアホール４１ａ、４１ｂのパターンは、下層（ｋ層）拡張領域４２の下層（ｋ層）優先方向に余裕Ｒ１を残して配置される。
【００３３】
（ヘ）次に、ステップＳ１６０において、図２（ｂ）に示すように、上層（ｋ＋１層）の配線層において、下層（ｋ層）拡張領域４２が延びる方向に延びる第１の上層（ｋ＋１層）ラインパターン６０j-1、第２の上層（ｋ＋１層）ラインパターン６０j及び第３の上層（ｋ＋１層）ラインパターン６０j+1を設計する。そして、第２の上層（ｋ＋１層）ラインパターン６０jは、複数のビアホール４１ａ、４１ｂのパターンが配置された位置を終端部の余裕Ｒ２を残した線群Ｘp、Ｘp+1と線群Ｙqの交点とする。
【００３４】
このように、第１の実施の形態に係る自動設計方法によれば、図２（ａ）に示す第２の下層（ｋ層）ラインパターン４０iは終端部に下層（ｋ層）拡張領域４２を有するが、ビアホール４１ａ、４１ｂが下層（ｋ層）拡張領域４２の下層（ｋ層）優先方向にのみ余裕Ｒ１を残して配置される。また、図２（ｂ）に示す第２の上層（ｋ＋１層）ラインパターン６０jは、終端部に拡張領域を有していない。このため、第２の下層（ｋ層）ラインパターン４０iの隣の線群Ｘp+1のみ占有するが、第２の下層（ｋ層）ラインパターン４０iの両隣の線群Ｘp-1、Ｘp+2及び第２の上層（ｋ＋１層）ラインパターン６０jの両隣の線群Ｙq-1、Ｙq+1を拡張領域によって占有しない多層の配線構造を設計できる。
【００３５】
〈レチクルセット〉
次に、第１の実施の形態に係る自動設計方法によるレイアウトに基づいて製造したレチクルセットを示す。図２（ａ）及び図２（ｂ）に示すようなレイアウトの配線構造を作成するためには、自動設計方法によって配線が設計されたマスクパターンの設計データを縮小投影露光装置（ステッパ）によってレチクルのパターンを描画すればよい。レチクルのパターンは石英ガラス等のレチクル基板（マスク基板）上にクロム（Ｃｒ）等の遮光膜のパターンとして形成される。レチクルセットは、図５に示す半導体集積回路１００の構造又は製造工程に対応して複数枚のレチクルから作成される。図４（ａ）〜図４（ｃ）は、レチクルセットの一部となる第１のレチクル１１１、第２のレチクル１１２及び第３のレチクル１１３の３枚分を例示している。第２のレチクル１１２は、第１のレチクル１１１の投影像にマスク合わせされる。また、第３のレチクル１１３は、第１のレチクル１１１及び第２のレチクル１１２の投影像にマスク合わせされる。
【００３６】
図４（ａ）は、第１のレチクル１１１の一部を示し、第１のレチクル基板１１６上に、下層優先方向に延びる遮光膜からなる第１の下層ラインパターン１２１i-1、第２の下層ラインパターン１２１i及び第３の下層ラインパターン１２１i+1が形成されている箇所（領域）を示している。この箇所では更に、下層優先方向に測った寸法Ｗ２２が第２の下層ラインパターン１２１iの線幅Ｗ２１より広くなるように、第２の下層ラインパターン１２１iの終端部から下層優先方向と直交する方向に延びる下層拡張パターン１３１が形成されている。
【００３７】
第１の下層ラインパターン１２１i-1、第２の下層ラインパターン１２１i及び第３の下層ラインパターン１２１i+1に対応する箇所（領域）の第２のレチクル１１２には、図４（ｂ）に示すように、第２のレチクル基板１１７上に、開口パターン１２２ａ、１２２ｂを有する遮光膜が形成されている。この開口パターン１２２ａ、１２２ｂは、図４（ａ）に示す下層拡張パターン１３１の投影像の領域内に下層優先方向に余裕Ｒ１を残して合わせられる。
【００３８】
第１の下層ラインパターン１２１i-1、第２の下層ラインパターン１２１i及び第３の下層ラインパターン１２１i+1に対応する箇所（領域）の第３のレチクル１１３には、図４（ｃ）に示すように、第３のレチクル基板１１８上に、下層拡張パターン１３１が延びる方向に延びる遮光膜からなる第１の上層ラインパターン１２３j-1、第２の上層ラインパターン１２３j及び第３の上層ラインパターン１２３j+1が形成されている。そして、第２の上層ラインパターン１２３jは、開口パターン１２２ａ、１２２ｂの投影像の位置を終端部の領域に含む。なお、第１のレチクル１１１、第２のレチクル１１２及び第３のレチクル１１３の使用時に異物が乗り、露光時にパターン欠損となるのを防ぐため、ペリクル等の保護膜を遮光膜上に形成してもよい。
【００３９】
このように、第１のレチクル１１１を第２のレチクル１１２に合わせると、開口パターン１２２ａ、１２２ｂと合わせられる位置が下層拡張パターン１３１の下層優先方向にのみ余裕Ｒ１を残した位置にある。また、第２のレチクル１１２は、第２の上層ラインパターン１２３jの終端部に拡張パターンを有していない。このため、第１の実施の形態に係るレチクルセットを用いれば、接続不良及び配線効率の低下を防ぐ多層の配線構造を持った半導体集積回路を製造できる。
【００４０】
〈半導体集積回路〉
次に、第１の実施の形態に係る自動設計方法によるレイアウトに基づいて製造したレチクルセットを用いて製造される半導体集積回路を示す。半導体集積回路１００は、図５に示すように、半導体基板１０１と、その半導体基板１０１上に配置される第１の層間絶縁膜１０２と、その第１の層間絶縁膜１０２上に配置される下層配線層４０と、その下層配線層４０及び第１の層間絶縁膜１０２上に配置される第２の層間絶縁膜１０３と、下層配線層４０上に配置される複数のビアプラグ５０ａ、５０ｂと、第２の層間絶縁膜１０３上に配置される上層配線層６０とを備える。
【００４１】
下層配線層４０は、図２（ａ）に示すように、下層優先方向に延びる導電膜からなる下層ラインパターン（第２の下層ラインパターン）４０iを有する。さらに、下層配線層４０は、下層優先方向に測った寸法Ｗ２が下層ラインパターン４０iの線幅Ｗ１よりも広くなるように、下層ラインパターン４０iの終端部から下層優先方向と直交する方向に延びる下層拡張領域４２を有する。第２の層間絶縁膜１０３中には、下層拡張領域４２の表面の一部を露出するように複数のビアホール４１ａ、４１ｂが形成されている。この複数のビアホール４１ａ、４１ｂは、図２（ａ）に示すように、下層拡張領域４２の下層優先方向に余裕Ｒ１を残した位置に配置されている。複数のビアプラグ５０ａ、５０ｂは、図５に示すように、複数のビアホール４１ａ、４１ｂを埋め込んだ導体であり、下層拡張領域４２の延びる方向において線群Ｘp、Ｘp+1と線群Ｙqの交点に底部を接続する。上層配線層６０は、図２（ｂ）に示すように、ビアプラグ５０ａ、５０ｂの頂部に接続される位置を終端部に余裕Ｒ２を残した線群Ｘp、Ｘp+1と線群Ｙqの交点とし、下層拡張領域４２の延びる方向に延びる上層ラインパターン６０jを有する。
【００４２】
さらに、半導体集積回路１００は、上層配線層６０及び第２の層間絶縁膜１０３上に配置される第３の層間絶縁膜１０４とを備える。また、半導体集積回路１００は、多層配線構造であって、第１及び第２の層間絶縁膜と称するのは説明の便宜である。実際には下層配線層４０がｋ層の配線層であれば、第１の層間絶縁膜１０２の下に更に（ｋ−１）層又はそれ以上の層間絶縁膜があっても構わず、第３の層間絶縁膜１０４上に更に層間絶縁膜があっても構わない。
【００４３】
このように、下層配線層４０は、下層ラインパターン４０iの終端部に下層拡張領域４２を有するが、複数のビアプラグ５０ａ、５０ｂが接続される位置は下層拡張領域４２の下層優先方向にのみ余裕Ｒ１を残した位置にある。また、上層配線層６０は、上層ラインパターン６０jの終端部に拡張領域を有していない。このため、第１の実施の形態に係る半導体集積回路１００によれば、接続不良及び配線効率の低下を防ぐことができる。
【００４４】
次に、図６の工程図に従って、ＣＭＯＳ構造の半導体集積回路を例に、第１の実施の形態に係る半導体集積回路１００の製造方法を説明する。なお、以下に述べる半導体集積回路１００の製造方法は一例であり、これ以外の種々の製造方法により、実現可能であることは勿論である。
【００４５】
（イ）先ず、半導体基板１０１としてｎ型シリコンウエハを用意する。この半導体基板１０１の主表面に熱酸化膜（ＳiＯ2）を形成後、フォトレジスト膜を塗布し、これをフォトリソグラフィ技術によりパターニングしてｐウェル形成領域を開口する。次に、ｐウェル形成領域に熱酸化膜を通してボロン（Ｂ）をイオン注入する。次に、イオン注入マスクとして用いたフォトレジスト膜を除去し、所定の清浄化工程を終えてから、約１２００℃でイオン注入されたボロンを熱拡散してｐウェルを形成する。
【００４６】
（ロ）次に、半導体基板１０１の主表面の熱酸化膜をすべて除去（剥離）してから、再び膜厚１００ｎｍ程度の熱酸化膜（ＳiＯ2膜）を半導体基板１０１の主表面に形成する。その後、化学気相成長（ＣＶＤ）法を用いて窒化膜（Ｓi3Ｎ4膜）を成長させる。この窒化膜の上にフォトリソグラフィ技術と反応性イオンエッチング（ＲＩＥ）等の異方性エッチングにより、素子分離形成領域の窒化膜を除去する。さらに、引き続き半導体基板１０１の主表面の一部をエッチングし、素子分離溝を形成する。この工程により素子形成領域と素子分離領域が区画される。この時点で素子形成領域は窒化膜によって被覆されている。その後、窒化膜のパターニングに用いた、フォトレジスト膜を除去する。この素子分離溝の底部に、反転層防止不純物をチャネルストップイオン注入する。さらに、素子分離溝にＣＶＤ法で酸化膜（ＳiＯ2膜）を堆積する。この後、窒化膜をストッパとして化学的機械研磨（ＣＭＰ）法により、半導体基板１０１の主表面を平坦化し、シャロートレンチアイソレーション（ＳＴＩ）構造を形成する。
【００４７】
（ハ）次に、窒化膜を除去してから素子形成領域にダミー酸化膜を形成する。次に、ゲートしきい値電圧制御（Ｖｔｈ制御）イオン注入を行う。この際、フォトリソグラフィ技術により、フォトレジスト膜で被覆してからｐＭＯＳのゲートしきい値電圧制御用の不純物、ｎＭＯＳのゲートしきい値電圧制御用の不純物を、それぞれ選択的にイオン注入する。その後、Ｖｔｈ制御イオン注入イオン注入時の保護膜として使用されたダミー酸化膜を剥離し、熱酸化を行ってゲート酸化膜を形成する。次に、ＣＶＤ炉を用い、ゲート酸化膜（第１の薄膜）の上部に、ポリシリコン膜を成膜する。
【００４８】
（ニ）次に、フォトリソグラフィ技術とＲＩＥ等の異方性エッチングにより、ゲート電極及びポリシリコン配線を形成する。その後、フォトレジスト膜を除去する。次に、フォトリソグラフィ技術を用いて、ｐウェルとその上のゲート電極などの上を、新たなフォトレジスト膜で被覆する。そして、ポリシリコンゲート電極をマスクとして、自己整合的に、ボロン（Ｂ）をイオン注入する。この時、ポリシリコンゲート電極にもボロン（Ｂ）がイオン注入される。ついでフォトレジスト膜を除去してから、フォトリソグラフィ技術を用いて、ｐウェル以外の領域上に他のフォトレジスト膜を被覆する。そして、ポリシリコンゲート電極をマスクとして、自己整合的に、砒素（Ａｓ）をイオン注入する。この時、ポリシリコンゲート電極にも砒素（Ａｓ）がイオン注入される。その後、フォトレジスト膜を除去する。次に、半導体基板１０１を加熱処理し、不純物が拡散し、p型ソース／ドレイン領域及びｐウェルにｎ型ソース／ドレイン領域が形成される。この時、ポリシリコンゲート電極に注入されたボロン（Ｂ）及び砒素（Ａｓ）も活性化されるので、ｐＭＯＳＦＥＴ側及びｎＭＯＳＦＥＴ側の両方のポリシリコンゲート電極が低抵抗化する。
【００４９】
（ホ）次に、下層配線層４０とゲート電極とを絶縁するため、ゲート電極上に第１の層間絶縁膜１０２をＣＶＤ法等により堆積する。この第１の層間絶縁膜１０２は、例えば、ＣＶＤ法により堆積した酸化膜（ＣＶＤ−ＳiＯ2）と、この酸化膜の上に、ＣＶＤ法等により堆積したＰＳＧ膜又はＢＰＳＧ膜の２層構造から構成される複合膜等が使用可能である。ＣＶＤ法等で堆積後、熱処理することにより、この複合膜の上層のＢＰＳＧ膜は、ＣＭＰ法等により、第１の層間絶縁膜１０２の表面を平坦化する。
【００５０】
（ヘ）次に、図６（ａ）に示すように、第１の層間絶縁膜１０２上に第１のレジスト７１を塗布する。そして、この第１のレジスト７１上をフォトグラフィ技術により露光し、図４（ａ）に示す第１のレチクル１１１のパターンを１／４〜１／５で縮小投影し、転写する。次に、図６（ｂ）に示すように、パターニングされた第１のレジスト７１をエッチングマスクとして、ＲＩＥ等の異方性エッチングにより第１の層間絶縁膜１０２の一部を所定の深さまで第１のダマシン溝８１を形成する。
【００５１】
（ト）次に、第１のレジスト７１を除去後、図６（ｃ）に示すように、第１のダマシン溝８１に鍍金等の手法により第１の導電膜を充填し、ＣＭＰ法により平坦にし、下層配線層４０を形成する。第１の導電膜は、例えば銅（Ｃｕ）である。次に、下層配線層４０と上層配線層６０とを絶縁するため、図６（ｄ）に示すように、下層配線層４０上に第２の層間絶縁膜１０３をＣＶＤ法等により堆積する。次に、図６（ｅ）に示すように、第２の層間絶縁膜１０３上に第２のレジスト７２を塗布する。
【００５２】
（ニ）第２のレジスト７２を塗布した後、第２のレジスト７２上をフォトグラフィ技術により露光し、図４（ｂ）に示す第２のレチクル１１２のパターンを転写（縮小投影）する。次に、図６（ｆ）に示すように、パターニングされた第２のレジスト７２をエッチングマスクして、ＲＩＥ等の異方性エッチングにより、第２の層間絶縁膜１０３を貫通して下層配線層４０に到達するビアホール４１ａ、４１ｂを開口する。次に、第２のレジスト７２除去した後、図６（ｇ）に示すように、更に第３のレジスト７３を塗布する。そして、第３のレジスト７３上をフォトグラフィ技術を用いて露光し、第３のレチクル１１３のパターンを転写（縮小投影）する。次に、図６（ｈ）に示すように、第３のレジスト７３のパターンをエッチングマスクして、ＲＩＥ等の異方性エッチングにより、第２の層間絶縁膜１０３の一部に所定の深さまで第２のダマシン溝８２を形成する。
【００５３】
（ホ）次に、図６（ｉ）に示すように、ビアホール４１ａ、４１ｂ及び第２のダマシン溝８２に鍍金等の手法により第２の導電膜を充填し、ＣＭＰ法により平坦にし、ビアプラグ５０ａ、５０ｂ及び上層配線層６０をそれぞれ形成する。第２の導電膜は、銅（Ｃｕ）である。その後、上層配線層６０上に図５に示す第３の層間絶縁膜１０４をＣＶＤ法等により堆積し、第２の層間絶縁膜１０３と同様に多層配線を形成する。以後同様に、第４の層間絶縁膜、第５の層間絶縁膜、・・・・・と必要な多層配線を形成することにより、第１の実施の形態に係る半導体集積回路１００が完成する。最上層には、機械的損傷防止と、水分や不純物の浸入の防止を目的とした膜厚１μｍ程度のパッシベーション膜が最上配線層の上にＣＶＤ法等により積層される。パッシベーション膜にはＰＳＧ膜や窒化膜などが利用される。
【００５４】
以上の工程により、図５に示す接続不良及び配線効率の低下を防ぐことができる半導体集積回路１００を製造できる。
【００５５】
なお、第２のレジスト７２を塗布した後、第２のレジスト７２上をフォトグラフィ技術により露光し、先に図４（ｃ）に示す第３のレチクル１１３のパターンを転写するような順序でもよい。先に第３のレチクル１１３のパターンを転写した場合、その後、第２のレジスト７２のパターンをエッチングマスクして、ＲＩＥ等の異方性エッチングにより、第２の層間絶縁膜１０３の一部に所定の深さまで第２のダマシン溝８２を形成する。次に、第２のレジスト７２除去した後、更に第３のレジスト７３を塗布する。そして、第３のレジスト７３上をフォトグラフィ技術により露光し、図４（ｂ）に示す第２のレチクル１１２のパターンを転写する。次に、パターニングされた第３のレジスト７３をエッチングマスクして、ＲＩＥ等の異方性エッチングにより、第２の層間絶縁膜１０３を貫通して下層配線層４０に到達するビアホール４１ａ、４１ｂを開口するような順序でもよい。
【００５６】
さらに、上記の製造方法は一例であり、ＳＴＩ構造を形成してからｐウェルを形成するような順序でもよい。
【００５７】
〈変形例〉
第１の実施の形態の変形例に係る自動設計装置１として、下層（ｋ層）配線設計部７が下層（ｋ層）ラインパターンの終端部に下層拡張領域のパターンを設計する代わりに、上層（ｋ＋１層）配線設計部８が上層（ｋ＋１層）ラインパターンの終端部に上層拡張領域のパターンを設計してもよい。すなわち、下層（ｋ層）配線設計部７は、図７（ａ）に示すように、下層（ｋ層）配線設定部２２ａと、ビアホール設定部２２ｂとを備える。さらに、上層（ｋ＋１層）配線設計部８は、図７（ｂ）に示すように、上層（ｋ＋１層）配線設定部２３ａと、上層（ｋ＋１層）拡張領域設定部２３ｂとを備える。
【００５８】
下層（ｋ層）配線設定部２２ａは、図２（ｂ）に示すように、下層（ｋ層）の配線層に下層（ｋ層）優先方向に延びる第１の下層（ｋ層）ラインパターン１４０i-1、第２の下層（ｋ層）ラインパターン１４０i及び第３の下層（ｋ層）ラインパターン１４０i+1を設計する。ビアホール設定部２２ｂは、第２の下層（ｋ層）ラインパターン１４０iの終端部に余裕Ｒ２を残した位置に複数のビアホール４１ａ、４１ｂのパターンを下層（ｋ層）優先方向に沿って線群Ｘp、Ｘp+1と線群Ｙqの交点に配置する。
【００５９】
上層（ｋ＋１層）配線設定部２３ａは、図２（ａ）に示すように、上層（ｋ＋１層）の配線層に下層（ｋ層）優先方向と直交する方向に延びる第１の上層（ｋ＋１層）ラインパターン１６０j-1、第２の上層（ｋ＋１層）ラインパターン１６０j及び第３の上層（ｋ＋１層）ラインパターン１６０j+1を設計する。上層（ｋ＋１層）拡張領域設定部２３ｂは、複数のビアホール４１ａ、４１ｂのパターンが線群Ｘp、Ｘp+1と線群Ｙqの交点に配置されるように、第２の上層（ｋ＋１層）ラインパターン１６０jの延びる方向に測った寸法Ｗ２が第２の上層（ｋ＋１層）ラインパターン１６０jの線幅Ｗ１よりも広くなるように、第２の上層配線１６０jの終端部から下層（ｋ層）優先方向に延びる上層（ｋ＋１層）拡張領域１６２のパターンを設計する。
【００６０】
図７（ａ）に示す下層（ｋ層）配線設計部７及び図７（ｂ）に示す上層（ｋ＋１層）配線設計部８によれば、第２の上層（ｋ＋１層）ラインパターン１６０jの隣の線群Ｘp+1のみ占有するが、第２の上層（ｋ＋１層）ラインパターン１６０ｊの両隣の線群ドＸp-1、Ｘp+2及び第２の下層（ｋ層）ラインパターン１４０iの両隣の線群Ｙq-1、Ｙq+1を拡張領域によって占有しない多層の配線構造を設計できる。
【００６１】
（第２の実施の形態）
〈自動設計装置〉
本発明の第２の実施の形態に係る自動設計装置１は、図１（ａ）に示すように、ＣＰＵ２と、データ記憶装置３と、入力装置１１と、出力装置１２と、主記憶装置１３とを備える。ここでは、第１の実施の形態との相違点を中心に書き、他は、第１の実施の形態と実質的に同様であるので、重複した記載を省略する。
【００６２】
図１（ｂ）に示す下層（ｋ層）配線設定部２１ａは、図８（ａ）に示すように、下層（ｋ層）の配線層に下層（ｋ層）優先方向に延びる第１の下層（ｋ層）ラインパターン２４０i-1、第２の下層（ｋ層）ラインパターン２４０i及び第３の下層（ｋ層）ラインパターン２４０i+1を設計する。
【００６３】
下層（ｋ層）拡張領域設定部２１ｂは、下層（ｋ層）優先方向に測った寸法Ｗ５が第２の下層（ｋ層）ラインパターン２４０iの線幅Ｗ４よりも広くなるように、第２の下層（ｋ層）ラインパターン２４０iの終端部から下層（ｋ層）優先方向と斜めに交わる方向に延びる下層（ｋ層）拡張領域２４２のパターンを設計する。
【００６４】
ビアホール設定部２１ｃは、下層（ｋ層）拡張領域２４２の延びる方向において線群Ｘr、Ｘr+1と線群Ｙsの交点に複数のビアホール２４１ａ、２４１ｂのパターンを配置する（ｒ、ｓは整数。）。この複数のビアホール２４１ａ、２４１ｂのパターンは、下層（ｋ層）拡張領域２４２の下層（ｋ層）優先方向に余裕Ｒ３を残して配置される。
【００６５】
上層（ｋ＋１層）配線設計部７は、図８（ｂ）に示すように、上層（ｋ＋１層）の配線層において、下層（ｋ層）拡張領域２４２が延びる方向延びる第１の上層（ｋ＋１層）ラインパターン２６０j-1、第２の上層（ｋ＋１層）ラインパターン２６０j及び第３の上層（ｋ＋１層）ラインパターン２６０j+1を設計する。そして、第２の上層（ｋ＋１層）ラインパターン２６０jは、複数のビアホール２４１ａ、２４１ｂのパターンが配置された位置を終端部の余裕Ｒ４を残した位置とする。
【００６６】
〈自動設計方法〉
次に、図３のフローチャートを参照して、第２の実施の形態に係る自動設計方法を説明する。
【００６７】
（イ）先ず、ステップＳ１１０において、図１（ａ）に示すデータ記憶装置３の下層（ｋ層）配線情報格納部３３及び上層（ｋ＋１層）配線情報格納部３４からそれぞれ下層（ｋ層）配線情報及び上層（ｋ＋１層）配線情報を読み出す。
【００６８】
（ロ）次に、ステップＳ１２０において、下層（ｋ層）配線情報に基づいて、グリッドを構成する線群Ｘr-1、Ｘr、Ｘr+1、・・・・・及び線群Ｙs-1、Ｙs、Ｙs+1、・・・・・を基準とし、下層（ｋ層）の配線層の優先方向を下層（ｋ層）優先方向として決定する。
【００６９】
（ハ）次に、ステップＳ１３０において、図８（ａ）に示すように、下層（ｋ層）の配線層に下層（ｋ層）優先方向に延びる第１の下層（ｋ層）ラインパターン２４０i-1、第２の下層（ｋ層）ラインパターン２４０i及び第３の下層（ｋ層）ラインパターン２４０i+1を設計する。
【００７０】
（ニ）次に、ステップＳ１４０において、下層（ｋ層）優先方向に測った寸法Ｗ５が第２の下層（ｋ層）ラインパターン２４０iの線幅Ｗ４よりも広くなるように、第２の下層（ｋ層）ラインパターン２４０iの終端部から下層（ｋ層）優先方向と斜めに交わる方向に延びる下層（ｋ層）拡張領域２４２のパターンを設計する。
【００７１】
（ホ）次に、ステップＳ１５０において、下層（ｋ層）拡張領域２４２の延びる方向において線群Ｘr、Ｘr+1と線群Ｙsの交点に複数のビアホール２４１ａ、２４１ｂのパターンを配置する。
【００７２】
（ヘ）次に、ステップＳ１６０において、図８（ｂ）に示すように、上層（ｋ＋１層）の配線層において、下層（ｋ層）拡張領域２４２が延びる方向に延びる第１の上層（ｋ＋１層）ラインパターン２６０j-1、第２の上層（ｋ＋１層）ラインパターン２６０j及び第３の上層（ｋ＋１層）ラインパターン２６０j+1を設計する。そして、第２の上層（ｋ＋１層）ラインパターン２６０jは、複数のビアホール２４１ａ、２４１ｂのパターンが配置された位置を終端部の余裕Ｒ４を残した位置とする。
【００７３】
このように、第２の実施の形態に係る自動設計方法によれば、図８（ａ）に示す第２の下層（ｋ層）ラインパターン２４０iと図８（ｂ）に示す第２の上層（ｋ＋１層）ラインパターン２６０jとが互いに斜めに交わるように配線設計されていても、第２の下層（ｋ層）ラインパターン２４０iの隣の線群Ｘrのみ占有するが、第２の下層（ｋ層）ラインパターン２４０iの両隣の線群Ｘr-1、Ｘr+2及び第２の上層（ｋ＋１層）ラインパターン２６０jの両隣の線群Ｙs-1、Ｙs+1を拡張領域によって占有しない配線構造を設計できる。
【００７４】
〈レチクルの構成〉
次に、第２の実施の形態に係るレチクルセットを示す。図９（ａ）〜図９（ｃ）は、レチクルセットの一部となる第１のレチクル３１１、第２のレチクル３１２及び第３のレチクル３１３の３枚分を例示している。
【００７５】
第１のレチクル３１１には、図９（ａ）に示すように、第１のレチクル基板３１６上に、下層優先方向に延びる遮光膜からなる第１の下層ラインパターン３２１i-1、第２の下層ラインパターン３２１i及び第３の下層ラインパターン３２１i+1が形成されている。そして、下層優先方向に測った寸法Ｗ２５が第２の下層ラインパターン３２１iの線幅Ｗ２４より広くなるように、第２の下層ラインパターン３２１iの終端部から下層優先方向と斜めに交わる方向に延びる下層拡張パターン３３１が形成されている。
【００７６】
第２のレチクル３１２には、図９（ｂ）に示すように、第２のレチクル基板３１７上に、開口パターン３２２ａ、３２２ｂを有する遮光膜中が形成されている。この開口パターン３２２ａ、３２２ｂは、図９（ａ）に示す下層拡張パターン３３１の投影像の領域内に下層優先方向に余裕Ｒ３を残して合わせられる。
【００７７】
第３のレチクル３１３には、図９（ｃ）に示すように、第３のレチクル基板３１８上に、下層拡張パターン３３１が延びる方向に延びる遮光膜からなる第１の上層ラインパターン３２３j-1、第２の上層ラインパターン３２３j及び第３の上層ラインパターン３２３j+1が形成されている。そして、第２の上層ラインパターン３２３jは、開口パターン３２２ａ、３２２ｂの投影像の位置を終端部の領域に含む。
【００７８】
このように、第２の実施の形態に係るレチクルセットを用いれば、図９（ａ）に示す第２の下層ラインパターン３２１iと図９（ｂ）に示す第２の上層ラインパターン３２３jとが互いに斜めに交わるように形成されていても、接続不良及び配線効率の低下を防ぐ多層の配線構造を持った半導体集積回路を製造できる。
【００７９】
〈半導体集積回路〉
次に、第２の実施の形態に係る半導体集積回路を示す。半導体集積回路３００は、図５に示すように、半導体基板１０１と、その半導体基板１０１上に配置される第１の層間絶縁膜１０２と、その第１の層間絶縁膜１０２上に配置される下層配線層２４０と、その下層配線層２４０及び第１の層間絶縁膜１０２上に配置される第２の層間絶縁膜１０３と、下層配線層２４０上に配置される複数のビアプラグ２５０ａ及び２５０ｂと、第２の層間絶縁膜１０３上に配置される上層配線層２６０とを備える。
【００８０】
下層配線層２４０は、図８（ａ）に示すように、下層優先方向に延びる導電膜からなる下層ラインパターン（第２の下層ラインパターン）２４０iを有する。さらに、下層配線層２４０は、下層優先方向に測った寸法Ｗ５が下層ラインパターン２４０iの線幅Ｗ４よりも広くなるように、下層ラインパターン２４０iの終端部から下層優先方向と斜めに交わる方向に延びる下層拡張領域２４２を有する。複数のビアプラグ２５０ａ、２５０ｂは、図８（ａ）に示す下層拡張領域２４２の延びる方向において線群Ｘr、Ｘr+1と線群Ｙｓの交点に底部を接続する。上層配線層２６０は、図８（ｂ）に示すように、ビアプラグ２５０ａ、２５０ｂの頂部に接続される位置を終端部に余裕Ｒ４を残した位置とし、下層拡張領域２４２の延びる方向に延びる上層ラインパターン（第２の上層ラインパターン）２６０jを有する。
【００８１】
このように、第２の実施の形態に係る半導体集積回路３００によれば、図９（ａ）及び図９（ｂ）に示すように、下層配線層２４０の下層ラインパターン２４０iと上層配線層２６０の上層ラインパターン２６０jとが互いに斜めに交わっていても、接続不良及び配線効率の低下を防ぐことができる。
【００８２】
〈変形例〉
第２の実施の形態の変形例に係る自動設計装置１として、下層（ｋ層）配線設計部７が下層（ｋ層）ラインパターンの終端部に下層拡張領域のパターンを設計する代わりに、上層（ｋ＋１層）配線設計部８が上層（ｋ＋１層）ラインパターンの終端部に上層拡張領域のパターンを設計してもよい。
【００８３】
図７（ａ）に示す下層（ｋ層）配線設定部２２ａは、図１０（ａ）に示すように、下層（ｋ層）の配線層に下層（ｋ層）優先方向に延びる第１の下層（ｋ層）ラインパターン３４０i-1、第２の下層（ｋ層）ラインパターン３４０i及び第３の下層（ｋ層）ラインパターン３４０i+1を設計する。ビアホール設定部２２ｂは、第２の下層（ｋ層）ラインパターン３４０iの終端部に余裕Ｒ５を残した位置に複数のビアホール３４１ａ、３４１ｂのパターンを下層（ｋ層）優先方向に沿って線群Ｘv、Ｘv+1と線群Ｙwの交点に配置する。
【００８４】
図７（ｂ）に示す上層（ｋ＋１層）配線設定部２３ａは、図１０（ｂ）に示すように、上層（ｋ＋１層）の配線層に下層（ｋ層）優先方向と斜めに交わる方向に延びる第１の上層（ｋ＋１層）ラインパターン３６０j-1、第２の上層（ｋ＋１層）ラインパターン３６０j及び第３の上層（ｋ＋１層）ラインパターン３６０j+1を設計する。上層（ｋ＋１層）拡張領域設定部２３ｂは、第２の上層（ｋ＋１層）ラインパターン３６０jの延びる方向に測った寸法Ｗ８が第２の上層配線３６０jの線幅Ｗ７よりも広くなるように、第２の上層配線３６０jの終端部から下層（ｋ層）優先方向に延びる上層（ｋ＋１層）拡張領域３６２のパターンを設計する。
【００８５】
図７（ａ）に示す下層（ｋ層）配線設計部７及び図７（ｂ）に示す上層（ｋ＋１層）配線設計部８によれば、図１０（ａ）に示す第２の下層（ｋ層）ラインパターン３４０iと図１０（ｂ）に示す第２の上層（ｋ＋１層）ラインパターン３６０jとが互いに斜めに交わるように配線設計されていても、第２の上層（ｋ＋１層）ラインパターン３６０jの隣の線群Ｘvのみ占有するが、第２の上層（ｋ＋１層）ラインパターン３６０ｊの両隣の線群Ｘv-1、Ｘv+2及び第２の下層（ｋ層）ラインパターン３４０iの両隣の線群Ｙw-1、Ｙw+1を拡張領域によって占有しない多層の配線構造を設計できる。
【００８６】
（第３の実施の形態）
〈自動設計装置〉
本発明の第３の実施の形態に係る自動設計装置１は、図１（ａ）に示すように、ＣＰＵ２と、データ記憶装置３と、入力装置１１と、出力装置１２と、主記憶装置１３とを備える。ここでは、第１の実施の形態との相違点を中心に書き、他は、第１の実施の形態と実質的に同様であるので、重複した記載を省略する。
【００８７】
図１（ｂ）に示す下層（ｋ層）配線設定部２１ａは、図１１（ａ）に示すように、下層（ｋ層）の配線層に下層（ｋ層）優先方向に延びる第１の下層（ｋ層）ラインパターン４４０i-1、第２の下層（ｋ層）ラインパターン４４０i及び第３の下層（ｋ層）ラインパターン４４０i+1を設計する。
【００８８】
下層（ｋ層）拡張領域設定部２１ｂは、下層（ｋ層）優先方向に測った寸法Ｗ１１が線幅Ｗ１０よりも広くなるように、第２の下層（ｋ層）ラインパターン４４０iの終端部から下層（ｋ層）優先方向と直交する方向に延びる下層（ｋ層）拡張領域４４２のパターンを設計する。
【００８９】
ビアホール設定部２１ｃは、下層（ｋ層）拡張領域４４２が延びる方向に平行な線群Ｙu-1、Ｙuを構成する複数の線上に沿って複数のビアホール４４１ａ〜４４１ｄのパターンをマトリックス状に配置する（ｕは整数。）。この複数のビアホール４４１ａ〜４４１ｄのパターンは、下層（ｋ層）拡張領域４４２の下層（ｋ層）優先方向に余裕Ｒ７を残した線群Ｘt、Ｘt+1と線群Ｙu-1、Ｙuの交点に配置される（ｔは整数。）。
【００９０】
上層（ｋ＋１層）配線設計部８は、図７（ｂ）に示すように、上層（ｋ＋１層）配線設定部２３ａと、上層（ｋ＋１層）拡張領域設定部２３ｂとを備える。上層（ｋ＋１層）配線設定部２３ａは、図１１（ｂ）に示すように、上層（ｋ＋１層）の配線層において、下層（ｋ層）拡張領域４４２が延びる方向に延びる第１の上層（ｋ＋１層）ラインパターン４６０j-1、第２の上層（ｋ＋１層）ラインパターン４６０j及び第３の上層（ｋ＋１層）ラインパターン４６０j+1を設計する。
【００９１】
上層（ｋ＋１層）拡張領域設定部２３ｂは、マトリックス状に配置された複数のビアホール４４１ａ〜４４１ｄのパターンが線群Ｘt、Ｘt+1と線群Ｙu-1、Ｙuの交点に配置されるように、第２の上層（ｋ＋１層）ラインパターン４６０jが延びる方向に測った寸法Ｗ１３が第２の上層（ｋ＋１層）ラインパターン４６０jの線幅Ｗ１２よりも広くなるように、第２の上層（ｋ＋１層）ラインパターン４６０jの終端部から下層（ｋ層）優先方向に延びる上層（ｋ＋１層）拡張領域４６２のパターンを設計する。
【００９２】
〈自動設計方法〉
次に、図１２のフローチャートを参照して、第３の実施の形態に係る自動設計方法を説明する。
【００９３】
（イ）先ず、ステップＳ２１０において、図１（ａ）に示すデータ記憶装置３の下層（ｋ層）配線情報格納部３３及び上層（ｋ＋１層）配線情報格納部３４からそれぞれ下層（ｋ層）配線情報及び上層（ｋ＋１層）配線情報を読み出す。
【００９４】
（ロ）次に、ステップＳ２２０において、下層（ｋ層）配線情報に基づいて、グリッドを構成する線群Ｘt-1、Ｘt、Ｘt+1、・・・・・及び線群Ｙu-1、Ｙu、Ｙu+1、・・・・・を基準とし、下層（ｋ層）の配線層の優先方向を下層（ｋ層）優先方向を決定する。
【００９５】
（ハ）次に、ステップＳ２３０において、図１１（ａ）に示すように、下層（ｋ層）の配線層に下層（ｋ層）優先方向に延びる第１の下層（ｋ層）ラインパターン４４０i-1、第２の下層（ｋ層）ラインパターン４４０i及び第３の下層（ｋ層）ラインパターン４４０i+1を設計する。
【００９６】
（ニ）次に、ステップＳ２４０において、下層（ｋ層）優先方向に測った寸法Ｗ１１が第２の下層（ｋ層）ラインパターン４４０iの線幅Ｗ１０よりも広くなるように、第２の下層（ｋ層）ラインパターン４４０iの終端部から下層（ｋ層）優先方向と直交する方向に延びる下層（ｋ層）拡張領域４４２のパターンを設計する。
【００９７】
（ホ）次に、ステップＳ２５０において、下層（ｋ層）拡張領域４４２が延びる方向に平行な線群Ｙu-1、Ｙuを構成する複数の線上に沿って複数のビアホール４４１ａ〜４４１ｄのパターンをマトリックス状に配置する。
【００９８】
（ヘ）次に、ステップＳ２６０において、図１１（ｂ）に示すように、上層（ｋ＋１層）の配線層において、下層（ｋ層）拡張領域４４２が延びる方向延びる第１の上層（ｋ＋１層）ラインパターン４６０j-1、第２の上層（ｋ＋１層）ラインパターン４６０j及び第３の上層（ｋ＋１層）ラインパターン４６０j+1を設計する。
【００９９】
（ト）次に、ステップＳ２７０において、マトリックス状に配置された複数のビアホール４４１ａ〜４４１ｄのパターンが線群Ｘt、Ｘt+1と線群Ｙu-1、Ｙuの交点に配置されるように、第２の上層（ｋ＋１層）ラインパターン４６０jの終端部から下層（ｋ層）優先方向に延びる上層（ｋ＋１層）拡張領域４６２のパターンを設計する。
【０１００】
このように、第３の実施の形態に係る自動設計方法によれば、図１１（ａ）及び図１１（ｂ）に示すように、第２の下層（ｋ層）ラインパターン４４０iに下層（ｋ層）拡張領域４４２のパターンが設計され、且つ第２の上層（ｋ＋１層）ラインパターン４６０jに上層（ｋ＋１層）拡張領域４６２のパターンが設計されていても、第２の下層（ｋ層）ラインパターン４４０iの隣の線群Ｘｔ+1及び第２の上層（ｋ＋１層）ラインパターン４６０jの隣の線群Ｙｕ-1を占有するが、第２の下層（ｋ層）ラインパターン４４０iの両隣の線群Ｘｔ-1、Ｘｔ+2及び第２の上層（ｋ＋１層）ラインパターン４６０jの両隣の線群Ｙｕ-2、Ｙｕ+1を拡張領域によって占有しない配線構造を設計できる。
【０１０１】
〈レチクルセット〉
次に、第３の実施の形態に係るレチクルセットを示す。図１３（ａ）〜図１３（ｃ）は、レチクルセットの一部となる第１のレチクル５１１と、第２のレチクル５１２と、第３のレチクル５１３の３枚を例示している。
【０１０２】
第１のレチクル５１１には、図１３（ａ）に示すように、第１のレチクル基板５１６上に、下層優先方向に延びる遮光膜からなる第１の下層ラインパターン５２１i-1、第２の下層ラインパターン５２１i及び第３の下層ラインパターン５２１i+1が形成されている。そして、下層優先方向に測った寸法Ｗ２８が第２の下層ラインパターン５２１iの線幅Ｗ２７より広くなるように、第２の下層ラインパターン５２１iの終端部から下層優先方向と直交する方向に延びる下層拡張パターン５３１が形成されている。
【０１０３】
第２のレチクル５１２には、図１３（ｂ）に示すように、第２のレチクル基板５１７上に、マトリックス状に並んだ開口パターン５２２ａ〜５２２ｄを有する遮光膜が形成されている。このマトリックス状に並んだ開口パターン５２２ａ〜５２２ｂは、図１３（ａ）に示す下層拡張パターン５３１の投影像の領域内に下層優先方向に余裕Ｒ７を残して合わせられる。
【０１０４】
第３のレチクル５１３には、図１３（ｃ）に示すように、第３のレチクル基板５１８上に、下層拡張パターン５３１が延びる方向に延びる遮光膜からなる第１の上層ラインパターン５２３j-1、第２の上層ラインパターン５２３j及び第３の上層ラインパターン５２３j+1が形成されている。そして、第２の上層ラインパターン５２３jが延びる方向に余裕Ｒ８を残した位置にマトリックス状に並んだ複数の開口パターン５２２ａ〜５２２ｄの投影像に合わせられるように、第２の上層ラインパターン５２３jが延びる方向に測った寸法Ｗ３０が第２の上層ラインパターン５２３jの線幅Ｗ２９より広くなるように、第２の上層ラインパターン５２３jの終端部から下層優先方向に延びる上層拡張パターン５３３が形成されている。
【０１０５】
このように、第３の実施の形態に係るレチクルセットを用いれば、第１のレチクル５１１に下層拡張パターン５３１が形成され、且つ第３のレチクル５１３にに上層拡張パターン５３３が形成されていても、接続不良及び配線効率の低下を防ぐ多層の配線構造を持った半導体集積回路を製造できる。
【０１０６】
〈半導体集積回路〉
次に、第３の実施の形態に係る半導体集積回路を示す。半導体集積回路５００は、図５に示すように、半導体基板１０１と、その半導体基板１０１上に配置される第１の層間絶縁膜１０２と、その第１の層間絶縁膜１０２上に配置される下層配線層４４０と、その下層配線層４４０及び第１の層間絶縁膜１０２上に配置される第２の層間絶縁膜１０３と、下層配線層４４０上に配置される複数のビアプラグ４５０ａ、４５０ｂと、第２の層間絶縁膜１０３上に配置される上層配線層４６０とを備える。
【０１０７】
下層配線層４４０は、図１１（ａ）に示すように、下層優先方向に延びる導電膜からなる下層ラインパターン（第２の下層ラインパターン）４４０iを有する。さらに、下層配線層４４０は、下層優先方向に測った寸法Ｗ１１が下層ラインパターン４４０iの線幅Ｗ１０よりも広くなるように、下層ラインパターン４４０iの終端部から下層優先方向と直交する方向に延びる下層拡張領域４４２を有する。複数のビアプラグ４５０ａ、４５０ｂは、図１１（ａ）に示す下層拡張領域４４２の延びる方向においてマトリックス状に並んだ線群Ｘt、Ｘt+1と線群Ｙu-1、Ｙuの交点に底部を接続する。上層配線層４６０は、図１１（ｂ）に示すように、下層拡張領域４４２が延びる方向に延びる上層ラインパターン（第２の上層ラインパターン）４６０jを有する。さらに、上層配線層４６０は、マトリックス状に並んだビアプラグ４５０ａ、４５０ｂの頂部に接続されるように、上層ラインパターン４６０jの終端部にから下層優先方向に延びる上層拡張領域４６２を有する。
【０１０８】
このように、第３の実施の形態に係る半導体集積回路５００によれば、下層配層４４０が下層拡張領域４４２を有して、且つ上層配線層４６０が上層拡張領域４６２を有していても、接続不良及び配線効率の低下を防ぐことができる。
【０１０９】
〈設計プログラム〉
設計プログラムは、（イ）一定方向に平行に伸延する複数の線群と、その複数の線群に交わる他の方向に平行に伸延する複数の線群からなるグリッドを基準とし、特定の配線層の優先方向を下層優先方向として決定する手順と、（ロ）特定の配線層に下層優先方向に延びる下層ラインパターンを設計する手順と、（ハ）下層優先方向に測った寸法がビアホールの幅よりも広くなるように、下層ラインパターンの終端部から下層優先方向と異なるグリッドの方向に延びる下層拡張領域のパターンを設計する手順と、（ニ）下層拡張領域が延びる方向においてグリッドの交点に複数のビアホールのパターンを配置する手順と、（ホ）複数のビアホールのパターンが配置された位置を終端部として、特定の配線層の上層配線層において、下層拡張領域が延びる方向に延びる上層ラインパターンを設計する手順とを図１（ａ）に示す自動設計装置１に実行させる。
【０１１０】
なお、コンピュータ読み取り可能な記録媒体とは、例えばコンピュータの外部メモリ装置、半導体メモリ、磁気ディスク、光ディスク、光磁気ディスク、磁気テープ等のプログラムを記録することができるような媒体などを意味する。具体的には、フレキシブルディスク、ＣＤ−ＲＯＭ、ＭＯディスク、カセットテープ、オープンリールテープ等がコンピュータ読み取り可能な記録媒体に含まれる。例えば、自動設計装置１は、フレキシブルディスク装置（フレキシブルディスクドライブ）及び光ディスク装置（光ディスクドライブ）を内蔵若しくは外部接続するように構成できる。フレキシブルディスクドライブに対してはフレキシブルディスクを、又、光ディスクドライブに対してはＣＤ−ＲＯＭをその挿入口から挿入し、所定の読み出し操作を行うことにより、これらの記録媒体に格納されたプログラムを、主記憶装置１３にインストールすることができる。また、所定のドライブ装置を接続することにより、例えばゲームパック等に利用されているメモリ装置としてのＲＯＭや、磁気テープ装置としてのカセットテープを用いることもできる。さらに、インターネット及びイントラネット等の情報処理ネットワークを介して、このプログラムを主記憶装置１３に格納することが可能である。
【０１１１】
（その他の実施の形態）
上記のように、本発明は第１〜第３の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。例えば、第３の実施の形態に係る半導体集積回路５００では、下層配線層４４０及び上層配線層４６０が下層拡張領域４４２又は上層拡張領域４６２をそれぞれ有しており、下層ラインパターン４４０iと上層ラインパターン４６０jとが直交していたが、上層ラインパターン４６０jが下層ラインパターン４４０iと互いに斜めに交わっても構わない。また、第１〜第３の実施の形態に係る自動設計装置１は、下層配線情報、上層配線情報及びビア情報等をネットワークを介して取得してもよい。下層配線情報、上層配線情報及びビア情報等をネットワークを介して取得する場合は、自動設計装置１がネットワークとの通信を制御する通信制御装置等を更に備える必要がある。このように、本発明はここでは記載していない様々な実施の形態及び変形例等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【０１１２】
【図１】図１（ａ）は、第１〜第３の実施の形態に係る自動設計装置の構成を示すブロック図である。図１（ｂ）は、第１〜第３の実施の形態に係る自動設計装置の下層（ｋ層）配線設計部の構成を示すブロック図である。
【図２】図２（ａ）は、第１の形態に係る自動設計装置によって設計される下層（ｋ層）の配線層を示す平面図である。図２（ｂ）は、第１の実施の形態に係る自動設計装置によって設計される上層（ｋ＋１層）の配線層を示す平面図である。
【図３】本発明の第１又は第２の実施の形態に係る自動設計方法の手順を示すフローチャートである。
【図４】図４（ａ）は、第１の実施の形態に係る第１のレチクルを示す平面図である。図４（ｂ）は、第１の実施の形態に係る第２のレチクルを示す平面図である。図４（ｃ）は、第１の実施の形態に係る第３のレチクルを示す平面図である。
【図５】本発明の第１〜第３の実施の形態に係る半導体集積回路の断面図である。
【図６】図６（ａ）〜図６（ｉ）は、本発明の第１の実施の形態に係る半導体集積回路の製造方法を示す工程図である。
【図７】図７（ａ）は、第１又は第２の実施の形態の変形例に係る自動設計装置の下層（ｋ層）配線設計部の構成を示すブロック図である。図７（ｂ）は、第１又は第２の実施の形態の変形例に係る自動設計装置の上層（ｋ＋１層）配線設計部の構成を示すブロック図である。
【図８】図８（ａ）は、第２の実施の形態に係る自動設計装置によって設計される下層（ｋ層）の配線層を示す平面図である。図８（ｂ）は、第２の実施の形態に係る自動設計装置によって設計される上層（ｋ＋１層）の配線層を示す平面図である。
【図９】図９（ａ）は、第２の実施の形態に係る第１のレチクルを示す平面図である。図９（ｂ）は、第２の実施の形態に係る第２のレチクルを示す平面図である。図９（ｃ）は、第２の実施の形態に係る第３のレチクルを示す平面図である。
【図１０】図１０（ａ）は、第２の実施の形態の変形例に係る半導体集積回路の下層（ｋ層）の配線層を示す平面図である。図１０（ｂ）は、第２の実施の形態の変形例に係る半導体集積回路の上層（ｋ＋１層）の配線層を示す平面図である。
【図１１】図１１（ａ）は、第３の実施の形態に係る自動設計装置によって設計される下層（ｋ層）の配線層を示す平面図である。図１１（ｂ）は、第３の実施の形態に係る自動設計装置によって設計される上層（ｋ＋１層）の配線層を示す平面図である。
【図１２】本発明の第３の実施の形態に係る自動設計方法の手順を示すフローチャートである。
【図１３】図１３（ａ）は、第３の実施の形態に係る第１のレチクルを示す平面図である。図１３（ｂ）は、第３の実施の形態に係る第２のレチクルを示す平面図である。図１３（ｃ）は、第３の実施の形態に係る第３のレチクルを示す平面図である。
【符号の説明】
【０１１３】
１…自動設計装置
２…ＣＰＵ
３…データ記憶装置
４…配線条件設定部
５…第１層配線設計部
６…第２層配線設計部
７…下層（ｋ層）配線設計部
８…上層（ｋ＋１層）配線設計部
１１…入力装置
１２…出力装置
１３…主記憶装置
２１ａ…下層（ｋ層）配線設定部
２１ｂ…下層（ｋ層）拡張領域設定部
２１ｃ…ビアホール設定部
２２ａ…下層（ｋ層）配線設定部
２２ｂ…ビアホール設定部
２３ａ…上層（ｋ＋１層）配線設定部
２３ｂ…上層（ｋ＋１層）拡張領域設定部
３１…第１層配線情報格納部
３２…第２層配線情報格納部
３３…下層（ｋ層）配線情報格納部
３４…上層（ｋ＋１層）配線情報格納部
４０、２４０、４４０…下層配線層
４０i-1、２４０i-1、３４０i-1、４４０i-1…第１の下層ラインパターン
４０i、１４０i、２４０i、３４０i、４４０i…第２の下層ラインパターン
４０i+1、２４０i+1、３４０i+1、４４０i+1…第３の下層ラインパターン
４１ａ、４１ｂ、２４１ａ、２４１ｂ、３４１ａ、３４１ｂ、４４１ａ〜４４１ｄ…ビアホール
４２、２４２、３６２、４４２…下層拡張領域
５０ａ、５０ｂ、２５０ａ、２５０ｂ、４５０ａ、４５０ｂ…ビアプラグ
６０、２６０、４６０…下層配線層
６０j-1、２６０j-1、３６０j-1、４６０j-1…第１の上層ラインパターン
６０j、１６０j、２６０j、３６０j、４６０j…第２の上層ラインパターン
６０j+1、２６０j+1、３６０j+1、４６０j+1…第３の上層ラインパターン
７１…第１のレジスト
７２…第２のレジスト
７３…第３のレジスト
８１…第１のダマシン溝
８２…第２のダマシン溝
１００、３００、５００…半導体集積回路
１０１…半導体基板
１０２…第１の層間絶縁膜
１０３…第２の層間絶縁膜
１０４…第３の層間絶縁膜
１１１、３１１、５１１…第１のレチクル
１１２、３１２、５１２…第２のレチクル
１１３、３１３、５１３…第３のレチクル
１１６、３１６、５１６…第１のレチクル基板
１１７、３１７、５１７…第２のレチクル基板
１１８、３１８、５１８…第３のレチクル基板
１２１i-1、３２１i-1、５２１i-1…第１の下層ラインパターン
１２１i、３２１i、５２１i…第２の下層ラインパターン
１２１i+1、３２１i+1、５２１i+1…第３の下層ラインパターン
１２２ａ、１２２ｂ、３２２ａ、３２２ｂ、５２２ａ〜５２２ｄ…開口パターン
１２３j-1、３２３j-1、５２３j-1…第１の上層ラインパターン
１２３j、３２３j、５２３j…第２の上層ラインパターン
１２３j+1、３２３j+1、５２３j+1…第３の上層ラインパターン
１３１、３３１、５３１…下層拡張パターン
４６２…上層拡張領域
５３３…上層拡張パターン
Ｒ１〜Ｒ８…余裕
Ｗ１、Ｗ３、Ｗ４、Ｗ７、Ｗ１０、Ｗ１２、Ｗ２１、Ｗ２４、Ｗ２７、Ｗ２９…線幅
Ｗ２、Ｗ５、Ｗ８、Ｗ２２、Ｗ２５、Ｗ２８、Ｗ３０…寸法
Ｗ６、Ｗ９、Ｗ１１、Ｗ１３、Ｗ２３、Ｗ２６…幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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