(57)【要約】【課題】  ＳＯＩ層に設けられた半導体装置であって、低消費電力化および高速動作性を備えかつドレイン耐圧の向上が図られた半導体装置およびその製造方法を提供する。【解決手段】  本発明の半導体装置は、絶縁層８と、  前記絶縁層８の上方に設けられた半導体層１０と、  前記半導体層１０の上方に設けられたゲート絶縁層２０と、  前記ゲート絶縁層２０の上方に設けられたゲート電極２２と、  前記半導体層１０に設けられたソース領域またはドレイン領域２６と、  前記半導体層１０において、前記ソース領域またはドレイン領域以外の領域に設けられたボディ領域３２と、を含み、  少なくとも前記ドレイン領域２６と、前記ボディ領域３２との境界には、不純物領域３０が設けられ、該不純物領域３０は、前記半導体層１０の半導体のバンドギャップエネルギーと異なるバンドギャップエネルギーを有する。【選択図】      図１
2005259884.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層の上方に設けられた半導体層と、
前記半導体層の上方に設けられた電界効果型トランジスタと、含み、
前記電界効果型トランジスタは、
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層に設けられたソース領域またはドレイン領域と、
前記半導体層のうち前記ソース領域またはドレイン領域以外の領域に設けられたボディ領域と、を含み、
少なくとも前記ドレイン領域と、前記ボディ領域との境界には、不純物領域が設けられ、該不純物領域は、前記半導体層の半導体のバンドギャップエネルギーと異なるバンドギャップエネルギーを有する、半導体装置。
【請求項２】
請求項１において、
前記不純物領域は、前記半導体層に炭素が含有されてなる、半導体装置。
【請求項３】
請求項１または２において、
前記不純物領域は、前記半導体層の半導体と炭素との混晶層である、半導体装置。
【請求項４】
請求項１〜３のいずれかにおいて、
前記不純物領域は、シリコンカーバイドもしくは、シリコンゲルマニウムカーバイドである、半導体装置。
【請求項５】
請求項１〜４のいずれかにおいて、
前記電界効果型トランジスタは、完全空乏型である、半導体装置。
【請求項６】
請求項１〜５のいずれかにおいて、
前記不純物領域は、前記ゲート絶縁層の下方に形成されるチャネル領域には設けられていない、半導体装置。
【請求項７】
絶縁層上に設けられた半導体層の上方にゲート絶縁層を形成する工程と、
前記ゲート絶縁層の上方にゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体層の半導体のバンドギャップエネルギーを変調するための不純物を導入し、不純物領域を形成する工程と、
前記半導体層にソース領域またはドレイン領域を形成する工程と、を含む、半導体装置の製造方法。
【請求項８】
請求項７において、
前記不純物領域を形成した後に、前記ゲート電極の側面にサイドウォール絶縁層を形成する工程を、含む、半導体装置の製造方法。
【請求項９】
請求項７または８において、
前記不純物は、炭素である、半導体装置の製造方法。
【請求項１０】
請求項７〜９のいずれかにおいて、
前記不純物の導入は、イオン注入法により行われる、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）層に設けられた電界効果型トランジスタを含む半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の低消費電力化の
要請に伴い、ＳＯＩ層に形成されたＭＯＳトランジスタの開発が行われている。ＳＯＩ層に形成されたＭＯＳトランジスタは、従来のバルク状の半導体層に形成されたＭＯＳトランジスタに比べて、ソース領域またはドレイン領域の接合容量が小さいこと、基板バイアス効果が小さいことなどのメリットがあり、高速動作性に優れたデバイスとして注目されている。
【０００３】
ＳＯＩ層に形成されたＭＯＳトランジスタは、絶縁層上の半導体層にソース領域またはドレイン領域が形成される。そして、そのシリコン層においてソース領域およびドレイン領域が形成された以外の領域がボディー領域と呼ばれる。このボディー領域に、ソース領域とドレイン領域との間を移動するキャリアが存在する中性領域があるか否かによって、その挙動及び特性が異なる。ボディー領域に中性領域が存在するものを部分空乏型（Ｐａｒｔｉａｌｌｙ Ｄｅｐｌｅｔｅｄ）とし、中性領域が存在しないものを完全空乏型（Ｆｕｌｌｙ Ｄｅｐｌｅｔｅｄ）として分けることができる。この中性領域が存在するか否かは、ボディー領域を形成するシリコン層の膜厚によって決まるものである。
【特許文献１】特開平９−１３９４９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
完全空乏型のＭＯＳトランジスタでは、半導体層の膜厚が薄膜であり、ゲート絶縁層の下方すなわち、チャネル領域に中性領域をもたないため、部分空乏型のＭＯＳトランジスタでは問題となる基板浮遊効果などのキンク効果を低減できるというメリットがある。しかし、キンク効果の低減ができる一方、ドレイン領域に高電圧を印加する場合、インパクトイオン化現象によりドレイン領域とボディ領域の境界部近傍でキャリアが発生してしまう。そのため、ドレイン領域で耐圧を確保できないことがある。
【０００５】
本発明の目的は、ＳＯＩ層に設けられた半導体装置であって、低消費電力化および高速動作性を備えかつドレイン耐圧の向上が図られた半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、絶縁層の上方に設けられた半導体層と、
前記半導体層に設けられた電界効果型トランジスタと、を含み、
前記電界効果型トランジスタは、
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層に設けられたソース領域またはドレイン領域と、
前記半導体層において、前記ソース領域またはドレイン領域以外の領域に設けられたボディ領域と、を含み、
少なくとも前記ドレイン領域と、前記ボディ領域との境界には、不純物領域が設けられ、該不純物領域は、前記半導体層の半導体のバンドギャップエネルギーと異なるバンドギャップエネルギーを有する。
【０００７】
本発明の半導体装置によれば、ボディ領域とドレイン領域の境界には、前記半導体層の半導体とは異なるバンドギャップエネルギーを有する不純物領域が設けられている。たとえば、不純物領域のバンドギャップエネルギーが半導体と比して大きい場合には、ドレイン領域に高電圧を印加した場合のインパクトイオン化によるキャリア（正孔）の発生を抑制することができる。その結果、低消費電力化および高速動作性を備えかつドレイン耐圧が向上した半導体装置を提供することができる。
【０００８】
なお、本発明において、「特定のＡ層の上方に設けられたＢ層」というとき、Ａ層の上に直接Ｂ層が設けられている場合と、Ａ層の上に他の層を介してＢ層が設けられている場合を含むものとする。
【０００９】
本発明の半導体装置は、さらに、下記の態様をとることができる。
【００１０】
本発明の半導体装置において、前記不純物領域は、前記半導体層に炭素が含有されてなることができる。この態様によれば、たとえば、半導体層として単結晶シリコン層を用いる場合、シリコンカーバイド層を形成することができる。
【００１１】
本発明の半導体装置において、前記不純物領域は、前記半導体層の半導体と不純物との混晶層であることができる。この態様によれば、前記不純物領域が半導体と不純物との混晶層であることにより、確実に前記半導体層の半導体とのバンドギャップエネルギーを異ならせることができる。
【００１２】
本発明の半導体装置において、前記不純物領域は、シリコンカーバイドもしくは、シリコンゲルマニウムカーバイドであることができる。この態様のシリコンカーバイドおよびシリコンゲルマニウムカーバイドは、共に、シリコンのバンドギャップエネルギーより大きいものである。そのため、不純物領域としてこれらの混晶層を設けることで確実にインパクトイオン化を抑制することができる。
【００１３】
本発明の半導体装置において、前記電界効果型トランジスタは、完全空乏型であることができる。この態様によれば、ボディ領域の下方に中性領域が存在しないことで、基板浮遊効果が抑制され、かつ、ドレイン耐圧が向上した半導体装置を提供することができる。
【００１４】
本発明の半導体装置において、前記不純物領域は、前記ゲート絶縁層の下方に形成されるチャネル領域には設けられていないものであることができる。この態様によれば、チャネル領域には、前記不純物領域が設けられていないため良好な電流通路を確保できる。
【００１５】
本発明の半導体装置の製造方法は、
絶縁層上に設けられた半導体層の上方にゲート絶縁層を形成する工程と、
前記ゲート絶縁層の上方にゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体層の半導体のバンドギャップエネルギーを変調するための不純物を導入し、不純物領域を形成する工程と、
前記半導体層にソース領域またはドレイン領域を形成する工程と、を含む。
【００１６】
本発明の半導体装置の製造方法によれば、ゲート電極をマスクとして、前記半導体層の半導体のバンドギャップエネルギーを変調するための不純物の導入を自己整合的に行なうことができる。これにより、前記半導体層のうちソース領域またはドレイン領域以外であるボディ領域とドレイン領域との境界において不純物領域を形成することができる。その結果、たとえば、半導体と比してバンドギャップエネルギーが大きい不純物領域が形成された場合には、ドレイン領域に高電圧を印加したときのインパクトイオン化現象の発生が抑制された半導体装置を製造することができる。
【００１７】
本発明の半導体装置の製造方法は、さらに、下記の態様をとることができる。
【００１８】
本発明の半導体装置の製造方法において、前記不純物領域を形成した後に、前記ゲート電極の側面にサイドウォール絶縁層を形成する工程を、含むことができる。この態様によれば、前記不純物領域はゲート電極の側方に形成され、ソース領域またはドレイン領域は、サイドウォール絶縁層の側方に形成されることになる。つまり、サイドウォール絶縁層の幅の分だけ、不純物領域とドレイン領域との重なりをずらすことができる。その結果、ドレイン領域とボディ領域との境界に不純物領域を形成することをより簡易な工程で行なうことができる。
【００１９】
本発明の半導体装置の製造方法において、前記不純物は、炭素であることができる。
【００２０】
本発明の半導体装置の製造方法において、前記不純物の導入は、イオン注入法により行われることができる。この態様によれば、不純物の導入領域や、導入される不純物の量を適宜選択することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態の一例について説明する。
【００２２】
１．第１の実施の形態
１．１．半導体装置
まず、第１の実施の形態にかかる半導体装置について、図１を参照しながら説明する。
【００２３】
図１に示すように、第１の実施の形態の半導体装置では、支持基板６、絶縁層８および半導体層１０が積層されてなるＳＯＩ基板１０Ａに設けられた完全空乏型の電界効果型トランジスタ（以下、「トランジスタ」という）１００を含む。トランジスタ１００は、半導体層１０に設けられたゲート絶縁層２０、ゲート絶縁層２０の上に設けられたゲート電極２２、ゲート電極２２の側方に設けられたソース／ドレイン領域２６を含む。
【００２４】
半導体層１０において、ソース／ドレイン領域２６以外の領域であるボディ領域３２と、ソース／ドレイン領域２６との境界には、不純物領域３０が設けられている。この不純物領域３０は、半導体層１０の半導体のバンドギャップエネルギーとは異なる層である。不純物領域３０としては、具体的には、半導体のバンドギャップエネルギーと比して大きくなるようにする。たとえば、半導体層と炭素との混晶層を用いることができる。その一例として、半導体層１０をシリコン層とし、不純物領域３０をシリコン層と炭素の混晶層（シリコンカーバイド層）とすることができる。この場合、シリコン層のバンドギャップエネルギーは、１．１ｅＶであり、シリコンカーバイド層のバンドギャップエネルギーは、２．９ｅＶであるため、ドレイン領域２６とボディ領域３２との間に半導体層１０の半導体と比して大きなバンドギャップエネルギーを有する不純物領域３０を設けることができるのである。また、半導体層１０をＣａＡｓとした場合には、不純物領域３０をＧａＰやＡｌＡｓとすることができる。図１に示す半導体装置では、ソース／ドレイン領域２６とボディ領域３２との間に設けられている場合を示したが、不純物領域３０は、少なくともドレイン領域２６とボディ領域３２の境界部に設けられていればよい。
【００２５】
本実施の形態の半導体装置によれば、ボディ領域３２とドレイン領域２６の境界に、前記半導体層１０の半導体とは異なるバンドギャップエネルギーを有する不純物領域３０が設けられている。たとえば、半導体層１０の半導体と比して大きなバンドギャップエネルギーを有する材質の不純物領域３０を設けることにより、ドレイン領域２６に高電圧を印加した場合のインパクトイオン化によるキャリアの発生を抑制することができる。その結果、低消費電力化および高速動作性を備えかつドレイン耐圧が向上した半導体装置を提供することができる。さらに、トランジスタ１００は、完全空乏型のトランジスタであるため、基板浮遊効果などのキンク効果が排除された特性の良好な半導体装置を提供することができる。
【００２６】
１．２．半導体装置の製造方法
次に、第１の実施の形態にかかる半導体装置の製造方法について、図２〜４を参照しながら説明する。
【００２７】
（１）図２に示すように、絶縁層８上に半導体層１０が設けられたＳＯＩ基板１０Ａを準備する。本実施の形態では、ＳＯＩ基板１０Ａとしては、支持基板６の上に絶縁層８および半導体層１０が積層された基板を用いた場合を例として説明するが、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。半導体層１０としては、たとえば、Ｓｉ、Ｓｉ−Ｇｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮなどを用いることができる。
【００２８】
ＳＯＩ基板１０Ａの半導体層１０に公知の方法により、素子分離領域（図示せず）を形成しトランジスタ形成領域を画定する。素子分離領域の形成方法としては、たとえば、メサ型の素子分離方法を挙げることができる。
【００２９】
（２）次に、図３に示すように、半導体層１０の上に、ゲート絶縁層２０を形成する。ゲート絶縁層としては、酸化シリコン層などを形成することができ、その形成方法としては、熱酸化法やＣＶＤ法などを用いることができる。
【００３０】
ついで、ゲート絶縁層２０の上に、ゲート電極２２を形成する。ゲート電極２２は、ゲート絶縁層２０の全面に導電層（図示せず）を形成し、この導電層を公知のリソグラフィおよびエッチング技術によりパターニングすることにより形成される。ゲート電極２２の材質としては、たとえば、多結晶シリコン層などを用いることができる。
【００３１】
（３）次に、図４に示すように、ボディ領域３２と後述する工程で形成されるドレイン領域２６との境界に、不純物領域３０を形成する。本実施の形態では、不純物領域３０として、炭素と半導体との混晶層を形成する場合を例として説明する。半導体層１０がシリコンである場合には、不純物領域３０には、シリコンカーバイド層が形成されることとなる。不純物領域３０は、ゲート電極２２をマスクとして、たとえば、炭素をイオン注入することにより形成される。このとき、図４に示すように、斜めイオン注入法を用いて、ゲート電極２２の端よりも内側に入りこんだ領域に炭素を注入する。不純物としては、炭素の他に、前記半導体層の半導体のバンドギャップエネルギーを変調することができるものであればよい。不純物の注入量としては、半導体のバンドギャップエネルギーを大きくすることのできるだけの量であればよく、さらに好ましくは、良好に半導体と不純物との混晶物が形成されるだけの量である。不純物領域３０として良好な混晶層を形成できることにより、半導体のバンドギャップエネルギーとは確実に異ならせることができるためである。また、不純物を導入した後に熱処理を行なってもよい。このように熱処理を行なうことで、注入された不純物と半導体層との混晶層を確実に形成することができる。また、不純物は１種である必要はなく、必要に応じて、２種以上の不純物を導入してもよい。たとえば、カーボンとゲルマニウムとを不純物として導入する場合には、不純物領域３０としてＳｉＧｅＣ混晶層を形成することができる。
【００３２】
（４）次に、ソース／ドレイン領域２６を形成する（図１参照）。ソース／ドレイン領域２６は、所定の導電型の不純物を半導体層１０に導入することで形成される。不純物の導入を終えた後に、結晶欠陥を回復させるために、熱処理を施す。これは、前述の不純物領域３０、エクステンション領域２８およびソース／ドレイン領域２６の形成の際に行われた各種不純物の導入により、半導体層１０の生じた結晶欠陥を回復させるために行われる。
【００３３】
本実施の形態の半導体装置の製造方法によれば、ゲート電極２２をマスクとして、前記半導体層１０の半導体のバンドギャップエネルギーを変調するための不純物の導入を自己整合的に行なうことができる。これにより、ボディ領域３２とドレイン領域２６との境界に良好に不純物領域３０を形成することができる。その結果、たとえば、前記半導体層１０の半導体と比してバンドギャップエネルギーが大きい不純物領域３０が形成された場合には、ドレイン領域２６に高電圧を印加したときのインパクトイオン化現象の発生が抑制された半導体装置を製造することができる。
【００３４】
２．第２の実施の形態
２．１．半導体装置
次に、第２の実施の形態にかかる半導体装置について、図５を参照しながら説明する。第２の実施の形態の半導体装置は、絶縁層８上の半導体層１０の膜厚が、ソース領域２６ａまたはドレイン領域２６ｂにより異なる態様である。第１の実施の形態と共通する構造については、その詳細な説明を省略する。
【００３５】
図５に示すように、第１の実施の形態の半導体装置では、ＳＯＩ基板に設けられた電界効果型トランジスタ（以下、「トランジスタ」という）１１０を含む。トランジスタ１１０は、絶縁層８上の半導体層１０に設けられたゲート絶縁層２０、ゲート絶縁層２０の上に設けられたゲート電極２２、ゲート電極２２の側面に設けられたサイドウォール絶縁層２４、エクステンション領域２８、ソース領域２６ａおよびドレイン領域２６ｂを含む。半導体層１０は、ソース領域２６ａが設けられる領域のＲ１とドレイン領域２６ｂが設けられる領域Ｒ２とで異なる膜厚を有し、領域Ｒ１の半導体層１０は、領域Ｒ２の半導体層１０と比して小さい膜厚である。
【００３６】
半導体層１０において、ソース／ドレイン領域２６ａ，ｂ以外の領域であるボディ領域３２との境界には、不純物領域３０が設けられている。トランジスタ１１０では、不純物領域３０がゲート電極２２の下方には位置しないように設けられている。すなわち、チャネル領域となる箇所には不純物領域３０が設けられていない。この場合には、チャネル領域に不純物が含まれていない態様をとることで、良好な電流経路を確保できるという利点がある。
【００３７】
本実施の形態の半導体装置によれば、第１の実施の形態の半導体装置と同様の効果を有する。そのため、ドレイン領域２６ｂに高電圧を印加した場合であってもインパクトイオン化現象の発生を抑制することができる。また、本実施の形態の半導体装置では、ドレイン領域が形成される半導体層と、ソース領域が形成される半導体層の膜厚が異なる。そのため、しきい値電圧およびドレイン耐圧を個別に調整することが可能となる。このため、しきい値電圧の上昇を抑制しつつ、ドレイン誘起電位障壁低下を防止することが可能となり、トランジスタの低電圧駆動を可能としつつ、ドレイン耐圧の向上させることが可能となる。
【００３８】
２．２．半導体装置の製造方法
次に、第２の実施の形態の半導体装置の製造方法について、図６〜１２を参照しながら説明する。なお、第１の実施の形態と共通する箇所については、その詳細な説明を省略する。
【００３９】
（１）図６に示すように、第１の実施の形態と同様に、ＳＯＩ基板１０Ａを準備する。ついで、図６に示すように、半導体層１０の一部を覆うように配置された酸化防止膜１２を形成する。なお、酸化防止膜１２としては、例えば、シリコン窒化膜を用いることができる。
【００４０】
（２）次に、図７に示すように、酸化防止膜１２をマスクとして半導体層１０の一部の熱酸化を行うことにより、半導体層１０の上に酸化膜１４を形成する。
【００４１】
（３）次に、図８に示すように、半導体層１０の上に設けられた酸化防止膜１２および酸化膜１４を除去する。このようにして、酸化防止膜１２をマスクとして半導体層１０の一部の熱酸化を行うことにより、半導体層１０が露出された領域Ｒ１では、酸化防止膜１２で覆われた領域Ｒ２に比べて、半導体層１０の熱酸化をより多く進行させることが可能となる。そのため、半導体層１０の膜厚を部分的に異ならせることができる。また、半導体層１０の膜厚が薄い領域Ｒ１および半導体層１０の膜厚が厚いＲ２を形成することが可能となるとともに、領域Ｒ１と領域Ｒ２を滑らかに接続する傾斜面３ａを半導体層１０に形成することができる。ついで、必要に応じてしきい値を調整するためのイオン注入を半導体層１０に対して行う。
【００４２】
（４）ついで、図９に示すように、半導体層１０の上にゲート絶縁層２０形成する。ゲート絶縁層２０としては、たとえば、酸化シリコン膜を熱酸化法により形成することができる。ついで、ゲート絶縁層２０の上にゲート電極２２を形成する。ゲート電極２２は、たとえば、多結晶ポリシリコン層などの導電層（図示せず）をＣＶＤ法により形成し、この導電層を公知のリソグラフィおよびエッチング技術によりパターニングすることで形成される。また。このゲート電極２２の形成では、ゲート電極２２の一端が領域Ｒ１にかかるとともに、ゲート電極２２の他端が領域Ｒ２にかかるようにして、ゲート電極２２を傾斜面３ａ上に配置することができる。
【００４３】
（４）次に、図１０に示すように、ゲート電極２２をマスクとして、カーボンなどの不純物を半導体層１０に注入し、不純物領域３０の形成を行なう。不純物領域３０の形成は、第１の実施の形態と同様に行なうことができる。なお、本実施の形態では、後述するようにサイドウォール絶縁層を形成した後に、ソース／ドレイン領域２６ａ，ｂの形成を行なう。そのため、不純物の導入を斜めイオン注入法を用いずに行なってもよい。
【００４４】
（５）次に、図１１に示すように、ゲート電極２２をマスクとして、Ａｓ、ＰまたはＢなどの不純物を半導体層１０にイオン注入することにより、ゲート電極２２の両側にそれぞれ配置されたエクステンション領域２８を形成する。なお、エクステンション領域２８の不純物濃度は、後の工程で形成されるソース／ドレイン領域２６ａ，ｂの不純物濃度よりも低くする。
【００４５】
（６）次に、図１２に示すように、ゲート電極２２の側面にサイドウォール絶縁層２４を形成する。サイドウォール絶縁層２４は、ＳＯＩ基板１０Ａの全面に絶縁層（図示せず）を形成し、この絶縁層に異方性のエッチングを施すことで形成される。
【００４６】
（７）ついで、ゲート電極２２およびサイドウォール絶縁層２４をマスクとして、所定の導電型の不純物を半導体層１０に導入する。これにより、サイドウォール絶縁層２４の側方にソース／ドレイン領域２６ａ，ｂ（図５参照）を形成することができる。また、本実施の形態では、ゲート電極２２の一方の端が半導体層１０の膜厚が薄い領域Ｒ１上に位置し、他方の端が半導体層１０の膜厚が厚い領域Ｒ２上に位置するように設けられている。その結果、ソース領域２６ａとドレイン領域２６ｂとは、それぞれ膜厚の異なる半導体層１０に形成されることとなる。ついで、各種の不純物の導入により生じた半導体層１０の結晶欠陥を回復させるために、熱処理を行なう。なお、この熱処理では、ソース／ドレイン領域２６の形成のために導入した不純物の拡散処理や、不純物領域３０を混晶にするための熱処理を兼ねることができる。
【００４７】
本実施の形態の半導体装置の製造方法によれば、第１の実施の形態と同様の利点を有し、ドレイン領域２６ｂとボディ領域３２との間に不純物領域３０を形成することができる。また、第２の実施の形態では、不純物領域３０はゲート電極３０をマスクとして形成しており、ソース／ドレイン領域２６ａ，ｂは、サイドウォール絶縁層２４をマスクとして形成されている。そのため、サイドウォール絶縁層２４の幅の分だけ、不純物領域３０とドレイン領域２６ｂとの重なりをずらすことができる。その結果、斜めイオン注入法を用いない場合であってもより簡易な工程で不純物領域３０を形成することができる。
【００４８】
本実施の形態の半導体装置の製造方法によれば、半導体層１０の領域Ｒ１側にソース領域２６ａを形成するとともに、半導体層１０の領域Ｒ２側にドレイン領域２６ｂを形成することにより、ドレイン領域側２６ａの半導体層１０の膜厚およびソース領域側２６ｂの半導体層１０の膜厚を互いに異ならせることができる。そのため、しきい値電圧およびドレイン耐圧を個別に調整することが可能となる。その結果、しきい値電圧の上昇を抑制しつつ、ドレイン誘起電位障壁低下が抑制され、電界効果型トランジスタの低電圧駆動を可能としつつ、ドレイン耐圧を向上させることができる。
【図面の簡単な説明】
【００４９】
【図１】第１の実施の形態の半導体装置を模式的に示す断面図。
【図２】第１の実施の形態の半導体装置の製造工程を模式的に示す断面図。
【図３】第１の実施の形態の半導体装置の製造工程を模式的に示す断面図。
【図４】第１の実施の形態の半導体装置の製造工程を模式的に示す断面図。
【図５】第２の実施の形態の半導体装置を模式的に示す断面図。
【図６】第２の実施の形態の半導体装置の製造工程を模式的に示す断面図。
【図７】第２の実施の形態の半導体装置の製造工程を模式的に示す断面図。
【図８】第２の実施の形態の半導体装置の製造工程を模式的に示す断面図。
【図９】第２の実施の形態の半導体装置の製造工程を模式的に示す断面図。
【図１０】第２の実施の形態の半導体装置の製造工程を模式的に示す断面図。
【図１１】第２の実施の形態の半導体装置の製造工程を模式的に示す断面図。
【図１２】第２の実施の形態の半導体装置の製造工程を模式的に示す断面図。
【符号の説明】
【００５０】
６  支持基板、  ８  絶縁層、  １０  半導体層、  １０Ａ  ＳＯＩ基板、  １２  酸化防止膜、  １４  酸化膜、  ２０  ゲート絶縁層、  ２２  ゲート電極、  ２４  サイドウォール絶縁層、  ２６  ソース／ドレイン領域  ２６ａ  ソース領域、  ２６ｂ  ドレイン領域、  ２８  エクステンション領域、  ３０  不純物領域、３２  ボディ領域、  １００，１１０  トランジスタ
【図１】
2005259884.tif 000003
【図２】
2005259884.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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