(57)【要約】【課題】エミッタを選択的に蒸着することで、エミッタ・ウインドウ内に多結晶シリコン層を蒸着中に見られるウインドウのピンチオフ問題を解消する。【解決手段】バイポーラ接合型トランジスタ用のエミッタを形成する工程、およびこの工程に従って形成されるバイポーラ接合型トランジスタである。一実施形態では、バイポーラ接合型トランジスタは積層関係にあるコレクタ、真性ベース、外部ベースおよびエミッタを備えている。エミッタは外部ベースを形成する金属層内の開口部を画成し、開口部内に選択的にシリコンを蒸着することによって形成される。シリコンは現場ドーピングまたは注入ドーピングされる。外部ベースがない別の実施形態では、開口部は真性ベースを覆う誘電材料層内に形成される。【選択図】図１
2005109501.tif 000002
【特許請求の範囲】
【請求項１】
バイポーラ接合型トランジスタのエミッタを形成する方法であって、
内部にベースを有する基板を準備する工程と、
前記基板を覆う材料層を形成する工程と、
前記ベースを露出させる開口部を前記材料層に形成する工程と、
前記エミッタを前記開口部内に選択的に蒸着する工程と
を含む方法。
【請求項２】
前記エミッタは現場ドーピングされるか、または前記選択的な蒸着工程の後の注入によってドーピングされる請求項１に記載の方法。
【請求項３】
前記エミッタは前記選択的な蒸着工程に従って蒸着された多結晶シリコンを含む請求項１に記載の方法。
【請求項４】
前記エミッタは前記選択的な蒸着方法に従って蒸着された単結晶シリコンを含む請求項１に記載の方法。
【請求項５】
前記エミッタは前記開口部の底面から選択的に蒸着する請求項１に記載の方法。
【請求項６】
バイポーラ接合型トランジスタのエミッタを形成する方法であって、
基板を準備する工程と、
前記基板内にコレクタを形成する工程と、
前記基板内に真性ベースを形成し、前記コレクタを覆う工程と、
前記真性ベースを覆う１つまたは複数の材料層を形成する工程と、
前記１つまたは複数の材料層内に、前記真性ベースの方向に下方に延びる開口部を形成する工程と、
前記開口部内の前記真性ベースから上方にエミッタを選択的に蒸着する工程と、
前記真性ベースの少なくとも一部を覆う外部ベースを形成する工程と
を含む方法。
【請求項７】
前記エミッタは現場ドーピングされるか、または前記選択的な蒸着工程の後の注入によってドーピングされる請求項６に記載の方法。
【請求項８】
前記エミッタは前記選択的な蒸着工程に従って蒸着された多結晶シリコンを含む請求項６に記載の方法。
【請求項９】
前記エミッタは前記選択的な蒸着方法に従って蒸着された単結晶シリコンを含む請求項６に記載の方法。
【請求項１０】
前記エミッタは前記開口部の底面から選択的に蒸着する請求項１に記載の方法。
【請求項１１】
バイポーラ接合型トランジスタのエミッタを形成する方法であって、
基板を準備する工程と、
前記基板内にコレクタを形成する工程と、
前記基板内に前記コレクタを覆う真性ベースを形成する工程と、
前記真性ベースを覆う材料層を形成する工程と、
前記材料層内に、側壁を備え、前記真性ベースの方向に下方に延びる開口部を形成する工程と、
前記側壁に沿って誘電巣スペーサを形成する工程と、
前記開口部内の前記真性ベースから上方にエミッタを選択的に蒸着する工程と
を含む方法。
【請求項１２】
前記エミッタは前記選択的な蒸着工程に従って蒸着された多結晶シリコンを含む請求項１１に記載の方法。
【請求項１３】
前記エミッタは前記選択的な蒸着工程に従って蒸着された単結晶シリコンを含む請求項６に記載の方法。
【請求項１４】
ドーピング剤を前記エミッタに注入する工程をさらに含む請求項１１に記載の方法。
【請求項１５】
前記エミッタを現場ドーピングする工程をさらに含む請求項１１に記載の方法。
【請求項１６】
前記誘電スペーサを形成する工程は、前記側壁に二酸化シリコンおよび窒化シリコンを含む横スタックを形成する工程をさらに含む請求項１１に記載の方法。
【請求項１７】
前記誘電スペーサを形成する工程は、前記側壁に窒化シリコン・スペーサを形成する工程をさらに含む請求項１１に記載の方法。
【請求項１８】
前記材料層の１つは誘電層を含み、前記開口部を形成する工程は前記誘電層内に開口部を形成する工程をさらに含み、前記開口部は側壁を備え、かつ前記真性ベースの方向に下方に延びており、前記方法はさらに前記開口部を通してドーピング剤を前記エミッタ内に注入する工程を含み、前記注入ドーピング剤は誘電層によって前記基板に達することが防止される請求項１１に記載の方法。
【請求項１９】
前記材料層を形成する工程はさらに、多結晶シリコン材料層を形成し、前記多結晶シリコンをエッチングし、パターン形成して外部ベースを形成する工程を含む請求項１１に記載の方法。
【請求項２０】
前記エミッタは前記開口部の底面から選択的に蒸着する請求項１１に記載の方法。
【請求項２１】
バイポーラ接合型トランジスタであって、
基板と、
前記基板内に配置されたコレクタと、
前記コレクタを覆う真性ベースと、
前記真性ベースと接触する外部ベースと、
前記真性ベースおよび前記外部ベースを覆い、開口部が画成されている誘電層と、
前記開口部内にあり、前記開口部内に局限されたエミッタと
を備えるバイポーラ接合型トランジスタ。
【請求項２２】
前記エミッタの上面が前記開口部内にある請求項２１に記載のバイポーラ接合型トランジスタ。
【請求項２３】
前記エミッタの上面は前記開口部の側壁よりも上には延びない請求項２２に記載のバイポーラ接合型トランジスタ。
【請求項２４】
前記エミッタは比較的平坦な表面を備える請求項２１に記載のバイポーラ接合型トランジスタ。
【請求項２５】
前記開口部には実質的に空隙がない請求項２１に記載のバイポーラ接合型トランジスタ。
【請求項２６】
前記エミッタは実質的に一定のドーピング剤濃度を呈する請求項２１に記載のバイポーラ接合型トランジスタ。
【請求項２７】
前記エミッタを通る垂線は外部ベースを通らない請求項２１に記載のバイポーラ接合型トランジスタ。
【請求項２８】
バイポーラ接合型トランジスタであって、
半導体基板と、
前記基板内に形成されたコレクタ領域と、
基板内に形成された、前記コレクタ領域を覆うベース領域と、
前記基板を覆い、内部にウインドウが形成された材料層と、
前記ウインドウ内だけに形成されたエミッタ領域と
を備えるバイポーラ接合型トランジスタ。
【請求項２９】
前記エミッタの上面は前記開口部内にある請求項２８に記載のバイポーラ接合型トランジスタ。
【請求項３０】
前記エミッタの上面は前記開口部の側壁の上に延びない請求項２８に記載のバイポーラ接合型トランジスタ。
【請求項３１】
前記エミッタは比較的平坦な表面を備える請求項２８に記載のバイポーラ接合型トランジスタ。
【請求項３２】
前記開口部には実質的に空隙がない請求項２８に記載のバイポーラ接合型トランジスタ。
【請求項３３】
前記エミッタは実質的に一定のドーピング剤濃度を呈する請求項２８に記載のバイポーラ接合型トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は全体としてバイポーラトランジスタに関し、具体的にはバイポーラトランジスタのエミッタ領域を形成する方法、およびこのような方法によって形成されたトランジスタに関する。
【背景技術】
【０００２】
本発明は２００３年９月３０日に出願された仮特許出願第６０／５０７，３７４号、「選択的に蒸着されたエミッタを有するバイポーラトランジスタ」（Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ  ｗｉｔｈ  Ｓｅｌｅｃｔｉｖｅｌｙ  Ｄｅｐｏｓｉｔｅｄ  Ｅｍｉｔｔｅｒ）の利益を主張するものである。
【０００３】
バイポーラ接合型トランジスタ（ＢＪＴ）はＮＰＮまたはＰＮＰドーピング構造を有する、ドーピングされた３つの隣接する半導体領域、もしくは層を備えている。中央の領域はベースを形成し、２つの端部領域はエミッタおよびコレクタを形成する。典型的には、エミッタのドーピング剤濃度はベースおよびコレクタのそれよりも高く、ベースのドーピング剤濃度はコレクタよりも高い。一般に、ＢＪＴは（例えばベースとエミッタとの間に供給される入力信号を増幅し、出力信号がエミッタ／コレクタの両端間に発生する）増幅器として、または（例えばベース／エミッタの両端間に印加された入力信号がエミッタ／コレクタ回路を開または閉（すなわち短絡）状態に切り換えるスイッチとして動作することができる。
【０００４】
バイポーラトランジスタの３つのドープ層を形成する幾つかの公知の半導体製造方法があり、このような方法に従って幾つかのトランジスタ構造を形成できる。最も簡単な構造は、基板内への連続的なドーピング剤注入によって形成された積層ＮＰＮまたはＰＮＰ領域を有するプレーナ構造である。多結晶シリコンの単一層からエミッタを形成することによって性能の著しい向上が達成される。例えば、多結晶シリコンのエミッタを使用することによって、エミッタ−ベースのドーピング・プロファイル全体をよりきちんと制御できる。第２の著しい向上は、１つはエミッタ用、もう１つは外部ベース領域用の２つの多結晶を使用することによって達成可能である。この構造によって、その他の利点と共にベース抵抗およびコレクタ−ベース・キャパシタンスが低減する。
【０００５】
２つの多結晶シリコン層を使用する第２の方法（二重多結晶シリコン層法と呼ばれる）に関して、基板全体にわたってエミッタの多結晶シリコンを蒸着することが不利であるので必然的に、エミッタを形成するためにマスキング、パターン形成、およびエッチング工程を利用する必要がある。さらに、外部ベースの多結晶シリコン層とエミッタの多結晶シリコン層との間にスペーサを形成するための付加的な材料層が必要である。これらの材料層のマスキング、パターン形成、およびエッチングは、結果として得られるデバイスに動作上の困難を生じがちな複雑な工程になることがある。
【０００６】
さらに、二重多結晶シリコン層法によれば、エミッタの多結晶シリコン層がエミッタのウインドウ内に蒸着されるので、多結晶シリコンはウインドウの底面と側面の双方に蒸着する。ウインドウの底面はベース領域によって形成されており、そのため底面上に蒸着した多結晶シリコンがベース／エミッタ接合部を形成する。ウインドウの底面上に形成された多結晶シリコンは、多結晶シリコンがウインドウの側面上に蒸着され、ウインドウの底面上に蒸着された多結晶シリコンと衝突することに起因するピンチオフ状態により、完全に蒸着された層の厚さよりも薄くなる傾向がある。ウインドウの底面材料上の多結晶シリコン材料が薄すぎると、バイポーラ接合型トランジスタが適切に機能しないことがある。高いトランジスタ動作速度を達成するためにエミッタのウインドウ幅は狭くされているので、エミッタの多結晶シリコン・ウインドウのピンチオフの問題は悪化する。
【０００７】
単一多結晶シリコン層方法（注入ベース法とも呼ばれる）は確かにこれらの欠点をある程度は回避できる。ベースおよびエミッタを形成するためのマスキング、パターン形成、およびエッチング工程は、適正に機能しないデバイスを製造しがちな複雑な諸工程を含むこともある。さらに、ウインドウのピンチオフ問題はエミッタ・ウインドウ内に多結晶シリコン層を蒸着中にも見られる。
【特許文献１】仮特許出願第６０／５０７，３７４号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の実施形態はバイポーラ接合型トランジスタのエミッタを形成する方法を含んでいる。この方法は、内部にベースを有する基板を準備し、基板を覆う材料層を形成し、ベースを露出させる開口部を材料層に形成し、エミッタを前記部内に選択的に蒸着する工程を含んでいる。
【課題を解決するための手段】
【０００９】
本発明による構造は基板と、基板内に配置されたコレクタと、コレクタを覆う真性ベースと、真性ベースと接触する外部ベースと、１つまたは複数の材料層内に、真性ベースを覆い、開口部が画成されている誘電層と、開口部内にあり、開口部内に局限されたエミッタとを備えている。
【発明を実施するための最良の形態】
【００１０】
本発明の前記の、およびその他の特徴は添付図面に示された本発明の以下の詳細な説明によって明らかにされる。図中、同様の参照符号は異なる図面でも同一の部品を示す。図面は必ずしも縮尺どおりではなく、その代わりに本発明の原理を示す部分が強調されている。
【００１１】
半導体集積回路上にバイポーラ接合型トランジスタを形成する特定の方法および装置を詳細に説明する前に、本発明は主として素子および諸工程の新規かつ自明ではない組み合わせにあることに留意されたい。したがって、本発明の素子および工程は図面では従来の素子および工程として示され、本明細書の記載内容の恩恵を受けた当業者には容易に明らかである細部で開示内容を曖昧にしないように、本発明と関わりがある特定の細部だけを示している。
【００１２】
本発明の教示内容によって、ＢＪＴ用のエミッタ多結晶シリコンは選択的な蒸着工程中、必要な箇所だけに蒸着される。選択的な蒸着を達成するため、エミッタ・シリコンはＨＣＩ（塩化水素酸）を用いて従来の選択的なシリコン蒸着システムで蒸着することができる。別の実施形態では、選択的な蒸着は純正なシリコンの表面上でのシリコン成長の開始と二酸化シリコンまたは窒化シリコンの表面上でのシリコン成長の開始とのタイムラグを有利に利用したシステムで達成可能である。
【００１３】
本発明の教示による、また注入されたベースを備えているＮＰＮバイポーラ接合型トランジスタ構造用の選択的に蒸着されたエミッタを形成する工程の手順が、逐次的な処理工程によって形成された構造の横断面図を示した図１〜１０を参照して下記に説明する。図示した従来技術の方法は、基板上にバイポーラトランジスタとＣＭＯＳ（相補型金属酸化物電界効果トランジスタ）とが形成されるＢｉＣＭＯＳ法である。この工程では、ＮＰＮ  ＢＪＴが領域６に形成され、ＮＭＯＳＦＥＴが領域７に形成され、ＰＭＯＳＦＥＴが基板１０の領域８に形成される。図１を参照。
【００１４】
デバイス間の性能劣化と電気的なクロストークを避けるため、ＢＪＴとＣＭＯＳデバイスとを電気的に絶縁する必要がある。図示した実施例の方法はＬＯＣＯＳ（シリコンの局部的酸化）絶縁を採用している。ＬＯＣＯＳ領域は先ずｐ形シリコン基板１０（図１を参照）酸化させて、パッド酸化層とも呼ばれる二酸化シリコン層を形成することによって形成される。窒化シリコン層（図示せず）はシリコン二酸化層を覆って蒸着される。窒化シリコン層および二酸化シリコン層はこれを覆うパターン形成されたフォトレジスト層に従ってエッチングされ、その中に開口部が形成される。残りの領域は後のＬＯＣＯＳ酸化用の酸化マスクを形成し、基板１０の酸化は窒化シリコンおよび二酸化シリコン層内の開口部を通してしか可能ではなくなる。ＬＯＣＯＳ酸化工程は図１に示すように、絶縁性二酸化シリコン領域２０を形成する。
【００１５】
絶縁領域２０の形成後、窒化シリコンおよび二酸化シリコンの残りの領域は化学的に剥離され、隣接する絶縁領域２０の間の領域の基板１０上に犠牲二酸化シリコン層が形成される。
【００１６】
別の実施形態では浅溝および深溝絶縁構造のような別の絶縁構造を単独で、または他の絶縁構造と組み合わせて用いることができる。
【００１７】
次に、フォトレジスト層が蒸着、マスキング、パターン形成、および形成されて、ｐ−タブ・フォトレジスト注入マスク（図示せず）が形成される。ｐ形ドーピング剤がマスクを通して注入され、基板１０のＮＭＯＳ領域７にｐ−タブ２７が形成される。図１を参照。
【００１８】
次に、ｎ−タブ・フォトレジスト注入マスクが形成され、ｎ形ドーピング剤がマスクを通して注入され、ＮＰＮ  ＢＪＴデバイス用のＰＭＯＳ領域８とコレクタ領域４２とが形成される。コレクタ領域４２は（図２に関連して後述するように）、順次形成されるサブコレクタに接続されるためのシンカー領域としての役割を果たす。
【００１９】
ＣＭＯＳゲート・スタックを形成するため、ウエットクリーン工程によりｎ−タブ・フォトレジスト・マスクと犠牲二酸化シリコン層とを除去する。二酸化シリコン層、多結晶シリコン層、および珪化タングステン層は基板１０の上面４６上にブランケット蒸着される。
【００２０】
多結晶シリコン層は注入マスクを通してドープされ、層がパターン形成されてゲート・スタック層が形成される。その結果生じるゲート・スタック構造は（ＮＭＯＳ領域７内の）ｐ−タブ２７および（ＰＭＯＳ領域８内の）ｎ−タブ４０のそれぞれの上方のゲート酸化物領域５０と、多結晶シリコン領域５２と、珪化タングステン領域５４とを備えている。
【００２１】
適宜にパターン形成された注入マスクを利用して、ｐ−タブ領域２７にｎ形の軽くドープされたドレン領域６１（ＮＬＤＤ）が形成され、ＢＪＴ領域６にｎ形の軽くドープされたコレクタ接点領域６２が形成される。適宜にパターン形成された注入マスクを利用して、ｎ−タブ４０にｐ形の軽くドープされたドレン領域６７（ＰＬＤＤ）が形成される。
【００２２】
ＴＥＯＳ（テトラエトキシシラン）二酸化シリコン層６８が基板１０を覆って形成される。図２を参照。サブコレクタ・マスク７２を使用して、サブコレクタ７４が（ｎ形注入矢印７６で示されているように）ＢＪＴ領域６に注入される。サブコレクタ７４の形成後、ｐ形ベース７５がｐ形ドーピング剤を使用した注入カウンタードーピングによってサブコレクタ７４を覆って形成される。
【００２３】
図３に示すように、スペーサ二酸化シリコン層８０が基板１０上に蒸着される。一実施形態では、層８０はＴＥＯＳ工程によって形成される。一実施形態では、後続のウエットエッチング工程でマスクとして機能するように、比較的薄い非晶質シリコン層８２が二酸化シリコン層８０上に形成される。パターン形成されたフォトレジスト層（図示せず）を利用して、非晶質シリコン層８２と、その下層の二酸化シリコン層８０とが異方性エッチングされてエミッタ・ウインドウ９１が形成される。エッチング工程はＴＥＯＳ層６８上で停止され、図示のとおり、この層は後続のウエットエッチング工程中にエミッタ・ウインドウ９１から除去される。
【００２４】
先行技術では、多結晶シリコン（図示せず）はＢＪＴエミッタを形成する際に使用されるためにブランケット蒸着される（エミッタ・ウインドウ９１内も含む）。多結晶シリコン層には砒素または別のｎ形ドーピング剤が注入（または現場ドーピング）される。
【００２５】
蒸着およびパターン形成の代わりに、本発明の教示によれば、シリコン・エミッタ２５０（図４を参照）がベース７５の表面２５２（シリコン）上のエミッタ・ウインドウ９１内に選択的に蒸着される。図５の拡大図をも参照されたい。選択的な蒸着とは、二酸化シリコンまたは窒化シリコン上にではなく、純正なシリコン上にシリコンを蒸着することを意味している。選択的なシリコン蒸着は、ベース７５のシリコン面２５２のような純正なシリコンが露出している領域だけでシリコンの蒸着が可能であるように、（一実施形態では）塩化水素酸（ＨＣＩ）環境で行われる。実際には、シリコンは基板１０の全体に成長するが、誘電面上でのシリコン・エッチング速度はこれらの誘電面上での成長速度よりも速い。したがって、シリコンはシリコン面上でのみ選択的に蒸着される。
【００２６】
本発明の教示によって形成されたエミッタは現場ドーピングされ、または蒸着後に注入される。ドーピング剤を注入するには、一実施形態では基板１０のエミッタ２５０以外の領域でのドーピング剤の注入を防ぐためにマスクが形成される。別の実施形態では、注入工程用の適当なマスクを形成することがある、基板１０を覆う二酸化シリコン層８２の厚さによっては、マスクが不要であることもある。
【００２７】
有利なことには、エミッタ２５０の蒸着およびパターン形成は同じ工程で行われる。したがって、エミッタを形成するためにブランケット多結晶シリコンのエッチングに関連する従来の工程は必要ない。
【００２８】
ＰＭＯＳＦＥＴおよびＮＭＯＳＦＥＴデバイス用のゲート・スタック・スペーサ１００は層８２を除去し、二酸化シリコン層８０を異方性エッチングすることによって形成される。このエッチング工程中、ＴＥＯＳ二酸化シリコン層６８も除去される。図６に示された形成された構造を参照されたい。
【００２９】
フォトレジスト層は、大量の（ｎ＋）砒素をｐ−タブ２７に注入し、ＮＭＯＳ領域６用のソース１０６およびドレン１０８を形成するためのｎ＋ソース／ドレン・マスクを形成するために蒸着され、パターン形成される。図７を参照。砒素は同じマスクを通してＢＪＴコレクタ領域４２にも注入され、引き続き形成される被覆コレクタ接点との接触抵抗を最小限にするため、ドーピング・レベルが比較的高いｎ＋オーム・コレクタ接点領域１１０を形成する。
【００３０】
大量のｐ形ドーピング剤がパターン形成されたマスクを通してｎ−タブ４０へと注入されて、ＰＭＯＳ領域８用のソース１１４とドレン１１６とが形成される。ＮＰＮ  ＢＪＴ９５の外部ベース領域１１８もｐ形ドーピング剤によって形成される。このように、図１０は基板を覆う誘電層、および基板１０内に形成されたドーピング領域を相互接続するための金属化層の間に配置された付加的な誘電層の蒸着前の最終的なデバイスの外見を示している。
【００３１】
選択的に蒸着されるエミッタを形成するための本発明の教示内容を、多結晶シリコン層から形成されたベース領域を備えたＮＰＮ  ＢＪＴを形成するために応用する態様が図８−１４に示されており、これらの図面は逐次的な工程により形成された構造の横断面図を示している。図示した方法は、バイポーラトランジスタおよびＣＭＯＳ（相補型金属酸化物半導体電界効果トランジスタ）が基板上に形成されるＢｉＣＭＯＳ方法である。本発明の教示内容は、同じ基板上にＣＭＯＳトランジスタが形成されずに、基板上にＢＪＴが形成される場合にも応用できる。
【００３２】
多結晶シリコン・ベースを備えた実施形態の初期の工程は、注入されたベース領域に関して上記で図１に開示した工程と実質的に同じである。図１に示した工程に続く、多結晶シリコン・ベースの追加の工程は図８から始まって示されている。
【００３３】
図８は適宜にパターン形成されたマスク（図示せず）を通したｎ形注入ドーピングによって形成されたサブコレクタ１４２を示している。ＴＥＯＳスペーサ酸化物層１４４および多結晶シリコン層１４６が基板１０上に形成されている。多結晶シリコン層１４６は注入マスク１５０を通して大量のホウ素注入（注入矢印１４８で示されている）でドーピングされる。ホウ素が注入された多結晶シリコン層１４６は後述のように外部ベース領域を形成する。
【００３４】
図９に示すように、窒化シリコン層１５６および二酸化シリコン層１５８（一実施形態ではＴＥＯＳ工程によって形成される）多結晶シリコン層１４６を覆って蒸着される。フォトレジスト層１６０が蒸着され、パターン形成されて、内部にウインドウ１６２が形成される。二酸化シリコン層１５８、窒化シリコン層１５６、および多結晶シリコン層１４６はウインドウ１６２を通して異方性エッチングされ、ＴＥＯＳ層１４４で停止されて、基板１０内にエミッタ・ウインドウ１６３が形成される。ある実施形態では、コレクタ領域１６６がウインドウ１６２を経て注入される。
【００３５】
二酸化シリコン層１５８とフォトレジスト層１６０が除去された後、窒化シリコン層が蒸着され、異方性エッチングされて、側壁スペーサ１７０が形成される。図１０を参照。ウエットエッチングがエミッタ・ウインドウ１６３の内部から二酸化シリコンＴＥＯＳ層６８および１４４を除去して、一次空隙１７４と、一次空隙１７４に対して横に配置された空隙１７５とを形成する。
【００３６】
双方とも参照符号１７６で示されている（図１１を参照）真性ベースおよびキャップ領域はシリコン−ゲルマニウムのエピタキシャル成長工程中に空隙１７４および１７５内に形成される。
【００３７】
窒化シリコン・スペーサ１８０およびその下層の二酸化シリコン（ＴＥＯＳ）スペーサ１８２は図１２の拡大図に示すようにウインドウ１６３内に形成される。後に形成されるｎ＋エミッタとｐ＋外部ベースとの間のスペースを拡大する役割を果たすスペーサはＴＥＯＳ二酸化シリコン層と窒化シリコン層とを蒸着することによって形成される。これらの層は再び異方性エッチングされて、スペーサ１８０および１８２が形成され、その際にエッチングは真性ベースおよびキャップ領域１７６の上面に形成されたＴＥＯＳ層の領域で停止される。別の実施形態では、以前形成されたスペーサ１７０で充分であるので、スペーサ１８０および１８２は必要ない。スペーサの形成に引き続いて、真性ベースおよびキャップ領域１７６の上面を覆うＴＥＯＳ二酸化シリコン層の残りの部分はウエットエッチング工程によって除去される。
【００３８】
図１２にさらに示すように、エミッタ２６０は前述のように（一実施形態では）塩化水素酸（ＨＣＩ）環境で、真性ベース１７６のシリコン面２６２上だけにしかシリコンが蒸着できないように選択的に蒸着される。エミッタは現場ドーピングがされることも、蒸着後に注入されることもできる。注入工程は、ベースの多結晶シリコン層１４６を覆う窒化シリコン層１５６の厚みに応じてマスクを使用して実施しても、使用しないで実施してもよい。すなわち、窒化シリコン層１５６がエミッタ２６０内を除く全ての領域で注入されたドーピング剤を遮断するのに充分に厚い場合は、マスク層は必要ないであろう。
【００３９】
ＢｉＣＭＯＳ方法は多結晶シリコン層１４６をエッチングするためにパターン形成されたハード・マスクまたはフォトレジスト・マスクを使用して継続され、外部ベース領域１４６Ａが形成される。この時点で、ＢＪＴの方法は基本的に完了である。（図１３に示すように）ＢＪＴは、真性ベース１７６、（ドーピングされた多結晶シリコンから形成された）外部ベース領域１４６Ａ、選択的に蒸着されたエミッタ２６０、およびコレクタ領域４２、１４２および６６を備えている。
【００４０】
図１３にさらに示すように、スペーサ・エッチング工程はＴＥＯＳ層１４４および窒化シリコン層１５６を異方性エッチングしてゲート・スタック用のスペーサ２０２を形成する。
ｎ形不純物が適宜にパターン形成されたマスクを通して注入され、ソース／ドレン領域２１４およびコレクタ領域２１３が形成される。図１４を参照。Ｐ形不純物はｎ−タブ４０に注入されてソース／ドレン領域２１８が形成される。
【００４１】
図１４は第１誘電層および第１相互接続金属化層の蒸着前の様々な素子の好適な最終構造を示している。当分野で公知のように、第１誘電層にウインドウが画成され、ＢＪＴおよび２つのＭＯＳＦＥＴの様々な領域との電気的接触を確立するために、第１誘電層内に導電性プラグが形成される。領域を接続するための相互接続構造は第１金属化層内に形成される。第１金属化層の上方に付加的な交互の誘電層と相互接続層とが形成されて、集積回路の相互接続システムが完成される。
【００４２】
（注入をベースにした実施形態でも、多結晶シリコンをベースにした実施形態でも）本発明の教示内容によって形成されたエミッタは単結晶または多結晶材料から形成されることをこれまで見てきた。金属の結晶構造は成長の条件、成長面の清浄技術、およびその他の工程パラメータによって左右される。単結晶と多結晶のエミッタの双方の実施形態とも受け入れられる。
【００４３】
本発明によって、エミッタ領域はベース・シリコンの上方でしか蒸着されないので、エミッタが蒸着された多結晶シリコン層から形成された場合に発生する不都合なウインドウ狭窄効果なしで、エミッタ・ウインドウの幅を従来技術と比較して大幅に縮小できる。このように、本発明によって形成されたＢＪＴはより狭いエミッタ・ウインドウを使用することによってさらに高い動作速度をもたらす。さらに、エミッタ多結晶シリコン層がないので、ＢＪＴ構造の全長は先行技術のＢＪＴと比較して短縮される。外部ベース領域１４６Ａとエミッタとの間に窒化シリコン領域１５６Ａ（図１３を参照）を形成するためにエッチングされる厚い窒化シリコン絶縁層１５６は、ベース／エミッタのキャパシタンスを低減するため必要ない。さらに、導電性の相互接続が上に形成される最低部の誘電層の厚さも縮小される。
【００４４】
エミッタを選択的に蒸着することによって本発明は、先行技術のエミッタ・ウインドウ９１を横切るエミッタ多結晶シリコン層の厚さの変化によって、エミッタ−ベース・インターフェースで砒素のｎ形ドーピング剤の濃度が変化するいわゆる「プラグ作用」を改善する。本発明の教示による選択的に蒸着されたエミッタ（２５０または２６０）のプロファイルは厚さの大幅な変動を生じないので、「プラグ作用」が回避される。
【００４５】
さらに先行技術の方法では、エミッタは開口部の底面と側面上で成長し、開口部の側面よりも底面上の方が厚いエミッタになることがある。ある状況では、側面上に形成される材料は収斂し、蒸着工程を「ピンチオフ」し、ピンチオフ領域と開口部のベースとの間に空隙が生ずる。このように不適切に形成されたエミッタは、ベース領域に接触する充分なエミッタ材料が不足しているのでＢＪＴの動作を損なうことがある。本発明の教示によってエミッタは選択的蒸着工程中に底部から開口部を埋めてゆくので、この欠点は回避される。
【００４６】
半導体基板内にＢＪＴのエミッタ層を形成するために有用な構造および方法をこれまで記載してきた。本発明の特定の用途と実施例を図示し、説明してきたが、これらは本発明を多様な態様と多様な回路構造で実施する基礎となるものである。本発明の範囲内で多くの変化形が可能である。記載した１つまたは複数の実施形態に関連する特徴および要素は全ての実施形態に必要な要素であると見なされるものではない。本発明は特許請求の範囲によってのみ限定されるものである。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１の方法によるバイポーラ接合型トランジスタおよび金属酸化物半導体電界効果トランジスタを形成する順次の各工程の断面図である。
【図２】本発明の第１の方法によるバイポーラ接合型トランジスタおよび金属酸化物半導体電界効果トランジスタを形成する順次の各工程の断面図である。
【図３】本発明の第１の方法によるバイポーラ接合型トランジスタおよび金属酸化物半導体電界効果トランジスタを形成する順次の各工程の断面図である。
【図４】本発明の第１の方法によるバイポーラ接合型トランジスタおよび金属酸化物半導体電界効果トランジスタを形成する順次の各工程の断面図である。
【図５】本発明の第１の方法によるバイポーラ接合型トランジスタおよび金属酸化物半導体電界効果トランジスタを形成する順次の各工程の断面図である。
【図６】本発明の第１の方法によるバイポーラ接合型トランジスタおよび金属酸化物半導体電界効果トランジスタを形成する順次の各工程の断面図である。
【図７】本発明の第１の方法によるバイポーラ接合型トランジスタおよび金属酸化物半導体電界効果トランジスタを形成する順次の各工程の断面図である。
【図８】先行技術の第２の方法によるバイポーラ接合型トランジスタおよび金属酸化物半導体電界効果トランジスタを形成する順次の各工程の断面図である。
【図９】先行技術の第２の方法によるバイポーラ接合型トランジスタおよび金属酸化物半導体電界効果トランジスタを形成する順次の各工程の断面図である。
【図１０】先行技術の第２の方法によるバイポーラ接合型トランジスタおよび金属酸化物半導体電界効果トランジスタを形成する順次の各工程の断面図である。
【図１１】先行技術の第２の方法によるバイポーラ接合型トランジスタおよび金属酸化物半導体電界効果トランジスタを形成する順次の各工程の断面図である。
【図１２】先行技術の第２の方法によるバイポーラ接合型トランジスタおよび金属酸化物半導体電界効果トランジスタを形成する順次の各工程の断面図である。
【図１３】先行技術の第２の方法によるバイポーラ接合型トランジスタおよび金属酸化物半導体電界効果トランジスタを形成する順次の各工程の断面図である。
【図１４】先行技術の第２の方法によるバイポーラ接合型トランジスタおよび金属酸化物半導体電界効果トランジスタを形成する順次の各工程の断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【外国語明細書】
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