(57)【要約】【課題】電源投入直後であっても、別のシステムからのデータ書き込み制御に対応できる半導体装置を提供する。【解決手段】電源投入後、外部装置である電源Ｂシステム１３０内の半導体装置Ｂ１３１が備えるＩＦ回路Ｂ１３２より初めて書き込み制御を受けると、すなわちＩＦ回路Ｂ１３２により書き込み制御線ＮＷＲに印加される信号が立ち上がると、あるいは立ち下がると、ＩＦ回路用トグル信号生成回路１２２の出力のレベルが反転して、ＩＦ回路Ａ１２０のリセット状態が解除される。【選択図】    図１
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【特許請求の範囲】
【請求項１】
外部装置と接続するためのインターフェース回路を具備する半導体装置であって、電源投入時に前記インターフェース回路をリセット状態にし、電源投入後に外部装置から初めて書き込み制御されたときそのリセット状態を解除することを特徴とする半導体装置。
【請求項２】
外部装置と接続するためのインターフェース回路を具備する半導体装置であって、電源投入時に前記インターフェース回路をリセット状態にし電源投入後に外部装置から初めて書き込み制御されたときそのリセット状態を解除するトグル信号を出力するトグル信号生成回路を具備することを特徴とする半導体装置。
【請求項３】
内部回路と、外部装置と接続するためのインターフェース回路とを具備し、電源投入時に前記内部回路をリセット状態にし、一定時間経過後にそのリセット状態を解除する半導体装置であって、電源投入時に前記インターフェース回路をリセット状態にし、電源投入後一定時間が経過し前記内部回路のリセット状態が解除されたとき、あるいは電源投入後に外部装置から初めて書き込み制御されたときのいずれか早いときに、前記インターフェース回路のリセット状態を解除することを特徴とする半導体装置。
【請求項４】
内部回路と、外部装置と接続するためのインターフェース回路と、電源投入時に前記内部回路をリセット状態にし一定時間経過後にそのリセット状態を解除する内部リセット信号を出力する内部リセット生成回路とを具備する半導体装置であって、電源投入時に前記インターフェース回路をリセット状態にし電源投入後に外部装置から初めて書き込み制御されたときそのリセット状態を解除するトグル信号を出力するトグル信号生成回路と、前記内部リセット生成回路と前記トグル信号生成回路の出力を入力とし、電源投入時に前記インターフェース回路をリセット状態にし電源投入後一定時間が経過して前記内部回路のリセット状態が解除されたとき、あるいは電源投入後に外部装置から初めて書き込み制御されたときのいずれか早いときに、前記インターフェース回路のリセット状態を解除する信号を出力する論理回路とを具備することを特徴とする半導体装置。
【請求項５】
制御回路と、前記制御回路に制御される周辺回路とを具備し、電源投入時に前記制御回路をリセット状態にし、一定時間経過後にそのリセット状態を解除する半導体装置であって、電源投入時に前記周辺回路をリセット状態にし、電源投入後に前記制御回路が初めて前記周辺回路に対し書き込み制御したとき前記周辺回路のリセット状態を解除することを特徴とする半導体装置。
【請求項６】
制御回路と、前記制御回路に制御される周辺回路と、電源投入時に前記制御回路をリセット状態にし一定時間経過後にそのリセット状態を解除する内部リセット信号を出力する内部リセット生成回路とを具備する半導体装置であって、電源投入時に前記周辺回路をリセット状態にし電源投入後に前記制御回路が初めて前記周辺回路に対し書き込み制御したとき前記周辺回路のリセット状態を解除するトグル信号を出力するトグル信号生成回路を具備することを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置であって、前記内部リセット生成回路と前記トグル信号生成回路の出力を入力とし、これらの出力のうちの一方が、前記制御回路をリセット状態にする出力、あるいは前記周辺回路をリセット状態にする出力であるとき前記周辺回路をリセット状態にする信号を出力する論理回路を具備することを特徴とする半導体装置。
【請求項８】
制御回路と、前記制御回路に制御される周辺回路と、前記制御回路からの制御に従い前記周辺回路へのクロック供給を制御するクロック供給制御回路とを具備し、電源投入時に前記制御回路および前記周辺回路をリセット状態にし、一定時間経過後にそのリセット状態を解除する半導体装置であって、電源投入時に前記クロック供給制御回路をリセット状態にし、電源投入後に前記制御回路が初めて前記周辺回路に対し書き込み制御したとき前記クロック供給制御回路のリセット状態を解除することを特徴とする半導体装置。
【請求項９】
制御回路と、前記制御回路に制御される周辺回路と、前記制御回路からの制御に従い前記周辺回路へのクロック供給を制御するクロック供給制御回路と、電源投入時に前記制御回路および前記周辺回路をリセット状態にし一定時間経過後にそのリセット状態を解除する内部リセット信号を出力する内部リセット生成回路とを具備する半導体装置であって、電源投入時に前記クロック供給制御回路をリセット状態にし電源投入後に前記制御回路が初めて前記周辺回路に対し書き込み制御したとき前記クロック供給制御回路のリセット状態を解除するトグル信号を出力するトグル信号生成回路を具備することを特徴とする半導体装置。
【請求項１０】
電源投入時にハイレベル又はローレベルとなり、電源投入後にエッジトリガ又はレベルトリガが入力されるとレベルが反転してその後はレベルが変化しないトグル信号を出力することを特徴とするトグル信号生成回路。
【請求項１１】
クロック端子にエッジトリガ又はレベルトリガが入力されるフリップフロップ回路又はラッチ回路と、前記フリップフロップ回路又はラッチ回路のＤ端子に入力される信号とＱ端子から出力される信号とを入力とするＥｘ−ＯＲ論理回路とを備え、電源投入時にハイレベル又はローレベルとなり、電源投入後に前記フリップフロップ回路又はラッチ回路のクロック端子にエッジトリガ又はレベルトリガが入力されるとレベルが反転してその後はレベルが変化しないトグル信号が前記Ｅｘ−ＯＲ論理回路から出力されることを特徴とするトグル信号生成回路。
【請求項１２】
前記フリップフロップ回路又はラッチ回路のＤ端子を電源に接続する、あるいは接地させることを特徴とする請求項１１記載のトグル信号生成回路。
【請求項１３】
請求項１０記載のトグル信号生成回路を複数具備するとともに、各トグル信号生成回路の出力を入力とするＯＲ論理回路を具備し、トグル信号として前記ＯＲ論理回路の出力信号を出力することを特徴とするトグル信号生成回路。
【請求項１４】
請求項１１記載のトグル信号生成回路を複数具備するとともに、各トグル信号生成回路の出力を入力とするＯＲ論理回路を具備し、トグル信号として前記ＯＲ論理回路の出力信号を出力することを特徴とするトグル信号生成回路。
【請求項１５】
請求項１２記載のトグル信号生成回路を複数具備するとともに、各トグル信号生成回路の出力を入力とするＯＲ論理回路を具備し、トグル信号として前記ＯＲ論理回路の出力信号を出力することを特徴とするトグル信号生成回路。
【請求項１６】
請求項１０乃至１５のいずれかに記載のトグル信号生成回路を具備することを特徴とする請求項２記載の半導体装置。
【請求項１７】
請求項１０乃至１５のいずれかに記載のトグル信号生成回路を具備することを特徴とする請求項４記載の半導体装置。
【請求項１８】
請求項１０乃至１５のいずれかに記載のトグル信号生成回路を具備することを特徴とする請求項６記載の半導体装置。
【請求項１９】
請求項１０乃至１５のいずれかに記載のトグル信号生成回路を具備することを特徴とする請求項７記載の半導体装置。
【請求項２０】
請求項１０乃至１５のいずれかに記載のトグル信号生成回路を具備することを特徴とする請求項９記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、インターフェース回路や周辺回路のリセット解除タイミング、周辺回路へのクロック供給開始タイミングを個別制御する半導体装置、およびトグル信号生成回路に関する。
【０００２】
【従来の技術】
従来の半導体装置の概略回路図を図１２に示す。
図１２において、電源Ａシステム７００は、電源電圧の上昇を検出し時定数回路による遅延時間後にトグルするパワーオンリセット信号を出力するパワーオンリセット生成装置７０３と、水晶発振回路（Ｘ´ｔａｌ）７０４と、半導体装置Ａ７０１とを備える。
【０００３】
また、電源Ａシステム７００内の半導体装置Ａ７０１は、内部回路Ａ７０２と、電源Ａシステム７００の外部装置である電源Ｂシステム７３０内の半導体装置Ｂ７３１が備えるインターフェース回路（以下、ＩＦ回路と称す。）Ｂ７３２と少なくともデータ線ＤＡＴＡおよび書き込み制御線ＮＷＲで接続されるＩＦ回路Ａ７２０とを備える。
【０００４】
また、内部回路Ａ７０２の主たる制御回路７０７は、この制御回路７０７により制御される周辺回路７１０ａ〜７１０ｚそれぞれと少なくともデータ線ＤＡＴＡａ〜ＤＡＴＡｚおよび書き込み制御線ＮＷＲａ〜ＮＷＲｚで接続される。
【０００５】
また、内部回路Ａ７０２の内部クロック生成回路７０６は、水晶発振回路７０４より出力される正弦波を入力とし、内部回路Ａ７０２内の各回路へ内部クロック信号を供給する。
【０００６】
また、内部回路Ａ７０２は内部リセット生成回路７０５を具備する。この内部リセット生成回路７０５は、電源投入後、パワーオンリセット生成装置７０３からのパワーオンリセット信号を受けて、内部クロック生成回路７０６をリセット状態にする内部クロック生成回路用のリセット信号と、制御回路７０７と周辺回路７１０ａ〜７１０ｚをリセット状態にする内部リセット信号を出力する。このうち、内部クロック生成回路用リセット信号は、電源投入後、内部クロック信号の発振周波数が安定するまで内部クロック生成回路７０６をリセット状態にし、発振周波数が確定するとリセット解除する。内部クロック生成回路７０６のリセット状態が解除されるとクロック供給が開始されるが、制御回路７０７と周辺回路７１０ａ〜７１０ｚのリセット状態については同時には解除されず、所定のクロック数が供給された後、解除される。
【０００７】
また、内部回路Ａ７０２はクロック供給制御回路７１４ａ〜７１４ｚを具備する。クロック供給制御回路７１４ａ〜７１４ｚは、制御回路７０７からの制御信号ＣＫＣＮＴａ〜ＣＫＣＮＴｚに従い、周辺回路７１０ａ〜７１０ｚへのクロック供給を制御する。つまり、制御回路７０７は、必要に応じて各周辺回路へクロック供給を個別に制御できる。
【０００８】
以上のように、従来の半導体装置では、電源投入後、内部クロック信号の発振周波数が安定するまで内部クロック生成回路、制御回路、周辺回路をリセット状態とし、発振周波数確定後、まず内部クロック生成回路のリセット状態を解除して、さらに所定の時間が経過した後、制御回路と周辺回路のリセット状態を解除していた。そのため、制御回路と周辺回路は、リセット解除までに開始されるクロック供給を受けて電源投入後一定時間が経過した後に一斉に動作を開始していた。このように、従来の半導体装置においては、内部回路が安定して動作開始できるまで制御回路と周辺回路のリセット状態を引き延ばしていた（例えば、特許文献１参照）。
【０００９】
このように内部回路が安定して動作開始できるまで内部回路（制御回路や周辺回路）をリセット状態にすることを「発振安定待ち」と称す。
一方、近年、低消費電力の要求はますます高まっており、各種インターフェースでつながるシステムごとに電源のオン／オフが行われる場面が多くなっている。しかしながら、従来の半導体装置では、上述したように、電源が投入されてから一定時間が経過するまでは内部回路はリセット状態にあり、この間別のシステムからの、特にデータ書き込み制御には対応できないという問題があった。例えば、ＡＴＡＰＩインターフェース（ＡＴ  Ａｔｔａｃｈｍｅｎｔ  ＰａｃｋｅｔＩｎｔｅｒｆａｃｅ）においてデバイス側半導体装置のリセット状態が解除されるまでは、ホストからレジスタ書き込みができずにホストを一時的に待たせる場合があった。
【００１０】
また、上述したように、リセット解除後、内部回路が一斉に動作を開始するため、即座に動作する必要のない周辺回路、あるいは全く使用しない周辺回路も動作を開始し電力を消費するという問題があった。
【００１１】
また、図１２に示すようにクロック供給制御回路を設け、制御回路が、即座に動作する必要のない周辺回路等へのクロック供給を停止する設定制御を行うようにすることもできるが、このように設定制御する場合であっても、リセット解除後、設定制御が完了するまでの間は、即座に動作する必要のない周辺回路等も動作するので、比較的多くの電力を消費することになる。
【００１２】
【特許文献１】
特開昭６２−８６４１９号公報
【００１３】
【発明が解決しようとする課題】
本発明は、上記問題点を解決するために、電源投入後に外部装置から初めて書き込み制御されたとき、その外部装置と接続しているインターフェース回路のリセット状態を解除することにより、内部回路のリセット状態が解除される前であっても、別のシステムからのデータ書き込み制御に対応できるようにする半導体装置、およびトグル信号生成回路を提供することを目的とする。
【００１４】
また、本発明は、上記問題点を解決するために、電源投入後に制御回路から初めて書き込み制御されたとき、その書き込み制御された周辺回路のリセット状態を解除することにより、電源投入後一定時間が経過した後（「発振安定待ち」状態の解除後）であっても、制御回路から書き込み制御される前はその周辺回路は動作せず、電力の消費を抑制することができる半導体装置、およびトグル信号生成回路を提供することを目的とする。
【００１５】
また、本発明は、上記問題点を解決するために、周辺回路へのクロック供給を制御するクロック供給制御回路を具備する半導体装置において、電源投入後に制御回路から初めて書き込み制御されたとき、その書き込み制御された周辺回路のクロック供給制御回路のリセット状態を解除することにより、電源投入後一定時間が経過した後（「発振安定待ち」状態の解除後）であっても、制御回路から書き込み制御される前はその周辺回路へのクロック供給が停止状態にあってその周辺回路は動作せず、電力の消費を抑制することができる半導体装置、およびトグル信号生成回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明の請求項１記載の半導体装置は、外部装置と接続するためのインターフェース回路を具備する半導体装置であって、電源投入時に前記インターフェース回路をリセット状態にし、電源投入後に外部装置から初めて書き込み制御されたときそのリセット状態を解除することを特徴とする。
【００１７】
本発明の請求項２記載の半導体装置は、外部装置と接続するためのインターフェース回路を具備する半導体装置であって、電源投入時に前記インターフェース回路をリセット状態にし電源投入後に外部装置から初めて書き込み制御されたときそのリセット状態を解除するトグル信号を出力するトグル信号生成回路を具備することを特徴とする。
【００１８】
本発明の請求項３記載の半導体装置は、内部回路と、外部装置と接続するためのインターフェース回路とを具備し、電源投入時に前記内部回路をリセット状態にし、一定時間経過後にそのリセット状態を解除する半導体装置であって、電源投入時に前記インターフェース回路をリセット状態にし、電源投入後一定時間が経過し前記内部回路のリセット状態が解除されたとき、あるいは電源投入後に外部装置から初めて書き込み制御されたときのいずれか早いときに、前記インターフェース回路のリセット状態を解除することを特徴とする。
【００１９】
本発明の請求項４記載の半導体装置は、内部回路と、外部装置と接続するためのインターフェース回路と、電源投入時に前記内部回路をリセット状態にし一定時間経過後にそのリセット状態を解除する内部リセット信号を出力する内部リセット生成回路とを具備する半導体装置であって、電源投入時に前記インターフェース回路をリセット状態にし電源投入後に外部装置から初めて書き込み制御されたときそのリセット状態を解除するトグル信号を出力するトグル信号生成回路と、前記内部リセット生成回路と前記トグル信号生成回路の出力を入力とし、電源投入時に前記インターフェース回路をリセット状態にし電源投入後一定時間が経過して前記内部回路のリセット状態が解除されたとき、あるいは電源投入後に外部装置から初めて書き込み制御されたときのいずれか早いときに、前記インターフェース回路のリセット状態を解除する信号を出力する論理回路とを具備することを特徴とする。
【００２０】
本発明の請求項５記載の半導体装置は、制御回路と、前記制御回路に制御される周辺回路とを具備し、電源投入時に前記制御回路をリセット状態にし、一定時間経過後にそのリセット状態を解除する半導体装置であって、電源投入時に前記周辺回路をリセット状態にし、電源投入後に前記制御回路が初めて前記周辺回路に対し書き込み制御したとき前記周辺回路のリセット状態を解除することを特徴とする。
【００２１】
本発明の請求項６記載の半導体装置は、制御回路と、前記制御回路に制御される周辺回路と、電源投入時に前記制御回路をリセット状態にし一定時間経過後にそのリセット状態を解除する内部リセット信号を出力する内部リセット生成回路とを具備する半導体装置であって、電源投入時に前記周辺回路をリセット状態にし電源投入後に前記制御回路が初めて前記周辺回路に対し書き込み制御したとき前記周辺回路のリセット状態を解除するトグル信号を出力するトグル信号生成回路を具備することを特徴とする。
【００２２】
本発明の請求項７記載の半導体装置は、請求項６記載の半導体装置であって、前記内部リセット生成回路と前記トグル信号生成回路の出力を入力とし、これらの出力のうちの一方が、前記制御回路をリセット状態にする出力、あるいは前記周辺回路をリセット状態にする出力であるとき前記周辺回路をリセット状態にする信号を出力する論理回路を具備することを特徴とする。
【００２３】
本発明の請求項８記載の半導体装置は、制御回路と、前記制御回路に制御される周辺回路と、前記制御回路からの制御に従い前記周辺回路へのクロック供給を制御するクロック供給制御回路とを具備し、電源投入時に前記制御回路および前記周辺回路をリセット状態にし、一定時間経過後にそのリセット状態を解除する半導体装置であって、電源投入時に前記クロック供給制御回路をリセット状態にし、電源投入後に前記制御回路が初めて前記周辺回路に対し書き込み制御したとき前記クロック供給制御回路のリセット状態を解除することを特徴とする。
【００２４】
本発明の請求項９記載の半導体装置は、制御回路と、前記制御回路に制御される周辺回路と、前記制御回路からの制御に従い前記周辺回路へのクロック供給を制御するクロック供給制御回路と、電源投入時に前記制御回路および前記周辺回路をリセット状態にし一定時間経過後にそのリセット状態を解除する内部リセット信号を出力する内部リセット生成回路とを具備する半導体装置であって、電源投入時に前記クロック供給制御回路をリセット状態にし電源投入後に前記制御回路が初めて前記周辺回路に対し書き込み制御したとき前記クロック供給制御回路のリセット状態を解除するトグル信号を出力するトグル信号生成回路を具備することを特徴とする。
【００２５】
本発明の請求項１０記載のトグル信号生成回路は、電源投入時にハイレベル又はローレベルとなり、電源投入後にエッジトリガ又はレベルトリガが入力されるとレベルが反転してその後はレベルが変化しないトグル信号を出力することを特徴とする。
【００２６】
本発明の請求項１１記載のトグル信号生成回路は、クロック端子にエッジトリガ又はレベルトリガが入力されるフリップフロップ回路又はラッチ回路と、前記フリップフロップ回路又はラッチ回路のＤ端子に入力される信号とＱ端子から出力される信号とを入力とするＥｘ−ＯＲ論理回路とを備え、電源投入時にハイレベル又はローレベルとなり、電源投入後に前記フリップフロップ回路又はラッチ回路のクロック端子にエッジトリガ又はレベルトリガが入力されるとレベルが反転してその後はレベルが変化しないトグル信号が前記Ｅｘ−ＯＲ論理回路から出力されることを特徴とする。
【００２７】
本発明の請求項１２記載のトグル信号生成回路は、請求項１１記載のトグル信号生成回路であって、前記フリップフロップ回路又はラッチ回路のＤ端子を電源に接続する、あるいは接地させることを特徴とする。
【００２８】
本発明の請求項１３記載のトグル信号生成回路は、請求項１０記載のトグル信号生成回路を複数具備するとともに、各トグル信号生成回路の出力を入力とするＯＲ論理回路を具備し、トグル信号として前記ＯＲ論理回路の出力信号を出力することを特徴とする。
【００２９】
本発明の請求項１４記載のトグル信号生成回路は、請求項１１記載のトグル信号生成回路を複数具備するとともに、各トグル信号生成回路の出力を入力とするＯＲ論理回路を具備し、トグル信号として前記ＯＲ論理回路の出力信号を出力することを特徴とする。
【００３０】
本発明の請求項１５記載のトグル信号生成回路は、請求項１２記載のトグル信号生成回路を複数具備するとともに、各トグル信号生成回路の出力を入力とするＯＲ論理回路を具備し、トグル信号として前記ＯＲ論理回路の出力信号を出力することを特徴とする。
【００３１】
本発明の請求項１６記載の半導体装置は、請求項２記載の半導体装置であって、請求項１０乃至１５のいずれかに記載のトグル信号生成回路を具備することを特徴とする。
【００３２】
本発明の請求項１７記載の半導体装置は、請求項４記載の半導体装置であって、請求項１０乃至１５のいずれかに記載のトグル信号生成回路を具備することを特徴とする。
【００３３】
本発明の請求項１８記載の半導体装置は、請求項６記載の半導体装置であって、請求項１０乃至１５のいずれかに記載のトグル信号生成回路を具備することを特徴とする。
【００３４】
本発明の請求項１９記載の半導体装置は、請求項７記載の半導体装置であって、請求項１０乃至１５のいずれかに記載のトグル信号生成回路を具備することを特徴とする。
【００３５】
本発明の請求項２０記載の半導体装置は、請求項９記載の半導体装置であって、請求項１０乃至１５のいずれかに記載のトグル信号生成回路を具備することを特徴とする。
【００３６】
以上のように、本発明によれば、電源投入後に外部装置から初めて書き込み制御されたとき、その外部装置と接続しているインターフェース回路のリセット状態が解除されるので、内部回路のリセット状態（「発振安定待ち」）が解除される前であっても、外部装置等の別のシステムからの、特にデータ書き込み制御に対応することができる。
【００３７】
また、電源投入後に制御回路から初めて書き込み制御されたとき、その書き込み制御された周辺回路のリセット状態を解除する、あるいはその周辺回路へのクロック供給を開始するので、電源投入後一定時間が経過し、内部回路のリセット状態（「発振安定待ち」）が解除された後であっても、制御回路から書き込み制御される前はその周辺回路は動作せず、電力の消費を抑制することができる。
【００３８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。なお、ここで示す実施の形態はあくまでも一例であって、必ずしも以下の実施の形態に限定されるものではない。
【００３９】
（実施の形態１）
図１は本実施の形態１に係る半導体装置の概略回路図である。以下、その構成を説明する。
【００４０】
図１において、電源Ａシステム１００は、電源電圧の上昇を検出し時定数回路による遅延時間後にトグルするパワーオンリセット信号を出力するパワーオンリセット生成装置１０３と、水晶発振回路（Ｘ´ｔａｌ）１０４と、半導体装置Ａ１０１とを備える。
【００４１】
また、電源Ａシステム１００内の半導体装置Ａ１０１は、内部回路Ａ１０２と、電源Ａシステム１００の外部装置である電源Ｂシステム１３０内の半導体装置Ｂ１３１が備えるＩＦ回路Ｂ１３２と少なくともデータ線ＤＡＴＡおよび書き込み制御線ＮＷＲで接続されるＩＦ回路Ａ１２０とを備える。
【００４２】
さらに、半導体装置Ａ１０１は、入力端子が書き込み制御線ＮＷＲと接続される外部書き込み制御論理反転素子１２１と、外部書き込み制御論理反転素子１２１の出力をトリガ入力として動作するＩＦ回路用トグル信号生成回路１２２とを備えており、このＩＦ回路用トグル信号生成回路１２２の出力（ＩＦ回路用トグル信号）がＩＦ回路Ａ１２０のリセット端子（Ｒ端子）に入力される。
【００４３】
ＩＦ回路Ａ１２０は、電源投入直後、ＩＦ回路用トグル信号生成回路１２２の出力によってリセット状態となる。
このように構成された半導体装置Ａ１０１の動作について、以下、説明する。
【００４４】
電源投入直後、半導体装置Ａ１０１の内部回路Ａ１０２は「発振安定待ち」の状態（リセット状態）となる。またＩＦ回路Ａ１２０も、ＩＦ回路用トグル信号生成回路１２２の出力によってリセット状態となる。
【００４５】
次に、外部装置である電源Ｂシステム１３０内の半導体装置Ｂ１３１が備えるＩＦ回路Ｂ１３２より初めて書き込み制御を受けると、すなわちＩＦ回路Ｂ１３２により書き込み制御線ＮＷＲに印加される信号が立ち上がると、あるいは立ち下がると、ＩＦ回路用トグル信号生成回路１２２の出力（ＩＦ回路用トグル信号）のレベルが反転して、ＩＦ回路Ａ１２０のリセット状態が解除される。
【００４６】
次に、書き込み制御線ＮＷＲに印加される信号のレベルが反転すると、ＩＦ回路Ａ１２０はデータ線ＤＡＴＡから入力されるデータを記憶する。
以上のように、本実施の形態１によれば、外部装置から書き込み制御を受けるＩＦ回路のリセット状態は、電源投入後、外部装置から書き込み制御を受けてはじめて解除されるので、半導体装置Ａ１０１の内部回路Ａ１０２が「発振安定待ち」の状態（リセット状態）にあっても、データ書き込みを受け付けることが可能となる。
【００４７】
なお、本実施の形態１では、ＩＦ回路を１つ備え、１つの外部装置と接続される例について説明したが、無論、ＩＦ回路を複数備え、複数の外部装置と接続される場合についても同様であり、各ＩＦ回路は、電源投入後、それぞれの外部装置から書き込み制御を受けてはじめて個別にリセット解除される。
【００４８】
（実施の形態２）
図２は本実施の形態２に係る半導体装置の概略回路図である。以下、その構成を説明する。
【００４９】
図２において、符号２００〜２０４、２２０〜２２２、２３０〜２３２が付されている部材は、図１において符号１００〜１０４、１２０〜１２２、１３０〜１３２が付されている部材と対応する。異なるのは、図２に示す電源Ａシステム２００が、内部回路Ａ２０２内蔵の内部リセット生成回路２０５が出力する内部リセット信号と、ＩＦ回路用トグル信号生成回路１２２が出力するＩＦ回路用トグル信号を入力とするＡＮＤ素子２２３を備える点にある。内部リセット生成回路２０５は、電源投入後、パワーオンリセット生成装置２０３からのパワーオンリセット信号を受けて、内部回路Ａ２０２を「発振安定待ち」の状態（リセット状態）にする内部リセット信号を出力する。
【００５０】
なお、本実施の形態２では、ＩＦ回路用トグル信号生成回路２２２および内部リセット生成回路２０５は、電源投入直後、ハイレベルの信号を出力して、内部回路Ａ２０２およびＩＦ回路Ａ２２０をリセット状態にする構成であるものとする。
【００５１】
以上のような構成により、電源投入直後のＡＮＤ素子２２３の出力はハイレベルとなりＩＦ回路Ａ２２０はリセット状態となる。そして、電源投入後一定時間が経過して内部リセット信号のレベルが内部回路Ａ２０２のリセット状態を解除するレベル（ローレベル）となったとき、あるいは外部装置から初めて書き込み制御を受けＩＦ回路用トグル信号のレベルがＩＦ回路Ａ２２０のリセット状態を解除するレベル（ローレベル）となったときのいずれか早いときに、ＡＮＤ素子２２３の出力がローレベルとなり、ＩＦ回路Ａ２２０のリセット状態が解除される。
【００５２】
以上のように、本実施の形態２によれば、電源Ｂシステム２３０からの書き込み制御に対するＩＦ回路Ａ２２０の応答のために、内部回路Ａ２０２によるＩＦ回路Ａ２２０の事前制御が必要な場合であっても、電源Ｂシステム２３０から初めて書き込み制御を受ける前に内部回路Ａ２０２の「発振安定待ち」の状態（リセット状態）が解除されていれば、ＩＦ回路Ａ２２０もリセット解除され内部回路Ａ２０２によるＩＦ回路Ａ２２０の事前制御が可能となる。
【００５３】
（実施の形態３）
図３は本実施の形態３に係る半導体装置の概略回路図である。以下、その構成を説明する。
【００５４】
図３において、符号３００〜３０４が付されている部材は、図１において符号１００〜１０４が付されている部材と対応する。
半導体装置Ａ３０１の内部回路Ａ３０２は、主たる制御回路３０７と、この制御回路３０７により制御される周辺回路３１０ａ〜３１０ｚとを具備する。制御回路３０７は周辺回路３１０ａ〜３１０ｚそれぞれと少なくともデータ線ＤＡＴＡａ〜ＤＡＴＡｚおよび書き込み制御線ＮＷＲａ〜ＮＷＲｚで接続される。
【００５５】
また、内部回路Ａ３０２の内部リセット生成回路３０５は、電源投入後、パワーオンリセット生成装置３０３からのパワーオンリセット信号を受けて、制御回路３０７を「発振安定待ち」の状態（リセット状態）にする内部リセット信号を出力する。但し、図１２で説明した従来の半導体装置と異なり、この内部リセット信号は周辺回路のリセット端子（Ｒ端子）へは接続されていない。
【００５６】
さらに、内部回路Ａ３０２は、入力端子が書き込み制御線と接続される周辺書き込み制御論理反転素子３１１ａ〜３１１ｚと、周辺書き込み制御論理反転素子３１１ａ〜３１１ｚの出力をトリガ入力として動作する周辺回路用トグル信号生成回路３１２ａ〜３１２ｚとを備えており、この周辺回路用トグル信号生成回路３１２ａ〜３１２ｚの出力（周辺回路用トグル信号）が周辺回路３１０ａ〜３１０ｚのリセット端子へ入力される。
【００５７】
周辺回路３１０ａ〜３１０ｚは、電源投入直後、周辺回路用トグル信号生成回路３１２ａ〜３１２ｚの出力によってリセット状態となる。
このように構成された半導体装置Ａ３０１の動作について、以下、説明する。
【００５８】
電源投入直後、制御回路３０７は、「発振安定待ち」の状態となる。また周辺回路３１０ａ〜３１０ｚも、周辺回路用トグル信号生成回路３１２ａ〜３１２ｚの出力によってリセット状態となる。
【００５９】
次に、制御回路３０７より初めて書き込み制御を受けると、すなわち制御回路３０７により書き込み制御線ＮＷＲに印加される信号が立ち上がると、あるいは立ち下がると、その書き込み制御線に接続している周辺回路用トグル信号生成回路の出力のレベルが反転して、制御回路３０７より書き込み制御された周辺回路のリセット状態が解除される。
【００６０】
次に、書き込み制御線に印加される信号のレベルが反転すると、その周辺回路はデータ線から入力されるデータを記憶する。
以上のように、本実施の形態３によれば、主たる制御回路から書き込み制御を受ける周辺回路のリセット状態は、電源投入後、制御回路から書き込み制御を受けてはじめて個別に解除されるので、制御回路が書き込み制御するまでは、周辺回路は不要な動作をしないリセット状態を維持し、不要な電力消費を避けることが可能になる。
【００６１】
（実施の形態４）
図４は本実施の形態４に係る半導体装置の概略回路図である。以下、その構成を説明する。
【００６２】
図４において、符号４００〜４０５、４０７、４１０ａ〜４１０ｚ、４１１ａ〜４１１ｚ、４１２ａ〜４１２ｚが付されている部材は、図３において符号３００〜３０５、３０７、３１０ａ〜３１０ｚ、３１１ａ〜３１１ｚ、３１２ａ〜３１２ｚが付されている部材と対応する。異なるのは、図４に示す電源Ａシステム４００の内部回路Ａ４０２が、内部リセット生成回路４０５が出力する内部リセット信号と、周辺回路用トグル信号生成回路４１２ａ〜４１２ｚが出力する周辺回路用トグル信号を入力とするＯＲ素子４１３ａ〜４１３ｚを備える点にある。
【００６３】
なお、本実施の形態４では、周辺回路用トグル信号生成回路４１２ａ〜４１２ｚおよび内部リセット生成回路４０５は、電源投入直後はハイレベルの信号を出力して、内部回路Ａ４０２および周辺回路４１０ａ〜４１０ｚをリセット状態にする構成であるものとする。
【００６４】
以上のような構成により、周辺回路用トグル信号生成回路の構成が、電源投入直後に周辺回路をリセットすることが不確実な構成（図７参照。）であっても、電源投入直後のＯＲ素子４１３ａ〜４１３ｚの出力は確実にハイレベルとなるので、電源投入直後に周辺回路のリセット状態を確実に実施することが可能になる。
【００６５】
（実施の形態５）
図５は本実施の形態５に係る半導体装置の概略回路図である。以下、その構成を説明する。
【００６６】
図５において、符号５００〜５０５、５０７、５１０ａ〜５１０ｚ、５１１ａ〜５１１ｚ、５１２ａ〜５１２ｚが付されている部材は、図３において符号３００〜３０５、３０７、３１０ａ〜３１０ｚ、３１１ａ〜３１１ｚ、３１２ａ〜３１２ｚが付されている部材と対応する。異なる点は、まず第１に、周辺回路５１０ａ〜５１０ｚへのクロック供給を主たる制御回路５０７からの制御信号ＣＫＣＮＴａ〜ＣＫＣＮＴｚに従って制御するクロック供給制御回路５１４ａ〜５１４ｚを備えている点にある。また第２に、周辺回路５１０ａ〜５１０ｚのリセット端子（Ｒ端子）へ、周辺回路用トグル信号生成回路５１２ａ〜５１２ｚの出力（周辺回路用トグル信号）が接続される代わりに内部リセット生成回路の出力（内部リセット信号）が接続され、周辺回路用トグル信号生成回路５１２ａ〜５１２ｚの出力はクロック供給制御回路５１４ａ〜５１４ｚのリセット端子へ接続される点にある。なお、内部クロック生成回路５０６は、水晶発振回路５０４より出力される正弦波を入力とし、内部回路Ａ５０２内の各回路へ内部クロック信号を供給しており、内部リセット生成回路５０５は、電源投入後、パワーオンリセット生成装置５０３からのパワーオンリセット信号を受けて、内部クロック生成回路５０６をリセット状態にする内部クロック生成回路用のリセット信号と、制御回路５０７と周辺回路５１０ａ〜７１０ｚをリセット状態にする内部リセット信号を出力する。このうち、内部クロック生成回路用リセット信号は、電源投入後、内部クロック信号の発振周波数が安定するまで内部クロック生成回路５０６をリセット状態とし、発振周波数が確定するとリセット解除する。内部クロック生成回路５０６のリセット状態が解除されるとクロック供給が開始されるが、制御回路５０７と周辺回路５１０ａ〜５１０ｚのリセット状態については同時には解除されず、所定のクロック数が供給された後、解除される点は、図１２に示す従来の半導体装置と同様である。
【００６７】
また、電源投入直後は、クロック供給制御回路５１４ａ〜５１４ｚは周辺回路用トグル信号生成回路５１２ａ〜５１２ｚの出力によってリセット状態となり、周辺回路５１０ａ〜５１０ｚへのクロック供給を停止した状態となる。
【００６８】
このように構成された半導体装置Ａ５０１の動作について、以下、説明する。電源投入直後、半導体装置Ａ５０１の内部回路Ａ５０２（但し、クロック供給制御回路５１４ａ〜５１４ｚは除く。）は「発振安定待ち」の状態（リセット状態）となる。またクロック供給制御回路５１４ａ〜５１４ｚは周辺回路用トグル信号生成回路５１２ａ〜５１２ｚの出力によって周辺回路５１０ａ〜５１０ｚへのクロック供給を停止した状態（リセット状態）となる。
【００６９】
一定時間が経過し内部回路Ａ５０２がリセット解除された後、制御回路５０７より初めて書き込み制御を受けると、すなわち制御回路５０７により書き込み制御線ＮＷＲに印加される信号が立ち上がると、あるいは立ち下がると、その書き込み制御線に接続している周辺回路用トグル信号生成回路の出力のレベルが反転して、制御回路３０７により書き込み制御された周辺回路へのクロック供給を制御するクロック供給制御回路のリセット状態が解除され、クロックを供給する状態となる。
【００７０】
次に、書き込み制御線に印加される信号のレベルが反転すると、その周辺回路はデータ線から入力されるデータを記憶する。
以上のように、本実施の形態５によれば、主たる制御回路から書き込み制御を受ける周辺回路のクロック供給は、電源投入後、制御回路から書き込み制御を受けてはじめて個別に開始されるので、制御回路が書き込み制御するまでは、周辺回路は不要な動作をしない状態を維持し、不要な電力消費を避けることが可能になる。
【００７１】
なお、実施の形態１〜５にて説明した構成をさまざまに組み合わせることが可能である。例えば、図６に、実施の形態２、４、５に係る半導体装置の構成を組み合わせた半導体装置の概略回路図の一例を示す。図６において、符号６００〜６０５、６２０〜６２３、６３０〜６３２が付されている部材は、図２において符号２００〜２０５、２２０〜２２３、２３０〜２３２が付されている部材に対応し、符号６０７、６１０ａ〜６１０ｚ、６１１ａ〜６１１ｚ、６１２ａ〜６１２ｚ、６１３ａ〜６１３ｚが付されている部材は、図４において符号４０７、４１０ａ〜４１０ｚ、４１１ａ〜４１１ｚ、４１２ａ〜４１２ｚ、４１３ａ〜４１３ｚが付されている部材に対応し、符号６０６、６１４ａ〜６１４ｚが付されている部材は、図５において符号５０６、５１４ａ〜５１４ｚが付されている部材に対応する。以上の構成によって、実施の形態２、４、５それぞれの効果を併せ持つことができる。
【００７２】
続いて、本実施の形態１〜６におけるトグル信号生成回路の具体的な構成例について説明する。
図７はトグル信号生成回路の構成例を示す回路図である。以下、その構成を説明する。
【００７３】
図７において、トグル信号生成回路７０は、Ｄフリップフロップ回路あるいはＤラッチ回路（以下、Ｆ／Ｆ回路等と称す。）７１と、Ｆ／Ｆ回路等７１のＤ端子に入力される信号とＦ／Ｆ回路等７１のＱ端子から出力される信号とを入力とするＥｘ−ＯＲ素子７２とを備える。また、Ｆ／Ｆ回路等７１のクロック端子（ＣＫ端子）にはエッジトリガ又はレベルトリガが入力される。
【００７４】
以上のように構成すれば、電源投入時にＥｘ−ＯＲ素子７２へ入力される信号のレベルが相反するレベルとなり、Ｅｘ−ＯＲ素子７２から出力される信号のレベルがハイレベルとなる。そして、電源投入後にエッジトリガ又はレベルトリガが入力され、Ｅｘ−ＯＲ素子７２へ入力される信号のレベルが一致すると、Ｅｘ−ＯＲ素子７２から出力される信号のレベルがローレベルとなり、その後はローレベルを維持することができる（図１１参照。）。なお、図８、９に示すように、Ｄ端子へ電源を接続してもよいし、Ｄ端子を接地させてもよい。
【００７５】
なお、ここでは電源投入時における出力信号（トグル信号）のレベルがハイレベルとなる構成を例に説明したが、無論、ローレベルとなる構成であってもよい。
【００７６】
図１０はトグル信号生成回路の他の構成例を示す図である。該トグル信号生成回路は、図７に示すトグル信号生成回路を複数具備するとともに、各トグル信号生成回路７０ａ〜７０ｚの出力を入力とするＯＲ素子１１を具備し、このＯＲ素子１１の出力をトグル信号とする構成である。
【００７７】
以上のように、トグル信号生成回路の数量を増やすことで電源投入時におけるトグル信号のレベルがより確実にハイレベルとなるようにすることが可能となる。すなわち、図７に示す回路構成では、電源投入時におけるＱ端子の出力レベルがハイレベル／ローレベルのいずれになるかは決まっておらず、そのため電源投入時におけるトグル信号のレベルがハイレベルとなるかどうかは不確実である。そこで、図１０に示すようにトグル信号生成回路の数量を増やすことにより、電源投入時におけるトグル信号のレベルがより確実にハイレベルとなるようにした。
【００７８】
また、電源投入時におけるＤ端子の入力レベルとＱ端子の出力レベルが異なるレベルとなるように、Ｆ／Ｆ回路等を構成するトランジスタを調整すること、さらにＦ／Ｆ回路等の半導体装置内での配置位置や配置方向に配慮することで、少数のトグル信号生成回路で、電源投入時におけるトグル信号のレベルがより確実にハイレベルとなるようにすることも可能である。すなわち、構成要素である複数個のトグル信号生成回路をばらばらに配置することにより、製造工程で発生するチップ内トランジスタの特性ばらつきの影響で、トグル信号生成回路のうちの少なくとも一つが期待するレベルとなる信号を出力する可能性が増すので、トグル信号生成回路の数を少なくすることができる。また、トグル信号生成回路を構成する、例えばＣＭＯＳトランジスタの配置方向をばらばらにすることにより、製造工程で発生するＣＭＯＳトランジスタを構成するＰ型、Ｎ型トランジスタに対する不純物注入量のばらつきの影響で、トグル信号生成回路のうちの少なくとも一つが期待するレベルとなる信号を出力する可能性が増すので、トグル信号生成回路の数を少なくすることができる。
【００７９】
【発明の効果】
以上のように、本発明によれば、電源投入後に外部装置から初めて書き込み制御されたとき、その外部装置と接続しているインターフェース回路のリセット状態が解除されるので、内部回路のリセット状態（「発振安定待ち」）が解除される前であっても、外部装置等の別のシステムからの、特にデータ書き込み制御に対応することができる。
【００８０】
また、電源投入後に制御回路から初めて書き込み制御されたとき、その書き込み制御された周辺回路のリセット状態を解除する、あるいはその周辺回路へのクロック供給を開始するので、電源投入後一定時間が経過し、内部回路のリセット状態（「発振安定待ち」）が解除された後であっても、制御回路から書き込み制御される前はその周辺回路は動作せず、電力の消費を抑制することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の概略回路図
【図２】本発明の実施の形態２に係る半導体装置の概略回路図
【図３】本発明の実施の形態３に係る半導体装置の概略回路図
【図４】本発明の実施の形態４に係る半導体装置の概略回路図
【図５】本発明の実施の形態５に係る半導体装置の概略回路図
【図６】本発明の他の実施の形態に係る半導体装置の概略回路図
【図７】本発明の実施の形態に係るトグル信号生成回路の構成例を示す図
【図８】本発明の実施の形態に係るトグル信号生成回路の構成例を示す図
【図９】本発明の実施の形態に係るトグル信号生成回路の構成例を示す図
【図１０】本発明の実施の形態に係るトグル信号生成回路の構成例を示す図
【図１１】本発明の実施の形態に係るトグル信号生成回路の動作を説明するタイミング図
【図１２】従来の半導体装置の概略回路図
【符号の説明】
１１      ＯＲ素子（論理回路）
７０、７０ａ〜７０ｚ      トグル信号生成回路
７１      Ｄフリップフロップ回路又はＤラッチ回路
７２      Ｅｘ−ＯＲ素子（論理回路）
１００、２００、３００、４００、５００、６００、７００      電源Ａシステム
１０１、２０１、３０１、４０１、５０１、６０１、７０１      半導体装置Ａ
１０２、２０２、３０２、４０２、５０２、６０２、７０２      内部回路Ａ
１０３、２０３、３０３、４０３、５０３、６０３、７０３      パワーオンリセット生成装置
１０４、２０４、３０４、４０４、５０４、６０４、７０４      水晶発振回路
（Ｘ´ｔａｌ）
２０５、３０５、４０５、５０５、６０５、７０５      内部リセット生成回路
５０６、６０６、７０６      内部クロック生成回路
３０７、４０７、５０７、６０７、７０７      制御回路
３１０ａ〜３１０ｚ、４１０ａ〜４１０ｚ、５１０ａ〜５１０ｚ、６１０ａ〜６１０ｚ、７１０ａ〜７１０ｚ      周辺回路
３１１ａ〜３１１ｚ、４１１ａ〜４１１ｚ、５１１ａ〜５１１ｚ、６１１ａ〜６１１ｚ      周辺書き込み制御論理反転素子
３１２ａ〜３１２ｚ、４１２ａ〜４１２ｚ、５１２ａ〜５１２ｚ、６１２ａ〜６１２ｚ      周辺回路用トグル信号生成回路
４１３ａ〜４１３ｚ、６１３ａ〜６１３ｚ      ＯＲ素子（論理回路）
５１４ａ〜５１４ｚ、６１４ａ〜６１４ｚ、７１４ａ〜７１４ｚ      クロック供給制御回路
１２０、２２０、６２０、７２０      ＩＦ回路Ａ
１２１、２２１、６２１      外部書き込み制御論理反転素子
１２２、２２２、６２２      ＩＦ回路用トグル信号生成回路
２２３、６２３      ＡＮＤ素子（論理回路）
１３０、２３０、６３０、７３０      電源Ｂシステム
１３１、２３１、６３１、７３１      半導体装置Ｂ
１３２、２３２、６３２、７３２      ＩＦ回路Ｂ
【図１】
2005018295.tif 000003
【図２】
2005018295.tif 000004
【図３】
2005018295.tif 000005
【図４】
2005018295.tif 000006
【図５】
2005018295.tif 000007
【図６】
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【図７】
2005018295.tif 000009
【図８】
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【図９】
2005018295.tif 000011
【図１０】
2005018295.tif 000012
【図１１】
2005018295.tif 000013
【図１２】
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