(57)【要約】【課題】  スタンバイ時などにおける電源制御部のＭＯＳトランジスタのリーク電流を大幅に低減し、低消費電力化を実現する。【解決手段】  メモリモジュールには、電源制御部３８〜４０が設けられている。電源制御部３８，３９は、メモリマット２６1 ，２６2 のいずれか一方が非選択時に、非選択のメモリマット 、ワードドライバ、入出力回路、制御回路、および出力回路への電源電圧の供給を停止する。電源制御部４０は、メモリモジュールのスタンバイ時に、電源制御部３８，３９、制御回路３３、プリデコード回路３４、および入力回路３５への電源供給を停止する。これにより、スタンバイ時の電源制御部３８，３９のＭＯＳトランジスタのリーク電流を大幅に低減する。【選択図】  図３ 
2005071556.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイが少なくとも２以上に分割されたメモリマットと、
各々の前記メモリマット毎に設けられ、前記メモリマットを制御し、前記メモリマットとデータの教授を行う第１の周辺回路と、
各々の前記周辺回路を統括して制御する第２の周辺回路と、
前記２以上に分割されたメモリマットのうち、いずれか１つのメモリマットを選択して動作させる際に、非選択の前記第１の周辺回路における電源供給を制御する第１の電源制御部と、
前記２以上に分割されたメモリマットのいずれもが選択されていない際に、前記第１の電源制御部、および前記第２の周辺回路における電源供給を制御する第２の電源制御部とを備えたことを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
前記第２の電源制御部は、
スタンバイ信号が入力された際に制御信号を出力する第２のスイッチ制御回路と、
前記第２のスイッチ制御回路の制御信号に基づいて、前記第２の周辺回路への電源供給を遮断する第２のスイッチ部とを備えたことを特徴とする半導体記憶装置。
【請求項３】
請求項１または２記載の半導体記憶装置において、
前記第１の電源制御部は、
前記第２の周辺回路に設けられたプリデコード回路から出力されるメモリマット選択信号に基づいて、制御信号を出力する第１のスイッチ制御回路と、
前記第１のスイッチ制御回路の制御信号に基づいて、前記第１の周辺回路への電源供給を遮断する第１のスイッチ部とを備えたことを特徴とする半導体記憶装置。
【請求項４】
請求項３記載の半導体記憶装置において、
前記第１の周辺回路に設けられた周辺回路のうち、アクティブ時にＨｉ信号出力となる前記周辺回路に接続される第１のスイッチ部は、前記周辺回路と基準電位との間に接続され、前記第１のスイッチ部による電源遮断の際に前記周辺回路の出力をＬｏ信号出力することを特徴とする半導体記憶装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体記憶装置において、
スタンバイ信号が入力された際に、前記第１、および第２のスイッチ制御回路からそれぞれ出力される制御信号に基づいて、前記第１のスイッチ部をＯＦＦさせるスイッチ制御部を備え、
前記第１のスイッチ部は、前記スイッチ制御部の制御により、スタンバイ時に前記第１の周辺回路への電源供給を遮断することを特徴とする半導体記憶装置。
【請求項６】
メモリセルアレイが少なくとも２以上に分割されたメモリマットと、
各々の前記メモリマット毎に設けられ、前記メモリマットを制御し、前記メモリマットとデータの教授を行う第１の周辺回路と、
各々の前記周辺回路を統括して制御する第２の周辺回路と、
前記２以上に分割されたメモリマットのうち、いずれか１つのメモリマットを選択して動作させる際に、非選択の前記第１の周辺回路における電源供給を制御する第１の電源制御部と、
前記２以上に分割されたメモリマットのいずれもが選択されていない際に、前記第１の電源制御部、および前記第２の周辺回路における電源供給を制御する第２の電源制御部とを有したメモリモジュールを備えたことを特徴とする半導体集積回路装置。
【請求項７】
請求項６記載の半導体集積回路装置において、
前記第２の電源制御部は、
スタンバイ信号が入力された際に制御信号を出力する第２のスイッチ制御回路と、
前記第２のスイッチ制御回路の制御信号に基づいて、前記第２の周辺回路への電源供給を遮断する第２のスイッチ部とを備えたことを特徴とする半導体集積回路装置。
【請求項８】
請求項６または７記載の半導体集積回路装置において、
前記第１の電源制御部は、
前記第２の周辺回路に設けられたプリデコード回路から出力されるメモリマット選択信号に基づいて、制御信号を出力する第１のスイッチ制御回路と、
前記第１のスイッチ制御回路の制御信号に基づいて、前記第１の周辺回路への電源供給を遮断する第１のスイッチ部とを備えたことを特徴とする半導体集積回路装置。
【請求項９】
請求項８記載の半導体集積回路装置において、
前記第１の周辺回路に設けられた周辺回路のうち、アクティブ時にＨｉ信号出力となる前記周辺回路に接続される第１のスイッチ部は、前記周辺回路と基準電位との間に接続され、前記第１のスイッチ部による電源遮断の際に前記周辺回路の出力をＬｏ信号出力することを特徴とする半導体集積回路装置。
【請求項１０】
請求項６〜９のいずれか１項に記載の半導体集積回路装置において、
スタンバイ信号が入力された際に、前記第１、および第２のスイッチ制御回路からそれぞれ出力される制御信号に基づいて、前記第１のスイッチ部をＯＦＦさせるスイッチ制御部を備え、
前記第１のスイッチ部は、前記スイッチ制御部の制御により、スタンバイ時に前記第１の周辺回路への電源供給を遮断することを特徴とする半導体集積回路装置。
【請求項１１】
複数の回路モジュールによって構成される半導体集積回路装置であって、
第１回路モジュールを有する第１回路ブロックと、
第２回路モジュールを有する第２回路ブロックと、
第３回路モジュールを有する第３回路ブロックと、
前記第２回路ブロックに含まれる中央処理装置からの第１制御信号によって前記第１回路ブロックにおける電源供給を制御する第１の電源制御部と、
前記中央処理装置からの第２制御信号によって前記第１の電源制御部、および前記第２回路ブロックにおける電源供給を制御する第２の電源制御部とを備えたことを特徴とする半導体集積回路装置。
【請求項１２】
請求項１１記載の半導体集積回路装置において、
第２の電源制御部は、中央処理装置のスタンバイ状態を示す第２制御信号によって電源供給の制御を行うことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置における低消費電力化技術に関し、特に、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの半導体メモリにおけるスタンバイ時にリーク電流の低減に適用して有効な技術に関するものである。
【背景技術】
【０００２】
一般に、システムＬＳＩなどの半導体集積回路装置においては、ＳＲＡＭなどのメモリモジュールが内蔵されている。
【０００３】
このメモリモジュールには、回路動作が不要となる期間に供給される電源を遮断して消費電力を低減させる電源制御部が設けられているものがある。この電源制御部は、たとえば、分割されたメモリマット毎に設けられている。
【０００４】
電源制御部は、メモリマット、入出力回路、および制御回路、ワードドライバやプリデコード回路などの周辺回路に供給される電源電圧間に設けられた複数のＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、これらＭＯＳトランジスタをＯＮ／ＯＦＦ制御する電源制御回路とから構成されている。
【０００５】
電源制御回路は、半導体集積回路装置の待機時などにおいて、ＭＯＳトランジスタをＯＦＦすることにより、メモリマット、入出力回路、および周辺回路に供給されている電源電圧を遮断する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところが、上記のような半導体集積回路装置における消費電力の低減技術では、次のような問題点があることが本発明者により見い出された。
【０００７】
すなわち、メモリモジュールの大容量化、およびメモリマットの多分割化などに伴い、電源制御部のＭＯＳトランジスタ数が増加する傾向にあり、該ＭＯＳトランジスタにおけるサブスレッショルド電流の増加によって半導体集積回路装置の待機時電流が大きくなってしまうという問題がある。
【０００８】
本発明の目的は、スタンバイ時などにおけるＭＯＳトランジスタのリーク電流を大幅に低減することにより、低消費電力化を実現することのできる半導体記憶装置および半導体集積回路装置を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本発明による半導体記憶装置は、メモリセルアレイが少なくとも２以上に分割されたメモリマットと、各々のメモリマット毎に設けられ、該メモリマットを制御し、メモリマットとデータの教授を行う第１の周辺回路と、各々の周辺回路を統括して制御する第２の周辺回路と、２以上に分割されたメモリマットのうち、いずれか１つのメモリマットを選択して動作させる際に、非選択の第１の周辺回路における電源供給を制御する第１の電源制御部と、２以上に分割されたメモリマットのいずれもが選択されていない際に、第１の電源制御部、および第２の周辺回路における電源供給を制御する第２の電源制御部とを備えたものである。
【００１２】
また、本発明による半導体集積回路装置は、メモリセルアレイが少なくとも２以上に分割されたメモリマットと、各々のメモリマット毎に設けられ、該メモリマットを制御し、メモリマットとデータの教授を行う第１の周辺回路と、各々の周辺回路を統括して制御する第２の周辺回路と、２以上に分割されたメモリマットのうち、いずれか１つのメモリマットを選択して動作させる際に、非選択の第１の周辺回路における電源供給を制御する第１の電源制御部と、２以上に分割されたメモリマットのいずれもが選択されていない際に、第１の電源制御部、および第２の周辺回路における電源供給を制御する第２の電源制御部とを有したメモリモジュールを備えたものである。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１４】
（１）スタンバイ時に第１の電源制御部における電源供給を遮断することにより、スタンバイ時の消費電流を大幅に低減することができる。
【００１５】
（２）また、スタンバイ時に第１、および第２の周辺回路への電源を確実に遮断することができるので、スタンバイ時の消費電流をより大幅に低減することができる。
【００１６】
（３）上記（１）、（２）により、半導体記憶装置および半導体集積回路装置の消費電力を低減することが可能となり、これら半導体記憶装置および半導体集積回路装置を用いて電子システムを構成することにより、該電子システムの性能、および信頼性を向上することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
（実施の形態１）
図１は、本発明の実施の形態１による半導体集積回路装置のブロック図、図２は、図１の半導体集積回路装置に設けられたメモリモジュールのブロック図、図３は、図２のメモリモジュールに設けられた電源制御部における接続構成を示す回路図、図４は、図３の電源制御部におけるチップレイアウト図である。
【００１９】
本実施の形態１において、半導体集積回路装置１は、携帯電話などの電子システムに用いられる様々なマルチメディアアプリケーションなどを処理するマイクロコンピュータである。
【００２０】
半導体集積回路装置１は、図１に示すように、ＸＹメモリコントローラ２、ＸＹメモリ３、ユーザメモリコントローラ４、ユーザメモリ５、キャッシュメモリコントローラ６、キャッシュメモリ７、メモリマネージメントユニット８、アドレス変換バッファ９、割り込みコントローラ１０、クロック発振器１１、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）１２、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）１３、ＵＢＣ（Ｕｓｅｒ  Ｂｒｅａｋ  Ｃｏｎｔｒｏｌｌｅｒ）１４、ＢＳＣ（Ｂｕｓ  ｓｔａｔｅ  Ｃｏｎｔｏｒｏｌｌｅｒ）１５、ＤＭＡＣ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌｌｅｒ）１６、ＳＣＩ（Ｓｅｒｉｏｕｓ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ  Ｉｎｔｅｒｆａｃｅ）１７、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）１８、Ａ／Ｄ変換器１９、外部バスインタフェース２０などから構成されている。
【００２１】
ＸＹメモリコントローラ２、ＸＹメモリ３、ユーザメモリコントローラ４、ユーザメモリ５、キャッシュメモリコントローラ６、キャッシュメモリ７、メモリマネージメントユニット８、アドレス変換バッファ９、ＣＰＵ１２、ＤＳＰ１３、ならびにユーザブレイクコントローラ１４は、ＣＰＵ演算用バス（システムバス、第１バス）２１を介して相互に接続されている。
【００２２】
また、ＸＹメモリコントローラ２、ＸＹメモリ３、ＣＰＵ１２、およびＤＳＰ１３は、ＤＳＰ演算用バス（第１バス）２２を介してそれぞれ相互に接続されており、これらＤＳＰ演算用バス２２によって、たとえば１６ビット幅で並列にアクセスすることが可能となっている。
【００２３】
さらに、ＸＹメモリコントローラ２、ＸＹメモリ３、ユーザメモリコントローラ４、ユーザメモリ５、キャッシュメモリコントローラ６、キャッシュメモリ７、メモリマネージメントユニット８、アドレス変換バッファ９、割り込みコントローラ１０、クロック発振器１１、バスステートコントローラ１５、ＤＭＡＣ１６、ならびに外部バスインタフェース２０は、内部バス（第２バス）２３を介してそれぞれ相互に接続されている。
【００２４】
バスステートコントローラ１５、ＤＭＡＣ１６、ＳＣＩ１７、ＵＳＢ１８、Ａ／Ｄ変換器１９、およびＩ／ＯポートＰは、周辺バス（第３バス）２４を介してそれぞれ相互に接続されている。
【００２５】
ＸＹメモリコントローラ２は、ＣＰＵ１２、ＤＳＰ１３、およびＤＭＡＣ１６からアクセス要求を受けてＸＹメモリ３を制御する。ＸＹメモリ３は、ＣＰＵ１２、ＤＳＰ１３、およびＤＭＡＣ１６からアクセス可能であり、命令やデータなどを格納する。
【００２６】
ユーザメモリコントローラ４は、ＣＰＵ１２、ならびにＤＭＡＣ１６からアクセス要求を受けてユーザメモリ５を制御する。ユーザメモリ５は、ＣＰＵ１２から直接アクセス可能なメモリである。
【００２７】
キャッシュメモリコントローラ６は、ＣＰＵ１２からのアクセスを受けて、キャッシュメモリ７を制御する。キャッシュメモリ７は、データや命令などの読み出し／書き込みを行う。
【００２８】
メモリマネージメントユニット８は、仮想メモリと物理メモリとのマッピングを行う。アドレス変換バッファ９は、仮想メモリから物理メモリへのアドレス変換情報を格納する。
【００２９】
割り込みコントローラ１０は、割り込み要因の優先順位を決定し、ＣＰＵ１２への割り込みを制御する。クロック発振器１１は、半導体集積回路装置１の各モジュールに供給するクロックを生成する。
【００３０】
ＣＰＵ１２は、プログラムに基づいて各種演算処理を行う。ＤＳＰ１３は、デジタル信号処理専用のプロセッサであり、たとえば、画像や音声などをリアルタイム処理する。ＵＢＣ１４は、プログラムをデバッグする際に各種ブレーク条件を設定する。
【００３１】
ＢＳＣ１５は、物理アドレス空間を分割し、外付けのメモリやバスステートインタフェースを制御する。
【００３２】
ＤＭＡＣ１６は、外部メモリや内部周辺モジュール間のデータ転送をＣＰＵ１２に代わって高速に行う。ＳＣＩ１７は、シリアル通信を行うインタフェースである。ＵＳＢ１８は、ＵＳＢ送受信を行うインタフェースである。Ａ／Ｄ変換器１９は、アナログ信号をデジタル信号に変換する。外部バスインタフェース２０は、半導体集積回路装置１における外部バスとのインタフェースである。
【００３３】
また、ＸＹメモリ３、ユーザメモリ５、キャッシュメモリ７、およびアドレス変換バッファ９は、ＳＲＡＭなどからなるメモリモジュール２５を用いて構成されている。
【００３４】
図２は、メモリモジュール２５における構成を示したブロック図である。
【００３５】
メモリモジュール２５は、記憶の最小単位であるメモリセルが規則正しくアレイ状に並べられてメモリアレイ２６が設けられている。このメモリアレイ２６は、たとえば、メモリマット２６1 、メモリマット２６2 の２つが設けられた２バンク構成となっている。
【００３６】
メモリマット２６1 ，２６2 には、ワードドライバ（第１の周辺回路）２７，２８がそれぞれ接続されている。これらワードドライバ２７，２８は、メモリマット２６1 ，２６2 の内、ロウ（行）方向のワード線を選択する。
【００３７】
また、メモリマット２６1 ，２６2 には、入出力回路（第１の周辺回路）２９，３０がそれぞれ接続されている。入出力回路２９，３０は、メモリマット２６1 ，２６2 におけるデータの入出力タイミングを制御する。
【００３８】
入出力回路２９，３０には、制御回路（第１の周辺回路）３１，３２がそれぞれ接続されている。制御回路３１には、ワードドライバ２７、および制御回路（第２の周辺回路）３３がそれぞれ接続されており、制御回路３２には、ワードドライバ２８、ならびに制御回路３３がそれぞれ接続されている。
【００３９】
また、制御回路３１〜３３には、プリデコード回路（第２の周辺回路）３４が接続されており、該プリデコード回路３４には、入力回路（第２の周辺回路）３５が接続されている。入出力回路２９，３０には、出力回路３６，３７がそれぞれ接続されている。
【００４０】
入力回路３５からは、アドレス、および各種のコマンド信号などが入力される。プリデコード回路３４は、入力回路３５を介して入力されたアドレスをプリデコードして制御回路３１〜３３に出力する。
【００４１】
制御回路３３は、メモリモジュール２５のおけるすべての制御を司り、入力されたアドレスやコマンド信号などに基づいて、制御回路３１，３２のいずれかを選択するとともに、コマンド信号をデコードした制御信号を出力する。制御回路３１，３２は、制御回路３３から出力された制御信号に基づいてプリデコード信号をワードドライバ２７，２８にそれぞれ供給する。
【００４２】
さらに、ワードドライバ２７、入出力回路２９、および制御回路３１には、電源制御部（第１の電源制御部）３８がそれぞれ接続されており、ワードドライバ２８、入出力回路３０、ならびに制御回路３２には、電源制御部（第１の電源制御部）３９がそれぞれ接続されている。
【００４３】
電源制御部３８は、メモリマット２６1 が非選択の際に、ワードドライバ２７、入出力回路２９、および制御回路３１への電源電圧の供給を停止する。
【００４４】
電源制御部３９は、メモリマット２６2 が非選択の際に、ワードドライバ２８、入出力回路３０、および制御回路３２への電源電圧の供給を停止する。
【００４５】
また、制御回路３３、プリデコード回路３４、入力回路３５、ならびに電源制御部３８，３９には、電源制御部（第２の電源制御部）４０がそれぞれ接続されている。電源制御部４０は、メモリマット２６1 、２６2 のいずれもが非選択の際に、制御回路３３、プリデコード回路３４、入力回路３５、ならびに電源制御部３８，３９への電源電圧の供給を停止する。
【００４６】
図３は、電源制御部３８〜４０の回路構成の説明図である。
【００４７】
電源制御部３８は、電源制御回路（第１のスイッチ制御回路）３８1 、およびトランジスタ（第１のスイッチ部）３８2，３８3 から構成されている。トランジスタ３８2 はＮチャネルＭＯＳからなり、トランジスタ３８3 はＰチャネルＭＯＳからなる。
【００４８】
入出力回路２９、および制御回路３１は、トランジスタ３８2 を介して電源間に接続されており、ワードドライバ２７は、トランジスタ３８3 を介して電源間に接続されている。メモリマット２６1 と出力回路３６とは、直接電源間に接続されている。
【００４９】
トランジスタ３８2 は、入出力回路２９、および制御回路３１と基準電位ＧＮＤとの間に接続されており、トランジスタ３８3 は、ワードドライバ２７と電源電圧ＶＤＤとの間に接続されている。
【００５０】
電源制御回路３８1 は、プリデコード回路３４から出力されるメモリマットを選択するための選択信号（たとえば、ＣＰＵ１２から入力されるアドレスの上位アドレス）に基づいてトランジスタ３８2 ，３８3 のＯＮ／ＯＦＦ制御を行う。
【００５１】
電源制御部３９は、電源制御回路（第１のスイッチ制御回路）３９1、ならびにトランジスタ（第１のスイッチ部）３９2 ，３９3 から構成されている。トランジスタ３９2 はＮチャネルＭＯＳからなり、トランジスタ３９3 はＰチャネルＭＯＳからなる。
【００５２】
入出力回路３０、および制御回路３２は、トランジスタ３９2 を介して電源間に接続されており、ワードドライバ２８は、トランジスタ３９3 を介して電源間に接続されている。メモリマット２６2 と出力回路３７とは、直接電源間に接続されている。
【００５３】
トランジスタ３９2 は、入出力回路３０、および制御回路３２と基準電位ＧＮＤとの間に接続されており、トランジスタ３９3 は、ワードドライバ２８と電源電圧ＶＤＤとの間に接続されている。
【００５４】
電源制御回路３９1 は、プリデコード回路３４から出力されるメモリマット選択信号に基づいてトランジスタ３９2 ，３９3 のＯＮ／ＯＦＦ制御を行う。
【００５５】
トランジスタ３９2 ，３９3 がＯＦＦになると、入出力回路３０、および制御回路３２と基準電位ＧＮＤとの間、電源電圧ＶＤＤとワードドライバ２８との間が遮断され、電源供給が停止する。
【００５６】
ここで、メモリマット２６1 ，２６2 の電源供給を停止しないのは、該メモリマット２６1 ，２６2 のデータを保持するためであり、出力回路３６，３７の電源供給を停止しないのは、メモリモジュール２５の出力がハイインピーダンス状態とならないようにするためである。
【００５７】
また、ワードドライバ２７，２８は、アクティブ時にＨｉ信号出力となるのでワードドライバ２７，２８によって電源電圧ＶＤＤを遮断し、基準電位ＧＮＤを接続した状態としている。これにより、メモリマット２６1 ，２６2 での誤動作を防止することができる。
【００５８】
電源制御部（第２の電源制御部）４０は、電源制御回路（第２のスイッチ制御回路）４０1 、およびトランジスタ（第２のスイッチ部）４０2 〜４０4 から構成されている。トランジスタ４０2 〜４０4 はＮチャネルＭＯＳからなる。
【００５９】
トランジスタ４０2 は、電源制御回路３８1 と基準電位ＧＮＤとの間に接続されており、トランジスタ４０3 は、電源制御回路３８2 と基準電位ＧＮＤとの間に接続されている。トランジスタ４０4 は、プリデコード回路３４、入力回路３５、および制御回路３３と基準電位ＧＮＤとの間に接続されている。
【００６０】
電源制御回路４０1 は、ＣＰＵ１２（図１）などから外部入力されるスタンバイ信号に基づいて、トランジスタ４０2 〜４０4 のＯＮ／ＯＦＦ制御を行う。電源制御回路４０1 にスタンバイ信号が入力されると、該電源制御回路４０1 は、Ｌｏ信号を出力し、トランジスタ４０2 〜４０4 をＯＦＦにする。
【００６１】
次に、本実施の形態１における電源制御部３８〜４０の動作について説明する。
【００６２】
プリデコード回路３４から出力されたメモリマット選択信号がメモリマット２６1 を選択している際には、電源制御回路３８1 がトランジスタ３８2 ，３８3 をそれぞれＯＮし、電源制御回路３９1 がトランジスタ３９2 ，３９3 をそれぞれＯＦＦするように制御信号を出力する。これによって、動作が不要なワードドライバ２８、入出力回路３０、および制御回路３２への電源の供給を遮断することができる。
【００６３】
また、スタンバイ信号が入力され、メモリモジュール２５がスタンバイ状態となると、電源制御回路４０1 はＬｏ信号を出力してトランジスタ４０2 〜４０4 をＯＦＦにする。よって、制御回路３３、プリデコード回路３４、および入力回路３５への電源供給だけでなく、電源制御回路３８1 ，３９1 への電源供給も遮断されることになり、該電源制御回路３８1 ，３９1 を構成するＭＯＳトランジスタのリーク電流などを大幅に低減することができる。
【００６４】
図４は、半導体チップＣＨにおける電源制御部３８〜４０のレイアウトの説明図である。
【００６５】
図４において、中央部には、配線パターンが形成される配線領域ＨＲが設けられている。配線領域ＨＲの左側には、上方から下方にかけて、入出力回路２９が形成されており、該配線領域ＨＲの右側には、上方から下方にかけて、入出力回路３０が形成されている。
【００６６】
入出力回路２９の左側には、メモリマット２６1 が形成されており、入出力回路３０の右側には、メモリマット２６2 が形成されている。
【００６７】
入出力回路２９の上方には、電源制御回路３８1 、および制御回路３１がそれぞれ形成されている。入出力回路３０の上方には、電源制御回路３９1 、および制御回路３２がそれぞれ形成されている。
【００６８】
メモリマット２６1 ，２６2 の上方には、ワードドライバ２７，２８がそれぞれ形成されている。ワードドライバ２７，２８の左右には、トランジスタ３８3 ，３９3 がそれぞれ形成されている。これらトランジスタ３８3 ，３９3 は、多数のトランジスタが並列接続された構成となっている。
【００６９】
メモリマット２６1 の左側には、トランジスタ４０2 〜４０4 が形成されており、該トランジスタ４０2 〜４０4 が形成された領域の左側には、入力回路３５、ならびに出力回路３６，３７がそれぞれ形成されている。
【００７０】
メモリマット２６1 の下方には、制御回路３３、プリデコード回路３４、電源制御回路４０1 が形成されている。メモリマット２６2 の下方には、トランジスタ４０2 〜４０4 が形成されている。これらトランジスタ４０2 〜４０4 においても、多数のトランジスタが並列接続された構成となっている。
【００７１】
入出力回路２９の右側には、トランジスタ３８2 が形成されており、入出力回路３０の左側には、トランジスタ３９2 が形成されている。トランジスタ３８2 ，３９2 も多数のトランジスタが並列接続された構成となっている。
【００７２】
それにより、本実施の形態１によれば、メモリモジュール２５のスタンバイ時に電源制御回路３８1 ，３９1 の電源供給も遮断するので、メモリモジュール２５における待機時電流を大幅に低減することができる。
【００７３】
（実施の形態２）
図５は、本発明の実施の形態２によるメモリモジュールに設けられた電源制御部の接続構成を示す回路図である。
【００７４】
本実施の形態２において、メモリモジュール２５ａは、前記実施の形態１のメモリモジュール２５（図２）と同様にメモリマット２６１  、メモリマット２６２  からなるメモリアレイ２６、ワードドライバ２７，２８、入出力回路２９，３０、制御回路３１〜３３、プリデコード回路３４、入力回路３５、出力回路３６，３７、電源制御部（第１の電源制御部）３８ａ，３９ａ、および電源制御部４０から構成されている。
【００７５】
電源制御部４０は図５に示すように、電源制御回路４０１  、トランジスタ４０２  ，４０３  ，４０４  ，からなる前記実施の形態１（図３）と同様の構成に、トランジスタ（第２のスイッチ部）４０５  ，４０６  ，４０７  ，４０８  がそれぞれ設けられている点が異なっている。
【００７６】
トランジスタ４０５  は、制御回路３１、入出力回路２９と基準電位ＧＮＤとの間に接続されており、トランジスタ４０６  は、ワードドライバ２７と電源電圧ＶＤＤとの間に接続されている。
トランジスタ４０７  は、制御回路３２、入出力回路３０と基準電位ＧＮＤとの間に接続されており、トランジスタ４０８  は、ワードドライバ２８と電源電圧ＶＤＤとの間に接続されている。
【００７７】
また、その他の回路接続構成については、前記実施の形態１の図３と同様であるので説明は省略する。
【００７８】
次に、本実施の形態２における電源制御部３８ａ，３９ａの動作について説明する。
【００７９】
プリデコード回路３４から出力された選択信号がメモリマット２６１  を選択している際、トランジスタ３８２  には電源制御回路３８１  の出力部よりＨｉ信号が出力され，トランジスタ３９２  には電源制御回路３９１  の出力部よりＬｏ信号が出力される。
【００８０】
このとき、電源制御回路４０１  にはスタンバイ信号が入力されていないので、トランジスタ４０２  〜４０５  をＯＮするようにＨｉ信号が出力され、トランジスタ４０６  へはＯＮするようにインバータを介してＬｏ信号が入力される。
【００８１】
よって、トランジスタ３８２  ，３８３  ，４０５  ，４０６  はＯＮ、トランジスタ３９２  ，３９３  はＯＦＦとなり、ワードドライバ２８、入出力回路３０、および制御回路３２への電源供給が遮断される。
【００８２】
また、メモリモジュール２５ａにスタンバイ信号が入力されると、電源制御回路４０１  からはＬｏ信号が出力されて、トランジスタ４０２  〜４０５  ，４０７  がＯＦＦ、インバータを介してＨｉ信号がトランジスタ４０６  ，４０８  に入力されＯＦＦとなる。
【００８３】
トランジスタ４０２  ，４０３  がＯＦＦとなると、電源制御回路３８１  ，３９１  には電源が供給されず、該電源制御回路３８１  ，３９１  の出力信号が不定となるが、前述したようにトランジスタ４０５  〜４０８  が電源制御回路４０１  からの信号によりＯＦＦしているため、電源制御回路３８１  ，３９１  、ワードドライバ２７，２８、入出力回路２９，３０、制御回路３１，３２への電源供給を遮断することが可能となる。
【００８４】
それにより、本実施の形態２では、電源制御回路３８１  ，３９１  への電源供給が停止されても、トランジスタ４０５  ，４０６  ，４０７  ，４０８  ，をＯＦＦさせることが可能となり、スタンバイ時におけるメモリモジュール２５ａの消費電流をより低減させることができる。
【００８５】
（実施の形態３）
図６は、本発明の実施の形態３によるメモリモジュールに設けられた電源制御部の接続構成を示す回路図である。
【００８６】
本実施の形態３において、メモリモジュール２５ｂは、前記実施の形態１のメモリモジュール２５（図２）と同様にメモリマット２６1 、メモリマット２６2 からなるメモリアレイ２６、ワードドライバ２７，２８、入出力回路２９，３０、制御回路３１〜３３、プリデコード回路３４、入力回路３５、出力回路３６，３７、電源制御部（第１の電源制御部）３８ｂ，３９ｂ、および電源制御部４０から構成されている。
【００８７】
また、電源制御部３８ａ，３９ａは、図６に示すように、電源制御回路３８1 ，３９1  、トランジスタ３８2 ，３８3 ，３９2 ，３９3 からなる前記実施の形態１（図３）と同様の構成に、否定的論理積回路（スイッチ制御部）３８4 ，３９4 、および論理積回路（スイッチ制御部）３８5 ，３９5 がそれぞれ設けられている点が異なっている。
【００８８】
否定的論理積回路３８4 、および論理積回路３８5 の一方の入力部には、電源制御回路３８1 の出力部がそれぞれ接続されており、否定的論理積回路３９4 、ならびに論理積回路３９5 の一方の入力部には、電源制御回路３８2 の出力部がそれぞれ接続されている。
【００８９】
否定的論理積回路３８4 ，３９4 、ならびに論理積回路３８5 ，３９5 の他方の入力部には、電源制御回路４０1 の出力部がそれぞれ接続されている。否定的論理積回路３８4 の出力部には、トランジスタ３８3 のゲートが接続されており、論理積回路３８5 の出力部には、トランジスタ３８2 のゲートが接続されている。
【００９０】
否定的論理積回路３９4 の出力部には、トランジスタ３９3 のゲートが接続されており、論理積回路３９5 の出力部には、トランジスタ３９2 のゲートが接続されている。また、その他の回路接続構成については、前記実施の形態１の図３と同様であるので説明は省略する。
【００９１】
次に、本実施の形態３における電源制御部３８ｂ，３９ｂの動作について説明する。
【００９２】
プリデコード回路３４から出力された選択信号がメモリマット２６1 を選択している際、否定的論理積回路３８4 、および論理積回路３８5 の一方の入力部には、電源制御回路３９1 の出力部からＨｉ信号がそれぞれ出力される。一方、否定的論理積回路３９4 、および論理積回路３９5 の一方の入力部には、電源制御回路３８1 の出力部からＬｏ信号がそれぞれ出力される。
【００９３】
このとき、電源制御回路４０1 にはスタンバイ信号が入力されていないので、トランジスタ４０2 〜４０4 をＯＮするようにＨｉ信号出力となっており、否定的論理積回路３８4 ，３９4 、ならびに論理積回路３８5 ，３９5 の他方の入力部には、それぞれＨｉ信号が入力される。
【００９４】
よって、トランジスタ３８2 ，３８3 はＯＮ、トランジスタ３９2 ，３９3 はＯＦＦとなり、ワードドライバ２８、入出力回路３０、および制御回路３２への電源供給が遮断される。
【００９５】
また、メモリモジュール２５ａにスタンバイ信号が入力されると、電源制御回路４０1 からはＬｏ信号が出力されて、トランジスタ４０2 〜４０4 がＯＦＦとなる。否定的論理積回路３８4 ，３９4 、ならびに論理積回路３８5 ，３９5 の他方の入力部には、それぞれＬｏ信号が入力される。
【００９６】
トランジスタ４０2 ，４０3 がＯＦＦとなると、電源制御回路３８1 ，３９1 には電源が供給されず、該電源制御回路３８1 ，３９1 の出力信号が不定となるが、前述したように否定的論理積回路３８4 ，３９4 、ならびに論理積回路３８5 ，３９5 の他方の入力部にＬｏ信号がそれぞれ入力されているので、否定的論理積回路３８4 ，３９4 はＨｉ信号出力、論理積回路３８5 ，３９5 はＬｏ信号出力になり、確実にトランジスタ３８2 ，３８3 ，３９2 ，３９3 をＯＦＦさせることができる。
【００９７】
それにより、本実施の形態３では、電源制御回路３８1 ，３９1 への電源供給が停止されても、確実にトランジスタ３８2 ，３８3 ，３９2 ，３９3 をＯＦＦさせることが可能となり、スタンバイ時におけるメモリモジュール２５ｂの消費電流をより低減させることができる。
【００９８】
（実施の形態４）
図７は、本実施の形態４における、実施の形態２を更に図１に示す半導体集積回路装置に適用するものである。
【００９９】
半導体集積回路装置を構成する各回路モジュールは例えば、ＸＹメモリコントローラ（ブロック１）２、ＣＰＵ（ブロック２）１２、ＵＳＢ（ブロック３）１８から構成される。
【０１００】
電源制御部３８ｃは、電源制御回路３８１  とトランジスタ３８２  によって構成され、ブロック１内の回路モジュールが電源供給遮断の対象となる場合、ＣＰＵ１２からの第１状態の制御信号によりトランジスタ３８２  をＯＦＦするように制御される。それによりブロック１内の回路モジュールに対する電源供給が遮断される。
【０１０１】
電源制御部４０ａは電源制御回路４０１  およびトランジスタ（第２のスイッチ部）４０９  によって構成される。トランジスタ４０９  はブロック１，２に含まれる各回路モジュールおよび電源制御回路３８１  と基準電位ＧＮＤ間に接続され、たとえばＣＰＵ１２のスタンバイ動作状態を示す第２状態の制御信号によって電源制御回路４０１  からトランジスタ４０９  をＯＦＦするようにＬｏ信号が出力される。これにより、ブロック１，２への電源供給の遮断制御が可能となる。また、トランジスタ４０９  は図７の構成に限らず、図５に示すように各回路モジュール、電源制御回路３８１  毎に有してもよい。
【０１０２】
ブロック３に含まれる回路モジュールはたとえば、割り込みコントローラ１０、通信ユニット１７，１８、図示はしないタイマーユニット等が含まれる。これらの回路は、半導体集積回路装置外部との信号の入出力を行う部分であり、常に信号を受け取れる状態とするため、電源遮断制御非対象とされる。
【０１０３】
ブロック１に含まれる回路モジュールはたとえば、ＸＹメモリ３、ユーザメモリコントローラ４等が含まれ、半導体集積回路装置が内蔵メモリをアクセスしないモードの場合や、一定期間動作を行う必要のない場合において、他の回路モジュールの動作に関係なく、電源制御部３８ｃによって電源供給を遮断することが可能となる。
【０１０４】
ブロック２に含まれる回路モジュールは例えば、ＤＳＰ１３が含まれる。これらの回路は他のブロックと電源制御部４０ａを共通にされ、半導体集積回路装置が動作状態にある期間であっても、長時間アクセスされない状態にある場合、電源制御部４０ａによって電源供給の遮断が可能である。
【０１０５】
これらの電源供給の制御により、動作時、および待機時の消費電流の低減が可能となる。また、電源供給が遮断されることにより、不要な回路モジュールが動作しないことにより、半導体集積回路装置内の電源ノイズの低減も可能となる。
【０１０６】
また、これらブロックは複数ブロックで構成されてもよい。また、複数の回路モジュールに共通して電源制御部３８ｃが存在してもよい。
【０１０７】
さらに、電源制御回路の構成は前記実施の形態に限定されるものではなく、実施の形態３のように否定的論理積回路（スイッチ制御部）および論理積回路によって電源供給制御がなされるものであってもよい。
【０１０８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【図面の簡単な説明】
【０１０９】
【図１】本発明の実施の形態１による半導体集積回路装置のブロック図である。
【図２】図１の半導体集積回路装置に設けられたメモリモジュールのブロック図である。
【図３】図２のメモリモジュールに設けられた電源制御部における接続構成を示す回路図である。
【図４】図３の電源制御部におけるチップレイアウト図である。
【図５】本発明の実施の形態２によるメモリモジュールに設けられた電源制御部の接続構成を示す回路図である
【図６】本発明の実施の形態３によるメモリモジュールに設けられた電源制御部の接続構成を示す回路図である。
【図７】本発明の実施の形態４による半導体集積回路装置に設けられた電源制御部の接続構成を示す回路図である。
【符号の説明】
【０１１０】
１  半導体集積回路装置
２  ＸＹメモリコントローラ
３  ＸＹメモリ
４  ユーザメモリコントローラ
５  ユーザメモリ
６  キャッシュメモリコントローラ
７  キャッシュメモリ
８  メモリマネージメントユニット
９  アドレス変換バッファ
１０  割り込みコントローラ
１１  クロック発振器
１２  ＣＰＵ
１３  ＤＳＰ
１４  ＵＢＣ
１５  ＢＳＣ
１６  ＤＭＡＣ
１７  ＳＣＩ
１８  ＵＳＢ
１９  Ａ／Ｄ変換器
２０  外部バスインタフェース
２１  ＣＰＵ演算用バス
２２  ＤＳＰ演算用バス
２３  内部バス
２４  周辺バス
２５，２５ａ，２５ｂ  メモリモジュール
２６  メモリアレイ
２６1 ，２６2   メモリマット
２７，２８  ワードドライバ（第１の周辺回路）
２９，３０  入出力回路（第１の周辺回路）
３１，３２  制御回路（第１の周辺回路）
３３  制御回路（第２の周辺回路）
３４  プリデコード回路（第２の周辺回路）
３５  入力回路（第２の周辺回路）
３６，３７  出力回路
３８  電源制御部（第１の電源制御部）
３８ａ  電源制御部（第１の電源制御部）
３８ｂ  電源制御部（第１の電源制御部）
３８ｃ  電源制御部（第１の電源制御部）
３８1   電源制御回路（第１のスイッチ制御回路）
３８2 ，３８3   トランジスタ（第１のスイッチ部）
３８4   否定的論理積回路（スイッチ制御部）
３８5   論理積回路（スイッチ制御部）
３９  電源制御部（第１の電源制御部）
３９ａ  電源制御部（第１の電源制御部）
３９ｂ  電源制御部（第１の電源制御部）
３９1   電源制御回路（第１のスイッチ制御回路）
３９2 ，３９3   トランジスタ（第１のスイッチ部）
３９4   否定的論理積回路（スイッチ制御部）
３９5   論理積回路（スイッチ制御部）
４０  電源制御部（第２の電源制御部）
４０ａ  電源制御部（第２の電源制御部）
４０1   電源制御回路（第２のスイッチ制御回路）
４０2 〜４０9   トランジスタ（第２のスイッチ部）
Ｐ  Ｉ／Ｏポート
ＶＤＤ  電源電圧
ＧＮＤ  基準電位
【図１】
2005071556.tif 000003
【図２】
2005071556.tif 000004
【図３】
2005071556.tif 000005
【図４】
2005071556.tif 000006
【図５】
2005071556.tif 000007
【図６】
2005071556.tif 000008
【図７】
2005071556.tif 000009