(57)【要約】【課題】  ニューロン素子，電位発生装置，論理変換回路などとして機能する半導体装置を提供する。【解決手段】  電位発生装置において、Ｎ型ＭＩＳトランジスタ５４のソースとＰ型ＭＩＳトランジスタ５６のソースとが互いに接続され、かつ、出力端子５５に接続されている。Ｎ型ＭＩＳトランジスタ５４のドレインが電源電圧ＶDDを供給する電源電圧供給部５３に接続され、Ｐ型ＭＩＳトランジスタ５６のドレインが接地電圧ＶSSを供給する接地５７に接続されている。また、Ｎ型ＭＩＳトランジスタ５４の基板電位は接地電圧ＶSSであり、Ｐ型ＭＩＳトランジスタ５６の基板電位は電源電圧ＶDDである。このように、ソースから出力を取り出すソースフォロア回路として構成されている。この電位発生装置を利用して、ＮＯＲ動作とＮＡＮＤ動作との切り換えを安定して行なわせる論理変換回路が得られる。【選択図】      図１２
2005012211.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
上記半導体層の上に設けられた第１の絶縁膜と、
上記第１の絶縁膜上に設けられた第１のゲート電極と、
上記第１のゲート電極に対向して設けられ、入力信号を受ける少なくとも１つの第２のゲート電極と、
上記第１のゲート電極と上記少なくとも１つの第２のゲート電極との間に介在する少なくとも１つの第２の絶縁膜と、
上記第１のゲート電極に対向して設けられた第３のゲート電極と、
上記第１のゲート電極と上記第３のゲート電極との間に介在する強誘電体膜と、
上記半導体層の一部に接続され、上記少なくとも１つの第２の電極に入力された入力信号に応じて出力信号を出力する出力部とを備え、
上記強誘電体膜の分極特性に応じて、上記入力信号と上記出力信号との相関関係を強め又は弱める学習機能を有していることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
上記第３のゲート電極には、一定の電圧が供給されることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
上記第３のゲート電極には、上記第１の電極の電位に対して正又は負の電圧が印加されることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
上記第３のゲート電極には、パルス状に電圧が印加されることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
上記第３のゲート電極には、第１のゲート電極に対して正または負のパルス状の電圧が印加されることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
上記出力部から出力される出力信号の評価を行う評価手段と、
上記評価手段の評価結果に応じて、上記第３のゲート電極に供給する信号を生成する信号生成回路と
をさらに備えていることを特徴とする半導体装置。
【請求項７】
請求項１〜６のうちいずれか１つに記載の半導体装置において、
上記半導体層内における上記第１のゲート電極の下方に位置する領域に電流が流れるための閾値電圧の絶対値よりも，上記強誘電体膜の分極を反転させるための抗電圧の絶対値の方が小さいことを特徴とする半導体装置。
【請求項８】
請求項１〜６のうちいずれか１つに記載の半導体装置において、
上記少なくとも１つの第２のゲート電極に、上記半導体層内における上記第１のゲート電極の下方に位置する領域に電流が流れる範囲での最大入力電圧を印加したときに、上記第１のゲート電極と第３のゲート電極との間の電圧が上記強誘電体膜の抗電圧を超えないことを特徴とする半導体装置。
【請求項９】
請求項１〜８のうちいずれか１つに記載の半導体装置において、
上記半導体層のうち上記第１のゲート電極の両側方に位置する領域に形成された第１，第２の拡散領域と、
上記第１，第２の拡散領域にそれぞれ接続され、高低差のある第１，第２の電圧を供給するための第１，第２の電圧供給部とを備え、
上記出力部は上記第１の拡散領域に接続され、
上記出力部と上記第１の電圧供給部との間には、抵抗体として機能する抵抗性部材が介在していることを特徴とする半導体装置。
【請求項１０】
請求項１〜９のうちいずれか１つに記載の半導体装置において、
演算回路のニューロン素子として機能することを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
論理演算回路のニューロン素子として機能することを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
認識，判断を行なう人工知能システムに配置されていることを特徴とする半導体装置。
【請求項１３】
請求項１〜１２のうちいずれか１つに記載の半導体装置において、
上記少なくとも１つの第２のゲート電極と、上記少なくとも１つの第２の絶縁膜とはそれぞれ同数の複数個設けられており、
複数の入力信号に応じて上記出力信号を出力することを特徴とする半導体装置。
【請求項１４】
半導体層と、
上記半導体層の上に設けられた第１の絶縁膜と、
上記第１の絶縁膜上に設けられた第１のゲート電極と、
上記第１のゲート電極に対向する第２のゲート電極と、
上記第１のゲート電極に接続される下部電極，上記第２のゲート電極に接続される上部電極及び上記上部電極−下部電極間に介在する強誘電体膜を有する強誘電体キャパシタと、
上記強誘電体キャパシタの上部電極に接続される第３のゲート電極と、
上記第３のゲート電極に対向して設けられ、入力信号を受ける少なくとも１つの第４のゲート電極と、
上記第３のゲート電極と上記第４のゲート電極との間に介在する少なくとも１つの第２の絶縁膜と、
上記第３のゲート電極に対向して設けられ、上記強誘電体膜の分極調整用電圧が供給される第５のゲート電極と、
上記第３のゲート電極と上記第５のゲート電極との間に介在する第３の絶縁膜と、
上記半導体層の一部に接続され、上記少なくとも１つの第４の電極に入力された入力信号に応じて出力信号を出力する出力部とを備え、
上記強誘電体膜の分極特性に応じて、上記入力信号と上記出力信号との相関関係を強め又は弱める学習機能を有していることを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
上記少なくとも１つの第４のゲート電極と、上記少なくとも１つの第２の絶縁膜とはそれぞれ同数の複数個設けられており、
複数の入力信号に応じて上記出力信号を出力することを特徴とする半導体装置。
【請求項１６】
半導体層と、
上記半導体層の上に設けられた第１の絶縁膜と、
上記第１の絶縁膜上に設けられた第１のゲート電極と、
上記第１のゲート電極に対向して設けられた第２のゲート電極と、
上記第２のゲート電極に対向して設けられた第３のゲート電極と、
上記第３のゲート電極に対向して設けられ、入力信号を受ける少なくとも１つの第４のゲート電極と、
上記第３のゲート電極と上記第４のゲート電極との間に介在する少なくとも１つの第２の絶縁膜と、
上記第３のゲート電極に対向して設けられた第５のゲート電極と、
上記第３のゲート電極と上記第５のゲート電極との間に介在する第３の絶縁膜と、
上記半導体層の一部に接続され、上記少なくとも１つの第４のゲート電極に入力された入力信号に応じて出力信号を出力する出力部と、
上記第１のゲート電極に接続される下部電極，上記第２のゲート電極に接続される上部電極及び上記上部電極−下部電極間に介在する強誘電体膜を有する強誘電体キャパシタと、
上記第５のゲート電極に上記強誘電体膜の分極制御用電圧を供給するための電圧供給部とを備え、
上記強誘電体キャパシタの下部電極は、上記第３のゲート電極又は上記第５のゲート電極のいずれか一方に電気的に接続可能になっており、
上記強給電体キャパシタの上部電極は、上記第５のゲート電極又は上記電圧供給部のいずれか一方に電気的に接続可能になっていることを特徴とする半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、
上記少なくとも１つの第５のゲート電極と、上記少なくとも１つの第２の絶縁膜とはそれぞれ同数の複数個設けられており、
複数の入力信号に応じて上記出力信号を出力することを特徴とする半導体装置。
【請求項１８】
第１の半導体層と、
上記第１の半導体層の上に形成された第１の絶縁膜と、上記第１のゲート絶縁膜の上に形成された第１のゲート電極と、上記第１の半導体層内における上記第１のゲート電極の両側方に位置する領域に形成された第１，第２のＰ型拡散領域とを有する第１のＭＩＳＦＥＴと、
第２の半導体層と、
上記第２の半導体層の上に形成された第２の絶縁膜と、上記第２のゲート絶縁膜の上に形成された第２のゲート電極と、上記第２の半導体層内における上記第２のゲート電極の両側方に位置する領域に形成された第１，第２のＮ型拡散領域とを有する第２のＭＩＳＦＥＴと、
上記第１，第２のゲート電極に共通に接続される第１の電極と、該第１の電極に対向する第２の電極と、上記第１の電極−第２の電極間に介在する強誘電体膜とを有する強誘電体キャパシタと、
上記第２のＭＩＳＦＥＴの第１のＮ型拡散領域に第１の電圧を供給するための第１の電圧供給部と、
上記第１のＭＩＳＦＥＴの第１のＰ型拡散領域に上記第１の電圧よりも低い第２の電圧を供給するための第１の電圧供給部と、
上記各ＭＩＳＦＥＴの第２のＰ型拡散領域及びＮ型拡散領域に共通に接続され、上記強誘電体キャパシタの上記第２の電極に入力された電圧に応じた出力電圧を出力するための電圧出力部とを備え、
電位発生装置として機能することを特徴とする半導体装置。
【請求項１９】
請求項１８記載の半導体装置において、
上記第２のゲート電極は、上記第１のＭＩＳＦＥＴの第１のＰ型拡散領域に電気的に接続されていることを特徴とする半導体装置。
【請求項２０】
請求項１８記載の半導体装置において、
上記第１のゲート電極は、上記第２のＭＩＳＦＥＴの第１のＮ型拡散領域に電気的に接続されていることを特徴とする半導体装置。
【請求項２１】
請求項１８〜２０のうちいずれか１つに記載の半導体装置において、
上記第１のＰ型拡散領域と、上記第２の半導体層内の上記第１，第２のＮ型拡散領域を除く領域の一部とが互いに電気的に接続され、
上記第１のＮ型拡散領域と、上記第１の半導体層内の上記第１，第２のＰ型拡散領域を除く領域の一部とが互いに電気的に接続されていて、
ソースフォロア回路として機能することを特徴とする半導体装置。
【請求項２２】
請求項２１記載の半導体装置において、
上記第１及び第２のＭＩＳＦＥＴがエンハンスメント型（ノーマリーオフ）トランジスタであることを特徴とする半導体装置。
【請求項２３】
請求項１８〜２２のうちいずれか１つに記載の半導体装置において、
上記第１及び第２のゲート電極のうち少なくともいずれか一方の側面上に形成されたサイドウォールをさらに備えていることを特徴とする半導体装置。
【請求項２４】
請求項１８〜２３のうちいずれか１つに記載の半導体装置において、
上記強誘電体キャパシタの上記第２の電極に接続されたパストランジスタをさらに備えていることを特徴とする半導体装置。
【請求項２５】
請求項１８〜２４のうちいずれか１つに記載の半導体装置において、
第３の半導体層と、
上記第３の半導体層の上に設けられた第３のゲート絶縁膜と、上記第３のゲート絶縁膜上に設けられた第３のゲート電極と、上記第３の半導体層のうち上記第３のゲート電極の両側方に位置する領域に形成された第１，第２の拡散領域とを有する第３のＭＩＳＦＥＴと、
上記第３のゲート電極に対向して設けられ、入力信号を受ける少なくとも１つの第４のゲート電極と、
上記第３のゲート電極と上記少なくとも１つの第４のゲート電極との間に介在する少なくとも１つの第１の絶縁膜と、
上記第３のゲート電極に対向して設けられ、上記電圧出力部に電気的に接続される第５のゲート電極と、
上記第３のゲート電極と上記第５のゲート電極との間に介在する第２の絶縁膜と、
上記第３の半導体層内の上記第１の拡散領域に接続され、上記少なくとも１つの第４のゲート電極に入力された入力信号に応じて出力信号を出力する信号出力部とをさらに備え、
論理変換回路として機能することを特徴とする半導体装置。
【請求項２６】
請求項２５記載の半導体装置において、
上記第３の半導体層内の上記第１，第２の拡散領域に接続され、高低差のある第１，第２の電圧をそれぞれ供給するための第１，第２の電圧供給部をさらに備え、
上記信号出力部と上記第１の電圧供給部との間には、抵抗体が介在していることを特徴とする半導体装置。
【請求項２７】
請求項２５記載の半導体装置において、
上記第３のＭＩＳＦＥＴはＮＭＩＳＦＥＴであり、
上記第３の半導体層内の上記第１，第２の拡散領域に接続され、高低差のある第１，第２の電圧をそれぞれ供給するための第１，第２の電圧供給部をさらに備え、
上記信号出力部と上記第１の電圧供給部との間には、上記第３のゲート電極に接続されるゲート電極を有するＰＭＩＳＦＥＴである第４のＭＩＳＦＥＴが介在していて、
インバータ回路が構成されていることを特徴とする半導体装置。
【請求項２８】
請求項２７記載の半導体装置において、
上記インバータ回路の閾値電圧が、上記強誘電体キャパシタの強誘電体膜によって上記第３のＭＩＳＦＥＴの第３のゲート電極及び第４のＭＩＳＦＥＴのゲート電極に誘起される電位の最大値と最小値の間にあることを特徴とする半導体装置。
【請求項２９】
請求項２５〜２８のうちいずれか１つに記載の半導体装置において、
上記少なくとも１つの第４のゲート電極及び上記少なくとも１つの第１の絶縁膜は、それぞれ同数の複数個設けられており、
上記強誘電体キャパシタの第２の電極に、負の振幅をもったパルス状の電圧が印加されると、上記複数の第４のゲート電極に入力される入力信号と、上記出力部から出力される出力信号との論理関係がＮＯＲからＮＡＮＤに変換することを特徴とする半導体装置。
【請求項３０】
請求項２５〜２８のうちいずれか１つに記載の半導体装置において、
複数の半導体装置が、スイッチ素子を介してアレイ状に配置されていることを特徴とする半導体装置。
【請求項３１】
入力信号に荷重して出力信号を出力する複数のシナプス部と、上記複数のシナプス部からの複数の出力信号を受けるニューロン部とを有する半導体装置であって、
上記シナプス部は、
半導体層と、
上記半導体層の上に形成されたゲート絶縁膜と、上記ゲート絶縁膜の上に形成されたゲート電極と、上記半導体層内における上記ゲート電極の両側方に位置する領域に形成された第１，第２の拡散領域と、該第１−第２の拡散領域間に介在するチャネル領域と、上記ＭＩＳＦＥＴのゲート電極に接続される第１の電極と、該第１の電極に対向する第２の電極と、上記第１の電極−第２の電極間に介在する強誘電体膜とを有する強誘電体ゲートトランジスタと、
上記強誘電体ゲートトランジスタの上記第１の拡散領域に電気的に接続され、入力信号を供給するための入力部と、
上記強誘電体トランジスタの上記第２の拡散領域に接続され、上記入力信号に荷重係数を乗じて出力するための出力部と、
上記強誘電キャパシタの上記第２の電極に電気的に接続され、荷重制御信号を受ける荷重信号入力部と
を備えていることを特徴とする半導体装置。
【請求項３２】
請求項３１記載の半導体装置において、
上記強誘電体ゲートトランジスタの上記第２の拡散領域に電気的に接続される抵抗体として機能する抵抗性部材と、
上記抵抗性部材を挟んで上記第２の拡散領域に接続される電圧供給部とをさらに備えていることを特徴とする半導体装置。
【請求項３３】
請求項３１又は３２記載の半導体装置において、
上記ゲート電極−半導体層間の容量は、上記第１の電極−第２の電極間の容量よりも大きいことを特徴とする半導体装置。
【請求項３４】
請求項３３記載の半導体装置において、
上記第１−第２の電極同士のオーバーラップ面積が、上記チャネル領域の面積より小さいことを特徴とする半導体装置。
【請求項３５】
請求項３４記載の半導体装置において、
上記第１−第２の電極同士のオーバーラップ面積が、上記チャネル領域の面積の１／５よりも小さいことを特徴とする半導体装置。
【請求項３６】
請求項３１〜３５のうちいずれか１つに記載の半導体装置において、
上記強誘電体膜を構成する材料は、Ｐｂ,Ｌａ,Ｂａ,Ｓｒ,Ｂｉ,Ｚｒ,Ｔｉ,Ｔａ,Ｎｂの群からなる元素のうち、少なくとも２つ以上を含有することを特徴とする半導体装置。
【請求項３７】
請求項３１又は３２記載の半導体装置において、
上記荷重制御信号の入力後における上記強誘電体膜の残留分極をＰＷとし、上記ゲート絶縁膜の厚み及び比誘電率をそれぞれｔＩ、εＩとし、上記強誘電体ゲートトランジスタのドレイン電流値が２桁変化するためのゲート電極への印加電圧の差をΔＶｇとし、真空の誘電率をε０とするとき、
上記チャネル領域の面積と上記第１−第２の電極同士のオーバーラップ面積との比が２ＰＷ×ｔＩ／（ΔＶｇ×ε０×εＩ）で表されることを特徴とする半導体装置。
【請求項３８】
請求項３１〜３７のうちいずれか１つに記載の半導体装置において、
上記荷重信号入力部に、上記荷重制御信号の最大電圧より絶対値が大きく且つ逆極性の電圧を印加した後に、上記荷重制御信号を入力して駆動することを特徴とする半導体装置。
【請求項３９】
請求項３１〜３７のうちいずれか１つに記載の半導体装置において、
上記強誘電体キャパシタの上記第２の電極と上記荷重信号入力部との間に介在する選択トランジスタをさらに備えていることを特徴とする半導体装置。
【請求項４０】
請求項３９記載の半導体装置において、
複数の半導体装置及び選択トランジスタがアレイ状に配置されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置，特に人工神経回路網の要素となるニューロン素子，電位発生装置，論理変換回路などとして機能する半導体装置に関する。
【背景技術】
【０００２】
近年の半導体集積回路技術の進展は目覚しく、単なるメモリ素子以外にも様々な高機能論理集積回路が開発されている。しかし、これらの論理回路は２値の信号を用いて演算を行なうという点で、ＬＳＩの出現以来、論理の進化は進んでいないとも言える。現在の半導体集積回路では、このような２値の演算では単純な数値計算に対しては非常に高速な演算が可能であるが、パターン認識や画像の処理といったむしろ人間には容易な演算には膨大な時間を要してしまうという不利益がある。
【０００３】
この従来ＬＳＩが不得手な演算処理を高速に行える素子として、生物の脳のように動作するコンピュータ、すなわち神経回路コンピュータ（ニューロコンピュータ）を開発しようという研究が一方で行われている。このニューロコンピュータは、多数のニューロン素子を神経回路のように接続した構造を有している。
【０００４】
従来のニューロン素子は、ほとんどがＣＭＩＳデバイスで製造されており、その場合、学習によって回路の動作を変化させていくという学習機能は持っていなかった。例えば、特許文献１には、ＭＩＳＦＥＴのゲート電極に容量結合する多数の入力部を配置したＭＩＳ型ニューロン素子が記載されている。これは、容量結合を利用して、複数の入力端子の各信号強度と結合強度との積を入力部の数だけ足し合わせる演算を行うものであるが、演算結果を学習効果として保存する機能は有していない。
【０００５】
それに対し、近年、強誘電体の残留分極を用いて学習機能を実現するための第１の従来例に係る提案が出されてきている。例えば、特許文献２には、ＭＩＳＦＥＴのゲート電極に容量結合する複数の入力部を配置したＭＩＳ型ニューロン素子において、入力部の全ての容量絶縁膜を強誘電体によって構成することが記載されている。また、特許文献３には、ＭＩＳＦＥＴのゲート電極に容量結合する複数の入力部を配置したＭＩＳ型ニューロン素子において、出力側であるＭＩＳＦＥＴのゲート絶縁膜を強誘電体によって構成した素子が記載されている。
【０００６】
また、ＬＳＩは非常な速度で発達し、トランジスタの微細化と高集積化が進んでいる。しかし、トランジスタの微細化とチップ面積の巨大化により、歩留まりの向上が困難となっている。また、回路規模は非常に大規模になり、多品種少量生産のシステムＬＳＩが主流を占めているため、設計に多大な人員と時間を要してしまう。このため、開発期間の短縮化が容易ではなくなっている。このような問題を解決するものとして、リコンフィグラブル回路が注目されている。リコンフィグラブル回路とは、ＬＳＩの製造後に回路の仕様の変更を伴う書き換えを可能にする回路である。その一例として、ＦＰＧＡ（Field Programmable Gate Array ）やＣＰＬＤ（Complex Programmable Logic Device ）などがあげられる。これらは、基本論理ブロックを多段に組み合わせて変更可能な論理回路を実現することを可能としている。つまり、このＦＰＧＡ／ＣＰＬＤでは、プログラム素子としてスイッチ素子やマルチプレクサを用い、これらの素子により基本論理回路の組み合わせで機能を決定している。しかし、これらの方式では、基本論理ブロックの冗長回路の占める面積が大きく、配線が長くなってしまう。一方、強誘電体を用いて、プログラム素子そのものが論理の変換を可能とする素子が提案されている（例えば、非特許文献１を参照。）。
【０００７】
図４０は、上記公報に記載されている第２の従来例に係るニューロン素子の等価回路図である。この例では、パルス信号によって、強誘電体キャパシタに残留電荷を生じさせて、この残留電荷を利用して、フローティングゲートの電位を制御することにより、ＮＯＲ回路とＮＡＮＤ回路との論理変換回路の実現を試みている。
【０００８】
図４０に示すように、このニューロン素子は、ｎチャネル型ＭＩＳトランジスタ（ＮＭＩＳＦＥＴ５１０）を備えている。ここで、ＮＭＩＳＦＥＴ５１０のゲート電極は、他の端子に接続されていないフローティング状態であるフローティングゲート５０６である。ソースは接地され、ドレインは出力端子５０９に接続されている。出力端子５０９は、電源電圧ＶDDを供給するための電源電圧供給端子５０７に負荷抵抗素子５０８を介して接続されている。
【０００９】
また、フローティングゲート５０６に容量結合する２個の入力端子５００，５０１と、入力端子５００，５０１とフローティングゲート５０６との間に介在する常誘電体キャパシタ５０３，５０４と、制御信号を受ける制御端子５０２と、制御端子５０２とフローティングゲート５０６との間に介在する強誘電体キャパシタ５０５とを備えている。
【００１０】
ここで、入力端子５００からの入力信号の論理をＸ１、入力端子５０１からの入力信号をＸ２、制御端子５０２の電荷量をＣＲ、フローティングゲート５０６の電荷量φＦ、出力端子５０９からの出力信号の論理をＹとする。また、ＮＭＩＳＦＥＴ５１０の閾値電圧を０Ｖとする。さらに、Ｘ１，Ｘ２を”１”としたとき、常誘電体キャパシタ５０３，５０４の各上部電極（入力端子側の電極）に電荷量Ｑ０が誘起されるものとする。
【００１１】
図４１は、制御端子５０２に負のパルス信号を加えたときの入力信号Ｘ１，Ｘ２に対する各部の電荷量を出力信号Ｙの論理値とを表にして示す図である。
【００１２】
まず、制御端子５０２に負の電圧のパルス信号を加えることにより、強誘電体キャパシタ５０５の上部電極に電荷量−Ｑ０／２の残留電荷を発生させる。このとき、フローティングゲート５０６の電荷量φＦは、図４１に示すようになる。このとき、フローティングゲート５０６の電荷が正であれば、ＳｉＯ2 ／Ｓｉ界面にチャネルが形成され、ＭＯＳトランジスタがＯＮとなるから、出力値Ｙは図４１に示す値になる。図４１からわかるように、このときの回路動作はＮＯＲ回路動作となる。
【００１３】
図４２は、制御端子５０２にさらに振幅の大きい負のパルス信号を加えたときの入力信号Ｘ１，Ｘ２に対する各部の電荷量を出力信号Ｙの論理値とを表にして示す図である。
【００１４】
まず、制御端子５０２にさらに振幅の大きい負の電圧のパルス信号を加えることにより、強誘電体キャパシタ５０５の上部電極に電荷量−３Ｑ０／２の残留電荷を発生させる。このとき、フローティングゲート５０６の電荷量φＦは、図４２に示すようになる。
【００１５】
フローティングゲート５０６の電荷が正であれば、ＳｉＯ2 ／Ｓｉ界面にチャネルが形成され、ＮＭＩＳＦＥＴ５１０がＯＮとなるから、出力値Ｙは図４２に示すようになる。図４２からわかるように、このときの回路動作はＮＡＮＤ回路動作となる。このように、強誘電体キャパシタの残留電荷を制御することによって、ＮＯＲ回路とＮＡＮＤ回路との論理変換回路であるプログラム素子が実現可能である。
【００１６】
また、第３の従来例として、従来のニューロコンピュータについて説明する。ニューロコンピュータの動作を説明するため、そのモデルとなった生体の脳の動作をまず簡単に説明する。
【００１７】
図４４は、脳の基本単位の構成を簡略化して示すブロック回路図である。同図において、６０１ａ，６０１ｂ，６０１ｃはニューロンであり、６０２ａ，６０２ｂ，６０２ｃは神経繊維である。６０３ａ，６０３ｂ，６０３ｃはシナプス結合とよばれ、例えば神経繊維６０２ａを伝わって来た信号にｗａという荷重を乗じ、ニューロン６０１ａに入力する。ニューロン６０１ａは入力された信号強度の線形和をとり、それらの合計値がある閾値をこえると神経細胞が活性化（発火）し、神経繊維６０２ｂに信号を出力する。合計値が閾値以下だとニューロンは信号を出力しない。このような比較的単純な積和演算が、非常に多く並列処理されることで、脳特有の情報処理が実現されると言われる。
【００１８】
このようなニューロンの動作の研究は、従来ソフトウェアとして研究が盛んに行われてきている。一方で、ハードウェアでこのニューロン機能を実現し最適化することで、高速な動作などを実現しようとする動きもある。このようなニューロン素子開発の例として、特許文献４に記載のニューロンＭＯＳＦＥＴ（νＭＯＳと略されている）が挙げられる。
【００１９】
図４５は、第３の従来例に係るνＭＯＳの構造を簡略化して示す模式図である。同図に示すように、νＭＯＳは、電界効果型トランジスタ（ＭＩＳＦＥＴ）のゲート電極となるフローティングゲートＦＧを備えており、かつ、フローティングゲートＦＧを下部電極とする複数のキャパシタＣＧを互いに並列に接続した構成を有する。このような構成により、νＭＯＳのゲート部は、キャパシタＣＧ，ＣＯを直列に接続した構成となるため、入力端子Ｇ１〜Ｇ４に入力された信号（電圧）は、直列キャパシタの電圧分配原理に基づいて、より容量の小さいνＭＯＳのゲート部に大きな電圧が分配されることとなる。入力端子Ｇ１〜Ｇ４に入力される信号の総和が増すほどゲート部に分配される電圧は大きくなり、νＭＯＳのドレイン電流は大きくなる。
【００２０】
この動作により、上述の脳のニューロンの動作が半導体装置の素子動作として表現されることになる。
【００２１】
一方、脳の機能を実現しようとした場合、もう一つの機能が必要となる。それは図４４でシナプスとして説明した機能であり、１つのニューロンに対して複数存在する入力に対してそれぞれ荷重を実現する機能である。このような荷重機能を有するニューロコンピュータのニューロン素子の従来例としては、例えば特許文献５に記載されている技術がある。
【００２２】
図４６は、特許文献５に記載されている従来例のニューロン素子の構成を示す模式図である。同図において、６１１，６１２はそれぞれＮＭＯＳ及びＰＭＯＳトランジスタである。フローティングゲート６１３はＮＭＯＳのチャネル領域上にゲート酸化膜を介して設けられている。また、フローティングゲート６１３は、約５〜７ｎｍのＳｉＯ2 膜を介して電荷注入用電極６１６と対向している。配線６１７はＰＭＯＳトランジスタ６１１のゲート電極であると同時にＮＭＯＳトランジスタ６１１のフローティングゲートと、厚み約２０ｎｍのＳｉＯ2 膜を介して容量結合しており、ＮＭＯＳトランジスタ６１１のゲート電極の機能も担っている。６２０は配線である。電極６２１は、フローティングゲート６１３とは厚み２０ｎｍのＳｉＯ2 膜を介して容量結合している。ニューロン回路６３０は、多数の入力端子６２８ａ〜６２８ｄを有している。
【００２３】
図４６に示す従来のニューロン素子は、電荷注入用電極６１６からフローティングゲート６１３にトンネル電流により電荷を注入することでフローティングゲート６１３の電位を変化させている。これにより、ＮＭＯＳトランジスタ６１１の閾値電圧を変化させることができる。この効果により、配線６１９から配線６１７を経て入力される信号（電圧）により、ＮＭＯＳトランジスタ６１１が導通状態になる電圧レベルを変化させることが可能となる。これは、入力信号がニューロン回路のＯＮ（発火）へ与える影響を変化させることにほかならず、荷重を変化させるシナプス動作を実現するものである。なお、特許文献５における実施形態のシナプス回路は、ＮＭＯＳトランジスタ６１１とＰＭＯＳトランジスタ６１２とを結合して構成されているため、出力はＶＤＤとＧＮＤ（０Ｖ）の２値となる。
【００２４】
このような荷重係数を設定するためのトンネル電流の電荷量を正確に制御するために、この従来例では、注入制御電圧の絶対値のみならず、注入制御電圧パルス状に変化させたり、パルス幅やパルスの高さ、あるいはパルス数によりコントロールするとしている。
【００２５】
また、上記従来例では、ＮＭＯＳトランジスタの閾値電圧を変化させる手段として、上述のフローティングゲート型のＭＯＳトランジスタ以外にも、強誘電体膜を用いた不揮発性メモリ素子（強誘電体ゲートトランジスタ）を用いてもよいとしている。
【００２６】
図４７は、特許文献５に記載されている従来の強誘電体ゲートトランジスタ構造を示す断面図である。同図において、６５６はＰ型のＳｉ基板、６５７は例えば５ｎｍのＳｉＯ2 膜である。６５８は強誘電体膜で、例えば膜厚３００ｎｍのＰＺＴ（Ｐｂ（Ｚｒx Ｔｉ1-x ）Ｏ2 ）を用いている。６５９は例えばＴｉの電極である。６６０ａ，６６０ｂはＮ+ 型のソース及びドレインである。特許文献５においては、ゲート電極６５９に正又は負のパルスを追加することにより強誘電体膜を分極させ、その分極の大きさによってトランジスタの閾値電圧を制御するとしている。
【特許文献１】特許第３１２２７５６号公報
【特許文献２】特許第２９２９９０９号公報
【特許文献３】特許第２９４２０８８号公報
【特許文献４】特許第２６６２５５９号公報
【特許文献５】特許第３１２２７５６号公報
【非特許文献１】川口直一，尹聖民，徳光永輔、「第６１回応用物理学会学術講演会講演予稿集」、６ａ-ｇ-１
【発明の開示】
【発明が解決しようとする課題】
【００２７】
しかしながら、上記第１の従来例においては、以下のような課題があった。
【００２８】
第１に、ニューロン素子は、ある入力に対してニューロンから「１」もしくは「０」の出力があった場合、次回からさらに同じ出力を出しやすくする必要がある。すなわち、各ニューロンの出力状況を学習記憶しておく必要がある。ところが、特許文献２に記載されているＭＩＳ型ニューロン素子では、各ニューロンの入力部が「１」もしくは「０」になったことは各入力部に設けられた強誘電体膜の残留分極で学習記憶できるが、当該ニューロンが「１」もしくは「０」を出力した情報を学習記憶することはできない。いくつかの入力部が「１」でも、出力が「１」，「０」のいずれかになるかを一義的に決定できないからである。
【００２９】
第２に、ニューロン素子に学習機能をもたせる場合、学習記憶をリセットもしくは弱める機能をも付加したいことがある。特許文献３に記載されているＭＩＳ型ニューロン素子は、出力側ＭＩＳＦＥＴのゲート絶縁膜が強誘電体によって構成されているので、第１の課題であるニューロンの出力状態の学習記憶は可能となっている。ところが、この学習記憶情報をリセットもしくは弱めるためには、基板とゲート電極との間に通常のＭＩＳＦＥＴの動作とは異なる極性の電圧を印加して、強誘電体膜の分極を変化させる必要がある。このためには、各ＭＩＳ型ニューロン素子の基板部分を電気的に絶縁する必要があり、制御回路を含めて非常に複雑になる。
【００３０】
また、上記第２の従来例に係る論理変換回路（プログラム素子）として機能するニューロン素子においては、強誘電体キャパシタ５０５の強誘電体膜に生じる残留電荷がフローティングゲート５０６の電位φＦに影響されるという不具合があった。
【００３１】
ここで、強誘電体膜に印加される電圧（制御端子側を正とする）をＶferrとすると、Ｖferrは、下記式（１０１）
Ｖferr＝ＣＲ−φＦ＝−φＦ                              （１０１）
により表される。
【００３２】
ここで、制御端子５０２にパルス信号が印加されていない領域に注目して、考察を進める。このとき、式（１０１）より、強誘電体膜に印加される電圧は、フローティングゲート５０６の電位φＦに依存していることが分かる。φＦは入力によって変動するので、式（１０１）より強誘電体膜に印加される電圧は必ず変動する。これにより、強誘電体膜に誘起される残留電荷が変動してしまうという不具合があった。この不具合について、図を参照しながら説明する。
【００３３】
図４３（ａ），（ｂ）は、それぞれ順に、第２の従来例に係るニューロン素子のフローティングゲートの電位の時間変化を示すタイミングチャート、及び強誘電体膜に印加される電圧の時間変化を示すタイミングチャートである。ここで、論理値”０”の電圧値を０Ｖ、論理値”１”の電圧値を５Ｖとする。入力端子５００，５０１にそれぞれ（０，０），（１，１），（０，１），（１，０）を入力した後、制御端子５０２に−１０Ｖのパルス信号を印加し、強誘電体キャパシタ５０５に残留電荷を誘起させる。その後、入力端子５００，５０１にそれぞれ（０，０），（１，１），（０，１），（１，０）の入力を繰り返し入力する。
【００３４】
このとき、図４３（ａ）からわかるように、強誘電体膜に印加される電圧は、パルス信号を加えない領域でも変動していることが分かる。つまり、図４３（ａ）の領域Ｒｘに示すように、パルス信号が印加される前の入力（０，１）に対するフローティングゲート５０６の電位φＦと、入力（１，０）に対する電位φＦとが互いに異なっている。これは、前述したように、入力端子に入力信号が印加されると、強誘電体キャパシタの強誘電体膜に印加される電圧が変動するためである。また、図４３（ａ）の領域Ｒｙに示すように、パルス信号が制御端子５０２に印加された後において、１回目と２回目の同じ入力に対するフローティングゲートの電位φＦが互いに異なっている。これも、入力端子に電圧が加えられると、強誘電体キャパシタの強誘電体膜に印加される電圧が一定しない結果、強誘電体キャパシタの残留電荷が変動するためである。
【００３５】
このように、第２の従来例のＮＯＲ回路とＮＡＮＤ回路との論理変換回路として機能するニューロン素子においては、強誘電体キャパシタの残留電荷が他の入力端子に加わる電圧によって変動する結果、強誘電体キャパシタで誘起される残留電荷を安定に保持できず、論理変換機能が不安定になってしまうという不具合があった。
【００３６】
また、上記第３の従来例に係るニューロコンピュータのシナプス回路を構成する第１の手法である図４６に示すトンネル電流を用いる構成においては、トンネル電流が電界強度に対して指数関数的に変化することを考えると、パルス幅やパルス高さ、さらにはパルス数によりトンネル電荷量を制御することは極めて困難である。
【００３７】
図４８は、電子が厚さ１０ｎｍの熱酸化シリコン膜をトンネリングする際の印加電圧とトンネル電流の相関を示す図である。同図に示すように、トンネル電流は指数関数的に増加する性質を有するため、従来例におけるフローティング電極への電荷の制御性は極めて難しいことが理解される。その結果、多段にかつ精度よく荷重係数を設定することが困難であった。ニューラルネットワークの演算処理においては、荷重係数の設定には精度が必要であるため、図４６に開示された手法では、細やかな荷重係数の設定は非常に困難であり、結果としてニューロン素子としての動作も、学習が収束しにくいなど、適正な動作が得られないという不具合がある。また、トンネル現象を実効的にデバイスで使用しうる電界強度は６ＭＶ／ｃｍ程度以上であり、結果として非常に高い駆動電圧が必要となってしまうという不具合もある。
【００３８】
さらに、図４７に示すような従来のシナプス回路を構成する第２の手法である強誘電体ゲートトランジスタについては、具体的な配線の接続形態や、駆動電圧の印加方法をどうするかという具体的な手段が講じられておらず、シナプスとしての適正な動作が得られるかどうかは疑問である。
【００３９】
本発明の第１の目的は、各ニューロンの出力状況を簡便に学習記憶でき、かつその学習記憶を容易にリセットもしくは弱める機構を組み込んだニューロン素子を提供することにある。
【００４０】
本発明の第２の目的は、安定した論理変換回路として機能するニューロン素子を提供することにある。
【００４１】
本発明の第３の目的は、荷重係数を多段階に設定可能なニューロン素子を提供することにある。
【課題を解決するための手段】
【００４２】
本発明の第１の半導体装置は、半導体層と、上記半導体層の上に設けられた第１の絶縁膜と、上記第１の絶縁膜上に設けられた第１のゲート電極と、上記第１のゲート電極に対向して設けられ、入力信号を受ける少なくとも１つの第２のゲート電極と、上記第１のゲート電極と上記少なくとも１つの第２のゲート電極との間に介在する少なくとも１つの第２の絶縁膜と、上記第１のゲート電極に対向して設けられた第３のゲート電極と、上記第１のゲート電極と上記第３のゲート電極との間に介在する強誘電体膜と、上記半導体層の一部に接続され、上記少なくとも１つの第２の電極に入力された入力信号に応じて出力信号を出力する出力部とを備え、上記強誘電体膜の分極特性に応じて、上記入力信号と上記出力信号との相関関係を強め又は弱める学習機能を有している。
【００４３】
これにより、強誘電体膜の残留分極が半導体装置がＯＮするゲートバイアスを弱める方向に分極している場合には、負の学習効果を生じ、強誘電体膜の残留分極が半導体装置がＯＮするゲートバイアスを強める方向に分極している場合には、正の学習効果を生じる。特に負の学習機能を基本的な機能として有することになる。よって、多種の学習機能を備えたニューロン素子に適した半導体装置が得られる。
【００４４】
上記第３のゲート電極には、一定の電圧が供給されることにより、複雑な制御を行なうことなく、学習機能を発揮する半導体装置が得られる。
【００４５】
上記第３のゲート電極には、上記第１の電極の電位に対して正又は負の電圧が印加されることにより、半導体装置に正の学習機能又は負の学習機能を任意にもたせることができる。
【００４６】
上記第３のゲート電極には、パルス状に電圧が印加されることが好ましく、その場合にも、上記第３のゲート電極に、第１のゲート電極に対して正または負のパルス状の電圧を印加することができる。
【００４７】
上記出力部から出力される出力信号の評価を行う評価手段と、上記評価手段の評価結果に応じて、上記第３のゲート電極に供給する信号を生成する信号生成回路とをさらに備えることにより、出力に応じて学習機能の正負やレベルを適正に制御することができる。
【００４８】
上記半導体層内における上記第１のゲート電極の下方に位置する領域に電流が流れるための閾値電圧の絶対値よりも，上記強誘電体膜の分極を反転させるための抗電圧の絶対値の方が小さいことが好ましい。
【００４９】
上記少なくとも１つの第２のゲート電極に、上記半導体層内における上記第１のゲート電極の下方に位置する領域に電流が流れる範囲での最大入力電圧を印加したときに、上記第１のゲート電極と第３のゲート電極との間の電圧が上記強誘電体膜の抗電圧を超えないことが好ましい。
【００５０】
上記半導体層のうち上記第１のゲート電極の両側方に位置する領域に形成された第１，第２の拡散領域と、上記第１，第２の拡散領域にそれぞれ接続され、高低差のある第１，第２の電圧を供給するための第１，第２の電圧供給部とを備え、上記出力部は上記第１の拡散領域に接続され、上記出力部と上記第１の電圧供給部との間には、抵抗体として機能する抵抗性部材が介在していることが好ましい。
【００５１】
上記半導体装置は、演算回路のニューロン素子、特に、論理演算回路のニューロン素子として機能させることが好ましい。
【００５２】
また、半導体装置は、認識，判断を行なう人工知能システムに配置されていることが好ましい。
【００５３】
上記少なくとも１つの第２のゲート電極と、上記少なくとも１つの第２の絶縁膜とはそれぞれ同数の複数個設けられており、複数の入力信号に応じて上記出力信号を出力することが好ましい。
【００５４】
本発明の第２の半導体装置は、半導体層と、上記半導体層の上に設けられた第１の絶縁膜と、上記第１の絶縁膜上に設けられた第１のゲート電極と、上記第１のゲート電極に対向する第２のゲート電極と、上記第１のゲート電極に接続される下部電極，上記第２のゲート電極に接続される上部電極及び上記上部電極−下部電極間に介在する強誘電体膜を有する強誘電体キャパシタと、上記強誘電体キャパシタの上部電極に接続される第３のゲート電極と、上記第３のゲート電極に対向して設けられ、入力信号を受ける少なくとも１つの第４のゲート電極と、上記第３のゲート電極と上記第４のゲート電極との間に介在する少なくとも１つの第２の絶縁膜と、上記第３のゲート電極に対向して設けられ、上記強誘電体膜の分極調整用電圧が供給される第５のゲート電極と、上記第３のゲート電極と上記第５のゲート電極との間に介在する第３の絶縁膜と、上記半導体層の一部に接続され、上記少なくとも１つの第４の電極に入力された入力信号に応じて出力信号を出力する出力部とを備え、上記強誘電体膜の分極特性に応じて、上記入力信号と上記出力信号との相関関係を強め又は弱める学習機能を有している。
【００５５】
これにより、特に正の学習機能を基本的な機能とするニューロン素子に適した半導体装置が得られる。
【００５６】
上記少なくとも１つの第４のゲート電極と、上記少なくとも１つの第２の絶縁膜とはそれぞれ同数の複数個設けられており、複数の入力信号に応じて上記出力信号を出力することが好ましい。
【００５７】
本発明の第３の半導体装置は、半導体層と、上記半導体層の上に設けられた第１の絶縁膜と、上記第１の絶縁膜上に設けられた第１のゲート電極と、上記第１のゲート電極に対向して設けられた第２のゲート電極と、上記第２のゲート電極に対向して設けられた第３のゲート電極と、上記第３のゲート電極に対向して設けられ、入力信号を受ける少なくとも１つの第４のゲート電極と、上記第３のゲート電極と上記第４のゲート電極との間に介在する少なくとも１つの第２の絶縁膜と、上記第３のゲート電極に対向して設けられた第５のゲート電極と、上記第３のゲート電極と上記第５のゲート電極との間に介在する第３の絶縁膜と、上記半導体層の一部に接続され、上記少なくとも１つの第４のゲート電極に入力された入力信号に応じて出力信号を出力する出力部と、上記第１のゲート電極に接続される下部電極，上記第２のゲート電極に接続される上部電極及び上記上部電極−下部電極間に介在する強誘電体膜を有する強誘電体キャパシタと、上記第５のゲート電極に上記強誘電体膜の分極制御用電圧を供給するための電圧供給部とを備え、上記強誘電体キャパシタの下部電極は、上記第３のゲート電極又は上記第５のゲート電極のいずれか一方に電気的に接続可能になっており、上記強誘電体キャパシタの上部電極は、上記第５のゲート電極又は上記電圧供給部のいずれか一方に電気的に接続可能になっている。
【００５８】
これにより、正の学習機能を基本的機能として有る半導体装置と、負の学習機能を基本的機能として有する半導体装置とに切り換えることが可能になる。
【００５９】
上記少なくとも１つの第５のゲート電極と、上記少なくとも１つの第２の絶縁膜とはそれぞれ同数の複数個設けられており、複数の入力信号に応じて上記出力信号を出力することが好ましい。
【００６０】
本発明の第４の半導体装置は、第１の半導体層と、上記第１の半導体層の上に形成された第１の絶縁膜と、上記第１のゲート絶縁膜の上に形成された第１のゲート電極と、上記第１の半導体層内における上記第１のゲート電極の両側方に位置する領域に形成された第１，第２のＰ型拡散領域とを有する第１のＭＩＳＦＥＴと、第２の半導体層と、上記第２の半導体層の上に形成された第２の絶縁膜と、上記第２のゲート絶縁膜の上に形成された第２のゲート電極と、上記第２の半導体層内における上記第２のゲート電極の両側方に位置する領域に形成された第１，第２のＮ型拡散領域とを有する第２のＭＩＳＦＥＴと、上記第１，第２のゲート電極に共通に接続される第１の電極と、該第１の電極に対向する第２の電極と、上記第１の電極−第２の電極間に介在する強誘電体膜とを有する強誘電体キャパシタと、上記第２のＭＩＳＦＥＴの第１のＮ型拡散領域に第１の電圧を供給するための第１の電圧供給部と、上記第１のＭＩＳＦＥＴの第１のＰ型拡散領域に上記第１の電圧よりも低い第２の電圧を供給するための第１の電圧供給部と、上記各ＭＩＳＦＥＴの第２のＰ型拡散領域及びＮ型拡散領域に共通に接続され、上記強誘電体キャパシタの上記第２の電極に入力された電圧に応じた出力電圧を出力するための電圧出力部とを備え、電位発生装置として機能する。
【００６１】
これにより、強誘電体膜の残留分極を利用して、電圧入力部に入力された入力電圧をほぼそのまま出力電圧として出力することができる。すなわち、バッファとして機能する電位発生装置が得られる
上記第２のゲート電極は、上記第１のＭＩＳＦＥＴの第１のＰ型拡散領域に電気的に接続されていることにより、第２のＭＩＳＦＥＴが抵抗体として機能することになる。
【００６２】
上記第１のゲート電極は、上記第２のＭＩＳＦＥＴの第１のＮ型拡散領域に電気的に接続されていることにより、第１のＭＩＳＦＥＴが抵抗体として機能することになる。
【００６３】
上記第１のＰ型拡散領域と、上記第２の半導体層内の上記第１，第２のＮ型拡散領域を除く領域の一部とが互いに電気的に接続され、上記第１のＮ型拡散領域と、上記第１の半導体層内の上記第１，第２のＰ型拡散領域を除く領域の一部とが互いに電気的に接続されている場合には、ソースフォロア回路として機能するバッファが得られる。
【００６４】
上記第１及び第２のＭＩＳＦＥＴがエンハンスメント型（ノーマリーオフ）トランジスタであることが好ましい。
【００６５】
上記第１及び第２のゲート電極のうち少なくともいずれか一方の側面上に形成されたサイドウォールをさらに備えることにより、ゲート・ソースオーバーラップ量を低減させることができ、強誘電体膜の分極状態に対する出力側の電位変動の影響を抑制することができる。
【００６６】
上記強誘電体キャパシタの上記第２の電極に接続されたパストランジスタをさらに備えていることにより、強誘電体膜の分極へのディスターブをより抑制することができる。
【００６７】
第３の半導体層と、上記第３の半導体層の上に設けられた第３のゲート絶縁膜と、上記第３のゲート絶縁膜上に設けられた第３のゲート電極と、上記第３の半導体層のうち上記第３のゲート電極の両側方に位置する領域に形成された第１，第２の拡散領域とを有する第３のＭＩＳＦＥＴと、上記第３のゲート電極に対向して設けられ、入力信号を受ける少なくとも１つの第４のゲート電極と、上記第３のゲート電極と上記少なくとも１つの第４のゲート電極との間に介在する少なくとも１つの第１の絶縁膜と、上記第３のゲート電極に対向して設けられ、上記電圧出力部に電気的に接続される第５のゲート電極と、上記第３のゲート電極と上記第５のゲート電極との間に介在する第２の絶縁膜と、上記第３の半導体層内の上記第１の拡散領域に接続され、上記少なくとも１つの第４のゲート電極に入力された入力信号に応じて出力信号を出力する信号出力部とをさらに備え、論理変換回路として機能させることにより、上記電位発生装置として機能する部分の出力を利用して、安定した論理動作の切り換えを行なうことができる。
【００６８】
上記第３の半導体層内の上記第１，第２の拡散領域に接続され、高低差のある第１，第２の電圧をそれぞれ供給するための第１，第２の電圧供給部をさらに備え、上記信号出力部と上記第１の電圧供給部との間には、抵抗体が介在していることが好ましい。
【００６９】
上記第３のＭＩＳＦＥＴはＮＭＩＳＦＥＴであり、上記第３の半導体層内の上記第１，第２の拡散領域に接続され、高低差のある第１，第２の電圧をそれぞれ供給するための第１，第２の電圧供給部をさらに備え、上記信号出力部と上記第１の電圧供給部との間には、上記第３のゲート電極に接続されるゲート電極を有するＰＭＩＳＦＥＴである第４のＭＩＳＦＥＴが介在していて、インバータ回路が構成されている構成を採ることもできる。
【００７０】
上記インバータ回路の閾値電圧が、上記強誘電体キャパシタの強誘電体膜によって上記第３のＭＩＳＦＥＴの第３のゲート電極及び第４のＭＩＳＦＥＴのゲート電極に誘起される電位の最大値と最小値の間にあることが好ましい。
【００７１】
上記少なくとも１つの第４のゲート電極及び上記少なくとも１つの第１の絶縁膜は、それぞれ同数の複数個設けられており、上記強誘電体キャパシタの第２の電極に、負の振幅をもったパルス状の電圧が印加されると、上記複数の第４のゲート電極に入力される入力信号と、上記出力部から出力される出力信号との論理関係がＮＯＲからＮＡＮＤに変換するように構成することができる。
【００７２】
複数の半導体装置が、スイッチ素子を介してアレイ状に配置されていることにより、論理変換回路を組み合わせた集積回路が得られる。
ニューラルネットワークとして機能する半導体装置が得られる。
【００７３】
本発明の第５の半導体装置は、入力信号に荷重して出力信号を出力する複数のシナプス部と、上記複数のシナプス部からの複数の出力信号を受けるニューロン部とを有する半導体装置であって、上記シナプス部は、半導体層と、上記半導体層の上に形成されたゲート絶縁膜と、上記ゲート絶縁膜の上に形成されたゲート電極と、上記半導体層内における上記ゲート電極の両側方に位置する領域に形成された第１，第２の拡散領域と、該第１−第２の拡散領域間に介在するチャネル領域と、上記ＭＩＳＦＥＴのゲート電極に接続される第１の電極と、該第１の電極に対向する第２の電極と、上記第１の電極−第２の電極間に介在する強誘電体膜とを有する強誘電体ゲートトランジスタと、上記強誘電体ゲートトランジスタの上記第１の拡散領域に電気的に接続され、入力信号を供給するための入力部と、上記強誘電体トランジスタの上記第２の拡散領域に接続され、上記入力信号に荷重係数を乗じて出力するための出力部と、上記強誘電キャパシタの上記第２の電極に電気的に接続され、荷重制御信号を受ける荷重信号入力部とを備えている。
【００７４】
これにより、荷重制御信号に応じて強誘電体膜の分極状態を変化させることができ、入力信号に対して分極状態に応じた電圧を出力部から出力することができる。
【００７５】
上記強誘電体ゲートトランジスタの上記第２の拡散領域に電気的に接続される抵抗体として機能する抵抗性部材と、上記抵抗性部材を挟んで上記第２の拡散領域に接続される電圧供給部とをさらに備えることにより、出力部から出力される電圧の制御が容易になる。
【００７６】
上記ゲート電極−半導体層間の容量は、上記第１の電極−第２の電極間の容量よりも大きいことにより、荷重係数の制御の容易化を図ることができる。
【００７７】
特に、上記第１−第２の電極同士のオーバーラップ面積が、上記チャネル領域の面積より小さいことが好ましい。
【００７８】
また、上記第１−第２の電極同士のオーバーラップ面積が、上記チャネル領域の面積の１／５よりも小さいことにより、荷重係数を細やかに多段階に設定することが可能になる。
【００７９】
上記強誘電体膜を構成する材料は、Ｐｂ,Ｌａ,Ｂａ,Ｓｒ,Ｂｉ,Ｚｒ,Ｔｉ,Ｔａ,Ｎｂの群からなる元素のうち、少なくとも２つ以上を含有することが好ましい。
【００８０】
上記荷重制御信号の入力後における上記強誘電体膜の残留分極をＰＷとし、上記ゲート絶縁膜の厚み及び比誘電率をそれぞれｔＩ、εＩとし、上記強誘電体ゲートトランジスタのドレイン電流値が２桁変化するためのゲート電極への印加電圧の差をΔＶｇとし、真空の誘電率をε０とするとき、上記チャネル領域の面積と上記第１−第２の電極同士のオーバーラップ面積との比が２ＰＷ×ｔＩ／（ΔＶｇ×ε０×εＩ）で表されることにより、荷重係数の設定の精度が特に向上することになる。
【００８１】
上記荷重信号入力部に、上記荷重制御信号の最大電圧より絶対値が大きく且つ逆極性の電圧を印加した後に、上記荷重制御信号を入力して駆動することにより、残留分極が各種信号の影響を受けて変動していても、これをリセットして正確な荷重係数の設定を行なうことができる。
【００８２】
上記強誘電体キャパシタの上記第２の電極と上記荷重信号入力部との間に介在する選択トランジスタをさらに備えていることにより、電圧出力部から強誘電体膜に印加される電圧を分散させることにより、強誘電体膜の分極の変動を抑制することができる。
【００８３】
複数の半導体装置及び選択トランジスタがアレイ状に配置されていることにより、半導体装置をニューロン素子とするニューラルネットワークを構成しながら、各ニューロン素子の荷重係数の制御を効率よく行なうことができる。
【発明の効果】
【００８４】
本発明により、高い学習機能，論理変換機能，荷重制御機能などを有するニューロン素子，電位発生装置，論理変換回路などとして機能する半導体装置の提供をはかることができる。
【発明を実施するための最良の形態】
【００８５】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置のニューロン素子の回路構成を示す模式図である。図３は、本実施形態のニューロン素子のキャパシタ部分のみを取り出したときの等価回路図である。
【００８６】
本実施形態のニューロン素子は、ソース端子２と、ドレイン端子３と、ゲート絶縁膜６と、ゲート電極とを有するｎチャネル型ＭＩＳトランジスタ（ＮＭＩＳＦＥＴ１）を備えている。ここで、ＮＭＩＳＦＥＴ１のゲート電極は、他の端子に接続されていないフローティング状態であるフローティングゲート４である。ソース端子２は、ＮＭＩＳＦＥＴ１の基板領域と共に接地され、ドレイン端子３は出力端子１０に接続されている。出力端子１０は、電源電圧ＶDDを供給するための電源電圧供給部に負荷抵抗素子９を介して接続されている。
【００８７】
また、フローティングゲート４に容量結合するｎ個の信号入力部５が設けられている。信号入力部５は、入力端子５ａと、入力端子５ａに接続される入力ゲート電極５ｂと、入力ゲート電極５ｂとフローティングゲート４との間に介在する常誘電体膜５ｃとによって構成されている。つまり、入力ゲート電極５ｂとフローティングゲート４とは、常誘電体膜５ｃによって容量結合している。
【００８８】
入力ゲート電極５ｂとフローティングゲート４との間の容量は、常誘電体膜５ｃの材料，厚み及び面積によって定まる。各入力ゲート電極５ｂとフローティングゲート４との間の容量は、すべて同じであってもよいし、重み付けのためにそれぞれが異なっていてもよい。
【００８９】
また、分極用電圧を受ける電圧端子７ａと、フローティングゲート４に強誘電体膜８を挟んで対向する分極用電極７ｂとを有する学習記憶部７が設けられている。学習記憶部７の電圧端子７ａには、通常、０Ｖの一定電圧（接地電圧）が印加される。
【００９０】
ここで、ｎ個の信号入力部５の各入力ゲート電極５ｂと、フローティングゲート４との間の容量をＣ1 〜Ｃn とする。また、フローティングゲート４と半導体基板の間の容量をＣ0 とし、フローティングゲート４と学習記憶部７との間の実効容量をＣM とし、強誘電体膜８の残留分極をＱM とする。また、フローティングゲート４の電位をＶF 、学習記憶部７の電位をＶM とすると、近似的には、下記式（１）
ＶF＝（Ｃ1・Ｖ1＋Ｃ2・Ｖ2＋…＋Ｃn・Ｖn＋ＣM・ＶM＋ＱM）
／（Ｃ1＋Ｃ2＋…＋Ｃn＋ＣM＋Ｃ0）                      （１）
が成立する。
【００９１】
図２は、強誘電体膜８の残留分極の電圧依存性（ヒステリシスループ）を示す図である。なお、本実施形態においては、強誘電体膜４において半導体基板側に正の電荷が生じるような分極を正の分極とする。図２から、強誘電体膜に抗電圧＋Ｖｃ又は−Ｖｃが印加されたときに、分極が反転することがわかる。また、印加電圧を０に戻したときの残留分極は、＋Ｐｒ又は−Ｐｒとなる。
【００９２】
次に、各入力部５の容量Ｃ1 〜Ｃn と、学習記憶部−フローティングゲート間の実効容量ＣM と、フローティングゲート−半導体基板間の容量Ｃ0 とを調整することにより、ＮＭＩＳＦＥＴ１の閾値電圧ＶTHと、強誘電体膜８の抗電圧Ｖｃとがほぼ等しくなるように素子を設計する。ｎ個の信号入力部５の入力値の合計がある値になると、フローティングゲート４の電位ＶF がＮＭＩＳＦＥＴ１の閾値電圧ＶTHを越え、ＮＭＩＳＦＥＴ１はＯＮとなり、ソース端子２とドレイン端子３との間に電流が流れ、導通状態となる。この時、ソース端子２とドレイン端子３との間の抵抗は負荷抵抗素子９よりも小さくなり、出力端子１０の出力電圧はほとんど０Ｖとなる。一方、強誘電体膜８の抗電圧ＶｃはＮＭＩＳＦＥＴ１の閾値電圧ＶTHとほぼ等しく設計されているため、ＮＭＩＳＦＥＴ１がＯＮすると同時に、強誘電体膜８の分極は＋ＱM から−ＱM に反転し、−２ＱM だけ変化する。
【００９３】
以上の作用について、図１に示す回路と図３に示す等価回路図を参照しながら説明する。ただし、前述の通り、ゲート絶縁膜６はフローティングゲート４をゲート電極とするＮＭＩＳＦＥＴのゲート絶縁膜を示す。このＮＭＩＳＦＥＴ１の閾値電圧ＶTHは、強誘電体膜８の抗電圧Ｖｃとほぼ等しく設計されており、フローティングゲート４の電圧が正方向にＶｃを越えるとＮＭＩＳＦＥＴ１はＯＮとなり、それ以外はＯＦＦとなる。
【００９４】
信号入力部５にいろいろな電圧が印加されると、フローティングゲート４の電圧は前述の式（１）で表されるＶF となる。前述の通り、フローティングゲート４をゲート電極とするＮＭＩＳＦＥＴ１の閾値電圧ＶTHは強誘電体膜８の抗電圧Ｖｃとほぼ等しく設計されている。よって、信号入力部５に全部０Ｖの状態からいろいろな正の電圧が印加されて、フローティングゲート４の電圧が閾値電圧ＶTHを越えると、ＮＭＩＳＦＥＴ１がＯＮする。それと同時に、強誘電体膜８の両端には抗電圧Ｖｃを越える電圧が印加され、強誘電体膜８の分極は反転を開始する。信号入力部５の電圧が再度全部０Ｖに戻ると、強誘電体膜８の分極は結局＋ＱM から−ＱM に反転したことになり、−２ＱM だけ変化する。なお、ＱM とは、図２に示すＰｒに強誘電体膜の面積を乗じたものである。このとき、フローティングゲート４の電圧は以上の電圧操作を行なう前と比較して、２ＱM ／（Ｃ1＋Ｃ2＋…＋Ｃn＋ＣM＋Ｃ0）だけ負の電圧になる。
【００９５】
よって、次にＮＭＩＳＦＥＴ１がＯＮするためには、フローティングゲート４の電圧ＶF が初期状態よりも２ＱM ／（Ｃ1＋Ｃ2＋…＋Ｃn＋ＣM＋Ｃ0 ）だけ大きくなるような電圧を信号入力部５に印加する必要がある。これは、言い換えれば、強誘電体膜８の残留分極が、ＮＭＩＳＦＥＴ１のＯＮしたことを学習記憶し、負の方向に抑制していることと同じになる。よって、図１に示す回路を１つの人工ニューロンとして考えると、本実施形態を用いれば、人工ニューロンが「１」もしくは「０」を出力した情報を学習記憶することが可能となる。この場合、ｎ個の信号入力部５の電圧はアナログ値でも、ＨもしくはＬのデジタル値でもどちらでもよい。
【００９６】
図４は、図１に示す回路において、２つの信号入力部５を設けた場合の動作波形例を示す図である。電源電圧ＶＤＤは５Ｖとし、学習記憶部７の電圧端子７ａの電圧は０Ｖとしている。２つの信号入力部５の電圧Ｖ１，Ｖ２を同時に０Ｖから５Ｖにすると、図４に示すように、出力端子１０の電圧ＶOUT は５Ｖから約０．５Ｖになる。さらに、２つの信号入力部５の電圧Ｖ１，Ｖ２を同時に０Ｖにした後、再度、同時に５Ｖにすると、出力電圧ＶOUT は５Ｖから約１．４Ｖになる。すなわち、１回目の入力時に約０．５Ｖになったのに対し、２回目の入力時は約１．４Ｖにまでしか降下しない。これは、ＮＭＩＳＦＥＴ１がＯＮしにくくなっていることを示しており、強誘電体膜１０８の残留分極が、ＮＭＩＳＦＥＴ１のＯＮしたことを学習記憶し、抑制していることと同じになる。
【００９７】
さらに、学習記憶部７の分極用電極７ｂに、強誘電体膜８に−Ｖｃ以上の電圧が印加されるような正の電圧を印加すると、強誘電体膜８の残留分極は−ＱM から＋ＱM へ反転して、＋２ＱM だけ変化するので、初期状態へ戻る。分極用電極７ｂにもう少し小さな電圧を印加すると、電圧に応じて減少する強誘電体膜８の分極量が変化する。これは、ニューロンの学習記憶情報をリセットする動作と言える。よって、本実施形態を用いれば、ＮＭＩＳＦＥＴ１の構造に関係なく、学習記憶部７の電圧を制御するだけで簡便にニューロンの学習記憶情報をリセットする動作が可能となる。本実施形態を用いれば、各ＭＩＳ型ニューロン素子の基板部分を電気的に絶縁したり、非常に複雑な制御回路を設計したりする必要がない。
【００９８】
よって、本実施形態により、各ニューロンの出力状況を簡便に学習記憶でき、かつその学習記憶を容易にリセットもしくは弱める機構を組み込んだニューロン素子として機能する半導体装置を簡便な方法で提供することができる。
【００９９】
−第１の変形例−
本実施形態のＭＩＳ型ニューロン素子は、学習記憶情報を保持する学習記憶部７を１つしか備えていないが、複数個の学習記憶部７を備えていてもよい。
【０１００】
図５は、複数個の学習記憶部を複数設けた第１の実施形態の第１の変形例に係る半導体装置であるニューロン素子の構成を示す模式図である。この変形例に係るニューロン素子は、分極用電圧を受ける電圧端子７Ａａと、フローティングゲート４に強誘電体膜８Ａを挟んで対向する分極用電極７Ａｂとを有する学習記憶部７Ａに加えて、分極用電圧を受ける電圧端子７Ｂａと、フローティングゲート４に強誘電体膜８Ｂを挟んで対向する分極用電極７Ｂｂとを有する学習記憶部７Ｂを備えている。その他の構成は、図１に示す構成と同じである。
【０１０１】
この変形例の場合、２つの学習記憶部７Ａ，７Ｂとフローティングゲート４との間に介在する強誘電体膜８Ａ，８Ｂとの容量の比率は同じでもよいし、異なっていてもよい。また、この変形例では、学習記憶部７Ａ，７Ｂ及び強誘電体膜８Ａ，８Ｂをフローティングゲート４の両端部に配置したが、学習記憶部７Ａ，７Ｂ及び強誘電体膜８Ａ，８Ｂの配置部位は、学習記憶部７Ａ，７Ｂの機能に影響を与えない。
【０１０２】
この変形例によると、学習記憶部７Ａと学習記憶部７Ｂとを互いに独立な電圧で制御することで、分極の制御を多段に行なうことができ、さらに高精度の又は多様な学習記憶を実現することができる。
【０１０３】
よって、この変形例によっても、各ニューロンの出力状況を簡便に学習記憶でき、かつその学習記憶を容易にリセットもしくは弱める機構を組み込んだニューロン素子として機能する半導体装置を簡便な方法で提供することができる。
【０１０４】
−第２の変形例−
本実施形態では、ＮＭＩＳＦＥＴ１と負荷抵抗素子９との組み合わせで回路を構築したが、負荷抵抗素子９の代わりに、ｐ型ＭＩＳトランジスタを用いることもできる。
【０１０５】
図６は、第１の実施形態の第２の変形例に係る半導体装置であるニューロン素子の構成を示す模式図である。この変形例に係るニューロン素子は、図１に示す構造における負荷抵抗素子９に代えて、ＮＭＩＳＦＥＴ１に直列に接続されるｐチャネル型ＭＩＳトランジスタ１１（ＰＭＩＳＦＥＴ１１）を備えている。そして、ＰＭＩＳＦＥＴ１１のソース端子１２は電源電圧ＶDDを供給する電源電圧供給部に接続され、ＰＭＩＳＦＥＴ１１のドレイン端子１３は、ＮＭＩＳＦＥＴ１のドレイン端子３に接続されている。出力端子１０は、ＮＭＩＳＦＥＴ１のドレイン端子３及びＰＭＩＳＦＥＴ１１のドレイン端子１３に接続されている。また、フローティングゲート４は、ＮＭＩＳＦＥＴ１及びＰＭＩＳＦＥＴ１１に跨って設けられており、フローティングゲート４とＰＭＩＳＦＥＴ１１の基板領域との間には、常誘電体膜１６が介在している。
【０１０６】
この変形例によると、前述のＮＭＩＳＦＥＴと負荷抵抗素子との組み合わせ回路で説明した中で、フローティングゲートと半導体基板の間の容量をＣ0 としたのに対して、ｐ型ＭＩＳＦＥＴ１１を用いる場合は、ＮＭＩＳＦＥＴ１とＰＭＩＳＦＥＴ１１とに跨っているフローティングゲート４と半導体基板との間の容量の和をＣ0 とすれば、上記式（１）と同様の関係が成立する。
【０１０７】
（第２の実施形態）
第１の実施形態では、ＮＭＩＳＦＥＴ１の閾値電圧ＶTHと、強誘電体膜８の抗電圧Ｖｃとをほぼ等しくなるよう素子を設計したが、第１の実施形態とは異なる方式で素子設計をすることもできる。本実施形態においては、第１の実施形態と同じ回路構成を採りながら、異なる方式で設計した素子について、図１と図７とを参照しながら説明する。すなわち、本実施形態のニューロン素子の回路構成は、図１に示す通りである。
【０１０８】
図７は、第１の実施形態とは異なる方式を採用した時の強誘電体膜８の残留分極の電圧依存性（ヒステリシスループ）を示す図である。例えば、ＮＭＩＳＦＥＴ１の閾値電圧ＶTHが強誘電体膜８の抗電圧Ｖｃよりも小さく、ｎ個の信号入力部５の入力電圧が最大値を取った時のフローティングゲート４の電位ＶF が抗電圧Ｖｃ以下になるよう、素子の設計を行なうことができる。ｎ個の信号入力部５とフローティングゲート４との間に介在する各常誘電体膜５ｃの容量はすべて同じ容量でもよいし、重み付けのために互いに異なる容量にしてもよい。
【０１０９】
図１に示すニューロン素子において、ｎ個の信号入力部５の全ての入力電圧が最大値を取った時、フローティングゲート４の電位ＶF はＮＭＩＳＦＥＴ１の閾値電圧ＶTHよりも大きくなるため、ＮＭＩＳＦＥＴ１はＯＮとなり、ソース端子２とドレイン端子３との間に電流が流れ、ＮＭＩＳＦＥＴ１は導通状態となる。この時、ソース端子２とドレイン端子３との間の抵抗は負荷抵抗素子９よりも小さくなり、出力端子１０の出力電圧はほとんど０Ｖとなる。一方、強誘電体膜８の抗電圧ＶｃはＮＭＩＳＦＥＴ１の閾値電圧ＶTHよりも大きく設計されているため、ＮＭＩＳＦＥＴ１がＯＮしても、強誘電体膜８の分極状態は少し変化するが、大きくは変わらない。
【０１１０】
図７において、ｎ個の信号入力部５の全ての入力電圧が０Ｖの時はフローティングゲート４の電位ＶF も０Ｖであり、強誘電体膜８の残留分極は初期化後の最初の状態であるＡ点にある。この後、ｎ個の信号入力部５の全ての入力電圧が最大値を取った時でも、フローティングゲート４の電位ＶF は強誘電体膜８の抗電圧Ｖｃより小さいので、分極状態はＣ点に移動するのみであり、ｎ個の信号入力部５の全ての入力電圧が０に戻った時は、分極状態はＢ点に移動する。よって、残留分極はＡ点とＢ点の残留分極差Ｘだけ変化する。このように、残留分極が小さくなるので、ＮＭＩＳＦＥＴ１がＯＮしにくくなる方向に変化したことになる。よって、次にＮＭＩＳＦＥＴ１をＯＮさせるためには、ＶF はＸ／（Ｃ1＋Ｃ2＋...＋Ｃn＋ＣM＋Ｃ0）だけ大きいことが必要となり、言い換えれば、強誘電体膜８の残留分極が、ＮＭＩＳＦＥＴ１のＯＮしたことを学習記憶し、再度ＮＭＩＳＦＥＴ１がＯＮするのが抑制されることになる。
【０１１１】
ｎ個の信号入力部５のうち，いくつかの信号入力部５が最高電圧を取らない場合は、残留分極は、フローティングゲート４の電位ＶF に応じてＡ点とＣ点との間のどこかに位置する。また、全ての信号入力部５の電圧を０Ｖに戻した時は、残留分極はＡ点とＢ点との間のどこかに位置する。フローティングゲート４の電位ＶF が徐々に大きくなるように、ｎ個の信号入力部５の全ての電圧が変化する場合は、全ての信号入力部５の電圧を０Ｖに戻した時の残留分極が徐々に小さくなるように変化する。これは、学習強化が行われていることと同じになる。
【０１１２】
一方、フローティングゲート４の電位ＶF がある値を取った後、徐々に小さくようにｎ個の信号入力部５の全ての電圧が変化する場合は、全ての信号入力部５の電圧を０Ｖに戻した時の残留分極は変化せず、学習強化はされない。
【０１１３】
さらに高度の学習強化を行う場合は、学習記憶部７にフローティングゲート４に対して負の電圧を印加し、強誘電体膜８の両端に抗電圧Ｖｃ以上の電圧が印加されるようにする。印加時間は、強誘電体膜８の分極反転が生じるのに要する時間以上であれば、任意の時間でよい。例えば、強誘電体膜８の両端に抗電圧Ｖｃ以上の電圧が印加される時間が１００ｎｓ程度のパルスでもよい。この時、図７に示すヒステリシス特性において、強誘電体膜８の両端に印加されている電圧は、パルス電圧の印加前は０Ｖなので、残留分極は、Ａ点とＢ点との間のどこかに位置する。パルス印加中は、強誘電体膜８の両端に印加されている電圧がＶｃより大きくなるため、分極状態はＤ点に移る。パルス印加後は、印加電圧が０Ｖに戻るため、分極状態はＥ点に移る。当初、分極状態がＡ点にあったとすると、Ｙだけ残留分極が変化し、正から負の方向に大きく分極する。よって、ｎ個の信号入力部５の入力電圧が、より大きくなければＮＭＩＳＦＥＴ１がＯＮしないようになる。これは、学習記憶部７に印加したパルスによりＮＭＩＳＦＥＴ１がさらにＯＮしにくくなることを意味しており、負の学習が強化され、大きな抑制がされたことと同値である。
【０１１４】
続いて、正の学習を行う機能について説明する。先に説明したのと同様の手順で、学習記憶部７に電圧を印加するが、この場合は、学習記憶部７にフローティングゲート４に対して正の電圧を印加し、強誘電体膜８の両端に抗電圧Ｖｃ以上の電圧が印加されるようにする。印加時間は、強誘電体膜８の分極反転が生じるのに要する時間以上であれば、任意に設定することができる。例えば、強誘電体膜８の両端にＶｃ以上の電圧が印加される時間が１００ｎｓ程度のパルス信号を強誘電体膜８の両端に印加してもよい。この時、図７に示すヒステリシス特性において、強誘電体膜８の両端に印加されている電圧は、パルス電圧の印加前は印加電圧が０Ｖなので、分極状態はＥ点に位置する。パルス信号の印加中は、強誘電体膜８の両端に印加されている電圧が抗電圧−Ｖｃを越えるため、分極状態はＦ点へ移る。また、パルス信号の印加後は、印加電圧が０Ｖに戻るため、分極状態はＡ点へ移る。当初Ｅ点にあった分極状態がＡ点に移ったのであるから、Ｙだけ残留分極が変化し、負から正の方向に大きく分極する。よって、ｎ個の信号入力部５の入力電圧がより小さくてもＮＭＩＳＦＥＴ１がＯＮするようになる。これは、学習記憶部７に印加したパルスによりＮＭＩＳＦＥＴ１がさらにＯＮしやすくなることを意味しており、正の学習がされたことになる。
【０１１５】
また、この時のパルス信号の電圧を強誘電体膜８の両端に抗電圧Ｖｃ未満の電圧が印加されるように少し小さく設定すると、パルス信号の印加前にＥ点にあった分極状態は、パルス信号の印加中はＧ点へ移り、パルス信号の印加後は、印加電圧が０Ｖに戻るため、分極状態はＨ点へ移る。当初、Ｅ点にあった分極状態がＨ点へ移ったのであるから、Ｚだけ残留分極が変化し、負の分極が若干減少する。よって、各信号入力部５の入力電圧が若干小さくてもＮＭＩＳＦＥＴ１がＯＮするようになる。これは、学習記憶部７に印加されたパルス信号によりＮＭＩＳＦＥＴ１が少しＯＮしやすくなることを意味しており、正の弱い学習がされたことになる。
【０１１６】
以上のように、本実施形態によると、学習記憶部７に印加する電圧を制御することで、学習の強化や抑制をいろんな割合で行うことができる。本実施形態により、ＮＭＩＳＦＥＴ１に関係なく、学習記憶部７の電圧を制御するだけで簡便にニューロンの学習記憶情報の強化や抑制をいろんな割合で行うことが可能となる。しかも、本実施形態により、各ＭＩＳ型ニューロン素子の基板部分を電気的に絶縁したり、非常に複雑な制御回路を設計したりする必要がない。
【０１１７】
よって、本実施形態を用いれば、各ニューロンの出力状況を簡便に学習記憶でき、かつその学習記憶を容易に強化・抑制する機構を組み込んだニューロン素子を簡便な方法で提供することができる。さらに、このニューロン素子を組み合わせて演算回路を構成することで、ニューロン素子を形成することもできるし、このニューロン素子を用いて学習機能を有する半導体応用機器を実現することもできる。さらに、この半導体応用機器を用いて、認識、判断等の高度なことを行うシステム、いわば人工知能システムを実現することも可能となる。
【０１１８】
なお、本実施形態では、ＮＭＩＳＦＥＴ１と負荷抵抗素子９との組み合わせによって回路を構築したが、第１の実施形態と同様に、負荷抵抗素子９の代わりにｐ型ＭＩＳトランジスタを用いることもできる。
【０１１９】
（第３の実施形態）
図８は、本発明の第３の実施形態に係る半導体装置であるニューロン素子及び制御回路の構成を示す模式図である。
【０１２０】
本実施形態では、第１の実施形態におけるニューロン素子に加えて、制御回路を備えている。本実施形態の制御回路は、出力端子１０に接続され、第１の出力信号Ｖout1を受ける論理回路２１と、論理回路２１に接続され論理回路２１から出力される第２の出力信号Ｖout2を受ける次段の論理回路２２と、各種データを内蔵する評価回路２３と、学習記憶部７に供給するパルス信号を発生するためのパルス信号発生回路２４とを備えている。
【０１２１】
本実施形態におけるＮＭＩＳＦＥＴ１の基本的な構成及び動作は、第１又は第２の実施形態で説明したとおりである。
【０１２２】
出力端子１０から出力される第１の出力信号Ｖout1は、論理回路２１を通った後、第２の出力信号Ｖout2となり、さらに次段の論理回路２２に伝送される。第１の実施形態で説明したように、ｎ個の信号入力部５の入力値の合計がある値になると、フローティングゲート４の電位ＶF がＮＭＩＳＦＥＴ１の閾値電圧ＶTHを越え、ＮＭＩＳＦＥＴ１はＯＮとなり、ソース端子２とドレイン端子３との間に電流が流れ、導通状態となる。ＮＭＩＳＦＥＴ１がＯＮした時、第１の出力信号Ｖout1は１から０に変化する。
【０１２３】
また、評価回路２３により、第２の出力信号Ｖout2と評価回路２３に格納されている評価用基準値とが比較され、その結果の評価信号Ｓevが論理回路２１にフィードバックされる。評価信号Ｓevは、第２の出力信号Ｓout2が回路全体の信号出力が求める結果に近いかどうかを評価した結果出力される信号であり、評価信号Ｓevは、これを必要とする他のニューロン素子全てに供給することができる。評価信号Ｓevは、例えば、第２の出力信号Ｖout2が求める結果（評価用基準値）と近い場合は正の電圧信号であり、第２の出力信号Ｖout2が求める結果（評価用基準値）と非常にかけ離れた場合は負の電圧信号であり、その中間である場合は０Ｖの信号であるとする。つまり、第１の出力信号Ｖout1を学習強化するか、抑制するかの判断が評価信号Ｓevを用いて論理回路２１で行われる。
【０１２４】
例えば、ＮＭＩＳＦＥＴ１がＯＮして第１の出力信号Ｖout1が０Ｖに近く、評価信号Ｓevが正の電圧信号である場合、第１の出力信号Ｖout1を強化するために、論理回路２１からは正の教師信号Ｓptがパルス信号発生回路２４に供給される。このとき、パルス信号発生回路２４から、第１の出力信号Ｖout1と正の教師信号Ｓptとを受けて、学習記憶部７に供給する学習信号Ｓlnとして、学習を強化するための正電圧のパルス信号が出力される。したがって、強誘電体膜８の両端には、負方向の強い電界が印加される。よって、正電圧のパルス信号が印加された後除かれたときには、強誘電体膜８の残留分極は負となり、かつその絶対値が増大することになる。これは、入力部５に正の入力信号を受けたときにＮＭＩＳＦＥＴ１がＯＮしやすくなることを意味している。すなわち、正電圧のパルス信号である学習信号Ｓlnにより、ＮＭＩＳＦＥＴ１がＯＮしやすくなって、正の学習が強化されたことを意味する。学習信号Ｓlnの印加時間は、強誘電体膜８の分極反転が生じるのに要する時間以上であればよい。例えば、学習信号Ｓlnは、強誘電体膜８の両端に抗電圧Ｖｃ以上の電圧が印加される時間が１００ｎｓ程度になるようなパルス信号でもよい。
【０１２５】
同様に、ＮＭＩＳＦＥＴ１がＯＦＦであり第１の出力信号Ｖout1が電源電圧に近く、評価信号Ｓevが正の電圧信号である場合、第１の出力信号Ｖout1を強化するために、論理回路２１からは正の教師信号Ｓptがパルス信号発生回路２４に供給される。パルス信号発生回路２４では、第１の出力信号Ｖout1と正の教師信号Ｓptとを受けて、学習記憶部７に供給する学習信号Ｓlnとして、学習を強化するための負電圧のパルス信号が出力される。
【０１２６】
一方、ＮＭＩＳＦＥＴ１がＯＮして第１の出力信号Ｖout1が０Ｖに近く、評価信号Ｓevが負の電圧の場合、第１の出力信号Ｖout1を弱めるために、論理回路２１からは負の教師信号Ｓntがパルス信号発生回路２４に供給される。このとき、パルス信号発生回路２４から、第１の出力信号Ｖout1と負の教師信号Ｓntとを受けて、学習記憶部７に供給する学習信号Ｓlnとして、学習を弱める（抑制する）ための負電圧のパルス信号が出力される。したがって、強誘電体膜８の両端には、正方向の強い電界が印加される。よって、負電圧のパルス信号が印加された後除かれたときには、強誘電体膜８の残留分極は正となり、かつその絶対値が増大することになる。これは、入力部５に正の入力信号を受けたときにＮＭＩＳＦＥＴ１がＯＮしにくくなることを意味している。すなわち、負電圧のパルス信号である学習信号Ｓlnにより、ＮＭＩＳＦＥＴ１がＯＮしにくくなって、学習が弱められた（抑制された）ことを意味する。学習信号Ｓlnの印加時間は、強誘電体膜８の分極反転が生じるのに要する時間以上であればよい。例えば、学習信号Ｓlnは、強誘電体膜８の両端に抗電圧Ｖｃ以上の電圧が印加される時間が１００ｎｓ程度になるようなパルス信号でもよい。
【０１２７】
同様に、ＮＭＩＳＦＥＴ１がＯＦＦであり第１の出力信号Ｖout1が電源電圧に近く、評価信号Ｓevが負の電圧信号である場合、第１の出力信号Ｖout1を弱めるために、論理回路２１からは負の教師信号Ｓntがパルス信号発生回路２４に供給される。パルス信号発生回路２４では、第１の出力信号Ｖout1と負の教師信号Ｓntとを受けて、学習記憶部７に供給する学習信号Ｓlnとして、学習を弱めるための正電圧のパルス信号が出力される。
【０１２８】
以上のように、出力端子１０からの出力信号Ｓout1，Ｓout2に応じて、学習信号Ｓlnの電圧を制御することで、第２の実施形態と同様に、学習の強化や抑制をいろんな割合で行うことができる。
【０１２９】
なお、評価信号Ｓevが０Ｖの場合は論理回路２１からは、正の教師信号Ｓptも負の教師信号Ｓntも出力しないため、学習信号Ｓlnは０Ｖのままであり、学習の強化や抑制は行われない。
【０１３０】
以上述べた通り、学習信号Ｓlnとしては正電圧のパルス信号も、負電圧のパルス信号も用いることができる。その際、ＮＭＩＳＦＥＴ１は通常動作モードで使用でき、ＮＭＩＳＦＥＴ１の基板領域の電圧を制御する必要もない。
【０１３１】
よって、本実施形態のニューロン素子によると、複雑な制御回路を用いることなく、簡便に強誘電体膜８を用いた学習の強化・抑制を行うことができる。よって、本実施形態のニューロン素子を多数組み合わせることにより、各ニューロン素子の出力状態を簡便に学習記憶でき、かつ、その学習記憶を容易に強化もしくは弱める機構を組み込んだニューロン素子を簡便な方法で提供することができる。
【０１３２】
なお、本実施形態では、ＮＭＩＳＦＥＴ１と負荷抵抗素子９との組み合わせでニューロン素子の回路を構築したが、第２の実施形態と同様に、負荷抵抗素子９の代わりに、ｐ型ＭＩＳトランジスタを用いることもできる。また、評価信号Ｓevは正の電圧，負の電圧，０Ｖの３種類としたが、評価信号Ｓevの電圧をアナログ値もしくはパルス数などにより諧調調整することにより、学習信号Ｓlnの電圧をアナログ的に制御することができ、さらに精度の高い学習強化・抑制を行うことができる。
【０１３３】
（第４の実施形態）
第１〜第３の実施形態では、本発明を主として出力抑制型のニューロン素子に適用した例について説明したが、本実施形態においては、本発明を、主として出力強化型、または出力抑制型と出力強化型との選択が可能なタイプのニューロン素子に適用した例について説明する。
【０１３４】
図９は、本発明の第４の実施形態に係る半導体装置であるニューロン素子の構成を示す模式図である。
【０１３５】
本実施形態のニューロン素子は、ソース端子３２と、ドレイン端子３３と、ゲート絶縁膜３６と、ゲート電極４１とを有するｎチャネル型ＭＩＳトランジスタ（ＮＭＩＳＦＥＴ３１）を備えている。ソース端子３２は、ＮＭＩＳＦＥＴ３１の基板領域と共に接地され、ドレイン端子３３は出力端子４０に接続されている。出力端子４０は、電源電圧ＶDDを供給するための電源電圧供給部に負荷抵抗素子３９を介して接続されている。
【０１３６】
また、ＮＭＩＳＦＥＴ３１のゲート電極４１に強誘電体膜３８を挟んで対向するフローティング電極３４が設けられている。そして、フローティング電極３４に容量結合するｎ個の信号入力部３５が設けられている。信号入力部３５は、入力端子３５ａと、入力端子３５ａに接続される入力ゲート電極３５ｂと、入力ゲート電極３５ｂとフローティング電極３４との間に介在する常誘電体膜３５ｃとによって構成されている。つまり、入力ゲート電極３５ｂとフローティング電極３４とは、常誘電体膜３５ｃによって容量結合している。
【０１３７】
入力ゲート電極３５ｂとフローティング電極３４との間の容量は、常誘電体膜３５ｃの材料，厚み及び面積によって定まる。各入力ゲート電極３５ｂとフローティング電極３４との間の容量は、すべて同じであってもよいし、重み付けのためにそれぞれが異なっていてもよい。
【０１３８】
また、分極用電圧を受ける電圧端子３７ａと、フローティング電極３４に常誘電体３７ｃを挟んで対向する電極３７ｂとを有する学習記憶部３７が設けられている。学習記憶部３７の電圧端子３７ａには、通常、０Ｖの一定電圧（接地電圧）が印加される。
【０１３９】
なお、第３の実施形態と同様に、出力端子４０の信号は論理回路（図示せず）へ伝送される。
【０１４０】
ここで、第１の実施形態で説明したように、ｎ個の信号入力部３５の入力値の合計がある値になると、ゲート電極４１の電位ＶF がＮＭＩＳＦＥＴ３１の閾値電圧ＶTHを越え、ＮＭＩＳＦＥＴ３１はＯＮとなり、ソース端子３２とドレイン端子３３との間に電流が流れ、導通状態となる。ＮＭＩＳＦＥＴ３１がＯＮした時、出力端子４０の電圧は電源電圧ＶDDから０に変化する。ゲート電極４１の電位ＶF がＮＭＩＳＦＥＴ３１の閾値電圧ＶTHになった時に、強誘電体膜３８の両端には抗電圧Ｖｃが印加されるように、強誘電体膜３８の容量と、ＮＭＩＳＦＥＴ３１のゲート容量と、ｎ個の信号入力部３５の各常誘電体膜３５ｃと、学習記憶部３７の常誘電体膜３７ｃの容量とを最適化した設計をしておく。すると、ＮＭＩＳＦＥＴ３１がＯＮすると同時に強誘電体膜３８の分極は−ＱMから＋ＱMへ反転し、＋２ＱＭだけ大きくなる。よって、次にＮＭＩＳＦＥＴ３１をＯＮさせるためには、フローティング電極３４の電位ＶF は２ＱM／（Ｃ1＋Ｃ2＋...＋Ｃn＋ＣM＋Ｃ0）だけ小さくてもよいことになる。これは、言い換えれば、強誘電体膜３８の残留分極が、ＮＭＩＳＦＥＴ３１のＯＮしたことを学習記憶し、出力を強化していることと同じになる。この学習をリセットするためには、学習記憶部３７に信号入力部３５に対して負の電圧を印加すればよい。
【０１４１】
本実施形態では、出力強化型のニューロン素子の構成について説明したが、出力抑制型と出力強化型とを配線もしくはトランジスタを用いて選択する方法もある。
【０１４２】
図１０（ａ）〜（ｃ）は、それぞれ順に、本発明の第４の実施形態の変形例に係る半導体装置であるニューロン素子の切り換え配線前の構成、出力抑制型に配線されたときの構成、出力強化型に配線されたときの構成を示す模式図である。
【０１４３】
図１０（ａ）に示すように、切り換え配線前においては、ＮＭＩＳＦＥＴ３１のゲート電極４１と、フローティングゲート３４と、強誘電体膜３８を挟む２つの電極とは接続されていない。また、学習記憶部３７の電圧端子３７ａと電極３７ｂとも互いに接続されていない。
【０１４４】
１つの方法は、図１０（ｂ）に示すように、強誘電体膜３８を挟む２つの電極と、学習記憶部３７の電圧端子３７ａ，電極３７ｂを接続するように配線する方法である。言い換えると、学習記憶部３７の電圧端子３７ａ中に強誘電体膜３８を介在させるのである。このように接続することにより、第１の実施形態と同様に、電圧端子３７ａに０Ｖの一定電圧を印加すると、学習記憶部３７は学習を弱める負の学習機能を有することになる。
【０１４５】
もう１つの方法は、図１０（ｃ）に示すように、強誘電体膜３８を挟む２つの電極をゲート電極４１とフローティング電極３４とを接続するように配線する方法である。言い換えると、強誘電体膜３８をゲート電極４１とフローティング電極３４との間に介在させるのである。このように接続することにより、第４の実施形態と同様に、電圧端子３７ａに０Ｖの一定電圧を印加すると、学習記憶部３７は学習を強める正の学習機能を有することになる。
【０１４６】
なお、この変形例においては、強誘電体膜３８と、ゲート電極４１，フローティング電極３４及び学習記憶部３７との接続関係を配線によって切り替える構成としたが、配線を施しておいて、各経路にスイッチングトランジスタを介設することにより、図１０（ｂ）又は（ｃ）に示す接続関係に切り替えることも可能である。その場合には、使用の途中で機能を変更することができる。
【０１４７】
（第５の実施形態）
図１１（ａ），（ｂ）は、それぞれ順に、本発明の第５の実施形態に係るニューロン素子の電位発生装置の平面図およびXIb-XIb 線における断面図である。
【０１４８】
図１１（ａ），（ｂ）において、２００は入力電極、２０１は強誘電体キャパシタの上部電極、２０２は強誘電体キャパシタの強誘電体膜、２０３は強誘電体キャパシタの下部電極、２０４はコンタクト、２０５はＰ型ＭＩＳトランジスタ（以下、ＰＭＩＳという）の基板電極つまりＰＭＩＳ基板電極、２０６はＮ型ＭＩＳトランジスタ（以下、ＮＭＩＳという）のＮＭＩＳ基板電極、２０７はＰＭＩＳドレイン電極、２０８は出力電極、２０９はＮＭＩＳドレイン電極、２１０ａは第１の層間絶縁膜、２１０ｂは第２の層間絶縁膜、２１１は多結晶ポリシリコンからなるＰＭＩＳゲート電極、２１２はＮＭＩＳゲート電極、２１３はＰＭＩＳドレイン領域、２１４はＰＭＩＳソース領域、２１５はＮＭＩＳソース領域、２１６ａはＮＭＩＳドレイン領域、２１７はＮ型ウェル領域、２１８はＰ型ウェル領域、２１９はＬＯＣＯＳ酸化膜、２２０はＮ型トリプルウェル領域、２２１はＰ型Ｓｉ基板、２２２はＮ型高濃度コンタクト領域、２２３はＰ型高濃度コンタクト領域である。なお、図１１（ａ），（ｂ）には図示されていないが、ＰＭＩＳゲート電極２１１とＮ型ウェル領域２１６との間、ＮＭＩＳゲート電極２１２とＰ型ウェル領域２１７との間には、シリコン酸化膜，シリコン酸窒化膜などのゲート絶縁膜がそれぞれ介在している。
【０１４９】
図１１（ａ），（ｂ）に示すように、Ｐ型Ｓｉ基板２２１内には、Ｎ型ウェル領域２１６と、Ｐ型ウェル領域２１７とが設けられており、Ｐ型ウェル領域２１７の下面及び側面はＮ型トリプルウェル領域２２０によって囲まれている。また、Ｐ型Ｓｉ基板２２１の表面部には、トランジスタ等が設けられる活性領域を囲むＬＯＣＯＳ酸化膜２１９が形成されている。また、Ｐ型Ｓｉ基板２２１の上には、厚いシリコン酸化膜からなる第１の層間絶縁膜２１０ａと第２の層間絶縁膜２１０ｂとが順次形成されている。
【０１５０】
そして、本発明の第５の実施形態に係るニューロン素子の電位発生装置は、Ｎ型ウェル領域２１７上に形成されたＰ型ＭＩＳトランジスタ（ＰＭＩＳ）と、Ｐ型ウェル領域２１８上に形成されたＮ型ＭＩＳトランジスタ（ＮＭＩＳ）とを備えている。、ＰＭＩＳソース領域２１４とＮＭＩＳソース領域２１５とが共通の出力電極２０８にコンタクト２０４を介して電気的に接続されている。また、ＮＭＩＳドレイン領域２１６は、電源電圧を受けるＮＭＩＳドレイン電極２０９にコンタクト２０４を介して電気的に接続され、ＰＭＩＳドレイン領域２１３は、接地電圧を受けるＰＭＩＳドレイン電極２０７にコンタクト２０４を介して電気的に接続されている。出力電極２０８，ＰＭＩＳドレイン電極２０７及びＮＭＩＳドレイン電極２０９は、いずれも第２の層間絶縁膜２１０ｂの上に形成されている。また、第２の層間絶縁膜２１０ｂの上に、ＰＭＩＳ基板電極２０５と、Ｐ型ウェル領域２１７とが設けられている。Ｎ型ウェル領域２１６内にはＮ型高濃度コンタクト領域２２２が形成されており、ＰＭＩＳ基板電極２０５は、Ｎ型高濃度コンタクト領域２２２にコンタクト２０４を介して電気的に接続されている。Ｐ型ウェル領域２１７内にはＰ型高濃度コンタクト領域２２３が形成されており、ＮＭＩＳ基板電極２０６は、Ｐ型高濃度コンタクト領域２２３にコンタクト２０４を介して電気的に接続されている。
【０１５１】
強誘電体キャパシタは、第１の層間絶縁膜２１０ａの上に形成された下部電極２０３と、下部電極２０３の上に形成された強誘電体膜２０２と、強誘電体膜２０２の上に形成された上部電極２０１とによって構成されている。強誘電体キャパシタの下部電極２０３は、ＰＭＩＳゲート電極２１１及びＮＭＩＳゲート電極２１２に電気的に接続され、強誘電体キャパシタの上部電極２０１は、第２の層間絶縁膜２１０ｂの上に設けられた入力電極２００に接続されている。
【０１５２】
入力電極２００に入力電圧が印加されると、強誘電体膜２０２に比べてゲート絶縁膜の容量値が非常に小さい場合には、強誘電体膜２０２に加わる電圧が小さくなるため、強誘電体膜２０２の残留分極が小さくなり、下部電極２０３の電圧，つまりＰＭＩＳゲート電極２１１及びＮＭＩＳゲート電極２１２に印加されるゲートバイアスは小さくなる。また、強誘電体膜２０２に比べてゲート絶縁膜の容量値が非常に大きい場合には、強誘電体膜２０２への分配電圧は増すが、やがて分極は飽和してくるため、Ｖ＝Ｑ／Ｃからわかるように、下部電極２０３の電圧，つまりＰＭＩＳゲート電極２１１及びＮＭＩＳゲート電極２１２に印加されるゲートバイアスはやはり小さくなる。このように、ゲートバイアスを最大にするためには、強誘電体膜２０２とゲート絶縁膜との容量比を最適な値にしなければならない。従って、強誘電体膜２０２とゲート絶縁膜との材料，膜厚を変えないとすると、強誘電体膜２０２とゲート絶縁膜との面積比が重要になる。本実施形態では、第１の層間絶縁膜２１０ａ上に強誘電体膜２０２を形成しているため、強誘電体膜２０２とゲート絶縁膜との比を容易に調整することができる。
【０１５３】
次に、本実施形態に係る電位発生装置の製造方法について説明する。
【０１５４】
まず、Ｐ型Ｓｉ基板２２１上に、素子分離としてＬＯＣＯＳ酸化膜２１９を形成する。次に、本実施形態では、各ＭＩＳトランジスタの基板電位を独立に制御するために、ＮＭＩＳトランジスタが形成される領域に、高エネルギーのＡｓイオン注入によってＮ型トリプルウェル領域２２０を形成する。Ｎ型トリプルウェル領域２２０は、図示されていないがコンタクトを介して電位制御用電極に接続されており、Ｐ型ウェル領域２１７とＮ型トリプルウェル領域２２０が順方向バイアスにならないようにＮ型トリプルウェル領域２２０の電位が制御される。
【０１５５】
なお、各基板領域の電位を互いに独立に制御するために、本実施形態では、Ｎ型トリプルウェルを用いたが、ＳＯＩ技術を用いてもよい。
【０１５６】
次に、Ａｓイオン注入によってＮ型ウェル領域２１６を、Ｂイオン注入によってＰ型ウェル領域２１７をそれぞれ形成する。
【０１５７】
その後、基板上に、厚み１０ｎｍのゲート絶縁膜と、厚み４００ｎｍの多結晶シリコン膜とを形成した後、多結晶シリコン膜をパターニングすることによって、ゲート長５μｍ，ゲート幅５０μｍのＰＭＩＳゲート電極２１１と、ゲート長５μｍ，ゲート幅２５μｍのＮＭＩＳゲート電極２１２とを形成する。
【０１５８】
そして、ＰＭＩＳゲート電極２１１をマスクの一部として用いたＢイオン注入により、Ｎ型ウェル領域２１６内にＰＭＩＳドレイン領域２１３とＰＭＩＳソース領域２１４とを形成する。同様に、ＮＭＩＳゲート電極２１２をマスクの一部として用いたＡｓイオン注入により、Ｐ型ウェル領域２１７内にＮＭＩＳドレイン領域２１６ａとＮＭＩＳソース領域２１５とを形成する。
【０１５９】
次に、コンタクト抵抗を低減するために、各ゲート電極２１１，２１２と、各ソース領域２１４，２１５と、各ドレイン領域２１３，２１６ａと、各高濃度コンタクト領域２２２，２２３との表面部をシリサイド化する。その後、基板上に、プラズマＣＶＤによるＴＥＯＳ膜を堆積して第１の層間絶縁膜２１０ａを堆積する。
【０１６０】
次に、第１の層間絶縁膜２１０ａを貫通して各ゲート電極２１１，２１２に到達するホールを形成した後、ホールを埋めるタングステン等のコンタクト２０４を形成する。その後、ＣＶＤ法により、第１の層間絶縁膜２１０ａ及びコンタクト２０４の上に、密着層としてＴｉＮを堆積した後、スパッタリング法を用いてＰｔ膜（白金膜）を堆積する。そして、Ｐｔ膜及びＴｉＮ膜をパターニングして下部電極２０３を形成する。そして、本実施形態では、下部電極２０３及び第１の層間絶縁膜２１０ａの上に、基板温度６００℃程度で面積５０μｍ2 ，膜厚４００μｍのチタン酸鉛ランタン（（Ｐｂ0.85（Ｌａ0.1 Ｔｉ0.9 ）0.15Ｏ3 ）膜であるＰＬＴ膜をスパッタリング法によって堆積した後、ＰＬＴ膜をパターニングして、下部電極２０３の上に強誘電体膜２０２を形成する。その後、強誘電体膜２０２，下部電極２０３及び第１の層間絶縁膜２１０ａの上に、スパッタリング法により、Ｐｔ膜を堆積した後、Ｐｔ膜をパターニングして、強誘電体膜２０２の上に、上部電極２０１を形成する。
【０１６１】
次に、基板上に、ＴＥＯＳからなる第２の層間絶縁膜２１０ｂを堆積し、第２の層間絶縁膜２１０ｂを貫通して、各ソース領域２１４，２１５と、各ドレイン領域２１３，２１６と、各高濃度コンタクト領域２２２，２２３とに到達するホールを形成した後、ホールをタングステン等によって埋めてコンタクト２０４を形成する。そして、第２の層間絶縁膜２１０ｂの上に、ＰＭＩＳドレイン電極２０７，出力電極２０８，ＮＭＩＳドレイン電極２０９，ＰＭＩＳ基板電極２０５，ＮＭＩＳ基板電極２０６，入力電極２００などを含むＡｌ配線を形成する。
【０１６２】
このＡｌ配線において、強誘電体キャパシタの上部電極２０１に電気的に接続される入力電極２００は入力信号を受ける電極であり、ＰＭＩＳソース領域２１４とＮＭＩＳソース領域２１５とに電気的に接続される出力電極２０８は出力信号を出力する電極である。ＮＭＩＳドレイン電極２０９とＰＭＩＳ基板電極２０５とは、電源電圧ＶDDを供給する電源電圧供給部（図示せず）に接続されている。ＰＭＩＳドレイン電極２０７とＮＭＩＳ基板電極２０６とは、接地電圧ＶSSを供給する接地（図示せず）に接続されている。
【０１６３】
なお、本実施形態では、Ｐ型Ｓｉ基板を用いたが、Ｎ型Ｓｉ基板を用いても構わない。
【０１６４】
図１２は、本実施形態のニューロン素子の電位発生装置の等価回路図である。本実施形態では、図１２に示すように、第２のＭＩＳＦＥＴであるＮ型ＭＩＳトランジスタ（ＮＭＩＳＦＥＴ）５４と第１のＭＩＳＦＥＴであるＰ型ＭＩＳトランジスタ（ＰＭＩＳＦＥＴ）５６との共通のゲート電極であるゲート部５２に、第１のキャパシタである強誘電体キャパシタ５１が接続されている回路と等価である。
【０１６５】
そして、Ｎ型ＭＩＳトランジスタ５４の一方の拡散領域であるソースとＰ型ＭＩＳトランジスタ５６のソースとが互いに接続され、かつ、出力端子５５に接続されている。Ｎ型ＭＩＳトランジスタ５４の他方の拡散領域であるドレインが電源電圧ＶDDを供給する電源電圧供給部５３に接続され、Ｐ型ＭＩＳトランジスタ５６のドレインが接地電圧ＶSSを供給する接地５７に接続されている。また、Ｎ型ＭＩＳトランジスタ５４の基板電位は接地電圧ＶSSであり、Ｐ型ＭＩＳトランジスタ５６の基板電位は電源電圧ＶDDである。このように、ソースから出力を取り出す回路は、ソースフォロア回路と呼ばれている。
【０１６６】
ここで、本実施形態の電位発生装置であるソースフォロア回路の動作について説明する。ゲート部５２の電位（ゲートバイアス）がＶｇであり、出力端子５５の電位がＶｓであるとする。Ｎ型ＭＩＳトランジスタ５４が飽和領域で動作しており、Ｐ型ＭＩＳトランジスタ５６がオフ状態にあるものとする。Ｎ型ＭＩＳトランジスタ５４の閾値電圧をＶtn、Ｐ型ＭＩＳトランジスタ５６の閾値電圧をＶtpとすると、Ｎ型ＭＩＳトランジスタ５４に流れる電流Ｉｓは、下記式（２）
Ｉｓ＝μｎ・Ｃox・Ｗｎ（Ｖｇ−Ｖｓ−Ｖtn）2 ／２Ｌｎ        （２）
で表される。ただし、μｎは電子の移動度、Ｃoxはゲート絶縁膜の容量、Ｗｎはゲート幅、Ｌｎはゲート長である。
【０１６７】
Ｐ型ＭＩＳトランジスタ５６はオフ状態であるので、非常に大きい抵抗とみなせる。このため、Ｉｓはほぼ０である。したがって、式（２）より、出力端子５５の電位Ｖｓは、下記式（３）
Ｖｓ＝Ｖｇ−Ｖtn                                            （３）
により表される。
【０１６８】
つまり、出力端子５５の電位Ｖｓは、ゲート部の電位ＶｇからＮ型ＭＩＳトランジスタ５４の閾値電圧Ｖtnだけ小さくなった値となる。そして、出力端子５５の電位Ｖｓの範囲は、ＶSSからＶDDまでの間である。このように、ソースフォロア回路により、入力がほぼそのまま次段の回路に伝達される。さらに、ソースフォロア回路と前段又は次段の回路との間の相互の影響が小さいため、ソースフォロア回路は、回路と回路との間に挿入される緩衝増幅器（バッファ）として使用される。
【０１６９】
本実施形態の電位発生装置は、ソースフォロア回路を構成する２つのＭＩＳトランジスタ５４，５６と、各ＭＩＳトランジスタ５４，５６の共通のゲート電極であるゲート部５２と入力端子５０との間に強誘電体キャパシタ５１を設けて構成されている。そして、強誘電体キャパシタ５１の分極によってゲート部５２に電荷が誘起されると、これにより生じた電位によりソースフォロア回路の出力端子５５から出力するための電圧信号を不揮発で生成することができる。
【０１７０】
次に、本実施形態の電位発生装置の動作特性について、図１３，図１４を参照しながら説明する。以下の動作説明においては、電源電圧ＶDDを０Ｖとし、接地電圧ＶSSを−５Ｖとする。また、Ｎ型ＭＩＳトランジスタ５４の閾値電圧を１．０Ｖとし、Ｐ型ＭＩＳトランジスタ５６の閾値電圧を−１．０Ｖとする。
【０１７１】
図１３（ａ），（ｂ）は、それぞれ順に、入力端子５０の電圧の時間変化を示すタイムチャート、及びゲート部５２及び出力端子５５の電圧の時間変化を示すタイムチャートである。
【０１７２】
図１３（ａ）に示すように、入力端子５０に−１０Ｖのパルス信号が入力されると、強誘電体キャパシタ５１に残留分極が生じる。図１３（ｂ）に示すように、パルス信号が通過した後も、強誘電体キャパシタ５１の残留分極により、ゲート部５２の電位が−０．８５Ｖに保持される。次に、このゲート部５２の電位が上述のソースフォロア回路を通って出力端子５５に伝達されるので、図１３（ｂ）に示すように、パルス信号が通過した後も、出力端子５５の電位が−２．２Ｖに保持される。このように、入力端子５０にパルス信号を入力することで、入力端子５０の電位が０Ｖに戻った後も、強誘電体キャパシタ５１の分極により出力端子５５に、負の電位が保持されている。この不揮発性のバイアスにより、入力端子５０に常時電圧を印加しなくても、出力端子５５の電位を所望の電位に保持することが可能になり、消費電力を抑制することができる。
【０１７３】
次に、本実施形態に係る電位発生装置の回路動作におけるゲート部５２の電位の安定性について、図１４を参照しながら説明する。
【０１７４】
図１４（ａ），（ｂ），（ｃ）は、それぞれ順に、ゲート部５２の電位安定性を調べるためのテスト用回路の構成を示す回路図、入力端子５０の電位の時間変化を示すタイムチャート、及びゲート部５２の電位の時間変化を示すタイムチャートである。
【０１７５】
図１４（ａ）に示すように、このテスト用回路は、図１２に示す電位発生装置に加えて、第２の入力端子５９と、この第２の入力端子５９と電位発生装置の出力端子５５との間に介在する容量値０．１ｐＦの常誘電体キャパシタ５８とを備えている。入力端子５０に−１０Ｖのパルス信号を入力すると、ゲート部５２に−１．０８Ｖの電位が発生する。その後、第２の入力端子５９に５Ｖのパルス信号を入力することにより、パルス信号の立ち上がり時，立ち下がり時に、それぞれ各ＭＩＳトランジスタ５４，５６と常誘電体キャパシタ５８とに過渡電流が流れ、ゲート部５２の電位がやや変動するが、ゲート部５２の電位の安定な領域では、ゲート部５２の電位はほぼ安定して−１．００Ｖになり、元の設定電圧に復帰することがわかる。
【０１７６】
このため、本実施形態の電位発生装置においては、従来例のように強誘電体キャパシタの出力電位が変動したときでも、強誘電体キャパシタに誘起された電荷は変動せず、残留分極が安定に保持される。また、過渡電流は、ＭＩＳトランジスタの閾値電圧を大きくすることにより抑制することが可能であるが、閾値電圧を大きくすると、式（３）からわかるように、出力に影響を与え、さらに、電位伝達時においてＭＩＳトランジスタが飽和領域で動作しなくなるため、あまり閾値電圧を大きくすることはできない。
【０１７７】
それに対し、本実施形態の電位発生装置では、上述したように、Ｎ型ＭＩＳトランジスタの閾値電圧は１．０Ｖで、Ｐ型ＭＩＳトランジスタの閾値電圧は−１．０Ｖであり、各ＭＩＳトランジスタの閾値電圧をそれほど大きくしなくても、最適動作を得ることができる。このように、強誘電体キャパシタ５１にソースフォロア回路を接続して電位発生装置を構成することにより、第２の入力端子５９にパルス信号を加えて出力端子５５の電位を変動させても、ゲート部５２の電位はほとんど変動しなかった。
【０１７８】
以上のように、本実施形態の電位発生装置によると、強誘電体キャパシタ５１を利用することにより、入力端子５０に常時電圧を加えなくても、残留分極により、出力端子５５の電位，つまり出力信号の電圧をほぼ一定に保持することが可能である。これにより、この電位発生装置を利用した回路の消費電力の低減を実現することができる。
【０１７９】
特に、強誘電体キャパシタ５１の出力側電極にソースフォロア回路を接続することにより、ソースフォロア回路の出力部（出力端子５５）に電圧変動が加わっても、強誘電体キャパシタ５１に発生する残留分極にはほとんど影響を与えることがない。すなわち、残留分極によって誘起された電位が、ソースフォロア回路を通ることにより、安定して次段の回路に伝達される。
【０１８０】
なお、本実施形態においては、強誘電体キャパシタの強誘電体膜を構成する材料としてＰＬＴを用いたが、本発明の強誘電体膜はヒステリシス性のある分極特性を示す材料であればよい。例えば、チタン酸ビスマス（Ｂｉ4Ｔｉ3Ｏ12）（ＢＩＴ）、タンタル酸ストロンチウムビスマス（ＳｒＢｉ2Ｔａ2Ｏ9 ）（Ｙ１）、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ0.45Ｔｉ0.55）Ｏ3 ）（ＰＺＴ）などの強誘電体材料や、電荷の偏りを利用してデータを保存する高分子化合物などを、本発明の電位発生装置の強誘電体キャパシタ中の強誘電体膜として用いることにより、本実施形態と同様の作用効果が得られる。
【０１８１】
（第６の実施形態）
図１５は、本発明の第６の実施形態に係る電位発生装置の等価回路である。
【０１８２】
同図に示すように、本実施形態の電位発生装置は、第５の実施形態の発生素子とほぼ同じ要素を備えているが、本実施形態においては、Ｎ型ＭＩＳトランジスタ５４のゲートが接地５７に接続されて、接地電位ＶSSに維持される点が、第５の実施形態とは異なっている。
【０１８３】
本実施形態の電位発生装置の動作特性は、第５の実施形態とほぼ同じであるが、本実施形態においては、Ｎ型ＭＩＳトランジスタ５４が高抵抗体として機能するので、Ｐ型ＭＩＳトランジスタ５６の閾値電圧Ｖptを大きくすることなく、過渡電流を非常に少なくできるという利点がある。
【０１８４】
なお、本実施形態におけるＮ型ＭＩＳトランジスタ５４に代えて、高い抵抗値をもつ抵抗素子を配置してもよい。
【０１８５】
（第７の実施形態）
図１６は、本発明の第７の実施形態に係る電位発生装置の等価回路図である。
【０１８６】
同図に示すように、本実施形態の電位発生装置は、第５の実施形態の発生素子とほぼ同じ要素を備えているが、本実施形態においては、Ｐ型ＭＩＳトランジスタ５６のゲートが電源電圧供給部５３に接続されて、電源電圧ＶDDに維持される点が、第５の実施形態とは異なっている。
【０１８７】
本実施形態の電位発生装置の動作特性は、第５の実施形態とほぼ同じであるが、本実施形態においては、Ｐ型ＭＩＳトランジスタ５６が高抵抗体として機能するので、Ｎ型ＭＩＳトランジスタ５４の閾値電圧Ｖpnを大きくすることなく、過渡電流を非常に少なくできるという利点がある。
【０１８８】
なお、本実施形態におけるＰ型ＭＩＳトランジスタ５６に代えて、高い抵抗値をもつ抵抗素子を配置してもよい。
【０１８９】
（第８の実施形態）
図１７は、第８の実施形態に係るニューロン素子の等価回路図である。同図に示すように、本実施形態のニューロン素子は、第１の実施形態とほぼ同じ構造を有するニューロン素子に、第５の実施形態の電位発生装置を付加した構成となっている。
【０１９０】
すなわち、本実施形態のニューロン素子は、第１の実施形態と同様に、ソース端子６２と、ドレイン端子６３と、ゲート絶縁膜６６と、ゲート電極とを有するｎチャネル型ＭＩＳトランジスタ（ＮＭＩＳＦＥＴ６１）を備えている。ここで、ＮＭＩＳＦＥＴ６１のゲート電極は、他の端子に接続されていないフローティング状態であるフローティングゲート６４である。ソース端子６２は、ＮＭＩＳＦＥＴ６１の基板領域と共に接地され、ドレイン端子６３は出力端子７０に接続されている。出力端子７０は、電源電圧ＶDDを供給するための電源電圧供給端子７１に負荷抵抗素子６９を介して接続されている。
【０１９１】
また、フローティングゲート６４に容量結合する２個の信号入力部６５が設けられている。信号入力部６５は、入力端子６５ａと、入力端子６５ａに接続される入力ゲート電極６５ｂと、入力ゲート電極６５ｂとフローティングゲート６４との間に介在する常誘電体膜６５ｃとによって構成されている。つまり、入力ゲート電極６５ｂとフローティングゲート６４とは、常誘電体膜６５ｃによって容量結合している。ただし、信号入力部６５は、３つ以上設けられていてもよい。
【０１９２】
そして、本実施形態においては、制御信号を受ける制御端子６７と、フローティングゲート６４との間に第５の実施形態の電位発生装置（図１２参照）が介在している。すなわち、制御端子６７と電位発生装置の入力端子５０とが接続され、電位発生装置の出力端子５５とフローティングゲート６４とが接続されている。
【０１９３】
本実施形態では、入力部６５の各常誘電体膜６５ｃの容量値を０．５ｐＦとし、負荷抵抗素子６９の電気抵抗を１００ｋΩとする。また、Ｎ型ＭＩＳトランジスタ６１のゲート長を１０μｍ、ゲート幅を５０μｍとし、閾値電圧を−０．８Ｖとする。電源電圧供給端子７１の電圧ＶDDを５Ｖとする。
【０１９４】
次に、本実施形態の回路の動作特性について図１８（ａ），（ｂ）及び図１９を参照しながら説明する。
【０１９５】
図１８（ａ），（ｂ）は、それぞれ順に、２つの入力部６５の各入力端子６５ａに入力される入力信号の論理値を変化させたときのフローティングゲート６４の電位の時間変化を示すタイムチャート、及び強誘電体キャパシタ５１に印加される電圧の時間変化を示すタイムチャートである。ここでは、２つの入力部６５の各入力端子６５ａに、（０，０），（１，１），（０，１），（１，０）の論理値信号を入力した後、制御端子６７に−１０Ｖのパルス信号を印加し、強誘電体キャパシタ５１の強誘電体膜に残留電荷を発生させる。その後、２つの入力部６５の各入力端子６５ａに、論理値信号（０，０），（１，１），（０，１），（１，０）を繰り返して入力する。
【０１９６】
このとき、図１８（ａ），（ｂ）からわかるように、強誘電体キャパシタ５１に印加される電圧は、パルス信号を印加していない領域では、ほぼ一定である。これは、本実施形態のニューロン素子のフローティングゲート６４は、図１４（ａ）に示す常誘電体キャパシタ５８の出力端子５５につながる電極に相当することから、図１４（ｃ）に示すように、出力端子５５に印加される電圧の変動によっては強誘電体キャパシタにつながるゲート部５２の電圧が変動を受けていないからもわかる。つまり、本実施形態のニューロン素子においては、フローティングゲート６４と制御端子６７との間に、第５の実施形態と同様の構成を有する電位発生装置Ｅgnが介在していることにより、フローティングゲート６４の電位ＶF が強誘電体キャパシタ５１の強誘電体膜に印加される電圧に影響をほとんど与えることがなく、強誘電体膜の電圧をほぼ一定に保持することができる。
【０１９７】
具体的には、図１８（ａ）の領域Ｒｘに示すように、制御端子６７にパルス信号が印加される前においては、論理値（０，１）の入力を受けたときのフローティングゲート６４の電位と、論理値（１，０）の入力を受けたときのフローティングゲート６４の電位とがほぼ同じである。また、図１８（ａ）の領域Ｒｙに示すように、制御端子６７にパルス信号が印加された後において、１回目と２回目の同じ論理値の入力を受けたときのフローティングゲート６４の電位がほぼ同じである。これは、強誘電体に加わる電圧がほとんど変動せず、強誘電体に誘起される残留電荷が変動しないからである。
【０１９８】
図１９は、図１８（ａ）と同じ論理値入力に対する出力端子７０の電位Ｖout の時間変化を示すタイムチャートである。この例では、Ｎ型ＭＩＳトランジスタ６１の閾値電圧を、制御端子６７にパルス信号を加える前において、２つの入力部６５のどちらかに論理値”１”が印加されるときのフローティングゲート６４の電位より小さくし、制御端子６７にパルス信号が印加された後において、２つの入力部６５のどちらかに論理値”０”が印加されるときのフローティングゲート６４の電位より大きくしている。図１９に示されるように、本実施形態のニューロン素子は、制御端子６７にパルス信号が印加される前はＮＯＲ回路として動作しており、制御端子６７にパルス信号が印加された後はＮＡＮＤ回路として動作している。
【０１９９】
本実施形態では、前述したようにＮ型ＭＩＳトランジスタの閾値電圧を−０．８Ｖとした。さらに、強誘電体キャパシタに誘起された残留電荷によって論理の変換が可能であることがわかる。このように、本発明の第８の実施形態により、強誘電体膜に誘起される残留電荷が変動しないため、論理変換回路の回路動作が従来例に比べて極めて安定になることが実現された。また、本実施形態の回路動作がＮＡＮＤ回路として動作しているとき、強誘電体の分極をリセットすることにより、ＮＡＮＤ回路動作からＮＯＲ回路動作に切り換えることが可能であることは言うまでもない。
【０２００】
なお、本実施形態では、第５の実施形態の回路を用いたが、第２または第３の実施形態の回路を用いても構わない。また、本実施形態では、インバータ回路として、Ｎ型ＭＩＳトランジスタと負荷抵抗の回路を用いたが、Ｐ型ＭＩＳトランジスタと負荷抵抗を用いても構わない。
【０２０１】
（第９の実施形態）
図２０は、第９の実施形態に係るニューロン素子の等価回路図である。同図に示すように、本実施形態のニューロン素子は、図６に示す第１の実施形態の第２の変形例に係るニューロン素子に、第５の実施形態の電位発生装置を付加した構成を有している。本実施形態に係るニューロン素子は、図１７に示す構造における負荷抵抗素子６９に代えて、ＮＭＩＳＦＥＴ６１に直列に接続されるｐチャネル型ＭＩＳトランジスタ（ＰＭＩＳＦＥＴ７３）を備えている。つまり、ＣＭＩＳデバイスからなるインバータ回路を設けている。そして、ＰＭＩＳＦＥＴ７３のソースは電源電圧ＶDDを供給する電源電圧供給部に接続され、ＰＭＩＳＦＥＴ７３のドレインは、ＮＭＩＳＦＥＴ６１のドレインに接続されている。出力端子７０は、ＮＭＩＳＦＥＴ６１のドレイン及びＰＭＩＳＦＥＴ７３のドレインに接続されている。また、フローティングゲート６４は、ＮＭＩＳＦＥＴ６１及びＰＭＩＳＦＥＴ７３に跨って設けられており、フローティングゲート６４とＰＭＩＳＦＥＴ７３の基板領域との間には、常誘電体膜７４が介在している。
【０２０２】
本実施形態の回路構成は、第８の実施形態とほぼ同じであるが、インバータ回路がＣＭＩＳ回路によって構成されている点が異なる。本実施形態における回路の動作特性は、第８の実施形態と同じである。特に、本実施形態では、第８の実施形態に比べ、インバータ回路にＣＭＩＳ回路を用いているため、消費電力をさらに抑制することが可能となる。
【０２０３】
また、図２０に示す構成により、強誘電体キャパシタ５１（図１２参照）の強誘電体膜に印加される電圧が図１７に示すフローティングゲート６４の電位の変動による影響をほとんど受けないので、パルス信号を図１８（ａ）（ｂ）に示すようなタイミングで印加する必要はない。つまり、入力信号の値に拘わらずパルス信号を印加して、ニューロン素子の機能をＮＯＲ回路動作とＮＡＮＤ回路動作との間で切り換えることができる利点がある。
【０２０４】
（第１０の実施形態）
図２１は、第１０の実施形態に係る半導体集積回路装置の構成を示すブロック回路図である。同図に示すように、本実施形態の半導体集積回路装置は、アレイ状に配置された論理変換回路８０を備え、各論理変換回路８０同士がスイッチ素子８１を介して配線８２により接続された構造となっている。本実施形態における各論理変換回路８０としては、第８の実施形態に係るニューロン素子（図１７参照）が用いられる。そして、アレイの列に沿って延びる第１の制御信号線８３と、アレイの行に沿って延びる第２の制御信号線８４とを備え、第１制御信号線８３及び第２制御信号線８４から供給される制御信号により、各論理変換回路８０がＮＯＲ動作又はＮＡＮＤ動作を制御信号に応じて切り換えられる。
【０２０５】
本実施形態によると、選択された第１制御信号線８３に−５Ｖのパルス状の電圧信号を、選択された第２制御信号線８４に−５Ｖのパルス状の電圧信号を同時に加えることによって、選択された第１制御信号線８３と選択された第２制御信号線８４との交点に位置する論理変換回路８０のみの回路動作の切り換え（ＮＯＲ動作又はＮＡＮＤ動作の切り換え）を行なうことができる。このように、第１，第２制御信号線８３，８４による論理変換回路８０の回路動作の制御を行なうことが可能となる。
【０２０６】
また、本実施形態では、スイッチ素子８１としてヒューズトランジスタを用いており、半導体集積回路装置の基本的な構造を形成した後に、製品の種類や用途に応じて、ヒューズトランジスタの断接を行なって、半導体集積回路の仕様や論理を最終的に再構成するという設計の柔軟性を実現することができる。
【０２０７】
また、スイッチ素子８１として、ＭＩＳトランジスタ，フラッシュ型ＥＥＰＲＯＭ，ＭＦＭＩＳなどを用いることができる。その場合には、スイッチ素子８１を利用して、半導体集積回路の仕様や論理を使用中に再構成することが可能になる。
【０２０８】
（第１１の実施形態）
図２２（ａ），（ｂ）は、本発明の第１１の実施形態に係るＭＩＳＦＥＴの構成を示す平面図及び縦断面図である。本実施形態のＭＩＳＦＥＴ９０は、例えば第５の実施形態における図１２に示す電位発生装置中のＮＭＩＳＦＥＴ５４又はＰＭＩＳＦＥＴ５６である。
【０２０９】
本実施形態のＭＩＳＦＥＴ９０は、ゲート電極９１と、ゲート電極９１の下方に設けられたゲート絶縁膜９２と、Ｓｉ基板内に形成されたソース領域９３及びドレイン領域９４に加えて、ゲート電極９１の側面上に設けられたサイドウォール９５を備えている。すなわち、ゲート電極９１の側面上にサイドウォール９５を形成した後、ゲート電極９１及びサイドウォール９５をマスクの一部として用いて、Ａｓイオン又はＢイオンを注入することにより、ソース領域９３及びドレイン領域９４を形成する。このような製造方法によって形成されたＭＩＳＦＥＴにおいては、ゲート長をＬｇ，ゲート幅をＷｇ，ゲート・ソースオーバーラップ量をＬgsとすると、ゲート−チャネル領域間の容量Ｃoxと、ゲート・ソースオーバーラップ容量Ｃgsとは、それぞれ下記式（４），（５）
Ｃox＝（ε・ε0 ・Ｌｇ・Ｗｇ）／ｔox                        （４）
Ｃds＝（ε・ε0 ・Ｌgs・Ｗｇ）／ｔox                        （５）
によって表される。
【０２１０】
したがって、Ｌｇ＞＞Ｌgsであれば、Ｃox＞＞Ｃgsとなり、以下の作用により、強誘電体膜の分極の変動をより効果的に抑制することができる。
【０２１１】
図２３（ａ），（ｂ），（ｃ）は、それぞれ順に、本実施形態のＭＩＳＦＥＴが配置される電位発生装置の等価回路図，入力端子から入力するときのソースフォロア回路の等価キャパシタＣ１を示す回路図，及び出力端子の電位が変動するときのソースフォロア回路の等価キャパシタを示す回路図である。図２３（ｂ），（ｃ）には、等価キャパシタＣ１，Ｃ２として、ＮＭＩＳＦＥＴ５４又はＰＭＩＳＦＥＴ５６のいずれか一方のキャパシタしか示されていないが、図２３（ａ）委に示す構造の場合には、双方のＭＩＳＦＥＴ５４，５６に等価キャパシタＣ１，Ｃ２がそれぞれ存在する。
【０２１２】
図２３（ａ）に示す電位発生装置の入力端子５０から書き込み用電圧が印加された場合には、図２３（ｂ）に示すように、等価キャパシタＣ１は、ゲート・チャネル間容量Ｃoxと、ゲート・ソースオーバーラップ容量Ｃgsとが並列に接続された状態になる。そして、強誘電体キャパシタ５１に印加される電圧Ｖｆと、ＭＩＳＦＥＴに印加される電圧Ｖｃとの分配比がほぼ同じになるように最適化することにより、強誘電体膜に十分大きい電圧が印加され、大きい残留分極が得られる。
【０２１３】
また、図２３（ｃ）に示すように、電位発生装置の出力端子５５の電位が変動した場合には、ソースフォロア回路の等価キャパシタＣ２は、ゲート・ソースオーバーラップ容量Ｃgsだけになる。したがって、容量Ｃgsを、例えばＣgs≒Ｃox／１００のように、十分小さく設定しておくことにより、強誘電体キャパシタ５１に分配される電圧Ｖｆを等価キャパシタＣ２に印加される電圧に比べて十分小さくすることができる。よって、出力端子５５の電圧変動によっても強誘電体膜の分極状態がほとんど影響を受けないことになる。
【０２１４】
例えば、図１７に示すニューロン素子の電位発生装置Ｅgn中のＮＭＩＳＦＥＴ又はＰＭＩＳＦＥＴを本実施形態のＭＩＳＦＥＴ９０により構成することにより、強誘電体膜への書き込み機能を高く維持しつつ、フローティングゲート（図１７に示すフローティングゲート６４）の電圧の変動による強誘電体膜の分極の変動を抑制することができる。
【０２１５】
本実施形態の電位発生装置は、図２０に示す第９の実施形態のニューロン素子や、図２１に示す第１０の実施形態における論理変換回路にも適用することができる。
【０２１６】
（第１２の実施形態）
本実施形態においては、第５の実施形態における図１２に示す電位発生装置の構造において、出力端子５５の電位に応じて電源電圧ＶDDと接地電圧ＶSSとの電位を変化させるようにする。つまり、図１７に示すように、電位発生装置Ｅgnがニューロン素子中に組み込まれたときには、フローティングゲート６４（図１７参照）の電位に応じて電源電圧ＶDDと接地電圧ＶSSとを変化させることになる。
【０２１７】
図１２に示す電位発生装置において、出力端子５５（フローティングゲート）の電位は、ＶSSからＶDDまでの範囲にある。
【０２１８】
そして、電源電圧ＶDDを５Ｖとし、接地電圧ＶSSを−５Ｖとすると、出力端子５５（フローティングゲート）の電位が１Ｖのときには、ＰＭＩＳＦＥＴ５６のソース・ドレイン間電圧は６Ｖと非常に大きくなる。
【０２１９】
一方、電源電圧ＶDDを５Ｖとし、接地電圧ＶSSを０Ｖとすると、出力端子５５（フローティングゲート）の電位が１Ｖのときには、ＰＭＩＳＦＥＴ５６のソース・ドレイン間電圧は１Ｖと非常に小さくなる。
【０２２０】
そこで、出力端子５５（フローティングゲート）の電位が正のときには、ＶDD＝５（Ｖ），ＶSS＝０（Ｖ）とし、出力端子５５（フローティングゲート）の電位が負のときには、ＶDD＝０（Ｖ），ＶSS＝−５（Ｖ）とすることにより、ソース・ドレイン間電圧を適正な範囲に維持することができる。そして、このことにより、ゲート・ソース間の電圧を小さくすることができるので、強誘電体膜に印加される電圧を小さく維持することができ、強誘電体膜の分極の変動を抑制することができる。
【０２２１】
本実施形態の電位発生装置は、図２０に示す第９の実施形態のニューロン素子や、図２１に示す第１０の実施形態における論理変換回路にも適用することができる。
【０２２２】
（第１３の実施形態）
図２４は、本発明の第１３の実施形態に係る電位発生装置の等価回路図である。同図に示すように、本実施形態の電位発生装置は、図１２に示す第５の実施形態の電位発生装置の入力端子５０にパストランジスタ９６を接続した構造を有している。パストランジスタ９６のゲートには、制御信号端子９８が接続され、基板領域にはバックゲート端子９９が接続され、ソースには入力端子５０が接続され、ドレインには前段入力端子９７が接続されている。
【０２２３】
そして、制御信号端子９８には、図１８（ａ）に示すパルス信号が入力されたときのみパストランジスタ９６をＯＮとし、それ以外のときにはＯＦＦとするゲートバイアスが印加される。また、バックゲート端子９９には、パストランジスタ９６がＯＮのときには０Ｖの電圧が印加され、パストランジスタ９６がＯＦＦのときには−１Ｖの電圧が印加される。言い換えると、パストランジスタ９６のＯＦＦ時には、ＯＮ時よりも−１Ｖだけ基板領域の電圧が低く設定される。
【０２２４】
本実施形態によると、このようなパストランジスタ９６のＯＮ，ＯＦＦ制御及びバックゲート端子９９の電圧制御により、パストランジスタ９６がＯＦＦになっていると、ドレイン・ソース容量Ｃdsが小さいので、強誘電体キャパシタ５１には電圧がほとんど分配されずに、ドレイン・ソース容量Ｃdsに電圧が大きく分配される。その結果、強誘電体キャパシタ５１の分極の変動を抑制することができる。
【０２２５】
（第１４の実施形態）
図２５は、本発明の第１４の実施形態に係るニューロン素子の等価回路図である。
【０２２６】
本実施形態のニューロン素子１０１は、図２１に示す論理変換回路のように、多数配置して接続されることでニューロコンピュータとして機能するが、本発明の特徴点はニューロコンピュータ中の１つの素子であるニューロン素子の構造にあるため、以下、単体のニューロン素子１０１について説明する。
【０２２７】
同図に示すように、本実施形態のニューロン素子１０１は、ニューロン部１０２と、ニューロン部１０２に接続される多数のシナプス部１０３とを備えている。
【０２２８】
ニューロン部１０２には、ＮＭＩＳＦＥＴ１０５と、ＮＭＩＳＦＥＴ１０５のチャネル領域とゲート絶縁膜を挟んで対向するフローティングゲート１０６と、フローティングゲート１０６に容量絶縁膜を挟んで対向する４つの制御ゲート１０７ａ〜１０７ｄと、各制御ゲート１０７ａ〜１０７ｄに接続される４つの入力配線１０４ａ〜１０４ｄと、電源電圧ＶDDを供給するための電源電圧供給端子１１０と、ＮＭＩＳＦＥＴ１０５のドレイン領域と電源電圧供給端子１１０との間に介設された負荷抵抗素子１０９とが配置されている。出力端子１０８は、例えば入力配線１０４ａ〜１０４ｄからの入力値の総和に対応した電位を出力する。
【０２２９】
そして、ＮＭＩＳＦＥＴ１０５のドレインは、出力信号Ｖout を出力するための出力端子１０８に接続されている。また、各入力配線１０４ａ〜１０４ｄは、ニューロン部１０２の外方に延びて、各シナプス部１０３に接続されている。図２５においては、理解を容易にするために１つのシナプス部１０３しか図示されていないが、他の入力配線１０４ｂ〜１０４ｃにも共通の構成を有するシナプス部１０３が設けられている。入力配線及びシナプス部の個数は、それぞれ４つである必要はなく、ニューロン素子１０１の処理能力に応じて、これらの個数を増減することができる。
【０２３０】
シナプス部１０３には、ＮＭＩＳＦＥＴ１１３と、ＮＭＩＳＦＥＴ１１３のソースに抵抗素子１１７を介して接続される電位規定端子１２５と、ＮＭＩＳＦＥＴ１１３のドレインに接続される入力端子１２１と、一方の電極がＮＭＩＳＦＥＴ１１３のゲートに接続される強誘電体キャパシタ１１５とが設けられている。そして、強誘電体キャパシタ１１５の他方の電極は荷重信号端子１２３に接続されている。入力端子１２１には、前段のニューロン素子からの出力が入力信号Ｖin１として入力される。荷重信号端子１２３には、入力信号Ｖin１に対する荷重を設定する信号Ｖｗが入力される。電位規定端子１２５には、入力配線１０４ａ〜１０４ｄへ出力する電位の最も低い電位レベルを決定する電圧であるロー・レベル電位ＶL が入力される。本実施形態では、電位規定端子１２５が接地されているので、ロー・レベル電位ＶL は０Ｖである。言い換えると、このシナプス部１０３の構造は、ＮＭＩＳＦＥＴ１１３と強誘電体キャパシタ１１５とを組み合わせた強誘電体ゲートトランジスタ１２０（本実施形態では、ＭＦＭＩＳデバイス）と固定抵抗素子１１７とを備えている。
【０２３１】
シナプス部１０３において、ＮＭＩＳＦＥＴ１１３のゲート長は１μｍ、ゲート幅は５μｍ、ゲート酸化膜の厚みは３ｎｍである。強誘電体キャパシタ１１５の一方の電極は、ＮＭＩＳＦＥＴ１１３のゲート電極に接続されている。強誘電体キャパシタ１１５は、例えば、１μｍ角の電極面積を有している。強誘電体キャパシタ１１５の２つの電極は、例えばＰｔにより構成されている。強誘電体キャパシタ１１５の強誘電体膜を構成する強誘電体材料としては、例えば、膜厚４００ｎｍのチタン酸鉛ランタン（ＰＬＴ）がある。
【０２３２】
ここで、本実施形態では、後述する理由により、ＮＭＩＳＦＥＴ１１３のチャネル領域の面積に対し、強誘電体キャパシタ１１５の電極面積を例えば５分の１程度に小さくしている。  本実施形態では、ニューロン部１０２にνＭＯＳの構成を有するＮＭＩＳＦＥＴ１０５を設けたが、複数の入力部を有しこれらの和と閾値との相関関係に応じて発火する回路であれば、本実施形態と同様の機能，作用効果を発揮することができる。
【０２３３】
特に、図２５に示すνＭＯＳを用いた場合、トランジスタとしてＮＭＯＳを用いた場合においては、入力配線１０４ａ〜１０４ｄの入力電圧の総和が多いほどフローティングゲート１０６の電圧が高くなるため、ＮＭＩＳＦＥＴ１０５のソース・ドレイン間の抵抗値は低くなる。その結果、出力端子１０８からの出力信号Ｖout は例えば０Ｖに近付くこととなる。逆に、入力配線１０４ａ〜１０４ｄの入力電圧の総和が小さくなるほど、出力信号Ｖout は電源電圧ＶDDに近付く。
【０２３４】
図２６は、本実施形態のニューロン素子１０１のシナプス部の１つの具体例を示す回路図である。同図に示すように、この具体例に係るニューロン素子のシナプス部１０３Ａは、図２５に示すシナプス部１０３における抵抗素子１１７に代えて、ゲート−基板領域間が短絡されたＮＭＩＳＦＥＴからなる固定抵抗素子１１９が設けられている。
【０２３５】
固定抵抗素子１１９は、例えば、ＮＭＯＳのゲート，ソース，基板電位を全て共通とし、図示しない分離手法により、例えばＳＯＩ基板を用いることにより、周辺の素子と異なる基板電位ＶL を与えることができる。このような接続とすることで、固定抵抗素子１１９は、ＮＭＩＳＦＥＴ１１３の閾値電圧とロー・レベル電位ＶL との相関で決定される固定抵抗として動作する。固定抵抗素子としてＭＩＳＦＥＴを用いたのは、半導体プロセス上での製造が周辺回路と同時に行えるため、形成が容易であるためである。
【０２３６】
図２７は、本実施形態の具体例に係るシナプス部１０３の上面図である。なお、図２７においては、図面を見やすくするため、一部の配線を省略して示しているが、これらについては以下の説明において適宜接続状態を説明する。図２７において、図２５，図２６と同じ要素には同一の符号を付して、説明を省略する。
【０２３７】
図２７において、１３１ａ，１３１ｂは、それぞれ図２５に示すＮＭＩＳＦＥＴ１１３と、図２６に示す固定抵抗素子１１９であるＮＭＩＳＦＥＴのゲート電極である。本実施形態では、ＮＭＩＳＦＥＴ１１３と、固定抵抗素子１１９であるＮＭＩＳＦＥＴのいずれにおいても、ゲート電極１３１ａ，１３１ｂのゲート長を１μｍ，ゲート幅を５μｍとしている。１３３は下部電極であり、図２５に示す強誘電体キャパシタ１１５の基板側の電極に相当し、面積は１μｍ角である。なお、図２７では、見やすくするために強誘電体キャパシタ１１５を少し大きくして図示しているが、強誘電体キャパシタ１１５の面積がＮＭＩＳＦＥＴ１１３のチャネル面積に比べると大幅に小さいことがわかる。
【０２３８】
さらに、１３５は荷重信号用配線であり、荷重信号配線１３５は荷重信号端子１２３と電気的に接続されている。１３７ａ，１３７ｂはそれぞれＮＭＩＳＦＥＴ１１３のドレイン領域及びソース領域である。また、１３８ａ，１３８ｂはそれぞれ固定抵抗素子１１９であるＮＭＩＳＦＥＴのドレイン領域及びソース領域である。ドレイン領域１３７ａは、図示ししない配線により入力端子１２１に接続され、ドレイン領域１３７ａには、前段のニューロン素子の出力が入力される。また、ソース領域１３７ｂとドレイン領域１３８ａは図示しない配線により互いに電気的に接続され、さらに図２５で示したニューロン部１０２の入力配線１０４ａ〜１０４ｄに接続されている。ソース領域１３８ｂは電位規定端子１２５に電気的に接続されている。また、電位規定端子１２５は、図２６において説明したように、ゲート電極１３１ｂと電気的に接続され、さらに基板接続部１３９を経由して固定抵抗素子１１９であるＮＭＩＳＦＥＴの基板領域とも電気的に接続されている。電位規定端子１２５は本実施形態では例えば接地されている。
【０２３９】
図２８は、図２７のXXIII−XXIII線における断面図である。図２８において、図２７と同じ要素には同じ符号を付して説明を省略する。
【０２４０】
図２８において、１４１は例えばシリコンからなる基板であり、１４２は例えばＳｉＯ2 からなる埋め込み酸化膜（ＢＯＸ層）であって、本実施形態のニューロン素子１０１はいわゆるＳＯＩ基板を用いて形成されている。１４３は素子分離用絶縁膜であり、素子分離用絶縁膜１４３は、例えば、公知のＬＯＣＯＳ法により形成されたＳｉＯ2 によって構成されている。１４５は第１の層間絶縁膜であり、第１の層間絶縁膜１４５は、例えばＬＰＣＶＤ法により形成されたＳｉＯ2 によって構成されている。１４７はプラグ配線であり、プラグ配線１４７はゲート電極１３１ａと下部電極１３３を接続している。プラグ配線１４７は例えばスパッタ法により形成されたタングステンによって構成されている。１４９は強誘電体膜であり、強誘電体膜１４９は、例えばスパッタ法により、基板温度６００℃、酸素分圧１０％，ＲＦパワー１００Ｗの条件で、厚み４００ｎｍのＰＬＴ膜を堆積した後、これをパターニングすることにより形成されている。１５１は第２の層間絶縁膜であり、第２の層間絶縁膜１５１は、例えばＴＥＯＳを用いたプラズマＣＶＤにより酸化シリコン膜を堆積した後、例えばＣＭＰ法により平坦化することによって形成されている。
【０２４１】
図２９は、図２７のXXIX−XXIX線における断面図である。なお、図２９において図２７または図２８と同じ要素には同じ符号を付して説明を省略する。
【０２４２】
図２９において、１６１ａ，１６１ｂは、それぞれ図２５に示すＮＭＩＳＦＥＴ１１３と図２６の固定抵抗素子１１９であるＮＭＩＳＦＥＴのゲート絶縁膜であり、このゲート絶縁膜１６１ａ，１６１ｂは、例えば９００℃のパイロ酸化により形成された厚さ３ｎｍの酸化シリコン膜から形成されている。また、ドレイン領域１３７ａ，１３８ａと、ソース領域１３７ｂ、１３８ｂとは、ゲート電極１３１ａ，１３１ｂをマスクとして例えばボロンを注入し、その後、例えば９００℃、３０分の熱処理を施すことにより形成されている。１６７ａ〜１６７ｄはプラグ配線であり、各プラグ配線１６７ａ〜１６７ｄは、例えばスパッタ法により形成されたタングステンによって構成されている。１７１ａ〜１７１ｃは配線である。図２７において説明したように、ドレイン領域１３７ａにはプラグ１６７ａを経て配線１７１ａにより前段のニューロン素子の出力が入力信号Ｖin１として入力される。また、ソース領域１３７ｂとドレイン領域１３８ａはそれぞれプラグ１６７ｂ，１６７ｃを経て配線１７１ｂに接続され、さらに、図２５に示すニューロン部１０３の入力配線１０４ａに接続されている。ソース領域１３８ｂはプラグ１６７ｄを経て配線１７１ｃにより電位規定端子１２５に電気的に接続されている。
【０２４３】
以上の構造を有するニューロン素子１０１について、以下、その動作を説明する。
【０２４４】
図３０は、図２５に示すシナプス部１０３中の固定抵抗素子１１７を除いた構成を示す図である。つまり、図３０は、本発明のニューロン素子１０１の荷重機能を実現するための強誘電体ゲートトランジスタ１２０（ＭＦＭＩＳデバイス）のみを示す図である。
【０２４５】
図３０において、１７１は端子であり、この端子１７１は図２５に示す抵抗素子１１７に接続される。なお、以下の説明では、ＭＩＳＦＥＴのチャネル面積（ＭＩＳキャパシタの面積）をＳＩとし、強誘電体キャパシタのキャパシタ面積をＳＦと表し、さらに、これらの面積比をＲＳ（ＲＳ＝ＳＩ／ＳＦ）とする。また、図３０に示すＶFGはフローティングゲートの電位を、ＶｓはＭＦＭＩＳのソース領域の電位（＝基板電位）をそれぞれ示す。
【０２４６】
すでに説明した従来例の強誘電体ゲートトランジスタはＭＦＩＳ構造であったが、本発明のニューロン素子においてはＭＦＭＩＳ型の強誘電体ゲートトランジスタ１２０である。この構造の利点については後述する。
【０２４７】
図３１は、本実施形態のＭＦＭＩＳの強誘電体キャパシタ１１５の分極特性を示す図である。同図において、横軸は強誘電体膜に印加される電圧であり、図３０に示す構造においては、Ｖw −ＶFGで表される電圧であり、同図の縦軸は分極である。同図に示すように、分極特性は反時計回りのヒステリシス特性を示す。本実施形態では、強誘電体材料として例えばＰＬＴを用いているため、残留分極（印加電圧０Ｖでの分極）は約２０μＣ／ｃｍ2 であり、抗電圧（分極が０となる電圧）は２Ｖ程度である。また、印加電圧が比較的小さい間は、分極のループが小さい、いわゆるマイナーループ特性を示している。すなわち、印加電圧の大きさに応じて残留分極の値が変化している。
【０２４８】
図３２は、ＭＦＭＩＳへの印加電圧とドレイン電流の相関関係を、面積比ＲＳをパラメータとして説明する図である。図３２は、ＶｗとＶｓとの間に±５．４Ｖの電圧掃印を行った際のドレイン電流変化を観察して得られたものである。図３２においては、前述のＲＳを変化させたときにＭＦＭＩＳのドレイン電流がどのように変化するかも併せて示している。図３２に示すように、ＭＦＭＩＳのドレイン電流も反時計回りのヒステリシスを示す。面積比ＲＳがドレイン電流特性に与える効果については、面積比ＲＳが大きくなるほど、ドレイン電流のヒステリシスは縦方向につぶれ、飽和ドレイン電流値が低下していることが理解される。すなわち、印加電圧の変化に対してドレイン電流の変化が鈍化する傾向が見られる。
【０２４９】
図３３は、本実施形態のニューロン素子１０１において荷重を与える際に用いる荷重制御信号の波形の一例を示す図である。この例では、荷重制御信号としてＶw1の電圧を印加する前に、−Ｖreset を印加している点が特徴である。これは、強誘電体膜の特性上、分極値が絶えず電圧の印加履歴に影響されるため、一旦、強誘電体膜を負方向に飽和分極させることで、次の荷重制御信号の電圧に応じて、荷重係数をできるだけ線形に制御することを可能とするためである。本実施形態においては、例えば−Ｖreset ＝−１０Ｖとしている。
【０２５０】
図３４は、本実施形態のシナプス部による荷重制御信号の電圧Ｖｗに対する荷重係数の変化を示す図である。
【０２５１】
図３４におけるグラフの横軸は、図３３の荷重信号制御パルスで説明した荷重制御信号の電圧であり、縦軸は、図２６に示すニューロン部１０２に出力される出力信号Ｖout の電圧と、図２６の入力端子１２１から入力される前段のニューロンからの出力信号Ｖin１の電圧との比を示す。以下、この入力信号に対する出力信号の電圧の比率を荷重比率と表現する。
【０２５２】
図３４から明らかなように、ＲＳ＝１の場合のシナプス部は荷重係数が０．３以下には小さくならず、荷重として十分適正な動作が得られていない。これは、ＰＬＴという材料の実効的な誘電率が、直列接続されたＮＭＯＳのキャパシタを構成するＳｉＯ2 よりはるかに大きいために、荷重制御信号の電圧Ｖｗのほとんどが強誘電体に印加されず、結果としてほとんど分極が発生しないために、荷重制御信号Ｖｗを変化させてもフローティング電極に残留する電位ＶFGの変化がほとんど生じないことによる。もちろん、固定抵抗素子１１９の抵抗値を相対的に小さくすることで、このような荷重係数の変化特性を向上することは可能である。固定抵抗素子１１９の抵抗値を変化させる手段としては、固定抵抗素子１１９を構成するＮＭＩＳＦＥＴのゲート幅を広くしたり、ゲート長を短くしたり、チャネル領域のキャリア濃度を上げるなどの手法が有効である。従来例のＭＦＩＳ中の強誘電体膜のようにＰＺＴを用いた場合、ＰＺＴのさらに比誘電率（約１０００）は、ＰＬＴよりもかなり高いことから、以上のような動作不良はさらに顕著になる。
【０２５３】
しかしながら、本発明者らが検討した結果、このような誘電率の高い強誘電体を用いた場合でも、強誘電体膜の面積を小さくして、面積比ＲＳ（＝ＳＩ／ＳＦ）を大きくすることにより、シナプス部の動作が安定することが見出された。例えば、面積比ＲＳを少なくとも２以上の大きさとすることで、荷重係数の変化範囲をシナプス部の動作に支障のない程度に広くすることが可能であった。
【０２５４】
さらに、例えば図３４に示すように、面積比ＲＳを５以上とすることにより荷重係数の変化範囲は非常に広くなり、ＲＳが３０になっても荷重係数の変化特性は極めて安定にほぼ同じ曲線を描くことも判明した。このことは、本実施形態のデバイスを製造する際に、加工精度のばらつきなどで強誘電体キャパシタのサイズやＭＩＳＦＥＴのサイズが所定の大きさとならずに、面積比ＲＳが変動した場合にも、非常に安定に荷重係数を再現しうることを示している。
【０２５５】
本実施形態の場合、例えばＲＳ＝１０とすることにより、Ｖｗ＝２〜３（Ｖ）の範囲で、荷重係数を０から１へと安定に変調することが可能であった。しかも、この変調特性はほぼ直線的に変化する線形性を有するため、従来例の指数関数的な変化に対して制御のしやすさの面でさらに有利である。
【０２５６】
本実施形態では、荷重制御信号の電圧の制御精度は例えば±５０ｍＶの精度であるため、荷重制御信号により荷重係数を約１０段階に設定することが可能である。それに対し、従来例のシナプス回路では、トンネル電流を用いていたため、電荷量の制御は非常に難しかったが、本発明の強誘電体ゲートトランジスタ１２０により、容易に多段階の荷重係数を得ることが可能である。
【０２５７】
さらに、本実施形態においては、強誘電体ゲートトランジスタ１２０としてＭＦＭＩＳ構造を採用して、面積比ＲＳ（＝ＳＩ／ＳＦ）の値を十分に大きくすることにより、プロセスの加工誤差に対しても非常に安定な荷重係数を実現できるシナプス回路を得ることができた。
【０２５８】
駆動電圧という観点から見ると、本実施形態のシナプス回路（シナプス部１０３）においては、２〜３Ｖの駆動電圧で荷重係数を制御することができるので、従来例のトンネル現象を利用するシナプス回路に比べて大幅な低電圧化を実現することができる。
【０２５９】
以上、本実施形態のニューロン素子１０１は、強誘電体ゲートトランジスタ１２０と固定抵抗素子１１７の電圧分配により入力電圧に荷重を乗じて出力するシナプス部１０３とすることで、低電圧で精度良く、しかも制御しやすいシナプス回路を実現するものである。
【０２６０】
この時、特に、チャネル面積と強誘電体キャパシタ面積との面積比ＲＳ（＝ＳＩ／ＳＦ）を大きくして、強誘電体ゲートトランジスタ１２０を構成する強誘電体キャパシタ１１５の容量をＮＭＩＳＦＥＴ１１３のゲート・基板間容量に対して小さくすることにより、シナプス回路の動作は適正な値となり、荷重係数としてはほぼ０から１の間で変調が可能であることが明らかとなった。
【０２６１】
さらに、面積比ＲＳつまり容量比を十分に小さくすることにより、プロセス上の寸法誤差に対して変動が非常に小さい安定動作するシナプス回路を実現しうることも見い出した。
【０２６２】
なお、本実施形態の説明においては、図２５の電位規定端子１２５の電位ＶL が０Ｖの場合について説明したが、電位ＶL を負の電位とすることで、ニューロン部１０２への入力として負電圧を出力することも可能である。この場合、ニューロン部１０２にいわゆるνＭＯＳを設ける場合には、このような信号はニューロン部１０２の発火をしにくくする効果を与える。すなわち、発火抑制のシナプスとして動作する。
【０２６３】
また、本実施形態においては、ＮＭＩＳＦＥＴ１１３と強誘電体キャパシタ１１５とを組み合わせた強誘電体ゲートトランジスタ１２０（ＭＦＭＩＳデバイス）を構成し、強誘電体ゲートトランジスタ１２０のドレイン領域から入力信号Ｖin１を入力する構成としたが、抵抗体を強誘電体ゲートトランジスタ１２０のドレイン側に接続し、抵抗体のもう一方の端子から入力信号を入力しても、このシナプス部１０３が適正な動作を行なうことができる。その場合、シナプス部の荷重係数が荷重制御信号に対して本実施形態の動作とは逆となるため、出力を大きくしたい場合には低電圧の荷重制御信号を入力するなど、入力信号の電圧の高低を逆にすればよい。
【０２６４】
また、本実施形態のシナプス部１０３においては、抵抗体を強誘電体ゲートトランジスタ１２０のドレインとソースのいずれにも接続しても、それぞれの抵抗値を適宜最適化することにより、出力信号の電圧を所望の範囲に設定できることはこれまでの説明で容易に類推できることである。
【０２６５】
また、本実施形態においては、固定抵抗素子１１７としてＮＭＩＳＦＥＴを設けたが、他の素子により固定抵抗素子実現しても同様の効果を発揮することができる。
【０２６６】
また、本実施形態においては、強誘電体ゲートトランジスタ１２０をＮＭＩＳＦＥＴ１１３及び強誘電体キャパシタ１１５により構成したが、本発明の強誘電体ゲートトランジスタは、強誘電体キャパシタとＰＭＩＳＦＥＴの組み合わせにより構成することもできる。ＰＭＩＳＦＥＴを用いた場合でも、ＮＭＩＳＦＥＴとは極性の差はあっても、動作としては本実施形態と同様の動作原理で機能するニューロン素子を実現することができる。
【０２６７】
また、本実施形態においては、ニューロン部１０２を、νＭＯＳによって構成した例について説明したが、本発明の主たる特徴はシナプス部１０３の構成にあるため、ニューロン部１０２には、複数の電圧入力に対してある閾値以上（または閾値以下で）で出力変化を発生する素子を配置すれば、本実施形態とほぼ同様の効果が得られる。
【０２６８】
（第１５の実施形態）
本実施形態のニューロン素子は、図２５に示すニューロン素子１０１のシナプス部１０３を構成する強誘電体ゲートトランジスタ（ＭＦＭＩＳ）の強誘電体材料としてチタン酸ビスマス（以下ＢＩＴ）を用いている点が、主たる特徴である。したがって、本実施形態においても、ニューロン素子の基本的な構成は、図２５に示すとおりである。
【０２６９】
図３５は、本発明の第１５の実施形態において用いたＢＩＴの分極ヒステリシス特性を示す図である。図３５に示すように、チタン酸ビスマスは第１４の実施形態において強誘電体材料として用いたＰＬＴに比べ、分極値が小さいのが特徴である。本実施形態のＢＩＴでは、例えば残留分極値はおよそ３μＣ／ｃｍ2 である。
【０２７０】
図３６は、本実施形態のシナプス部１０３の荷重制御信号の電圧と、これによって設定される荷重係数との相関関係を、面積比ＲＳをパラメータとして示す図である。第１４の実施形態のシナプス部１０３においては、荷重制御信号が２〜３Ｖの範囲，つまり抗電圧低電圧との差が１Ｖ程度の範囲で荷重制御係数を０から１へと変化させていたが、本実施形態では、強誘電体ゲートトランジスタにおけるＭＩＳＦＥＴのチャネル面積と強誘電体キャパシタ面積との比である面積比ＲＳ（＝ＳＩ／ＳＦ）を大きくした場合に、この荷重係数の変化を緩やかにすることが可能である。
【０２７１】
図３６に示すように、例えばＲＳ＝２５とした場合、荷重制御信号の電圧が２Ｖから６Ｖに変化する範囲において、荷重係数が緩やかに０から１へと変化している。つまり、荷重係数の調整をより細やかに行なうことができる。本実施形態では、荷重制御信号の電圧の制御精度が例えば±５０ｍＶの精度である場合、荷重制御信号によって荷重係数を約４０段階に設定することが可能である。すなわち、本実施形態により、第１４の実施形態のシナプス部よりもより細かな荷重係数の制御が可能となった。
【０２７２】
また、第１４の実施の形態のシナプス部においては、面積比ＲＳが５以上で荷重が安定する傾向が見られたのに対し、本実施形態のシナプス部では、面積比ＲＳが約１０以上から荷重係数の変化の傾きが緩やかになる特性を有している。このように、本実施形態のシナプス回路において荷重係数の細かな制御が可能となった理由については、強誘電体ゲートトランジスタ１２０を構成するＮＭＩＳＦＥＴ１１３のＶｇ−Ｉｄ特性（ゲートバイアスとドレイン電流との相関関係）に対する，強誘電体キャパシタ１１５の分極により誘起される電荷量とのバランスによって説明することができる。結果的に、本実施形態においては、分極値の小さい強誘電体材料を用いたことにより、図３５について説明した面積比ＲＳの範囲でこのような特性を得ることが可能になった。
【０２７３】
本実施形態のシナプス部１０３は、ＮＭＩＳＦＥＴ１１３と、固定抵抗素子１１７との電圧分配に応じた動作を行なう。ＮＭＩＳＦＥＴ１１３の電気抵抗値をＲ、固定抵抗素子１１７の電気抵抗値をＲ０とすると、荷重係数ＣＷは、下記式（６）
ＣＷ＝Ｒ０／（Ｒ＋Ｒ０）                                  （６）
により与えられる。
【０２７４】
ここで、荷重係数の変調範囲を例えば０.１から０.９までと設定するとき、Ｒが変化すべき値は下記式（７）
Ｒ０／９≦Ｒ≦９Ｒ０                                        （７）
により与えられる。すなわち、Ｒはおよそ２桁の変調が必要となる。
【０２７５】
ここで、ＮＭＩＳＦＥＴ１１３において、閾値電圧以上で２桁の電流変化を生じせしめるのに必要なゲート電圧の変化をΔＶｇとする。ΔＶｇは、本実施形態では、例えば０．２Ｖである。
【０２７６】
この電圧変化量ΔＶｇを強誘電体キャパシタ１１５の分極による電荷で生ぜしめることにより、荷重係数を不揮発に設定することが可能となる。
【０２７７】
ここで、ある荷重制御信号を与えた後の強誘電体キャパシタ１１５の分極値をＰＷとし、強誘電体キャパシタ１１５の面積をＳＦとするとき、図３０に示すフローティングゲートに誘起される電荷量ＱＷは、下記式（８）
ＱＷ＝ＰＷ・ＳＦ                                          （８）
により、算出することができる。
【０２７８】
一方、強誘電体ゲートトランジスタ１２０を構成するＮＭＩＳＦＥＴ１１３のゲート部のキャパシタンスをＣＩとするとき、荷重制御信号により生じる図３０のフローティングゲートの電位ＶFGは、下記式（９）
ＶFG＝ＱＷ／ＣＩ                                          （９）
により、算出することができる。式（９）で表されるフローティングゲート電位ＶFGの２倍が丁度ΔＶｇと一致するときが、最も効率的に荷重係数を制御することができる。
【０２７９】
すなわち、下記式（１０）
ΔＶｇ＝２ＶFG                                          （１０）
が成立する条件にすることが好ましい。
【０２８０】
ここに、ＮＭＩＳＦＥＴ１１３のゲート絶縁膜の比誘電率をεＩ、厚さをｔＩとすると、ＣＩは下記式（１１）
ＣＩ＝ε０・εＩ・ＳＩ／ｔＩ                            （１１）
によって与えられる。
【０２８１】
式（８），（９），（１０），（１１）をまとめ、さらにＲＳ＝ＳＩ／ＳＦの関係を用いると、最適な面積比ＲＳ（最適ＲＳ）は、下記式（１２）
ＲＳ＝２ＰＷ・ｔＩ／（ΔＶｇ・ε０・εＩ）              （１２）
によって求められる。
【０２８２】
図３７は、式（１２）に従って求められた最適ＲＳと強誘電体膜の分極値との相関関係を示す図である。図３７からわかるように、強誘電体膜の分極値が大きくなると、最適ＲＳが非常に大きくなる。本実施形態の強誘電体材料であるＢＩＴは、分極値の最大値（飽和分極値）が例えば３μＣ／ｃｍ2 であるため、およそ２６程度の面積比ＲＳが最適となる。このことは、図３６に示す結果ともよく一致している。一方、残留分極の大きい強誘電体材料、例えば第１４の実施形態で説明したＰＬＴなどの場合でも、図３１に示すように強誘電体が飽和しない状態、いわゆるマイナーループで動作する電圧範囲内で駆動することにより、小さい分極値ＰＷを得ることができる。すなわち、極端に大きい面積比ＲＳに設定する必要はない。このことは、強誘電体キャパシタ１１５を最小加工寸法で形成するとした際のＮＭＩＳＦＥＴ１１３のチャネル面積を極端に大きくする必要がないことを意味する。つまり、セルの占有面積を極力小さくできるという点で非常に重要な知見である。なお、本実施形態の最適な面積比は、実際には最適な容量比を反映するものであるが、半導体装置の設計上、面積比が重要であることから、面積比をパラメータとしている。
【０２８３】
ただし、本発明者らが検討した結果、このようなマイナーループの挙動は、若干の印加電圧の変化で分極量が大きく変化するといった動作不安定な面があるため、できるだけ飽和に近いループで強誘電体を使用するのが望ましい。すなわち、分極量が大きい強誘電体材料を用いる場合には、第１４の実施形態で説明したような狭い電圧範囲で荷重係数を安定に変調する方法が有利であり、逆に広い電圧範囲で荷重を細かく変調したい場合には、分極量が小さい強誘電体材料を用いる方が有利である。この場合、図３７に示す関係式に従って最適ＲＳを設定することで、最も効果的に荷重変調を行うことが可能であった。
【０２８４】
一方、図３６に示す特性から、面積比ＲＳが最適ＲＳより大きすぎる場合には、荷重係数は１に到達しにくくなることが理解される。逆に、面積比ＲＳが最適ＲＳより小さい場合には、第１４の実施形態のシナプス部１０３の動作に近付き、荷重制御信号の電圧の適正範囲が狭くなり、低電圧でのシナプス動作（制御）が実現可能となる。
【０２８５】
以上のように、本実施形態のニューロン素子のシナプス回路では、式（１２）によって最適化された面積比ＲＳ（最適ＲＳ）を有する強誘電体ゲートトランジスタ１２０を構成することで、最適なシナプス回路（シナプス部１０３）を明快に設計できるものである。そして、この方法によって最適化されたシナプス回路を用いることにより、この荷重係数の荷重制御信号の電圧に応じた変化を緩やかにすることが可能となる。この効果により、荷重制御信号による荷重係数の設定は約４０段階に設定できるようになり、第１４の実施形態のシナプス回路よりもさらに細かな荷重係数の設定を可能とするものである。
【０２８６】
なお、第１４の実施形態及び第１５の実施形態において、強誘電体材料として、ＰＬＴを用いた場合とＢＩＴを用いた場合について説明したが、このほかの強誘電体材料を用いても、第１５の実施形態と同様の最適化を行うことにより、所望の荷重係数の設定を行ないうるシナプス回路を得ることができる。本発明に用いられる強誘電体材料としては、第１４，第１５の実施形態の他に、従来例で述べたＰＺＴ（最大残留分極〜２０μＣ／ｃｍ2 ）や、チタン酸ジルコン酸鉛・ランタン（最大残留分極〜３０μＣ／ｃｍ2 ）、タンタル酸ストロンチウム・ビスマス（ＳＢＴ：最大残留分極〜１０μＣ／ｃｍ2 ）、チタン酸バリウム（ＢＴＯ、最大残留分極〜１０μＣ／ｃｍ2 ）、チタン酸バリウム・ストロンチウム（ＢＳＴ：最大残留分極〜１０μＣ／ｃｍ2 ）、及びこれらにＮｂなどや希土類元素を固溶した強誘電体であれば、第１４，第１５の実施形態と同様に、荷重係数を多段に設定可能なシナプス回路を実現することができる。
【０２８７】
（第１６の実施形態）
図３８は、本発明の第１６の実施形態に係るニューロン素子の等価回路図である。
【０２８８】
同図に示すように、本実施形態のニューロン素子１０１’は、図２５に示す第１４の実施形態のニューロン素子１０１に加えて、シナプス部１０３の荷重信号端子１２３に選択トランジスタ１９０を接続した構造を有している。選択トランジスタ１９０のゲートには、制御信号端子１９１が接続され、基板領域は接地に接続され、ソースにはシナプス部１０３の荷重信号端子１２３が接続され、ドレインには荷重入力端子１９２が接続されている。
【０２８９】
本実施形態では、このような選択トランジスタ１９０をニューロン素子１０１’に設けることにより、ニューロン素子１０１’を図２１に示すようなアレイ状に配置した場合に、列に沿って延びる制御信号線（図２１に示す第１制御信号線８３）と、行に沿って延びる制御信号線（図２１に示す第２制御信号線８４）とを用いて、ニューラルネットワークを構成しながら、各ニューロン素子１０１’の荷重係数の制御を効率よく行なうことができる。
【０２９０】
また、選択トランジスタ１９０の存在により、入力配線１０４ａ〜１０４ｄの電圧の変動が生じても、その電圧変動が強誘電体キャパシタ１１５と、ＮＭＩＳＦＥＴ１１３のゲート容量と、選択トランジスタ１９０のドレイン・ソース容量とに分配されるので、強誘電体キャパシタ１１５の分極の変動を抑制することができる。
【０２９１】
図３９は、強誘電体ゲートトランジスタ１２０と選択トランジスタ１９０とのキャパシタ成分のみを取り出した等価回路図である。同図に示すように、ＮＭＩＳＦＥＴ１１３のゲート部の容量をＣＩとし、強誘電体キャパシタ１１５の容量をＣＦとし、選択トランジスタ１９０のドレイン・ソース容量をＣdsとすると、入力配線１０４と荷重入力端子１９２との間に、各容量ＣＩ，Ｃds，ＣＦが直列に接続された回路構成となる。
【０２９２】
強誘電体ゲートトランジスタにおいては、強誘電体キャパシタ１１５に書き込み動作を行なうためには、強誘電体キャパシタ１１５の容量ＣＦと、ＮＭＩＳＦＥＴ１１３のゲート部の容量ＣＩとが同程度であることが好ましい。しかし、両者の容量が同程度のときには、ＮＭＩＳＦＥＴ１１３の基板につながる入力配線１０４の電圧の変動が、強誘電体キャパシタ１１５の分極状態に影響を与えてしまう。そのとき、選択トランジスタ１９０がＯＦＦになっていると、ドレイン・ソース容量Ｃdsが小さいので、強誘電体キャパシタ１１５には電圧がほとんど分配されずに、ドレイン・ソース容量Ｃdsに電圧が大きく分配される。その結果、強誘電体キャパシタ１１５の分極状態は、ほとんどディスターブを受けることなく、保持されることになる。
【産業上の利用可能性】
【０２９３】
本発明に係る半導体装置は、高い学習機能，論理変換機能，荷重制御機能などを有するニューロン素子，電位発生装置，論理変換回路などとして機能する半導体装置を実現できるため、特に人工神経回路網の要素となるニューロン素子，電位発生装置，論理変換回路などとして機能する半導体装置等として有用である。
【図面の簡単な説明】
【０２９４】
【図１】本発明の第１の実施形態に係る半導体装置のニューロン素子の回路構成を示す模式図である。
【図２】強誘電体膜の残留分極の電圧依存性（ヒステリシスループ）を示す図である。
【図３】第１の実施形態のニューロン素子のキャパシタ部分のみを取り出したときの等価回路図である。
【図４】図１に示す回路において、２つの信号入力部を設けた場合の動作波形例を示す図である。
【図５】複数個の学習記憶部を複数設けた第１の実施形態の第１の変形例に係る半導体装置であるニューロン素子の構成を示す模式図である。
【図６】第１の実施形態の第２の変形例に係る半導体装置であるニューロン素子の構成を示す模式図である。
【図７】第１の実施形態とは異なる方式を採用した時の強誘電体膜の残留分極の電圧依存性（ヒステリシスループ）を示す図である。
【図８】本発明の第３の実施形態に係る半導体装置であるニューロン素子及び制御回路の構成を示す模式図である。
【図９】本発明の第４の実施形態に係る半導体装置であるニューロン素子の構成を示す模式図である。
【図１０】（ａ）〜（ｃ）は、それぞれ順に、本発明の第４の実施形態の変形例に係る半導体装置であるニューロン素子の切り換え配線前の構成、出力抑制型に配線されたときの構成、出力強化型に配線されたときの構成を示す模式図である。
【図１１】（ａ），（ｂ）は、それぞれ順に、本発明の第５の実施形態に係るニューロン素子の電位発生装置の平面図およびXIb-XIb 線における断面図である。
【図１２】第５の実施形態のニューロン素子の電位発生装置の等価回路図である。
【図１３】（ａ），（ｂ）は、それぞれ順に、第５の実施形態における入力端子の電圧の時間変化を示すタイムチャート、及びゲート部及び出力端子の電圧の時間変化を示すタイムチャートである。
【図１４】（ａ），（ｂ），（ｃ）は、それぞれ順に、第５の実施形態におけるゲート部の電位安定性を調べるためのテスト用回路の構成を示す回路図、入力端子の電位の時間変化を示すタイムチャート、及びゲート部の電位の時間変化を示すタイムチャートである。
【図１５】本発明の第６の実施形態に係る電位発生装置の等価回路である。
【図１６】本発明の第７の実施形態に係る電位発生装置の等価回路図である。
【図１７】本発明の第８の実施形態に係るニューロン素子の等価回路図である。
【図１８】（ａ），（ｂ）は、それぞれ順に、第８の実施形態における２つの入力部の各入力端子に入力される入力信号の論理値を変化させたときのフローティングゲートの電位の時間変化を示すタイムチャート、及び強誘電体キャパシタに印加される電圧の時間変化を示すタイムチャートである。
【図１９】図１９は、第８の実施形態における図１８（ａ）と同じ論理値入力に対する出力端子の電位の時間変化を示すタイムチャートである。
【図２０】本発明の第９の実施形態に係るニューロン素子の等価回路図である。
【図２１】本発明の第１０の実施形態に係る半導体集積回路装置の構成を示すブロック回路図である。
【図２２】（ａ），（ｂ）は、本発明の第１１の実施形態に係るＭＩＳＦＥＴの構成を示す平面図及び縦断面図である。
【図２３】（ａ），（ｂ），（ｃ）は、それぞれ順に、第１１の実施形態のＭＩＳＦＥＴが配置される電位発生装置の等価回路図，入力端子から入力するときのソースフォロア回路の等価キャパシタを示す回路図，及び出力端子の電位が変動するときのソースフォロア回路の等価キャパシタを示す回路図である。
【図２４】本発明の第１３の実施形態に係る電位発生装置の等価回路図である。
【図２５】本発明の第１４の実施形態に係るニューロン素子の等価回路図である。
【図２６】第１４の実施形態のニューロン素子のシナプス部の１つの具体例を示す回路図である。
【図２７】第１４の実施形態の具体例に係るシナプス部の上面図である。
【図２８】図２７のXXIII−XXIII線における断面図である。
【図２９】図２７のXXIX−XXIX線における断面図である。
【図３０】図２５に示すシナプス部中の固定抵抗素子を除いた構成を示す図である。
【図３１】第１４の実施形態のＭＦＭＩＳの強誘電体キャパシタの分極特性を示す図である。
【図３２】第１４の実施形態におけるＭＦＭＩＳへの印加電圧とドレイン電流の相関関係を、面積比ＲＳをパラメータとして説明する図である。
【図３３】第１４の実施形態のニューロン素子において荷重を与える際に用いる荷重制御信号の波形の一例を示す図である。
【図３４】第１４の実施形態のシナプス部による荷重制御信号の電圧に対する荷重係数の変化を示す図である。
【図３５】本発明の第１５の実施形態において用いたＢＩＴの分極ヒステリシス特性を示す図である。
【図３６】第１５の実施形態のシナプス部の荷重制御信号の電圧と、これによって設定される荷重係数との相関関係を、面積比ＲＳをパラメータとして示す図である。
【図３７】式（１２）に従って求められた最適ＲＳと強誘電体膜の分極値との相関関係を示す図である。
【図３８】本発明の第１６の実施形態に係るニューロン素子の等価回路図である。
【図３９】第１５の実施形態における強誘電体ゲートトランジスタと選択トランジスタとのキャパシタ成分のみを取り出した等価回路図である。
【図４０】従来の公報に記載されている第２の従来例に係るニューロン素子の等価回路図である。
【図４１】従来例における制御端子に負のパルス信号を加えたときの入力信号に対する各部の電荷量を出力信号の論理値とを表にして示す図である。
【図４２】従来例における制御端子にさらに振幅の大きい負のパルス信号を加えたときの入力信号に対する各部の電荷量を出力信号Ｙの論理値とを表にして示す図である。
【図４３】（ａ），（ｂ）は、それぞれ順に、従来例に係るニューロン素子のフローティングゲートの電位の時間変化を示すタイミングチャート、及び強誘電体膜に印加される電圧の時間変化を示すタイミングチャートである。
【図４４】脳の基本単位の構成を簡略化して示すブロック回路図である。
【図４５】従来例に係るνＭＯＳの構造を簡略化して示す模式図である。
【図４６】特許公報に記載されている従来例のニューロン素子の構成を示す模式図である。
【図４７】特許公報に記載されている従来の強誘電体ゲートトランジスタ構造を示す断面図である。
【図４８】電子が厚さ１０ｎｍの熱酸化シリコン膜をトンネリングする際の印加電圧とトンネル電流の相関を示す図である。
【符号の説明】
【０２９５】
１    ＮＭＩＳＦＥＴ
２    ソース端子
３    ドレイン端子
４    フローティングゲート
５    信号入力部
５ａ  入力端子
５ｂ  入力ゲート電極
５ｃ  常誘電体膜
６    ゲート絶縁膜
７    学習記憶部
７ａ  電圧端子
７ｂ  分極用電極
８    強誘電体膜
９  負荷抵抗素子
１０  出力端子
１１  ＰＭＩＳＦＥＴ
１２  ソース端子
１３  ドレイン端子
５０  入力端子
５１  強誘電体キャパシタ
５２  ゲート部
５３  電源電圧供給部
５４  Ｎ型ＭＩＳトランジスタ
５５  出力端子
５６  Ｐ型ＭＩＳトランジスタ
５７  接地
【図１】
2005012211.tif 000003
【図２】
2005012211.tif 000004
【図３】
2005012211.tif 000005
【図４】
2005012211.tif 000006
【図５】
2005012211.tif 000007
【図６】
2005012211.tif 000008
【図７】
2005012211.tif 000009
【図８】
2005012211.tif 000010
【図９】
2005012211.tif 000011
【図１０】
2005012211.tif 000012
【図１１】
2005012211.tif 000013
【図１２】
2005012211.tif 000014
【図１３】
2005012211.tif 000015
【図１４】
2005012211.tif 000016
【図１５】
2005012211.tif 000017
【図１６】
2005012211.tif 000018
【図１７】
2005012211.tif 000019
【図１８】
2005012211.tif 000020
【図１９】
2005012211.tif 000021
【図２０】
2005012211.tif 000022
【図２１】
2005012211.tif 000023
【図２２】
2005012211.tif 000024
【図２３】
2005012211.tif 000025
【図２４】
2005012211.tif 000026
【図２５】
2005012211.tif 000027
【図２６】
2005012211.tif 000028
【図２７】
2005012211.tif 000029
【図２８】
2005012211.tif 000030
【図２９】
2005012211.tif 000031
【図３０】
2005012211.tif 000032
【図３１】
2005012211.tif 000033
【図３２】
2005012211.tif 000034
【図３３】
2005012211.tif 000035
【図３４】
2005012211.tif 000036
【図３５】
2005012211.tif 000037
【図３６】
2005012211.tif 000038
【図３７】
2005012211.tif 000039
【図３８】
2005012211.tif 000040
【図３９】
2005012211.tif 000041
【図４０】
2005012211.tif 000042
【図４１】
2005012211.tif 000043
【図４２】
2005012211.tif 000044
【図４３】
2005012211.tif 000045
【図４４】
2005012211.tif 000046
【図４５】
2005012211.tif 000047
【図４６】
2005012211.tif 000048
【図４７】
2005012211.tif 000049
【図４８】
2005012211.tif 000050
【手続補正書】
【提出日】平成16年6月21日(2004.6.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力信号に荷重して出力信号を出力する複数のシナプス部と、上記複数のシナプス部からの複数の出力信号を受けるニューロン部とを有する半導体装置であって、
上記シナプス部は、
半導体層と、
上記半導体層の上に形成されたゲート絶縁膜と、上記ゲート絶縁膜の上に形成されたゲート電極と、上記半導体層内における上記ゲート電極の両側方に位置する領域に形成された第１，第２の拡散領域と、該第１−第２の拡散領域間に介在するチャネル領域と、上記ＭＩＳＦＥＴのゲート電極に接続される第１の電極と、該第１の電極に対向する第２の電極と、上記第１の電極−第２の電極間に介在する強誘電体膜とを有する強誘電体ゲートトランジスタと、
上記強誘電体ゲートトランジスタの上記第１の拡散領域に電気的に接続され、入力信号を供給するための入力部と、
上記強誘電体トランジスタの上記第２の拡散領域に接続され、上記入力信号に荷重係数を乗じて出力するための出力部と、
上記強誘電キャパシタの上記第２の電極に電気的に接続され、荷重制御信号を受ける荷重信号入力部と
を備えていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
上記強誘電体ゲートトランジスタの上記第２の拡散領域に電気的に接続される抵抗体として機能する抵抗性部材と、
上記抵抗性部材を挟んで上記第２の拡散領域に接続される電圧供給部とをさらに備えていることを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
上記ゲート電極−半導体層間の容量は、上記第１の電極−第２の電極間の容量よりも大きいことを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
上記第１−第２の電極同士のオーバーラップ面積が、上記チャネル領域の面積より小さいことを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
上記第１−第２の電極同士のオーバーラップ面積が、上記チャネル領域の面積の１／５よりも小さいことを特徴とする半導体装置。
【請求項６】
請求項１〜５のうちいずれか１つに記載の半導体装置において、
上記強誘電体膜を構成する材料は、Ｐｂ,Ｌａ,Ｂａ,Ｓｒ,Ｂｉ,Ｚｒ,Ｔｉ,Ｔａ,Ｎｂの群からなる元素のうち、少なくとも２つ以上を含有することを特徴とする半導体装置。
【請求項７】
請求項１又は２記載の半導体装置において、
上記荷重制御信号の入力後における上記強誘電体膜の残留分極をＰＷとし、上記ゲート絶縁膜の厚み及び比誘電率をそれぞれｔＩ、εＩとし、上記強誘電体ゲートトランジスタのドレイン電流値が２桁変化するためのゲート電極への印加電圧の差をΔＶｇとし、真空の誘電率をε０とするとき、
上記チャネル領域の面積と上記第１−第２の電極同士のオーバーラップ面積との比が２ＰＷ×ｔＩ／（ΔＶｇ×ε０×εＩ）で表されることを特徴とする半導体装置。
【請求項８】
請求項１〜７のうちいずれか１つに記載の半導体装置において、
上記荷重信号入力部に、上記荷重制御信号の最大電圧より絶対値が大きく且つ逆極性の電圧を印加した後に、上記荷重制御信号を入力して駆動することを特徴とする半導体装置。
【請求項９】
請求項１〜７のうちいずれか１つに記載の半導体装置において、
上記強誘電体キャパシタの上記第２の電極と上記荷重信号入力部との間に介在する選択トランジスタをさらに備えていることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
複数の半導体装置及び選択トランジスタがアレイ状に配置されていることを特徴とする半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置，特に人工神経回路網の要素となるニューロン素子，電位発生装置，論理変換回路などとして機能する半導体装置に関する。
【背景技術】
【０００２】
近年の半導体集積回路技術の進展は目覚しく、単なるメモリ素子以外にも様々な高機能論理集積回路が開発されている。しかし、これらの論理回路は２値の信号を用いて演算を行なうという点で、ＬＳＩの出現以来、論理の進化は進んでいないとも言える。現在の半導体集積回路では、このような２値の演算では単純な数値計算に対しては非常に高速な演算が可能であるが、パターン認識や画像の処理といったむしろ人間には容易な演算には膨大な時間を要してしまうという不利益がある。
【０００３】
この従来ＬＳＩが不得手な演算処理を高速に行える素子として、生物の脳のように動作するコンピュータ、すなわち神経回路コンピュータ（ニューロコンピュータ）を開発しようという研究が一方で行われている。このニューロコンピュータは、多数のニューロン素子を神経回路のように接続した構造を有している。
【０００４】
従来のニューロン素子は、ほとんどがＣＭＩＳデバイスで製造されており、その場合、学習によって回路の動作を変化させていくという学習機能は持っていなかった。例えば、特許文献１には、ＭＩＳＦＥＴのゲート電極に容量結合する多数の入力部を配置したＭＩＳ型ニューロン素子が記載されている。これは、容量結合を利用して、複数の入力端子の各信号強度と結合強度との積を入力部の数だけ足し合わせる演算を行うものであるが、演算結果を学習効果として保存する機能は有していない。
【０００５】
それに対し、近年、強誘電体の残留分極を用いて学習機能を実現するための第１の従来例に係る提案が出されてきている。例えば、特許文献２には、ＭＩＳＦＥＴのゲート電極に容量結合する複数の入力部を配置したＭＩＳ型ニューロン素子において、入力部の全ての容量絶縁膜を強誘電体によって構成することが記載されている。また、特許文献３には、ＭＩＳＦＥＴのゲート電極に容量結合する複数の入力部を配置したＭＩＳ型ニューロン素子において、出力側であるＭＩＳＦＥＴのゲート絶縁膜を強誘電体によって構成した素子が記載されている。
【０００６】
また、ＬＳＩは非常な速度で発達し、トランジスタの微細化と高集積化が進んでいる。しかし、トランジスタの微細化とチップ面積の巨大化により、歩留まりの向上が困難となっている。また、回路規模は非常に大規模になり、多品種少量生産のシステムＬＳＩが主流を占めているため、設計に多大な人員と時間を要してしまう。このため、開発期間の短縮化が容易ではなくなっている。このような問題を解決するものとして、リコンフィグラブル回路が注目されている。リコンフィグラブル回路とは、ＬＳＩの製造後に回路の仕様の変更を伴う書き換えを可能にする回路である。その一例として、ＦＰＧＡ（Field Programmable Gate Array ）やＣＰＬＤ（Complex Programmable Logic Device ）などがあげられる。これらは、基本論理ブロックを多段に組み合わせて変更可能な論理回路を実現することを可能としている。つまり、このＦＰＧＡ／ＣＰＬＤでは、プログラム素子としてスイッチ素子やマルチプレクサを用い、これらの素子により基本論理回路の組み合わせで機能を決定している。しかし、これらの方式では、基本論理ブロックの冗長回路の占める面積が大きく、配線が長くなってしまう。一方、強誘電体を用いて、プログラム素子そのものが論理の変換を可能とする素子が提案されている（例えば、非特許文献１を参照。）。
【０００７】
図１６は、上記公報に記載されている第２の従来例に係るニューロン素子の等価回路図である。この例では、パルス信号によって、強誘電体キャパシタに残留電荷を生じさせて、この残留電荷を利用して、フローティングゲートの電位を制御することにより、ＮＯＲ回路とＮＡＮＤ回路との論理変換回路の実現を試みている。
【０００８】
図１６に示すように、このニューロン素子は、ｎチャネル型ＭＩＳトランジスタ（ＮＭＩＳＦＥＴ５１０）を備えている。ここで、ＮＭＩＳＦＥＴ５１０のゲート電極は、他の端子に接続されていないフローティング状態であるフローティングゲート５０６である。ソースは接地され、ドレインは出力端子５０９に接続されている。出力端子５０９は、電源電圧ＶDDを供給するための電源電圧供給端子５０７に負荷抵抗素子５０８を介して接続されている。
【０００９】
また、フローティングゲート５０６に容量結合する２個の入力端子５００，５０１と、入力端子５００，５０１とフローティングゲート５０６との間に介在する常誘電体キャパシタ５０３，５０４と、制御信号を受ける制御端子５０２と、制御端子５０２とフローティングゲート５０６との間に介在する強誘電体キャパシタ５０５とを備えている。
【００１０】
ここで、入力端子５００からの入力信号の論理をＸ１、入力端子５０１からの入力信号をＸ２、制御端子５０２の電荷量をＣＲ、フローティングゲート５０６の電荷量φＦ、出力端子５０９からの出力信号の論理をＹとする。また、ＮＭＩＳＦＥＴ５１０の閾値電圧を０Ｖとする。さらに、Ｘ１，Ｘ２を”１”としたとき、常誘電体キャパシタ５０３，５０４の各上部電極（入力端子側の電極）に電荷量Ｑ０が誘起されるものとする。
【００１１】
図１７は、制御端子５０２に負のパルス信号を加えたときの入力信号Ｘ１，Ｘ２に対する各部の電荷量を出力信号Ｙの論理値とを表にして示す図である。
【００１２】
まず、制御端子５０２に負の電圧のパルス信号を加えることにより、強誘電体キャパシタ５０５の上部電極に電荷量−Ｑ０／２の残留電荷を発生させる。このとき、フローティングゲート５０６の電荷量φＦは、図１７に示すようになる。このとき、フローティングゲート５０６の電荷が正であれば、ＳｉＯ2 ／Ｓｉ界面にチャネルが形成され、ＭＯＳトランジスタがＯＮとなるから、出力値Ｙは図１７に示す値になる。図１７からわかるように、このときの回路動作はＮＯＲ回路動作となる。
【００１３】
図１８は、制御端子５０２にさらに振幅の大きい負のパルス信号を加えたときの入力信号Ｘ１，Ｘ２に対する各部の電荷量を出力信号Ｙの論理値とを表にして示す図である。
【００１４】
まず、制御端子５０２にさらに振幅の大きい負の電圧のパルス信号を加えることにより、強誘電体キャパシタ５０５の上部電極に電荷量−３Ｑ０／２の残留電荷を発生させる。このとき、フローティングゲート５０６の電荷量φＦは、図１８に示すようになる。
【００１５】
フローティングゲート５０６の電荷が正であれば、ＳｉＯ2 ／Ｓｉ界面にチャネルが形成され、ＮＭＩＳＦＥＴ５１０がＯＮとなるから、出力値Ｙは図１８に示すようになる。図１８からわかるように、このときの回路動作はＮＡＮＤ回路動作となる。このように、強誘電体キャパシタの残留電荷を制御することによって、ＮＯＲ回路とＮＡＮＤ回路との論理変換回路であるプログラム素子が実現可能である。
【００１６】
また、第３の従来例として、従来のニューロコンピュータについて説明する。ニューロコンピュータの動作を説明するため、そのモデルとなった生体の脳の動作をまず簡単に説明する。
【００１７】
図２０は、脳の基本単位の構成を簡略化して示すブロック回路図である。同図において、６０１ａ，６０１ｂ，６０１ｃはニューロンであり、６０２ａ，６０２ｂ，６０２ｃは神経繊維である。６０３ａ，６０３ｂ，６０３ｃはシナプス結合とよばれ、例えば神経繊維６０２ａを伝わって来た信号にｗａという荷重を乗じ、ニューロン６０１ａに入力する。ニューロン６０１ａは入力された信号強度の線形和をとり、それらの合計値がある閾値をこえると神経細胞が活性化（発火）し、神経繊維６０２ｂに信号を出力する。合計値が閾値以下だとニューロンは信号を出力しない。このような比較的単純な積和演算が、非常に多く並列処理されることで、脳特有の情報処理が実現されると言われる。
【００１８】
このようなニューロンの動作の研究は、従来ソフトウェアとして研究が盛んに行われてきている。一方で、ハードウェアでこのニューロン機能を実現し最適化することで、高速な動作などを実現しようとする動きもある。このようなニューロン素子開発の例として、特許文献４に記載のニューロンＭＯＳＦＥＴ（νＭＯＳと略されている）が挙げられる。
【００１９】
図２１は、第３の従来例に係るνＭＯＳの構造を簡略化して示す模式図である。同図に示すように、νＭＯＳは、電界効果型トランジスタ（ＭＩＳＦＥＴ）のゲート電極となるフローティングゲートＦＧを備えており、かつ、フローティングゲートＦＧを下部電極とする複数のキャパシタＣＧを互いに並列に接続した構成を有する。このような構成により、νＭＯＳのゲート部は、キャパシタＣＧ，ＣＯを直列に接続した構成となるため、入力端子Ｇ１〜Ｇ４に入力された信号（電圧）は、直列キャパシタの電圧分配原理に基づいて、より容量の小さいνＭＯＳのゲート部に大きな電圧が分配されることとなる。入力端子Ｇ１〜Ｇ４に入力される信号の総和が増すほどゲート部に分配される電圧は大きくなり、νＭＯＳのドレイン電流は大きくなる。
【００２０】
この動作により、上述の脳のニューロンの動作が半導体装置の素子動作として表現されることになる。
【００２１】
一方、脳の機能を実現しようとした場合、もう一つの機能が必要となる。それは図２０でシナプスとして説明した機能であり、１つのニューロンに対して複数存在する入力に対してそれぞれ荷重を実現する機能である。このような荷重機能を有するニューロコンピュータのニューロン素子の従来例としては、例えば特許文献５に記載されている技術がある。
【００２２】
図２２は、特許文献５に記載されている従来例のニューロン素子の構成を示す模式図である。同図において、６１１，６１２はそれぞれＮＭＯＳ及びＰＭＯＳトランジスタである。フローティングゲート６１３はＮＭＯＳのチャネル領域上にゲート酸化膜を介して設けられている。また、フローティングゲート６１３は、約５〜７ｎｍのＳｉＯ2 膜を介して電荷注入用電極６１６と対向している。配線６１７はＰＭＯＳトランジスタ６１１のゲート電極であると同時にＮＭＯＳトランジスタ６１１のフローティングゲートと、厚み約２０ｎｍのＳｉＯ2 膜を介して容量結合しており、ＮＭＯＳトランジスタ６１１のゲート電極の機能も担っている。６２０は配線である。電極６２１は、フローティングゲート６１３とは厚み２０ｎｍのＳｉＯ2 膜を介して容量結合している。ニューロン回路６３０は、多数の入力端子６２８ａ〜６２８ｄを有している。
【００２３】
図２２に示す従来のニューロン素子は、電荷注入用電極６１６からフローティングゲート６１３にトンネル電流により電荷を注入することでフローティングゲート６１３の電位を変化させている。これにより、ＮＭＯＳトランジスタ６１１の閾値電圧を変化させることができる。この効果により、配線６１９から配線６１７を経て入力される信号（電圧）により、ＮＭＯＳトランジスタ６１１が導通状態になる電圧レベルを変化させることが可能となる。これは、入力信号がニューロン回路のＯＮ（発火）へ与える影響を変化させることにほかならず、荷重を変化させるシナプス動作を実現するものである。なお、特許文献５における実施形態のシナプス回路は、ＮＭＯＳトランジスタ６１１とＰＭＯＳトランジスタ６１２とを結合して構成されているため、出力はＶＤＤとＧＮＤ（０Ｖ）の２値となる。
【００２４】
このような荷重係数を設定するためのトンネル電流の電荷量を正確に制御するために、この従来例では、注入制御電圧の絶対値のみならず、注入制御電圧パルス状に変化させたり、パルス幅やパルスの高さ、あるいはパルス数によりコントロールするとしている。
【００２５】
また、上記従来例では、ＮＭＯＳトランジスタの閾値電圧を変化させる手段として、上述のフローティングゲート型のＭＯＳトランジスタ以外にも、強誘電体膜を用いた不揮発性メモリ素子（強誘電体ゲートトランジスタ）を用いてもよいとしている。
【００２６】
図２３は、特許文献５に記載されている従来の強誘電体ゲートトランジスタ構造を示す断面図である。同図において、６５６はＰ型のＳｉ基板、６５７は例えば５ｎｍのＳｉＯ2 膜である。６５８は強誘電体膜で、例えば膜厚３００ｎｍのＰＺＴ（Ｐｂ（Ｚｒx Ｔｉ1-x ）Ｏ2 ）を用いている。６５９は例えばＴｉの電極である。６６０ａ，６６０ｂはＮ+ 型のソース及びドレインである。特許文献５においては、ゲート電極６５９に正又は負のパルスを追加することにより強誘電体膜を分極させ、その分極の大きさによってトランジスタの閾値電圧を制御するとしている。
【特許文献１】特許第３１２２７５６号公報
【特許文献２】特許第２９２９９０９号公報
【特許文献３】特許第２９４２０８８号公報
【特許文献４】特許第２６６２５５９号公報
【特許文献５】特許第３１２２７５６号公報
【非特許文献１】川口直一，尹聖民，徳光永輔、「第６１回応用物理学会学術講演会講演予稿集」、６ａ-ｇ-１
【発明の開示】
【発明が解決しようとする課題】
【００２７】
しかしながら、上記第１の従来例においては、以下のような課題があった。
【００２８】
第１に、ニューロン素子は、ある入力に対してニューロンから「１」もしくは「０」の出力があった場合、次回からさらに同じ出力を出しやすくする必要がある。すなわち、各ニューロンの出力状況を学習記憶しておく必要がある。ところが、特許文献２に記載されているＭＩＳ型ニューロン素子では、各ニューロンの入力部が「１」もしくは「０」になったことは各入力部に設けられた強誘電体膜の残留分極で学習記憶できるが、当該ニューロンが「１」もしくは「０」を出力した情報を学習記憶することはできない。いくつかの入力部が「１」でも、出力が「１」，「０」のいずれかになるかを一義的に決定できないからである。
【００２９】
第２に、ニューロン素子に学習機能をもたせる場合、学習記憶をリセットもしくは弱める機能をも付加したいことがある。特許文献３に記載されているＭＩＳ型ニューロン素子は、出力側ＭＩＳＦＥＴのゲート絶縁膜が強誘電体によって構成されているので、第１の課題であるニューロンの出力状態の学習記憶は可能となっている。ところが、この学習記憶情報をリセットもしくは弱めるためには、基板とゲート電極との間に通常のＭＩＳＦＥＴの動作とは異なる極性の電圧を印加して、強誘電体膜の分極を変化させる必要がある。このためには、各ＭＩＳ型ニューロン素子の基板部分を電気的に絶縁する必要があり、制御回路を含めて非常に複雑になる。
【００３０】
また、上記第２の従来例に係る論理変換回路（プログラム素子）として機能するニューロン素子においては、強誘電体キャパシタ５０５の強誘電体膜に生じる残留電荷がフローティングゲート５０６の電位φＦに影響されるという不具合があった。
【００３１】
ここで、強誘電体膜に印加される電圧（制御端子側を正とする）をＶferrとすると、Ｖferrは、下記式（１０１）
Ｖferr＝ＣＲ−φＦ＝−φＦ                              （１０１）
により表される。
【００３２】
ここで、制御端子５０２にパルス信号が印加されていない領域に注目して、考察を進める。このとき、式（１０１）より、強誘電体膜に印加される電圧は、フローティングゲート５０６の電位φＦに依存していることが分かる。φＦは入力によって変動するので、式（１０１）より強誘電体膜に印加される電圧は必ず変動する。これにより、強誘電体膜に誘起される残留電荷が変動してしまうという不具合があった。この不具合について、図を参照しながら説明する。
【００３３】
図１９（ａ），（ｂ）は、それぞれ順に、第２の従来例に係るニューロン素子のフローティングゲートの電位の時間変化を示すタイミングチャート、及び強誘電体膜に印加される電圧の時間変化を示すタイミングチャートである。ここで、論理値”０”の電圧値を０Ｖ、論理値”１”の電圧値を５Ｖとする。入力端子５００，５０１にそれぞれ（０，０），（１，１），（０，１），（１，０）を入力した後、制御端子５０２に−１０Ｖのパルス信号を印加し、強誘電体キャパシタ５０５に残留電荷を誘起させる。その後、入力端子５００，５０１にそれぞれ（０，０），（１，１），（０，１），（１，０）の入力を繰り返し入力する。
【００３４】
このとき、図１９（ａ）からわかるように、強誘電体膜に印加される電圧は、パルス信号を加えない領域でも変動していることが分かる。つまり、図１９（ａ）の領域Ｒｘに示すように、パルス信号が印加される前の入力（０，１）に対するフローティングゲート５０６の電位φＦと、入力（１，０）に対する電位φＦとが互いに異なっている。これは、前述したように、入力端子に入力信号が印加されると、強誘電体キャパシタの強誘電体膜に印加される電圧が変動するためである。また、図１９（ａ）の領域Ｒｙに示すように、パルス信号が制御端子５０２に印加された後において、１回目と２回目の同じ入力に対するフローティングゲートの電位φＦが互いに異なっている。これも、入力端子に電圧が加えられると、強誘電体キャパシタの強誘電体膜に印加される電圧が一定しない結果、強誘電体キャパシタの残留電荷が変動するためである。
【００３５】
このように、第２の従来例のＮＯＲ回路とＮＡＮＤ回路との論理変換回路として機能するニューロン素子においては、強誘電体キャパシタの残留電荷が他の入力端子に加わる電圧によって変動する結果、強誘電体キャパシタで誘起される残留電荷を安定に保持できず、論理変換機能が不安定になってしまうという不具合があった。
【００３６】
また、上記第３の従来例に係るニューロコンピュータのシナプス回路を構成する第１の手法である図２２に示すトンネル電流を用いる構成においては、トンネル電流が電界強度に対して指数関数的に変化することを考えると、パルス幅やパルス高さ、さらにはパルス数によりトンネル電荷量を制御することは極めて困難である。
【００３７】
図２４は、電子が厚さ１０ｎｍの熱酸化シリコン膜をトンネリングする際の印加電圧とトンネル電流の相関を示す図である。同図に示すように、トンネル電流は指数関数的に増加する性質を有するため、従来例におけるフローティング電極への電荷の制御性は極めて難しいことが理解される。その結果、多段にかつ精度よく荷重係数を設定することが困難であった。ニューラルネットワークの演算処理においては、荷重係数の設定には精度が必要であるため、図２２に開示された手法では、細やかな荷重係数の設定は非常に困難であり、結果としてニューロン素子としての動作も、学習が収束しにくいなど、適正な動作が得られないという不具合がある。また、トンネル現象を実効的にデバイスで使用しうる電界強度は６ＭＶ／ｃｍ程度以上であり、結果として非常に高い駆動電圧が必要となってしまうという不具合もある。
【００３８】
さらに、図２３に示すような従来のシナプス回路を構成する第２の手法である強誘電体ゲートトランジスタについては、具体的な配線の接続形態や、駆動電圧の印加方法をどうするかという具体的な手段が講じられておらず、シナプスとしての適正な動作が得られるかどうかは疑問である。
【００３９】
本発明の目的は、荷重係数を多段階に設定可能なニューロン素子を提供することにある。
【課題を解決するための手段】
【００４０】
本発明の半導体装置は、入力信号に荷重して出力信号を出力する複数のシナプス部と、上記複数のシナプス部からの複数の出力信号を受けるニューロン部とを有する半導体装置であって、上記シナプス部は、半導体層と、上記半導体層の上に形成されたゲート絶縁膜と、上記ゲート絶縁膜の上に形成されたゲート電極と、上記半導体層内における上記ゲート電極の両側方に位置する領域に形成された第１，第２の拡散領域と、該第１−第２の拡散領域間に介在するチャネル領域と、上記ＭＩＳＦＥＴのゲート電極に接続される第１の電極と、該第１の電極に対向する第２の電極と、上記第１の電極−第２の電極間に介在する強誘電体膜とを有する強誘電体ゲートトランジスタと、上記強誘電体ゲートトランジスタの上記第１の拡散領域に電気的に接続され、入力信号を供給するための入力部と、上記強誘電体トランジスタの上記第２の拡散領域に接続され、上記入力信号に荷重係数を乗じて出力するための出力部と、上記強誘電キャパシタの上記第２の電極に電気的に接続され、荷重制御信号を受ける荷重信号入力部とを備えている。
【００４１】
これにより、荷重制御信号に応じて強誘電体膜の分極状態を変化させることができ、入力信号に対して分極状態に応じた電圧を出力部から出力することができる。
【００４２】
上記強誘電体ゲートトランジスタの上記第２の拡散領域に電気的に接続される抵抗体として機能する抵抗性部材と、上記抵抗性部材を挟んで上記第２の拡散領域に接続される電圧供給部とをさらに備えることにより、出力部から出力される電圧の制御が容易になる。
【００４３】
上記ゲート電極−半導体層間の容量は、上記第１の電極−第２の電極間の容量よりも大きいことにより、荷重係数の制御の容易化を図ることができる。
【００４４】
特に、上記第１−第２の電極同士のオーバーラップ面積が、上記チャネル領域の面積より小さいことが好ましい。
【００４５】
また、上記第１−第２の電極同士のオーバーラップ面積が、上記チャネル領域の面積の１／５よりも小さいことにより、荷重係数を細やかに多段階に設定することが可能になる。
【００４６】
上記強誘電体膜を構成する材料は、Ｐｂ,Ｌａ,Ｂａ,Ｓｒ,Ｂｉ,Ｚｒ,Ｔｉ,Ｔａ,Ｎｂの群からなる元素のうち、少なくとも２つ以上を含有することが好ましい。
【００４７】
上記荷重制御信号の入力後における上記強誘電体膜の残留分極をＰＷとし、上記ゲート絶縁膜の厚み及び比誘電率をそれぞれｔＩ、εＩとし、上記強誘電体ゲートトランジスタのドレイン電流値が２桁変化するためのゲート電極への印加電圧の差をΔＶｇとし、真空の誘電率をε０とするとき、上記チャネル領域の面積と上記第１−第２の電極同士のオーバーラップ面積との比が２ＰＷ×ｔＩ／（ΔＶｇ×ε０×εＩ）で表されることにより、荷重係数の設定の精度が特に向上することになる。
【００４８】
上記荷重信号入力部に、上記荷重制御信号の最大電圧より絶対値が大きく且つ逆極性の電圧を印加した後に、上記荷重制御信号を入力して駆動することにより、残留分極が各種信号の影響を受けて変動していても、これをリセットして正確な荷重係数の設定を行なうことができる。
【００４９】
上記強誘電体キャパシタの上記第２の電極と上記荷重信号入力部との間に介在する選択トランジスタをさらに備えていることにより、電圧出力部から強誘電体膜に印加される電圧を分散させることにより、強誘電体膜の分極の変動を抑制することができる。
【００５０】
複数の半導体装置及び選択トランジスタがアレイ状に配置されていることにより、半導体装置をニューロン素子とするニューラルネットワークを構成しながら、各ニューロン素子の荷重係数の制御を効率よく行なうことができる。
【発明の効果】
【００５１】
本発明により、高い学習機能，論理変換機能，荷重制御機能などを有するニューロン素子，電位発生装置，論理変換回路などとして機能する半導体装置の提供をはかることができる。
【発明を実施するための最良の形態】
【００５２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るニューロン素子の等価回路図である。
【００５３】
本実施形態のニューロン素子１０１は、図２１に示す論理変換回路のように、多数配置して接続されることでニューロコンピュータとして機能するが、本発明の特徴点はニューロコンピュータ中の１つの素子であるニューロン素子の構造にあるため、以下、単体のニューロン素子１０１について説明する。
【００５４】
同図に示すように、本実施形態のニューロン素子１０１は、ニューロン部１０２と、ニューロン部１０２に接続される多数のシナプス部１０３とを備えている。
【００５５】
ニューロン部１０２には、ＮＭＩＳＦＥＴ１０５と、ＮＭＩＳＦＥＴ１０５のチャネル領域とゲート絶縁膜を挟んで対向するフローティングゲート１０６と、フローティングゲート１０６に容量絶縁膜を挟んで対向する４つの制御ゲート１０７ａ〜１０７ｄと、各制御ゲート１０７ａ〜１０７ｄに接続される４つの入力配線１０４ａ〜１０４ｄと、電源電圧ＶDDを供給するための電源電圧供給端子１１０と、ＮＭＩＳＦＥＴ１０５のドレイン領域と電源電圧供給端子１１０との間に介設された負荷抵抗素子１０９とが配置されている。出力端子１０８は、例えば入力配線１０４ａ〜１０４ｄからの入力値の総和に対応した電位を出力する。
【００５６】
そして、ＮＭＩＳＦＥＴ１０５のドレインは、出力信号Ｖout を出力するための出力端子１０８に接続されている。また、各入力配線１０４ａ〜１０４ｄは、ニューロン部１０２の外方に延びて、各シナプス部１０３に接続されている。図１においては、理解を容易にするために１つのシナプス部１０３しか図示されていないが、他の入力配線１０４ｂ〜１０４ｃにも共通の構成を有するシナプス部１０３が設けられている。入力配線及びシナプス部の個数は、それぞれ４つである必要はなく、ニューロン素子１０１の処理能力に応じて、これらの個数を増減することができる。
【００５７】
シナプス部１０３には、ＮＭＩＳＦＥＴ１１３と、ＮＭＩＳＦＥＴ１１３のソースに抵抗素子１１７を介して接続される電位規定端子１２５と、ＮＭＩＳＦＥＴ１１３のドレインに接続される入力端子１２１と、一方の電極がＮＭＩＳＦＥＴ１１３のゲートに接続される強誘電体キャパシタ１１５とが設けられている。そして、強誘電体キャパシタ１１５の他方の電極は荷重信号端子１２３に接続されている。入力端子１２１には、前段のニューロン素子からの出力が入力信号Ｖin１として入力される。荷重信号端子１２３には、入力信号Ｖin１に対する荷重を設定する信号Ｖｗが入力される。電位規定端子１２５には、入力配線１０４ａ〜１０４ｄへ出力する電位の最も低い電位レベルを決定する電圧であるロー・レベル電位ＶL が入力される。本実施形態では、電位規定端子１２５が接地されているので、ロー・レベル電位ＶL は０Ｖである。言い換えると、このシナプス部１０３の構造は、ＮＭＩＳＦＥＴ１１３と強誘電体キャパシタ１１５とを組み合わせた強誘電体ゲートトランジスタ１２０（本実施形態では、ＭＦＭＩＳデバイス）と固定抵抗素子１１７とを備えている。
【００５８】
シナプス部１０３において、ＮＭＩＳＦＥＴ１１３のゲート長は１μｍ、ゲート幅は５μｍ、ゲート酸化膜の厚みは３ｎｍである。強誘電体キャパシタ１１５の一方の電極は、ＮＭＩＳＦＥＴ１１３のゲート電極に接続されている。強誘電体キャパシタ１１５は、例えば、１μｍ角の電極面積を有している。強誘電体キャパシタ１１５の２つの電極は、例えばＰｔにより構成されている。強誘電体キャパシタ１１５の強誘電体膜を構成する強誘電体材料としては、例えば、膜厚４００ｎｍのチタン酸鉛ランタン（ＰＬＴ）がある。
【００５９】
ここで、本実施形態では、後述する理由により、ＮＭＩＳＦＥＴ１１３のチャネル領域の面積に対し、強誘電体キャパシタ１１５の電極面積を例えば５分の１程度に小さくしている。  本実施形態では、ニューロン部１０２にνＭＯＳの構成を有するＮＭＩＳＦＥＴ１０５を設けたが、複数の入力部を有しこれらの和と閾値との相関関係に応じて発火する回路であれば、本実施形態と同様の機能，作用効果を発揮することができる。
【００６０】
特に、図１に示すνＭＯＳを用いた場合、トランジスタとしてＮＭＯＳを用いた場合においては、入力配線１０４ａ〜１０４ｄの入力電圧の総和が多いほどフローティングゲート１０６の電圧が高くなるため、ＮＭＩＳＦＥＴ１０５のソース・ドレイン間の抵抗値は低くなる。その結果、出力端子１０８からの出力信号Ｖout は例えば０Ｖに近付くこととなる。逆に、入力配線１０４ａ〜１０４ｄの入力電圧の総和が小さくなるほど、出力信号Ｖout は電源電圧ＶDDに近付く。
【００６１】
図２は、本実施形態のニューロン素子１０１のシナプス部の１つの具体例を示す回路図である。同図に示すように、この具体例に係るニューロン素子のシナプス部１０３Ａは、図１に示すシナプス部１０３における抵抗素子１１７に代えて、ゲート−基板領域間が短絡されたＮＭＩＳＦＥＴからなる固定抵抗素子１１９が設けられている。
【００６２】
固定抵抗素子１１９は、例えば、ＮＭＯＳのゲート，ソース，基板電位を全て共通とし、図示しない分離手法により、例えばＳＯＩ基板を用いることにより、周辺の素子と異なる基板電位ＶL を与えることができる。このような接続とすることで、固定抵抗素子１１９は、ＮＭＩＳＦＥＴ１１３の閾値電圧とロー・レベル電位ＶL との相関で決定される固定抵抗として動作する。固定抵抗素子としてＭＩＳＦＥＴを用いたのは、半導体プロセス上での製造が周辺回路と同時に行えるため、形成が容易であるためである。
【００６３】
図３は、本実施形態の具体例に係るシナプス部１０３の上面図である。なお、図３においては、図面を見やすくするため、一部の配線を省略して示しているが、これらについては以下の説明において適宜接続状態を説明する。図３において、図１，図２と同じ要素には同一の符号を付して、説明を省略する。
【００６４】
図３において、１３１ａ，１３１ｂは、それぞれ図１に示すＮＭＩＳＦＥＴ１１３と、図２に示す固定抵抗素子１１９であるＮＭＩＳＦＥＴのゲート電極である。本実施形態では、ＮＭＩＳＦＥＴ１１３と、固定抵抗素子１１９であるＮＭＩＳＦＥＴのいずれにおいても、ゲート電極１３１ａ，１３１ｂのゲート長を１μｍ，ゲート幅を５μｍとしている。１３３は下部電極であり、図１に示す強誘電体キャパシタ１１５の基板側の電極に相当し、面積は１μｍ角である。なお、図３では、見やすくするために強誘電体キャパシタ１１５を少し大きくして図示しているが、強誘電体キャパシタ１１５の面積がＮＭＩＳＦＥＴ１１３のチャネル面積に比べると大幅に小さいことがわかる。
【００６５】
さらに、１３５は荷重信号用配線であり、荷重信号配線１３５は荷重信号端子１２３と電気的に接続されている。１３７ａ，１３７ｂはそれぞれＮＭＩＳＦＥＴ１１３のドレイン領域及びソース領域である。また、１３８ａ，１３８ｂはそれぞれ固定抵抗素子１１９であるＮＭＩＳＦＥＴのドレイン領域及びソース領域である。ドレイン領域１３７ａは、図示ししない配線により入力端子１２１に接続され、ドレイン領域１３７ａには、前段のニューロン素子の出力が入力される。また、ソース領域１３７ｂとドレイン領域１３８ａは図示しない配線により互いに電気的に接続され、さらに図１で示したニューロン部１０２の入力配線１０４ａ〜１０４ｄに接続されている。ソース領域１３８ｂは電位規定端子１２５に電気的に接続されている。また、電位規定端子１２５は、図２において説明したように、ゲート電極１３１ｂと電気的に接続され、さらに基板接続部１３９を経由して固定抵抗素子１１９であるＮＭＩＳＦＥＴの基板領域とも電気的に接続されている。電位規定端子１２５は本実施形態では例えば接地されている。
【００６６】
図４は、図３のXXVIII−XXVIII線における断面図である。図４において、図３と同じ要素には同じ符号を付して説明を省略する。
【００６７】
図４において、１４１は例えばシリコンからなる基板であり、１４２は例えばＳｉＯ2 からなる埋め込み酸化膜（ＢＯＸ層）であって、本実施形態のニューロン素子１０１はいわゆるＳＯＩ基板を用いて形成されている。１４３は素子分離用絶縁膜であり、素子分離用絶縁膜１４３は、例えば、公知のＬＯＣＯＳ法により形成されたＳｉＯ2 によって構成されている。１４５は第１の層間絶縁膜であり、第１の層間絶縁膜１４５は、例えばＬＰＣＶＤ法により形成されたＳｉＯ2 によって構成されている。１４７はプラグ配線であり、プラグ配線１４７はゲート電極１３１ａと下部電極１３３を接続している。プラグ配線１４７は例えばスパッタ法により形成されたタングステンによって構成されている。１４９は強誘電体膜であり、強誘電体膜１４９は、例えばスパッタ法により、基板温度６００℃、酸素分圧１０％，ＲＦパワー１００Ｗの条件で、厚み４００ｎｍのＰＬＴ膜を堆積した後、これをパターニングすることにより形成されている。１５１は第２の層間絶縁膜であり、第２の層間絶縁膜１５１は、例えばＴＥＯＳを用いたプラズマＣＶＤにより酸化シリコン膜を堆積した後、例えばＣＭＰ法により平坦化することによって形成されている。
【００６８】
図５は、図３のXXIX−XXIX線における断面図である。なお、図５において図３または図４と同じ要素には同じ符号を付して説明を省略する。
【００６９】
図５において、１６１ａ，１６１ｂは、それぞれ図１に示すＮＭＩＳＦＥＴ１１３と図２の固定抵抗素子１１９であるＮＭＩＳＦＥＴのゲート絶縁膜であり、このゲート絶縁膜１６１ａ，１６１ｂは、例えば９００℃のパイロ酸化により形成された厚さ３ｎｍの酸化シリコン膜から形成されている。また、ドレイン領域１３７ａ，１３８ａと、ソース領域１３７ｂ、１３８ｂとは、ゲート電極１３１ａ，１３１ｂをマスクとして例えばボロンを注入し、その後、例えば９００℃、３０分の熱処理を施すことにより形成されている。１６７ａ〜１６７ｄはプラグ配線であり、各プラグ配線１６７ａ〜１６７ｄは、例えばスパッタ法により形成されたタングステンによって構成されている。１７１ａ〜１７１ｃは配線である。図３において説明したように、ドレイン領域１３７ａにはプラグ１６７ａを経て配線１７１ａにより前段のニューロン素子の出力が入力信号Ｖin１として入力される。また、ソース領域１３７ｂとドレイン領域１３８ａはそれぞれプラグ１６７ｂ，１６７ｃを経て配線１７１ｂに接続され、さらに、図１に示すニューロン部１０３の入力配線１０４ａに接続されている。ソース領域１３８ｂはプラグ１６７ｄを経て配線１７１ｃにより電位規定端子１２５に電気的に接続されている。
【００７０】
以上の構造を有するニューロン素子１０１について、以下、その動作を説明する。
【００７１】
図６は、図１に示すシナプス部１０３中の固定抵抗素子１１７を除いた構成を示す図である。つまり、図６は、本発明のニューロン素子１０１の荷重機能を実現するための強誘電体ゲートトランジスタ１２０（ＭＦＭＩＳデバイス）のみを示す図である。
【００７２】
図６において、１７１は端子であり、この端子１７１は図１に示す抵抗素子１１７に接続される。なお、以下の説明では、ＭＩＳＦＥＴのチャネル面積（ＭＩＳキャパシタの面積）をＳＩとし、強誘電体キャパシタのキャパシタ面積をＳＦと表し、さらに、これらの面積比をＲＳ（ＲＳ＝ＳＩ／ＳＦ）とする。また、図６に示すＶFGはフローティングゲートの電位を、ＶｓはＭＦＭＩＳのソース領域の電位（＝基板電位）をそれぞれ示す。
【００７３】
すでに説明した従来例の強誘電体ゲートトランジスタはＭＦＩＳ構造であったが、本発明のニューロン素子においてはＭＦＭＩＳ型の強誘電体ゲートトランジスタ１２０である。この構造の利点については後述する。
【００７４】
図７は、本実施形態のＭＦＭＩＳの強誘電体キャパシタ１１５の分極特性を示す図である。同図において、横軸は強誘電体膜に印加される電圧であり、図６に示す構造においては、Ｖw −ＶFGで表される電圧であり、同図の縦軸は分極である。同図に示すように、分極特性は反時計回りのヒステリシス特性を示す。本実施形態では、強誘電体材料として例えばＰＬＴを用いているため、残留分極（印加電圧０Ｖでの分極）は約２０μＣ／ｃｍ2 であり、抗電圧（分極が０となる電圧）は２Ｖ程度である。また、印加電圧が比較的小さい間は、分極のループが小さい、いわゆるマイナーループ特性を示している。すなわち、印加電圧の大きさに応じて残留分極の値が変化している。
【００７５】
図８は、ＭＦＭＩＳへの印加電圧とドレイン電流の相関関係を、面積比ＲＳをパラメータとして説明する図である。図８は、ＶｗとＶｓとの間に±５．４Ｖの電圧掃印を行った際のドレイン電流変化を観察して得られたものである。図８においては、前述のＲＳを変化させたときにＭＦＭＩＳのドレイン電流がどのように変化するかも併せて示している。図８に示すように、ＭＦＭＩＳのドレイン電流も反時計回りのヒステリシスを示す。面積比ＲＳがドレイン電流特性に与える効果については、面積比ＲＳが大きくなるほど、ドレイン電流のヒステリシスは縦方向につぶれ、飽和ドレイン電流値が低下していることが理解される。すなわち、印加電圧の変化に対してドレイン電流の変化が鈍化する傾向が見られる。
【００７６】
図９は、本実施形態のニューロン素子１０１において荷重を与える際に用いる荷重制御信号の波形の一例を示す図である。この例では、荷重制御信号としてＶw1の電圧を印加する前に、−Ｖreset を印加している点が特徴である。これは、強誘電体膜の特性上、分極値が絶えず電圧の印加履歴に影響されるため、一旦、強誘電体膜を負方向に飽和分極させることで、次の荷重制御信号の電圧に応じて、荷重係数をできるだけ線形に制御することを可能とするためである。本実施形態においては、例えば−Ｖreset ＝−１０Ｖとしている。
【００７７】
図１０は、本実施形態のシナプス部による荷重制御信号の電圧Ｖｗに対する荷重係数の変化を示す図である。
【００７８】
図１０におけるグラフの横軸は、図９の荷重信号制御パルスで説明した荷重制御信号の電圧であり、縦軸は、図２に示すニューロン部１０２に出力される出力信号Ｖout の電圧と、図２の入力端子１２１から入力される前段のニューロンからの出力信号Ｖin１の電圧との比を示す。以下、この入力信号に対する出力信号の電圧の比率を荷重比率と表現する。
【００７９】
図１０から明らかなように、ＲＳ＝１の場合のシナプス部は荷重係数が０．３以下には小さくならず、荷重として十分適正な動作が得られていない。これは、ＰＬＴという材料の実効的な誘電率が、直列接続されたＮＭＯＳのキャパシタを構成するＳｉＯ2 よりはるかに大きいために、荷重制御信号の電圧Ｖｗのほとんどが強誘電体に印加されず、結果としてほとんど分極が発生しないために、荷重制御信号Ｖｗを変化させてもフローティング電極に残留する電位ＶFGの変化がほとんど生じないことによる。もちろん、固定抵抗素子１１９の抵抗値を相対的に小さくすることで、このような荷重係数の変化特性を向上することは可能である。固定抵抗素子１１９の抵抗値を変化させる手段としては、固定抵抗素子１１９を構成するＮＭＩＳＦＥＴのゲート幅を広くしたり、ゲート長を短くしたり、チャネル領域のキャリア濃度を上げるなどの手法が有効である。従来例のＭＦＩＳ中の強誘電体膜のようにＰＺＴを用いた場合、ＰＺＴのさらに比誘電率（約１０００）は、ＰＬＴよりもかなり高いことから、以上のような動作不良はさらに顕著になる。
【００８０】
しかしながら、本発明者らが検討した結果、このような誘電率の高い強誘電体を用いた場合でも、強誘電体膜の面積を小さくして、面積比ＲＳ（＝ＳＩ／ＳＦ）を大きくすることにより、シナプス部の動作が安定することが見出された。例えば、面積比ＲＳを少なくとも２以上の大きさとすることで、荷重係数の変化範囲をシナプス部の動作に支障のない程度に広くすることが可能であった。
【００８１】
さらに、例えば図１０に示すように、面積比ＲＳを５以上とすることにより荷重係数の変化範囲は非常に広くなり、ＲＳが３０になっても荷重係数の変化特性は極めて安定にほぼ同じ曲線を描くことも判明した。このことは、本実施形態のデバイスを製造する際に、加工精度のばらつきなどで強誘電体キャパシタのサイズやＭＩＳＦＥＴのサイズが所定の大きさとならずに、面積比ＲＳが変動した場合にも、非常に安定に荷重係数を再現しうることを示している。
【００８２】
本実施形態の場合、例えばＲＳ＝１０とすることにより、Ｖｗ＝２〜３（Ｖ）の範囲で、荷重係数を０から１へと安定に変調することが可能であった。しかも、この変調特性はほぼ直線的に変化する線形性を有するため、従来例の指数関数的な変化に対して制御のしやすさの面でさらに有利である。
【００８３】
本実施形態では、荷重制御信号の電圧の制御精度は例えば±５０ｍＶの精度であるため、荷重制御信号により荷重係数を約１０段階に設定することが可能である。それに対し、従来例のシナプス回路では、トンネル電流を用いていたため、電荷量の制御は非常に難しかったが、本発明の強誘電体ゲートトランジスタ１２０により、容易に多段階の荷重係数を得ることが可能である。
【００８４】
さらに、本実施形態においては、強誘電体ゲートトランジスタ１２０としてＭＦＭＩＳ構造を採用して、面積比ＲＳ（＝ＳＩ／ＳＦ）の値を十分に大きくすることにより、プロセスの加工誤差に対しても非常に安定な荷重係数を実現できるシナプス回路を得ることができた。
【００８５】
駆動電圧という観点から見ると、本実施形態のシナプス回路（シナプス部１０３）においては、２〜３Ｖの駆動電圧で荷重係数を制御することができるので、従来例のトンネル現象を利用するシナプス回路に比べて大幅な低電圧化を実現することができる。
【００８６】
以上、本実施形態のニューロン素子１０１は、強誘電体ゲートトランジスタ１２０と固定抵抗素子１１７の電圧分配により入力電圧に荷重を乗じて出力するシナプス部１０３とすることで、低電圧で精度良く、しかも制御しやすいシナプス回路を実現するものである。
【００８７】
この時、特に、チャネル面積と強誘電体キャパシタ面積との面積比ＲＳ（＝ＳＩ／ＳＦ）を大きくして、強誘電体ゲートトランジスタ１２０を構成する強誘電体キャパシタ１１５の容量をＮＭＩＳＦＥＴ１１３のゲート・基板間容量に対して小さくすることにより、シナプス回路の動作は適正な値となり、荷重係数としてはほぼ０から１の間で変調が可能であることが明らかとなった。
【００８８】
さらに、面積比ＲＳつまり容量比を十分に小さくすることにより、プロセス上の寸法誤差に対して変動が非常に小さい安定動作するシナプス回路を実現しうることも見い出した。
【００８９】
なお、本実施形態の説明においては、図１の電位規定端子１２５の電位ＶL が０Ｖの場合について説明したが、電位ＶL を負の電位とすることで、ニューロン部１０２への入力として負電圧を出力することも可能である。この場合、ニューロン部１０２にいわゆるνＭＯＳを設ける場合には、このような信号はニューロン部１０２の発火をしにくくする効果を与える。すなわち、発火抑制のシナプスとして動作する。
【００９０】
また、本実施形態においては、ＮＭＩＳＦＥＴ１１３と強誘電体キャパシタ１１５とを組み合わせた強誘電体ゲートトランジスタ１２０（ＭＦＭＩＳデバイス）を構成し、強誘電体ゲートトランジスタ１２０のドレイン領域から入力信号Ｖin１を入力する構成としたが、抵抗体を強誘電体ゲートトランジスタ１２０のドレイン側に接続し、抵抗体のもう一方の端子から入力信号を入力しても、このシナプス部１０３が適正な動作を行なうことができる。その場合、シナプス部の荷重係数が荷重制御信号に対して本実施形態の動作とは逆となるため、出力を大きくしたい場合には低電圧の荷重制御信号を入力するなど、入力信号の電圧の高低を逆にすればよい。
【００９１】
また、本実施形態のシナプス部１０３においては、抵抗体を強誘電体ゲートトランジスタ１２０のドレインとソースのいずれにも接続しても、それぞれの抵抗値を適宜最適化することにより、出力信号の電圧を所望の範囲に設定できることはこれまでの説明で容易に類推できることである。
【００９２】
また、本実施形態においては、固定抵抗素子１１７としてＮＭＩＳＦＥＴを設けたが、他の素子により固定抵抗素子実現しても同様の効果を発揮することができる。
【００９３】
また、本実施形態においては、強誘電体ゲートトランジスタ１２０をＮＭＩＳＦＥＴ１１３及び強誘電体キャパシタ１１５により構成したが、本発明の強誘電体ゲートトランジスタは、強誘電体キャパシタとＰＭＩＳＦＥＴの組み合わせにより構成することもできる。ＰＭＩＳＦＥＴを用いた場合でも、ＮＭＩＳＦＥＴとは極性の差はあっても、動作としては本実施形態と同様の動作原理で機能するニューロン素子を実現することができる。
【００９４】
また、本実施形態においては、ニューロン部１０２を、νＭＯＳによって構成した例について説明したが、本発明の主たる特徴はシナプス部１０３の構成にあるため、ニューロン部１０２には、複数の電圧入力に対してある閾値以上（または閾値以下で）で出力変化を発生する素子を配置すれば、本実施形態とほぼ同様の効果が得られる。
【００９５】
（第２の実施形態）
本実施形態のニューロン素子は、図１に示すニューロン素子１０１のシナプス部１０３を構成する強誘電体ゲートトランジスタ（ＭＦＭＩＳ）の強誘電体材料としてチタン酸ビスマス（以下ＢＩＴ）を用いている点が、主たる特徴である。したがって、本実施形態においても、ニューロン素子の基本的な構成は、図１に示すとおりである。
【００９６】
図１１は、本発明の第２の実施形態において用いたＢＩＴの分極ヒステリシス特性を示す図である。図１１に示すように、チタン酸ビスマスは第１の実施形態において強誘電体材料として用いたＰＬＴに比べ、分極値が小さいのが特徴である。本実施形態のＢＩＴでは、例えば残留分極値はおよそ３μＣ／ｃｍ2 である。
【００９７】
図１２は、本実施形態のシナプス部１０３の荷重制御信号の電圧と、これによって設定される荷重係数との相関関係を、面積比ＲＳをパラメータとして示す図である。第１の実施形態のシナプス部１０３においては、荷重制御信号が２〜３Ｖの範囲，つまり抗電圧低電圧との差が１Ｖ程度の範囲で荷重制御係数を０から１へと変化させていたが、本実施形態では、強誘電体ゲートトランジスタにおけるＭＩＳＦＥＴのチャネル面積と強誘電体キャパシタ面積との比である面積比ＲＳ（＝ＳＩ／ＳＦ）を大きくした場合に、この荷重係数の変化を緩やかにすることが可能である。
【００９８】
図１２に示すように、例えばＲＳ＝２５とした場合、荷重制御信号の電圧が２Ｖから６Ｖに変化する範囲において、荷重係数が緩やかに０から１へと変化している。つまり、荷重係数の調整をより細やかに行なうことができる。本実施形態では、荷重制御信号の電圧の制御精度が例えば±５０ｍＶの精度である場合、荷重制御信号によって荷重係数を約４０段階に設定することが可能である。すなわち、本実施形態により、第１の実施形態のシナプス部よりもより細かな荷重係数の制御が可能となった。
【００９９】
また、第１の実施形態のシナプス部においては、面積比ＲＳが５以上で荷重が安定する傾向が見られたのに対し、本実施形態のシナプス部では、面積比ＲＳが約１０以上から荷重係数の変化の傾きが緩やかになる特性を有している。このように、本実施形態のシナプス回路において荷重係数の細かな制御が可能となった理由については、強誘電体ゲートトランジスタ１２０を構成するＮＭＩＳＦＥＴ１１３のＶｇ−Ｉｄ特性（ゲートバイアスとドレイン電流との相関関係）に対する，強誘電体キャパシタ１１５の分極により誘起される電荷量とのバランスによって説明することができる。結果的に、本実施形態においては、分極値の小さい強誘電体材料を用いたことにより、図１１について説明した面積比ＲＳの範囲でこのような特性を得ることが可能になった。
【０１００】
本実施形態のシナプス部１０３は、ＮＭＩＳＦＥＴ１１３と、固定抵抗素子１１７との電圧分配に応じた動作を行なう。ＮＭＩＳＦＥＴ１１３の電気抵抗値をＲ、固定抵抗素子１１７の電気抵抗値をＲ０とすると、荷重係数ＣＷは、下記式（６）
ＣＷ＝Ｒ０／（Ｒ＋Ｒ０）                                  （６）
により与えられる。
【０１０１】
ここで、荷重係数の変調範囲を例えば０.１から０.９までと設定するとき、Ｒが変化すべき値は下記式（７）
Ｒ０／９≦Ｒ≦９Ｒ０                                        （７）
により与えられる。すなわち、Ｒはおよそ２桁の変調が必要となる。
【０１０２】
ここで、ＮＭＩＳＦＥＴ１１３において、閾値電圧以上で２桁の電流変化を生じせしめるのに必要なゲート電圧の変化をΔＶｇとする。ΔＶｇは、本実施形態では、例えば０．２Ｖである。
【０１０３】
この電圧変化量ΔＶｇを強誘電体キャパシタ１１５の分極による電荷で生ぜしめることにより、荷重係数を不揮発に設定することが可能となる。
【０１０４】
ここで、ある荷重制御信号を与えた後の強誘電体キャパシタ１１５の分極値をＰＷとし、強誘電体キャパシタ１１５の面積をＳＦとするとき、図６に示すフローティングゲートに誘起される電荷量ＱＷは、下記式（８）
ＱＷ＝ＰＷ・ＳＦ                                          （８）
により、算出することができる。
【０１０５】
一方、強誘電体ゲートトランジスタ１２０を構成するＮＭＩＳＦＥＴ１１３のゲート部のキャパシタンスをＣＩとするとき、荷重制御信号により生じる図６のフローティングゲートの電位ＶFGは、下記式（９）
ＶFG＝ＱＷ／ＣＩ                                          （９）
により、算出することができる。式（９）で表されるフローティングゲート電位ＶFGの２倍が丁度ΔＶｇと一致するときが、最も効率的に荷重係数を制御することができる。
【０１０６】
すなわち、下記式（１０）
ΔＶｇ＝２ＶFG                                          （１０）
が成立する条件にすることが好ましい。
【０１０７】
ここに、ＮＭＩＳＦＥＴ１１３のゲート絶縁膜の比誘電率をεＩ、厚さをｔＩとすると、ＣＩは下記式（１１）
ＣＩ＝ε０・εＩ・ＳＩ／ｔＩ                            （１１）
によって与えられる。
【０１０８】
式（８），（９），（１０），（１１）をまとめ、さらにＲＳ＝ＳＩ／ＳＦの関係を用いると、最適な面積比ＲＳ（最適ＲＳ）は、下記式（１２）
ＲＳ＝２ＰＷ・ｔＩ／（ΔＶｇ・ε０・εＩ）              （１２）
によって求められる。
【０１０９】
図１３は、式（１２）に従って求められた最適ＲＳと強誘電体膜の分極値との相関関係を示す図である。図１３からわかるように、強誘電体膜の分極値が大きくなると、最適ＲＳが非常に大きくなる。本実施形態の強誘電体材料であるＢＩＴは、分極値の最大値（飽和分極値）が例えば３μＣ／ｃｍ2 であるため、およそ２６程度の面積比ＲＳが最適となる。このことは、図１２に示す結果ともよく一致している。一方、残留分極の大きい強誘電体材料、例えば第１の実施形態で説明したＰＬＴなどの場合でも、図７に示すように強誘電体が飽和しない状態、いわゆるマイナーループで動作する電圧範囲内で駆動することにより、小さい分極値ＰＷを得ることができる。すなわち、極端に大きい面積比ＲＳに設定する必要はない。このことは、強誘電体キャパシタ１１５を最小加工寸法で形成するとした際のＮＭＩＳＦＥＴ１１３のチャネル面積を極端に大きくする必要がないことを意味する。つまり、セルの占有面積を極力小さくできるという点で非常に重要な知見である。なお、本実施形態の最適な面積比は、実際には最適な容量比を反映するものであるが、半導体装置の設計上、面積比が重要であることから、面積比をパラメータとしている。
【０１１０】
ただし、本発明者らが検討した結果、このようなマイナーループの挙動は、若干の印加電圧の変化で分極量が大きく変化するといった動作不安定な面があるため、できるだけ飽和に近いループで強誘電体を使用するのが望ましい。すなわち、分極量が大きい強誘電体材料を用いる場合には、第１の実施形態で説明したような狭い電圧範囲で荷重係数を安定に変調する方法が有利であり、逆に広い電圧範囲で荷重を細かく変調したい場合には、分極量が小さい強誘電体材料を用いる方が有利である。この場合、図１３に示す関係式に従って最適ＲＳを設定することで、最も効果的に荷重変調を行うことが可能であった。
【０１１１】
一方、図１２に示す特性から、面積比ＲＳが最適ＲＳより大きすぎる場合には、荷重係数は１に到達しにくくなることが理解される。逆に、面積比ＲＳが最適ＲＳより小さい場合には、第１の実施形態のシナプス部１０３の動作に近付き、荷重制御信号の電圧の適正範囲が狭くなり、低電圧でのシナプス動作（制御）が実現可能となる。
【０１１２】
以上のように、本実施形態のニューロン素子のシナプス回路では、式（１２）によって最適化された面積比ＲＳ（最適ＲＳ）を有する強誘電体ゲートトランジスタ１２０を構成することで、最適なシナプス回路（シナプス部１０３）を明快に設計できるものである。そして、この方法によって最適化されたシナプス回路を用いることにより、この荷重係数の荷重制御信号の電圧に応じた変化を緩やかにすることが可能となる。この効果により、荷重制御信号による荷重係数の設定は約４０段階に設定できるようになり、第１の実施形態のシナプス回路よりもさらに細かな荷重係数の設定を可能とするものである。
【０１１３】
なお、第１の実施形態及び第２の実施形態において、強誘電体材料として、ＰＬＴを用いた場合とＢＩＴを用いた場合について説明したが、このほかの強誘電体材料を用いても、第２の実施形態と同様の最適化を行うことにより、所望の荷重係数の設定を行ないうるシナプス回路を得ることができる。本発明に用いられる強誘電体材料としては、第１４，第２の実施形態の他に、従来例で述べたＰＺＴ（最大残留分極〜２０μＣ／ｃｍ2 ）や、チタン酸ジルコン酸鉛・ランタン（最大残留分極〜３０μＣ／ｃｍ2 ）、タンタル酸ストロンチウム・ビスマス（ＳＢＴ：最大残留分極〜１０μＣ／ｃｍ2 ）、チタン酸バリウム（ＢＴＯ、最大残留分極〜１０μＣ／ｃｍ2 ）、チタン酸バリウム・ストロンチウム（ＢＳＴ：最大残留分極〜１０μＣ／ｃｍ2 ）、及びこれらにＮｂなどや希土類元素を固溶した強誘電体であれば、第１４，第２の実施形態と同様に、荷重係数を多段に設定可能なシナプス回路を実現することができる。
【０１１４】
（第３の実施形態）
図１４は、本発明の第３の実施形態に係るニューロン素子の等価回路図である。
【０１１５】
同図に示すように、本実施形態のニューロン素子１０１’は、図１に示す第１の実施形態のニューロン素子１０１に加えて、シナプス部１０３の荷重信号端子１２３に選択トランジスタ１９０を接続した構造を有している。選択トランジスタ１９０のゲートには、制御信号端子１９１が接続され、基板領域は接地に接続され、ソースにはシナプス部１０３の荷重信号端子１２３が接続され、ドレインには荷重入力端子１９２が接続されている。
【０１１６】
本実施形態では、このような選択トランジスタ１９０をニューロン素子１０１’に設けることにより、ニューロン素子１０１’を図２１に示すようなアレイ状に配置した場合に、列に沿って延びる制御信号線（図２１に示す第１制御信号線８３）と、行に沿って延びる制御信号線（図２１に示す第２制御信号線８４）とを用いて、ニューラルネットワークを構成しながら、各ニューロン素子１０１’の荷重係数の制御を効率よく行なうことができる。
【０１１７】
また、選択トランジスタ１９０の存在により、入力配線１０４ａ〜１０４ｄの電圧の変動が生じても、その電圧変動が強誘電体キャパシタ１１５と、ＮＭＩＳＦＥＴ１１３のゲート容量と、選択トランジスタ１９０のドレイン・ソース容量とに分配されるので、強誘電体キャパシタ１１５の分極の変動を抑制することができる。
【０１１８】
図１５は、強誘電体ゲートトランジスタ１２０と選択トランジスタ１９０とのキャパシタ成分のみを取り出した等価回路図である。同図に示すように、ＮＭＩＳＦＥＴ１１３のゲート部の容量をＣＩとし、強誘電体キャパシタ１１５の容量をＣＦとし、選択トランジスタ１９０のドレイン・ソース容量をＣdsとすると、入力配線１０４と荷重入力端子１９２との間に、各容量ＣＩ，Ｃds，ＣＦが直列に接続された回路構成となる。
【０１１９】
強誘電体ゲートトランジスタにおいては、強誘電体キャパシタ１１５に書き込み動作を行なうためには、強誘電体キャパシタ１１５の容量ＣＦと、ＮＭＩＳＦＥＴ１１３のゲート部の容量ＣＩとが同程度であることが好ましい。しかし、両者の容量が同程度のときには、ＮＭＩＳＦＥＴ１１３の基板につながる入力配線１０４の電圧の変動が、強誘電体キャパシタ１１５の分極状態に影響を与えてしまう。そのとき、選択トランジスタ１９０がＯＦＦになっていると、ドレイン・ソース容量Ｃdsが小さいので、強誘電体キャパシタ１１５には電圧がほとんど分配されずに、ドレイン・ソース容量Ｃdsに電圧が大きく分配される。その結果、強誘電体キャパシタ１１５の分極状態は、ほとんどディスターブを受けることなく、保持されることになる。
【産業上の利用可能性】
【０１２０】
本発明に係る半導体装置は、高い学習機能，論理変換機能，荷重制御機能などを有するニューロン素子，電位発生装置，論理変換回路などとして機能する半導体装置を実現できるため、特に人工神経回路網の要素となるニューロン素子，電位発生装置，論理変換回路などとして機能する半導体装置等として有用である。
【図面の簡単な説明】
【０１２１】
【図１】本発明の第１の実施形態に係るニューロン素子の等価回路図である。
【図２】第１の実施形態のニューロン素子のシナプス部の１つの具体例を示す回路図である。
【図３】第１の実施形態の具体例に係るシナプス部の上面図である。
【図４】図３のXXVIII−XXVIII線における断面図である。
【図５】図３のXXIX−XXIX線における断面図である。
【図６】図１に示すシナプス部中の固定抵抗素子を除いた構成を示す図である。
【図７】第１の実施形態のＭＦＭＩＳの強誘電体キャパシタの分極特性を示す図である。
【図８】第１の実施形態におけるＭＦＭＩＳへの印加電圧とドレイン電流の相関関係を、面積比ＲＳをパラメータとして説明する図である。
【図９】第１の実施形態のニューロン素子において荷重を与える際に用いる荷重制御信号の波形の一例を示す図である。
【図１０】第１の実施形態のシナプス部による荷重制御信号の電圧に対する荷重係数の変化を示す図である。
【図１１】本発明の第２の実施形態において用いたＢＩＴの分極ヒステリシス特性を示す図である。
【図１２】第２の実施形態のシナプス部の荷重制御信号の電圧と、これによって設定される荷重係数との相関関係を、面積比ＲＳをパラメータとして示す図である。
【図１３】式（１２）に従って求められた最適ＲＳと強誘電体膜の分極値との相関関係を示す図である。
【図１４】本発明の第３の実施形態に係るニューロン素子の等価回路図である。
【図１５】第２の実施形態における強誘電体ゲートトランジスタと選択トランジスタとのキャパシタ成分のみを取り出した等価回路図である。
【図１６】従来の公報に記載されている第２の従来例に係るニューロン素子の等価回路図である。
【図１７】従来例における制御端子に負のパルス信号を加えたときの入力信号に対する各部の電荷量を出力信号の論理値とを表にして示す図である。
【図１８】従来例における制御端子にさらに振幅の大きい負のパルス信号を加えたときの入力信号に対する各部の電荷量を出力信号Ｙの論理値とを表にして示す図である。
【図１９】（ａ），（ｂ）は、それぞれ順に、従来例に係るニューロン素子のフローティングゲートの電位の時間変化を示すタイミングチャート、及び強誘電体膜に印加される電圧の時間変化を示すタイミングチャートである。
【図２０】脳の基本単位の構成を簡略化して示すブロック回路図である。
【図２１】従来例に係るνＭＯＳの構造を簡略化して示す模式図である。
【図２２】特許公報に記載されている従来例のニューロン素子の構成を示す模式図である。
【図２３】特許公報に記載されている従来の強誘電体ゲートトランジスタ構造を示す断面図である。
【図２４】電子が厚さ１０ｎｍの熱酸化シリコン膜をトンネリングする際の印加電圧とトンネル電流の相関を示す図である。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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