(57)【要約】【課題】  消費電力の削減と低コスト化を実現可能な表示装置の提供。【解決手段】  本発明に係る表示装置は、ガラス基板３０上に縦横に列設される信号線Ｓ及び走査線Ｇと、ガラス基板３０上の信号線及び走査線の各交点付近に形成される表示素子１と、信号線を駆動する信号線駆動回路２と、走査線を駆動する走査線駆動回路３とを備え、信号線駆動回路２は、ガラス基板３０とは別基板上のCPU４から供給された表示用映像データを記憶するVRAM５と、VRAM５に記憶された表示用映像データに基づいて信号線を駆動するLCDC６とを有する。単結晶シリコンプロセスで形成したVRAMチップ５をガラス基板３０上に実装するため、CPU４とVRAMチップ５との間のデータ伝送を高速化でき、汎用メモリチップが利用できるためコスト削減が図れる。【選択図】  図１
2005031661.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板上に縦横に列設される信号線及び走査線と、
前記絶縁基板上の信号線及び走査線の各交点付近に形成される表示素子と、
前記信号線を駆動する信号線駆動回路と、
前記走査線を駆動する走査線駆動回路と、を備えた表示装置において、
前記信号線駆動回路は、
前記絶縁基板上に実装され、外部から供給された通常表示データを記憶する表示データ記憶部と、
前記絶縁基板上に多結晶シリコンプロセスで形成され、前記表示データ記憶部に記憶された通常表示データに基づいて信号線を駆動する信号線駆動部と、を有することを特徴とする表示装置。
【請求項２】
前記表示素子のそれぞれに対応して前記絶縁基板上に配置され、それぞれ所定範囲の入射光を撮像して撮像データを出力する撮像部と、
前記撮像データを記憶する撮像データ記憶部と、を備えることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記絶縁基板上に実装され、互いに別個に読み書き可能な第１および第２の記憶領域を有する記憶装置を備え、
前記表示データ記憶部は、前記第１の記憶領域に対応し、
前記撮像データ記憶部は、前記第２の記憶領域に対応することを特徴とする請求項２に記載の表示装置。
【請求項４】
前記第１および第２の記憶領域の一方は、全記憶領域のうち最下位ビットからｎビット目（ｎは最下位ビットより大きく、最上位ビットより小さい整数）までの記憶領域であり、他方は、（ｎ＋１）ビット目から最上位ビットまでの記憶領域であることを特徴とする請求項３に記載の表示装置。
【請求項５】
同一画素に対応する通常表示データおよび撮像データは、前記記憶装置における同一アドレスの前記第１および第２の記憶領域に記憶されることを特徴とする請求項４に記載の表示装置。
【請求項６】
前記表示データ記憶部は、単結晶シリコンプロセスで形成され、
前記表示素子及び前記信号線駆動部は、前記絶縁基板上に多結晶シリコンによるTFT（Thin Film Transistor）を用いて形成されることを特徴とする請求項１に記載の表示装置。
【請求項７】
表示装置は、 
絶縁基板上に縦横に列設される信号線及び走査線と、
前記絶縁基板上の信号線及び走査線の各交点付近に形成される表示素子と、
前記信号線を駆動する信号線駆動回路と、
前記走査線を駆動する走査線駆動回路と、
前記表示素子のそれぞれに対応して前記絶縁基板上に配置され、それぞれ所定範囲の入射光を撮像して撮像データを出力する撮像部と、
前記絶縁基板上に実装され、外部から供給された通常表示データを記憶するとともに、前記撮像部による撮像データを記憶する画素記憶部と、を備え、
前記信号線駆動回路は、前記画素記憶部に記憶されたデータに基づいて信号線を駆動することを特徴とする表示装置。
【請求項８】
前記撮像部で撮像された撮像データの並び替えを行う並び替え回路を備え、
前記画素記憶部は、前記並び替え回路で並び替えた撮像データを記憶することを特徴とする請求項７に記載の表示装置。
【請求項９】
前記画素記憶部は、異なる複数の撮像条件にて前記撮像部で撮像された複数の撮像データを積算して得られる撮像データを記憶することを特徴とする請求項７に記載の表示装置。
【請求項１０】
前記画素記憶部は、通常表示データを記憶する第１の記憶領域と、撮像データを記憶する第２の記憶領域とを有することを特徴とする請求項７に記載の表示装置。
【請求項１１】
前記第１および第２の記憶領域の一方は、全記憶領域のうち最下位ビットからｎビット目（ｎは最下位ビットより大きく、最上位ビットより小さい値）までの記憶領域であり、他方は、（ｎ＋１）ビット目から最上位ビットまでの記憶領域であることを特徴とする請求項１０に記載の表示装置。
【請求項１２】
同一画素に対応する通常表示データおよび撮像データは、前記画素記憶部における同一アドレスの前記第１および第２の記憶領域に記憶されることを特徴とする請求項１１に記載の表示装置。
【請求項１３】
前記画素記憶部は、単結晶シリコンプロセスで形成され、
前記表示素子及び前記信号線駆動部は、前記絶縁基板上に多結晶シリコンによるTFT（Thin Film Transistor）を用いて形成されることを特徴とする請求項７に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通常表示データを記憶する表示データ記憶部を絶縁基板上に実装した表示装置に関する。
【背景技術】
【０００２】
従来の液晶表示装置の多くは、LCDC（Liquid Crystal Display Controller）と呼ばれる制御チップにより、LCDパネルの表示制御を行っている（特許文献１参照）。
【０００３】
図１１はこの種の従来の液晶表示装置の概略構成を示すブロック図である。図示のように、従来は、ガラス基板３０上に形成される信号線駆動用のソースドライバ３１とは別個に、ガラス基板３０の外に表示制御用のLCDC３２とCPU３３を配置していた。LCDC３２は、CPU３３からの指示により、ガラス基板３０上のソースドライバ３１に表示用映像データを供給していた。
【特許文献１】特開2002-196732公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ガラス基板３０とは別個にLCDC３２を配置すると、LCDC３２から表示素子までの距離が長くなり、配線負荷が増えて消費電力も悪くなるという問題があった。
【０００５】
このため、図１２に示すように、COG（Chip On Glass）などの実装方法により、LCDC３２をガラス基板３０上に実装する手法が提案された。また、LCDC３２に表示データを記憶するメモリを内蔵することにより、表示データの読出し速度を高速化でき、かつ消費電力の削減を図っていた。
【０００６】
図１２の液晶表示装置では、表示制御処理の大半をLCDC３２が行うため、LCDC３２のチップサイズが大きくなり、コスト高になる。また、表示解像度が高くなるにつれて、LCDC３２の端子数が増え、LCDC３２チップの実装面積が大きくなる。また、それに伴って、LCDパネルの額縁サイズが大きくなったり、接続時の信頼性が低下する。
【０００７】
本発明は、このような点に鑑みてなされたものであり、その目的は、消費電力の削減と低コスト化を実現可能な表示装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、表示装置は、絶縁基板上に縦横に列設される信号線及び走査線と、前記絶縁基板上の信号線及び走査線の各交点付近に形成される表示素子と、前記信号線を駆動する信号線駆動回路と、前記走査線を駆動する走査線駆動回路と、を備えた表示装置において、前記信号線駆動回路は、前記絶縁基板上に実装され、外部から供給された通常表示データを記憶する表示データ記憶部と、前記絶縁基板上に多結晶シリコンプロセスで形成され、前記表示データ記憶部に記憶された通常表示データに基づいて信号線を駆動する信号線駆動部と、を有する。
【０００９】
また、本発明の一態様によれば、絶縁基板上に縦横に列設される信号線及び走査線と、前記絶縁基板上の信号線及び走査線の各交点付近に形成される表示素子と、前記信号線を駆動する信号線駆動回路と、前記走査線を駆動する走査線駆動回路と、を備えた表示装置において、前記表示素子のそれぞれに対応して前記絶縁基板上に配置され、それぞれ所定範囲の入射光を撮像して撮像データを出力する撮像部と、前記絶縁基板上に実装され、外部から供給された通常表示データを記憶するとともに、前記撮像部による撮像データを記憶する画素記憶部と、を備え、前記信号線駆動回路は、前記画素記憶部に記憶されたデータに基づいて信号線を駆動する。
【発明の効果】
【００１０】
以上詳細に説明したように、本発明によれば、表示用記憶部を絶縁基板上に実装するため、外部のCPUと表示用記憶部との間のデータ伝送を高速化できる。また、表示用記憶部として汎用メモリチップを利用できるため、コスト削減が図れる。
【００１１】
さらに、本発明によれば、撮像部で撮像された撮像データを、表示用の画素記憶部に記憶するため、撮像データ専用のメモリが不要となり、コスト削減が図れる。また、各画素ごとに撮像データ専用のメモリを設けなくて済むため、開口率向上が図れる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しながら、本発明の一実施形態を説明する。
【００１３】
（第１の実施形態）
図１は本発明に係る表示装置の第１の実施形態の概略構成を示すブロック図である。図１の表示装置は、ガラス基板３０上に縦横に列設される信号線Ｓ及び走査線Ｇと、ガラス基板３０上の信号線Ｓ及び走査線Ｇの各交点付近に形成される表示素子１と、信号線を駆動する信号線駆動回路２と、走査線を駆動する走査線駆動回路３とを備えている。
【００１４】
信号線駆動回路２は、ガラス基板３０とは別基板上のCPU４から供給された通常表示データを記憶するVRAM５と、VRAM５に記憶された通常表示データに基づいて信号線を駆動するLCDC６とを有する。
【００１５】
本実施形態のLCDC６は、図１０に示す従来のLCDC３２と異なり、表示用メモリを内蔵していない。ただし、ソースドライバの機能を備えている。
【００１６】
表示素子１とLCDC６はポリシリコン（多結晶）プロセスでガラス基板３０上に形成される。一方、VRAM５は、通常の単結晶シリコンプロセスで形成されたチップをガラス基板３０上に実装したものである。なお、走査線駆動回路３についても、ポリシリコンプロセスでガラス基板３０上に形成される。
【００１７】
ポリシリコンプロセスで形成されるポリシリコンTFT（Thin Film Transistor）は、単結晶シリコンプロセスで形成される単結晶シリコントランジスタと比べて、素子サイズが大きく、回路動作も遅いが、ガラス基板３０上の表示素子１と同一の製造プロセスで形成できるため、製造が容易で、製造歩留まりも高くなる。また、配線パターンの数と配線抵抗を削減できるため、消費電力を削減できるとともに、表示品質を向上できる。
【００１８】
本実施形態では、広大な素子形成面積を要するVRAM５については、ポリシリコンプロセスで形成せずに、VRAM５用の汎用メモリチップ（以下、VRAM５と呼ぶ）をガラス基板３０上に実装する。汎用メモリチップを用いることで、実装部品のコスト削減が図れる。
【００１９】
本実施形態のVRAM５は、ポリシリコンプロセスで形成したポリシリコンTFTよりも高速動作が可能なため、CPU４との間で高速にデータ伝送を行うことができる。
【００２０】
LCDC６はVRAM５から読み出した通常表示データに対して並列データ処理を施し、動作周波数を低減する。より具体的には、複数の信号線を同時に駆動することにより、信号線の駆動周波数を低くする。
【００２１】
図１のLCDC６は、図１１のソースドライバ３１の機能を含んでおり、並列化した通常表示データを不図示のDACによりアナログ信号に変換して各信号線を駆動する。LCDC６によりアナログ信号に変換することにより、ガラス基板上での信号処理を簡易化することができ、ポリシリコン回路に要求される素子性能を低くできる。
【００２２】
その一方で、液晶の駆動電圧が例えば４Ｖ程度と高く、LCDC６を耐圧の高い製造プロセスで製造する必要がある場合には、チップコストの上昇を招く。この場合は、LCDC６で出力可能な電圧、例えば2.5Ｖでアナログ出力信号を生成し、ガラス基板上のポリシリコン回路で増幅する手段が考えられる。
【００２３】
また、LCDC６の機能をデジタル映像信号の出力までとし、不図示のDAC回路をガラス基板上のポリシリコンプロセスで形成してもよい。
【００２４】
このように、第１の実施形態では、単結晶シリコンプロセスで形成したVRAM５をガラス基板３０上に実装するため、CPU４とVRAM５との間のデータ伝送を高速化することができるとともに、高耐圧プロセスを採用する必要がなくなる。かつ、信号伝送方法については、汎用化された手順、例えば、ランダムアクセスメモリのデータ転送手順を利用することで、信号伝送を一般化できる。結果として、VRAM５として汎用メモリチップを利用できるため、コスト削減が図れる。
【００２５】
また、LCDC６をポリシリコンプロセスで形成するため、LCDC６と表示素子１との間の配線抵抗を低減でき、かつ、配線負荷も低減できるので、信号線駆動を低消費電力で行うことができる。
【００２６】
（第２の実施形態）
第２の実施形態は、画像取込機能を設けた表示装置において、通常表示データを格納するメモリの削減を図るものである。
【００２７】
第２の実施形態の表示装置は、図１と同様のブロック構成を有する。図２は表示セル１０の詳細構成の一例を示すブロック図である。図２の点線で囲んだ領域の一つ一つが１画素分の構成を表している。
【００２８】
各画素は、表示素子１と、表示素子１の一端に接続される液晶容量Ｃ１及び補助容量Ｃ２と、画像取込み用のセンサ１２とを有する。センサ１２は、不図示の電源線及び制御線に接続されている。
【００２９】
図２では、１画素内に１つの表示素子１のみが図示されているが、実際には、１画素内に赤、緑及び青用の３つの表示素子１があり、各表示素子１がそれぞれセンサ１２を有する。
【００３０】
図３は１画素分の詳細構成を示す回路図である。１画素には、表示素子１のそれぞれに対応して、フォトダイオードからなるセンサ１２が１つずつ設けられている。各センサ１２のアノード端子は電源線JVSSに接続され、カソード端子は制御線Ｌ１に接続されている。これらは、すべてが同一基板（アレイ基板）上に形成されていてもよいし、一部を対向基板に設けても良い。例えば表示素子１を対向基板に配置しても良い。この場合、対向基板側にも信号線および走査線を設ける。画素ＴＦＴ等とセンサ回路等を同一基板上に一体化する場合は、製造コストを低減することができる。画素ＴＦＴ等とセンサ回路等を別基板上に一体化する場合は、開口率を大きくしてバックライトの消費電力を低減することができる。（例えば対向基板側の画素ＴＦＴを、アレイ基板側のセンサやキャパシタ素子と対向配置するようにする。）
この他、各画素は、電源線JVSSと制御線Ｌ１との間に接続されるキャパシタＣ３と、キャパシタＣ３の蓄積電荷に応じた２値データを図１に示すVRAM５に格納する制御を行うトランジスタＱ３と、VRAM５及びキャパシタＣ３を初期化するリセット用トランジスタＱ４と、キャパシタＣ３の蓄積電荷を増幅する増幅器（ＡＭＰ）１４とを有する。
【００３１】
このように、第２の実施形態は、センサ１２で撮像した撮像データを格納するメモリとして、VRAM５を用いる点に特徴がある。VRAM５を流用することにより、撮像データ専用のメモリが不要になり、コスト削減と実装面積の削減が図れる。
【００３２】
本実施形態の表示装置は、通常の表示動作を行うこともできるし、スキャナと同様の画像取込みを行うこともできる。図４は通常の表示動作を示すフローチャートである。
【００３３】
まず、CPU４は映像演算処理を行って通常表示データを生成し（ステップＳ１）、生成した通常表示データをVRAM５に格納する（ステップＳ２）。次に、LCDC６は、VRAM５から通常表示データを順に読出し（ステップＳ３）、Ｄ／Ａ変換を行う（ステップＳ４）。
【００３４】
次に、LCDC６は駆動すべき信号線を選択し（ステップＳ５）、LCDC６内のソースドライバ３１により信号線を駆動する（ステップＳ６）。次に、すべての信号線の駆動（画素リフレッシュ処理）が終了したか否かを判定し（ステップＳ７）、まだ終わっていなければステップＳ３に戻り、終わった場合には処理を終了する。
【００３５】
通常の表示動作を行う場合は、図３のトランジスタＱ３はオフ状態に設定され、VRAM５には有効なデータは格納されない。この場合、信号線には、信号線駆動回路２２からの信号線電圧が供給され、この信号線電圧に応じた表示が行われる。
【００３６】
一方、画像取込みを行う場合は、図５に示すようにアレイ基板２１の上面側に画像取込み対象物（例えば、紙面）２２を配置し、バックライト２３からの光を対向基板２４とアレイ基板２１を介して紙面２２に照射する。紙面２２で反射された光はアレイ基板２１上のセンサ１２で受光され、画像取込みが行われる。
【００３７】
取り込んだ撮像データは、検出線を介してVRAM５に格納される。LCDC６はVRAM５に格納されたデータの並び替えやデータ中のノイズの除去などの演算処理を行う。
【００３８】
図６は画像取込を行う場合の処理動作を示すフローチャートである。まず、CPU４はセンサ１２の検出動作を開始させる（ステップＳ１１）。センサ１２が撮像した撮像データは２値化されてVRAM５に格納される（ステップＳ１２）。
【００３９】
撮像条件を変えて所定回数の撮像を行ったか否かを判定し（ステップＳ１３）、まだ所定回数に達していなければ、新たな撮像条件を設定して（ステップＳ１４）、ステップＳ１１以降の処理を繰り返す。
【００４０】
ここで、個々の撮像条件とは、キャパシタＣ３に印加する電圧が異なる場合を指す。センサ１２が撮像対象物の白っぽい部分を読み取った場合は、キャパシタの初期電荷が放電して、キャパシタＣ３の両端電圧が低下する。一方、黒っぽい部分を読み取った場合は、センサ１２には電流は流れず、キャパシタＣ３の両端電圧はほとんど変化しない。キャパシタＣ３の印加電圧を予め制御することにより、撮像対象物の濃淡を検出することができる。
【００４１】
VRAM５のあるアドレスには、異なる複数の撮像条件で撮像された複数の撮像データの積算値が格納される。このように、複数の撮像条件で撮像された複数の撮像データを積算することにより、階調表現が可能となる。
【００４２】
ステップＳ１３にて、所定回数のサンプリングを行ったと判断された場合は、次に、画像取込結果を表示するモードか否かを判定し（ステップＳ１５）、同モードであれば、図４の処理と同様の処理を行って画像取込結果の表示を行う（ステップＳ１６）。
【００４３】
ここで、センサ１２による撮像データをそのまま表示すると、鏡で写したように、左右が反転した表示になる。このような反転画像を表示したい場合には、センサ１２で撮像された順序に表示すればよい。
【００４４】
一方、一般のカメラで写した場合のように、反転しない画像を表示したい場合には、センサ１２で撮像された順序とは逆の順序で表示セル１０に表示すればよい。そのためには、VRAM５から読み出したデータを並び替えてから信号線の書込みを行えばよい。あるいは、VRAM５からの読出し順序を考慮に入れて、センサ１２からの撮像データをVRAM５に書き込めばよい。後者の場合、撮像データの並び替えが不要になるため、LCDC６の処理負担が軽減される。
【００４５】
一方、同モードでないと判定された場合、あるいはステップＳ１５の処理が終了した場合には、VRAM５に格納された撮像データをCPU４に送る（ステップＳ１７）。
【００４６】
図７は通常の表示動作を行う場合のデータの流れを示す図である。CPU４からのデジタル通常表示データは、ガラス基板３０上に実装されたVRAM５に格納される。LCDC６はVRAM５から読み出した通常表示データをアナログ信号に変換して信号線に書き込む。
【００４７】
図８は画像取込を行う場合のデータの流れを示す図である。表示セル１０内のセンサ１２で撮像された撮像データは、LCDC６に入力される。LCDC６は、撮像データを表示フォーマットに合わせて並び替える。そして、各撮像データごとにアドレスを指定してVRAM５に書き込む。CPU４は、VRAM５に書き込まれた撮像データを必要に応じて読み出す。
【００４８】
一方、撮像データを表示セル１０に表示する場合は、LCDC６はVRAM５から撮像データを読出して、アナログ信号に変換して信号線の書き込みを行う。
【００４９】
このように、第２の実施形態では、センサ１２で撮像された撮像データをVRAM５に格納するため、撮像データ専用のメモリが不要となり、コスト削減が図れる。また、表示セル１０内に撮像データ専用のメモリを設ける必要がなくなるため、開口率向上が図れる。
【００５０】
（第３の実施形態）
第３の実施形態は、外部から供給される通常表示データを記憶するVRAM５とは別個に、撮像データを記憶する撮像データメモリを設けるものである。
【００５１】
図９は本発明の第３の実施形態に係る表示装置の概略構成を示すブロック図である。図９では、図１と共通する構成部分には同一符号を付しており、以下では、相違点を中心に説明する。
【００５２】
図９の表示装置内の信号線駆動回路は、図１の構成に加えて、撮像データを記憶する撮像データメモリ１１を有する。この撮像データメモリ１１は、VRAM５とは別のICチップであり、ガラス基板上に実装される。撮像データメモリ１１を構成するICチップも、通常の単結晶シリコンプロセスで形成される。
【００５３】
図１のように、VRAM５を通常表示データと撮像データで共用する場合、通常表示データと撮像データがバス配線を共用しなければならない。このため、両データがバス配線上でコンフリクトを起こさないように、各データをバス配線に供給するか否かを切替制御する回路が必要となり、全体の回路が複雑になる。
【００５４】
一方、図９のように、VRAM５の他に撮像データメモリ１１を設ければ、バス配線を共用する必要もなくなり、通常表示データと撮像データのタイミングを制御する回路も簡略化できる。
【００５５】
このように、第３の実施形態では、VRAM５とは別個に撮像データメモリ１１を設けるため、VRAM５と撮像データメモリ１１に対するデータの読み書き制御回路を簡略化できる。
【００５６】
（第４の実施形態）
第４の実施形態は、第２の実施形態の変形例であり、VRAM５の記憶領域を２つに分けて、１つには通常表示データを記憶し、もう１つには撮像データを記憶するものである。
【００５７】
本発明の第４の実施形態に係る表示装置は、図１と同様のブロック構成をもつ。VRAM５には、通常表示データと撮像データが格納される。
【００５８】
図１０はVRAM５内の記憶領域を説明する図であり、各アドレスが２４ビットからなる例を示している。図１０のVRAM５は、通常表示データを記憶する第１の記憶領域２５と、撮像データを記憶する第２の記憶領域２６とを有する。第１の記憶領域２５は、最下位ビットから１８ビット目までの記憶領域であり、第２の記憶領域２６は、１９ビット目から最上位ビットまでの記憶領域である。
【００５９】
第１の記憶領域２５には、ＲＧＢそれぞれ６ビット（計１８ビット）のデータが格納されるため、各色２５６階調の表示が可能となる。第２の記憶領域２６には、ＲＧＢそれぞれ２ビットのデータ（計６ビット）が格納される。
【００６０】
同じ画素に対応する通常表示データと撮像データは、VRAM５内の同じアドレスの第１および第２の記憶領域２５，２６に格納される。撮像を行っている最中は、表示画面には、第１の記憶領域２５に格納された通常表示データに応じた画像が表示される。
【００６１】
１フレーム分の撮像が終わると、ＣＰＵ４は、VRAM５内の第２の記憶領域２６に格納されている１フレーム分の撮像データを読み込んで、所定の画像処理を行い、各色８ビットの階調データに伸張する。その後、ＣＰＵ４は、伸張した各色８ビット（計２４ビット）のデータをVRAM５に書き込む。これにより、表示画面には、撮像データが各色８ビットで表示される。
【００６２】
このように、第４の実施形態では、同一画素の通常表示データと撮像データをVRAM５の同一アドレスに格納するため、各データ用に別個にアドレスを発行しなくてよくなり、VRAM５に対する読み書きを制御する制御回路の構成を簡略化できる。また、撮像データの画像処理後は、VRAM５の全記憶領域を撮像データの表示用に用いることができるため、画質に優れた撮像データを表示できる。
【図面の簡単な説明】
【００６３】
【図１】本発明に係る表示装置の第１の実施形態の概略構成を示すブロック図。
【図２】表示セル１０の詳細構成の一例を示すブロック図。
【図３】１画素分の詳細構成を示す回路図。
【図４】通常の表示動作を示すフローチャート。
【図５】画像取込の手法を説明する図。
【図６】画像取込を行う場合の処理動作を示すフローチャート。
【図７】通常の表示動作を行う場合のデータの流れを示す図。
【図８】画像取込を行う場合のデータの流れを示す図。
【図９】本発明の第３の実施形態に係る表示装置の概略構成を示すブロック図。
【図１０】VRAM５内の記憶領域を説明する図。
【図１１】従来の液晶表示装置の概略構成を示すブロック図。
【図１２】LCDCをガラス基板上に実装した従来の液晶表示装置のブロック図。
【符号の説明】
【００６４】
１  表示素子
２  信号線駆動回路
３  走査線駆動回路
４  CPU
５  VRAMチップ
６  LCDC（ソースドライバを含む）
１２  センサ
【図１】
2005031661.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005031661.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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