(57)【要約】【課題】  コンパレータや基準電圧生成回路を使用せずに回路規模を小さくすることができ、電源電圧の変動による遅延時間の変化を小さくすることができるパルス発生回路を得る。【解決手段】  入力信号Ｓｉの変化を検出するＤフリップフロップ２の反転出力信号Ｓｄが入力されるＮＭＯＳトランジスタ７の動作によって、コンデンサ９に対してカレントミラー回路３からの電流ｉｐによる充電又は放電が行われ、コンデンサ９に充電された電荷により発生する電圧Ｖｐが入力されるインバータ５の出力信号Ｓｆをインバータ６を介してＤフリップフロップ２のリセット端子ＲＥＳに帰還する帰還ループを形成するようにした。【選択図】  図１
2005109902.tif 000002
【特許請求の範囲】
【請求項１】
パルス信号からなる入力信号が入力されてから所定時間後にパルス信号を所定の出力端から出力するパルス発生回路において、
所定の定電流を生成して出力する定電流発生回路と、
該定電流発生回路からの定電流によって充電されるコンデンサと、
前記入力信号における信号レベルの所定の変化を検出するＤフリップフロップ回路と、
該Ｄフリップフロップ回路の所定の出力端から出力される信号に応じて、前記コンデンサに充電又は放電を行わせる充放電切替回路と、
前記コンデンサに充電された電荷によって発生する電圧を２値の信号に変換して前記出力端に出力する変換回路と、
を備え、
前記変換回路の出力信号が、前記Ｄフリップフロップ回路のリセット信号入力端に入力され、変換回路の出力信号をＤフリップフロップ回路のリセット信号入力端に帰還する帰還ループを形成することを特徴とするパルス発生回路。
【請求項２】
前記定電流発生回路は、入力端に定電流源が接続されたカレントミラー回路で構成されることを特徴とする請求項１記載のパルス発生回路。
【請求項３】
前記充放電切替回路は、Ｄフリップフロップ回路の所定の出力端から出力された信号に応じて前記コンデンサの放電を行うトランジスタからなることを特徴とする請求項１又は２記載のパルス発生回路。
【請求項４】
前記Ｄフリップフロップ回路は、外部からのリセット信号又は前記変換回路の出力信号に応じて所定のリセット動作を行うことを特徴とする請求項１、２又は３記載のパルス発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力されたパルス信号に対して任意の遅延量とパルス幅を有するパルスを生成して出力するパルス発生回路に関する。
【背景技術】
【０００２】
図３は、従来のパルス発生回路の回路例を示した図である（例えば、特許文献１参照。）。図３において、パルス発生回路１００は、インバータ１０１、Ｄフリップフロップ１０２、電流出力コンパレータ１０３、コンパレータ１０４、ヒステリシス付きコンパレータ１０５及びコンデンサＣを備えている。電流出力コンパレータ１０３には基準電圧Ｖ１が、コンパレータ１０４には基準電圧Ｖ４が、ヒステリシス付きコンパレータ１０５には基準電圧Ｖ２及びＶ３がそれぞれ供給されている。
【０００３】
図４は、図３のパルス発生回路１００の動作例を示したタイミングチャートであり、図４を参照しながら図３のパルス発生回路１００の動作例について説明する。インバータ１０１を介してパルス信号Ｓ１が入力されるＤフリップフロップ１０２の出力信号Ｓ２は、電流出力コンパレータ１０３の非反転入力端に入力され、電流出力コンパレータ１０３の出力電流は、コンデンサＣを充放電する。コンパレータ１０４の非反転入力端の電圧が基準電圧Ｖ４を超えると、コンパレータ１０４の出力信号の信号レベルが反転し、Ｄフリップフロップ１０２がリセットされる。
【０００４】
ここで、ヒステリシス付きコンパレータ１０５の出力信号が立ち上がるときの基準電圧Ｖ２及び立ち下がるときの基準電圧Ｖ３を、それぞれ基準電圧Ｖ４よりも小さい電圧にしておくと、ヒステリシス付きコンパレータ１０５の出力端からパルスを出力させることができる。このように、電流出力コンパレータ１０３からの定電流とコンパレータ１０４で、入力信号Ｓ１に対する出力信号Ｓ５の遅延時間が決定されており、カウンタ等を使用しなくても該遅延時間を精度よく設定することができる。
【特許文献１】実用新案登録第２５９３７８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、図３のような回路では、コンパレータが３つ必要であり、基準電圧Ｖ１〜Ｖ４を得るため精度の良い電圧源を必要とする。このため、回路規模が大きくなるという問題があった。回路規模を小さくするために図５のような回路も考えられるが、ＬＳＩにこのような回路を搭載した場合、電源電圧やプロセスパラメータの影響で遅延時間が大きく変化するという問題があった。
【０００６】
本発明は、上記のような問題を解決するためになされたものであり、カレントミラー回路で設定した電流を用いて遅延時間を設定することにより、コンパレータや基準電圧生成回路を使用せずに回路規模を小さくすることができ、電源電圧の変動による遅延時間の変化を小さくすることができるパルス発生回路を得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係るパルス発生回路は、パルス信号からなる入力信号が入力されてから所定時間後にパルス信号を所定の出力端から出力するパルス発生回路において、
所定の定電流を生成して出力する定電流発生回路と、
該定電流発生回路からの定電流によって充電されるコンデンサと、
前記入力信号における信号レベルの所定の変化を検出するＤフリップフロップ回路と、
該Ｄフリップフロップ回路の所定の出力端から出力される信号に応じて、前記コンデンサに充電又は放電を行わせる充放電切替回路と、
前記コンデンサに充電された電荷によって発生する電圧を２値の信号に変換して前記出力端に出力する変換回路と、
を備え、
前記変換回路の出力信号が、前記Ｄフリップフロップ回路のリセット信号入力端に入力され、変換回路の出力信号をＤフリップフロップ回路のリセット信号入力端に帰還する帰還ループを形成するものである。
【０００８】
具体的には、前記定電流発生回路は、入力端に定電流源が接続されたカレントミラー回路で構成されるようにした。
【０００９】
また、前記充放電切替回路は、Ｄフリップフロップ回路の所定の出力端から出力された信号に応じて前記コンデンサの放電を行うトランジスタからなるようにした。
【００１０】
また、前記Ｄフリップフロップ回路は、外部からのリセット信号又は前記変換回路の出力信号に応じて所定のリセット動作を行うようにしてもよい。
【発明の効果】
【００１１】
本発明のパルス発生回路によれば、カレントミラー回路からなる定電流発生回路で設定した電流を用いて遅延時間を設定することができ、コンパレータや基準電圧生成回路を使用せずに回路規模を小さくすることができると共に電源電圧の変動による遅延時間の変化を小さくすることができる。
【発明を実施するための最良の形態】
【００１２】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるパルス発生回路の回路例を示した図である。
図１において、パルス発生回路１は、Ｄフリップフロップ２、カレントミラー回路３、ＯＲ回路４、インバータ５，６、ＮＭＯＳトランジスタ７、抵抗８及びコンデンサ９を備えている。更に、カレントミラー回路３は、ＰＭＯＳトランジスタ１１及び１２で形成されている。なお、Ｄフリップフロップ２はＤフリップフロップ回路を、カレントミラー回路３及び抵抗８は定電流発生回路を、インバータ５，６は変換回路を、ＮＭＯＳトランジスタ７は充放電切替回路を、抵抗８は定電流源をそれぞれなす。
【００１３】
正側電源電圧ＶＤＤと負側電源電圧ＶＳＳとの間に、ＰＭＯＳトランジスタ１１と抵抗８が直列に接続される共にＰＭＯＳトランジスタ１２とＮＭＯＳトランジスタ７が直列に接続されている。ＰＭＯＳトランジスタ１１及び１２の各ゲートは接続され、該接続部がＰＭＯＳトランジスタ１１のドレインに接続されている。ＮＭＯＳトランジスタ７のゲートは、Ｄフリップフロップ２の反転出力端ＱＢに接続され、ＮＭＯＳトランジスタ７に並列にコンデンサ９が接続されている。
【００１４】
一方、ＰＭＯＳトランジスタ１２とＮＭＯＳトランジスタ７との接続部と出力端ＯＵＴとの間にはインバータ５及び６が直列に接続されている。更に、インバータ６の出力端は、ＯＲ回路４の一方の入力端に接続され、ＯＲ回路４の他方の入力端には外部からのリセット信号ＲＥＳが入力されている。ＯＲ回路４の出力端は、Ｄフリップフロップ２のリセット信号入力端Ｒに接続され、Ｄフリップフロップ２の入力端Ｄには正側電源電圧ＶＤＤが入力され、Ｄフリップフロップ２のクロック信号入力端ＣＫには外部からの入力信号Ｓｉが入力されている。
【００１５】
このような構成において、ＯＲ回路４の出力信号をＳｂに、Ｄフリップフロップ２の出力端ＱＢからの出力信号をＳｄにそれぞれすると共に、ＮＭＯＳトランジスタ７、ＰＭＯＳトランジスタ１２、コンデンサ９及びインバータ５の入力端の接続部を接続部ｐとする。更に、インバータ５の出力信号をＳｆとすると共に、インバータ６の出力信号をＳｏとする。
図２は、図１のパルス発生回路１の動作例を示したタイミングチャートであり、図２を参照しながら図１のパルス発生回路１の動作について説明する。なお、図２において、斜線で示した部分は、Ｄフリップフロップ２にリセットがかかる前の不定状態であることを示している。
【００１６】
リセット信号ＲＥＳがハイ（Ｈｉｇｈ）レベルになると、Ｄフリップフロップ２にリセットがかかり、出力端Ｑはロー（Ｌｏｗ）レベルに、反転出力端ＱＢはハイレベルになる。このとき、ＮＭＯＳトランジスタ７は、オンしてコンデンサ９の電荷を放電し、接続部ｐの電圧、すなわちインバータ５の入力端に入力される信号Ｓｐの電圧Ｖｐを負側電源電圧ＶＳＳにする。このことから、インバータ５の出力信号Ｓｆはハイレベルになると共にインバータ６の出力信号Ｓｏはローレベルになり、リセット信号ＲＥＳがハイレベルからローレベルに戻ると、Ｄフリップフロップ２のリセット状態が解除され、この状態は入力信号Ｓｉの立ち上がりまで保たれる。
【００１７】
入力信号Ｓｉがローレベルからハイレベルに変わると、Ｄフリップフロップ２において、出力端Ｑはハイレベルに、反転出力端ＱＢはローレベルにそれぞれ変化する。ＮＭＯＳトランジスタ７はオフ状態になり、カレントミラー回路３の出力電流ｉｐによってコンデンサ９が充電される。該出力電流ｉｐは、ＰＭＯＳトランジスタ１１及び１２のゲート幅Ｗ及びゲート長Ｌがそれぞれ同じで、β＝μ０×Ｃｏｘ×Ｗ／Ｌ（ただし、μ０：移動度、Ｃｏｘ：単位面積当たりのゲート酸化膜容量とする）とした場合、下記（１）式で示すことができる。
ｉｐ＝(β／２)×[[β×Ｖｔｐ−１／Ｒ１＋{(β×Ｖｔｐ−１／Ｒ１)２−β×(β×Ｖｔｐ２−２×ＶＤＤ／Ｒ１)}１／２]／β−Ｖｔｐ]２………………（１）
なお、ＶｔｐはＰＭＯＳトランジスタのしきい値（絶対値）を、Ｒ１は抵抗８の抵抗値をそれぞれ示している。
【００１８】
前記電流ｉｐでコンデンサ９を充電したときの接続部ｐの電圧Ｖｐは、入力信号Ｓｉの信号レベルがローレベルからハイレベルになった時間、すなわちＮＭＯＳトランジスタ７がオフ状態になった時間を基準として、下記（２）式のように示すことができる。
Ｖｐ＝(ｉｐ／Ｃ１)×ｔ………………（２）
なお、ｔは時間を、Ｃ１はコンデンサ９の容量をそれぞれ示している。
【００１９】
インバータ５のしきい値ＶｔｈがＶＤＤ／２であるとすると、インバータ５の出力信号Ｓｆがハイレベルからローレベルに反転する時間は、下記（３）式のように示すことができる。
ｔ＝(Ｃ１×ＶＤＤ)／(２×ｉｐ)………………（３）
【００２０】
インバータ５の出力信号Ｓｆの信号レベルが反転してハイレベルからローレベルになると、インバータ６の出力信号Ｓｏはローレベルからハイレベルに信号レベルが反転する。出力信号Ｓｏが帰還され、ＯＲ回路４を介してＤフリップフロップ２にリセットがかかると、再びＤフリップフロップ２の出力端ＱＢがハイレベルになる。このことにより、出力端ＯＵＴはローレベルになり、該状態は入力信号Ｓｉがハイレベルになるまで保たれる。
なお、電源電圧ＶＤＤが変化したとき、前記（３）式における分子（Ｃ１×ＶＤＤ）が変化するが、前記（３）式の分母における電流ｉｐは、前記（１）式のように分子の変化分とほぼ同じ割合で電源電圧ＶＤＤによって変化するため、結果として、電源電圧ＶＤＤによる遅延時間の変動の小さいパルス発生回路を実現することができる。
【００２１】
このように、本第１の実施の形態におけるパルス発生回路は、入力信号Ｓｉの変化を検出するＤフリップフロップ２の反転出力信号Ｓｄが入力されるＮＭＯＳトランジスタ７の動作によって、コンデンサ９に対してカレントミラー回路３からの電流ｉｐによる充電又は放電が行われ、コンデンサ９に充電された電荷により発生する電圧Ｖｐが入力されるインバータ５の出力信号Ｓｆをインバータ６を介してＤフリップフロップ２のリセット端子ＲＥＳに帰還する帰還ループを形成するようにした。このことから、カレントミラー回路で設定した電流を用いて遅延時間を設定することができ、コンパレータや基準電圧生成回路を使用せずに回路規模を小さくすることができると共に電源電圧の変動による遅延時間の変化を小さくすることができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１の実施の形態におけるパルス発生回路の回路例を示した図である。
【図２】図１のパルス発生回路１の動作例を示したタイミングチャートである。
【図３】従来のパルス発生回路の回路例を示した図である。
【図４】図３のパルス発生回路１００の動作例を示したタイミングチャートである。
【図５】従来のパルス発生回路の他の回路例を示した図である。
【符号の説明】
【００２３】
１  パルス発生回路
２  Ｄフリップフロップ
３  カレントミラー回路
４  ＯＲ回路
５，６  インバータ
７  ＮＭＯＳトランジスタ
８  抵抗
９  コンデンサ
１１，１２  ＰＭＯＳトランジスタ
【図１】
2005109902.tif 000003
【図２】
2005109902.tif 000004
【図３】
2005109902.tif 000005
【図４】
2005109902.tif 000006
【図５】
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