(57)【要約】 【課題】  パッケージ等に起因する半導体チップの応力歪み状態を評価用ＴＥＧを用いて高精度に検出することができる半導体装置を提供する。【解決手段】  半導体装置は半導体チップ（２）に応力評価用ＴＥＧの形成領域を備え、その領域に前記応力評価用ＴＥＧとして拡散抵抗素子（６）を有し、前記半導体チップは評価用ＴＥＧの形成面と反対側の面に凹部（７）を有し、前記凹部は前記半導体チップの最大厚さ寸法に対して３０パーセント以上の陥没を有する。半導体チップはパッケージや封止樹脂により作用される応力、更には熱応力を受けて歪むことになるが、前記凹部は、そのような歪みを拡大もしくは増長させるように作用する。したがって、応力評価用ＴＥＧとしての拡散抵抗素子によって半導体チップが受ける応力・歪み状態を敏感に検出する事が可能になる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体チップに応力評価用ＴＥＧを備えた半導体装置であって、
前記応力評価用ＴＥＧとして拡散抵抗素子を有し、
前記半導体チップは評価用ＴＥＧの形成面と反対側の面に凹部を有し、
前記凹部は前記半導体チップの最大厚さ寸法に対して３０パーセント以上の陥没を有する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体チップに作用する応力の評価に用いる半導体装置に関する。
【背景技術】
【０００２】
半導体チップにはその表面数μｍ程度の領域に回路素子が形成され、回路素子形成領域はリードフレームやパッケージを覆っている封止用樹脂により応力を受ける。この応力による歪みは回路素子特性に影響を与える。回路素子のレイアウト位置による応力・歪み状態の相違による回路素子特性の変動を低減するのに差動回路などの回路的工夫や封止樹脂の特性改善などが行なわれている。特にチップやパッケージが小型化する傾向に有るため、チップは今以上に応力の影響を受け易くなる。高精度が要求される半導体集積回路では製品開発時の評価のためにパッケージ等による半導体チップの応力歪み状態を検出することが必要になる。従来回路素子の特性評価にはトランジスタなどの回路素子を評価用ＴＥＧ（Test Element Group）として搭載した半導体装置が提供されている。評価用ＴＥＧとして搭載した半導体装置について記載された文献の例として特許文献１がある。
【０００３】
【特許文献１】特開２００３−５０２６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来提供されている評価用ＴＥＧを搭載した半導体装置ではパッケージ等に起因する半導体チップの応力歪み状態を高精度に検出することができない。
【０００５】
本発明の目的は、パッケージ等に起因する半導体チップの応力歪み状態を評価用ＴＥＧを用いて高精度に検出することができる半導体装置を提供することにある。
【０００６】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００８】
すなわち、半導体装置は半導体チップに応力評価用ＴＥＧを備え、前記応力評価用ＴＥＧとして拡散抵抗素子を有し、前記半導体チップは評価用ＴＥＧの形成面と反対側の面に凹部を有し、前記凹部は前記半導体チップの最大厚さ寸法に対して３０パーセント以上の陥没を有する。
【０００９】
半導体チップはパッケージや封止樹脂により作用される応力、更には熱応力を受けて歪むことになるが、前記半導体チップの評価用ＴＥＧの形成面と反対側の面に形成された前記最大厚さ寸法に対して３０パーセント以上の陥没を有する凹部は、そのような歪みを拡大もしくは増長させるように作用する。したがって、応力評価用ＴＥＧとしての拡散抵抗素子によって半導体チップが受ける応力・歪み状態を敏感に検出する事が可能になる。
【発明の効果】
【００１０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１１】
すなわち、パッケージ等に起因する半導体チップの応力歪み状態を評価用ＴＥＧを用いて高精度に検出することができる。
【発明を実施するための最良の形態】
【００１２】
図１には本発明に係る半導体装置の外観が示される。図１には半導体装置として専ら半導体チップ２が図示されているが、実際には半導体チップ２のボンディングパッドのような外部接続電極３にワイヤ又はバンプ電極にてリードフレーム又はパッケージが結合され、全体が封止樹脂などで覆われて構成される。半導体チップ２は例えば単結晶シリコンから成る。
【００１３】
半導体チップ２の主面の所定領域５には複数の応力評価用ＴＥＧが形成される。応力評価用ＴＥＧは、例えば図２に例示される複数個の拡散抵抗素子６とされる。拡散抵抗素子６の抵抗値は、夫々別々に、又は２個或いは３個直列に、測定可能に前記外部接続電極３にアルミニウム配線などで結合されている。
【００１４】
前記半導体チップ２は評価用ＴＥＧの形成面と反対側の面に凹部７を有する。前記凹部７は前記半導体チップ２の最大厚さ寸法に対して３０パーセント以上の陥没を有する。半導体チップ２の最大厚さ寸法Ｔに対し凹部７の陥没部の厚さはｔとされる（陥没の寸法はＴ−ｔである）。例えばＴ＝１８０〜４００μｍのとき、ｔ＝６０〜１００μｍとされる。凹部７はシリコンの切削により形成すればよい。
【００１５】
半導体チップ２はパッケージや封止樹脂により作用される応力、更には熱応力を受けて歪むことになるが、前記半導体チップ２の評価用ＴＥＧの形成面と反対側の面に形成された前記最大厚さ寸法に対して３０パーセント以上の陥没を有する凹部７は、そのような歪みを拡大もしくは増長させるように作用する。したがって、応力評価用ＴＥＧとしての拡散抵抗素子６によって半導体チップ２が受ける応力・歪み状態を敏感に検出する事が可能になる。拡散抵抗素子６は半導体チップ上に複数個分散配置されているから、半導体チップ２の位置に相関する応力・歪み状態の相違も明らかにすることができる。
【００１６】
斯様に、半導体チップ２上の位置や温度変化による応力の影響を測定できるから、その結果を、パッケージ設計やチップレイアウト、回路設計にフィードバックさせることにより、半導体チップの応力・歪み状態による特性変動などを低減させることに資することができる。これにより、新製品開発期間が短縮できる。新しいパッケージ開発時の構造バランス設計に、その測定結果を反映することができる。
【００１７】
図３には半導体チップの別の例が示される。図２では半導体チップの４角部分を除いて凹陥没させたが、図３のように半導体チップ２の周縁を１周残して凹部７を形成してもよい。
【００１８】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００１９】
例えば、凹部の形状は図３のような四角形に限定されず円形等の別形状であってもよい。半導体チップは単結晶シリコンに限定されない。絶縁層の上にシリコン層を形成したＳＯＩ（Silicon On Insulating substrate）構造等であってもよい。応力評価用ＴＥＧとして、前記拡散抵抗素子６の他に、容量素子等を配置してもよい。容量素子における誘電体膜の破壊状態に応じて半導体チップに作用される応力・歪み状態を測定することが可能である。
【図面の簡単な説明】
【００２０】
【図１】本発明に係る半導体装置特にその半導体チップの外観を例示する斜視図である。
【図２】応力評価用ＴＥＧとしての拡散抵抗素子の配置と外部接続電極の配置構成を例示する説明図である。
【図３】半導体チップに形成される凹部の別の形態を例示する斜視図である。
【符号の説明】
【００２１】
２  半導体チップ
３  外部接続電極
５  応力評価用ＴＥＧの形成領域
６  拡散抵抗素子
７  凹部
【図１】
2005209827.tif 000003
【図２】
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【図３】
2005209827.tif 000005