(57)【要約】【課題】  歪シリコン基板のシリコン・ゲルマニウム層をエピタキシャル成長することによる転位の発生を回避し、このシリコン・ゲルマニウム層の転位に起因する結晶欠陥の回避された良質な歪シリコン基板を実現し、また歪シリコン基板を用いた半導体装置を提供する。【解決手段】  シリコンとゲルマニウムの比率が略均一に制御された単結晶のシリコン・ゲルマニウム混晶より成るシリコン・ゲルマニウム(ＳｉＧｅ)基板１上に、シリコン層(歪Ｓｉ層５)をエピタキシャル成長して構成する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
シリコンとゲルマニウムの比率が略均一に制御された単結晶のシリコン・ゲルマニウム混晶より成るシリコン・ゲルマニウム基板上に、シリコン層がエピタキシャル成長されて成る
ことを特徴とする半導体基板。
【請求項２】
チョクラルスキー法又は磁場印加チョクラルスキー法を用いてシリコンとゲルマニウムの比率が略均一に制御された単結晶のシリコン・ゲルマニウム混晶より成るシリコン・ゲルマニウム基板を形成し、
上記シリコン・ゲルマニウム基板上に、シリコン層をエピタキシャル成長して歪シリコン層を形成する
ことを特徴とする半導体基板の製造方法。
【請求項３】
シリコンとゲルマニウムの比率が略均一に制御された単結晶のシリコン・ゲルマニウム混晶より成るシリコン・ゲルマニウム基板上に、シリコン層がエピタキシャル成長されて歪シリコン層が設けられて成り、
上記歪シリコン層上に、少なくともトランジスタを含む半導体装置が形成されて成る
ことを特徴とする半導体装置。
【請求項４】
チョクラルスキー法又は磁場印加チョクラルスキー法を用いてシリコンとゲルマニウムの比率が略均一に制御された単結晶のシリコン・ゲルマニウム混晶より成るシリコン・ゲルマニウム基板を形成し、
上記シリコン・ゲルマニウム基板上に、シリコン層をエピタキシャル成長して歪シリコン層を形成し、
上記歪シリコン層上に、少なくともトランジスタを含む半導体装置を形成する
ことを特徴とする半導体装置の製造方法。
【請求項５】
シリコンとゲルマニウムの比率が略均一に制御された単結晶のシリコン・ゲルマニウム混晶より成るシリコン・ゲルマニウム基板に、絶縁層が形成され、
上記絶縁層の上に、シリコン層がエピタキシャル成長されて歪シリコン層が形成されて成る
ことを特徴とする半導体基板。
【請求項６】
シリコンとゲルマニウムの比率が略均一に制御された単結晶のシリコン・ゲルマニウム混晶より成るシリコン・ゲルマニウム基板に、絶縁層を形成する工程と、
上記絶縁層の上に、シリコン層をエピタキシャル成長して歪シリコン層を形成する工程とを少なくとも有する
ことを特徴とする半導体基板の製造方法。
【請求項７】
シリコン基板上に、絶縁層が設けられ、上記絶縁層上に歪シリコン層が設けられて成る
ことを特徴とする半導体基板。
【請求項８】
シリコンとゲルマニウムの比率が略均一に制御された単結晶のシリコン・ゲルマニウム混晶より成るシリコン・ゲルマニウム基板上に、シリコン層をエピタキシャル成長して歪シリコン層を形成する工程と、
上記シリコン・ゲルマニウム基板とは別体のシリコン基板上に絶縁層を設ける工程と、
上記シリコン・ゲルマニウム基板上の上記歪シリコン層と、上記シリコン基板上の上記絶縁層とを対向させて貼り合せる工程と、
上記シリコン・ゲルマニウム基板を除去する工程とを少なくとも有する
ことを特徴とする半導体基板の製造方法。
【請求項９】
上記シリコン・ゲルマニウム基板中に水素導入層を設ける工程と、
上記シリコン・ゲルマニウム基板と上記シリコン基板との貼り合わせの加熱により上記水素導入層の下部の上記シリコン・ゲルマニウム基板を剥離する工程と、
上記水素導入層と、残留する上記シリコン・ゲルマニウム基板とを除去する工程とを有する
ことを特徴とする請求項８記載の半導体基板の製造方法。
【請求項１０】
シリコンとゲルマニウムの比率が略均一に制御された単結晶のシリコン・ゲルマニウム混晶より成るシリコン・ゲルマニウム基板に、絶縁層が形成され、
上記絶縁層の上に、シリコン層がエピタキシャル成長されて歪シリコン層が形成されて成り、
上記歪シリコン層上に、少なくともトランジスタを含む半導体装置が形成されて成る
ことを特徴とする半導体装置。
【請求項１１】
シリコンとゲルマニウムの比率が略均一に制御された単結晶のシリコン・ゲルマニウム混晶より成るシリコン・ゲルマニウム基板に、絶縁層を形成する工程と、
上記絶縁層の上に、シリコン層をエピタキシャル成長して歪シリコン層を形成する工程と、
上記歪シリコン層上に、少なくともトランジスタを含む半導体装置を形成する工程とを少なくとも有する
ことを特徴とする半導体装置の製造方法。
【請求項１２】
シリコン基板上に、絶縁層が設けられ、上記絶縁層上に歪シリコン層が設けられて成り、
上記歪シリコン層上に、少なくともトランジスタを含む半導体装置が形成されて成る
ことを特徴とする半導体装置。
【請求項１３】
シリコンとゲルマニウムの比率が略均一に制御された単結晶のシリコン・ゲルマニウム混晶より成るシリコン・ゲルマニウム基板上に、シリコン層をエピタキシャル成長して歪シリコン層を形成する工程と、
上記シリコン・ゲルマニウム基板とは別体のシリコン基板上に絶縁層を設ける工程と、
上記シリコン・ゲルマニウム基板上の上記歪シリコン層と、上記シリコン基板上の上記絶縁層とを対向させて貼り合せる工程と、
上記シリコン・ゲルマニウム基板を除去する工程と、
上記歪シリコン層上に、少なくともトランジスタを含む半導体装置を形成する工程とを少なくとも有する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に表面に歪シリコン層を設ける半導体基板及びその製造方法、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
シリコン半導体素子の高集積化、高速化に伴い、ＭＯＳトランジスタの移動度を向上させる技術が求められている。その一つとして近年注目を集めているのが歪シリコン層を表面に有するいわゆる歪シリコン基板形成技術である。
【０００３】
一般的な歪シリコン（Ｓｉ）基板は、チョクラルスキー（ＣＺ）法、又は磁場印加チョクラルスキー（ＭＣＺ）法等によって形成された単結晶Ｓｉ基板上に、シリコン・ゲルマニウム（ＳｉＧｅ）混晶をエピタキシャル成長させることによって得られている。具体的には図８にその一例の略線的断面図を示すように、Ｓｉ基板１０１の上にＧｅ濃度を徐々に上げていく傾斜ＳｉＧｅ層１０２とＳｉＧｅの結晶格子のストレスを緩和し、結晶欠陥の低減化を図るための緩和ＳｉＧｅ層１０３とを、順次１μｍ程度の厚さで成長させる。然る後、厚さ２０ｎｍ程度のＳｉ層をエピタキシャル成長させることにより、格子歪の入ったＳｉ結晶層、いわゆる歪Ｓｉ層１０４が基板表面に形成される。
【０００４】
このような歪Ｓｉ基板では、ＳｉＧｅ層上にＳｉ層がエピタキシャル成長されるため、Ｓｉの結晶格子の間隔が押し広げられており、これによって電子雲の縮退が起こってホール・電子ともに移動度が向上して実効質量が増加する。この歪Ｓｉ層の部分をトランジスタの電子及びホール部分の通過する経路（チャネル）に用いれば、高速なデバイスを形成することが可能になる。
【０００５】
しかしながら、現状用いられている歪Ｓｉ基板では、Ｇｅ濃度を徐々に上げていく傾斜ＳｉＧｅ層を成長する段階で、図８に示すように結晶間隔のミスフィット転位１０５を生じるため、１×１０5 ／ｃｍ2 程度の高密度な結晶欠陥が基板表面近傍数μｍの深さで埋め込まれてしまう問題を生じてしまう。
【０００６】
このような欠陥がある程度の確率で基板表面まで伸びるため、大規模な素子を形成する場合は接合リークやゲート酸化膜不良の原因となってしまう（例えば特許文献１参照。）。
【０００７】
また例えばＤＲＡＭ（Dynamic Random Access Memory）等のキャパシタ構造などに利用される深い溝（いわゆるディープトレンチ）を形成する場合のように、基板表面から比較的深く掘り下げるようなデバイス構造は、上述の結晶欠陥領域を貫通するため、深刻な特性不良を招くこととなる。
【０００８】
このように、従来のようなシリコン基板上にシリコン・ゲルマニウム層を形成する方法では、上述したミスフィット転位の発生を完全に抑えることは物理的に難しく、良好かつ安定した歪シリコン基板を得ることは難しい。
【０００９】
【特許文献１】特開２００１−２７４０９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は歪シリコン基板のシリコン・ゲルマニウム層をエピタキシャル成長することによる転位の発生を回避し、このシリコン・ゲルマニウム層の転位に起因する結晶欠陥の回避された良質な歪シリコン基板を実現し、また歪シリコン基板を用いた半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明による半導体基板は、シリコンとゲルマニウムの比率が略均一に制御された単結晶のシリコン・ゲルマニウム混晶より成るシリコン・ゲルマニウム基板上に、シリコン層をエピタキシャル成長して構成する。
【００１２】
また本発明による半導体基板の製造方法は、ＣＺ法又はＭＣＺ法を用いてシリコンとゲルマニウムの比率が略均一に制御された単結晶のシリコン・ゲルマニウム混晶より成るシリコン・ゲルマニウム基板を形成し、このシリコン・ゲルマニウム基板上に、シリコン層をエピタキシャル成長して歪シリコン層を形成する。
【００１３】
また本発明による半導体装置は、シリコンとゲルマニウムの比率が略均一に制御された単結晶のシリコン・ゲルマニウム混晶より成るシリコン・ゲルマニウム基板上に、シリコン層をエピタキシャル成長して歪シリコン層を設け、この歪シリコン層上に、トランジスタを含む半導体装置を形成して構成する。
【００１４】
更に本発明による半導体装置の製造方法は、チョクラルスキー法又は磁場印加チョクラルスキー法を用いてシリコンとゲルマニウムの比率が略均一に制御された単結晶のシリコン・ゲルマニウム混晶より成るシリコン・ゲルマニウム基板を形成し、このシリコン・ゲルマニウム基板上に、シリコン層をエピタキシャル成長して歪シリコン層を形成し、更にこの歪シリコン層上に、トランジスタを含む半導体装置を形成する。
【００１５】
また他の本発明による半導体基板及びその製造方法は、シリコンとゲルマニウムの比率が略均一に制御された単結晶のシリコン・ゲルマニウム混晶より成るシリコン・ゲルマニウム基板に、絶縁層を形成し、この絶縁層の上に、シリコン層をエピタキシャル成長して歪シリコン層を形成していわゆるＳＯＩ（Semicondactor On Insulator）型構成の歪シリコン基板を構成する。
【００１６】
また更に他の本発明による半導体基板は、シリコン基板上に、絶縁層が設けられ、この絶縁層上に歪シリコン層が設けられた新規な構成のＳＯＩ型歪シリコン基板を構成する。
【００１７】
更に他の本発明による半導体基板の製造方法は、上述の本発明構成による半導体基板を用いて貼り合せ法によりいわゆるＳＯＩ型歪シリコン基板を製造するものであって、シリコンとゲルマニウムの比率が略均一に制御された単結晶のシリコン・ゲルマニウム混晶より成るシリコン・ゲルマニウム基板上に、シリコン層をエピタキシャル成長して歪シリコン層を形成する工程と、このシリコン・ゲルマニウム基板とは別体のシリコン基板上に絶縁層を設ける工程と、シリコン・ゲルマニウム基板上の歪シリコン層と、シリコン基板上の絶縁層とを対向させて貼り合せる工程と、シリコン・ゲルマニウム基板を除去する工程とを少なくとも有する。
【００１８】
上述したように、本発明においては、ＣＺ法又はＭＣＺ法により形成されたシリコンとゲルマニウムの比率が略均一に制御された単結晶のシリコン・ゲルマニウム混晶より成るシリコン・ゲルマニウム基板を用い、このシリコン・ゲルマニウム基板上に、シリコン層をエピタキシャル成長して歪シリコン層を形成して歪シリコン基板を構成するものである。
【００１９】
このように本発明においては、シリコン・ゲルマニウム基板上に歪シリコン層を形成するものであり、基板自体にミスフィット転位などのない無欠陥な基板であることから、その上に形成するシリコン層は良質な歪シリコン層とすることができる。
すなわち本発明は従来の歪シリコン基板とは異なり、シリコン基板上にシリコン・ゲルマニウム層をエピタキシャル成長するものではなく、シリコン・ゲルマニウム濃度を変化させたいわゆるグレーデッド層などを形成しないことから、このようなエピタキシャル層におけるミスフィット転位の発生を回避し、この転位に起因する結晶欠陥、更にはこの結晶欠陥による不具合の発生を根本的に回避することができる。
【００２０】
従って、このような良質な歪シリコン基板を用いてこの上にトランジスタを含む半導体装置を形成することによって、キャリアの移動度が高く、且つ信頼性に優れた半導体装置を提供することができる。
【００２１】
尚、シリコンとゲルマニウムの比率が略均一に制御された単結晶のシリコン・ゲルマニウム混晶より成るシリコン・ゲルマニウム基板は、ＣＺ法又はＭＣＺ法により形成することができる。すなわち、例えばルツボ内にシリコンとゲルマニウムを一定の混合比で混合させた融液を用意し、この融液に上記の混合比と略同一の混合比をなすシリコン・ゲルマニウム単結晶をシードとして接触させると同時に、引き上げを継続している間は常に融液中のシリコンとゲルマニウムの混合比を一定に保って作製したシリコン・ゲルマニウム単結晶を形成し、このシリコン・ゲルマニウム単結晶から本発明に用いるシリコン・ゲルマニウム基板が得られる。
【００２２】
また他の本発明から、絶縁層上に歪シリコン層が形成されたいわゆるＳＯＩ基板を得ることができる。
即ち、上述したように、シリコン・ゲルマニウム基板に絶縁層を形成した後この絶縁層の上にシリコン層をエピタキシャル成長することによって、ＳＯＩ型の歪シリコン基板を得ることができる。
【００２３】
また上述したように、別体のシリコン基板上に絶縁層を形成し、このシリコン基板とシリコン・ゲルマニウム基板上の歪シリコン層と対向させて張り合わせるいわゆる貼り合せ法によってＳＯＩ型の歪シリコン基板を得ることもできる。
【００２４】
更にこれらのＳＯＩ型歪シリコン基板を用いて、その上に少なくともトランジスタを含む各種半導体装置を形成することによって、高キャリア移動度等の特性に優れ、かつ信頼性の高い半導体装置を提供することができる。
【発明の効果】
【００２５】
上述の本発明による半導体基板及び半導体基板の製造方法によれば、シリコン基板上にシリコン・ゲルマニウム層をエピタキシャル成長することに起因する転位、結晶欠陥の発生を回避した良質な歪シリコン基板を提供することが可能になる。
【００２６】
また本発明による半導体装置及び半導体装置の製造方法によれば、キャリアの移動度に優れ、信頼性の高い半導体装置を提供することができる。
【００２７】
更にまた他の本発明による半導体基板及び半導体基板の製造方法によれば、ＳＯＩ型構成の良質な歪シリコン基板を提供することができる。
【００２８】
また他の本発明による半導体装置及び半導体装置の製造方法によれば、ＳＯＩ型の良質な歪シリコン基板に作製された高キャリア移動度の信頼性に優れた半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明による半導体基板及びその製造方法、また半導体装置及びその製造方法の最良の形態の各例を、図面を参照して説明する。本発明は、以下の各例に限定されることなく、本発明構成を逸脱しない範囲で種々の変形、変更が可能であることはいうまでもない。
【００３０】
〔１〕第１の形態
本発明による半導体基板は、図１Ａに模式的な断面図を示すように、シリコン（Ｓｉ）とゲルマニウム（Ｇｅ）の比率が略均一に制御された単結晶のＳｉＧｅ混晶より成るＳｉＧｅ基板１上に、Ｓｉ層をエピタキシャル成長して、図１Ｂに示すように歪Ｓｉ層５を構成する。
【００３１】
このＳｉＧｅ混晶より成るＳｉＧｅ基板１は、例えばＣＺ法、又は図２にその模式的装置構成を示すＭＣＺ法を用いてＳｉとＧｅの比率が略均一に制御された単結晶のＳｉＧｅ混晶より成るＳｉＧｅ基板を形成する。すなわち図２に示すように、例えばルツボ２５内にＳｉとＧｅを一定の混合比Ｓｉ1-x Ｇｅxで混合させたＳｉ1-x Ｇｅx融液２４を用意し、この融液２４にその混合比と略同一の混合比をなすＳｉ単結晶シード２１を接触させた後引き上げてこのシードと略同径のネック部２２を成長させ、更に直径を徐々に広げた成長部２３を形成する。この引き上げを継続している間は常に融液２４中のＳｉとＧｅの混合比を一定に保ってＳｉＧｅ単結晶を成長させる。２６は磁場印加手段を示す。
【００３２】
一例として、ＭＣＺ法により本発明構成の半導体基板を形成した例について説明する。この場合、例えば直径１０ｍｍ程度、例えばＧｅ濃度２０％、Ｓｉ濃度８０％の単結晶のＳｉＧｅ単結晶を用意する。
【００３３】
そして、石英等より成るルツボ２５内に、例えばＧｅ濃度２０％、Ｓｉ濃度８０％のＳｉＧｅ融液２４を用意し、磁場印加手段２６により磁場をかけて対流を抑え、融液２４の表面を安定化させる。この引き上げの過程において、融液２４のＧｅ濃度も結晶化されるネック部２２及び成長部２３の成長面内でも常に同じ値に混晶比が保たれていることが望ましい。このように引き上げに際してＭＣＺ法を用いる場合は、融液内のＧｅ濃度の均一性を高めることができる。
【００３４】
このような材料及び装置構成として、単結晶ＳｉＧｅシード２１を融液２４の表面に接触させ、通常のＣＺ法の１／５程度の低速度で引き上げることにより、直径３００ｍｍ程度でＧｅ濃度２０％、Ｓｉ濃度８０％のＳｉＧｅ単結晶を略完全無欠陥な状態で形成することができた。
【００３５】
更に、このようにして得られたＳｉＧｅ基板を切り出す際に、面方位を１００結晶面より４°程度傾けておくことにより、その後のＳｉエピタキシャル成長を行う際に転位の発生をおきにくくする効果がある。
【００３６】
得られたＳｉＧｅ基板１の上に、厚さ２０ｎｍ程度のＳｉ層をエピタキシャル成長すれば、良質な歪シリコン層が形成された半導体基板を提供することが可能になる。
【００３７】
〔２〕第２の形態
次に、このようにして得た歪Ｓｉ層を有する半導体基板に、絶縁層を形成した後Ｓｉ層をエピタキシャル成長して、ＳＯＩ型構成でかつ歪Ｓｉ層を有する半導体基板を得る場合について説明する。
この絶縁層の形成方法の一例としては、例えば酸素注入により絶縁層を形成してＳＯＩ基板を作製するいわゆるＳＩＭＯＸ（Separation by IMplanted OXygen）法を適用することができる。
【００３８】
この一例について図３Ａ〜Ｄの製造工程図を参照して説明する。
先ず図３Ａに示すように、上述のＣＺ法、ＭＣＺ法等により作製されたＳｉＧｅ基板１に、矢印ａで示すように高濃度の酸素注入を行い、その後熱処理によって、図３Ｂに示すように、酸化膜に転化させた絶縁層２をＳｉＧｅ基板１の表面より内側に形成する。
【００３９】
そしてこの後、例えばＳｉＧｅ基板１の表面を再酸化して、図３Ｃに示すように酸化膜３を形成することにより、基板１のＧｅ濃度と比較して高いＧｅ濃度とされたＳｉＧｅ層４を絶縁層２の上部に形成することができる。この後表面の酸化膜３を除去することにより、表面のＧｅ濃度が所望の比較的高い濃度とされたＳｉＧｅ基板１を得ることができる。
【００４０】
そしてこの上に図３Ｄに示すように、厚さ例えば２０ｎｍのＳｉ層をエピタキシャル成長すれば、結晶欠陥の抑制された歪Ｓｉ層を有するＳＯＩ型半導体基板を得ることができる。
【００４１】
このようにＳＩＭＯＸ法による場合は、形成されたＳＯＩ層この場合ＳｉＧｅ層４を再酸化、表面除去を行うことでこの部分のＧｅ濃度を高めることが可能であるため、引き上げの際のＧｅ濃度を比較的低く抑えても所望のＧｅ濃度のＳｉＧｅ層を得ることができる。
【００４２】
〔３〕第３の形態
次に、他のＳＯＩ化の方法として、別体のＳｉ基板を用いたいわゆる貼り合せ法による場合について図４Ａ〜Ｄの製造工程図を参照して説明する。
この例では、先ず上述のＭＣＺ法等により作製したＳｉＧｅ基板１の上に歪Ｓｉ層５をエピタキシャル成長した後、矢印ｂで示すように、ＳｉＧｅ基板１内に高濃度の水素をイオン注入して、その表面より内側に水素導入層６を形成する。
【００４３】
そして、図４Ｂに示すように、このＳｉＧｅ基板１とは別体のＳｉ基板１０を用意し、その表面に例えば酸化膜より成る絶縁層１１を形成する。
【００４４】
これら両基板１及び１１の表面同士、すなわち歪Ｓｉ層５と絶縁層１１とを矢印ｃで示すように接触させて熱処理を行うと、図４Ｃに示すように、水素を注入した水素導入層６との界面で下部のＳｉＧｅ基板１は分離され、絶縁層１１上には歪Ｓｉ層５とＳｉＧｅ基板１の一部が残される。
【００４５】
その後、表面の水素導入層６と残留したＳｉＧｅ基板１の一部とをＣＭＰ（Chemical Mechanical Polishing）法で除去すれば、歪Ｓｉ層を有するＳＯＩ型半導体基板を得ることができる。
この場合、完成した半導体基板はＳｉＧｅ基板を含まず、Ｓｉ基板上に絶縁層を介して歪Ｓｉ層が形成された歪Ｓｉ基板となるが、Ｓｉ基板上にＳｉＧｅ層をエピタキシャル成長する必要がないことから、同様にこのＳｉＧｅ層に起因する転位の発生、結晶欠陥が回避された良質な歪Ｓｉ層を有する半導体基板を得ることができる。
【００４６】
〔４〕第４の形態
次に、本発明による歪Ｓｉ層を有する半導体基板を用いてトランジスタを含む半導体装置を形成した各例について説明する。
【００４７】
図５においては、ＳｉＧｅ基板１上に歪Ｓｉ層５を形成し、この上にＣＭＯＳ−ＦＥＴ(Complementary Metal Oxide Semiconductor Field Effect Transistor）を形成した例の略線的拡大断面図を示す。この場合、前述の図１Ｂにおいて説明した例と同様にＳｉＧｅ基板１上に歪Ｓｉ層５をエピタキシャル成長した後、第１導電型(例えばｐ型)ウェル及び第２導電型(例えばｎ型)ウェルを、例えばＳＴＩ(Shallow Trench Isolation)による素子分離領域３３を形成し、酸化膜等のゲート絶縁層３４、ゲート電極となる例えば多結晶Ｓｉ層３５、第２導電型(例えばｎ型)及び第１導電型(例えばｐ型)拡散領域３６及び３７、更に多結晶Ｓｉ層５の両側の絶縁層３６いわゆるサイドウォール等を形成し、図示しないが更に層間絶縁層、配線層等を形成してＣＭＯＳ−ＦＥＴを得ることができる。
【００４８】
この場合、上述したようにＳｉＧｅエピタキシャル層に起因する転位が回避され、すなわち歪Ｓｉ層に達する結晶欠陥の発生が回避されていることから、信頼性に優れた半導体装置を提供することができる。
【００４９】
〔５〕第５の形態
次に、歪Ｓｉ基板上にトレンチ型メモリを設けるいわゆるディープトレンチ構造を有するＤＲＡＭに本発明を適用した例について図６の略線的拡大断面図を参照して説明する。
【００５０】
この例においては、前述の図１Ｂにおいて説明した例と同様に、ＳｉＧｅ基板１上に歪Ｓｉ層５をエピタキシャル成長して形成した後、例えば５〜８μｍ程度の複数の(図示の例では２つのみ示す)溝４０をエッチングする。そして例えば溝４０の内壁に例えばＡｓＰＧ（砒素シリケートガラス）を選択的に被着して固相拡散させ、拡散層４１を形成した後、キャパシタ用の例えばＳｉＯＮとＳｉＯ2との積層された絶縁膜４２を形成し、電極として多結晶Ｓｉ層４３を埋め込めば、キャパシタ構造が完成する。
【００５１】
更にこのキャパシタ構造の上にゲート電極、配線構造等を形成してディープトレンチキャパシタ構造を用いたＤＲＡＭを形成することができる。すなわち、例えばエッチバックによりこの絶縁膜４２を基板表面から例えば５０ｎｍ程度除去し、更に例えばＡｓが添加された多結晶Ｓｉ層を形成し、そして、熱拡散により拡散領域４５を歪Ｓｉ層５中に形成する。
【００５２】
更にフォトリソグラフィ、ＲＩＥ及び熱酸化等により溝４０の一部にかかる素子分離層４４を形成し、更に例えば図６の紙面に直交する方向に延在するゲート絶縁層４６、多結晶Ｓｉ層４７、図示しないがシリサイド等を形成し、いわゆるサイドウォールとなＳｉＮ等より成る絶縁層４９を形成してトランジスタを形成する。更にＢＰＳＧ（ボロン−リンシリケートガラス）等より成る層間の絶縁層５０を形成し、ビット線と接続する多結晶Ｓｉ等より成る電極層５１、この層からの拡散による拡散層４８、例えばＴｉ膜及びＷ膜が積層された電極層５２を形成して、ワード線とビット線に接続するトランジスタとトレンチキャパシタを備えたＤＲＡＭを形成することができる。
【００５３】
この場合、基板表面に歪Ｓｉ層５を設ける構成とすることから、この歪Ｓｉ層５をキャリアのチャネルとした高速動作が可能な半導体装置を提供することができるとともに、そのキャパシタを構成する溝側壁のミスフィット転位の発生による特性不良を回避し信頼性に優れた半導体装置を形成することができる。
【００５４】
〔６〕第６の形態
この例においては、前述の図４Ｄにおいて説明したＳＯＩ型構成とする場合のＳｉ基板１０上に絶縁層１１を介して結晶欠陥のない歪Ｓｉ層５が形成された半導体基板に、ＭＯＳ−ＦＥＴを形成した例を図７の略線的拡大断面図を参照して説明する。
【００５５】
この場合においては、Ｓｉ基板上の歪Ｓｉ層５の上に、酸化膜等より成るゲート絶縁層６１、ゲート電極となる例えば多結晶Ｓｉ層６２、第１導電型(例えばｎ型)拡散領域６３及び第２導電型(例えばｐ型)拡散領域６４、ＳｉＮ等より成る絶縁層６５いわゆるサイドウォールを形成し、更に図示しないが層間絶縁層、配線層等を形成して、歪Ｓｉ層５にチャネルが形成されてキャリアの移動度が高められ、且つ信頼性に優れた半導体装置を得ることができる。
【００５６】
以上、本発明による半導体基板及びその製造方法、また本発明による半導体基板を適用した各半導体装置について説明したが、本発明は上述の各例に限定されること無く、その他の歪Ｓｉ基板を利用する各種半導体装置、また本発明によるＳｉＧｅ基板上の歪Ｓｉ層を形成した歪Ｓｉ基板を適用した各種ＳＯＩ構造の半導体基板及びその製造方法に適用することができるなど、本発明構成を逸脱しない範囲で種々の変形、変更が可能であることはいうまでもない。
【図面の簡単な説明】
【００５７】
【図１】Ａは本発明による半導体基板の製造方法の一例の一工程図である。Ｂは本発明による半導体基板の一例の略線的拡大断面図である。
【図２】磁場印加チョクラルスキー法の説明図である。
【図３】Ａは本発明による半導体基板の製造方法の一例の一工程図である。Ｂは本発明による半導体基板の製造方法の一例の一工程図である。Ｃは本発明による半導体基板の製造方法の一例の一工程図である。Ｄは本発明による半導体基板の製造方法の一例の一工程図である。
【図４】Ａは本発明による半導体基板の製造方法の一例の一工程図である。Ｂは本発明による半導体基板の製造方法の一例の一工程図である。Ｃは本発明による半導体基板の製造方法の一例の一工程図である。Ｄは本発明による半導体基板の製造方法の一例の一工程図である。
【図５】本発明による半導体装置の一例の要部の略線的拡大断面図である。
【図６】本発明による半導体装置の一例の要部の略線的拡大断面図である。
【図７】本発明による半導体装置の一例の要部の略線的拡大断面図である。
【図８】従来の半導体基板の一例の略線的拡大断面図である。
【符号の説明】
【００５８】
１    ＳｉＧｅ基板
２    絶縁層
３    酸化膜
４    ＳｉＧｅ層
５    歪Ｓｉ層
６    水素導入層
１０  Ｓｉ基板
１１  絶縁層
２１  単結晶Ｓｉ1-x Ｇｅxシード
２２  ネック部
２３  成長部
２４  Ｓｉ1-x Ｇｅx融液
２５  ルツボ
２６  磁場印加手段
３１  第１導電型ウェル
３２  第２導電型ウェル
３３  素子分離領域
３４  ゲート絶縁層
３５  多結晶Ｓｉ層
３６  第２導電型拡散領域
３７  第１導電型拡散領域
３８  絶縁層
４０  溝
４１  拡散領域
４２  絶縁膜
４３  多結晶Ｓｉ層
４４  素子分離領域
４５  拡散領域
４６  ゲート絶縁層
４７  多結晶Ｓｉ層
４８  拡散領域
４９  絶縁層
５０  絶縁層
５１  電極層
５２  電極層
６１  ゲート絶縁層
６２  多結晶Ｓｉ層
６３  第１導電型拡散層
６４  第２導電型拡散層
６５  絶縁層
１０１  Ｓｉ基板
１０２  傾斜ＳｉＧｅ層
１０３  緩和ＳｉＧｅ層
１０４  歪Ｓｉ層
１０５  転位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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