(57)【要約】  【課題】  立体形状を持つ下部電極と強誘電体からなる容量絶縁膜とを有する容量素子及びそれを用いた半導体記憶装置において、簡易な方法により強誘電体における分極特性の劣化を防止して、容量素子のデータ保持特性に悪影響を与えないようにする。  【解決手段】  容量素子２２は、立体形状を有する下部電極１９と、該下部電極１９に対向して形成された上部電極２１と、下部電極１９と上部電極２１との間に形成され、結晶化された強誘電体からなる容量絶縁膜２０とを有している。容量絶縁膜２０の膜厚は、１２．５ｎｍ以上且つ１００ｎｍ以下に設定されており、さらに、強誘電体は多結晶構造を有する場合には、その結晶粒径は１２．５ｎｍ以上且つ２００ｎｍ以下に設定されている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
立体形状を有する下部電極と、
前記下部電極に対向して形成された上部電極と、
前記下部電極と前記上部電極との間に形成され、結晶化された強誘電体からなる容量絶縁膜とを有する容量素子であって、
前記容量絶縁膜の膜厚は、１２．５ｎｍ以上且つ１００ｎｍ以下に設定されていることを特徴とする容量素子。
【請求項２】
請求項１に記載の容量素子において、
前記強誘電体は多結晶構造を有し、その結晶粒径は１２．５ｎｍ以上且つ２００ｎｍ以下であることを特徴とする容量素子。
【請求項３】
請求項１又は２に記載の容量素子において、
前記容量絶縁膜に印加される電圧は、０．３Ｖ以上且つ２．５Ｖ以下であることを特徴とする容量素子。
【請求項４】
請求項１又は２に記載の容量素子において、
前記容量絶縁膜に印加される電界は、２５０ｋＶ／ｃｍ2 以上であることを特徴とする容量素子。
【請求項５】
請求項１又は２に記載の容量素子において、
前記容量絶縁膜は、ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9、Ｐｂ（ＺｒxＴｉ1-x）Ｏ3及び（ＢｉxＬａ1-x）4Ｔｉ3Ｏ12（但し、ｘは０≦ｘ≦１である。）の中から選ばれた１つの材料により構成されていることを特徴とする容量素子。
【請求項６】
請求項１又は２記載の容量素子において、
前記下部電極は断面凸型形状を有し、前記下部電極の高さと幅との比（高さ／幅）の値は１以上であることを特徴とする容量素子。
【請求項７】
請求項６に記載の容量素子において、
前記下部電極の幅は、０．２μｍ以上且つ１．０μｍ以下であることを特徴とする容量素子。
【請求項８】
請求項１又は２に記載の容量素子において、
前記下部電極は第１の層間絶縁膜に形成されたホールの底面及び側面上に沿って形成されており、前記ホールの深さと直径との比（深さ／幅）の値は１以上であることを特徴とする容量素子。
【請求項９】
請求項８に記載の容量素子において、
前記ホールの直径は、０．２μｍ以上且つ０．８μｍ以下であることを特徴とする容量素子。
【請求項１０】
請求項１〜９のうちのいずれか１項に記載の容量素子と、
半導体基板上に形成されたソース領域及びドレイン領域を有するトランジスタと、
前記半導体基板上に前記トランジスタを覆うように形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜に前記トランジスタのソース領域又はドレイン領域と電気的に接続されるように形成されたプラグコンタクトとを備え、
前記容量素子の下部電極は、前記プラグコンタクトと接続するように形成されていることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体を容量絶縁膜とした立体構造を有する容量素子及びそれを用いた半導体記憶装置に関する。
【背景技術】
【０００２】
近年、従来にはない低電圧且つ高速で書き込み及び読み出し動作が可能な不揮発性ＲＡＭ（Nonvolatile Random Access Memory）の実用化を目指し、自発分極特性を有する強誘電体膜に関する研究開発が盛んに行なわれている。特に、デザインルールが０．１８μｍ以下の相補型ＭＯＳトランジスタ（ＣＭＯＳ:Complementary Metal-Oxide Semiconductor）で構成された大規模集積回路（ＬＳＩ：Large-Scale Integrated circuit）上に搭載するメガビット級の半導体記憶装置を実現するには、小面積でも大容量を実現できる立体構造を有する容量素子を開発しなければならない。この立体構造を有する容量素子は、通常、表面が凹凸状に形成された下部電極の上に容量絶縁膜である強誘電体膜を成膜しなければならない。
【０００３】
さらなる高集積化を図るには、容量素子を立体化して横方向（基板の主面に平行な方向）の寸法を縮小する一方、該容量素子の容量を確保するために強誘電体膜の膜厚をできる限り薄くする必要がある。従って、膜厚が薄い強誘電体膜に対して良好な分極特性を実現しなければならない。
【０００４】
以下、従来例に係る容量素子ついて図６及び図７を用いて説明する（例えば、特許文献１を参照。）。
【０００５】
図６は立体構造を持つ容量素子を有する従来の半導体記憶装置（ＤＲＡＭ）の要部の断面構成を示している。図６に示すように、半導体素子及び配線（図示せず）が形成された半導体基板１０１上に、第１のシリコン酸化膜１０２が形成され、該第１のシリコン酸化膜１０２には、ｎ型不純物がドープされた低抵抗ポリシリコンよりなるプラグ１０３が形成されている。第１のシリコン酸化膜１０２の上には、シリコン窒化膜１０４及び第２のシリコン酸化膜１０５が順次堆積されており、これらシリコン窒化膜１０４及び第２のシリコン酸化膜１０５には、各プラグ１０３を露出するように深孔１０６がそれぞれ形成されている。
【０００６】
各深孔１０６の直径は約０．３μｍで深さは約１．３μｍであり、そのアスペクト比は４以上である。各深孔１０６の底面及び内壁上には、表面が粗面化されたポリシリコンよりなる下部電極１０７が形成されている。下部電極１０７はその表面を被覆するように、下からシリコン窒化膜及び酸化タンタル（Ｔａ2Ｏ5）の積層体よりなる容量絶縁膜１０８が堆積され、該容量絶縁膜１０８の上には、窒化チタン（ＴｉＮ）よりなる上部電極１０９が堆積されて形成されている。これら下部電極１０７、容量絶縁膜１０８及び上部電極１０９により、情報記憶用の容量素子が構成される。
【０００７】
ここで、容量絶縁膜１０８に用いられている、高誘電体よりなる酸化タンタル（Ｔａ2Ｏ5）は、図７に示すように、その膜厚をリーク電流を最小にすること、及び酸化タンタルをシリコン酸化膜（ＳｉＯ2 ）に換算した場合の実効膜厚を最小にすることとの、２つの制約を満足させるべく、４ｎｍから７ｎｍの範囲に設定することが望ましいことが記載されている。
【特許文献１】特開２００１−５３２５０号公報（第５−９頁［００３６］〜［００７１］、第９図及び第１２図）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、前記従来の容量素子を構成する容量絶縁膜に強誘電体を用いる構成では良好な特性を実現できず、従って、高性能な不揮発性メモリ装置を実現することができないという問題を有している。
【０００９】
以下、この理由について詳細に説明する。
【００１０】
前記従来例のように、容量絶縁膜に酸化タンタルのような高誘電体材料を用いる場合には、薄膜化に際して、容量絶縁膜を介したリーク電流を最小にすること、及びシリコン酸化膜に換算した実効膜厚を最小にすることとの２点のみが重要である。
【００１１】
これに対し、容量絶縁膜に強誘電体材料を用いる場合には、強誘電体の自発分極特性を利用してデータを記憶するため、薄膜化に際しては良好な分極特性を実現できるようにすることが最も重要な課題である。この課題に対して、本願出願人らは、種々の検討を行なった結果、強誘電体膜の膜厚がある膜厚以下になると、分極特性が急激に劣化するという知見を得ている。また、強誘電体膜の結晶粒径がある大きさ以下となっても分極特性が急激に劣化するという知見をも得ている。以下にその詳細を述べる。
【００１２】
強誘電体膜の分極は、結晶中のイオンの変位により発現するため、良好な分極特性を実現するには、強誘電体膜のほとんどの領域が結晶体で構成されていなければならない。しかしながら、強誘電体膜と電極との界面領域は、不完全な結晶体又はアモルファスに近い状態となっている。その結果、この界面領域の影響が顕著となる膜厚にまで薄膜化すると、良好な分極特性を実現できなくなる。また、強誘電体の結晶粒径が小さくなると、結晶中のイオンの変位量が小さくなり、さらには、強誘電体膜に占める結晶領域が小さくなって、逆に粒界領域が増大するため、良好な分極特性を得られなくなる。
【００１３】
このように、従来の容量素子を有する半導体記憶装置は、容量絶縁膜に強誘電体を用いる場合に良好な物理特性を得られないため、高性能な不揮発性メモリ装置を実現できないという問題を有している。
【００１４】
本発明は、前記従来の問題を解決し、立体形状を持つ下部電極と強誘電体からなる容量絶縁膜とを有する容量素子及びそれを用いた半導体記憶装置において、簡易な方法により強誘電体における分極特性の劣化を防止して、容量素子のデータ保持特性に悪影響を与えないようにすることを目的とする。
【課題を解決するための手段】
【００１５】
前記の目的を達成するため、本発明に係る容量素子は、立体形状を有する下部電極と、下部電極に対向して形成された上部電極と、下部電極と上部電極との間に形成され、結晶化された強誘電体からなる容量絶縁膜とを有する容量素子を対象とし、容量絶縁膜の膜厚は１２．５ｎｍ以上且つ１００ｎｍ以下に設定されていることを特徴とする。
【００１６】
本発明の容量素子によると、後述するように、立体形状を持つ容量絶縁膜を構成する強誘電体の分極特性の劣化を防止できるため、データ保持特性に優れた大容量の不揮発性半導体記憶装置を小さい回路面積で実現することができる。
【００１７】
本発明の容量素子において、強誘電体は多結晶構造を有し、その結晶粒径は１２．５ｎｍ以上且つ２００ｎｍ以下であることが好ましい。
【００１８】
このようにすると、強誘電体が多結晶体からなる場合でも、強誘電体の分極特性の劣化を確実に防止することができる。
【００１９】
本発明の容量素子において、容量絶縁膜に印加される電圧は０．３Ｖ以上且つ２．５Ｖ以下であることが好ましい。また、容量絶縁膜に印加される電界は２５０ｋＶ／ｃｍ2 以上であることが好ましい。
【００２０】
このようにすると、容量素子に保持されたデータ“１”とデータ“０”とを決定する電荷量の比を十分に大きな値にできるため、良好なデータ保持特性を実現することができる。
【００２１】
本発明の容量素子において、容量絶縁膜は、ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9、Ｐｂ（ＺｒxＴｉ1-x）Ｏ3及び（ＢｉxＬａ1-x）4Ｔｉ3Ｏ12（但し、ｘは０≦ｘ≦１である。）の中から選ばれた１つの材料により構成されていることが好ましい。このようにすると、分極特性に優れた強誘電体膜を実現できる。
【００２２】
本発明の容量素子において、下部電極は断面凸型形状を有し、下部電極の高さと幅との比（高さ／幅）の値は１以上であることが好ましい。
【００２３】
この場合に、下部電極の幅は０．２μｍ以上且つ１．０μｍ以下であることが好ましい。
【００２４】
このようにすると、容量絶縁膜の表面積を大きくできるため、データを保持するのに十分な電荷量を蓄積することができると共に良好な分極特性を実現することができる。
【００２５】
また、本発明の容量素子において、下部電極は第１の層間絶縁膜に形成されたホールの底面及び側面上に沿って形成されており、ホールの深さと直径との比（深さ／幅）の値は１以上であることが好ましい。
【００２６】
この場合に、ホールの直径は０．２μｍ以上且つ０．８μｍ以下であることが好ましい。
【００２７】
このようにすると、容量絶縁膜の表面積を大きくできるため、データを保持するのに十分な電荷量を蓄積することができると共に良好な分極特性を実現することができる。
【００２８】
本発明に係る半導体記憶装置は、本発明の容量素子と、半導体基板上に形成されたソース領域及びドレイン領域を有するトランジスタと、半導体基板上にトランジスタを覆うように形成された第２の層間絶縁膜と、第２の層間絶縁膜にトランジスタのソース領域又はドレイン領域と電気的に接続されるように形成されたプラグコンタクトとを備え、容量素子の下部電極はプラグコンタクトと接続するように形成されていることを特徴とする。
【００２９】
本発明の半導体記憶装置によると、本発明の容量素子を備えているため、デザインルールが０．１８μｍ以下のＣＭＯＳトランジスタにより構成されたＬＳＩの上に形成可能な、優れたデータ保持特性を持つ半導体記憶装置を実現することができる。
【発明の効果】
【００３０】
本発明に係る容量素子及びそれを用いた半導体記憶装置によると、強誘電体からなり立体形状を有する容量絶縁膜の膜厚を１２．５ｎｍ以上且つ１００ｎｍ以下に設定し、さらに、強誘電体が多結晶体の場合にはその粒径を１２．５ｎｍ以上且つ２００ｎｍ以下とすることにより、強誘電体における分極特性の劣化を防止できるため、良好なデータ保持特性を実現することができる。すなわち、極めて容易な方法により優れた動作特性を有する容量素子及び半導体記憶装置を実現することができるので、容量素子の微細化を図ることができ、その結果、高集積化を実現できる。
【発明を実施するための最良の形態】
【００３１】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００３２】
図１は本発明の第１の実施形態に係る立体構造を有する容量素子の要部の断面構成を示している。
【００３３】
図１に示すように、例えば、シリコン（Ｓｉ）からなる半導体基板１１の主面は、シャロウトレンチ分離（ＳＴＩ）からなる素子分離膜１２により区画されて複数の素子活性領域が形成されている。各素子活性領域の上には、ゲート絶縁膜１３及びその上にゲート電極１４が選択的に形成されており、各素子活性領域におけるゲート電極１４の両側方び部位には、ソース・ドレイン領域１５がそれぞれ形成され、これらゲート絶縁膜１３、ゲート電極１４及びソース・ドレイン領域１５により、メモリセルトランジスタ１６が構成される。
【００３４】
半導体基板１１の主面上には、各メモリセルトランジスタ１６を覆うように、酸化シリコン（ＳｉＯ2 ）又は窒化シリコン（ＳｉＮ）からなる層間絶縁膜１７が形成されている。層間絶縁膜１７には、タングステン（Ｗ）又はｎ型不純物がドープされた低抵抗のポリシリコンからなる複数のプラグ１８が、各メモリセルトランジスタ１６のソース・ドレイン領域１５の一方と電気的に接続されるように形成されている。
【００３５】
層間絶縁膜１７の上には、各プラグ１８と電気的に接続されるように複数の下部電極１９が形成されている。下部電極１９は、図示はしていないが、下層がイリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ2 ）、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ2 ）、窒化チタンアルミニウム（ＴｉＡｌＮ）、窒化タンタルアルミニウム（ＴａＡｌＮ）及び窒化珪化チタン（ＴｉＳｉＮ）のうちの少なくとも１つを含む単層膜又は積層膜からなる酸素バリアと、上層が白金（Ｐｔ）、イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ2 ）、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ2 ）又は酸化ストロンチウムルテニウム（ＳｒＲｕＯ3 ）等からなる電極膜の積層構造を有している。ここで、下部電極１９はほぼ円形の平面形状を有し、その幅寸法（径）は０．２μｍ以上且つ１．０μｍ以下としている。また、下部電極１９の高さは、該下部電極１９の高さと幅との比（高さ／幅）、すなわちアスペクト比の値が１以上となる範囲で、０．２μｍ以上且つ１．０μｍとしている。
【００３６】
各下部電極１９の上面及び側面は、強誘電体であるタンタルニオブ酸ストロンチウムビスマス（ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9 ）（但し、ｘは０≦ｘ≦１である。以下、同様とする。）からなる容量絶縁膜２０により覆われている。容量絶縁膜２０は、例えば、段差被覆性に優れる有機金属化学気相堆積（ＭＯＣＶＤ）法、原子層堆積(Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ)法又はスパッタリング法等により成膜可能である。
【００３７】
第１の実施形態の特徴として、容量絶縁膜２０の膜厚は、成膜時の堆積時間を調整して１２．５ｎｍ以上且つ１００ｎｍ以下に設定する。このときの強誘電体の結晶粒径は、容量絶縁膜２０を成膜した後、例えば５００℃から７００℃の範囲で結晶核密度を決定する熱処理を行なった後、例えば８００℃で結晶成長させることにより、１２．５ｎｍから２００ｎｍの範囲に設定する。ここで、結晶粒径とは、特に限定しない限り、容量絶縁膜２０の任意の断面における最も長い径（長径）をいう。
【００３８】
結晶粒径のサイズは結晶核密度によって決定され、前述した結晶核密度を決定する熱処理の温度範囲である５００℃から７００℃の熱処理を行なうことにより、容量絶縁膜２０の任意の部位の断面において１２．５ｎｍから２００ｎｍの範囲に設定できる。この理由については、以下で詳細を述べる。なお、１２．５ｎｍよりも小さい粒径を含む場合もあるが、強誘電体の物理特性（分極特性）に影響を及ぼさない程度であれば問題はない。
【００３９】
容量絶縁膜２０の上には、白金（Ｐｔ）、イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ2 ）、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ2 ）又は酸化ストロンチウムルテニウム（ＳｒＲｕＯ3 ）等からなる上部電極２１が形成され、下部電極１９、容量絶縁膜２０及び上部電極２１により情報記憶用の容量素子２２が構成される。
【００４０】
以上のように、第１の実施形態によると、立体構造を有する容量素子２２を構成する強誘電体からなる容量絶縁膜２０の膜厚を１２．５ｎｍ以上且つ１００ｎｍ以下に設定し、且つ、容量絶縁膜２０の結晶粒径を１２．５ｎｍ以上且つ２００ｎｍ以下に設定するため、強誘電体からなる容量絶縁膜２０の分極特性の劣化を防止することができる。
【００４１】
以下、強誘電体からなる容量絶縁膜２０の膜厚を上記の範囲に設定した理由について図２及び図３を用いて説明する。
【００４２】
図２は第１の実施形態に係る容量素子２２が使用される場合に想定される最低電圧、すなわち１．０Ｖで測定した残留分極（２Ｐｒ）を、強誘電体であるＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9 からなる容量絶縁膜の膜厚を変えて評価した結果を表わしている。なお、測定に使用した容量素子は、平坦な下地層の上に形成され、上部電極及び下部電極にはそれぞれ白金（Ｐｔ）を用いている。また、強誘電体における各結晶粒径の平均粒径を１００ｎｍとしている。
【００４３】
図２に示すように、強誘電体ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9 の膜厚が５０ｎｍ以上の領域（図中のＡ）においては、印加電圧が一定の場合には膜厚が薄い程印加電界が大きくなるため、残留分極が増加する。これに対し、強誘電体ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9 の膜厚が５０ｎｍ以下の領域（図中のＢ）においては、前述した通り、不完全な結晶体又はアモルファスに近い状態である強誘電体と電極との界面領域の影響が大きくなるため、強誘電体の分極特性が減少することを本願発明者らは見出した。すなわち、強誘電体の膜厚を小さくしていくと残留分極が減少し、ある膜厚以下では半導体記憶装置が正常に動作しなくなる。従ってその膜厚が下限値となる。なお、図２におけるグラフの破線部分は、データを外挿したことを表わしている。
【００４４】
図３は強誘電体ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9 の残留分極（２Ｐｒ）を、今度は結晶粒径を変化させて評価した結果を表わしている。図２の場合と同様に、残留分極（２Ｐｒ）は１．０Ｖで測定し、測定に使用した容量素子は平坦な下地層の上に形成し、上部電極及び下部電極には白金（Ｐｔ）を用いている。また、強誘電体膜の膜厚は５０ｎｍとしている。なお、図３におけるグラフの破線部分は、データを外挿したことを表わしている。
【００４５】
図３に示すように、強誘電体ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9 の複数の結晶粒における各粒径の平均結晶粒径が５０ｎｍ以上の領域（図中のＣ）においては、膜厚方向の結晶粒径は膜厚で規制されて５０ｎｍの一定値となるため、残留分極はほとんど変化しない。これに対し、強誘電体ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9 の結晶粒径が５０ｎｍ以下の領域（図中のＤ）においては、膜厚方向に複数の結晶粒が含まれるため、容量素子の印加電界方向に占める結晶粒界領域の影響が現われて、分極特性が減少することを見出した。さらに、強誘電体の結晶粒径が小さくなると、結晶中のイオンの変位量が小さくなって残留分極が減少し、ある結晶粒径以下では半導体記憶装置が正常に動作しなくなる。従って、その結晶粒径が下限値となる。
【００４６】
本願発明者らの知見によると、強誘電体膜における残留分極が１０μＣ／ｃｍ2 以下になると、半導体記憶装置が誤動作を起こすことが分かっている。
【００４７】
図２に示す結果から、強誘電体膜における膜厚の下限は１２．５ｎｍとなり、且つその膜厚の上限は１００ｎｍとなる。さらに、図３に示す結果から、強誘電体膜における結晶粒径の下限は１２．５ｎｍとなり、結晶粒径の上限は本実施形態の容量絶縁膜となる強誘電体への熱処理条件で決定され、その値は２００ｎｍである。
【００４８】
なお、強誘電体からなる容量絶縁膜の膜厚を上記の範囲に設定する際には、容量絶縁膜に印加する電圧は０．３Ｖから２．５Ｖの範囲が望ましい。また、容量絶縁膜に印加する電界は２５０ｋＶ／ｃｍ以上であることが望ましい。この理由を、図４を用いて説明する。
【００４９】
図４は強誘電体ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9 を容量絶縁膜とした容量素子の分極−電界特性（ヒステリシスループ）を表わしている。容量絶縁膜に強誘電体を用いる容量素子の場合は、保持されるデータ“１”に対応する電荷量とデータ“０”に対応する電荷量との差をできるだけ大きくすることが、半導体記憶装置の動作マージンを広げることに相当する。これは、図４に示す電界（Ｅ）が０における残留分極、すなわち図中の＋Ｐｒと−Ｐｒとの差を大きくすることである。そのためには、容量素子への印加電界をできるだけ大きくする必要がある。本願発明者らは種々の実験により、この印加電界の下限が、分極が０となる電界すなわち抗電界(ｃｏｅｒｃｉｖｅ ｆｉｅｌｄ）の２倍以上であることを見出した。具体的には、図４に示すように、抗電界の値が１２５ｋＶ／ｃｍであることから、印加電界の下限値は２５０ｋＶ／ｃｍとなる。この電界の値を上記の容量絶縁膜の膜厚に対応させると、印加電圧は以下のようになる。
【００５０】
すなわち、容量絶縁膜の膜厚が１２．５ｎｍの場合は、２５０ｋＶ／ｃｍ × １２．５ｎｍ ＝ ０．３１Ｖとなり、容量絶縁膜の膜厚が１００ｎｍの場合は、２５０ｋＶ／ｃｍ × １００ｎｍ ＝ ２．５Ｖとなる。従って、印加電圧を０．３Ｖから２．５Ｖの範囲に設定すれば、上記の容量絶縁膜の膜厚の範囲内で良好なデータ記憶特性を実現することができる。
【００５１】
なお、容量絶縁膜２０を構成する強誘電体には、ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9 に代えて、ジルコニウムチタン酸鉛（（Ｐｂ（ＺｒxＴｉ1-x）Ｏ3 ）又はチタン酸ビスマスランタン（（ＢｉxＬａ1-x）4Ｔｉ3Ｏ12）（但し、ｘは０≦ｘ≦１である。）を用いることができる。
【００５２】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００５３】
図５は本発明の第２の実施形態に係る立体構造を有する容量素子の要部の断面構成を示している。図５において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００５４】
図５に示すように、第２の実施形態に係る容量素子２２は、第１の層間絶縁膜１７の上に形成された酸化シリコン（ＳｉＯ2 ）又は窒化シリコン（ＳｉＮ）からなる第２の層間絶縁膜２７の上に断面凹状に形成されている。具体的には、第２の層間絶縁膜２７における、各プラグ１８を露出するように形成された複数の開口部（ホール）２７ａの底面及び側面に沿うように形成されている。その結果、膜状の下部電極１９は各プラグ１８と電気的に接続されている。
【００５５】
ここで、ホール２７ａの深さと直径との比、つまり深さ／直径（アスペクト比）の値は１以上としている。これは、以下で述べる下部電極１９の表面積をできるだけ大きくし、蓄積可能な電荷量を多くするためである。また、アスペクト比の値が１以上となる範囲で、ホール２７ａの径は０．２μｍ以上且つ０．８μｍ以下とし、ホール２７ａの深さは０．２μｍ以上且つ１．５μｍとしている。
【００５６】
下部電極１９は、図示はしていないが、下層がイリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ2 ）、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ2 ）、窒化チタンアルミニウム（ＴｉＡｌＮ）、窒化タンタルアルミニウム（ＴａＡｌＮ）及び窒化珪化チタン（ＴｉＳｉＮ）のうちの少なくとも１つを含む単層膜又は積層膜からなる酸素バリアと、上層が白金（Ｐｔ）、イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ2 ）、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ2 ）又は酸化ストロンチウムルテニウム（ＳｒＲｕＯ3 ）等からなる電極膜の積層構造を有している。ここで、下部電極１９の膜厚は５０ｎｍから２００ｎｍである。
【００５７】
第２の層間絶縁膜２７の上にはホール２７ａ内の下部電極１９を覆うように、強誘電体であるＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9 からなる容量絶縁膜２０が成膜されている。この容量絶縁膜２０は、段差被覆性に優れる有機金属化学気相堆積法、原子層堆積法又はスパッタリング法等により成膜可能である。ここで、容量絶縁膜２０の膜厚は、１２．５ｎｍ以上且つ１００ｎｍ以下に設定する。さらに、このときの容量絶縁膜２０の結晶粒径を、１２．５ｎｍ以上且つ２００ｎｍ以下に設定する。この理由は第１の実施形態で述べた通りである。
【００５８】
容量絶縁膜２０の上面には該容量絶膜２０と接するように、白金（Ｐｔ）、イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ2 ）、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ2 ）又は酸化ストロンチウムルテニウム（ＳｒＲｕＯ3 ）等からなる上部電極２１を堆積する。これにより、下部電極１９、容量絶縁膜２０及び上部電極２１により情報記憶用の容量素子２２が構成される。
【００５９】
以上のように、第２の実施形態によると、第１の実施形態と同様に、立体構造を有する容量素子２２の強誘電体からなる容量絶縁膜２０の膜厚を１２．５ｎｍ以上且つ１００ｎｍ以下に設定し、且つ、容量絶縁膜２０の結晶粒径を１２．５ｎｍ以上且つ２００ｎｍ以下に設定するため、強誘電体からなる容量絶縁膜２０の分極特性の劣化を抑制することができる。
【００６０】
また、第２の実施形態においては、第１の実施形態と同様に強誘電体として、ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9 を用いたが、例えばチタン酸ビスマスランタン（（ＢｉxＬａ1-x）4Ｔｉ3Ｏ12）を用いる場合は、結晶粒径を決定する熱処理条件を以下のように変更する。すなわち、容量絶縁膜２０となる強誘電体膜の成膜後に、例えば４００℃から６００℃の範囲で結晶核密度を決定する熱処理を行なった後に、例えば７００℃で結晶成長させて、各結晶粒径を１２．５ｎｍから２００ｎｍの範囲に設定する。
【００６１】
なお、容量絶縁膜２０を構成する強誘電体には、ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9 及び（ＢｉxＬａ1-x）4Ｔｉ3Ｏ12に代えて、ジルコニウムチタン酸鉛（（Ｐｂ（ＺｒxＴｉ1-x）Ｏ3 ）を用いることができる。
【産業上の利用可能性】
【００６２】
本発明に係る容量素子及びそれを用いた半導体記憶装置は、強誘電体からなる容量絶縁膜の分極特性の劣化を防止できるため、良好なデータ保持特性を実現できるという効果を有し、強誘電体からなる容量絶縁膜を備えた立体構造を有する容量素子及びそれを用いた半導体記憶装置等として有用である。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１の実施形態に係る立体構造を有する容量素子の要部を示す構成断面図である。
【図２】本発明の第１の実施形態に係る容量素子における残留分極の強誘電体膜厚依存性を示すグラフである。
【図３】本発明の第１の実施形態に係る容量素子における残留分極の強誘電体結晶粒径依存性を示すグラフである。
【図４】本発明の第１の実施形態に係る容量素子における分極の印加電界依存性を示すグラフである。
【図５】本発明の第２の実施形態に係る立体構造を有する容量素子の要部を示す構成断面図である。
【図６】従来例に係る立体構造を有する容量素子の要部を示す構成断面図である。
【図７】従来例に係る立体構造を有する容量素子における容量絶縁膜の膜厚に対するリーク電流及びＳｉＯ2 換算実効膜厚の関係を示すグラフである。
【符号の説明】
【００６４】
１１    半導体基板
１２    素子分離膜
１３    ゲート絶縁膜
１４    ゲート電極
１５    ソース・ドレイン領域
１６    メモリセルトランジスタ
１７    層間絶縁膜（第１の層間絶縁膜）
１８    プラグ（プラグコンタクト）
１９    下部電極
２０    容量絶縁膜
２１    上部電極
２７    第２の層間絶縁膜
２７ａ  ホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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