(57)【要約】【課題】  電気特性のテストを含めた製造工程の短縮を行い、スループットを向上することができる半導体装置の製造方法を提供する。【解決手段】  第１の基板２１上に、第１及び第２の電極１２ｄ，１２ｓとゲート電極１２ｇを有するトランジスタ１２、第１の電極１２ｄに接続される第１の端子２４、第２の電極１２ｓに接続される第２及び第３の端子１６，２３、第１の基板２１上に一端が第１の電極１２ｄに接続されるインダクタ１１、インダクタ１１の他端に接続される第４の端子１５を形成する素子形成工程と、第１及び第２の電極１２ｄ，１２ｓにそれぞれ接続された前記端子を用いて、ＤＣ測定を行い、トランジスタ１２の電気特性をテストするテスト工程と、前記テスト工程の後に、第２及び第４の端子１６，１５を、接続部材を介して電気的に接続する接続工程とを具備した半導体装置の製造方法である。【選択図】  図１
2005101218.tif 000002
【特許請求の範囲】
【請求項１】
第１の基板上に、第１及び第２の電極とゲート電極を有するトランジスタ、前記第１の
電極に接続される第１の端子、前記第２の電極に接続される第２及び第３の端子、前記第
１の基板上に一端が前記第１の電極に接続されるインダクタ、及び前記インダクタの他端
に接続される第４の端子を形成する素子形成工程と、
前記第１及び第２の電極にそれぞれ接続された前記端子を用いて、ＤＣ測定を行い、前記
トランジスタの電気特性をテストするテスト工程と、
前記テスト工程の後に、前記第２及び第４の端子を、接続部材を介して電気的に接続する
接続工程と、
を具備したことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１及び第３の端子を信号端子として形成することを特徴とする請求項１に記載の
半導体装置の製造方法。
【請求項３】
前記接続工程は、前記第２及び第４の端子の上から、前記第２及び第４の端子間に至る
バンプを形成することによって、前記第２及び第４の端子を電気的に接続することを特徴
とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記接続回路を構成する工程は、ワイヤを介して前記第２及び第４の端子を電気的に接
続することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項５】
表面に電極端子を有する第２の基板を用意し、前記第２の基板上に前記第１の基板を搭
載する工程をさらに有し、
前記接続工程では、前記第２及び第４の端子と前記電極端子とがそれぞれ接続するようワ
イヤを形成することによって、前記第２及び第４の端子を電気的に接続することを特徴と
する請求項１または請求項２に記載の半導体装置の製造方法。
【請求項６】
第２の基板の表面に配線パターンを形成する工程をさらに有し、
前記接続工程において、前記配線パターンが、前記第１の基板から離れて対向するように
前記第２の基板を配置し、前記第２及び第４の端子と前記配線パターンをそれぞれ接続す
るようにバンプを形成することによって、前記第２及び第４の端子を電気的に接続するこ
とを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項７】
ダイパッドとリードを有するとともに、表面に電極端子が設けられたリードフレームを
形成し、前記リードフレームのダイパッド上に前記第１の基板を搭載する工程をさらに有
し、
前記接続工程において、前記第３及び第４の端子から、それぞれ前記ダイパッドまたは同
じリードにワイヤを接続することによって、前記第２の端子と第４の端子を接続すること
を特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項８】
ダイパッドとリードを有するとともに、表面に電極端子が設けられたリードフレームを
形成し、前記リードフレームのダイパッド上に前記第１の基板を搭載する工程をさらに有
し、
前記接続工程において、前記第２及び第４の端子から、それぞれ前記ダイパッドまたは同
じリードにワイヤを接続することによって、前記第２の端子と第４の端子を接続すること
を特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項９】
第１の基板上に、第１及び第２の電極とゲート電極を有する第１のトランジスタ、前記
第１の基板上に、前記第２の電極に接続される接続端を介して前記第２の電極に接続され
た第３の電極、第４の電極及びゲート電極を有する第２のトランジスタ、前記接続端に接
続される第１の信号端子、前記第２及び第３の電極に接続される第１及び第２の接続端子
、前記第１の電極に接続される第２の信号端子、前記第４の電極に接続される第３の信号
端子、前記第１の基板上に一端が前記第１及び第４の電極にそれぞれ接続される第１及び
第２のインダクタ、及び前記第１及び第２のインダクタの他端にそれぞれ接続される第３
及び第４の接続端子を形成する素子形成工程と、
前記第１の電極及び第２の電極にそれぞれ接続された前記端子を用いて、ＤＣ測定を行い
、前記第１のトランジスタの電気特性をテストする第１のテスト工程と、
前記第３の電極及び第４の電極にそれぞれ接続された前記端子を用いて、ＤＣ測定を行い
、前記第２のトランジスタの電気特性をテストする第２のテスト工程と、
前記テスト工程の後に、前記第１及び第３の接続端子と、前第２及び第４の接続端子を、
それぞれ接続部材を介して、それぞれ電気的に接続する接続工程と、
を具備したことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、並列接続されたインダクタとトランジスタを有する半導体装置の製造方法に
関する。
【背景技術】
【０００２】
並列接続した絶縁ゲート型電界効果トランジスタ（以下、ＦＥＴという）とスパイラル
インダクタを有する共振型スイッチ回路が、例えば、特許文献１に開示されている。この
共振型スイッチ回路の基本構成を図７に示す。図７において、並列接続した第１のインダ
クタ８１と第１のＦＥＴ８２を有する第１のスイッチ８０ａ、及び、並列接続した第２の
インダクタ８３と第２のＦＥＴ８４を有する第２のスイッチ８０ｂが、直列接続されてい
る。第１及び第２のインダクタ８１，８３は、それぞれ、第１及び第２のＦＥＴ８２，８
４のＯＦＦ容量と並列共振回路を構成している。
【０００３】
図７において、信号を入力または出力する信号端子、例えば、図中の中央のアンテナ端
子８５は、接続端８６に接続され、並列接続された第１のインダクタ８１と第１のＦＥＴ
８２を介して、信号端子、例えば、図中の左の受信側の端子８７に接続されている。また
、アンテナ端子８５は、接続端８６に接続され、並列接続された第２のインダクタ８３と
第２のＦＥＴ８４を介して、信号端子、例えば、図中の右の送信側の端子８８に接続され
ている。受信モードのときには、第１のスイッチ８０ａがＯＮになり、受信側の端子８７
からアンテナ端子８５へ信号が流れる。また、送信モードのときには、第２のスイッチ８
０ｂがＯＮになり、アンテナ端子８５から送信側の端子８８へ信号が流れる。
【０００４】
このように構成された回路は、Ｓｉ基板やＧａＡｓ基板などの半導体基板からなる半導
体チップに形成され、この半導体チップは、セラミック基板上に搭載される。セラミック
基板は、表面にグランド端子や電源端子などが形成され、かつ内部に配線層及びビアが形
成されている。半導体チップ上に設けられた各端子は、ワイヤを介して、セラミック基板
の表面に設けられた電極端子に接続されて、外部に接続できるように形成されている。あ
るいは、半導体チップは、リードフレームのダイパッド上に搭載される。半導体チップ上
に設けられた各端子は、ワイヤを介して、インナーリードに接続される。半導体チップ及
びインナーリードは、ハウジング内に設置されている。インナーリードをハウジングから
外部に延びるアウターリードにそれぞれ接続することによって、外部に接続できるように
形成されている。半導体チップは、ハウジング内に設置されている。
【特許文献１】特開平９−２３１０１号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前述したスイッチ回路を搭載した半導体装置の製造方法の工程中には、ＤＣ測定または
ＡＣ測定によって、素子の電気特性の確認が行われる。スイッチ回路のＦＥＴのしきい値
や耐圧などの電気特性をテストする場合、ＤＣ測定を行うと、インダクタとＦＥＴが並列
接続されているため、ＦＥＴのドレイン−ソース間がショートしてしまい、電気特性を調
べることができない。よって、ＦＥＴの電気特性をテストする場合は、後で述べる理由に
より、スイッチ回路等を形成した半導体チップをリードフレームやセラミック基板に搭載
した後（組立後）に、ＡＣ測定によって電気特性を調べる必要がある。この場合、ＤＣ測
定は、直流電流（電圧）による測定であり、ＡＣ測定は周波数を変化させた交流電流（電
圧）による測定である。したがって、ＤＣ測定は、一点データによる測定が可能であるた
め１秒以内で終了するのに対して、ＡＣ測定は数点以上のデータを測定する必要があるた
め数秒程度を要する。よって、ＡＣ測定は、時間がかかるため、組立後にＡＣ測定によっ
て電気特性を調べると、スループットが低下し、ひいてはコストの上昇を招いている。こ
のため、特に、組立前のウェーハ状態で素子に対してＡＣ測定を実施することは避ける必
要がある。しかし、組立後にＡＣ測定を行うと、前述したスループットの問題に加えて、
組立前に不良を発見することができないため、組立ロスが生じるという問題もある。
【０００６】
本発明は、上記した問題点を解決するためになされたもので、電気特性のテストを含め
た製造工程の短縮が可能で、スループットを向上することができる、並列接続されたイン
ダクタとトランジスタを有する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記した目的を達成するための本発明の半導体装置の製造方法の一態様は、第１の基板
上に、第１及び第２の電極とゲート電極を有するトランジスタ、前記第１の電極に接続さ
れる第１の端子、前記第２の電極に接続される第２及び第３の端子、前記第１の基板上に
一端が前記第１の電極に接続されるインダクタ、前記インダクタの他端に接続される第４
の端子を形成する素子形成工程と、
前記第１及び第２の電極にそれぞれ接続された前記端子を用いて、ＤＣ測定を行い、前記
トランジスタの電気特性をテストするテスト工程と、
前記テスト工程の後に、前記第２及び第４の端子を、接続部材を介して電気的に接続する
接続工程と、
を具備したことを特徴としている。
【発明の効果】
【０００８】
以上詳述したように、本発明によれば、電気特性のテストを含めた製造工程の短縮を可
能とし、スループットを向上することができる。
【発明を実施するための最良の形態】
【０００９】
（第１の実施の形態）
図１を参照して、本発明の第１の実施の形態に係る半導体装置の製造方法について、詳
細に説明する。本実施の形態に示す半導体装置は、並列接続した電界効果型電界効果トラ
ンジスタ（以下、「ＦＥＴ」という。）とインダクタを有する共振型スイッチ回路であり
、その製造方法では、ウェーハ状態でのトランジスタなどの素子の電気特性を測定する工
程を含む。
【００１０】
まず、図１（ａ）に示すように、Ｓｉ基板またはＧａＡｓ基板などからなる半導体チッ
プ２１上に、スイッチ回路の能動素子である第１及び第２のＦＥＴ１２，１４と、第１及
び第２のインダクタ１１，１３を形成する。第１のインダクタ１１の一端及び第１のＦＥ
Ｔ１２の一端（ここでは、ソース電極１２ｓ）には、テスト用接続端子１５，１６をそれ
ぞれ形成する。テスト用接続端子１５，１６は、離間して形成されており、離間距離は、
８０μｍ程度である。第１のインダクタ１１の他端及び第１のＦＥＴ１２の他端（ここで
は、ドレイン電極１２ｄ）は配線によって接続されており、受信側の端子２４が形成され
ている。
【００１１】
また、第２のインダクタ１３の一端及び第２のＦＥＴ１４の一端（ここでは、ドレイン
電極１４ｄ）には、テスト用接続端子１７，１８がそれぞれ形成されている。テスト用接
続端子１７，１８は、離間して形成されており、離間距離は、８０μｍ程度である。第２
のインダクタ１３の他端及び第２のＦＥＴ１４の他端（ここでは、ソース電極１４ｓ）は
配線によって接続されており、送信側の端子２５が形成されている。テスト用接続端子１
５，１６のうちの一方、例えば、テスト用接続端子１６と、テスト用接続端子１７，１８
のうちの一方、例えば、テスト用接続端子１８は、接続端２２に接続され、アンテナ端子
２３が形成されている。第１及び第２のＦＥＴ１２，１４のテスト用接続端子は、ソース
電極またはドレイン電極に接続するよう形成されている。第１及び第２のＦＥＴ１２，１
４のゲート電極１２ｇ，１４ｇは、半導体チップ２１上に設けられた図示しない端子にそ
れぞれ接続されている。この素子形成工程では、トランジスタやインダクタなどの素子と
各端子を、同時に形成してもよいし、所望の順序で形成してもよい。
【００１２】
次に、図１（ｂ）に示すように、第１のＦＥＴ１２及び第２のＦＥＴ１４の電気特性を
測定する。このとき、第１のＦＥＴ１２の一端に形成されたテスト用接続端子１６と、他
端に形成された受信側の端子２４にＤＣ測定装置１００の端子を接続して、ＤＣ測定を行
う。または、第２のＦＥＴ１４の一端に形成されたテスト用接続端子１８と、他端に形成
された送信側の端子２５を用いて、同様にＤＣ測定を行う。
【００１３】
第１のインダクタ１１及び第１のＦＥＴ１２と第２のインダクタ１３及び第２のＦＥＴ
１４は、それぞれ並列接続されていない。よって、ＦＥＴのドレイン−ソース間は、電気
的にショートしていないため、ＦＥＴの電気特性をＤＣ測定によって調べることができる
。
【００１４】
第１のＦＥＴ１２のＤＣ測定を行うときには、テスト用接続端子１６を用いずに、アン
テナ端子２３と受信側の端子２４を用いて、ＤＣ測定を行ってもよい。あるいは、第１の
ＦＥＴ１２のドレイン電極１２ｄに、別のテスト用接続端子を設け、このテスト用接続端
子と、第１のＦＥＴ１２のソース電極１２ｓに設けられたテスト用接続端子１６を用いて
、ＤＣ測定を行ってもよい。
【００１５】
次に、図１（ｃ）に示すように、テスト用接続端子１５，１６間及びテスト用接続端子
１５，１６の一部上に、直径１００μｍのバンプ１９を形成し、テスト用接続端子１５，
１６を、バンプ１９を介して接続する。また、テスト用接続端子１７，１８間及びテスト
用接続端子１７，１８の一部上に、直径１００μｍのバンプ１９を形成し、テスト用接続
端子１７，１８を、バンプ１９を介して接続する。バンプ１９は、それぞれテスト用接続
端子１５，１６とテスト用接続端子１７，１８の上から、それぞれの間に至るような形状
になる。このようにして、第１のインダクタ１１と第１のＦＥＴ１２は並列接続され、第
２のインダクタ１３と第２のＦＥＴ１４も同様に並列接続されている。第１及び第２のイ
ンダクタ１１，１３は、それぞれ、第１及び第２のＦＥＴ１２，１４のＯＦＦ容量と並列
共振回路を構成している。これらの第１のスイッチ１０ａ及び第２のスイッチ１０ｂは、
接続端２２で接続され、直列接続されている。続いて、半導体チップ２１を、ワイヤ２８
によって、セラミック基板２７に接続する。セラミック基板２７の表面には、グランド端
子や電源端子などの電極端子２６が形成され、図示しない内部に配線層や配線層同士を接
続するビアが形成されている。  半導体チップ２１は、図示しない樹脂などのハウジング
内に設置される
このようにして形成された並列接続したＦＥＴとインダクタを有する共振型スイッチ回
路では、図１（ｃ）に示すように、半導体チップ２１上に、並列接続した第１のインダク
タ１１と第１のＦＥＴ１２を有する第１のスイッチ１０ａ、及び、並列接続した第２のイ
ンダクタ１３と第２のＦＥＴ１４を有する第２のスイッチ１０ｂが形成されている。第１
及び第２のインダクタ１１，１３は、それぞれ、第１及び第２のＦＥＴ１２，１４のＯＦ
Ｆ容量と並列共振回路を構成している。第１のスイッチ１０ａ及び第２のスイッチ１０ｂ
は、接続端２２で接続され、直列接続されており、３端子を有するシングルポールデュア
ルスルー（Ｓｉｎｇｌｅ  Ｐｏｌｅ  ＤｕａｌＴｈｒｏｕｇｈ）スイッチを構成している
。このスイッチ回路は、例えば、デジタルコードレス電話機のアンテナを受信状態または
送信状態に切り換えるために用いられる。
【００１６】
さらに、図１（ｃ）に示すスイッチ回路では、信号を入力または出力する信号端子、例
えば、図中の中央のアンテナ端子２３は、接続端２２に接続され、並列接続された第１の
インダクタ１１と第１のＦＥＴ１２を介して、信号端子、例えば、図中の左の受信側の端
子２４に接続されている。また、アンテナ端子２３は、並列接続された第２のインダクタ
１３と第２のＦＥＴ１４を介して、信号端子、例えば、図中の右の送信側の端子２５に接
続されている。受信モードのときには、第１のスイッチ１０ａがＯＮになり、受信側の端
子からアンテナ端子へ信号が流れる。また、送信モードのときには、第２のスイッチ１０
ｂがＯＮになり、アンテナ端子から送信側の端子へ信号が流れる。このようにして、アン
テナを受信状態または送信状態に切り換えることができる。
【００１７】
テスト用接続端子間の距離は、８０μｍに限定されず、離間して形成されていればよい
。テスト用接続端子間の距離は、例えば、１０μｍ以上８０μｍ以下程度で形成される。
また、バンプ１９は、テスト用接続端子間の距離よりもできるだけ大きい径のものを配置
して形成すると、より信頼性が向上するため、好ましい。テスト用接続端子間は、バンプ
を介して接続されているため、電流の流れる断面積を大きく形成することができ、配線層
による接続やワイヤによる接続に比べて、電気抵抗を低減することができる。
【００１８】
本実施の形態では、ウェーハ状態で、ＤＣ測定を行うことによって、電気特性のテスト
しているため、組立後にＡＣ測定によって調べる場合と比べて、短い時間で実施すること
ができるため、電気特性のテストを含めた製造工程の短縮を行うことができ、スループッ
トを向上させ、ひいてはコストを低減することができる。また、組立前に不良を発見する
ことができるため、組立ロスの発生を低減することができる。
【００１９】
（第１の変形例）
図２に示す第１の変形例では、図１（ｃ）に示した、対応するテスト用接続端子１５，
１６同士及びテスト用接続端子１７，１８同士を接続する工程において、テスト用接続端
子１５，１６同士を接続する際に用いたバンプによる接続に代えて、ワイヤ３１を用いて
接続している。テスト用接続端子１７，１８同士を接続する際も同様に、ワイヤ３１を用
いて接続している。このようにして、ＦＥＴ及びインダクタを並列接続して形成する。テ
スト用接続端子間の距離は、任意の距離で形成することができる。
【００２０】
（第２の変形例）
図３に示す第２の変形例では、図１（ｃ）に示した、対応するテスト用接続端子１５，
１６同士及びテスト用接続端子１７，１８同士を接続する工程において、テスト用接続端
子１５，１６同士を接続する際に用いたバンプによる接続に代えて、図３に示すように、
ワイヤ４２を用いて接続している。このとき、図１（ａ）に示す素子及びテスト用接続端
子を形成する工程において、セラミック基板２７の表面に、大きめの電極端子４１を形成
し、対応するテスト用接続端子同士を接続する工程において、テスト用接続端子１５，１
６のそれぞれから、電極端子４１にワイヤ４２を形成することによって、テスト用接続端
子１５，１６を接続している。また、テスト用接続端子１７，１８のそれぞれから、電極
端子４１にワイヤ４２を形成することによって、テスト用接続端子１７，１８を接続して
いる。このようにして、並列接続したＦＥＴ及びインダクタを形成する。テスト用接続端
子間の距離は、任意の距離で形成することができる。
【００２１】
（第３の変形例）
図４に示す第３の変形例では、図１（ａ）に示した素子及びテスト用接続端子を形成す
る工程において、図４（ａ）に示すように、半導体チップ２１をリードフレームのダイパ
ッド５１上に形成している。半導体チップ２１及びインナーリード５２-1〜6は、図示し
ないハウジング内に設置され、インナーリード５２-1〜6をハウジングから外部に延びる
アウターリード（図示しない）にそれぞれ接続することによって、外部に接続できるよう
に形成している。また、第３の変形例では、図１（ｃ）に示した、対応するテスト用接続
端子を接続する工程において、バンプによる接続に代えて、図４（ｂ）に示すように、リ
ードフレームのインナーリード５２-2に、テスト用接続端子１５，１７のそれぞれから、
ワイヤ５３を形成している。なお、受信側の端子２４、送信側の端子２５及びアンテナ端
子２３は、それぞれワイヤ２８を介してリードフレームのインナーリード５２-4,6,2に接
続されている。テスト用接続端子１６，１８は、アンテナ端子２３に接続されており、イ
ンナーリード５２-2と同電位であるため、テスト用接続端子１５，１７からワイヤ５３を
形成することによって、テスト用接続端子１５，１６及びテスト用接続端子１７，１８を
それぞれ接続している。このようにして、並列接続したＦＥＴ及びインダクタを形成する
。
【００２２】
リードフレームに設けられたリード数（ピン数）に余裕がある場合には、テスト用接続
端子１５，１６からインナーリードにワイヤ５３を形成し、同様に、テスト用接続端子１
７，１８から別のインナーリードに、ワイヤ５３を形成して、それぞれを接続してもよい
。また、テスト用接続端子１５〜１８のそれぞれからダイパッド５１にワイヤ５３を形成
することによって、接続することもできる。テスト用接続端子間の距離は、任意の距離で
形成することができる。
【００２３】
（第２の実施の形態）
図５を参照して、本発明の第２の実施の形態に係る半導体装置の製造方法について、詳
細に説明する。図５において、図１と同一部分は、同一符号で示す。本実施の形態に示す
半導体装置は、並列接続したＦＥＴとインダクタを有する共振型スイッチ回路であり、そ
の製造方法では、ウェーハ状態でのトランジスタなどの素子の電気特性を測定する工程を
含む。
【００２４】
まず、図５（ａ）に示すように、Ｓｉ基板またはＧａＡｓ基板などからなる半導体チッ
プ２１上に、スイッチ回路の能動素子である第１及び第２のＦＥＴ１２，１４と、第１及
び第２のインダクタ１１，１３を形成する。第１のインダクタ１１及び第１のＦＥＴ１２
の一端には、テスト用接続端子１５，１６をそれぞれ形成する。テスト用接続端子１５，
１６は、離間して形成されている。第１のインダクタ１１及び第１のＦＥＴ１２の他端は
接続されており、受信側の端子２４が形成されている。
【００２５】
また、第２のインダクタ１３及び第２のＦＥＴ１４の一端には、テスト用接続端子１７
，１８がそれぞれ形成されている。テスト用接続端子１７，１８は、離間して形成されて
いる。第２のインダクタ１３及び第２のＦＥＴ１４の他端は接続されており、送信側の端
子２５が形成されている。第１及び第２のＦＥＴ１２，１４のゲート電極１２ｇ，１４ｇ
は、半導体チップ２１上に設けられた図示しない端子にそれぞれ接続されている。
【００２６】
テスト用接続端子１５，１６のうちの一方、例えば、テスト用接続端子１６と、テスト
用接続端子１７，１８のうちの一方、例えば、テスト用接続端子１８は、接続端２２に接
続され、アンテナ端子２３が形成されている。また、セラミック基板２７上に、接続用配
線パターン６１，６２を形成する。接続用配線パターン６１，６２は、半導体チップ２１
上にセラミック基板２７を対向させて配置することによってフリップチップ実装する際に
、テスト用接続端子１５，１６またはテスト用接続端子１７，１８とそれぞれ対応する位
置に形成する。
【００２７】
次に、図５（ｂ）に示すように、第１のＦＥＴ１２及び第２のＦＥＴ１４の電気特性を
測定する。このとき、第１のＦＥＴ１２の一端に形成されたテスト用接続端子１６と、他
端に形成された受信側の端子２４を用いて、ＤＣ測定を行う。または、第２のＦＥＴ１４
の一端に形成されたテスト用接続端子１７と、他端に形成された送信側の端子２５を用い
て、ＤＣ測定を行う。
【００２８】
第１のインダクタ１１及び第１のＦＥＴ１２と第２のインダクタ１３及び第２のＦＥＴ
１４は、それぞれ並列接続されていない。よって、ＦＥＴのドレイン−ソース間は、電気
的にショートしていないため、ＦＥＴの電気特性をＤＣ測定によって調べることができる
。
【００２９】
第１のＦＥＴ１２のＤＣ測定を行うときには、テスト用接続端子１６を用いずに、アン
テナ端子２３と受信側の端子２４を用いて、ＤＣ測定を行ってもよい。あるいは、第１の
ＦＥＴ１２のドレイン電極に、別のテスト用接続端子を設け、このテスト用接続端子と、
第１のＦＥＴ１２のソース電極に設けられたテスト用接続端子１６を用いて、ＤＣ測定を
行ってもよい。
【００３０】
次に、半導体チップ２１上にセラミック基板２７を対向させて配置し、図５（ｃ）の矢
印で示すように、テスト用接続端子１５，１６のそれぞれと接続用配線パターン６２を、
図示しないバンプを介して接続する。また、テスト用接続端子１７，１８のそれぞれと接
続用配線パターン６１を、図示しないバンプを介して接続する。第１のインダクタ１１と
第１のＦＥＴ１２は並列接続され、第２のインダクタ１３と第２のＦＥＴ１４も同様に並
列接続される。第１及び第２のインダクタ１１，１３は、それぞれ、第１及び第２のＦＥ
Ｔ１２，１４のＯＦＦ容量と並列共振回路を構成する。これらの第１のスイッチ１０ａ及
び第２のスイッチ１０ｂは、接続端２２で接続され、直列接続される。このようにして、
並列接続したＦＥＴ１２，１４及びインダクタ１１，１３を形成する。半導体チップをセ
ラミック基板にフリップチップ実装する場合、バンプを介して接続する例を記載したが、
これに限定されず、導電性ペーストからなる接続部材を用いて接続してもよい。テスト用
接続端子間の距離は、任意の距離で形成することができる。
【００３１】
続いて、図５（ｃ）に示す半導体装置の製造方法によって製造された半導体装置を実装
した場合の、Ａ−Ａにおける断面図を図６に示す。第１の実施の形態では、同一平面上で
のバンプによる接続を行っているのに対し、本実施の形態では、図６に示すように、バン
プ６３を用いたフリップチップ実装を行うことによって、テスト用接続端子１５，１６と
テスト用接続端子１７，１８を、それぞれ接続端子用配線パターン６２，６１を介して、
接続している。セラミック基板２７の表面には、グランド端子や電源端子などの図示しな
い電極端子が形成され、内部に配線層や配線層同士を接続するビアが形成されている。図
６では、半導体チップ２１は、樹脂などのハウジング６４内に設置されている。また、バ
ンプ６３以外にも半導体チップ及びセラミック基板を接続するバンプが形成されているが
、ここでは図示を省略する。
【００３２】
以上、第１及び第２の実施の形態では、第１及び第２のスイッチ１０ａ，１０ｂのテス
ト用接続端子１５〜１８を接続端２２側に設けた例を記載したが、テスト用接続端子１５
〜１８を接続端２２に対して反対側（受信側の端子２４側、または、送信側の端子２５側
）に設けてもかまわない。第１及び第２のスイッチ１０ａ，１０ｂのどちらか一方のテス
ト用接続端子（すなわち、テスト用接続端子１５，１６またはテスト用接続端子１７，１
８）を接続端２２に対して反対側に設けてもよい。このように、テスト用接続端子の位置
については、特に限定されない。
【００３３】
また、第１及び第２のスイッチ１０ａ，１０ｂが形成された３端子のシングルポールデ
ュアルスルーを例に説明したが、一つのＦＥＴ及びインダクタを有するスイッチに適用し
てもかまわないし、２以上の複数のＦＥＴ及びインダクタを有するスイッチに適用しても
かまわない。
【００３４】
また、一枚の半導体チップを形成した場合を例に説明したが、スイッチ回路のインダク
タ及びＦＥＴなどの素子数によっては、複数の半導体チップを相互に接続したスイッチ回
路にも同様に適用することができる。インダクタは、スパイラル型インダクタなど、特に
限定されない。また、半導体チップを搭載する基板として、セラミック基板を用いた例を
記載したがこれに限定されず、誘電体基板、絶縁基板であってもかまわない。
【図面の簡単な説明】
【００３５】
【図１】本発明の第１の実施の形態に係る半導体装置の製造方法の各工程を示す平面図である。
【図２】本発明の実施の形態の第１の変形例に係る半導体装置の製造方法の各工程を示す平面図である。
【図３】本発明の実施の形態の第２の変形例に係る半導体装置の製造方法の各工程を示す平面図である。
【図４】本発明の実施の形態の第３の変形例に係る半導体装置の製造方法の各工程を示す平面図である。
【図５】本発明の第２の実施の形態に係る半導体装置の製造方法の各工程を示す平面図である。
【図６】図５（ｃ）のＡ−Ａにおける断面図である。
【図７】共振型スイッチ回路の基本構成を示す回路図である。
【符号の説明】
【００３６】
１０ａ  第１のスイッチ
１０ｂ  第２のスイッチ
１１  第１のインダクタ
１２  第１のＦＥＴ
１２ｓ，１４ｓ  ソース電極
１２ｄ，１４ｄ  ドレイン電極
１２ｇ，１４ｇ  ゲート電極
１３  第２のインダクタ
１４  第２のＦＥＴ
１５，１６，１７，１８  テスト用接続端子
１９，６３  バンプ
２１  半導体チップ
２２  接続端
２３  アンテナ端子
２４  受信側の端子
２５  送信側の端子
２６，４１  電極端子
２７  セラミック基板
２８，３１，４２，５３  ワイヤ
５１  ダイパッド
５２-1〜6  インナーリード
６１，６２  接続端子用配線パターン
６４  ハウジング
１００  ＤＣ測定装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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