(57)【要約】【課題】変調トランジスタ以外のトランジスタにおいては、オン時及びオフ時のチャネル領域のポテンシャルが十分に低下及び上昇させることができるので、電荷の転送を確実に行うようにすることができる固体撮像装置を提供する。【解決手段】固体撮像装置は、入射した光に応じた光発生電荷を発生させる光電変換素子と、光発生電荷を蓄積する蓄積ウェルと、蓄積ウェルから転送された光発生電荷を保持する変調用ウェルと、変調用ウェルに保持された光発生電荷によってチャネルの閾値電圧が制御されて、光発生電荷に応じた画素信号を出力する変調トランジスタと、光発生電荷の転送を制御する電荷転送用トランジスタとを具備する。変調トランジスタのゲート絶縁膜の膜厚は、電荷転送用トランジスタのゲート絶縁膜の膜厚より、厚い。【選択図】図３
2005109438.tif 000002
【特許請求の範囲】
【請求項１】
入射した光に応じた光発生電荷を発生させる光電変換素子と、
前記光発生電荷を蓄積する蓄積ウェルと、
前記蓄積ウェルから転送された前記光発生電荷を保持する変調用ウェルと、
前記変調用ウェルに保持された前記光発生電荷によってチャネルの閾値電圧が制御されて、前記光発生電荷に応じた画素信号を出力する変調トランジスタと、
前記光発生電荷の転送を制御する電荷転送用トランジスタとを具備し、
前記変調トランジスタのゲート絶縁膜の膜厚は、前記電荷転送用トランジスタのゲート絶縁膜の膜厚より、厚いことを特徴とする固体撮像装置。
【請求項２】
前記電荷転送用トランジスタは、前記蓄積ウェルと前記変調用ウェルとの間の転送経路の電位障壁を変化させて前記光発生電荷の転送を制御する転送トランジスタであることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記電荷転送用トランジスタは、前記蓄積ウェルに接続された不要電荷排出経路の電位障壁を制御するものであって、前記蓄積ウェルからオーバーフローした電荷を前記不要電荷排出経路を介して排出させる不要電荷排出トランジスタであることを特徴とする請求項１又は請求項２に記載の固体撮像装置。
【請求項４】
前記電荷転送用トランジスタは、前記変調用ウェルに接続された残留電荷排出経路の電位障壁を制御するものであって、前記変調用ウェル内の残留電荷を前記残留電荷排出経路を介して排出させる残留電荷排出トランジスタであることを特徴とする請求項１、請求項２又は請求項３に記載の固体撮像装置。
【請求項５】
前記残留電荷排出経路は、基板ラテラル方向に形成されることを特徴とする請求項４に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関する。
【背景技術】
【０００２】
従来より、撮像装置等においては、各種半導体イメージセンサが採用されるようにようになってきた。一般的には、ＣＣＤ（電荷結合素子）型のイメージセンサは高画質特性に優れている。一方、ＣＭＯＳ型のイメージセンサは低消費電力特性に優れている。そして、近年、半導体イメージセンサにおいても、これらの高画質特性及び低消費電力特性を兼ね備え、充分な画質を得ながら高密度化及び低コスト化を実現する閾値電圧変調方式のＭＯＳ型固体撮像素子が開発されている（例えば、特許文献１参照）。
イメージセンサは、センサセルをマトリクス状に配列し、初期化、蓄積、読み出しの３つの状態を繰り返すことで、画像出力を得ている。上述した閾値電圧変調方式のＭＯＳ型固体撮像素子のイメージセンサは、各単位画素が、蓄積を行うためのフォトダイオードと、読み出しを行うための変調トランジスタと、初期化を行うためのオーバーフロードレインゲートとを有している。基板上において、各単位画素毎に、フォトダイオードと変調トランジスタとが隣接配置され、変調トランジスタのゲートはリング状に形成されている。
フォトダイオードの開口領域から入射した光によって発生した電荷（光発生電荷）は、リングゲート下方のＰ型ウェルの領域に転送されて、この部分に形成されたキャリアポケットに蓄積される。キャリアポケットに蓄積された光発生電荷によって変調トランジスタの閾値電圧が変化する。これにより、変調トランジスタのソース領域に接続された端子から入射光に対応した信号（画素信号）が得られるようになっている。
【特許文献１】特開２００２−１３４７２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、上述した特許文献１には、変調トランジスタのゲート酸化膜、及びその他のトランジスタのゲート酸化膜の膜厚についてはなんら記載はない。従って、上述したような固体撮像素子において、各トランジスタの機能に適したゲート絶縁膜の膜厚については考慮されていなかった。
【課題を解決するための手段】
【０００４】
そこで、本発明は、変調トランジスタ以外の他のトランジスタのオン時及びオフ時のチャネル領域のポテンシャルが十分に低下及び上昇させて、残留電荷をクリアするクリア能力の低下、フォトダイオード領域に蓄積された電荷のリークの発生等が生じないようにした固体撮像装置を提供することを目的とする。
【０００５】
本発明の固体撮像装置は、入射した光に応じた光発生電荷を発生させる光電変換素子と、前記光発生電荷を蓄積する蓄積ウェルと、前記蓄積ウェルから転送された前記光発生電荷を保持する変調用ウェルと、前記変調用ウェルに保持された前記光発生電荷によってチャネルの閾値電圧が制御されて、前記光発生電荷に応じた画素信号を出力する変調トランジスタと、前記光発生電荷の転送を制御する電荷転送用トランジスタとを具備し、前記変調トランジスタのゲート絶縁膜の膜厚は、前記電荷転送用トランジスタのゲート絶縁膜の膜厚より、厚い。
【０００６】
このような構成によれば、変調トランジスタ以外のトランジスタにおいては、オン時及びオフ時のチャネル領域のポテンシャルが十分に低下及び上昇させることができるので、電荷の転送を確実に行うようにすることができる。
【０００７】
本発明の固体撮像装置は、入射した光に応じた光発生電荷を発生させる光電変換素子と、前記光発生電荷を蓄積する蓄積ウェルと、前記蓄積ウェルから転送された前記光発生電荷を保持する変調用ウェルと、前記変調用ウェルに保持された前記光発生電荷によってチャネルの閾値電圧が制御されて、前記光発生電荷に応じた画素信号を出力する変調トランジスタと、前記蓄積ウェルと変調用ウェルとの間の転送経路の電位障壁を変化させて前記光発生電荷の転送を制御する転送トランジスタと、前記蓄積ウェルに接続された不要電荷排出経路の電位障壁を制御するものであって、前記転送トランジスタによる前記蓄積ウェルから前記変調用ウェルへの前記光発生電荷の転送期間以外の期間に、前記蓄積ウェルからオーバーフローした電荷を不要電荷排出経路を介して排出させる不要電荷排出トランジスタと、前記変調用ウェルに接続された残留電荷排出経路の電位障壁を制御するものであって、前記変調用ウェル内の残留電荷を前記残留電荷排出経路を介して排出させる残留電荷排出トランジスタとを具備し、前記変調トランジスタのゲート絶縁膜は、前記転送トランジスタ、前記不要電荷排出トランジスタ及び前記残留電荷排出トランジスタのうちの少なくとも１つのゲート絶縁膜の膜厚より、厚い。
【０００８】
このような構成によれば、変調トランジスタ以外の他のトランジスタのオン時及びオフ時のチャネル領域のポテンシャルが十分に低下及び上昇させて、残留電荷をクリアするクリア能力の低下、フォトダイオード領域に蓄積された電荷のリークの発生等が生じないようにした固体撮像装置を実現することができる。
【０００９】
また、本発明の固体撮像装置において、前記電荷転送用トランジスタは、前記蓄積ウェルと前記変調用ウェルとの間の転送経路の電位障壁を変化させて前記光発生電荷の転送を制御する転送トランジスタであることが望ましい。
【００１０】
このような構成によれば、蓄積ウェルから変調用ウェルへの電荷の転送を確実に行うことができる。
【００１１】
また、本発明の固体撮像装置において、前記電荷転送用トランジスタは、前記蓄積ウェルに接続された不要電荷排出経路の電位障壁を制御するものであって、前記蓄積ウェルからオーバーフローした電荷を前記不要電荷排出経路を介して排出させる不要電荷排出トランジスタであることが望ましい。
【００１２】
このような構成によれば、蓄積ウェルからオーバーフローした電荷を不要電荷排出経路を介して確実に排出させることができる。
【００１３】
また、本発明の固体撮像装置において、前記電荷転送用トランジスタは、前記変調用ウェルに接続された残留電荷排出経路の電位障壁を制御するものであって、前記変調用ウェル内の残留電荷を前記残留電荷排出経路を介して排出させる残留電荷排出トランジスタであることが望ましい。
【００１４】
このような構成によれば、変調用ウェル内の残留電荷を残留電荷排出経路を介して確実に排出させることができる。
【００１５】
また、本発明の固体撮像装置において、前記残留電荷排出経路は、基板ラテラル方向に形成されることが望ましい。
【００１６】
このような構成によれば、変調用ウェルに残留した残留電荷は、基板ラテラル方向に形成された残留電荷排出経路を介して排出されので、変調トランジスタ形成領域において、基板深さ方向には残留電荷の排出経路を形成する必要がなく、変調トランジスタ形成領域における不純物設計上の自由度を向上させることができる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して本発明の実施の形態について詳細に説明する。図１乃至図１３は本発明の実施の形態に係り、図１は本実施の形態に係る固体撮像装置の平面形状を示す平面図、図２は図１の１セルの平面形状を示す平面図、図３は図２のＡ−Ａ’線で切断して断面を示す断面図である。図４は素子の全体構造を示すブロック図であり、図５はセンサセルの等価回路図である。図６は本実施の形態における各駆動期間の概略を説明するためのタイミングチャートである。図７は各区同期間毎のポテンシャルの関係を示す説明図であり、図８は駆動シーケンス中の各期間における駆動電圧の変化を示す説明図である。図９及び図１０は駆動シーケンスを示すタイミングチャートである。図１１乃至図１３は素子の製造方法を説明するための工程図である。
【００１８】
まず、本実施の形態に係る固体撮像装置の基本的な構造から説明する。
本実施の形態の固体撮像装置は、光電変換素子と、蓄積ウェルと、変調用ウェルと、変調トランジスタと、を含む。光電変換素子は、本実施の形態の場合、フォトダイオードである。蓄積ウェルは、光電変換素子形成領域に設けられ、光電変換素子によって発生した電荷（以下、光発生電荷という）を蓄積する。変調用ウェルは、変調トランジスタ形成領域に設けられ、蓄積ウェルから転送された光発生電荷を保持する。変調トランジスタは、変調用ウェルに保持された光発生電荷により閾値が変調され、それに基づく画素信号を出力する。
【００１９】
また、本実施の形態の固体撮像装置は、光発生電荷転送経路と、転送制御素子と、を含む。光発生電荷転送経路は、蓄積ウェルと変調用ウェルとの間に設けられる。光発生電荷は、光発生電荷転送経路を通って、蓄積ウェルから変調用ウェルに転送される。転送制御素子は、光発生電荷転送経路の電位障壁を制御し、光発生電荷を蓄積ウェルから変調用ウェルへと移動させる。転送制御素子は、本実施の形態の場合、転送トランジスタである。
重要なことは、蓄積ウェルと変調用ウェルとは転送制御素子によってポテンシャル上分離独立されていることである。これにより、蓄積期間と読み出し期間（以下、ブランキング期間ともいう）とを同一期間内に設定することができ、その結果、フレームレートの高速化が図れる。
【００２０】
また、本実施の形態の固体撮像装置は、残留電荷排出経路と、残留電荷排出用のコンタクト領域と、残留電荷排出制御素子と、を含む。残留電荷排出経路は、変調用ウェルと残留電荷排出用のコンタクト領域との間であって、かつ、基板表面に沿ってほぼ水平に設けられる。残留電荷排出経路は、残留電荷排出用のコンタクト領域を介して、基板上に設けられた配線層に電気的に接続されている。変調用ウェルに残留した電荷（以下、残留電荷という）は、残留電荷排出経路を通って、変調用ウェルから残留電荷排出用のコンタクト領域に転送される。残留電荷排出用のコンタクト領域は、残留電荷排出経路の内に形成される。残留電荷排出制御素子は、残留電荷排出経路の電位障壁を制御し、残留電荷を変調用ウェルから配線層へと排出させる。残留電荷排出制御素子は、本実施の形態の場合、クリアトランジスタである。重要なことは、残留電荷が変調用ウェルから、直接、基板垂直下方に排出されないことである。すなわち、残留電荷は基表面に沿ってほぼ水平に、すなわち基板ラテラル方向に移動させられ、その後、基板上に形成された配線層へと排出される。これにより、変調トランジスタ形成領域においてポテンシャルの設計の自由度を向上することができる。
【００２１】
さらに、本実施の形態の固体撮像装置は、不要電荷排出経路と、不要電荷排出用のコンタクト領域と、不要電荷排出制御素子と、を含む。不要電荷排出経路は、蓄積ウェルと不要電荷排出用のコンタクト領域との間であって、かつ、基板表面に沿ってほぼ水平に設けられる。不要電荷排出経路は、不要電荷排出用のコンタクト領域を介して、基板上に設けられた配線層に電気的に接続されている。蓄積ウェルに蓄積されずに該蓄積ウェルからオーバーフローし、かつ、画像信号に寄与しない不要な電荷（以下、不要電荷という）は、不要電荷排出経路を通って、蓄積ウェルから不要電荷排出用のコンタクト領域に転送される。不要電荷排出用のコンタクト領域は、不要電荷排出経路の内に形成される。不要電荷排出制御素子は、不要電荷排出経路の電位障壁を制御し、不要電荷を蓄積ウェルから配線層へと排出させる。不要電荷排出制御素子は、本実施の形態の場合、ラテラルオーバーフロードレイン（以下、ＬＯＤという）トランジスタである。重要なことは、不要電荷が蓄積ウェルおよび不要電荷排出用のコンタクト領域のいずれか一方から、直接、基板垂直下方に排出されないことである。すなわち、不要電荷は基板表面に沿ってほぼ水平に、すなわち基板ラテラル方向に移動させられ、その後、基板上に形成された配線層へと排出される。これにより、光電変換素子形成領域における不純物層の深さを深くして高画質化を図った場合でも、微細化を可能にすることができる。
そして、転送トランジスタ、クリアトランジスタ及びＬＯＤトランジスタは、いずれも電荷の転送を制御する電荷転送用トランジスタである。
【００２２】
＜センサセルの構造＞
本実施の形態における固体撮像装置は、後述するように、単位画素であるセンサセルがマトリクス状に配列されて構成されたセンサセルアレイを有している。各センサセルは、入射光に応じて発生させた光発生電荷を蓄積し、蓄積した光発生電荷に基づくレベルの画素信号を出力する。センサセルをマトリクス状に配列することで１画面の画像信号が得られる。
【００２３】
先ず、図１乃至図３を参照して各センサセルの構造について説明する。図１は水平３画素×垂直３画素のセンサセルを示し、図２は１つのセンサセルを示している。なお、１つのセンサセルは図２の破線にて示す範囲である。なお、本実施の形態は光発生電荷として正孔を用いる例を示している。光発生電荷として電子を用いる場合でも同様に構成可能である。また、図３は図２のＡ−Ａ'線で切断したセルの断面構造を示している。
【００２４】
図１及び図２の平面図に示すように、単位画素であるセンサセル３内に、フォトダイオードＰＤと変調トランジスタＴＭとが隣接して設けられている。変調トランジスタＴＭとしては、例えば、ＮチャネルディプレッションＭＯＳトランジスタが用いられる。単位画素はほぼ長方形状を有し、その各辺は、センサセルアレイの列又は行方向に対して斜めに傾斜している。
【００２５】
フォトダイオードＰＤ形成領域（図３のＰＤ）においては、基板１の表面に開口領域２が形成され、基板１表面の比較的浅い位置に開口領域２よりも広い領域のＰ型のウェルである蓄積ウェル４が形成されている。この蓄積ウェル４に所定の距離だけ離間して、変調トランジスタＴＭ形成領域（図３のＦＰＷ）にＰ型のウェルである変調用ウェル５が形成されている。
【００２６】
変調用ウェル５上には、基板１表面にリング状のゲート（リングゲート）６が形成されており、リングゲート６の中央の開口部分の基板１表面近傍領域には、高濃度Ｎ型領域であるソース領域７が形成されている。リングゲート６の周囲にはＮ型のドレイン領域８が形成されている。ドレイン領域８の所定位置には、基板１表面近傍にＮ+層のドレインコンタクト領域９が形成される。
【００２７】
変調用ウェル５は変調トランジスタＴＭのチャネルの閾値電圧を制御するものである。
変調用ウェル５内には、リングゲート６の下方にＰ型の高濃度領域であるキャリアポケット１０（図３）が形成されている。変調トランジスタＴＭは、変調用ウェル５、リングゲート６、ソース領域７及びドレイン領域８によって構成されて、変調用ウェル５（キャリアポケット１０）に蓄積された電荷に応じてチャネルの閾値電圧が変化するようになっている。
【００２８】
フォトダイオードＰＤの開口領域２下方の基板１上に形成された後述するＮ型ウェル２１とＰ型の蓄積ウェル４との境界領域には空乏領域（図示せず）が形成され、この空乏領域において、開口領域２を介して入射した光による光発生電荷が生じる。本実施の形態においては発生した光発生電荷は蓄積ウェル４に蓄積されるようになっている。
【００２９】
蓄積ウェル４に蓄積された電荷は、変調用ウェル５に転送されてキャリアポケット１０に保持される。これにより、変調トランジスタＴＭのソース電位は、変調用ウェル５に転送された電荷の量、即ち、フォトダイオードＰＤへの入射光に応じたものとなる。
【００３０】
蓄積ウェル４近傍の基板１表面には、高濃度Ｐ型拡散層によってオーバーフロー電荷を含む不要電荷排出用のコンタクト領域（以下、ＯＤコンタクト領域という）１１が形成されている。このＯＤコンタクト領域１１と蓄積ウェル４領域との間の基板１表面上には、ＯＤコンタクト領域１１と蓄積ウェル４領域との間にオーバーフローした電荷を含む不要電荷の経路（以下、不要電荷排出経路という）ＲＬを形成し、かつ電荷の転送を制御するための電荷転送用トランジスタである、ＬＯＤトランジスタＴＬのＬＯＤゲート１２が形成されている。なお、ＬＯＤゲートは平面的には一端が蓄積ウェル４の領域上に掛かっている。
【００３１】
本実施の形態においては、蓄積ウェル４と変調用ウェル５との間には転送トランジスタＴＴが形成されている。転送トランジスタＴＴの転送ゲート１３は、蓄積ウェル４と変調用ウェル５との間の経路（以下、単に転送経路という）ＲＴの基板１表面上に形成される。転送トランジスタＴＴによって、転送経路ＲＴの電位障壁を制御して、蓄積ウェル４から変調用ウェル５への電荷の転送を制御することができるようになっている。
【００３２】
更に、本実施の形態においては、変調用ウェル５近傍の基板表面には、高濃度Ｐ型拡散層による排出用のコンタクト領域（以下、排出コンタクト領域という）１５が形成されている。この排出コンタクト領域１５と変調用ウェル５領域との間の基板１表面上には、排出コンタクト領域１５と変調用ウェル５領域との間の経路（以下、残留電荷排出経路という）ＲＣの電位障壁を制御し、電荷の転送を制御するための電荷転送用トランジスタである、クリアトランジスタＴＣのクリアゲート１４が形成されている。なお、クリアゲート１４は平面的には一端が変調用ウェル５の領域上に掛かっている。
【００３３】
そして、後述するように、変調トランジスタＴＭ以外のトランジスタ（ＬＯＤトランジスタＴＬ、転送トランジスタＴＴ及びクリアトランジスタＴＣ）のそれぞれのゲート酸化膜の厚さは、変調トランジスタＴＭのゲート酸化膜の厚さよりも薄く形成されている。
【００３４】
＜センサセルの断面＞
更に、図３を参照して、センサセル３の断面構造を詳細に説明する。なお、図３中、Ｎ，Ｐの添え字の−，＋はその数によって不純物濃度のより薄い部分（添え字−−−）からより濃い部分（添え字＋＋＋）の状態を示している。
【００３５】
図３は１単位画素（セル）とこのセルに隣接する画素のフォトダイオードＰＤ形成領域（ＰＤ）とを示している。１セルは、フォトダイオードＰＤ形成領域（ＰＤ）と変調トランジスタＴＭ形成領域（ＦＰＷ）とを有する。セル内及び隣接するセル同士のフォトダイオードＰＤ形成領域と変調トランジスタＴＭ形成領域との間にアイソレーション領域（ＩＳＯ）が設けられている。
【００３６】
基板１の比較的深い位置には、Ｐ型基板１ａの全域にＮ-のＮ型ウェル２１が形成されている。このＮ型ウェル２１上にＮ-層による素子分離用のアイソレーション領域２２が形成されている。Ｎ型ウェル２１上には、アイソレーション領域２２を除く素子全体にＰ--層２３が形成されている。
【００３７】
フォトダイオードＰＤ形成領域におけるＰ--層２３が蓄積ウェル４として機能する。変調トランジスタＴＭ形成領域におけるＰ--層２３は変調用ウェル５として機能し、この変調用ウェル５内には、Ｐ-拡散によるキャリアポケット１０が形成されている。
【００３８】
セル内のフォトダイオードＰＤ形成領域と変調トランジスタＴＭ形成領域との間のアイソレーション領域２２には、基板表面側において、転送トランジスタＴＴが形成される。
転送トランジスタＴＴは、基板表面にチャネルを構成するＰ---拡散層２４が形成され、基板表面にゲート絶縁膜２５を介して転送ゲート１３が形成されて構成される。このＰ---拡散層２４は蓄積ウェル４と変調用ウェル５とに接続されて転送経路ＲＴを構成し、転送ゲート１３の印加電圧に応じてこの転送経路ＲＴの電位障壁が制御される。
【００３９】
変調トランジスタＴＭ形成領域においては、基板表面にゲート絶縁膜２６を介してリングゲート６が形成され、リングゲート６下の基板表面にはチャネルを構成するＮ--拡散層２７が形成される。リングゲート６の中央の基板表面にはＮ++拡散層が形成されてソース領域７を構成する。また、リングゲート６の周囲の基板表面にはＮ+拡散層が形成されてドレイン領域８を構成する。チャネルを構成するＮ--拡散層２７はソース領域７とドレイン領域８とに接続される。
【００４０】
隣接するセル同士のフォトダイオードＰＤ形成領域と変調トランジスタＴＭ形成領域との間のアイソレーション領域２２には、基板表面側において、排出コンタクト領域１５及びＯＤコンタクト領域１１が形成されている。本実施の形態においては、これらの排出コンタクト領域１５とＯＤコンタクト領域１１とを兼用しているが、別体で構成してもよい。排出及びＯＤコンタクト領域１５，１１は、基板表面にＰ++拡散層を形成することで得られる。
【００４１】
そして、変調トランジスタＴＭ形成領域と排出及びＯＤコンタクト領域１５，１１との間の基板表面側において、クリアトランジスタＴＣが形成されている。クリアトランジスタＴＣは、変調トランジスタＴＭ形成領域と排出及びＯＤコンタクト領域１５，１１との間の基板表面に、チャネルを構成するＰ---拡散層２８が形成され、基板表面にゲート絶縁膜２９を介してクリアゲート１４が形成されて構成される。このＰ---拡散層２８は変調用ウェル５と排出及びＯＤコンタクト領域１５，１１とに接続されて残留電荷排出経路ＲＣを構成し、クリアゲート１４の印加電圧に応じてこの残留電荷排出経路ＲＣの電位障壁が制御される。
【００４２】
フォトダイオードＰＤ形成領域と排出及びＯＤコンタクト領域１５，１１との間の基板表面側において、ＬＯＤトランジスタＴＬが形成されている。ＬＯＤトランジスタＴＬは、フォトダイオードＰＤ形成領域と排出及びＯＤコンタクト領域１５，１１との間の基板表面に、チャネルを構成するＰ---拡散層３０が形成され、基板表面にゲート絶縁膜３１を介してＬＯＤゲート１２が形成されて構成される。このＰ---拡散層３０は蓄積ウェル４と排出及びＯＤコンタクト領域１５，１１とに接続されて不要電荷排出経路ＲＬを構成し、ＬＯＤゲート１２の印加電圧に応じてこの不要電荷排出経路ＲＬの電位障壁が制御される。
【００４３】
なお、フォトダイオードＰＤ形成領域の基板表面側にはＮ+拡散層３２が形成されている。
【００４４】
基板表面には層間絶縁膜４１を介して下層配線層４５が形成され、下層配線層４５上には層間絶縁膜４２を介して上層配線層４６が形成される。更に、上層配線層４６上には層間絶縁膜４３を介して遮光層４７が形成され、遮光層４７上にはパシベーション膜４４が形成される。クリアゲート１４、ＬＯＤゲート１２、転送ゲート１３、排出及びＯＤコンタクト領域１５，１１並びにソース領域７は、層間絶縁膜４１に開孔したコンタクトホール５１によって下層配線層４５の各配線５２に電気的に接続される。なお、下層及び上層配線層４５，４６の各配線５２，５３は例えばアルミニウム等の金属材料で形成される。
【００４５】
更に、下層配線層４５の各配線５２と上層配線層４６の各配線５３とは、層間絶縁膜４２に形成したコンタクトホール５４を介して電気的に接続されている。また、層間絶縁膜４３には遮光層４７に形成された遮光膜５６と上層配線層４６の１配線とを接続するためのコンタクトホール５５が開孔されており、排出及びＯＤコンタクト領域１５，１１は、下層及び上層配線層４５，４６を介して遮光膜５６に接続されるようになっている。
【００４６】
本実施の形態においては、転送トランジスタＴＴ、クリアトランジスタＴＣ及びＬＯＤトランジスタＴＬを独立して制御して、転送経路ＲＴ、残留電荷排出経路ＲＣ及び不要電荷排出経路ＲＬの電位障壁を制御するようになっている。正孔のポテンシャルを基準にこれらの経路ＲＴ，ＲＣ，ＲＬのポテンシャルの高低を説明すると、蓄積期間においては、転送経路ＲＴ、残留電荷排出経路ＲＣ及び不要電荷排出経路ＲＬのポテンシャルを光発生電荷（ホールの場合）の蓄積が可能なように、充分に高いポテンシャルに設定すると共に、残留電荷排出経路ＲＣ及び不要電荷排出経路ＲＬのポテンシャルを転送経路ＲＴのポテンシャルよりも低く設定するようになっている。なお、以後、通常の電子を基準にしたポテンシャルの高低の説明ではなく、ポテンシャルの高低については正孔のポテンシャルを基準にして説明する。
【００４７】
＜作用＞
このように構成されたセンサセルを用いることで、蓄積期間とブランキング期間とを同一の期間に実施することが可能である。
【００４８】
本実施の形態においては、蓄積期間と読み出し期間とは共通の時間に設定される。即ち、転送トランジスタＴＴ、クリアトランジスタＴＣ及びＬＯＤトランジスタＴＬを独立して制御することで、蓄積期間には、転送経路ＲＴ、残留電荷排出経路ＲＣ及び不要電荷排出経路ＲＬの電位障壁を充分に高いポテンシャルに設定する。また、後述する転送期間以外の期間、例えば蓄積期間には、残留電荷排出経路ＲＣ及び不要電荷排出経路ＲＬのポテンシャルを転送経路ＲＴのポテンシャルよりも低く設定する。これにより、蓄積期間において、変調用ウェル５と蓄積ウェル４との間の電荷の転送を阻止して光発生電荷を蓄積ウェル４に蓄積させることができる。また、画素信号の読み出し前には、変調用ウェル５と排出コンタクト領域１５との間での電荷の移動を阻止して、蓄積ウェル４から転送された光発生電荷を変調用ウェル５内に保持させておくことができる。
【００４９】
このように、変調用ウェル５に転送されて保持された光発生電荷に基づく読み出しが終了するまでの期間は、蓄積期間内であっても、保持している光発生電荷の量を一定にすることができる。従って、蓄積期間においても、変調用ウェル５に保持された電荷に基づく画素信号の読み出しが可能である。
【００５０】
また、蓄積期間には、蓄積ウェル４は、転送トランジスタＴＴ及びＬＯＤトランジスタＴＬによる充分に高い電位障壁によってポテンシャル的には囲まれており、変調用ウェル５の読み出し期間であっても、蓄積動作が可能である。しかも、極めて強い光が入射した場合等のように、光発生電荷によるポテンシャルが著しく高くなった場合でも、光発生電荷は変調用ウェル５側ではなく、ＯＤコンタクト領域１１側に流れ、読み出しに悪影響を与えることはない。
【００５１】
また、仮に、変調用ウェル５の電荷がオーバーフローしてしまう場合でも、転送経路ＲＴ側ではなく残留電荷排出経路ＲＣ側にオーバーフロー電荷を流すことができ、電荷の逆流によって蓄積電荷が増えてしまうことを防止することができる。
【００５２】
さらに、本実施の形態においては、基板１表面近傍に、クリアゲート１４による残留電荷排出経路ＲＣを形成して、変調用ウェルの残留電荷を基板のラテラル方向に排出している。従って、変調トランジスタＴＭの形成領域における不純物プロファイル上の設計の自由度は極めて高い。
【００５３】
さらにまた、本実施の形態においては、蓄積ウェル４のオーバーフロー電荷を含む不要電荷は、水平方向に転送された後、ＯＤコンタクト領域１１から基板１上の配線を介して排出される。また、変調用ウェル５からの残留電荷は、水平方向に転送された後、排出コンタクト領域１５から基板１上の配線を介して排出される。従って、基板１ａから基板１表面にまで至る深いオーバードレイン領域を形成する必要はなく、高画質化及び微細化の両方を満足させることができる。
【００５４】
そして、本実施の形態においては、リングゲート６下のゲート絶縁膜２５の膜厚は、転送ゲート１３下のゲート絶縁膜２５、クリアゲート１４下のゲート絶縁膜２９、ＬＯＤゲート１２下のゲート絶縁膜３１のそれぞれの膜厚よりも厚い。逆にいえば、転送ゲート１３下のゲート絶縁膜２５、クリアゲート１４下のゲート絶縁膜２９、ＬＯＤゲート１２下のゲート絶縁膜３１のそれぞれの膜厚は、リングゲート６下のゲート絶縁膜２５の膜厚よりも薄い。このように構成することよって、変調トランジスタＴＭは、キャリアポケット１０に保持されている電荷に応じて、感度の良い閾値電圧の変化を得ることができる一方で、他のトランジスタのオン時及びオフ時のチャネル領域のポテンシャルを十分に低下及び上昇させるようにすることができる。
【００５５】
より具体的に説明すれば、変調トランジスタＴＭのゲート酸化膜２５は、入射光に対応した信号に対する感度を良くするために、できるだけ厚く形成した方がよいが、変調トランジスタＴＭ以外の他のトランジスタのゲート酸化膜も厚く形成してしまうと、トランジスタがオンする閾値電圧（Vth）が高くなり、また、各トランジスタのチャネルはゲート電極に係る電圧の影響を受け難くなる。
そこで、変調トランジスタＴＭ以外の他のトランジスタのゲート絶縁膜、すなわち、転送トランジスタＴＴの転送ゲート１３下のゲート絶縁膜２５、クリアトランジスタＴＣのクリアゲート１４下のゲート絶縁膜２９、ＬＯＤトランジスタＴＬのＬＯＤゲート１２下のゲート絶縁膜３１のオン時及びオフ時のチャネル領域のポテンシャルが十分に低下及び上昇するように構成する。その結果、変調トランジスタＴＭ以外の他のトランジスタにおける、残留電荷をクリアするクリア能力の低下、フォトダイオード領域に蓄積された電荷のリークの発生等を防ぐことができる。変調トランジスタＴＭ以外の他のトランジスタ全てのゲート絶縁膜の膜厚を、変調トランジスタＴＭのゲート絶縁膜２６の膜厚より、薄くしなくてもよい。転送トランジスタＴＴの転送ゲート１３下のゲート絶縁膜２５を薄くすれば、蓄積ウェル４からの変調用ウェル５への電荷転送能力が向上し、クリアトランジスタＴＣのクリアゲート１４下のゲート絶縁膜２９を薄くすれば、残留電荷をクリアするクリア能力が向上し、ＬＯＤトランジスタＴＬのＬＯＤゲート１２下のゲート絶縁膜３１を薄くすれば、電荷のリークの発生を抑制することができる。
【００５６】
＜装置全体の回路構成＞
次に、図４を参照して本実施の形態に係る固体撮像装置全体の回路構成について説明する。
【００５７】
固体撮像装置６１は図１乃至ず３のセンサセル３を含むセンサセルアレイ６２とセンサセルアレイ６２中の各センサセル３を駆動する回路６４〜７０とを有している。センサセルアレイ６２は、セル３をマトリクス状に配置して構成されている。センサセルアレイ６２は、例えば、６４０×４８０のセル３と、オプティカルブラック（ＯＢ）のための領域（ＯＢ領域）を含む。ＯＢ領域を含めると、センサセルアレイ６２は例えば７１２×５００のセル３で構成される。
【００５８】
＜センサセルの等価回路＞
図５は図４中の各センサセルの具体的な回路構成を示している。図５（Ａ）はセンサセルの等価回路を示し、図５（Ｂ）はセンサセルと各信号線との接続を示している。
【００５９】
各センサセル３は、光電変換を行うフォトダイオードＰＤと、光信号を検出して読み出すための変調トランジスタＴＭ並びに光発生電荷の転送を制御する転送トランジスタＴＴとを含む。フォトダイオードＰＤは入射光に応じた電荷（光発生電荷）を生じさせ、生じた電荷を蓄積ウェル４（図５では接続点ＰＤＷに相当）内に蓄積する。転送トランジスタＴＴは、蓄積期間において蓄積ウェル４に蓄積された光発生電荷を、転送期間において変調トランジスタＴＭの閾値変調用の変調用ウェル５（図５では接続点ＴＭＷに相当）内のキャリアポケット１０に転送させて保持させる。
【００６０】
変調トランジスタＴＭは、キャリアポケット１０に光発生電荷が保持されることでバックゲートバイアスが変化したことと等価となり、キャリアポケット１０内の電荷量に応じてチャネルの閾値電圧が変化する。これにより、変調トランジスタＴＭのソース電圧は、キャリアポケット１０内の電荷に応じたもの、即ち、フォトダイオードＰＤの入射光の明るさに対応したものとなる。
【００６１】
変調用ウェル５と端子との間には残留電荷排出制御素子であるクリアトランジスタＴＣが配置されている。クリアトランジスタＴＣは変調用ウェル５と端子との間の電位障壁を制御して、画素信号の読み出し終了後にセル３の変調用ウェル５に残留した電荷を端子に排出させる。一方、蓄積ウェル４と端子との間には不要電荷排出制御素子としてのＬＯＤトランジスタＴＬが配置されている。ＬＯＤトランジスタＴＬは蓄積ウェル４と端子との間の電位障壁を制御して、蓄積ウェル４内の不要電荷を端子に排出させる。
【００６２】
このように各セル３は、変調トランジスタＴＭのリングゲート６、ソース及びドレイン、転送トランジスタＴＴの転送ゲート１３、クリアトランジスタＴＣのクリアゲート１４並びにＬＯＤトランジスタＴＬのＬＯＤゲート１２に駆動信号が印加されることで、上述した蓄積、転送、読み出し及び排出等の動作を呈する。セル３の各部には図４に示すように、垂直駆動走査回路６４〜６６、ドレイン駆動回路６７及び転送駆動回路６８から信号が供給されるようになっている。
【００６３】
図５（Ｂ）はマトリクス状に配列されたセル３のうちの１つのセルについて、各走査回路６４〜６６、各駆動回路６７，６８及び信号出力回路６９との接続を示している。他のセルの接続状態も同様である。各セル３は、センサセルアレイ６２に水平方向に配列された複数のソース線と垂直方向に配列された複数のゲート線との交点に対応して設けられている。水平方向に配列された各ラインの各セル３は、変調トランジスタＴＭのリングゲート６が共通のゲート線に接続され、垂直方向に配列された各列の各セル３は、変調トランジスタＴＭのソースが共通のソース線に接続される。
【００６４】
複数のゲート線の１つにオン信号を供給することで、オン信号が供給されたゲート線に共通接続された各セルが同時に選択されて、これらの選択されたセルの各ソースから各ソース線を介して画素信号が出力される。垂直駆動走査回路６４は１フレーム期間においてゲート線にオン信号を順次シフトさせながら供給する。オン信号が供給されたラインの各セルからの画素信号が１ライン分同時にソース線から読み出されて信号出力回路６９に供給される。１ライン分の画素信号は水平駆動走査回路７０によって、信号出力回路６９から画素毎に順次出力（ライン出力）される。
【００６５】
本実施の形態においては、上述したように、蓄積ウェル４と変調用ウェル５とはポテンシャル上分離独立して形成され、蓄積ウェル４と変調用ウェル５との間の電位障壁を制御する転送トランジスタＴＴが設けられており、フォトダイオードＰＤによる光発生電荷の蓄積と、変調トランジスタＴＭによる画素信号の読出しとが同時に実行される。転送トランジスタＴＴの制御は、転送駆動回路６８からゲート信号を各転送トランジスタＴＴの転送ゲート１３に供給することで行われる。
【００６６】
また、本実施の形態においては、上述したように、隣接配置される蓄積ウェル４の不要電荷排出経路ＲＬと変調用ウェル５からの残留電荷排出経路ＲＣとを相互に異なる経路に設定し、これらの２つの経路の電位障壁を夫々制御するＬＯＤトランジスタＴＬ及びクリアトランジスタＴＣを設けることで、蓄積ウェル４からの不要電荷の排出及び変調用ウェル５からの残留電荷の排出をポテンシャル上確実に行うことができるようになっている。
ＬＯＤトランジスタＴＬ及びクリアトランジスタＴＣの制御は、垂直駆動走査回路６５，６６から夫々ゲート信号を各ＬＯＤゲート１２又はクリアゲート１４に供給することで行われる。なお、ドレイン駆動回路６７は、各変調トランジスタＴＭのドレインに、ドレイン電圧を供給する。
【００６７】
さらに、上述したように、ＬＯＤトランジスタＴＬ、転送トランジスタＴＴ及びクリアトランジスタＴＣのそれぞれのゲート酸化膜の厚さは、変調トランジスタＴＭのゲート酸化膜の厚さよりも薄く形成されている。よって、変調トランジスタＴＭは、キャリアポケット１０に保持されている電荷に応じて、感度の良い閾値電圧の変化を得ることができる一方で、他のトランジスタのオン時及びオフ時のチャネル領域のポテンシャルを十分に低下及び上昇させて電荷の排出等を確実に行うことができる。
【００６８】
＜蓄積期間と読み出し期間との関係＞
図６は本実施の形態における各駆動期間を説明するためのタイミングチャートである。
なお、図６は後述するノーマルモード時の駆動シーケンスを示している。図６において、Ｌ1 ，Ｌ2 ，…は、センサセルアレイ６２の各ラインに対応している。
【００６９】
後述するように、蓄積期間は全セルで共通の期間に設定される。しかし、読み出しは、ライン毎に行われる。ライン毎に読み出しを行うタイミングが異なり、図６では各ラインの読み出し期間（ブランキング期間）をパルス形状によって示している。以下、読み出しを行うラインを読み出しラインといい、読み出しラインの各セルを読み出しセルという。
また、読み出しライン以外のラインを非読み出しラインといい、非読み出しラインの各セルを非読み出しセルという。
【００７０】
［読み出し期間］
本実施の形態においては、読み出し期間（ブランキング期間）は、Ｓ（シグナル）変調期間、クリア期間及びＮ（ノイズ）変調期間によって構成される。セル３同士のばらつきや、各種ノイズの除去のために、同一セルから信号成分とノイズ成分とを読み出すサンプリングを実施する。Ｓ変調期間には、変調用ウェル５に蓄積された光発生電荷に基づく画素信号を読み出すＳ変調動作が行われる。クリア期間には、ノイズ成分を読み出すために、変調用ウェル５に残留する光発生電荷を残留電荷排出経路ＲＣを介して排出するクリア動作が行われる。Ｎ変調期間には、変調用ウェル５からノイズ成分を読み出すために、クリア後の画素信号を読み出すＮ変調動作を行う。
【００７１】
［蓄積期間］
本実施の形態においては、ブランキング期間においても、蓄積ウェル４に対しては蓄積動作（並行蓄積動作）を行うようになっている。即ち、ブランキング期間のＳ変調期間、クリア期間及びＮ変調期間は、夫々、蓄積の点から言えば、Ｓ変調時の並行蓄積期間Ｓｓ、クリア時の並行蓄積期間Ｓｃ及びＮ変調時の並行蓄積期間Ｓｎとなる。
【００７２】
本実施の形態の蓄積期間は、ブランキング期間と同一期間の並行蓄積期間の他に、単独の蓄積動作を行う単独蓄積期間Ｓａを含む。ブランキング期間において読み出された画素信号は、ラインメモリ（図４の信号出力回路６９に相当）に保持される。このラインメモリから１ライン分の画素信号が画素単位で順次出力されて、ラインメモリの出力が終了した後に次のラインの各セルからの読み出しが行われる。従って、ラインメモリから出力が終了するまでは、次ラインのセルからの読み出しを行うことができず、単独蓄積期間Ｓａは、このようなラインメモリからの画素信号の転送出力（ライン出力）に必要な期間に設定される。
【００７３】
［フレーム内のシーケンス］
本実施の形態においては、例えば図６に示すように、１フレーム期間は、後述する転送期間及びＰＤクリア期間の後に、単独蓄積期間Ｓａと並行蓄積期間Ｓｓ，Ｓｃ，Ｓｎとが巡回的に繰り返されて構成される。センサセルアレイ６２の全てのセル３は、単独蓄積期間Ｓａ及び並行蓄積期間Ｓｓ，Ｓｃ，Ｓｎの動作を巡回的に繰り返し、並行蓄積期間Ｓｓ，Ｓｃ，Ｓｎのうち図６のパルス形状で示す期間だけ、ライン毎にブランキング期間に設定されて（読み出しセルとなって）読み出し動作が行われる。単独蓄積期間Ｓａとブランキング期間とは、１フレーム期間において、ライン数分だけ繰り返えされる。
【００７４】
後述するように、単独蓄積期間Ｓａ及び並行蓄積期間Ｓｓ，Ｓｃ，Ｓｎにおいては、蓄積ウェル４に光発生電荷が逐次蓄積される。図６に示すように、ＰＤクリア期間終了時からフレーム期間の終了時までの間が蓄積期間であり、この期間に蓄積ウェル４に蓄積された光発生電荷は、次のフレームの先頭期間である図６に示す転送期間において、蓄積ウェル４から変調用ウェル５に転送されて保持される。後述するように、転送期間には、全セルが転送動作を行う。
【００７５】
次に、僅かな期間であるが、転送期間終了から蓄積期間の開始までの間に生じた光発生電荷を排出させるために、ＰＤクリア期間が設定される。ＰＤクリア期間においては、全セルの蓄積ウェル４から不要電荷が排出される。なお、ＰＤクリア期間は、蓄積期間の長さを設定するためのものであり、ノーマルモードではＰＤクリア期間は省略可能である。
【００７６】
所定のラインについてみれば、例えば、ラインＬ１の各セルは、図６に示すブランキング期間に、読み出しセルとして、変調トランジスタＴＭ側では、Ｓ変調動作、クリア動作及びＮ変調動作が行われ、同時に、蓄積ウェル４側では、Ｓ変調時の並行蓄積動作Ｓｓ、クリア時の並行蓄積動作Ｓｃ及びＮ変調時の並行蓄積動作Ｓｎが行われる。このブランキング期間以外の期間は非読み出しセルとして、単独蓄積動作Ｓａ、Ｓ変調時の並行蓄積動作Ｓｓ、クリア時の並行蓄積動作Ｓｃ及びＮ変調時の並行蓄積動作Ｓｎが巡回的に繰り返される。
【００７７】
即ち、いずれのセルも、転送期間及びＰＤクリア期間を除く期間は、全て、単独又は並行蓄積期間に設定され、特に、読み出しセルのブランキング期間についても、並行蓄積動作が行われる。そして、蓄積された光発生電荷は、次のフレームの先頭の転送期間において、変調用ウェル５に転送される。即ち、前フレームのＰＤクリア期間の終了（ＰＤクリア期間が省略された場合には転送期間の終了）から転送期間の開始時までが各セルの蓄積期間であり、ブランキングに用いられる画素信号は前フレームの蓄積期間に蓄積された光発生電荷に基づくものとなる。
【００７８】
＜ポテンシャル＞
次に、図７及び図８を参照して単独蓄積期間Ｓａ、転送期間、Ｓ変調期間（並行蓄積期間Ｓｓ）、クリア期間（並行蓄積期間Ｓｃ）、Ｎ変調期間（並行蓄積期間Ｓｎ）及びＰＤクリア期間における動作について、ポテンシャルの関係に基づいて説明する。図７は各期間におけるポテンシャルの関係を正孔のポテンシャルが高くなる向きを正側にとって示す説明図である。図７（Ａ）は単独蓄積時の状態を示し、図７（Ｂ）は転送時の状態を示し、図７（Ｃ）はＳ変調又はＮ変調（Ｓ／Ｎ変調）時の状態を示し、図７（Ｄ）はクリア時の状態を示し、図７（Ｅ）は高速シャッターモードにおける蓄積ウェル４のクリア（ＰＤクリア）時の状態を示している。図７の左側の欄は読み出しセルの状態を示し、右側の欄は非読み出しセルの状態を示している。なお、図７は梨地模様によって電荷によるポテンシャルの変化を示している。また、上述したように、各セルが読み出しセル又は非読み出しセルのいずれになるかは、図６のパルスによって示される。
【００７９】
図７は横軸に図２の各セルの切断線に対応した位置をとり縦軸にホールを基準にしたポテンシャルをとって、各位置のポテンシャルの関係を示している。図７の左側から右側に向かって、排出コンタクト領域（Ｓｕｂ）、クリアゲート（ＣＧ）１４（残留電荷排出経路部分）、キャリアポケット（ＰＫＴ）１０の一端側、ソース（Ｓ）、キャリアポケット（ＰＫＴ）１０の他端側、転送ゲート（ＴＸ）１３（転送経路ＲＴ部分）、蓄積ウェル領域（ＰＤ）、ＬＯＤゲート（ＬＯＤ）１２（不要電荷排出経路ＲＬ部分）及びＯＤコンタクト領域（Ｓｕｂ）の位置の基板内のポテンシャルを示している。
【００８０】
また、図８は各期間における駆動電圧の変化を示している。図８において破線は選択ラインの駆動電圧の変化を示している。図８は各期間における駆動電圧の変化を示すものであり、実際の駆動シーケンスと設定する期間の順は異なる。図８は図７に示した駆動電圧の設定を時間順に表示したものである。なお、図８は、ブランキング期間については、読み出しセルの駆動電圧を破線で示し、非読み出しセルの駆動電圧を実線にて示している。
【００８１】
各部のポテンシャルは駆動電圧によって変化する。例えば、ソース電圧及びドレイン電圧等を高く又は低くすると、その周囲のポテンシャルも同様に高くなったり低くなったりする。例えば、蓄積ウェル４のポテンシャルは、主に、変調トランジスタＴＭのソースとドレインの印加電圧の両方の影響を受ける。また、変調用ウェル５についても、主に、変調トランジスタＴＭのゲート電圧の高低に応じて高くなったり低くなったりする。
【００８２】
本実施の形態においては、図７（Ａ）に示す単独蓄積期間Ｓａには、全セルに対して同一の駆動が行われる。図８にも示すように、図７（Ａ）に示す単独蓄積期間Ｓａにおいては、リングゲート（ＲＧ）６に０．０Ｖを印加し、転送ゲート（ＴＸ）１３に２．５Ｖを印加し、クリアゲート１４に２．５Ｖを印加し、ＬＯＤゲート１２に２．０Ｖを印加し、ドレインＤに１．０Ｖを印加し、ソースに１．０Ｖを印加する。ドレイン電圧は比較的低い値に設定される。
【００８３】
単独蓄積時には、転送トランジスタＴＴによって蓄積ウェル４と変調用ウェル５との間の転送経路ＲＴの電位障壁を充分に高くする。また、ＬＯＤトランジスタＴＬによって蓄積ウェル４とＯＤコンタクト領域１１との間の不要電荷排出経路ＲＬの電位障壁を充分に高くする。更に、転送経路ＲＴの電位障壁のポテンシャルを不要電荷排出経路ＲＬの電位障壁のポテンシャルよりも高くする。蓄積ウェル４は比較的高い濃度に設定されて、電荷の蓄積前のポテンシャルは比較的低い。蓄積が開始されると、フォトダイオードＰＤの開口領域２から入射した光によって電荷が発生し、蓄積ウェル４内に蓄積される。図７（Ａ）は梨地模様によって電荷の蓄積によるポテンシャルの増加を示している。
【００８４】
本実施の形態においては、不要電荷排出経路ＲＬの電位障壁及び転送経路ＲＴの電位障壁は充分に高く（ポテンシャルが高く）、光入射によって発生した電荷は変調用ウェル５に転送されることなく蓄積ウェル４内に蓄積される。仮に、極めて強い光が入射した場合でも、転送経路ＲＴの電位障壁の方が不要電荷排出経路ＲＬの電位障壁よりも高いので、蓄積ウェル４から溢れた電荷は不要電荷排出経路ＲＬを介してＯＤコンタクト領域１１に排出され、変調用ウェル５内に流れ込むことはない。
【００８５】
図７（Ｂ）に示す転送期間においては、リングゲート（ＲＧ）６に０．０Ｖを印加し、転送ゲート（ＴＸ）１３に０．０Ｖを印加し、クリアゲート１４に２．５Ｖを印加し、ＬＯＤゲート１２に２．０Ｖを印加し、ドレインＤに４．０Ｖを印加し、ソースに０．０Ｖを印加する。
【００８６】
転送ゲート１３に０Ｖを印加しており、転送経路ＲＴの電位障壁は充分に低くなる。これにより、上述した単独蓄積期間Ｓａ及び後述する並行蓄積期間Ｓａ，Ｓｃ，Ｓｎにおいて蓄積ウェル４内に蓄積された電荷は、転送経路ＲＴを介して変調用ウェル５内に流れ込む。なお、ドレイン電圧を比較的高い電圧に設定することで、ポテンシャルの傾斜を大きくして、電荷の転送を容易にしている。
【００８７】
なお、クリアゲート１４による排出経路の電位障壁も充分な高さに設定されており、変調用ウェル５に保持された電荷が排出経路側に流れ出すことはない。また、図７（Ｂ）に示す転送期間においても、全セルが読み出しセルとなって同一の駆動が行われる。
【００８８】
読み出し期間には、主に信号成分（Ｓ）を読み出すシグナル変調（Ｓ変調）期間と、主にノイズ成分（Ｎ）を読み出すノイズ変調（Ｎ変調）期間と、ノイズ成分を読み出すために残留電荷をクリアするクリア（clear）期間とを有する。信号成分とノイズ成分とを読み出してサンプリングを実施することで、セルのばらつきや各種ノイズを除去した画像信号を得るのである。即ち、読み出し期間においては、Ｓ変調期間、クリア期間及びＮ変調期間がこの順で実施される。
【００８９】
Ｓ変調期間とＮ変調期間の制御は同一である。図７（Ｃ）に示すＳ／Ｎ変調期間においては、読み出しセルに対して、図８の破線に示すように、リングゲート（ＲＧ）６に２．５Ｖを印加し、転送ゲート（ＴＸ）１３に２．５Ｖを印加し、クリアゲート１４に２．５Ｖを印加し、ＬＯＤゲート１２に２．０Ｖを印加し、ドレインＤに２．５Ｖを印加する。
ソースにはＶｇ−Ｖｔｈｓ（＝２．５−Ｖｔｈｓ）が生じる（Ｖｇはゲート電圧、ＶｔｈｓはＳ変調時のチャネルの閾値電圧）。
【００９０】
読み出しはライン毎に行われる。全ライン中の１ライン（読み出しライン）の各セルのみが読み出しセルとなり、他のライン（非読み出しライン）の各セルは非読み出しセルである。そして、読み出しラインからの各読み出しセルの読み出しが終了すると、読み出しラインがシフトして次のラインの各セルが読み出しセルとなり、他のセルは非読み出しセルとなる。同様にして、読み出しラインをシフトしながら、信号成分の読み出し（Ｓ変調）又はノイズ成分の読み出し（Ｎ変調）が行われる。
【００９１】
読み出しセルについては、変調用ウェル５に保持された電荷が蓄積ウェル４に流れ出さないように、転送トランジスタＴＴによる転送経路ＲＴの電位障壁を高くする。リングゲート６の電圧を高くしているので、これに伴ってソース電位は上昇する。変調トランジスタＴＭのチャネルの閾値電圧は、キャリアポケット１０に保持される電荷によって変化する。即ち、フォトダイオードＰＤの蓄積ウェル４に蓄積された光発生電荷がキャリアポケット１０に転送されることで、変調トランジスタＴＭのソース電位は、光発生電荷の発生量、即ち、入射光に応じたものとなる。
【００９２】
なお、非読み出しセルについては、図８の実線に示すように、リングゲート（ＲＧ）６に０．０Ｖを印加し、転送ゲート（ＴＸ）１３に２．５Ｖを印加し、クリアゲート１４に２．５Ｖを印加し、ＬＯＤゲート１２に２．０Ｖを印加し、ドレインＤに２．５Ｖを印加する。この場合にも、ソースにはＶｇ−Ｖｔｈｓ（＝０−Ｖｔｈｓ）が生じるが、リングゲート６の電圧が低いので、非読み出しセルの出力は読み出しセルの出力よりも充分に低いレベルとなる。従って、ソース線には読み出しセルの出力画素信号のみが現れる。
【００９３】
なお、読み出しセルと非読み出しセルとでリングゲート６に印加する電位差を充分に大きくしているので、例えば、画像が暗い場合等であっても、確実に読み出しセルの出力画素信号をソース線から取り出すことが可能である。
【００９４】
図７（Ｄ）に示すクリア期間においては、読み出しセルについては、図８の破線に示すように、リングゲート（ＲＧ）６に１．５Ｖを印加し、転送ゲート（ＴＸ）１３に２．５Ｖを印加し、クリアゲート１４に０．０Ｖを印加し、ＬＯＤゲート１２に２．０Ｖを印加し、ドレインＤに２．５Ｖを印加し、ソースに５．０Ｖを印加する。
【００９５】
これにより、クリアゲート１４による排出経路の電位障壁を充分に低下させて、変調用ウェル５に残留している電荷を排出経路から排出コンタクト領域１５に流す。これにより、変調用ウェル５内の光発生電荷を除去して、ノイズ成分の読み出し（ノイズ変調）を可能にする。
【００９６】
一方、非読み出しセルについては、図８の実線に示すように、リングゲート（ＲＧ）６に１．５Ｖを印加し、転送ゲート（ＴＸ）１３に２．５Ｖを印加し、クリアゲート１４に２．５Ｖを印加し、ＬＯＤゲート１２に２．０Ｖを印加し、ドレインＤに２．５Ｖを印加し、ソースに５．０Ｖを印加する。これにより、クリアゲート１４による残留電荷排出経路の電位障壁は高いままである。
【００９７】
各ラインのセルのうち図６のブランキング期間経過後の非読み出しセルは既に読み出しが終了しているが、ブランキング期間経過前のラインの非読み出しセルについては、まだ読み出しが行われていない。そこで、非読み出しセルについてはクリアゲート１４による排出経路の電位障壁を高いままにしておき、変調用ウェル５から電荷が排出されることを防止する。非読み出しセルについての図７（Ｃ），（Ｄ）の梨地模様部は、変調用ウェル５に読み出しが行われていない電荷が保持されていることを示している。
【００９８】
本実施の形態においては、上述したようにＳ／Ｎ変調期間及びクリア期間においては、並行蓄積動作を行う。図７（Ｃ），（Ｄ）はこの並行蓄積動作を示している。即ち、読み出し期間（Ｓ／Ｎ変調及びクリア期間）においては、転送経路ＲＴ及び不要電荷排出経路ＲＬの電位障壁を高くすることによって、蓄積ウェル４に光発生電荷を蓄積する。これにより、変調トランジスタＴＭの読み出し期間（変調、クリア期間）は、フォトダイオードＰＤ側では光発生電荷の蓄積を行う蓄積期間（並行蓄積期間Ｓｓ，Ｓｎ，Ｓｃ）となる。
なお、図７（Ｃ）の並行蓄積期間Ｓｓ，Ｓｎ及び図７（Ｄ）の並行蓄積期間Ｓｃにおいては、単独蓄積期間Ｓａに比べて、ドレイン電圧が高く、光発生電荷の蓄積の条件は異なる。また、図７（Ｃ），（Ｄ）に示すように、読み出しセルと非読み出しセルとでも若干光発生電荷の蓄積の条件は異なる。
【００９９】
このように、単独蓄積期間Ｓａ、Ｓ／Ｎ変調期間及びクリア期間においては、全てのセルで光発生電荷の蓄積が行われ、各セルの蓄積時間は図６にすように、１フレーム期間近傍の時間となる。このように、フォトダイオードＰＤ側に構成する電荷蓄積用の蓄積ウェル４と変調トランジスタＴＭ側に構成する変調用ウェル５とを別々に構成し、両者間の転送経路ＲＴの電位障壁を転送トランジスタＴＴによって制御するようにしたことから、蓄積ウェル４と変調用ウェル５とを同一期間において読み出し期間と並行蓄積期間とに設定することができ、フレームレートを高速化することができる。
【０１００】
図７（Ｅ）に示す初期化期間であるＰＤクリア期間は、後述する高速又は低速シャッターモード時に採用される。図８に示すように、リングゲート（ＲＧ）６に０．０Ｖを印加し、転送ゲート（ＴＸ）１３に２．５Ｖを印加し、クリアゲート１４に２．５Ｖを印加し、ＬＯＤゲート１２に０．０Ｖを印加し、ドレインＤに４．０Ｖを印加し、ソースはハイインピーダンスにする。なお、ＰＤクリア期間をノーマルモードで使用する場合の駆動電圧も図７（Ｅ）と同一である。
【０１０１】
ＬＯＤゲートを低くすることで、不要電荷排出経路ＲＬの電位障壁を充分に低くして、蓄積ウェル４に蓄積されている不要電荷を不要電荷排出経路ＲＬからＯＤコンタクト領域１１を介して外部の信号線に排出する。なお、ＰＤクリア動作を図６のようにノーマルモード時に採用した場合には、図７（Ｅ）の変調用ウェル５の部分には残留電荷が残っていない状態となっている。
【０１０２】
図７において、クリアゲート１４下のゲート絶縁膜２９の膜厚は、リングゲート６下のゲート絶縁膜２５の膜厚より薄く形成されているので、クリアゲート１４に高い電圧が印加されたときに、クリアゲート１４下のチャネルのポテンシャルは十分に高くなり、クリアゲート１４に低い電圧が印加されたときに、クリアゲート１４下のチャネルのポテンシャルは十分に低くなる。よって、図７のクリアゲート（ＣＧ）１４のポテンシャルが、矢印Ａｃで示すように、点線で示す位置よりも、高くあるいは低くなる。
【０１０３】
同様に、図７において、転送ゲート１３下のゲート絶縁膜２５の膜厚は、リングゲート６下のゲート絶縁膜２５の膜厚より薄く形成されているので、転送ゲート１３に高い電圧が印加されたときに、転送ゲート１３下のチャネルのポテンシャルは十分に高くなり、転送ゲート１３に低い電圧が印加されたときに、転送ゲート１３下のチャネルのポテンシャルは十分に低くなる。よって、図７の転送ゲート（ＴＸ）１３のポテンシャルが、矢印Ａｔで示すように、点線で示す位置よりも、高くあるいは低くなる。
【０１０４】
同様に、図７において、ＬＯＤゲート１２下のゲート絶縁膜３１の膜厚は、リングゲート６下のゲート絶縁膜２５の膜厚より薄く形成されているので、ＬＯＤゲート１２に高い電圧が印加されたときに、ＬＯＤゲート１２下のチャネルのポテンシャルは十分に高くなり、ＬＯＤゲート１２に低い電圧が印加されたときに、ＬＯＤゲート１２下のチャネルのポテンシャルは十分に低くなる。よって、図７のＬＯＤゲート（ＬＯＤ）１２のポテンシャルが、矢印Ａｄで示すように、点線で示す位置よりも、高くあるいは低くなる。
【０１０５】
一方、リングゲート６下のゲート絶縁膜２５の膜厚は、転送ゲート１３下のゲート絶縁膜２５、クリアゲート１４下のゲート絶縁膜２９、ＬＯＤゲート１２下のゲート絶縁膜３１のそれぞれの膜厚よりも厚い。よって、リングゲート６下のゲート絶縁膜２５の容量が小さくなって、電荷の変動に対して閾値変動が大きくなるので、変調トランジスタＴＭの閾値電圧の変化に対して感度は良い。
【０１０６】
＜駆動シーケンス＞
次に、ノーマルモード、高速シャッターモード及び低速シャッターモードの各モードについて動作シーケンスを説明する。
【０１０７】
図９及び図１０は駆動シーケンスを示すタイミングチャートである。図９はノーマルモードを示し、図１０（Ａ）は高速シャッターモードを示し、図１０（Ｂ）は低速シャッターモードを示している。
【０１０８】
図９のノーマルモード時には、上述した図６と同様の動作が行われる。なお、図９のノーマルモードにおいては、ＰＤクリア期間を省略している。また、図９及び図１０では図６の単独蓄積期間Ｓａ（ライン出力の期間）及びブランキング期間を合わせて１つのパルス形状にて示している。なお、上述したように、単独蓄積期間Ｓａは、ラインメモリからのデータの転送に要する時間であり、実際にはブランキング期間よりも長い時間を要する。
【０１０９】
図９のノーマルモードにおいては、各セルは１フレーム期間から転送期間を除く期間が蓄積期間であり、１フレーム期間で全セルからの読み出しが終了する。ブランキング期間と共通の時間を用いて並行蓄積期間を設定していることから、蓄積のために別の期間を設ける必要がなく、フレームレートを高速化することができる。
【０１１０】
図１０（Ａ）は高速シャッターモード時の駆動シーケンスを示している。
【０１１１】
高速シャッターモードは例えば蓄積期間を短縮するためのものである。なお、従来例においては、ブランキングの終了後に第１のウェルの残留電荷を排出するようになっていることから、本実施の形態における高速シャッターモード等を実施することはできない。
【０１１２】
例えば、フォトダイオードＰＤに極めて明るい光が入射された場合には、各セルの変調用ウェル５に流れ込む電荷の量が極めて多くなって、各セルから読み出した画素信号に基づく画像は、全体が白っぽく（明るく）なって、コントラストが低下してしまう。このような場合に、高速シャッターモードを採用する。高速シャッターモードにおいては、図１０（Ａ）に示すように、ＰＤクリア期間を１フレーム期間の任意の位置に設定する。上述したように、蓄積期間は、前フレームのＰＤクリアの終了から転送期間の開始時までの期間である。
【０１１３】
図７（Ｅ）に示すように、ＰＤクリア期間においては、蓄積ウェル４に蓄積されている電荷をＯＤコンタクト領域１１を介して外部に排出する。これにより、蓄積ウェル４にはＰＤクリア期間の終了時以後に発生した光発生電荷が蓄積される。ＰＤクリア期間終了後は、フレーム期間の終了まで単独蓄積期間Ｓａ及び並行蓄積期間Ｓｓ，Ｓｃ，Ｓｎとが巡回的に繰り返される。こうして、ＰＤクリア期間の位置に応じた１フレーム期間よりも短い時間だけ蓄積が行われた後、フレームの先頭の転送期間において、蓄積ウェル４に蓄積された光発生電荷が変調用ウェル５に転送される。
【０１１４】
読み出しはノーマルモード時と同様であり、読み出しラインが順次シフトしながら、１フレーム期間で全ラインの読み出しが終了する。なお、読み出しが終わっていないセルについては、図７（Ｅ）に示すように、変調用ウェル５内に電荷が保持されており、ＰＤクリア期間の位置に基づく蓄積期間に拘わらず、１フレーム期間で読み出しを行うことができる。
【０１１５】
例えば、ＰＤクリア期間を１フレーム期間の略々中央に設定した場合には、蓄積期間は約１／２フレーム期間となり、変調用ウェル５に流れ込む電荷の量はノーマルモード時の約１／２になって、各セルから読み出される画素信号に基づく画像の明るさを適正な明るさにすることができる。これにより、明るいながらも充分な明暗を有する画像を得ることができる。
【０１１６】
なお、図８に示す駆動電圧を各部に印加することでＰＤクリア期間を容易に設定することができることから、ＰＤクリア期間は画像の明るさに応じて任意の位置に配置することが可能である。従って、蓄積期間を自由に設定可能であり、各セルから画像の明るさに応じた最適なレベルの画素信号を得ることができる。
【０１１７】
図１０（Ｂ）は低速シャッターモード時の駆動シーケンスを示している。
【０１１８】
低速シャッターモードは例えば蓄積期間を１フレーム期間よりも長くするためのものである。例えば、フォトダイオードＰＤに入射される光が暗い場合には、各セルの変調用ウェル５に流れ込む電荷の量が減少して、各セルから読み出した画素信号に基づく画像は、全体が暗くなってしまう。このような場合に、低速シャッターモードを採用する。低速シャッターモードにおいては、ＰＤクリア期間を複数フレーム期間に１回挿入すると共に、転送期間を複数フレームに１回挿入する。
【０１１９】
図１０（Ｂ）の例では、ＰＤクリア期間は２フレーム期間に１回挿入されており、このＰＤクリア期間の終了から１．５フレーム期間後のフレーム先頭タイミングで転送期間が設定されている。従って、この場合の蓄積期間は１．５フレーム期間となる。これにより、ノーマルモード時よりも約１．５倍の明るさの画像を得ることができる。なお、図１０（Ｂ）の場合には、各セルからの読み出しは２フレーム期間に１回だけ行われることになり、フレームレートはノーマルモードの１／２となる。
【０１２０】
図１０（Ａ），（Ｂ）のシャッターモードを採用することで、蓄積期間を自由に設定することができ、入射光の明るさに応じた最適な画像を得ることができる。
【０１２１】
なお、低速シャッターモードにおいても、読み出しは転送期間後の約１フレーム期間に行われる。従来、読み出しを行うことによって蓄積されている光発生電荷も排出されてしまうことから、読み出しを行った次の１フレーム期間は、画像信号に寄与しないクリア動作を伴うダミー読み出しを行うことはできなかった。これに対し、本実施の形態においては、光発生電荷の蓄積と同時に読み出し動作が可能であることから、読み出しを行った次の１フレーム期間においても、クリア動作を伴うダミー読み出しが可能である。これにより、読み出しを行う論理回路等の構成が容易となるという利点がある。
【０１２２】
＜プロセス＞
次に、素子の製造方法について図１１乃至図１３の工程図を参照して説明する。図１１乃至図１３は図２のＡ−Ａ’切断線の位置における断面を示している。図１１乃至図１３において、基板上の矢印はイオン打ち込みを行うことを示し、黒丸は打ち込み材料を示し、枠はマスクを示している。また、図中、ＬＯＤ  Ｔｒ、Ｃｌｒ  Ｔｒ、Ｒ．Ｇ  Ｔｒ、Ｔｘ  Ｔｒは、夫々ＬＯＤトランジスタＴＬ形成領域、クリアトランジスタＴＣ形成領域、変調トランジスタＴＭ形成領域及び転送トランジスタＴＴ形成領域を示している。
【０１２３】
図１１（Ａ）に示すように、用意したＰ基板１の表面に２０ｎｍの犠牲酸化膜８１を形成する。次に、燐（３１Ｐ＋）イオンをピーク位置約１．５μｍ、ピーク不純物濃度８×１０16ｃｍ-3となるように注入する。これにより、図１１（Ａ）に示すように、比較的深い位置にＮ-のＮ型ウェル２１が形成される。
【０１２４】
次に、図１１（Ｂ）に示すように、Ｎ型ウェル２１上の素子全体にＰ--層２３を形成する。例えば、ボロン（１１Ｂ＋）イオンをまずピーク位置約０．６μｍ、ピーク不純物濃度３．０×１０16ｃｍ-3、次にピーク位置約０．４μｍ、ピーク不純物濃度３．０×１０16ｃｍ-3となるようにイオン打ち込みを行うことによって、基板上の全面にＰ--層２３が形成される。
【０１２５】
次に、図１１（Ｃ）に示すように、素子分離用のアイソレーション領域２２（Ｎ-層）を形成して、Ｐ--層２３を蓄積ウェル４と変調用ウェル５とに分ける。即ち、アイソレーション領域２２は、自セル内及び隣接するセル同士の蓄積ウェル４と変調用ウェル５との間の全ての領域に形成される。このアイソレーション領域２２は、レジストを介して、例えば、燐（３１Ｐ＋）イオンをまずピーク位置約０．４５μｍ、ピーク不純物濃度２．０×１０17ｃｍ-3、次いでピーク位置約０．２μｍ、ピーク不純物濃度１．５×１０16ｃｍ-3になるようなイオン打ち込みを行うことで形成する。
【０１２６】
更に、形成したアイソレーション領域２２の表面に、変調トランジスタＴＭ、ＬＯＤトランジスタＴＬ及びクリアトランジスタＴＣのチャネルドープとなるＰ---層２４，８２を形成する。このチャネルドープはボロン（１１Ｂ＋）イオンをピーク位置約０．０３μｍ、ピーク不純物濃度４．５×１０17ｃｍ-3になるようなイオン打ち込みで形成され、この時点では、アイソレーション領域２２表面の全域に形成される。
【０１２７】
次に、基板表面の犠牲酸化膜８１を除去した後、基板表面に厚さが約３００Åのゲート酸化膜８５を熱酸化によって形成する（図１２（Ａ））。次に、図１２（Ａ）に示すように、クリアトランジスタＴＣのチャネルドープとしてボロンを追加注入する。このチャネルドープ（Ｐ---拡散層２８）は、ボロン（１１Ｂ＋）イオンをピーク位置約０．０３μｍ、ピーク不純物濃度５．０×１０17ｃｍ-3になるようなイオン打ち込みによって形成される。これにより、クリアトランジスタＴＣの閾値電圧Ｖｔｈを他のトランジスタのＶｔｈよりも低下させる。つまり、クリアゲート１４下のポテンシャルを比較的低下させて、変調用ウェル５内の残留電荷の排出を容易にしている。特に、変調用ウェル５のポテンシャルは元々低いので、クリアトランジスタＴＣのチャネルの閾値電圧Ｖｔｈは充分に低くしておく必要がある。
【０１２８】
次いで、図１２（Ｂ）に示すように、リングゲート６下方のＰ--層２３（変調用ウェル５）内に、濃いＰ-拡散層によるキャリアポケット１０を形成する。このキャリアポケット１０は、例えば、ボロン（１１Ｂ＋）イオンをピーク位置約０．１μｍ、ピーク不純物濃度１．５×１０17ｃｍ-3になるようなイオン打ち込みによって形成される。更に、キャリアポケット１０上の基板表面近傍に、変調トランジスタＴＭのチャネルを得るためのＮ--層８４を形成する。このＮ--層８４は、例えば、ヒ素（７５Ａｓ＋）イオンをピーク位置約０．０５μｍ、ピーク不純物濃度２．０×１０17ｃｍ-3になるようなイオン打ち込みによって形成される。
【０１２９】
次に、リングゲート６下のゲート絶縁膜２６となる領域の部分をマスクして、ゲート酸化膜２６以外の領域のゲート酸化膜をエッチングにより除去し、図１２（Ｃ）に示すように、リングゲート６下のゲート酸化膜２６となる領域を形成する。
【０１３０】
さらに、図１３（Ａ）に示すように、基板表面に厚さが約５０Åのゲート酸化膜８５を熱酸化によって形成する。その結果、転送ゲート１３下のゲート絶縁膜２５、クリアゲート１４下のゲート絶縁膜２９及びＬＯＤゲート１２下のゲート絶縁膜３１のそれぞれの膜厚は、５０Åとなり、リングゲート６下のゲート絶縁膜２６の膜厚は、３５０Åとなる。
【０１３１】
次に、図１３（Ｂ）に示すように、ゲート酸化膜８５上の変調トランジスタＴＭ形成領域、転送トランジスタＴＴ形成領域、ＬＯＤトランジスタＴＬ形成領域及びクリアトランジスタＴＣ形成領域に、夫々、リングゲート６、転送ゲート１３、ＬＯＤゲート１２及びクリアゲート１４を形成する。
【０１３２】
次に、図１３（Ｃ）に示すように、リングゲート６上、ＬＯＤゲート１２上及びクリアゲート１４上に、夫々、酸化膜を形成した後、クリアゲート１４に隣接した位置に、クリアトランジスタＴＣのチャネル領域に接続される排出コンタクト領域１５及びＯＤコンタクト領域１１を形成するために、基板表面に濃いＰ++層８３を形成する。なお、本実施の形態においては、排出コンタクト領域１５とＯＤコンタクト領域１１とは兼用されており、Ｐ++層８３の一方側にクリアトランジスタＴＣのチャネルとしての拡散層２８を構成し、他方側にＬＯＤトランジスタＴＬのチャネルとしての拡散層３０を構成する。なお、排出コンタクト領域１５とＯＤコンタクト領域１１とを、別個に設けてもよい。
【０１３３】
Ｐ++層８３は、例えば、ボロン（１１Ｂ＋）イオンをピーク位置約０．１μｍ、ピーク不純物濃度１．０×１０18ｃｍ-3になるようなイオン打ち込みによって形成される。次に、リングゲート６上、ＬＯＤゲート１２上及びクリアゲート１４上の酸化膜を覆うように、各ゲートに夫々サイドウォールを形成する。
【０１３４】
次に、図１４（Ａ）に示すように、レジストを介して、フォトダイオードＰＤ形成領域内の基板表面、リングゲート６と転送ゲート１３との間の基板表面及びリングゲート６とクリアゲート１４との間の基板表面に、Ｎ+層３２を形成する。このＮ+層３２は、基板表面のＰ---層にヒ素（７５Ａｓ＋）イオンをピーク位置約０．０２μｍ、ピーク不純物濃度２．０×１０18ｃｍ-3になるようなイオン打ち込みを行うことで形成される。
【０１３５】
次に、図１４（Ｂ）に示すように、基板表面に層間絶縁膜４１を形成し、この層間絶縁膜４１のＬＯＤゲート１２、排出及びＯＤコンタクト領域１５，１１、ソースの領域及び転送ゲート１３並びに図示しないドレイン領域８上にコンタクトホール５１を開孔する。
次に、開孔したコンタクトホール５１を介してＬＯＤゲート１２、ソースの領域及び転送ゲート１３並びにドレイン領域８にＮ++の不純物注入を行って、各ゲートコンタクト及びソース領域７並びにドレインコンタクト領域９を形成する。次に、開孔したコンタクトホール５１を介して排出及びＯＤコンタクトの形成領域にＰ++の不純物注入を行って、排出及びＯＤコンタクト領域１５，１１を形成する。
【０１３６】
次に、各コンタクトホール５１に配線材料となる例えばアルミニウムを埋め込むことで、ＬＯＤゲート１２、排出及びＯＤコンタクト領域１５，１１、ソース領域７及び転送ゲート１３並びにドレインコンタクト領域９と下層配線層４５の各配線５２とを接続する。
【０１３７】
更に、これらの配線５２を含む下層の配線層４５上に層間絶縁膜４３を介して上層の配線層４６を形成し、コンタクトホール５４を介して下層の配線層４５の各配線５２と接続する。更に、上層の配線層４６上に層間絶縁膜４３を介して遮光膜５６を形成し、上層の配線層４６の一部と遮光膜５６とを接続する。最後に、遮光層４７上にパシベーション膜４４を形成する。
【０１３８】
本実施の形態においては、排出及びＯＤコンタクト領域１５，１１は、層間絶縁膜４１に開孔したコンタクトホール５１及び層間絶縁膜４２を開孔したコンタクトホール５４を介して遮光膜５６に接続されている。イメージセンサにとって遮光膜は必須の構成であり、この必須の構成を利用して残留電荷及び不要電荷の排出を容易にしている。
【０１３９】
従って、本実施の形態の固体撮像装置によれば、変調トランジスタ以外の他のトランジスタのゲート絶縁膜の膜厚を、変調トランジスタのゲート絶縁膜に比べて薄くした。それにより、変調トランジスタ以外の他のトランジスタのオン時及びオフ時のチャネル領域のポテンシャルが十分に低下及び上昇させることができるので、残留電荷をクリアするクリア能力の低下、フォトダイオード領域に蓄積された電荷のリークの発生等が生じないようにした固体撮像装置を実現することができる。
【０１４０】
本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。
【図面の簡単な説明】
【０１４１】
【図１】本発明の実施の形態に係る固体撮像装置の平面形状を示す平面図。
【図２】図１の１セルの平面形状を示す平面図。
【図３】図２のＡ−Ａ'線で切断して断面を示す断面図。
【図４】素子の全体構造を示すブロック図。
【図５】センサセルの等価回路図。
【図６】実施の形態における各駆動期間の概略を説明するためのタイミングチャート。
【図７】各区同期間毎のポテンシャルの関係を示す説明図。
【図８】駆動シーケンス中の各期間における駆動電圧の変化を示す説明図。
【図９】駆動シーケンスを示すタイミングチャート。
【図１０】駆動シーケンスを示すタイミングチャート。
【図１１】素子の製造方法を説明するための工程図。
【図１２】素子の製造方法を説明するための工程図。
【図１３】素子の製造方法を説明するための工程図。
【図１４】素子の製造方法を説明するための工程図。
【符号の説明】
【０１４２】
１…基板、４…蓄積ウェル、５…変調用ウェル、６…リングゲート、７…ソース領域、８…ドレイン領域、１１…ＯＤコンタクト領域、１５…排出コンタクト領域、ＰＤ…フォトダイオード、ＴＭ…変調トランジスタ、ＴＴ…転送トランジスタ、ＴＬ…ＬＯＤトランジスタ、ＴＣ…クリアトランジスタ。
【図１】
2005109438.tif 000003
【図２】
2005109438.tif 000004
【図３】
2005109438.tif 000005
【図４】
2005109438.tif 000006
【図５】
2005109438.tif 000007
【図６】
2005109438.tif 000008
【図７】
2005109438.tif 000009
【図８】
2005109438.tif 000010
【図９】
2005109438.tif 000011
【図１０】
2005109438.tif 000012
【図１１】
2005109438.tif 000013
【図１２】
2005109438.tif 000014
【図１３】
2005109438.tif 000015
【図１４】
2005109438.tif 000016