(57)【要約】    【課題】  主にプログラム回路などに使用される記憶回路において、簡易に安定に記憶データを読み出すことができる記憶回路を提供する。    【解決手段】  第１の端子及び第２の端子を有するフリップフロップと、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタを有し、所定のデータを記憶する記憶部と、フリップフロップに対して駆動電圧を供給し、前記所定のデータに基づいて前記第１の端子及び前記第２の端子の電位を制御することにより、フリップフロップに所定のデータを保持させる制御部と、第１の端子又は第２の端子の電位に基づいて、フリップフロップが保持する所定のデータをラッチするラッチ回路とを備えた記憶回路。【選択図】  図２
2005209332.tif 000002
【特許請求の範囲】
【請求項１】
第１の端子及び第２の端子を有するフリップフロップと、
第１の強誘電体キャパシタ及び第２の強誘電体キャパシタを有し、所定のデータを記憶する記憶部と、
前記フリップフロップに対して駆動電圧を供給し、前記所定のデータに基づいて前記第１の端子及び前記第２の端子の電位を制御することにより、前記フリップフロップに前記所定のデータを保持させる制御部と、
前記第１の端子又は前記第２の端子の電位に基づいて、前記フリップフロップが保持する前記所定のデータをラッチするラッチ回路と
を備えたことを特徴とする記憶回路。
【請求項２】
前記第１の強誘電体キャパシタは前記第１の端子に第１の容量を与え、前記第２の強誘電体キャパシタは前記第２の端子に前記第１の容量と異なる第２の容量を与えており、
前記フリップフロップは、前記第１の容量及び前記第２の容量に基づいて、前記所定のデータを保持することを特徴とする請求項１に記載の記憶回路。
【請求項３】
前記制御部は、前記ラッチ回路が前記所定のデータをラッチした後、前記フリップフロップに対する前記駆動電圧の供給を停止することを特徴とする請求項１又は２に記載の記憶回路。
【請求項４】
前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタの両端をそれぞれ略同電位にするディスチャージ部をさらに備えたことを特徴とする請求項１から３のいずれか１項に記載の記憶回路。
【請求項５】
前記ディスチャージ部は、前記制御部が前記フリップフロップに対して前記駆動電圧の供給を開始又は停止するタイミングに基づいて、前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタの両端をそれぞれ略同電位にするか否かを制御することを特徴とする請求項４に記載の記憶回路。
【請求項６】
前記制御部は、前記フリップフロップに対して前記駆動電圧を再度供給することにより、前記ラッチ回路が保持する前記所定のデータを前記フリップフロップに再度保持させることを特徴とする請求項１に記載の記憶回路。
【請求項７】
前記第１の端子又は前記第２の端子と前記ラッチ回路とを電気的に接続するか否かを制御するスイッチをさらに備えたことを特徴とする請求項１から６のいずれか１項に記載の記憶回路。
【請求項８】
前記フリップフロップは、第２の端子を第１の電位又は当該第１の電位より高い第２の電位にすることにより、前記所定のデータを保持しており、
前記ラッチ回路は、前記スイッチに電気的に接続された入力端子を有しており、前記スイッチが前記フリップフロップと前記入力端子が電気的に接続されるときに、前記入力端子の電位が前記第２の電位と略同電位となるように設けられたことを特徴とする請求項７に記載の記憶回路。
【請求項９】
前記第１の端子と前記第２の端子とを電気的に接続するか否かを制御する短絡部をさらに備えたことを特徴とする請求項１から８のいずれか１項に記載の記憶回路。
【請求項１０】
前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタには、相補のデータが書き込まれたことを特徴とする請求項１から９のいずれか１項に記載の記憶回路。
【請求項１１】
請求項１から１０のいずれか１項に記載の記憶回路を備えたことを特徴とする半導体装置。
【請求項１２】
請求項１１に記載の半導体装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶回路、半導体装置、及び電子機器に関する。特に本発明は、簡易かつ動作の安定した記憶回路、並びに当該記憶回路を備えた半導体装置及び電子機器に関する。
【背景技術】
【０００２】
従来のメモリセルとして、特開昭６４−６６８９９号公報（特許文献１）に開示されたものがある。上記特許文献１に開示されたメモリセルは、２つの内部ノードを有するスタティックセルと、２つの強誘電体コンデンサを有する不揮発性部分とを備える。そして、強誘電体コンデンサに、当該強誘電体コンデンサが分極の反転を受ける電圧をかけることにより、一方の内部ノードの電圧が他方の内部ノードの電圧より僅かに高くする。これにより、不揮発性部分からスタティックセルへデータが転送される。
【特許文献１】特開昭６４−６６８９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記特許文献１に開示された従来のメモリセルでは、不揮発性部分からスタティックセルへデータを転送するときに、ビットラインを予備充電し、さらに強誘電体コンデンサに電圧をかける必要があるため、動作が複雑になるという問題が生じていた。また、上記特許文献１に開示された従来のメモリセルでは、一方の内部ノードの電圧が他方の内部ノードの電圧より高くなるものの、その差は僅かであるため、スタティックセルを構成するトランジスタの閾値電圧に製造ばらつきが生じると、スタティックセルが誤動作してしまうという問題も生じていた。
【０００４】
よって、本発明は、上記の課題を解決することのできる記憶回路、半導体装置、及び電子機器を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、本発明の第１の形態によれば、第１の端子及び第２の端子を有するフリップフロップと、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタを有し、所定のデータを記憶する記憶部と、前記フリップフロップに対して駆動電圧を供給し、前記所定のデータに基づいて前記第１の端子及び前記第２の端子の電位を制御することにより、前記フリップフロップに前記所定のデータを保持させる制御部と、前記第１の端子又は前記第２の端子の電位に基づいて、前記フリップフロップが保持する前記所定のデータをラッチするラッチ回路とを備えたことを特徴とする記憶回路を提供する。この場合、前記制御部は、前記ラッチ回路が前記所定のデータをラッチした後、前記フリップフロップに対する前記駆動電圧の供給を停止することが好ましい。
【０００６】
かかる構成では、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタに記憶された記憶データは、ラッチ回路にラッチされることとなる。すなわち、フリップフロップの動作を停止させた場合であっても、当該記憶データはラッチ回路にラッチされている。したがって、かかる構成によれば、フリップフロップの動作を停止させることができるため、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタにかかる電圧を低減させることができる。したがって、かかる構成によれば、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタの劣化を抑制することができる。
【０００７】
フリップフロップへの駆動電圧の供給とは、例えば当該記憶回路又は当該記憶回路を備えた装置に電源を投入することや、フリップフロップを構成するインバータの電源端子に供給される信号の論理値を変化させることを含む。また、フリップフロップがクロックドインバータを有して構成される場合には、当該クロックドインバータの制御端子に供給される信号の論理値を変化させることを含む。
【０００８】
また、前記第１の強誘電体キャパシタは前記第１の端子に第１の容量を与え、前記第２の強誘電体キャパシタは前記第２の端子に前記第１の容量と異なる第２の容量を与えており、前記フリップフロップは、前記第１の容量及び前記第２の容量に基づいて、前記所定のデータを保持することが好ましい。
【０００９】
かかる構成では、フリップフロップに対して駆動電圧が供給されたとき、第１の端子及び第２の端子の電位は、第１の容量及び第２の容量に応じて上昇することとなる。すなわち、第１の端子及び第２の端子の電位は、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタの常誘電体特性に基づく容量に応じて上昇することとなる。したがって、フリップフロップが保持する記憶データは、第１の容量及び第２の容量により設定されることとなる。したがって、かかる構成によれば、第１の容量及び第２の容量を設定することにより容易に記憶データを記憶させることができるとともに、きわめて簡易な構成で当該記憶データを読み出すことができる記憶回路を提供することができる。
【００１０】
当該記憶回路は、前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタの両端をそれぞれ略同電位にするディスチャージ部をさらに備えることが好ましい。かかる構成によれば、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタにかかる電圧を略０Ｖにすることができる。したがって、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタの劣化をさらに抑制することができる。
【００１１】
また、前記ディスチャージ部は、前記制御部が前記フリップフロップに対して前記駆動電圧の供給を開始又は停止するタイミングに基づいて、前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタの両端をそれぞれ略同電位にするか否かを制御することが好ましい。かかる構成によれば、例えば、フリップフロップが動作している場合には、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタの両端を開放し、フリップフロップが動作を停止した場合に第１の強誘電体キャパシタ及び第２の強誘電体キャパシタをディスチャージすることができる。したがって、かかる構成によれば、効率よく第１の強誘電体キャパシタ及び第２の強誘電体キャパシタをディスチャージすることができる。
【００１２】
前記制御部は、前記フリップフロップに対して前記駆動電圧を再度供給することにより、前記ラッチ回路が保持する前記所定のデータを前記フリップフロップに再度保持させることが好ましい。かかる構成によれば、ラッチ回路に記憶データをラッチさせた後、フリップフロップの動作を停止させた場合であっても、フリップフロップに当該記憶データを再度書き込むことができる。しがって、かかる構成によれば、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタに再度記憶データを書き込むことができる。
【００１３】
前記第１の端子又は前記第２の端子と前記ラッチ回路とを電気的に接続するか否かを制御するスイッチをさらに備えることが好ましい。かかる構成によれば、フリップフロップに保持されたデータをラッチ回路にラッチさせるとき、又は、ラッチ回路にラッチされたデータをフリップフロップに書き込むときにのみ、フリップフロップとラッチ回路とを電気的に接続することができる。したがって、プログラム回路の誤動作を防ぐことができる。
【００１４】
また、前記フリップフロップは、第２の端子を第１の電位又は当該第１の電位より高い第２の電位にすることにより、前記所定のデータを保持しており、前記ラッチ回路は、前記スイッチに電気的に接続された入力端を有しており、前記スイッチが前記フリップフロップと前記入力端子が電気的に接続されるときに、前記入力端子の電位が前記第２の電位と略同電位となるように設けられることが好ましい。
【００１５】
かかる構成では、例えば、フリップフロップに保持された記憶データをラッチ回路にラッチさせるべくフリップフロップとラッチ回路とを電気的に接続したときに、入力端子の電位は、第２の端子の電位と略同電位又は当該電位より高い電位となる。したがって、かかる構成によれば、フリップフロップとラッチ回路とを電気的に接続したときに、フリップフロップに保持された記憶データが、入力端子の電位により変化することを防ぐことができる。
【００１６】
当該記憶回路は、前記第１の端子と前記第２の端子とを電気的に接続するか否かを制御する短絡部をさらに備えることが好ましい。かかる構成では、第１の端子と第２の端子を略同電位とすることができる。したがって、フリップフロップをさらに安定に動作させることができる。
【００１７】
本発明の第２の形態によれば、上記記憶回路を備えたことを特徴とする半導体装置を提供する。ここで、半導体装置とは、本発明に係る記憶回路を備えた、半導体により構成された装置一般をいい、その構成に特に限定は無いが、例えば、上記記憶回路を備えた強誘電体メモリ装置、ＤＲＡＭ、フラッシュメモリ等の記憶装置等の記憶装置を必要とするあらゆる装置が含まれる。
【００１８】
本発明の第３の形態によれば、上記半導体装置を備えたことを特徴とする電子機器を提供する。ここで、電子機器とは、本発明に係る半導体装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定が無いが、例えば、上記半導体装置を備えるコンピュータ装置一般、携帯電話、ＰＨＳ、ＰＤＡ、電子手帳、ＩＣカード等、記憶装置を必要とするあらゆる装置が含まれる。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照しつつ、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。
【００２０】
図１は、本発明の一実施形態に係る半導体装置の一例である強誘電体メモリ装置５００の構成を示す図である。強誘電体メモリ装置５００は、メモリセルアレイ５１０と、列デコーダ５２０と、行デコーダ５３０と、制御部５４０と、冗長セルアレイ５５０と、冗長回路６００とを備えて構成される。
【００２１】
メモリセルアレイ５１０は、アレイ状に配置された複数の強誘電体キャパシタを有して構成される。各強誘電体キャパシタは、ワード線ＷＬ１〜ＷＬｍ（ｍは２以上の整数）及びビット線ＢＬ１〜ＢＬｎ（ｎは２以上の整数）のうちのいずれかのビット線ＢＬ及びワード線ＷＬにより制御される。具体的には、ビット線ＢＬ及びワード線ＷＬの電位を制御することにより、当該強誘電体キャパシタに書き込まれたデータが読み出され、また、当該強誘電体キャパシタにデータが書き込まれる。
【００２２】
制御部５４０は、強誘電体メモリ装置５００の動作を統括的に制御する。具体的には、制御部５４０は、強誘電体キャパシタからデータを読み出し、及び強誘電体キャパシタへのデータを書き込むべく、行デコーダ５３０及び列デコーダ５２０に、それぞれ行アドレス信号及び列アドレス信号を供給する。また、制御部５４０は、冗長回路６００に、プログラム回路１００を制御する制御信号を供給する。また、制御部５４０は、強誘電体メモリ装置５００を駆動する駆動電圧を生成し、プログラム回路１００を含む各部に供給する。
【００２３】
行デコーダ５３０は、ワード線ＷＬ１〜ＷＬｍの電位を制御する。具体的には、行デコーダ５３０は、制御部５４０から行アドレス信号を受け取り、当該行アドレス信号に基づいて、所定のワード線ＷＬｊ（ｊは１からｍの整数）を選択する。また、列デコーダ５２０は、ビット線ＢＬ１〜ＢＬｎの電位を制御する。具体的には、列デコーダ５２０は、制御部５４０から列アドレス信号を受け取り、当該列アドレス信号に基づいて、所定のビット線ＢＬｋ（ｋは１からｎの整数）を選択する。これにより、行デコーダ５３０により選択されたワード線ＷＬｋ、及び列デコーダ５２０により選択されたビット線ＢＬｋに対応する強誘電体キャパシタが選択される。
【００２４】
冗長回路６００は、記憶回路の一例である複数のプログラム回路１００を有して構成される。冗長回路６００は、プログラム回路１００から出力される出力信号及び列アドレス信号に基づいて、当該出力信号及び列アドレス信号により特定される所定のビット線ＢＬｋへのアクセスを禁止する禁止信号を生成し、列デコーダ５２０に供給する。また、冗長回路６００は、アクセスが禁止されたビット線ＢＬｋが選択された場合、当該ビット線ＢＬｋに代えて冗長セルアレイ５５０に冗長ビット線ＢＬを選択するよう制御する。すなわち、冗長回路６００は、アクセスが禁止されたビット線ＢＬｋを冗長ビット線と置き換える。
【００２５】
図２は、プログラム回路１００の第１実施例を示す図である。プログラム回路１００は、フリップフロップ１１０と、記憶部１２０と、ディスチャージ部１３０と、書き込み部１５０と、結合部１６０と、ラッチ回路１８０とを備えて構成される。プログラム回路１００は、不揮発性記憶装置である記憶部１２０に記憶された記憶データを読み出し、読み出された当該記憶データをフリップフロップ１１０に書き込み、さらに当該記憶データをラッチ回路１８０にラッチさせることにより、当該記憶データを出力信号ＯＵＴとして外部に供給する回路である。
【００２６】
フリップフロップ１１０は、第１のインバータ１１２及び第２のインバータ１１４と、当該フリップフロップ１１０と外部とを電気的に接続する第１の端子１１６及び第２の端子１１８とを有して構成される。第１のインバータ１１２及び第２のインバータ１１４は、それぞれ入力端及び出力端を有しており、第１のインバータ１１２の出力端は第２のインバータ１１４の入力端に電気的に接続されており、第２のインバータ１１４の出力端は第１のインバータ１１２の入力端に電気的に接続されている。また、第１のインバータ１１２の入力端及び第２のインバータ１１４の出力端は、第１の端子１１６に電気的に接続されており、第１のインバータ１１２の出力端及び第２のインバータ１１４の入力端は第２の端子１１８に電気的に接続されている。
【００２７】
具体的には、第１のインバータ１１２及び第２のインバータ１１４は、それぞれｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタを有して構成される。第１のインバータ１１２において、ｐ型ＭＯＳトランジスタのソース又はドレインの一方に駆動電圧が供給されており、他方がｎ型ＭＯＳトランジスタのソース又はドレインの一方に電気的に接続されている。そして、ｐ型ＭＯＳトランジスタのソース又はドレインの当該一方及びｎ型ＭＯＳトランジスタのソース又はドレインの当該他方が第１のインバータ１１２の出力端を構成しており、当該ｐ型ＭＯＳトランジスタ及び当該ｎ型ＭＯＳトランジスタのゲートが第１のインバータ１１２の入力端を構成している。また、当該ｎ型ＭＯＳトランジスタの他方は接地されている。
【００２８】
また、第２のインバータ１１４においても同様に、ｐ型ＭＯＳトランジスタのソース又はドレインの一方に駆動電圧が供給されており、他方がｎ型ＭＯＳトランジスタのソース又はドレインの一方に電気的に接続されている。また、当該ｎ型ＭＯＳトランジスタの他方は接地されている。そして、ｐ型ＭＯＳトランジスタのソース又はドレインの当該一方及びｎ型ＭＯＳトランジスタのソース又はドレインの当該他方が第２のインバータ１１４の出力端を構成しており、当該ｐ型ＭＯＳトランジスタ及び当該ｎ型ＭＯＳトランジスタのゲートが第２のインバータ１１４の入力端を構成している。また、当該ｎ型ＭＯＳトランジスタの他方は接地されている。
【００２９】
本実施形態において、制御部５４０は、フリップフロップ１１０に供給される制御信号ＲＥの論理値を変化させることにより、フリップフロップ１１０に対して当該フリップフロップ１１０を駆動する駆動電圧を供給する。本実施形態では、制御信号ＲＥがＨ論理を示すときの制御信号ＲＥの電位はＶＣＣであり、Ｌ論理を示すときの当該電位は０Ｖである。したがって、制御信号ＲＥがＨ論理を示すときに、フリップフロップ１１０に対して駆動電圧としてＶＣＣが供給され、制御信号ＲＥがＨ論理からＬ論理に変化するとフリップフロップ１１０に対する駆動電圧の供給が停止する。
【００３０】
記憶部１２０は、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４を有して構成される。第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４は、それぞれ一端及び他端を有する。第１の強誘電体キャパシタ１２２の一端は、第１の端子１１６に電気的に接続可能に構成されており、また、第２の強誘電体キャパシタ１２４の一端は、第２の端子１１８に電気的に接続可能に構成されている。また、第１の強誘電体キャパシタ１２２の他端及び第２の強誘電体キャパシタ１２４の他端は、プレート線１２６に電気的に接続されている。
【００３１】
また、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４には相補のデータが記憶されているため、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４は、常誘電体特性に基づく容量が互いに異なる。したがって、フリップフロップ１１０と記憶部１２０とが電気的に接続されている場合、第１の強誘電体キャパシタ１２２は、第１の端子１１６に所定の容量を与え、また、第２の強誘電体キャパシタ１２４は、第２の端子１１８に当該所定の容量と異なる容量を与える。
【００３２】
ディスチャージ部１３０は、制御信号ＲＥの電位に基づいて、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４の一端及び他端の電位を略同電位とする。本実施形態においてディスチャージ部１３０は、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４の一端及び他端を短絡させることにより、第１の強誘電体キャパシタ１１２及び第２の強誘電体キャパシタ１２４の両端の電位を略同電位とする。
【００３３】
具体的には、ディスチャージ部１３０を構成するｎ型ＭＯＳトランジスタ１３２は、ソース及びドレインの一方が第１の強誘電体キャパシタ１２２の一端に電気的に接続されており、他方が他端に電気的に接続されている。また、ｎ型ＭＯＳトランジスタ１３４は、ソース及びドレインの一方が第２の強誘電体キャパシタ１２４の一端に電気的に接続されており、他方が他端に電気的に接続されている。すなわち、ｎ型ＭＯＳトランジスタ１３２及び１３４は、制御信号ＲＥの電位に基づいて、それぞれ、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４の一端及び他端を短絡させるよう構成されている。
【００３４】
また、ディスチャージ部１３０は、制御部５４０がフリップフロップ１１０に対して駆動電圧の供給を停止するタイミングに基づいて、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４の両端を略同電位にするのが好ましい。本実施形態では、ディスチャージ部１３０は、制御信号ＲＥの論理値の変化に基づいて、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４の両端を短絡させるか否かを制御する。すなわち、ディスチャージ部１３０は、フリップフロップ１１０に対する駆動電圧の供給が停止するとともに、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４の両端を短絡させ、フリップフロップ１１０に対する駆動電圧の供給が開始するとともに第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４の両端を開放する。
【００３５】
他の例においてディスチャージ部１３０は、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４の一端の電位を、プレート線１２６の電位と略同じ電位にすることにより、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４の一端及び他端の電位を略同電位としてもよい。例えば、ｎ型ＭＯＳトランジスタ１３２及び１３４のソース又はドレインの一方を第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４の一端に電気的に接続し、他方を接地する。そして、制御部５４０がｎ型ＭＯＳトランジスタ１３２及び１３４を導通させて第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４の一端の電位を０Ｖとし、また、制御信号ＰＬの電位を０Ｖとすることにより、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４にかかる電圧を略０Ｖとする。
【００３６】
書き込み部１５０は、制御信号ＩＥ及びＩＮの電位に基づいて、フリップフロップ１１０に記憶データを書き込む。具体的には、書き込み部１５０は、ゲートに制御信号ＩＥが供給され、ソース又はドレインの一方が第１の端子１１６に電気的に接続されており、他方に制御信号ＩＮが供給されたｎ型ＭＯＳトランジスタを有して構成される。すなわち、書き込み部１５０は、制御信号ＩＥの電位に基づいて、制御信号ＩＮを第１の端子１１６に供給するか否かを制御することにより、第１の端子１１６の電位を制御する。これにより、フリップフロップ１１０に所望の記憶データを書き込むことができる。また、書き込み部１５０は、ｎ型ＭＯＳトランジスタに代えて伝送ゲートを有して構成されてもよい。
【００３７】
結合部１６０は、制御信号ＯＥの電位に基づいて、フリップフロップ１１０とラッチ回路１８０とを電気的に接続するか否かを制御する。具体的には、結合部１６０は、ゲートに制御信号ＯＥが供給され、ソース又はドレインの一方が第２の端子１１８に電気的に接続されており、他方がラッチ回路１８０に電気的に接続されたｎ型ＭＯＳトランジスタを有して構成される。したがって、結合部１６０がフリップフロップ１１０とラッチ回路１８０とを電気的に接続すると、ラッチ回路１８０は、第２の端子１１８の電位に基づいて、フリップフロップ１１０が保持する記憶データをラッチする。また、ラッチ回路１８０は、結合部１６０がフリップフロップ１１０とラッチ回路１８０とを電気的に接続した場合に、ラッチ回路１８０がラッチしているデータに基づいて第２の端子１１８の電位を制御することにより、フリップフロップ１１０に当該データを書き込んでもよい。
【００３８】
ラッチ回路１８０は、制御信号ＬＡＴ及び第２の端子１１８の電位に基づいて、フリップフロップ１１０が保持する記憶データをラッチする。ラッチ回路１８０は、ＮＡＮＤ回路１８２及び１８４と、入力端子１８６及び出力端子１８８とを有して構成される。また、インバータ１９２は、制御信号ＬＡＴを反転した反転信号をラッチ回路１８０及びＮＡＮＤ回路１９４の入力端に供給する。ＮＡＮＤ回路１９４は、制御信号ＬＡＴ及び当該反転信号を入力として受け取り、制御信号ＬＡＴと当該反転信号との否定論理積をラッチ回路１８０に供給する。
【００３９】
ＮＡＮＤ回路１８２は、制御信号ＬＡＴと当該制御信号ＬＡＴの反転信号との否定論理積、及び入力端子１８６の論理値を入力として受け取り、当該否定論理積と当該論理値との否定論理積を出力する。ＮＡＮＤ回路１８４は、制御信号ＬＡＴの反転信号及びＮＡＮＤ回路１８２の出力を入力として受け取り、制御信号ＬＡＴと当該出力との否定論理積を入力端子１８６に供給する。また、入力端子１８６は、結合部１６０に電気的に接続されており、出力端子１８８は、ＮＡＮＤ回路１８２の出力の電位を出力信号ＯＵＴとしてラッチ回路１８０の外部に出力する。
【００４０】
ラッチ回路１８０は、結合部１６０が第２の端子１１８と入力端子１８６とを電気的に接続するときに、入力端子１８６の論理値がＨ論理、すなわち、入力端子１８６の電位がＶＣＣとなるように設けられるのが好ましい。例えば、ラッチ回路１８０は、ラッチ回路１８０に対して駆動電圧の供給が開始されたときに、入力端子１８６の論理値がＨ論理となるように設けられる。
【００４１】
図３は、第１実施例のプログラム回路１００の動作を示すタイミングチャートである。本例において各制御信号は、Ｈ論理又はＬ論理を示すディジタル信号である。各制御信号がＨ論理を示すときの当該制御信号の電位は強誘電体メモリ装置５００の駆動電圧ＶＣＣと略同電位である。また、各制御信号がＬ論理を示すときの当該制御信号の電位は接地電位、すなわち、０Ｖである。
【００４２】
図４は、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４のヒステリシス特性を示す図である。同図において縦軸は第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４の分極量を示し、横軸は第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４にかかる電圧を示す。同図において、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４の一端の電位が他端の電位より高い場合に、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４にかかる電圧をプラスで表している。
【００４３】
また、本例では、第１の強誘電体キャパシタ１２２にはデータ“０”が書き込まれており、第２の強誘電体キャパシタ１２４にはデータ“１”が書き込まれている。すなわち、第１の強誘電体キャパシタ１２２は常誘電体特性に基づく容量Ｃ０を有しており、第２の強誘電体キャパシタ１２４は常誘電体特性に基づく容量として容量Ｃ０より大きい容量Ｃ１を有している。また、初期状態において第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４にかかる電圧は０Ｖであるため、これらのヒステリシス特性は、それぞれＣ点及びＡ点にある。以下において、図２から図４を参照して本例のプログラム回路１００の動作について説明する。
【００４４】
まず、初期状態において制御信号ＲＥはＬ論理を示している。したがって、駆動電圧はフリップフロップ１１０に供給されないため、第１の端子１１６及び第２の端子１１８の電位は０Ｖとなる。また、ディスチャージ部１３０に設けられたｎ型ＭＯＳトランジスタ１３２及び１３４は導通するため、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４の一端及び他端の電位はそれぞれ略０Ｖ、すなわち、略同電位である。
【００４５】
次に、記憶部１２０に記憶された記憶データを読み出し、ラッチ回路１８０にラッチさせる動作について説明する。まず、制御部５４０は、制御信号ＲＥをＨ論理に変化させる。制御信号ＲＥがＨ論理に変化すると、フリップフロップ１１０に駆動電圧ＶＣＣが供給される。このとき、第１のインバータ１１２及び第２のインバータ１１４の入力の電位は０Ｖであるため、電源電圧の上昇に応じて、第１のインバータ１１２及び第２のインバータ１１４の出力の電位、すなわち、第１の端子１１６及び第２の端子１１８の電位が上昇する。
【００４６】
このとき、第１の端子１１６には第１の強誘電体キャパシタ１２２により容量Ｃ０が付加されており、第２の端子１１８には第２の強誘電体キャパシタ１２４により容量Ｃ０より大きい容量Ｃ１が付加されている。すなわち、第１の端子１１６及び第２の端子１１８の電位を上昇させるためには、それぞれ容量Ｃ０及びＣ１を充電する必要がある。本例では、第２の端子１１８に第１の端子より大きい容量が付加されているため、第１の端子１１６の電位は、第２の端子１１８の電位より早く上昇する。したがって、第１の端子１１６の電位は、第１のインバータ１１２及び第２のインバータ１１４の閾値電圧Ｖｔに、第２の端子１１８の電位よりも早く到達する。ここで、インバータの閾値電圧Ｖｔとは、当該インバータの出力の論理値が変化する電圧をいう。
【００４７】
第１の端子１１６の電位が閾値電圧Ｖｔに到達すると、第１のインバータ１１２の出力はＬ論理に変化する。したがって、第１の端子１１６の電位が閾値電圧Ｖｔに到達すると、第２の端子１１８の電位は０Ｖに降下する。また、第２の端子１１８の電位が０Ｖに降下すると、第２のインバータ１１４の出力はＨ論理に変化しようとする。したがって、第１の端子１１６の電位が閾値電圧Ｖｔに到達すると、第１の端子１１６の電位は電源電圧と略同電位となる。これにより、フリップフロップ１１０は、第１の端子１１６の電位をＨ論理、また、第２の端子１１８の論理値をＬ論理とする記憶データを保持する。以上の動作により、記憶部１２０に記憶された記憶データが読み出され、当該記憶データがフリップフロップ１１０に保持される。
【００４８】
次に、制御部５４０は、制御信号ＬＡＴ及びＯＥをＨ論理に変化させる。制御信号ＬＡＴがＨ論理に変化すると、ラッチ回路１８０の入力端子１８６の論理値はＨ論理となり、また、出力端子１８８の論理値はＬ論理となる。そして、制御信号ＯＥがＨ論理に変化すると、結合部１６０が導通するため、フリップフロップ１１０の第２の端子１１８とラッチ回路１８０の入力端子１８６とが電気的に接続される。これにより、入力端子１８６の電位は、第２の端子１１８の電位と略同電位、すなわち、０Ｖとなる。そして、入力端子１８６の電位が０Ｖとなると、出力端子１８８の電位はＶＣＣとなる。したがって、ラッチ回路１８０は、第２の端子１１８の電位に基づいて、フリップフロップ１１０に書き込まれた記憶データをラッチする。すなわち、フリップフロップ１１０に書き込まれた記憶データが、ラッチ回路１８０に転送される。そして、ラッチ回路１８０は、フリップフロップ１１０に書き込まれた記憶データ、すなわち、記憶部１２０に記憶された記憶データを示す出力信号ＯＵＴとして、出力端子１８８の電位であるＶＣＣを出力する。
【００４９】
次に、制御部５４０は、制御信号ＲＥをＬ論理に変化させる。これにより、フリップフロップ１１０に対して駆動電圧の供給が停止するため、第１の端子１１６及び第２の端子１１８の電位は略０Ｖとなる。また、制御信号ＲＥがＬ論理に変化すると、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４の両端の電圧は、それぞれ第１の端子１１６及び第２の端子１１８と略同電位、すなわち、略０Ｖとなる。すなわち、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４にかかる電圧は略０Ｖとなるため、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４はディスチャージされる。
【００５０】
次に、ラッチ回路１８０にラッチされた記憶データを、記憶部１２０に再度記憶させる再書き込み動作について説明する。まず、ラッチ回路１８０にラッチされた記憶データを、フリップフロップ１１０に書き込む。具体的には、まず、制御部５４０が、制御信号ＯＥをＨ論理に変化させることにより、第２の端子１１８の電位を、入力端子１８６の電位を略同電位にする。本例において、入力端子１８６の電位は略０Ｖであるため、第２の端子１１８の電位は略０Ｖのままとなる。
【００５１】
次に、制御部５４０が、制御信号ＲＥをＨ論理に変化させる。制御信号ＲＥがＨ論理に変化すると、第２の端子１１８は入力端子１８６と電気的に接続されたままであり、その電位は略０Ｖであるため、第１のインバータ１１２はＨ論理を出力する。すなわち、第１の端子１１６の電位はＶＣＣとなる。したがって、フリップフロップ１１０は、第１の端子１１６をＨ論理、また、第２の端子１１８をＬ論理とする記憶データを保持する。すなわち、フリップフロップ１１０に、フリップフロップ１１０からラッチ回路１８０に書き込まれた記憶データが再度書き込まれる。
【００５２】
次に、フリップフロップ１１０に再度書き込まれた記憶データを、記憶部１２０に再度記憶させる。フリップフロップ１１０に記憶データが再度書き込まれると、第１の強誘電体キャパシタ１２２の一端の電位はＶＣＣになり、また、第２の強誘電体キャパシタ１２４の一端の電位は０Ｖとなる。このとき、制御信号ＰＬの論理値はＬ論理である。すなわち、第１の強誘電体キャパシタ１２２の他端の電位は０Ｖであるため、第１の強誘電体キャパシタ１２２にかかる電圧は＋ＶＣＣとなる。したがって、図４を参照して、第１の強誘電体キャパシタ１２２のヒステリシス特性は点Ｄに移動するため、第１の強誘電体キャパシタ１２２にはデータ“０”が再度書き込まれる。
【００５３】
次に、制御部５４０が制御信号ＰＬをＨ論理に、すなわち、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４の他端の電位をＶＣＣに変化させる。このとき、第２の強誘電体キャパシタ１２４の一端の電位は０Ｖであるため、第２の強誘電体キャパシタ１２４にかかる電圧は−ＶＣＣとなる。したがって、図４を参照して、第２の強誘電体キャパシタ１２４のヒステリシス特性は点Ｂに移動するため、第２の強誘電体キャパシタ１２４にはデータ“１”が再度書き込まれる。一方、第１の強誘電体キャパシタ１２２にかかる電圧は略０Ｖであるため、そのヒステリシス特性は点Ｃに移動する。したがって、第１の強誘電体キャパシタ１２２に再度書き込まれたデータ“０”はそのまま保持される。以上の動作により、フリップフロップ１１０に保持された記憶データと同一の記憶データが記憶部１２０に再度記憶される。
【００５４】
次に、記憶部１２０に所望の記憶データを記憶させる書き込み動作について説明する。以下の例では、記憶部１２０に記憶されていた記憶データと異なる記憶データを記憶部１２０に記憶させる動作、すなわち、第１の強誘電体キャパシタ１２２にデータ“１”を、第２の強誘電体キャパシタ１２４にデータ“０”を書き込む動作について説明する。
【００５５】
まず、フリップフロップ１１０がラッチ回路１８０から電気的に切り離された状態において、制御部５４０が制御信号ＩＥをＨ論理に変化させることにより、書き込み部１５０を構成するｎ型ＭＯＳトランジスタを導通させる。そして、制御部５４０が制御信号ＩＮの電位を０Ｖとすることにより、第１の端子１１６の電位を０Ｖとする。これにより、第１のインバータ１１２の出力はＨ論理になるため、第２の端子１１８の電位はＶＣＣになるとともに、第２のインバータ１１４の出力はＬ論理となる。
【００５６】
このとき、制御信号ＰＬの論理値はＬ論理、すなわち、第２の強誘電体キャパシタ１２４の他端の電位は０Ｖであるため、第２の強誘電体キャパシタ１２４にかかる電圧は＋ＶＣＣとなる。したがって、図４を参照して、第２の強誘電体キャパシタ１２４のヒステリシス特性は点Ｄに移動するため、第２の強誘電体キャパシタ１２４にはデータ“０”が新たに書き込まれる。
【００５７】
次に、制御部５４０が制御信号ＰＬをＨ論理に、すなわち、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４の他端の電位をＶＣＣに変化させる。このとき、第１の強誘電体キャパシタ１２２の一端の電位は０Ｖであるため、第１の強誘電体キャパシタ１２２にかかる電圧は−ＶＣＣとなる。したがって、図４を参照して、第１の強誘電体キャパシタ１２２のヒステリシス特性は点Ｂに移動するため、第１の強誘電体キャパシタ１２２にはデータ“１”が新たに書き込まれる。一方、第２の強誘電体キャパシタ１２４にかかる電圧は略０Ｖであるため、そのヒステリシス特性は点Ｃに移動する。したがって、第２の強誘電体キャパシタ１２４に書き込まれたデータ“０”はそのまま保持される。以上の動作により、フリップフロップ１１０に保持された記憶データと異なる記憶データが記憶部１２０に新たに記憶される。
【００５８】
図５は、プログラム回路１００の第２実施例を示す図である。以下において、第１実施例と異なる点を中心に第２実施例のプログラム回路１００について説明する。なお、第１実施例と同一の符号を付した構成については、第１実施例と同様の機能を有する。また、制御部５４０は、本例のプログラム回路１００を、第２実施例と同様に制御する。すなわち、制御部５４０は、各制御信号を第２実施例と同様のタイミングで制御する。
【００５９】
第２実施例のプログラム回路１００は、第１実施例の構成に加えて、短絡部１７０をさらに備えて構成される。短絡部１７０は、第１の端子１１６と第２の端子１１８とを短絡させる。すなわち、短絡部１７０は、第１の端子１１６の電位と第２の端子１１８の電位とを略同電位にする。
【００６０】
本例において短絡部１７０は、ｎ型ＭＯＳトランジスタを有して構成される。具体的には、当該ｎ型ＭＯＳトランジスタのソース又はドレインの一方が第１の端子１１６に電気的に接続されており、他方が第２の端子１１８に電気的に接続されている。そして、当該ｎ型ＭＯＳトランジスタは、ゲートに供給される制御信号ＥＱの電位に基づいて、第１の端子１１６と第２の端子１１８とを短絡させるか否かを制御する。制御信号ＲＥがＨ論理に変化するときに、第１の端子１１６の電位と第２の端子１１８の電位は、短絡部１７０を短絡することにより略同電位とすることができるため、フリップフロップ１１０のノイズ等による誤動作を防止することができる。
【００６１】
図６は、本発明の一実施形態に係る電子機器の一例であるパーソナルコンピュータ１０００の構成を示す斜視図である。図６において、パーソナルコンピュータ１０００は、表示パネル１００２と、キーボード１００４を有する本体部１００６とを備えて構成されている。当該パーソナルコンピュータ１０００の本体部１００６の記憶媒体、特に不揮発性メモリとして、本発明の記憶回路を備えた半導体装置が利用されている。
【００６２】
上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００６３】
【図１】本発明の一実施形態に係る半導体装置の一例である強誘電体メモリ装置５００の構成を示す図である。
【図２】プログラム回路１００の第１実施例を示す図である。
【図３】第１実施例のプログラム回路１００の動作を示すタイミングチャートである。
【図４】第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４のヒステリシス特性を示す図である。
【図５】プログラム回路１００の第２実施例を示す図である。
【図６】本発明の一実施形態に係る電子機器の一例であるパーソナルコンピュータ１０００の構成を示す斜視図である。
【符号の説明】
【００６４】
１００・・・プログラム回路、１１０・・・フリップフロップ、１１２・・・第１のインバータ、１１４・・・第２のインバータ、１１６・・・第１の端子、１１８・・・第２の端子、１２０・・・記憶部、１２２・・・第１の強誘電体キャパシタ、１２４・・・第２の強誘電体キャパシタ、１２６・・・プレート線、１３０・・・ディスチャージ部、１５０・・・書き込み部、１６０・・・結合部、１７０・・・短絡部、１８０・・・ラッチ部、５００・・・強誘電体メモリ装置、５１０・・・メモリセルアレイ、５２０・・・列デコーダ、５３０・・・行デコーダ、５４０・・・制御部、５５０・・・冗長セルアレイ
【図１】
2005209332.tif 000003
【図２】
2005209332.tif 000004
【図３】
2005209332.tif 000005
【図４】
2005209332.tif 000006
【図５】
2005209332.tif 000007
【図６】
2005209332.tif 000008
【手続補正書】
【提出日】平成17年5月30日(2005.5.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の端子及び第２の端子を有するフリップフロップと、
前記第１の端子に第１の容量を与える第１の強誘電体キャパシタ及び前記第２の端子に第２の容量を与える第２の強誘電体キャパシタを有し、前記第１の容量及び前記第２の容量に基づいて所定のデータを記憶する記憶部と、
前記フリップフロップに対して駆動電圧を供給し、前記所定のデータに基づいて前記第１の端子及び前記第２の端子の電位を制御することにより、前記フリップフロップに前記所定のデータを保持させる制御部と、
前記第１の端子又は前記第２の端子の電位に基づいて、前記フリップフロップが保持する前記所定のデータをラッチするラッチ回路と
を備え、
前記制御部が前記フリップフロップに駆動電圧の供給を開始したときに、前記第１の容量と前記第２の容量の充電速度の差に基づいて、前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタに記憶されたデータを読み出されることを特徴とする記憶回路。
【請求項２】
前記制御部は、前記ラッチ回路が前記所定のデータをラッチした後、前記フリップフロップに対する前記駆動電圧の供給を停止することを特徴とする請求項１に記載の記憶回路。
【請求項３】
前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタの両端をそれぞれ略同電位にするディスチャージ部をさらに備えたことを特徴とする請求項１又は２に記載の記憶回路。
【請求項４】
前記ディスチャージ部は、前記制御部が前記フリップフロップに対して前記駆動電圧の供給を開始又は停止するタイミングに基づいて、前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタの両端をそれぞれ略同電位にするか否かを制御することを特徴とする請求項３に記載の記憶回路。
【請求項５】
前記制御部は、前記フリップフロップに対して前記駆動電圧を再度供給することにより、前記ラッチ回路が保持する前記所定のデータを前記フリップフロップに再度保持させることを特徴とする請求項１に記載の記憶回路。
【請求項６】
前記第１の端子又は前記第２の端子と前記ラッチ回路とを電気的に接続するか否かを制御するスイッチをさらに備えたことを特徴とする請求項１から５のいずれか１項に記載の記憶回路。
【請求項７】
前記フリップフロップは、第２の端子を第１の電位又は当該第１の電位より高い第２の電位にすることにより、前記所定のデータを保持しており、
前記ラッチ回路は、前記スイッチに電気的に接続された入力端子を有しており、前記スイッチが前記フリップフロップと前記入力端子が電気的に接続されるときに、前記入力端子の電位が前記第２の電位と略同電位となるように設けられたことを特徴とする請求項６に記載の記憶回路。
【請求項８】
前記第１の端子と前記第２の端子とを電気的に接続するか否かを制御する短絡部をさらに備えたことを特徴とする請求項１から７のいずれか１項に記載の記憶回路。
【請求項９】
前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタには、相補のデータが書き込まれたことを特徴とする請求項１から８のいずれか１項に記載の記憶回路。
【請求項１０】
請求項１から９のいずれか１項に記載の記憶回路を備えたことを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置を備えたことを特徴とする電子機器。