(57)【要約】【課題】  回路規模を増大させることなく、分解能が高い遅延装置を提供すること。【解決手段】  周期性を有する信号を入力し、所定の時間Ｔ０だけ遅延して出力する遅延装置（遅延回路１０）において、信号を所定の周期ＴＳでサンプリングするサンプリング回路（Ａ／Ｄ変換器１１）と、サンプリング回路によって過去一定時間内にサンプリングされたデータを記憶する記憶回路（ＲＡＭ１４）と、ある時点から所定の時間Ｔ０だけ前であって、サンプリングとサンプリングとの間の時点における信号の値を、記憶回路に記憶されているデータから推定する推定回路（ＤＳＰ１２）と、を有する。【選択図】  図１
2005159714.tif 000002
【特許請求の範囲】
【請求項１】
周期性を有する信号を入力し、所定の時間Ｔ０だけ遅延して出力する遅延装置において、
上記信号を所定の周期ＴＳでサンプリングするサンプリング回路と、
上記サンプリング回路によって過去一定時間内にサンプリングされたデータを記憶する記憶回路と、
ある時点から上記所定の時間Ｔ０だけ前であって、サンプリングとサンプリングとの間の時点における信号の値を、上記記憶回路に記憶されているデータから推定する推定回路と、
を有することを特徴とする遅延装置。
【請求項２】
前記推定回路は、前記記憶回路に記憶されているデータであって、推定しようとするデータの近傍に存するＭ（Ｍ＞１）個のデータを利用し、（Ｍ−１）次式によって内挿することにより、前記所定の時間Ｔ０だけ前の信号の値を推定することを特徴とする請求項１記載の遅延装置。
【請求項３】
前記信号の周期を測定する測定回路と、
上記測定回路の測定結果に応じて、前記推定回路が使用するパラメータを再設定する再設定手段と、
をさらに有することを特徴とする請求項１記載の遅延装置。
【請求項４】
前記サンプリング回路は、前記記憶回路に記憶する周期よりも短い周期でサンプリングを行い、
上記サンプリング回路によってサンプリングされたデータに対してフィルタ処理を施すフィルタ回路をさらに有する、
ことを特徴とする請求項１記載の遅延装置。
【請求項５】
商用電源の電圧または電流の検出信号を入力し、商用電源の電圧または電流の周期またはその整数倍の時間Ｔ０だけ遅延して出力する遅延装置を有する電源装置において、
上記検出信号を、時間Ｔ０より短い所定の周期ＴＳでサンプリングするサンプリング回路と、
上記サンプリング回路によって過去一定期間内にサンプリングされたデータを記憶する記憶回路と、
ある時点から上記所定の時間Ｔ０だけ前であってサンプリングとサンプリングとの間の時点における上記検出信号の値を、上記記憶回路に記憶されているデータから推定する推定回路と、
上記推定回路によって得られた値に基づいて、電源装置の内部回路を制御する制御回路と、
を有することを特徴とする電源装置。
【請求項６】
周期性を有する信号を入力し、所定の時間Ｔ０だけ遅延して出力する処理をコンピュータに実行させるコンピュータ読み取り可能な信号遅延用プログラムにおいて、
コンピュータを、
上記信号を所定の周期ＴＳでサンプリングするサンプリング手段、
上記サンプリング手段によって過去一定時間内にサンプリングされたデータを記憶する記憶手段、
ある時点から上記所定の時間Ｔ０だけ前であって、サンプリングとサンプリングとの間の時点における信号の値を、上記記憶手段に記憶されているデータから推定する推定手段、
として機能させることを特徴とするコンピュータ読み取り可能な信号遅延用プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延装置、電源装置および信号遅延用プログラムに関する。
【背景技術】
【０００２】
電圧、電流等の波形の任意の時間Ｔ０前の値を得るためには、図１０の（Ａ）に示すような遅延要素（無駄時間要素）によって、電圧、電流等の波形を時間Ｔ０だけ遅延すればよい。なお、ここで、Ｓはラプラス演算子である。
【０００３】
また、離散時間動作する遅延要素を実現する場合には、図１０の（Ｂ）に示すような遅延要素を用いる。ここで、ＺはＺ変換の演算子であり、Ｎは信号の順序を示し、Ｔ０＝ＴＳ×Ｎとなるように設定されている。
【０００４】
図１０の（Ｂ）に示すような遅延要素を実現する場合、例えば、特許文献１に示すように、複数のシフトレジスタを設け、これら複数のシフトレジスタに循環的に時系列データを入力することにより、データを遅延する方法がある。
【０００５】
また、図１１に示すように、Ａ／Ｄ（Analog to Digital）変換器１０１のサンプリングによって得られたデータを、ＲＡＭ（Random Access Memory）１０４に格納し、所定の時間Ｔ０が経過した後に、Ｉ／Ｆ（Interface）１０５を介して出力する方法もある。
【０００６】
この例は、Ａ／Ｄ変換器１０１、ＣＰＵ（Central Processing Unit）１０２、ＲＯＭ（Read Only Memory）１０３、ＲＡＭ１０４、Ｉ／Ｆ１０５によって構成されている。
【０００７】
Ａ／Ｄ変換器１０１に入力された波形は、所定の周期ＴＳでサンプリングされ、ＣＰＵ１０２を介して、ＲＡＭ１０４に順次格納される。ＲＡＭ１０４に格納されたデータは、サンプリングされてから所定の時間Ｔ０が経過すると、ＣＰＵ１０２によって順次読み出され、Ｉ／Ｆ１０５を介して出力される。
【０００８】
以上の動作によれば、入力波形をＴ０だけ遅延して出力することが可能になる。
【特許文献１】特開平０５−２２５３１９号公報（請求の範囲、要約書）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、特許文献１に示す方法では、出力されるデータの分解能を向上させるためには、シフトレジスタを多数設ける必要があるため回路規模が大きくなるという問題がある。
【００１０】
一方、図１１に示す方法では、分解能を向上させるためには、サンプリング周期ＴＳを短くする必要があるが、サンプリング周期ＴＳを短くすると、ＲＡＭ１０４の記憶容量を増やす必要があるため、回路規模が増大してしまうという問題点がある。
【００１１】
本発明は、上記の事情に基づきなされたもので、その目的とするところは、回路規模を増大させることなく、分解能が高い遅延装置、およびそのような遅延装置を利用した電源装置を提供するとともに、そのような遅延装置を実現可能な信号遅延用プログラムを提供することを目的とする。
【課題を解決するための手段】
【００１２】
上述の目的を達成するため、本発明は、周期性を有する信号を入力し、所定の時間Ｔ０だけ遅延して出力する遅延装置において、信号を所定の周期ＴＳでサンプリングするサンプリング回路と、サンプリング回路によって過去一定時間内にサンプリングされたデータを記憶する記憶回路と、ある時点から所定の時間Ｔ０だけ前であって、サンプリングとサンプリングとの間の時点における信号の値を、記憶回路に記憶されているデータから推定する推定回路と、を有している。
【００１３】
このため、回路規模を増大させることなく、分解能が高い遅延装置を提供することが可能になる。
【００１４】
また、他の発明は、上述の発明に加えて、推定回路は、記憶回路に記憶されているデータであって、推定しようとするデータの近傍に存するＭ（Ｍ＞１）個のデータを利用し、（Ｍ−１）次式によって内挿することにより、所定の時間Ｔ０だけ前の信号の値を推定するようにしている。このため、少ないデータでも正確な推定を行うことが可能になる。
【００１５】
また、他の発明は、上述の発明に加えて、信号の周期を測定する測定回路と、測定回路の測定結果に応じて、推定回路が使用するパラメータを再設定する再設定手段とを有している。このため、信号の周期が変動する場合であっても、正確に推定を行うことが可能になる。
【００１６】
また、他の発明は、上述の発明に加えて、サンプリング回路は、記憶回路に記憶する周期よりも短い周期でサンプリングを行い、サンプリング回路によってサンプリングされたデータに対してフィルタ処理を施すフィルタ回路をさらに有するようにしている。このため、エイリアジングの発生を防止することが可能になる。
【００１７】
また、本発明は、商用電源の電圧または電流の検出信号を入力し、商用電源の電圧または電流の周期またはその整数倍の時間Ｔ０だけ遅延して出力する遅延装置を有する電源装置において、検出信号を、時間Ｔ０より短い所定の周期ＴＳでサンプリングするサンプリング回路と、サンプリング回路によって過去一定期間内にサンプリングされたデータを記憶する記憶回路と、ある時点から所定の時間Ｔ０だけ前であってサンプリングとサンプリングとの間の時点における検出信号の値を、記憶回路に記憶されているデータから推定する推定回路と、推定回路によって得られた値に基づいて、電源装置の内部回路を制御する制御回路と、を有する。
【００１８】
このため、スイッチング電源、無停電電源といった電源装置において、制御に十分な分解能の遅延要素を、少ない記憶容量で実現することができる。
【００１９】
また、本発明は、周期性を有する信号を入力し、所定の時間Ｔ０だけ遅延して出力する処理をコンピュータに機能させるコンピュータ読み取り可能な信号遅延用プログラムにおいて、コンピュータを、信号を所定の周期ＴＳでサンプリングするサンプリング手段、サンプリング手段によってサンプリングされたデータを記憶する記憶手段、所定の時間Ｔ０だけ前の信号の値を、記憶手段に記憶されているデータから推定する推定手段、推定手段によって得られた値を出力する出力手段、として機能させるようにしている。
【００２０】
このため、このプログラムをインストールすれば、回路規模を増大させることなく、分解能が高い遅延装置を提供することが可能になる。
【発明の効果】
【００２１】
本発明は、回路規模を増大させることなく、分解能が高い遅延装置、およびそのような遅延回路を利用した電源装置を提供するとともに、そのような遅延装置を実現可能な信号遅延用プログラムを提供することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の一実施の形態について図に基づいて説明する。
【００２３】
図１は、本発明の実施の形態の構成例を示す回路図である。この図に示すように、本発明の実施の形態に係る電源装置は、遅延回路１０、ＵＰＳ（Uninterruptible Power Supply System）制御回路２０、およびＵＰＳ２１によって構成されている。
【００２４】
遅延回路１０は、Ａ／Ｄ変換器１１、ＤＳＰ（Digital Signal Processor）１２、ＲＯＭ１３、ＲＡＭ１４、Ｉ／Ｆ１５によって構成され、例えば、ＵＰＳ制御回路２０によって制御されるＵＰＳ２１の出力電圧を入力信号として入力し、所定の時間Ｔ０だけ遅延して出力する。
【００２５】
ここで、サンプリング回路であるＡ／Ｄ変換器１１は、ＵＰＳ２１の出力電圧または出力電流を所定の周期ＴＳでサンプリングし、ディジタルデータに変換して出力する。推定回路であり、測定回路であり、再設定手段であり、かつ、フィルタ回路であるＤＳＰ１２は、Ａ／Ｄ変換器１１から出力されたディジタルデータに所定の演算処理を施して出力する。
【００２６】
ＲＯＭ１３は、ＤＳＰ１２が実行するプログラムを格納している。記憶回路であるＲＡＭ１４は、ＤＳＰ１２が所定の処理を実行する際に、処理途中のデータを一時的に格納する。出力回路であるＩ／Ｆ１５は、ＤＳＰ１２から出力されたデータを、ＵＰＳ制御回路２０に供給する。
【００２７】
ＵＰＳ２１は、いわゆる無停電電源装置であり、内部にバッテリを具備しており、停電が発生した場合には、バッテリからの電力を交流電力に変換して出力する。ＵＰＳ制御回路２０は、ＵＰＳ２１を制御する制御回路であり、遅延回路１０から出力される信号に応じて、例えば、複数台のＵＰＳを並列運転している場合にいずれかのＵＰＳが動作不良に陥った場合に、当該ＵＰＳを選択的に遮断する選択遮断制御等を実行する。
【００２８】
なお、ここでは、ＵＰＳ２１の外部に、遅延回路１０およびＵＰＳ制御回路２０を設けているが、ＵＰＳ２１の内部に、遅延回路１０およびＵＰＳ制御回路２０を設けるようにしてもよい。
【００２９】
つぎに、以上の実施の形態の動作の概略について説明する。
【００３０】
図２は、サンプリング周期ＴＳ、間引き後のサンプリング周期ＴＳＳ、遅延時間Ｔ０の関係を示す図である。この図において周期的に繰り返されている波形は、例えば、ＵＰＳ２１の出力電流を示している。
【００３１】
サンプリング周期ＴＳは、Ａ／Ｄ変換器１１が入力信号をサンプリングする周期を示している。間引き後のサンプリング周期ＴＳＳは、Ａ／Ｄ変換器１１によってサンプリングされたデータが、ＣＰＵ１２によって一定の割合で間引きされた後の実質的なサンプリング周期を示す。
【００３２】
遅延時間Ｔ０は、データを遅延させようとする時間を示し、この例では、ｔ＝０から「×」が付してある位置までの時間を示している。
【００３３】
間引き率をｍとすると、間引き後のサンプリング周期ＴＳＳと、サンプリング周期ＴＳとの間には、以下の関係が成立する。なお、図２の例では、ｍ＝５である。
ＴＳＳ＝ｍ・ＴＳ・・・（式１）
【００３４】
ここで、主分割数Ｎを以下のように定義する。なお、ｆｌｏｏｒ［］は、床関数であり、括弧内の数の小数点以下を切り捨てた整数を与える関数である。
【数２】
2005159714.tif 000003
【００３５】
ｔ＝０における信号の値（図２において「●」で示す値）から、Ｔ０前の信号の値（図２において「×」で示す値）を求める場合、「×」が付してある位置は、サンプリングポイントの中間に位置しているので、データが存在しない。そこで、本実施の形態では、主分割数Ｎ近傍のＭ個のデータを用いて、（Ｍ−１）次式により当該データを推定する。すなわち、入力信号の各時刻における値をｙ（ｔ）とし、Ｍ＝４の場合、ｙ（ｔ−Ｔ０）は、以下に示す式によって表される。
【数３】
2005159714.tif 000004
【００３６】
ここで、（式３）に含まれている係数ａ１〜ａ４は、次の式によって表される。
【数４】
2005159714.tif 000005
【００３７】
ただし、Δｉは、以下の式によって表される。
【数５】
2005159714.tif 000006
【００３８】
具体的には、Ｔ０を遅延させたい時間とし、ＴＳをサンプリング時間とし、Ｎ１＝２０，Ｎ２＝２１，Ｎ３＝２２，Ｎ４＝２３である場合には、（式５）から、係数ａ１〜ａ４はそれぞれ、ａ１＝−０．０６２３，ａ２＝０．５５６４，ａ３＝０．５６８５，ａ４＝−０．０６２７となる。なお、Ｎｉ（ｉ＝１，２，３，４）は、図２における（Ｎ−１）、Ｎ、（Ｎ＋１）、（Ｎ＋２）のそれぞれの時点での電流値を示し、サンプリングタイミングはＮとＮ＋１の間であるとする。
【００３９】
つぎに、図１に示す実施の形態の動作について説明する。
【００４０】
図３は、図１に示す実施の形態において実行される処理の一例を説明するフローチャートである。このフローチャートは、以下のステップを含んでいる。
【００４１】
ステップＳ１０：ＤＳＰ１２は、各種変数の初期設定を行う。
【００４２】
ステップＳ１１：ＤＳＰ１２は、入力信号の周期を測定する。具体的には、入力信号のゼロクロス点間の時間を測定することにより、周期を測定する。
【００４３】
ステップＳ１２：ＤＳＰ１２は、遅延時間Ｔ０を変更するか否かを判定する。すなわち、ＤＳＰ１２は、入力信号の周期が変動している場合には、遅延時間Ｔ０についても変更する必要が生じるので、遅延周期Ｔ０を変更するときにはステップＳ１３に進み、それ以外の場合にはステップＳ１４に進む。
【００４４】
ステップＳ１３：ＤＳＰ１２は、係数ａ１〜ａ４を再設定する処理を実行する。具体的には、式４および式５に基づいて、係数ａ１〜ａ４を再設定する。
【００４５】
ステップＳ１４：ＤＳＰ１２は、処理回数をカウントする変数ｃｏｕｎｔに初期値として“１”を代入する。
【００４６】
ステップＳ１５：ＤＳＰ１２は、Ａ／Ｄ変換器１１から出力されるサンプリングされたデータを取得する。
【００４７】
ステップＳ１６：ＤＳＰ１２は、ステップＳ１５で取得したデータに対してフィルタリング処理を実行する。具体的には、ステップＳ１５で取得したデータに対して、例えば、２次のローパスフィルタをかける処理を実行する。なお、この処理はエイリアジングの発生を防止するためである。
【００４８】
ステップＳ１７：ＤＳＰ１２は、変数ｃｏｕｎｔの値が、間引き率をｍと等しいか否かを判定し、間引き率ｍと等しい場合にはステップＳ１９に進み、それ以外の場合にはステップＳ１８に進む。
【００４９】
ステップＳ１８：ＤＳＰ１２は、変数ｃｏｕｎｔの値を１だけインクリメントし、ステップＳ１５に戻って同様の処理を繰り返す。
【００５０】
ステップＳ１９：ＤＳＰ１２は、Ｔ０前の入力信号を求めるための演算処理を実行する。すなわち、式３を用いてｙ（ｔ−Ｔ０）を求める。なお、この処理の詳細については後述する。
【００５１】
ステップＳ２０：ＤＳＰ１２は、ステップＳ１９において求めた、Ｔ０前の入力信号の推定値をＩ／Ｆ１５を介して出力する。
【００５２】
ステップＳ２１：ＤＳＰ１２は、処理を繰り返すか否かを判定し、繰り返す場合には、ステップＳ１１に戻って同様の処理を繰り返し、それ以外の場合には処理を終了する。
【００５３】
以上処理により、Ｔ０前の入力信号の推定値を求めて出力することができる。
【００５４】
つぎに、ステップＳ１５〜Ｓ２０に示す演算処理の詳細について説明する。
【００５５】
図４は、図３に示すステップＳ１５〜Ｓ２０の処理の詳細について説明する図である。この図において、「●」は、処理の開始または終了を示す。「○」は、処理の分岐または合流点である。矢印は処理の流れを示す。［］は分岐の際の判断の内容を示す。｛｝は実行される代入処理の内容を示す。
【００５６】
この図に示す処理が開始されると、まず、フィルタ処理が実行される。ここで、ｕは、入力信号を示す。ｕｆ０，ｕｆ１は、フィルタ処理の途中経過が格納される変数である。ｕｆｆ０，ｕｆｆ１は、フィルタ処理が終了したデータが格納される変数である。ａｆ，ｂｆはフィルタ係数である。ｘ（ｎ）（ｎ＝１，２，・・・，（Ｎ＋３））は、フィルタ処理が施されたデータが格納される配列である。ｋ，ｋ１〜ｋ３は、配列のアドレスを指定するための変数である。なお、これらの変数のための記憶領域は、ＤＳＰ１２の図示せぬレジスタまたはＲＡＭ１４に設けられている。
【００５７】
この図４に示すように、処理が開始されると、まず、フィルタ処理が実行される。フィルタ処理では、まず、ａｆ＊ｕ＋ｂｆ＊ｕｆ０（「＊」は乗算を示す）計算され、ｕｆ１に格納される。つぎに、ａｆ＊ｕｆ１＋ｂｆ＊ｕｆｆ０が計算され、ｕｆｆ１に格納される。ここで、ｕｆ０，ｕｆｆ０には、ひとつ前のｕｆ１，ｕｆｆ０の値が代入されている。なお、このようなフィルタ処理を施すのは、エイリアジングの発生を防止するためである。
【００５８】
つぎに、変数ｃｏｕｎｔの値が間引き倍率ｍと比較され、これらが等しい場合には、図４の右側に分岐し、それ以外の場合には真下に分岐し、変数ｃｏｕｎｔの値が１だけインクリメントされる。
【００５９】
右側に分岐した場合には、ｋの値が（Ｎ＋3）以上であるか判断され、該当する場合には右側に分岐し、ｋの値が（ｋ−（Ｎ＋２））によって更新される。また、それ以外の場合には真下に分岐し、何もせずに次の処理に進む。
【００６０】
つぎに、（ｋ＋１）の値によって変数ｋ１が更新される。そして、ｋ１が（Ｎ＋3）以上であるか否かが判定され、該当する場合には右側に分岐して（ｋ１−（Ｎ＋２））の値によってｋ１が更新される。それ以外の場合には真下に分岐して何もせずに次の処理に進む。
【００６１】
つづいて、（ｋ＋２）の値によって変数ｋ２が更新される。そして、ｋ２が（Ｎ＋3）以上であるか否かが判定され、該当する場合には右側に分岐して（ｋ２−（Ｎ＋２））の値によってｋ２が更新される。それ以外の場合には真下に分岐して何もせずに次の処理に進む。
【００６２】
つづいて、（ｋ＋３）の値によって変数ｋ３が更新される。そして、ｋ３が（Ｎ＋3）以上であるか否かが判定され、該当する場合には右側に分岐して（ｋ３−（Ｎ＋２））の値によってｋ３が更新される。それ以外の場合には真下に分岐して何もせずに次の処理に進む。
【００６３】
つづいて、Ｔ０だけ前の入力信号の推定値を、ａ１＊ｘ（ｋ）＋ａ２＊ｘ（ｋ１）＋ａ３＊ｘ（ｋ２）＋ａ４＊ｘ（ｋ３）によって算出し、変数ｙに代入する。また、配列ｘ（ｋ）にｕｆｆ１の値を代入する。
【００６４】
つづいて、変数ｋと変数ｃｏｕｎｔの値をそれぞれ１だけインクリメントするとともに、ｕｆ１の値によってｕｆ０を更新し、また、ｕｆｆ１の値によってｕｆｆ０を更新する。
【００６５】
以上の処理により、図３に示すステップＳ１５〜Ｓ２０の処理を実現することができる。
【００６６】
つぎに、本発明の実施の形態の有効性について説明する。
【００６７】
図５は、本発明の実施の形態の有効性を説明するための図である。この図において、入力信号５０は、図６の（Ａ）に示す信号である。遅延回路１０は、図１に示す構成を有する回路である。減算回路５１は、入力信号５０から遅延回路１０の出力を減算した結果を出力する。出力信号５２は、減算回路５１の出力である。
【００６８】
図５に示すような回路において、図６の（Ｂ）に示すような外乱が重畳された、図６の（Ａ）に示すような入力信号が入力された場合を考える。なお、図６の（Ｂ）に示す信号は、ｔ＝０．１６２［ｓｅｃ］において、立ち上がるステップ信号である。
【００６９】
このような信号が入力された場合、遅延回路１０の動作が理想的である場合には、図７の（Ａ）に示すような信号が出力される。
【００７０】
図７の（Ｂ）は、Ｔ０近傍の１個のデータ（Ｔ０に近い方のデータ）を使用した場合（Ｍ＝１である場合）における出力信号を示す図である。この図に示すように、Ｍ＝１の場合には、図７の（Ａ）に示す理想的な出力波形とはかなり異なったものとなる。これは、Ｔ０＝／ＴＳＳ＝２０．５０５とｆｌｏｏｒ［Ｔ０＝／ＴＳＳ］＝２０のずれによるものと考えられる。
【００７１】
図８の（Ａ）は、Ｍ＝２である場合（１次補間の場合）の出力波形を示す図である。この図に示すように、Ｍ＝２の場合には、図７の（Ｂ）の場合に比較すると、図７の（Ａ）に示す理想的な出力波形に近いものとなっている。
【００７２】
図８の（Ｂ）は、Ｍ＝４である場合（３次補間の場合）の出力波形を示す図である。この図に示すように、Ｍ＝４の場合には、図７の（Ｂ）および図８の（Ａ）の場合に比較すると、図７の（Ａ）に示す理想的な出力波形にさらに近いものとなっている。
【００７３】
図９は、Ｍ＝６である場合（５次補間の場合）の出力波形を示す図である。この図に示すように、Ｍ＝６の場合には、図７の（Ｂ）および図８の（Ａ）の場合に比較すると、図７の（Ａ）に示す理想的な出力波形にさらに近いものとなっているが、図８の（Ｂ）とは大差ないものとなっている。
【００７４】
以上から、本発明の実施の形態では、理想的な波形により近い出力信号が得られるＭ＝４以上の条件が好ましい。また、計算量を考えると、Ｍ＝４とするのがさらに好ましい。
【００７５】
以上に説明したように、本発明の実施の形態では、Ｔ０前の信号をその近傍のＭ個のデータを使って、（Ｍ−１）次式によって推定するようにしたので、サンプリング周期ＴＳが長い場合であっても、正確なデータを得ることができる。
【００７６】
また、サンプリング周期を長くできるので、ＲＡＭ１４の格納領域を縮小することが可能となり、製造コストを低減することが可能になる。
【００７７】
なお、以上の実施の形態では、遅延回路１０の演算装置としては、ＤＳＰ１２を使用するようにしたが、ＣＰＵを使用することも可能である。また、ＤＳＰ１２の周辺回路として、Ａ／Ｄ変換器１１、ＲＯＭ１３、ＲＡＭ１４、Ｉ／Ｆ１５を設けるようにしたが、これらの一部または全部をＤＳＰ１２に内蔵するようにしてもよい。
【００７８】
また、図３に示す入力信号の周期の測定は、１周期毎に行うようにしたが、例えば、２周期以上の間隔で行うことも可能である。
【００７９】
また、以上の実施の形態では、遅延回路１０によって遅延されたデータについては、ＵＰＳ制御回路２０に入力するようにしたが、それ以外の用途に使用することも可能である。
【００８０】
なお、上記の処理機能は、コンピュータによって実現することができる。その場合、遅延装置が有すべき機能の処理内容を記述したプログラムが提供される。そのプログラムをコンピュータで実行することにより、上記処理機能がコンピュータ上で実現される。処理内容を記述したプログラムは、コンピュータで読み取り可能な記録媒体に記録しておくことができる。コンピュータで読み取り可能な記録媒体としては、磁気記録装置、光ディスク、光磁気記録媒体、半導体メモリなどがある。磁気記録装置には、ハードディスク装置（ＨＤＤ）、フレキシブルディスク（ＦＤ）、磁気テープなどがある。光ディスクには、ＤＶＤ(Digital Versatile Disk)、ＤＶＤ−ＲＡＭ(Random Access Memory)、ＣＤ−ＲＯＭ(Compact Disk Read Only Memory)、ＣＤ−Ｒ(Recordable)／ＲＷ(ReWritable)などがある。光磁気記録媒体には、ＭＯ(Magneto-Optical disk)などがある。
【００８１】
プログラムを流通させる場合には、たとえば、そのプログラムが記録されたＤＶＤ、ＣＤ−ＲＯＭなどの可搬型記録媒体が販売される。また、プログラムをサーバコンピュータの記憶装置に格納しておき、ネットワークを介して、サーバコンピュータから他のコンピュータにそのプログラムを転送することもできる。
【００８２】
プログラムを実行するコンピュータは、たとえば、可搬型記録媒体に記録されたプログラムもしくはサーバコンピュータから転送されたプログラムを、自己の記憶装置に格納する。そして、コンピュータは、自己の記憶装置からプログラムを読み取り、プログラムに従った処理を実行する。なお、コンピュータは、可搬型記録媒体から直接プログラムを読み取り、そのプログラムに従った処理を実行することもできる。また、コンピュータは、サーバコンピュータからプログラムが転送される毎に、逐次、受け取ったプログラムに従った処理を実行することもできる。
【産業上の利用可能性】
【００８３】
本発明は、周期的な信号を遅延して出力する遅延回路に利用することができる。
【図面の簡単な説明】
【００８４】
【図１】本発明の実施の形態の構成例を示す回路図である。
【図２】図１に示す実施の形態の動作を説明するための図である。
【図３】図１に示す実施の形態の動作を説明するためのフローチャートである。
【図４】図３に示すステップＳ１５〜Ｓ１９の具体的な処理の一例を説明するためのフローチャートである。
【図５】図１に示す遅延回路の有効性を検証するための回路の構成例である。
【図６】図５に示す回路の入力信号を示す図で、（Ａ）はもとの入力信号を示し、（Ｂ）は外乱を示す。
【図７】図５に示す回路の出力信号を示す図であり、（Ａ）は理想的な出力信号を示す図であり、（Ｂ）はＭ＝１である場合の実際の出力信号を示す図である。
【図８】図５に示す回路の出力信号を示す図であり、（Ａ）はＭ＝２である場合の実際の出力信号を示す図であり、（Ｂ）はＭ＝４である場合の実際の出力信号を示す図である。
【図９】図５に示す回路の出力信号を示す図であり、Ｍ＝６である場合の実際の出力信号を示す図である。
【図１０】従来の遅延装置の一例を示す図であり、（Ａ）は連続時間における遅延回路の一例を示し、（Ｂ）は離散時間における遅延回路の一例を示す図である。
【図１１】図１０の（Ｂ）の遅延回路の具体的な構成例を示す図である。
【符号の説明】
【００８５】
１０  遅延回路（遅延装置）
１１  Ａ／Ｄ変換器（サンプリング回路）
１２  ＤＳＰ（推定回路、測定回路、再設定手段、フィルタ回路）
１４  ＲＡＭ（記憶回路）
２０  ＵＰＳ制御回路（制御回路）
【図１】
2005159714.tif 000007
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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