(57)【要約】【課題】  銅から構成されるビアを有し、高いＳＭ耐性を有する半導体装置を提供する。【解決手段】  半導体装置は、半導体基板１に形成され、且つ半導体基板の表面に形成された接続領域３を有する能動素子構造２を有する。第１絶縁膜１１が半導体基板の上方に配設される。銅から構成される第１配線層と１２が第１絶縁膜の表面に配設される。第２絶縁膜２１が第１絶縁膜上に配設される。底部が第１配線層と接続された接続孔２２が第２絶縁膜内に形成される。銅の単一の結晶から構成される接続プラグ２５が、接続孔内に他の銅の結晶が配設されることなく接続孔内に充填される。底部が接続孔と接続された配線溝２３が第２絶縁膜の表面に形成される。配線溝内に配設された導電材から、第２配線層２６が構成される。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、且つ前記半導体基板の表面に形成された接続領域を有する能動素子構造と、
前記半導体基板の上方に配設された第１絶縁膜と、
前記第１絶縁膜の表面に配設され、且つ銅から構成された、第１配線層と、
前記第１絶縁膜上に配設された第２絶縁膜と、
前記第２絶縁膜内に形成され、底部が前記第１配線層と接続された接続孔と、
前記接続孔内に他の銅の結晶が配設されることなく前記接続孔を充填する銅の単一の結晶から構成された接続プラグと、
前記第２絶縁膜の表面に形成され、且つ底部が前記接続孔と接続された、配線溝と、
前記配線溝内に配設された導電材から構成される第２配線層と、
を具備することを特徴とする半導体装置。
【請求項２】
前記接続孔の底部から、前記接続孔の側壁上および前記配線溝の内面上まで延在し、且つＴｉ、Ｗ、Ｔａ、Ｎｂ、Ａｌ、Ｖ、Ｚｒ、Ｎｉ、およびこれらの窒化物、酸化物からなる群から選択された材料から構成され、且つ０．１ｎｍ〜１ｎｍの厚さを有する、拡散防止金属膜をさらに具備することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記接続孔の内面上に配設され、且つ前記接続孔の底部において前記第１配線層に達する開口を有し、且つ銅と異なる材料から構成された、拡散防止金属膜をさらに具備することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記拡散防止金属膜は、Ｔｉ、Ｗ、Ｔａ、Ｎｂ、Ａｌ、Ｖ、Ｚｒ、Ｎｉ、およびこれらの酸化物、窒化物からなる群から選択された材料から構成されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記接続プラグを構成する銅は、前記第１配線層の前記接続孔直下で且つ前記接続穴近傍の部分が有する結晶配向と同じ結晶配向を有することを特徴とする請求項１または請求項３に記載の半導体装置。
【請求項６】
半導体基板上に、前記半導体基板の表面に形成された接続領域を有する能動素子構造を形成する工程と、
前記半導体基板の上方に第１絶縁膜を形成する工程と、
前記第１絶縁膜の表面に銅から構成された配線層を形成する工程と、
前記第１絶縁膜上に第２絶縁膜を形成する工程と、
前記第２絶縁膜内に、底部が前記配線層と接続された接続孔と、底部が前記接続孔と接続された配線溝と、を形成する工程と、
前記接続孔内に他の銅の結晶が形成されないように、前記配線層上にエピタキシャル成長により形成された銅により前記接続孔を充填する工程と、
前記配線溝を銅により充填する工程と、
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、多層配線構造を有する半導体装置のビアおよび配線構造に関する。
【背景技術】
【０００２】
近時、多層配線構造の半導体装置の配線材料として、従来のＡｌ（アルミニウム）に代えて、Ｃｕ（銅）配線が用いられるようになってきている。これは、配線抵抗の低減と、配線に大電流を流したいという要求に基づくものである。
【０００３】
銅配線は、高いＥＭ（Electro Migration）耐性を有する一方、ＳＭ（Stress Migration）に対する耐性はあまり高くない。これは以下の理由による。すなわち、まず、図１６に示すように、ビアホール（接続孔）および配線溝内に銅が埋め込まれることにより、配線層１０１およびビア１０２が形成されている。銅がＣＶＤ（Chemical Vapor Deposition）法、スパッタリング法等により埋め込まれた場合、ビアホールおよび配線溝の各位置（側面、底面等）から堆積された銅の結晶粒は、それぞれが異なる結晶配向を有する。このため、これらの結晶粒が接合する界面で、粒界１０３が形成される。粒界１０３の近傍では、結晶粒の状態が不安定である。
【０００４】
不安定な結晶粒は、半導体装置に熱処理を施した際に配線にかかる熱によって安定な位置に移行しようとする。この結果、図１７に示すように、粒界１０３が形成されていた領域の近傍でボイド（空隙）１０４が形成されることがある。特に、ビア１０２中の結晶粒は、配線層１０１中の結晶粒よりも細かくなる傾向がある。このことは、ビア中１０２に、状態の不安定な粒が多く存在する可能性が高くなることを意味する。ボイド１０４を起因としてＳＭによる不良が発生しやすい。
【０００５】
結晶粒の移動に起因するＳＭ不良を回避するために、幾つかの施策が考えられる。まず、配線およびビア材料として、銅に、銅と異なる金属を添加することが提案されている。この結果、結晶粒の動きが阻害され、ボイドの形成を抑えることができる。しかしながら、銅に異種金属が混入すると、銅が有する低抵抗の特長が薄められ、配線抵抗が増大する。
【０００６】
また、ビアホールの側壁上のバリアメタルと銅との密着性を向上させることにより、結晶粒の移動を抑制する手法が考えられる。しかしながら、この手法は、バリアメタル近傍の結晶粒に対しては効果があるが、結晶粒が最も不安定な界面に対しては効果が無い。すなわち、粒界にボイドが形成されることを回避できない。
【０００７】
この出願の発明に関連する先行技術文献情報としては次のものがある。
【特許文献１】特開2002-75995号公報
【特許文献２】特開2002-124565号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、銅から構成されるビアを有し、高いＳＭ耐性を有する半導体装置およびその製造方法を提供しようとするものである。
【課題を解決するための手段】
【０００９】
本発明の第１の視点による半導体装置は、半導体基板と、前記半導体基板上に形成され、且つ前記半導体基板の表面に形成された接続領域を有する能動素子構造と、前記半導体基板の上方に配設された第１絶縁膜と、前記第１絶縁膜の表面に配設され、且つ銅から構成された、第１配線層と、前記第１絶縁膜上に配設された第２絶縁膜と、前記第２絶縁膜内に形成され、底部が前記第１配線層と接続された接続孔と、前記接続孔内に他の銅の結晶が配設されることなく前記接続孔を充填する銅の単一の結晶から構成された接続プラグと、前記第２絶縁膜の表面に形成され、且つ底部が前記接続孔と接続された、配線溝と、前記配線溝内に配設された導電材から構成される第２配線層と、を具備することを特徴とする。
【００１０】
本発明の第２の視点による半導体装置の製造方法は、半導体基板上に、前記半導体基板の表面に形成された接続領域を有する能動素子構造を形成する工程と、前記半導体基板の上方に第１絶縁膜を形成する工程と、前記第１絶縁膜の表面に銅から構成された配線層を形成する工程と、前記第１絶縁膜上に第２絶縁膜を形成する工程と、前記第２絶縁膜内に、底部が前記配線層と接続された接続孔と、底部が前記接続孔と接続された配線溝と、を形成する工程と、前記接続孔内に他の銅の結晶が形成されないように、前記配線層上にエピタキシャル成長により形成された銅により前記接続孔を充填する工程と、前記配線溝を銅により充填する工程と、を具備することを特徴とする。
【００１１】
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【発明の効果】
【００１２】
本発明によれば、ビアホールを充填する材料の欠落部が形成されることを防止し、高信頼性を有する半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１３】
以下に本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１４】
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体装置を概略的に示す断面図である。図１は、多層配線構造の半導体装置のある１層を中心に、その周囲および半導体基板を含めた構造を示している。図１に示すように、半導体基板１上に、トランジスタ（能動素子構造）２が形成される。トランジスタ２は、ソース／ドレイン拡散層（接続領域）３、ゲート絶縁膜（図示せぬ）上のゲート電極４を有する。なお、図１では、半導体基板上に形成された能動素子構造としてトランジスタを例示している。しかしながら、これに限られず、所定の動作、作用、効果を呈し、電気的な接続領域を有していれば、いかなる素子構造であっても構わない。
【００１５】
半導体基板１の上方に、層間絶縁膜１１が設けられる。層間絶縁膜１１の材料として、層間絶縁膜１１内の配線層同士の容量を低減するために、低誘電率材料を用いることができる。具体的には、例えば、シロキサン、メチルシルセスキオキサン（ＭＳＱ）、有機ポリマー、これらの多孔質膜を用いることができる。多孔質膜とは、膜中に細孔が多数形成された膜を意味する。さらに、これらのいずれかの積層膜とすることも可能である。
【００１６】
層間絶縁膜１１の表面には、配線層１２が形成される。配線層１２は、配線溝内にバリアメタル１３を介して埋め込まれた銅により構成される。
【００１７】
層間絶縁膜１１上には、層間絶縁膜２１が設けられる。層間絶縁膜２１の材料として、層間絶縁膜１１として用いることができるものを用いることができる。層間絶縁膜２１内に、配線層１２とビアホール２２が形成される。層間絶縁膜２１の表面には、ビアホール２２（接続孔）と接続された配線溝２３が形成される。
【００１８】
ビアホール２２および配線溝２３の内面上には、バリアメタル２４が設けられる。バリアメタル２４は、バリアメタル２４を挟む２つの膜のうち一方が、他方の結晶配向を引き継ぐことができるような材料、厚さを有する。具体的には、バリアメタル２４を挟む２つの膜（銅）と結晶化学的に類似しているか、銅との接合界面における原子間距離が近似している材料が用いられる。より具体的には、配線層１２に銅が用いられる場合、Ｔｉ（チタン）、Ｗ（タングステン）、Ｔａ（タンタル）、Ｎｂ（ニオブ）、Ａｌ（アルミニウム）、Ｖ（バナジウム）、Ｚｒ（ジルコニウム）、Ｎｉ（ニッケル）、およびこれらの窒化物または酸化物を用いることができる。さらに、これらの材料を用いた場合、その厚さは０．１ｎｍ〜１ｎｍである。
【００１９】
ビアホール２２および配線溝２３内は、バリアメタル２４を介して銅により埋め込まれている。この結果、ビア２５および配線層２６が形成される。ビア２５中の銅は、単一の結晶粒から構成され、ビアホール２２内に他の銅の結晶粒は設けられない。また、ビア２５中の銅は、ビアホール２２内の全ての個所において同じ結晶配向を有する。このビア２５中の銅の結晶配向は、配線層１２のうち、ビアホール２２直下で且つビアホール２２近傍の部分（以下、単にビアホール下領域）が有する結晶配向と同じ結晶配向である。ここで、ビアホール２２の近傍とは、ビアホール２２から０．１ｎｍ〜１０ｎｍ程度の範囲内を意味する。バリアメタル２４を上記した条件で形成することにより、配線層１２の結晶配向がバリアメタル２４を介してビア２５に引き継がれる。ビア２５が、単一の結晶粒から構成されているため、ビア２５内に粒界は形成されていない。
【００２０】
次に、上記構成の半導体装置の製造方法について図２〜図６を用いて説明する。以下、層間絶縁膜１１、２１が位置する層のみについて説明する。図２に示すように、半導体基板１上に公知の方法によりトランジスタ２が形成された後、半導体基板１の上方に層間絶縁膜１１が形成される。次に、層間絶縁膜１１の表面にリソグラフィおよびエッチングにより配線溝が形成され、配線溝内にバリアメタル１３を介して銅が埋め込まれる。次に、層間絶縁膜１１上の余分な銅が例えばＣＭＰ（Chemical Mechanical Polish）法により除去されることにより配線層１２が形成される。
【００２１】
次に、図３に示すように、層間絶縁膜１１上に、層間絶縁膜２１が形成される。次に、リソグラフィおよびＲＩＥ（Reactive Ion Etching）等の異方性エッチングにより、ビアホール２２および配線溝２３が形成される。
【００２２】
次に、図４に示すように、例えばＣＶＤ法またはＡＬＤ（Atomic Layer Deposition）法により、ビアホール２２および配線溝２３の内面上から層間絶縁膜２１上に亘ってバリアメタル２４が形成される。なお、ＡＬＤ法の方が、厚さの制御性の観点から望ましい。また、ＡＬＤ法によれば、バリアメタル２４が、配線層１２のビアホール２２近傍部分の結晶配向に近い結晶配向でエピタキシャル成長するため、こちらの方が好ましい。バリアメタル２４が、ビアホール２２の底で、薄く且つ同じ結晶配向を有するように形成されることにより、続く工程で形成されるビア２５が配線層１２の結晶配向を引き継ぐことが容易となる。
【００２３】
次に、図５に示すように、例えばスパッタ法またはＣＶＤ法等により、ビアホール２２および配線溝２３の内面上から層間絶縁膜２１上に亘って、銅からなるシード膜３１が形成される。シード膜３１は、電界メッキによりビアホール２２を埋めこむ際の電極、およびエピタキシャル成長の基礎として機能し、また１ｎｍ〜１００ｎｍ程度の厚さを有する。シード膜３１は、バリアメタル２４を介して配線層１２内のビアホール下領域の結晶配向を引き継いだ結果、このビアホール下領域の結晶配向と同じ結晶配向を有する。また、少なくともシード膜３１のビアホール２２底部の部分は、全ての個所において同じ結晶配向を有する。
【００２４】
次に、図６に示すように、電界メッキにより、ビアホール２２内に銅が埋め込まれる。このとき、ビアホール２２の底から銅がエピタキシャル成長する条件下で、ビアホール２２が埋め込まれる。この結果、配線層１２のビアホール下領域の結晶配向と同じ結晶配向により、銅がビアホール２２の下から上へ向かって成長する。また、ビアホール２２が埋め込まれた後、引き続き同じ工程により配線溝２３が銅により埋め込まれる。配線溝２３内の銅は、ビア２５の結晶配向を引き継ぐが、配線溝２３が銅の結晶粒より大きな形状を有するため、単一結晶とはならない。すなわち、粒界３２が形成される。
【００２５】
次に、図１に示すように、層間絶縁膜２１上の余分なバリアメタル２４および銅が、ＣＭＰ法等により除去される。
【００２６】
本発明の第１実施形態に係る半導体装置によれば、ビア２５の材料として銅が用いられた構造において、ビア２５は単一の結晶粒から構成される。このため、ビア２５内で粒界３２が形成されない。粒界３２が形成されないため、続く熱処理工程において、結晶粒が、結晶粒の状態が不安定な粒界部分より安定な部分へと移動した結果、粒界３２が存在していた部分に空隙が形成されることを回避できる。このため、空隙に起因してストレスマイグレーション耐性が低下し、半導体装置の信頼性が低下することを回避できる。
【００２７】
また、配線層１２とシード膜３１との間のバリアメタル２４は、配線層１２とシード膜３１の結晶配向が同じになるような材料および厚さにより構成される。このため、配線層１２およびシード膜３１の間にバリアメタル２４が設けられたとしても、シード膜３１の結晶配向を配線層１２のビアホール下領域と同じすることができる。そして、シード膜３１の結晶配向を引き継いだ、単一結晶のビア２５を形成することができる。
【００２８】
（第２実施形態）
第２実施形態では、バリアメタル２４は、ビアホール２２の底部で配線層１２と接続された開口を有する。
【００２９】
図７は、本発明の第２実施形態に係る半導体装置を概略的に示す断面図である。図７に示すように、ビアホール２２および配線溝２３の内面上には、バリアメタル２４が設けられる。バリアメタル２４の、ビアホール２２の底の部分は、除去されている。第２実施形態では、後述するように、第１実施形態と異なりビア２５の結晶配向がバリアメタル２４を介して引き継ぐものではないため、配線層１２バリアメタル２４の厚さは、第１実施形態のものに限定される必要はない。すなわち、一般的な値とすることができる。
【００３０】
バリアメタル２４を介してビアホール２２および配線溝２３内が銅により埋め込まれることにより、ビア２５および配線層２６が形成される。ビア２５は、下層の配線層１２と直接接続されている。ビア２５の全ての個所の結晶配向は、第１実施形態と同様に、ビアホール下領域の結晶配向と同じである。
【００３１】
次に、上記構成の半導体装置の製造方法について図８〜図１０を用いて説明する。以下、層間絶縁膜１１、２１が位置する層のみについて説明する。まず、第１実施形態の図３までの工程が行われる。次に、図８に示すように、例えばＣＶＤ法、またはＡＬＤ法、またはスパッタリング法により、ビアホール２２および配線溝２３の内面上から層間絶縁膜２１上に亘ってバリアメタル２４が形成される。次に、例えばＲＩＥ法、またはＡｒ（アルゴン）等の不活性ガスを用いた処理により、ビアホール２２の底のバリアメタル２４が除去される。この結果、下層の配線層１２が、ビアホール２２の底で露出する。
【００３２】
次に、図９に示すように、次に、例えばＣＶＤ法またはスパッタリング法により、ビアホール２２および配線溝２３の内面上から層間絶縁膜２１上に亘ってシード膜３１が形成される。少なくとも配線層１２上のシード膜３１は、エピタキシャル成長し、配線層１２のビアホール下領域の結晶配向と同じ結晶配向を有する。
【００３３】
次に、図１０に示すように、電界メッキにより、ビアホール２２内に銅が埋め込まれる。このとき、第１実施形態と同様に、ビアホール２２の底から銅がエピタキシャル成長する条件下で、ビアホール２２が埋め込まれる。この結果、配線層１２のビアホール下領域の結晶配向と同じ結晶配向により、銅がビアホール２２の下から上へ向かってエピタキシャル成長する。同じ工程により、続けて配線溝２３が銅により埋め込まれる。
【００３４】
次に、図７に示すように、層間絶縁膜２１上の余分なバリアメタル２４および銅が、ＣＭＰ法等により除去される。
【００３５】
本発明の第２実施形態によれば、ビア２５内の銅は、第１実施形態と同様に、単一の結晶粒により構成される。このため、第１実施形態と同じ効果を得られる。また、第２実施形態によれば、ビアホール２２の底のバリアメタル２４は除去され、下層の配線層１２上に直接、ビア２５の銅が形成される。このため、バリアメタル２４の材料および厚さとは無関係に、単一の結晶粒の銅からなるビア２５を形成することができる。
【００３６】
（第３実施形態）
第３実施形態では、ビア２５が無電解メッキにより形成される。
【００３７】
第３実施形態に係る半導体装置の断面構造は、第２実施形態と同じである。以下に、図１１、図１２を用いて、第３実施形態に係る半導体装置の製造方法について説明する。まず、第２実施形態の図８までの工程が行われる。
【００３８】
次に、図１１に示すように、無電解メッキにより、ビアホール２２内に銅が埋め込まれる。ビアホール２２内において、銅は、下層の配線層１２のビアホール下領域の部分の結晶配向を引き継ぎながら、ビアホール２２の下から上へ向かってエピタキシャル成長する。この結果、ビア２５が形成される。ビアホール２２内が銅により埋め込まれた後、無電解メッキを終了する。
【００３９】
次に、図１２に示すように、ビア２５を電極として、電界メッキ法により配線溝２３内に銅が埋め込まれる。次に、図７に示すように、層間絶縁膜２１上の余分なバリアメタル２４および銅が、ＣＭＰ法等により除去される。
【００４０】
本発明の第３実施形態によれば、ビア２５は、第１実施形態と同様に、単一の結晶粒の銅により構成される。このため、第１実施形態と同じ効果を得られる。また、第２実施形態と同様に、ビアホール２２の底のバリアメタル２４が除去され、配線層１２上にビア２５の銅が形成される。このため、第２実施形態と同じ効果を得られる。
【００４１】
（第４実施形態）
第４実施形態では、シード膜３１が、配線溝２３およびビアホール２２の底面上のみに形成される。
【００４２】
第４実施形態に係る半導体装置の断面構造は、第１実施形態と同様である。ただし、バリアメタル２４の厚さおよび材料は、第１実施形態のものも含んだ一般的なものを用いることができる。
【００４３】
以下に、図１３、図１４を用いて、第４実施形態に係る半導体装置の製造方法について説明する。まず、第１実施形態の図４までと同様の工程が行われる。
【００４４】
次に、図１３に示すように、例えばＣＶＤ法またはスパッタリング法により、ビアホール２２および配線溝２３内にシード膜３１が形成される。このとき、スパッタリングの粒子の垂直成分が多くなるように制御することにより、ビアホール２２および配線溝２３の底面上のみにシード膜３１が形成される。また、このとき、シード膜３１の厚さは、１ｎｍ〜１００ｎｍ程度とされる。このような条件で、ビアホール２２内においては底部のみにシード膜３１を形成することにより、シード膜３１は単一の結晶粒から構成される。すなわち、一様な結晶配向を有する。したがって、シード膜３１の結晶配向は、下層の配線層１３の結晶配向とは無関係である。
【００４５】
次に、図１４に示すように、無電解メッキにより、シード膜３１を基点として銅がエピタキシャル成長する。この結果、図１５に示すように、ビアホール２２内、配線溝２３内、層間絶縁膜２１上、に材料膜２７が形成される。次に、図１に示すように、層間絶縁膜２１上の余分なバリアメタル２４および銅が、ＣＭＰ法等により除去されることにより、ビア２５および配線層２６が形成される。
【００４６】
本発明の第４実施形態に係る半導体装置によれば、ビア２５は、第１実施形態と同様に、単一結晶の銅により構成される。このため、第１実施形態と同じ効果を得られる。また、ビアホール２２内では、所定の厚さのシード膜３１を底部のみに形成し、これを基礎としたビアホール２２がエピタキシャル成長した銅により埋め込まれる。このため、バリアメタル２４の材料、および厚さとは無関係に、単一の結晶粒の銅からなるビア２５を形成することができる。
【００４７】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【００４８】
【図１】本発明の第１実施形態に係る半導体装置を概略的に示す断面図。
【図２】第１実施形態の製造工程の一部を示す断面図。
【図３】図２に続く工程を示す断面図。
【図４】図３に続く工程を示す断面図。
【図５】図４に続く工程を示す断面図。
【図６】図５に続く工程を示す断面図。
【図７】本発明の第２実施形態に係る半導体装置を概略的に示す断面図。
【図８】第２実施形態の製造工程の一部を示す断面図。
【図９】図８に続く工程を示す断面図。
【図１０】図９に続く工程を示す断面図。
【図１１】本発明の第３実施形態に係る半導体装置の製造工程の一部を示す断面図。
【図１２】図１１に続く工程を示す断面図。
【図１３】本発明の第４実施形態に係る半導体装置の製造工程の一部を示す断面図。
【図１４】図１３に続く工程を示す断面図。
【図１５】図１４に続く工程を示す断面図。
【図１６】従来の半導体装置の一部を示す断面図。
【図１７】従来の半導体装置の問題点を示す図。
【符号の説明】
【００４９】
１…半導体基板、２…トランジスタ、３…ソース／ドレイン拡散層、４…ゲート電極、５…層間絶縁膜、１１…層間絶縁膜、１２…配線層、１３、２４…バリアメタル、２１…層間絶縁膜、２２…ビアホール、２３…配線溝、２５…ビア、２６…配線層、２７…材料膜、３１…シード膜、３２…粒界。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2005136335.tif 000013
【図１２】
2005136335.tif 000014
【図１３】
2005136335.tif 000015
【図１４】
2005136335.tif 000016
【図１５】
2005136335.tif 000017
【図１６】
2005136335.tif 000018
【図１７】
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