(57)【要約】【課題】  電子放出部の形成を簡略かつ低コストで作成することが出来、且つ、電子放出効率が高く、特性の揃った電子放出素子を再現性良く製造する。【解決手段】  基体上に一対の電極を配置し、一対の電極間を接続する高分子膜を配置し、分子膜の少なくとも一部を覆うと共に、前記一対の電極に接続する導電性膜を配置し、導電性膜に電流を流すことにより、高分子膜を低抵抗化し、高分子膜を低抵抗化することにより得た膜に間隙を形成する。【選択図】  図１
2005259645.tif 000002
【特許請求の範囲】
【請求項１】
電子放出素子の製造方法であって、
基体上に一対の電極を配置する工程と、
前記基体上に配置された前記一対の電極の各々の少なくとも一部を覆うことで、前記一対の電極間を接続する高分子膜を配置する工程と、
前記一対の電極間を接続する前記高分子膜の少なくとも一部を覆うと共に、前記一対の電極に接続する導電性膜を配置する工程と、
前記一対の電極を介して前記導電性膜に電流を流すことにより、前記高分子膜を低抵抗化する工程と、
前記高分子膜を低抵抗化することにより得た膜に間隙を形成する工程と、
を有することを特徴とする電子放出素子の製造方法。
【請求項２】
電子放出素子の製造方法であって、
（Ａ）基体上に一対の電極を配置する工程と、
（Ｂ）前記基体上に配置された前記一対の電極の各々の少なくとも一部を覆うことで、前記一対の電極間を接続する高分子膜を配置する工程と、
（Ｃ）前記一対の電極間を接続する前記高分子膜の少なくとも一部を覆うと共に、前記一対の電極に接続する導電性膜を配置する工程と、
（Ｄ）前記一対の電極を介して前記導電成膜に電流を流すことにより、前記高分子膜の少なくも一部領域を低抵抗化すると共に、該低抵抗化された領域内に間隙を形成する工程と、
を有することを特徴とする電子放出素子の製造方法。
【請求項３】
前記間隙内に、前記一対の電極の一方の一部が露出してなることを特徴とする請求項１または２に記載の電子放出素子の製造方法。
【請求項４】
複数の電子放出素子を有する電子源の製造方法であって、該電子放出素子が請求項１乃至３に記載の方法により製造されることを特徴とする電子源の製造方法。
【請求項５】
複数の電子放出素子を有する電子源と、発光部材とを有する画像表示装置の製造方法であって、該電子源が請求項４に記載の方法により製造されることを特徴とする画像表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子放出素子、電子源、画像表示装置の製造方法に関する。
【背景技術】
【０００２】
電子放出素子には電界放出型（以下、「ＦＥ型」という。）や表面伝導型電子放出素子等がある。
【０００３】
表面伝導型電子放出素子の例としては、たとえば特許文献１には、フォーミングを終えた素子に対して活性化処理と呼ばれる処理を施すものが開示されている。一方、特許文献２〜４などには、上記活性化処理を用いずに、高分子膜を用いた電子放出素子の製造方法が開示されている。
【特許文献１】特開平７−２３５２５５号公報
【特許文献２】特開平９−２３７５７１号公報
【特許文献３】特開２０００−９０８１９号公報
【特許文献４】特開２００２−１５０９３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、従来の電子放出素子の製造方法においては、工程が煩雑であったり、安価に大量にかつ安定的に製造することが困難であったり、また、電子放出素子毎のばらつき（電子放出特性の再現性）は充分ではなかったなどの、課題を有している。また、電子放出部の位置や形状にばらつきが生じ易く、その結果、個々の電子放出素子のＩＶ特性が不均一になる場合があった。このような電子放出素子を多数配列した電子源を用いた画像表示装置においては、輝度ムラなどを生じてしまう問題が生じていた。
【課題を解決するための手段】
【０００５】
本発明は上述する課題を解決するために鋭意検討を行ってなされたものであり、下述する構成のものである。
【０００６】
本発明の電子放出素子の製造方法は、基体上に一対の電極を配置する工程と、前記基体上に配置された前記一対の電極の各々の少なくとも一部を覆うことで、前記一対の電極間を接続する高分子膜を配置する工程と、前記一対の電極間を接続する前記高分子膜の少なくとも一部を覆うと共に、前記一対の電極に接続する導電性膜を配置する工程と、を有する電子放出素子の製造方法であって、前記一対の電極を介して前記導電成膜に電流を流すことにより、前記高分子膜を低抵抗化する工程と、前記高分子膜を低抵抗化することにより得た膜に間隙を形成する工程と、を有することを特徴とする。
【０００７】
また、本発明の別の形態に係る電子放出素子の製造方法は、基体上に一対の電極を配置する工程と、前記基体上に配置された前記一対の電極の各々の少なくとも一部を覆うことで、前記一対の電極間を接続する高分子膜を配置する工程と、前記一対の電極間を接続する前記高分子膜の少なくとも一部を覆うと共に、前記一対の電極に接続する導電性膜を配置する工程と、を有する電子放出素子の製造方法であって、前記一対の電極を介して前記導電成膜に電流を流すことにより、前記高分子膜の少なくも一部領域を低抵抗化すると共に、該低抵抗化された領域内に間隙を形成する工程と、を有することを特徴とする。
【０００８】
そして、上記本発明においては、前記間隙内に、前記一対の電極の一方の一部が露出してなることをも特徴とする。
【０００９】
また上記本発明は、また、電子放出素子を複数配列した電子源、および該電子源と、該電子源から放出された電子の照射によって発光する蛍光体などの発光部材を用いた画像表示装置に好ましく適用可能である。
【００１０】
本発明の製造方法によれば、電子放出部を構成する間隙の位置を制御することができ、結果、電子放出特性が揃った電子放出素子を再現性良く製造することができる。また、本発明の製造方法によれば、均一性の高い電子源、画像表示装置を製造することができる。
【発明の効果】
【００１１】
本発明によれば、高分子膜の直上に配置した導電性膜に通電して高分子膜を低抵抗化することにより、電子放出部の形成を簡略かつ低コストで作成することが出来、且つ、電子放出効率が高く、特性の揃った電子放出素子を再現性良く製造することができる。さらには、本発明の電子放出素子、及びその製造方法を利用して、電子放出素子を複数配列した電子源、あるいは画像表示装置を製造することができ、大面積の均一で良好な画質の画像を表示できる画像表示装置が実現できる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態例を図面を参照して説明するが、本発明はこれらの形態例に限定されるものではない。
【００１３】
図１は、本発明の電子放出素子の製造方法の一例を示す模式図であり、（Ａ）は基体１上に一対の電極２，３を配置する工程、（Ｂ）は前記基体１上に配置された前記一対の電極２，３の各々の少なくとも一部を覆うことで、前記一対の電極２，３間を接続する高分子膜４を配置する工程、（Ｃ）は前記一対の電極２，３間を接続する前記高分子膜４の少なくとも一部を覆うと共に、前記一対の電極２，３に接続する導電性膜５を配置する工程、（Ｄ）は前記一対の電極２，３を介して前記導電性膜５に電流を流すことにより、前記高分子膜４を低抵抗化する工程、（Ｅ）は前記高分子膜４を低抵抗化することにより得た膜に間隙６を形成する工程を示した断面図および平面図である。
【００１４】
図１において、１は基体、２と３は電極、４は高分子膜、４’は高分子膜を低抵抗化することで得た膜、５は間隙である。６は間隙であり、電子放出部の一部を構成する。
【００１５】
以下に図１を使って本発明の製造方法の詳細を各工程毎に説明する。
【００１６】
（Ａ）まず、一対の電極２、３を形成する。
【００１７】
ガラスなどからなる基板（基体）１を洗剤、純水および有機溶剤等を用いて十分に洗浄し、真空蒸着法、スパッタ法等により電極材料を堆積後、例えばフォトリソグラフィー技術を用いて基体１上に電極２、３を形成する（図２（ａ））。尚、基体１の材料としては、後述する基体裏面からの光照射を行う場合などにおいては、ガラスなどの透明な基体を用いることが好ましいが、基本的には絶縁性の基体であれば良い。
【００１８】
ここで、電極材料としては、比抵抗の低い材料からなる膜を用いることができる。そして、特に、図１（Ｅ）に示した間隙６が近傍に配置される、電極２の材料としては、後述する低抵抗化処理および間隙６を形成するための電圧印加工程を終えた後の、高分子膜を低抵抗化することで得た膜４’とは異なる材料である。そして、さらには、高分子膜を低抵抗化することで得た膜４’の比抵抗よりも、電極２の比抵抗が低い材料で構成することが好ましい。即ち、図１において、基体１表面に対して垂直方向（電極２と高分子膜を低抵抗化することで得た膜４’とが積層される方向）において、電極２と接続される高分子膜を低抵抗化することで得た膜４’の比抵抗が、電極２の比抵抗よりも高くなるような材料を電極２の材料として選ぶことが好ましい。そのため、電極２の材料としては、具体的には金属または金属を主成分とする材料を用いることが好ましい。具体的には、Ｎｉ，Ｃｒ，Ａｕ，Ｍｏ，Ｗ，Ｐｔ，Ｔｉ，Ａｌ，Ｃｕ，Ｐｄ等の金属あるいは合金、Ｉｎ２Ｏ３−ＳｎＯ２等の透明導電体、およびポリシリコン等の半導体材料等から適宜選択することができる。
【００１９】
また、素子電極２，３間の間隔Ｌ、素子電極２，３の長さおよび厚さは最終的に要求される形態等を考慮して、設計される。素子電極間隔Ｌは、好ましくは１μｍ〜１００μｍの範囲とすることができる。厚さは好ましくは数ｎｍ〜数μｍの範囲とすることができる。
【００２０】
（Ｂ）次に、電極２、３を設けた基体１上に、電極２，３間を繋ぐ高分子膜４を形成する（図１（Ｖ））。
【００２１】
本発明における「高分子」とは、少なくとも炭素原子同士の結合を有するものを意味する。炭素原子間の結合を有する高分子に熱を加えると、炭素原子間の結合の解離、再結合が生じて導電性が上昇する場合があり、この様に熱を加えた結果導電性が上昇した高分子を「熱分解高分子（Ｐｙｒｏｌｙｔｉｃ  Ｐｏｌｙｍｅｒ）」と呼ぶ。
【００２２】
ただし、本発明においては、熱等の要因による高分子の構造的変化及び導電特性の変化を総称して「改質」と表記する。
【００２３】
熱分解高分子では、高分子中の炭素原子間の共役二重結合が増加することで導電性が増すと解釈することができ、改質の進行の度合いにより導電性が異なる。
【００２４】
炭素原子間の結合の解離・再結合によって導電性が発現しやすい高分子、すなわち炭素原子間の二重結合が生成しやすい高分子としては、芳香族系高分子が挙げられる。特に芳香族ポリイミドは、比較的低温で高い導電性を有する熱分解高分子が得られる高分子である。一般に芳香族ポリイミドは、それ自身絶縁体であるが、ポリフェニレンオキサジアゾール、ポリフェニレンビニレンなど、熱分解を行う前から導電性を有する高分子もある。これらの高分子も、熱分解により更なる導電性が発現するため、本発明において好ましく用いることができる高分子である。
【００２５】
高分子膜４の形状および長さＷ、厚さは最終的に要求される形態等を考慮して設計される。長さは好ましくは数μｍ〜数百μｍ、膜厚は後述する低抵抗化処理や成膜の再現性等の関係から、好ましくは１ｎｍ〜１μｍの範囲とすることができる。
【００２６】
高分子膜４の形成方法は、公知の種々の方法、すなわち、回転塗布法、印刷法、ディッピング法等を用いることができる。特に、印刷法によれば、安価に高分子膜４を形成できるため、好ましい手法である。中でも、インクジェット方式の印刷法を用いれば、パターニング工程を不要とすることができ、また、数百μｍ以下のパターンの形成も可能であるため、フラットディスプレイパネルに適用されるような、高密度に電子放出素子を配置した電子源の製造に対しても有効である。
【００２７】
インクジェット方式によって高分子膜４を形成する場合、高分子材料の溶液を液滴付与し、乾燥させればよいが、必要に応じて、所望の高分子の前駆体溶液を液滴付与し、加熱等により高分子化させることもできる。
【００２８】
本発明においては、上記高分子材料としては、芳香族系高分子が好ましく用いられるが、これらの多くは溶媒に溶けにくいため、その前駆体溶液を塗布する手法が有効である。一例を挙げれば、芳香族ポリイミドの前駆体であるポリアミック酸溶液を塗布し、加熱等によりポリイミド膜を形成することができる。
【００２９】
なお、高分子の前駆体を溶かす溶媒としては、例えば、Ｎ−メチルピロリドン、Ｎ，Ｎ−ジメチルアセトアミド、Ｎ，Ｎ−ジメチルホルムアミド、ジメチルスルホキシドなどが使用でき、また、ｎ−ブチルセロソルブ、トリエタノールアミンなどと併用することもできるが、本発明が適用できれば特に制限は無く、これらの溶媒に限定されるわけではない。
【００３０】
また、高分子膜４の形状は、電子放出部を形成したい電極（図１においては電極２）の選択性を確保するために、該電極と高分子膜４との交差長を短くすることが好ましい。但し電子放出部を形成したい電極の選択性の確保は、この他にも方法が開示されており、本発明に記述した限りではない。
【００３１】
（Ｃ）次に導電性膜５を形成する。
【００３２】
後述するように、通電を施すことによって、高分子膜４を低抵抗化することが、導電性膜５の役割である。そのため、導電性膜５を構成する材料は、金属材料、合金もしくは半導体材料から選定される。
【００３３】
導電性膜５を制御よく形成するためには、導電性膜５を構成する好ましい材料としては、Ａｌ，Ｇｅ，Ｔｉ，Ｃｒ，Ｃｏ，Ｎｉ，Ｃｕ，Ｍｏ，Ｒｕ，Ｐｄ，Ａｇ，Ｈｆ，Ｔａ，Ｗ，Ｐｔ，Ａｕ等の金属あるいは合金、Ｉｎ２Ｏ３−ＳｎＯ２等の透明導電体、およびポリシリコン等の半導体材料等から適宜選択することができる。
【００３４】
また、導電性膜５は、図１（Ｃ）のように高分子膜４の少なくとも一部または全部を覆うように直上に、かつ、電極２、３を導電性膜５を介して接続するように配置される。形状および膜厚は、最終的に要求される形態等を考慮して設計される。図２に代表的な形状の例示した。図２（ａ）は高分子膜４をほぼ同一の形状で覆うように形成した導電性膜５である。図２（ｂ）は高分子膜４の一部を覆う導電性膜５である。図２（ｃ）は高分子膜４の全てを充分に覆う導電性膜５である。図２（ｄ）は、高分子膜４および導電性膜５いずれもＩＪ（インクジェット法）で形成した一例である。高分子膜４は、電極間の中心からずらして形成してあり、また導電性膜は３回ＩＪ形成することによって、高分子膜４の一部を覆いかつ各々の電極を接続している。
【００３５】
導電性膜５の膜厚は後述する低抵抗化処理や成膜の再現性等の関係から、好ましくは１ｎｍ〜１μｍの範囲とすることができる。
【００３６】
導電性膜５の形成方法は、公知の種々の方法、すなわち、スパッタ法や真空蒸着法、また有機金属溶液を用いた回転塗布法、印刷法、ディッピング法等を用いることができる。特に、印刷法によれば、安価に高分子膜４を形成できるため、好ましい手法である。中でも、インクジェット方式の印刷法を用いれば、パターニング工程を不要とすることができ、また、数百μｍ以下のパターンの形成も可能であるため、フラットディスプレイパネルに適用されるような、高密度に電子放出素子を配置した電子源の製造に対しても有効である。
【００３７】
インクジェット方式以外の方法を選定した場合、導電性膜の形状形成は、金属フィルムマスキング方法やあらかじめレジストをフォトリソグラフィーでパターン形成した後に導電性膜５を形成し、後にレジストを剥離する方法等が選択できる。
【００３８】
尚、後述する間隙形成工程によって、導電性膜５が完全に凝集することが出来ずオーミックなり−ク電流等によって電子放出特性に影響が生じないよう、材料、成膜条件、膜厚等を適宜最適に設計することができる。
【００３９】
（Ｄ）次に、高分子膜４を低抵抗化せしめる「低抵抗化処理」を行う。
【００４０】
「低抵抗化処理」は、高分子膜４に導電性を発現せしめ、高分子膜４を所望の抵抗値を有する膜４’（高分子膜を低抵抗化することにより得た膜）とする処理である。なお、この「低抵抗処理」により形成される膜（導電膜）４’は、「炭素を主成分とする導電性膜」、あるいは単に「カーボン膜」と言うこともできる。
【００４１】
この工程では、後述の間隙６の形成工程の観点から、高分子膜４を、シート抵抗が、１０Ω／□以上１０５Ω／□以下の範囲に変化するまで低抵抗化処理を行う。低抵抗化処理においては、導電性膜５に通電処理をすることにより、その発生するジュール熱を用いて高分子膜４を加熱することにより、高分子膜４を低抵抗化することができる。加熱により高分子膜４が低抵抗化する（導電化する）理由としては、高分子膜４内の炭素原子間の結合の解離、再結合を行うことで導電性を発現する。
【００４２】
加熱による「低抵抗化処理」は、前記高分子膜４を構成する高分子を分解温度以上の温度で加熱することで達成することができる。また、上記高分子膜４の加熱は不活性ガス雰囲気中や真空中といった酸化抑制雰囲気下において行うことが特に好ましい。
【００４３】
前述した芳香族高分子、特に芳香族ポリイミドは、高い熱分解温度を有するが、その熱分解温度を超えた温度、典型的には、７００℃から８００℃以上で加熱することにより、高い導電性を発現せしめることができる。
【００４４】
しかしながら、電子放出素子を構成する部材である高分子膜４が熱分解するまでの加熱を行う場合、オーブンやホットプレートなどによって全体を加熱する方法では、電子放出素子を構成する他の部材の耐熱性の観点から、制約を受ける場合がある。特に、基体１においては、石英ガラスやセラミックス基板など、特に高い耐熱性を有するものに限定され、大面積のディスプレイパネル等への適用を考えると、非常に高価なものになってしまう。
【００４５】
また、電子ビームやイオンビームなどの粒子ビーム照射手段、またはレーザービームなどの光照射手段から、粒子ビームまたは光を高分子膜４に照射することにより、該高分子膜４を低抵抗化することは、光照射手段を得るための装置が非常に高価なものとなり、電子放出素子および電子源、画像表示装置を安価に大量にかつ安定的に製造することが困難であった。また、外部エネルギー照射工程の難易度が高く、素子毎のばらつきは充分ではなかった。
【００４６】
以上の課題を克服するために、本発明においては、高分子膜４の直上に覆うようにして配置した導電性膜５に通電処理をすることにより、その発生するジュール熱によって高分子膜４を加熱し、高分子膜４を低抵抗化した。このとき印加する電圧は、ＤＣでもＡＣでもよく、また、矩形パルス等のパルス状の電圧であってもよい。
【００４７】
図３に低抵抗化工程における導電性膜通電処理の印加パルスの一例を示す。図３では、三角波を示している。ある一定の周波数、ｄｕｔｙの三角波を時間とともに電圧波高値を逓増させて印加する。図４に、印加する電圧Ｖｆと高分子膜４および導電性膜５に流れる電流Ｉｆの時間変化を示す。印加直後は、導電性膜５の抵抗値に比例して、電流Ｉｆが増大する（図４のＩの領域）。しかるべき後に、Ｉｆが導電性膜の抵抗値を示す傾きよりも急峻に増大する（図４のＩＩの領域）。このＩＩの領域において、導電性膜５に流れる電流によるジュール熱によって、高分子膜４が低抵抗化される。高分子膜４は、低抵抗化すると半導体膜となるため、低抵抗化⇒電流増加⇒ジュール熱による昇温⇒更なる低抵抗化といった正帰還が働き、図４のＩＩの領域のようにＶＩカーブは上昇する。また、電流Ｉｆがある一定値に到達した後に、昇圧を止め、定電圧印加とした後も、前述した正帰還は働くため、電流Ｉｆは緩やかに上昇を続ける。（図４領域ＩＩＩ）
高分子膜４の低抵抗化工程は、領域ＩＩもしくは領域ＩＩＩにおいて、あるあらかじめ定めた電流値で終了することができる。
【００４８】
本工程は、図２で例示したどのタイプの導電性膜５においても有効である。図２（ｂ）や（ｄ）のように、高分子膜４の一部直上に導電性膜５が覆われていない場合においても、基体の熱伝導率や比熱、電極２，３の熱伝導率や比熱・膜厚、高分子膜４の大きさ・膜厚、導電性膜５の大きさ・膜厚等を最適に設計することにより、導電性膜５に発生するジュール熱は基体を介して伝導させることができ、高分子膜４の導電性膜５が覆われていない部分を低抵抗化することができる。
【００４９】
本発明における本工程の特徴は、外部エネルギーを用いずに高分子膜４を低抵抗化できることにある。外部エネルギーを用いた場合、低抵抗化の度合いをモニタリングすることが難しく、外部エネルギーの付与制御が困難であった。そのため、素子によっては低抵抗化の度合いがばらつき、このことが後述する間隙を形成する工程にも影響を与え、ひいては素子特性ばらつきの起因する所であった。
【００５０】
本発明により、低抵抗化の度合いを素子毎にばらつきなく終了することが可能となった。
【００５１】
（Ｅ）次に、高分子膜を低抵抗化することにより得た膜４’に間隙を形成する工程を行う。
【００５２】
間隙を形成する工程は、高分子膜を低抵抗化することにより得た膜４’にさらなる通電をほどこすことにより、高分子膜を低抵抗化することで得た膜４’の一部に間隙６が形成される。このとき印加する電圧は、ＤＣでもＡＣでもよく、また、矩形パルス等のパルス状の電圧であってもよい。
【００５３】
低抵抗化工程と同様、図３に一例を例示したパルスを電極２，３間に印加し、低抵抗化工程の時に印加した以上の電圧を逓増印加する。そのときの電圧と電流Ｉｆの増加の関係を図５に示す。図５の領域ＩＩＩは、前述した低抵抗化工程の領域ＩＩＩに相当する。その後、電圧Ｖｆを逓増させると、低抵抗化工程と同様、低抵抗化⇒電流増加⇒ジュール熱による昇温⇒更なる低抵抗化といった正帰還が働く（図５領域ＩＶ）。このとき、導電性膜５がジュール熱に絶えられず、凝集が開始する。その後、高分子膜を低抵抗化することで得た膜４’が破断する温度に達すると、膜破談が生じ、電流Ｉｆが低下する（図５領域Ｖ）。導電性膜５も、破断時の温度によって、激しく凝集する。その後も電圧Ｖｆを逓増しつづけ、Ｉｆが充分小さくなるまで（抵抗値で１ＭΩ以上）に至らしめた時点で、本工程は終了となる。
【００５４】
なお、上記電圧印加工程は、前述の「低抵抗化処理」と同時に、電極２、３間に電圧を連続的に印加することによっても行うことができる。図６に、低抵抗化工程と間隙を形成する工程を連続的に実施した場合の電圧Ｖｆおよび電流Ｉｆの変化を図示する。前述した、工程を分けて実施したときに設けた領域ＩＩＩは連続実施の場合は出現しないが、逓増させる電圧の昇圧レートを制御することによって、ピーク電流のばらつきを小さくすることができ、素子特性ばらつきを工程を分けて実施した場合と遜色なく形成することができる。
【００５５】
また、上記電圧印加工程は、減圧雰囲気下で行うことが好ましく、特には１．３×１０−３Ｐａ以下の圧力の雰囲気下で行うのが望ましい。
【００５６】
上記電圧印加工程により、間隙６が高分子膜を低抵抗化することで得た膜４’に形成されるメカニズムは定かではないが、以下に、推測される間隙の形成メカニズムを述べる。
【００５７】
まず、上記電圧印加工程で電圧を印加することで発生したジュール熱によって、高分子膜を低抵抗化することで得た膜４’は昇温する。そして高分子膜を低抵抗化することで得た膜４’は、負の抵抗温度係数を持つために、更に比抵抗が下がる。その結果、電圧印加期間中に、高分子膜を低抵抗化することで得た膜４’には時間経過とともに、より大きなジュール熱を発生し、比抵抗を下げるといった反応が進行する場合が大勢であると考えている。特に前述したように、高分子膜４の形状を、電子放出部の位置を制御するために、該電極と高分子膜４との交差長を短くした場合には、高分子膜を低抵抗化することで得た膜４‘の該電極（図１においては電極２）近傍の方が、他方の電極近傍の高分子膜を低抵抗化することで得た膜４’よりも電流集中が大きくなる。そのため、上記電圧印加工程において発生するジュール熱が、該電極（図１においては電極２）の電極近傍で多くなる。一方、発生したジュール熱は、基体１や、電極２、３を介して放熱されるため、一般に、基体１の材料よりも熱伝導性に優れた材料から構成される電極２，３の近傍では、温度勾配が大きくなる。そして、ある一定の温度、及び温度勾配を超えると、高分子膜を低抵抗化することで得た膜４’は歪に耐え切れなくなり、膜厚が薄く温度勾配の大きい電極端部において、破断に至り、その結果、間隙６が形成されるものと発明者らは推測している。
【００５８】
尚、前述の「低抵抗化処理」を経て得られた、高分子膜を低抵抗化することで得た膜４’は、上記した様に電圧印加工程において更に抵抗を下げる場合が大勢である。そのため、「低抵抗化処理」を行った後の膜４’と、上記電圧印加工程を経て間隙６が形成された後の膜４’とでは、その電気的特性や、膜質などに若干の差が生じている場合がある。しかし、若干の差であるため、本発明においては、特に断りがない限り、高分子膜に「低抵抗化処理」を行った結果として得られたカーボン膜（高分子膜を低抵抗化することで得た膜４’）と、上記電圧印加工程を経て間隙６が形成された後の高分子膜を低抵抗化することで得た膜（カーボン膜）との区別をしない。
【００５９】
また、上記の様にして形成した間隙６を有する、高分子膜を低抵抗化することで得た膜４’に、破断時に電極２，３間に印加されていた電圧よりも高い電圧を印加すると間隙６をトンネル電流が流れる。そして、このときに、基体１に対向して配置されたアノード電極（不図示）に高電圧を印加する。この様にすると、上記トンネル電流の一部が散乱され、そして、その散乱されたトンネル電流の一部をアノード電極に到達させることができる。
【００６０】
電子線分布観察顕微鏡等を用いて、電子放出点の分布を詳細に観察すると、電子放出点は、間隙６に沿って、離散的、或いは連続的（離散的放出点が分離観察不可能な程度に密接に連なっている場合を含む）に形成されていることがわかる。
【００６１】
上記した電圧印加工程により配置される間隙５は、図１（Ｅ）の断面模式図に示したような形態の他にも、図７に示すような形態をとり得る。
【００６２】
図１（Ｅ）などに示す様に、本発明の電子放出素子においては、電極２，３間を通り、電極２，３が配置された基体１の表面に対して実質的に垂直な平面（断面）において、一方の電極３に接続する高分子膜を低抵抗化することで得た膜４’は、電極２、３間の基体１表面上に配置される。
【００６３】
そして、図１（Ｅ）などに示す様に、本発明の電子放出素子の間隙６内においては、基体１の表面と、電極３に接続する高分子膜を低抵抗化することで得た膜４’との間に、空隙部６が存在する。このため、本発明の電子放出素子の間隙６の幅は、基体１の表面よりも上方に離れた位置において、その幅が狭くなっている。また導電性膜５は基本的に間隙部６に存在しない。空隙部６は、前記したトンネル現象を生じる領域を基体１の表面から離すことになり、基体１中に含まれるイオン等が前記したトンネル現象を生じる領域へ悪影響を及ぼすことを抑制することができる。その結果として、電子放出特性を安定化させると共に、電極３側に接続する、高分子膜を低抵抗化することで得た膜４’と電極２との間の無効なリーク電流を抑制する作用がある。
【００６４】
そして、本発明の電子放出素子においては、図１（Ｅ）などに示す様に、間隙６内の少なくともその一部において、電極２の表面が露出（存在）している構成が好ましい。この構成を換言すると、間隙６内において、電極３に接続する、高分子膜を低抵抗化することで得た膜（カーボン膜）４’と、電極２（電極２の表面の一部）とが対向している形態とも言える。あるいはまた、間隙６が、電極３に接続する、高分子膜を低抵抗化することで得た膜（カーボン膜）４’と、電極２（電極２の表面の一部）と、基体１とによって構成される形態とも言える。
【００６５】
そしてまた、本発明の電子放出素子においては、特に、間隙６内において、電極３側に接続する、高分子膜を低抵抗化することで得た膜（カーボン膜）４’と、電極２および電極２に接続する、高分子膜を低抵抗化することで得た膜（カーボン膜）４’の積層体とが対向している形態が好ましい。この構成を換言すると、間隙６内において、電極３側に接続する、高分子膜を低抵抗化することで得た膜（カーボン膜）４’に、電極２と電極２に接続する、高分子膜を低抵抗化することで得た膜４’との界面が対向している形態とも言える。あるいは、また、間隙６が、電極３に接続する、高分子膜を低抵抗化することで得た膜（カーボン膜）４’と、電極２（電極２の表面の一部）と、電極２に接続する、高分子膜を低抵抗化することで得た膜（カーボン膜）４’と、基体１とによって構成される形態とも言える。より正確に記せば、本発明の電子放出素子の間隙６は、電極３に接続する、高分子膜を低抵抗化することで得た膜４’の表面の一部と、基体１の表面の一部と、電極２の表面の一部と、電極２に接続する、高分子膜を低抵抗化することで得た膜４’の表面の一部によって構成され、基本的には導電性膜は構成要素にはならない。尚、電極２の表面は必ずしも間隙６内の全てに渡って露出する必要はない。また、導電性膜は極一部がまれに間隙６内に露出している場合がある。また、電極３は間隙６から離れているために、電極３は間隙６内には露出（存在）しない。
【００６６】
本発明者らの研究によれば、間隙６内に電極２と電極２に接続する、高分子膜を低抵抗化することで得た膜４’とが存在する形態であると、電子放出効率が特に向上することが分かっている。この理由は定かではないが、電極３に接続する、高分子膜を低抵抗化することで得た膜４’側からトンネルした電子が、電極２と電極２上のカーボン膜との界面における電場などの影響により、間隙６を抜け出してアノード電極に確保される放出電子となる確立が高くなり、その結果、優れた電子放出効率、電子放出特性を得ることができると考えている。
【００６７】
また、本発明の電子放出素子の間隙６内においては、電極２の表面が露出する構成であるが、導電性膜５および電極３は間隙６から離れているために、導電性膜５および電極３は間隙６内には露出（存在）しない。この様な構成とすることで、電極２，３間に印加する電圧の極性に対する、電子放出特性の非対称性を顕著にすることができる。これは、電極２と、電極３に接続する、高分子膜を低抵抗化することで得た膜４’とのどちらから電子をトンネルさせるかによる電子放出効率の違いに起因すると思われる。そのため、間隙６内に電極２の表面が露出する様な構成とすることで、電子放出素子を多数マトリクス状に配置し、各々の電子放出素子を、走査信号が印加される走査配線と、走査配線に直交し、走査信号に同期して変調信号が印加される信号配線とに接続し、走査配線に、順次、走査信号パルスを印加して線順次駆動した場合において、電子放出させるための順バイアスとは逆のバイアスが電子放出素子に印加されても、不要な電子放出を抑制することができる。その結果、ディスプレイなどの場合には表示中の不要な発光を抑制できるため、コントラストに優れたディスプレイを形成することができる。
【００６８】
また、前記間隙６の幅（電極３に接続する、高分子膜を低抵抗化することで得た膜４’の、電極２側に向かう部分の先端と、間隙６内に露出する電極２の表面（または間隙６を構成する、電極２上に配置される、高分子膜を低抵抗化することで得た膜４’の表面）との距離）は、好ましくは５０ｎｍ以下であり、より好ましくは１０ｎｍ以下、さらに好ましくは５ｎｍ以下である。この様にすることで、本発明の電子放出素子は数十Ｖで駆動することができる。
【００６９】
本発明の電子放出素子においては、また、前記電圧印加工程における間隙６形成時のジュール熱を制御することで、間隙６内の基体１を変質させることができる。その結果、図７等に示すように、間隙６内の基体１に凹部７を形成することが出来る。凹部７を形成した場合には、前記した間隙６の一部を、前述した構成部材に加えて、さらに、凹部７が構成することになる。
【００７０】
凹部７は間隙６を挟んで対向する部材（電極３に接続する、高分子膜を低抵抗化することで得た膜４’と電極２（あるいは電極２に接続する、高分子膜を低抵抗化することで得た膜４’））間の沿面距離を長くすることができる。その結果、非常に高い電界が印加される間隙６内において、基板１の表面を介した、望まない放電現象を回避することができる。その結果、不意な高電圧が電子放出素子に印加されても破壊しにくい耐久性のある電子放出素子を得ることができる。
【００７１】
以上のような工程を経て得られた本発明の電子放出素子の電圧−電流特性を図８に示した測定装置によって計測したところ、図９に模式的に示した特性を有していた。即ち、本発明の電子放出素子は、しきい値電圧Ｖｔｈを持っており、この電圧より低い電圧を電極２，３間に印加しても、電子は実質的に放出されないが、この電圧より高い電圧を印加することによって、素子からの放出電流（Ｉｅ）、電極２，３間を流れる素子電流（Ｉｆ）が増加しはじめる。
【００７２】
本発明の電子放出素子は、上記した特性を有するため、同一基板上にマトリックス状に上記電子放出素子を複数配した電子源を構成し、所望の素子を選択して駆動する単純マトリックス駆動が可能である。
【００７３】
尚、図８において、図１などで用いた符合と同じ符号を用いた部材は、同じ部材を指す。８４はアノードであり、８３は高圧電源、８２は電子放出素子から放出された放出電流Ｉｅを測定するための電流計、８１は電子放出素子に駆動電圧Ｖｆを印加するための電源、８０は電極２，３間を流れる素子電流Ｉｆを測定するための電流計である。電子放出素子の上記素子電流Ｉｆ、放出電流Ｉｅの測定にあたっては、電極２、３に電源８１と電流計８０とを接続し、該電子放出素子の上方に電源８３と電流計８２とを接続したアノード電極８４を配置している。また、本電子放出素子及びアノード電極８４は真空装置内に設置されており、その真空装置には不図示の排気ポンプ及び真空計等の真空装置に必要な機器が具備されており、所望の真空下で本素子の測定評価を行えるようになっている。
【００７４】
図１４は、本発明の製造方法により形成した電子放出素子を多数配列形成した電子源を有する基板（リアプレート）１と、蛍光体とメタルバックとを有する透明基板（フェースプレート）１０１とを、支持枠１０２を介して対向させて封着し、内部を真空に維持した画像表示装置の模式図である。また、１０３は高圧端子である。各電子放出素子は、複数のＸ方向配線９２のうちの一つと複数のＹ方向配線９３のうちの一つとに接続され、個別に駆動することができる。
【実施例】
【００７５】
以下に、本発明の実施例を詳細に説明する。
【００７６】
［実施例１］
本実施例は、図１に示したような本発明の電子放出素子を製造した例である。
【００７７】
基体１としては、ガラス基板を用い、対向する電極２、３の材料としては、以下の高分子膜４の低抵抗化工程に対して耐熱性が高く、特に熱伝導性が高い白金を用いた。高分子膜４としては、芳香族ポリイミドを用いた。
【００７８】
以下、図１、２、４、８を用いて、本実施例の電子放出素子の製造方法を述べる。
【００７９】
（工程１）
基板１として石英ガラス基板を用い、基体１を洗剤、純水および有機溶剤等を用いて十分に洗浄し、真空蒸着法、スパッタ法等により素子電極材料を堆積後、例えばフォトリソグラフィー技術を用いて基体１上に電極２、３を形成する（図１（Ａ））。この時、電極間隔Ｌは１０μｍとし、電極の幅Ｗを５００μｍ、その厚さを１００ｎｍとした。
【００８０】
（工程２）
電極２、３を形成した基板に、芳香族ポリイミドの前駆体であるポリアミック酸（日立化成工業（株）製：ＰＩＸ−Ｌ１１０）溶液を、樹脂分３％までＮ−メチルピロリドン／トリエタノールアミン溶媒で希釈した溶液をスピンコータにより回転塗布し、真空中で、３５０℃まで昇温しベークして、イミド化を行った。この工程により形成されたポリイミド膜の膜厚は３０ｎｍであった。このポリイミド膜をフォトリソグラフィー技術により、電極２，３を跨ぐ様に、幅Ｗ’が電極２側が１５０μｍ、電極３側が３００μｍとなるようにパターニングし、所望の形状の高分子膜４を形成した（図１（Ｂ））
（工程３）
次に導電性膜５を形成した。パターニング形成方法は、レジストをフォトリソグラフィー法によりパターニングした上で導電性膜をスパッタ法成膜し、後にレジストを剥離するというリフトオフ法を採用した。導電性膜には、反応性が低く電極とのオーミックコンタクトに優れ、薄膜成膜制御性の良い材料としてＰｔを選択した。あらかじめネガレジスト（光反応硬化型）をフォトリソグラフィー法によりパターニング形成した上で、Ｐｔをスパッタ法を用いて、２０ｎｍ成膜した。Ｐｔの形状は、図２（ａ）のように、高分子膜４をほぼ同等の形状で覆うような形状とした。
【００８１】
（工程４）
次に、図８に示す真空装置内に、電極２，３、高分子膜４の形成された基体１を移し、低抵抗化工程を行った。具体的には、電極２，３間に、パルス幅１ｍｓｅｃ、パルス間隔１０ｍｓｅｃの矩形パルスを３Ｖから毎秒５０ｍＶ逓増させながら連続的に印加した。印加開始約２０秒後、約５Ｖ程度で、導電性膜のＩＶ特性から大きく外れる電流が流れ始めた。（図４領域ＩＩ）その後電圧印加開始後約３０秒経過後、６Ｖで逓増を停止し、一定電圧で連続的にパルス電圧を印加しつづけ、（図４領域ＩＩＩ）、電流Ｉｆが２０ｍＡになったところで、パルス印加を停止した。このとき、電極２，３間の抵抗（高分子膜を低抵抗化することで得た膜４’の抵抗）は５００Ωであった。
【００８２】
（工程５）
次に、図８に示す真空装置内に入れたまま、間隙６の形成工程を行った。具体的には、電極２，３間に、６Ｖ、パルス幅１ｍｓｅｃ、パルス間隔１０ｍｓｅｃの矩形パルスを連続的に６Ｖから毎秒１００ｍＶ逓増させながら連続的に印加した（図５領域IV以降）。その後電圧印加開始後約１０秒経過後、７Ｖで電流Ｉｆのピークを迎え、その後急激に電流Ｉｆが低下した。（図６領域Ｖ）その後も約１０Ｖまで電圧を逓増させ、電流Ｉｆが１０μＡ以下になっていることを確認し、パルス印加を停止した。
【００８３】
次に、図８に示した真空装置内で、アノード電極８４に１ｋＶを印加しながら、本実施例で製造した電子放出素子の電極２，３間に、１９Ｖ、パルス幅１ｍｓｅｃ、パルス間隔１０ｍｓｅｃの矩形パルスを、電極３側を負の極性で印加した。その時に流れる素子電流Ｉｆ及び放出電流Ｉｅを測定したところ、Ｉｆ＝０．６ｍＡ、Ｉｅ＝４．２μＡであった。
【００８４】
本実施例で製造した電子放出素子の電子放出特性は印加電圧の極性に対して非対称であり、高分子膜４との接触長さの長い電極３側を正の極性で電圧印加すると、その逆の極性の場合に比べて、１／１０程度の電流しか流れなかった。
【００８５】
また本実施例で製造した電子放出素子を、光学顕微鏡、走査型電子顕微鏡、透過型電子顕微鏡を用いて詳細に観察したところ、高分子膜４との接触長さの短い電極２の近傍に間隙６が形成されており、導電性膜は間隙６より数μｍ離れた位置にまで凝集・後退していた。また、間隙６内において、基体１と高分子膜を低抵抗化することで得た膜４’との間に、空隙６’が形成されていた。また、間隙６内に電極２の一部が露出していることが確認された。（図１（Ｅ））
［実施例２］
本実施例では、基本的に、実施例１と同様の工程で電子放出素子を製造するが、本実施例では、高分子膜４の低抵抗化工程および間隙６の形成工程を同一工程で実施した。従って、ここでは実施例１の工程４，５について図６を使って説明する。
【００８６】
（工程４）
次に、図８に示す真空装置内に、電極２，３、高分子膜４の形成された基体１を移し、低抵抗化工程を行った。具体的には、電極２，３間に、パルス幅１ｍｓｅｃ、パルス間隔１０ｍｓｅｃの矩形パルスを３Ｖから毎秒５０ｍＶ逓増させながら連続的に印加した。印加開始約２０秒後、約５Ｖ程度で、導電性膜のＩＶ特性から大きく外れる電流が流れ始めた。（図６領域ＩＩ）その後電圧印加開始後約３０秒経過後、７Ｖで電流Ｉｆのピークを迎え、その後急激に電流Ｉｆが低下した。（図６領域Ｖ）
約１０Ｖまで電圧を逓増させ、電流Ｉｆが１０μＡ以下になっていることを確認し、パルス印加を停止した。
【００８７】
次に、図８に示した真空装置内で、アノード電極８４に１ｋＶを印加しながら、本実施例で製造した電子放出素子の電極２，３間に、１９Ｖ、パルス幅１ｍｓｅｃ、パルス間隔１０ｍｓｅｃの矩形パルスを、電極３側を負の極性で印加した。その時に流れる素子電流Ｉｆ及び放出電流Ｉｅを測定したところ、Ｉｆ＝０．６ｍＡ、Ｉｅ＝４．２μＡであった。
【００８８】
本実施例で製造した電子放出素子の電子放出特性は印加電圧の極性に対して非対称であり、高分子膜４との接触長さの長い電極３側を正の極性で電圧印加すると、その逆の極性の場合に比べて、１／１０程度の電流しか流れなかった。
【００８９】
また本実施例で製造した電子放出素子を、光学顕微鏡、走査型電子顕微鏡、透過型電子顕微鏡を用いて詳細に観察したところ、高分子膜４との接触長さの短い電極２の近傍に間隙６が形成されており、導電性膜は間隙６より数μｍ離れた位置にまで凝集・後退していた。また、間隙６内において、基体１と高分子膜を低抵抗化することで得た膜４’との間に、空隙６’が形成されていた。また、間隙６内に電極２の一部が露出していることが確認された。（図１（Ｅ））
［実施例３］
本実施例では、基本的に、実施例１と同様の工程で電子放出素子を製造するが、本実施例では、高分子膜４の形成工程および導電性膜５の形成工程をインクジェット法を用いた。従って、ここでは、実施例１の工程１、２，３の工程について図１０を用いて説明する。
【００９０】
（工程１）
実施例１同様、基板１として石英ガラス基板を用い、基体１を洗剤、純水および有機溶剤等を用いて十分に洗浄し、真空蒸着法、スパッタ法等により素子電極材料を堆積後、例えばフォトリソグラフィー技術を用いて基体１上に電極２、３を形成する（図１（Ａ））。この時、電極間隔Ｌは２０μｍとし、電極の幅Ｗを５００μｍ、その厚さを１００ｎｍとした。
【００９１】
（工程２）
電極２、３を形成した基板に、芳香族ポリイミドの前駆体であるポリアミック酸（日立化成工業（株）製：ＰＩＸ−Ｌ１１０）溶液を、樹脂分３％までＮ−メチルピロリドン／トリエタノールアミン溶媒で希釈した溶液をインクジェットにより図１０（ｃ）に示すように電極３の端部を中心に塗布し、真空中で、３５０℃まで昇温しベークして、イミド化を行った。インクジェットのドット径は５０μｍで、このときの電極２の端部と高分子膜４の交差長は３０μｍであった。この工程により形成されたポリイミド膜の膜厚は３０ｎｍであった。
【００９２】
（工程３）
次に導電性膜５を形成した。本実施例では、白金の有機金属溶液を用い、インクジェット噴射装置で３０μｍ径の導電性膜を３個形成した。このとき、高分子膜４の一部を覆い、電極２，３を接続するように形成した。（図１０（ｄ）、（ｅ））
尚、工程２で３５０℃ベークを行わずに１２０℃１０分の乾燥のみとし、工程３の導電性膜と一緒に３５０℃ベークを実施することもできる。
【００９３】
次に、図８に示した真空装置内で、アノード電極８４に１ｋＶを印加しながら、本実施例で製造した電子放出素子の電極２，３間に、１９Ｖ、パルス幅１ｍｓｅｃ、パルス間隔１０ｍｓｅｃの矩形パルスを、電極３側を負の極性で印加した。その時に流れる素子電流Ｉｆ及び放出電流Ｉｅを測定したところ、Ｉｆ＝０．１４ｍＡ、Ｉｅ＝０．８５μＡであった。
【００９４】
本実施例で製造した電子放出素子の電子放出特性は印加電圧の極性に対して非対称であり、高分子膜４との接触長さの長い電極３側を正の極性で電圧印加すると、その逆の極性の場合に比べて、１／１０程度の電流しか流れなかった。
【００９５】
また本実施例で製造した電子放出素子を、光学顕微鏡、走査型電子顕微鏡、透過型電子顕微鏡を用いて詳細に観察したところ、高分子膜４との接触長さの短い電極２の近傍に間隙６が形成されており、導電性膜は間隙６より数μｍ離れた位置にまで凝集・後退していた。また、間隙６内において、基体１と高分子膜を低抵抗化することで得た膜４’との間に、空隙６’が形成されていた。また、間隙６内に電極２の一部が露出していることが確認された。
【００９６】
［実施例４］
本実施例においては、対向する電極２，３の、高分子膜４と接続する端部（エッジ）において、電極の断面形状を先端（対向する電極側）に向かって徐々に膜厚が減少するようなテーパー状にした。
【００９７】
以下に、本実施例の電子放出素子の製造方法を図１１及び図１２を用いて説明する。
【００９８】
基体１として石英ガラス基板を用い、基体１を洗剤、純水および有機溶剤等を用いて十分に洗浄し、真空蒸着法、スパッタ法等により電極材料（Ｐｔ）９を堆積した。次に、基体１上に堆積したＰｔ薄膜９上に、通常のフォトリソグラフィーの手法により電極２，３の形状に対応するフォトレジストパターン１０を形成した（図６（ａ））。
【００９９】
次に、ＣＦ４／Ｏ２を用いたＲＩＥ（反応性イオンエッチング）を施し、電極のパターニングを行った（図１１（ｂ））。
【０１００】
次に、有機溶剤でレジスト１０を溶解剥離し、電極２，３を形成した（図１１（ｃ））。尚、電極間隔Ｌは１０μｍ、電極の幅Ｗを５００μｍとし、電極膜厚ｔは３０ｎｍとした。
【０１０１】
以上のようにして形成された電極２，３は、異方性エッチングの結果、電極２，３の対向する領域のエッジ部において、テーパー状の構造１１を有している。即ち、本実施例における、電極の形成方法では、両電極のエッジにテーパー構造が形成され、このテーパー長さＬ’は５００ｎｍであった。
【０１０２】
以上のように作製した電極２，３間に、実施例１と同様に、ポリイミド膜からなる高分子膜４形成した。高分子膜４の膜厚は３０ｎｍとし、この高分子膜４をフォトリソグラフィー技術により、幅Ｗ’が３００μｍとなるようにパターニングし、所望の形状のポリイミド膜４を作製した。（図１２（ａ））。その後、白金からなる導電性膜５を形成した。実施例１と同様にあらかじめフォトリソグラフィー法によりレジストをパターニング形成し、スパッタ法で白金を２０ｎｍ成膜した。その後、レジストを剥離した。この導電性膜５の形状は、高分子膜４とほぼおなじ形で、高分子膜を覆いかつ電極２，３を接続するように形成した（図１２（ｂ））。
【０１０３】
次に、実施例１と同様に、パルス通電によって低抵抗化処理を行い、高分子膜４を高分子膜を低抵抗化することで得た膜４’に変化させた。
【０１０４】
上記のように作成された高分子膜を低抵抗化することで得た膜４’に対して実施例１と同様に通電による間隙形成工程を行ったところ、電極２のエッジ近傍に間隙６が形成された。
【０１０５】
透過電子顕微鏡等を用いて、間隙近傍の構造を調べたところ、テーパー１１を形成していた電極２のエッジ部は、凝集、変形８して後退していた。また、間隙６に沿って、基体１が変質し凹部７が形成され、更に間隙６に沿って、基体１と高分子膜を低抵抗化することで得た膜４’との間には空隙６が形成されていた。更には、また、間隙６内に電極２が露出していることが確認された。さらに導電性膜５は間隙から数μｍはなれた位置まで凝集・後退していた。（図１２（ｃ））。
【０１０６】
実施例１における空隙６は、電極２エッジ部に部分的に形成されていたが、本実施例における空隙６は、全間隙６に渡って形成されていることがわかった。即ち、テーパー状の構造１１の存在により、より効率的に空隙６が形成されることがわかった。
【０１０７】
そして、また、本実施例の間隙６においては、電極２上の高分子膜を低抵抗化することで得た膜４’の表面（「上面」、あるいは「先端」）が、電極３に接続する高分子膜を低抵抗化することで得た膜４’の先端よりも上方に配置されていた。電極２上の高分子膜を低抵抗化することで得た膜４’の表面と、電極３に接続する高分子膜を低抵抗化することで得た膜４’の先端との高さの差は、実施例１のそれよりも、本実施例の方が大きかった。
【０１０８】
本実施例で製造した電子放出素子を実施例１と同様にして評価したところ、実施例１の電子放出素子よりも高い電子放出効率を長期に渡って安定に維持することができた。
【０１０９】
［実施例５］
本実施例は、本発明の電子放出素子をマトリックス配置させた電子源および画像表示装置を作製したものである。
【０１１０】
図１３に、本実施例の電子源の製造過程を説明する概略図を、図１４に、本実施例の画像表示装置の概略図を示す。
【０１１１】
図１３は、本実施例の電子源の一部を拡大して示しており、図１と同様の符号のものは、同様の部材を示している。９２はＸ方向配線、９３はＹ方向配線、９４は層間絶縁層である。
【０１１２】
図１４において、図１及び図１３と同様の符号のものは、同様の部材を示している。１０１はガラス基板上に蛍光膜とＡｌメタルバックが積層されたフェースプレートであり、１０２は基板１とフェースプレート１０１とを貼り付けるための支持枠であり、基板１、フェースプレート１０１、支持枠１０２で真空密閉容器が形成される。また、１０３は高圧端子である。
【０１１３】
以下、図１３、図１４を用いて、本実施例を説明する。
【０１１４】
高歪点ガラス基板（旭硝子（株）製、ＰＤ２００、軟化点８３０℃、徐冷点６２０℃、歪点５７０℃）上に、スパッタリング法により、厚さ１００ｎｍのＰｔ膜を堆積し、フォトリソグラフィ技術を用いてＰｔ膜からなる電極２，３を複数形成した（図１３（ａ））。なお、電極２、３の間隔は１０μｍとした。
【０１１５】
次に、スクリーン印刷法によりＡｇペーストを印刷し、加熱焼成することにより、複数の電極３に接続するＸ方向配線９２を形成した（図１３（ｂ））。
【０１１６】
続いて、Ｘ方向配線９２とＹ方向配線９３の交差部になる位置に、スクリーン印刷法により絶縁性ペーストを印刷し、加熱焼成して絶縁層９４を形成した（図１３（ｃ））。
【０１１７】
次に、スクリーン印刷法によりＡｇペーストを印刷し、加熱焼成することにより、複数の電極２に接続するＹ方向配線９２を形成し、基板１上にマトリックス配線を形成した（図１３（ｄ））。
【０１１８】
以上のようにしてマトリックス配線を形成した基板１の電極２，３間に跨る位置に、インクジェット法により、ポリイミドの前駆体であるポリアミック酸の３％Ｎ−メチルピロリドン／トリエタノールアミン溶液をＹ配線側の電極端部を中心として塗布した。これを、Ｎ２雰囲気下で１２０℃で乾燥した。
【０１１９】
次にＰｔの有機金属溶液をインクジェット法により３発、高分子膜４を覆い、且つ各々の電極を接続するように形成した。その後、真空雰囲気下で３５０℃ベークを実施し、直径約１００μｍ、膜厚３０ｎｍの円形のポリイミド膜からなる高分子膜４および、直径６０μｍ膜厚２０ｎｍの導電性膜３個を得た。導電性膜毎の交差長は２０μｍであった。（図１３（ｆ））。
【０１２０】
作製した基板１、フェースプレート１０１、支持枠１０２からなる密閉容器の内部を不図示の排気管を通じ真空ポンプにて排気し、さらに真空度を維持するために不図示の非蒸発型ゲッターを密閉容器内で加熱処理（ゲッターの活性化処理）した後、排気管をガスバーナーで溶着して容器を封止した。
【０１２１】
最後に、Ｘ方向配線９２、Ｙ方向配線９３を通じて、各々の素子、すなわち電極２，３間にパルス幅１ｍｓｅｃ、パルス間隔１０ｍｓｅｃの両極性矩形パルスを３Ｖ〜１０Ｖまで毎秒０．０５Ｖ逓増させながら連続的に印加し、高分子膜４の低抵抗化工程および間隙６形成工程を行った。この工程により電極２際の高分子膜を低抵抗化することで得た膜４’に間隙６を形成し、本実施例の電子源、および画像表示装置を作製した。
【０１２２】
以上のようにして完成した画像表示装置において、Ｘ方向配線、Ｙ方向配線を通じて、所望の電子放出素子を選択して２０Ｖの電圧を印加し、高圧端子１０３を通じてメタルバックに８ｋＶの電圧を印加したところ、長時間にわたって輝度むらがなく均一で良好な画像を表示することができた。
【図面の簡単な説明】
【０１２３】
【図１】本発明の電子放出素子の製造方法の一例を示す模式図である。
【図２】本発明の電子放出素子の製造方法を複数例を示す模式図である。
【図３】本発明の電子放出素子の製造方法の一例を示す模式図である。
【図４】本発明の電子放出素子の製造方法の一例を示す模式図である。
【図５】本発明の電子放出素子の製造方法の一例を示す模式図である。
【図６】本発明の電子放出素子の製造方法の一例を示す模式図である。
【図７】本発明の電子放出素子の製造方法の結果得られた伝書放出素子の例を示す模式図である。
【図８】測定評価機能を備えた真空装置の一例を示す模式図である。
【図９】本発明の電子放出素子の電子放出特性を示す模式図である。
【図１０】本発明の電子放出素子の製造方法の一例を示す模式図である。
【図１１】本発明の電子放出素子の製造方法の一例を示す模式図である。
【図１２】本発明の電子放出素子の製造方法の一例を示す模式図である。
【図１３】本発明の単純マトリクス配置の電子源の製造工程の一例を示す模式図である。
【図１４】本発明の単純マトリクス配置の画像表示装置の表示パネルの一例を示す模式図である。
【符号の説明】
【０１２４】
１  基体
２、３  電極
４  高分子膜
４’  低抵抗化した高分子膜
５  導電性膜
６  間隙
６’  カーボン膜と基体との間の空隙
７  基体表面の凹部
７  基体表面の凹部
８  変形部（凝集部）
９  電極材料
１０  フォトレジストパターン
１１  テーパー状の構造
１２  アノード電極
８０  素子電流Ｉｆを測定するための電流計
８１  素子電圧Ｖｆを印加するための電源
８２  放出電流Ｉｅを測定するための電流計
８３  アノード電極に電圧を印加するための高圧電源
８４  アノード電極
９２  Ｘ方向配線
９３  Ｙ方向配線
９４  層間絶縁層
１０１  フェースプレート
１０２  支持枠
１０３  高圧端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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