(57)【要約】【課題】電流が流れる方向にヘテロ障壁が存在しない導電性チャネルと、トランジスタのソース／ドレインと本体（バルク）との間のヘテロ接合とからなる、金属−絶縁体−半導体型電界効果トランジスタ（ＭＩＳＦＥＴ）を提供すること。【解決手段】垂直単結晶半導体構造の側壁に、ドレイン、本体、およびソース領域を組み込んだ、電界効果トランジスタの歪み垂直チャネル、電界効果トランジスタ、およびＣＭＯＳ回路の構造とその形成方法について記述し、このトランジスタのソースと本体との間にはヘテロ接合が形成され、ソース領域とチャネルは独立に本体領域に対して格子歪みを形成し、ドレイン領域は炭素ドープ領域を含むことによりドーパント（ホウ素）が本体に拡散しないようになされている。本発明によれば、ヘテロ接合および格子歪みによってソース領域からの漏洩電流の問題が軽減され、それとは別に、半導体材料を選択することによって、移動度を高めるためのチャネル領域での格子歪みが可能になる。【選択図】図４
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【特許請求の範囲】
【請求項１】
ドレイン領域を形成するステップと、
前記ドレイン領域に電気的に接触して第１の半導体材料を含む本体領域を形成するステップと、
前記本体領域に電気的に接触して第２の半導体材料を含むソース領域を形成するステップであって、前記第２の半導体材料が、前記第１の半導体材料とは異なり前記第１の半導体材料に対してヘテロ結合を形成するものであるステップとを含み、
前記ドレイン領域、本体領域、およびソース領域が単結晶材料を含むものであり、
前記第２の半導体材料の前記ソース領域の格子が、前記本体領域の前記第１の半導体材料に対して歪んでおり、したがって選択された伝導帯または価電子帯あるいはその両方のバンド・オフセットが得られ、さらに、
前記ドレイン、本体、およびソース上にチャネル領域を形成するステップであって、前記チャネル領域が、前記本体の前記第１の半導体材料に対して第３の半導体材料を含み、それによって前記本体上の前記チャネル領域に選択された格子歪みが得られるものであるステップと、
前記ドレイン領域から前記本体領域表面を経て前記ソース領域に延びる前記チャネル領域表面にゲート誘電体を形成するステップと、
前記ドレイン領域から前記本体領域表面を経て前記ソース領域に延びる前記ゲート誘電体上にゲート伝導領域を形成するステップと
を含む、電界効果トランジスタの形成方法。
【請求項２】
前記ソース領域と前記本体領域との間に形成された前記ヘテロ接合およびｐｎ接合が、ｉｎ−ｓｉｔｕドーピングにより実質的に整合される、請求項１に記載の方法。
【請求項３】
前記ヘテロ接合が、ｉｎ−ｓｉｔｕドーピングとイオン注入の群から選択されたステップによって前記本体領域に形成される、請求項１に記載の方法。
【請求項４】
第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域を有し、かつドーピング濃度が１×１０１９原子／ｃｍ３である基板を準備するステップと、
前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域上に、第２のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域を形成するステップと、
前記第２のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域上に、ドーピング濃度レベルが１×１０１９原子／ｃｍ３より高い第３の歪みｎ型シリコン・エピタキシャル領域を形成するステップと、
前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域から前記第２のＳｉ１−ｚＧｅｚエピタキシャル領域表面を経て前記第３の歪みｎ型シリコン・エピタキシャル領域に延びる少なくとも１つの側壁を含む、垂直構造を形成するステップと、
前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域から前記第２のＳｉ１−ｚＧｅｚエピタキシャル領域表面を経て前記第３の歪みｎ型シリコン・エピタキシャル領域に延びる前記垂直構造の前記少なくとも１つの側壁の領域表面に、第４の歪みシリコン・エピタキシャル領域を形成するステップと
を含む、垂直電界効果トランジスタ用の歪みシリコン・チャネルの形成方法。
【請求項５】
前記第４の歪みシリコン・エピタキシャル領域表面にゲート誘電体領域を形成するステップと、
前記ゲート誘電体領域１６表面に導電領域を形成するステップと
をさらに含む、請求項４に記載の方法。
【請求項６】
前記垂直構造の表面および前記垂直構造上にブランケット誘電体領域を形成するステップと、
前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域に電気的に接触するように前記ブランケット誘電体領域内を貫通させて第１の導電性バイアを形成するステップと、
前記第３の歪みｎ型シリコン・エピタキシャル領域に電気的に接触するように前記ブランケット誘電体領域内を貫通させて第２の導電性バイアを形成するステップと、
前記導電性領域に電気的に接触するように前記ブランケット誘電体領域内を貫通させて第３の導電性バイアを形成するステップと
をさらに含む、請求項５に記載の方法。
【請求項７】
前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域、前記第２のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域、および前記第３の歪みｎ型シリコン・エピタキシャル領域を、超高真空化学気相成長法（ＵＨＶ−ＣＶＤ）、急速熱処理化学気相成長法（ＲＴＣＶＤ）、減圧化学気相成長法（ＬＰＣＶＤ）、常圧化学気相成長法（ＡＰＣＶＤ）、および分子線エピタキシャル成長法（ＭＢＥ）からなる群から選択されたプロセスによって形成する、請求項４に記載の方法。
【請求項８】
前記基板を準備するステップの前に、線形勾配のゲルマニウム含量ｘおよびステップ状勾配のゲルマニウム含量ｘからなる群から選択されたゲルマニウム・プロフィル含量を有する第５のＳｉ１−ｘＧｅｘエピタキシャル領域を形成する、請求項４に記載の方法。
【請求項９】
前記基板を準備するステップに先立ち、水素、重水素、またはヘリウムあるいはこれらの組合せを注入するステップの後に、均一なゲルマニウム含量ｘを有する擬似格子整合領域の高温アニールを行うステップによって第５のＳｉ１−ｘＧｅｘエピタキシャル領域を形成する、請求項４に記載の方法。
【請求項１０】
イオン注入後にアニールを行うステップおよびｉｎ  ｓｉｔｕドーピングを行うステップの１つによって、前記第１の緩和Ｓｉ１−ｙＧｅｙエピタキシャル領域にｎ型ドープを行う、請求項４に記載の方法。
【請求項１１】
前記第２のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域を、前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域の上面に対して緩和させることができる、請求項４に記載の方法。
【請求項１２】
前記垂直構造を、反応性イオン・エッチングのステップおよびイオン・ビーム・ミリングのステップの１つによって形成する、請求項４に記載の方法。
【請求項１３】
前記垂直構造の前記少なくとも１つの側壁が、平面（１００）内にありかつ前記基板の主面に垂直である、請求項４に記載の方法。
【請求項１４】
前記垂直構造の前記少なくとも１つの側壁表面の前記第４の歪みシリコン・エピタキシャル領域が、前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域に対して歪んでいる、請求項４に記載の方法。
【請求項１５】
前記ゲート誘電体領域が、シリコンの酸化物、窒化物、酸窒化物と、Ｈｆ、Ａｌ、Ｚｒ、Ｌａ、Ｙ、Ｔａの酸化物およびシリケートのそれぞれまたは組合せからなる群から選択される、請求項５に記載の方法。
【請求項１６】
前記導電性領域が、金属、金属ケイ化物、ドープ型ポリシリコン、およびドープ型ポリＳｉＧｅからなる群から選択される、請求項５に記載の方法。
【請求項１７】
前記第４の歪みシリコン・エピタキシャル領域は、アニール後、前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域および前記第３の歪みｎ型シリコン・エピタキシャル領域に隣接したそれぞれの領域の隣の領域でｎ型に自己ドープされ、一方前記第２のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域に隣接した領域ではｐ型に自己ドープされる、請求項４に記載の方法。
【請求項１８】
前記第４の歪みシリコン・エピタキシャル領域での自己ドーピングと、前記自己ドープされた領域での前記ドーパントの活性化が、急速熱処理アニーリング、炉内アニーリング、およびレーザ・アニーリングからなる群から選択されたアニール・プロセスによって実現される、請求項４に記載の方法。
【請求項１９】
前記第４の歪みシリコン領域を、前記第２の緩和ＳｉＧｅ領域の格子面間隔に対して臨界膜厚未満の厚さに成長させる、請求項４に記載の方法。
【請求項２０】
第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２を有し、ドーピング濃度が１×１０１９原子／ｃｍ３である基板を準備するステップと、
前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２上に、緩和Ｓｉ１−ａ−ｂＧｅａＣｂエピタキシャル領域２００を形成するステップと、
前記緩和Ｓｉ１−ａ−ｂＧｅａＣｂエピタキシャル領域２００上に、第２のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域１３を形成するステップと、
前記第２のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域１３に、緩和Ｓｉ１−ｅ−ｆＧｅｅＣｆエピタキシャル領域２０１を形成するステップと、
前記緩和Ｓｉ１−ｅ−ｆＧｅｅＣｆエピタキシャル領域２０１上に、ドーピング濃度が１×１０１９原子／ｃｍ３より高い第３の歪みｎ型シリコン・エピタキシャル領域１４を形成するステップと、
前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２から、前記Ｓｉ１−ａ−ｂＧｅａＣｂ領域２００表面、前記第２の領域のＳｉ１−ｚＧｅｚ領域１３表面、前記Ｓｉ１−ｅ−ｆＧｅｅＣｆ領域２０１表面、および前記第３の領域の歪みｎ型シリコン・エピタキシャル領域１４表面を経て延びる少なくとも１つの側壁を含む、垂直構造１００１を形成するステップと、
前記第２の領域のＳｉ１−ａ−ｂＧｅａＣｂ領域２００から前記第２の領域のＳｉ１−ｚＧｅｚ領域１３表面を経て前記Ｓｉ１−ｅ−ｆＧｅｅＣｆ領域２０１に延びる前記垂直構造１００１の前記少なくとも１つの側壁の領域表面に、歪みシリコン・エピタキシャル領域１５を形成するステップと
を含む、垂直電界効果トランジスタ用の歪みシリコン・チャネルの形成方法。
【請求項２１】
前記歪みシリコン・エピタキシャル領域１５の表面にゲート誘電体領域１６を形成するステップと、
前記ゲート誘電体領域１６の表面に導電性領域１７を形成するステップと
をさらに含む、請求項２０に記載の方法。
【請求項２２】
前記緩和Ｓｉ１−ａ−ｂＧｅａＣｂ領域２００に、１×１０１６〜１×１０２１原子／ｃｍ３の範囲でｎ型にドープする、請求項２０に記載の方法。
【請求項２３】
前記緩和Ｓｉ１−ｅ−ｆＧｅｅＣｆ領域２０１に、１×１０１６〜１×１０２１原子／ｃｍ３の範囲でｎ型にドープする、請求項２０に記載の方法。
【請求項２４】
前記歪みシリコン領域１５は、アニール後、前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２および前記第３の歪みｎ型シリコン・エピタキシャル領域１４に隣接した領域１５’、１５’’’でｎ型に自己ドープされ、一方前記第２のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域１３に隣接した領域１５’’ではｐ型に自己ドープされる、請求項２０に記載の方法。
【請求項２５】
前記歪みシリコン領域１５を、前記緩和ＳｉＧｅ領域１３の格子面間隔に対して臨界膜厚未満の厚さに成長させる、請求項２０に記載の方法。
【請求項２６】
前記アニールするステップにより、１×１０１５〜１×１０２０原子／ｃｍ３の範囲でｎ型に自己ドープされる、請求項２０に記載の方法。
【請求項２７】
前記アニールするステップにより、１×１０１５〜１×１０２０原子／ｃｍ３の範囲でｐ型に自己ドープされる、請求項２０に記載の方法。
【請求項２８】
前記第３の歪みｎ型シリコン・エピタキシャル領域１４を形成するステップの後、前記第３の歪みｎ型シリコン・エピタキシャル領域１４上に緩和Ｓｉ１−ｈＧｅｈ領域４００を形成するステップと、前記Ｓｉ１−ｈＧｅｈ  ４００に１×１０１９原子／ｃｍ３より高い濃度レベルでｎ型にドープするステップとをさらに含み、前記少なくとも１つの側壁を有する垂直構造を形成するステップが、前記Ｓｉ１−ｈＧｅｈ領域４００から形成された前記側壁の一部を含む、請求項２０に記載の方法。
【請求項２９】
前記領域４００がポリシリコンまたはポリＳｉＧｅでよい、請求項２８に記載の方法。
【請求項３０】
第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２を有し、ドーピング濃度が１×１０１９原子／ｃｍ３である基板を準備するステップと、
前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２上に、緩和Ｓｉ１−ａ−ｂＧｅａＣｂエピタキシャル領域２００を形成するステップと、
前記緩和Ｓｉ１−ａ−ｂＧｅａＣｂエピタキシャル領域２００上に、第２のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域１３を形成するステップと、
前記第２のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域１３に、緩和Ｓｉ１−ｅ−ｆＧｅｅＣｆエピタキシャル領域２０１を形成するステップと、
前記緩和Ｓｉ１−ｅ−ｆＧｅｅＣｆエピタキシャル領域２０１上に、ドーピング濃度が１×１０１９原子／ｃｍ３より高い第３の歪みｎ型シリコン・エピタキシャル領域１４を形成するステップと、
前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２、前記緩和Ｓｉ１−ａ−ｂＧｅａＣｂ領域２００、前記第２の領域のＳｉ１−ｚＧｅｚ領域１３、前記Ｓｉ１−ｅ−ｆＧｅｅＣｆ領域２０１表面、前記第３の歪みｎ型シリコン・エピタキシャル領域１４を含んだ少なくとも１つの側壁を含む、垂直構造１００１を形成するステップと、
前記Ｓｉ１−ａ−ｂＧｅａＣｂ領域２００から前記第２のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域１３表面を経て前記Ｓｉ１−ｅ−ｆＧｅｅＣｆ領域２０１に延びる、前記垂直構造１００１の前記少なくとも１つの側壁の領域表面に、歪みシリコン層１５を形成するステップと、
前記Ｓｉ１−ａ−ｂＧｅａＣｂ領域２００から前記第２の領域のＳｉ１−ｚＧｅｚ領域１３表面を経て前記Ｓｉ１−ｅ−ｆＧｅｅＣｆ領域２０１に延びる、前記歪みシリコン領域１５表面に、緩和Ｓｉ１−ｇＧｅｇ領域７００を形成するステップと、
を含む、垂直電界効果トランジスタ用の埋込み型歪みシリコン・チャネルの形成方法。
【請求項３１】
前記Ｓｉ１−ｇＧｅｇ領域７００表面にゲート誘電体領域１６を形成するステップと、
前記ゲート誘電体領域１６表面に導電性領域１７を形成するステップと
をさらに含む、請求項３０に記載の方法。
【請求項３２】
前記歪みシリコン領域１５を、前記緩和ＳｉＧｅ領域１３の格子面間隔に対して臨界膜厚未満の厚さに成長させる、請求項３０に記載の方法。
【請求項３３】
前記第３の歪みｎ型シリコン・エピタキシャル領域１４を形成するステップの後、前記第３の歪みｎ型シリコン・エピタキシャル領域１４上にＳｉ１−ｈＧｅｈ領域４００を形成するステップと、前記Ｓｉ１−ｈＧｅｈ  ４００に１×１０１９原子／ｃｍ３より高い濃度レベルでｎ型にドープするステップとをさらに含み、前記垂直構造を形成する前記ステップが、少なくとも１つの側壁を形成することを含み、前記側壁の一部が前記Ｓｉ１−ｈＧｅｈ領域４００から形成される、請求項３０に記載の方法。
【請求項３４】
ｎ型濃度レベルが１×１０１９原子／ｃｍ３より高い第１の単結晶シリコン領域６２を準備するステップと、
前記ｎ型の第１の単結晶シリコン領域６２上に、第２のシリコン・エピタキシャル領域６３を形成し、前記第２のシリコン・エピタキシャル領域６３をｐ型にドープするステップと、
前記第２のシリコン・エピタキシャル領域６３上に、第３の歪みＳｉ１−ｙ−ｘＧｅｘＣｙ領域６４を形成し、前記第３の歪みＳｉ１−ｙ−ｘＧｅｘＣｙ領域６４を、１×１０１９原子／ｃｍ３より高い濃度レベルでｎ型にドープして、その界面６００で前記第２のシリコン・エピタキシャル領域６３とヘテロ接合を形成するステップと、
前記第１の単結晶シリコン領域６２、前記第２のシリコン・エピタキシャル領域６３、および前記第３の歪みＳｉ１−ｙ−ｘＧｅｘＣｙエピタキシャル領域６４を含んだ少なくとも１つの側壁を含む垂直構造３０００を形成するステップと、
前記第１の単結晶シリコン領域６２から、前記第２のシリコン・エピタキシャル領域６３表面を経て、前記第３の歪みＳｉ１−ｙ−ｘＧｅｘＣｙエピタキシャル領域６４に延びる、前記垂直構造３０００の少なくとも１つの側壁の領域表面に、シリコン領域６５を形成するステップと
を含む、電界効果用の垂直チャネルの作製方法。
【請求項３５】
前記リシコン領域６５の表面にゲート誘電体領域６６を形成するステップと、
前記ゲート誘電体領域６６の表面に導電性領域６７を形成するステップと
をさらに含む、請求項３４に記載の方法。
【請求項３６】
前記シリコン領域６５が、ゲルマニウム、カーボン、およびゲルマニウムカーボンの１つの合金を形成する、請求項３４に記載の方法。
【請求項３７】
前記シリコン・エピタキシャル領域６２、６３、６５、および歪みＳｉ１−ｙＧｅＣｙ領域６４が、超高真空化学気相成長法（ＵＨＶ−ＣＶＤ）、急速熱処理化学気相成長法（ＲＴＣＶＤ）、減圧化学気相成長法（ＬＰＣＶＤ）、常圧化学気相成長法（ＡＰＣＶＤ）、および分子線エピタキシャル成長法（ＭＢＥ）からなる群から選択されたプロセスによって形成される、請求項３４に記載の方法。
【請求項３８】
前記垂直構造が、反応性イオン・エッチングおよびイオン・ビーム・ミリングからなる群から選択されたプロセスによって形成される、請求項３４に記載の方法。
【請求項３９】
前記垂直構造３０００の前記少なくとも１つの側壁が、平面（１００）内にありかつ前記基板の主面に垂直である、請求項３４に記載の方法。
【請求項４０】
前記ゲート誘電体領域６６が、シリコンの酸化物、窒化物、酸窒化物と、Ｈｆ、Ａｌ、Ｚｒ、Ｌａ、Ｙ、Ｔａの酸化物およびシリケートのそれぞれまたは組合せからなる群から選択される、請求項３５に記載の方法。
【請求項４１】
前記導電性領域６７が、金属、金属ケイ化物、ドープ型ポリシリコン、およびドープ型ポリＳｉＧｅからなる群から選択される、請求項３５に記載の方法。
【請求項４２】
前記シリコン領域６５は、アニール後、前記ｎ型シリコン６２および前記ｎ型歪みＳｉ１−ｙＧｅＣｙ６４に隣接した領域６５’、６５’’’でｎ型に自己ドープされ、一方前記ｐ型シリコン６３に隣接した領域６５’’ではｐ型に自己ドープされる、請求項３５に記載の方法。
【請求項４３】
前記歪みシリコン６５での自己ドーピングと、前記ドープされた層での前記ドーパントの活性化が、急速熱処理アニーリング、炉内アニーリング、およびレーザ・アニーリングからなる群から選択されたアニール・プロセスによって実現される、請求項３４に記載の方法。
【請求項４４】
単結晶基板６１上に、ドーピング濃度が１×１０１９原子／ｃｍ３より高い第１のシリコン・エピタキシャル領域６２を準備するステップと、
前記ｎ型シリコン領域６２上に、Ｓｉ１−ｉ−ｊＧｅｉＣｊエピタキシャル領域３００を形成するステップと、
前記Ｓｉ１−ｉ−ｊＧｅｉＣｊ領域３００上に、第２のシリコン・エピタキシャル領域６３を形成し、前記シリコン・エピタキシャル領域６３をｐ型にドープするステップと、
前記ｐ型シリコン・エピタキシャル領域６３上に、第３の歪みＳｉ１−ｙＣｙエピタキシャル領域６４を形成し、前記歪みＳｉ１−ｙＣｙエピタキシャル領域６４に、１×１０１９原子／ｃｍ３より高い濃度レベルでｎ型にドープするステップと、
前記第１のシリコン・エピタキシャル領域６２、Ｓｉ１−ｉ−ｊＧｅｉＣｊエピタキシャル領域３００、第２のシリコン・エピタキシャル領域６３、第３の領域の歪みＳｉ１−ｙＣｙエピタキシャル領域６４を含んだ少なくとも１つの側壁を含む垂直構造を形成するステップと、
前記Ｓｉ１−ｉ−ｊＧｅｉＣｊエピタキシャル領域３００から、前記第２のシリコン・エピタキシャル領域６３表面を経て、前記第３の領域の歪みＳｉ１−ｙＣｙエピタキシャル領域６４に延びる、前記垂直構造３００１の少なくとも１つの側壁の領域表面に、シリコン領域６５を形成するステップと
を含む、電界効果トランジスタ用の垂直チャネルの作製方法。
【請求項４５】
前記シリコン領域６５の表面にゲート誘電体領域６６を形成するステップと、
前記ゲート誘電体領域６６の表面に導電性領域６７を形成するステップと
をさらに含む、請求項４４に記載の方法。
【請求項４６】
前記ｎ型歪みＳｉ１−ｙＣｙ領域６４上にシリコン領域４５０を形成するステップと、前記シリコン領域４５０に、１×１０１９原子／ｃｍ３より高い濃度レベルでｎ型にドープするステップとをさらに含む、請求項４４に記載の方法。
【請求項４７】
前記シリコン・エピタキシャル領域６２、６３、６５、４５０、歪みＳｉ１−ｙＣｙ領域６４、およびＳｉ１−ｉ−ｊＧｅｉＣｊ領域３００が、超高真空化学気相成長法（ＵＨＶ−ＣＶＤ）、急速熱処理化学気相成長法（ＲＴＣＶＤ）、減圧化学気相成長法（ＬＰＣＶＤ）、常圧化学気相成長法（ＡＰＣＶＤ）、および分子線エピタキシャル成長法（ＭＢＥ）からなる群から選択されたプロセスによって形成される、請求項４４に記載の方法。
【請求項４８】
前記シリコン・エピタキシャル領域６２が、イオン注入およびアニーリング、またはｉｎ  ｓｉｔｕドーピングからなる群から選択されたプロセスによってｎ型にドープされる、請求項４４に記載の方法。
【請求項４９】
前記垂直構造が、反応性イオン・エッチングおよびイオン・ビーム・ミリングからなる群から選択されたプロセスによって形成される、請求項４４に記載の方法。
【請求項５０】
前記垂直構造３０００の前記側壁が、平面（１００）内にありかつ前記基板の平面に垂直である、請求項４４に記載の方法。
【請求項５１】
前記ゲート誘電体領域６６が、酸化物、窒化物、酸窒化物と、Ｈｆ、Ａｌ、Ｚｒ、Ｌａ、Ｙ、Ｔａの酸化物およびシリケートのそれぞれまたは組合せからなる群から選択される、請求項４５に記載の方法。
【請求項５２】
前記導電性領域６７が、金属、金属ケイ化物、ドープ型ポリシリコン、およびドープ型ポリＳｉＧｅからなる群から選択される、請求項４５に記載の方法。
【請求項５３】
前記シリコン領域６５は、アニール後、前記ｎ型シリコン６２、前記ｎ型歪みＳｉ１−ｙＣｙ６４およびＳｉ１−ｉ−ｊＧｅｉＣｊエピタキシャル領域３００に隣接した領域６５’、６５’’’でｎ型に自己ドープされ、一方前記ｐ型シリコン６３に隣接した領域６５’’ではｐ型に自己ドープされる、請求項４４に記載の方法。
【請求項５４】
前記歪みシリコン６５での自己ドーピングと、前記ドープされた領域での前記ドーパントの活性化が、急速熱処理アニーリング、炉内アニーリング、およびレーザ・アニーリングからなる群から選択されたプロセスによって実現される、請求項４４に記載の方法。
【請求項５５】
前記Ｓｉ１−ｉ−ｊＧｅｉＣｊ領域３００がシリコン領域６２に対して緩和される、請求項４４に記載の方法。
【請求項５６】
第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２を有し、ドーピング濃度が１×１０１９原子／ｃｍ３より高い基板を準備するステップと、
前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２上に、第２のｎ型歪みシリコン・エピタキシャル領域８５０を形成するステップと、
前記第２の歪みｎ型シリコン・エピタキシャル領域８５０上に、第３のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域１３を形成するステップと、
前記第３のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域１３上に、第４の歪みｎ型シリコン・エピタキシャル領域１４を形成するステップであって、前記第４の歪みｎ型シリコン・エピタキシャル領域１４のドーピング濃度レベルが１×１０１９原子／ｃｍ３より高いステップと、
前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２から、前記第２の歪みシリコン領域８５０の表面、前記第３のＳｉ１−ｚＧｅｚエピタキシャル領域１３の表面を経て、前記第４の歪みｎ型シリコン・エピタキシャル領域１４に延びる、少なくとも１つの側壁を含む垂直構造１０００を形成するステップと、
前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２から、前記第２の歪みシリコン領域８５０の表面、前記第３のＳｉ１−ｚＧｅＺエピタキシャル領域１３の表面を経て、前記第４の歪みｎ型シリコン・エピタキシャル領域１４に延びる、前記垂直構造１０００の少なくとも１つの側壁の領域表面に、歪みシリコン・エピタキシャル領域１５を形成するステップと
を含む、垂直電界効果トランジスタ用の歪みシリコン・チャネルの形成方法。
【請求項５７】
前記歪みシリコン・エピタキシャル領域１５の表面にゲート誘電体領域１６を形成するステップと、
前記ゲート誘電体領域１６の表面に、導電性領域１７を形成するステップと
をさらに含む、請求項５６に記載の方法。
【請求項５８】
前記垂直構造２０００の表面および前記垂直構造２０００上にブランケット誘電体領域１８を形成するステップと、
前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２に電気的に接触するように前記ブランケット誘電体領域１８内を貫通させて導電性バイア１９を形成するステップと、
前記第４の歪みｎ型シリコン・エピタキシャル領域１４に電気的に接触するように前記ブランケット誘電体領域１８内を貫通させて導電性バイア２０を形成するステップと、
前記導電性領域１７に電気的に接触するように前記ブランケット誘電体領域１８内を貫通させて導電性バイア２１を形成するステップと
をさらに含む、請求項５７に記載の方法。
【請求項５９】
前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２、前記第２のｎ型歪みシリコン・エピタキシャル領域８５０、前記第３のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域１３、および前記第４の歪みｎ型シリコン・エピタキシャル領域１４が、超高真空化学気相成長法（ＵＨＶ−ＣＶＤ）、急速熱処理化学気相成長法（ＲＴＣＶＤ）、減圧化学気相成長法（ＬＰＣＶＤ）、常圧化学気相成長法（ＡＰＣＶＤ）、および分子線エピタキシャル成長法（ＭＢＥ）からなる群から選択されたプロセスによって形成される、請求項５６に記載の方法。
【請求項６０】
前記基板を準備するステップの前に、線形勾配のゲルマニウム含量ｘおよびステップ状勾配のゲルマニウム含量ｘからなる群から選択されたゲルマニウム・プロフィル含量を有するＳｉ１−ｘＧｅｘエピタキシャル領域１１を形成する、請求項５６に記載の方法。
【請求項６１】
前記基板を準備するステップに先立ち、水素、重水素、またはヘリウムあるいはこれらの組合せを注入するステップの後に、均一なゲルマニウム含量ｘを有する擬似格子整合領域の高温アニールを行うステップによって、Ｓｉ１−ｘＧｅｘエピタキシャル領域１１を形成する、請求項５６に記載の方法。
【請求項６２】
ｉｎ  ｓｉｔｕドーピングを行い、またはイオン注入後にアニールし、かつｉｎ  ｓｉｔｕドーピングを行うことによって、前記第１の緩和Ｓｉ１−ｙＧｅｙエピタキシャル領域１２をｎ型にドープする、請求項５６に記載の方法。
【請求項６３】
前記第２のｎ型シリコン・エピタキシャル領域１３が、前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２の上面に対して歪んでよい、請求項５６に記載の方法。
【請求項６４】
前記第３のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域１３が、前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２の上面に対して緩和されてよい、請求項５６に記載の方法。
【請求項６５】
前記垂直構造１０００が、反応性イオン・エッチングのステップおよびイオン・ビーム・ミリングのステップの１つによって形成される、請求項５６に記載の方法。
【請求項６６】
前記垂直構造１０００の少なくとも１つの側壁が、平面（１００）内にありかつ前記基板の主面に垂直である、請求項５６に記載の方法。
【請求項６７】
前記垂直構造１０００の前記少なくとも１つの側壁の表面にある前記歪みシリコン・エピタキシャル領域１５が、前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２に対して歪んでいる、請求項５６に記載の方法。
【請求項６８】
前記ゲート誘電体領域１６が、シリコンの酸化物、窒化物、酸窒化物と、Ｈｆ、Ａｌ、Ｚｒ、Ｌａ、Ｙ、Ｔａの酸化物およびシリケートのそれぞれまたは組合せからなる群から選択される、請求項５７に記載の方法。
【請求項６９】
前記導電性領域１７が、金属、金属ケイ化物、ドープ型ポリシリコン、およびドープ型ポリＳｉＧｅからなる群から選択される、請求項５７に記載の方法。
【請求項７０】
前記歪みシリコン・エピタキシャル領域１５は、アニール後、前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２および前記第３の歪みｎ型シリコン・エピタキシャル領域１４に隣接したそれぞれの領域１５’および１５’’’でｎ型に自己ドープされ、一方前記第２のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域１３に隣接した領域１５’’ではｐ型に自己ドープされる、請求項５６に記載の方法。
【請求項７１】
前記歪みシリコン・エピタキシャル領域１５での自己ドーピングと、前記自己ドープされた領域での前記ドーパントの活性化が、急速熱処理アニーリング、炉内アニーリング、およびレーザ・アニーリングからなる群から選択されたアニール・プロセスによって実現される、請求項５６に記載の方法。
【請求項７２】
ドレイン領域と、
第１の半導体材料を含む、前記ドレイン領域に電気的に接触する本体領域と、
前記本体領域に電気的に接触して第２の半導体材料を含むソース領域であって、前記第２の半導体材料が、前記第１の半導体領域とは異なるものであり前記第１の半導体材料に対してヘテロ接合を形成するものであるソース領域とを含み、
前記ドレイン領域、本体領域、およびソース領域が単結晶材料を含み、
前記第２の半導体材料の前記ソース領域が、前記本体領域の前記第１の半導体材料に対して格子歪みを形成して、選択された伝導帯または価電子帯あるいはその両方のオフセットをもたらし、さらに、
前記ドレイン、本体、およびソース上に形成されたチャネル領域であって、前記本体の前記第１の半導体材料に対して第３の半導体材料を含み、前記本体表面の前記チャネル領域では選択された格子歪みが形成されているチャネル領域と、
前記ドレイン領域から、前記本体領域の表面を経て、前記ソース領域に延びる前記チャネル領域の表面のゲート誘電体と、
前記ドレイン領域から、前記本体領域の表面を経て、前記ソース領域に延びる、前記ゲート誘電体の表面のゲート導電性領域と
を含む、電界効果トランジスタ。
【請求項７３】
前記ソース領域と前記本体との前記ヘテロ接合およびｐｎ接合が、ｉｎ−ｓｉｔｕドーピングによって実質的に整合されている、請求項７２に記載の電界効果トランジスタ。
【請求項７４】
前記ヘテロ接合が、ｉｎ−ｓｉｔｕドーピングおよびイオン注入からなる群から選択されたステップによって前記本体領域に形成される、請求項７２に記載の電界効果トランジスタ。
【請求項７５】
第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２を有する基板であって、前記第１の領域１２のドーピング濃度が１×１０１９原子／ｃｍ３よりも高い基板と、
前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２上の、第２のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域１３と、
前記第２のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域１３上の、第３の歪みｎ型シリコン・エピタキシャル領域１４であって、そのドーピング濃度レベルが１×１０１９原子／ｃｍ３よりも高い第３の歪みｎ型シリコン・エピタキシャル領域１４と、
前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２から前記第２のＳｉ１−ｚＧｅｚエピタキシャル領域１３表面を経て前記第３の歪みｎ型シリコン・エピタキシャル領域１４に延びる、少なくとも１つの側壁を含む垂直構造１０００と、
前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２から前記第２のＳｉ１−ｚＧｅｚエピタキシャル領域１３表面を経て前記第３の歪みｎ型シリコン・エピタキシャル領域１４に延びる、前記垂直構造１０００の少なくとも１つの側壁の表面領域にある、歪みシリコン・エピタキシャル領域１５と
を含む、垂直電界効果トランジスタ用の歪みシリコン・チャネル。
【請求項７６】
第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２を有する基板であって、前記第１の領域１２のドーピング濃度が１×１０１９原子／ｃｍ３よりも高い基板と、
前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２上の、緩和Ｓｉ１−ａ−ｂＧｅａＣｂエピタキシャル領域２００と、
前記緩和Ｓｉ１−ａ−ｂＧｅａＣｂエピタキシャル領域２００上の、第２のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域１３と、
前記第２のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域１３上の、緩和Ｓｉ１−ｅ−ｆＧｅｅＣｆエピタキシャル領域２０１と、
前記緩和Ｓｉ１−ｅ−ｆＧｅｅＣｆエピタキシャル領域２０１上の、第３の歪みｎ型シリコン・エピタキシャル領域１４であって、そのドーピング濃度が１×１０１９原子／ｃｍ３よりも高い第３の歪みｎ型シリコン・エピタキシャル領域１４と、
前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２から、前記Ｓｉ１−ａ−ｂＧｅａＣｂ領域２００表面、前記第２の領域のＳｉ１−ｚＧｅｚ領域１３表面、前記Ｓｉ１−ｅ−ｆＧｅｅＣｆ領域２０１表面、および前記第３の領域の歪みｎ型シリコン・エピタキシャル領域１４表面を経て延びる、少なくとも１つの側壁を含む垂直構造１００１と、
前記第２のＳｉ１−ａ−ｂＧｅａＣｂ領域２００から、前記第２の領域のＳｉ１−ｚＧｅｚ領域１３表面を経て、前記Ｓｉ１−ｅ−ｆＧｅｅＣｆ領域２０１に延びる、前記垂直構造１００１の前記少なくとも１つの側壁の領域表面にある、歪みシリコン・エピタキシャル領域１５と
を含む、垂直電界効果トランジスタ用の歪みシリコン・チャネル。
【請求項７７】
ｎ型の濃度レベルが１×１０１９原子／ｃｍ３よりも高い、第１の単結晶シリコン領域６２と、
前記ｎ型の第１の単結晶シリコン領域６２上の、ｐ型にドープされた第２のシリコン・エピタキシャル領域６３と、
前記第２のシリコン・エピタキシャル領域６３上の、第３の歪みＳｉ１−ｙ−ｘＧｅｘＣｙエピタキシャル領域６４であって、１×１０１９原子／ｃｍ３よりも高い濃度レベルでｎ型にドープされて、前記シリコン・エピタキシャル領域６３との界面６００にヘテロ接合を形成する第３の歪みＳｉ１−ｙ−ｘＧｅｘＣｙエピタキシャル領域６４と、
前記第１の単結晶シリコン領域６２、前記第２のシリコン・エピタキシャル領域６３、および前記第３の歪みＳｉ１−ｙ−ｘＧｅｘＣｙエピタキシャル領域６４を含んだ少なくとも１つの側壁を含む垂直構造３０００と、
前記第１の単結晶シリコン領域６２から、前記第２のシリコン・エピタキシャル領域６３表面を経て、前記第３の歪みＳｉ１−ｙ−ｘＧｅｘＣｙエピタキシャル領域６４に延びる、前記垂直構造３０００の前記少なくとも１つの側壁の領域表面にあるシリコン領域６５と
を含む、電界効果用の垂直チャネル。
【請求項７８】
ドーピング濃度が１×１０１９原子／ｃｍ３よりも高い単結晶基板６１上の第１のシリコン・エピタキシャル領域６２と、
前記ｎ型シリコン領域６２上のＳｉ１−ｉ−ｊＧｅｉＣｊエピタキシャル領域３００と、
前記Ｓｉ１−ｉ−ｊＧｅｉＣｊ領域３００上の、ｐ型にドープされた第２のシリコン・エピタキシャル領域６３と、
前記ｐ型シリコン・エピタキシャル領域６３上の、第３の歪みＳｉ１−ｙＣｙエピタキシャル領域６４であって、１×１０１９原子／ｃｍ３よりも高い濃度レベルでｎ型にドープされた、第３の歪みＳｉ１−ｙＣｙエピタキシャル領域６４と、
前記第１のシリコン・エピタキシャル領域６２、Ｓｉ１−ｉ−ｊＧｅｉＣｊエピタキシャル領域３００、第２のシリコン・エピタキシャル領域６３、および第３の歪みＳｉ１−ｙＣｙエピタキシャル領域６４を含んだ少なくとも１つの側壁を含む垂直カラム構造と、
前記Ｓｉ１−ｉ−ｊＧｅｉＣｊエピタキシャル領域３００から、前記第２のシリコン・エピタキシャル領域６３表面を経て、前記第３の領域の歪みＳｉ１−ｙＣｙエピタキシャル領域６４に延びる、前記垂直構造３００１の前記少なくとも１つの側壁の領域表面にあるシリコン領域６５と
を含む、電界効果トランジスタ用の垂直チャネル。
【請求項７９】
第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２を有する基板であって、前記第１の領域１２のドーピング濃度が１×１０１９原子／ｃｍ３よりも高い基板と、
前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２上の、第２のｎ型歪みシリコン・エピタキシャル領域８５０と、
前記第２の歪みｎ型シリコン・エピタキシャル領域８５０上の、第３のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域１３と、
前記第３のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域１３上の、第４の歪みｎ型シリコン・エピタキシャル領域１４であって、そのドーピング濃度レベルが１×１０１９原子／ｃｍ３よりも高い第４の歪みｎ型シリコン・エピタキシャル領域１４と、
前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２から、前記第２の歪みシリコン領域８５０表面、前記第３のＳｉ１−ｚＧｅｚエピタキシャル領域１３表面を経て、前記第４の歪みｎ型シリコン・エピタキシャル領域１４に延びる、少なくとも１つの側壁を含んだ垂直構造１０００の形成と、
前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２から、前記第２の歪みシリコン領域８５０表面、前記第３のＳｉ１−ｚＧｅｚエピタキシャル領域１３表面を経て、前記第４の歪みｎ型シリコン・エピタキシャル領域１４に延びる、前記垂直構造１０００の前記少なくとも１つの側壁の領域表面にある、歪みシリコン・エピタキシャル領域１５と
を含む、垂直電界効果トランジスタ用の歪みシリコン・チャネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体トランジスタに関し、より詳細には、電流が流れる方向にヘテロ障壁が存在しない導電性チャネルと、トランジスタのソース／ドレインと本体（バルク）との間のヘテロ接合とからなる、金属−絶縁膜−半導体型電界効果トランジスタ（ＭＩＳＦＥＴ）に関する。
【背景技術】
【０００２】
シリコンＭＯＳＦＥＴのスケーリングは、半導体産業において主要な課題となっている。デバイスの寸法がナノメートル・レベルに縮小するにつれ、従来の技法では、ある特定の望ましくない物理的作用を低減させることができなくなり始めている。例えば、短チャネル効果（ＳＣＥ）を低減させるにはアンチ・パンチスルー（ＡＰＴ）やハロゲン注入（halo implantation）を用いている。しかし、温度によって拡散が大きくなるので急峻なドーピング・プロフィルを実現することが困難であり、またこのような高濃度でドープされたチャネルまたはポケット注入領域により、接合容量および帯間トンネリングが増大する。S.Thompson他による「MOS scaling: transistor challenges for the 21st century」、IntelTechnology Journal、Ｑ３、１９９８年では、所与の技術に関し、チャネル工学によって回路ゲート遅延を約１０％しか低減させることができず、ゲート酸化物およびソース／ドレイン（Ｓ／Ｄ）の接合深さのスケーリングがもたらされた世代の後の世代では、チャネル長のスケーリングを行うことができないことが示されている。
【０００３】
バンドギャップ工学によれば、デバイス設計において重要な自由度を得ることができる。分子線エピタキシャル法（ＭＢＥ）、様々なタイプの化学気相成長法（ＣＶＤ）、またはイオン注入、あるいはこれらの組合せによって、高品質引張り歪みＳｉ／ＳｉＧｅおよび圧縮歪みＳｉＧｅ／Ｓｉヘテロ構造を成長させることにより、成熟したシリコン技術にバンドギャップ工学の概念を組み入れることが可能になる。
【０００４】
バンドギャップ工学は、様々なタイプのヘテロ接合電界効果トランジスタ（ＨＦＥＴ）を実現するのに利用されている。最も広く研究されているのは変調ドープ型電界効果トランジスタ（ＭＯＤＦＥＴ）であり、量子井戸を使用して、低濃度にドープされた半導体にキャリアを閉じ込めている（K. Ismail、「Si/SiGe High-Speed Field-Effect Transistors」、ＩＥＤＭ、TechnologyDigest、第５０９〜５１２頁、１９９５年参照）。より高いキャリア移動度は、存在する場合には使用されるヘテロ材料系に応じて、不純物散乱の低減、埋込みチャネルでの表面粗さ散乱（surfaceroughness scattering）の低減、および歪みによって引き起こされた移動度の増大により、実現することができる。同様の概念から派生して、様々なタイプのヘテロ構造ＣＭＯＳデバイスも提案され研究されている（M.A. Armstrong他「Design of Si/SiGe Heterojunction Complementary Metal-OxideSemiconductor Transistors」、ＩＥＤＭ、Technology Digest第７６１〜７６４号、１９９５年； S. Imai他「Si-SiGeSemiconductor Device and Method of Fabricating the Same」米国特許第５，８４７，４１９号；およびM.Kubo他「Method of Forming HCMOS Devices with a Silicon-Germanium-Carbon compoundSemiconductor Layer」米国特許第６，１９０，９７５号、２００１年２月２０日、参照）。これらデバイスの利点とは、キャリア移動度が高いことであり、したがって駆動電流が高く高速である。しかしこれらプレーナ・デバイスには、依然として２つの顕著な問題があり、すなわちデバイスのスケーリングと短チャネル効果の制御である。
【０００５】
プレーナＦＥＴデバイスでは、チャネル長はリソグラフィによって制限される。この問題は、デバイスを垂直方向に製作する場合に解決することができ、この場合チャネル長は、エピタキシャル技法によってのみ決定される。同様に、ソース／ドレインでのホウ素およびリンの拡散の問題は、Y. Ming他の「25-nm p-Channel vertical MOSFET's with SiGeC source-drains」、IEEEElectron Device Letters、第２０巻、Ｎｏ．６、１９９９年、およびH. Rucker他「Dopant diffusion in C-dopedSi and SiGe: physical model and experimental verification」、IEDM、TechnicalDigest、第３４５〜８頁、１９９９年に示されるように、ソース／ドレインに薄いＳｉＧｅＣ層を導入して超スケーラブルな垂直トランジスタを実現することにより、低減することができる。
【０００６】
短チャネル効果に関しては、超急峻なレトログレード型チャネル・プロフィルおよび超薄型ソース／ドレイン接合を除き、シリコン・オン・インシュレータ（ＳＯＩ）を使用して短チャネル効果を制御してきた。しかしＳＯＩでは短チャネル効果が完全に除去されず、したがってＳＯＩに関する固有の問題とは、フローティング・ボディ効果である。短チャネル効果を低減させる別の方法とは、ソース／本体接合部に埋込み型エネルギー障壁を持たせることであり、特に障壁高さが印加バイアスに左右されない障壁を持たせることである。この場合、ヘテロ接合によって得られるバンド・オフセットが非常に適している。ヘテロ接合ＭＯＳＦＥＴ（ＨＪＭＯＳＦＥＴ）は、S. Hareland他の「New structural approach for reducing punchthroughcurrent in deep submicrometer MOSFETs and extending MOSFET scaling」、IEEEElectronics Letters、第２９巻、Ｎｏ．２１、第１８９４〜１８９６頁、１９９３年１０月、およびX. D. Chen他の「VerticalP-MOSFETS with heterojunction between source/drain and channel」、Device ResearchConference、デンバー、２０００年６月により提案され研究されている。
【０００７】
ｐ−チャネル／ｎ−チャネル相補型垂直ＭＩＳＦＥＴデバイスと、そのようなデバイスをダイナミックＲＡＭ（ＤＲＡＭ）に特定して利用することが、米国特許第５，９２０，０８８号、第６，２０７，９７７号、第５，９６３，８００号、および第５，９１４，５０４号にそれぞれ記載されている。ヘテロ接合は、垂直デバイスのソース／チャネル接合で利用される。非常に短いチャネルを実現することができかつ短チャネル効果を低減させることができるが、そのようなデバイス構造には依然として大きな欠点がある。オフ状態（すなわちゲートではバイアスが０でありドレインではバイアスが高い）では、ドレイン誘発型障壁低下（ＤＩＢＬ）、バルク・パンチスルー、したがってオフ状態漏洩電流を低下させるのに、ヘテロ障壁が有用である。しかしオン状態（すなわちゲートおよびドレインでのバイアスが高い）では、埋込み型ヘテロ障壁が駆動電流に有害になる。その理由は、ソース／チャネル接合でのヘテロ障壁によって、ソースからチャネルへのキャリアの熱放出が著しく阻止されるからである。キャリア注入のための唯一の方法とは、チャネル内輸送のボトルネックとなる、障壁を横断する量子力学的トンネリングである。これらの参考文献で述べた、チャネル内の障壁を横断した後のいわゆる弾道伝導は、表面粗さ散乱が強いために生じない。したがって、そのようなデバイスの駆動電流は著しく低下する。さらに、そのようなデバイスのソースの一部（チャネル附近）はドープされていないので、ソースの直列抵抗が高いことから駆動電流はさらに低下することになる。詳細な研究は、Q.Ouyang他による「Two-Dimensional Bandgap Engineering in Novel pMOSFETs」、SISPAD、シアトル、２０００年９月で、またX.D. Chen他による「Vertical P-MOSFETS with heterojunction between source/drain andchannel」、Device Research Conference、デンバー、２０００年６月で行われている。
【０００８】
最近、水平高移動度埋込み型ｐ−チャネルヘテロ接合トランジスタ（ＨＭＨＪＴ）が、Q.Ouyang他の米国特許第６３１９７９９Ｂ１号に提案されている。詳細なシミュレーション研究は、Q. Ouyang他による「A Novel Si/SiGeHeterojunction pMOSFET with Reduced Short-Channel Effects and Enhanced DriveCurrent」、IEEE Transactions on Electron Devices、４７（１０）、２０００年で行われている。デバイスは、Q.Ouyang他の「Fabrication of a Novel Vertical pMOSFET with Enhanced Drive Currentand Reduced Short-Channel Effects and Floating Body Effects」、VLSIシンポジウム、京都、２００１年６月の垂直構造を使用して実現された。この場合、高性能ｐＭＯＳＦＥＴを実現させるため、圧縮歪みＳｉＧｅ／Ｓｉを使用している。しかし、相補型ＭＯＳＦＥＴを使用した回路を実現するために、高性能の垂直ｎＭＯＳＦＥＴも必要とする。本発明において、本発明者等は、低漏洩・高駆動電流のヘテロ接合ｎＭＯＳＦＥＴを提案する。６つの実施形態を例示し、その方法についても記述する。
【０００９】
米国特許第５，２８５，０８８号は、「高電子移動度トランジスタ」について述べている。このデバイスは、活性領域上に部分的に突出した「オーバーハング形状」が形成されるように、ポリＳｉＧｅ層とポリＳｉ層からなるソース／ドレイン電極用の１対の半導体層を有している。この場合、ソース／ドレインとゲートは自己整合する。しかしこれはプレーナ・デバイスであり、依然として短チャネル効果の影響を受けている。
【特許文献１】米国特許第５，８４７，４１９号
【特許文献２】米国特許第６，１９０，９７５号
【特許文献３】米国特許第５，９２０，０８８号
【特許文献４】米国特許第６，２０７，９７７号
【特許文献５】米国特許第５，９６３，８００号
【特許文献６】米国特許第５，９１４，５０４号
【特許文献７】米国特許第６３１９７９９Ｂ１号
【特許文献８】米国特許第５，２８５，０８８号
【非特許文献１】S. Thompson他、「MOS scaling:transistor challenges for the 21st century」、Intel Technology Journal、Ｑ３、１９９８年
【非特許文献２】K. Ismail、「Si/SiGe High-SpeedField-Effect Transistors」、ＩＥＤＭ、Technology Digest、第５０９〜５１２頁、１９９５年
【非特許文献３】M. A. Armstrong他、「Design of Si/SiGeHeterojunction Complementary Metal-Oxide Semiconductor Transistors」、ＩＥＤＭ、TechnologyDigest第７６１〜７６４号、１９９５年
【非特許文献４】Y. Ming他、「25-nm p-Channel verticalMOSFET's with SiGeC source-drains」、IEEE Electron Device Letters、第２０巻、Ｎｏ．６、１９９９年
【非特許文献５】H. Rucker他、「Dopant diffusion inC-doped Si and SiGe: physical model and experimental verification」、IEDM、TechnicalDigest、第３４５〜８頁、１９９９年
【非特許文献６】S. Hareland他、「New structuralapproach for reducing punchthrough current in deep submicrometer MOSFETs andextending MOSFET scaling」、IEEE Electronics Letters、第２９巻、Ｎｏ．２１、第１８９４〜１８９６頁、１９９３年１０月
【非特許文献７】X. D. Chen他、「Vertical P-MOSFETSwith heterojunction between source/drain and channel」、Device ResearchConference、デンバー、２０００年６月
【非特許文献８】Q. Ouyang他、「Two-Dimensional BandgapEngineering in Novel pMOSFETs」、SISPAD、シアトル、２０００年９月
【非特許文献９】Q. Ouyang他、「A Novel Si/SiGeHeterojunction pMOSFET with Reduced Short-Channel Effects and Enhanced DriveCurrent」、IEEE Transactions on Electron Devices、４７（１０）、２０００年
【非特許文献１０】Q. Ouyang他、「Fabrication of a NovelVertical pMOSFET with Enhanced Drive Current and Reduced Short-Channel Effectsand Floating Body Effects」、VLSIシンポジウム、京都、２００１年６月
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、極めて優れた性能およびスケーラビリティを有するデバイス構造を提供することである。２次元バンドギャップ工学を使用することにより、従来のＳｉ技術における矛盾点を回避することができ、駆動電流と漏洩電流とを独立に最適化することができる。その結果、非常に高い駆動電流と優れたターンオフ特性を同時に実現することができる。さらに、そのようなデバイスで短チャネル効果を抑制することにより、ＭＯＳＦＥＴ技術の連続的かつより積極的なスケーリングが可能になる。
【課題を解決するための手段】
【００１１】
本発明は、様々な実施形態により、これらの利点を有するｎ−チャネルＭＩＳＦＥＴ構造について述べる。本発明の別の態様は、そのようなデバイスのプロセス・インテグレーション（process integration）である。本発明で述べるデバイスは、トランジスタのソースと本体との間に少なくともヘテロ接合を有するが、チャネル内では電流が流れる方向に沿ってヘテロ障壁が存在しないものである。ドレイン誘発型障壁低下は、ソース接合でのヘテロ障壁に起因して実質的に低減され、そのため、閾値下の振れおよびオフ状態での漏洩が小さくなる。一方、駆動電流は、チャネル内にヘテロ障壁がないことから量子力学的トンネリングによって制限されない。したがってこれらのデバイスによれば、非常に高いオン／オフ比を実現することができる。このようなデバイスは、ＤＲＡＭやラップトップ・コンピュータ、無線通信などの、高速で低漏洩、低電力の適用分野において極めて優れたものである。
【００１２】
シリコン・ベースやＩＩＩ−Ｖ材料系など、デバイスの概念を実現するには適正なバンド・オフセットを有する任意のヘテロ材料系を使用することができる。シリコン技術が最も成熟していることから、シリコン・ベースの材料が最も経済的に見合うものであり魅力的である。ｎＭＩＳＦＥＴ内の電子に関して適切なバンド・オフセットを有する、２つのＳｉベースのヘテロ構造がある。１つは、緩和ＳｉＧｅバッファ層上に引張り歪みＳｉまたはＳｉＧｅを設けたものであり、もう１つは、緩和Ｓｉ上に引張り歪みＳｉ１−ｘ−ｙＧｅｘＣｙを設けたものである。各材料系で、チャネルは表面チャネルでよく、または埋込み型量子井戸チャネルでよい。
【００１３】
キャリア移動度は、結晶の歪みだけではなく結晶方向にも依存する。最近の研究によれば、ゲート酸化物が２ｎｍ未満でありゲート長が１５０ｎｍ未満のデバイスでは、（１１０）基板上で＜１１０＞方向に沿って正孔移動度が著しく高まり、一方、（１００）基板上では＜１００＞方向に沿って電子移動度が最高であり続けることが示されている。したがって本発明の全ての実施形態は、好ましくは（１００）平面内にかつ＜１００＞方向に沿ってチャネルを有する。
【００１４】
本発明では、垂直ｎ−チャネル・トランジスタに関する６つの実施形態を例示する。各実施形態の製作方法についても記述する。
【００１５】
本発明を、非限定的な実施形態に関してかつ添付図面を参照しながら、以下により詳細に記述する。
【発明を実施するための最良の形態】
【００１６】
炭素、シリコン、およびゲルマニウムの格子面間隔は、それぞれ３．５６７Å、５．４３１Å、および５．６４６Åである。２軸引張り歪みは、緩和Ｓｉ上の擬似格子整合（pseudomorphic）ＳｉＣに、あるいは緩和ＳｉＧｅまたはＧｅ基板上の擬似格子整合Ｓｉに存在するが、これは、擬似格子整合材料の場合、成長面（表面）内で格子面間隔が大きくなると成長方向（表面に垂直）での格子面間隔が小さくなることを意味する。一方、圧縮歪みは、緩和Ｓｉ上の擬似格子整合ＳｉＧｅに、または緩和ＳｉＧｅ上の擬似格子整合Ｇｅに存在するが、これは、擬似格子整合材料の場合、成長面（表面）内で格子面間隔が小さくなると成長方向（表面に垂直）での格子面間隔が大きくなることを意味する。緩和Ｓｉ上の圧縮歪みＳｉＧｅに少量の炭素（＜１％）を添加することによって、ＳｉＧｅの歪みを補償し軽減することができる。歪みは、歪み材料のバンド構造を変化させる。したがって歪みは、エネルギー・バンド・オフセット、有効質量、および状態密度に影響を及ぼす可能性がある。図面を参照すると、図１は、緩和Ｓｉバッファ層上の引張り歪みＳｉ１−ｙＣｙの伝導帯および価電子帯を、それぞれ曲線４および５で示している。この場合、電子は、電子移動度の高い引張り歪みＳｉ１−ｙＣｙ内に閉じ込められ、したがってこの材料系はｎＭＯＳＦＥＴに適している。さらに図２は、緩和シリコン・ゲルマニウム上の引張り歪みシリコンの伝導帯および価電子帯を、それぞれ曲線６および７で示している。電子は、潜在的に電子移動度の高い引張り歪みシリコン内に閉じ込められ、したがってこの材料系はｎＭＯＳＦＥＴに適していると考えられる。これら２つの材料系の場合、チャネルは表面チャネルでよく、または埋込み型量子井戸チャネルでよい。図１〜２において、縦座標はエネルギーを表し、横座標は深さを表す。
【００１７】
図３は、本発明で開示する垂直デバイス構造の平面図を示す。図４は、第１の実施形態の断面図を示す。これは、ソース層１４や本体層１３、ドレイン層１２などのいくつかの層を含んだ垂直型メサ、カラム、ペデスタル、ピラー、またはフィン構造体を含むＳｉＧｅベースの垂直ｎＭＯＳＦＥＴ  ９であり、これらの層１４、１３、および１２をエッチングすることによって形成することが可能なメサ、カラム、ペデスタル、ピラー、またはフィン構造体の側壁に、チャネル層１５、絶縁層１６、およびゲート電極層１７が設けられている。このデバイスには、以下の構造的特徴がある。
１）ドレインはｎ＋型緩和ＳｉＧｅ  １２である。
２）本体はエピタキシャルｐ型緩和ＳｉＧｅ  １３であり、そのドーピング・レベルは、所望の閾値電圧を実現するように調整されている。
３）ソースはエピタキシャルｎ＋型引張り歪みＳｉ  １４である。
４）チャネルはエピタキシャル引張り歪みＳｉ  １５であり、矢印２２および２３で示される電流が流れる方向にヘテロ障壁はない。チャネル層１５は本体１３との界面８でヘテロ接合を形成し、チャネル１５に電子を閉じ込めるため図２に示されるバンド・オフセットが得らるように機能する。典型的な場合、チャネルは、ドーパントの拡散により隣接層から自己ドープされ、例えば本体１３表面のチャネル領域１５’’はｐ型であり、ソース１４およびドレイン１２表面のチャネル領域１５’および１５’’’はｎ型にドープされる。
５）歪みＳｉ／ＳｉＧｅヘテロ接合は、ソース１４と本体１３との界面５００に形成され、好ましくはソース／本体の金属学的ｐ／ｎ接合に整合する。ヘテロ接合は電子が本体１３に入るのを阻止するように機能するので、オフ状態電流は低下し、したがってオフ状態電流は何桁という大きさで低下する。ヘテロ接合の一方の層（ソース１４）の歪みが大きくなるほどエネルギー障壁が高くなり、デバイスを停止させたときに（すなわちオフ状態）、ソースから本体を通ってドレインへ流れる漏洩電流が少なくなる。
６）ゲートは、領域１５’、１５’’、１５’’’を含んだ歪みシリコン・チャネル１５全体に重なる導電層１７であり、これらの間には絶縁体１６が存在する。ゲートはソース１４およびドレイン１２の一部に至りまたは重なる。ゲート・ソース間／ゲート・ドレイン間のオーバーラップ容量を低下させるため、ソース１４およびドレイン１２に重なるゲート酸化物を、本体１３に重なる酸化物よりも厚くすることができる。
７）ドレイン、ソース、およびゲート電極１９、２０、および２１は、それぞれドレイン１２、ソース１４、およびゲート１７に接続される。
８）層１０およびバッファ層１１は、ドレイン１２をエピタキシャル成長させるための緩和ＳｉＧｅテンプレートが得られるように機能する。層１０は、シリコン・オン・インシュレータ（ＳＯＩ）基板の一部でよい。層１０および１１は、バルク状のＧｅ、Ｇｅオン・インシュレータ、ＳｉＧｅオン・インシュレータ、またはシリコン・オン・サファイア（ＳＯＳ）でもよい。基板１０およびバッファ層１１の代わりに格子面間隔が適切な結合層を設けることができる。
【００１８】
ソース／ドレインにリンをドープした場合、ソース／ドレインからチャネルおよび本体へのリンの拡散によって、超短チャネル・デバイスのソースおよびドレインが短絡し易くなる。図５に示すようにエピタキシャルＳｉＧｅＣ層２００および２０１を付加することによって、リンの拡散を低減させることができる。これは本発明の第２の実施形態である。ｎＭＯＳＦＥＴ  ２４は、層１２および１４からのリンの拡散を阻止するためにＳｉＧｅＣ層２００および２０１がそれぞれ含まれること以外、第１の実施形態と同様の構造を持つ。シリコン層１４の歪みが大きい場合、その臨界膜厚（critical thickness）はやや小さい。層の歪みが大きくなるにつれ、歪んだ層が緩和し始める臨界膜厚はより薄くなる。臨界膜厚は、層がその本来の格子面間隔に向かうように層内に欠陥が生じてその歪みが軽減される厚さであると、当技術分野では理解されている。格子面間隔は、層の組成、ならびに緩和の程度によって決定されるが、これは典型的な場合１００％と見なされるものである。例えばＧｅの格子は、シリコンの格子面間隔の１．０４倍である。ＳｉＧｅ層のＧｅ組成が５０％の場合、その格子面間隔はシリコンの格子面間隔の１．０２倍であることが予測される。この実施形態では、緩和ＳｉＧｅ層あるいはポリシリコンまたはポリＳｉＧｅ層４００を歪みシリコン層１４の上面に形成するが、そのようにすることで、シリサイド化に十分な厚さの複合体ソースも形成される。層４００は望み通りに厚くすることができ、一方、層１４の厚さは臨界膜厚より小さいかまたは臨界膜厚程度である。ＳｉＧｅＣ層２００、２０１、およびＳｉＧｅ層４００の厚さがゼロの場合、第２の実施形態は第１の実施形態と同様になる。
【００１９】
図４および５に示される最初の２つの実施形態は、引張り歪みシリコン表面チャネル１５を有する。歪みによって誘発されるさらに高い電子移動度により、駆動電流は従来のＳｉチャネルに比べて高くなる。しかしいくつかの低ノイズの適用例では、表面粗さ散乱が望ましくなく、これを取り除くことが好ましい。その場合、埋込み型量子井戸チャネルがより望ましい。したがって埋込みチャネルの場合、電子は２次元ガスとして量子井戸内に閉じ込められ、したがって重要な点は、表面散乱の問題がないのでその高い移動度を維持できることである。本発明の第３の実施形態であるｎＭＯＳＦＥＴ  ２６の断面図を、図６に示す。図６を参照すると、これは第２の実施形態と同様の構造であり、メサまたはカラムまたはペデスタルまたはピラーまたはフィン構造体の側壁表面に、表面粗さ散乱が低いために移動度が高くなっている埋込み型シリコン・チャネル１５と、ＳｉＧｅキャップ層７００と、絶縁体層１６と、ゲート電極層１７とを備えている。
【００２０】
上記３つの実施形態は、バルク状のシリコンとは異なる格子面間隔を得るために、緩和ＳｉＧｅバッファ層を必要とする。典型的な場合、この緩和ＳｉＧｅバッファ層は、線形またはステップ状に勾配が付けられたＳｉＧｅ構造上に成長させた、Ｇｅ含量（content）が一定の緩和ＳｉＧｅからなる。
【００２１】
この問題を回避するため、別のヘテロ材料系をｎＭＯＳＦＥＴに使用することができる。シリコン上の引張り歪みＳｉ１−ｘ−ｙＧｅｘＣｙは所望の伝導帯オフセットも有し、その場合は緩和ＳｉＧｅの事実上の基板を必要としない。そのような垂直表面チャネル・デバイス６０である第４の実施形態の断面図を図７に示す。このデバイスには、以下の構造的特徴がある。
１）ドレインはｎ＋型シリコン６２である。
２）本体はｐ型シリコン６３であり、そのドーピング・レベルは、所望の閾値電圧を実現するように調整されている。
３）ソースはｎ＋型引張り歪みＳｉ１−ｘ−ｙＧｅｘＣｙ６４である。
４）チャネルはシリコンまたは歪みＳｉ１−ａ−ｂＧｅａＣｂ  ６５であり、矢印７２および７３で示される電流が流れる方向に沿って、ヘテロ障壁はない。
５）歪みＳｉ１−ｘ−ｙＧｅｘＣｙ／Ｓｉヘテロ接合は、ソースと本体との界面６００に形成され、好ましくはソース／本体の金属学的ｐ／ｎ接合に整合する。
６）ゲートは、チャネル６５全体とソース６４およびドレイン６２の一部に重なる導電層６７であり、これらの間には絶縁体６６が存在する。
７）層６１は、バルク状のシリコンまたはＳＯＩ基板でよい。層６１は、バルク状のＧｅ、Ｇｅオン・インシュレータ、ＳｉＧｅオン・インシュレータ、ＳＯＳでもよい。
【００２２】
ｎＭＯＳＦＥＴ  ７４のドレインからチャネルへのリンの拡散を低減させるため、図８に示すように、ＳｉＧｅＣ層３００をドレインに導入する。ＳｉＧｅＣ層６４は引張り歪みが大きく、その臨界膜厚はいくらか小さい。したがって、緩和シリコンまたはポリシリコンまたはポリＳｉＧｅまたはポリＳｉＧｅＣ層４５０を導入して複合体ソースを形成し、そのソースが、シリサイド化に十分な厚さを持つようにする。ＳｉＧｅＣ層３００および緩和シリコンまたはポリシリコンまたはポリＳｉＧｅまたはポリＳｉＧｅＣ層４５０の厚さがゼロの場合、第５の実施形態は図７に示す第４の実施形態と同様になる。これと同様に、ＳｉＧｅキャップ層７００がチャネル層１５と絶縁体層１６との間にある図６に類似させて、ＳｉＧｅＣチャネル６５と絶縁体６６の間にシリコン・キャップを設けた埋込み型歪みＳｉＧｅＣチャネル・デバイスを形成することもできる。
【００２３】
上記５つの実施形態は全て非対称なデバイスであり、ソースと本体の間にのみヘテロ接合を有するものであることに留意されたい。トランスミッション・ゲートなどの、ある特定の回路の適用例では、デバイスは対称的であることが好ましい。図９に示す本発明の第６の実施形態は、表面チャネルｎＭＯＳＦＥＴ  ８０１である。これは第１の実施形態と同様の構造であるが、薄い歪みシリコン層８５０および緩和ＳｉＧｅ層１２を含んだ複合体ドレインがある。この構造では、シリコン層１４および８５０の歪みの大きさを同じにすべきであり、または同じにすることができる。したがって、ソースとドレインの両方の接合部におけるヘテロ障壁は同じ高さと考えられ、そのためデバイスは、対称のデバイスに近くなる。
【００２４】
好ましい実施形態によれば、本発明はさらに、垂直高移動度ヘテロ接合ｎＭＩＳＦＥＴのプロセス・インテグレーションに関する下記のスキームを含む。
１）ｉｎ−ｓｉｔｕドーピングを行ってまたは行わずに、ドレイン、本体、およびソース用のいくつかの層の積層体をピタキシャル成長させる。
２）パターニング／エッチングを行って、メサ、またはペデスタル、またはピラー、またはカラム、またはフィン構造体を形成する。
３）メサ、またはペデスタル、またはピラー、またはカラム、またはフィン構造体の側壁に、チャネル層、望むならキャップ層をエピタキシャル成長させる。
４）酸化物、酸窒化物、その他の高誘電率誘電体、またはこれらの組合せでよい絶縁体層を成長させまたは堆積する。
５）メサ、またはペデスタル、またはピラー、またはカラム、またはフィン構造体の側壁に、ポリシリコン、ポリＳｉＧｅ、または金属でよいゲート電極層を成長させまたは堆積する。
６）ソース、ドレイン、本体、あるいはポリＳｉまたはポリＳｉＧｅゲート電極にｉｎ−ｓｉｔｕドープされていない場合は、イオン注入し、アニールする。
７）ゲートをパターニングしエッチングする。
８）フィールド酸化膜を堆積する。
９）コンタクトを開口する。
１０）ソース／ドレインをシリサイド化する。
１１）メタライゼーションおよび金属焼結を行う。
【００２５】
高移動度チャネルと、好ましくはソースまたはドレインあるいはその両方の接合部に一致したヘテロ接合とを含んだ半導体デバイスについて、記述し例示してきたが、上述の特許請求の範囲のみによって限定される本発明の広い範囲から逸脱することなく修正例および変形例が可能であることが、当業者に明らかにされよう。
【００２６】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００２７】
（１）ドレイン領域を形成するステップと、
前記ドレイン領域に電気的に接触して第１の半導体材料を含む本体領域を形成するステップと、
前記本体領域に電気的に接触して第２の半導体材料を含むソース領域を形成するステップであって、前記第２の半導体材料が、前記第１の半導体材料とは異なり前記第１の半導体材料に対してヘテロ結合を形成するものであるステップとを含み、
前記ドレイン領域、本体領域、およびソース領域が単結晶材料を含むものであり、
前記第２の半導体材料の前記ソース領域の格子が、前記本体領域の前記第１の半導体材料に対して歪んでおり、したがって選択された伝導帯または価電子帯あるいはその両方のバンド・オフセットが得られ、さらに、
前記ドレイン、本体、およびソース上にチャネル領域を形成するステップであって、前記チャネル領域が、前記本体の前記第１の半導体材料に対して第３の半導体材料を含み、それによって前記本体上の前記チャネル領域に選択された格子歪みが得られるものであるステップと、
前記ドレイン領域から前記本体領域表面を経て前記ソース領域に延びる前記チャネル領域表面にゲート誘電体を形成するステップと、
前記ドレイン領域から前記本体領域表面を経て前記ソース領域に延びる前記ゲート誘電体上にゲート伝導領域を形成するステップと
を含む、電界効果トランジスタの形成方法。
（２）前記ソース領域と前記本体領域との間に形成された前記ヘテロ接合およびｐｎ接合が、ｉｎ−ｓｉｔｕドーピングにより実質的に整合される、上記（１）に記載の方法。
（３）前記ヘテロ接合が、ｉｎ−ｓｉｔｕドーピングとイオン注入の群から選択されたステップによって前記本体領域に形成される、上記（１）に記載の方法。
（４）第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域を有し、かつドーピング濃度が１×１０１９原子／ｃｍ３である基板を準備するステップと、
前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域上に、第２のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域を形成するステップと、
前記第２のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域上に、ドーピング濃度レベルが１×１０１９原子／ｃｍ３より高い第３の歪みｎ型シリコン・エピタキシャル領域を形成するステップと、
前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域から前記第２のＳｉ１−ｚＧｅｚエピタキシャル領域表面を経て前記第３の歪みｎ型シリコン・エピタキシャル領域に延びる少なくとも１つの側壁を含む、垂直構造を形成するステップと、
前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域から前記第２のＳｉ１−ｚＧｅｚエピタキシャル領域表面を経て前記第３の歪みｎ型シリコン・エピタキシャル領域に延びる前記垂直構造の前記少なくとも１つの側壁の領域表面に、第４の歪みシリコン・エピタキシャル領域を形成するステップと
を含む、垂直電界効果トランジスタ用の歪みシリコン・チャネルの形成方法。
（５）前記第４の歪みシリコン・エピタキシャル領域表面にゲート誘電体領域を形成するステップと、
前記ゲート誘電体領域１６表面に導電領域を形成するステップと
をさらに含む、上記（４）に記載の方法。
（６）前記垂直構造の表面および前記垂直構造上にブランケット誘電体領域を形成するステップと、
前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域に電気的に接触するように前記ブランケット誘電体領域内を貫通させて第１の導電性バイアを形成するステップと、
前記第３の歪みｎ型シリコン・エピタキシャル領域に電気的に接触するように前記ブランケット誘電体領域内を貫通させて第２の導電性バイアを形成するステップと、
前記導電性領域に電気的に接触するように前記ブランケット誘電体領域内を貫通させて第３の導電性バイアを形成するステップと
をさらに含む、上記（５）に記載の方法。
（７）前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域、前記第２のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域、および前記第３の歪みｎ型シリコン・エピタキシャル領域を、超高真空化学気相成長法（ＵＨＶ−ＣＶＤ）、急速熱処理化学気相成長法（ＲＴＣＶＤ）、減圧化学気相成長法（ＬＰＣＶＤ）、常圧化学気相成長法（ＡＰＣＶＤ）、および分子線エピタキシャル成長法（ＭＢＥ）からなる群から選択されたプロセスによって形成する、上記（４）に記載の方法。
（８）前記基板を準備するステップの前に、線形勾配のゲルマニウム含量ｘおよびステップ状勾配のゲルマニウム含量ｘからなる群から選択されたゲルマニウム・プロフィル含量を有する第５のＳｉ１−ｘＧｅｘエピタキシャル領域を形成する、上記（４）に記載の方法。
（９）前記基板を準備するステップに先立ち、水素、重水素、またはヘリウムあるいはこれらの組合せを注入するステップの後に、均一なゲルマニウム含量ｘを有する擬似格子整合領域の高温アニールを行うステップによって第５のＳｉ１−ｘＧｅｘエピタキシャル領域を形成する、上記（４）に記載の方法。
（１０）イオン注入後にアニールを行うステップおよびｉｎ  ｓｉｔｕドーピングを行うステップの１つによって、前記第１の緩和Ｓｉ１−ｙＧｅｙエピタキシャル領域にｎ型ドープを行う、上記（４）に記載の方法。
（１１）前記第２のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域を、前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域の上面に対して緩和させることができる、上記（４）に記載の方法。
（１２）前記垂直構造を、反応性イオン・エッチングのステップおよびイオン・ビーム・ミリングのステップの１つによって形成する、上記（４）に記載の方法。
（１３）前記垂直構造の前記少なくとも１つの側壁が、平面（１００）内にありかつ前記基板の主面に垂直である、上記（４）に記載の方法。
（１４）前記垂直構造の前記少なくとも１つの側壁表面の前記第４の歪みシリコン・エピタキシャル領域が、前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域に対して歪んでいる、上記（４）に記載の方法。
（１５）前記ゲート誘電体領域が、シリコンの酸化物、窒化物、酸窒化物と、Ｈｆ、Ａｌ、Ｚｒ、Ｌａ、Ｙ、Ｔａの酸化物およびシリケートのそれぞれまたは組合せからなる群から選択される、上記（５）に記載の方法。
（１６）前記導電性領域が、金属、金属ケイ化物、ドープ型ポリシリコン、およびドープ型ポリＳｉＧｅからなる群から選択される、上記（５）に記載の方法。
（１７）前記第４の歪みシリコン・エピタキシャル領域は、アニール後、前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域および前記第３の歪みｎ型シリコン・エピタキシャル領域に隣接したそれぞれの領域の隣の領域でｎ型に自己ドープされ、一方前記第２のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域に隣接した領域ではｐ型に自己ドープされる、上記（４）に記載の方法。
（１８）前記第４の歪みシリコン・エピタキシャル領域での自己ドーピングと、前記自己ドープされた領域での前記ドーパントの活性化が、急速熱処理アニーリング、炉内アニーリング、およびレーザ・アニーリングからなる群から選択されたアニール・プロセスによって実現される、上記（４）に記載の方法。
（１９）前記第４の歪みシリコン領域を、前記第２の緩和ＳｉＧｅ領域の格子面間隔に対して臨界膜厚未満の厚さに成長させる、上記（４）に記載の方法。
（２０）第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２を有し、ドーピング濃度が１×１０１９原子／ｃｍ３である基板を準備するステップと、
前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２上に、緩和Ｓｉ１−ａ−ｂＧｅａＣｂエピタキシャル領域２００を形成するステップと、
前記緩和Ｓｉ１−ａ−ｂＧｅａＣｂエピタキシャル領域２００上に、第２のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域１３を形成するステップと、
前記第２のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域１３に、緩和Ｓｉ１−ｅ−ｆＧｅｅＣｆエピタキシャル領域２０１を形成するステップと、
前記緩和Ｓｉ１−ｅ−ｆＧｅｅＣｆエピタキシャル領域２０１上に、ドーピング濃度が１×１０１９原子／ｃｍ３より高い第３の歪みｎ型シリコン・エピタキシャル領域１４を形成するステップと、
前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２から、前記Ｓｉ１−ａ−ｂＧｅａＣｂ領域２００表面、前記第２の領域のＳｉ１−ｚＧｅｚ領域１３表面、前記Ｓｉ１−ｅ−ｆＧｅｅＣｆ領域２０１表面、および前記第３の領域の歪みｎ型シリコン・エピタキシャル領域１４表面を経て延びる少なくとも１つの側壁を含む、垂直構造１００１を形成するステップと、
前記第２の領域のＳｉ１−ａ−ｂＧｅａＣｂ領域２００から前記第２の領域のＳｉ１−ｚＧｅｚ領域１３表面を経て前記Ｓｉ１−ｅ−ｆＧｅｅＣｆ領域２０１に延びる前記垂直構造１００１の前記少なくとも１つの側壁の領域表面に、歪みシリコン・エピタキシャル領域１５を形成するステップと
を含む、垂直電界効果トランジスタ用の歪みシリコン・チャネルの形成方法。
（２１）前記歪みシリコン・エピタキシャル領域１５の表面にゲート誘電体領域１６を形成するステップと、
前記ゲート誘電体領域１６の表面に導電性領域１７を形成するステップと
をさらに含む、上記（２０）に記載の方法。
（２２）前記緩和Ｓｉ１−ａ−ｂＧｅａＣｂ領域２００に、１×１０１６〜１×１０２１原子／ｃｍ３の範囲でｎ型にドープする、上記（２０）に記載の方法。
（２３）前記緩和Ｓｉ１−ｅ−ｆＧｅｅＣｆ領域２０１に、１×１０１６〜１×１０２１原子／ｃｍ３の範囲でｎ型にドープする、上記（２０）に記載の方法。
（２４）前記歪みシリコン領域１５は、アニール後、前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２および前記第３の歪みｎ型シリコン・エピタキシャル領域１４に隣接した領域１５’、１５’’’でｎ型に自己ドープされ、一方前記第２のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域１３に隣接した領域１５’’ではｐ型に自己ドープされる、上記（２０）に記載の方法。
（２５）前記歪みシリコン領域１５を、前記緩和ＳｉＧｅ領域１３の格子面間隔に対して臨界膜厚未満の厚さに成長させる、上記（２０）に記載の方法。
（２６）前記アニールするステップにより、１×１０１５〜１×１０２０原子／ｃｍ３の範囲でｎ型に自己ドープされる、上記（２０）に記載の方法。
（２７）前記アニールするステップにより、１×１０１５〜１×１０２０原子／ｃｍ３の範囲でｐ型に自己ドープされる、上記（２０）に記載の方法。
（２８）前記第３の歪みｎ型シリコン・エピタキシャル領域１４を形成するステップの後、前記第３の歪みｎ型シリコン・エピタキシャル領域１４上に緩和Ｓｉ１−ｈＧｅｈ領域４００を形成するステップと、前記Ｓｉ１−ｈＧｅｈ  ４００に１×１０１９原子／ｃｍ３より高い濃度レベルでｎ型にドープするステップとをさらに含み、前記少なくとも１つの側壁を有する垂直構造を形成するステップが、前記Ｓｉ１−ｈＧｅｈ領域４００から形成された前記側壁の一部を含む、上記（２０）に記載の方法。
（２９）前記領域４００がポリシリコンまたはポリＳｉＧｅでよい、上記（２８）に記載の方法。
（３０）第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２を有し、ドーピング濃度が１×１０１９原子／ｃｍ３である基板を準備するステップと、
前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２上に、緩和Ｓｉ１−ａ−ｂＧｅａＣｂエピタキシャル領域２００を形成するステップと、
前記緩和Ｓｉ１−ａ−ｂＧｅａＣｂエピタキシャル領域２００上に、第２のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域１３を形成するステップと、
前記第２のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域１３に、緩和Ｓｉ１−ｅ−ｆＧｅｅＣｆエピタキシャル領域２０１を形成するステップと、
前記緩和Ｓｉ１−ｅ−ｆＧｅｅＣｆエピタキシャル領域２０１上に、ドーピング濃度が１×１０１９原子／ｃｍ３より高い第３の歪みｎ型シリコン・エピタキシャル領域１４を形成するステップと、
前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２、前記緩和Ｓｉ１−ａ−ｂＧｅａＣｂ領域２００、前記第２の領域のＳｉ１−ｚＧｅｚ領域１３、前記Ｓｉ１−ｅ−ｆＧｅｅＣｆ領域２０１表面、前記第３の歪みｎ型シリコン・エピタキシャル領域１４を含んだ少なくとも１つの側壁を含む、垂直構造１００１を形成するステップと、
前記Ｓｉ１−ａ−ｂＧｅａＣｂ領域２００から前記第２のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域１３表面を経て前記Ｓｉ１−ｅ−ｆＧｅｅＣｆ領域２０１に延びる、前記垂直構造１００１の前記少なくとも１つの側壁の領域表面に、歪みシリコン層１５を形成するステップと、
前記Ｓｉ１−ａ−ｂＧｅａＣｂ領域２００から前記第２の領域のＳｉ１−ｚＧｅｚ領域１３表面を経て前記Ｓｉ１−ｅ−ｆＧｅｅＣｆ領域２０１に延びる、前記歪みシリコン領域１５表面に、緩和Ｓｉ１−ｇＧｅｇ領域７００を形成するステップと、
を含む、垂直電界効果トランジスタ用の埋込み型歪みシリコン・チャネルの形成方法。
（３１）前記Ｓｉ１−ｇＧｅｇ領域７００表面にゲート誘電体領域１６を形成するステップと、
前記ゲート誘電体領域１６表面に導電性領域１７を形成するステップと
をさらに含む、上記（３０）に記載の方法。
（３２）前記歪みシリコン領域１５を、前記緩和ＳｉＧｅ領域１３の格子面間隔に対して臨界膜厚未満の厚さに成長させる、上記（３０）に記載の方法。
（３３）前記第３の歪みｎ型シリコン・エピタキシャル領域１４を形成するステップの後、前記第３の歪みｎ型シリコン・エピタキシャル領域１４上にＳｉ１−ｈＧｅｈ領域４００を形成するステップと、前記Ｓｉ１−ｈＧｅｈ  ４００に１×１０１９原子／ｃｍ３より高い濃度レベルでｎ型にドープするステップとをさらに含み、前記垂直構造を形成する前記ステップが、少なくとも１つの側壁を形成することを含み、前記側壁の一部が前記Ｓｉ１−ｈＧｅｈ領域４００から形成される、上記（３０）に記載の方法。
（３４）ｎ型濃度レベルが１×１０１９原子／ｃｍ３より高い第１の単結晶シリコン領域６２を準備するステップと、
前記ｎ型の第１の単結晶シリコン領域６２上に、第２のシリコン・エピタキシャル領域６３を形成し、前記第２のシリコン・エピタキシャル領域６３をｐ型にドープするステップと、
前記第２のシリコン・エピタキシャル領域６３上に、第３の歪みＳｉ１−ｙ−ｘＧｅｘＣｙ領域６４を形成し、前記第３の歪みＳｉ１−ｙ−ｘＧｅｘＣｙ領域６４を、１×１０１９原子／ｃｍ３より高い濃度レベルでｎ型にドープして、その界面６００で前記第２のシリコン・エピタキシャル領域６３とヘテロ接合を形成するステップと、
前記第１の単結晶シリコン領域６２、前記第２のシリコン・エピタキシャル領域６３、および前記第３の歪みＳｉ１−ｙ−ｘＧｅｘＣｙエピタキシャル領域６４を含んだ少なくとも１つの側壁を含む垂直構造３０００を形成するステップと、
前記第１の単結晶シリコン領域６２から、前記第２のシリコン・エピタキシャル領域６３表面を経て、前記第３の歪みＳｉ１−ｙ−ｘＧｅｘＣｙエピタキシャル領域６４に延びる、前記垂直構造３０００の少なくとも１つの側壁の領域表面に、シリコン領域６５を形成するステップと
を含む、電界効果用の垂直チャネルの作製方法。
（３５）前記リシコン領域６５の表面にゲート誘電体領域６６を形成するステップと、
前記ゲート誘電体領域６６の表面に導電性領域６７を形成するステップと
をさらに含む、上記（３４）に記載の方法。
（３６）前記シリコン領域６５が、ゲルマニウム、カーボン、およびゲルマニウムカーボンの１つの合金を形成する、上記（３４）に記載の方法。
（３７）前記シリコン・エピタキシャル領域６２、６３、６５、および歪みＳｉ１−ｙＧｅＣｙ領域６４が、超高真空化学気相成長法（ＵＨＶ−ＣＶＤ）、急速熱処理化学気相成長法（ＲＴＣＶＤ）、減圧化学気相成長法（ＬＰＣＶＤ）、常圧化学気相成長法（ＡＰＣＶＤ）、および分子線エピタキシャル成長法（ＭＢＥ）からなる群から選択されたプロセスによって形成される、上記（３４）に記載の方法。
（３８）前記垂直構造が、反応性イオン・エッチングおよびイオン・ビーム・ミリングからなる群から選択されたプロセスによって形成される、上記（３４）に記載の方法。
（３９）前記垂直構造３０００の前記少なくとも１つの側壁が、平面（１００）内にありかつ前記基板の主面に垂直である、上記（３４）に記載の方法。
（４０）前記ゲート誘電体領域６６が、シリコンの酸化物、窒化物、酸窒化物と、Ｈｆ、Ａｌ、Ｚｒ、Ｌａ、Ｙ、Ｔａの酸化物およびシリケートのそれぞれまたは組合せからなる群から選択される、上記（３５）に記載の方法。
（４１）前記導電性領域６７が、金属、金属ケイ化物、ドープ型ポリシリコン、およびドープ型ポリＳｉＧｅからなる群から選択される、上記（３５）に記載の方法。
（４２）前記シリコン領域６５は、アニール後、前記ｎ型シリコン６２および前記ｎ型歪みＳｉ１−ｙＧｅＣｙ６４に隣接した領域６５’、６５’’’でｎ型に自己ドープされ、一方前記ｐ型シリコン６３に隣接した領域６５’’ではｐ型に自己ドープされる、上記（３５）に記載の方法。
（４３）前記歪みシリコン６５での自己ドーピングと、前記ドープされた層での前記ドーパントの活性化が、急速熱処理アニーリング、炉内アニーリング、およびレーザ・アニーリングからなる群から選択されたアニール・プロセスによって実現される、上記（３４）に記載の方法。
（４４）単結晶基板６１上に、ドーピング濃度が１×１０１９原子／ｃｍ３より高い第１のシリコン・エピタキシャル領域６２を準備するステップと、
前記ｎ型シリコン領域６２上に、Ｓｉ１−ｉ−ｊＧｅｉＣｊエピタキシャル領域３００を形成するステップと、
前記Ｓｉ１−ｉ−ｊＧｅｉＣｊ領域３００上に、第２のシリコン・エピタキシャル領域６３を形成し、前記シリコン・エピタキシャル領域６３をｐ型にドープするステップと、
前記ｐ型シリコン・エピタキシャル領域６３上に、第３の歪みＳｉ１−ｙＣｙエピタキシャル領域６４を形成し、前記歪みＳｉ１−ｙＣｙエピタキシャル領域６４に、１×１０１９原子／ｃｍ３より高い濃度レベルでｎ型にドープするステップと、
前記第１のシリコン・エピタキシャル領域６２、Ｓｉ１−ｉ−ｊＧｅｉＣｊエピタキシャル領域３００、第２のシリコン・エピタキシャル領域６３、第３の領域の歪みＳｉ１−ｙＣｙエピタキシャル領域６４を含んだ少なくとも１つの側壁を含む垂直構造を形成するステップと、
前記Ｓｉ１−ｉ−ｊＧｅｉＣｊエピタキシャル領域３００から、前記第２のシリコン・エピタキシャル領域６３表面を経て、前記第３の領域の歪みＳｉ１−ｙＣｙエピタキシャル領域６４に延びる、前記垂直構造３００１の少なくとも１つの側壁の領域表面に、シリコン領域６５を形成するステップと
を含む、電界効果トランジスタ用の垂直チャネルの作製方法。
（４５）前記シリコン領域６５の表面にゲート誘電体領域６６を形成するステップと、
前記ゲート誘電体領域６６の表面に導電性領域６７を形成するステップと
をさらに含む、上記（４４）に記載の方法。
（４６）前記ｎ型歪みＳｉ１−ｙＣｙ領域６４上にシリコン領域４５０を形成するステップと、前記シリコン領域４５０に、１×１０１９原子／ｃｍ３より高い濃度レベルでｎ型にドープするステップとをさらに含む、上記（４４）に記載の方法。
（４７）前記シリコン・エピタキシャル領域６２、６３、６５、４５０、歪みＳｉ１−ｙＣｙ領域６４、およびＳｉ１−ｉ−ｊＧｅｉＣｊ領域３００が、超高真空化学気相成長法（ＵＨＶ−ＣＶＤ）、急速熱処理化学気相成長法（ＲＴＣＶＤ）、減圧化学気相成長法（ＬＰＣＶＤ）、常圧化学気相成長法（ＡＰＣＶＤ）、および分子線エピタキシャル成長法（ＭＢＥ）からなる群から選択されたプロセスによって形成される、上記（４４）に記載の方法。
（４８）前記シリコン・エピタキシャル領域６２が、イオン注入およびアニーリング、またはｉｎ  ｓｉｔｕドーピングからなる群から選択されたプロセスによってｎ型にドープされる、上記（４４）に記載の方法。
（４９）前記垂直構造が、反応性イオン・エッチングおよびイオン・ビーム・ミリングからなる群から選択されたプロセスによって形成される、上記（４４）に記載の方法。
（５０）前記垂直構造３０００の前記側壁が、平面（１００）内にありかつ前記基板の平面に垂直である、上記（４４）に記載の方法。
（５１）前記ゲート誘電体領域６６が、酸化物、窒化物、酸窒化物と、Ｈｆ、Ａｌ、Ｚｒ、Ｌａ、Ｙ、Ｔａの酸化物およびシリケートのそれぞれまたは組合せからなる群から選択される、上記（４５）に記載の方法。
（５２）前記導電性領域６７が、金属、金属ケイ化物、ドープ型ポリシリコン、およびドープ型ポリＳｉＧｅからなる群から選択される、上記（４５）に記載の方法。
（５３）前記シリコン領域６５は、アニール後、前記ｎ型シリコン６２、前記ｎ型歪みＳｉ１−ｙＣｙ６４およびＳｉ１−ｉ−ｊＧｅｉＣｊエピタキシャル領域３００に隣接した領域６５’、６５’’’でｎ型に自己ドープされ、一方前記ｐ型シリコン６３に隣接した領域６５’’ではｐ型に自己ドープされる、上記（４４）に記載の方法。
（５４）前記歪みシリコン６５での自己ドーピングと、前記ドープされた領域での前記ドーパントの活性化が、急速熱処理アニーリング、炉内アニーリング、およびレーザ・アニーリングからなる群から選択されたプロセスによって実現される、上記（４４）に記載の方法。
（５５）前記Ｓｉ１−ｉ−ｊＧｅｉＣｊ領域３００がシリコン領域６２に対して緩和される、上記（４４）に記載の方法。
（５６）第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２を有し、ドーピング濃度が１×１０１９原子／ｃｍ３より高い基板を準備するステップと、
前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２上に、第２のｎ型歪みシリコン・エピタキシャル領域８５０を形成するステップと、
前記第２の歪みｎ型シリコン・エピタキシャル領域８５０上に、第３のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域１３を形成するステップと、
前記第３のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域１３上に、第４の歪みｎ型シリコン・エピタキシャル領域１４を形成するステップであって、前記第４の歪みｎ型シリコン・エピタキシャル領域１４のドーピング濃度レベルが１×１０１９原子／ｃｍ３より高いステップと、
前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２から、前記第２の歪みシリコン領域８５０の表面、前記第３のＳｉ１−ｚＧｅｚエピタキシャル領域１３の表面を経て、前記第４の歪みｎ型シリコン・エピタキシャル領域１４に延びる、少なくとも１つの側壁を含む垂直構造１０００を形成するステップと、
前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２から、前記第２の歪みシリコン領域８５０の表面、前記第３のＳｉ１−ｚＧｅＺエピタキシャル領域１３の表面を経て、前記第４の歪みｎ型シリコン・エピタキシャル領域１４に延びる、前記垂直構造１０００の少なくとも１つの側壁の領域表面に、歪みシリコン・エピタキシャル領域１５を形成するステップと
を含む、垂直電界効果トランジスタ用の歪みシリコン・チャネルの形成方法。
（５７）前記歪みシリコン・エピタキシャル領域１５の表面にゲート誘電体領域１６を形成するステップと、
前記ゲート誘電体領域１６の表面に、導電性領域１７を形成するステップと
をさらに含む、上記（５６）に記載の方法。
（５８）前記垂直構造２０００の表面および前記垂直構造２０００上にブランケット誘電体領域１８を形成するステップと、
前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２に電気的に接触するように前記ブランケット誘電体領域１８内を貫通させて導電性バイア１９を形成するステップと、
前記第４の歪みｎ型シリコン・エピタキシャル領域１４に電気的に接触するように前記ブランケット誘電体領域１８内を貫通させて導電性バイア２０を形成するステップと、
前記導電性領域１７に電気的に接触するように前記ブランケット誘電体領域１８内を貫通させて導電性バイア２１を形成するステップと
をさらに含む、上記（５７）に記載の方法。
（５９）前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２、前記第２のｎ型歪みシリコン・エピタキシャル領域８５０、前記第３のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域１３、および前記第４の歪みｎ型シリコン・エピタキシャル領域１４が、超高真空化学気相成長法（ＵＨＶ−ＣＶＤ）、急速熱処理化学気相成長法（ＲＴＣＶＤ）、減圧化学気相成長法（ＬＰＣＶＤ）、常圧化学気相成長法（ＡＰＣＶＤ）、および分子線エピタキシャル成長法（ＭＢＥ）からなる群から選択されたプロセスによって形成される、上記（５６）に記載の方法。
（６０）前記基板を準備するステップの前に、線形勾配のゲルマニウム含量ｘおよびステップ状勾配のゲルマニウム含量ｘからなる群から選択されたゲルマニウム・プロフィル含量を有するＳｉ１−ｘＧｅｘエピタキシャル領域１１を形成する、上記（５６）に記載の方法。
（６１）前記基板を準備するステップに先立ち、水素、重水素、またはヘリウムあるいはこれらの組合せを注入するステップの後に、均一なゲルマニウム含量ｘを有する擬似格子整合領域の高温アニールを行うステップによって、Ｓｉ１−ｘＧｅｘエピタキシャル領域１１を形成する、上記（５６）に記載の方法。
（６２）ｉｎ  ｓｉｔｕドーピングを行い、またはイオン注入後にアニールし、かつｉｎ  ｓｉｔｕドーピングを行うことによって、前記第１の緩和Ｓｉ１−ｙＧｅｙエピタキシャル領域１２をｎ型にドープする、上記（５６）に記載の方法。
（６３）前記第２のｎ型シリコン・エピタキシャル領域１３が、前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２の上面に対して歪んでよい、上記（５６）に記載の方法。
（６４）前記第３のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域１３が、前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２の上面に対して緩和されてよい、上記（５６）に記載の方法。
（６５）前記垂直構造１０００が、反応性イオン・エッチングのステップおよびイオン・ビーム・ミリングのステップの１つによって形成される、上記（５６）に記載の方法。
（６６）前記垂直構造１０００の少なくとも１つの側壁が、平面（１００）内にありかつ前記基板の主面に垂直である、上記（５６）に記載の方法。
（６７）前記垂直構造１０００の前記少なくとも１つの側壁の表面にある前記歪みシリコン・エピタキシャル領域１５が、前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２に対して歪んでいる、上記（５６）に記載の方法。
（６８）前記ゲート誘電体領域１６が、シリコンの酸化物、窒化物、酸窒化物と、Ｈｆ、Ａｌ、Ｚｒ、Ｌａ、Ｙ、Ｔａの酸化物およびシリケートのそれぞれまたは組合せからなる群から選択される、上記（５７）に記載の方法。
（６９）前記導電性領域１７が、金属、金属ケイ化物、ドープ型ポリシリコン、およびドープ型ポリＳｉＧｅからなる群から選択される、上記（５７）に記載の方法。
（７０）前記歪みシリコン・エピタキシャル領域１５は、アニール後、前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２および前記第３の歪みｎ型シリコン・エピタキシャル領域１４に隣接したそれぞれの領域１５’および１５’’’でｎ型に自己ドープされ、一方前記第２のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域１３に隣接した領域１５’’ではｐ型に自己ドープされる、上記（５６）に記載の方法。
（７１）前記歪みシリコン・エピタキシャル領域１５での自己ドーピングと、前記自己ドープされた領域での前記ドーパントの活性化が、急速熱処理アニーリング、炉内アニーリング、およびレーザ・アニーリングからなる群から選択されたアニール・プロセスによって実現される、上記（５６）に記載の方法。
（７２）ドレイン領域と、
第１の半導体材料を含む、前記ドレイン領域に電気的に接触する本体領域と、
前記本体領域に電気的に接触して第２の半導体材料を含むソース領域であって、前記第２の半導体材料が、前記第１の半導体領域とは異なるものであり前記第１の半導体材料に対してヘテロ接合を形成するものであるソース領域とを含み、
前記ドレイン領域、本体領域、およびソース領域が単結晶材料を含み、
前記第２の半導体材料の前記ソース領域が、前記本体領域の前記第１の半導体材料に対して格子歪みを形成して、選択された伝導帯または価電子帯あるいはその両方のオフセットをもたらし、さらに、
前記ドレイン、本体、およびソース上に形成されたチャネル領域であって、前記本体の前記第１の半導体材料に対して第３の半導体材料を含み、前記本体表面の前記チャネル領域では選択された格子歪みが形成されているチャネル領域と、
前記ドレイン領域から、前記本体領域の表面を経て、前記ソース領域に延びる前記チャネル領域の表面のゲート誘電体と、
前記ドレイン領域から、前記本体領域の表面を経て、前記ソース領域に延びる、前記ゲート誘電体の表面のゲート導電性領域と
を含む、電界効果トランジスタ。
（７３）前記ソース領域と前記本体との前記ヘテロ接合およびｐｎ接合が、ｉｎ−ｓｉｔｕドーピングによって実質的に整合されている、上記（７２）に記載の電界効果トランジスタ。
（７４）前記ヘテロ接合が、ｉｎ−ｓｉｔｕドーピングおよびイオン注入からなる群から選択されたステップによって前記本体領域に形成される、上記（７２）に記載の電界効果トランジスタ。
（７５）第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２を有する基板であって、前記第１の領域１２のドーピング濃度が１×１０１９原子／ｃｍ３よりも高い基板と、
前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２上の、第２のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域１３と、
前記第２のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域１３上の、第３の歪みｎ型シリコン・エピタキシャル領域１４であって、そのドーピング濃度レベルが１×１０１９原子／ｃｍ３よりも高い第３の歪みｎ型シリコン・エピタキシャル領域１４と、
前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２から前記第２のＳｉ１−ｚＧｅｚエピタキシャル領域１３表面を経て前記第３の歪みｎ型シリコン・エピタキシャル領域１４に延びる、少なくとも１つの側壁を含む垂直構造１０００と、
前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２から前記第２のＳｉ１−ｚＧｅｚエピタキシャル領域１３表面を経て前記第３の歪みｎ型シリコン・エピタキシャル領域１４に延びる、前記垂直構造１０００の少なくとも１つの側壁の表面領域にある、歪みシリコン・エピタキシャル領域１５と
を含む、垂直電界効果トランジスタ用の歪みシリコン・チャネル。
（７６）前記歪みシリコン・エピタキシャル領域１５の表面のゲート誘電体領域１６と、
前記ゲート誘電体領域１６の表面の導電性領域１７と
をさらに含む、上記（７５）に記載の歪みシリコン・チャネル。
（７７）前記垂直構造２０００の表面および前記垂直構造２０００上にあるブランケット誘電体領域１８と、
前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２に電気的に接触するように前記ブランケット誘電体領域１８内を貫通させた導電性バイア１９と、
前記第３の歪みｎ型シリコン・エピタキシャル領域１４に電気的に接触するように前記ブランケット誘電体領域１８内を貫通させた導電性バイア２０と、
前記導電性領域１７に電気的に接触するように前記ブランケット誘電体領域１８内を貫通させた導電性バイア２１と
をさらに含む、上記（７６）に記載の歪みシリコン・チャネル。
（７８）前記基板を準備するステップの前に、線形勾配のゲルマニウム含量ｘおよびステップ状勾配のゲルマニウム含量ｘからなる群から選択されたゲルマニウム・プロフィル含量を有するＳｉ１−ｘＧｅｘエピタキシャル領域１１を形成する、上記（７５）に記載の歪みシリコン・チャネル。
（７９）前記第１のＳｉ１−ｙＧｅｙエピタキシャル領域１２がｎ型にドープされる、上記（７５）に記載の歪みシリコン・チャネル。
（８０）前記第２のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域１３が、前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２に対して緩和してよい、上記（７５）に記載の歪みシリコン・チャネル。
（８１）前記垂直構造１０００の前記少なくとも１つの側壁が、平面（１００）内にありかつ前記基板の主面に垂直である、上記（７５）に記載の歪みシリコン・チャネル。
（８２）前記垂直構造１０００の前記少なくとも１つの側壁の表面の前記歪みシリコン・エピタキシャル領域１５が、前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２に対して歪んでよい、上記（７５）に記載の歪みシリコン・チャネル。
（８３）前記ゲート誘電体領域１６が、シリコンの酸化物、窒化物、酸窒化物と、Ｈｆ、Ａｌ、Ｚｒ、Ｌａ、Ｙ、Ｔａの酸化物およびシリケートのそれぞれまたは組合せからなる群から選択される、上記（７６）に記載の歪みシリコン・チャネル。
（８４）前記導電性領域１７が、金属、金属ケイ化物、ドープ型ポリシリコン、およびドープ型ポリＳｉＧｅからなる群から選択される、上記（７６）に記載の歪みシリコン・チャネル。
（８５）前記歪みシリコン・エピタキシャル領域１５は、前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２および前記第３の歪みｎ型シリコン・エピタキシャル領域１４に隣接したそれぞれの領域１５’および１５’’’でｎ型にドープされ、一方前記第２のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域１３に隣接した領域１５’’ではｐ型に自己ドープされる、上記（７５）に記載の歪みシリコン・チャネル。
（８６）前記歪みシリコン領域１５を、前記緩和ＳｉＧｅ領域１３の格子面間隔に対して臨界膜厚未満の厚さに成長させた、上記（７５）に記載の歪みシリコン・チャネル。
（８７）第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２を有する基板であって、前記第１の領域１２のドーピング濃度が１×１０１９原子／ｃｍ３よりも高い基板と、
前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２上の、緩和Ｓｉ１−ａ−ｂＧｅａＣｂエピタキシャル領域２００と、
前記緩和Ｓｉ１−ａ−ｂＧｅａＣｂエピタキシャル領域２００上の、第２のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域１３と、
前記第２のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域１３上の、緩和Ｓｉ１−ｅ−ｆＧｅｅＣｆエピタキシャル領域２０１と、
前記緩和Ｓｉ１−ｅ−ｆＧｅｅＣｆエピタキシャル領域２０１上の、第３の歪みｎ型シリコン・エピタキシャル領域１４であって、そのドーピング濃度が１×１０１９原子／ｃｍ３よりも高い第３の歪みｎ型シリコン・エピタキシャル領域１４と、
前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２から、前記Ｓｉ１−ａ−ｂＧｅａＣｂ領域２００表面、前記第２の領域のＳｉ１−ｚＧｅｚ領域１３表面、前記Ｓｉ１−ｅ−ｆＧｅｅＣｆ領域２０１表面、および前記第３の領域の歪みｎ型シリコン・エピタキシャル領域１４表面を経て延びる、少なくとも１つの側壁を含む垂直構造１００１と、
前記第２のＳｉ１−ａ−ｂＧｅａＣｂ領域２００から、前記第２の領域のＳｉ１−ｚＧｅｚ領域１３表面を経て、前記Ｓｉ１−ｅ−ｆＧｅｅＣｆ領域２０１に延びる、前記垂直構造１００１の前記少なくとも１つの側壁の領域表面にある、歪みシリコン・エピタキシャル領域１５と
を含む、垂直電界効果トランジスタ用の歪みシリコン・チャネル。
（８８）前記歪みシリコン・エピタキシャル領域１５の表面の、ゲート誘電体領域１６と、
前記ゲート誘電体領域１６の表面の、導電性領域１７と
をさらに含む、上記（８７）に記載の歪みシリコン・チャネル。
（８９）前記緩和Ｓｉ１−ａ−ｂＧｅａＣｂ領域２００が、１×１０１６〜１×１０２１原子／ｃｍ３の範囲でｎ型にドープされる、上記（８７）に記載の歪みシリコン・チャネル。
（９０）前記緩和Ｓｉ１−ｅ−ｆＧｅｅＣｆ領域２０１が、１×１０１６〜１×１０２１原子／ｃｍ３の範囲でｎ型にドープされる、上記（８７）に記載の歪みシリコン・チャネル。
（９１）前記歪みシリコン・エピタキシャル領域１５は、前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２および前記第３の歪みｎ型シリコン・エピタキシャル領域１４に隣接した領域１５’、１５’’’でｎ型に自己ドープされ、一方前記第２のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域１３に隣接した領域１５’’ではｐ型に自己ドープされる、上記（８７）に記載の歪みシリコン・チャネル。
（９２）前記歪みシリコン領域１５を、前記緩和ＳｉＧｅ領域１３の格子面間隔に対して臨界膜厚未満の厚さに成長させた、上記（８７）に記載の歪みシリコン・チャネル。
（９３）前記第３の歪み型シリコン・エピタキシャル領域１４上に緩和Ｓｉ１−ｈＧｅｈ領域４００をさらに含み、前記Ｓｉ１−ｈＧｅｈ４００が、１×１０１９原子／ｃｍ３より高い濃度レベルでｎ型にドープされ、少なくとも１つの側壁を有する前記垂直構造が、前記Ｓｉ１−ｈＧｅｈ領域４００から形成された側壁の一部を含む、上記（８７）に記載の歪みシリコン・チャネル。
（９４）前記領域４００がポリシリコンまたはポリＳｉＧｅでよい、上記（９３）に記載の歪みシリコン・チャネル。
（９５）前記Ｓｉ１−ａ−ｂＧｅａＣｂ領域２００から、前記第２の領域のＳｉ１−ｚＧｅｚ領域１３表面を経て、前記Ｓｉ１−ｅ−ｆＧｅｅＣｆ領域２０１に延びる、前記歪みシリコン領域１５の表面に、緩和Ｓｉ１−ｇＧｅｇ領域７００を形成すること
をさらに含む（図６）、上記（８７）に記載の歪みシリコン・チャネル。
（９６）ｎ型の濃度レベルが１×１０１９原子／ｃｍ３よりも高い、第１の単結晶シリコン領域６２と、
前記ｎ型の第１の単結晶シリコン領域６２上の、ｐ型にドープされた第２のシリコン・エピタキシャル領域６３と、
前記第２のシリコン・エピタキシャル領域６３上の、第３の歪みＳｉ１−ｙ−ｘＧｅｘＣｙエピタキシャル領域６４であって、１×１０１９原子／ｃｍ３よりも高い濃度レベルでｎ型にドープされて、前記シリコン・エピタキシャル領域６３との界面６００にヘテロ接合を形成する第３の歪みＳｉ１−ｙ−ｘＧｅｘＣｙエピタキシャル領域６４と、
前記第１の単結晶シリコン領域６２、前記第２のシリコン・エピタキシャル領域６３、および前記第３の歪みＳｉ１−ｙ−ｘＧｅｘＣｙエピタキシャル領域６４を含んだ少なくとも１つの側壁を含む垂直構造３０００と、
前記第１の単結晶シリコン領域６２から、前記第２のシリコン・エピタキシャル領域６３表面を経て、前記第３の歪みＳｉ１−ｙ−ｘＧｅｘＣｙエピタキシャル領域６４に延びる、前記垂直構造３０００の前記少なくとも１つの側壁の領域表面にあるシリコン領域６５と
を含む、電界効果用の垂直チャネル。
（９７）前記シリコン領域６５の表面のゲート誘電体領域６６と、
前記ゲート誘電体領域６６の表面の導電性領域６７と
をさらに含む、上記（９６）に記載の垂直チャネル。
（９８）前記シリコン領域６５が、ゲルマニウムおよび炭素と単独でまたはこれらの組合せにより合金を形成する、上記（９６）に記載の垂直チャネル。
（９９）前記垂直構造３０００の前記少なくとも１つの側壁が、平面（１００）内にありかつ基板の主面に垂直である、上記（９６）の記載の垂直チャネル。
（１００）前記ゲート誘電体領域６６が、シリコンの酸化物、窒化物、酸窒化物と、Ｈｆ、Ａｌ、Ｚｒ、Ｌａ、Ｙ、Ｔａの酸化物およびシリケートのそれぞれまたは組合せからなる群から選択される、上記（９７）に記載の垂直チャネル。
（１０１）前記導電性領域６７が、金属、金属ケイ化物、ドープ型ポリシリコン、およびドープ型ポリＳｉＧｅからなる群から選択される、上記（９７）に記載の垂直チャネル。
（１０２）前記シリコン領域６５は、前記ｎ型シリコン６２および前記ｎ型歪みＳｉ１−ｙＧｅＣｙ６４に隣接した領域６５’、６５’’’でｎ型にドープされ、一方前記ｐ型シリコン６３に隣接した領域６５’’ではｐ型に自己ドープされる、上記（９７）に記載の垂直チャネル。
（１０３）ドーピング濃度が１×１０１９原子／ｃｍ３よりも高い単結晶基板６１上の第１のシリコン・エピタキシャル領域６２と、
前記ｎ型シリコン領域６２上のＳｉ１−ｉ−ｊＧｅｉＣｊエピタキシャル領域３００と、
前記Ｓｉ１−ｉ−ｊＧｅｉＣｊ領域３００上の、ｐ型にドープされた第２のシリコン・エピタキシャル領域６３と、
前記ｐ型シリコン・エピタキシャル領域６３上の、第３の歪みＳｉ１−ｙＣｙエピタキシャル領域６４であって、１×１０１９原子／ｃｍ３よりも高い濃度レベルでｎ型にドープされた、第３の歪みＳｉ１−ｙＣｙエピタキシャル領域６４と、
前記第１のシリコン・エピタキシャル領域６２、Ｓｉ１−ｉ−ｊＧｅｉＣｊエピタキシャル領域３００、第２のシリコン・エピタキシャル領域６３、および第３の歪みＳｉ１−ｙＣｙエピタキシャル領域６４を含んだ少なくとも１つの側壁を含む垂直カラム構造と、
前記Ｓｉ１−ｉ−ｊＧｅｉＣｊエピタキシャル領域３００から、前記第２のシリコン・エピタキシャル領域６３表面を経て、前記第３の領域の歪みＳｉ１−ｙＣｙエピタキシャル領域６４に延びる、前記垂直構造３００１の前記少なくとも１つの側壁の領域表面にあるシリコン領域６５と
を含む、電界効果トランジスタ用の垂直チャネル。
（１０４）前記シリコン領域６５の表面のゲート誘電体領域６６と、
前記ゲート誘電体領域６６の表面の導電性領域６７と
をさらに含む、上記（１０３）に記載の垂直チャネル。
（１０５）１×１０１９原子／ｃｍ３よりも高い濃度レベルでｎ型にドープしたシリコン領域４５０を、前記ｎ型歪みＳｉ１−ｙＣｙ領域６４上に形成するステップをさらに含む、上記（１０３）に記載の垂直チャネル。
（１０６）前記垂直構造３０００の前記側壁が、平面（１００）内にありかつ基板平面に垂直である、上記（１０３）に記載の垂直チャネル。
（１０７）前記ゲート誘電体領域６６が、酸化物、窒化物、酸窒化物と、Ｈｆ、Ａｌ、Ｚｒ、Ｌａ、Ｙ、Ｔａの酸化物およびシリケートのそれぞれまたは組合せからなる群から選択される、上記（１０４）に記載の垂直チャネル。
（１０８）前記導電性領域６７が、金属、金属ケイ化物、ドープ型ポリシリコン、およびドープ型ポリＳｉＧｅからなる群から選択される、上記（１０４）に記載の垂直チャネル。
（１０９）前記歪みシリコン領域６５は、前記ｎ型シリコン６２、前記ｎ型歪みＳｉ１−ｙＣｙ６４、およびＳｉ１−ｉ−ｊＧｅｉＣｊエピタキシャル領域３００に隣接した領域６５’、６５’’’でｎ型にドープされ、一方前記ｐ型シリコン６３に隣接した領域６５’’ではｐ型に自己ドープされる、上記（１０３）に記載の垂直チャネル。
（１１０）前記歪みシリコン６５の自己ドーピングおよび前記ドープされた領域でのドーパンドの活性化が、急速熱処理アニーリング、炉内アニーリング、およびレーザ・アニーリングからなる群から選択されたプロセスによって実現される、上記（１０３）に記載の垂直チャネル。
（１１１）前記Ｓｉ１−ｉ−ｊＧｅｉＣｊ領域３００がシリコン領域６２に対して緩和されている、上記（１０３）に記載の垂直チャネル。
（１１２）前記垂直構造３００１が、前記シリコン領域４５０から形成された前記側壁の一部を含む少なくとも１つの側壁を有する、上記（１０３）に記載の垂直チャネル。
（１１３）単結晶シリコン、ポリシリコン、またはポリＳｉＧｅにすることができる、上記（１１２）に記載のシリコン領域４５０。
（１１４）第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２を有する基板であって、前記第１の領域１２のドーピング濃度が１×１０１９原子／ｃｍ３よりも高い基板と、
前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２上の、第２のｎ型歪みシリコン・エピタキシャル領域８５０と、
前記第２の歪みｎ型シリコン・エピタキシャル領域８５０上の、第３のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域１３と、
前記第３のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域１３上の、第４の歪みｎ型シリコン・エピタキシャル領域１４であって、そのドーピング濃度レベルが１×１０１９原子／ｃｍ３よりも高い第４の歪みｎ型シリコン・エピタキシャル領域１４と、
前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２から、前記第２の歪みシリコン領域８５０表面、前記第３のＳｉ１−ｚＧｅｚエピタキシャル領域１３表面を経て、前記第４の歪みｎ型シリコン・エピタキシャル領域１４に延びる、少なくとも１つの側壁を含んだ垂直構造１０００の形成と、
前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２から、前記第２の歪みシリコン領域８５０表面、前記第３のＳｉ１−ｚＧｅｚエピタキシャル領域１３表面を経て、前記第４の歪みｎ型シリコン・エピタキシャル領域１４に延びる、前記垂直構造１０００の前記少なくとも１つの側壁の領域表面にある、歪みシリコン・エピタキシャル領域１５と
を含む、垂直電界効果トランジスタ用の歪みシリコン・チャネル。
（１１５）前記歪みシリコン・エピタキシャル領域１５の表面の、ゲート誘電体領域１６と、
前記ゲート誘電体領域１６の表面の、導電性領域１７と
をさらに含む、上記（１１４）に記載の歪みシリコン・チャネル。
（１１６）前記垂直構造２０００の表面および前記垂直構造２０００上にあるブランケット誘電体領域１８と、
前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２に電気的に接触するように前記ブランケット誘電体領域１８内を貫通させた導電性バイア１９と、
前記第４の歪みｎ型シリコン・エピタキシャル領域１４に電気的に接触するように前記ブランケット誘電体領域１８内を貫通させた導電性バイア２０と、
前記導電性領域１７に電気的に接触するように前記ブランケット誘電体領域１８内を貫通させた導電性バイア２１と
をさらに含む、上記（１１５）に記載の歪みシリコン・チャネル。
（１１７）前記基板を準備するステップの前に、線形勾配のゲルマニウム含量ｘおよびステップ状勾配のゲルマニウム含量ｘからなる群から選択されたゲルマニウム・プロフィル含量を有するＳｉ１−ｘＧｅｘエピタキシャル領域１１を形成する、上記（１１４）に記載の歪みシリコン・チャネル。
（１１８）前記第２のｎ型シリコン・エピタキシャル領域１３が、前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２の上面に対して歪んでよい、上記（１１４）に記載の歪みシリコン・チャネル。
（１１９）前記第３のｐ型Ｓｉ１−ｚＧｅｚエピタキシャル領域１３が、前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２の上面に対して緩和してよい、上記（１１４）に記載の歪みシリコン・チャネル。
（１２０）前記垂直構造１０００が、反応性イオン・エッチングのステップおよびイオン・ビーム・ミリングのステップの１つによって形成される、上記（１１４）に記載の歪みシリコン・チャネル。
（１２１）前記垂直構造１０００の前記少なくとも１つの側壁が、平面（１００）内にありかつ前記基板の主面に垂直である、上記（１１４）に記載の歪みシリコン・チャネル。
（１２２）前記垂直構造１０００の前記少なくとも１つの側壁の表面の前記歪みシリコン・エピタキシャル領域１５が、前記第１の緩和ｎ型Ｓｉ１−ｙＧｅｙエピタキシャル領域１２に対して歪んでいる、上記（１１４）に記載の歪みシリコン・チャネル。
（１２３）前記ゲート誘電体領域１６が、シリコンの酸化物、窒化物、酸窒化物と、Ｈｆ、Ａｌ、Ｚｒ、Ｌａ、Ｙ、Ｔａの酸化物およびシリケートのそれぞれまたは組合せからなる群から選択される、上記（１１５）に記載の歪みシリコン・チャネル。
（１２４）前記導電性領域１７が、金属、金属ケイ化物、ドープ型ポリシリコン、およびドープ型ポリＳｉＧｅからなる群から選択される、上記（１１５）に記載の歪みシリコン・チャネル。
（１２５）前記歪みシリコン・エピタキシャル領域１５は、前記第１の緩和ｎ型Ｓｉ１―ｙＧｅｙエピタキシャル領域１２および前記第３の歪みｎ型シリコン・エピタキシャル領域１４に隣接したそれぞれの領域１５’および１５’’’でｎ型にドープされ、一方前記第２のｐ型Ｓｉ１―ｚＧｅｚエピタキシャル領域１３に隣接した領域１５’’ではｐ型に自己ドープされる、上記（１１４）に記載の歪みシリコン・チャネル。
（１２６）前記歪みシリコン１５を、前記緩和ＳｉＧｅ領域１３の格子面間隔に対して臨界膜厚未満の厚さに成長させる、上記（１１４）に記載の歪みシリコン・チャネル。
【図面の簡単な説明】
【００２８】
【図１】立方晶Ｓｉ上の引張り歪みＳｉＣのエネルギー・バンド図である。
【図２】緩和ＳｉＧｅバッファ上の引張り歪みＳｉのエネルギー・バンド図である。
【図３】垂直チャネルＭＯＳＦＥＴの平面図である。
【図４】本発明の第１の実施形態による、垂直歪みＳｉ／ＳｉＧｅ表面チャネルｎＭＯＳＦＥＴの断面図である。
【図５】本発明の第２の実施形態による、垂直歪みＳｉ／ＳｉＧｅ表面チャネルｎＭＯＳＦＥＴの断面図であって、炭素を含有する拡散障壁層と、歪みシリコン層および緩和ＳｉＧｅ層またはポリシリコンまたはポリＳｉＧｅ層を含む複合体ソースとを備えたものを示す図である。
【図６】本発明の第３の実施形態による、垂直歪みＳｉ／ＳｉＧｅ埋込み型チャネルｎＭＯＳＦＥＴの断面図であって、炭素を含有する拡散障壁層と、歪みシリコン層および緩和ＳｉＧｅ層またはポリシリコンまたはポリＳｉＧｅ層を含む複合体ソースとを備えたものを示す図である。
【図７】本発明の第４の実施形態による、垂直歪みＳｉＣ／Ｓｉ表面チャネルｎＭＯＳＦＥＴの断面図である。
【図８】本発明の第５の実施形態による、垂直歪みＳｉＣ／Ｓｉ表面チャネルｎＭＯＳＦＥＴの断面図であって、炭素を含有する拡散障壁層と、歪みＳｉＣ層および緩和シリコン層またはポリシリコンまたはポリＳｉＧｅ層からなる複合体ソース領域とを備えたものを示す図である。
【図９】本発明の第６の実施形態による、垂直歪みＳｉ／ＳｉＧｅ表面チャネルｎＭＯＳＦＥＴの断面図であって、ソースとドレインの接合部にヘテロ接合を有するものを示す図である。
【符号の説明】
【００２９】
９  垂直ｎＭＯＳＦＥＴ
１０  基板
１１  バッファ層
１２  ドレイン層
１３  本体層
１４  ソース層
１５  チャネル層
１６  絶縁層
１７  ゲート電極層
１９  ドレイン電極
２０  ソース電極
２１  ゲート電極
【図１】
2005012214.tif 000003
【図２】
2005012214.tif 000004
【図３】
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【図４】
2005012214.tif 000006
【図５】
2005012214.tif 000007
【図６】
2005012214.tif 000008
【図７】
2005012214.tif 000009
【図８】
2005012214.tif 000010
【図９】
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