(57)【要約】【課題】  強誘電体キャパシタから出力される電位の変動を防止すること。【解決手段】  複数のビットラインＢＬj及び複数のワードラインＷＬiの交点に対応して設けられ且つ強誘電体キャパシタＱ１ijを含んで構成されたメモリセル８ijと、複数のビットラインＢＬj及びダミーセル用ワードラインＤＷＬの交点に対応して設けられ且つ強誘電体キャパシタＱ２jを含んで構成されたたダミーセル１０jと、を備え、任意のメモリセル８ijからデータを読み出すときには、ダミーセル１０jに対して、ビットラインＢＬj側から所定の電荷ｑ2を流し込むようにした。【選択図】    図１
2005078704.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に延びているビットラインと、前記第１の方向と交差する第２の方向に延びているワードラインと、このワードラインと対をなすように前記第２の方向に延びているプレートラインと、前記ビットライン及び前記ワードラインの交点に対応して設けられ且つ強誘電体キャパシタを含んで構成されたメモリセルと、を備えると共に、
前記第２の方向に延びているダミーセル用ワードラインと、このダミーセル用ワードラインと対をなすように前記第２の方向に延びているダミーセル用プレートラインと、前記ビットライン及び前記ダミーセル用ワードラインの交点に対応して設けられ且つダミーセル用強誘電体キャパシタを含んで構成されたダミーセルと、を備え、
前記メモリセルからデータを読み出すときには、前記ダミーセルに対して、前記ビットライン側から所定の電荷を流し込むようにしたことを特徴とする強誘電体記憶装置。
【請求項２】
第１の方向に延びている複数のビットラインと、前記第１の方向と交差する第２の方向に延びている複数のワードラインと、これら複数のワードラインの各々と対をなすように前記第２の方向に延びている複数のプレートラインと、前記複数のビットライン及び前記複数のワードラインの交点に対応して設けられ且つ強誘電体キャパシタを含んで構成された複数のメモリセルと、を備えると共に、
前記第２の方向に延びているダミーセル用ワードラインと、このダミーセル用ワードラインと対をなすように前記第２の方向に延びているダミーセル用プレートラインと、前記複数のビットライン及び前記ダミーセル用ワードラインの交点に対応して設けられ且つダミーセル用強誘電体キャパシタを含んで構成された複数のダミーセルと、を備え、
任意の前記メモリセルからデータを読み出すときには、そのメモリセルに対応する前記ビットラインに対応した前記ダミーセルに対して、そのビットライン側から所定の電荷を流し込むようにしたことを特徴とする強誘電体記憶装置。
【請求項３】
前記メモリセルは、強誘電体キャパシタ及び第１のトランジスタによって構成され、対応する前記ビットラインにはその強誘電体キャパシタの一方の電極がその第１のトランジスタを介して接続され、対応する前記プレートラインにはその強誘電体キャパシタの他方の電極が接続され、対応する前記ワードラインにはその第１のトランジスタのゲートが接続されており、
前記ダミーセルは、ダミーセル用強誘電体キャパシタ及び第２のトランジスタによって構成され、対応する前記ビットラインにはそのダミーセル用強誘電体キャパシタの一方の電極がその第２のトランジスタを介して接続され、対応する前記ダミーセル用プレートラインにはそのダミーセル用強誘電体キャパシタの他方の電極が接続され、対応する前記ダミーセル用ワードラインにはその第２のトランジスタのゲートが接続されていることを特徴とする請求項２に記載の強誘電体記憶装置。
【請求項４】
前記ダミーセル用強誘電体キャパシタは、前記ビットライン側の電極の電位が前記ダミーセル用プレートライン側の電極の電位より大きい分極状態であることを特徴とする請求項３に記載の強誘電体記憶装置。
【請求項５】
前記ダミーセル用強誘電体キャパシタの分極時の蓄積電荷量を、前記強誘電体キャパシタの分極時の蓄積電荷量と等しくしたことを特徴とする請求項３又は請求項４に記載の強誘電体記憶装置。
【請求項６】
前記ダミーセル用強誘電体キャパシタの分極時の蓄積電荷量を、前記強誘電体キャパシタの分極時の蓄積電荷量よりも大きくしたことを特徴とする請求項３又は請求項４に記載の強誘電体記憶装置。
【請求項７】
任意の前記メモリセルからデータを読み出すときに、そのメモリセルに対応する前記ワードラインの電位を第１のトランジスタのゲートしきい値電圧より大きい電位とし、そのメモリセルに対応する前記プレートラインの電位をそのメモリセルに対応する前記ビットラインより少なくとも抗電圧分大きい電位とし、前記ダミーセル用ワードラインの電位をゲートしきい値電圧より大きい所定電位とし、前記ダミーセル用プレートラインの電位を前記ビットラインの電位より少なくとも抗電圧分小さい電位とする駆動回路を備えたことを特徴とする請求項３乃至請求項６のいずれかに記載の強誘電体記憶装置。
【請求項８】
前記駆動回路は、任意の前記メモリセルからデータを読み出すときに、そのメモリセルに対応する前記プレートラインの電位をそのメモリセルに対応する前記ビットラインより所定電圧分大きい電位とし、前記ダミーセル用プレートラインの電位を前記ビットラインの電位より前記所定電圧分小さい電位とすることを特徴とする請求項７に記載の強誘電体記憶装置。
【請求項９】
第１の方向に延びている複数のビットラインと、前記第１の方向と交差する第２の方向に延びている複数のワードラインと、これら複数のワードラインの各々と対をなすように前記第２の方向に延びている複数のプレートラインと、前記複数のビットライン及び前記複数のワードラインの交点に対応して設けられ且つ強誘電体キャパシタを含んで構成された複数のメモリセルと、を備えると共に、
前記第２の方向に延びている複数のダミーセル用ワードラインと、このダミーセル用ワードラインと対をなすように前記第２の方向に延びている複数のダミーセル用プレートラインと、前記複数のビットライン及び前記複数のダミーセル用ワードラインの交点に対応して設けられ且つダミーセル用強誘電体キャパシタを含んで構成された複数のダミーセルと、を備え、
任意の前記メモリセルからデータを読み出すときには、そのメモリセルに対応する前記ビットラインに対応した前記複数のダミーセルのいずれか１つを順番に選択し、その選択したダミーセルに対して、そのビットライン側から所定の電荷を流し込むようにしたことを特徴とする強誘電体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを含んで構成されたメモリセルを備えた強誘電体記憶装置に関する。
【背景技術】
【０００２】
従来、この種の強誘電体記憶装置としては、強誘電体キャパシタの一方の電極をビットラインにトランジスタを介して接続し且つ他方の電極をプレートラインに接続し、そのトランジスタのゲートをワードラインに接続して構成された複数のメモリセルを備えたものがある。（例えば、特許文献１参照。）。
このような強誘電体記憶装置にあっては、任意のメモリセルにデータを書き込むときには、そのメモリセルに対応するワードラインの電位をトランジスタのゲートしきい値電圧より大きい電位とし、強誘電体キャパシタの一方の電極をビットラインに電気的に接続したのち、そのビットラインの電位及びプレートラインの電位をそれぞれ所定の電位とし、強誘電体キャパシタに正又は負の所定電圧を印加して、強誘電体キャパシタを２つの分極状態のいずれかの状態とするようになっている。そして、これら２つの分極状態をそれぞれ「１」データ及び「０」データに対応させることによって、２値の論理データを書き込むことができる。
【０００３】
また、任意のメモリセルからデータを読み出すときには、そのメモリセルに対応するワードラインの電位をトランジスタのゲートしきい値電圧より大きい電位とし、強誘電体キャパシタの一方の電極をビットラインに電気的に接続したのち、そのビットラインの電位及びプレートラインの電位をそれぞれ所定の電位とし、強誘電体キャパシタに所定電圧を印加して、強誘電体キャパシタに書き込まれているデータに応じた電荷をビットラインに出力させるようになっている。そして、その電荷でチャージアップされたビットラインの電位と定電圧回路で発生される一定のリファレンス電位との大小関係をそれぞれ「１」データ及び「０」データに対応させることによって、２値の論理データを読み出すことができる。
【特許文献１】特開平４−３７０９８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来の技術にあっては、チャージアップされたビットラインの電位と一定のリファレンス電圧との大小関係をそれぞれ「１」データ及び「０」データに対応させるようになっているため、例えば、強誘電体キャパシタが劣化し、強誘電体キャパシタの分極時の蓄積電荷量が減少すると、任意のメモリセルからデータを読み出すときに、強誘電体キャパシタから出力される電荷量が減少して、ビットラインのチャージアップ量が減少し、その結果、メモリセルからデータを適切に読み出せなくなってしまう恐れがあった。
【０００５】
そこで、本発明は、上記従来の技術の未解決の問題点を解決することを目的としてなされたものであって、メモリセルからデータを読み出すときに、強誘電体キャパシタの劣化によってビットラインのチャージアップ量が変動することを防止できる強誘電体記憶装置を提供することを課題とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、第１の発明である強誘電体記憶装置は、第１の方向に延びているビットラインと、前記第１の方向と交差する第２の方向に延びているワードラインと、このワードラインと対をなすように前記第２の方向に延びているプレートラインと、前記ビットライン及び前記ワードラインの交点に対応して設けられ且つ強誘電体キャパシタを含んで構成されたメモリセルと、を備えると共に、前記第２の方向に延びているダミーセル用ワードラインと、このダミーセル用ワードラインと対をなすように前記第２の方向に延びているダミーセル用プレートラインと、前記ビットライン及び前記ダミーセル用ワードラインの交点に対応して設けられ且つダミーセル用強誘電体キャパシタを含んで構成されたダミーセルと、を備え、前記メモリセルからデータを読み出すときには、前記ダミーセルに対して、前記ビットライン側から所定の電荷を流し込むようにしたことを特徴とするものである。
【０００７】
また、第２の発明である強誘電体記憶装置は、第１の方向に延びている複数のビットラインと、前記第１の方向と交差する第２の方向に延びている複数のワードラインと、これら複数のワードラインの各々と対をなすように前記第２の方向に延びている複数のプレートラインと、前記複数のビットライン及び前記複数のワードラインの交点に対応して設けられ且つ強誘電体キャパシタを含んで構成された複数のメモリセルと、を備えると共に、前記第２の方向に延びているダミーセル用ワードラインと、このダミーセル用ワードラインと対をなすように前記第２の方向に延びているダミーセル用プレートラインと、前記複数のビットライン及び前記ダミーセル用ワードラインの交点に対応して設けられ且つダミーセル用強誘電体キャパシタを含んで構成された複数のダミーセルと、を備え、任意の前記メモリセルからデータを読み出すときには、そのメモリセルに対応する前記ビットラインに対応した前記ダミーセルに対して、そのビットライン側から所定の電荷を流し込むようにしたことを特徴とするものである。
【０００８】
さらに、第３の発明である強誘電体記憶装置は、前記メモリセルは、強誘電体キャパシタ及び第１のトランジスタによって構成され、対応する前記ビットラインにはその強誘電体キャパシタの一方の電極がその第１のトランジスタを介して接続され、対応する前記プレートラインにはその強誘電体キャパシタの他方の電極が接続され、対応する前記ワードラインにはその第１のトランジスタのゲートが接続されており、前記ダミーセルは、ダミーセル用強誘電体キャパシタ及び第２のトランジスタによって構成され、対応する前記ビットラインにはそのダミーセル用強誘電体キャパシタの一方の電極がその第２のトランジスタを介して接続され、対応する前記ダミーセル用プレートラインにはそのダミーセル用強誘電体キャパシタの他方の電極が接続され、対応する前記ダミーセル用ワードラインにはその第２のトランジスタのゲートが接続されていることを特徴とするものである。
【０００９】
また、第４の発明である強誘電体記憶装置は、前記ダミーセル用強誘電体キャパシタは、前記ビットライン側の電極の電位が前記ダミーセル用プレートライン側の電極の電位より大きい分極状態であることを特徴とするものである。
さらに、第５の発明である強誘電体記憶装置は、前記ダミーセル用強誘電体キャパシタの分極時の蓄積電荷量を、前記強誘電体キャパシタの分極時の蓄積電荷量と等しくしたことを特徴とするものである。
【００１０】
この第１〜第５の発明によれば、メモリセルからデータを読み出すときに、強誘電体キャパシタ及びダミーセル用強誘電体キャパシタが劣化し、強誘電体キャパシタから出力される電荷量が減少すると、ダミーセル用強誘電体キャパシタに流れ込む電荷量も減少するため、強誘電体キャパシタの劣化によるビットラインのチャージアップ量の変動を低減できる。
【００１１】
また、第６の発明である強誘電体記憶装置は、前記ダミーセル用強誘電体キャパシタの分極時の蓄積電荷量を、前記強誘電体キャパシタの分極時の蓄積電荷量よりも大きくしたことを特徴とするものである。
この第６の発明によれば、メモリセルからデータを読み出すときに、強誘電体キャパシタから出力される電荷量よりダミーセル用強誘電体キャパシタに流れ込む電荷量を大きくし、強誘電体キャパシタから出力される電荷によるビットラインの電位上昇量よりダミーセル用強誘電体キャパシタに流れ込む電荷によるビットラインの電位降下量を大きくして、ビットラインの電位を小さくすることができ、それまでのビットラインの電位を「１」データ及び「０」データを判別するためのリファレンス電圧とすることができる。
【００１２】
また、第７の発明である強誘電体記憶装置は、任意の前記メモリセルからデータを読み出すときに、そのメモリセルに対応する前記ワードラインの電位を第１のトランジスタのゲートしきい値電圧より大きい電位とし、そのメモリセルに対応する前記プレートラインの電位をそのメモリセルに対応する前記ビットラインより少なくとも抗電圧分大きい電位とし、前記ダミーセル用ワードラインの電位をゲートしきい値電圧より大きい所定電位とし、前記ダミーセル用プレートラインの電位を前記ビットラインの電位より少なくとも抗電圧分小さい電位とする駆動回路を備えたことを特徴とするものである。
【００１３】
また、第８の発明である強誘電体記憶装置は、前記駆動回路は、任意の前記メモリセルからデータを読み出すときに、そのメモリセルに対応する前記プレートラインの電位をそのメモリセルに対応する前記ビットラインより所定電圧分大きい電位とし、前記ダミーセル用プレートラインの電位を前記ビットラインの電位より前記所定電圧分小さい電位とすることを特徴とするものである。
【００１４】
この第７及び第８の発明によれば、任意のメモリセルからデータを読み出すときに、そのメモリセルに対応するビットラインとプレートラインとの間に発生するカップリングノイズは、そのビットラインとダミーセル用プレートラインとの間に発生するカップリングノイズによって相殺され、ビットラインとプレートラインとの間のカップリングノイズがビットラインの電位に影響を与えてしまうことを防止することができる。
【００１５】
また、第９の発明である強誘電体記憶装置は、第１の方向に延びている複数のビットラインと、前記第１の方向と交差する第２の方向に延びている複数のワードラインと、これら複数のワードラインの各々と対をなすように前記第２の方向に延びている複数のプレートラインと、前記複数のビットライン及び前記複数のワードラインの交点に対応して設けられ且つ強誘電体キャパシタを含んで構成された複数のメモリセルと、を備えると共に、前記第２の方向に延びている複数のダミーセル用ワードラインと、このダミーセル用ワードラインと対をなすように前記第２の方向に延びている複数のダミーセル用プレートラインと、前記複数のビットライン及び前記複数のダミーセル用ワードラインの交点に対応して設けられ且つダミーセル用強誘電体キャパシタを含んで構成された複数のダミーセルと、を備え、任意の前記メモリセルからデータを読み出すときには、そのメモリセルに対応する前記ビットラインに対応した前記複数のダミーセルのいずれか１つを順番に選択し、その選択したダミーセルに対して、そのビットライン側から所定の電荷を流し込むようにしたことを特徴とするものである。
【００１６】
この第９の発明によれば、各ダミーセル用強誘電体キャパシタの分極回数を小さくすることができ、強誘電体キャパシタに比べ、ダミーセル用強誘電体キャパシタが著しく劣化してしまうことを防止することができ、ダミーセル用強誘電体キャパシタの劣化の度合いを適切な範囲にとどめることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の強誘電体記憶装置の一実施形態を図面に基づいて説明する。
＜強誘電体記憶装置の構成＞
図１は、本実施形態における強誘電体記憶装置の概略構成図である。図中、各回路ブロック及び回路素子は、公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上に形成されている。
【００１８】
この強誘電体記憶装置には、図１に示すように、メモリアレイ領域１が中央に形成され、そのメモリアレイ領域１の平面視上側には、複数のビットライン駆動回路及びセンスアンプを含むビットライン（以下、ＢＬとも呼ぶ。）用回路２が配され、平面視左側には、複数のワードライン（以下、ＷＬとも呼ぶ。）駆動回路４と複数のプレートライン（以下、ＰＬとも呼ぶ。）駆動回路３とが交互に配されている。なお、ビットライン用回路２のセンスアンプは、リファレンス電圧として読み書き用電圧Ｖccの半分値１／２Ｖccを発生する一般的な定電圧回路を含んで構成されている。ここで、読み書き用電圧Ｖccの半分値１／２Ｖccは、図２に示すように、強誘電体キャパシタＱ１ij、Ｑ２jに分極反転を生じさせる抗電圧Ｖcよりも十分に大きい電圧である。
【００１９】
また、メモリセルアレイ領域１の平面視下側には、ダミーセル領域５が形成され、そのダミーセル領域５の平面視左側には、ダミーセル用ワードライン（以下、ＤＷＬとも呼ぶ。）駆動回路７とダミーセル用プレートライン（以下、ＤＰＬとも呼ぶ。）駆動回路６とが配されている。
これらのうちメモリアレイ領域１には、ビットラインＢＬj及びワードラインＷＬiの交点に対応して複数のメモリセル８ij（ｉ＝１、２、..、ｎ、ｊ＝１、２、..、ｍ）が形成されている。このメモリセル８ijには、図１に示すように、強誘電体キャパシタＱ１ijが中央に形成され、その強誘電体キャパシタＱ１ijの平面視左側には、ビットライン用回路２から縦方向に延びているビットラインＢＬjが配され、平面視上側には、ワードライン駆動回路４から横方向に延びているワードラインＷＬiが配され、平面視下側には、このワードラインＷＬiと対をなすようにプレートライン駆動回路３から横方向に延びているプレートラインＰＬiが配されている。
【００２０】
なお、図２（ａ）に示すように、強誘電体キャパシタＱ１ijの印加電圧の方向は、上部電極が下部電極より高電位である場合を正方向とし、逆に下部電極が上部電極より高電位である場合を負方向とする。また、図２（ｂ）に示すように、後述するダミーセル１０jを構成する強誘電体キャパシタＱ２jの印加電圧の方向も同様とする。また、メモリセル８ijに書き込まれているデータは、強誘電体キャパシタＱ２jの上部電極の電位が下部電極の電位より大きい分極状態である場合を「０」データとし、上部電極の電位が下部電極の電位より小さい分極状態である場合を「１」データとする。
【００２１】
また、この強誘電体キャパシタＱ１ijの一方の電極（以下、上部電極とも呼ぶ。）には、ゲートがワードラインＷＬiに接続され且つ一端がビットラインＢＬjに接続されたスイッチとしてのＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳとも呼ぶ。）９の他端が接続されている。また、他方の電極（以下、下部電極とも呼ぶ。）には、プレートラインＰＬiが接続されている。
【００２２】
そして、ワードライン駆動回路４がワードラインＷＬiに導通用電圧Ｖppを出力すると、そのワードラインＷＬiがゲートに接続されているＮＭＯＳ９によって、そのＮＭＯＳ９の一端に接続されているビットラインＢＬjが他端に接続されている強誘電体キャパシタＱ１ijの上部電極に電気的に接続される。なお、導通用電圧Ｖppは、ＮＭＯＳ９が導通状態となるゲートしきい値電圧よりも十分に大きい電圧である。（導通用電圧Ｖppとしては、低消費電力化のためVccを使用してもよい。但し、導通用電圧ＶppとしてＶccを使用すると、ＮＭＯＳ９の基盤バイアス効果によりトランジスタ閾値が変化するため、ビットラインＢＬjから強誘電体キャパシタＱ１ijに Ｖccの電圧を与えても、ＮＭＯＳ９を通して強誘電体キャパシタＱ１ijに印加される電圧はＶcc−Ｖth’となってしまう（ここでＶth’は、基盤バイアス効果が無いＮＭＯＳ９の閾値であるＶthに対して、基盤バイアス効果による閾値の変化量を考慮したＮＭＯＳの閾値をＶth’としている。）。つまり、導通用電圧ＶppとしてＶccを使用すると、導通用電圧Ｖppを発生させる昇圧回路による消費電力が０となり、またビットラインＢＬjやプレートラインＰＬi等の信号配線負荷で充放電することによる消費電力に関しても、充電放電電圧がＶppからＶccとなることで低減されるものの、ＮＭＯＳ９を通して強誘電体キャパシタＱ１ijにＶcc−Ｖth’しか供給できなくなってしまう。）
一方、ダミーセル領域５には、横一列に複数のダミーセル１０jが形成されている。このダミーセル１０jには、メモリセル８ijと同様に、強誘電体キャパシタＱ２jが中央に形成され、その強誘電体キャパシタＱ２jの平面視左側には、メモリセル８ijと共通のビットラインＢＬjが配され、平面視上側には、ダミーセル用ワードライン駆動回路７から横方向に延びているダミーセル用ワードラインＤＷＬが配され、平面視下側には、ダミーセル用プレートライン駆動回路６から横方向に延びているダミーセル用プレートラインＤＰＬが配されている。なお、このダミーセル１０jを構成する強誘電体キャパシタＱ２jは、メモリセル８ijを構成する強誘電体キャパシタＱ１ijに比べ、強誘電体の材質及び厚さは等しいが、強誘電体の面積は僅かに大きく、図２（ｂ）に示すように、分極時の蓄積電荷量が僅かに大きくなっている。
【００２３】
また、この強誘電体キャパシタＱ２jの一方の電極（以下、上部電極とも呼ぶ。）には、ゲートがダミーセル用ワードラインＤＷＬに接続され且つ一端がビットラインＢＬjに接続されたスイッチとしてのＮＭＯＳ１１の他端が接続されている。また、他方の電極（以下、下部電極とも呼ぶ。）には、ダミーセル用プレートラインＤＰＬが接続されている。
【００２４】
そして、ダミーセル用ワードライン駆動回路７がダミーセル用ワードラインＤＷＬに導通用電圧Ｖppを出力すると、そのダミーセル用ワードラインＤＷＬがゲートに接続されているＮＭＯＳ１１によって、そのＮＭＯＳ１１の一端に接続されているビットラインＢＬjが他端に接続されている強誘電体キャパシタＱ２jの上部電極に電気的に接続される。
＜前処理＞
次に、メモリセル８ijにデータの書き込みや読み出しを行うための前処理、つまりこの半導体記憶装置の使用に先立って行われる前処理の手順について説明する。なお、初期状態にあっては、メモリセル８ijに繋がるワードラインＷＬiの電位が０Vであり、またダミーセル用ワード線DＷＬの電位も０Vであるとする。また、メモリセル８ijとダミーセル１０jとが接続されているビットラインＢＬjの電位とメモリセル８ijに接続されているプレートラインＰＬi及び、ダミーセル１０jに接続されているダミーセル用プレートラインDＰＬの電位がそれぞれ１／２Ｖccの等しい電位であり、強誘電体キャパシタＱ１ij、Ｑ２jに記憶されている情報が破壊されないようになっているものとする。
【００２５】
まず、全てのビットラインＢＬjの電位をビットライン用回路２で読み書き用電圧Ｖccの半分値１／２Ｖccとした状態で、ダミーセル用ワードラインＤＷＬの電位をダミーセル用ワードライン駆動回路７で導通用電圧Ｖppとする。そして、そのダミーセル用ワードラインＤＷＬがゲートに接続されているＮＭＯＳ１１に、そのＮＭＯＳ１１の一端に接続されているビットラインＢＬjを他端に接続されている強誘電体キャパシタＱ２jの上部電極に電気的に接続させる。つまり、ダミーセル用ワードラインＤＷＬに繋がる全てのＮＭＯＳ１１を、強誘電体キャパシタＱ２１〜Ｑ２ｍをそれぞれビットラインＢＬ１〜ＢＬｍに接続させる。
【００２６】
次いで、ビットラインＢＬjにビットライン用回路２で読み書き用電圧Ｖccを印加する。すると、ダミーセル用プレートラインDＰＬの電位は１／２Ｖccと設定されているため、ダミーセル用プレートラインＤＰＬに接続されている強誘電体キャパシタＱ２jには−１／２Ｖccの電圧が印加されて「１」データが書き込まれる。なお、ダミーセル用プレートラインＤＰＬに繋がる強誘電体キャパシタＱ２jに「１」データを書き込む方法としては、これに限られるものではなく、例えば、ビットラインＢＬjにビットライン用回路２から１／２Ｖccの電圧を印加している状態で、ダミーセル用プレートラインＤＰＬの電位をダミーセル用プレートライン駆動回路６で０Vとする方法が挙げられる。そして、それら全ての強誘電体キャパシタＱ２jの上部電極の電位を読み書き用電圧Ｖccの半分値１／２Ｖccとし、下部電極の電位を０Vとし、それら全ての強誘電体キャパシタＱ２jに負の読み書き用電圧−１／２Ｖccを印加し、それら全ての強誘電体キャパシタＱ２jを上部電極の電位が下部電極の電位より大きい分極状態としてもよい。
【００２７】
なお、これらの前処理は、集積装置の電源投入後、最初の読み出し動作の直前や書き込み動作の直前にだけ行えばよい。また、通常の読み出し動作時や書き込み動作時にあっては、その動作中に前処理を平行して行うことで、その前処理が読み出し動作速度や書き込み動作速度を遅延させてしまうことを防止できる。
＜書き込み＞
次に、任意のメモリセル８ijにデータを書き込む手順について説明する。なお、初期状態にあっては、データを書き込むメモリセル８ijに繋がるワードラインＷＬiの電位が０Vであり、またダミーセル用ワード線DＷＬの電位も０Vであるとする。また、そのメモリセル８ijとダミーセル１０jとが接続されているビットラインＢＬjの電位とメモリセル８ijに接続されているプレートラインＰＬi及び、ダミーセル１０jに接続されているダミーセル用プレートラインDＰＬの電位がそれぞれ１／２Ｖccの等しい電位であり、強誘電体キャパシタＱ１ij、Ｑ２jに記憶されている情報が破壊されないようになっているものとする。また、データを書き込むメモリセル８ijを除く他のメモリセル８ijに繋がるワードラインＷＬiの電位も全て０Vであり、データを書き込むメモリセル８ijを除く他のメモリセル８ijとビットラインＢＬjを共有するダミーセル１０jが繋がるダミーセル用ワードラインDＷＬの電位も全て０Vであるとする。さらに、データを書き込むメモリセル８ijに対応するビットラインＢＬjを除く他のビットラインＢＬjや、データを書き込むメモリセル８ijに対応するプレートラインＰＬiを除く他のプレートラインＰＬiの電位が全て１／２Ｖccの等しい電位であり、強誘電体キャパシタに記憶されている情報が破壊されないようになっている。
【００２８】
まず、任意のメモリセル８ijに「１」データを書き込むときには、そのメモリセル８ijの強誘電体キャパシタＱ１ijに対応するワードラインＷＬiの電位をワードライン駆動回路４で導通用電圧Ｖppとする。そして、そのワードラインＷＬiがゲートに接続されているＮＭＯＳ９によって、そのＮＭＯＳ９の一端に接続されているビットラインＢＬjを他端に接続されている強誘電体キャパシタＱ１ijの上部電極に電気的に接続させる。
【００２９】
次いで、その強誘電体キャパシタＱ１ijに対応するビットラインＢＬjの電位をビットライン用回路２で読み書き用電圧Ｖccの半分値１／２Ｖccとした状態から読み書き用電圧Ｖccとする。すると、強誘電体キャパシタＱ１ijの上部電極の電位は読み書き用電圧Ｖccとなり、下部電極の電位はプレートラインＰＬiが１／２Ｖccとなることから、図２に示す強誘電体キャパシタＱ１ijのヒステリシス特性に従い、強誘電体キャパシタに対して−１／２Ｖccの電圧が印加され、その結果、強誘電体キャパシタＱ１ijに「１」データが書き込まれる。なお、データを書き込む強誘電体キャパシタＱ１ijに非対応のワードラインＷＬiが接続されている強誘電体キャパシタＱ１ijにあっては、そのワードラインＷＬiの電位が０Vとなるため、ビットラインＢＬjからの電圧が強誘電体キャパシタＱ１ijに印加されることがなく、元の分極の状態が保持される。また、データを書き込む強誘電体キャパシタＱ１ijに対応するワードラインＷＬi及びプレートラインＰＬiと非対応のビットラインＢＬjとが接続されている全ての強誘電体キャパシタＱ１ijにあっては、その全ての強誘電体キャパシタＱ１ijが接続されるビットラインＢＬjの電圧が１／２Ｖccとなるため、その全ての強誘電体キャパシタＱ１ijには上部電極と下部電極とに等しい電圧が印加され、その全ての強誘電体キャパシタＱ１ijに記憶されているデータは書き換わらない。つまり、データを書き込む強誘電体キャパシタＱ１ijに非対応のワードラインＷＬiが接続されている強誘電体キャパシタＱ１ij及び、その強誘電体キャパシタＱ１ijに対応するワードラインＷＬi及びプレートラインＰＬiと非対応のビットラインＢＬjとが接続されている強誘電体キャパシタＱ１ijにあっては、元の分極の状態が保持される。
【００３０】
一方、任意のメモリセル８ijに「０」データを書き込むときには、上記の初期状態からまずそのメモリセル８ijの強誘電体キャパシタＱ１ijに対応するワードラインＷＬiの電位をワードライン駆動回路４で導通用電圧Ｖppとする。そして、そのワードラインＷＬiがゲートに接続されているＮＭＯＳ９に、そのＮＭＯＳ９の一端に接続されているビットラインＢＬjを他端に接続されている強誘電体キャパシタＱ１i jの上部電極に電気的に接続させる。
【００３１】
次いで、その強誘電体キャパシタＱ１ijに対応するビットラインＢＬjの電位をビットライン用回路２で読み書き用電圧Ｖcc の半分値１／２Ｖccとした状態から読み書き用電圧０Vとする。すると、強誘電体キャパシタＱ１ijの上部電極の電位は読み書き用電圧０Vとなり、下部電極の電位はプレートラインＰＬiが１／２Ｖccとなることから、図２に示す強誘電体キャパシタＱ１ijのヒステリシス特性に従い、強誘電体キャパシタＱ１ijに対して＋１／２Ｖccの電圧が印加され、その結果、強誘電体キャパシタＱ１ijに「０」データが書き込まれる。なお、データを書き込む強誘電体キャパシタＱ１ijに非対応のワードラインＷＬiが接続されている強誘電体キャパシタＱ１ijにあっては、ワードラインＷＬiの電位が０Vとなるため、ビットラインＢＬjからの電圧が強誘電体キャパシタＱ１ijに印加されることがなく、元の分極の状態が保持される。また、データを書き込む強誘電体キャパシタＱ１ijに対応するワードラインＷＬi及びプレートラインＰＬiと非対応のビットラインＢＬjとが接続されている全ての強誘電体キャパシタＱ１ijにあっては、その全ての強誘電体キャパシタＱ１ijが接続されるビットラインＢＬjの電圧が１／２Ｖccとなるため、その全ての強誘電体キャパシタＱ１ijには上部電極と下部電極とに等しい電圧が印加され、その全ての強誘電体キャパシタＱ１ijに記憶されているデータは書き換わらない。つまり、データを書き込む強誘電体キャパシタＱ１ijに非対応のワードラインＷＬiが接続されている強誘電体キャパシタＱ１ij及び、その強誘電体キャパシタＱ１ijに対応するワードラインＷＬiと非対応のビットラインＢＬjと前記強誘電体キャパシタＱ１ijに対応するプレートラインＰＬiとが接続されている強誘電体キャパシタＱ１ijにあっては、元の分極の状態が保持される。
＜読み出し＞
次に、任意のメモリセル８ijからデータを読み出す手順について説明する。なお、初期状態にあっては、メモリセル８ijに繋がるワードラインＷＬの電位が０Vであり、またダミーセル用ワード線DＷＬの電位も０Vであるとする。また、メモリセル８ijとダミーセル１０jとが接続されているビットラインＢＬjの電位とメモリセル８ijに接続されているプレートラインＰＬi及び、ダミーセル１０jに接続されているダミーセル用プレートラインDＰＬの電位がそれぞれ１／２Ｖccの等しい電位であり、強誘電体キャパシタＱ１ij、Ｑ２jに記憶されている情報は破壊されないようになっているものとする。また、データを読み出すメモリセル８ijを除く他のメモリセルに繋がるワードラインＷＬiの電位も全て０Vであり、データを読み出すメモリセル８ijを除く他のメモリセル８ijとビットラインＢＬjを共有するダミーセル１０jが繋がるダミーセル用ワードラインＤＷＬの電位も全て０Vであるとする。さらに、データを読み出すメモリセル８ijに対応するビットラインＢＬj を除く他のビットラインＢＬjや、そのメモリセル８ijに対応するプレートラインＰＬiを除く他のプレートラインＰＬiの電位が全て１／２Ｖccの等しい電位であり、強誘電体キャパシタに記憶されている情報が破壊されないようになっているものとする。
【００３２】
まず、そのメモリセル８ijの強誘電体キャパシタＱ１ijに対応するビットラインＢＬjの電位をビットライン用回路２で読み書き用電圧Ｖccの半分値１／２Ｖccとしたまま、その強誘電体キャパシタＱ１ijに対応するワードラインＷＬiの電位をワードライン駆動回路４で導通用電圧Ｖppとし、そのワードラインＷＬiがゲートに接続されているＮＭＯＳ９に、そのＮＭＯＳ９の一端に接続されているビットラインＢＬjを他端に接続されている強誘電体キャパシタＱ１ijの上部電極に電気的に接続させる。なおその際、強誘電体キャパシタＱ１ijの下部電極に接続されているプレートラインＰＬiの電位として、プレートライン駆動回路３から１／２Ｖccが供給されているので、強誘電体キャパシタＱ１ijに記憶されているデータは破壊されない。
【００３３】
また同時に、ダミーセル用ワードラインＤＷＬの電位をダミーセル用ワードライン駆動回路７で導通用電圧Ｖppとし、そのダミーセル用ワードラインＤＷＬがゲートに接続されているＮＭＯＳ１１に、そのＮＭＯＳ１１の一端に接続されているビットラインＢＬjを他端に接続されている強誘電体キャパシタＱ２jの上部電極に電気的に接続させる。なおその際、強誘電体キャパシタＱ２jの下部電極に接続されているダミーセル用プレートラインＤＰＬの電位として、ダミーセル用プレートライン駆動回路６から１／２Ｖccが供給されているので、強誘電体キャパシタＱ２jに記憶されているデータは破壊されない。
【００３４】
そして、強誘電体キャパシタＱ１ij及びＱ２jで共有しているビットラインＢＬjを、ビットライン用回路２からＨｉｇｈ−Ｚ状態（電気的に非接続状態）とする。ここまでの所で、データを読み出す強誘電体キャパシタＱ１ijが接続されているワードラインＷＬiに繋がる全ての強誘電体キャパシタＱ１ijは１／２Ｖccに電圧が設定され、Ｈｉｇｈ−Ｚ状態になっているビットラインＢＬjに繋がっており、その全ての強誘電体キャパシタＱ１ijが繋がるプレートラインＰＬiは、１／２Ｖccの電圧に設定されているために、その全ての強誘電体キャパシタＱ１ijに記憶されているデータは破壊されない。また、データを読み出す強誘電体キャパシタＱ１ijが繋がるワードラインＷＬiを除く他のワードラインの電圧は０Vとなっているため、その強誘電体キャパシタＱ１ijが繋がるワードラインＷＬiを除く他のワードラインＷＬiに繋がる強誘電体キャパシタＱ１ijに記憶されているデータは破壊されない。
【００３５】
その後、メモリセル８ijの強誘電体キャパシタＱ１ijが接続されるプレートラインＰＬiの電位を１／２ＶccからＶccへ上昇させる。そして、その強誘電体キャパシタＱ１ijに＋１／２Ｖccの電圧を印加する。また同時に、ダミーセル１０jの強誘電体キャパシタＱ２jが接続されるダミーセル用プレートラインＤＰＬの電位を１／２Ｖccから０Vへ下降させる。そして、その強誘電体キャパシタＱ２jに−１／２Ｖccの電圧を印加する。
【００３６】
ここで、図３に示すように、メモリセル８ijに「１」データが書き込まれていたときには、分極反転することでビットラインＢＬjに比較的大きな電荷Ｑ＋ｑ1が流れ出し、その電荷Ｑ＋ｑ1によってビットラインＢＬjの電位が（Ｑ＋ｑ1）／（Ｃbl＋Ｃferro）だけ上昇する。なお、ＣblはビットラインＢＬjの寄生容量であり、Ｃferroは強誘電体キャパシタＱ１ij及び強誘電体キャパシタＱ２jの静電容量の和である。また、メモリセル８ijに「０」データが書き込まれていたときには、分極反転しないためビットラインＢＬjに比較的小さな電荷ｑ1が流れ出し、その電荷ｑ1によってビットラインＢＬjの電位がｑ1／（Ｃbl＋Ｃferro）だけ上昇する。
【００３７】
また、ダミーセル１０jの強誘電体キャパシタＱ２jには、ビットラインＢＬjから比較的小さな電荷ｑ2（＞ｑ１）が流れ込み、その電荷ｑ2によってビットラインＢＬjの電位がｑ2／（Ｃbl＋Ｃferro）だけ降下する。そのため、メモリセル８ijに「１」データが書き込まれていると、ビットラインＢＬjの電位が上昇し、読み書き用電圧Ｖccの半分値１／２Ｖccより大きくなる。また、メモリセル８ijに「０」データが書き込まれていると、ビットラインＢＬjの電位が下降し、読み書き用電圧Ｖccの半分値１／２Ｖccより小さくなる。
【００３８】
次いで、そのビットラインＢＬjの電位が読み書き用電圧Ｖccの半分値１／２Ｖccより大きいか否かをビットライン用回路２のセンスアンプで判定し、読み書き用電圧Ｖccの半分値１／２Ｖccより大きい場合には、メモリセル８ijの強誘電体キャパシタＱ１ijから「１」データが読み出されたものとし、そうでない場合には「０」データが読み出されたものとする。
＜再書き込み＞
強誘電体キャパシタＱ１ijから電荷を取り出すことにより読み出し動作を行った後は、読み出し動作を行った強誘電体キャパシタＱ１ijに対し、読み出したデータを書き込む動作が必要となる。これを再書き込み動作と呼んでいる。
【００３９】
まず、メモリセル８ijの強誘電体キャパシタＱ１ijから「１」データが読み出されたときには、まずその強誘電体キャパシタＱ１ijに対応するワードラインＷＬiの電位をワードライン駆動回路４で導通用電圧Ｖppとする。（この動作は読み出し動作に続いて行われるため、その強誘電体キャパシタＱ１ijに対応するワードラインＷＬiは読み出し動作を行った状態、つまり導通用電圧Ｖppを印加した状態のままとすればよい。）次いで、その強誘電体キャパシタＱ１ijに対応するビットラインＢＬjの電位をビットライン用回路２で読み書き用電圧Ｖccとすると同時に、その強誘電体キャパシタＱ１ijの下部電極に接続されているプレートラインＰＬiの電位をプレートライン駆動回路３で１／２Ｖccとし、その強誘電体キャパシタOLE_LINK1Ｑ１ijに負の読み書き用電圧である−１／２Ｖccを印加して、OLE_LINK1その強誘電体キャパシタＱ１ijに「１」データを再書き込みする。
【００４０】
また、ダミーセル１０jの強誘電体キャパシタＱ２jに対応するダミーセル用ワードラインＤＷＬにあっては、読み出し動作を行った状態、つまり導通用電圧Ｖppを印加した状態を、メモリセル８ijの強誘電体キャパシタＱ１ijに対する再書き込みが終了する時点まで保持し続ける。また、ダミーセル用プレートラインＤＰＬの電位にあっては、メモリセル８ijの強誘電体キャパシタＱ１ijに対する再書き込みが終了する時点まで、ダミーセル用プレートライン駆動回路６から０Vを供給し続ける。その後、その強誘電体キャパシタＱ１ijに対応するビットラインＢＬjの電位をビットライン用回路２で１／２Ｖccとした後に、ダミーセル用プレートラインＤＰＬの電位をダミーセル用プレートライン駆動回路６で１／２Ｖccに上昇させることにより、読み出し動作後の再書き込み動作時において、ダミーセル１０jの強誘電体キャパシタＱ２jに「１」データを書き込む。そして、ダミーセル１０jの強誘電体キャパシタＱ２jに「１」データを書き込む動作の終了後、ダミーセル用ワードラインＤＷＬの電位並びに、ダミーセル１０jの強誘電体キャパシタＱ２jに対応するダミーセル用ワードラインＤＷＬの電位を０Vとして再書き込み動作を終了する。
【００４１】
一方、メモリセル８ijの強誘電体キャパシタＱ１ijから「０」データが読み出されたときには、ビットラインＢＬjの電位を０Vとすると同時に、その強誘電体キャパシタＱ１ijの下部電極に接続されているプレートラインＰＬiの電位をプレートライン駆動回路３で１／２Ｖccとし、その強誘電体キャパシタＱ１ijに正の読み書き用電圧である１／２Ｖccを印加して、その強誘電体キャパシタＱ１ijに「０」データを再書き込みする。なおこの時点では、ダミーセル１０jに接続されているダミーセル用プレートラインＤＰＬの電位は０Vのままである。その後、ビットラインＢＬjを１／２Ｖccとした後、ダミーセル用プレートラインＤＰＬの電位を０Vから１／２Ｖccとすることでダミーセル１０jの強誘電体キャパシタＱ２jに「１」データを書き込む。そして、ダミーセル１０jの強誘電体キャパシタＱ２jに「０」データを書き込む動作の終了後、ダミーセル用ワードラインＤＷＬの電位並びに、ダミーセル１０jの強誘電体キャパシタＱ２jに対応するダミーセル用ワードラインＤＷＬの電位を０Vとして再書き込み動作を終了する。
【００４２】
このように、本実施の形態によれば、メモリセル８ijからデータを読み出すときに、メモリセル８ijの強誘電体キャパシタＱ１ij及びダミーセル１０jの強誘電体キャパシタＱ２jが劣化し、メモリセル８ijの強誘電体キャパシタＱ１ijから出力される電荷量が減少すると、ダミーセル１０jの強誘電体キャパシタＱ２jに流れ込む電荷量も減少するため、強誘電体キャパシタＱ１ijの劣化によってビットラインＢＬjのチャージアップ量が変動することを防止でき、一定のリファレンス電圧を用いるセンスアンプによって、メモリセルからデータを適切に読み出すことができる。
【００４３】
ちなみに、常誘電体キャパシタを利用してダミーセル１０jを構成する方法では、メモリセル８ijの強誘電体キャパシタＱ１ijが劣化し、ビットラインＢＬjに出力される電荷量ｑ1が減少しても、ビットラインＢＬjからダミーセル１０jの強誘電体キャパシタＱ２jに流れ込む電荷量ｑ2は変わらないため、ビットラインＢＬjの電位が必要以上に低下し、一定のリファレンス電圧を用いるセンスアンプで、メモリセルからデータを適切に読み出せなくなってしまう。
【００４４】
また、任意のメモリセル８ijの強誘電体キャパシタＱ１ijからデータを読み出すときには、その強誘電体キャパシタＱ１ijから出力される電荷量ｑ1が温度や電圧によって増減すると、ダミーセル１０jの強誘電体キャパシタＱ２jに流れ込む電荷量ｑ2も温度等によって増減するため、温度等によってビットラインＢＬjのチャージアップ量が変動することを防止でき、一定のリファレンス電圧を用いるセンスアンプによって、メモリセルからデータを適切に読み出すことができる。
【００４５】
また、強誘電体キャパシタＱ１ijに結晶欠陥による微小なリークが存在するときには、図４に示すように、ビットラインＢＬjの電位が読み書き用電圧Ｖccの半分値１／２Ｖccとなり且つプレートラインＰＬiの電位が読み書き用電圧Ｖccとなると、メモリセル８ijの強誘電体キャパシタＱ１ijには、正の読み書き用電圧Ｖccの半分値１／２Ｖccの電圧が印加され、プレートラインＰＬiから強誘電体キャパシタＱ１ijを通してビットラインＢＬjにリーク電流が流れる。また、ビットラインＢＬjの電位が読み書き用電圧Ｖccの半分値１／２Ｖccとなり且つダミーセル用プレートラインＤＰＬの電位が０Vとなると、ダミーセル１０jの強誘電体キャパシタＱ２jには、負の読み書き用電圧―Ｖccの半分値−１／２Ｖccの電圧が印加され、ビットラインＢＬjから強誘電体キャパシタＱ１ijを通してダミーセル用プレートラインＤＰＬにリーク電流が流れる。そのため、メモリセル８ijの強誘電体キャパシタＱ１ijから出力されるリーク電流が、ダミーセル１０jの強誘電体キャパシタＱ２jに流れ込み、メモリセル８ijのリーク電流によるビットラインＢＬjの電位の上昇はダミーセル１０jのリーク電流による電位の下降によって相殺され、メモリセル８ijの強誘電体キャパシタＱ１ijのリーク電流がビットラインＢＬjの電位に影響を与えてしまうことを防止することができる。
【００４６】
また、ダミーセル１０jに不良ビットがあるときには、通常の強誘電体記憶装置における不良ビットの救済と同様に、その不良ビットをビットライン冗長回路で救済するようにしてもよい。この冗長救済回路としては、ダミーセル１０j専用の救済回路である必要はなく、通常の強誘電体記憶装置のメモリセルに使用されるものでよい。なお、ダミーセル１０jの強誘電体キャパシタＱ２jを通した、ダミーセル用ワードラインＤＷＬとダミーセル用プレートラインＤＰＬとの電気的ショートに起因する不良については、ダミーセル１０j専用のワードライン冗長回路を備えることで救済が可能となる。
【００４７】
なお、上記実施の形態では、図１のＮＭＯＳ９が第１のトランジスタを構成し、以下同様に、図１のＮＭＯＳ１１が第２のトランジスタを構成し、図１のＢＬ用回路２、プレートライン駆動回路３、ワードライン駆動回路４、ダミーセル用プレートライン駆動回路６及びダミーセル用ワードライン駆動回路７が駆動回路を構成している。
また、上記実施の形態は、本発明の強誘電体記憶装置の一例を示したものであり、その構成等を限定するものではない。
【００４８】
例えば、上記実施の形態では、任意のメモリセル８ijの強誘電体キャパシタＱ１ijからデータを読み出すときに、そのメモリセル８ijの強誘電体キャパシタＱ１ijの下部電極に接続されているプレートラインＰＬiの電位をプレートライン駆動回路３で読み書き用電圧Ｖccとし且つダミーセル用プレートラインＤＰＬの電位をダミーセル用プレートライン駆動回路６で０Vとする例を示したが、これに限られるものではなく、例えば、任意のメモリセル８ijからデータを読み出すときには、そのメモリセル８ijの強誘電体キャパシタの下部電極に接続されているプレートラインＰＬmの電位を読み書き用電圧Ｖccとし、ダミーセル用プレートラインＤＰＬの電位を負の読み書き用電圧−Ｖccとしてもよく、そのようにすれば、ビットラインＢＬjとプレートラインＰＬiとの間のカップリングノイズが、ビットラインＢＬjとダミーセル用プレートラインＤＰＬとの間のカップリングノイズで相殺され、ビットラインＢＬjとプレートラインＰＬiとの間のカップリングノイズがビットラインＢＬjの電位に影響を与えてしまうことを防止できる。そして、センスアンプの入力ノイズマージンを改善し、センスアンプの入力感度を改善でき、また１Ｔ１Ｃタイプのメモリセルのように、読み出し時のノイズ対策が重要なメモリセルを使用したＦｅＲＡＭを容易に形成することができる。
【００４９】
また、１つのビットラインＢＬjに対して１つのダミーセル１０jを設ける例を示したが、これに限られるものではなく、例えば、図５に示すように、ダミーセル用ワードラインＤＷＬ及びダミーセル用プレートラインＤＰＬを複数配し、１つのビットラインＢＬjに対して複数のダミーセル１０ijを設け、また、任意のメモリセル８ijからデータを読み出すたびに、そのメモリセル８ijに対応するビットラインＢＬjに対応した複数のダミーセル１０ijのいずれか１つを順番に選択するカウンタ１２を設け、そのカウンタ１２で選択されたダミーセル１０ijに対して、そのビットラインＢＬj側から所定の電荷を流し込むようにしてもよい。つまり、カウンタ１２で選択されたダミーセル１０ijに対応するダミーセル用ワードラインＤＷＬiに導通用電圧Ｖppを出力し、またそのダミーセル１０ijに対応するダミーセル用プレートラインＤＰＬiの電位をビットラインＢＬjの電位より少なくとも抗電圧Ｖc分小さくするようにしてもよい。そのようにすれば、各ダミーセル１０ijの強誘電体キャパシタＱ２ijの分極回数を小さくすることができ、メモリセル８ijの強誘電体キャパシタＱ１ijに比べ、ダミーセル１０ijの強誘電体キャパシタＱ２ijが著しく劣化してしまうことを防止することができ、ダミーセル１０ijの強誘電体キャパシタＱ２ijの劣化の度合いを適切な範囲にとどめることができる。
【００５０】
また、ダミーセル１０jを構成する強誘電体キャパシタＱ２jの分極時の蓄積電荷量を、メモリセル８ijを構成する強誘電体キャパシタＱ１ijの分極時の蓄積電荷量より僅かに大きくする例を示したが、これに限られるものではなく、例えば、強誘電体キャパシタＱ１ijの分極時の蓄積電荷量と等しくしてもよい。
【図面の簡単な説明】
【００５１】
【図１】本発明の強誘電体記憶装置の第１実施形態を示す構成図である。
【図２】図１の強誘電体キャパシタの特性を説明するための図である。
【図３】本発明の動作を説明するための説明図である。
【図４】本発明の動作を説明するための説明図である。
【図５】本発明の変形例を説明するための説明図である。
【符号の説明】
【００５２】
ＢＬjはビットライン、ＰＬiはプレートライン、ＷＬiはワードライン、１はメモリセルアレイ領域、２はビットライン用回路、３はプレートライン駆動回路、４はワードライン駆動回路、５はダミーセル領域、６はダミーセル用プレートライン駆動回路、７はダミーセル用ワードライン駆動回路、８はメモリセル、９はＮＭＯＳ、１０はダミーセル、１１はＮＭＯＳ、１２はカウンタ
【図１】
2005078704.tif 000003
【図２】
2005078704.tif 000004
【図３】
2005078704.tif 000005
【図４】
2005078704.tif 000006
【図５】
2005078704.tif 000007
【手続補正書】
【提出日】平成15年9月5日(2003.9.5)
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
まず、メモリセル８ijの強誘電体キャパシタＱ１ijから「１」データが読み出されたときには、まずその強誘電体キャパシタＱ１ijに対応するワードラインＷＬiの電位をワードライン駆動回路４で導通用電圧Ｖppとする。（この動作は読み出し動作に続いて行われるため、その強誘電体キャパシタＱ１ijに対応するワードラインＷＬiは読み出し動作を行った状態、つまり導通用電圧Ｖppを印加した状態のままとすればよい。）次いで、その強誘電体キャパシタＱ１ijに対応するビットラインＢＬjの電位をビットライン用回路２で読み書き用電圧Ｖccとすると同時に、その強誘電体キャパシタＱ１ijの下部電極に接続されているプレートラインＰＬiの電位をプレートライン駆動回路３で１／２Ｖccとし、その強誘電体キャパシタＱ１ijに負の読み書き用電圧である−１／２Ｖccを印加して、そ
の強誘電体キャパシタＱ１ijに「１」データを再書き込みする。