(57)【要約】      （修正有）【課題】  ベースバンドＬＳＩとロジックＬＳＩとの同期を取れるようにする。【解決手段】  送受信データの変調復調などの処理を行なうベースバンドＬＳＩ（１００）や送受信データの圧縮伸長などの処理を行なうアプリケーションプロセッサ（３００）など、異なるクロックに同期して動作する複数のＬＳＩで構成された通信機能を有する端末において、ベースバンドＬＳＩには受信データに含まれる同期のための時間情報に基づいてクロック信号の周波数のずれを検出する機能（ＡＦＣ）と、自己の時間情報を含む信号を外部へ出力するための端子（１３０）もしくはインタフェースを設けるとともに、アプリケーションプロセッサには外部からの時間情報を含む信号を入力するための端子（３３０）もしくはインタフェースを設け、時間情報を含む信号（ＣＫＬ０，ＴＵＳ，ＴＣＣ）をベースバンドＬＳＩからアプリケーションプロセッサへ供給させる。【選択図】図１
2005136572.tif 000002
【特許請求の範囲】
【請求項１】
受信データに含まれる同期のための時間情報に基づいてクロック信号の周波数のずれを検出する機能を有し、前記クロック信号に同期して動作して送信データの変調のための処理や受信データの復調のための処理を行なう無線通信用半導体集積回路であって、自己の時間情報を含む信号を外部へ出力するための端子もしくはインタフェースを備えることを特徴とする無線通信用半導体集積回路。
【請求項２】
前記時間情報を含む信号は、前記クロック信号またはタイマにより周期的に生成される信号もしくは時間を示すテキスト信号またはバイナリコード信号であることを特徴とする請求項１に記載の無線通信用半導体集積回路。
【請求項３】
クロック信号に同期して動作して送信すべきデータの圧縮処理や受信データの伸長処理を行なうデータ処理用半導体集積回路であって、外部からの時間情報を含む信号を入力するための端子もしくはインタフェースを備えることを特徴とするデータ処理用半導体集積回路。
【請求項４】
前記時間情報を含む信号は、前記クロック信号またはタイマにより周期的に生成される信号もしくは時間を示すテキスト信号またはバイナリコード信号であることを特徴とする請求項３に記載のデータ処理用半導体集積回路。
【請求項５】
請求項１または２に記載の無線通信用半導体集積回路と請求項３または４に記載のデータ処理用半導体集積回路とを備え、前記無線通信用半導体集積回路から前記時間情報を含む信号が前記端子もしくはインタフェースを介して前記データ処理用半導体集積回路に供給されるように接続されていることを特徴とする携帯端末。
【請求項６】
前記データ処理用半導体集積回路は第２のタイマを備え、該第２のタイマの時間情報と前記端子もしくはインタフェースを介して供給された前記時間情報とに基づいて前記無線通信用半導体集積回路との同期をとることを特徴とする請求項５に記載の携帯端末。
【請求項７】
前記第２のタイマはプログラムの処理によって更新されるソフトタイマであり、前記時間情報を含む信号は前記タイマにより周期的に生成される信号であり、該信号が割込み信号として前記データ処理用半導体集積回路に供給され、前記割込み信号の入力による割込み処理によって前記ソフトタイマの時間が修正されることを特徴とする請求項６に記載の携帯端末。
【請求項８】
前記データ処理用半導体集積回路はサンプリングされた音声データもしくは画像データをＤＭＡ転送する機能を備え、前記無線通信用半導体集積回路から前記データ処理用半導体集積回路へ供給される前記時間情報と前記第２のタイマの時間情報との差分に基づいて、前記ＤＭＡ転送される音声データもしくは画像データの転送データ数が設定されることにより前記無線通信用半導体集積回路と前記データ処理用半導体集積回路の時間同期がとられることを特徴とする請求項６に記載の携帯端末。
【請求項９】
前記ＤＭＡ転送された音声データもしくは画像データの転送データ数が所定のデータ数よりも多いときは最後に転送されたデータを破棄し、所定のデータ数よりも少ないときは最後に転送されたデータを２度使用して所定のデータ数に合わせることを特徴とする請求項８に記載の携帯端末。
【請求項１０】
前記所定のデータ数の音声データもしくは画像データのＤＭＡ転送が終了する毎に、転送されたデータ数の圧縮処理を開始するとともに所定のソフトタイマを更新することを特徴とする請求項９に記載の携帯端末。
【請求項１１】
前記ソフトタイマはオペレーティングシステムにより管理されるタイマであり、前記オペレーティングシステムは前記ソフトタイマを修正する機能を有することを特徴とする請求項１０に記載の携帯端末。
【請求項１２】
受信データに含まれる同期のための時間情報に基づいてクロック信号の周波数のずれを検出する機能を有し、前記クロック信号に同期して動作して送信データの変調のための処理や受信データの復調のための処理を行なう無線通信用半導体集積回路を制御するプログラムであって、自己の時間情報を含む信号を出力させる機能を有するプログラムが格納された記憶媒体。
【請求項１３】
クロック信号に同期して動作して送信すべきデータの圧縮処理や受信データの伸長処理を行なうデータ処理用半導体集積回路を制御するプログラムであって、外部からの時間情報を含む信号に基づいて内部回路の動作タイミングを制御する機能を有するプログラムが格納された記憶媒体。
【請求項１４】
請求項１２に記載の記憶媒体を備えた無線通信用半導体集積回路と、請求項１３に記載の記憶媒体を備えたデータ処理用半導体集積回路とを含み、前記無線通信用半導体集積回路から時間情報を含む信号が前記データ処理用半導体集積回路に供給されるように接続がなされていることを特徴とする携帯端末。
【請求項１５】
前記時間情報を含む信号は、前記クロック信号またはタイマにより周期的に生成される信号もしくは時間を示すテキスト信号またはバイナリコード信号であることを特徴とする請求項１４に記載の携帯端末。
【請求項１６】
前記時間情報を含む信号はタイマにより周期的に生成される信号であり、前記タイマはクロック信号によって動作するカウンタ回路であることを特徴とする請求項１４に記載の携帯端末。
【請求項１７】
前記時間情報を含む信号はタイマにより周期的に生成される信号であり、前記タイマはプログラムの処理によって更新されるソフトタイマであることを特徴とする請求項１４に記載の携帯端末。
【請求項１８】
前記時間情報を含む信号は時間を示すテキスト信号またはバイナリコード信号であり、前記データ処理用半導体集積回路は随時読出し書込み可能な記憶回路を備え、前記無線通信用半導体集積回路から前記データ処理用半導体集積回路に供給された時間情報と該時間情報が供給された時点での前記データ処理用半導体集積回路側の時間情報とがペアで前記記憶回路に記憶されるようにされていることを特徴とする請求項１４に記載の携帯端末。
【請求項１９】
前記時間情報を含む信号は時間を示すテキスト信号またはバイナリコード信号であり、前記データ処理用半導体集積回路は随時読出し書込み可能な記憶回路を備え、前記無線通信用半導体集積回路から前記データ処理用半導体集積回路に供給された時間情報と該時間情報が供給された時点での前記データ処理用半導体集積回路側の時間情報とから得られるそれらの時間差情報が前記記憶回路に記憶されるようにされていることを特徴とする請求項１４に記載の携帯端末。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信システムにおけるクロック同期技術さらには各々異なるクロック信号によって動作する２以上の半導体集積回路間の同期をとる場合に適用して有効な技術に関し、例えば音声データの変復調処理等を行なうＬＳＩ（ベースバンドＬＳＩ）と音声データの圧縮、伸長等を行なうロジックＬＳＩ（アプリケーションプロセッサ）を含む携帯電話機等に利用して有効な技術に関する。
【背景技術】
【０００２】
近年、テレビ電話機能を備えた携帯電話機が開発されている。テレビ電話機能を備えた携帯電話機は、音声データの変復調のようなベースバンド処理等を行なうベースバンドＬＳＩ、音声データや動画像データの圧縮、伸長等を行なうアプリケーションプロセッサと呼ばれるロジックＬＳＩ、送信信号のアップコンバートや受信信号のダウンコンバート等を行なう高周波ＬＳＩなどにより構成される。
【０００３】
携帯電話機同士で通話を行なう場合、互いに同期が取れている必要がある。ところが、携帯電話機はそれぞれが保有する発振器により生成されたクロック信号（以下、単にクロックと称する）によって動作するため、個々の発振器の周波数ばらつきや温度変化に伴う周波数のドリフト等によって携帯電話機ごとにクロックの周波数が異なったり、携帯電話機の利用者が高速移動することによるドップラーシフトもクロックのずれの原因となったりして、正確な同期が取れない。そこで、携帯電話システムでは、基地局から各端末に送信されるデータに含まれる基地局のマスタクロックの時間情報に基づいて各携帯電話機のクロックの周波数を補正するＡＦＣ（Automatic Frequency Correction）機能を各端末に持たせることで、端末同士の同期を保証するようにしている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
テレビ電話機能を備えた携帯電話機は、例えば図９に示すようにベースバンドＬＳＩ１００や高周波ＬＳＩ２００、アプリケーションプロセッサ３００などにより構成されており、ベースバンドＬＳＩ１００は高周波ＬＳＩ２００に内蔵されている発振器２３０からの１３ＭＨｚあるいは２６ＭＨｚのようなクロックφ０を基準クロックとしてＰＬＬ回路で逓倍した周波数の内部クロックＣＬＫ１を生成してこれに同期してＣＰＵ１１０を動作させ、アプリケーションプロセッサ３００は自身が有する発振器からのクロックφ１を基準クロックとしてＰＬＬ回路で逓倍した周波数の内部クロックＣＬＫ２を生成しこれに同期してＣＰＵ３１０を動作させるとともに、それを分周したクロックＣＬＫ３でタイマカウンタなどの周辺回路を動作させるように構成されている。
【０００５】
そのため、ベースバンドＬＳＩの動作は基地局のマスタクロックと同期が取れているが、ベースバンドＬＳＩの動作とアプリケーションプロセッサの動作は同期が取れない。そのため、端末同士で音声データや動画像データの送受信を行なう場合、例えば相手端末のクロックの周波数の方が高いと自身の処理能力を超えるデータが送られてくることになるので、受信データをバッファに格納しながら処理をしても長時間経過するとバッファが溢れて、正常な受信状態を維持することができなくなるという課題がある。
【０００６】
なお、ベースバンドＬＳＩの動作とアプリケーションプロセッサの動作の同期をとるため、アプリケーションプロセッサもベースバンドＬＳＩと同様に高周波ＬＳＩに内蔵されている発振器からのクロックφ０を基準クロックとしてＰＬＬ回路で逓倍した周波数の内部クロックを生成して動作させることも考えられる。しかし、そのようにすると、アプリケーションプロセッサの内部クロックの周波数が高周波ＬＳＩ内蔵の発振器のクロックφ０の整数倍（２のべき乗倍）に制約されてしまうため、ＣＰＵを最大周波数がクロックφ０の整数倍でない場合には、それよりも低い周波数で動作させざるを得なくなる。その結果、アプリケーションプロセッサの性能を充分に発揮させることができないという不具合が生じる。
【０００７】
この発明の目的は、ベースバンドＬＳＩやアプリケーションプロセッサのようなロジックＬＳＩなどクロックに同期して動作する複数のＬＳＩで構成された通信機能を有する端末において、ロジックＬＳＩの性能を落とすことなくベースバンドＬＳＩとロジックＬＳＩとの同期を取れるようにすることにある。
この発明の他の目的は、長時間にわたって正常な受信状態を維持することができる携帯端末を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、送信データの変調、受信データの復調などの処理を行なう無線通信用半導体集積回路（ベースバンドＬＳＩ）や送信データの圧縮、受信データの伸長などの処理を行なうデータ処理用半導体集積回路（アプリケーションプロセッサ）など、それぞれ異なるクロックに同期して動作する複数のＬＳＩで構成された通信機能を有する端末において、ベースバンドＬＳＩには受信データに含まれる同期のための時間情報に基づいてクロック信号の周波数のずれを検出する機能と、自己の時間情報を含む信号を外部へ出力するための端子もしくはインタフェースを設けるとともに、送信すべきデータの圧縮処理や受信データの伸長処理を行なうアプリケーションプロセッサには、外部からの時間情報を含む信号を入力するための端子もしくはインタフェースを設け、時間情報を含む信号をベースバンドＬＳＩからアプリケーションプロセッサへ供給させるようにしたものである。ここで、前記時間情報を含む信号としては、クロック信号またはタイマにより周期的に生成される信号もしくは時間を示すテキスト信号またはバイナリコード信号などがあり、いずれの信号を用いても良い。
【０００９】
上記した手段によれば、時間情報を含む信号を受け取ったアプリケーションプロセッサが自己のチップ内部のタイマの時間をベースバンドＬＳＩから受けた時間情報に合わせるように修正することにより、ベースバンドＬＳＩとアプリケーションプロセッサとの同期をとることができる。その結果、ベースバンドＬＳＩは自己のクロックを基地局からの受信データに含まれるマスタクロックに合わせる機能を有するため、アプリケーションプロセッサの動作もマスタクロックに同期させることができるようになる。アプリケーションプロセッサ側のタイマは、ハードウェアで構成されるタイマカウンタまたはＲＡＭ（ランダムアクセスメモリ）内に設けられプログラムによって更新されるソフトタイマのいずれであっても良い。
【００１０】
また、アプリケーションプロセッサがサンプリングされた音声データもしくは画像データをＤＭＡ転送する機能を備える場合には、ベースバンドＬＳＩからアプリケーションプロセッサへ供給される時間情報とアプリケーションプロセッサ側のタイマの時間情報との差分に基づいて、ＤＭＡ転送される音声データもしくは画像データの転送データ数を再設定させるようにするとよい。これにより、送信データおよび受信データの処理に関し、ベースバンドＬＳＩとアプリケーションプロセッサの時間同期をとることができる。
【発明の効果】
【００１１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、ベースバンドＬＳＩやアプリケーションプロセッサのようなロジックＬＳＩなどクロックに同期して動作する複数のＬＳＩで構成された通信機能を有する端末において、ロジックＬＳＩの性能を落とすことなくベースバンドＬＳＩとロジックＬＳＩとの同期を取ることができるようになる。その結果、長時間にわたって正常な受信状態を維持することができる携帯端末を実現することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の好適な実施例を図面に基づいて説明する。
【実施例１】
【００１３】
図１は、本発明を、無線通信機能を有する携帯電話機のような携帯端末に適用した場合の第１の実施例を示す。
この実施例の携帯端末は、送信データの変調、受信データの復調などの処理を行なうベースバンドＬＳＩ１００と、送信信号のアップコンバートや受信信号のダウンコンバート等を行なう高周波ＬＳＩ２００と、音声データや動画像データの伸長、圧縮等を行なうロジックＬＳＩとしてのアプリケーションプロセッサ３００とから構成されている。
【００１４】
高周波ＬＳＩ２００は、送信信号のアップコンバートや受信信号のダウンコンバート、信号の増幅等を行なう高周波回路２１０、送信データをアナログ信号に変換したり受信信号をディジタル信号に変換したりするＤ／Ａ，Ａ／Ｄ変換回路２２０、高周波回路２１０に供給されて送信信号または受信信号を周波数変換させたりＤ／Ａ，Ａ／Ｄ変換回路２２０を動作させたりするクロックφ０を発生する電圧制御発振回路２３０、チップ外部からの制御データに基づいて該発振回路２３０に対する発振制御電圧Ｖｃｔを与えるＤＡ変換回路２４０などを備えている。高周波回路２１０には、電圧制御発振回路２３０からのクロックφ０を基準クロックとしてそれを逓倍した高周波のクロックを生成するＰＬＬ回路が設けられる。
【００１５】
ベースバンドＬＳＩ１００は、変復調処理やチップ全体の制御を行なうＣＰＵ１１０、チップ外部から供給されるクロック信号を逓倍した内部クロックＣＬＫ１を生成するＰＬＬ回路PLL1と該ＰＬＬにより生成されたクロックＣＬＫ１を分周して周辺回路の動作クロックを生成する分周回路DIV1とからなるクロック生成回路（ＣＰＧ）１２０、上記分周回路DIV1により分周されたクロックＣＬＫ０をチップ外部へ出力するためのクロック出力端子１３０、高周波ＬＳＩ２００との間で送受信データのやりとりを行なうＲＦインタフェース１４０などを備えており、この実施例では高周波ＬＳＩ２００の発振回路２３０からのクロックφ０が基準クロックとして、ベースバンドＬＳＩ１００に入力される。発振回路２３０は外付けの発振器であっても良い。
【００１６】
ベースバンドＬＳＩ１００は、この高周波ＬＳＩ２００からの基準クロックφ０に基づいて生成された内部クロックＣＬＫ１の周波数と基地局からの受信データに含まれるマスタクロックに関する情報とから２つのクロックのズレを検出し、該ズレを補正するようなデータを生成するＡＦＣ機能を備えている。このＡＦＣ機能はＣＰＵ１１０のソフトウェア処理により実現される。
このＡＦＣ機能により生成された補正データがＲＦインタフェース１４０を介して高周波ＬＳＩ２００のＤＡ変換回路２４０に供給されてアナログ信号に変換され、この信号が発振回路２３０に対する発振制御電圧Ｖｃｔとして印加され、基準クロックφ０の周波数が補正される。
【００１７】
アプリケーションプロセッサ３００は、音声データや画像データの圧縮、伸長などのソフトウェア処理を行なうＣＰＵ３１０、チップの外部端子に外付けされた発振器ＸＯ１からのクロック信号φ１を逓倍した内部クロックＣＬＫ２を生成するＰＬＬ回路PLL3と該ＰＬＬにより生成されたクロックＣＬＫ２を分周して周辺回路の動作クロックＣＬＫ３を生成する分周回路DIV3からなるクロック生成回路３２０、ベースバンドＬＳＩ１００から出力されるクロックＣＬＫ０を入力するためのクロック入力端子３３０、ベースバンドＬＳＩ１００からのクロックに基づいてカウント動作するタイマ３４０、クロック入力端子３３０により入力されたクロックＣＬＫ０を受けてタイマ３４０を動作させる制御回路３５０などを備える。制御回路３５０は、例えばタイマ３４０を電源投入時その他適当なタイミングでリセットをかけたり、タイマ３４０の値を読み込んだりする機能を有するように構成される。また、制御回路３５０は、複雑な機能を持たず単に外部からの信号をチップ内部に適した振幅の信号に変換する単純なバッファであっても良い。
【００１８】
ＣＰＵ３１０は、発振器ＸＯ１のクロック信号φ１に基づいて生成された内部クロックＣＬＫ２によって動作する一方、ベースバンドＬＳＩ１００からのクロックＣＬＫ０に基づいてカウント動作するタイマ３４０の値を参照することにより、ベースバンドＬＳＩ１００のクロックＣＬＫ０（ＣＬＫ１）とアプリケーションプロセッサ３００のクロックＣＬＫ２のずれを検知することができるので、画像データの圧縮処理などアプリケーションプロセッサ側の処理動作をベースバンドＬＳＩ１００側の処理動作と同期させることができる。なお、内部クロックＣＬＫ１，ＣＬＫ２はそれぞれ数１００ＭＨｚのような周波数とされる。発振器ＸＯ１は精度の高い水晶発振回路などにより構成される。
【実施例２】
【００１９】
図２は、本発明を、無線通信機能を有する携帯電話機のような端末機器に適用した場合の第２の実施例を示す。
この実施例の端末機器は、第１の実施例と同様に、変復調処理等を行なうベースバンドＬＳＩ１００と、送信信号のアップコンバートや受信信号のダウンコンバート等を行なう高周波ＬＳＩ２００と、音声データや動画像データの圧縮、伸長等を行なうアプリケーションプロセッサ３００とから構成されており、ベースバンドＬＳＩ１００と高周波ＬＳＩ２００との関係は第１の実施例と同じである。
【００２０】
第１の実施例との差異は、本実施例では、ベースバンドＬＳＩ１００のクロック生成回路１２０により生成されたクロックを外部へ出力するクロック出力端子の代わりに、クロック生成回路１２０で生成されたクロックで更新されるタイマ１５０と、該タイマ１５０からの所定時間が経過したことを示すタイムアップ信号ＴＵＳを外部へ出力する端子１３１がベースバンドＬＳＩ１００に設けられている点と、アプリケーションプロセッサ３００に割込み制御回路３６０が設けられ、ベースバンドＬＳＩ１００のタイマ１５０からのタイムアップ信号ＴＵＳが割込み制御回路３６０へタイマ割込み信号として入力され、ＣＰＵ３１０はこの割込み制御回路３６０へタイマ割込みがあると割込み処理で自己のタイマ３４０の更新動作を行なうように構成されている点にある。タイマ割込みは例えば１ｍｓ（ミリ秒）のような周期で発生するようにされる。
【００２１】
上記タイマ１５０は、それぞれハードウェアで構成されるタイマカウンタであっても良いし、ＲＡＭ（随時読出し書込み可能な記憶回路）内に構成されプログラムによって更新動作されるソフトタイマであっても良い。プログラムを実行するＣＰＵ１１０はクロックＣＬＫ１で動作するためタイマ１５０がソフトタイマであってもそのタイマの値はクロックＣＬＫ１に同期して更新される。アプリケーションプロセッサ３００側のタイマ３４０も同様にタイマカウンタであっても良いし、ソフトタイマであっても良い。アプリケーションプロセッサ３００側のＣＰＵ３１０はクロックＣＬＫ２に同期して動作するため、タイマ３４０がソフトタイマである場合、タイマ３４０はクロックＣＬＫ２に同期して更新されることになるが、ベースバンドＬＳＩ１００側からの割込みの周期（１ｍｓ）がクロックＣＬＫ２の周期に比べて充分に長いので、タイマ３４０はベースバンドＬＳＩ１００側のクロックＣＬＫ１に同期しているとみなすことができる。
【００２２】
アプリケーションプロセッサ３００のＣＰＵ３１０は、クロック生成回路３２０において自己の発振器ＸＯ１のクロック信号φ１に基づいて生成された内部クロックＣＬＫ２によって動作する一方、ベースバンドＬＳＩ１００からのタイマ割込みに基づいて更新動作されるタイマ３４０の値を参照することにより、ベースバンドＬＳＩ１００のクロックＣＬＫ１とアプリケーションプロセッサ３００のクロックＣＬＫ２のズレを検知することができるので、画像データの圧縮処理などアプリケーションプロセッサ側の処理動作をベースバンドＬＳＩ１００側の処理動作と同期させることができる。
【００２３】
ベースバンドＬＳＩ１００は、アプリケーションプロセッサ３００と同様に、ＣＰＵやＲＡＭを有する汎用のマイクロプロセッサと類似の構成を有するＬＳＩが用いられる場合がある。かかるアーキテクチャを有するベースバンドＬＳＩ１００にあっては、割込み制御回路を備えタイマ割込みで各種処理を実行するように構成されることがある。このようなタイマ割込み機能を有するベースバンドＬＳＩ１００には当然タイマ割込み用のタイマ（カウンタ）が設けられるので、このタイマの割込み出力をアプリケーションプロセッサ３００の割込み制御回路３６０に供給するように構成することによって、ハードウェアをそれほど増加させることなく本実施例の機能を実現することができる。
【実施例３】
【００２４】
図３は、本発明を、無線通信機能を有する端末機器に適用した場合の第３の実施例を示す。この実施例は、音声と共に静止画や動画像を送受信するテレビ電話機能を有する携帯電話機のような端末機器に適用したものである。
この実施例の端末機器は、第２の実施例と同様に、変復調処理等を行なうベースバンドＬＳＩ１００と、送信信号のアップコンバートや受信信号のダウンコンバート等を行なう高周波ＬＳＩ２００と、音声データや動画像データの圧縮、伸長等を行なうアプリケーションプロセッサ３００とから構成されており、ベースバンドＬＳＩ１００にはタイマカウンタ１５０が設けられ、アプリケーションプロセッサ３００にはタイマカウンタ３４０と割込み制御回路３６０が設けられている。第２の実施例では、タイマカウンタ３４０は、割込み制御回路３６０への割込みにより更新処理されるのに対し、本実施例では、タイマカウンタ３４０は、クロック生成回路３２０において自己の発振器ＸＯ１のクロック信号φ１に基づいて生成された内部クロックＣＬＫ２によって動作するようにハードウェアで構成される。なお、図３において、図１と同一もしくは相当する回路には同一の符号を付して重複した説明は省略する。
【００２５】
本実施例では、アプリケーションプロセッサ３００に、表示手段としての液晶表示デバイス４１０、音声出力用のスピーカ４２０、音声入力用のマイクロホン４３０、スピーカ４２０への出力信号のＤＡ変換やマイクロホン４３０からの入力信号のＡＤ変換を行なうＡＤ/ＤＡ変換回路４４０、ＣＣＤ（チャージ・カップルド・デバイス）やＭＯＳセンサなどからなる固体撮像素子（カメラ）４５０、ＣＰＵ３１０が実行するＯＳ（オペレーション・システム）やユーザプログラムなどを格納するフラッシュメモリなどからなる外部ＲＯＭ（読出し専用メモリ）４６０、ＣＰＵ３１０がＯＳに従って管理するＯＳタイマなどの領域を提供するＳＤＲＡＭなどからなる外部ＲＡＭ４７０が外付けデバイスとして接続されている。
【００２６】
一方、ベースバンドＬＳＩ１００には、該ベースバンドＬＳＩ１００のＣＰＵ１１０がすべきプログラムが格納された外部ＲＯＭ４８０が外付けデバイスとして接続されているとともに、タイマ割込み処理などを実行するために割込み制御回路１６０が設けられている。ベースバンドＬＳＩ１００にも、ＣＰＵ１１０がＯＳに従って管理するＯＳタイマなどの領域を提供する外部ＲＡＭを設けても良い。
【００２７】
特に制限されるものでないが、この実施例では、ＡＤ/ＤＡ変換回路４４０はアプリケーションプロセッサ３００の基準クロックを生成する発振器ＸＯ１により生成されたクロックφ１を分周回路DIV2で分周したクロック信号φ２に同期して、また固体撮像素子（カメラ）４５０は基準クロックφ１を生成する発振器ＸＯ１とは別個に設けられた発振器ＸＯ２からのクロック信号φ３にそれぞれ同期して動作するようにされている。このうち、クロック信号φ２は例えば８ｋＨｚのような周波数とされ、マイクロホン４３０からの音声信号はＡＤ/ＤＡ変換回路４４０により１２５μｓごとにサンプリングされてディジタル信号に変換される。
【００２８】
また、アプリケーションプロセッサ３００には、上記外付けデバイスに応じて、スピーカ４２０やマイクロホン４３０の信号の入出力を行なう音声インタフェース３８１、固体撮像素子３４０からの画像信号の入力を行なう画像インタフェース３８２が設けられている。さらに、本実施例では、ベースバンドＬＳＩ１００とアプリケーションプロセッサ３００との間のデータのやりとりのためベースバンドＬＳＩ１００にはインタフェース１８０が、またアプリケーションプロセッサ３００にはインタフェース３８０がそれぞれ設けられている。
【００２９】
さらに、本実施例のアプリケーションプロセッサ３００には、ベースバンドＬＳＩ１００とアプリケーションプロセッサ３００との間で送受信されるデータを保持するバッファメモリとして、２つの入出力ポートを有しベースバンドＬＳＩ１００とアプリケーションプロセッサ３００の両方からアクセス可能なデュアルポートメモリからなる共有ＲＡＭ３９１が設けられている。また、アプリケーションプロセッサ３００には、演算データの一時保存などＣＰＵ３１０の作業領域を提供する内部ＲＡＭ３９２、該内部ＲＡＭ３９２と共有ＲＡＭ３９１と上記音声インタフェース３８１との間で音声データをＤＭＡ転送するＤＭＡコントローラ３８５、内部ＲＡＭ３９２と共有ＲＡＭ３９１と画像インタフェース３８２との間で画像データをＤＭＡ転送するＤＭＡコントローラ３８６、外部ＲＯＭ４６０や外部ＲＡＭ４７０とアプリケーションプロセッサ３００との間のデータの入出力のため外部バスインタフェース３８３が設けられている。
【００３０】
次に、本実施例におけるベースバンドＬＳＩ１００とアプリケーションプロセッサ３００の同期のさせ方について説明する。
本実施例においては、ベースバンドＬＳＩ１００からアプリケーションプロセッサ３００の共有ＲＡＭ３９１へベースバンド側時間情報としてタイマカウンタ１５０の値（テキスト信号またはバイナリコード）ＴＣＣが格納されるように構成されている。共有ＲＡＭ３９１へ格納するベースバンド側時間情報はタイマカウンタ１５０の値でなく、ＣＰＵ１１０が実行するＯＳ（オペレーション・システム）によって管理されるＯＳタイマの値であっても良い。共有ＲＡＭ３９１へのベースバンド側時間情報の格納は、周期的に行なうのが望ましいが、必ずしも周期的である必要はない。図４〜図６には、この共有ＲＡＭ３９１に格納されるベースバンド側の時間情報と、アプリケーションプロセッサ３００内のタイマカウンタ３４０の時間および各種処理のタイミングとの関係が示されている。このうち、図４は両方の時間がほぼ一致している場合、図５はベースバンド側の時間の方が早い場合、図６はベースバンド側の時間の方が遅い場合をそれぞれ示している。
【００３１】
図７には、アプリケーションプロセッサ３００における音声データ処理の手順の概略が示されている。マイクロホン４３０から入力された音声信号はＡＤ/ＤＡ変換回路４４０により１２５μｓごとにサンプリングされてディジタル信号に変換され、変換された音声データはＤＭＡコントローラ３８５により内部ＲＡＭ３９２へ転送される（ステップＳ１）。この実施例のアプリケーションプロセッサ３００においては１６０個の音声データ毎に圧縮を行なうようになっているため、ＤＭＡコントローラ３８５は内部ＲＡＭ３９２へ転送された音声データがＮ個（通常１６０個）に達したか否か判定し、Ｎ個に達するとＤＭＡコントローラ３８５から割込み制御回路３６０に割込み信号が入力されて割込みハンドラが起動される（ステップＳ２）。音声データの転送を内部ＲＡＭ３９２内のソフトタイマによって管理することもでき、その場合には、音声データ転送数が１６０個に達したときにソフトタイマで割込み制御回路３６０にタイマ割込みを与えて割込みハンドラを起動させるようにしても良い。前述したように、本実施例では、音声信号は１２５μｓ毎にサンプリングされるため、２０ミリ秒（＝０．１２５ミリ秒×１６０）毎に割込みが発生する。
【００３２】
割込みが発生すると、割込みハンドラは音声データの転送数を再度Ｎ個に設定してＤＭＡコントローラ３８５に対してデータ転送の開始を指示する（ステップＳ３）。これにより、ＤＭＡコントローラ３８５は再び音声データのＤＭＡ転送を開始する。その後、割込みハンドラは、プログラム上でイベントフラグを発行する（ステップＳ４）。イベントフラグが発行されると、ＣＰＵ３１０は内部ＲＡＭ３９２内の１６０個の音声データおよび画像データを圧縮する電話タスク処理を開始するとともに、内部ＲＡＭ３９２内に設けられているソフトタイマの更新を実行する（ステップＳ５）。このソフトタイマは、画像データの処理に利用されるものである。圧縮された音声データおよび画像データは多重化されて共有ＲＡＭ３９１へ格納される。上記動作を繰り返すことによって、圧縮された音声データおよび画像データをベースバンドＬＳＩ１００へ渡すことが可能になる。
【００３３】
図４から分かるように、両方の時間がほぼ一致している場合には、ベースバンド側の時間で２０ｍｓごとに１６０個の音声データが圧縮されてから画像データと多重化されて共有ＲＡＭ３９１へ格納されるため、ベースバンドＬＳＩ１００が２０ｍｓ毎に共有ＲＡＭ３９１内の音声データを読み出しに来たとしてもなんら支障は生じない。ところが、図５の時刻Ａのようにベースバンド側の時間の方が早い場合には、アプリケーションプロセッサ側で音声データの圧縮が終了する前にベースバンドＬＳＩ１００が共有ＲＡＭ３９１内のデータを読み出しに来時に準備ができていないおそれがある。ここでは、ベースバンドＬＳＩとのデータのやりとりは２０ミリ秒単位で行なうものとする。また、図６の時刻Ａのようにベースバンド側の時間の方が遅い場合には、その遅れが積み重なって２０ｍｓを超えると共有ＲＡＭ３９１内に格納されているデータがベースバンドＬＳＩ１００により読み出される前に次のデータが格納され、バッファがオーバーフローするおそれがある。同様なことは画像データにも起こり得る。
【００３４】
図８には、図７のフローチャートのステップＳ３における割込みハンドラによる処理の詳細な手順が示されている。
Ｎ個の音声データの転送が終了して割込みハンドラが起動されると、図８の処理が開始され、割込みハンドラは先ず共有ＲＡＭ３９１内のベースバンド側時間とアプリケーションプロセッサ側時間とのずれを求める（ステップＳ３１）。そして、時間ズレが許容範囲を超えたか否か判定し、許容範囲を超えていないときは転送データ数Ｎを通常の「１６０」に設定してＤＭＡコントローラに対してデータ転送再開を指示する（ステップＳ３２→Ｓ３４，Ｓ３７）。
【００３５】
一方、時間ズレが許容範囲を超えたと判定したときは、ステップＳ３３でベースバンド側時間の方が遅いか否か判定し、遅いときは転送データ数Ｎを通常の「１６０」よりも大きい「１６１」に設定してＤＭＡコントローラに対してデータ転送再開を指示する（ステップＳ３３→Ｓ３５，Ｓ３７）。これにより、図６の時刻Ｂのように、データ転送終了とベースバンドＬＳＩ１００による共有ＲＡＭ３９１内の音声データの読み出しタイミングとを一致させることができる。なお、ＣＰＵ３１０は、電話タスク処理において転送された１６１個のデータのうち１つを破棄して１６０個のデータとして圧縮処理を行なうように構成されている。音声データは、データ間の相関が比較的高いため、このようにデータを１つ破棄しても音質の低下は少ない。
【００３６】
また、ステップＳ３２で時間ズレが許容範囲を超えたと判定しステップＳ３３でベースバンド側時間の方が早いと判定したときは転送データ数Ｎを通常の「１６０」よりも小さい「１５９」に設定してＤＭＡコントローラに対してデータ転送再開を指示する（ステップＳ３３→Ｓ３６，Ｓ３７）。これにより、図５の時刻Ｂのように、データ転送終了とベースバンドＬＳＩ１００による共有ＲＡＭ３９１内の音声データの読み出しタイミングとを一致させることができる。なお、ＣＰＵ３１０は、電話タスク処理において転送された１５９個のデータのうち１５９番目と同じデータを１６０番目のデータとして使用して圧縮処理を行なうように構成されている。音声データは、データ間の相関が比較的高いため、このように同じデータを２度使用しても音質の低下は少ない。
【００３７】
図８のステップＳ３１でのベースバンド側時間とアプリケーションプロセッサ側時間とのずれの求め方には、以下のようなやり方がある。
第１の方法は、共有ＲＡＭ３９１内のベースバンド側時間とアプリケーションプロセッサ側のタイマカウンタ３４０の値とを比較する方法であり、第２の方法は、共有ＲＡＭ３９１内のベースバンド側時間とアプリケーションプロセッサ側の内部ＲＡＭ３９２内のソフトタイマの値とを比較する方法である。また、第３の方法は、共有ＲＡＭ３９１内のベースバンド側時間とアプリケーションプロセッサ側の外部ＲＡＭ４７０内のＯＳタイマの値とを比較する方法である。ステップＳ３４〜Ｓ３６における音声データの転送数の設定は、ＤＭＡコントローラ３８５内に設けたデータ転送カウンタの値の変更でもよいが、内部ＲＡＭ３９２内のソフトタイマの値を変更したり、外部ＲＡＭ４７０内のＯＳタイマを変更したりすることで行なうようにしても良い。ただし、ＯＳタイマの変更で時間のずれを修正するには、ＯＳ自体にＯＳタイマの修正処理ルーチンを予め組み込んでおくとともに、このユーザプログラムからこのルーチンを呼び出して実行させるためのサブルーチンコール機能を設けておく必要がある。内部ＲＡＭ３９２内のソフトタイマの変更は、ＯＳタイマを修正することなく外部メモリ４６０内のユーザプログラム（アプリケーションプログラム）によって修正することができる。
【００３８】
なお、本実施例では、割込みハンドラがベースバンドＬＳＩ１００により共有ＲＡＭ３９１に書き込まれたベースバンド側時間情報とアプリケーションプロセッサ側時間（タイマカウンタ３４０の値またはソフトタイマもしくはＯＳタイマ）とを比較して時間のずれを求めるようにしているが、共有ＲＡＭ３９１にベースバンド側時間情報が書き込まれた時点でアプリケーションプロセッサ側時間（タイマカウンタ３４０の値またはソフトタイマもしくはＯＳタイマ）との差（時間のずれ）を求めて内部ＲＡＭ３９２または外部ＲＡＭ４７０に格納しておいて、割込みハンドラが起動された時に内部ＲＡＭ３９２または外部ＲＡＭ４７０から時間ずれを読み出して図８のフローチャートのステップＳ３２における判定を行なうようにすることも可能である。また、時間差を内部ＲＡＭ３９２または外部ＲＡＭ４７０に書き込んでおく代わりに、ベースバンド側時間情報とそれが書き込まれた時点でのアプリケーションプロセッサ側時間とをペアにして、内部ＲＡＭ３９２または外部ＲＡＭ４７０に書き込んでおくようにしても良い。
【００３９】
以上、送信する音声データの転送、圧縮処理の同期について説明したが、受信した音声データの転送、伸長処理に関しても同様にベースバンドＬＳＩ１００とアプリケーションプロセッサ３００との同期を取ることができる。また、画像データに関しても、ＲＡＭ３９２内の２０ｍｓごとに更新される前記画像処理用のソフトタイマを、ベースバンドＬＳＩ１００により共有ＲＡＭ３９１に書き込まれたベースバンド側時間情報に基づいて修正することにより、アプリケーションプロセッサ側の動作とベースバンドＬＳＩの動作と同期させることができる。これによって、本実施例を適用した携帯電話機は、基地局との送受信を介して通信相手の携帯電話機の動作と長時間にわたって同期を維持することができる。
【００４０】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記実施例では、ベースバンドＬＳＩからアプリケーションプロセッサへ供給するベースバンドＬＳＩ側の時間情報を含む信号を、外部端子もしくはインタフェースを介して渡すようにしているが、それぞれインタフェースの部分にブルートゥースの規格に従った無線通信による送受信が可能なトランシーバ回路を設けて時間情報を含む信号を渡すようにしても良い。
【００４１】
また、図４の実施例においては、発振器ＸＯ１のクロックφ１を分周器DIV2で分周したクロックφ２をＡＤ/ＤＡ変換回路４４０のサンプリングクロックとしているが、発振器ＸＯ１とは別に設けられた専用の発振器のクロックをＡＤ/ＤＡ変換回路４４０のサンプリングクロックとして用いるシステムにおいても、上記実施例により画像データの処理に関してベースバンドＬＳＩとアプリケーションプロセッサとで同期を取ることができる。
【産業上の利用可能性】
【００４２】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である携帯電話機に適用した場合を説明したが、それに限定されるものでなく、例えばノートパソコンやＰＤＡ（Personal Digital Assistants）など無線電話通信網を利用した無線通信を行なう機能を有するように構成された端末機器に広く利用することができる。
【図面の簡単な説明】
【００４３】
【図１】本発明を、無線通信機能を有する携帯電話機のような携帯端末に適用した場合の第１の実施例を示すブロック図である。
【図２】本発明を、無線通信機能を有する携帯電話機のような携帯端末に適用した場合の第２の実施例を示すブロック図である。
【図３】本発明を、無線通信機能を有する携帯電話機のような携帯端末に適用した場合の第３の実施例を示すブロック図である。
【図４】ベースバンド側の時間とアプリケーションプロセッサの時間とが一致している場合における共有ＲＡＭに格納されるベースバンド側の時間情報と、アプリケーションプロセッサ内のタイマカウンタの時間および各種処理のタイミングとの関係を示すタイミングチャートである。
【図５】ベースバンド側の時間の方がアプリケーションプロセッサの時間よりも早い場合における共有ＲＡＭに格納されるベースバンド側の時間情報と、アプリケーションプロセッサ内のタイマカウンタの時間および各種処理のタイミングとの関係を示すタイミングチャートである。
【図６】ベースバンド側の時間の方がアプリケーションプロセッサの時間よりも遅い場合における共有ＲＡＭに格納されるベースバンド側の時間情報と、アプリケーションプロセッサ内のタイマカウンタの時間および各種処理のタイミングとの関係を示すタイミングチャートである。
【図７】アプリケーションプロセッサにおける音声データ処理の手順の概略を示すフローチャートである。
【図８】図７のフローチャートのステップＳ３における割込みハンドラによる処理の詳細な手順を示すフローチャートである。
【図９】テレビ電話機能を備えた従来の携帯電話機のシステム構成例を示すブロック図である。
【符号の説明】
【００４４】
１００  ベースバンドＬＳＩ（無線通信用半導体集積回路）
１２０  クロック生成回路
１３０  変復調回路
１８０  インタフェース
２００  高周波ＬＳＩ
２１０  ミキサ
２２０  ＰＬＬ回路
２３０  電圧制御発振回路
２４０  ＤＡ変換回路
３００  アプリケーションプロセッサ（ロジックＬＳＩ，データ処理用半導体集積回路）
３２０  クロック生成回路
３３０  クロック入力端子
３４０  タイマ
３５０  制御回路
３６０  割込み制御回路
３８０  インタフェース
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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