(57)【要約】【課題】  オーディオ用アンプの電源投入時や電源遮断時に生じるポップノイズを低減させることができるとともに、その素早い立ち上げ、立ち下げが可能なポップノイズ低減回路を提供する。【解決手段】  オーディオ信号を増幅するアンプ（１）の電源投入時または電源遮断時に、その出力信号をアナログ／デジタル変換した出力データを供給するＡ／Ｄ変換器（２ａ）と、前記出力データを取り込み、この出力データに応じて、前記出力信号がその再生時に再生用スピーカで再生できない可聴帯域以下の周波数の信号となるようにするバイアス電圧をアンプ（１）に与えるためのデータを供給する制御手段（２ｂ）と、前記データを受け、これをデジタル／アナログ変換しバイアス電圧としてアンプ（１）に供給するＤ／Ａ変換器（２ｃ）とを具備する。【選択図】        図１
2005159871.tif 000002
【特許請求の範囲】
【請求項１】
オーディオ信号を増幅するアンプの電源投入時または電源遮断時に、その出力信号をアナログ／デジタル変換した出力データを供給するＡ／Ｄ変換器と、
前記出力データを取り込み、該出力データに応じて、前記出力信号がその再生時に再生用スピーカで再生できない可聴帯域以下の周波数の信号となるようにするバイアス電圧を前記アンプに与えるためのデータを供給する制御手段と、
前記データを受け、これをデジタル／アナログ変換し前記バイアス電圧として前記アンプに供給するＤ／Ａ変換器と、を具備する
ことを特徴とするポップノイズ低減回路。
【請求項２】
電源投入時に用いる前記データは、前記アンプの出力信号が、
（ＶDD／４）×（１−ｃｏｓ（２πｆｔ））、
ただし、ＶDDは電源電圧、ｔは経過時間（ｔ＝０〜１／（２ｆ））、ｆは再生用スピーカで再生できない可聴帯域以下の周波数の中から選ばれる周波数である、
を満たすものとなるようするものである
ことを特徴とする請求項１に記載のポップノイズ低減回路。
【請求項３】
電源遮断時に用いる前記補正データは、前記アンプの出力信号が、
（ＶDD／４）×（１＋ｃｏｓ（２πｆｔ））、
ただし、ＶDDは電源電圧、ｔは経過時間（ｔ＝０〜１／（２ｆ））、ｆは再生用スピーカで再生できない可聴帯域以下の周波数の中から選ばれる周波数である、
を満たすものとなるようするものである
ことを特徴とする請求項１に記載のポップノイズ低減回路。
【請求項４】
アップ／ダウンカウンタと、
オーディオ信号を増幅するアンプに、前記アップ／ダウンカウンタの出力をデジタル／アナログ変換しバイアス電圧として供給するＤ／Ａ変換器と、
前記アンプの電源投入時または電源遮断時に、前記アップ／ダウンカウンタのカウント値を受け、前記アップ／ダウンカウンタによるアップカウントまたはダウンカウントの始めでは低い周波数で発振をし、徐々に発振周波数を上げ、カウントの中間で相対的に最も高い周波数の発振をし、その後徐々に発振周波数を下げてアップカウントのＭＡＸまたはダウンカウントのＭＩＮで停止するように変化して、その出力をクロック信号として前記アップ／ダウンカウンタへ供給する発振器と、を具備する
ことを特徴とするポップノイズ低減回路。
【請求項５】
電源遮断時に前記アップ／ダウンカウンタをダウンカウントさせ、該アップ／ダウンカウンタのボロー出力がアクティブになった場合に、オーディオ信号が入力される前記アンプの入力端子を接地させるスイッチを、さらに具備した
ことを特徴とする請求項４に記載のポップノイズ低減回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オーディオ用アンプの電源投入時等に生じるポップノイズを低減させる回路に関する。
【背景技術】
【０００２】
一般に、オーディオシステムでは、電源投入時や電源遮断時あるいはミュート時やミュート解除時にオーディオ用アンプによる“プツ”という雑音、いわゆるポップノイズが発生する問題があった。そこで、このポップノイズを低減させるための様々な技術が提案されている。
【０００３】
例えば、図６に示す回路では、オーディオ信号を非反転入力で受け増幅するアンプＯＰ１の非反転入力に、抵抗Ｒ１，Ｒ２およびコンデンサＣ２からなる時定数回路を接続し、電源投入時のアンプの動作点をゆっくり立ち上げポップノイズを低減させている。
また、特許文献１に開示された技術では、Ｄ−Ａ回路とスイッチ回路を用い、バイアスオン時およびバイアスオフ時以降所定時間の間は徐々に（単調に）上昇あるいは下降する電圧をオーディオ回路に供給するようにして、バイアスオン時およびバイアスオフ時のポップノイズの発生を防止している。
また、特許文献２に開示された技術では、マイクロプロセッサによりプログラム制御されるＤ／Ａ変換器からの直流電圧を、任意に変化させ漸進的にアンプへ印加することで、直流電圧の印加をもとに信号出力をミュートしたりミュート解除するアンプからのクリック音の発生を抑制させている。
【特許文献１】特開昭５９−１３３７１５号公報
【特許文献２】特開２００２−３１４３４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図６に示す従来例では、時定数を小さくするとポップノイズがでるようになるため、時定数回路の時定数を大きくする必要があり、立ち上がりが遅い。
また、特許文献１に開示された技術では、バイアス電圧を徐々に（単調に）上昇あるいは下降させているが、所定時間の経過直前・直後ではなだらかに変化しない部分があり、速い立ち上げ／立ち下げを行う場合ポップノイズが発生する場合がある。
また、特許文献２に開示された技術も、ポップノイズを低減させるものであるが、特に早い立ち上げを考慮したものではない。
また、アンプが単一電源のＤＣアンプの場合、出力電圧を電源投入時の０［Ｖ］から電源電圧の１／２にまで変化させなければならないので、よりポップノイズが発生しやすいという問題があった。
【０００５】
本発明は、これらの点に鑑みてなされたもので、オーディオ用アンプの電源投入時や電源遮断時に生じるポップノイズを低減させることができるとともに、その素早い立ち上げ、立ち下げが可能なポップノイズ低減回路を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１に記載のポップノイズ低減回路は、オーディオ信号を増幅するアンプの電源投入時または電源遮断時に、その出力信号をアナログ／デジタル変換した出力データを供給するＡ／Ｄ変換器と、前記出力データを取り込み、該出力データに応じて、前記出力信号がその再生時に再生用スピーカで再生できない可聴帯域以下の周波数の信号となるようにするバイアス電圧を前記アンプに与えるためのデータを供給する制御手段と、前記データを受け、これをデジタル／アナログ変換し前記バイアス電圧として前記アンプに供給するＤ／Ａ変換器と、を具備することを特徴としている。
【０００７】
また、請求項２に記載の発明は、請求項１に記載のポップノイズ低減回路において、電源投入時に用いる前記データは、前記アンプの出力信号が、（ＶDD／４）×（１−ｃｏｓ（２πｆｔ））、ただし、ＶDDは電源電圧、ｔは経過時間（ｔ＝０〜１／（２ｆ））、ｆは再生用スピーカで再生できない可聴帯域以下の周波数の中から選ばれる周波数である、を満たすものとなるようするものであることを特徴としている。
【０００８】
また、請求項３に記載の発明は、請求項１に記載のポップノイズ低減回路において、電源遮断時に用いる前記補正データは、前記アンプの出力信号が、（ＶDD／４）×（１＋ｃｏｓ（２πｆｔ））、ただし、ＶDDは電源電圧、ｔは経過時間（ｔ＝０〜１／（２ｆ））、ｆは再生用スピーカで再生できない可聴帯域以下の周波数の中から選ばれる周波数である、を満たすものとなるようするものであることを特徴としている。
【０００９】
請求項１〜請求項３に記載の構成によれば、電源投入時または電源遮断時に、アンプに供給するバイアス電圧を、このアンプの出力がその再生時に再生用スピーカで再生できない可聴帯域以下の周波数の信号となるように制御するので、再生用スピーカからポップノイズがでない。さらに、従来よりも素早い立ち上げ、立ち下げが可能となる。
【００１０】
また、請求項４に記載のポップノイズ低減回路は、アップ／ダウンカウンタと、オーディオ信号を増幅するアンプに、前記アップ／ダウンカウンタの出力をデジタル／アナログ変換しバイアス電圧として供給するＤ／Ａ変換器と、前記アンプの電源投入時または電源遮断時に、前記アップ／ダウンカウンタのカウント値を受け、前記アップ／ダウンカウンタによるアップカウントまたはダウンカウントの始めでは低い周波数で発振をし、徐々に発振周波数を上げ、カウントの中間で相対的に最も高い周波数の発振をし、その後徐々に発振周波数を下げてアップカウントのＭＡＸまたはダウンカウントのＭＩＮで停止するように変化して、その出力をクロック信号として前記アップ／ダウンカウンタへ供給する発振器と、を具備することを特徴としている。
本構成によれば、アンプの出力変化は、なめらかな上昇、下降をするので、比較的早い立ち上げ、立ち下げを行う場合にもポップノイズの発生を防止することができる。
【００１１】
また、請求項５に記載のポップノイズ低減回路は、電源遮断時に前記アップ／ダウンカウンタをダウンカウントさせ、該アップ／ダウンカウンタのボロー出力がアクティブになった場合に、オーディオ信号が入力される前記アンプの入力端子を接地させるスイッチを、さらに具備したことを特徴としている。
なお、ボロー信号は、アップ／ダウンカウンタのダウンカウントの状態でＭＩＮ（オール０）となった場合にアクティブとなる信号である。
本構成によれば、アンプの電源遮断の制御完了時にアンプの入力端子を接地することになるので、この後オーディオ信号やノイズが入力してもこれを増幅して再生されることがない。
【発明の効果】
【００１２】
本発明によれば、オーディオ用アンプの電源投入時や電源遮断時に生じるポップノイズを低減させることができるとともに、その素早い立ち上げ、立ち下げが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を、図面を参照して説明する。
はじめに、本発明の第１の実施の形態であるポップノイズ低減回路について、図１を参照し説明する。図１は、本実施の形態のポップノイズ低減回路を含むオーディオシステム全体の概略構成を示すブロック図である。
【００１４】
符号１は、オーディオ信号を増幅する増幅回路（アンプ）、符号２は、ポップノイズ低減回路、符号３〜５は、それぞれオーディオ信号を出力する信号源、カップリングコンデンサ、スピーカである。
増幅回路１は、本実施の形態ではアンプ１ａと、抵抗Ｒ１，Ｒ２とで構成している。抵抗Ｒ１の一端は、オーディオ信号の入力を受ける結節点に接続され、その他端は抵抗Ｒ２の一端とアンプ１ａの反転入力に接続されている。また、抵抗Ｒ２の他端は、アンプ１ａの出力に接続され反転増幅器を構成している。また、アンプ１ａの非反転入力には、下記のポップノイズ低減回路２からバイアス電圧が供給される。そして、アンプ１ａの出力は、カップリングコンデンサ４を介してスピーカ５から音として再生される。
【００１５】
ポップノイズ低減回路２は、Ａ／Ｄ変換器２ａと、制御部２ｂと、Ｄ／Ａ変換器２ｃと、メモリ２ｄとで構成されている。
Ａ／Ｄ変換器２ａは、増幅回路１の出力信号（出力電圧）をアナログ／デジタル変換し、制御部２ｂに供給する。このＡ／Ｄ変換器２ａは、増幅回路１の出力電圧を検出しそのデータを制御部２ｂに供給できるものであればよい。制御部２ｂは、ＣＰＵ（中央処理装置）等により構成され、メモリ２ｄに格納された制御プログラムにより、メモリ２ｄに予め格納されたデータ（後述）を用いて、増幅回路１の出力に応じたデータをＤ／Ａ変換器２ｃに供給する。
【００１６】
Ｄ／Ａ変換器２ｃは、制御部２ｂから供給されるデータをデジタル／アナログ変換し、これをバイアス電圧として増幅回路１に供給する（ここでは、アンプ１ａの非反転入力に供給している）。メモリ２ｄは、上記データや制御部２ｂを動作させるための制御プログラムを格納している。
なお、メモリ２ｄに格納されているデータは、それをＤ／Ａ変換しバイアス電圧として増幅回路１に供給するものであるが、電源投入時であれば、電源投入の開始時点からの時間の経過に対し、増幅回路１の出力が次式（式１：図２参照）で表されるものとなるように、増幅回路１の出力電圧を制御するためのデータである。
【００１７】
（ＶDD／４）×（１−ｃｏｓ（２πｆｔ））…（式１）
ただし、ＶDDは電源電圧、ｔは経過時間（ｔ＝０〜１／（２ｆ））、ｆは再生用スピーカであるスピーカ５で再生できない可聴帯域以下の周波数の中から予め選択された周波数である。
【００１８】
上記データは、増幅回路１に入力する信号の直流電圧をＶINDCとすると、ｔ＝０にてＤ／Ａ変換器２ｃの出力をＶINDC×Ｒ２／（Ｒ１＋Ｒ２）とし（このとき、増幅回路１の出力は０となる）、ｔ＝１／（２ｆ）にてＤ／Ａ変換器２ｃの出力をＶDD／２−（ＶDD／２−ＶINDC）×Ｒ２／（Ｒ１＋Ｒ２）とする（このとき、増幅回路１の出力はＶDD／２となる）データであり、ｔ＝０〜ｔ＝１／（２ｆ）の期間は、増幅回路１の出力が上式の曲線を描くように変化させるデータとなっている。
【００１９】
なお、ＶINDCは、Ａ／Ｄ変換器２ａから供給される増幅回路１の出力データをそのサンプリング周期毎にｔ＝０〜ｔ＝１／（２ｆ）まで順次受け、この出力データと増幅回路１に供給したバイアス電圧とから算出される。また、ここでは、上記データはメモリ２ｄに記憶しており、そのデータを用いるものとするが、もちろん、制御部２ｂが必要なデータを算出して出すようにしてもよい。
なお、電源遮断時の場合は、次式による。
【００２０】
（ＶDD／４）×（１＋ｃｏｓ（２πｆｔ））…（式２）
ただし、ＶDDは電源電圧、ｔは経過時間（ｔ＝０〜１／（２ｆ））、ｆは再生用スピーカであるスピーカ５で再生できない可聴帯域以下の周波数の中から予め選択された周波数である。
【００２１】
次に、このように構成された本実施形態のポップノイズ低減回路２の動作（電源投入時）について説明する。
まず、システムの電源が投入されると、制御部２ｂに図示しないリセット信号が供給され制御部２ｂはリセット状態となる。このとき制御部２ｂからＤ／Ａ変換器２ｃへは、データ“０”が出力され、増幅回路１へのバイアス電圧として０［Ｖ］が供給される。
【００２２】
所定時間経過後リセットが解除されると制御部２ｂは、この時点を起点（ｔ＝０）として制御を開始し、ｔ＝０時点にＡ／Ｄ変換器２ａから供給される増幅回路１の出力データを受け、この時点で増幅回路１に入力された直流電圧ＶINDCを求める。そして、この時点で、Ｄ／Ａ変換器２ｃの出力をＶINDC×Ｒ２／（Ｒ１＋Ｒ２）とならしめるデータをメモリ２ｄから読み出し、Ｄ／Ａ変換器２ｃに供給する。Ｄ／Ａ変換器２ｃは、制御部２ｂから先のデータを受けこれをデジタル／アナログ変換しＶINDC×Ｒ２／（Ｒ１＋Ｒ２）なる電圧値を、増幅回路１へのバイアス電圧として出力する。これにより、増幅回路１の出力は前述のように０となる。
【００２３】
その後、制御部２ｂは、増幅回路１の出力が式１で表されるように変化させるバイアス電圧を供給するためのデータをメモリ２ｄから順次読み出しＤ／Ａ変換器２ｃに供給する。一方、Ｄ／Ａ変換器２ｃは、制御部２ｂから受けるデータをデジタル／アナログ変換し、増幅回路１へのバイアス電圧として出力する。結果、増幅回路１の出力は、図２に示されるように変化する。最終的には（ｔ＝１／（２ｆ）時点に）、バイアス電圧として、ＶDD／２−（ＶDD／２−ＶINDC）×Ｒ２／（Ｒ１＋Ｒ２）が増幅回路１に供給され、増幅回路１は、ＶDD／２を出力する。なお、電源遮断時の場合、電源遮断を別途検出し（例えば、電源スイッチのオフ状態を検出する）、この時点（ｔ＝０）を起点として、この場合は前述の式２に基づき上記と同様の制御を行う（この制御により増幅回路１に供給されるバイアス電圧は、ＶDD／２−（ＶDD／２−ＶINDC）×Ｒ２／（Ｒ１＋Ｒ２）からＶINDC×Ｒ２／（Ｒ１＋Ｒ２）まで変化する）。
【００２４】
以上のように、ポップノイズ低減回路２による制御により、増幅回路１からは、電源投入時であれば式１に、電源遮断時であれば式２に近似する出力信号がスピーカ５に供給される。上記各式において、ｆは再生用スピーカで再生できない可聴帯域以下の周波数の中から予め選択された周波数であるので、スピーカ５からは音の再生がされないこととなる。したがって、電源投入時及び電源遮断時においてポップノイズは出ないことになる。また、上記式１及び式２のｆを適宜選択し、本実施の形態における制御をすることにより、従来のポップアップノイズを低減させる回路よりも早く、増幅回路１の立ち上げ、立ち下げが可能となることがシミュレーションにより示されている。
【００２５】
なお、ポップノイズ低減回路２に使用する制御部２ｂは、ＣＰＵ（中央処理装置）等により構成され、電源投入時にはリセットがかけられるが、増幅回路１の立ち上がりより、リセットが解除される時点が早いので、上記のようにこのリセット解除時（ｔ＝０）から制御を開始することとする。また、増幅回路１とポップノイズ低減回路２が別電源で、ポップノイズ低減回路２が予め機能している場合には、増幅回路１側の電源投入を検出し、その検出時（ｔ＝０）から前述の制御を開始する。
【００２６】
次に、本発明の第２の実施の形態であるポップノイズ低減回路について、図３を参照し説明する。図３は、本実施の形態のポップノイズ低減回路を含むオーディオシステム全体の概略構成を示すブロック図である。
【００２７】
以下では、簡単のため３ビットのアップ／ダウンカウンタを用いた構成として説明するが、８ビット程度のアップ／ダウンカウンタを用いて構成されることが望ましい。
図３に示す符号１は、オーディオ信号を増幅する増幅回路（アンプ）、符号６は、ポップノイズ低減回路、符号３〜５は、それぞれオーディオ信号を出力する信号源、カップリングコンデンサ、スピーカである。
【００２８】
増幅回路１は、本実施の形態においても第１の実施の形態と同様に、アンプ１ａと、抵抗Ｒ１，Ｒ２とで構成している。抵抗Ｒ１の一端は、オーディオ信号の入力を受ける結節点に接続され、その他端は抵抗Ｒ２の一端とアンプ１ａの反転入力に接続されている。また、抵抗Ｒ２の他端は、アンプ１ａの出力に接続され反転増幅器を構成している。また、アンプ１ａの非反転入力には、下記のポップノイズ低減回路６からバイアス電圧が供給される。アンプ１ａの出力は、カップリングコンデンサ４を介してスピーカ５から音として再生される。
【００２９】
ポップノイズ低減回路６は、アップ／ダウンカウンタ６ａ、バッファＢＵＦとＲ−２Ｒラダー抵抗によるＤ／Ａ変換器６ｂ、バイパスコンデンサＣ１、スイッチＳＷ、ＮＯＲ回路Ｘ１、発振回路６ｄとから構成されている。
アップ／ダウンカウンタ６ａは、ＯＮ／ＯＦＦ信号に応じてアップカウントとダウンカウントが切り替えられる。また、ＣＬＥＡＲ信号により初期化される（出力を０とする）。ＯＮ／ＯＦＦ信号及びＣＬＥＡＲ信号は、図示しない別回路（リセット回路等）により供給され、電源投入時に、ＣＬＥＡＲ信号をアップ／ダウンカウンタ６ａに供給して初期化を行い、ＯＮ／ＯＦＦ信号＝１（Ｈｉｇｈ）によりアップカウントを開始させる。電源遮断時には、ＯＮ／ＯＦＦ信号＝０（Ｌｏｗ）によりダウンカウントを開始させる。
【００３０】
Ｄ／Ａ変換器６ｂは、バッファＢＵＦがＯＮ／ＯＦＦ信号を受け、アップカウント及びダウンカウントのそれぞれにおいて、アップ／ダウンカウンタ６ａのカウンタ出力をデジタル／アナログ変換し（カウンタ出力の０〜フルスケールに対し０〜ＶDD／２に変換）、その出力をバイアス電圧として増幅回路１に供給する。なお、バッファＢＵＦの電源は、増幅回路１の電源（ＶDD）と同じ電圧を用いる。
ＮＯＲ回路Ｘ１は、アップ／ダウンカウンタ６ａのＣＡＬ出力（キャリー出力：ＯＮ／ＯＦＦ信号＝１（アップカウント）で、カウンタ値がフルスケール（オール１）になるとアクティブとなる）とＢＯＬ出力（ボロー出力：ＯＮ／ＯＦＦ信号＝０（ダウンカウント）で、カウンタ値が０になるとアクティブとなる）の２入力を受けそのＮＯＲ出力を発信制御信号として発振回路６ｄに供給する。
【００３１】
スイッチＳＷは、アップ／ダウンカウンタ６ａのＢＯＬ出力を受け、この信号がアクティブの場合（すなわち、ダウンカウントが終了し電源遮断時の処理が完了した場合）アンプ１ａの信号入力端子（反転入力端子）を接地し、その他の場合では非接地とする。なお、アンプ１ａに接続されるアップ／ダウンカウンタ６ａのＢＯＬ出力は、アンプをパワーダウンするためのものである。
【００３２】
デコーダ６ｃは、アップ／ダウンカウンタ６ａの２進出力（Ｑ１，Ｑ２，Ｑ３）を受け、図４に示すように、このアップ／ダウンカウンタ６ａのアップカウントまたはダウンカウントに応じて、（Ｓ１，Ｓ２，Ｓ３）＝（０，０，０）→（０，０，１）→（０，１，０）→（１，０，０）→（１，０，０）→（０，１，０）→（０，０，１）→（０，０，０）というように出力をする。
【００３３】
発振回路６ｄは、ＮＯＲ回路Ｘ１から供給される発信制御信号に応じた発振／停止、ならびに、アップ／ダウンカウンタ６ａのカウンタ出力に応じた発振周波数での発振をする。
この発振回路６ｄは、２入力シュミットトリガＮＡＮＤ回路Ｎ１（以下、ＮＡＮＤ回路Ｎ１と称す）を利用した周知の発振回路であり、このＮＡＮＤ回路Ｎ１と、３つのスイッチＳＷ１，ＳＷ２，ＳＷ３と、順に直列に接続される４つの抵抗Ｒ３，Ｒ４，Ｒ５，Ｒ６と、コンデンサＣ２とで構成される。
【００３４】
この発振回路６ｄでは、ＮＡＮＤ回路Ｎ１の出力が、抵抗Ｒ３の一端に接続され、抵抗Ｒ６の他端は、コンデンサＣ２の一端とともにＮＡＮＤ回路Ｎ１の一方の入力に接続されている。また、コンデンサＣ２の他端は接地されている。スイッチＳＷ１は、抵抗Ｒ３，Ｒ４間とＮＡＮＤ回路Ｎ１の出力との間に設けられ、スイッチＳＷ２は、抵抗Ｒ４，Ｒ５間とＮＡＮＤ回路Ｎ１の出力との間に設けられ、スイッチＳＷ３は、抵抗Ｒ５，Ｒ６間とＮＡＮＤ回路Ｎ１の出力との間に設けられており、スイッチＳＷ１，ＳＷ２，ＳＷ３はそれぞれ、上記デコーダ６ｃの出力（Ｓ１，Ｓ２，Ｓ３）によってその開閉が制御される。すなわち、これらのスイッチの開閉により合成抵抗値が変わり、発振周波数が変わる。
【００３５】
なお、ＮＡＮＤ回路Ｎ１の他方の入力には、ＮＯＲ回路Ｘ１からの発振制御信号が供給され、発信制御信号が“１”のとき発振し、発信制御信号が“０”のとき発振を停止する。また、各スイッチＳＷ，ＳＷ１〜ＳＷ３は、これらを制御する信号が“１”のときＯＮし、“０”のときＯＦＦするものとする。
【００３６】
次に、このように構成された本実施形態のポップノイズ低減回路６の動作（電源投入時）について説明する。
電源投入前は、アップ／ダウンカウンタ６ａからＢＯＬ出力がアクティブで（このときアップ／ダウンカウンタ６ａの出力はオール０で、ＯＮ／ＯＦＦ信号＝０（Ｌｏｗ）である）、このＢＯＬ出力を受けているスイッチＳＷによりアンプ１ａの反転入力端子は接地されている。このときバイアス電圧も０で、その出力は０［Ｖ］となっている。
【００３７】
ここで、システムの電源が投入されたとする。すると、図示しない別回路からＣＬＥＡＲ信号がアップ／ダウンカウンタ６ａに供給され初期化が行われる。アップ／ダウンカウンタ６ａは、オール０を出力しているので、デコーダ６ｃの出力も図４に示すようにオール０となり、発振回路６ｄのスイッチＳＷ１，ＳＷ２，ＳＷ３はすべて開く。さらにこのアップ／ダウンカウンタ６ａにＯＮ／ＯＦＦ信号＝１（Ｈｉｇｈ）が供給されると、ＢＯＬ出力はノンアクティブ（このとき０（Ｌｏｗ））となる。このときＣＡＬ出力はノンアクティブ（＝０）であるので、ＮＯＲ回路Ｘ１の出力が１（Ｈｉｇｈ）となって、これを発振制御信号として受ける発振回路６ｄは、最も低い周波数で発振する。アップ／ダウンカウンタ６ａは、この発振回路６ｄからクロック信号を受け、ＣＬＥＡＲ信号がノンアクティブとなるとアップカウントを開始する。
【００３８】
一方、スイッチＳＷは、ＯＮ／ＯＦＦ信号＝１（Ｈｉｇｈ）によりノンアクティブとなったＢＯＬ出力により開き（スイッチオフとなり）入力信号を受ける。
アップ／ダウンカウンタ６ａは、カウンタ値０からカウントアップするが、そのカウンタ出力は、Ｄ／Ａ変換器６ｂとデコーダ６ｃに供給される。そして、０［Ｖ］から徐々に上昇するバイアス電圧（図５（ａ）参照）がＤ／Ａ変換器６ｂから増幅回路１（ここでは、アンプ１ａの非反転入力）に供給される。一方、デコーダ６ｃは、アップ／ダウンカウンタ６ａのカウンタ出力を受け、これに応じた出力をし（図４参照）、発振回路６ｄのスイッチＳＷ１，ＳＷ２，ＳＷ３の開閉を制御する。
【００３９】
発振回路６ｄは、電源投入時の最初におけるすべてのスイッチＳＷ１，ＳＷ２，ＳＷ３が開いた状態（発振回路６ｄは最も低い周波数で発振）から、スイッチＳ１のみ閉じた状態（Ｓ１：ＯＮ；発振回路６ｄは２番目に低い周波数で発振）、スイッチＳ２のみ閉じた状態（Ｓ２：ＯＮ；発振回路６ｄは２番目に高い周波数で発振）、スイッチＳ３のみ閉じた状態（Ｓ３：ＯＮ；発振回路６ｄは最も高い周波数で発振）、同じくスイッチＳ３のみ閉じた状態（Ｓ３：ＯＮ；発振回路６ｄは最も高い周波数で発振）、スイッチＳ２のみ閉じた状態（Ｓ２：ＯＮ；発振回路６ｄは２番目に高い周波数で発振）、スイッチＳ１のみ閉じた状態（Ｓ１：ＯＮ；発振回路６ｄは２番目に低い周波数で発振）、そして、アップ／ダウンカウンタ６ａの出力がフルスケール（オール１）となった時点でデコーダ６ｃの出力はオール０となり、スイッチＳＷ１，ＳＷ２，ＳＷ３がすべて開いた状態（発振回路６ｄは最も低い周波数で発振）へと遷移する。
【００４０】
このようにして、発振器６ｄは、アップ／ダウンカウンタ６ａによるアップカウントの最初では、最も低い周波数で発振し、カウントに応じて徐々に発振周波数を上げ、カウントの中間で最も高い周波数で発振し、その後徐々に発振周波数を下げる。そして、アップカウントの最後（フルスケール時）では、ＣＡＬ（キャリー）出力がアクティブ（Ｈｉｇｈ）となりＮＯＲ回路Ｘ１の出力が０（Ｌｏｗ）となって発振回路６ｄの発振は停止する。発振器６ｄの発振出力は、アップ／ダウンカウンタ６ａにクロック信号として供給されているので、そのカウントのスピードもカウント開始時には最も遅く、徐々にカウントの速度を上げ、カウントと中間で最大の速度でカウントを行い、その後徐々にカウントの速度を下げ、フルスケール時にカウントを停止することになる。
【００４１】
このようにカウントされるアップ／ダウンカウンタ６ａの出力は、Ｄ／Ａ変換器６ｂによりデジタル／アナログ変換され、前述のように増幅回路１（アンプ１ａの非反転入力）に供給される。したがって、増幅回路１に供給されるバイアス電圧は、図５（ａ）に示されるように、０［Ｖ］から電源投入時直後には変化が少なく、中間で相対的に急上昇し、その後変化の程度を抑えたなだらかな曲線で表される変化をしアップカウントのＭＡＸでＶDD／２となる（このとき増幅回路１のオーディオ信号の直流成分ＶINDCがＶDD／２である場合、増幅回路１の出力もＶDD／２となる）。
【００４２】
なお、上記では、ＣＬＥＡＲ信号により初期化をして０からアップカウントを開始しているが、任意の初期値をロードし途中からカウントを開始することもできる。例えば、増幅回路１のＲ１，Ｒ２の抵抗値が等しい場合、バイアス電圧の初期値がＶDD／４となるようにしてカウントを開始させバイアス電圧を変化させると（図５（ｂ）参照）、増幅回路１の出力は、この増幅回路１のオーディオ信号の直流成分ＶINDCがＶDD／２である場合、０［Ｖ］からＶDD／２まで、先の場合と同様の変化をする。
【００４３】
以上、電源投入時の動作について説明したが、電源遮断時は、アップ／ダウンカウンタ６ａの出力がフルスケールの状態から、ＯＮ／ＯＦＦ信号＝０（Ｌｏｗ）を受けダウンカウントを開始する。そして、増幅回路１に供給されるバイアス電圧はＶDD／２から０まで最初はゆるやかに変化し、中間では急速に下降し、さらに０に近くなるとゆるやかに変化する。一方、ダウンカウントのＭＩＮでは、ＢＯＬ出力がアクティブになりスイッチＳＷが閉じてアンプ１ａの反転入力端子（信号入力端子）は接地される。一方、発振回路６ｄのＮＡＮＤ回路Ｎ１には、ＮＯＲ回路Ｘ１から発信制御信号（＝０）が供給され発振を停止する。
【００４４】
本実施の形態では、以上のように、電源投入時及び電源遮断時に、上記のようになだらかで急速な曲線で表されるバイアス電圧を増幅回路１に供給して、同様になだらかな出力変化をさせることでポップノイズを低減することができ短い時間でその処理を終了できる。なお、Ｄ／Ａ変換器６ｂを除くポップノイズ低減回路６部分と増幅回路１部分とを別電源とするか、電源投入時と電源遮断時におけるそれぞれの電源の立ち上がりまたは立ち下がりに時間差を設け、電源投入時にはポップノイズ低減回路６の方が増幅回路１よりも先に機能し、電源遮断時には後に機能停止するようにして上記制御をする。
【００４５】
以上、この発明の実施形態を、図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の構成等も含まれる。
本発明は、上記実施の形態にて示した増幅回路１以外の単一電源を用いたＤＣアンプに対し適用する場合に好適である。また、増幅回路の構成によっては、この増幅回路の出力の変化が、前述の式１や式２で表される曲線のカーブを幾分変えた曲線に相当するものとなるようにしてもよい。
【００４６】
また、前述の第２の実施の形態では、デコーダ６ｃと発振周波数可変の発振回路６ｄによって、アンプの電源投入時または電源遮断時に前述のように発振を変化させ、その出力をクロック信号としてアップ／ダウンカウンタへ供給する発振器を構成しているが、固定の周波数で発振する発振回路と、アップ／ダウンカウンタ及びＤ／Ａ変換器の間に前述のようなバイアス電圧の変化をもたらす変換テーブルとを用いて構成するようにしてもよい。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１の実施の形態のポップノイズ低減回路を含むオーディオシステム全体の概略構成を示すブロック図である。
【図２】同実施の形態のポップノイズ低減回路の制御により出力されるアンプ出力電圧の波形を示す図である。
【図３】本発明の第２の実施の形態のポップノイズ低減回路を含むオーディオシステム全体の概略構成を示すブロック図である。
【図４】同実施の形態におけるデコーダの入出力変換を示す図である。
【図５】同実施の形態のポップノイズ低減回路の制御により出力されるアンプ出力電圧の波形を示す図である。
【図６】従来のポップノイズ低減回路を含むオーディオシステム全体の概略構成を示すブロック図である。
【符号の説明】
【００４８】
１…増幅回路（アンプ）、１ａ…アンプ、２…ポップノイズ低減回路、２ａ…Ａ／Ｄ変換器、２ｂ…制御部（制御手段）、２ｃ…Ｄ／Ａ変換器、２ｄ…メモリ、３…信号源、４…カップリングコンデンサ、５…スピーカ、６…ポップノイズ低減回路、６ａ…アップ／ダウンカウンタ、６ｂ…Ｄ／Ａ変換器、６ｃ…デコーダ（発振器の一部）、６ｄ…発振回路（発振器の一部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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