(57)【要約】【課題】ＣＭＯＳスイッチを微細な構造で実現し、高集積ＬＳＩの生産を可能とする。【解決手段】半導体領域３４と、半導体領域３４に接するゲート絶縁膜１９と、ゲート絶縁膜１９を介して半導体領域３４を挟む第１のゲート電極２２及び第２のゲート電極２０と、第１のゲート電極２２及び第２のゲート電極２０の両側の半導体領域３４に接触する導体領域３１，３２とを備えるダブルゲートＭＯＳＦＥＴにおいて、チャネル領域を半導体、ソース／ドレイン領域を金属で形成し、オン時に第１のゲート電極２２にローレベル、第２のゲート電極２０にハイレベル電圧を印加、オフ時に第１のゲート電極２２にハイレベル、第２のゲート電極２０にローレベル電圧を印加する。第１のゲート電極２２は半導体領域３４よりも仕事関数が小さく、第２のゲート電極２０は半導体領域３４よりも仕事関数が大きい半導体スイッチを提供する。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１及び第２の主面により定義される、所定の仕事関数を備える半導体領域と、
前記半導体領域を挟むように前記第１及び第２の主面上にそれぞれ配置された第１及び第２のゲート絶縁膜と、
前記第１のゲート絶縁膜上に配置され、前記仕事関数よりも小さい仕事関数を持つ第１のゲート電極と、
前記第２のゲート絶縁膜上に配置され、前記仕事関数よりも大きい仕事関数を持つ第２のゲート電極と、
前記第１の主面を延長する方向において前記半導体領域に接続して前記半導体領域を挟むように配置された主電流供給領域及び主電流受入領域
とを備えることを特徴とする半導体スイッチ。
【請求項２】
前記主電流供給領域及び前記主電流受入領域はそれぞれ前記半導体領域に金属学的に接合した導体領域であることを特徴とする請求項１記載の半導体スイッチ。
【請求項３】
前記導体領域が前記半導体領域表面に配置されていることを特徴とする請求項１記載の半導体スイッチ。
【請求項４】
前記第１のゲート電極の両側の前記半導体領域表面に配置された正孔伝導型拡散層と、
前記第２のゲート電極の両側の前記半導体領域表面に配置された電子伝導型拡散層
とを更に備えることを特徴とする請求項３記載の半導体スイッチ。
【請求項５】
前記第１のゲート電極の両側の前記半導体領域表面に配置された第１の導体領域の仕事関数が前記半導体領域よりも大きく、前記第２のゲート電極の両側の前記半導体領域表面に配置された第２の導体領域の仕事関数が前記半導体領域よりも小さいことを特徴とする請求項３又は請求項４記載の半導体スイッチ。
【請求項６】
前記第１のゲート電極側の前記主電流供給領域及び主電流受入領域の表面にそれぞれ配置された不純物拡散層を更に備え、前記不純物拡散層の電子親和力は前記半導体領域の電子親和力よりも小さいことを特徴とする請求項２又は請求項３に記載の半導体スイッチ。
【請求項７】
第１及び第２の主面により定義される、所定の仕事関数を備える半導体領域と、
前記半導体領域を挟むように前記第１及び第２の主面上にそれぞれ配置された第１及び第２のゲート絶縁膜と、
前記第１のゲート絶縁膜上に配置され、前記仕事関数よりも小さい仕事関数を持つ第１のゲート電極と、
前記第２のゲート絶縁膜上に配置され、前記仕事関数よりも大きい仕事関数を持つ第２のゲート電極と、
前記第２の主面を延長する方向において前記半導体領域に接続して前記半導体領域を挟むように配置された主電流供給導体領域及び主電流受入導体領域と、
前記第２のゲート電極側の前記主電流供給導体領域及び主電流受入導体領域の表面にそれぞれ配置された不純物拡散層
とを備え、前記不純物拡散層の電子親和力は前記半導体領域の電子親和力よりも大きいことを特徴とする半導体スイッチ。
【請求項８】
前記第１及び第２のゲート電極の側壁に配置された電荷蓄積層を更に備えることを特徴とする請求項１乃至請求項７の内、いずれか１項に記載の半導体スイッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスで形成される半導体スイッチに関する。
【背景技術】
【０００２】
ＬＳＩで用いられるスイッチは、ハイレベル（高）とローレベル（低）の両方の信号を伝播／遮断するために相補型金属酸化膜半導体（ＣＭＯＳ）で構成される場合が多い（特許文献１）。又、ショットキーバリアを利用するトンネル効果トランジスタ、或いはＣＭＯＳプロセスを利用するショットキークランプｎＭＯＳトランジスタについても既に開示されている（非特許文献１）。
【０００３】
しかし、大規模集積回路（ＬＳＩ）には多くのスイッチが必要とされる。例えば、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）の書き込み保持の切り替え、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）の信号線選択などである。これらのスイッチを従来のＣＭＯＳ構造で構成するとＬＳＩの高集積化の妨げとなる。
【特許文献１】特開２００２−２８９６９７号公報
【非特許文献１】服部他、“ショットキーバリア接合の内部電界放出を用いる新しい構造のトンネル効果トランジスタ”,ジャパニーズ・ジャーナル・オブ・アプライド・フィジックス,第３１巻,パート２,１９９２年１０月号,１０Ｂ,１４６７−１４６９ページ（Reiji Hattori, Akihiro Nakae and Junji Shirafuji, “A New Type of Tunnel-Effect Transistor Employing Internal Field Emission of Schottky Barrier Junction”, Jpn. J. Appl. Phys., Vol. 31, pp. L1467-L1469, Part 2, No.10B, vol. 15, October, 1992.）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、ＬＳＩで数多く用いられているＣＭＯＳスイッチを微細な構造で実現して、高集積なＬＳＩの生産を可能とすることにある。
【課題を解決するための手段】
【０００５】
本発明の実施の形態に係る半導体スイッチの第１の特徴は、（イ）第１及び第２の主面により定義される、所定の仕事関数を備える半導体領域と、（ロ）半導体領域を挟むように第１及び第２の主面上にそれぞれ配置された第１及び第２のゲート絶縁膜と、（ハ）第１のゲート絶縁膜上に配置され、所定の仕事関数よりも小さい仕事関数をもつ第１のゲート電極と、（二）第２のゲート絶縁膜上に配置され、所定の仕事関数よりも大きい仕事関数を持つ第２のゲート電極と、（ホ）第１の主面を延長する方向において半導体領域に接続して半導体領域を挟むように配置された主電流供給領域及び主電流受入領域とを備える半導体スイッチであることを要旨とする。
【０００６】
本発明の実施の形態に係る半導体スイッチの第２の特徴は、（イ）第１及び第２の主面により定義される、所定の仕事関数を備える半導体領域と、（ロ）半導体領域を挟むように第１及び第２の主面上にそれぞれ配置された第１及び第２のゲート絶縁膜と、（ハ）第１のゲート絶縁膜上に配置さ、半導体領域の仕事関数よりも小さい仕事関数を持つ第１のゲート電極と、（ニ）第２のゲート絶縁膜上に配置さ、半導体領域の仕事関数よりも大きい仕事関数を持つ第２のゲート電極と、（ホ）第２の主面を延長する方向において半導体領域に接続して半導体領域を挟むように配置された主電流供給導体領域及び主電流受入導体領域と、（へ）第２のゲート電極側の主電流供給導体領域及び主電流受入導体領域の表面にそれぞれ配置された不純物拡散層とを備え、（ト）不純物拡散層の電子親和力は半導体領域の電子親和力よりも大きい半導体スイッチであることを要旨とする。
【発明の効果】
【０００７】
本発明の半導体スイッチによれば、チャネル半導体の仕事関数に対して、ｎＭＯＳゲートの仕事関数を小さく及びｐＭＯＳゲートの仕事関数を大きく設定したＣＭＯＳスイッチを用いて実現することにより、パスゲートのデバイス寸法を微細構造で実現することができる。
【発明を実施するための最良の形態】
【０００８】
半導体領域と、半導体領域に接するゲート絶縁膜と、ゲート絶縁膜を介して半導体領域を挟むように形成された第１のゲート電極及び第２のゲート電極と、第１のゲート電極及び第２のゲート電極の両側の半導体領域に接続して形成された導体領域とを備えるダブルゲートＭＯＳＦＥＴにおいて、チャネル領域を半導体、ソース／ドレイン領域を金属で形成しかつチャネル領域の半導体と金属学的接合を形成し、オン時には第１のゲート電極にローレベルと第２のゲート電極にハイレベルの電圧を印加、オフ時には第１のゲート電極にハイレベルと第２のゲート電極にローレベルの電圧を印加する。例えば、第１のゲート電極は半導体領域よりも仕事関数が小さく、第２のゲート電極は半導体領域よりも仕事関数が大きい半導体スイッチを提供する。ＬＳＩで数多く用いられているＣＭＯＳスイッチを微細な構造で実現して、高集積なＬＳＩの生産を可能とする。ここで、「金属学的接合」とは、冶金学的接合（metallurgical junction）を形成することを意味し、ショットキーコンタクト、オーミックコンタクト、ｐｎ接合等が含まれる。
【０００９】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面において、同一又は類似の部分には同一又は類似の符号を付している。又、以下に示す実施の形態は、この発明の技術思想を具体化するための装置や方法を例示するものであって、この発明の技術思想を下記のものに特定するものではない。この発明の技術思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１０】
（比較例）
ＬＳＩで用いられるＣＭＯＳスイッチの簡略化した回路記号では、例えば図１のように記述される。図１に示すＣＭＯＳスイッチでは、入力端子６に入力電圧ＶINを印加し、出力端子８において、出力電圧ＶOUTを得る。ｐＭＯＳトランジスタ１０のゲートに接続される第１のゲート端子２に印加する電圧をＶGP,ｎＭＯＳトランジスタ１２のゲートに接続される第２のゲート端子４に印加する電圧をＶGNとすると、ＣＭＯＳスイッチの動作上、オン（ＯＮ）状態では、ＶGP＝ロー, ＶGN＝ハイとなるような電圧を与える。又、オフ（ＯＦＦ）状態では、ＶGP＝ハイ, ＶGN＝ローとなるような電圧を与える。又、ＣＭＯＳスイッチは、ＶGP＝ロー,ＶIN＝ハイの条件で、ｐＭＯＳトランジスタが導通状態となり、ＶGN＝ハイ,ＶIN＝ローの条件で、ｎＭＯＳトランジスタが導通状態となる。
【００１１】
図１に示す回路記号では、ソースとドレインが共有化されているように見えるが、詳細な回路記号では、図２のように表現される。即ち、ＣＭＯＳ構造の内、ｐＭＯＳトランジスタとｎＭＯＳトランジスタがソース・ドレイン間で並列に接続されている。このようなＣＭＯＳスイッチを実現するための典型的な構造は、図３８のようになる。図３８においては、ｎ型半導体基板１４に対して形成されたｐウェル１６内にｎ+ソース・ドレイン領域２４,２６、ゲート絶縁膜１９、ｎ+ポリシリコンゲート電極（第２のゲート電極）２０を備えるｎＭＯＳトランジスタが配置されている。一方、ｎ型半導体基板１４内には、ｐ+ソース・ドレイン領域２８,３０、ゲート絶縁膜１９,ｐ+ポリシリコンゲート電極（第１のゲート電極）２２を備えるｐＭＯＳトランジスタが配置されている。ｐＭＯＳトランジスタとｎＭＯＳトランジスタの絶縁分離領域１８は、シャロー・トレンチ・アイソレーション（ＳＴＩ）を用いて形成されている。ＣＭＯＳスイッチとしての入力端子６は、図３８に示すように、ｎＭＯＳトランジスタの一方の主電極である２６と、ｐＭＯＳトランジスタの一方の主電極である２８に接続され、出力端子８は、ｎＭＯＳトランジスタの他方の主電極である２４と、ｐＭＯＳトランジスタの他方の主電極である３０に接続され、全体として、図１或いは図２に示すＣＭＯＳスイッチの回路構成を実現している。
【００１２】
上記比較例としてのＣＭＯＳスイッチの内、図１或いは図２に示す回路表現は、以下の本発明の実施の形態においても回路構成上実質的に同等であるため同様の表現を用いることとする。
【００１３】
（第１の実施の形態）
ダブルゲートＭＯＳＦＥＴからなる半導体スイッチにおいて、チャネル領域を半導体領域３４、ソース／ドレイン領域を金属からなる導体領域３１,３２、両側のゲートをそれぞれ第１のゲート電極２２、第２のゲート電極２０とする。そして、半導体スイッチの導通（ＯＮ）時には第１のゲート電極２２にローレベル,第２のゲート電極２０にハイレベルの電圧を印加、遮断時（ＯＦＦ）時には第１のゲート電極２２にハイレベル,第２のゲート電極２０にローレベルの電圧を印加する。
【００１４】
図３に本発明の第１の実施の形態に係る半導体スイッチの模式的断面構造図を示す。図３は上面方向から見た半導体スイッチの模式的素子断面構図に相当している。半導体領域３４を挟むように、第１のゲート電極２２と第２のゲート電極２０を形成する。第１のゲート電極２２は半導体領域３４よりも仕事関数が小さく、第２のゲート電極２０は半導体領域３４よりも仕事関数が大きい。そして、第１のゲート電極２２、第２のゲート電極２０を挟んで半導体領域３４に接するように導体領域３１、３２が形成される。
【００１５】
半導体領域３４は、例えばノンドープシリコン（Ｓｉ）、第１のゲート電極２２はｐ+ポリシリコン、第２のゲート電極２０はｎ+ポリシリコン、導体領域３１、３２はチタンシリサイド（ＴｉＳｉ2）、コバルトシリサイド（ＣｏＳｉ2）、二ッケルシリサイド（ＮｉＳｉ）等で形成する。これらの導体領域３１、３２と半導体領域３４の間でショットキー接合が形成される。
【００１６】
図４に本発明による半導体スイッチ特性の一例を示す。図４中に記載されているように、デバイス寸法の例としては、図３において、ゲート長Ｌ＝０．１μｍ,ゲート絶縁膜１９の厚さｔOX＝１ｎｍ,導体領域３１,３２の厚さＤ＝１０ｎｍである。破線は入力電圧ＶIN波形である。第１のゲート電極２２に接続された第１のゲート端子に印加する電圧ＶGPを＋０．５Ｖ、第２のゲート電極２０に接続された第２のゲート端子に印加する電圧ＶGNを−０．５Ｖとすると、図中の点線で示したように、出力電圧ＶOUTにはＶINの電位は伝播しない。一方、第１のゲート端子に印加する電圧ＶGPを−０．５Ｖ、第２のゲート端子に印加する電圧ＶGNを＋０．５Ｖとすると、図中の実線で示したように、出力電圧ＶOUTにＶINの電位が伝播する。このように、本発明の第１の実施の形態に係る半導体スイッチによれば、従来のＣＭＯＳに比べて微細な構造でスイッチ動作が可能となる。
【００１７】
図５に本発明の第１の実施の形態に係る半導体スイッチの構造の鳥瞰図を示す。この第１の実施の形態では、埋め込み絶縁膜３６上に板状の半導体領域３４が形成され、その両側にゲート絶縁膜１９を介して、第１のゲート電極２２と第２のゲート電極２０が形成され、第１のゲート電極２２,第２のゲート電極２０を挟み半導体領域３４に接するように導体領域３１,３２が形成されている。
【００１８】
図６乃至図２３に本発明の第１の実施の形態に係る半導体スイッチの製造方法を示す。
【００１９】
（ａ）まず、埋め込み絶縁膜（例えば、ＳｉＯ2）３６上に板状の半導体領域（例えばノンドープシリコン）３４を設け、その表面に酸化工程や堆積工程によってゲート絶縁膜（例えばＳｉＯ2）１９を形成する（図６乃至図８）。ここで、図６は、本発明の第１の実施の形態に係る半導体スイッチの製造方法の一製造工程として、ゲート絶縁膜形成工程を表す模式的上面図、図７は、図６に対応する模式的側面図、図８は、図６,図７のＩ−Ｉ線に沿う模式的断面構造図を示す。
【００２０】
（ｂ）次いで、多結晶半導体（例えばポリシリコン）を堆積して半導体領域４０を形成し、その表面に窒化工程または堆積工程によって保護膜（例えばシリコン窒化膜（ＳｉＮ））３８を形成し、リソグラフィー工程と反応性イオンエッチング（ＲＩＥ）工程によって、板状の半導体領域３４と交差するように、多結晶半導体領域４０およびその表面の保護膜３８を残し、多結晶半導体領域４０側面に窒化工程によって保護膜３８を形成する（図９乃至図１１）。ここで、図９は、本発明の第１の実施の形態に係る半導体スイッチの製造方法の一製造工程として、ゲート電極パターニング工程を表す模式的上面図、図１０は、図９に対応する模式的側面図、図１１は、図９,図１０のＩ−Ｉ線に沿う模式的断面構造図を示す。
【００２１】
（ｃ）次いで、多結晶半導体領域４０下以外の半導体表面のゲート絶縁膜１９をケミカルドライエッチング（ＣＤＥ）工程によって除去する（図１２乃至図１４）。ここで、図１２は、本発明の第１の実施の形態に係る半導体スイッチの製造方法の一製造工程として、ソース／ドレイン部のゲート絶縁膜除去工程を表す模式的上面図、図１３は、図１２に対応する模式的側面図、図１４は、図１２,図１３のＩ−Ｉ線に沿う模式的断面構造図を示す。
【００２２】
（ｄ）次いで、ゲート絶縁膜１９を除去した半導体表面に金属を堆積し、熱工程によって導体領域３１,３２（例えば、ＴｉＳｉ2、ＣｏＳｉ2、ＮｉＳｉ）を形成する（図１５乃至図１７）。ここで、図１５は、本発明の第１の実施の形態に係る半導体スイッチの製造方法の一製造工程として、シリサイド形成工程を表す模式的上面図、図１６は、図１５に対応する模式的側面図、図１７は、図１５,図１６のＩ−Ｉ線に沿う模式的断面構造図を示す。
【００２３】
（ｅ）次いで、リソグラフィー工程とイオン注入工程によって、多結晶半導体領域４０にｐ+ポリシリコンゲート電極２２とｎ+ポリシリコンゲート電極２０を形成する（図１８乃至図２０）。ここで、図１８は、本発明の第１の実施の形態に係る半導体スイッチの製造方法の一製造工程として、ゲート不純物導入工程を表す模式的上面図、図１９は、図１８に対応する模式的側面図、図２０は、図１８,図１９のＩ−Ｉ線に沿う模式的断面構造図を示す。
【００２４】
（ｆ）次いで、化学的機械的研磨（ＣＭＰ）工程によって、板状半導体領域３４上部の保護膜３８と多結晶半導体領域４０を除去する（図２１乃至図２３）。ここで、図２１は、本発明の第１の実施の形態に係る半導体スイッチの製造方法の一製造工程として、ゲート電極分離工程を表す模式的上面図、図２２は、図２１に対応する模式的側面図、図２３は、図２１,図２２のＩ−Ｉ線に沿う模式的断面構造図を示す。
【００２５】
以上の図６乃至図２３に示した製造工程によって、図３或いは図５に示す本発明の第１の実施の形態の半導体スイッチの構造を製造することができる。
【００２６】
（第２の実施の形態）
図２４に本発明の第２の実施の形態に係る半導体スイッチの模式的断面構造図を示す。図２４は上面方向から見た半導体スイッチの模式的素子断面構図に相当している点は図３と同様である。ＶINとＶOUTが接続される導体領域は、半導体層の表面だけに形成されていても良い。
【００２７】
図２４に示す例では、半導体領域５０の表面領域にだけ導体領域４２,４４,４６,４８が形成される例が示されている。半導体領域５０の厚さＤ方向のすべてにわたって導体領域３１,３２を形成する図３の場合に比べて、導体領域の寄生抵抗が上昇するが、短時間の熱工程でシリサイド等で導体領域４２,４４,４６,４８を形成できる点に利点がある。
【００２８】
（第３の実施の形態）
図２５に本発明の第３の実施の形態に係る半導体スイッチの模式的断面構造図を示す。図２５は上面方向から見た半導体スイッチの模式的素子断面構図に相当している点は図３と同様である。第１のゲート電極２２の両側の半導体表面に形成される第１の導体領域４２１,４６１は半導体領域５０よりも仕事関数の大きな物質である。また、第２のゲート電極２０の両側の半導体表面に形成される第２の導体領域４４２,４８２は半導体領域５０よりも仕事関数の小さな物質である。第１の導体領域４２１,４６１は、例えば、白金シリサイド（ＰｔＳｉ）、第２の導体領域４４２,４８２は、例えば、エルビウムシリサイド（ＥｒＳｉ2）で形成される。第２の実施の形態に比べて製造工程が増加するが、ショットキー接合のコンタクト抵抗が低減する利点がある。
【００２９】
（第４の実施の形態）
図２６と図２７に本発明の第４の実施の形態に係る半導体スイッチの模式的断面構造図と鳥瞰図を示す。第１のゲート電極２２であるｐ＋ポリシリコンゲート電極の両側の半導体領域５０の表面にｐ+拡散層５２,５６が形成され、第２のゲート電極２０であるｎ+ポリシリコンゲート電極の両側の半導体領域５０の表面にｎ+拡散層５４,５８が形成される。ショットキー接合を用いる場合に比べて、短チャネル効果耐性が劣化するが、ショットキー接合のコンタクト抵抗を低減出来る利点がある。
【００３０】
（第５の実施の形態）
図２８に本発明の第５の実施の形態に係る半導体スイッチの模式的断面構造図を示す。第１のゲート電極２２であるｐ+ポリシリコンゲート電極の両側の半導体領域５０の表面に導体領域４２,４６と第１のゲート電極２２からＬDより短い距離の位置にｐ+拡散層５２,５６が形成され、第２のゲート電極２０であるｎ+ポリシリコンゲート電極の両側の半導体領域５０の表面に導体領域４４,４８と第２のゲート電極２０からＬDより短い距離の位置にｎ+拡散層５４,５８が形成されている。ＬDはそれぞれのｐ+拡散層５２,５６, ｎ+拡散層５４,５８が半導体領域５０との間の拡散電位によって、半導体領域５０中に形成する空乏層の距離である。他の実施の形態に比べて、製造工程が増加するが、空乏層が導体領域４２,４６,４４,４８を包むと、ショットキー接合のコンタクト抵抗とリーク電流を抑制する利点がある。また、ｐ+拡散層５２,５６, ｎ+拡散層５４,５８がゲート電極２２,２０から離れて形成されているので、短チャネル効果耐性が高まる利点もある。
【００３１】
（第６の実施の形態）
図２９に本発明の第６の実施の形態に係る半導体スイッチの模式的断面構造図を示す。第１のゲート電極２２であるｐ+ポリシリコンゲート電極の両側の半導体領域５０の表面に、第１の導体領域４２１,４６１と、第１のゲート電極２２からＬDより短い距離の位置にｐ+拡散層５２,５６が形成され、第２のゲート電極２０であるｎ+ポリシリコンゲート電極の両側の半導体領域５０の表面に、第２の導体領域４４２,４８２と、第２のゲート電極２０からＬDより短い距離の位置にｎ+拡散層４４２,４８２が形成される。ＬDはそれぞれのｐ+拡散層５２,５６, ｎ+拡散層５４,５８が半導体領域５０との間の拡散電位によって、半導体領域５０中に形成する空乏層の距離である。第１の導体領域４２１,４６１は半導体領域５０よりも仕事関数の大きな物質、第２の導体領域４４２,４８２は半導体領域５０よりも仕事関数の小さな物質である。第１の導体領域４２１,４６１は、例えば、白金シリサイド（ＰｔＳｉ）、第２の導体領域４４２,４８２は、例えば、エルビウムシリサイド（ＥｒＳｉ2）である。前述の実施の形態に比べて製造工程が増加するが、ショットキー接合のコンタクト抵抗が更に低減する利点がある。
【００３２】
本発明の第６の実施の形態において、第１のゲート電極２２と第２のゲート電極２０の材質はポリシリコンでなくとも良い。単結晶半導体であっても良いし、第１のゲート電極２２を白金シリサイド（ＰｔＳｉ）、第２のゲート電極２０をエルビウムシリサイド（ＥｒＳｉ2）を用いて形成した場合にも、同様の効果が得られる。
【００３３】
（第７の実施の形態）
図３０に本発明の第７の実施の形態に係る半導体スイッチの模式的断面構造図を示す。本発明の第７の実施の形態に係る半導体スイッチは、図３０に示すように、第１及び第２の主面により定義され、所定の仕事関数を備える半導体領域３４と、半導体領域３４を挟むように第１及び第２の主面上にそれぞれ配置された第１及び第２のゲート絶縁膜１９と、第１のゲート絶縁膜１９上に配置され、半導体領域３４の仕事関数よりも小さい仕事関数を持つ第１のゲート電極２２と、第２のゲート絶縁膜１９上に配置され、半導体領域３４の仕事関数よりも大きい仕事関数を持つ第２のゲート電極２０と、第１の主面を延長する方向において半導体領域３４に接続して半導体領域３４を挟むように配置された主電流供給導体領域３２及び主電流受入導体領域３１と、第１のゲート電極２２側の主電流供給導体領域３２及び主電流受入導体領域３１の表面にそれぞれ配置された不純物拡散層１４０、１４２とを備え、不純物拡散層１４０、１４２の電子親和力は半導体領域３４の電子親和力よりも小さい。
【００３４】
例えば、第１のゲート電極２２がｐ+ポリシリコンで形成され、不純物拡散層１４２がｐ+領域として形成される場合には、不純物拡散層１４０、１４２の電子親和力は半導体領域３４の電子親和力よりも小さい。    
このような不純物拡散層は、第２のゲート電極２０側においても、第１のゲート電極側と同様に対称に形成することができることは勿論である。
【００３５】
導体領域３１、３２はエルビウムシリサイド（ＥｒＳｉ2）、チタンシリサイド（ＴｉＳｉ2）、コバルトシリサイド（ＣｏＳｉ2）、二ッケルシリサイド（ＮｉＳｉ）等で形成する。これらの導体領域３１、３２と半導体領域３４の間でショットキー接合が形成される。
【００３６】
エルビウムシリサイド（ＥｒＳｉ2）の表面にｐ+層からなる不純物拡散層１４０、１４２を設けることによって、エルビウムシリサイド（ＥｒＳｉ2）と半導体領域３４との間における正孔のトンネル確率を高くすることができるので、第１のゲート電極２２側で実現されるｐＭＯＳＦＥＴ動作において高い駆動力が得られる。
【００３７】
（製造方法）
本発明の第７の実施の形態に係る半導体スイッチの構造の鳥瞰図は、図５と同様である。この第７の実施の形態では、埋め込み絶縁膜３６上に板状の半導体領域３４が形成され、その両側にゲート絶縁膜１９を介して、第１のゲート電極２２と第２のゲート電極２０が形成され、第１のゲート電極２２,第２のゲート電極２０を挟み半導体領域３４に接するように導体領域３１,３２が形成されている。
【００３８】
第７の実施の形態に係る半導体スイッチの製造方法は、図６〜図２３に示す製造工程と同様であり、更に図３１乃至図３３に示す製造工程を追加している。
【００３９】
（ａ）まず、埋め込み絶縁膜（例えば、ＳｉＯ2）３６上に板状の半導体領域（例えばノンドープシリコン）３４を設け、その表面に酸化工程や堆積工程によってゲート絶縁膜（例えばＳｉＯ2）１９を形成する（図６乃至図８）。ここで、図６は、本発明の第７の実施の形態に係る半導体スイッチの製造方法の一製造工程として、ゲート絶縁膜形成工程を表す模式的上面図、図７は、図６に対応する模式的側面図、図８は、図６,図７のＩ−Ｉ線に沿う模式的断面構造図に対応している。
【００４０】
（ｂ）次いで、多結晶半導体（例えばポリシリコン）を堆積して半導体領域４０を形成し、その表面に窒化工程または堆積工程によって保護膜（例えばシリコン窒化膜（ＳｉＮ））３８を形成し、リソグラフィー工程と反応性イオンエッチング（ＲＩＥ）工程によって、板状の半導体領域３４と交差するように、多結晶半導体領域４０およびその表面の保護膜３８を残し、多結晶半導体領域４０側面に窒化工程によって保護膜３８を形成する（図９乃至図１１）。ここで、図９は、本発明の第７の実施の形態に係る半導体スイッチの製造方法の一製造工程として、ゲート電極パターニング工程を表す模式的上面図、図１０は、図９に対応する模式的側面図、図１１は、図９,図１０のＩ−Ｉ線に沿う模式的断面構造図に対応している。
【００４１】
（ｃ）次いで、多結晶半導体領域４０下以外の半導体表面のゲート絶縁膜１９をケミカルドライエッチング（ＣＤＥ）工程によって除去する（図１２乃至図１４）。ここで、図１２は、本発明の第７の実施の形態に係る半導体スイッチの製造方法の一製造工程として、ソース／ドレイン部のゲート絶縁膜除去工程を表す模式的上面図、図１３は、図１２に対応する模式的側面図、図１４は、図１２,図１３のＩ−Ｉ線に沿う模式的断面構造図に対応している。
【００４２】
（ｄ）次いで、ゲート絶縁膜１９を除去した半導体表面に金属を堆積し、熱工程によって導体領域３１,３２（例えば、ＥｒＳｉ2、ＴｉＳｉ2、ＣｏＳｉ2、ＮｉＳｉ）を形成する（図１５乃至図１７）。ここで、図１５は、本発明の第７の実施の形態に係る半導体スイッチの製造方法の一製造工程として、シリサイド形成工程を表す模式的上面図、図１６は、図１５に対応する模式的側面図、図１７は、図１５,図１６のＩ−Ｉ線に沿う模式的断面構造図に対応している。
【００４３】
（ｅ）次いで、リソグラフィー工程とイオン注入工程によって、多結晶半導体領域４０にｐ+ポリシリコンゲート電極２２とｎ+ポリシリコンゲート電極２０を形成する（図１８乃至図２０）。ここで、図１８は、本発明の第７の実施の形態に係る半導体スイッチの製造方法の一製造工程として、ゲート不純物導入工程を表す模式的上面図、図１９は、図１８に対応する模式的側面図、図２０は、図１８,図１９のＩ−Ｉ線に沿う模式的断面構造図に対応している。
【００４４】
（ｆ）次いで、化学的機械的研磨（ＣＭＰ）工程によって、板状半導体領域３４上部の保護膜３８と多結晶半導体領域４０を除去する（図２１乃至図２３）。ここで、図２１は、本発明の第７の実施の形態に係る半導体スイッチの製造方法の一製造工程として、ゲート電極分離工程を表す模式的上面図、図２２は、図２１に対応する模式的側面図、図２３は、図２１,図２２のＩ−Ｉ線に沿う模式的断面構造図を示す。
【００４５】
（ｇ）次いで、斜めイオン注入により、例えばボロンイオン１８０を導入して、ｐ+ポリシリコンゲート電極２２で形成された第１のゲート電極側の、導体領域３１,３２（例えば、ＥｒＳｉ2、ＴｉＳｉ2、ＣｏＳｉ2、ＮｉＳｉ）表面に不純物拡散層１４０、１４２（図３０）を形成する（図３１〜図３３）。
【００４６】
以上の図６乃至図２３及び図３１〜図３３に示した製造工程によって、図３０に示す本発明の第７の実施の形態の半導体スイッチの構造を製造することができる。
【００４７】
（第７の実施の形態の変形例）
本発明の第７の実施の形態の変形例に係る半導体スイッチは、同様に図３０に示すように、第１及び第２の主面により定義される、所定の仕事関数を備える半導体領域３４と、半導体領域３４を挟むように第１及び第２の主面上にそれぞれ配置された第１及び第２のゲート絶縁膜１９と、第１のゲート絶縁膜１９上に配置され、半導体領域３４の仕事関数よりも大きい仕事関数を持つ第２のゲート電極２０と、第１のゲート絶縁膜１９上に配置され、半導体領域３４の仕事関数よりも小さい仕事関数を持つ第１のゲート電極２２と、第２の主面を延長する方向において半導体領域３４に接続して半導体領域３４を挟むように配置された主電流供給導体領域３２及び主電流受入導体領域３１と、第２のゲート電極２０側の前記主電流供給導体領域３２及び主電流受入導体領域３１の表面にそれぞれ配置された不純物拡散層１４４，１４６とを備え、不純物拡散層１４４，１４６の電子親和力は半導体領域３４の電子親和力よりも大きい。
【００４８】
例えば、第２のゲート電極２０がｎ+ポリシリコンで形成され、不純物拡散層１４４，１４６がｎ+領域として形成される場合には、不純物拡散層１４４，１４６の電子親和力は半導体領域３４の電子親和力よりも大きい。
【００４９】
このような不純物拡散層は、第１のゲート電極２２側においても、第２のゲート電極側と同様に対称に形成することができることは勿論である。
【００５０】
導体領域３１、３２はエルビウムシリサイド（ＥｒＳｉ2）、チタンシリサイド（ＴｉＳｉ2）、コバルトシリサイド（ＣｏＳｉ2）、二ッケルシリサイド（ＮｉＳｉ）等で形成する。これらの導体領域３１、３２と半導体領域３４の間でショットキー接合が形成される。
【００５１】
このような構造を用いることにより、微細な構造で半導体スイッチを実現できる。特に、導体領域３１、３２としてエルビウムシリサイド（ＥｒＳｉ2）を用いる場合には、電子に対して障壁が低いので、第２のゲート電極２０側で実現されるｎＭＯＳＦＥＴ動作において高い駆動力が得られる。また、第７の実施の形態と同様に、エルビウムシリサイド（ＥｒＳｉ2）の表面にｐ+層からなる不純物拡散層１４０、１４２を設けることによって、エルビウムシリサイド（ＥｒＳｉ2）と半導体領域３４との間における正孔のトンネル確率を高くすることができるので、第１のゲート電極２２側で実現されるｐＭＯＳＦＥＴ動作においても高い駆動力が得られる。
【００５２】
（第８の実施の形態）
図３４に本発明の第８の実施の形態に係る半導体スイッチの模式的断面構造図を示す。本発明の第７の実施の形態に係る半導体スイッチは、図３４に示すように、第１及び第２の主面により定義される、所定の仕事関数を備える半導体領域３４と、半導体領域３４を挟むように第１及び第２の主面上にそれぞれ配置された第１及び第２のゲート絶縁膜１９と、第１のゲート絶縁膜１９上に配置され、半導体領域３４の仕事関数よりも小さい仕事関数を持つ第１のゲート電極２２と、第２のゲート絶縁膜１９上に配置され、半導体領域３４の仕事関数よりも大きい仕事関数を持つ第２のゲート電極２０と、第１の主面を延長する方向において半導体領域３４に接続して半導体領域３４を挟むように配置された主電流供給導体領域３２及び主電流受入導体領域３１と、第１及び第２のゲート電極２２，２０の側壁にゲート間絶縁膜１７０を介して配置された電荷蓄積層１５０とを備える。
【００５３】
半導体領域領域３４は、例えばノンドープシリコン（Ｓｉ）、第１のゲート電極２２はｐ+ポリシリコン、第２のゲート電極２０はｎ+ポリシリコン、導体領域３１、３２は、エルビウムシリサイド（ＥｒＳｉ2）、チタンシリサイド（ＴｉＳｉ2）、コバルトシリサイド（ＣｏＳｉ2）、二ッケルシリサイド（ＮｉＳｉ）等で形成する。これらの導体領域３１、３２と半導体領域３４の間でショットキー接合が形成される。
【００５４】
このような構造を用いることにより、微細な構造で半導体スイッチを実現できる。図３４に示すように、第１のゲート電極２２の側壁の電荷蓄積層１５０において、電子を過剰状態または正孔を不足状態とすることにより、ゲート絶縁膜１９を介して電荷蓄積層１５０と隣接する半導体領域３４表面に、正孔を誘起することによって、正孔反転層１６０，１６２を形成する。この正孔反転層１６０，１６２は、導体領域３１，３２との間のショットキー接合において、正孔のトンネル確率を高くすることができる。従って、第１のゲート電極２２側で実現されるｐＭＯＳＦＥＴの動作において高い駆動力が得られる。
【００５５】
また、第２のゲート電極２０の側壁の電荷蓄積層１５０において、電子を不足状態または正孔を過剰状態とすることにより、ゲート絶縁膜１９を介して電荷蓄積層１５０と隣接する半導体領域３４表面に、電子を誘起することによって、電子反転層１６４，１６６を形成する。この電子反転層１６４，１６６は、導体領域３１，３２との間のショットキー接合において、電子のトンネル確率を高くすることができるので、第２のゲート電極２０側で実現されるｎＭＯＳＦＥＴ動作において高い駆動力が得られる。電荷蓄積層１５０の電荷量は、半導体領域３４または第１及び第２のゲート電極２２，２０からのトンネル電流、或いは半導体領域３４からのホットキャリア注入によって調整される。
【００５６】
半導体スイッチとしての動作においては、オン時には第１のゲート電極２２にローレベルの電圧を印加し、第２のゲート電極２０にハイレベルの電圧を印加する。オフ時には第１のゲート電極２２にハイレベルの電圧を印加し、第２のゲート電極２０にローレベルの電圧を印加する。第１のゲート電極（ｐ+ゲート）２２の側壁の電荷蓄積層１５０の電位はローレベルとし、第２のゲート電極（ｎ+ゲート）２０の側壁の電荷蓄積層１５０の電位はハイレベルとする。
【００５７】
（第９の実施の形態）
本発明は、板状半導体領域５０で形成したダブルゲート構造だけでなく、平面型シリコン・オン・インスレ−タ（ＳＯＩ）構造でも適用可能である。図３５は本発明の第９の実施の形態に係る半導体スイッチの模式的断面構造図を示す。ｐ型半導体基板１１０内に形成されたｎウェル領域１１２に対して、埋め込み酸化膜領域（ＢＯＸ）１１４が埋め込み形成され、又ｎ＋拡散層によるｎ+コンタクト領域１１８が形成されている。ｎ+コンタクト領域１１８に対しては第２のゲート端子１３２が接続され、第２のゲート電圧ＶGNが印加される。一方、ＢＯＸ１１４上には、互いにシャロー・トレンチ・アイソレーション（ＳＴＩ）等の絶縁分離領域１１６で分離形成されたショットキートランジスタが、図３５の例では、３個形成されている。半導体領域１４０,１４２,１４４からなるチャネル領域に対して、ゲート絶縁膜１４９を介してｐ+ポリシリコンゲート電極からなる第１のゲート電極２２０,２２１,２２２が形成されている。更に、第１のゲート電極２２０,２２１,２２２に対して、それぞれ第１のゲート端子１３４,１３６,１３８が接続され、第１のゲート電圧ＶGPが印加される。第１のゲート端子１３４,１３６,１３８は電気的に共通となるように接続しても良い。又、各ショットキートランジスタのソース・ドレイン領域はいずれも導体領域１２０,１２２,１２４,１２６,１２８,１３０であり、半導体領域１４０,１４２,１４４からなるチャネル領域との間にショットキー接合を形成している。導体領域１２０,１２２,１２４,１２６,１２８,１３０からなるこれらのソース・ドレイン領域は、例えば、ＴｉＳｉ2、ＣｏＳｉ2、ＮｉＳｉ、ＰｔＳｉ、或いはＥｒＳｉ2等で形成することができる。本発明の第９の実施の形態に係る半導体スイッチによれば、平面型ＳＯＩ構造を有することから、プレーナ構造を有するＬＳＩと同時形成が容易であり、ＤＲＡＭ,ＳＲＡＭ等への適用が容易となるという利点がある。
【００５８】
尚、図３５において、導電型を反対にした構造を形成することもできる。即ち、ｎ型半導体基板に対して、ｐウェル領域を形成し、ＳＯＩ構造のｎ+ポリシリコンゲート電極を有するショットキートランジスタを形成しても良い。その場合には、１１８はｐ+コンタクト領域として形成され、第１のゲート端子１３２が接続されることになり、ｎ+ポリシリコンゲート電極からなる第２のゲート電極２２０,２２１,２２２に対して、第２のゲート端子１３４,１３６,１３８が接続されることになる。
【００５９】
（第１０の実施の形態）
本発明の第１の実施の形態乃至第９の実施の形態に係る半導体スイッチは、各種ＬＳＩへの適用が可能であり、その内、ＤＲＡＭへの応用例を第８の実施の形態として図３６に示す。図３６において、６８,７０で表示されるＳＷが本発明の第１の実施の形態乃至第９の実施の形態に係る半導体スイッチを示している。図３６において、ワード線ＷＬ０〜ＷＬｎとビット線ＢＬ０〜ＢＬｎとの交差する位置のメモリセル６０が配置されている。ワード線ＷＬ０〜ＷＬｎには行デコーダ６２が接続され、ビット線ＢＬ０〜ＢＬｎにはセンスアンプ（ＳＡ）６６、半導体スイッチ（ＳＷ）６８,７０を介して列デコーダ６４が接続されている。半導体スイッチ（ＳＷ）６８,７０は、図３６に示すように、ビット線ＢＬ０〜ＢＬｎを選択することを目的として、ビット線ＢＬ０〜ＢＬｎとデータ線７６,７８との間に配置されている。又、データ線７６,７８はＩ／Ｏバッファ７２を介してデータ入出力線７４に接続されている。更に又、行デコーダ６２に対しては行アドレスデータライン８２、列デコーダ６４に対しては列アドレスデータライン８０がそれぞれ接続されている。
【００６０】
本発明の第１０の実施の形態における半導体スイッチのＤＲＡＭへの適用においては、同時に形成する他のＬＳＩとのプロセス上の互換性を考慮する必要があるが、この点を考慮の上半導体スイッチを実現する場合には、ＤＲＡＭにおいて、微細構造の半導体スイッチを、効率よいスイッチ動作を保持しつつ、実現することができる。
【００６１】
（第１１の実施の形態）
本発明の第１の実施の形態乃至第９の実施の形態に係る半導体スイッチは、各種ＬＳＩへの適用が可能であり、その内、ＳＲＡＭへの応用例を第１１の実施の形態として図３７に示す。図３７において、９０で表示されるＣＭＯＳ半導体スイッチが本発明の第１の実施の形態乃至第９の実施の形態に係る半導体スイッチを示している。図３７において、ワード線ＷＬ０〜ＷＬｎとビット線（ＢＬ０,ＢＬ０バー）,…,（ＢＬｍ,ＢＬｍバー）との交差する位置にＳＲＡＭメモリセルが配置されている。各ＳＲＡＭメモリセルは、図３７に示すように、２個のｎＭＯＳトランジスタ９６,１００と、２個のｐＭＯＳトランジスタ９４,９８と、２個の半導体スイッチ９０から構成される。電源電圧ＶDDと接地電位との間に配置された２個のＣＭＯＳインバータが、互いに出力を入力にフィードバックして接続されたラッチアップ回路を構成し、更にビット線ＢＬ０,ＢＬバーとの間に半導体スイッチ９０が配置され、書き込み保持の切り替えを実現している。ビット線対応に半導体スイッチを配置した、図３６に示したＤＲＡＭへの適用の場合に比べて、図３７に示すＳＲＡＭへの適用の場合には、半導体スイッチ９０はメモリセル対応に２個ずつ配置する必要があり、使用する半導体スイッチの数ははるかに多い。
【００６２】
本発明の第１１の実施の形態における半導体スイッチのＳＲＡＭへの適用においては、同時に形成する他のＬＳＩとのプロセス上の互換性を考慮する必要があるが、この点を考慮の上半導体スイッチを実現する場合には、ＳＲＡＭにおいて、微細構造の半導体スイッチを、効率よいスイッチ動作を保持しつつ、実現することができる。
【００６３】
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施の形態及び運用技術が明らかとなろう。従って、本発明の技術範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。更にまた、本発明の実施の形態によって開示された半導体装置は、お互いに組み合わせることによって動作可能であることももちろんである。このように、本発明は、趣旨を逸脱しない範囲において種々変形して実施することができる。
【図面の簡単な説明】
【００６４】
【図１】ＣＭＯＳスイッチの回路図。
【図２】ＣＭＯＳＦＥＴスイッチの回路図。
【図３】本発明の第１の実施の形態に係る半導体スイッチとして、ショットキー・バリア・トランジスタからなる半導体スイッチの模式的断面構造図。
【図４】本発明の第１の実施の形態に係る半導体スイッチとして、ショットキー・バリア・トランジスタからなる半導体スイッチの特性例を表す図。
【図５】本発明の第１の実施の形態に係る半導体スイッチとして、ショットキー・バリア・トランジスタからなる半導体スイッチの模式的鳥瞰図。
【図６】本発明の第１の実施の形態に係る半導体スイッチの製造方法の一製造工程として、ゲート絶縁膜形成工程を表す模式的上面図。
【図７】図７に対応する模式的側面図。
【図８】図６,図７のＩ−Ｉ線に沿う模式的断面構造図。
【図９】本発明の第１の実施の形態に係る半導体スイッチの製造方法の一製造工程として、ゲート電極パターニング工程を表す模式的上面図。
【図１０】図９に対応する模式的側面図。
【図１１】図９,図１０のＩ−Ｉ線に沿う模式的断面構造図。
【図１２】本発明の第１の実施の形態に係る半導体スイッチの製造方法の一製造工程として、ソース／ドレイン部のゲート絶縁膜除去工程を表す模式的上面図。
【図１３】図１２に対応する模式的側面図。
【図１４】図１２,図１３のＩ−Ｉ線に沿う模式的断面構造図。
【図１５】本発明の第１の実施の形態に係る半導体スイッチの製造方法の一製造工程として、シリサイド形成工程を表す模式的上面図。
【図１６】図１５に対応する模式的側面図。
【図１７】図１５,図１６のＩ−Ｉ線に沿う模式的断面構造図。
【図１８】本発明の第１の実施の形態に係る半導体スイッチの製造方法の一製造工程として、ゲート不純物導入工程を表す模式上面図。
【図１９】図１８に対応する模式的側面図。
【図２０】図１８,図１９のＩ−Ｉ線に沿う模式的断面構造図。
【図２１】本発明の第１の実施の形態に係る半導体スイッチの製造方法の一製造工程として、ゲート電極分離工程を表す模式的上面図。
【図２２】図２１に対応する模式的側面図。
【図２３】図２１,図２２のＩ−Ｉ線に沿う模式的断面構造図。
【図２４】本発明の第２の実施の形態に係る半導体スイッチとして、ショットキー・バリア・トランジスタ・スイッチの模式的断面構造図。
【図２５】本発明の第３の実施の形態に係る半導体スイッチとして、ショットキー・バリア・トランジスタ・スイッチの模式的断面構造図。
【図２６】本発明の第４の実施の形態に係る半導体スイッチとして、拡散層トランジスタ・スイッチの模式的断面構造図。
【図２７】図２６の拡散層トランジスタ・スイッチの鳥瞰図
【図２８】本発明の第５の実施の形態に係る半導体スイッチとして、ハイブリッドトランジスタ・スイッチの模式的断面構造図。
【図２９】本発明の第６の実施の形態に係る半導体スイッチとして、ハイブリッドトランジスタ・スイッチの模式的断面構造図。
【図３０】本発明の第７の実施の形態に係る半導体スイッチの模式的断面構造図。
【図３１】本発明の第７の実施の形態に係る半導体スイッチの製造方法の一製造工程において、拡散層導入工程を表す模式的上面図。
【図３２】図３１に対応する模式的側面図。
【図３３】図３１,図３２のＩ−Ｉ線に沿う模式的断面構造図。
【図３４】本発明の第８の実施の形態に係る半導体スイッチの模式的断面構造図。
【図３５】本発明の第７の実施の形態に係る半導体スイッチのＳＯＩ構造への適用例。
【図３６】本発明の第８の実施の形態に係る半導体スイッチのＤＲＡＭへの適用例。
【図３７】本発明の第９の実施の形態に係る半導体スイッチのＳＲＡＭへの適用例。
【図３８】比較例のＣＭＯＳＦＥＴの模式的断面構造図。
【符号の説明】
【００６５】
２,１３４,１３６,１３８…第１のゲート端子
４,１３２…第２のゲート端子
６…入力端子
８…出力端子
１０,９４,９８,１０２…ｐＭＯＳトランジスタ
１２,９６,１００,１０４…ｎＭＯＳトランジスタ
１４…ｎ型半導体基板若しくはｎウェル領域
１６…ｐウエル領域
１８,１１６…絶縁分離領域
１９,１４９…ゲート絶縁膜
２０…第２のゲート電極（ｎ+ポリシリコンゲート電極）
２２…第１のゲート電極（ｐ+ポリシリコンゲート電極）
２４,２６…ｎ+ソース・ドレイン領域
２８,３０…ｐ+ソース・ドレイン領域
３１,３２,４２,４４,４６,４８,１２０,１２２,１２４,１２６,１２８,１３０…導体領域
３４,４０,５０,１４０,１４２,１４４…半導体領域
３６…埋め込み絶縁膜
３８…保護膜
５２,５６…ｐ+拡散層
５４,５８…ｎ+拡散層
６０…メモリセル
６２…行デコーダ
６４…列デコーダ
６６…センスアンプ（ＳＡ）
６８,７０,９０…半導体スイッチ
７２…Ｉ／Ｏバッファ
７４…データ入出力線
７６,７８…データライン
８０…列アドレスデータライン
８２…行アドレスデータライン
１１０…ｐ型半導体基板
１１２…ｎウエル領域
１１４…埋め込み酸化膜領域（ＢＯＸ）
１１８…ｎ＋コンタクト領域
１４０，１４２，１４４，１４６…不純物拡散層
１５０，１５２，１５４，１５６…電荷蓄積層
１６０，１６２…正孔反転層
１６４，１６６…電子反転層
１７０…ゲート間絶縁膜
１８０…ボロンイオン（Ｂ）
２２０,２２１,２２２…第１のゲート電極
４２１,４６１…第１の導体領域
４４２,４８２…第２の導体領域
ＶIN…入力電圧
ＶOUTT…出力電圧
ＶGP…第１のゲート端子に印加する電圧
ＶGN…第２のゲート端子に印加する電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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