(57)【要約】【課題】  キャップ層とエミッタ部との間のリーク電流を防止し、電流特性のリニアリティに優れ高い、高性能な電流利得のバイポーラトランジスタ半導体装置を提供する。【解決手段】  キャップ層となるＳｉ層上面に、高濃度のＢドープ領域を形成すると同時にエミッタとの接合部近傍のドーパント濃度を低くする。【選択図】          図２
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【特許請求の範囲】
【請求項１】
第１導電型の単結晶半導体基板表面に設けられた、第１導電型のコレクタ層と、第２導電型のエピタキシャルベース層と、第１導電型のエミッタ層とを有するバイポーラトランジスタを含む半導体装置であって、前記単結晶半導体基板上に設けられた前記コレクタ層と、該コレクタ層上に設けられた前記ベース層と、該ベース層上に設けられたキャップ層と、該キャップ層上に設けられた絶縁膜と、該絶縁膜に設けられ、かつ前記キャップ層に達する開口部と、該開口部を埋め、かつ前記絶縁膜上に設けられた第１導電型のエミッタ電極と、該エミッタ電極と接する前記キャップ層に第１導電型の不純物を拡散させた前記エミッタ層とから構成され、前記絶縁膜と接する前記キャップ層の上面部は第２導電型の不純物を含んでおり、かつ前記開口部に向けて該不純物の濃度が低下していることを特徴とする半導体装置。
【請求項２】
前記不純物の濃度が低下している部分の不純物濃度が１×１０１７atoms ／ｃｍ３ 〜２×１０１８atoms ／ｃｍ３ であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記開口部の側壁に前記エミッタ電極と前記キャップ層を絶縁する絶縁膜を有することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記コレクタ層がシリコンからなり、前記ベース層がシリコン−ゲルマニウム混晶からなり、さらに前記キャップ層がシリコンからなることを特徴とする請求項１から請求項３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板上に第１導電型のコレクタ層を形成し、素子間分離のための酸化膜を形成する工程と、該半導体基板上に第２導電型のベース層を形成する工程と、該ベース層上に第２導電型の不純物を含むキャップ層を形成する工程と、該キャップ層上に絶縁膜を形成する工程と、該絶縁膜に前記キャップ層が露出する開口部を形成する工程と、該開口部内に露出した前記キャップ層の表面を酸化させて絶縁膜を形成する工程と、該酸化により形成した絶縁膜を除去する工程と、前記絶縁膜上及び絶縁膜を除去した後の開口部内に第１導電型のエミッタ電極を形成する工程と、該エミッタ電極から前記キャップ層に向けて第１導電型の不純物を拡散させてエミッタ層を形成する工程と、半導体基板全面に層間絶縁膜を形成した後、該層間絶縁膜を介してエミッタ、ベース及びコレクタの取り出し用の金属電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板上に第１導電型のコレクタ層を形成し、素子間分離のための酸化膜を形成する工程と、該半導体基板上に第２導電型のベース層を形成する工程と、該ベース層上に第２導電型の不純物を含むキャップ層を形成する工程と、該キャップ層上に絶縁膜を形成する工程と、該絶縁膜に前記キャップ層が露出する第１の開口部を形成する工程と、該第１の開口部内に露出した前記キャップ層の表面を酸化させて絶縁膜を形成する工程と、前記第１の開口部を含む半導体基板全面に絶縁膜もしくは半導体膜を形成する工程と、該絶縁膜もしくは半導体膜をエッチバックしてサイドウオールを形成する工程と、該サイドウオールをマスクとして前記開口部内の酸化により形成した絶縁膜に第２の開口部を形成する工程と、該第２の開口部内を埋める第１導電型のエミッタ電極を形成する工程と、該エミッタ電極から前記キャップ層に向けて第１導電型の不純物を拡散させてエミッタ層を形成する工程と、半導体基板全面に層間絶縁膜を形成した後、該層間絶縁膜を介してエミッタ、ベース及びコレクタの取り出し用の金属電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にバイポーラトランジスタを有する半導体装置の構造とその製造方法に関するものである。
【背景技術】
【０００２】
バイポーラトランジスタは、広い周波数応答域及び低雑音という有利な特性を備えたものであることは良く知られている。
バイポーラトランジスタは、ベース層が薄いほど高速性の目安である遮断周波数ｆｔが高くなる。またトランジスタの大きさが小さいほど寄生容量や寄生抵抗が小さくなって高速性のもうひとつの目安である最大発信周波数ｆｍａｘ  が高くなる。
【０００３】
バイポーラトランジスタの一形態である、シリコン（Ｓｉ）とシリコン−ゲルマニウム（Ｓｉ−Ｇｅ）のヘテロ接合を用いたバイポーラトランジスタを例として、従来技術を説明する。
この種のバイポーラトランジスタは、Ｓｉ基板上にＳｉＧｅ層をエピタキシャル成長させて、このＳｉ／ＳｉＧｅヘテロ接合構造を利用するものであって、それまでＧａＡｓ等の化合物半導体基板を用いたトランジスタでないと動作させることができなかった高周波数領域においても動作するトランジスタを実現することができる。  
従来のバイポーラトランジスタでは、ベース・エミッタ電圧が低い領域でコレクタ電流特性線とベース電流特性線との平衡関係が崩れ、ベース電流が過剰になっている。つまり、バイポーラトランジスタの低バイアス領域における電流特性のリニアリティが悪化するという不具合があった。
この不具合を解決するために、エミッタ拡散層が形成される半導体層内におけるエミッタ拡散層に隣接する周辺層の上部に、エミッタ拡散層の導電型とは逆導電型の不純物をドープするようにして、エミッタ・ベース間に形成される空乏層幅を狭めたバイポーラトランジスタが提案されている（例えば、特許文献１参照。）。特許文献１には上記技術をＳｉ／ＳｉＧｅヘテロ接合トランジスタに適用した例を示している。
【特許文献１】特開平２００１−３３２５６３号公報
【０００４】
図１２は、特許文献１に開示されたバイポーラトランジスタのエミッタ・ベース接合部を拡大して示した部分断面図である。図１２に示すようにこのバイポーラトランジスタでは、コレクタ層１０２の上にＧｅの含有率が１５％であるアンドープの厚み約４０ｎｍのＳｉＧｅスペーサ層１５１と、Ｇｅの含有率が下端で１５％，上端で０となるようにほぼ連続的に変化するとともに、濃度が約４×１０１８atoms ・ｃｍ−３のボロンを含む厚み約４０ｎｍの傾斜ＳｉＧｅベース層１５２と、部分的にボロンがドープされた厚み約４０ｎｍのＳｉキャップ層１５３とを順次積層して設けられている。そして、Ｓｉキャップ層１５３のうちＮ+ ポリシリコン層１２９（エミッタ引き出し電極）と接する領域には、Ｎ+ ポリシリコン層１２９から高濃度のリンが拡散により導入されてＮ型のエミッタ拡散層１５３ａが形成されている。エミッタ拡散層１５３ａには、基板の深さ方向に向かって１×１０２０atoms ・ｃｍ−３から１×１０１７atoms ・ｃｍ−３程度までの分布をもってリンがドーピングされている。
このようにＳｉキャップ層１５３の上部に高濃度のボロンがドープされているので、空乏層１５４の幅（第１の空乏層端から第２の空乏層端までの距離）、特にＳｉキャップ層１５３の上部において空乏層幅が縮小されることになる。その結果、空乏層１５４においてキャリアが拡散して再結合する量が低減し、再結合電流が低減することになるとされる。
図１２において、以上説明した以外の部分については１０８は酸化膜、１１５はＰ＋多結晶Ｓｉ層、１１８は開口部、１２０は酸化膜、１２１はサイドウオール、１２９はＮ＋多結晶Ｓｉ層、１５３ａはエミッタ拡散層、１５３ｂは周辺層である。
このように、空乏層幅を低減することにより再結合電流が低減するので、電流特性のリニアリティを改善することができるとされている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、Ｓｉからなるキャップ層にドープしたＢとキャップ層に後からＰを拡散させて形成したエミッタ部とでＰＮ接合を形成し、Ｂの濃度を高くした場合、拡散させたＰとの接合位置での濃度が高くなってしまうため、キャップ層とエミッタ部との間にリーク電流が生じ、電流特性のリニアリティが劣化するという問題があった。
本発明は上記課題を解決するためになされたものであって、Ｓｉからなるキャップ層上面に高濃度のＢをドープした上で、エミッタとの接合部分のＢ濃度を低くすることで、電流のリニアリティに優れ、高い電流利得の、高性能なバイポーラトランジスタ半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
すなわち、本発明の半導体装置は、第１導電型の単結晶半導体基板表面に設けられた、第１導電型のコレクタ層と、第２導電型のエピタキシャルベース層と、第１導電型のエミッタ層とを有するバイポーラトランジスタを含む半導体装置であって、前記単結晶半導体基板上に設けられた前記コレクタ層と、該コレクタ層上に設けられた前記ベース層と、該ベース層上に設けられたキャップ層と、該キャップ層上に設けられた絶縁膜と、該絶縁膜に設けられ、かつ前記キャップ層に達する開口部と、該開口部を埋め、かつ前記絶縁膜上に設けられた第１導電型のエミッタ電極と、該エミッタ電極と接する前記キャップ層に第１導電型の不純物を拡散させた前記エミッタ層とから構成され、前記絶縁膜と接する前記キャップ層の上面部は第２導電型の不純物を含んでおり、かつ前記開口部に向けて該不純物の濃度が低下している半導体装置とした。
また、本発明の半導体装置においては、前記不純物の濃度が低下している部分の不純物濃度を１×１０１７atoms ／ｃｍ３ 〜２×１０１８atoms ／ｃｍ３ とすることが好ましい。
【０００７】
このような構造の半導体装置とすれば、キャップ層となるＳｉ層上面に高濃度のＢドープ領域が形成されているにも拘わらず、エミッタとの接合部のドーパント濃度は低くなるので、リーク電流の発生を極力抑えることが可能となり、電流特性のリニアリティを向上させることができるようになる。
【０００８】
本発明の半導体装置においては、前記開口部の側壁に前記エミッタ電極と前記キャップ層を絶縁する絶縁膜を設けたものであっても良い。
絶縁膜を設ければ、エミッタとの接合部のドーパント濃度が高くなるのを確実に防ぐことができ、リーク電流の発生を抑えることが可能となる。
【０００９】
本発明の半導体装置においては、前記コレクタ層がシリコンからなり、前記ベース層がシリコン−ゲルマニウム混晶からなり、さらに前記キャップ層がシリコンからなる構造を採用するのが好ましい。
Ｓｉ／ＳｉＧｅのバンドギャップ差を利用することにより、通常のシリコンバイポーラトランジスタよりも増幅率の高いバイポーラトランジスタを実現することができるからである。
【００１０】
本発明の半導体装置の製造方法の一つは、半導体基板上に第１導電型のコレクタ層を形成し、素子間分離のための酸化膜を形成する工程と、該半導体基板上に第２導電型のベース層を形成する工程と、該ベース層上に第２導電型の不純物を含むキャップ層を形成する工程と、該キャップ層上に絶縁膜を形成する工程と、該絶縁膜に前記キャップ層が露出する開口部を形成する工程と、該開口部内に露出した前記キャップ層の表面を酸化させて絶縁膜を形成する工程と、該酸化により形成した絶縁膜を除去する工程と、前記絶縁膜上及び絶縁膜を除去した後の開口部内に第１導電型のエミッタ電極を形成する工程と、該エミッタ電極から前記キャップ層に向けて第１導電型の不純物を拡散させてエミッタ層を形成する工程と、半導体基板全面に層間絶縁膜を形成した後、該層間絶縁膜を介してエミッタ、ベース及びコレクタの取り出し用の金属電極を形成する工程とを含む半導体装置の製造方法を採用した。
この製造方法によれば、絶縁膜下のＳｉキャップ層の不純物濃度が開口部周辺に行くほど低下した構造を容易に作成することができる。
【００１１】
本発明の別の半導体装置の製造方法は、半導体基板上に第１導電型のコレクタ層を形成し、素子間分離のための酸化膜を形成する工程と、該半導体基板上に第２導電型のベース層を形成する工程と、該ベース層上に第２導電型の不純物を含むキャップ層を形成する工程と、該キャップ層上に絶縁膜を形成する工程と、該絶縁膜に前記キャップ層が露出する第１の開口部を形成する工程と、該第１の開口部内に露出した前記キャップ層の表面を酸化させて絶縁膜を形成する工程と、前記第１の開口部を含む半導体基板全面に絶縁膜もしくは半導体膜を形成する工程と、該絶縁膜もしくは半導体膜をエッチバックしてサイドウオールを形成する工程と、該サイドウオールをマスクとして前記開口部内の酸化により形成した絶縁膜に第２の開口部を形成する工程と、該第２の開口部内を埋める第１導電型のエミッタ電極を形成する工程と、該エミッタ電極から前記キャップ層に向けて第１導電型の不純物を拡散させてエミッタ層を形成する工程と、半導体基板全面に層間絶縁膜を形成した後、該層間絶縁膜を介してエミッタ、ベース及びコレクタの取り出し用の金属電極を形成する工程とを含む半導体装置の製造方法とした。
このような製造方法とすることにより、エミッタ電極と不純物を含むＳｉキャップ層との間に絶縁膜を形成した構造を容易に形成することが可能となり、リーク電流の発生を抑えた半導体装置を提供することが可能となる。
【発明の効果】
【００１２】
本発明の半導体装置によれば、Ｓｉキャップ層と絶縁膜との界面で再結合電流を抑制しながらエミッタ−ベース間の開口部周辺域での高濃度接合によるリーク電流を発生させない素子が得られ、電流特性のリニアリティが向上し、高い電流増幅率を得ることが可能となる。
また、エミッタ−ベース間のバンドギャップが異なることで、より高い電流増幅率を得ることが可能となる。
本発明の半導体装置の製造方法によれば、絶縁膜下のＳｉキャップ層の不純物濃度が開口部周辺に行くほど低下した構造を容易に作成することができる。また、エミッタ電極と不純物を含むＳｉキャップ層との間に絶縁膜を形成した構造を容易に形成することが可能となり、リーク電流の発生を抑えた半導体装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を図面を参照して説明する。なお、以下に参照する各図においては各部の構成を明瞭にするため、各部位の縮尺は正確には描かれていない。
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる半導体装置の構造を示す断面図である。また、図２は図１に示す本発明の半導体装置５０の真性トランジスタ部分を拡大して示す部分断面図である。本発明の半導体装置５０は、埋め込みサブコレク領域２を設けたｐ型シリコンからなる単結晶半導体基板１上にエミッタ電極５１、ベース電極５２及びコレクタ電極５３を備えて構成されている。
単結晶半導体基板１の表面には、ｎ型シリコンからなるエピタキシャル成長膜が形成されている。該エピタキシャル成長膜は、素子分離のための例えばシャロートレンチによる素子分離膜６によって分離されてコレクタ層４が形成され、コレクタ層４を含む素子分離膜６の上には、ベース層２０、ノンドープのＳｉからなるキャップ層８ａとＢドープのキャップ層８ｂとからなるキャップ層８が順次形成されている。
Ｂドープのキャップ層８ｂの上面には、Ｓｉ酸化膜からなる絶縁膜９が形成され、この絶縁膜９にはキャップ層８に達する開口部４０が形成されている。開口部４０を含む絶縁膜９上面にはｐ型の多結晶Ｓｉ層からなるエミッタ電極２４が形成されおり、多結晶Ｓｉ層からキャップ層８に向けてリン（Ｐ）が拡散してエミッタ層２７を形成している。
【００１４】
Ｂドープのキャップ層８ｂには１×１０１９atoms／ｃｍ３ 程度のＢがドープされているが、エミッタ層２７との接合部近傍ではＢのドープ量は１×１０１８atoms／ｃｍ３未満程度であり、エミッタ層２７に向かってＢドープ量が１×１０１９atoms／ｃｍ３ 未満に漸次低減する濃度勾配を有していて、Ｂ濃度が１×１０１７atoms ／ｃｍ３ 〜２×１０１８atoms ／ｃｍ３ の低Ｂ濃度キャップ層８ｃを形成している。
Ｂドープのキャップ層８ｂのＢ濃度が高いにもかかわらず、Ｂドープのキャップ層８ｂとエミッタ層２７との接合部近傍のＢ濃度が低いので、リーク電流の発生が抑制され、電流特性のリニアリティを向上させ、高い電流利得のバイポーラトランジスタ半導体装置を得ることができる。
【００１５】
第１の実施形態の半導体装置の特性を図３に示す。図３の横軸はコレクタ電流で、縦軸は増幅率である。
図に示すようにキャップ層最表面のＢ濃度を、従来の１×１０１８atoms／ｃｍ３から本発明の２×１０１９atoms／ｃｍ３程度の高濃度にすることで、コレクタ電流の低電流側でのリークを大幅に抑えられ、全てのコレクタ電流領域で電流増幅率（ｈＦＥ）の高いバイポーラトランジスタ半導体装置が実現できることがわかる。
【００１６】
（第２の実施形態）
図４は、本発明の第２の実施形態に係わる半導体装置のトランジスタ真性部の構造を示す断面図である。
本実施形態の半導体装置が先の図２に示す第１の実施形態の半導体装置と異なる点は、前記開口部４０の側壁に前記エミッタ電極２７と前記Ｂドープのキャップ層８ｂとを絶縁する絶縁膜１２を有する点である。絶縁膜１２を設けることにより、Ｂドープのキャップ層８ｂと絶縁膜９の界面での再結合電流を抑制しながら開口部４０周辺でのエミッタ２７−キャップ層８ｂ間の高濃度接合によるリーク電流を発生させない半導体素子が得られる。
【００１７】
次に、上記のような半導体装置の製造方法について図面を用いて説明する。
図５〜図９は、本発明の第１の実施形態に係わる半導体装置の製造方法を示す工程断面図である。
先ず、図５に示すようにｐ型シリコンからなる単結晶半導体基板１に埋め込みサブコレクタ領域２及びコレクタ形成領域３を形成する。
続いて図６に示すように、シャロートレンチにより素子分離用の素子分離膜６を形成してコレクタ形成領域を分離し、トランジスタ真性部を構成するコレクタ層４及びコレクタ電極引き出し部５を形成する。そしてコレクタ層４及び電極引き出し部５にリンイオンを注入して熱処理を施すことにより、コレクタ補償を行う。リン濃度は典型的には１×１０１９ｃｍ−３以上が望ましい。
【００１８】
図７（ａ）は、Ｓｉのｎ型エピタキシャル成長層を形成し、例えばシャロートレンチを用いて素子分離膜６を形成した後、コレクタ層４を形成した状態を示している。
次に、図７（ｂ）に示すように、Ｓｉ−Ｇｅ混晶からなるベース層２０、ノンドープのＳｉからなるキャップ層８ａとＢドープのＳｉからなるキャップ層８ｂの２層からなるキャップ層８を順次形成する。Ｂドープのキャップ層８ｂにおけるＢのドープ量は（１〜５）×１０１９atoms ／ｃｍ３ 程度とする。Ｓｉからなるキャップ層８は、例えば減圧ＣＶＤ法によりＳｉＨ４ 、ＧｅＨ４ 、Ｂ２Ｈ６のガス分圧を変えて連続的に成膜する。その後、図示は省略するが、リソグラフィーを用いてベース層２０を必要な部分にのみ残す。
さらに、その上に図７（ｃ）に示すように、例えば熱酸化法８ｎｍ程度の酸化膜を形成した後、常圧ＣＶＤにより厚さ３００ｎｍ程度のＳｉ酸化膜からなる絶縁膜９を形成する。
【００１９】
次に図８（ｄ）に示すように、トランジスタ真性部を形成した部分にリソグラフィーによりパターニングを行い、絶縁膜９をドライエッチングとウエットエッチングにより除去してＢドープのキャップ層８ｂの表面に達する開口部４０を設ける。開口部４０の大きさは、コレクタ層４よりもやや小さく形成する。
次に図８（ｅ）に示すように、露出したＢドープのＳｉからなるキャップ層８ｂを例えば熱酸化により酸化させてＳｉ酸化膜８ｄとする。熱酸化はたとえばＨ２  Ｏ雰囲気で７００℃程度に加熱することにより行うことができる。この時、熱酸化により形成された開口部４０内のＳｉ酸化膜８ｄ中に、隣接するキャップ層８ｂ中のＢが吸い込まれ、キャップ層８ｂ中のＢ濃度が減少して低Ｂ濃度キャップ層８ｃが形成される。この結果、Ｓｉ酸化膜８ｄ中のＢ濃度は１×１０１７atoms ／ｃｍ３  程度となり、低Ｂ濃度キャップ層８ｃのＢ濃度は５×１０１９atoms ／ｃｍ３ 未満で、１×１０１７atoms ／ｃｍ３  〜２×１０１８ atoms／ｃｍ３  程度に至る濃度勾配を有するようになる。
【００２０】
その後、図８（ｆ）に示すように、形成したＳｉ酸化膜８ｄをウエットエッチングにより除去し、再び開口部４１を形成してノンドープのＳｉからなるキャップ層８ａを露出させる。
続いて図９に示すように、Ｐドープの多結晶Ｓｉ層を形成した後パターニングを行って、Ｐドープの多結晶Ｓｉ層をエッチングしてエミッタ電極２４とする。
次に、熱処理を行ってエミッタ電極２４からベース層２０上のノンドープのＳｉからなるキャップ層８ａにＰを拡散させ、エミッタ層２７を形成する。
【００２１】
このようにしてキャップ層となるＳｉ層の上面に高濃度のＢドープ領域を形成すると同時に、エミッタとの接合部近傍のＢ濃度を低くして、リーク電流の発生を抑え、電流特性のリニアリティを向上させた、高い電流利得を有するバイポーラトランジスタ半導体装置が得られる。
【００２２】
次に、第２の実施形態に係わるバイポーラトランジスタ半導体装置の形成方法について説明する。
図１０及び図１１は第２の実施形態に係わるバイポーラトランジスタ半導体装置の形成方法を示す断面工程図である。絶縁膜に開口部を設け、露出したＳｉキャップ層を酸化させて酸化膜とするまでは、先の第１の実施形態の図７（ａ）から図８（ｅ）までの工程と同じである。
第２の実施形態では図８（ｅ）の工程終了後、図１０（ａ）に示すように、開口部４０内のＳｉ酸化膜８ｄを含む絶縁膜９の上に、サイドウオール形成用のシリコン窒化膜２１を形成する。シリコン窒化膜に替えて多結晶Ｓｉ膜を用いても良い。
その後、図１０（ｂ）に示すように、サイドウオール形成用のシリコン窒化膜２１をエッチバックすることにより開口部４０の側壁にサイドウオール２２を形成する。
【００２３】
次いで、図１１（ｃ）に示すように熱酸化により生じた酸化膜８ｄをウエットエッチングにより除去し、ノンドープのＳｉからなるキャップ層８ａを露出させる。この時、サイドウオール２２をマスクとして使用してＳｉ酸化膜８ｄをウエットエッチングするので、サイドウオール２２下部のＳｉ酸化膜８ｄは残留する構造となる。
【００２４】
続いて、図１１（ｄ）に示すように、Ｐドープの多結晶Ｓｉ層を成膜し、パターニングを行ってＰドープの多結晶Ｓｉ層をエッチングしてエミッタ電極２４とする。
次に、熱処理を行ってエミッタ電極２４からベース層２０上のノンドープのＳｉからなるキャップ層８ａにＰを拡散させ、エミッタ層２７を形成する。
【００２５】
このようにして開口部４０の側壁にエミッタ電極２４とＢドープのキャップ層８ｂとを絶縁する絶縁膜を設けることにより、Ｂドープのキャップ層８ｂと絶縁膜９の界面での再結合電流を抑制しながら開口部４０周辺でのエミッタ層−キャップ層間の高濃度接合によるリーク電流を発生させない半導体素子が得られる。
【産業上の利用可能性】
【００２６】
本発明によればエミッタ層とＳｉキャップ層との間のリーク電流の発生が抑制され、電流特性のリニアリティを向上させて、高い電流利得のバイポーラトランジスタ半導体装置を得ることができるので、バイポーラトランジスタ半導体装置の用途拡大に寄与することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の第の１実施形態に係わる半導体装置の構造を示す断面図である。
【図２】図１の半導体装置の真性トランジスタ部分を拡大して示す部分断面図である。
【図３】図１の半導体装置のコレクタ電流と増幅率の関係を示す図である。
【図４】本発明の第の２実施形態に係わる半導体装置の真性トランジスタ部分を拡大して示す部分断面図である。
【図５】本発明の第の１実施形態に係わる半導体装置の製造工程を示す断面工程図である。
【図６】図５に続く断面工程図である。
【図７】図６に続く断面工程図である。
【図８】図７に続く断面工程図である。
【図９】図８に続く断面工程図である。
【図１０】本発明の第の２実施形態に係わる半導体装置の製造工程を示す断面工程図である。
【図１１】図１０に続く断面工程図である。
【図１２】従来の半導体装置の真性トランジスタ部分を拡大して示す部分断面図である。
【符号の説明】
【００２８】
１・・・・・単結晶半導体基板、２・・・・・埋め込みサブコレクタ領域、３・・・・・コレクタ形成領域、４・・・・・コレクタ層、 ５・・・・・コレクタ電極引き出し部、６・・・・・素子分離膜、８・・・・・キャップ層、８ｂ・・・・・Ｂドープキャップ層、８ｃ・・・・・低Ｂ濃度キャップ層、９，１２・・・・・絶縁膜、２０・・・・・ベース層、２１・・・・・シリコン窒化膜、２２・・・・・サイドウオール、２４・・・・・エミッタ電極、２７・・・・・エミッタ層、４０，４１・・・・・開口部、５０・・・・・半導体装置、５１・・・・・エミッタ電極、５２・・・・・ベース電極、５３  ・・・・・コレクタ電極、１０２・・・・・コレクタ層、１５２・・・・・ＳｉＧｅベース層、１５３・・・・・Ｓｉキャップ層、１５３ａ・・・・・エミッタ拡散層、１５３ｂ・・・・・周辺層、１５４・・・・・空乏層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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