(57)【要約】【課題】低コストのランダムアクセス可能な不揮発性記憶装置を提供する。【解決手段】揮発性ＲＡＭ２は、内部の記憶ノードにキャパシタが接続されたソフトエラー耐性の高いメモリセルを備え、かつ、リフレッシュ動作が不要な低消費電力の揮発性メモリである。二次電池３は、外部電源電圧Ｖｃｃと接地電圧ＧＮＤとの間に揮発性ＲＡＭ２と並列に接続される。二次電池３は、外部電源がＯＦＦしているとき、揮発性ＲＡＭ２に記憶されているデータを保持するための電圧を揮発性ＲＡＭ２へ供給する。【選択図】        図２
2005018825.tif 000002
【特許請求の範囲】
【請求項１】
揮発性の記憶部と、
前記記憶部に動作電圧を供給する外部電源がオフしているとき、前記記憶部に記憶されているデータを保持するための電圧を前記記憶部へ供給する蓄電部とを備え、
前記記憶部は、
前記外部電源および前記蓄電部に接続され、前記外部電源または前記蓄電部から供給される電圧を受ける電源端子と、
前記電源端子が受ける電圧の供給を受けて前記データを記憶するメモリセルと、
前記メモリセルに接続されるワード線およびビット線対とを含み、
前記メモリセルは、
前記データの論理レベルに応じた電荷およびそのデータが反転された反転データの論理レベルに応じた電荷をそれぞれ保持する第１および第２の容量素子と、
前記ワード線に印加される電圧によって駆動され、前記ビット線対の一方と前記第１の容量素子との間および前記ビット線対の他方と前記第２の容量素子との間でそれぞれ電荷のやり取りを行なう第１および第２のゲート素子と、
前記第１および第２の容量素子からそれぞれ漏洩する電荷を前記データおよび前記反転データの論理レベルに応じてそれぞれ補填する第１および第２の電荷補填回路とからなり、
前記第１および第２の容量素子は、前記メモリセルを構成するＭＯＳトランジスタ上に設けられる、半導体記憶装置。
【請求項２】
前記記憶部は、記憶チップで構成され、
前記蓄電部は、前記記憶チップとともにパッケージされる蓄電装置で構成される、請求項１に記載の半導体記憶装置。
【請求項３】
前記蓄電装置は、二次電池を含む、請求項２に記載の半導体記憶装置。
【請求項４】
前記蓄電装置は、少なくとも秒単位で前記メモリセルのデータを保持可能とする第３の容量素子を含む、請求項２に記載の半導体記憶装置。
【請求項５】
前記外部電源、前記電源端子、および前記蓄電部の電極が接続されるノードをさらに備える、請求項１または請求項４のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記記憶部および前記蓄電部は、前記記憶部および前記蓄電部が固定される絶縁物の表裏にそれぞれ固定され、
前記電源端子および前記蓄電部の電極は、前記外部電源に接続される同一のリードフレームに接続される、請求項５に記載の半導体記憶装置。
【請求項７】
前記第１および第２の電荷補填回路は、交差接続された第１および第２のインバータでそれぞれ構成され、
前記第１のインバータの出力ノードは、前記第１の容量素子を前記第１のゲート素子と接続する第１の記憶ノードに接続され、
前記第２のインバータの出力ノードは、前記第２の容量素子を前記第２のゲート素子と接続する第２の記憶ノードに接続され、
前記第１および第２のインバータの各々は、
多結晶ポリシリコンで構成される抵抗素子と、
ＮチャネルＭＯＳトランジスタで構成されるドライバトランジスタとからなる、請求項１から請求項６のいずれか１項に記載の半導体記憶装置。
【請求項８】
前記抵抗素子は、Ｐチャネル薄膜トランジスタからなる、請求項７に記載の半導体記憶装置。
【請求項９】
前記記憶部は、記憶チップで構成され、
前記蓄電部は、前記記憶チップ上に構成され、前記外部電源がオフしているとき、前記記憶部に記憶されているデータを少なくとも秒単位で保持可能な電圧を前記記憶部へ供給する、請求項１に記載の半導体記憶装置。
【請求項１０】
前記蓄電部は、前記メモリセルがアレイ状に配置されたメモリセル部を制御する周辺回路間を接続する金属配線下に設けられる第３の容量素子を含む、請求項９に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、揮発性の記憶部と蓄電部とを備えることによって擬似的に不揮発性記憶装置を実現する半導体記憶装置に関する。
【０００２】
【従来の技術】
記憶データの書換え、保持および読出しを随時行なうことができるＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の代表格であるＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）およびＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、電源がＯＦＦされると記憶データが消失する揮発性の記憶装置である。
【０００３】
これに対して、電源がＯＦＦされても記憶データを保持することができる不揮発性記憶装置としては、フラッシュメモリがよく知られている。フラッシュメモリは、電気的にデータの書換えが可能な不揮発性の記憶装置であって、ゲートとドレインとの間に高電圧が印加されたときにドレイン近傍に発生するチャネルホットエレクトロンがフローティングゲートに注入されることによってデータの書込みが行なわれる。
【０００４】
そして、このフローティングゲートに注入された電子は、消去動作が行なわれるまでフローティングゲートに留まり続け、フローティングゲートに電子が注入されているか否かでコントロールゲートからみたしきい値が変化することを利用して、メモリセルにデータが不揮発的に記憶される。
【０００５】
また、近年、低消費電力で不揮発性の記憶装置として、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）も注目されている。ＭＲＡＭは、メモリセルに薄膜磁性体を用いた不揮発性の記憶装置であって、ビット線にデータ書込電流が流されたときに発生する磁界によりメモリセル内の磁化層の磁化方向を変化させることによってデータの書込みが行なわれる。そして、このメモリセルの内部状態の変化により抵抗が変化することを利用して、メモリセルにデータが不揮発的に記憶される。
【０００６】
一方、上述したＤＲＡＭは、１つのトランジスタおよび１つのキャパシタでメモリセルが構成され、メモリセル自体の構造が単純であることから、半導体デバイスの高集積化・大容量化に最適なものとして、今日まで最も大量に生産され、様々な電子機器において使用されている。
【０００７】
ＤＲＡＭのメモリセルにおいては、記憶データに相当するキャパシタの電荷が種々の要因によってリークし、徐々に失われていく。すなわち、時間の経過とともに記憶データが失われる。このため、ＤＲＡＭでは、データの読出しにおいて、記憶データに対応してビット線に現われる電圧変化を検出することができなくなる前に、データを一旦読出して再度書込むという「リフレッシュ動作」が実施される。このように、ＤＲＡＭは、常時電源電圧が供給されてこのリフレッシュ動作が実行されていないと記憶データが消失する揮発性の記憶装置である。
【０００８】
また、ＤＲＡＭとともに代表的な半導体記憶装置の１つであるＳＲＡＭは、２つのインバータが交差接続されたフリップフロップおよびそれをビット線対に接続するトランジスタでメモリセルが構成され、このＳＲＡＭも、これまでに多くの生産ラインで生産され、様々な電子機器において使用されている。
【０００９】
ＳＲＡＭにおいては、メモリセルを構成するフリップフロップに記憶されるデータは、双安定状態であり、所定の電源電圧が供給されている限りは状態が維持される。ＳＲＡＭは、リフレッシュ動作を必要とするＤＲＡＭよりも消費電力が小さいが、このＳＲＡＭも、ＤＲＡＭと同様に、電源がＯＦＦされると記憶データを消失する揮発性の記憶装置である。
【００１０】
一方、揮発性の記憶装置に電池を外付けすることによって記憶データを長期にわたり保持することができる。さらに、特開昭６３−１８３６８５号公報には、揮発性のＳＲＡＭに電池を内蔵することによって、記憶データを長期に保持することができる記憶装置に関する技術が開示されている（特許文献１参照）。
【００１１】
【特許文献１】
特開昭６３−１８３６８５号公報
【００１２】
【発明が解決しようとする課題】
ＲＡＭとして利用可能な不揮発性の記憶装置を実現するにあたって、上述したフラッシュメモリは、電気的に記憶データの書換えが可能ではあるが、書換回数に制限があり、また、消去／書込動作に時間がかかるためにデータの書換時間も長く、フラッシュメモリをＲＡＭとして利用することは、実用上難しい。
【００１３】
また、ＭＲＡＭは、ランダムアクセス可能な不揮発性の記憶装置として注目されているが、これまでの半導体記憶装置では用いられていなかった薄膜磁性体をメモリセルに用い、さらに、データ記憶原理の違いから周辺回路の構成も従来の半導体記憶装置と大きく異なる。このため、ＭＲＡＭを生産するには、新たな巨額の設備投資が必要であり、生産コストが高い。
【００１４】
一方、従来のＤＲＡＭやＳＲＡＭに電池を接続することによって、擬似的に不揮発性の記憶装置を実現することも考えられる。しかしながら、ＤＲＡＭにおいては、リフレッシュ動作が実行されるため、データ保持中のスタンバイ電流が大きい。したがって、ＤＲＡＭでは、電池の放電が早く進み、ＤＲＡＭでこのような不揮発的な記憶装置を構成することは適当でない。
【００１５】
また、ＳＲＡＭにおいては、特開昭６３−１８３６８５号公報に記載されているように、ＳＲＡＭに電池を接続することによって記憶データをある程度の期間保持することは可能である。しかしながら、特に、大容量のＳＲＡＭにおいては、ソフトエラーの問題があり、記憶データをある程度の期間保持することは可能であっても、記憶データを不揮発的に保持することはできない。
【００１６】
ここで、ソフトエラーとは、配線の断線や絶縁膜破壊などのハードエラーを伴なわない、ランダムに発生する誤動作のことであって、その主な現象としては、パッケージ材料やチップ内の配線材料中に含まれる微量のウランやトリウムなどの放射性物質から放射されるα線がメモリセルに入射してセル情報が破壊される場合などがある。
【００１７】
ＳＲＡＭにおけるソフトエラーは、たとえば以下のようにして発生する。メモリセルが形成されるシリコン基盤にα線が入射されると、その飛程に沿って電子正孔対が発生し、メモリセルにおける記憶ノードを構成するＮ型拡散領域にその発生した電子が収集される。これによって、Ｈ（論理ハイ）レベル側の記憶ノードの電位が低下し、ＳＲＡＭのメモリセルを構成するフリップフロップが不安定状態となって誤動作が発生する。
【００１８】
ＳＲＡＭのソフトエラーは、ある程度ＳＲＡＭの容量に拠り、記憶ノードの容量を減らした場合、記憶容量の大きなＳＲＡＭでは、１０００ＦＩＴ（Ｆａｉｌｕｒｅｓ  Ｉｎ  Ｔｉｍｅ：「ＦＩＴ」は故障率を表わし、１ＦＩＴ＝１０−９／時間）程度にもなることが予想される。したがって、ＳＲＡＭに電池を接続する構成では、ある程度の期間は記憶データを保持することが可能であっても、より長期にわたり不揮発的にデータを保持することは、上記ソフトエラーの問題から困難である。
【００１９】
そこで、この発明は、かかる課題を解決するためになされたものであり、その目的は、これまでのＤＲＡＭやＳＲＡＭの生産技術および生産装置を十分に利用して、低コストで不揮発的なデータ記憶を実現するランダムアクセス可能な半導体記憶装置を提供することである。
【００２０】
【課題を解決するための手段】
この発明によれば、半導体記憶装置は、揮発性の記憶部と、記憶部に動作電圧を供給する外部電源がオフしているとき、記憶部に記憶されているデータを保持するための電圧を記憶部へ供給する蓄電部とを備え、記憶部は、外部電源および蓄電部に接続され、外部電源または蓄電部から供給される電圧を受ける電源端子と、電源端子が受ける電圧の供給を受けてデータを記憶するメモリセルと、メモリセルに接続されるワード線およびビット線対とを含み、メモリセルは、データの論理レベルに応じた電荷およびそのデータが反転された反転データの論理レベルに応じた電荷をそれぞれ保持する第１および第２の容量素子と、ワード線に印加される電圧によって駆動され、ビット線対の一方と第１の容量素子との間およびビット線対の他方と第２の容量素子との間でそれぞれ電荷のやり取りを行なう第１および第２のゲート素子と、第１および第２の容量素子からそれぞれ漏洩する電荷をデータおよび反転データの論理レベルに応じてそれぞれ補填する第１および第２の電荷補填回路とからなり、第１および第２の容量素子は、メモリセルを構成するＭＯＳトランジスタ上に設けられる。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００２２】
［実施の形態１］
図１は、この発明の実施の形態１による半導体記憶装置１の概略的な構成を示す断面図である。なお、図１においては、半導体記憶装置１において、後述する揮発性ＲＡＭ２への電源供給に関する部分が代表的に示され、以下では、図に示された範囲内で説明を行なう。
【００２３】
図１を参照して、半導体記憶装置１は、揮発性ＲＡＭ２と、二次電池３と、ダイパッド４と、ワイヤ５Ａ，５Ｂ，６Ａ，６Ｂと、リードフレーム７Ａ，７Ｂと、モールド８と、パッケージ９とを備える。そして、揮発性ＲＡＭ２、二次電池３、ダイパッド４、およびワイヤ５Ａ，５Ｂ，６Ａ，６Ｂは、モールド８が充填されたパッケージ９に封入され、半導体記憶装置１は、リードフレーム７Ａ，７Ｂを介して半導体記憶装置１が搭載されるシステムと接続される。なお、以下では、単に「システム」と記載された場合、これは、半導体記憶装置１が搭載されるシステムを示すものとする。
【００２４】
揮発性ＲＡＭ２は、ダイパッド４に固定され、ワイヤ５Ａ，５Ｂによってそれぞれリードフレーム７Ａ，７Ｂと接続される。揮発性ＲＡＭ２は、図示されない外部電源（システムの電源）に接続されるリードフレーム７Ａからワイヤ５Ａを介して電源電圧Ｖｃｃを受け、また、リードフレーム７Ｂからワイヤ５Ｂを介して接地電圧ＧＮＤを受ける。そして、揮発性ＲＡＭ２は、この電源電圧Ｖｃｃを動作電圧としてデータの書込み、読出し、および記憶保持の各動作を行なう。
【００２５】
揮発性ＲＡＭ２は、ソフトエラー耐性が高く、かつ、リフレッシュ動作が不要なメモリセルを含む、低消費電力の揮発性メモリである。すなわち、この揮発性ＲＡＭ２のメモリセルは、ＤＲＡＭにおけるアクセストランジスタおよびキャパシタの構成をベースとし、リーク電荷を補填する電荷補填回路を備えるので、リフレッシュ動作が不要であり、さらに、キャパシタが設けられているので、ソフトエラーに強い。この揮発性ＲＡＭ２の構成およびそれに含まれるメモリセルの構成については、後ほど詳しく説明する。
【００２６】
二次電池３は、ダイパッド４において揮発性ＲＡＭ２の裏面側に固定され、ワイヤ５Ａが接続されるリードフレーム７Ａとワイヤ６Ａによって接続され、ワイヤ５Ｂが接続されるリードフレーム７Ｂとワイヤ６Ｂによって接続される。そして、二次電池３は、外部電源がＯＮしているときは、リードフレーム７Ａおよびワイヤ６Ａを介してその外部電源によって充電される。
【００２７】
一方、二次電池３は、外部電源がＯＦＦされると、充電された電荷をワイヤ６Ａ、リードフレーム７Ａおよびワイヤ５Ａ、ならびにワイヤ６Ｂ、リードフレーム７Ｂおよびワイヤ５Ｂを介して揮発性ＲＡＭ２へ放電する。なお、この二次電池３には、ニッケル水素電池やリチウムイオン電池などが用いられる。
【００２８】
ワイヤ５Ａ，５Ｂは、揮発性ＲＡＭ２をそれぞれリードフレーム７Ａ，７Ｂと接続する。また、ワイヤ６Ａは、二次電池３の正極をワイヤ５Ａが接続されたリードフレーム７Ａと接続し、ワイヤ６Ｂは、二次電池３の接地極をワイヤ５Ｂが接続されたリードフレーム７Ｂと接続する。
【００２９】
リードフレーム７Ａ，７Ｂは、半導体記憶装置１をそれぞれシステムの電源および接地と接続する導線であり、システムがＯＮしているとき、システムからリードフレーム７Ａ，７Ｂにそれぞれ電源電圧Ｖｃｃおよび接地電圧ＧＮＤが印加される。モールド８は、パッケージ内を外気による腐食、汚染から防止するための封止材である。
【００３０】
この半導体記憶装置１は、揮発性ＲＡＭ２および二次電池３を備え、外部電源がＯＦＦされたとき、二次電池３から揮発性ＲＡＭ２へ電圧が供給されることによって、半導体記憶装置１は、擬似的な不揮発性半導体記憶装置として機能する。
【００３１】
なお、上述した揮発性ＲＡＭ２は、「揮発性の記憶部」を構成し、二次電池３は、「蓄電部」を構成する。
【００３２】
図２は、図１に示した半導体記憶装置１の回路構成を概略的に示すブロック図である。なお、図２においても、半導体記憶装置１において、揮発性ＲＡＭ２への電源供給に関する部分が代表的に示される。
【００３３】
図２を参照して、揮発性ＲＡＭ２において動作電圧を受ける電源端子１０Ａは、ノード８６と接続され、ノード８６は、システムの電源８２と接続される。また、電源端子１０Ｂは、ノード８８と接続され、ノード８８は、システムの接地８４と接続される。二次電池３は、ノード８６，８８に接続され、電源８２と接地８４との間に揮発性ＲＡＭ２と並列に接続される。
【００３４】
ノード８６は、図１においてワイヤ５Ａ，６Ａがリードフレーム７Ａと接続される部位に相当し、ノード８８は、ワイヤ５Ｂ，６Ｂがリードフレーム７Ｂと接続される部位に相当する。そして、システムがＯＮしているとき、すなわち、電源８２に電源電圧Ｖｃｃが印加されているとき、揮発性ＲＡＭ２は、電源８２から電源端子１０Ａに電源電圧Ｖｃｃを受けて動作し、二次電池３は、電源８２から電源電圧Ｖｃｃを受けて充電される。
【００３５】
一方、システムがＯＦＦしているとき、すなわち、電源８２に電源電圧Ｖｃｃが印加されていないとき、二次電池３は、電源８２によって充電された電荷を放電し、揮発性ＲＡＭ２は、二次電池３から放電される電荷を電源端子１０Ａに受ける。そして、揮発性ＲＡＭ２は、電源８２がＯＦＦされている間、二次電池３から受ける電荷によって記憶データを保持する。
【００３６】
図３は、図２に示した揮発性ＲＡＭ２の全体構成を示す概略ブロック図である。
【００３７】
図３を参照して、揮発性ＲＡＭ２は、電源端子１０Ａ，１０Ｂと、制御信号端子１２と、クロック端子１４と、アドレス端子１６と、データ入出力端子１８とを備える。また、揮発性ＲＡＭ２は、制御信号バッファ２０と、クロックバッファ２２と、アドレスバッファ２４と、入出力バッファ２６とを備える。さらに、揮発性ＲＡＭ２は、制御回路２８と、行アドレスデコーダ３０と、列アドレスデコーダ３２と、センスアンプ／入出力制御回路３４と、メモリセルアレイ３６とを備える。
【００３８】
電源端子１０Ａ，１０Ｂは、それぞれ電源電圧Ｖｃｃおよび接地電圧ＧＮＤを受ける。ここで、電源電圧１０Ａが受ける電源電圧Ｖｃｃは、システムがＯＮしているときは、そのシステムから供給され、システムがＯＦＦしているときは、図２に示した二次電池３から供給される。そして、電源端子１０Ａ，１０Ｂから入力された電源電圧Ｖｃｃおよび接地電圧ＧＮＤは、揮発性ＲＡＭ２の各内部回路へ供給される。
【００３９】
制御信号端子１２は、チップセレクト信号／ＣＳ、行アドレスストローブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥのコマンド制御信号を受ける。クロック端子１４は、外部クロックＣＬＫおよびクロックイネーブル信号ＣＫＥを受ける。アドレス端子１６は、アドレス信号Ａ０〜Ａｎ（ｎは自然数）を受ける。
【００４０】
クロックバッファ２２は、外部クロックＣＬＫを受けて内部クロックを発生し、制御信号バッファ２０、アドレスバッファ２４、入出力バッファ２６および制御回路２８へ出力する。制御信号バッファ２０は、クロックバッファ２２から受ける内部クロックに応じて、チップセレクト信号／ＣＳ、行アドレスストローブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥを取込んでラッチし、制御回路２８へ出力する。アドレスバッファ２４は、クロックバッファ２２から受ける内部クロックに応じて、アドレス信号Ａ０〜Ａｎを取込んでラッチし、内部アドレス信号を発生して行アドレスデコーダ３０および列アドレスデコーダ３２へ出力する。
【００４１】
データ入出力端子１８は、揮発性ＲＡＭ２において読み書きされるデータを外部とやり取りする端子であって、データ書込時は外部から入力されるデータＤＱ０〜ＤＱｉ（ｉは自然数）を受け、データ読出時はデータＤＱ０〜ＤＱｉを外部へ出力する。
【００４２】
入出力バッファ２６は、データ書込時は、クロックバッファ２２から受ける内部クロックに応じて、データＤＱ０〜ＤＱｉを取込んでラッチし、内部データＩＤＱをセンスアンプ／入出力制御回路３４へ出力する。一方、入出力バッファ２６は、データ読出時は、クロックバッファ２２から受ける内部クロックに応じて、センスアンプ／入出力制御回路３４から受ける内部データＩＤＱをデータ入出力端子１８へ出力する。
【００４３】
制御回路２８は、クロックバッファ２２から受ける内部クロックに応じて、制御信号バッファ２０からコマンド制御信号を取込み、取込んだコマンド制御信号に基づいて行アドレスデコーダ３０、列アドレスデコーダ３２および入出力バッファ２６を制御する。これによって、データＤＱ０〜ＤＱｉのメモリセルアレイ３６への読み書きが行なわれる。
【００４４】
行アドレスデコーダ３０は、制御回路２８からの指示に基づいて、アドレス信号Ａ０〜Ａｎに対応するメモリセルアレイ３６上のワード線を選択し、図示されないワードドライバによって選択されたワード線を活性化する。また、列アドレスデコーダ３２は、制御回路２８からの指示に基づいて、アドレス信号Ａ０〜Ａｎに対応するメモリセルアレイ３６上のビット線対を選択する。
【００４５】
センスアンプ／入出力制御回路３４は、データ書込時は、入出力バッファ２６から受ける内部データＩＤＱの論理レベルに応じて、列アドレスデコーダ３２によって選択されたビット線対を電源電圧Ｖｃｃまたは接地電圧ＧＮＤにプリチャージする。これによって、行アドレスデコーダ３０によって活性化されたワード線と、列アドレスデコーダ３２によって選択され、かつ、センスアンプ／入出力制御回路３４によってプリチャージされたビット線対とに接続されるメモリセルアレイ３６上のメモリセルに内部データＩＤＱの書込みが行なわれる。
【００４６】
一方、センスアンプ／入出力制御回路３４は、データ読出時は、データ読出前に列アドレスデコーダ３２によって選択されたビット線対を電圧Ｖｃｃ／２にプリチャージし、選択されたビット線対において読出データに対応して発生する微小電圧変化を検出／増幅して読出データの論理レベルを判定し、入出力バッファ２６へ出力する。
【００４７】
メモリセルアレイ３６は、後述するメモリセルが行列状に配列された記憶素子群であり、隣接する２つのメモリセルで１ビット分のデータが記憶される。メモリセルアレイ３６は、各行に対応するワード線を介して行アドレスデコーダ３０と接続され、また、各列に対応するビット線対を介してセンスアンプ／入出力制御回路３４と接続される。
【００４８】
図４は、図３に示したメモリセルアレイ３６に行列状に配置されるメモリセルの構成を示す回路図である。
【００４９】
図４を参照して、この揮発性ＲＡＭ２においては、１ビットのデータに対して、そのデータとそのデータが反転された反転データとをそれぞれ記憶する、行方向に隣接した２つのメモリセル５０Ａ，５０Ｂからなるツインメモリセルの構成をとる。メモリセル５０Ａは、アクセストランジスタ５２Ａと、キャパシタ５４Ａと、電荷補填回路５６Ａと、記憶ノード６０とを備える。メモリセル５０Ｂは、アクセストランジスタ５２Ｂと、キャパシタ５４Ｂと、電荷補填回路５６Ｂと、記憶ノード６２とを備える。
【００５０】
アクセストランジスタ５２Ａは、Ｎチャネル型のＭＯＳトランジスタであって、ビット線６８Ａと記憶ノード６０との間に接続され、ゲートがワード線６４に接続される。アクセストランジスタ５２Ａは、データ書込時またはデータ読出時に活性化されるワード線６４によって駆動され、データ書込時またはデータ読出時、ビット線６８Ａと記憶ノード６０との間で電荷のやり取りを行なう。
【００５１】
キャパシタ５４Ａは、記憶ノード６０とセルプレート７０との間に接続され、電荷を蓄積しているか否かに応じて、データ“１”または“０”を記憶する。そして、ビット線６８Ａからアクセストランジスタ５２Ａおよび記憶ノード６０を介してデータ“１”，“０”に対応した電圧がキャパシタ５４Ａに印加されることによって、キャパシタ５４Ａの充放電が行なわれ、データの書込みが行なわれる。
【００５２】
電荷補填回路５６Ａは、Ｐチャネル薄膜トランジスタ（以下、薄膜トランジスタを「ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）」とも称する。）５６２と、ＮチャネルＭＯＳトランジスタ５６４とを含む。
【００５３】
ＰチャネルＴＦＴ５６２は、図３に示した電源端子１０Ａから入力される電源電圧Ｖｃｃが印加される電源ノード７２と記憶ノード６０との間に接続され、記憶ノード６０と対をなす記憶ノード６２にゲートが接続される。ＰチャネルＴＦＴ５６２は、多結晶ポリシリコンで形成された、スイッチング機能を有する抵抗素子であり、Ｔ（テラ、「Ｔ」は１０１２を表わす。）ΩオーダのＯＦＦ抵抗とＧ（ギガ、「Ｇ」は１０９を表わす。）ΩオーダのＯＮ抵抗とを有する高抵抗素子である。
【００５４】
ＮチャネルＭＯＳトランジスタ５６４は、図３に示した電源端子１０Ｂから入力される接地電圧ＧＮＤが印加される接地ノード７４と記憶ノード６０との間に接続され、ゲートが記憶ノード６２に接続される。
【００５５】
この電荷補填回路５６Ａは、ＰチャネルＴＦＴ５６２およびＮチャネルＭＯＳトランジスタ５６４からなるインバータで構成され、このインバータの入力ノードおよび出力ノードがそれぞれ記憶ノード６２，６０に接続される構成となっている。
【００５６】
メモリセル５０Ａと対をなすメモリセル５０Ｂの基本的な構成は、メモリセル５０Ａと同じである。アクセストランジスタ５２Ｂは、Ｎチャネル型のＭＯＳトランジスタであって、ビット線６８Ｂと記憶ノード６２との間に接続され、ゲートがワード線６６に接続される。キャパシタ５４Ｂは、記憶ノード６２とセルプレート７０との間に接続され、キャパシタ５４Ａが記憶するデータの反転データに対応する電荷を蓄積する。電荷補填回路５６Ｂは、ＰチャネルＴＦＴ５６６およびＮチャネルＭＯＳトランジスタ５６８からなるインバータで構成され、このインバータの入力ノードおよび出力ノードがそれぞれ記憶ノード６０，６２に接続される構成となっている。
【００５７】
次に、このメモリセルの動作について説明する。
（１）データの書込み
キャパシタ５４Ａに電荷が蓄電され、キャパシタ５４Ｂに電荷が蓄電されていない状態がデータ“１”に対応するものとする。データ“１”の書込みが行なわれるときは、ビット線６８Ａ，６８Ｂがそれぞれ電源電位Ｖｃｃおよび接地電位ＧＮＤにプリチャージされ、ワード線６４，６６が活性化される。これによって、アクセストランジスタ５２Ａ，５２ＢがＯＮし、ビット線６８Ａからアクセストランジスタ５２Ａおよび記憶ノード６０を介してキャパシタ５４Ａに電源電圧Ｖｃｃが印加され、キャパシタ５４Ａに電荷が蓄電される。一方、ビット線６８Ｂからはアクセストランジスタ５２Ｂおよび記憶ノード６２を介してキャパシタ５４Ｂに接地電圧ＧＮＤが印加され、キャパシタ５４Ｂからビット線６８Ｂに電荷が放電される。
【００５８】
（２）データの保持
このメモリセル５０Ａ，５０Ｂにおいては、ＰチャネルＴＦＴ５６２，５６６のＯＮ電流およびＯＦＦ電流は、それぞれ１×１０−１１Ａおよび１×１０−１３Ａ程度である。一方、バルクトランジスタのＯＦＦ電流による記憶ノード６０，６２からのリーク電流は１×１０−１５程度である。
【００５９】
データ“１”が書込まれると、記憶ノード６０，６２は、それぞれＨレベル，Ｌ（論理ロー）レベルとなり、ＰチャネルＴＦＴ５６２，５６６およびＮチャネルＭＯＳトランジスタ５６４，５６８は、それぞれＯＮ，ＯＦＦ，ＯＦＦ，ＯＮする。ここで、上述のように、ＰチャネルＴＦＴ５６２のＯＮ電流は、記憶ノード６０からのリーク電流を４桁上回るため、データ“１”が書込まれた後、ＰチャネルＴＦＴ５６２によって電源ノード７２から記憶ノード６０およびこれに接続されるキャパシタ５４Ａを充電することができる。一方、記憶ノード６２およびそれに接続されるキャパシタ５４Ｂの電荷は、ＯＮしているＮチャネルＭＯＳトランジスタ５６８によって引抜かれるので、記憶ノード６２は、接地電圧ＧＮＤレベルに保持される。
【００６０】
このように、記憶ノード６０，６２は、それぞれ電源電位および接地電位となり、この電圧状態は、電荷補填回路５６Ａ，５６Ｂが連動することによってラッチされ、その後リフレッシュ動作することなく、書込まれたデータ“１”が保持される。
【００６１】
なお、上述した各電流値は、これらの数値に限定されるものではなく、これらの程度の次数であることを示すものである。
【００６２】
（３）データの読出し
データの読出しは、一般的なＤＲＡＭと同じ動作で行なわれる。すなわち、予めビット線６８Ａ，６８Ｂが電圧Ｖｃｃ／２にプリチャージされた後、ワード線６４，６６が活性化される。そうすると、アクセストランジスタ５２Ａ，５２ＢがそれぞれＯＮし、キャパシタ５４Ａ，５４Ｂの蓄電状態に応じて、ビット線６８Ａの電位は僅かに上昇し、ビット線６８Ｂの電位は僅かに下降する。そして、この電圧変化は、図示されないセンスアンプによって比較され、ビット線６８Ａ，６８Ｂの電圧がそれぞれ電圧Ｖｃｃおよび接地電圧ＧＮＤまで増幅される。このビット線６８Ａの電圧レベルがデータ“１”に対応する。
【００６３】
なお、メモリセル５０Ａ，５０Ｂは、その回路構成が同じであるので、データ“０”の書込み、保持、および読出しの各動作は、上述したメモリセル５０Ａ，５０Ｂの動作が互いに入れ替わるだけで上述の動作と同様の動作が行なわれるので、その説明は繰り返さない。
【００６４】
このように、このメモリセル５０Ａ，５０Ｂは、ＤＲＡＭと同じく一対のキャパシタおよびアクセストランジスタを基本構成要素とし、キャパシタの電荷を電荷補填回路によって補填するので、リフレッシュ動作が不要である。そして、電荷補填回路に含まれるＰチャネルＴＦＴによってスタンバイ電流が決定されるので、このメモリセルにおけるスタンバイ電流は、ＳＲＡＭのそれと同等であり小さい。したがって、このメモリセルによって構成される揮発性ＲＡＭ２に二次電池３を接続することによって、擬似的な不揮発性の記憶装置を構成することが可能である。
【００６５】
また、このメモリセルは、キャパシタを用いてデータを記憶するので、α線等によるソフトエラーに極めて強い特性を有している。すなわち、α線によるソフトエラーは、α線が基板に入射するとその飛程に沿って発生した電子がＮ型拡散領域に収集され、この収集された電子によってデータの反転が発生する。しかしながら、このメモリセルにおいては、メモリセルを構成するＭＯＳトランジスタ（アクセストランジスタ５２Ａ，５２ＢおよびドライバトランジスタであるＮチャネルＭＯＳトランジスタ５６４，５６８）上にキャパシタ５４Ａ，５４Ｂが別途設けられ、このキャパシタに電荷が保持されている。
【００６６】
そして、このメモリセルにおいては、α線によって収集された電子量よりもキャパシタによって保持されている電荷量の方が大きいので、収集された電子によるデータの反転は発生しない。記憶ノードに保持される電荷量は、電源電圧に依存するが、具体的には、キャパシタが設けられることによって記憶ノードの全体容量が１０ｆＦ（ｆファラド）以上であれば、電源電圧が３Ｖのとき、従来のメモリセルでは、記憶ノードに保持される電荷量が１０ｆＣ（ｆクーロン）以下であったのに対し、このメモリセルでは、３０ｆＣ以上の電荷が保持される。これによって、このメモリセルでは、故障率を１０ＦＩＴ以下に抑えることができると予想され、長期にわたり不揮発的にデータを保持することができる。
【００６７】
以上のように、この実施の形態１による半導体記憶装置１によれば、リフレッシュ動作が不要、かつ、ソフトエラー耐性に優れたメモリセルを有する揮発性ＲＡＭ２を備え、外部電源ＯＦＦ時に揮発性ＲＡＭ２がデータを保持するための電圧を二次電池３から揮発性ＲＡＭ２へ供給するようにしたので、不揮発的に記憶データを保持することができる。
【００６８】
さらに、この半導体記憶装置１のメモリセルは、従来より大量生産されているＤＲＡＭのメモリセルをベースにしているので、これまでのＤＲＡＭやＳＲＡＭの生産技術および生産装置を十分に利用することができ、半導体記憶装置１は、低コストで実現される。
【００６９】
［実施の形態２］
実施の形態２では、実施の形態１で用いられた二次電池の代わりにキャパシタが備えられる。
【００７０】
図５は、この発明の実施の形態２による半導体記憶装置１Ａの概略的な構成を示す断面図である。
【００７１】
図５を参照して、半導体記憶装置１Ａは、実施の形態１による半導体記憶装置１の構成において、二次電池３に代えてキャパシタ３Ａを備える。半導体記憶装置１Ａのその他の構成は、半導体記憶装置１の構成と同じである。
【００７２】
キャパシタ３Ａも、実施の形態１における二次電池３と同様に、外部電源がＯＮしているとき、リードフレーム７Ａおよびワイヤ６Ａを介してその外部電源によって充電される。そして、外部電源がＯＦＦされると、キャパシタ３Ａは、充電された電荷をワイヤ６Ａ、リードフレーム７Ａおよびワイヤ５Ａ、ならびにワイヤ６Ｂ、リードフレーム７Ｂおよびワイヤ５Ｂを介して揮発性ＲＡＭ２へ放電する。なお、このキャパシタ３Ａは、「蓄電部」を構成する。
【００７３】
図６は、図５に示した半導体記憶装置１Ａの回路構成を概略的に示すブロック図である。
【００７４】
図６を参照して、キャパシタ３Ａは、ノード８６，８８に接続され、電源８２と接地８４との間に揮発性ＲＡＭ２と並列に接続される。そして、システムがＯＮしているとき、すなわち、電源８２に電源電圧Ｖｃｃが印加されているとき、揮発性ＲＡＭ２は、電源８２から電源端子１０Ａに電源電圧Ｖｃｃを受けて動作し、キャパシタ３Ａは、電源８２によって充電される。
【００７５】
一方、システムがＯＦＦしているとき、すなわち、電源８２に電源電圧Ｖｃｃが印加されていないとき、キャパシタ３Ａは、電源８２によって充電された電荷を放電し、揮発性ＲＡＭ２は、キャパシタ３Ａから放電された電荷を電源端子１０Ａ，１０Ｂに受ける。そして、揮発性ＲＡＭ２は、電源８２がＯＦＦされている間、キャパシタ３Ａから受ける電荷によって記憶データを保持する。
【００７６】
このキャパシタ３Ａが備えられる半導体記憶装置１Ａは、比較的短時間、たとえば秒単位（１秒以上）のデータ保持の場合に用いられる。具体的には、たとえば、揮発性ＲＡＭ２の電源電圧が３Ｖ、スタンバイ電流が０．１μＡの条件下で、１０秒間のデータ保持を保証するには、下式で計算される容量のキャパシタ３Ａを設ければよい。
【００７７】
ｉ＝ｄＱ／ｄｔ＝Ｃ（Ｆ）×３Ｖ／１０秒＝０．１μＡ
Ｃ＝０．３３μＦ
キャパシタ３Ａは、実施の形態１に比べて電荷供給能力が劣るものの、実施の形態１における二次電池３に比べると熱ストレスに強いため、揮発性ＲＡＭ２との同一パッケージ内への実装が容易という利点がある。
【００７８】
また、ソフトエラーは、電源電圧に大きく依存し、電圧が低くなるとその発生率が高くなる。したがって、低電圧下でデータを保持する場合、特にソフトエラー対策の施されていない従来のＳＲＡＭでは、たとえ短時間であっても対応することができず、このような場合に、実装が容易なキャパシタ３Ａを用いた半導体記憶装置１Ａは、有効である。
【００７９】
以上のように、実施の形態２によれば、実施の形態１と同様の効果が得られ、さらに、二次電池に比べて熱ストレスの小さいキャパシタを用いるようにしたので、パッケージへの実装が容易になる。
【００８０】
［実施の形態３］
実施の形態２では、システムの電源がＯＦＦしているときにデータ保持のための電荷供給源となるキャパシタ３Ａは、揮発性ＲＡＭ２に外付けされたが、実施の形態３では、そのようなキャパシタがチップに内蔵される。
【００８１】
図７は、実施の形態３による記憶チップ２Ａの回路構成を概略的に示すブロック図である。
【００８２】
図７を参照して、記憶チップ２Ａは、揮発性記憶部１０２と、キャパシタ３Ｂとを含む。電源８２および接地８４は、この記憶チップ２Ａが搭載されるシステムの電源および接地である。この記憶チップ２Ａは、電源８２から供給される電源電圧Ｖｃｃを電源端子１０Ａに受け、接地８４からの接地電圧ＧＮＤを電源端子１０Ｂに受ける。
【００８３】
揮発性記憶部１０２は、実施の形態１，２における揮発性ＲＡＭ２の回路に相当する。キャパシタ３Ｂは、ノード１０４，１０６に接続され、電源８２と接地８４との間に揮発性記憶部１０２と並列に接続される。
【００８４】
この記憶チップ２Ａにおいては、システムがＯＮしているとき、すなわち、電源８２に電源電圧Ｖｃｃが印加されているとき、揮発性記憶部１０２は、電源８２から電源電圧Ｖｃｃを受けて動作し、キャパシタ３Ｂは、電源８２によって充電される。
【００８５】
一方、システムがＯＦＦしているとき、すなわち、電源８２に電源電圧Ｖｃｃが印加されていないとき、キャパシタ３Ｂは、電源８２によって充電された電荷を放電し、揮発性記憶部１０２は、キャパシタ３Ｂから放電される電荷を受ける。そして、揮発性記憶部１０２は、電源８２がＯＦＦされている間、キャパシタ３Ｂから受ける電荷によって記憶データを保持する。
【００８６】
なお、キャパシタ３Ｂの大きさについては、条件にもよるが、たとえば実施の形態２と同様に、０．３３μＦ程度は必要となる。また、キャパシタ３Ｂは、たとえば、スタック、フィン、円筒、粗面化構造など、通常のＤＲＡＭで用いられるキャパシタ構造を採用すれば、小面積で実現することができる。この場合、キャパシタ３Ｂは、この半導体記憶チップのメモリセル部を制御する周辺回路間を接続するＣｕやＡｌなどの金属配線下に構成される。
【００８７】
さらに、キャパシタ３Ｂは、記憶チップ上のメモリセル領域と別の領域に配置されてもよいが、メモリセル領域上に重ねる構造でキャパシタ３Ｂを形成すれば、チップ面積を縮小することができる。
【００８８】
以上のように、実施の形態３によれば、電源がＯＦＦされているときにデータ保持のための電荷供給源となるキャパシタを記憶チップ内に備えるようにしたので、記憶チップ単体で擬似的な不揮発性の記憶チップが実現される。
【００８９】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００９０】
【発明の効果】
この発明によれば、リフレッシュ動作が不要、かつ、ソフトエラー耐性に優れたメモリセルを有する揮発性の記憶部を備え、外部電源ＯＦＦ時に記憶部がデータを保持するための電圧を蓄電部から記憶部へ供給するようにしたので、半導体記憶装置は、不揮発的に記憶データを保持することができる。
【００９１】
さらに、この発明による半導体記憶装置のメモリセルは、従来より大量生産されているＤＲＡＭのメモリセルをベースにしているので、これまでのＤＲＡＭやＳＲＡＭの生産技術および生産装置を十分に利用することができ、この半導体記憶装置は、低コストで実現される。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体記憶装置の概略的な構成を示す断面図である。
【図２】図１に示す半導体記憶装置の回路構成を概略的に示すブロック図である。
【図３】図２に示す揮発性ＲＡＭの全体構成を示す概略ブロック図である。
【図４】図３に示すメモリセルアレイに行列状に配置されるメモリセルの構成を示す回路図である。
【図５】この発明の実施の形態２による半導体記憶装置の概略的な構成を示す断面図である。
【図６】図５に示す半導体記憶装置の回路構成を概略的に示すブロック図である。
【図７】実施の形態３による記憶チップの回路構成を概略的に示すブロック図である。
【符号の説明】
１，１Ａ  半導体記憶装置、２  揮発性ＲＡＭ、２Ａ  記憶チップ、３  二次電池、３Ａ，３Ｂ，５４Ａ，５４Ｂ  キャパシタ、４  ダイパッド、５Ａ，５Ｂ，６Ａ，６Ｂ  ワイヤ、７Ａ，７Ｂ  リードフレーム、８  モールド、９  パッケージ、１０Ａ，１０Ｂ  電源端子、１２  制御信号端子、１４  クロック端子、１６  アドレス端子、１８  データ入出力端子、２０  制御信号バッファ、２２  クロックバッファ、２４  アドレスバッファ、２６  入出力バッファ、２８制御回路、３０  行アドレスデコーダ、３２  列アドレスデコーダ、３４  センスアンプ／入出力制御回路、３６  メモリセルアレイ、５０Ａ，５０Ｂ  メモリセル、５２Ａ，５２Ｂ  アクセストランジスタ、５６Ａ，５６Ｂ  電荷補填回路、６０，６２  記憶ノード、６４，６６  ワード線、６８Ａ，６８Ｂ  ビット線、７０  セルプレート、７２  電源ノード、７４  接地ノード、８２  電源、８４  接地、８６，８８，１０４，１０６  ノード、５６２，５６６  ＰチャネルＴＦＴ、５６４，５６８  ＮチャネルＭＯＳトランジスタ、１０２  揮発性記憶部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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