(57)【要約】【課題】  基板面積を低減し、小型化することができる半導体装置を提供する。【解決手段】  第１の主面３１ａを有する第１の基板３１と、第２の主面３２ａを有し、この第２の主面３２ａが第１の主面３１ａと対向する第２の基板３２と、第１の基板３１に形成され、第１及び第２の電極１２ｄ，１２ｓとゲート電極１２ｇを有するトランジスタ１２と、第１の電極１２ｄに接続された第１の信号端子２１及び第１の接続端子１６Ｔと、第２の電極１２ｓに接続された第２の信号端子２３及び第２の接続端子１５Ｔと、第２の基板３２に形成されたインダクタ１１と、第２の主面３２ａ上に、第１及び第２の接続端子１５Ｔ，１６Ｔとそれぞれ対向し、インダクタ１１と接続された第３及び第４の接続端子１５Ｌ，１６Ｌと、第１の接続端子１５Ｔと第３の接続端子１５Ｌ、第２の接続端子１６Ｔと第４の接続端子１６Ｌを接続する接続部材３３とを具備した半導体装置である。【選択図】  図２
2005101097.tif 000002
【特許請求の範囲】
【請求項１】
第１の主面を有する第１の基板と、
第２の主面を有し、この第２の主面が前記第１の主面と対向するように配置された第２の基板と、
前記第１の基板に形成され、第１及び第２の電極とゲート電極を有するトランジスタと、前記第１の主面上に形成され、前記第１の電極に接続された第１の信号端子及び第１の接続端子と、
前記第１の主面上に形成され、前記第２の電極に接続された第２の信号端子及び第２の接続端子と、
前記第２の基板に形成されたインダクタと、
前記第２の主面上に、前記第１及び第２の接続端子とそれぞれ対向するように形成され、かつ前記インダクタと接続された第３及び第４の接続端子と、
前記第１の接続端子と前記第３の接続端子、前記第２の接続端子と前記第４の接続端子をそれぞれ接続する接続部材と、
を具備したことを特徴とする半導体装置。
【請求項２】
第１の主面を有する第１の基板と、
第２の主面を有し、この第２の主面が前記第１の主面と対向するように配置された第２の基板と、
前記第１の基板に形成され、第１及び第２の電極とゲート電極を有する第１のトランジスタと、
前記第１の基板に形成され、第３及び第４の電極とゲート電極を有し、前記第４の電極が前記第２の電極と接続された第２のトランジスタと、
前記第１の主面上に形成され、前記第１の電極に接続された第１の信号端子及び第１の接続端子と、
前記第１の主面上に形成され、前記第３の電極に接続された第２の信号端子及び第３の接続端子と、
前記第１の主面上に形成され、前記第２及び第４の電極にそれぞれ接続された第２及び第４の接続端子と、
前記第１の主面上に形成され、前記第２及び第４の電極に接続された第３の信号端子と、前記第２の基板に形成された第１及び第２のインダクタと、
前記第２の主面上に、前記第１及び第２の接続端子とそれぞれ対向するように形成され、かつ前記第１のインダクタと接続された第５及び第６の接続端子と、
前記第２の主面上に、前記第３及び第４の接続端子とそれぞれ対向するように形成され、かつ前記第２のインダクタと接続された第７及び第８の接続端子と、
前記第１の接続端子と前記第５の接続端子、前記第２の接続端子と前記第６の接続端子、前記第３の接続端子と前記第７の接続端子、前記第４の接続端子と前記第８の接続端子をそれぞれ接続する接続部材と、
を具備したことを特徴とする半導体装置。
【請求項３】
前記第２及び第４の接続端子は、一体化して一つの接続端子を構成していることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１のトランジスタ及び前記第１のインダクタから構成される第１の回路と、前記第２のトランジスタ及び前記第２のインダクタから構成される第２の回路は、
前記第１の回路を動作させて、前記第１及び第３の信号端子を通じて信号を入出力する第１のモードと、
前記第２の回路を動作させて、前記第２及び第３の信号端子を通じて信号を入出力する第２のモードとを切り替えて用いるスイッチ回路を構成することを特徴とする請求項２に記
載の半導体装置。
【請求項５】
前記第１の基板は、半導体基板であり、前記第２の基板は、セラミック基板であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記第２の基板上には、さらに、他の受動素子が形成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項７】
前記インダクタは、スパイラルインダクタであることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記第１及び第２のインダクタは、スパイラルインダクタであることを特徴とする請求項２に記載の半導体装置。
【請求項９】
第１の基板に、第１及び第２の電極とゲート電極を有するトランジスタを形成する工程と、
前記第１の基板上に、前記第１及び第２の電極にそれぞれ接続される第１及び第２の接続端子を形成する工程と、
前記第１及び第２の接続端子を用いて、ＤＣ測定を行い、前記トランジスタをテストする工程と、
前記第２の基板に、インダクタを形成する工程と、
前記第２の基板上に、前記インダクタに接続される第３及び第４の接続端子を形成する工程と、
前記テストする工程の後に、前記第１の基板に、対向させるように前記第２の基板を配置し、前記第１の接続端子と前記第３の接続端子、前記第２の接続端子と第４の接続端子を、それぞれ接続部材を介して接続する工程と、
を具備したことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、並列接続されたインダクタとトランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
並列接続した電界効果トランジスタ（以下、「ＦＥＴ」という。）とスパイラルインダクタを有する共振型スイッチ回路が、例えば、特許文献１に開示されている。この共振型スイッチ回路の基本構成を図７に示す。図７において、並列接続した第１のインダクタ５１と第１のＦＥＴ５２を有する第１のスイッチ５０ａ、及び、並列接続した第２のインダクタ５３と第２のＦＥＴ５４を有する第２のスイッチ５０ｂが、直列接続されている。第１及び第２のインダクタ５１，５３は、それぞれ、第１及び第２のＦＥＴ５２，５４のＯＦＦ容量と並列共振回路を構成している。
【０００３】
図７において、信号を入力または出力する信号端子、例えば、図中の中央のアンテナ端子５５は、接続点６１に接続され、並列接続された第１のインダクタ５１と第１のＦＥＴ５２を介して、信号端子、例えば、図中の左の受信側の端子５６に接続されている。また、アンテナ端子５５は、接続点６１に接続され、並列接続された第２のインダクタ５３と第２のＦＥＴ５４を介して、信号端子、例えば、図中の右の送信側の端子５７に接続されている。受信モードのときには、第１のスイッチ５０ａがＯＮになり、受信側の端子５６からアンテナ端子５５へ信号が流れる。また、送信モードのときには、第２のスイッチ５０ｂがＯＮになり、アンテナ端子５５から送信側の端子５７へ信号が流れる。
【０００４】
このように構成された回路は、Ｓｉ基板やＧａＡｓ基板などの半導体基板からなる半導体チップに形成される。図８に示すように、半導体チップ５８は、表面に図示しないグランド端子や電源端子などが形成され、かつ内部に配線層及びビアが形成されているセラミック基板６２に、ワイヤ５９を介して接続されている。このようにして、半導体チップ５８は、外部と接続可能になっている。このような半導体チップ５８は、ハウジング内６３に設置されている。
【特許文献１】特開平９−２３１０１号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前述したスイッチ回路を搭載した半導体装置においては、ＦＥＴとインダクタを同一基板上に形成しているため、大型化している。特に、インダクタとして大きなチップ面積を要するスパイラルインダクタが形成されているため、チップ面積を低減するには、限界があるという問題があった。
【０００６】
また、スイッチ回路のＦＥＴのしきい値や耐圧などの電気特性をテストする場合、ＤＣ測定を行うと、インダクタとＦＥＴが並列接続されているため、ＦＥＴのドレイン−ソース間がショートしてしまい、電気特性を調べることができない。よって、ＦＥＴの電気特性をテストする場合は、後で述べる理由により、スイッチ回路等を形成した半導体チップをセラミック基板に接続した後（組立後）にＡＣ測定によって電気特性を調べる必要がある。この場合、ＤＣ測定は、直流電流（電圧）による測定であり、ＡＣ測定は周波数を変化させた交流電流（電圧）による測定である。したがって、ＤＣ測定は、一点データによる測定が可能であるため数秒程度で終了するのに対して、ＡＣ測定は数点以上のデータを測定する必要があるため数分程度を要する。よって、ＡＣ測定は、時間がかかるため、ス
ループットが低下し、ひいてはコストの上昇を招いている。このため、特に、組立前のウェーハ状態で素子に対してＡＣ測定を実施することは避ける必要がある。しかし、組立後にＡＣ測定を行うと、前述したスループットの問題に加えて、組立前に不良を発見することができないため、組立ロスが生じるという問題もある。
【０００７】
本発明は、上記した問題点を解決するためになされたもので、基板面積を低減し、小型化することが可能な、並列接続されたインダクタとトランジスタを有する半導体装置及びその製造方法を提供することを目的とする。また、本発明は、電気特性のテストを含めた製造工程の短縮が可能で、スループットを向上することができる、並列接続されたインダクタとトランジスタを有する半導体装置及びその製造方法を提供することを他の目的とする。
【課題を解決するための手段】
【０００８】
上記した目的を達成するための本発明の半導体装置の一態様は、第１の主面を有する第１の基板と、
第２の主面を有し、この第２の主面が前記第１の主面と対向するように配置された第２の基板と、
前記第１の基板に形成され、第１及び第２の電極とゲート電極を有するトランジスタと、前記第１の主面上に形成され、前記第１の電極に接続された第１の信号端子及び第１の接続端子と、
前記第１の主面上に形成され、前記第２の電極に接続された第２の信号端子及び第２の接続端子と、
前記第２の基板に形成されたインダクタと、
前記第２の主面上に、前記第１及び第２の接続端子とそれぞれ対向するように形成され、かつ前記インダクタと接続された第３及び第４の接続端子と、
前記第１の接続端子と前記第３の接続端子、前記第２の接続端子と前記第４の接続端子をそれぞれ接続する接続部材と、
を具備したことを特徴としている。
【０００９】
上記した目的を達成するための本発明の半導体装置の製造方法の一態様は、第１の基板に、第１及び第２の電極とゲート電極を有するトランジスタを形成する工程と、
前記第１の基板上に、前記第１及び第２の電極にそれぞれ接続される第１及び第２の接続端子を形成する工程と、
前記第１及び第２の接続端子を用いて、ＤＣ測定を行い、前記トランジスタをテストする工程と、
前記第２の基板に、インダクタを形成する工程と、
前記第２の基板上に、前記インダクタに接続される第３及び第４の接続端子を形成する工程と、
前記テストする工程の後に、前記第１の基板に、対向させるように前記第２の基板を配置し、前記第１の接続端子と前記第３の接続端子、前記第２の接続端子と第４の接続端子を、それぞれ接続部材を介して接続する工程と、
を具備したことを特徴としている。
【発明の効果】
【００１０】
本発明によれば、基板面積を低減し、小型化することができる。また、電気特性のテストを含めた製造工程の短縮が可能で、スループットを向上することができる。
【発明を実施するための最良の形態】
【００１１】
図１乃至図６を参照して、本発明の実施の形態に係る半導体装置について詳細に説明する。図１（ａ）に、本実施の形態に用いられる並列接続した電界効果トランジスタ（以下
、「ＦＥＴ」という。）とスパイラルインダクタを有する共振型スイッチ回路を示す。第１及び第２のＦＥＴ１２，１４は、ゲート電極１２ｇ，１４ｇ、ソース電極１２ｓ，１４ｓ、及びドレイン電極１２ｄ，１４ｄをそれぞれ有している。並列接続した第１のインダクタ１１と第１のＦＥＴ１２を有する第１のスイッチ１０ａ、及び、並列接続した第２のインダクタ１３と第２のＦＥＴ１４を有する第２のスイッチ１０ｂが、直列接続されている。第１及び第２のインダクタ１１，１３は、それぞれ、第１及び第２のＦＥＴ１２，１４のＯＦＦ容量と並列共振回路を構成している。このスイッチ回路は、３端子を有するシングルポールデュアルスルー（Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｄｕａｌ  Ｔｈｒｏｕｇｈ）スイッチであり、例えば、デジタルコードレス電話機のアンテナを受信状態または送信状態に切り換えるために用いられる。
【００１２】
さらに、図１（ａ）に示すスイッチ回路では、第１のインダクタ１１の両端及び第１のＦＥＴ１２のドレイン電極１２ｄ及びソース電極１２ｓに、テスト用接続端子１５，１６が設けられ、第１のインダクタ１１と第１のＦＥＴ１２は、テスト用接続端子１５，１６を介して並列接続されている。第２のインダクタ１３の両端及び第２のＦＥＴ１４のソース電極１４ｓ及びドレイン電極１４ｄに、テスト用接続端子１７，１８が設けられ、第２のインダクタ１３と第２のＦＥＴ１４は、テスト用接続端子１７，１８を介して並列接続されている。
【００１３】
また、図１（ａ）に示すスイッチ回路では、信号を入力または出力する端子である信号端子、例えば、図中の中央のアンテナ端子２１は、接続点２２に接続され、並列接続された第１のインダクタ１１と第１のＦＥＴ１２を介して、信号端子、例えば、図中の左の受信側の端子２３に接続されている。また、アンテナ端子２１は、並列接続された第２のインダクタ１３と第２のＦＥＴ１４を介して、信号端子、例えば、図中の右の送信側の端子２４に接続されている。受信モードのときには、第１のスイッチ１０ａがＯＮになり、受信側の端子２３からアンテナ端子２１へ信号が流れる。また、送信モードのときには、第２のスイッチ１０ｂがＯＮになり、アンテナ端子２１から送信側の端子２４へ信号が流れる。
【００１４】
このとき、図１（ｂ）に示すように、第１及び第２のインダクタ１１，１３の両端には、それぞれテスト用接続端子１５Ｌ，１６Ｌ，１７Ｌ，１８Ｌが設けられている。また、第１のＦＥＴ１２のドレイン電極１２ｄ及びソース電極１２ｓには、それぞれテスト用接続端子１５Ｔ，１６Ｔが設けられ、第２のＦＥＴ１４のソース電極１４ｓ及びドレイン電極１４ｄには、それぞれテスト用接続端子１７Ｔ，１８Ｔが設けられている。第１のインダクタ１１と第１のＦＥＴ１２は、それぞれ矢印で示したように、対応するテスト用接続端子を介して並列接続されている。また、同様に、第２のインダクタ１３と第２のＦＥＴ１４は、それぞれ矢印で示したように対応するテスト用接続端子を介して並列接続されている。
【００１５】
図２に、共振型スイッチ回路の基板レイアウトの概略を示す。図２（ａ）に、Ｓｉ基板やＧａＡｓ基板などの半導体基板からなる半導体チップ３１の平面図を示し、図２（ｂ）に、半導体チップにフリップチップ実装されるセラミック基板３２の平面図を示す。
【００１６】
図２（ａ）に示すように、Ｓｉ基板やＧａＡｓ基板などが形成された半導体チップ３１の主面３１ａ上に、第１及び第２のＦＥＴ１２，１４が設けられている。第１のＦＥＴ１２の両端、すなわちドレイン電極１２ｄ及びソース電極１２ｓに、それぞれテスト用接続端子１５Ｔ，１６Ｔが設けられている。第２のＦＥＴ１４の両端、すなわちソース電極１４ｓ及びドレイン電極１４ｄにも同様に、それぞれテスト用接続端子１７Ｔ，１８Ｔが設けられている。第１のＦＥＴ１２の一端（ここでは、ドレイン電極１２ｄ）は、受信側の端子２３に接続されており、第２のＦＥＴ１４の一端（ここでは、ソース電極１４ｓ）は
、送信側の端子２４に接続されている。第１及び第２のＦＥＴ１２，１４の他端（ここでは、ソース電極１２ｓ及びドレイン電極１４ｄ）は、接続点２２に接続されている。接続点２２は、アンテナ端子２１に接続されている。
【００１７】
また、図２（ｂ）に示すように、セラミック基板３２の主面３２ａ上に、第１及び第２のインダクタ１１，１３が設けられている。セラミック基板３２の表面には、さらに図示しないグランド端子や電源端子などが形成され、内部には配線層及び配線層同士を接続するビアが形成されている。第１のインダクタ１１の両端に、テスト用接続端子１５Ｌ，１６Ｌが設けられており、第２のインダクタ１３の両端にも同様に、テスト用接続端子１７Ｌ，１８Ｌが設けられている。なお、ＦＥＴ及びインダクタに接続された各テスト用接続端子は、セラミック基板３２の主面３２ａと半導体チップ３１の主面３１ａとを対向させて配置したときに、それぞれのテスト用接続端子が、相互に接続可能であるように、対応した位置に設けられている。
【００１８】
図３に、図２のＡ−Ａにおける断面図を示す。図２（ａ）及び図２（ｂ）に示した基板は、図３に示すように、テスト用接続端子１５Ｌ〜１８Ｌ，１５Ｔ〜１８Ｔやその他の端子２３，２４などが、バンプなどの接続部材３３を介して接続するように、フリップチップ実装されている。フリップチップ実装する時は、例えば、図中の左側を例にとれば、第１のＦＥＴ１２の一端に設けられたテスト用接続端子１５Ｔと、第１のインダクタ１１の一端に設けられたテスト用接続端子１５Ｌとが接続される。また、第１のＦＥＴ１２の他端に設けられたテスト用接続端子１６Ｔは、第１のインダクタ１１の他端に設けられたテスト用接続端子１６Ｌと接続される。このように、第１のインダクタ１１及び第１のＦＥＴ１２のそれぞれの両端に設けられたテスト用接続端子を、それぞれ対応させて相互に接続することによって、第１のインダクタ１１及び第１のＦＥＴ１２は、並列接続されている。図中の右側の第２のインダクタ１３及び第２のＦＥＴ１４についても同様である。また、半導体チップ３１に設けられた他の端子も同様に、バンプなどを介してセラミック基板に接続されている。
【００１９】
また、半導体チップ３１は、樹脂などのハウジング３４内に設置されている。ハウジング３４は、樹脂と樹脂を覆うプラスチック容器または金属キャップなどによって構成されていてもよい。また、ハウジング３４として、プラスチック容器を形成し、ハウジング３４内に形成されている接続部材３３間にのみ、樹脂などを充填してもかまわない。半導体チップ３１は、表面にグランド端子や電源端子などが形成されたセラミック基板３２に接続されることによって、外部と接続可能になっており、セラミック基板３２は、さらにバンプなどを介して、図示しない別の実装基板に搭載される。
【００２０】
本実施の形態では、スパイラルインダクタなどの、大きなチップ面積を要し、チップ全体を占める割合の大きなインダクタ１１，１３を、ＦＥＴ１２，１４とは別の基板３２に設けている。したがって、半導体パッケージの大きさを小型化することができる。また、高性能化が要求される高周波用途のスイッチ回路では、能動素子のＦＥＴ１２，１４は、高い電気特性を要求されるため、ＧａＡｓ基板などの比較的高価な半導体基板に形成している。一方、受動素子であるインダクタ１１，１３は、比較的安価に製造することを可能であるセラミック基板３２に形成している。よって、材料にかかるコストを大幅に低減することができる。また、インダクタ１１，１３とＦＥＴ１２，１４の接続は、インダクタ１１，１３及びＦＥＴ１２，１４の両端に設けられたテスト用接続端子を用いて、バンプを介して接続されるため、基板上に形成された配線によって接続する場合と比べて、電気抵抗を低減することができ、損失を少なくすることができる。また、スイッチ回路の能動素子であるＦＥＴとスパイラルインダクタを別の基板で設け、実装したときに対向するように形成することによって、比較的安価なスパイラルインダクタ部を容易に変更し、インダクタンス値を容易に調整することができる。したがって、スイッチ回路の用途に応じた
共振周波数を容易に得ることができる。
【００２１】
続いて、図４を参照して、本実施の形態に係る半導体装置の製造方法について説明する。この半導体装置の製造方法は、半導体装置の電気特性を調べるテスト工程を含む。
【００２２】
まず、ステップＳ１において、スイッチ回路の能動素子であるＦＥＴ１２，１４と受動素子であるインダクタ１１，１３を半導体チップ３１とセラミック基板３２上にそれぞれ形成する。ここで、図２（ａ）、図２（ｂ）に示したように、第１及び第２のＦＥＴ１２，１４及び第１及び第２のインダクタ１１，１３の両端にテスト用接続端子をそれぞれ接続するとともに、受信側の端子などの信号端子が接続されるように形成する。ＦＥＴ１２，１４とインダクタ１１，１３は、別の基板に設けられる。
【００２３】
次に、ステップ２において、第１及び第２のＦＥＴ１２，１４の電気特性をＤＣ測定によってテストする。半導体チップ３１をフリップチップ実装する前（組立前）は、インダクタとＦＥＴは、並列接続されていない。したがって、半導体チップをフリップチップ実装する前に、ＤＣ測定を行っても、ＦＥＴのドレイン−ソース間が電気的にショートすることがないため、ＦＥＴの電気特性をＤＣ測定によって調べることが可能である。
【００２４】
次に、ステップＳ３において、半導体チップ３１及びセラミック基板３２を対向するように配置し、テスト用接続端子やその他の電極端子が、バンプなどの接続部材を介して接続するよう、フリップチップ実装する。フリップチップ実装する時は、インダクタ１１，１３及びＦＥＴ１２，１４のそれぞれの両端に設けられたテスト用接続端子を、それぞれ対応させて相互に接続することによって、インダクタ１１，１３及びＦＥＴ１２，１４を、並列接続している。また、半導体チップ３１に設けられた他の端子も同様に、バンプなどを介してセラミック基板３２に接続するよう、形成する。
【００２５】
このように、組立前にＤＣ測定によって、ＦＥＴの電気特性を調べると、組立後にＡＣ測定によって調べる場合と比べて、短い時間で電気特性のテストを実施することができる。よって、電気特性のテストを含めた製造工程の短縮を行うことができ、スループットを向上させ、ひいてはコストを低減することができる。また、組立前に不良を発見することができるため、組立ロスの発生を低減することができる。
【００２６】
以上、本実施の形態では、一枚の半導体チップを形成した場合を例に説明したが、スイッチ回路のインダクタ及びＦＥＴなどの素子数によっては、複数の半導体チップを、セラミック基板に接続することもできる。また、セラミック基板には、スパイラルインダクタを形成した例を記載したが、この他に、抵抗、キャパシタなどの受動素子を設けることも可能である。スパイラルインダクタを形成する基板として、比較的安価に製造することが可能な基板として、セラミック基板を例に説明したがこれに限定されず、誘電体基板、絶縁基板であってもよい。
【００２７】
インダクタとしてスパイラルインダクタを例に説明したが、マイクロストリップラインやコプレーナラインを用いた大きなチップ面積を有するインダクタであってもかまわない。
【００２８】
また、半導体チップをセラミック基板にフリップチップ実装する場合、バンプを介して接続する例を記載したが、これに限定されず、導電性ペーストからなる接続部材を用いて接続してもよい。
【００２９】
次に、図５及び図６を用いて、本発明の半導体装置の他の実施の形態を説明する。図６に、図５（ｂ）の共振型スイッチ回路の基板レイアウトの概略を示す。図６（ａ）には、
図５（ｂ）の共振型スイッチ回路のうち、Ｓｉ基板やＧａＡｓ基板などの半導体基板からなる半導体チップ３１の平面図を示し、図６（ｂ）に、半導体チップにフリップチップ実装されるセラミック基板３２の平面図を示す。ここで、図５及び図６において、図１及び図２と同一部分は同一符号で示す。
【００３０】
図１により説明した実施の形態では、接続点側のテスト用接続端子として、第１のＦＥＴ１２のテスト用接続端子１６Ｔと第２のＦＥＴ１４のテスト用接続端子１７Ｔをそれぞれ設けているが、図５に示す実施の形態では、１つのテスト用接続端子１９を設けて兼用させている。
【００３１】
このとき、図５（ｂ）に示すように、半導体チップ上に設けられた第１及び第２のＦＥＴ１２，１４の接続点側のテスト用接続端子として、１つのテスト用接続端子１９Ｔを形成し、セラミック基板上に設けられた第１及び第２のインダクタ１１，１３の接続点側のテスト用接続端子として、１つのテスト用接続端子１９Ｌを形成する。第１及び第２のインダクタ１１，１３と第１及び第２のＦＥＴ１２，１４は、それぞれ矢印で示したように、対応するテスト用接続端子を介して並列接続されている。
【００３２】
さらに、図５（ｃ）に示すように、第１及び第２のＦＥＴ１２，１４の接続点側のテスト用接続端子１９Ｔに代えて、接続点２１のパッド部分をテスト用接続端子１９Ｔ’として用いることもできる。このように、接続端子の設置に関しては、種々変形して実施することが可能である。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施の形態に係る半導体装置の回路図である。
【図２】本発明の実施の形態に係る半導体装置の概略を示す平面図である。
【図３】本発明の実施の形態に係り、図２の半導体装置を組立てた時のＡ−Ａにおける断面図である。
【図４】本発明の実施の形態に係る半導体装置の製造方法の工程の概略を順に示す図である。
【図５】本発明の他の実施の形態に係る半導体装置の回路図である。
【図６】本発明の他の実施の形態に係る半導体装置の概略を示す平面図である。
【図７】共振型スイッチ回路の基本構成を示す回路図である。
【図８】従来の半導体装置の断面図である。
【符号の説明】
【００３４】
１０ａ，５０ａ  第１のスイッチ
１０ｂ，５０ｂ  第２のスイッチ
１１，５１  第１のインダクタ
１２，５２  第１のＦＥＴ
１２ｓ，１４ｓ  ソース電極
１２ｄ，１４ｄ  ドレイン電極
１２ｇ，１４ｇ  ゲート電極
１３，５３  第２のインダクタ
１４，５４  第２のＦＥＴ
１５，１６，１７，１８，１９  テスト用接続端子
２１，５５  アンテナ端子
２２，６１  接続点
２３，５６  受信側の端子
２４，５７  送信側の端子
３１，５８  半導体チップ
３１ａ，３２ａ  主面
３２，６２  セラミック基板
３３  バンプ
３４，６３  ハウジング
５９  ワイヤ
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図１】
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