(57)【要約】【課題】ヘテロ接合バイポーラトランジスタのサブコレクタ層から半絶縁性基板への電荷の流入を抑制することにより、基板リーク電流を低減する。【解決手段】キャリアブロック層２は半絶縁性半導体基板１に接しており、サブコレクタ層３はキャリアブロック層２とコレクタ層４の間に形成されている。キャリアブロック層２は、サブコレクタ層に対するワイドギャップ半導体であり、サブコレクタ層３は、コレクタ抵抗を低減するために十分高濃度かつ十分な厚さを有している。キャリアブロック層２はサブコレクタ層３に対するワイドギャップ半導体を用いているため、電子に対して障壁を形成している。また、サブコレクタ層３は十分高濃度であるため、キャリアブロック層２との境界面近傍ではほぼ零電界となっている。サブコレクタ層３に存在する電子のうち、キャリアブロック層のエネルギ障壁を超える高いエネルギを有する電子しか通過することができない。このキャリアブロッキング層の効果により、サブコレクタ層３から前記基板１への電子の流入が抑えられるため、リーク電流が低減される。【選択図】図１
2005159112.tif 000002
【特許請求の範囲】
【請求項１】
半絶縁性の半導体基板上にｎｐｎ型のヘテロ接合バイポーラトランジスタが形成された構造の半導体装置であって、
前記半導体基板と前記ヘテロ接合バイポーラトランジスタの電子収集層であるサブコレクタ層との間にキャリアブロック層を存在させたことを特徴とする半導体装置。
【請求項２】
前記キャリアブロック層として、前記ヘテロ接合バイポーラトランジスタのサブコレクタ層に対するワイドギャップ半導体を用いたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記キャリアブロック層として、前記ヘテロ接合バイポーラトランジスタのサブコレクタ層に対するワイドギャップ半導体を含む超格子層を用いたことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記キャリアブロック層として、前記サブコレクタ層に対する反対の導電型であり、かつ濃度が５×１０１６ｃｍ−３以下の半導体層を用いたことを特徴とする請求項１記載の半導体装置。
【請求項５】
半絶縁性の半導体基板上にヘテロ接合バイポーラトランジスタがメサ型に形成された構造の半導体装置であって、
前記ヘテロ接合バイポーラトランジスタの周囲を前記半導体基板の酸化層により囲んだことを特徴とする半導体装置。
【請求項６】
前記半導体基板が、ＧａＡｓまたはＩｎＰまたはＩｎＧａＡｓなどのIII−Ｖ族化合物半導体であり、かつ前記ヘテロ接合バイポーラトランジスタがＧａＡｓまたはＩｎＰまたはＩｎＧａＡｓなどのIII−Ｖ族化合物半導体材料を含み、さらに能動素子に対するワイドギャップ半導体として、ＡｌＧａＡｓまたはＩｎＧａＰを用いたことを特徴とする請求項１ないし５いずれか１項記載の半導体装置。
【請求項７】
半絶縁性の半導体基板上にサブコレクタとコレクタとベースとエミッタの各層が順次積層されたヘテロ接合バイポーラトランジスタ構造の半導体装置を製造する方法において、
前記エミッタとベースとコレクタの各領域をメサ型にエッチングして電極を形成する工程と、前記サブコレクタの領域のうち、不活性領域のみを選択的に硝酸とアンモニアとを含む混合液により酸化させる工程を有することを特徴とする半導体装置の製造方法。
【請求項８】
半絶縁性の半導体基板上にエピタキシャル成長法によりサブコレクタとコレクタとベースとベースよりもワイドギャップの半導体を用いたエミッタとエミッタキャップとエミッタコンタクトの各層を順次積層する工程と、前記各層をエッチングで露出して電極を形成する工程を有するヘテロ接合バイポーラトランジスタ構造の半導体装置を製造する方法において、
前記ベース電極を形成する領域の直下の不活性なコレクタ領域のみを選択的に４０℃から７０℃の硝酸（７０％）で酸化させる工程を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＧａＡｓ，ＩｎＰあるいはＩｎＧａＡｓなどのIII−Ｖ族化合物半導体を用いた半導体装置、およびその製造方法に関する。
【背景技術】
【０００２】
ＧａＡｓなどのIII−Ｖ族化合物半導体は高いバンドギャップを有するため、基板抵抗率が高い半絶縁性基板である。また高い移動度および高いＶｓａｔを有するなどの利点から、高周波特性に優れた能動素子を形成することができる。III−Ｖ族化合物半導体基板上にエミッタとしてベースよりもバンドギャップの大きい半導体材料を用いたヘテロ接合バイポーラトランジスタ（ＨＢＴ）は、ベースを高濃度化してもエミッタ注入効率を高く保つことができるなどの利点を有し、ホモ接合バイポーラトランジスタよりも高速動作が可能である。
【０００３】
図４は従来技術により作製したヘテロ接合バイポーラトランジスタの断面図である。半絶縁性ＧａＡｓ基板１上に、サブコレクタ層３，コレクタ層４，ベース層５，エミッタ層６，エミッタキャップ層７，エミッタコンタクト層８が形成されており、エミッタコンタクト層８上にはエミッタ電極１３としてＷＳｉが形成されている。ベース層５上にはベース電極１２としてＴｉ／Ｐｔ／Ａｕが形成されている。サブコレクタ層３上にはコレクタ電極１１としてＡｕＧｅ／Ｎｉ／Ａｕが形成されている。
【０００４】
ヘテロ接合バイポーラトランジスタの各素子はメサ分離により互いに電気的に分離されている（例えば特許文献１参照）。従来の技術の一つの例として、燐酸系エッチャントを用いたウェットエッチによるメサ型の素子分離方法があるが、ごく一般的な手法であるので具体的方法の説明は省略する。
【０００５】
不純物ドーピングされないＧａＡｓの抵抗率は、常温で１０ＭΩ〜１００ＭΩの半絶縁性基板である。そのためメサ分離されたヘテロ接合バイポーラトランジスタは互いに電気的に独立であると考えられてきた。
【０００６】
しかし実際には、半絶縁性といわれる基板でも結晶欠陥や不純物の存在、またエッチング表面の界面準位などのトランジスタ間の準位を介したリーク電流が発生する。
【０００７】
図５は従来の技術を用いて作製したＨＢＴにおいて、ロット／スライスの素子間リークの推移を示したものである。エピタキシャル成長条件あるいは加工プロセスのばらつきなど種種の要因により、素子間リーク電流値が変動する。基板リーク電流が増加したものは、アイソレーション低下，寄生容量の増大などにより、素子特性，回路特性が低下する。
【特許文献１】特開平３−２８３６２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
前述したように、従来の技術を用いて作製したヘテロ接合バイポーラトランジスタにおいては、素子間リーク電流が増大すると、素子間の電気的分離を低下させる。その結果、基板容量も増大し、高周波的特性も低下することになる。
【０００９】
このように半絶縁性基板における基板抵抗率の低下は、素子特性，回路特性を低下させるため、如何に基板リークを低減するかが重要な課題である。
【００１０】
本発明は、前記従来の課題を解消し、ヘテロ接合バイポーラトランジスタのサブコレクタ層から半絶縁性基板への電荷の流入を抑制することにより、基板リーク電流を低減することが可能な半導体装置、およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
前記目的を達成するため、本発明では、半絶縁性基板上に形成されたヘテロ接合バイポーラトランジスタから前記基板へのキャリアの流入を抑制するような以下の４通りの構成を提供する。
１）半絶縁性基板とヘテロ接合バイポーラトランジスタのサブコレクタ層の間に、前記サブコレクタ層に対するワイドギャップ半導体が存在することを特徴とする構成。
２）半絶縁性基板とヘテロ接合バイポーラトランジスタの間に、サブコレクタ層に対するワイドギャップ半導体を含む超格子層が存在することを特徴とする構成。
３）半絶縁性基板上にｎｐｎ型のバイポーラトランジスタが形成された構成において、前記基板とｎ型にドープされたサブコレクタ層の間にｐ型にドープされたスペーサー層が存在することを特徴とする構成。
４）半絶縁性基板上にヘテロ接合バイポーラトランジスタがメサ型に形成された構成において、前記ヘテロ接合バイポーラトランジスタの周囲の前記基板が酸化されていることを特徴とする構成。
【００１２】
前記１）〜４）の構成により、半絶縁性基板とヘテロ接合バイポーラトランジスタの間に電荷に対して電気的に障壁となる層が存在する構造を採用することにより、ヘテロ接合バイポーラトランジスタから基板への注入を抑制することを目的とする。
【発明の効果】
【００１３】
本発明によれば、提案する複数の方法を単独または複合で行うことにより、半絶縁性半導体基板上に形成されたヘテロ接合バイポーラトランジスタの間の基板を通した素子間リークを低減することが可能となり、回路の高集積化、高性能化に寄与する。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を説明する。
【００１５】
本発明の一つの形態として、半絶縁性基板上にヘテロ接合バイポーラトランジスタが形成された構造において、前記基板とヘテロ接合バイポーラトランジスタの間に前記ヘテロ接合バイポーラトランジスタのサブコレクタ層に対するバンドギャップの大きい半導体層を含む層構造が提供される。
【００１６】
本発明の別の一つの形態では、半絶縁性基板上にヘテロ接合バイポーラトランジスタが形成された構造において、前記基板とヘテロ接合バイポーラトランジスタの間に前記ヘテロ接合バイポーラトランジスタのサブコレクタ層に対する反対の導電型の半導体層を含む層構造が提供される。
【００１７】
本発明のさらに別の一つの形態では、半絶縁性基板上にヘテロ接合バイポーラトランジスタが形成された構造において、前記基板とヘテロ接合バイポーラトランジスタの周囲が前記基板の酸化層で囲まれている構造が提供される。
【００１８】
本発明のさらに別の一つの形態では、半絶縁性基板上にヘテロ接合バイポーラトランジスタが形成された構造において、前記基板とヘテロ接合バイポーラトランジスタの周囲が前記基板の酸化層で囲まれている構造の製造方法が提供される。
【００１９】
本発明の特徴は、バイポーラトランジスタにおいて、基板リーク電流を低減できることである。
【００２０】
以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、以下の説明において既に説明した部材に対応する部材には同じ符号を付す。
【００２１】
半導体基板上にヘテロ接合バイポーラトランジスタを形成する試みにおいて、基板リーク電流が大きいという問題を、新規なキャリアブロック層の採用によって解決する本発明の半導体装置の実施形態１について図１を参照して説明する。
【００２２】
図１は本発明の半導体装置の実施形態１であるヘテロ接合バイポーラトランジスタを説明するための模式的構造を示す断面図であり、本実施形態においては、半絶縁性半導体１とサブコレクタ層３の間にキャリアブロック層２を有するトランジスタを含んでいる。
【００２３】
図１に示す実施形態１ではＩｎＧａＰ／ＧａＡｓ系ヘテロ接合バイポーラトランジスタの例を示しており、キャリアブロック層２は半絶縁性基板１に接しており、サブコレクタ層３はキャリアブロック層２とコレクタ層４の間に形成されている。キャリアブロック層２は、例えばＡｌＧａＡｓなど、サブコレクタ層に対するワイドギャップ半導体であり、また、例えば厚さが５００Ａで、かつ例えばドープ量が１×１０１７ｃｍ−３で一様にドープされている。サブコレクタ層３は、例えば６０００Åの厚さを有しており、５×１０１８ｃｍ−３とコレクタ抵抗を低減するために十分高濃度かつ十分な厚さを有している。
【００２４】
キャリアブロック層２はサブコレクタ層３に対するワイドギャップ半導体を用いているため、電子に対して障壁を形成している。また、サブコレクタ層３は十分高濃度であるため、キャリアブロック層２との境界面近傍ではほぼ零電界となっている。上記の方法により形成されたヘテロ接合バイポーラトランジスタのバンド構造図を図６（ａ）に示す。
【００２５】
サブコレクタ層３に存在する電子のうち、キャリアブロック層のエネルギ障壁を超える高いエネルギを有する電子しか通過することができない。このキャリアブロッキング層の効果により、サブコレクタ層３からＧａＡｓ基板１への電子の流入が抑えられるため、その結果、リーク電流は低減される。
【００２６】
図７は実施形態１の構造のヘテロ接合バイポーラトランジスタの基板リーク電流と、従来の技術により作製されたヘテロ接合バイポーラトランジスタの基板リーク電流を比較した図であり、従来に比較して、基板リーク電流を約１桁低減することができることが分かる。
【００２７】
ここでは例としてＩｎＧａＰ／ＧａＡｓ系ヘテロ接合バイポーラトランジスタの例を示しているが、本発明はＡｌＧａＡｓ，ＩｎＰなど、他の材料系を用いたヘテロ接合バイポーラトランジスタの製造においても適用することができるし、任意のバイポーラトランジスタ構造について実施することができる。
【００２８】
また、本実施形態では、キャリアブロック層２として、ＡｌＧａＡｓ層を用いたが、キャリア拡散防止層としてはこれに限らず、ＩｎＧａＰなどサブコレクタ層に対するワイドギャップ半導体であれば限定されない。
【００２９】
実施形態１におけるキャリアブロック層として、例えばワイドギャップ半導体であるＡｌＧａＡｓを含むＡｌＧａＡｓ／ＧａＡｓ超格子層を挿入しても同様の効果が期待できる。
【００３０】
キャリアブロック層としてＡｌＧａＡｓ／ＧａＡｓ超格子層を用いた本実施形態によるヘテロ接合バイポーラトランジスタのバンド構造図を図６（ｂ）に示す。サブコレクタ層３下にＡｌＧａＡｓ／ＧａＡｓ超格子層を挿入することにより、キャリアのブロック効果が発生するため、素子間リーク電流を低減することができる。
【００３１】
また、本実施形態において、キャリアブロック層２としてｐ型ＧａＡｓ低濃度層を用いることにより同様の効果も期待できる。図６（ｃ）はｎ＋型サブコレクタ下にｐ型のＧａＡｓ層を挿入したときのバンド構造図である。ワイドギャップ半導体を挿入するのと同様に伝導帯の障壁を形成する効果があるため、電子の流出を防ぐ効果がある。
【００３２】
図２（ａ）〜（ｅ）は図１のヘテロ接合バイポーラトランジスタを製造する製造方法の実施形態を説明するための工程順を示す断面図であって、本実施形態ではヘテロ接合バイポーラトランジスタに関して説明するが、本発明は任意のバイポーラトランジスタ構造について実施することができる。
【００３３】
図２（ａ）において、基板は（１００）方位のＧａＡｓなどからなる半絶縁性半導体基板１であり、例えばＡｌＧａＡｓのキャリアブロック層２がＭＢＥ，ＭＯＣＶＤなどの適当なプロセスによって基板上１に０．１μｍの厚さに成長され、濃度（５×１０１６ｃｍ−３）にＳｉがドープされる。キャリアブロック層２の上にサブコレクタ層３が０．６μｍの厚さにエピタキシャル成長され、濃度を例えば５×１０１８ｃｍ−３と十分高濃度にする。次にサブコレクタ層３の上にコレクタ層４を０．６μｍの厚さに成長し、コレクタ層４の濃度を低濃度（１×１０１6ｃｍ−３）にＳｉドープまたはアンドープする。例えば、ＧａＡｓのベースエピタキシャル層５をコレクタ層４の上に０．１μｍの厚さでエピタキシャル成長する。例えばＣ（炭素）を約４×１０１９ｃｍ−３以上にドープする。
【００３４】
次に、ベース層５の上にエピタキシャル成長によりエミッタ層６としてＩｎＧａＰを０．０５μｍの厚さにｎ型ドープで形成する。その後、エミッタ層６の上にエミッタキャップ層７として０．１μｍ，５×１０１８ｃｍ−３のＧａＡｓ、エミッタコンタクト層８として１×１０１７ｃｍ−３のＩｎＧａＡｓをエピタキシャル成長により形成する。
【００３５】
エピタキシャル成長された前記層構造に対し、図２（ｂ）において、全面にＷＳｉ１３を形成し、その上にレジストをスピンコートし、エミッタの境界を定める。次に、反応性イオンエッチング（ＲＩＥ）によってフォトレジストで保護されていないＷＳｉ１３を除去することによりエミッタ電極１３を形成する。その後、ＷＳｉ１３で保護されていないエミッタコンタクト層８，エミッタキャップ層７を燐酸：過水：水＝４：１：４５によりエッチング除去し、エミッタ層６を露出する。エッチングはエミッタＩｎＧａＰの上で選択的にストップする。次にフォトレジストを剥離する。
【００３６】
次に、図２（ｃ）において、フォトレジストがコートされ、パターン化されて、ベース領域の境界が定められる。その後、Ａｒを用いたイオンミリングによってレジストで保護されていない部分のエミッタ層６およびベース層５を除去する。次にフォトレジストを剥離する。
【００３７】
次に、図２（ｄ）において、フォトレジストがコートされ、パターン化されて、コレクタ電極形成の境界が定められる。次にフォトレジストで保護されていない部分のコレクタ層４を燐酸：過水：水＝４：１：４５で除去し、サブコレクタ層３を露出する。コレクタ電極１１を形成するため、ＡｕＧｅ／Ｎｉ／Ａｕ金属を９００／２００／３６００Åの厚さに全面蒸着する。次にフォトレジストが剥離され、それと共に全ての余分な金属が離脱する。
【００３８】
さらにフォトレジストがコートされ、パターン化されて、ベース電極１２の形成の境界が定められる。次にフォトレジストで保護されていない部分のエミッタ層６を塩酸：燐酸：水＝３：２：２で除去し、ベース電極１２を形成するため、Ｔｉ／Ｐｔ／Ａｕ＝５００／５００／１０００Åの厚さに全面蒸着する。次にフォトレジストが剥離され、それと共に全ての余分な金属が離脱する。
【００３９】
図２（ｅ）において、レジストがスピンコートされ、パターン化されて、素子分離の境界線が定められる。次に保護されていない部分のコレクタ層４、サブコレクタ層３、キャリアブロック層２を燐酸：過水：水＝４：１：５で除去することにより、ヘテロ接合バイポーラトランジスタ素子が完成する。
【００４０】
以上の工程により、図１に示すような構造のヘテロ接合バイポーラトランジスタ素子を製造することが可能である。本実施形態においてはエミッタ，コレクタ，ベースの順で電極の形成を行ったが、形成の順番はこれに限らない。また、本実施形態において、限定された材料を用いたが、これに限定されない。
【００４１】
本発明の実施形態２として，半導体基板上に複数の異なるヘテロ接合バイポーラトランジスタが存在する構造において、素子間のサブコレクタ層が酸化していることを特徴とする半導体装置およびその製造方法を説明する。
【００４２】
実施形態２では素子間のメサ分離を行わずに、素子間のサブコレクタ層を酸化・絶縁化させることにより、従来のメサ分離方法で発生したエッチング表面の界面準位を介したリーク電流を低減することが目的である。ここでも例としてＩｎＧａＰ／ＧａＡｓ系ヘテロ接合バイポーラトランジスタの例を示すが、ＡｌＧａＡｓ，ＩｎＰなどの他の材料系を用いたヘテロ接合バイポーラトランジスタの製造においても適用することができるし、任意のバイポーラトランジスタ構造について実施することができる。
【００４３】
図３（ａ）〜（ｅ）は本発明の実施形態２であるヘテロ接合バイポーラトランジスタを製造する製造方法の実施形態を説明するための工程順を示す断面図であって、図３（ａ）において、基板は（１００）方位のＧａＡｓなどの半絶縁性半導体基板１である。半絶縁性基板１の上に、サブコレクタ層３が例えば０．６μｍの厚さにエピタキシャル成長され、濃度は例えば５×１０１８ｃｍ−３と十分高濃度にする。次に、サブコレクタ層３の上にコレクタ層４が０．６μｍの厚さで成長され、コレクタ層４の濃度は１×１０１６ｍ−３と低濃度にＳｉドープまたはアンドープする。
【００４４】
例えば、ＧａＡｓのベースエピタキシャル層５がコレクタ層４の上に０．１μｍの厚さでエピタキシャル成長され、例えばＣを約４×１０１９ｃｍ−３以上にドープする。次に、ベース層５の上にエピタキシャル成長によりエミッタ層６としてＩｎＧａＰを０．０５μｍの厚さにｎ型ドープで形成する。さらにエミッタ層６の上にエミッタキャップ層７として０．１μｍ，５×１０１８ｃｍ−３のＧａＡｓ、エミッタコンタクト層８としてＩｎＧａＡｓを１×１０１７ｃｍ−３エピタキシャル成長により形成する。
【００４５】
エピタキシャル成長された前記層構造に対し、図３（ｂ）において、全面にＷＳｉ１３を形成し、その上にレジストをスピンコートし、エミッタの境界を定める。次に、反応性イオンエッチング（ＲＩＥ）によってフォトレジストで保護されていないＷＳｉ１３を除去することによりエミッタ電極を形成する。次に、ＷＳｉ１３で保護されていないエミッタコンタクト層８，エミッタキャップ層７を燐酸：過水：水＝４：１：４５によりエッチング除去し、エミッタ層６を露出する。エッチングはエミッタ層（ＩｎＧａＰ）６の上で選択的にストップする。次にフォトレジストを剥離する。
【００４６】
次に、図３（ｃ）において、フォトレジストがコートされ、パターン化されて、ベース領域の境界が定められる。次にＡｒを用いたイオンミリングによってレジストで保護されていない部分のエミッタ層６およびベース層５を除去する。次にフォトレジストを剥離する。
【００４７】
次に、図３（ｄ）において、フォトレジストがコートされ、パターン化されて、コレクタ電極１１の形成の境界が定められる。次にフォトレジストで保護されていない部分のコレクタ層４を燐酸：過水：水＝４：１：４５で除去し、サブコレクタ層３を露出する。コレクタ電極１１を形成するため、ＡｕＧｅ／Ｎｉ／Ａｕ金属を９００／２００／３６００Åの厚さに全面蒸着する。次にフォトレジストが剥離され、それと共に全ての余分な金属が離脱する。
【００４８】
次にフォトレジストがコートされ、パターン化されて、ベース電極１２の形成の境界が定められる。次にフォトレジストで保護されていない部分のエミッタ層６を塩酸：燐酸：水＝３：２：２で除去し、ベース電極１２を形成するため、Ｔｉ／Ｐｔ／Ａｕ＝５００／５００／１０００Åの厚さに全面蒸着する。次にフォトレジストが剥離され、それと共に全ての余分な金属が離脱する。
【００４９】
図３（ｅ）において、レジストがスピンコートされ、パターン化されて、素子分離の境界線が定められる。レジストで保護されていない素子分離領域を酸化剤雰囲気中で放置する。本実施形態においては、酸化剤として例えば７０％の濃硝酸にｐＨ調整剤としてアンモニアを加えたものを恒温漕で６０℃に安定させたものを用いた。この方法は酸化に方位性がなく、レートが早く、安定しているため、再現性よくＧａＡｓを酸化させることが可能である。
【００５０】
酸化されたＧａＡｓ層は絶縁層となるため、サブコレクタ層３の表面を露出させることなしに素子分離が可能なため、露出したサブコレクタ層３の界面準位を介したリーク電流をなくすことができる。
【００５１】
なお、本実施形態ではサブコレクタ層３を残したまま、素子間の酸化による分離工程を行ったが、特にこれに限らず、サブコレクタ層３を除去した後、酸化による分離工程を行うことも可能である。この場合、サブコレクタ層３の表面は露出されるが、完全に酸化されているため導電には寄与することはない。
【００５２】
以上の工程により、図３（ｅ）に示すような実施形態２の構造のヘテロ接合バイポーラトランジスタ素子を製造するが可能である。
【００５３】
なお、本実施形態においてはエミッタ，コレクタ，ベースの順で電極の形成を行ったが、形成の順番はこれに限らない。また、本実施形態において、限定された材料を用いたが、これに限定されない。
【産業上の利用可能性】
【００５４】
本発明は、ＧａＡｓあるいはＩｎＰ，ＩｎＧａＡｓなどのIII−Ｖ族化合物半導体を用いた半導体装置、およびその製造方法に適用され、特にＨＥＭＴ(High Electronct Mobility transistor:高移動度電界効果型トランジスタ)あるいはＨＢＴなどの高周波用半導体装置の高集積化への応用が期待できる。
【図面の簡単な説明】
【００５５】
【図１】本発明の半導体装置の実施形態１であるヘテロ接合バイポーラトランジスタを説明するための模式的構造を示す断面図
【図２】（ａ）〜（ｅ）は実施形態１のヘテロ接合バイポーラトランジスタを製造する製造方法の実施形態を説明するための工程順を示す断面図
【図３】（ａ）〜（ｅ）は本発明の実施形態２であるヘテロ接合バイポーラトランジスタを製造する製造方法の実施形態を説明するための工程順を示す断面図
【図４】従来のヘテロ接合バイポーラトランジスタを説明するための模式的構造を示す断面図
【図５】基板リーク電流を時系列で表した図（ロット推移）である。
【図６】（ａ）はキャリアブロック層としてサブコレクタに対するワイドギャップ半導体を挿入したとき、（ｂ）はキャリアブロック層としてサブコレクタに対するワイドギャップ半導体を含む超格子層を挿入したとき、（ｃ）はキャリアブロック層としてサブコレクタに対する反対の導電型の半導体を挿入したときの本発明の実施形態により作製されたヘテロ接合バイポーラトランジスタのバンド構造図
【図７】本発明による基板リーク電流の低減の説明図
【符号の説明】
【００５６】
１  半絶縁性ＧａＡｓ基板
２  キャリアブロック層
３  サブコレクタ層ｎ＋−ＧａＡｓ
４  コレクタ層ｎ−ＧａＡｓ
５  ベース層ｐ−ＧａＡｓ
６  エミッタ層ｎ−ＩｎＧａＰ
７  エミッタキャップ層ｎ−ＧａＡｓ
８  エミッタコンタクト層ｎ−ＩｎＧａＡｓ
１１  コレクタ電極
１２  ベース電極
１３  エミッタ電極
【図１】
2005159112.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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