(57)【要約】    【課題】  回路規模の小さいセンスアンプ回路を提供する。    【解決手段】  ビット線の一端と他端との間において、当該ビット線に電気的に接続されたキャパシタに書き込まれたデータを検出するセンスアンプ回路であって、ビット線の一端に電気的に接続され、ビット線が浮遊状態にある場合に、当該ビット線の電位を減衰させる電位制御部と、ビット線の一端に電気的に接続され、ビット線の電位に基づいてキャパシタに蓄積された電荷量を検出する検出部とを備えたセンスアンプ回路。【選択図】  図１
2005078756.tif 000002
【特許請求の範囲】
【請求項１】
ビット線の一端と他端との間において、当該ビット線に電気的に接続されたキャパシタに書き込まれたデータを検出するセンスアンプ回路であって、
前記ビット線の前記一端に電気的に接続され、前記ビット線が浮遊状態にある場合に、当該ビット線の電位を減衰させる電位制御部と、
前記ビット線の前記一端に電気的に接続され、前記ビット線の電位に基づいて前記キャパシタに蓄積された前記電荷量を検出する検出部と、
を備えたことを特徴とするセンスアンプ回路。
【請求項２】
前記電位制御部は、一端が前記ビット線の前記一端に電気的に接続され、他端が接地された抵抗体であることを特徴とする請求項１に記載のセンスアンプ回路。
【請求項３】
前記ビット線は、当該ビット線に接続された前記キャパシタに書き込まれたデータを読み出す読み出し動作時に浮遊状態にあり、
前記抵抗体は、前記ビット線に電気的に接続された前記キャパシタにデータを書き込む前記書き込み動作が開始されるまでに、前記浮遊状態にある前記ビット線を接地させるよう構成されたことを特徴とする請求項２に記載のセンスアンプ回路。
【請求項４】
前記検出部は、
ゲートが前記ビット線に電気的に接続されたトランジスタと、
前記トランジスタのソース又はドレインに電気的に接続されたカレントミラー回路と、
を有することを特徴とする請求項２に記載のセンスアンプ回路。
【請求項５】
請求項１から請求項４のいずれか１項に記載されたセンスアンプ回路を備えたことを特徴とするメモリ装置。
【請求項６】
請求項５に記載のメモリ装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はセンスアンプ回路、メモリ装置、及び電子機器に関する。特に本発明は、回路規模の小さいセンスアンプ回路、並びに当該センスアンプ回路を有するメモリ装置及び電子機器に関する。
【背景技術】
【０００２】
従来のセンスアンプ回路として、“IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.37, NO.11, NOVEMBER 2002, A Quasi-Matrix Ferroelectric Memory for Future Silicon Storage”（非特許文献１）に開示されたものがある。同文献の図５に開示されたセンスアンプ回路は、ゲイントランジスタと、読み出し時にゲイントランジスタのソース又はドレインとビット線とを接続する読み出しトランジスタと、書き込み時にキャパシタとビット線とを接続する書き込みトランジスタとを有して構成されている。
【非特許文献１】IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.37, NO.11, NOVEMBER 2002, A Quasi-Matrix Ferroelectric Memory for Future Silicon Storage
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、上記文献に開示された従来のセンスアンプ回路では、ゲイントランジスタ、読み出しトランジスタ、及び書き込みトランジスタの３つのトランジスタが必要である。したがって、センスアンプ回路の回路規模が大きくなるという問題が生じていた。特に、読み出しトランジスタ及び書き込みトランジスタはビット線ごとに設ける必要があるため、読み出しトランジスタ及び書き込みトランジスタが回路規模に与える影響はきわめて大きい。また、上記センスアンプ回路では、さらに読み出しトランジスタ及び書き込みトランジスタを制御する制御信号が２つ必要であるため、制御回路が複雑になるという問題も生じていた。
【０００４】
よって、本発明は、上記の課題を解決することのできるセンスアンプ回路、メモリ装置、及び電子機器を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００５】
上記課題を解決するため、本発明の第１の形態によれば、ビット線の一端と他端との間において、当該ビット線に電気的に接続されたキャパシタに書き込まれたデータを検出するセンスアンプ回路であって、前記ビット線の前記一端に電気的に接続され、前記ビット線が浮遊状態にある場合に、当該ビット線の電位を減衰させる電位制御部と、前記ビット線の前記一端に電気的に接続され、前記ビット線の電位に基づいて前記キャパシタに蓄積された前記電荷量を検出する検出部とを備えたことを特徴とするセンスアンプ回路を提供する。
【０００６】
上記構成によれば、ビット線が浮遊状態にある場合に、当該ビット線の電位は時間の経過とともに徐々に減衰していく。したがって、ビット線の電位が減衰する減衰速度を制御することにより、読み出し動作時及び書き込み動作時のそれぞれにおいて、ビット線を適切な電位に保つことができる。すなわち、上記構成によれば、読み出しキャパシタ及び書き込みキャパシタを設ける必要がないため、回路規模がきわめて小さいセンスアンプ回路を提供することができる。
【０００７】
前記電位制御部は、一端が前記ビット線の前記一端に電気的に接続され、他端が接地された抵抗体であることが好ましい。前記ビット線は、当該ビット線に接続された前記キャパシタに書き込まれたデータを読み出す読み出し動作時に浮遊状態にあり、前記抵抗体は、前記ビット線に電気的に接続された前記キャパシタにデータを書き込む前記書き込み動作が開始されるまでに、前記浮遊状態にある前記ビット線を接地させるよう構成されるのが好ましい。
【０００８】
上記構成によれば、読み出しトランジスタ及び書き込みトランジスタを設けなくとも、読み出し動作時にはビット線の電位を読み出し動作に適切な電位に保ち、書き込み動作時にはビット線の電位を接地電位とすることができる。したがって、回路規模がさらに小さいセンスアンプ回路を提供することができる。
【０００９】
また、前記検出部は、ゲートが前記ビット線に電気的に接続されたトランジスタと、前記トランジスタのソース又はドレインに電気的に接続されたカレントミラー回路とを有することが好ましい。
【００１０】
本発明の第２の形態によれば、上記センスアンプ回路を備えたことを特徴とするメモリ装置を提供する。
【００１１】
本発明の第３の形態によれば、上記メモリ装置を備えたことを特徴とする電子機器を提供する。ここで、電子機器とは、本発明に係るメモリ装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定が無いが、例えば、上記メモリ装置を備えるコンピュータ装置一般、携帯電話、ＰＨＳ，ＰＤＡ、電子手帳、ＩＣカード等、不揮発性の記憶装置を必要とするあらゆる装置が含まれる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しつつ、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。
【００１３】
図１は、本発明の第１の実施形態に係るメモリ装置１００の構成を示す図である。メモリ装置１００は、電荷を蓄積する複数のキャパシタ１４２がアレイ状に設けられたキャパシタアレイ１４０と、キャパシタ１４２にデータを書き込み、また、キャパシタ１４２に書き込まれたデータを読み出す動作を制御するワード線制御部１３０、並びにメインビット線制御部１２２及びサブビット線制御部１２４と、キャパシタ１４２に書き込まれたデータを検出するセンスアンプ回路１５０とを備えて構成される。
【００１４】
本実施形態においてメモリ装置１００は、ビット線として、メインビット線ＭＢＬと、当該メインビット線ＭＢＬに接続された複数のサブビット線ＳＢＬとを備えて構成されている。キャパシタ１４２は、ワード線ＷＬとサブビット線ＳＢＬとの交点において、当該ワード線ＷＬ及びサブビット線ＳＢＬと電気的に接続されている。また、本実施形態においてメモリ装置１００は、強誘電体メモリ装置であって、ワード線ＷＬがキャパシタ１４２の一方の電極を構成し、サブビット線ＳＢＬがキャパシタ１４２の他方の電極を構成する、いわゆるクロスポイント型の構造を有している。
【００１５】
ワード線制御部１３０は、ワード線ＷＬに供給する電圧を制御する。メインビット線制御部１２２は、メインビット線ＭＢＬに供給する電圧を制御する。また、サブビット線制御部１２４は、メインビット線ＭＢＬと、当該メインビット線ＭＢＬに対応するサブビット線ＳＢＬとを導通するか否かを切り換える選択トランジスタＳＴを制御する。すなわち、サブビット線制御部１２４が選択トランジスタＳＴをオンすることにより、メインビット線ＭＢＬとサブビット線ＳＢＬとを導通させた場合、サブビット線ＳＢＬの電位はメインビット線ＭＢＬの電位と等しくなるように構成されている。
【００１６】
本実施形態においてワード線制御部１３０及びメインビット線制御部１２２は、それぞれワード線ＷＬ及びメインビット線ＭＢＬに、０Ｖ（ボルト）、１／２ＶＤＤ、又は−１／２ＶＤＤの電圧を供給する。ここで、ＶＤＤは選択トランジスタＳＴを含む周辺回路を駆動する電圧である。また、本実施形態においてサブビット線制御部１２４は、選択トランジスタＳＴのゲート電極ＳＬに、０Ｖ、又はＶＤＤの電圧を供給することにより、選択トランジスタＳＴを導通させるか否かを切り換える。
【００１７】
センスアンプ回路１５０は、抵抗体Ｒと、検出トランジスタＤＴと、カレントミラー回路１５２とを有して構成されている。抵抗体Ｒは、その一端がサブビット線ＳＢＬの一端に接続され、他端が接地されている。そして、抵抗体Ｒは、当該サブビット線ＳＢＬが浮遊状態にある場合に、当該サブビット線ＳＢＬの電位を減衰させる。
【００１８】
検出トランジスタＤＴは、そのゲート電極がサブビット線ＳＢＬに接続され、ソースが接地され、ドレインがメインビット線ＭＢＬに接続されている。すなわち、検出トランジスタＤＴは、ゲート電極に印加される電圧、すなわち、サブビット線ＳＢＬの電位に応じて、メインビット線ＭＢＬを流れる電流の電流量及び電位を制御する。
【００１９】
カレントミラー回路１５２は、一方の入力としてメインビット線ＭＢＬが接続されており、他方の入力として参照電圧が供給されている。そして、メインビット線ＭＢＬの電位に応じて、所定の電流値を有する電流がカレントミラー回路１５２から出力される。
【００２０】
図２は、メモリ装置１００の読み出し動作及び書き込み動作のタイミングチャートである。図２において、「選択」とは、データの読み出し／書き込みを行うキャパシタ１４２が接続されていることを示し、「非選択」とは、データの読み出し／書き込みを行わないキャパシタ１４２が接続されていることを示す。図１及び図２を参照して、メモリ装置１００が、キャパシタ１４２に書き込まれたデータを読み出すサイクルにおける動作、及びキャパシタ１４２にデータを（再度）書き込むサイクルにおける動作について説明する。
【００２１】
まず、メインビット線制御部１２２は、選択ＭＢＬに１／２ＶＤＤを供給することにより、選択ＭＢＬの電位を１／２ＶＤＤにプリチャージする。次いで、サブビット線制御部１２４は、選択ＳＴのゲート電極ＳＬにＶＤＤを供給し、選択ＳＴを導通させることにより、選択ＳＢＬの電位を選択ＭＢＬの電位と同電位にプリチャージする（期間Ｉ）。
【００２２】
次いで、サブビット線制御部１２４は、選択ＳＴのゲート電極ＳＬに供給する電圧をＶＤＤから０Ｖに変化させ、選択ＳＴを非導通とすることにより、選択ＳＢＬを浮遊状態にする。また、メインビット線制御部１２２は、選択ＭＢＬを浮遊状態にする。選択ＳＢＬが浮遊状態にある場合、選択ＳＢＬの一端は、抵抗体Ｒを介して接地されているため、選択ＳＢＬの電位は、抵抗体Ｒの抵抗値に基づいて、時間の経過とともに徐々に減衰する（期間ＩＩ）。一方、選択ＭＢＬは、一端がカレントミラー回路１５２のトランジスタのゲートに接続されており、他端もメインビット線制御部１２２により浮遊状態となっているため、その電位は選択ＳＢＬと比してほとんど減衰しない。
【００２３】
次いで、ワード線制御部１３０は、選択ＷＬに−１／２ＶＤＤを供給する。これにより、選択ＷＬと選択ＳＢＬとの間、すなわち、当該キャパシタ１４２の一方の電極と他方の電極との間に約ＶＤＤの電位差が生じる。そして、当該キャパシタ１４２に書き込まれているデータ（分極方向データ）に応じて選択ＳＢＬから当該キャパシタ１４２に電荷が供給されるため、当該キャパシタ１４２に書き込まれているデータ（分極方向データ）にさらに基づいて選択ＳＢＬの電位が減衰する（期間ＩＩＩ）。
【００２４】
抵抗体Ｒの抵抗値は、選択ＳＢＬの電位を接地電位にすべき時間に応じて定められる。例えば、抵抗体Ｒの抵抗値は、キャパシタ１４２に書き込まれたデータを読み出す読み出しサイクル、及びキャパシタ１４２にデータを書き込む書き込みサイクルの時間間隔に応じて定められる。具体的には、読み出しサイクルにおいて選択ＳＢＬが浮遊状態にある場合に、選択ＳＢＬの電位が、次の書き込みサイクルが開始するまでの間に、接地電位になるように、抵抗体Ｒの抵抗値を定める。
【００２５】
また、抵抗体Ｒの抵抗値は、期間ＩＩＩ、すなわち、選択ＷＬに駆動電圧（−１／２ＶＤＤ）が印加されている間に、選択ＳＢＬの電位が接地電位まで減衰するように定められてもよい。さらに、抵抗体Ｒの抵抗値は、期間ＩＩ、すなわち、選択ＳＢＬが浮遊状態にあり、選択ＷＬに駆動電圧が印加されていない期間において、当該ＳＢＬの電位が、１／２ＶＤＤの７０％から９０％程度の電位となるように定められるのが好ましい。
【００２６】
期間ＩＩＩにおいて選択ＳＢＬの電位は減少することから、当該電位に基づいて、浮遊状態にある選択ＭＢＬの電位も期間ＩＩＩにおいて減衰する。そして、期間ＩＩＩにおいて、カレントミラー回路１５２が選択ＭＢＬの電位を検出（センス）することによりキャパシタ１４２に書き込まれたデータを判別することができる。
【００２７】
一方、読み出しサイクルにおいて、メインビット線制御部１２２及びサブビット線制御部は、それぞれ非選択ＭＢＬ及び非選択ＳＬに０Ｖを供給する。非選択ＳＢＬは、その一端が抵抗体Ｒを介して接地されているため、当該非選択ＳＢＬの他端に接続された選択トランジスタＳＴを導通させなくとも非選択ＳＢＬの電位は接地電位となる。また、ワード線制御部１３０は、非選択ＷＬに０Ｖを供給する。したがって、読み出しサイクルにおいて、非選択ＭＢＬ、非選択ＳＬ、非選択ＷＬ、及び非選択ＳＢＬの電位はすべて０Ｖとなる。したがって、読み出し動作時において、メモリ装置１００の消費電力をきわめて低減させることができる。
【００２８】
次に、データが読み出されたキャパシタ１４２に、再度データを書き込む書き込みサイクルにおけるメモリ装置１００の動作について説明する。書き込みサイクルが開始するまでに、選択ＳＢＬの電位は接地電位まで減衰している。また、書き込みサイクルが開始するまでに、選択ＭＢＬ、選択ＳＬ、及び選択ＷＬは、その電位が０Ｖとなっている。
【００２９】
サブビット線制御部１２４は、選択ＳＬにＶＤＤを供給して、選択ＳＴを導通させることにより、選択ＳＢＬの電位を選択ＭＢＬの電位と同電位にする。そして、ワード線制御部１３０が選択ＷＬに１／２ＶＤＤを供給している間において、メインビット線制御部１２２が選択ＭＢＬ及び選択ＳＢＬの電位を−１／２ＶＤＤとすることにより（点線）、選択ＳＢＬと選択ＷＬとの間にＶＤＤの電位差を設け、キャパシタ１４２にデータ（分極方向データ）を書き込む。一方、キャパシタ１４２にデータを書き込まない場合には、メインビット線制御部１２２は選択ＭＢＬ及び選択ＳＢＬの電位を０Ｖとすることにより（実線）、選択ＳＢＬと選択ＷＬとの間には１／２ＶＤＤの電位差しか設けられないため、キャパシタ１４２にはデータ（分極方向データ）は書き込まれない。
【００３０】
一方、書き込みサイクルにおいて、メインビット線制御部１２２及びサブビット線制御部は、それぞれ非選択ＭＢＬ及び非選択ＳＬに０Ｖを供給する。非選択ＳＢＬは、その一端が抵抗体Ｒを介して接地されているため、当該非選択ＳＢＬの他端に接続された選択トランジスタＳＴを導通させなくとも非選択ＳＢＬの電位は接地電位となる。また、ワード線制御部１３０は、非選択ＷＬに０Ｖを供給する。したがって、書き込みサイクルにおいても、非選択ＭＢＬ、非選択ＳＬ、非選択ＷＬ、及び非選択ＳＢＬの電位はすべて０Ｖとなる。したがって、書き込み動作時においても、メモリ装置１００の消費電力をきわめて低減させることができる。
【００３１】
本実施形態によれば、サブビット線ＳＢＬの電位を一端が接地された抵抗体により制御するため、書き込みトランジスタ及び読み出しトランジスタを設ける必要がなく、センスアンプ回路１５０の回路規模をきわめて小さくすることができる。また、本実施形態によれば、メモリ装置１００の読み出し動作時及び書き込み動作時において複雑な制御をする必要がないため、メモリ装置１００の動作を高速化することができる。
【００３２】
図３は、本発明の第２の実施形態に係るパーソナルコンピュータ１０００の構成を示す斜視図である。図３において、パーソナルコンピュータ１０００は、表示パネル１００１と、キーボード１００２を備えた本体部１００４と、から構成されている。当該パーソナルコンピュータ１０００の本体部１００４の記憶媒体として、特に不揮発メモリとして、本発明のセンスアンプ回路を備えたメモリ装置が利用されている。
【００３３】
コンピュータ装置に限らず本発明に係るメモリ装置は、従来品に比べても低消費電力であり回路の小型化に適しているため、携帯用途を中心とするあらゆる電子機器の記憶装置として好適である。
【００３４】
上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００３５】
【図１】本発明の第１の実施形態に係るメモリ装置１００の構成を示す図である。
【図２】メモリ装置１００の読み出し動作及び書き込み動作のタイミングチャートである。
【図３】本発明の第２の実施形態に係るパーソナルコンピュータ１０００の構成を示す斜視図である。
【符号の説明】
【００３６】
１００・・・メモリ装置、１２２・・・メインビット線制御部、１２４・・・サブビット線制御部、１３０・・・ワード線制御部、１４０・・・キャパシタアレイ、１４２・・・キャパシタ、１５０・・・センスアンプ回路、１５２・・・カレントミラー回路、１０００・・・パーソナルコンピュータ、１００１・・・表示パネル、１００２・・・キーボード、１００４・・・本体部、ＤＴ・・・検出トランジスタ、ＭＢＬ・・・メインビット線、Ｒ・・・抵抗体、ＳＢＬ・・・サブビット線、ＳＬ・・・ゲート電極、ＳＴ・・・選択トランジスタ、ＷＬ・・・ワード線
【図１】
2005078756.tif 000003
【図２】
2005078756.tif 000004
【図３】
2005078756.tif 000005