(57)【要約】【課題】  低い面抵抗と優秀な熱的安定性とを有するＮｉＳｉ薄膜を有する半導体素子およびその製造方法を提供する。【解決手段】  シリコンを含有するシリコン基板と、シリコン基板上に形成されたゲート酸化膜と、ゲート酸化膜上に形成され、シリコンを含有するゲート電極と、ゲート酸化膜とゲート電極の側壁に形成されたスペーサと、シリコン基板内のスペーサの下に形成された弱くドーピングされた（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ：ＬＤＤ）領域と、シリコン基板内に形成されたソース／ドレイン領域と、前記ソース／ドレイン領域および前記ゲート電極の上にＡｒプラズマを使用して表面処理することによって上部に窒化膜が形成されたＮｉＳｉ薄膜と、を含む半導体素子およびその製造方法。【選択図】  図１Ｅ
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【特許請求の範囲】
【請求項１】
シリコンを含有するシリコン基板と、
前記シリコン基板上に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成され、シリコンを含有するゲート電極と、
前記ゲート酸化膜と前記ゲート電極の側壁に形成されたスペーサと、
前記シリコン基板内の前記スペーサの下に形成された弱くドーピングされた（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ：ＬＤＤ）領域と、
前記シリコン基板内に形成されたソース／ドレイン領域と、
前記ソース／ドレイン領域および前記ゲート電極の上にＡｒプラズマを使用して表面処理することによって上部に窒化膜が形成されたＮｉＳｉ薄膜と、を含むことを特徴とするシリサイド薄膜を有する半導体素子。
【請求項２】
前記シリコン基板は、単結晶Ｓｉ、多結晶Ｓｉ、ドーピングされたＳｉ、非結晶性Ｓｉ、ＳｉxＧｅ1-x（ｘは、０＜ｘ＜１の数）、ＳｉyＮ1-y（ｙは、０＜ｙ＜１の数）およびＳｉＣからなる群より選ばれる少なくとも１種のＳｉ含有材料よりなることを特徴とする請求項１に記載のシリサイド薄膜を有する半導体素子。
【請求項３】
前記ＮｉＳｉ薄膜の上部に形成された窒化膜が、ＮｉＳｉＮ、ＳｉＮおよびＮｉＮよりなる群から選ばれる少なくとも１種で構成されていることを特徴とする請求項１に記載のシリサイド薄膜を有する半導体素子。
【請求項４】
前記半導体素子は、ＣＭＯＳ論理素子、メモリ素子または埋め込み（ｅｍｂｅｄｄｅｄ）型メモリ素子であることを特徴とする請求項１ないし請求項３のいずれか１項に記載のシリサイド薄膜を有する半導体素子。
【請求項５】
シリコン基板上に、ゲート酸化膜、シリコンを含有するゲート電極およびソース／ドレイン領域を備える半導体素子を製造する方法において、
前記ゲート電極および前記ソース／ドレイン領域の上にメタル層を形成する段階と、
Ａｒプラズマを利用して前記メタル層の表面処理を行う段階と、
前記メタル層が形成された前記シリコン基板を所定の温度でアニール処理してシリサイド薄膜を形成する段階と、を含むことを特徴とするシリサイド薄膜を有する半導体素子の製造方法。
【請求項６】
前記シリコン基板は、単結晶Ｓｉ、多結晶Ｓｉ、ドーピングされたＳｉ、非結晶性Ｓｉ、ＳｉxＧｅ1-x（ｘは、０＜ｘ＜１の数）、ＳｉyＮ1-y（ｙは、０＜ｙ＜１の数）およびＳｉＣからなる群より選ばれる少なくとも１種のＳｉ含有材料よりなることを特徴とする請求項５に記載のシリサイド薄膜を有する半導体素子の製造方法。
【請求項７】
前記シリサイド薄膜を形成する段階の後に、未反応の前記メタル層を除去する段階をさらに含むことを特徴とする請求項５に記載のシリサイド薄膜を有する半導体素子の製造方法。
【請求項８】
前記メタル層がＮｉ層であることを特徴とする請求項５に記載のシリサイド薄膜を有する半導体素子の製造方法。
【請求項９】
前記シリサイド薄膜がＮｉＳｉ薄膜であることを特徴とする請求項８に記載のシリサイド薄膜を有する半導体素子の製造方法。
【請求項１０】
所定の温度でアニール処理する間に、前記ＮｉＳｉ薄膜の上に窒化膜が形成されることを特徴とする請求項９に記載のシリサイド薄膜を有する半導体素子の製造方法。
【請求項１１】
前記窒化膜が、ＮｉＳｉＮ、ＳｉＮおよびＮｉＮよりなる群から選ばれる少なくとも１種で構成されていることを特徴とする請求項１０に記載のシリサイド薄膜を有する半導体素子の製造方法。
【請求項１２】
前記所定の温度でアニール処理をしてシリサイド薄膜を形成する段階を行った後、前記窒化膜が除去されることを特徴とする請求項１０に記載のシリサイド薄膜を有する半導体素子の製造方法。
【請求項１３】
前記メタル層の表面のＡｒプラズマ処理は、誘導結合プラズマを利用してＲＦパワーは約２５〜３５Ｗの範囲で、ＩＣＰパワーは約９００〜１,１００Ｗの範囲で、Ａｒ流速は約１５〜２５ｓｃｃｍの範囲の条件で行うことを特徴とする請求項８に記載のシリサイド薄膜を有する半導体素子の製造方法。
【請求項１４】
前記シリサイド薄膜を形成するために、Ａｒプラズマ処理された前記メタル層を備える前記シリコン基板を窒素ガス雰囲気下で約３００〜８００℃の範囲で所定時間、急速熱アニール処理することを特徴とする請求項５に記載のシリサイド薄膜を有する半導体素子の製造方法。
【請求項１５】
前記アニール処理の温度範囲は、形成させようとする金属シリサイドの種類および金属シリサイドが形成される温度範囲を考慮して選択することを特徴とする請求項５に記載のシリサイド薄膜を有する半導体素子の製造方法。
【請求項１６】
前記シリサイド薄膜がＮｉＳｉよりなる場合に、前記アニール処理の温度が約３００〜８００℃の範囲であることを特徴とする請求項１３に記載のシリサイド薄膜を有する半導体素子の製造方法。
【請求項１７】
前記半導体素子は、ＣＭＯＳ論理素子、メモリ素子または埋め込み（ｅｍｂｅｄｄｅｄ）型メモリ素子であることを特徴とする請求項５ないし請求項１６のいずれか１項に記載のシリサイド薄膜を有する半導体素子の製造方法。
【請求項１８】
シリコンを含有するシリコン基板上にゲート酸化膜層およびゲート電極層を順次に形成する段階と、
前記ゲート電極層および前記ゲート酸化膜層を所定形状にパターニングしてゲート電極およびゲート酸化膜を形成する段階と、
前記ゲート電極および前記ゲート酸化膜をマスクとして利用してＬＤＤ領域を前記シリコン基板内に形成する段階と、
前記ゲート電極および前記ゲート酸化膜の側壁にスペーサを形成する段階と、
前記ゲート電極および前記スペーサをマスクとして利用してソース／ドレイン領域を形成する段階と、
前記ゲート電極および前記ソース／ドレイン領域の上にニッケル層を形成する段階と、
前記ニッケル層の上表面をＡｒプラズマで表面処理する段階と、
前記ニッケル層を所定の温度でアニール処理してＮｉＳｉを形成する段階と、を含むことを特徴とするＮｉＳｉ薄膜を有する半導体素子の製造方法。
【請求項１９】
前記シリコン基板は、単結晶Ｓｉ、多結晶Ｓｉ、ドーピングされたＳｉ、非結晶性Ｓｉ、ＳｉxＧｅ1-x（ｘは、０＜ｘ＜１の数）、ＳｉyＮ1-y（ｙは、０＜ｙ＜１の数）およびＳｉＣからなる群より選ばれる少なくとも１種のＳｉ含有材料よりなることを特徴とする請求項１８に記載のシリサイド薄膜を有する半導体素子の製造方法。
【請求項２０】
前記ＮｉＳｉ薄膜を形成する段階の後に、未反応の前記メタル層を除去する段階をさらに含むことことを特徴とする請求項１８に記載のシリサイド薄膜を有する半導体素子の製造方法。
【請求項２１】
前記ニッケル層の表面のＡｒプラズマ処理は、誘導結合プラズマを利用してＲＦパワーは約２５〜３５Ｗの範囲で、ＩＣＰパワーは約９００〜１,１００Ｗの範囲で、Ａｒ流速は約１５〜２５ｓｃｃｍの範囲の条件で行うことを特徴とする請求項１８に記載のシリサイド薄膜を有する半導体素子の製造方法。
【請求項２２】
前記アニール処理の温度が約３００〜８００℃の範囲であることを特徴とする請求項１８に記載のシリサイド薄膜を有する半導体素子の製造方法。
【請求項２３】
前記半導体素子は、ＣＭＯＳ論理素子、メモリ素子または埋め込み（ｅｍｂｅｄｄｅｄ）型メモリ素子であることを特徴とする請求項１８ないし請求項２２のいずれか１項に記載のシリサイド薄膜を有する半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子およびその製造方法に係り、さらに詳細にはシリコンを含有した基板をアルゴン（Ａｒ）プラズマを利用して表面処理をすることによって熱的に安定したシリサイド薄膜を有する半導体素子およびその製造方法に関する。
【背景技術】
【０００２】
現在、シリコン素子の製造技術の目覚ましい発展は、サブミクロンオーダの素子を実現させた。これにより、ゲートおよびソース／ドレインのコンタクトが形成される領域の微細化によって接触抵抗と面抵抗が増加するが、このような現象はＲＣ遅延の増加を伴って実際のシリコン素子の動作速度を低下させる原因となっている。
【０００３】
このような問題点を解決するために、Ｓｉと金属の間の反応で形成される安定な金属化合物であるシリサイドをゲートおよびソース／ドレインのようなコンタクト領域に形成して面抵抗と接触抵抗とを減少させる方法が広く使用されている。また、自己整合シリサイド（サリサイド）工程は、高性能ＬＯＧＩＣ素子、論理回路およびＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を結合した次世代結合素子の製造工程の必須要素として位置づけられている。
【０００４】
従来のシリコン素子の製作において、最も広く使われているシリサイド物質は、ＴｉＳｉ2とＣｏＳｉ2である。これらの２種のシリサイドはいずれも素子動作に適した低い比抵抗を有しているが、非特許文献１および非特許文献２には、ＴｉＳｉ2は、高い比抵抗を有するＣ−４９ ＴｉＳｉ2から低い比抵抗を有するＣ−５４ ＴｉＳｉ2への相変換が難しく、線幅が狭くなるにつれて比抵抗が増加する現象である狭いライン効果と、孤立した素子間の電気的短絡の原因となるブリッジ現象とが現れる大きい問題点を有することが開示されている。
【０００５】
また、非特許文献３および非特許文献４には、ＣｏＳｉ2は、ＴｉＳｉ2に比べて相対的に多くの長所を有するが、ＣｏとＳｉとの反応が非常に激しくてＣｏＳｉ2スパイクが生成されやすく、ＣｏＳｉ2の生成に必要なＳｉの量が他のシリサイドに比べて非常に多いため、低い接合漏れ電流レベルをもって浅い接合上でＣｏＳｉ2を形成させることが非常に難しいという大きい短所を有することが開示されている。
【０００６】
最近、非特許文献５に、ＴｉＳｉ2とＣｏＳｉ2における問題点を克服できる特性を有する新しいシリサイド物質として、ニッケルモノシリサイド（ＮｉＳｉ）が新しく提案され、次世代高性能シリコン素子の製作に適用されている。
【０００７】
一方、非特許文献６および非特許文献７には、１回の熱処理過程だけで１４μΩ・ｃｍの低い比抵抗を有するＮｉＳｉ薄膜が得られ、得られたＮｉＳｉ薄膜は、ＴｉＳｉ2で観察される狭いライン現象とブリッジ現象がないことが開示されている。また、一定厚さのＮｉＳｉの形成に消費されるＳｉの量が、他のシリサイド、特に、ＣｏＳｉ2よりはるかに少ないという非常に大きい長所を有している。そのため、ＮｉＳｉは、浅い接合を有する次世代Ｓｉ素子への適用に非常に適したシリサイドと言える。
【０００８】
ＮｉＳｉを実際のＳｉ素子に適用する場合、ＮｉＳｉは、熱処理温度が高くなるにつれて面抵抗が急増して熱的安定性が低下する、という大きい問題点を有している。このような問題点は、非特許文献８に記載されているように、主に酸素の汚染によるＮｉＳｉ薄膜の酸化に起因することが知られている。また、ＮｉＳｉ薄膜が酸化された場合、ＮｉＳｉとＳｉ基板の間の界面に著しいうねりが生じて、ＮｉＳｉ薄膜の表面形状が著しく劣化する。
【０００９】
このような問題点を克服するために最も広く使われている方法は、ＴｉＮキャッピング層を使用する方法である。この方法は、特許文献１に開示されているように、ＴｉＮキャッピング層をＮｉ上に蒸着して酸素に対する拡散防止膜を形成する方法である。しかし、ＴｉＮキャッピング層を使用する場合、酸素の汚染は効果的に防止されるが、非特許文献８に開示されているように、ＮｉＳｉ薄膜とＳｉ基板の間の界面のうねりが大きくなって浅い接合に適用し難いという短所を有している。
【００１０】
一方、酸素の汚染によるＮｉＳｉ薄膜の酸化を減らせるさらに他の方法は、特許文献２に開示されているように、Ｓｉ基板上に窒素が少量添加されたＮｉを蒸着した後に熱処理してＮｉＳｉを形成する方法である。この方法でＮｉＳｉを形成する場合、添加された窒素によってＮｉＳｉ薄膜の表面が窒化され、これにより、ＮｉＳｉ薄膜の酸化を効果的に防止できる。しかし、特許文献３に開示されているように、Ｎｉが窒素と容易に反応しないため、窒素をＮｉ薄膜に添加するためには、望ましくない多量の窒素を使用してＮｉを蒸着しなければならないという短所を有している。これと共に、低い抵抗を有するＮｉＳｉ薄膜を形成するために必要な熱処理温度が窒素含量が増加するにつれて共に増加するという問題点も有している。
【特許文献１】特開平７−３８１０４号公報
【特許文献２】米国特許５,８４０,６２６号明細書
【特許文献３】米国特許６,４１０,４２７号明細書
【非特許文献１】Ｊ.Ａ.Ｋｉｔｔｌｅら、Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ｏｆ ｔｈｅ ｓｙｍｐｏｓｉｕｍ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ １４ｐ（１９９６）
【非特許文献２】Ｊ.Ｂ.Ｌａｓｋｙら、ＩＥＥＥ Ｔｒａｎｓ.Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ,３８の２６２ｐ（１９９１）
【非特許文献３】Ｄ.Ｋ.Ｓｏｈｎら、Ｊ.Ｅｌｅｃｔｒｏｃｈｅｍ.Ｓｏｃ.１４７,３７３ｐ（２０００）
【非特許文献４】Ｅ.Ｇ.Ｃｏｌｇａｎら、Ｍａｔｅｒ.Ｓｃｉ.Ｅｎｇ.Ｒ.１６の４３ｐ（１９９６）
【非特許文献５】Ｆ.Ｄｅｎｇら、Ｊ.Ａｐｐｌ.Ｐｈｙｓ.,８１のｐｐ８０４〜７（１９９７）
【非特許文献６】Ｔ.Ｍｏｒｉｍｏｔｏら、Ｔｅｃｈ.Ｄｉｇ.Ｉｎｔ.Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔ.の６５３ｐ（１９９１）
【非特許文献７】Ｔ.Ｈｏｕら、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ,２０の５７２ｐ（１９９９）
【非特許文献８】Ｔ.Ｏｈｇｕｒｏら、Ｔｅｃｈ.Ｄｉｇ.Ｉｎｔ.Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔ.４５３ｐ（１９９５）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
前記問題点を解決するために、本発明の課題は、ＮｉＳｉを利用してさらに良好な特性を有する金属シリサイド薄膜を有する半導体素子を提供することである。
【００１２】
また、本発明の他の課題は、ＮｉＳｉを利用してさらに良好な特性を有する金属シリサイド薄膜を有する半導体素子の製造方法を提供することである。
【課題を解決するための手段】
【００１３】
本発明の一態様によれば、シリコンを含有するシリコン基板と、シリコン基板上に形成されたゲート酸化膜と、ゲート酸化膜上に形成され、シリコンを含有するゲート電極と、ゲート酸化膜とゲート電極の側壁に形成されたスペーサと、シリコン基板内のスペーサの下に形成された弱くドーピングされた（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ：ＬＤＤ）領域と、シリコン基板内に形成されたソース／ドレイン領域と、前記ソース／ドレイン領域および前記ゲート電極の上にＡｒプラズマを使用して表面処理することによって上部に窒化膜が形成されたＮｉＳｉ薄膜と、を含む熱的に安定したシリサイド薄膜を有する半導体素子が提供される。
【００１４】
本発明の製造方法の一態様によれば、シリコン基板上に、ゲート酸化膜、シリコンを含有するゲート電極およびソース／ドレイン領域を備える半導体素子を製造する方法において、前記ゲート電極および前記ソース／ドレイン領域の上にメタル層を形成する段階と、Ａｒプラズマを利用して前記メタル層の表面処理を行う段階と、前記メタル層が形成されたシリコン基板を所定の温度でアニール処理してシリサイド薄膜を形成する段階と、を含む半導体素子の製造方法が提供される。
【００１５】
本発明の製造方法の他の態様によれば、シリコンを含有するシリコン基板上にゲート酸化膜層およびゲート電極層を順次に形成する段階と、ゲート電極層およびゲート酸化膜層を所定形状にパターニングしてゲート電極およびゲート酸化膜を形成する段階と、前記ゲート電極および前記ゲート酸化膜をマスクとして利用してＬＤＤ領域を基板内に形成する段階と、前記ゲート電極および前記ゲート酸化膜の側壁にスペーサを形成する段階と、前記ゲート電極および前記スペーサをマスクとして利用してソース／ドレイン領域を形成する段階と、前記ゲート電極および前記ソース／ドレイン領域の上にニッケル層を形成する段階と、前記ニッケル層の上表面をＡｒプラズマで表面処理する段階と、前記ニッケル層を所定の温度でアニール処理してＮｉＳｉを形成する段階と、を含む半導体素子の製造方法が提供される。
【００１６】
前記シリコン基板は、単結晶Ｓｉ、多結晶Ｓｉ、ドーピングされたＳｉ、非結晶性Ｓｉ、ＳｉxＧｅ1-x（ｘは、０＜ｘ＜１の数）、ＳｉyＮ1-y（ｙは、０＜ｙ＜１の数）およびＳｉＣからなる群より選ばれる少なくとも１種のＳｉ含有材料よりなることが望ましい。
【００１７】
また、前記シリサイド薄膜を形成する段階の後に、未反応の前記メタル層を除去する段階をさらに含むことができる。
【００１８】
また、メタル層がＮｉよりなる場合、表面のＡｒプラズマ処理は、誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）を利用してＡｒプラズマを約２５〜３５Ｗの範囲のＲＦパワーで、ＩＣＰパワーを約９００〜１,１００Ｗの範囲で、Ａｒ流速は約１５〜２５ｓｃｃｍの範囲の条件で行うことが望ましい。
【００１９】
また、シリサイド薄膜を形成するために、Ａｒプラズマ処理された前記メタル層を備える前記シリコン基板を窒素ガス雰囲気下で約１００〜９００℃の範囲で所定時間、急速熱アニール処理（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ：ＲＴＡ）することが望ましい。
【００２０】
また、前記窒化膜は、所定の温度でアニール処理する間に、前記ＮｉＳｉ薄膜の上に形成されることを特徴とする。
【００２１】
また、前記窒化膜が、ＮｉＳｉＮ、ＳｉＮおよびＮｉＮよりなる群から選ばれる少なくとも１種で構成されていることを特徴とする。
【００２２】
また、アニール処理の温度範囲は、形成させようとする金属シリサイドの種類および金属シリサイドが形成される温度範囲を考慮して選択することができる。
【００２３】
また、シリサイド薄膜がＮｉＳｉよりなる場合に、前記アニール処理の温度が約３００〜８００℃の範囲であることが望ましい。
【００２４】
また、半導体素子は、ＣＭＯＳ論理素子、メモリ素子または埋め込み（ｅｍｂｅｄｄｅｄ）型メモリ素子であってもよい。
【発明の効果】
【００２５】
本発明の半導体素子は、熱的に安定なＮｉＳｉ薄膜を有するため、低い面抵抗と優秀な熱的安定性を備える。
【００２６】
また、本発明の半導体素子の製作方法によれば、ＲＴＡ処理工程前にＮｉ表面をＡｒプラズマ処理し、かつアニール処理してＮｉＳｉ薄膜を形成するため、低い面抵抗と優秀な熱的安定性とを有するＮｉＳｉ薄膜を有する半導体素子が製造できる。
【００２７】
したがって、本発明の熱的に安定したＮｉＳｉ薄膜を有する半導体素子の製造方法を実際のシリコン素子と次世代ＵＬＳＩ素子とに適用して商業化する場合、高品質の半導体素子が効果的に製造できるだけでなく、素子の性能向上を極大化させて製品の競争力を向上させることができる。
【発明を実施するための最良の形態】
【００２８】
以下、添付された図面を参照して、本発明による熱的に安定したＮｉＳｉ薄膜を有する半導体素子およびその製作方法の望ましい実施形態について詳細に説明する。図面において、同じ参照符号は同じ構成要素を表す。
【００２９】
本発明において、ＮｉＳｉ薄膜を利用してシリコン素子を製造する方法によれば、ニッケル（Ｎｉ）蒸着後、Ｎｉ薄膜の表面をＡｒプラズマ処理してからアニール処理する場合、Ｎｉ表面が窒素と反応しやすいように活性化される。そして、アニール処理過程の間に、Ｎｉ表面は、ＲＴＡ雰囲気で使われた窒素と反応して窒化され、窒化されたＮｉ表面は、酸素に対する拡散防止膜として機能する。これによって、ＮｉとＳｉとが均一に反応して良好な表面形状と界面均一度とを有するＮｉＳｉ薄膜を形成することができる。
【００３０】
図１Ａないし図１Ｅは、本発明の望ましい実施形態による熱的に安定したシリサイド薄膜を有する半導体素子の製作方法を説明する図である。
まず、図１Ａに示されたように、シリコンを含有するシリコン基板１０２の上に、ゲート酸化膜層およびポリシリコン等の物質よりなるゲート電極層が、順次形成される。次いで、ゲート電極層およびゲート酸化膜層を、フォトリソグラフィ法のエッチング工程を利用して所定形状にパターニングして、シリコン基板１０２上にゲート酸化膜１０４およびゲート電極１０６を形成する。本発明において、シリコン基板１０２は、単結晶Ｓｉ、多結晶Ｓｉ（ポリシリコン）、ドーピングされたＳｉ、非結晶性Ｓｉ（アモルファスシリコン）、ＳｉxＧｅ1-x（ｘは、０＜ｘ＜１の数）、ＳｉyＮ1-y（ｙは、０＜ｙ＜１の数）およびＳｉＣからなる群より選ばれる少なくとも１種のＳｉ含有材料で構成することが望ましく、特に、単結晶Ｓｉで形成されることが望ましい。
【００３１】
次いで、ゲート電極１０６およびゲート酸化膜１０４をマスクとして利用して低濃度の不純物をイオン注入することによって、弱くドーピングされたドレイン領域（ＬＤＤ領域）１０８をシリコン基板１０２内に形成する。次に、ゲート酸化膜１０４およびゲート電極１０６の側壁にスペーサ１１０を形成する。ゲート電極１０６は、シリコンを含有するポリシリコンで形成することが好ましい。
【００３２】
次の段階で、ゲート電極１０６および側壁に形成されたスペーサ１１０をマスクとして利用して高濃度の不純物をイオン注入して、シリコン基板１０２内にソース／ドレイン領域１１２を形成することによって、基本的な金属酸化物半導体（ＭＯＳ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を形成する。
【００３３】
次いで、シリサイドを形成する領域に存在する自然酸化膜を除去することが望ましい。この時、自然酸化膜の除去に使われる試薬としては、ＨＦなどが代表的であるが、その他の自然酸化膜を除去できる公知の試薬も用いることができる。
次に、図１Ｂに示すように、自然酸化膜が除去された後、電子ビーム蒸着装置等の装置を利用して、所望の厚さの、例えば、Ｎｉよりなるメタル薄膜１１４が蒸着される。メタル薄膜１１４を蒸着する他の方法としては、スパッタリング、化学的気相蒸着（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、物理的気相蒸着（ＰＶＤ：Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、金属有機化学的気相蒸着（ＭＯＣＶＤ：Ｍｅｔａｌ−Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）および分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）が挙げられる。しかし、Ｎｉが蒸着可能であれば、前述した方法に限定せず、他の方法も可能である。
【００３４】
また、本発明において、Ｎｉよりなるメタル薄膜１１４は、約１０〜１００ｎｍの範囲の厚さに形成することが望ましい。しかし、このような厚さにメタル薄膜１１４を限定せずとも本発明の目的を達成できるところに注目しなければならない。また、メタル薄膜１１４は、Ｎｉ、Ｔｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｔａ、Ｎｂ、Ｖ、Ｃｒ、Ｈｆ、Ｚｒ、Ｍｏおよびこれらの合金よりなる群から選択される少なくとも１種で形成することができる。
【００３５】
次いで、図１Ｃに示すように、メタル薄膜１１４の表面をＡｒプラズマで処理する。本実施形態においては、メタル薄膜１１４がＮｉよりなる場合、表面をＡｒプラズマ処理するために、ＩＣＰを利用してＲＦパワーは約２５〜３５Ｗの範囲で、ＩＣＰパワーは約９００〜１,１００Ｗの範囲で、Ａｒ流速は約１５〜２５ｓｃｃｍの範囲の条件で行った。
【００３６】
次いで、図１Ｄに示すように、ＮｉＳｉを形成するために、Ａｒプラズマ処理されたメタル薄膜１１４を備えるシリコン基板１０２を、窒素ガス雰囲気下、所定時間ＲＴＡ処理を行う。
【００３７】
本実施形態において、ＲＴＡ処理の温度範囲は、形成させようとする金属シリサイドの種類およびシリサイドが形成される温度の範囲を考慮して選択することができる。例えば、ＮｉＳｉを形成させる場合、約３００〜８００℃の範囲で形成させることが望ましい。これは、ＲＴＡ処理温度が３００℃未満であれば、Ｎｉ2Ｓｉが形成され、一方、ＲＴＡ処理温度が８００℃を超えると、ＮｉＳｉ2が形成されるためである。
【００３８】
ＲＴＡ処理の間、メタル薄膜１１４と接触している、シリコンを含有するシリコン基板１０２のソース／ドレイン領域１１２と、ポリシリコンよりなるゲート電極１０６とに、メタル薄膜１１４のＮｉ原子が拡散されて注入されることによって、ＮｉとＳｉとが反応してＳｉＮｉよりなる金属シリサイド薄膜１１６が形成される。
【００３９】
この時、本実施形態においては、所定の温度でＲＴＡ処理する間に、金属シリサイド薄膜１１６上に窒化膜１１８が形成され、この窒化膜１１８はＮｉＳｉＮ、ＳｉＮおよびＮｉＮのうちの何れか１種よりなる。
【００４０】
本実施形態において、Ｎｉの表面をＡｒプラズマで処理する場合、金属シリサイド薄膜１１６となるＮｉ表面は、相当量が活性化され、それにより、ＲＴＡ処理の雰囲気ガスとして使われた窒素と反応して、ＮｉＳｉ薄膜の表面が窒化される。したがって、ＮｉＳｉ薄膜の表面の窒化は、ＲＴＡ処理過程で発生する酸素に対して拡散障壁の役割を果たし、ＮｉとＳｉとが均一に反応する。これにより、金属シリサイド薄膜１１６の表面形態、および金属シリサイド薄膜１１６とシリコン基板１０２の間の界面の均一度が向上する。
【００４１】
本実施形態においては、メタル薄膜１１４がＮｉよりなる場合を例として説明したので、ＮｉＳｉよりなる金属シリサイド薄膜１１６が形成されたが、メタル薄膜をＮｉ、Ｔｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｔａ、Ｎｂ、Ｖ、Ｃｒ、Ｈｆ、Ｚｒ、Ｍｏおよびこれらの合金よりなる群から選択される他の材料で形成した場合には、多様な金属シリサイドを形成することもできる。
【００４２】
また、本実施形態においては、メタル薄膜１１４をシリコン基板１０２上に直接形成したが、Ｍｏ、Ｔａ、Ｍｎ、Ｃｒ、Ｗ、Ｐｄ、Ａｕ、Ａｇ、Ｃｕ、Ｈｆ、Ｆｅ、Ｚｎ、Ｒｕ、Ｐｂ、Ｍｇおよびこれらの合金よりなる群から選択される少なくとも１種の物質よりなる拡散障壁（図示せず）を、メタル薄膜１１４とシリコン基板１０２の間に選択的に形成してもよい。
【００４３】
最後に、図１Ｅに示すように、ＲＴＡ処理過程中にシリコン基板１０２およびゲート電極１０６と反応しなかった未反応のメタルを除去する。そして、メタル薄膜１１４上に形成された窒化膜１１８を除去することによって、熱的に安定したシリサイド薄膜を有する半導体素子が得られる。
【００４４】
図２は、Ａｒプラズマ処理を適用していない試片と、Ａｒプラズマ処理を適用した試片とについて、それぞれＲＴＡ処理温度と面抵抗値の関係を示すグラフである。
すなわち、図１Ａないし図１Ｅによって説明した方法によって製造された熱的に安定したＮｉＳｉ薄膜を有する半導体素子の面抵抗を４ポイントプローブを利用してＲＴＡ処理温度別に測定し、その結果を“□”で表示した。一方、本発明の望ましい実施形態と明確に比較するために、図１に示す工程と同じ方法で製造したが、Ａｒプラズマ処理段階を省略し、ＲＴＡ処理によって得られたＮｉＳｉ薄膜を有する半導体素子の面抵抗を４ポイントプローブを利用してＲＴＡ処理温度別に測定し、その結果を“■”で表示した。
【００４５】
図２に示すとおり、Ａｒプラズマ処理の有無に関係なく二つの試片の面抵抗はいずれも約６５０℃まで一定し、それ以上のＲＴＡ処理温度で急上昇することが分かる。しかし、Ａｒプラズマ処理を行った試片（□）の面抵抗は、全温度範囲にわたってＡｒプラズマ処理していない試片（■）の面抵抗より低いことが分かる。
したがって、図２に示す面抵抗の測定結果は、Ｎｉ表面をＡｒプラズマ処理した後にＲＴＡ処理を行ってＮｉＳｉ薄膜を製作する場合、ＲＴＡ処理温度が高くなるにつれて面抵抗が減少する現象を効果的に防止できることを示している。
【００４６】
図３ＡはＡｒプラズマ処理を適用していない試片について、図３ＢはＡｒプラズマ処理を適用した試片について、それぞれＲＴＡ処理温度とＸ線視斜角回折（Ｇｌａｎｃｉｎｇ ａｎｇｌｅ Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ：ＧＸＲＤ）の測定結果を示すグラフである。
【００４７】
図３Ａおよび図３Ｂに示すように、二つの試片のいずれにおいても、約６００℃以下ではＮｉＳｉのみ存在し、約７００℃ではＮｉＳｉとＮｉＳｉ2が共存するが、約７５０℃以上ではＮｉＳｉ2のみが存在することが分かる。すなわち、このＧＸＲＤ結果から、Ａｒプラズマ処理がＮｉＳｉの形成温度範囲に影響を及ぼさないことが分かる。
【００４８】
図４Ａは、Ａｒプラズマ処理を適用していない試片、図４ＢはＡｒプラズマ処理を適用した試片について、それぞれ蒸着直後の試片の断面を観察するために透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）を利用して撮影した画像である。
【００４９】
図４Ａおよび図４Ｂの左側下端には、それぞれの試片のＮｉ表面の微細構造をさらに細密に示すための高分解能ＴＥＭによる撮影画像をそれぞれ挿入した。ＴＥＭによる観察以前に、ＴＥＭ試片の準備過程中に発生する恐れのある試片のさらなる酸素汚染を防止するために、ＴＥＭ試片の準備過程前にＡｕ薄膜をＮｉ表面に蒸着した。二つの試片のいずれにも、ＮｉとＳｉとの界面に約４ｎｍ厚さの層（図４Ａおよび図４Ｂに矢印で表示する）が存在することが観察できる。
【００５０】
これは、Ｎｉ蒸着過程中にＮｉとＳｉとの反応によって形成されたシリサイド層と考えられる（Ｃｈｏｉ ｅｔ.ａｌ.,Ｊ.Ｅｌｅｃｔｒｏｃｈｅｍ.Ｓｏｃ.１４９,ｐ５１７（２００２））。図４ＡのＡｒプラズマを適用していない試片の場合、Ｎｉ表面に厚さが約４ｎｍの自然酸化膜が存在するのに対して、図４ＢのＡｒプラズマ処理を適用した試片のＮｉ表面には、Ａｒプラズマ処理によって形成されたダメージ層（図４Ｂで、矢印で表示する）が約２５ｎｍの厚さに存在することが観察できる。
【００５１】
図５ＡはＡｒプラズマ処理を適用していない試片、図５ＢはＡｒプラズマ処理を適用した試片について、それぞれ蒸着直後の試片に存在する成分の深さプロファイルをオージェ電子分光法（Ａｕｇｅｒ Ｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＡＥＳ）を利用して測定した結果を表すグラフである。
【００５２】
図５Ａに示すＡＥＳ測定結果から、Ａｒプラズマ処理を適用していない試片の場合、Ｎｉ表面は酸素汚染によって酸化されているのに対して、図５Ｂに示すＡＥＳ測定結果から、Ａｒプラズマ処理を適用した試片では、Ｎｉ表面に酸素が存在しないということが分かる。
【００５３】
したがって、図４Ａおよび図４Ｂ、ならびに図５Ａおよび図５Ｂに示す結果を総合すれば、本発明の実施形態におけるＡｒプラズマ処理は、Ｎｉの蒸着後、大気中に露出された場合に発生するＮｉ薄膜の酸素汚染を効果的に防止することが分かる。
【００５４】
図６ＡはＡｒプラズマ処理を適用していない試片、図６ＢはＡｒプラズマ処理を適用した試片について、それぞれ約６５０℃でＲＴＡ処理を行った後、表面の形態変化を観察するために走査型電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）を利用して撮影した画像である。
【００５５】
図７ＡはＡｒプラズマ処理を適用していない試片、図７ＢはＡｒプラズマ処理を適用した試片について、それぞれ約６５０℃でＲＴＡ処理を行った後、表面の形態変化を原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｙ）を利用して得られた画像である。
【００５６】
図６Ａおよび図６Ｂに示すＳＥＭ画像から、Ａｒプラズマ処理を適用した試片が、Ａｒプラズマ処理を適用していない試片より、凝集によってシリサイドによって覆われていないＳｉ領域（図６Ａおよび図６Ｂ中、矢印で表示する）がはるかに少ないことが観察できる。
【００５７】
また、図７Ａおよび図７Ｂに示すように、同じ試片について、ＡＦＭを利用して表面粗度の平均二乗根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）を測定した結果、Ａｒプラズマ処理を適用した試片の場合は約１６Åであり、Ａｒプラズマ処理を適用していない試片は約２７.８Åであった。したがって、前記のＳＥＭとＡＦＭの測定結果から、Ａｒプラズマ処理がＮｉＳｉ薄膜の凝集を防止して表面形態を向上させることが分かる。
【００５８】
図８ＡはＡｒプラズマ処理を適用していない一つの試片、図８Ｂおよび図８ＣはＡｒプラズマ処理を適用した２つの試片について、それぞれ６５０℃でＲＴＡ処理を行った後、断面の形状を観察するためにＴＥＭを利用して撮影した画像である。
【００５９】
図８Ａに示すように、Ａｒプラズマ処理を適用していない試片の場合、ＮｉＳｉとシリコン基板の間の界面に、図中に矢印で示す多量の熱グルーブが形成されていることを観察できる。このような熱グルーブの形成は、Ａｒプラズマ処理していない試片に著しい凝集が起こっているということを意味する。
【００６０】
しかし、図８Ｂに示すように、Ａｒプラズマ処理を適用した試片の場合、ＮｉＳｉとシリコン基板の間の界面が非常に均一であることが観察できる。
【００６１】
また、図８Ｃに示すように、高分解能ＴＥＭ画像から、Ａｒプラズマ処理を適用した試片の表面部分に“Ｎ”と表示したように新しい層が形成されていることが確認できる。
【００６２】
図９ＡはＡｒプラズマ処理を適用していない試片、図９ＢはＡｒプラズマ処理を適用した試片について、それぞれ６５０℃でＲＴＡ処理を行った後、試片内に存在する成分の深さプロファイルを観察するためにＡＥＳを利用して測定した結果を表すグラフである。
【００６３】
図９Ａおよび図９Ｂに示すように、同じ試片に対するＡＥＳ分析から、試片に存在する成分の分布状態を定量化すると、Ａｒプラズマ処理の有無によって表面部分に存在する成分に大きな差が生じることが観察できる。
【００６４】
すなわち、図９Ａに示すように、Ａｒプラズマ処理していない試片の場合、表面に一定量の酸素が存在すると同時にＳｉの量が増加していることが分かる。このような現象は、Ａｒプラズマ処理されていない試片表面で、酸素汚染による酸化が起こっていることを意味する。
【００６５】
一方、図９Ｂに示すように、Ａｒプラズマ処理した試片の表面には、酸素の代りに窒素が多量存在することが確認できる。すなわち、図８Ｃで観察されたＡｒプラズマ処理した試片の表面に存在する新しい層は、ＲＴＡ処理工程後に形成されるＮｉＳｉ薄膜表面の窒化によって形成されたことが分かる。
【００６６】
本発明の実施形態において、Ａｒプラズマ処理を行った試片のＮｉＳｉ薄膜が処理していない試片のＮｉＳｉ薄膜より良好な表面形態と界面均一度とを有することは、次の理由によると説明される。
すなわち、前記非特許文献５に開示されているように、Ｎｉは窒素と反応することが容易ではないため、ＲＴＡ処理過程で雰囲気ガスとして使われる窒素によってＮｉＳｉ薄膜を窒化することは、比較的難しい工程となる。
【００６７】
しかし、Ｎｉの表面をＡｒプラズマを利用して処理する場合、Ｎｉ表面は相当量活性化され、それにより、ＲＴＡ処理の雰囲気ガスとして使われる窒素と反応して、ＮｉＳｉ薄膜表面の窒化が起こる。このように窒化されたＮｉＳｉ薄膜表面は、ＲＴＡ処理過程で発生する酸素に対して拡散障壁の役割を有し、ＮｉとＳｉとの反応を均一にする。これにより、ＮｉＳｉの表面形態と、ＮｉＳｉとシリコン基板の間の界面の均一度とが向上する。
【００６８】
また、ＳＥＭ、ＴＥＭおよびＡＥＳの測定結果に基づいて、図２で観察されるＡｒプラズマ処理した試片の低い面抵抗は、良好なＮｉＳｉの表面形態、およびＮｉＳｉとシリコン基板の間の良好な界面均一度に起因した現象と言える。Ｆ.Ｌ.Ｖｉａ ｅｔ.ａｌ.,Ｊ.Ｖａｃ.Ｓｃｉ.＆Ｔｅｃｈ.Ｂ,１６,ｐｐ１１２〜９（１９９８）、およびＣｈｏｉ ｅｔ.ａｌ.,Ｊａｐｎ.Ｊ.Ａｐｐｌ.Ｐｈｙｓ.,４１,ｐｐ１９６〜９（２００２）に開示されているように、シリサイドの表面形態および界面の不均一性は、電気的キャリアの流れを妨害する散乱因子として作用して面抵抗の増加を招く。
【００６９】
すなわち、本発明の実施形態におけるＡｒプラズマ処理した試片の低い面抵抗は、Ａｒプラズマ処理が、ＮｉＳｉ薄膜の表面形態およびＮｉＳｉとシリコン基板の間の界面の均一度を向上させたためであると説明できる。
【００７０】
半導体素子の製作時、シリサイド工程後に比較的高い温度で後続のアニール処理を行う工程は必須である。したがって、さらに良好な性能のシリコン素子を製作するためには、優秀な熱的安定性を有するシリサイドを用いる必要がある。
【００７１】
図１０は、Ａｒプラズマ処理を行っていない試片とＡｒプラズマ処理した試片とについて、２次アニール処理温度に対する面抵抗値の関係を表すグラフである。
【００７２】
すなわち、図１０は、Ａｒプラズマ処理した試片の熱的安定性を評価するために、２段階にアニール処理した後、４ポイントプローブを利用して面抵抗を測定した結果である。まず、１次段階で、約６００℃でＲＴＡ処理後に未反応のＮｉを除去した後、チューブ炉を利用して再び６００℃、６５０℃および７００℃で３０分間、窒素ガス雰囲気下で２次アニール処理を施こした。
【００７３】
図１０に示すように、２次アニール処理温度が上昇するにつれて、Ａｒプラズマ処理した試片（□）の面抵抗の増加は、Ａｒプラズマ処理していない試片（■）の面抵抗の増加よりもはるかに小さい。この結果は、Ａｒプラズマ処理した試片（□）の熱的安定性が、Ａｒプラズマ処理していない試片より著しく優秀であるということを示す。
【００７４】
Ａｒプラズマ処理した試片（□）が優秀な熱的安定性を有することは、ＮｉＳｉの凝集観点から説明が可能である。凝集は、シリサイドの熱的安定性を低下させる主要原因であって、熱グルーブが形成される開始段階および最終的にシリサイドアイランドが形成される段階より構成され、自発的に発生して、シリサイドの表面エネルギーと界面エネルギーとを減少させる。
【００７５】
すなわち、シリサイド凝集は、熱グルーブの形成と非常に密接な関係を有している。図８Ａ、図８Ｂおよび図８ＣのＴＥＭ画像の結果から、Ａｒプラズマ処理した試片の場合、１次ＲＴＡ処理後にＮｉＳｉとシリコン基板の間の界面に熱グルーブが形成されないということが分かる。したがって、２次アニール処理過程において、Ａｒプラズマ処理した試片における凝集が進む速度が、１次ＲＴＡ処理後に多量の熱グルーブが形成されるＡｒプラズマ処理していない試片より小さいため、Ａｒプラズマ処理した試片が優秀な熱的安定性を有すると説明できる。
【００７６】
本願と同時または本願以前に出願されて、公衆に公開された全ての論文および書類の全ての内容は、参照例として本明細書内に採択されることに留意しなければならない。
【００７７】
以上、図面に示された実施形態に基づいて、本発明を説明したが、前記実施形態は、単なる例示に過ぎず、当業者であれば、多様な変形および均等な範囲の他の実施形態が想到可能である。したがって、本発明の真の技術的保護範囲は特許請求の範囲に基づいて決定されなければならない。
【産業上の利用可能性】
【００７８】
本発明のシリサイド薄膜を有する半導体素子およびその製造方法は、例えば、ＵＬＳＩ素子などの製造に適用可能である。
【図面の簡単な説明】
【００７９】
【図１Ａ】本発明の実施形態による熱的に安定したシリサイド薄膜を有する半導体素子の製造方法を説明するための断面図である。
【図１Ｂ】本発明の実施形態による熱的に安定したシリサイド薄膜を有する半導体素子の製造方法を説明するための断面図である。
【図１Ｃ】本発明の実施形態による熱的に安定したシリサイド薄膜を有する半導体素子の製造方法を説明するための断面図である。
【図１Ｄ】本発明の実施形態による熱的に安定したシリサイド薄膜を有する半導体素子の製造方法を説明するための断面図である。
【図１Ｅ】本発明の実施形態による熱的に安定したシリサイド薄膜を有する半導体素子の製造方法を説明するための断面図である。
【図２】Ａｒプラズマ処理を行っていない試片と、Ａｒプラズマ処理を行った試片とについて、それぞれＲＴＡ処理温度と面抵抗値の関係を示すグラフである。
【図３Ａ】Ａｒプラズマ処理を適用していない試片について、ＲＴＡ処理温度とＧＸＲＤ測定結果の関係を示すグラフである。
【図３Ｂ】Ａｒプラズマ処理を適用した試片について、ＲＴＡ処理温度とＧＸＲＤ測定結果の関係を示すグラフである。
【図４Ａ】Ａｒプラズマ処理を適用していない試片の蒸着直後の断面をＴＥＭで撮影した画像である。
【図４Ｂ】Ａｒプラズマ処理を適用した試片の蒸着直後の断面をＴＥＭで撮影した画像である。
【図５Ａ】Ａｒプラズマ処理を適用していない試片について、蒸着直後の試片に存在する成分の深さプロファイルをＡＥＳを利用して測定した結果を表すグラフである。
【図５Ｂ】図４ＢはＡｒプラズマ処理を適用した試片について、蒸着直後の試片に存在する成分の深さプロファイルをＡＥＳを利用して測定した結果を表すグラフである。
【図６Ａ】Ａｒプラズマ処理を適用していない試片について、約６５０℃でＲＴＡ処理を行った後、ＳＥＭを利用して表面の形態変化を撮影した画像である。
【図６Ｂ】Ａｒプラズマ処理を適用した試片について、約６５０℃でＲＴＡ処理を行った後、ＳＥＭを利用して表面の形態変化を撮影した画像である。
【図７Ａ】Ａｒプラズマ処理を適用していない試片について、約６５０℃でＲＴＡ処理を行った後、表面の形態変化を示すＡＦＭ画像である。
【図７Ｂ】Ａｒプラズマ処理を適用した試片について、約６５０℃でＲＴＡ処理を行った後、表面の形態変化を示すＡＦＭ画像である。
【図８Ａ】Ａｒプラズマ処理を適用していない試片について、６５０℃でＲＴＡ処理を行った後の断面の形状を示すＴＥＭ画像である。
【図８Ｂ】Ａｒプラズマ処理を適用した試片について、６５０℃でＲＴＡ処理を行った後の断面の形状を示すＴＥＭ画像である。
【図８Ｃ】Ａｒプラズマ処理を適用した試片について、６５０℃でＲＴＡ処理を行った後の断面の形状を示すＴＥＭ画像である。
【図９Ａ】Ａｒプラズマ処理を適用していない試片について、６５０℃でＲＴＡを行った後、試片内に存在する成分の深さプロファイルをＡＥＳを利用して測定した結果を示すグラフである。
【図９Ｂ】Ａｒプラズマ処理を適用した試片について、６５０℃でＲＴＡを行った後、試片内に存在する成分の深さプロファイルをＡＥＳを利用して測定した結果を示すグラフである。
【図１０】Ａｒプラズマ処理を行っていない試片と、Ａｒプラズマ処理を行った試片とについて、２次アニール処理温度に対する面抵抗値の関係を表すグラフである。
【符号の説明】
【００８０】
１００      ＭＯＳ構造
１０２      シリコン基板
１０４      ゲート酸化膜
１０６      ゲート電極
１０８      ＬＤＤ領域
１１０      スペーサ
１１２      ソース／ドレイン領域
１１６      金属シリサイド薄膜
【図１Ａ】
2005109504.tif 000003
【図１Ｂ】
2005109504.tif 000004
【図１Ｃ】
2005109504.tif 000005
【図１Ｄ】
2005109504.tif 000006
【図１Ｅ】
2005109504.tif 000007
【図２】
2005109504.tif 000008
【図３Ａ】
2005109504.tif 000009
【図３Ｂ】
2005109504.tif 000010
【図５Ａ】
2005109504.tif 000011
【図５Ｂ】
2005109504.tif 000012
【図９Ａ】
2005109504.tif 000013
【図９Ｂ】
2005109504.tif 000014
【図１０】
2005109504.tif 000015
【図４Ａ】
2005109504.tif 000016
【図４Ｂ】
2005109504.tif 000017
【図６Ａ】
2005109504.tif 000018
【図６Ｂ】
2005109504.tif 000019
【図７Ａ】
2005109504.tif 000020
【図７Ｂ】
2005109504.tif 000021
【図８Ａ】
2005109504.tif 000022
【図８Ｂ】
2005109504.tif 000023
【図８Ｃ】
2005109504.tif 000024