(57)【要約】【課題】利得調整回路の出力ＤＣレベルを調整するＤＣオフセット調整回路において、ゲイン設定変更の影響が後段側に現れないようにする。【解決手段】ゲインコントロールアンプ部２０の入力側にオフセット抑制部３２を設け、ＤＣ帰還部３４で、ゲインコントロールアンプ部２０の出力ＤＣレベルを監視し、この監視した出力ＤＣレベルが所定値を維持するようにオフセット抑制部３２を制御することでＤＣ帰還を掛ける。ゲインコントロール検出部１１０は、ゲインコントロールアンプ部２０に対してのゲイン設定値を監視し、制御信号ＤＣＳＷと制御信号ＯＵＴＳＷ  とを所定期間だけ“Ｈ”に設定する。ＤＣ帰還部３４は、制御信号ＤＣＳＷが“Ｈ”の期間、制御時定数を定常時よりも小さな値を使いＤＣ帰還を掛ける。また、信号切替部４０は、制御信号ＯＵＴＳＷ  が“Ｈ”の期間、基準電圧源４２からの基準信号Ｖｒｅｆ  を選択して出力する。【選択図】        図１
2005012409.tif 000002
【特許請求の範囲】
【請求項１】
入力された信号を増幅しまたは減衰させる利得調整部の出力ＤＣレベルを調整するＤＣオフセット調整回路であって、
前記利得調整部の出力ＤＣレベルを監視し、この監視した出力ＤＣレベルが所定値を維持するように帰還制御を行なう帰還制御部と、
前記利得調整部に対してのゲイン設定値が変更される際に、前記利得調整部の後段に接続される回路へ入力される信号の、ＤＣレベルの変動が少なくなるように制御する過渡応答制御部と
を備えたことを特徴とするＤＣオフセット調整回路。
【請求項２】
前記過渡応答制御部は、
所定レベルの直流電圧を出力する基準電圧源と、
複数の入力端と出力端とを有する信号切替部であって、一方の前記入力端には前記利得調整部の出力信号が入力され、他方の前記入力端には前記基準電圧源からの直流電圧が入力され、前記複数の入力端に入力された信号のうちの何れか一方を選択して前記出力端から出力可能な、前記利得調整部の後段に配された信号切替部と
を有し、
前記利得調整部に対してのゲイン設定値の変動幅が所定範囲外となったことを条件として、前記基準電圧源からの直流電圧が前記出力端から出力されるように前記信号切替部を制御する
ことを特徴とする請求項１に記載のＤＣオフセット調整回路。
【請求項３】
前記過渡応答制御部は、前記基準電圧源からの直流電圧が前記出力端から出力されるように制御した後、所定時間経過後、前記利得調整部の出力信号が前記出力端から出力されるように前記信号切替部を制御する
ことを特徴とする請求項２に記載のＤＣオフセット調整回路。
【請求項４】
前記過渡応答制御部は、前記利得調整部に対してのゲイン設定値の変動幅が所定範囲外となったことを条件として、前記帰還制御部の制御時定数を小さくするよう制御する
ことを特徴とする請求項１に記載のＤＣオフセット調整回路。
【請求項５】
前記過渡応答制御部は、前記帰還制御部の制御時定数を小さくするよう制御した後、所定時間経過後、前記帰還制御部の制御時定数を元に戻すよう制御する
ことを特徴とする請求項４に記載のＤＣオフセット調整回路。
【請求項６】
前記過渡応答制御部は、
所定レベルの直流電圧を出力する基準電圧源と、
複数の入力端と出力端とを有する信号切替部であって、一方の前記入力端には前記利得調整部の出力信号が入力され、他方の前記入力端には前記基準電圧源からの直流電圧が入力され、前記複数の入力端に入力された信号のうちの何れか一方を選択して前記出力端から出力可能な、前記利得調整部の後段に配された信号切替部と
を有し、
前記利得調整部に対してのゲイン設定値の変動幅が所定範囲外となったことを条件として、前記基準電圧源からの直流電圧が前記出力端から出力されるように前記信号切替部を制御する
ことを特徴とする請求項４に記載のＤＣオフセット調整回路。
【請求項７】
前記過渡応答制御部は、前記基準電圧源からの直流電圧が前記出力端から出力されるように制御した後、所定時間経過後、前記利得調整部の出力信号が前記出力端から出力されるように前記信号切替部を制御する
ことを特徴とする請求項６に記載のＤＣオフセット調整回路。
【請求項８】
前記過渡応答制御部は、
前記利得調整部に対してのゲイン設定値を監視するゲイン設定値監視部と、
前記ゲイン設定値監視部の監視結果に基づいて、前記利得調整部の出力ＤＣレベルの変動が少なくなるように制御するための制御信号を生成する制御信号生成部と
を有することを特徴とする請求項１に記載のＤＣオフセット調整回路。
【請求項９】
前記ゲイン設定値監視部は、前記利得調整部に対してのゲイン設定値の変動幅が所定範囲内にあるか否かは判定し、所定範囲外であることを条件として、その旨を示す情報を前記制御信号生成部に供給し、
前記制御信号生成部は、前記利得調整部に対してのゲイン設定値の変動幅が所定範囲外であることを示す情報を受け付けたことを条件として、前記制御信号をアクティブにし、所定時間経過後にインアクティブに戻す
ことを特徴とする請求項８に記載のＤＣオフセット調整回路。
【請求項１０】
前記ゲイン設定値監視部は、前記所定範囲を変更可能に構成されている
ことを特徴とする請求項９に記載のＤＣオフセット調整回路。
【請求項１１】
前記制御信号生成部は、前記所定時間を変更可能に構成されている
ことを特徴とする請求項９に記載のＤＣオフセット調整回路。
【請求項１２】
前段の利得調整部と後段の利得調整部の縦続接続で構成されており、かつ前記前段の利得調整部と後段の利得調整部との間に周波数フィルタを備えた構成のものに適用されるＤＣオフセット調整回路であって、
前記帰還制御部は、前記周波数フィルタの前段にて前記前段の利得調整部の出力ＤＣレベルを監視し、この監視した出力ＤＣレベルが所定値を維持するように前記前段の利得調整部の入力側に帰還制御を行なう前段の帰還制御部と、前記後段の利得調整部の出力ＤＣレベルを監視し、この監視した出力ＤＣレベルが所定値を維持するように前記周波数フィルタの後段で、かつ、前記後段の利得調整部の入力側に、帰還制御を行なう後段の帰還制御部とを有し、
前記過渡応答制御部は、前記利得調整部に対してのゲイン設定値が変更される際に、前記前段および前記後段の各利得調整部の後段に接続される回路へ入力される信号の、ＤＣレベルの変動が少なくなるように制御する
ことを特徴とする請求項１に記載のＤＣオフセット調整回路。
【請求項１３】
前記帰還制御部は、
前記利得調整部の入力側に配され前記利得調整部のＤＣオフセットを調整するオフセット抑制部と、
前記利得調整部の出力ＤＣレベルを監視し、この監視した出力ＤＣレベルが所定値を維持するように前記オフセット抑制部を制御する帰還部と
を有する
ことを特徴とする請求項１に記載のＤＣオフセット調整回路。
【請求項１４】
送信波を取り込む入力部と、
前記入力部が取り込んだ送信波信号を増幅しまたは減衰させる利得調整部と、
前記利得調整部の出力ＤＣレベルを監視し、この監視した出力ＤＣレベルが所定値を維持するように帰還制御を行なう帰還制御部と、
前記利得調整部に対してのゲイン設定値が変更される際に、前記利得調整部の後段に接続される回路へ入力される信号の、ＤＣレベルの変動が少なくなるように制御する過渡応答制御部と、
前記入力部、前記利得調整部、前記帰還制御部、および前記過渡応答制御部を搭載したプリント基板と、
金属で形成され、前記入力部、前記利得調整部、前記帰還制御部、および前記過渡応答制御部を搭載したプリント基板を収容するケース枠体と
を備えていることを特徴とするチューナユニット。
【請求項１５】
前記入力部が取り込んだ送信波信号と復調用の局発信号とを混合してベースバンド信号に復調する混合部を備え、
前記利得調整部は、前記混合部から出力されたベースバンド信号を受け取る前段の利得調整部と前記前段の利得調整部から出力された信号の所望周波数の信号を通過させる周波数フィルタと、当該周波数フィルタから出力された信号を受け取る後段の利得調整部とを有しており、
前記帰還制御部は、前記周波数フィルタの前段にて前記前段の利得調整部の出力ＤＣレベルを監視し、この監視した出力ＤＣレベルが所定値を維持するように前記前段の利得調整部の入力側に帰還制御を行なう前段の帰還制御部と、前記後段の利得調整部の出力ＤＣレベルを監視し、この監視した出力ＤＣレベルが所定値を維持するように前記周波数フィルタの後段で、かつ、前記後段の利得調整部の入力側に、帰還制御を行なう後段の帰還制御部とを有し、
前記過渡応答制御部は、前記利得調整部に対してのゲイン設定値が変更される際に、前記前段および前記後段の各利得調整部の後段に接続される回路へ入力される信号のＤＣレベルの変動が少なくなるように制御する
ことを特徴とする請求項１４に記載のチューナユニット。
【請求項１６】
送信波を取り込む入力部と、
前記入力部が取り込んだ送信波信号を増幅しまたは減衰させる利得調整部と、
前記利得調整部の出力ＤＣレベルを監視し、この監視した出力ＤＣレベルが所定値を維持するように帰還制御を行なう帰還制御部と、
前記利得調整部に対してのゲイン設定値が変更される際に、前記利得調整部の出力ＤＣレベルの変動が少なくなるように制御する過渡応答制御部と、
前記利得調整部から出力された信号に対してベースバンド系の受信処理を行なうベースバンド処理部と
を備えていることを特徴とする受信装置。
【請求項１７】
前記入力部が取り込んだ送信波信号と復調用の局発信号とを混合してベースバンド信号に復調する混合部を備え、
前記利得調整部は、前記混合部から出力された信号を受け取る前段の利得調整部と前記前段の利得調整部から出力された信号の所望周波数の信号を通過させる周波数フィルタと、当該周波数フィルタから出力された信号を受け取る後段の利得調整部とを有しており、
前記帰還制御部は、前記周波数フィルタの前段にて前記前段の利得調整部の出力ＤＣレベルを監視し、この監視した出力ＤＣレベルが所定値を維持するように前記前段の利得調整部の入力側に帰還制御を行なう前段の帰還制御部と、前記後段の利得調整部の出力ＤＣレベルを監視し、この監視した出力ＤＣレベルが所定値を維持するように前記周波数フィルタの後段で、かつ、前記後段の利得調整部の入力側に、帰還制御を行なう後段の帰還制御部とを有し、
前記過渡応答制御部は、前記利得調整部に対してのゲイン設定値が変更される際に、前記前段および前記後段の各利得調整部の後段に接続される回路へ入力される信号のＤＣレベルの変動が少なくなるように制御する
ことを特徴とする請求項１６に記載の受信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＤＣオフセット調整回路、チューナユニット、および受信装置に関する。より詳細には、受信した信号を増幅しまたは減衰させる利得調整回路を備えた構成において用いられる、ＤＣ帰還ループによってＤＣオフセットを調整する回路の性能改善に関する。
【０００２】
【従来の技術】
たとえば、デジタル変復調方式向けの受信機では、ベースバンドに変換されかつ適宜ゲインコントロールアンプ（ＧＣＡ；Ｇａｉｎ  Ｃｏｎｔｒｏｌ  Ａｍｐｌｉｆｉｅｒ）にて増幅された受信信号を直交検波器にて直交検波し、さらに直交検波器の出力を復調器にてＡ／Ｄ変換しＩ／Ｑ座標上にプロットする、という方法で、伝送に係るシンボルを受信信号から復調する。しかしながら、復調器への入力には、通常、直流（ＤＣ；Ｄｉｒｅｃｔ  Ｃｕｒｒｅｎｔ）分が含まれており、この直流分（以下ＤＣオフセットともいう）は電源投入の都度、変化する。復調器入力に含まれる直流分が変化すると、復調器にて準拠しているＩ／Ｑ座標原点が移動する。このようなＩ／Ｑ座標原点の移動は、受信感度や隣接チャネル選択度などの安定性の面で受信機性能を低下させる。
【０００３】
このため、無線端末などのベースバンド信号用ゲインコントロールアンプにおいて、ＤＣオフセットをキャンセルすることは、重要な課題である。特に、ゲインが急激に変化する場合の出力ＤＣ電圧の変動は、後段の、ベースバンド処理ＩＣに悪影響を及ぼす。
【０００４】
ここで、復調器入力中の直流分の変動によるＩ／Ｑ座標原点の移動を防ぐには、復調器入力中に含まれる直流分を検出し、検出した直流分に応じて復調器における処理に調整を施せばよい。たとえば、直交検波器から復調器への入力を取り込み、それに含まれる直流分を取り出す処理を所定回数に亘り実行し、得られた複数個の直流分検出値を平均することにより雑音などを除去し、得られた平均値を記憶する。この処理を次回実行するまでの間、このようにして記憶された値を用いて復調器のＤＣオフセットを調整することで、すなわち復調器への入力または出力を補正することで、復調器入力中の直流分の変動によるＩ／Ｑ座標原点の移動を防ぐことができる。
【０００５】
しかしながら、復調器への受信信号入力からその直流分を取り出し平均化する、という従来の方法には、誤動作が生じ易いという問題点がある。すなわち、局部発振周波数の自動制御（ＡＦＣ；ａｕｔｏｍａｔｉｃ  ｆｒｅｑｕｅｎｃｙ  ｃｏｎｔｒｏｌ  ）や、増幅器の利得の自動制御（ＡＧＣ；ａｕｔｏｍａｔｉｃ  Ｇａｉｎ  ｃｏｎｔｒｏｌ）が十分収束しておらず、したがって直交検波器ひいては復調器への入力に周波数または振幅の変動がまだ現れている状態で、上述の方法による直流分検出およびＤＣオフセット調整を行なうと、復調器入力にて受信信号の飽和が生ずるなど、不具合が発生する。
【０００６】
また、従来の方法では、平均化の対象とされているのが受信信号中の直流分であるため、短時間の平均化処理では、受信信号の変化パターン（シンボル列の内容）の影響を排除できない。そのため、長時間に亘り直流分の検出を続け多数の平均化対象を得なければならず、処理時間の長期化に妨げとなっており、また信頼性の向上にも支障となっていた。
【０００７】
そこで、ゲインコントロールアンプのＤＣオフセットをキャンセルする回路において、このような問題を解決するものとして、飽和などの不具合が生じ難く、電源投入直後から高安定の受信感度、隣接チャネル選択度特性を実現できるようにする仕組みが提案されている（たとえば、特許文献１参照）。
【０００８】
【特許文献１】
特開２０００−２１６８３６号公報
【０００９】
この特許文献１に記載の技術は、無信号時におけるＤＣオフセット電圧を検出し、その検出結果で補正を掛けるという方法を採っている。たとえば、電源が投入された直後所定期間に亘り、直交検波器より前段に設けられている自動利得調整回路（ＡＧＣ）の減衰率または増幅率を制御して、直交検波器への無入力状態を発生させる。無入力状態が続いている間における復調器への入力を平均化し、復調器におけるＤＣオフセット調整量を決定する。このような構成により、ＡＦＣやＡＧＣの収束状況あるいは受信信号の変化パターンの影響を受けないため、従来に比べ高安定の受信感度や隣接チャネル選択度特性を実現することができる。ＤＣオフセット調整量を決定するのに要する時間を短くすることもできる。
【００１０】
【発明が解決しようとする課題】
しかしながら、特許文献１に記載の技術は、無信号時におけるＤＣオフセット電圧を検出し、その検出結果で補正を掛けるという方法であるから、無信号期間のないシステムでは、採用することができない。
【００１１】
無信号期間のないシステムにて、ゲインコントロールアンプのＤＣオフセットをキャンセルするには、温度などの動作条件によって生じるＤＣ変動を抑えるために定常的にＤＣ帰還を掛ける仕組みが用いられる。
【００１２】
しかしながら、このような仕組みとすると、ＤＣ帰還のフィルタの時定数によって、その回路の応答スピードが決まる。スピードを上げるためには時定数を小さくする必要があるが、このことにより、データが欠落し、ビット誤り率（ＢＥＲ；ｂｉｔ  ｅｒｒｏｒ  ｒａｔｅ）の悪化に繋がる。
【００１３】
たとえば、図７（Ａ）は、ＤＣ帰還ループによってＤＣオフセットをキャンセルするＤＣオフセット調整回路を備えた高周波受信回路の一例を示す。この高周波受信回路１は、それぞれゲインコントロール信号が個別に入力される３段構成のゲインコントロールアンプ部２０（それぞれを参照子ａ，ｂ，ｃで示す）と、ＤＣオフセット調整回路３０とを有している。ＤＣ帰還部３０は、１段目のゲインコントロールアンプ部２０ａの前段に配されたオフセット抑制部（ｏｆｆｓｅｔ  ｃａｎｃｅｌ  ）３２と、ＤＣ帰還部（ＤＣ  ｆｅｅｄｂａｃｋ  ）３４とで構成されている。オフセット抑制部３２とＤＣ帰還部３４とにより帰還制御部３１が構成される。
【００１４】
なお、ここでは、入力信号ＩＮとこの入力信号ＩＮに対応した信号ＩＮＸと言った２つの信号を取り扱う構成となっている。たとえば、図示しない高周波入力段にて得られる直交変調波のＩ成分とＱ成分や、入力信号ＩＮとその反転信号ＩＮＸと言った、差動伝送による２つの信号である。
【００１５】
ＤＣ帰還部３４は、３段目のゲインコントロールアンプ部２０ｃの入力信号ＩＮ系統と反転信号ＩＮＸ系統について、それぞれ出力ＤＣレベルを監視し、それぞれのＤＣレベルが所定値を維持するように、オフセット抑制部３２にＤＣ帰還を掛ける。このような回路において、出力の応答スピードはＤＣ帰還部３４の時定数で決定される。
【００１６】
出力の応答スピードを高める場合、この時定数を小さくすればよい。しかし、この時定数は、ビット・エラー・レートに影響するため、極端に小さくすることはできない。つまり、現状の回路構成では、出力の制御応答スピードとビット・エラー・レートとを同時に満足させることは難しい。よって、実際には、両性能の中間程度に設定せざるを得ないのが実情である。
【００１７】
また、このような回路でゲインコントロール信号によりゲインを変化させた場合、出力ＤＣの変動が発生する。この変動が落ち着くまでの時間は、前述のことから分かるように、ＤＣ帰還部３４の時定数によって決まる。たとえば、出力波形は、図８に示すように、ゲイン変更後に一旦定常状態のＤＣ収束値から外れたり、振動したり、その後には、暫くの間外れたままの状態になるなど、不安定な応答となる。
【００１８】
しかしながら、このような信号が、後段の回路、たとえば、ベースバンドプロセッサに入力されると、受信データのビット誤り率が悪くなるなど、後段回路の動作に異常を来す。このため、出力ＤＣの変動量を小さくする仕組みや、収束までの時間を小さくする仕組みが必要である。
【００１９】
また、ダイレクトコンバージョンシステムに定常的にＤＣ帰還を掛けるＤＣオフセット調整回路を適用すると、制御系が不安定になる。たとえば、ダイレクトコンバージョンシステムにおいては、先ずミキサ部（ＭＩＸ；混合回路）で高周波信号を受け、局部発振回路から供給される局発（ｌｏｃａｌ  ）信号と混合して、差周波数に周波数変換する。
【００２０】
ここで、多くのダイレクトコンバージョンシステムにおいては、図７（Ｂ）に示すように、ミキサ部５０で周波数変換された信号に含まれる帯域外の不要信号を除去するためのＬＰＦ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ  ；低域通過フィルタ）６０が含まれる。この場合、ＬＰＦ６０を含んだ形でＤＣ帰還の時定数を小さくすると、ＬＰＦ６０とＤＣ帰還に用いられる図示しないＨＰＦ（Ｈｉｇｈ  Ｐａｓｓ  Ｆｉｌｔｅｒ；高域通過フィルタ）とによる位相の回りで、制御系が不安定になる。そうすると、可変ゲインアンプで増幅する信号に２次歪み成分が混入し、上記同様に受信データのビット誤り率が悪くなる。
【００２１】
本発明は、上記事情に鑑みてなされたものであり、定常的に動作するＤＣ帰還ループによってＤＣオフセットをキャンセルする回路構成を採る場合においても、制御系の安定化や収束の短時間化を実現でき、ダイレクトコンバージョン方式の受信機などにおける受信性能を向上させることのできる仕組みを提供することを目的とする。
【００２２】
【課題を解決するための手段】
本発明に係るＤＣオフセット調整回路、チューナユニット、あるいは受信装置においては、利得調整部の出力ＤＣレベルを監視し、この監視した出力ＤＣレベルが所定値を維持するように帰還制御を行なう帰還制御部と、利得調整部に対してのゲイン設定値が変更される際に、利得調整部の後段に接続される回路へ入力される信号の、ＤＣレベルの変動が少なくなるように制御する過渡応答制御部と、過渡応答制御部とを備える構成とした。
【００２３】
また従属項に記載された発明は、本発明に係るＤＣオフセット調整回路、チューナユニット、あるいは受信装置のさらなる有利な具体例を規定する。
【００２４】
たとえば、帰還制御部の構成としては、定常的に利得調整部の出力ＤＣレベルをモニタし、ＤＣレベルが一定となるように入力側に直流帰還を掛ける構成とするべく、利得調整部の入力側に配され利得調整部のＤＣオフセットを調整するオフセット抑制部と、利得調整部の出力ＤＣレベルを監視しこの監視した出力ＤＣレベルが所定値を維持するようにオフセット抑制部を制御する帰還部とを有する構成とする。
【００２５】
過渡応答制御部は、利得調整部に対するゲイン設定を監視し、ゲイン設定が変動した場合に、その影響が利得調整部の出力や後段回路側に現れないように制御するとよい。たとえば、過渡応答制御部は、ゲイン設定変更後の所定期間、利得調整部から後段回路に渡される信号をミュートするように制御するとよい。
【００２６】
また過渡応答制御部は、ゲイン設定変更後の所定期間、帰還制御部の制御時定数を定常時の時定数よりも小さくなるように制御するとよい。ゲイン設定変更後の所定期間は、ＤＣ帰還の制御系の過渡応答を高速化させるということである。
【００２７】
なお、ＤＣオフセット調整回路がダイレクトコンバージョン方式の受信回路に用いられる場合には、利得調整部を、周波数フィルタを挟んで前段側と後段側に分ける。さらに、帰還制御部も、周波数フィルタを制御ループ内に入れないように前段側と後段側に分け、前段側と後段側の各帰還制御部について、定常的にそれぞれの利得調整部の出力ＤＣレベルをモニタし、ＤＣレベルが一定となるようにそれぞれの入力側に直流帰還を掛ける構成とする。そして、過渡応答制御部は、前段側と後段側のそれぞれの系統について独立に、前述のような制御を行なう構成とする。
【００２８】
つまり、周波数フィルタを制御ループ内に入れないように帰還制御部を構成しつつ、過渡応答制御部は、各利得調整部に対してのゲイン設定値が変更される際に、それぞれについて、利得調整部の出力ＤＣレベルの変動が少なくなるように制御する構成とする。
【００２９】
【作用】
本発明に係る上記構成においては、先ず、定常的に利得調整部の出力ＤＣレベルを監視してＤＣ帰還を掛ける仕組みを採用することで、無信号期間のないシステムでもＤＣオフセットをキャンセルできるようにする。
【００３０】
過渡応答制御部は、利得調整部に対してのゲイン設定値を監視し、ゲイン設定値が変更されたときには、利得調整部の後段に接続される回路へ入力される信号の、ＤＣレベルの変動が少なくなるように制御する。たとえば、ゲイン設定変更の影響が利得調整部の出力や後段回路側に現れないように制御する。
【００３１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００３２】
＜ＤＣオフセット調整回路の構成＞
図１は、本発明に係るＤＣオフセット調整回路を搭載した高周波受信回路１の一実施形態を示す回路ブロック図である。図２は、高周波受信回路１にて取り扱う種々の信号のタイミングチャートの一例である。
【００３３】
この高周波受信回路１は、ゲインコントロールアンプ回路部分と、ＤＣオフセットキャンセル回路部分とで構成されている。具体的には、ゲインコントロールアンプ回路部分として、３段構成のゲインコントロールアンプ部２０（それぞれを参照子ａ，ｂ，ｃで示す）を有する。また、ＤＣオフセットキャンセル回路部分としてＤＣオフセット調整回路３０を備える。入力信号ＩＮとこの入力信号ＩＮに対応した信号ＩＮＸとしては、たとえば、図示しない高周波入力段にて得られる直交変調波のＩ成分とＱ成分や、入力信号ＩＮとその反転信号ＩＮＸと言った差動伝送による２つの信号が入力される。
【００３４】
各ゲインコントロールアンプ部２０は、オフセットキャンセル制御部１００からのゲインコントロール信号Ｖｃｏｎｔに基づいて自動利得制御動作をするアンプ部（ＧＣＡ）２２（それぞれを参照子ａ，ｂ，ｃで示す）と、差動出力ＤＣの中心電圧を基準電圧に合わせるコモン帰還部（Ｃｏｍｍｏｎ  ｆｅｅｄ  ｂａｃｋ）２４（それぞれを参照子ａ，ｂ，ｃで示す）とを備える。
【００３５】
ＤＣオフセット調整回路３０は、オフセット抑制部３２と、ＤＣ帰還部３４と、信号切替部４０と、基準電圧源４２と、過渡応答制御部の一例であるオフセットキャンセル制御部１００とで構成されている。オフセット抑制部３２とＤＣ帰還部３４とにより帰還制御部３１が構成される。
【００３６】
本実施形態における主要部分であるオフセットキャンセル制御部１００は、各ゲインコントロールアンプ部２０に設定されるべきゲインコントロール信号Ｖｃｏｎｔを監視する、ゲイン設定値監視部の一例であるゲインコントロール検出部１１０と、ＤＣ帰還部３４や信号切替部４０に対しての制御信号の発するべきタイミングを調整する、制御信号生成部の一例であるカウンタ部１２０と、カウンタ部１２０の指示に基づきゲインコントロールアンプ部２０にゲインコントロール信号Ｖｃ  （それぞれ参照子ａ，ｂ，ｃで示す）を設定するゲイン設定部１３０とで構成されている。
【００３７】
ＤＣ帰還部３４は、３段目のゲインコントロールアンプ部２０ｃの入力信号ＩＮ系統と反転信号ＩＮＸ系統について、それぞれ出力ＤＣレベルを監視し、それぞれのＤＣレベルが所定値を維持するように、オフセット抑制部３２にＤＣ帰還を掛ける。
【００３８】
ＤＣ帰還部３４は、複数の時定数の何れかを選択して動作可能に構成する。具体的には、ＤＣ帰還の時定数を変化させるカウンタ部１２０からの制御信号ＤＣＳＷが“Ｌ”（ローレベル；インアクティブ）のときには定常状態の時定数Ｔ１となり、“Ｈ”（ハイレベル；アクティブ）のときには定常状態の時定数Ｔ１よりも小さな時定数Ｔ２となるようにする。つまり、制御信号ＤＣＳＷを“Ｈ”に設定することで、ＤＣ帰還部３４の制御応答を高速にし、これにより、出力ＤＣ変動を高速で収束可能にする。
【００３９】
３段目のゲインコントロールアンプ部２０ｃの入力信号ＩＮ系統と反転信号ＩＮＸ系統の各出力信号は、それぞれ信号切替部４０の一方の入力端子に入力される。対応する信号切替部４０の他方の入力端子には、基準電圧源４２から基準信号Ｖｒｅｆ  が入力され、制御端子にはカウンタ部１２０から制御信号ＯＵＴＳＷ  が入力されるようになっている。ここで、基準信号Ｖｒｅｆ  は、出力をミュートするためのもので、たとえば定常状態でのゲインコントロールアンプ部２０ｃの出力ＤＣレベル、すなわちＤＣ収束値と等しい直流電圧を設定するとよい。
【００４０】
本実施形態の信号切替部４０は、制御信号ＯＵＴＳＷ  が“Ｌ”（ローレベル；インアクティブ）のときに、内部のスイッチはゲインコントロールアンプ部２０ｃをそのまま選択して出力する一方、“Ｈ”（ハイレベル；アクティブ）のときには内部のスイッチがオンし基準信号Ｖｒｅｆ  側に切り替えることで、基準電圧源４２からの基準信号Ｖｒｅｆ  を選択して出力する。すなわち、信号切替部４０は、出力ミュートスイッチとして機能し、制御信号ＯＵＴＳＷ  が“Ｈ”の期間、出力を所定のＤＣレベルにミュートする。
【００４１】
ゲイン設定は、電圧で取り扱ってもよいし、シリアルデータで取り扱ってもよい。本実施形態では、シリアルデータで取り扱うこととする。この場合、各ゲインコントロールアンプ部２０用のゲイン設定値Ｖｃ  （それぞれ参照子ａ，ｂ，ｃで示す）は、一旦、ゲインコントロール検出部１１０に取り込まれ、その後、ゲイン設定部１３０を介して設定されるようになっている。たとえば、先ず、図示しないＣＰＵ（ｃｅｎｔｒａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ  ）などからシリアルデータとしてオフセットキャンセル制御部１００に供給される。たとえば、ゲインコントロール検出部１１０は、図２（Ａ），（Ｂ），（Ｃ）に示すように、データ信号ＤＡＴＡをクロック信号ＣＬＫ０の立上りまたは立下りで取り込んだ後にデコードし、ゲインコントロール信号Ｖｃｏｎｔを生成する。生成されたゲインコントロール信号Ｖｃｏｎｔは、ゲインコントロール検出部１１０とカウンタ部１２０に供給される。
【００４２】
ゲインコントロール検出部１１０は、このデジタルデータで現されたゲイン設定値を一旦保持し、ゲイン設定部１３０に渡す。また、ゲインコントロール検出部１１０は、ゲインコントロール信号Ｖｃｏｎｔの立上り時に取り込んだゲイン設定値が所定の閾値Ｖｔｈ以内であるか否かを判定し、閾値Ｖｔｈの範囲外であることを条件としてカウンタ部１２０のカウント動作を起動するための制御信号ＣＴＳＴを出力する。つまり、ゲインコントロール検出部１１０は、ゲインコントロールアンプ部２０のゲイン設定の変動幅を検出する変動幅検出部として機能する。
【００４３】
閾値Ｖｔｈに関しては、固定値にすることに限らず、アプリケーションに応じて、任意の値を設定可能にするのがよい。たとえば、図示しないＣＰＵなどの指示に基づき、任意の値に設定可能な構成とするのがよい。
【００４４】
カウンタ部１２０には、所定周波数のクロック信号ＣＬＫ  が入力されるようになっている。カウンタ部１２０は、ゲインコントロール検出部１１０からの制御信号ＣＴＳＴを受け付けると、カウント動作を起動しクロック信号ＣＬＫ  の数を計数し、カウント値がそれぞれ予め設定されている条件に達したとき、制御信号ＤＣＳＷをＤＣ帰還部３４に、また制御信号ＯＵＴＳＷ  を信号切替部４０に、それぞれ出力する。またゲインコントロール信号Ｖｃｏｎｔを受け付けると、制御信号ＧＡＩＮＳＥＴ  を“Ｈ”（アクティブ）に設定して、各ゲインコントロールアンプ部２０へゲインコントロール信号Ｖｃの設定ができるようにする。
【００４５】
つまり、ゲインコントロール検出部１１０でゲインコントロールアンプ部２０のゲインの変動幅を検出し、その変動幅に応じてカウンタ部１２０と連動してＤＣ帰還部３４の応答動作を制御する。たとえば、ゲインコントロール検出部１１０は、閾値Ｖｔｈを超えたゲインコントロール信号Ｖｃｏｎｔのデータ（Ｄａｔａ）変化でカウンタ部１２０のカウント動作を起動する。カウンタ部１２０は、カウント動作を起動すると、ＤＣ帰還部３４や信号切替部４０の動作を定常動作から一旦高速動作に切り替えさせるべく、制御信号ＤＣＳＷと制御信号ＯＵＴＳＷ  とを“Ｈ”にする。そして、制御信号ＧＡＩＮＳＥＴ  を“Ｈ”（アクティブ）に設定して、各ゲインコントロールアンプ部２０へゲインコントロール信号Ｖｃｏｎｔが設定されるようにする。この後、所定のタイミングで、ＤＣ帰還部３４や信号切替部４０の動作を定常動作に戻すべく、制御信号ＤＣＳＷと制御信号ＯＵＴＳＷ  とを“Ｌ”（インアクティブ）にする。
【００４６】
ゲイン設定部１３０は、ゲインコントロール検出部１１０を介して入力されたゲインコントロール信号Ｖｃｏｎｔを保持する保持回路として、フリップ・フロップ（Ｆ／Ｆ；Ｆｌｉｐ−ｆｌｏｐ  ）１１２を有している。ゲイン設定部１３０は、カウンタ部１２０から入力されるゲイン設定用の制御信号ＧＡＩＮＳＥＴ  を受けて、その指示に基づく所定のタイミング（“Ｈ”のとき）でゲインコントロール信号Ｖｃｏｎｔを対応するゲインコントロールアンプ部２０に設定する。
【００４７】
＜ＤＣオフセット調整回路の動作＞
次に、図２のタイミングチャートを参照しつつ、上記構成のＤＣオフセット調整回路３０の動作例について説明する。
【００４８】
ゲインコントロール信号Ｖｃｏｎｔがゲインコントロール検出部１１０へ入力される。ゲインコントロール検出部１１０は、ゲインの変化量が閾値Ｖｔｈ以下の場合、ゲインコントロール信号Ｖｃｏｎｔをそのままゲイン設定部１３０に渡す。
【００４９】
このとき、ゲインコントロール検出部１１０は、制御信号ＣＴＳＴを“Ｌ”に維持するので、結果として、ゲインコントロール信号Ｖｃｏｎｔにより、ゲインコントロールアンプ部２０のゲインがコントロールされる。
【００５０】
この定常状態では、カウンタ部１２０は、制御信号ＤＣＳＷと制御信号ＯＵＴＳＷ  とを、ともに“Ｌ”に設定している。このため、ＤＣ帰還部３４は、３段目のゲインコントロールアンプ部２０ｃの出力ＤＣレベルを監視しつつ、定常状態の時定数Ｔ１にて、ＤＣレベルが一定に維持されるように、オフセット抑制部３２にＤＣ帰還を掛けている。信号切替部４０は、ＤＣレベルが一定に維持されている、３段目のゲインコントロールアンプ部２０ｃの出力信号を選択して、そのまま出力する。
【００５１】
一方、ゲインコントロール信号Ｖｃｏｎｔが閾値Ｖｔｈ以上となったときには、ゲインコントロール検出部１１０は、制御信号ＣＴＳＴを“Ｈ”に立ち上げカウンタ部１２０を起動する。これを受けて、カウンタ部１２０は、カウント動作を起動し、制御信号ＣＴＳＴ“Ｈ”後のクロック信号ＣＬＫ  の最初の立上りに同期して、制御信号ＤＣＳＷと制御信号ＯＵＴＳＷ  とを、ともに“Ｈ”に立ち上げる。
【００５２】
これを受けて、先ず、ＤＣ帰還部３４は、過渡応答のために、定常状態の時定数Ｔ１から、より小さな時定数Ｔ２に切り替えて、ＤＣレベルが一定に維持されるように、オフセット抑制部３２にＤＣ帰還を掛ける。この時点では、ゲイン設定部１３０には制御信号ＧＡＩＮＳＥＴ  “Ｌ”が設定されており、ゲインコントロールアンプ部２０には、未だ閾値Ｖｔｈを超えたゲインレベルが設定され、それ以前のゲインが設定されている状態である。よって、ＤＣ帰還部３４の制御動作が、時定数Ｔ１から時定数Ｔ２に切り替わっても、入力レベルに変化がない限り、特段の変化は現れない。
【００５３】
また、信号切替部４０は、制御信号ＯＵＴＳＷ  “Ｈ”を受けて、内部のスイッチを基準信号Ｖｒｅｆ  側に切り替え、基準電圧源４２からの基準信号Ｖｒｅｆ  を出力することで、後段回路への出力を所定のＤＣレベルにミュートする。
【００５４】
この後、カウンタ部１２０は、次のクロック信号ＣＬＫ  の立上りに同期して、制御信号ＧＡＩＮＳＥＴ  を“Ｈ”に設定する。これを受けてゲイン設定部１３０は、変更後のゲインを対応するゲインコントロールアンプ部２０に設定する。ゲインレベルが変更されるので、ゲインコントロールアンプ部２０の出力ＤＣに変動が発生する。しかしながらこのときには、ＤＣ帰還部３４は、定常時よりも小さな時定数Ｔ２で制御するので、ＤＣ収束値に急速に収束させようとする。また、信号切替部４０は基準信号Ｖｒｅｆ  を出力することで後段回路への出力をミュートしているので、この間のＤＣ帰還部３４によるＤＣ収束動作が後段回路に影響を与えない。
【００５５】
つまり、ＤＣオフセット調整回路３０は、ゲインが閾値Ｖｔｈ以上に変化したときに、ＤＣ帰還の時定数を定常状態の値Ｔ１よりも小さなＴ２に変化させ、同時に、後段回路への出力をミュートすることにより、過渡的な直流分の収束スピードをアップし、かつ後段回路への出力の変動を抑える。
【００５６】
この後カウンタ部１２０で、ある時間までカウントした後、２つのスイッチ、すなわち制御信号ＤＣＳＷ，制御信号ＤＣＳＷを元に戻すことで、ＤＣオフセット調整回路３０は、通常動作モードとなる。たとえば、図２に示すように、制御信号ＤＣＳＷはクロック信号ＣＬＫ  のｍ分周分（アクティブ期間ｔ１）後に、また制御信号ＯＵＴＳＷ  は、クロック信号ＣＬＫ  のｎ分周分（アクティブ期間ｔ２）後に、それぞれ“Ｌ”に設定する、すなわちインアクティブに戻す。
【００５７】
なお、制御信号ＤＣＳＷ，制御信号ＯＵＴＳＷ  の“Ｈ”の期間（オン期間）に関しては、固定値にすることに限らず、アプリケーションに応じて、任意の値を設定可能にするのがよい。たとえば、図示しないＣＰＵなどの指示に基づき、任意の値に設定可能な構成とするのがよい。また、図２ではｍ＞ｎとしているが、ｍ＜ｎやｍ＝ｎとしてもよい。何れにしても、ゲイン変更後の過渡的な直流分がほぼ収束された後に元に戻すようにすればよい。
【００５８】
ここで、ＤＣ帰還部３４におけるＤＣフィードバックのカットオフ周波数ωｏに関しては、下記式（１）の通り、ゲインコントロールアンプ部２０のゲインＧに比例するので、全ゲイン範囲において同じ動作をさせるために、制御信号ＤＣＳＷを“Ｈ”（すなわちオン）にしたときの時定数を、ゲインコントロール後のゲインによって変化させるとよい。
【数１】
2005012409.tif 000003
【００５９】
なお、上記説明では、ゲインが閾値Ｖｔｈ以上に変化したときに、ＤＣ帰還部３４におけるＤＣ帰還の時定数を定常値Ｔ１よりも小さな値Ｔ２に変化させるとともに、信号切替部４０にて後段回路への出力をミュートするようにしていたが、すなわちミュート機能のオン／オフと、制御信号ＤＣＳＷの機能のオン／オフをともに作動させていたが、何れか一方のみを作動させるようにしてもよい。制御信号ＤＣＳＷ，制御信号ＯＵＴＳＷ  のオン期間を調整することと組み合わせるなどすることで、あらゆる動作状態に対応することができる。
【００６０】
図３および図４は、上記構成のＤＣオフセット調整回路３０において、ゲインコントロールアンプ部２０へのゲインを変化させたときの出力ＤＣ波形（信号切替部４０の出力）を示す波形図である。比較のため、図５に従来回路での波形例を示す。
【００６１】
ここで、図３は、信号切替部４０によるミュート機能を作動させずに、ＤＣ帰還部３４におけるＤＣ帰還の時定数切替機能のみを作動させた場合の事例である。また、図４は、ＤＣ帰還部３４におけるＤＣ帰還の時定数切替機能と、信号切替部４０によるミュート機能の双方を作動させた場合の事例である。図中、上部がゲインコントロールアンプ部２０ｃの出力電圧波形であり、下部は測定のためのトリガの波形である。
【００６２】
図３から分かるように、ＤＣ帰還の時定数切替機能のみを作動させた場合であっても、ゲイン変更直後の出力ＤＣ変動量を低減することができ、またゲイン変更後の過渡的な直流分の収束スピードが、従来よりも格段にアップしている。つまり、ゲイン変更時に生じる過渡的な出力ＤＣ変動を高速で収束させることができる。
【００６３】
また、図４に示すように、ミュート機能も作動させると、ミュート期間は図３におけるＤＣ変動の収束過程が出力に現れない。つまり、ミュート機能を併用することで、ＤＣの急激な変化も除去することができる。
【００６４】
このように、上記構成のＤＣオフセット調整回路３０に依れば、ゲインを変化させる場合に、ゲイン変更後の所定期間、ＤＣ帰還回路の時定数を定常時よりも小さく設定することで過渡的な出力ＤＣ変動（ＤＣオフセット）を抑えるとともに、短時間でＤＣ電圧を安定化させることで２次歪み成分の混入やそれによる受信データのビット誤り率悪化などの問題を解消できる。系の応答の収束時間を短縮することができる。ゲインが変化したときに発生するＤＣオフセットの変動を少なくすることにより、後段回路への影響を軽減することができる。
【００６５】
また、ゲイン変更後の所定期間、出力をミュートすることで、後段回路へのＤＣの急激な変化を除去することができ、後段回路への影響を一層軽減することができる。
【００６６】
また、ゲイン設定変更後の所定期間経過後には、元の制御状態に戻すようにしたので、定常状態時の動作には何ら不都合を与えることはない。
【００６７】
＜ダイレクトコンバージョンシステムへの応用＞
図６は、上記構成のＤＣオフセット調整回路を、受信装置の一例であるダイレクトコンバージョンシステムに適用する場合の一実施形態を示す回路ブロック図である。
【００６８】
このダイレクトコンバージョンシステム５においては、所定の周波数で伝送される無線信号などをローノイズアンプやバンドパスフィルタなどを有する図示しない前段回路を介してミキサ部５０に供給する。ミキサ部５０には、図示しない局部発振回路から局発（ｌｏｃａｌ  ）信号も供給される。ミキサ部５０の出力はゲインコントロールアンプ部２０やＤＣオフセット調整回路３０に供給される。
【００６９】
なお、図示しない前段回路や局部発振回路、ミキサ部５０、ゲインコントロールアンプ部２０、およびＤＣオフセット調整回路３０を、共通のプリント基板に搭載し、このプリント基板に被せるように金属製の枠体（外装ケース）を取り付けてチューナユニット（受信用高周波モジュール）を構成する。
【００７０】
また、ゲインコントロールアンプ部２０の後段に、図示しないアナログ／デジタル変換器（Ａ／Ｄ変換器）やベースバンド処理回路を設けて、受信装置を構成する。
【００７１】
ここで、図示しないが、ミキサ部５０には、直交変調波のＩ成分用とＱ成分用の２系統（それぞれ参照子Ｉ，Ｑを付して説明する）が設けられる。そして、バンドパスフィルタの出力（信号ＩＮ）を直接にＩ成分用のミキサ部５０Ｉに供給するとともに、バンドパスフィルタの出力をπ／２移相器（ここでのπ／２とは受信する希望波の変調周波数に対するπ／２を意味する）を介して信号ＩＮＸとして他方のミキサ部５０Ｑに供給する。
【００７２】
両ミキサ部５０Ｉ，５０Ｑには、局発信号が供給され、受信信号と局発信号との混合で、所定の周波数の受信信号をベースバンド信号に復調する。ここで、ミキサ部５０Ｉで復調される信号とミキサ部５０Ｑで得られる信号は、位相が９０°（π／２）ずれた信号であり、Ｉ成分とＱ成分とが直交変調された信号を復調して復調ベースバンド信号とする。
【００７３】
ミキサ部５０は、ミキサ部５０Ｉで得られたＩ成分と、ミキサ部５０Ｑで得られたＱ成分を、３段構成のゲインコントロールアンプ部２０に供給する。そして、さらに、図示しないＡ／Ｄ変換器に供給し、それぞれの成分の受信データを得、さらに各受信データを、図示しないベースバンド処理回路に供給して、ベースバンド系の受信処理を行なう。
【００７４】
このように構成されるダイレクトコンバージョン方式の受信回路（ダイレクトコンバージョンシステム５）は、受信した信号から直接ベースバンド信号を得る復調処理が行なわれて、中間周波信号に変換する処理を必要としない簡単な回路構成で、受信処理が行なわれる。
【００７５】
ここで、本字実施形態のＤＣオフセット調整回路３０では、ＬＰＦを挟んで、ゲインコントロールアンプを複数（たとえば２つ）のブロックに分け、ブロックごとにＤＣ帰還を掛け、それぞれに対して、上述のＤＣオフセット調整回路３０にて示したと同様に、ＤＣ帰還の時定数切替機能やミュート機能を作動させる構成とする。なお、ミキサ部５０側である前段ブロックのトータルゲインよりも、後段ブロックのトータルゲインの方が大きくなるようにするとよい。
【００７６】
具体的には、図６に示すように、先ず前段側のブロックについては、ミキサ部５０とＬＰＦ６０との間に、１段目のゲインコントロールアンプ部２０ａを設け、その前段にオフセット抑制部３２ａを設ける。そして、この１段目のゲインコントロールアンプ部２０ａの入力信号ＩＮ系統と反転信号ＩＮＸ系統について、それぞれ出力ＤＣレベルを監視し、それぞれのＤＣレベルが所定値を維持するように、オフセット抑制部３２ａにＤＣ帰還を掛けるＤＣ帰還部３４ａを設ける。オフセット抑制部３２ａとＤＣ帰還部３４ａとにより前段側の帰還制御部３１ａが構成される。
【００７７】
また、後段側のブロックについては、２段目のゲインコントロールアンプ部２０ｂの前段にオフセット抑制部３２ｂを設け、また３段目のゲインコントロールアンプ部２０ｃと信号切替部４０との間に出力バッファ（Ｏｕｔ  Ｂｕｆｆｅｒ）２８を設ける。そして、この出力バッファ２８の入力信号ＩＮ系統と反転信号ＩＮＸ系統について、それぞれ出力ＤＣレベルを監視し、それぞれのＤＣレベルが所定値を維持するように、オフセット抑制部３２ｂにＤＣ帰還を掛けるＤＣ帰還部３４ｂを設ける。オフセット抑制部３２ｂとＤＣ帰還部３４ｂとにより後段側の帰還制御部３１ｂが構成される。
【００７８】
カウンタ部１２０は、ゲインコントロール検出部１１０からの制御信号ＣＴＳＴを受け付けると、カウント動作を起動しクロック信号ＣＬＫ  の数を計数し、カウント値がそれぞれ予め設定されている条件に達したとき、アクティブ期間ｔ２ａの制御信号ＤＣＳＷａ  をＤＣ帰還部３４ａに、またアクティブ期間ｔ２ｂ（ｔ２ａと同一でもよいし異なっていてもよい）の制御信号ＤＣＳＷｂ  をＤＣ帰還部３４ｂに、また制御信号ＯＵＴＳＷ  を信号切替部４０に、また制御信号ＧＡＩＮＳＥＴ  をゲイン設定部１３０に、それぞれ出力する。つまり、カウンタ部１２０は、各ブロックのＤＣ帰還部３４ａ，３０ｂに、独立に制御信号ＤＣＳＷａ  ，ＤＣＳＷｂ  を入力する点が異なる。オフセットキャンセル制御部１００におけるその他の構成や機能は、ＤＣオフセット調整回路３０におけるものと同じである。ここでは、それらの機能についての説明を割愛する。
【００７９】
ダイレクトコンバージョン方式では、ミキサ部５０を構成する素子のアンバランスによるＤＣオフセットが大きいため、ここでは図６に示したように、ミキサ部５０側のブロックに１段構成のゲインコントロールアンプ部２０ａを配して、先ずそこでＤＣ帰還を掛ける構成とした。そして、上述のＤＣオフセット調整回路３０にて適用したと同様に、ＤＣ帰還の時定数切替機能をＤＣ帰還部３４ａに作動させることで、前段ブロックにおけるＤＣの過渡応答の安定化が容易となるようになった。なお、後段ブロックについては、ＤＣ帰還の時定数切替機能と、信号切替部４０によるミュート機能の双方を作動させることができる。
【００８０】
つまり、ダイレクトコンバージョンのシステムにおいては、ＤＣ帰還の系をＬＰＦを挟んで複数のブロックに分けて取り扱い、それぞれについてＤＣ帰還の時定数切替機能やミュート機能を作動させるようにすれば、何れの系についても、ＤＣ帰還の制御系を安定化することで２次歪み成分の混入やそれによる受信データのビット誤り率悪化などの問題を解消できる。系の応答の収束時間を短縮することや、後段回路への影響を軽減することもできる。
【００８１】
上記構成では、前段ブロックについてはミュート機能を設けていないが、信号切替部４０と同様の構成をゲインコントロールアンプ部２０ａとＬＰＦ６０との間に設けることで、前段ブロックについても、ミュート機能を作動させることができる。
【００８２】
なお、ミキサ部５０からＬＰＦ６０の間にゲインコントロールアンプを設けない構成とする場合には、図６に示した１段目のＤＣ帰還部３４ａの制御信号ＤＣＳＷａ  による制御は不要となる。
【００８３】
【発明の効果】
以上のように、本発明によれば、帰還制御部を設けて定常的に利得調整部の出力ＤＣレベルを監視してＤＣ帰還を掛ける構成としつつ、過渡応答制御部により、利得調整部に対してのゲイン設定値を監視しゲイン設定値が変更されたときには、ゲイン設定変更の影響が利得調整部の出力や後段回路側に現れないように制御するようにした。
【００８４】
これにより、無信号期間のないシステムでもＤＣオフセットをキャンセルすることができるとともに、ゲイン設定変更時の過渡的なＤＣ変動を抑えることや、短時間でＤＣ電圧を安定化させることが可能となった。これにより、ゲイン設定変更時の後段回路に及ぼす影響を低減あるいは除去できるようになった。
【００８５】
ゲイン設定変更後所定期間経過後には、元の制御状態に戻すようにすれば、定常状態時の動作には何ら不都合を与えない。
【図面の簡単な説明】
【図１】本発明に係るＤＣオフセット調整回路の一実施形態を示す回路ブロック図である。
【図２】ＤＣオフセット調整回路にて取り扱う種々の信号の、タイミングチャートの一例である。
【図３】ＤＣ帰還の時定数切替機能のみを作動させた場合の事例を示した波形図である。
【図４】ＤＣ帰還の時定数切替機能とミュート機能の双方を作動させた場合の事例を示した波形図である。
【図５】従来回路での出力波形例を示す図である。
【図６】ＤＣオフセット調整回路を、ダイレクトコンバージョンシステムに適用する場合の一実施形態を示す回路ブロック図である。
【図７】ＤＣ帰還ループによって、ＤＣオフセットをキャンセルするゲインコントロールアンプ回路の従来例を示す図である。
【図８】従来回路での出力波形例を示す図である。
【符号の説明】
１…高周波受信回路、５…ダイレクトコンバージョンシステム、２０…ゲインコントロールアンプ部、２２…アンプ部、２４…コモン帰還部、２８…出力バッファ、３０…ＤＣオフセット調整回路、３１…帰還制御部、３２…オフセット抑制部、３４…ＤＣ帰還部、４０…信号切替部、４２…基準電圧源、５０…ミキサ部、６０…ＬＰＦ、１００…オフセットキャンセル制御部、１１０…ゲインコントロール検出部（ゲイン設定値監視部）、１２０…カウンタ部（制御信号生成部）、１３０…ゲイン設定部
【図１】
2005012409.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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