(57)【要約】    【課題】      回路規模を小型にすることができるデコード回路及びデコード方法を提供する。    【解決手段】  ＤＡＣ用デコード回路１は、第１のサブ出力信号生成回路２と、第２のサブ出力信号生成回路３と、出力信号生成回路４とを備える。第１のサブ出力信号生成回路２は、入力信号５の一部のビット情報に基づき繰り返しの基本単位となる第１のサブ出力信号２Ｓを生成する。第２のサブ出力信号生成回路３は、入力信号５に関係なく、繰り返しの基本単位となる第２のサブ出力信号３Ｓを生成する。出力信号生成回路４は、入力信号５の他の一部のビット情報に基づき、第１のサブ出力信号２Ｓと第２のサブ出力信号３Ｓとの組み合わせ順序を決定し、出力信号６を生成する。  【選択図】      図１
2005159503.tif 000002
【特許請求の範囲】
【請求項１】
複数ビットの入力信号の一部のビット情報に基づき、繰り返しの基本単位となる第１のビット配列を有する第１のサブ出力信号を出力する第１のサブ出力信号生成回路と、
前記入力信号のビット情報に関係なく、繰り返しの基本単位となる第２のビット配列を有する第２のサブ出力信号を出力する第２のサブ出力信号生成回路と、
前記入力信号の他の一部のビット情報に基づき、前記第１のサブ出力信号と第２のサブ出力信号との組み合わせ順序を決定し、出力信号を生成する出力信号生成回路と
を備えたことを特徴とするデコード回路。
【請求項２】
前記入力信号の昇順若しくは降順に対応して前記出力信号は一定の第１の周期で変化し、前記第１の周期よりも短い一定の第２の周期において、前記第１のサブ出力信号の第１のビット配列は、前記入力信号の昇順又は降順に対応して、変化することを特徴とする請求項１記載のデコード回路。
【請求項３】
前記第１のサブ出力信号は情報「０」と情報「１」とを混在させたビット配列であり、前記第２のサブ出力信号はすべて情報「０」のビット配列であることを特徴とする請求項１又は請求項２記載のデコード回路。
【請求項４】
前記入力信号のビット情報に関係なく、繰り返しの基本単位となる第３のビット配列を有する第３のサブ出力信号を出力する第３のサブ出力信号生成回路を更に備え、
前記出力信号生成回路は、前記入力信号の他の一部のビット情報に基づき、前記第１のサブ出力信号と第２のサブ出力信号と第３のサブ出力信号との組み合わせ順序を決定し、出力信号を生成することを特徴とする請求項１記載のデコード回路。
【請求項５】
前記第１のサブ出力信号は情報「０」と情報「１」とを混在させたビット配列であり、前記第２のサブ出力信号はすべて情報「０」のビット配列であり、前記第３のサブ出力信号はすべて情報「１」のビット配列であることを特徴とする請求項４記載のデコード回路。
【請求項６】
複数ビットの入力信号の一部のビット情報に基づき、繰り返しの基本単位となる第１のビット配列を有する第１のサブ出力信号を生成する段階と、
前記入力信号のビット情報に関係なく、繰り返しの基本単位となる第２のビット配列を有する第２のサブ出力信号を生成する段階と、
前記入力信号の他の一部のビット情報に基づき、前記第１のサブ出力信号と第２のサブ出力信号との組み合わせ順序を決定し、出力信号を生成する段階と
を備えたことを特徴とするデコード方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デコード回路及びデコード方法に関し、特に半導体集積回路等の電子機器に搭載されるデジタルアナログコンバータ用デコード回路及びデコード方法に関する。
【背景技術】
【０００２】
入力信号に対して特定の出力信号を持つデコード回路としては、例えば半導体メモリのアドレスデコード回路等のように様々な方式が提案されている（例えば、特許文献１参照。）。
【０００３】
ここで、抵抗ストリング（strings）型デジタルアナログコンバータ（以下、単に「ＤＡＣ」という。）で必要とされるデコード論理や、抵抗マトリックス（matrix）型ＤＡＣで必要とされるデコード論理を備えたデコード回路においては、入力信号の昇順若しくは降順に対して一定の周期構造を有する出力信号が得られる。
【０００４】
抵抗ストリング型ＤＡＣにおいては、例えば、図５（Ａ）に示す４ビットのビット配列を有する入力信号に対して、図５（Ｂ）に示す１６ビットのビット配列を有する出力信号が得られる。具体的には、「００００」の４ビットのビット配列を有する入力信号に対して、「１０００…００００」の１６ビットのビット配列を有する出力信号が得られる。図５（Ａ）に示すように、「００００」、「０００１」、…、「１１１１」に、順次、入力信号が昇順すると、この昇順に対応して、図５（Ｂ）に示すように、出力信号は「１０００…００００」、「０１００…００００」、…、「００００…０００１」へと順次変化し、出力信号は一定の周期構造を示す。
【０００５】
抵抗マトリックス型ＤＡＣにおいては、例えば、図６（Ａ）に示す４ビットのビット配列を有する入力信号に対して、図６（Ｂ）に示す１６ビットのビット配列を有する出力信号が得られる。具体的には、「００００」の４ビットのビット配列を有する入力信号に対して、「１１１１…１１１１」の１６ビットのビット配列を有する出力信号が得られる。図６（Ａ）に示すように、入力信号が昇順すると、この昇順に対応して、図６（Ｂ）に示すように、出力信号は「１１１１…１１１１」、「０１１１…１１１１」、…、「００００…０００１」へと順次変化し、出力信号は一定の周期構造を示す。
【特許文献１】特開平５−２５８５７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、抵抗ストリング型ＤＡＣ又は抵抗マトリックス型ＤＡＣ用デコード回路においては、一定の周期構造を有する出力信号が得られるにもかかわらず、出力信号のビット配列数に応じた回路構成が必要であり、回路規模が大型になるという問題がある。
【０００７】
本発明は、かかる点に鑑みなされたものであり、回路規模を小型にすることができるデコード回路及びデコード方法の提供を目的とする。
【課題を解決するための手段】
【０００８】
本発明のデコード回路は、複数ビットの入力信号の一部のビット情報に基づき、繰り返しの基本単位となる第１のビット配列を有する第１のサブ出力信号を出力する第１のサブ出力信号生成回路と、前記入力信号のビット情報に関係なく、繰り返しの基本単位となる第２のビット配列を有する第２のサブ出力信号を出力する第２のサブ出力信号生成回路と、前記入力信号の他の一部のビット情報に基づき、前記第１のサブ出力信号と第２のサブ出力信号との組み合わせ順序を決定し、出力信号を生成する出力信号生成回路とを備えた構成を採る。
【０００９】
この構成によれば、繰り返しの基本単位となるビット配列を有する第１のサブ出力信号と第２のサブ出力信号とを生成し、この第１のサブ出力信号と第２のサブ出力信号との組み合わせ順序を決定し出力することで、一定の周期構造を有する出力信号を生成することができるので、第１のサブ出力信号生成回路を共用化し、かつ第２のサブ出力信号生成回路を共用化し、第１のサブ出力信号生成回路と第２のサブ出力信号生成回路と出力信号生成回路とを有する簡素な回路構成においてデコード回路を構築することができる。
【００１０】
本発明のデコード回路は、前記入力信号の昇順若しくは降順に対応して前記出力信号は一定の第１の周期で変化し、前記第１の周期よりも短い一定の第２の周期において、前記第１のサブ出力信号の第１のビット配列は、前記入力信号の昇順又は降順に対応して、変化する構成を採る。
【００１１】
本発明のデコード回路は、前記第１のサブ出力信号は情報「０」と情報「１」とを混在させたビット配列であり、前記第２のサブ出力信号はすべて情報「０」のビット配列である構成を採る。
【００１２】
本発明のデコード回路は、前記入力信号のビット情報に関係なく、繰り返しの基本単位となる第３のビット配列を有する第３のサブ出力信号を出力する第３のサブ出力信号生成回路を更に備え、前記出力信号生成回路は、前記入力信号の他の一部のビット情報に基づき、前記第１のサブ出力信号と第２のサブ出力信号と第３のサブ出力信号との組み合わせ順序を決定し、出力信号を生成する構成を採る。
【００１３】
本発明のデコード回路は、前記第１のサブ出力信号は情報「０」と情報「１」とを混在させたビット配列であり、前記第２のサブ出力信号はすべて情報「０」のビット配列であり、前記第３のサブ出力信号はすべて情報「１」のビット配列である構成を採る。
【００１４】
本発明のデコード方法は、複数ビットの入力信号の一部のビット情報に基づき、繰り返しの基本単位となる第１のビット配列を有する第１のサブ出力信号を生成する段階と、前記入力信号のビット情報に関係なく、繰り返しの基本単位となる第２のビット配列を有する第２のサブ出力信号を生成する段階と、前記入力信号の他の一部のビット情報に基づき、前記第１のサブ出力信号と第２のサブ出力信号との組み合わせ順序を決定し、出力信号を生成する段階とを備えた構成を採る。
【００１５】
この方法によれば、繰り返しの基本単位となるビット配列を有する第１のサブ出力信号と第２のサブ出力信号とを生成し、この第１のサブ出力信号と第２のサブ出力信号との組み合わせ順序を決定し出力するにより、一定の周期構造を有する出力信号を生成することができる。
【発明の効果】
【００１６】
本発明によれば、回路構成を簡素にし、回路規模を小型にすることができるデコード回路及びデコード方法を提供することができる。
【発明を実施するための最良の形態】
【００１７】
本発明の骨子は、デコード回路及びそのデコード方法において、入力信号の一部のビット情報により繰り返しの基本単位となるビット配列を有するサブ出力信号と、入力信号のビット情報に関係なく繰り返しの基本単位となるビット配列を有するサブ出力信号とを生成し、入力信号の他の一部のビット情報により生成されたサブ出力信号の組み合わせ順序を決定し出力することにより、入力信号の昇順若しくは降順に対して一定の周期構造を有する出力信号を生成することができる。
【００１８】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１９】
（実施の形態１）
本発明の実施の形態１は、４ビットの入力信号の入力に対して１６ビットの出力信号が出力される、抵抗ストリング型ＤＡＣ用デコード回路及びデコード方法を説明する。
【００２０】
図１に示すように、実施の形態１に係るＤＡＣ用デコード回路１は、４ビットの入力信号５の一部のビット情報に基づき、繰り返しの基本単位となる第１のビット配列を有する第１のサブ出力信号２Ｓを出力する第１のサブ出力信号生成回路２と、入力信号５のビット情報に関係なく、繰り返しの基本単位となる第２のビット配列を有する第２のサブ出力信号３Ｓを出力する第２のサブ出力信号生成回路３と、入力信号５の他の一部のビット情報に基づき、第１のサブ出力信号２Ｓと第２のサブ出力信号３Ｓとの組み合わせ順序を決定し、出力信号６を生成する出力信号生成回路４とを備えている。
【００２１】
入力信号５は、図２（Ａ）に示すように、４ビット配列で構成されている。入力信号５のビット配列が「００００」、「０００１」、…、「１１１１」と順次昇順した場合、「００００」から「１１１１」までが１周期である。また、降順とは、昇順とは逆に、ビット配列が「１１１１」、「１１１０」、…、「００００」に変化することである。１周期における入力信号５のビット配列は合計１６通り存在する。
【００２２】
出力信号６は１６ビット配列で構成されている。図２（Ｂ）に示すように、入力信号５の１周期の昇順に対応して、出力信号６のビット配列は「１０００…００００」、「０１００…００００」、…、「００００…０００１」と順次降順する。出力信号６は、入力信号５と同様に合計１６通りのビット配列を有し、入力信号５の昇順（又は降順）に対応して、一定の周期構造を有する。
【００２３】
ここで、図２（Ｂ）に示す出力信号６の一定の周期構造（１６ビット×１６段）に着目してみると、破線で囲んで示すように、出力信号６のビット配列に繰り返しの基本単位となるビット配列の領域を抽出することができる。例えば、１６ビット×１６段のビット配列を横方向に４ビット毎に縦方向に４段毎に分割し、４ビットのビット配列を４段有する領域Ａ及び領域Ｂを抽出することができる。領域Ａは、ビット配列「１０００」、「０１００」、「００１０」及び「０００１」を備え、情報「０」と情報「１」とが混在する、繰り返しの基本単位となるビット配列の領域である。領域Ｂは、ビット配列「００００」、「００００」、「００００」及び「００００」を備え、すべて情報「０」で、繰り返しの基本単位となるビット配列の領域である。領域Ａは、図２（Ｂ）中、左上から右下に向かって斜めに４個存在し、領域Ｂは、左下部分に６個、右上部分に６個、合計１２個存在する。
【００２４】
第１のサブ出力信号生成回路２は入力信号５の入力に基づき領域Ａのいずれかのビット配列を有する第１のサブ出力信号２Ｓを生成し出力する。ここで、図２（Ａ）に示す入力信号５のビット配列に着目してみると、図２（Ｃ）に示すように、入力信号５の上位２ビットに関係なく下位２ビットの組み合わせにより、第１のサブ出力信号２Ｓは４通りのビット配列が得られる。すなわち、入力信号５の下位２ビット「００」に対して「１０００」のビット配列を有する第１のサブ出力信号２Ｓ（１）が得られ、以下同様に「０１」に対して「０１００」のビット配列を有する第１のサブ出力信号２Ｓ（２）、「１０」に対して「００１０」のビット配列を有する第１のサブ出力信号２Ｓ（３）、「１１」に対して「０００１」のビット配列を有する第１のサブ出力信号２Ｓ（４）が得られる。第１のサブ出力信号２Ｓは、出力信号６の一定の周期変化（第１の周期）に対して、４分の１の短い周期（第２の周期）で変化する。従って、２ビットの入力信号に対して４ビットの第１のサブ出力信号２Ｓが得られる論理回路構成により、第１のサブ出力信号生成回路２を構築することができる。
【００２５】
第２のサブ出力信号生成回路３は入力信号５のビット情報に関係なく領域Ｂのビット配列を有する第２のサブ出力信号３Ｓを生成し出力する。つまり、図２（Ｄ）に示すように、入力信号５のビット数やビット情報に関係なく、第２のサブ出力信号３Ｓは１通りの「００００」のビット配列である。従って、１〜４ビットのいずれかの入力信号に対して４ビットの第２のサブ出力信号３Ｓが得られる論理回路構成により、第２のサブ出力信号生成回路３を構築することができる。
【００２６】
図１に示す出力信号生成回路４は、入力信号５のビット配列の上位２ビットに基づき、第１のサブ出力信号２Ｓ、第２のサブ出力信号３Ｓのいずれかの組み合わせ順序を決定し、この決定された順序に従って第１のサブ出力信号２Ｓ及び第２のサブ出力信号３ＳをＤＡＣ用デコード回路１の出力信号６として出力する。図２（Ｅ）に示すように、入力信号５の上位２ビットが「００」の場合、「第１のサブ出力信号２Ｓ」、「第２のサブ出力信号３Ｓ」、「第２のサブ出力信号３Ｓ」、「第２のサブ出力信号３Ｓ」の順序において、出力信号生成回路４は出力信号６を出力する。この場合、領域Ａ及び領域Ｂで表現すれば、「領域Ａ」、「領域Ｂ」、「領域Ｂ」、「領域Ｂ」のそれぞれの、入力信号５に対応する第１のサブ出力信号２Ｓ、第２のサブ出力信号３Ｓが順次出力される。以下同様に、入力信号５の上位２ビットが「０１」の場合、「第２のサブ出力信号３Ｓ（領域Ｂ）」、「第１のサブ出力信号２Ｓ（領域Ａ）」、「第２のサブ出力信号３Ｓ（領域Ｂ）」、「第２のサブ出力信号３Ｓ（領域Ｂ）」の順序において、出力信号生成回路４は出力信号６を出力する。上位２ビットが「１０」の場合は「第２のサブ出力信号３Ｓ（領域Ｂ）」、「第２のサブ出力信号３Ｓ（領域Ｂ）」、「第１のサブ出力信号２Ｓ（領域Ａ）」、「第２のサブ出力信号３Ｓ（領域Ｂ）」の順序、上位２ビットが「１１」の場合は「第２のサブ出力信号３Ｓ（領域Ｂ）」、「第２のサブ出力信号３Ｓ（領域Ｂ）」、「第２のサブ出力信号３Ｓ（領域Ｂ）」、「第１のサブ出力信号２Ｓ（領域Ａ）」の順序において、出力信号６を出力することができる。
【００２７】
次に、実施の形態１に係るＤＡＣ用デコード回路１のデコード方法を説明する。
【００２８】
まず、図２（Ａ）に示す入力信号５が、図１に示すＤＡＣ用デコード回路１に入力される。ＤＡＣ用デコード回路１においては、入力信号５のビット配列の下位２ビットに基づき第１のサブ出力信号生成回路２により第１のサブ出力信号２Ｓを生成し、この生成に併せて入力信号５のビット配列に関係なく第２のサブ出力信号生成回路３により第２のサブ出力信号３Ｓを生成する。この第１のサブ出力信号２Ｓ、第２のサブ出力信号３Ｓは出力信号生成回路４に入力される。
【００２９】
一方、入力信号５のビット配列の上位２ビットは出力信号生成回路４に入力される。この入力に基づき、出力信号生成回路４は、第１のサブ出力信号２Ｓ、第２のサブ出力信号３Ｓの組み合わせ順次を決定し、この決定された順次に従い第１のサブ出力信号２Ｓ及び第２のサブ出力信号３ＳをＤＡＣ用デコード回路１の出力信号６として出力する。
【００３０】
このように、実施の形態１によれば、繰り返しの基本単位となるビット配列を有する第１のサブ出力信号２Ｓと第２のサブ出力信号３Ｓとを生成し、この第１のサブ出力信号２Ｓと第２のサブ出力信号３Ｓとの組み合わせ順序を決定し出力することで、一定の周期構造を有する出力信号６を生成することができる。この結果、第１のサブ出力信号生成回路２を共用化し、かつ第２のサブ出力信号生成回路３を共用化することができるので、第１のサブ出力信号生成回路２と第２のサブ出力信号生成回路３と出力信号生成回路４とを有する簡素な回路構成においてＤＡＣ用デコード回路１を構築することができる。
【００３１】
（実施の形態２）
本発明の実施の形態２は、４ビットの入力信号の入力に対して１６ビットの出力信号が得られる、抵抗マトリックス型ＤＡＣ用デコード回路及びデコード方法を説明する。
【００３２】
図３に示すように、実施の形態２に係るＤＡＣ用デコード回路１は、４ビットの入力信号５の一部のビット情報に基づき、繰り返しの基本単位となる第１のビット配列を有する第１のサブ出力信号２Ｓを出力する第１のサブ出力信号生成回路２と、入力信号５のビット情報に関係なく、繰り返しの基本単位となる第２のビット配列を有する第２のサブ出力信号３Ｓを出力する第２のサブ出力信号生成回路３と、更に入力信号５のビット情報に関係なく、繰り返しの基本単位となる第３のビット配列を有する第３のサブ出力信号７Ｓを出力する第３のサブ出力信号生成回路７と、入力信号５の他の一部のビット情報に基づき、第１のサブ出力信号２Ｓと第２のサブ出力信号３Ｓと第３のサブ出力信号７Ｓとの組み合わせ順序を決定し、出力信号６を生成する出力信号生成回路４とを備えている。
【００３３】
入力信号５は、図２（Ａ）に示す入力信号５と同様に、図４（Ａ）に示すように、４ビット配列で構成され、１周期における入力信号５のビット配列は合計１６通り存在する。
【００３４】
出力信号６は１６ビット配列で構成されている。図４（Ｂ）に示すように、入力信号５の１周期の昇順に対応して、出力信号６のビット配列は「１１１１…１１１１」、「０１１１…１１１１」、…、「００００…０００１」と順次降順する。出力信号６は、入力信号５と同様に合計１６通りのビット配列を有し、入力信号５の昇順（又は降順）に対応して、一定の周期構造を有する。
【００３５】
ここで、図４（Ｂ）に示す出力信号６の一定の周期構造（１６ビット×１６段）に着目してみると、破線で囲んで示すように、例えば、１６ビット×１６段のビット配列を横方向に４ビット毎に縦方向に４段毎に分割し、４ビットのビット配列を４段有する領域Ａ、領域Ｂ及び領域Ｃを抽出することができる。領域Ａは、ビット配列「１１１１」、「０１１１」、「００１１」及び「０００１」を備え、情報「０」と情報「１」とが混在する、繰り返しの基本単位となるビット配列の領域である。領域Ｂは、ビット配列「００００」、「００００」、「００００」及び「００００」を備え、すべて情報「０」で、繰り返しの基本単位となるビット配列の領域である。領域Ｃは、ビット配列「１１１１」、「１１１１」、「１１１１」及び「１１１１」を備え、すべて情報「１」で、繰り返しの基本単位となるビット配列の領域である。領域Ａは、図４（Ｂ）中、左上から右下に向かって斜めに４個存在し、領域Ｂは左下部分に６個存在し、領域Ｃは右上部分に６個存在する。
【００３６】
第１のサブ出力信号生成回路２は入力信号５の入力に基づき領域Ａのいずれかのビット配列を有する第１のサブ出力信号２Ｓを生成し出力する。図４（Ａ）に示す入力信号５のビット配列に着目してみると、図４（Ｃ）に示すように、入力信号５の上位２ビットに関係なく下位２ビットの組み合わせにより、第１のサブ出力信号２Ｓは４通りのビット配列が得られる。すなわち、入力信号５の下位２ビット「００」に対して「１１１１」のビット配列を有する第１のサブ出力信号２Ｓ（１）が得られ、以下同様に「０１」に対して「０１１１」のビット配列を有する第１のサブ出力信号２Ｓ（２）、「１０」に対して「００１１」のビット配列を有する第１のサブ出力信号２Ｓ（３）、「１１」に対して「０００１」のビット配列を有する第１のサブ出力信号２Ｓ（４）が得られる。第１のサブ出力信号２Ｓは、出力信号６の一定の周期変化（第１の周期）に対して、４分の１の短い周期（第２の周期）で変化する。従って、２ビットの入力信号に対して４ビットの第１のサブ出力信号２Ｓが得られる論理回路構成により、第１のサブ出力信号生成回路２を構築することができる。
【００３７】
第２のサブ出力信号生成回路３は入力信号５のビット情報に関係なく領域Ｂのビット配列を有する第２のサブ出力信号３Ｓを生成し出力する。つまり、図４（Ｄ）に示すように、入力信号５のビット数やビット情報に関係なく、第２のサブ出力信号３Ｓは１通りの「００００」のビット配列である。従って、１〜４ビットのいずれかの入力信号に対して４ビットの第２のサブ出力信号３Ｓが得られる論理回路構成により、第２のサブ出力信号生成回路３を構築することができる。
【００３８】
第３のサブ出力信号生成回路７は入力信号５のビット情報に関係なく領域Ｃのビット配列を有する第３のサブ出力信号７Ｓを生成し出力する。つまり、図４（Ｅ）に示すように、入力信号５のビット数やビット情報に関係なく、第３のサブ出力信号７Ｓは１通りの「１１１１」のビット配列である。従って、１〜４ビットのいずれかの入力信号に対して４ビットの第３のサブ出力信号７Ｓが得られる論理回路構成により、第３のサブ出力信号生成回路７を構築することができる。
【００３９】
図３に示す出力信号生成回路４は、入力信号５のビット配列の上位２ビットに基づき、第１のサブ出力信号２Ｓ、第２のサブ出力信号３Ｓ、第３のサブ出力信号７Ｓのいずれかの組み合わせ順序を決定し、この決定された順序に従って第１のサブ出力信号２Ｓ、第２のサブ出力信号３Ｓ及び第３のサブ出力信号７ＳをＤＡＣ用デコード回路１の出力信号６として出力する。図４（Ｆ）に示すように、入力信号５の上位２ビットが「００」の場合、「第１のサブ出力信号２Ｓ」、「第３のサブ出力信号７Ｓ」、「第３のサブ出力信号７Ｓ」、「第３のサブ出力信号７Ｓ」の順序において、出力信号生成回路４は出力信号６を出力する。この場合、領域Ａ、領域Ｂ及び領域Ｃで表現すれば、「領域Ａ」、「領域Ｃ」、「領域Ｃ」、「領域Ｃ」のそれぞれの、入力信号５に対応する第１のサブ出力信号２Ｓ、第３のサブ出力信号７Ｓが順次出力される。以下同様に、入力信号５の上位２ビットが「０１」の場合、「第２のサブ出力信号３Ｓ（領域Ｂ）」、「第１のサブ出力信号２Ｓ（領域Ａ）」、「第３のサブ出力信号７Ｓ（領域Ｃ）」、「第３のサブ出力信号７Ｓ（領域Ｃ）」の順序において、出力信号生成回路４は出力信号６を出力する。上位２ビットが「１０」の場合は「第２のサブ出力信号３Ｓ（領域Ｂ）」、「第２のサブ出力信号３Ｓ（領域Ｂ）」、「第１のサブ出力信号２Ｓ（領域Ａ）」、「第３のサブ出力信号７Ｓ（領域Ｃ）」の順序、上位２ビットが「１１」の場合は「第２のサブ出力信号３Ｓ（領域Ｂ）」、「第２のサブ出力信号３Ｓ（領域Ｂ）」、「第２のサブ出力信号３Ｓ（領域Ｂ）」、「第１のサブ出力信号２Ｓ（領域Ａ）」の順序において、出力信号６を出力することができる。
【００４０】
次に、実施の形態２に係るＤＡＣ用デコード回路１のデコード方法を説明する。
【００４１】
まず、図４（Ａ）に示す入力信号５が、図３に示すＤＡＣ用デコード回路１に入力される。ＤＡＣ用デコード回路１においては、入力信号５のビット配列の下位２ビットに基づき第１のサブ出力信号生成回路２により第１のサブ出力信号２Ｓを生成し、この生成に併せて入力信号５のビット配列に関係なく第２のサブ出力信号生成回路３により第２のサブ出力信号３Ｓ及び第３のサブ出力信号生成回路７により第３のサブ出力信号７Ｓを生成する。この第１のサブ出力信号２Ｓ、第２のサブ出力信号３Ｓ、第３のサブ出力信号７Ｓは出力信号生成回路４に入力される。
【００４２】
一方、入力信号５のビット配列の上位２ビットは出力信号生成回路４に入力される。この入力に基づき、出力信号生成回路４は、第１のサブ出力信号２Ｓ、第２のサブ出力信号３Ｓ、第３のサブ出力信号７Ｓの組み合わせ順次を決定し、この決定された順次に従い第１のサブ出力信号２Ｓ、第２のサブ出力信号３Ｓ、第３のサブ出力信号７ＳをＤＡＣ用デコード回路１の出力信号６として出力する。
【００４３】
このように、実施の形態２によれば、繰り返しの基本単位となるビット配列を有する第１のサブ出力信号２Ｓと第２のサブ出力信号３Ｓと第３のサブ出力信号７Ｓとを生成し、この第１のサブ出力信号２Ｓと第２のサブ出力信号３Ｓと第３のサブ出力信号７Ｓとの組み合わせ順序を決定することで、一定の周期構造を有する出力信号６を生成することができる。この結果、第１のサブ出力信号生成回路２を共用化し、第２のサブ出力信号生成回路３を共用化し、第３のサブ出力信号生成回路７を共用化することができるので、第１のサブ出力信号生成回路２と第２のサブ出力信号生成回路３と第３のサブ出力信号生成回路７と出力信号生成回路４とを有する簡素な回路構成においてＤＡＣ用デコード回路１を構築することができる。
【００４４】
なお、本発明は上記複数の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００４５】
例えば、上記実施の形態１及び実施の形態２は、４ビットの入力信号の入力に対して１６ビットの出力信号を出力するＤＡＣ用デコード回路１に本発明を適用した例を説明したが、本発明はこの入力信号のビット配列数並びに出力信号のビット配列数に限定されない。
【００４６】
例えば、本発明は、７ビットのビット配列の入力信号が入力される抵抗マトリックス型ＤＡＣ用デコード回路及びデコード方法にも適用することができる。この場合、ＤＡＣ用デコード回路は、一定の周期構造を有し、１２８ビットの出力信号を有する。出力信号の一定の周期構造を縦方向に６４段毎に２分割して繰り返しの基本単位となるビット配列の領域を生成した場合、３２段毎に４分割して繰り返しの基本単位となるビット配列の領域を生成した場合、１６段毎に８分割して繰り返しの基本単位となるビット配列の領域を生成した場合、８段毎に１６分割して繰り返しの基本単位となるビット配列の領域を生成した場合、各々、ＤＡＣ用デコード回路の面積比は１３８７：９２０：９６７：１１３３になる。つまり、繰り返しの基本単位となるビット配列の領域の規模（分割数）によってＤＡＣ用デコード回路の面積比は変動し、この場合には３２段毎に４分割して繰り返しの基本単位となるビット配列の領域を生成した場合が、ＤＡＣ用デコード回路の回路規模を最も小型にすることができる。
【００４７】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【産業上の利用可能性】
【００４８】
本発明に係るデコード回路及びデコード方法は、回路規模を小型にすることができる効果を有し、ＤＡＣ用デコード回路及びデコード方法に有用である。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施の形態１に係るＤＡＣ用デコード回路のブロック図
【図２】図１に示すＤＡＣ用デコード回路の信号のビット配列を示す図
【図３】本発明の実施の形態２に係るＤＡＣ用デコード回路のブロック図
【図４】図３に示すＤＡＣ用デコード回路の信号のビット配列を示す図
【図５】従来技術に係る抵抗ストリング型ＤＡＣ用デコード回路の信号のビット配列を示す図
【図６】従来技術に係る抵抗マトリックス型ＤＡＣ用デコード回路の信号のビット配列を示す図
【符号の説明】
【００５０】
１  ＤＡＣ用デコード回路
２  第１のサブ出力信号生成回路
２Ｓ  第１のサブ出力信号群
３  第２のサブ出力信号生成回路
３Ｓ  第２のサブ出力信号群
４  出力信号生成回路
５  入力信号
６  出力信号
７  第３のサブ出力信号生成回路
７Ｓ  第３のサブ出力信号群
【図１】
2005159503.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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