(57)【要約】【課題】不揮発性半導体記憶装置において、書き込み電圧を低減でき、大容量で高速化を図ることが困難であった。【解決手段】基板１１上にゲート絶縁膜１２を介して、第1の方向に周期的に浮遊ゲート１３と制御ゲート１６とが交互に配列される。浮遊ゲートは、断面形状が矩形状の第１の部分１３ａと、第１の部分の略中央部上に位置し断面形状が矩形状でありかつ第1の方向に平行な方向における長さが第１の部分よりも小さな第２の部分１３ｂとからなる。制御ゲートは、隣り合う一対の浮遊ゲートの第２の部分間の第３の部分１６ａと、隣り合う一対の浮遊ゲートの第１の部分の相互間に位置する第４の部分１６ｂとからなる。浮遊ゲート及びその両側に位置する一対の制御ゲートによって１個のメモリセルが構成され、隣り合うメモリセルはその間に位置する制御ゲートを共有し、浮遊ゲートとその両側の一対の制御ゲートとの容量結合により浮遊ゲートが駆動される。【選択図】図２
2005101066.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたゲート絶縁膜と、
上記基板の同一平面上で第１の方向に周期的に配置され、上記ゲート絶縁膜に接し、上記第１の方向に平行かつ上記基板に対して垂直な方向を含んだ平面で切断した断面形状が略矩形状の第１の部分と、この第１の部分の略中央部上に位置し上記第１の方向に平行かつ上記基板に対して垂直な方向を含んだ平面で切断した断面形状が略矩形状でありかつ第1の方向に平行な長さが上記第１の部分よりも小さな第２の部分とからなる複数の浮遊ゲートと、
上記複数の各浮遊ゲートの相互間及び両端部に位置する浮遊ゲートの側面に位置するように上記第１の方向に周期的に配置され、隣り合う一対の上記浮遊ゲートの第２の部分の相互間に位置する第３の部分と、隣り合う一対の浮遊ゲートの上記第１の部分の相互間に位置し、上記第３の部分と一体的に設けられた第４の部分とからなる複数の制御ゲートと、
上記複数の各浮遊ゲートと上記複数の各制御ゲートとの間及び上記複数の各制御ゲートと上記基板との間を絶縁するゲート間絶縁膜とを具備し、
上記複数の各浮遊ゲート及びその両側に位置する一対の上記制御ゲートによって１個のメモリセルが構成され、隣り合う一対の各メモリセルではその間に位置する制御ゲートを共有し、各メモリセルでは各浮遊ゲートとその両側に位置する一対の上記制御ゲートとの容量結合により各浮遊ゲートが駆動されることを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板上に形成されたゲート絶縁膜と、
上記基板の同一平面上で第１の方向に周期的に配置され、上記ゲート絶縁膜に接し、上記第１の方向に平行かつ上記基板に対して垂直な方向を含んだ平面で切断した断面形状が略矩形状の第１の部分と、この第１の部分の略中央部上に位置し上記第１の方向に平行かつ上記基板に対して垂直な方向を含んだ平面で切断した断面形状が略矩形状であり第１の方向に平行な方向における長さが上記第１の部分よりも小さな第２の部分とからなる複数の浮遊ゲートと、
上記複数の各浮遊ゲートの相互間及び両端部に位置する浮遊ゲートの側面に位置するように上記第１の方向に周期的に配置され、隣り合う一対の上記浮遊ゲートの第２の部分の相互間に位置する第３の部分とからなる複数の制御ゲートと、
上記複数の各浮遊ゲートと上記複数の各制御ゲートとの間及び上記複数の各制御ゲートと上記基板との間を絶縁するゲート間絶縁膜とを具備し、
上記複数の各浮遊ゲート及びその両側に位置する一対の上記制御ゲートによって１個のメモリセルが構成され、隣り合う一対の各メモリセルではその間に位置する制御ゲートを共有し、各メモリセルでは各浮遊ゲートとその両側に位置する一対の上記制御ゲートとの容量結合により各浮遊ゲートが駆動されることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記複数の各制御ゲートの前記第３の部分の下部に位置しかつ隣り合う一対の前記浮遊ゲートの前記第１の部分の相互間に位置する領域に設けられた第１絶縁膜をさらに具備したことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記第１絶縁膜は、前記ゲート間絶縁膜よりも膜厚が厚いことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記複数の各制御ゲートの前記第３の部分の下部に位置しかつ隣り合う一対の前記浮遊ゲートの前記第１の部分の相互間に位置する領域に設けられたエアギャップをさらに具備したことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項６】
前記複数の各制御ゲートの下部に位置しかつ前記複数の各浮遊ゲートの下部に位置していない前記半導体基板の表面領域に設けられ、前記半導体基板とは異なる導電型の拡散層をさらに具備したことを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項７】
前記複数の各浮遊ゲート相互間に設けられ、前記第１の方向に延長するように前記半導体基板に設けられた溝に埋め込まれた絶縁体からなり、前記複数の各浮遊ゲート相互を電気的に絶縁する分離領域をさらに具備したことを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項８】
前記分離領域の前記絶縁体の上面の高さが、前記浮遊ゲートの前記第１の部分の上面の高さよりも低いことを特徴とする請求項７記載の不揮発性半導体記憶装置。
【請求項９】
前記複数の各浮遊ゲートの前記第２の部分の上部に設けられた第２絶縁膜をさらに具備したことを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項１０】
前記１個のメモリセルを構成する一対の制御ゲートは、異なる電位に設定されることを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項１１】
前記ゲート間絶縁膜は、シリコン酸化膜、シリコン窒化膜、アルミニウム酸化膜、ハフニウム酸化物、ジルコニア酸化物のいずれか１つの単層膜あるいは複数の積層膜であることを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項１２】
前記ゲート間絶縁膜は、前記ゲート絶縁膜より厚膜が厚いことを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項１３】
前記ゲート絶縁膜は、シリコン酸化膜、シリコン窒化膜、アルミニウム酸化膜、ハフニウム酸化物、ジルコニア酸化物のいずれか１つの単層膜あるいは複数の積層膜であることを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項１４】
前記浮遊ゲート及び前記制御ゲートがそれぞれポリシリコンで形成されていることを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項１５】
前記制御ゲートが、チタン、コバルトあるいはニッケル金属のサリサイド構造であることを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項１６】
前記制御ゲートが、チタン、タングステン、タングステン窒化物、チタン窒化物のいずれか１つあるいは複数の積層膜であることを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項１７】
前記制御ゲートが、タングステン、アルミニウム、あるいは銅金属からなる配線に接続されていることを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項１８】
前記メモリセルは複数個設けられ、これら複数個のメモリセルがＮＡＮＤ型に接続されていることを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項１９】
前記メモリセルは複数個設けられ、これら複数個のメモリセルがＡＮＤ型に接続されていることを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項２０】
Ｎ個の前記メモリセルが直列接続されてメモリセル列を構成し、メモリセル列には（Ｎ＋１）個の制御ゲートが設けられていることを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は浮遊ゲートを有する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
図４７至図５０は、従来のＳＴＩ（Shallow Trench Isolation）を用いたＮＡＮＤ型ＥＥＰＲＯＭを示している、図４７は平面図であり、図４８は図４７の４８−４８線に沿った断面図であり、図４９は図４７の４９−４９線に沿った断面図である。図４８に示すように、シリコン基板（Si-sub）上にトンネル絶縁膜としてのゲート絶縁膜ＧＩが形成され、その上に浮遊ゲートＦＧが形成されている。浮遊ゲートＦＧは隣接するセル間で切断され、電気的に絶縁されている。この浮遊ゲートＦＧを切断する構造を、スリットと呼ぶ。スリット内の浮遊ゲートＦＧの側壁及び浮遊ゲートＦＧ上部はゲート間絶縁膜ＩＧＩで覆われている。トンネル絶縁膜及びゲート間絶縁膜で浮遊ゲートＦＧを覆うことにより、浮遊ゲートＦＧに長期間電荷を保持することが可能となる。
【０００３】
ゲート間絶縁膜の上に制御ゲートＣＧが形成されている。制御ゲートＣＧは、通常多数のセルトランジスタで共有され、同時に多数のセルトランジスタを駆動する機能を有し、ワード線ＷＬと表記する。
【０００４】
一方、図４８に示す断面方向は、通常ビット線ＢＬ方向と表記される。ビット線ＢＬ方向では、図４８に示すように、図４７で示したスタックゲート構造が基板上に並んだ構造となる。各セルトランジスタは、レジストあるいは加工マスク層を用いて自己整合的に加工される。選択ゲート（メモリセル選択用のトランジスタ）を介して複数のセルが直列接続されるＮＡＮＤ型メモリでは、隣接するセル間でそれぞれのソースとドレインが共有され、セル面積の縮小が図られている。各ワード線ＷＬの相互間は微細加工の最小寸法で加工されている。
【０００５】
浮遊ゲートＦＧへの電子の注入は、制御ゲートＣＧに高い書き込み電位を与え、基板をグランドに接地することにより行われる。セルトランジスタの微細化に伴い隣接セル間及び浮遊ゲートＦＧと周辺構造との寄生容量が増大している。このため、セルトランジスタの書き込み電圧は、書き込み速度の高速化を図るために高電圧化する傾向にある。書き込み電圧の高電圧化のためには、制御ゲートＣＧ間の絶縁耐圧の確保及び、ワード線駆動回路の高耐圧化が必要である。このため、メモリ素子の高密度化及び高速化にとって大きな問題となる。
【０００６】
図５０の構造から書き込み時の電位を概算する。制御ゲートＣＧと浮遊ゲートＦＧ間、及び浮遊ゲートＦＧと基板間は、それぞれゲート絶縁膜、トンネル絶縁膜を挟んだキャパシタとみなすことができる。このため、制御ゲートＣＧからみたメモリセルは２つのキャパシタが直列に接続された構造と等価である。
【０００７】
図５０は、制御ゲートＣＧと浮遊ゲートＦＧ間のキャパシタ容量をＣip、浮遊ゲートＦＧと基板間のキャパシタ容量をＣtoxとした場合のセル１個分の等価回路を示している。制御ゲートＣＧに書き込み用高電位（Ｖpgm＝Ｖcg）を与えたときの浮遊ゲートＦＧの電位Ｖfgは、ＣipとＣtoxとの容量結合により決定され、次の式で概算される。
【０００８】
Ｖfg＝Ｃｒ×（Ｖcg−Ｖｔ＋Ｖt0）
但し、ＣｒはＣip／（Ｃip＋Ｃtox）である。  
上式において、Ｖｔはセルトランジスタの閾値電圧、Ｖt0は浮遊ゲートＦＧに電荷が全く入っていない場合の閾値電圧（中性閾値電圧）を表している。
【０００９】
浮遊ゲートＦＧの電位Ｖfgが大きいほどトンネル絶縁膜には高電界がかかり、浮遊ゲートＦＧへの電子の注入が起こり易くなる。上式より、Ｖcgを一定とした場合において、Ｖfgを大きくするためには、容量比（Ｃｒ）を大きくすれば良いことが分かる。すなわち、書き込み電位を低減するためには、ＣipをＣtoxに対して大きくすることが必要である。
【００１０】
キャパシタの容量は、電極間に設けられた薄膜の誘電率及び対向電極の面積に比例し、対向電極間の距離に反比例する。書き込み／消去のため電荷を通過させるトンネル絶縁膜にリーク電流が流れると書き込み／消去を阻害する。このため、Ｃipを増大させるためには通常、ゲート絶縁膜と浮遊ゲートＦＧ、制御ゲートＣＧとの接触面積を増大させる手法が用いられている。例えば、スリット幅を抑制して浮遊ゲートＦＧ上面の幅（図４８中の寸法１ａ）を大きくする。あるいは、浮遊ゲートＦＧの膜厚を厚くして浮遊ゲートＦＧの側壁の長さ（図４８中の寸法１ｂ）を伸ばすといった技術が開発されている。
【００１１】
しかし、その結果、ゲートや配線材と比較してスリット加工寸法を極端に微細化する必要があり、且つ、浮遊ゲートＦＧの厚膜化によりゲートの加工難易度が増大している。さらに、微細化に伴い、ワード線ＷＬの相互間で対向するＦＧ−ＦＧ間の寄生容量が増大する。このように、容量比を維持することはセルトランジスタの微細化に対して大きな阻害要因となってきている。
【００１２】
そこで、浮遊ゲートＦＧや制御ゲートＣＧの構成を変えることにより、書き込み電圧を低電圧化する技術が考えられている。
【００１３】
例えば、ブースタプレートと浮遊ゲート間の容量を増大させ、低電圧で書き込み／消去／読み出し動作が可能なＮＡＮＤ型ＥＥＰＲＯＭが開発されている（特許文献１）。
【００１４】
また、浮遊ゲートと制御ゲートとのカップリング比を大きくし、書き込み電圧を低減させ、素子の微細化を図った不揮発性記憶素子が開発されている（特許文献２）。
【００１５】
さらに、制御ゲートの両側壁に浮遊ゲートを形成し、書き込み、消去、読出し特性を向上させたＭＯＳＦＥＴを記憶素子とする不揮発性半導体記憶装置が開発されている（特許文献３）。
【００１６】
また、浮遊ゲートに隣接してアシストゲートを配置したＡＧ−ＡＮＤメモリセルが開発されている（非特許文献１）。
【００１７】
さらに、従来では、微細化によるトランジスタのショートチャネル効果の問題があるが、この点も依然改善されていない。
【特許文献１】特開平１１−１４５４２９号公報
【特許文献２】特開２００２−２１７３１８号公報
【特許文献３】特開２００２−５０７０３号公報
【非特許文献１】2002 IEEE, 952-IEDM, 21.6.1, 10-MB/s Multi-Level Programming of Gb-Scale Flash Memory Enabled by New AG-AND Cell Technology
【発明の開示】
【発明が解決しようとする課題】
【００１８】
上述したように、従来の技術によっても、制御ゲートと浮遊ゲート間の容量を増大することは困難であり、書き込み電圧を低減し、高集積化、高速化を図ることが困難であった。しかも、微細化によるトランジスタのショートチャネル効果も依然改善されていない。
【００１９】
この発明は上記のような事情を考慮してなされたものであり、その目的は、制御ゲートと浮遊ゲート間の容量を容易に増大することができ、これによって書き込み電圧を低減し、大容量で高速化が実現できると共に、微細化によるトランジスタのショートチャネル効果が改善できる不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【００２０】
この発明の不揮発性半導体記憶装置は、半導体基板上に形成されたゲート絶縁膜と、上記基板の同一平面上で第１の方向に周期的に配置され、上記ゲート絶縁膜に接し、上記第１の方向に平行かつ上記基板に対して垂直な方向を含んだ平面で切断した断面形状が略矩形状の第１の部分と、この第１の部分の略中央部上に位置し上記第１の方向に平行かつ上記基板に対して垂直な方向を含んだ平面で切断した断面形状が略矩形状でありかつ第１の方向に平行な方向における長さが上記第１の部分よりも小さな第２の部分とからなる複数の浮遊ゲートと、上記複数の各浮遊ゲートの相互間及び両端部に位置する浮遊ゲートの側面に位置するように上記第１の方向に周期的に配置され、隣り合う一対の上記浮遊ゲートの第２の部分の相互間に位置する第３の部分と、隣り合う一対の浮遊ゲートの上記第１の部分の相互間に位置し、上記第３の部分と一体的に設けられた第４の部分とからなる複数の制御ゲートと、上記複数の各浮遊ゲートと上記複数の各制御ゲートとの間及び上記複数の各制御ゲートと上記基板との間を絶縁するゲート間絶縁膜とを具備し、上記複数の各浮遊ゲート及びその両側に位置する一対の上記制御ゲートによって１個のメモリセルが構成され、隣り合う一対の各メモリセルではその間に位置する制御ゲートを共有し、各メモリセルでは各浮遊ゲートとその両側に位置する一対の上記制御ゲートとの容量結合により各浮遊ゲートが駆動されることを特徴とする。
【００２１】
さらに、この発明の不揮発性半導体記憶装置は、半導体基板上に形成されたゲート絶縁膜と、上記基板の同一平面上で第１の方向に周期的に配置され、上記ゲート絶縁膜に接し、上記第１の方向に平行かつ上記基板に対して垂直な方向を含んだ平面で切断した断面形状が略矩形状の第１の部分と、この第１の部分の略中央部上に位置し上記第１の方向に平行かつ上記基板に対して垂直な方向を含んだ平面で切断した断面形状が略矩形状であり第１の方向に平行な方向における長さが上記第１の部分よりも小さな第２の部分とからなる複数の浮遊ゲートと、上記複数の各浮遊ゲートの相互間及び両端部に位置する浮遊ゲートの側面に位置するように上記第１の方向に周期的に配置され、隣り合う一対の上記浮遊ゲートの第２の部分の相互間に位置する第３の部分とからなる複数の制御ゲートと、上記複数の各浮遊ゲートと上記複数の各制御ゲートとの間及び上記複数の各制御ゲートと上記基板との間を絶縁するゲート間絶縁膜とを具備し、上記複数の各浮遊ゲート及びその両側に位置する一対の上記制御ゲートによって１個のメモリセルが構成され、、隣り合う一対の各メモリセルではその間に位置する制御ゲートを共有し、各メモリセルでは各浮遊ゲートとその両側に位置する一対の上記制御ゲートとの容量結合により各浮遊ゲートが駆動されることを特徴とする。
【発明の効果】
【００２２】
この発明によれば、書き込み電圧を低減し、大容量で高速化が実現できると共に、微細化によるトランジスタのショートチャネル効果が改善できる不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００２３】
（第１の実施形態）
図１乃至図４は、第１の実施形態に係る不揮発性半導体記憶装置におけるセルアレイの一部の構成を示している。図１はセルアレイの平面図であり、図２は図１の２−２線に沿った断面図であり、図３は図１の３−３線に沿った断面図であり、図４は図１の４−４線に沿った断面図である。
【００２４】
第１の実施形態に係るセルアレイは、直列接続されてメモリセル列を構成する複数のメモリセルと、メモリセル列に接続されたメモリセル選択用のトランジスタとから構成されている。
【００２５】
シリコン半導体基板１１上にはゲート絶縁膜１２が形成されている。このゲート絶縁膜１２上には複数の浮遊ゲート１３（ＦＧ）が形成されている。これら複数の浮遊ゲート１３は、例えば不純物が導入されて低抵抗化されたポリシリコンによって構成されており、基板１１の同一平面上で図２中の左右方向（第１の方向）に周期的に配置されている。各浮遊ゲート１３は、第１の方向に平行かつ基板１１に対して垂直な方向を含んだ平面で切断した断面形状が略矩形状の第１の部分１３ａと、この第１の部分１３ａの略中央部上に位置し、第１の方向に平行かつ基板１１に対して垂直な方向を含んだ平面で切断した断面形状が略矩形状でありかつ第1の方向に平行な方向における長さが第１の部分１３ａよりも小さな第２の部分１３ｂとからなる。すなわち、複数の各浮遊ゲート１３の断面形状は上側に凸状となるような形状とされている。また、上記複数の各浮遊ゲート１３上にはそれぞれ絶縁膜からなるマスク層１４が形成されている。
【００２６】
上記複数の各浮遊ゲート１３の上部を含む全面に渡って連続してゲート間絶縁膜１５が形成されている。このゲート間絶縁膜１５は、ゲート絶縁膜１２より膜厚が厚くされている。そして、上記複数の各浮遊ゲート１３の相互間及び両端部に位置する浮遊ゲートの側面に位置するように、複数の制御ゲート１６（ＣＧ）が上記ゲート間絶縁膜１５を介して形成されている。上記複数の制御ゲート１６は、例えば不純物が導入されて低抵抗化されたポリシリコンによって構成されており、基板１１の同一平面上で図２中の左右方向（第１の方向）に周期的に配置されている。各制御ゲート１６は、隣り合う一対の浮遊ゲート１３の第２の部分１３ｂの相互間に位置する第３の部分１６ａと、隣り合う一対の浮遊ゲート１３の第１の部分１３ａの相互間に位置し、第３の部分１６ａと一体的に設けられた第４の部分１６ｂとからなる。
【００２７】
すなわち、複数の各制御ゲート１６の断面形状は下側に凸状となるような形状とされており、各制御ゲート１６の第４の部分１６ｂは、ゲート間絶縁膜１５及びゲート絶縁膜１２を介して基板１１と対向している。また、上記複数の各制御ゲート１６の上部には金属サリサイド層１７が形成されている。
【００２８】
第１の実施形態におけるセルアレイでは、１つの浮遊ゲート１３とその両側に位置する一対の制御ゲート１６によって１個のメモリセルが構成されており、隣り合う一対のメモリセルでは各浮遊ゲート１３間に位置する制御ゲート１６が共有されている。
【００２９】
図３及び図４に示すように、基板１１には、複数の浮遊ゲート１３相互間に設けられ、上記第１の方向に延長された素子分離用（ＳＴＩ）の浅い溝１８が形成され、この溝１８内に素子分離用の絶縁膜１９が埋め込まれることにより、複数のメモリセル列が相互に分離されている。
【００３０】
従来のセルは、１つの制御ゲートにより１つの浮遊ゲートを駆動していた。これに対して、第１の実施形態におけるメモリセルでは、浮遊ゲート１３はその両側に位置する２つの制御ゲート１６により駆動される。
【００３１】
図５は、第１の実施形態のメモリセルの等価回路を示している。ここで、Ｃipは制御ゲートＣＧと浮遊ゲートＦＧ間の容量、Ｃip_extは制御ゲートＣＧと基板間の容量、Ｃtoxは浮遊ゲートＦＧと基板間の容量である。この等価回路において、１つの浮遊ゲートＦＧに隣接する２つの制御ゲートＣＧが同電位（Ｖcg）であると仮定すると、浮遊ゲートの電位Ｖfgを決定する容量比（Ｃｒ）は、次式で概算される。
【００３２】
Ｃｒ＝Ｃip／（Ｃip＋Ｃtox）
＝（２・εip・Ｗ・Ｔfg／Ｔip）／｛（２・εip・Ｗ・Ｔfg／Ｔip)
＋εtox・Ｗ・Ｌ／Ｔtox｝
ここで、εipはゲート間絶縁膜１５の誘電率、εtoxはゲート絶縁膜１２の誘電率、Ｗはセルトランジスタのチャネル幅、Ｌはセルトランジスタのゲート長、Ｔfgは浮遊ゲート１３（ＦＧ）の膜厚、Ｔtoxはゲート絶縁膜１２の膜厚、Ｔipはゲート間絶縁膜１５の膜厚である。
【００３３】
上記式より、本実施形態のセルトランジスタは、最小加工寸法となるべきトランジスタのチャネル幅やゲート長を変えなくとも、浮遊ゲート１５の膜厚Ｔfgを大きくすることにより、Ｃｒを大きくすることが可能であることが分かる。これは、セルを微細化しても、容量比を改善することができることを意味する。
【００３４】
また、図２に示すように、浮遊ゲート１３相互間のスペースは、制御ゲート１６によりほぼ完全に埋め込まれている。このため、従来のセルで問題となっていたワード線ＷＬ方向に隣接する浮遊ゲート相互間の結合容量、及び基板と浮遊ゲートとのフリンジ容量の２つの寄生容量が殆んど遮蔽されている。
【００３５】
以上のことから、第１の実施形態のセルトランジスタは、寄生容量の増加を考慮することなく、浮遊ゲートの膜厚を厚くすることにより、容量比を確保することができる。その結果、セルトランジスタのゲート長や、チャネル幅などを微細化しても容量比を増大させることができる。しかも、容量比を増大できるため、書き込み電圧を低減化することができる。したがって、第１の実施形態によれば、セルの微細化と書き込み電圧の低減化とを同時に満たすことが可能である。
【００３６】
図６は、第１の実施形態において、１つの制御ゲート１６とその両側に配置された２つの浮遊ゲート１３とを抜き出して示す概略的な断面図である。ここで、浮遊ゲート１３及び制御ゲート１６における種々の寸法を図示のようにａ〜ｆとする。図６において、浮遊ゲート１３の第１の部分１３ａの高さである寸法ａに、ウェハ間、あるいはウェハ面内においてばらつきが生じても、浮遊ゲート１３の第１の部分１３ａの端部と第２の部分１３ｂの立ち上がり位置との間の距離である寸法ｂの長さが一定であれば、浮遊ゲート１３と制御ゲート１６との間のカップリング容量にばらつきは生じない。その理由は、上記寸法ａ及びｂと、浮遊ゲート１３の第２の部分１３ｂの高さである寸法ｃとの和（ａ＋ｂ＋ｃ）の寸法が一定だからである。
【００３７】
さらに、制御ゲート１６下部の基板１１の表面領域はセルトランジスタのソース／ドレイン領域となり、セルトランジスタのチャネルは浮遊ゲート１３の第１の部分１３ａ下部の基板表面に形成される。ここで、浮遊ゲート１３及び制御ゲート１６のピッチを同じにする条件の下で、各浮遊ゲート１３及び各制御ゲート１６の断面形状をそれぞれ上側、下側に凸状とする替わりに、図７の断面図に示すようにそれぞれ矩形状とすることが考えられる。
【００３８】
図７の構造に対し、制御ゲート１６の第４の部分１６ｂの第１の方向に平行な寸法ｅを小さくすることができるので、セルトランジスタのチャネル長に相当する浮遊ゲート１３の第１の部分１３ａの寸法ｆを長くすることができ、これによって微細化によるショートチャネル効果が改善できる。
【００３９】
なお、第１の実施形態に係るセルアレイのセルトランジスタでは、ソース／ドレイン領域からなる拡散層が形成されていない場合について説明したが、これは各制御ゲート１３の下部に位置しかつ各浮遊ゲート１３下部に位置していない基板１１の表面領域に、基板とは異なる導電型の不純物が拡散された拡散層からなるソース／ドレイン領域を形成するようにしてもよい。
【００４０】
次に第１の実施形態に係る不揮発性半導体記憶装置の製造方法を図８（ａ）、（ｂ）乃至図１８（ａ）、（ｂ）を参照して説明する。なお、各図の（ａ）は図４の断面に対応しており、ＳＴＩを中心にして示したものであり、各図の（ｂ）は図２の断面に対応している。
【００４１】
先ず、図８（ａ）、（ｂ）に示すように、シリコン半導体基板１１上にゲート絶縁膜１２が形成される。このゲート絶縁膜１２として、シリコン酸化物、シリコン窒化膜、アルミニウム酸化膜、ハフニウム酸化物、ジルコニア酸化物のいずれか１つの単層膜あるいは複数の積層膜を用いることができる。続いて、ゲート絶縁膜１２上に、浮遊ゲートとなる例えばポリシリコン層３０、及びマスク層３１が順次形成される。マスク層３１は、例えばシリコン酸化膜、又はシリコン窒化膜が適用される。マスク層３１は、ポリシリコン層３０をエッチングする際に、ポリシリコン層３０と選択比が得られることが最低条件である。しかし、後述するＳＴＩを形成する際のＣＭＰ（Chemical Mechanical Polishing）工程においては、埋め込み用絶縁膜と選択比が得られ、制御ゲートを形成する際のＣＭＰ工程においては制御ゲートとの選択比が得られることがより望ましい。
【００４２】
この後、マスク層３１はリソグラフィ工程と選択エッチング工程によりパターンニングされ、このパターンニングされたマスク層３１を用いてポリシリコン層３０、ゲート絶縁膜１２、基板１１が順次にエッチングされ、図９（ａ）、（ｂ）に示すように、素子分離用の浅い溝１８が形成される。
【００４３】
次に、図１０（ａ）、（ｂ）に示すように、全面に例えばシリコン酸化膜からなる絶縁膜１９が、例えばＣＶＤ(Chemical Vapor Deposition)により形成され、基板１１に形成された溝１８が埋め込まれる。続いて、マスク層３１をストッパーとして、ＣＭＰ工程により絶縁膜１９がマスク層３１まで研磨され、ＳＴＩが形成される。
【００４４】
続いて、図１１（ａ）、（ｂ）に示すように、リソグラフィ工程とＲＩＥ（Reactive Ion Etching）による選択エッチング工程が行なわれ、ポリシリコン層３０が途中までエッチングされる。これにより、各浮遊ゲート１３の断面形状が略矩形状の第２の部分１３ｂが形成される。このとき、ＳＴＩでは絶縁膜１９の上部が一部突出した状態となるように形成されてもよい。
【００４５】
この場合には、続いて、図１２（ａ）、（ｂ）に示すように、ＳＴＩの絶縁膜１９の上部が選択的に除去され、その上面がポリシリコン層３０の表面よりも下部に位置するようになる。
【００４６】
続いて、図１３（ａ）、（ｂ）に示すように、全面に絶縁膜、例えばシリコン窒化膜３３が形成される。
【００４７】
続いて、図１４（ａ）、（ｂ）に示すように、ＲＩＥによりシリコン窒化膜３３がエッチングされ、浮遊ゲート１３の第２の部分１３ｂ及びマスク層３１からなる積層構造の側壁上にシリコン窒化膜３３が残される。
【００４８】
続いて、図１５（ａ）、（ｂ）に示すように、シリコン窒化膜３３をマスクに用いてポリシリコン層３０がＲＩＥにより選択エッチングされ、浮遊ゲート１３の第２の部分１３ｂの下部に第1の方向に平行な方向における長さが第２の部分１３ｂよりも大きな略矩形状の第１の部分１３ａが形成される。これにより、浮遊ゲート１３が形成される。ここで、ＳＴＩの絶縁膜１９の上面の高さが、浮遊ゲート１３の第１の部分１３ａの上面に比べて低くなるようにされる。
【００４９】
さらに、ソース／ドレイン領域を形成する場合には、浮遊ゲート１３をマスクに用いて不純物イオンを基板が導入されることで、基板１１とは異なる導電型の拡散層が基板１１の表面に形成される。
【００５０】
続いて、シリコン窒化膜３３が除去された後、図１６（ａ）、（ｂ）に示すように、全面にゲート間絶縁膜１５と、制御ゲートとなる例えばポリシリコン層３４が順次形成される。ゲート間絶縁膜１５は、例えばシリコン酸化物、シリコン窒化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニア酸化物のいずれか１つあるいは、これらの少なくとも２つの積層膜により形成される。一例として、シリコン酸化物、シリコン窒化物及びシリコン酸化物からなる３層のいわゆるＯＮＯ膜を用いることができる。
【００５１】
この後、図１７（ａ）、（ｂ）に示すように、ドライエッチングまたはＣＭＰにより、各浮遊ゲート１３上部のゲート間絶縁膜１５が露出するまでポリシリコン層３４がエッチングされることで、第３の部分１６ａ及び第４の部分１６ｂからなる制御ゲート１６が形成される。
【００５２】
続いて、全面に金属薄膜が堆積された後に加熱処理が行われ、マスク層３１をサリサイド反応の制御膜として使用することにより、図１８（ａ）、（ｂ）に示すように制御ゲート１６の上部に金属サリサイド層１７が形成される。未反応の金属薄膜は、この後、除去される。
【００５３】
なお、制御ゲート１６はサリサイド構造を有する場合を説明したが、本実施形態において、制御ゲート１６は浮遊ゲート１３に対して自己整合的に形成されるため、制御ゲート１６上面に金属配線を形成することも可能である。さらに、制御ゲート１６自体を金属材料で形成することももちろん可能である。このような態様に対応して、制御ゲート１６には、次のような材用を適用できる。
【００５４】
サリサイド構造に適用される金属材料としては、例えばチタン、コバルトあるいはニッケルがある。また、制御ゲート１６自体を金属材料とする場合、例えばチタン、タングステン、タングステン窒化物、チタン窒化物のいずれか１つあるいは少なくとも２つの積層膜を適用することが可能である。
【００５５】
本実施形態において、制御ゲート１６はゲート間絶縁膜１５を介して浮遊ゲート１３の両側面に形成される。このため、浮遊ゲート１３と制御ゲート１６の容量結合が従来に比較して増加する。したがって、制御ゲート１６の配線は抵抗値が十分低い材料とする必要があり、上部に形成された金属サリサイド層１７は制御ゲート１６の配線抵抗値を下げることに役立つ。
【００５６】
このように第１の実施形態のセルアレイでは、浮遊ゲート１３の第１、第２の部分１３ａ、１３ｂが同じ材料を用いて連続して形成される。また、第１、第２の部分１３ａ，１３ｂを形成する際に、リソグラフィ工程による合わせズレが生じないため、第１の部分１３ａの略中央部上に第２の部分１３ｂを位置させることができる。
【００５７】
（第１の実施形態の変形例）
図１９（ａ）、（ｂ）は第１の実施形態の変形例によるセルアレイの断面構造を示している。この場合にも、図１９（ａ）は図４の断面に対応しており、ＳＴＩを中心にしたものであり、図１９（ｂ）は図２の断面に対応している。
【００５８】
この変形例によるセルアレイが第１の実施形態のものと異なる点は、制御ゲート１６の第４の部分１６ｂと基板１１との間に形成されていたゲート間絶縁膜１５及びゲート絶縁膜１２が省略され、かつこの部分にゲート絶縁膜１２及びゲート間絶縁膜１５よりも膜厚が厚い絶縁膜３５が形成されていることであり、その他の構成は図１８の場合と同様なのでその説明は省略する。
【００５９】
このように、制御ゲート１６と基板１１との間に、膜厚が厚い絶縁膜３５が形成されていることにより、隣り合う一対の浮遊ゲート１３相互間に絶縁膜３５が介在し、隣り合う一対の浮遊ゲート１３相互間の近接効果を小さくすることができる。
【００６０】
（第２の実施形態）
図２０は、第２の実施形態に係るセルアレイおいて、１つの制御ゲート１６とその両側に配置された２つの浮遊ゲート１３とを抜き出して示す概略的な断面図であり、図６の断面と対応している。
【００６１】
第１の実施形態では、制御ゲート１６が、隣り合う一対の浮遊ゲート１３の第２の部分１３ｂの相互間に位置する第３の部分１６ａと、隣り合う一対の浮遊ゲート１３の第１の部分１３ａの相互間に位置し、第３の部分１６ａと一体的に設けられた第４の部分１６ｂとからなり、断面形状が下側に凸状となるような形状とされている場合を説明した。
【００６２】
これに対し、第２の実施形態に係るセルアレイでは、制御ゲート１６が、隣り合う一対の浮遊ゲート１３の第２の部分１３ｂの相互間に位置し、断面形状が矩形状となる第３の部分１６ａのみから構成されており、第４の部分１６ｂは省略されている。
【００６３】
そして、第３の部分１６ａの下部に位置し、かつ隣り合う一対の浮遊ゲート１３の第１の部分１３ａの相互間に位置する領域には、ゲート間絶縁膜１５よりも膜厚が厚い絶縁膜３６が形成されている。
【００６４】
なお、第２の実施形態においても、セルトランジスタのソース／ドレイン領域からなる拡散層を形成するようにしてもよい。
【００６５】
このような構成においても、第１の実施形態と同様の効果が得られる上に、さらに、各制御ゲート１６と基板１１との間に膜厚が厚い絶縁膜３６が形成されていることにより、隣り合う一対の浮遊ゲート１３相互間の近接効果を小さくすることができる。
【００６６】
（第２の実施形態の変形例）
第２の実施形態では、第３の部分１６ａの下部に位置し、かつ隣り合う一対の浮遊ゲート１３の第１の部分１３ａの相互間に位置する領域に絶縁膜３６が形成される場合を説明した。これに対し、図２１の断面図に示すように、第３の部分１６ａの下部に位置し、かつ隣り合う一対の浮遊ゲート１３の第１の部分１３ａの相互間に位置する領域にエアギャップ３７を形成するようにしてもよい。このような構成によっても、第２の実施形態と同様の効果を得ることができる。
【００６７】
（第３の実施形態）
上記第１、第２の実施形態及びその変形例では、浮遊ゲート１３を構成する第１、第２の部分１３ａ、１３ｂが一つの堆積材料を用いて形成される場合について説明したが、これは異なる堆積材料を用いて第１、第２の部分１３ａ、１３ｂを形成するようにしてもよい。
【００６８】
以下に説明する第３の実施形態に係るセルアレイでは、浮遊ゲート１３を構成する第１、第２の部分１３ａ、１３ｂを異なる堆積材料を用いて形成するようにしたものである。
【００６９】
図２２乃至図２５は、第３の実施形態に係る不揮発性半導体記憶装置におけるセルアレイの一部の構成を示している。図２２はセルアレイの平面図であり、図２３は図２２の２３−２３線に沿った断面図であり、図２４は図２２の２４−２４線に沿った断面図であり、図２５は図２２の２５−２５線に沿った断面図である。
【００７０】
第３の実施形態に係るセルアレイは、直列接続されてメモリセル列を構成する複数のメモリセルと、メモリセル列に接続されたメモリセル選択用のトランジスタとから構成されている。
【００７１】
この第３の実施形態におけるセルアレイが第１の実施形態のものと異なる点は、浮遊ゲートの第１、第２の部分が異なる堆積材料を用いて形成されていることであり、その他については第１の実施形態と同様なのでその説明は省略する。
【００７２】
第３の実施形態におけるセルアレイにおいても、１つの浮遊ゲート１３とその両側に位置する一対の制御ゲート１６によって１個のメモリセルが構成されており、隣り合う一対のメモリセルでは各浮遊ゲート１３間に位置する制御ゲート１６を共有している。そして、浮遊ゲート１３はその両側に位置する２つの制御ゲート１６により駆動される。
【００７３】
また、図２４及び図２５に示すように、基板１１には、上記第１の方向に延長された素子分離用（ＳＴＩ）の浅い溝１８が形成され、この溝１８内に素子分離用の絶縁膜１９が埋め込まれることにより、複数のメモリセル列が相互に分離されている。
【００７４】
次に第３の実施形態に係る不揮発性半導体記憶装置の製造方法を図２６（ａ）、（ｂ）乃至図３５（ａ）、（ｂ）を参照して説明する。なお、各図の（ａ）は図２５の断面に対応しており、ＳＴＩを中心にして示したものであり、各図の（ｂ）は図２３の断面に対応している。
【００７５】
先ず、図２６（ａ）、（ｂ）に示すように、シリコン半導体基板１１上にゲート絶縁膜１２が形成される。このゲート絶縁膜１２として、シリコン酸化物、シリコン窒化膜、アルミニウム酸化膜、ハフニウム酸化物、ジルコニア酸化物のいずれか１つの単層膜あるいは複数の積層膜を用いることができる。続いて、ゲート絶縁膜１２上に、浮遊ゲート１３の第１の部分１３ａとなる例えばポリシリコン層３５、及びマスク層３６が順次形成される。マスク層３６は、例えばシリコン酸化膜、又はシリコン窒化膜が適用される。マスク層３６は、ポリシリコン層３５をエッチングする際に、ポリシリコン層３５と選択比が得られることが最低条件である。
【００７６】
この後、マスク層３６はリソグラフィ工程と選択エッチング工程によりパターンニングされ、このパターンニングされたマスク層３６を用いてポリシリコン層３５がエッチングされ、図２７（ａ）、（ｂ）に示すように、浮遊ゲート１３の第１の部分１３ａが形成される。この後、マスク層３６を残した状態で基板１１に対し、基板１１とは異なる（反対の）導電型の不純物イオンが注入され、セルトランジスタのソース／ドレイン領域（Ｓ／Ｄ）となる拡散層２０が形成される。このイオン注入の際のドーズ量及びイオンの加速エネルギーは、セルトランジスタとして所望の特性が得られるように調整される。
【００７７】
続いて、図２８（ａ）、（ｂ）に示すように、マスク層３６が剥離された後、全面に新たなマスク層３７が形成される。このマスク層３７は、例えばシリコン酸化膜、又はシリコン窒化膜が適用される。マスク層３７は、後述するＳＴＩを形成する際のＣＭＰ（Chemical Mechanical Polishing）工程においては、埋め込み用絶縁膜と選択比が得られ、制御ゲートを形成する際のＣＭＰ工程においては制御ゲートとの選択比が得られることがより望ましい。
【００７８】
この後、マスク層３７はリソグラフィ工程と選択エッチング工程によりパターンニングされ、このパターンニングされたマスク層３７を用いてゲート絶縁膜１２、基板１１が順次にエッチングされ、図２９（ａ）、（ｂ）に示すように、素子分離用の浅い溝１８が形成される。
【００７９】
次に、図３０（ａ）、（ｂ）に示すように、全面に例えばシリコン酸化膜からなる絶縁膜１９が、例えばＣＶＤ(Chemical Vapor Deposition)により形成され、基板１１に形成された溝１８が埋め込まれる。続いて、マスク層３７をストッパーとして、ＣＭＰ工程により絶縁膜１９がマスク層３７まで研磨され、ＳＴＩが形成される。
【００８０】
続いて、図３１（ａ）、（ｂ）に示すように、リソグラフィ工程とＲＩＥ（Reactive Ion Etching）による選択エッチング工程が行なわれ、マスク層３７に対して各浮遊ゲート１３の第１の部分１３ａの表面に通じる開口部３８が形成される。この後、各浮遊ゲート１３の第２の部分１３ｂを形成するためのポリシリコン層３９が全面に堆積形成される。
【００８１】
続いて、図３２（ａ）、（ｂ）に示すように、ドライエッチングによってポリシリコン層３９がエッチング除去され、開口部３８内でその深さ方向の途中まで残されることで、ポリシリコン層３９からなる各浮遊ゲート１３の第２の部分１３ｂが形成される。続いて、全面に絶縁膜４０が堆積形成される。
【００８２】
続いて、図３３（ａ）、（ｂ）に示すように、マスク層３７の表面が露出するまで絶縁膜４０がＣＭＰによりエッチングされた後、さらにマスク層３７がその上部の絶縁膜４０と共に剥離されることで、浮遊ゲート１３及び絶縁膜４０からなるマスク層１４が形成される。
【００８３】
続いて、図３４（ａ）、（ｂ）に示すように、全面にゲート間絶縁膜１５と、制御ゲートとなる例えばポリシリコン層４１が順次形成される。ゲート間絶縁膜１５は、例えばシリコン酸化物、シリコン窒化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニア酸化物のいずれか１つあるいは、これらの少なくとも２つの積層膜により形成される。一例として、シリコン酸化物、シリコン窒化物及びシリコン酸化物からなる３層のいわゆるＯＮＯ膜を用いることができる。
【００８４】
この後、図３５（ａ）、（ｂ）に示すように、ドライエッチングまたはＣＭＰにより、各浮遊ゲート１３上部のゲート間絶縁膜１５が露出するまでポリシリコン層４１がエッチングされることで、第３の部分１６ａ及び第４の部分１６ｂからなる制御ゲート１６が形成される。
【００８５】
なお、図３５（ａ）に示すように、制御ゲート１６はＳＴＩによって分断されている。しかし、図３３に示す工程の際に、リソグラフィ工程とエッチングにより、制御ゲート１６と接している部分のＳＴＩ用絶縁膜１９の上部を予め一部除去しておくことで、第２の方向、つまり図３５（ａ）中の左右方向で制御ゲート１６が連続するようしてもよい。
【００８６】
続いて、第１の実施形態における図１８（ａ）、（ｂ）の断面図に示す場合と同様に、全面に金属薄膜が堆積された後に加熱処理が行われ、制御ゲート１６の上部に金属サリサイド層１７を形成するようにしてもよい。
【００８７】
第３の実施形態のセルアレイでは、浮遊ゲート１３の第１の部分１３ａと第２の部分１３ｂとが、別々に堆積された材料膜をパターニングすることによって形成される。このため、リソグラフィ工程の際の合わせズレにより、第２の部分１３ｂは第１の部分１３ａの略中央部上からずれて形成されることがある。しかし、この位置ずれが生じたとしても、前記図６中の寸法ｂとｂ´とが異なるようになるだけであり、（ｂ＋ｂ´）の寸法は一定なので、浮遊ゲート１３と制御ゲート１６との間のカップリング容量はセル毎にばらつかない。
【００８８】
本実施形態の場合にも、制御ゲート１６は浮遊ゲート１３に対して自己整合的に形成されるため、制御ゲート１６上面に金属配線を形成することも可能である。さらに、制御ゲート１６自体を金属材料で形成することももちろん可能である。このような態様に対応して、制御ゲート１６には、次のような材用を適用できる。
【００８９】
サリサイド構造に適用される金属材料としては、例えばチタン、コバルトあるいはニッケルがある。また、制御ゲート１６自体を金属材料とする場合、例えばチタン、タングステン、タングステン窒化物、チタン窒化物のいずれか１つあるいは少なくとも２つの積層膜を適用することが可能である。
【００９０】
第３の実施形態においては、一対の浮遊ゲート１３相互間の基板表面には、セルトランジスタのソース／ドレイン領域（Ｓ／Ｄ）となる拡散層２０が形成される。しかし、拡散層２０は必ずしも形成しなくてもよい。
【００９１】
なお、第３の実施形態においても、第１の実施形態の変形例の場合と同様に、制御ゲート１６の第４の部分１６ｂと基板１１との間に形成されていたゲート間絶縁膜１５及びゲート絶縁膜１２を省略し、この部分にゲート絶縁膜１２よりも膜厚が厚い絶縁膜３５を形成するようにしてもよい。
【００９２】
このように、制御ゲート１６と基板１１との間に、膜厚が厚い絶縁膜３５が形成されていることにより、隣り合う一対の浮遊ゲート１３相互間に絶縁膜３５が介在し、隣り合う一対の浮遊ゲート１３相互間の近接効果を小さくすることができる。
【００９３】
また、第２の実施形態の場合と同様に、制御ゲート１６を、隣り合う一対の浮遊ゲート１３の第２の部分１３ｂの相互間に位置し、断面形状が矩形状となる第３の部分１６ａのみから構成し、第３の部分１６ａの下部に位置し、かつ隣り合う一対の浮遊ゲート１３の第１の部分１３ａの相互間に位置する領域に、ゲート間絶縁膜１５よりも膜厚が厚い絶縁膜３６を形成してもよい。
【００９４】
さらに第２の実施形態の変形例の場合と同様に、絶縁膜３６を形成する代わりにエアギャップ３７を形成してもよい。
【００９５】
次に、第１乃至第３の実施形態の不揮発性半導体記憶装置の動作を説明する。
【００９６】
先ず、図３６、図３７を参照して従来のＮＡＮＤ型ＥＥＰＲＯＭについて説明する。図３６はＮＡＮＤ型ＥＥＰＲＯＭの回路構成を示し、図３７はこのＮＡＮＤ型ＥＥＰＲＯＭにおいて、メモリセルにデータを書き込む場合の電位の一例を示している。図３６及び図３７において同一部分には同一符号を付している。
【００９７】
ＮＡＮＤ型ＥＥＰＲＯＭは、隣接する複数のメモリセルＭＣとしてのセルトランジスタ及び選択ゲートＳＴ１、ＳＴ２のソース・ドレイン間を直列接続して構成されている。選択ゲートＳＴ１はビット線ＢＬに接続され、選択ゲートＳＴ２はソース線ＳＲＣに接続されている。
【００９８】
データの書き込み時、ビット線ＢＬ側の選択ゲート線ＳＧＤに所定のゲート電位Ｖsgが印加される。次に、ビット線ＢＬに十分低い電位Ｖblが供給される。ゲート電位Ｖsgは、Ｖblに対して選択ゲートＳＴ１を十分オンできる電位に設定する。ビット線にＶblが供給されると、選択ゲートＳＴ１がオンしてＶblがセルトランジスタに伝えられる。このため、セルトランジスタのチャネル電位が十分低下して書き込みが行われる。
【００９９】
従来のＥＥＰＲＯＭは、データの書き込み時に、選択ワード線ＷＬ（図３６、図３７中のＣＧ３）に書き込み電位Ｖpgmを与えてセルに書き込みを行う動作、及び非選択ワード線ＷＬ（図３６、図３７中のＣＧ３以外）に転送電位Ｖpassを与えてチャネルを形成する動作のいずれも制御ゲートと浮遊ゲートの容量結合を利用している。
【０１００】
図３８は、上記第１乃至第３の実施形態に係る不揮発性半導体記憶装置の回路構成を示し、図３９はその概略的な断面と共にデータ書き込みを行う場合に各部に印加される電位の一例を示している。なお、以下の説明では各セルトランジスタとして、ソース／ドレイン領域となる拡散層が形成されている場合を例にして行うが、ソース／ドレイン領域となる拡散層が形成されていない場合でも同様である。
【０１０１】
図示のように、第１乃至第３の実施形態に係る不揮発性半導体記憶装置では、Ｎ個（本例では８個）のセルトランジスタが直列接続されることでメモリセル列が構成されている。また、各メモリセル列では、Ｎ個のセルトランジスタに対して（Ｎ＋１）個の制御ゲートが設けられている。
【０１０２】
前述したように１つの浮遊ゲートＦＧは２つの制御ゲートＣＧを共有しており、２つの制御ゲートＣＧにより１つの浮遊ゲートＦＧが選択される。つまり、２つの制御ゲートＣＧとの容量結合により浮遊ゲートＦＧが駆動される。
【０１０３】
書き込み時に、書き込みが行われる書き込みセルの浮遊ゲートＦＧに隣接する２つの制御ゲートＣＧに、例えば同一の書き込み電圧Ｖpgmが印加され、基板（Ｐ型基板）が例えば０Ｖに設定される。この書き込みセルの等価回路を図４０に示す。この状態において、基板から浮遊ゲートＦＧに電荷が注入される。
【０１０４】
第１乃至第３の実施形態で説明したように、素子の微細化に関わらず容量比を増大することができ、従来と比べＶpgmを低減することができる。
【０１０５】
なお、上記各制御ゲートＣＧ及び選択ゲートＳＧＤ、ＳＧＳに印加される電位は、制御ゲート駆動回路としてのロウデコーダ回路で生成される。
【０１０６】
上記の書き込み動作では、２つの制御ゲートＣＧに同一の電圧を供給して１つの浮遊ゲートＦＧを駆動する場合について説明した。しかし、これは２つの制御ゲートＣＧに異なる電位を供給することもできる。
【０１０７】
図４１は、一方の制御ゲートＣＧにＶpgm、他方の制御ゲートＣＧに０Ｖを供給する場合の書き込みセルの等価回路を示している。図４１において、ＣipとＣtoxの容量比を1.5：１と仮定し、浮遊ゲートＦＧに電荷が全く注入されていない中性の閾値電圧、及び現在の閾値電圧は０Ｖとする。
【０１０８】
図４０に示す場合、浮遊ゲートＦＧの電位Ｖfgは次のようになる。
【０１０９】
Ｖfg＝Ｖpgm×２×Ｃip／（２×Ｃip＋Ｃtox）
＝0.75×Ｖpgm
これに対して、図４１に示す場合、浮遊ゲートＦＧの電位Ｖfgは、次のようになる。
【０１１０】
Ｖfg＝Ｖpgm×Ｃip／（２×Ｃip＋Ｃtox）
＝0.375×Ｖpgm
このように、２つの制御ゲートＣＧのうち、一方の電位を変化させることにより、容量比を大幅に制御することが可能である。
【０１１１】
図４２は、上記特性を利用したデータ書き込みの例を示している。図４２において、書き込みセルの両側の制御ゲートＣＧにはそれぞれＶpgmが印加されている。上記仮定を用いると、書き込みセルの浮遊ゲートＦＧには0.75×Ｖpgmの電位が印加される。また、書き込みセルの左側に隣接しているセルの２つの制御ゲートＣＧの一方には０Ｖが、他方にはＶpgmが印加されている。このため、書き込みセルの左側に隣接したセルの浮遊ゲートＦＧには0.375×Ｖpgmの電位が印加される。したがって、この隣接セルへの電界ストレスは、選択セルの浮遊ゲートＦＧに比べて１／２となり、誤書き込みを抑制することが可能である。上記セルからさらに離れた制御ゲートＣＧ２には、電位の転送、あるいはチャネル電位を昇圧するための所定の電位Ｖpassが印加される。実際のデバイス動作時には、書き込み特性、チャネル昇圧特性、電位転送特性などを考慮し、制御ゲートＣＧの電位が適切に組み合わされる。
【０１１２】
図４３は、上記第１乃至第３の実施形態に係る不揮発性半導体記憶装置の断面を示しており、データ消去を行う場合に各部に印加される電位の一例を示している。
【０１１３】
データ消去を行う場合、メモリセルが配置されている基板（Ｐ型基板）を消去電位Ｖeraに昇圧する。これと同時に、ビット線ＢＬ及びソース線ＳＲＣが接続されている拡散層及び選択ゲートＳＧＳ、ＳＧＤは、破壊を防ぐため基板と同電位Ｖeraに昇圧する。さらに、消去するセルに隣接する制御ゲートＣＧに十分低い電位、例えば０Ｖを供給する。すると、浮遊ゲートＦＧから昇圧された基板へ電荷が引き抜かれ、データが消去される。
【０１１４】
なお、消去しないセルは、制御ゲートＣＧをフローティングとする。このようにすると、基板との容量結合により制御ゲートＣＧの電位が基板電位まで昇圧され、データの消去が抑制される。
【０１１５】
このように、浮遊ゲートＦＧの両側に制御ゲートＣＧを配置したセル構造のメモリにおいても、確実にデータを消去できる。
【０１１６】
図４４は、上記第１乃至第３の実施形態に係る不揮発性半導体記憶装置の断面を示しており、データ読み出しを行う場合に各部に印加される電位の一例を示している。
【０１１７】
図４４において、読み出しセルの浮遊ゲートＦＧ（ＦＧ４５）に隣接する２つの制御ゲートＣＧ（ＣＧ４、ＣＧ５）には、読み出し電圧Ｖwlが供給される。読み出し電圧Ｖwlは、書き込み特性、データ保持特性、セルトランジスタ閾値電圧の動作範囲などを考慮して適切な電位に設定されていることが望ましい。仮に読み出し電圧Ｖwl＝０Ｖと設定すると、読み出しセルの浮遊ゲートＦＧには０Ｖの電位が与えられる。
【０１１８】
一方、読み出しセルに隣接する２つの制御ゲートＣＧのさらに隣の制御ゲートＣＧには、セル電流を流すための電位Ｖreadが印加されている。Ｖreadは、読み出しセルに接続されている非選択セルの影響を除き、読み出しセルの閾値電圧を判定するために適切な電位に設定されていることが望ましい。
【０１１９】
ビット線ＢＬにはラッチ機能を有するセンスアンプ回路が接続され、読み出し時に、読み出しセルの閾値電圧がセンスアンプ回路で判定されてデータがセンスされる。ここで、読み出し時に、セルの両側に配置された２つの制御ゲートＣＧの両方が読み出し電圧Ｖwlになったセルのみ閾値電圧が判定され、２つの制御ゲートＣＧの電位が上記と異なる組み合わせとなったセルは、記憶されたデータに拘わらずオン状態となるように設定されている。
【０１２０】
図４５は、上記第１乃至第３の実施形態に係る不揮発性半導体記憶装置の断面を示しており、データ読み出しを行う場合に各部に印加される電位の他の例を示している。
【０１２１】
この例では、読み出しセルの浮遊ゲートＦＧ（ＦＧ４５）に隣接する２つの制御ゲートＣＧ（ＣＧ４、ＣＧ５）には読み出し電圧Ｖwlが供給される。他の制御ゲートＣＧ（ＣＧ１、ＣＧ２等）には、セル電流を流すための電位Ｖread2が印加されている。
【０１２２】
次に、この発明の不揮発性半導体記憶装置の応用例を説明する。
【０１２３】
図４６は、この発明に係る不揮発性半導体記憶装置を応用したフラッシュメモリシステムの概略的な構成を示すブロック図である。図示するように、フラッシュメモリシステムはホストプラットホーム１０１とユニバーサル・シリアル・バス（ＵＳＢ）フラッシュ装置１０２とから構成される。
【０１２４】
ホストプラットホーム１０１は、ＵＳＢケーブル１０３を介してＵＳＢフラッシュ装置１０２と接続されている。ホストプラットホーム１０１は、ＵＳＢホストコネクタ１０４を介してＵＳＢケーブル１０３に接続され、ＵＳＢフラッシュ装置１０２はＵＳＢフラッシュ装置コネクタ１０５を介してＵＳＢケーブル１０３と接続されている。ホストプラットホーム１０１は、ＵＳＢバス１０３上のパケット伝送を制御するＵＳＢホスト制御器１０６を有する。
【０１２５】
ＵＳＢフラッシュ装置１０２は、同装置１０２内の他の要素を制御し、かつ同装置１０２のＵＳＢバス１０３へのインタフェースを制御するＵＳＢフラッシュ装置制御器１０７と、ＵＳＢフラッシュ装置コネクタ１０５と、この発明の不揮発性半導体記憶装置で構成された少なくとも一つのフラッシュメモリモジュール１０８とを含む。
【０１２６】
ＵＳＢフラッシュ装置１０２がホストプラットホーム１０１に接続されると、標準ＵＳＢ列挙処理が始まる。この処理において、ホストプラットホーム１０１は、ＵＳＢフラッシュ装置１０２を認知してＵＳＢフラッシュ装置１０２との通信モードを選択し、エンドポイントという、転送データを格納するＦＩＦＯバッファを介して、ＵＳＢフラッシュ装置１０２との間でデータの送受信を行う。ホストプラットホーム１０１は、他のエンドポイントを介してＵＳＢフラッシュ装置１０２の脱着等の物理的、電気的状態の変化を認識し、受け取るべきパケットがあれば、それを受け取る。
【０１２７】
ホストプラットホーム１０１は、ＵＳＢホスト制御器１０６へ要求パケットを送ることによって、ＵＳＢフラッシュ装置１０２からのサービスを求める。ＵＳＢホスト制御器１０６は、ＵＳＢケーブル１０３上にパケットを送信する。ＵＳＢフラッシュ装置１０２がこの要求パケットを受け入れたエンドポイントを有する装置であれば、これらの要求はＵＳＢフラッシュ装置制御器１０７によって受け取られる。
【０１２８】
ＵＳＢフラッシュ装置制御器１０７は、フラッシュメモリモジュール１０８から、あるいはフラッシュメモリモジュール１０８へ、データの読み出し、書き込み、あるいは消去等の種々の操作を行う。それとともに、ＵＳＢアドレスの取得等の基本的なＵＳＢ機能をサポートする。ＵＳＢフラッシュ装置制御器１０７は、フラッシュメモリモジュール１０８の出力を制御する制御ライン１０９を介して、また、例えば、チップイネーブル信号／ＣＥ等の種々の信号や読み取り書き込み信号を介して、フラッシュメモリモジュール１０８を制御する。また、フラッシュメモリモジュール１０８は、アドレスデータバス１１０を介してＵＳＢフラッシュ装置制御器１０７に接続されている。アドレスデータバス１１０は、フラッシュメモリモジュール１０８に対する読み出し、書き込みあるいは消去のコマンドと、フラッシュメモリモジュール１０８のアドレス及びデータを転送する。
【０１２９】
ホストプラットホーム１０１が要求した種々の操作に対する結果及び状態に関してホストプラットホーム１０１へ知らせるために、ＵＳＢフラッシュ装置１０２は、状態エンドポイント（エンドポイント０）を用いて状態パケットを送信する。この処理において、ホストプラットホーム１０１は、状態パケットがないかをチェックし（ポーリング）、ＵＳＢフラッシュ装置１０２は、新しい状態メッセージのパケットが存在しない場合に空パケットを、あるいは状態パケットそのものを返す。
【０１３０】
以上のようにＵＳＢフラッシュ装置のさまざまな機能が実施可能である。なお、図４３において、ＵＳＢケーブル１０３を省略し、コネクタ１０４、１０５間を直接接続することも可能である。
【０１３１】
なお、この発明は上記各実施形態に限定されるものではなく、この発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【０１３２】
例えば、図３８に示すように、複数個のメモリセルを直列接続して、複数個のメモリセルをＮＡＮＤ型に接続する場合を説明したが、これは複数個のメモリセルトランジスタをＡＮＤ型に接続するようにしてもよい。
【図面の簡単な説明】
【０１３３】
【図１】第１の実施形態に係る不揮発性半導体記憶装置におけるセルアレイの構成を示す平面図。
【図２】図１の２−２線に沿った断面図。
【図３】図１の３−３線に沿った断面図。
【図４】図１の４−４線に沿った断面図。
【図５】第１の実施形態のセルの等価回路図。
【図６】第１の実施形態において１つの制御ゲートとその両側に配置された２つの浮遊ゲートとを抜き出して示す概略的な断面図。
【図７】浮遊ゲート及び制御ゲートの断面形状を矩形状とした場合の１つの制御ゲートとその両側に配置された２つの浮遊ゲートとを抜き出して示す概略的な断面図。
【図８】第１の実施形態に係る不揮発性半導体記憶装置の製造方法の最初の工程を示す断面図。
【図９】図８に続く工程を示す断面図。
【図１０】図９に続く工程を示す断面図。
【図１１】図１０に続く工程を示す断面図。
【図１２】図１１に続く工程を示す断面図。
【図１３】図１２に続く工程を示す断面。
【図１４】図１３に続く工程を示す断面図。
【図１５】図１４に続く工程を示す断面図。
【図１６】図１５に続く工程を示す断面図。
【図１７】図１６に続く工程を示す断面図。
【図１８】図１７に続く工程を示す断面図。
【図１９】第１の実施形態の変形例によるセルアレイの断面構造を示す断面図。
【図２０】第２の実施形態に係るセルアレイおいて１つの制御ゲートとその両側に配置された２つの浮遊ゲートとを抜き出して示す概略的な断面図。
【図２１】第２の実施形態の変形例によるセルアレイの概略的な断面図。
【図２２】第３の実施形態に係る不揮発性半導体記憶装置におけるセルアレイの構成を示す平面図。
【図２３】図２２の２３−２３線に沿った断面図。
【図２４】図２２の２４−２４線に沿った断面図。
【図２５】図２２の２５−２５線に沿った断面図。
【図２６】第３の実施形態に係る不揮発性半導体記憶装置の製造方法の最初の工程を示す断面図。
【図２７】図２６に続く工程を示す断面図。
【図２８】図２７に続く工程を示す断面図。
【図２９】図２８に続く工程を示す断面図。
【図３０】図２９に続く工程を示す断面図。
【図３１】図３０に続く工程を示す断面図。
【図３２】図３１に続く工程を示す断面図。
【図３３】図３２に続く工程を示す断面図。
【図３４】図３３に続く工程を示す断面図。
【図３５】図３４に続く工程を示す断面図。
【図３６】従来のＮＡＮＤ型ＥＥＰＲＯＭを示す回路図。
【図３７】図３６に示すメモリセルにデータを書き込む場合の電位の一例を示す図。
【図３８】第１乃至第３の実施形態に係る不揮発性半導体記憶装置の構成を示す回路図。
【図３９】図３８の回路の概略的な断面と共にデータ書き込みを行う場合に各部に印加される電位の一例を示す図。
【図４０】図３８に示すセルにデータを書き込む場合の電位設定の一例を示す等価回路図。
【図４１】図３８に示すセルにデータを書き込む場合の電位設定の他の例を示す等価回路図。
【図４２】図４１に示す電位設定を用いたデータの書き込みの例を示す図。
【図４３】第１乃至第３の実施形態に係る不揮発性半導体記憶装置でデータ消去を行う場合に各部に印加される電位の一例を示す図。
【図４４】第１乃至第３の実施形態に係る不揮発性半導体記憶装置でデータ読み出し時に各部に印加される電位の一例を示す図。
【図４５】第１乃至第３の実施形態に係る不揮発性半導体記憶装置でデータ読み出し時に各部に印加される電位の他の例を示す図。
【図４６】この発明の応用例の構成を示すブロック図。
【図４７】従来の不揮発性半導体記憶装置の一例を示す平面図。
【図４８】図４７の４８−４８線に沿った断面図。
【図４９】図４７の４９−４９線に沿った断面図。
【図５０】図４７の等価回路図。
【符号の説明】
【０１３４】
１１…シリコン半導体基板、１２…ゲート絶縁膜、１３…浮遊ゲート、１３ａ…浮遊ゲートの第１の部分、１３ｂ…浮遊ゲートの第２の部分、１４…マスク層、１５…ゲート間絶縁膜、１６…制御ゲート、１６ａ…制御ゲートの第３の部分、１６ｂ…制御ゲートの第４の部分、１７…金属サリサイド層、１８…素子分離用の浅い溝、１９…素子分離用の絶縁膜、２０…拡散層、ＭＣ…メモリセル、ＦＧ…浮遊ゲート、ＣＧ…制御ゲート、ＢＬ…ビット線、ＳＲＣ…ソース線、ＳＴ１，ＳＴ２…選択ゲートトランジス、ＳＧＳ，ＳＧＤ…選択ゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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