(57)【要約】【課題】ウェハ上の製品チップ数を減少することなく複数個の製品チップを一括して検査でき、また未検査チップをなくすことができる半導体集積回路のテスト装置および半導体ウェハを提供する。【解決手段】ウェハ上に多数個の半導体集積回路チップが形成された半導体集積回路のテスト装置であって、各チップ１０１が、テスト入力端子群１０６〜１０８と、入力選択回路１１３と、製品回路１０４と、検査実行回路１０５と、出力選択回路１１８等を備え、出力選択回路１１８のＭ組のテスト信号出力バスへのテスト信号の割り振りは、テスト信号により設定されかつ最初のモードパルスで決定され、それ以後のモードパルスでは割り振りを変化しないように構成し、さらに出力選択回路１１８は最初のモードパルスをテスト信号出力バスに伝達せず、２度目以降のモードパルスをテスト信号出力バスに伝達するように構成されている。【選択図】図１
2005101388.tif 000002
【特許請求の範囲】
【請求項１】
ウェハ上に多数個の半導体集積回路チップが形成された半導体集積回路のテスト装置であって、各チップが、
テスト入力端子群と、
前記ウェハ上にあるほかのチップからテストバスを介してならびに前記テスト入力端子群から信号を入力するＮ組のテスト信号入力バスと、
前記Ｎ組のテスト信号入力バスのいずれかの入力を選択する入力選択回路と、
前記チップの製品機能を実現する製品回路と、
ステートマシンで構成され前記入力選択回路から伝達されるテスト信号により前記製品回路を検査しモードによりテスト信号をバイパスするかもしくは前記製品回路の検査結果を出力する検査実行回路と、
テスト出力端子群と、
前記ウェハ上にあるほかのチップへ時系列のテスト信号を出力するＭ組のテスト信号出力バスと、
ステートマシンで構成され前記検査実行回路から伝達されるテスト信号を前記Ｍ組のテスト信号出力バスと前記テスト出力端子群に割り振る出力選択回路とを備え、
前記出力選択回路の前記Ｍ組のテスト信号出力バスへの前記テスト信号の割り振りは、前記テスト信号により設定されかつ最初のモードパルスで決定され、それ以後のモードパルスでは前記割り振りを変化しないように構成し、さらに前記出力選択回路は前記最初のモードパルスを前記テスト信号出力バスに伝達せず、２度目以降のモードパルスをテスト信号出力バスに伝達するように構成されていることを特徴とする半導体集積回路のテスト装置。
【請求項２】
入力選択回路がＮ組のテスト信号入力バスの各々の種類の信号の論理和をとるように構成される請求項１記載の半導体集積回路のテスト装置。
【請求項３】
入力選択回路がステートマシンで構成され、初期状態ではＮ組のテスト信号入力バスの信号をマスクし前記Ｎ組のテスト信号入力バスのいずれかが時系列動作をした場合にそのテスト信号入力バスのマスクを解除するように動作するＮ組のマスク回路を有し、前記Ｎ組のマスク回路の出力するテスト信号バスの各々の種類の信号の論理和をとる論理和回路を有する請求項１記載の半導体集積回路のテスト装置。
【請求項４】
出力選択回路がＬビットのシフトレジスタを有し、検査実行回路から伝達される時系列のテスト信号をＬビット分シフトしてテスト信号出力バスに出力するように動作する請求項１から請求項３記載の半導体集積回路のテスト装置。
【請求項５】
出力選択回路がＬビットのシフトレジスタを有し、最初のモードパルスが入力されるまでは検査実行回路から伝達される時系列のテストデータ信号をＬビット分シフトしてテスト信号出力バスに出力し、最初のモードパルスが印加された後にはシフトレジスタをバイパスし検査実行回路から伝達される時系列のテストデータ信号をシフトせずにテスト信号出力バスに出力するように構成された請求項１から請求項３記載の半導体集積回路のテスト装置。
【請求項６】
多数個の半導体集積回路チップが形成され、前記チップ間をテストバスにより接続した請求項１から請求項５記載の半導体集積回路のテスト装置を有する半導体ウェハ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路をウェハ上でテストする半導体集積回路のテスト装置および半導体ウェハに関するものである。
【背景技術】
【０００２】
ウェハ上に多数個形成される半導体集積回路のそれぞれは、分割され組立てることで製品となるが、組立工程に入る前に良品チップを選別し拡散不具合チップを排除するために、ウェハ状態にて電気的特性や回路機能の検査を行う必要がある。
【０００３】
従来、ウェハ状態での検査を多数個のチップを対象に同時に行う手法として特許文献１に示される手法がある。
【０００４】
特許文献１の図４によれば、ウェハ上において製品チップと同寸法ないしは製品チップより小さな検査用チップを設け、検査チップの周囲に８個の製品チップを形成し、テストバスで検査チップから放射状に製品チップに接続し、これを一組としてＬＳＩテスタより中央の検査チップにプロービングし製品チップ８個を同時もしくは順次検査することで多数個のチップを対象に一括して検査を行うことを可能としている。
【特許文献１】特開２０００―１００８８０号公報  ８頁  図４
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述のように３ｘ３の範囲に形成される製品チップの中央に位置する検査チップのみにプロービングするので、検査チップ自体が拡散不良の場合には正常に検査が行えず、周囲８個の製品チップが全て未検査チップとなってしまう課題がある。
【０００６】
また、ウェハ上に形成されるチップのレイアウト上、検査チップは製品チップと同寸法になってしまい、ウェハ上での製品チップ数が減少するという課題がある。
【０００７】
この発明の目的は、ウェハ上の製品チップ数を減少することなく複数個の製品チップを一括して検査でき、また未検査チップをなくすことができる半導体集積回路のテスト装置および半導体ウェハを提供することにある。
【０００８】
すなわち、ウェハ上に製品チップのみを多数個形成し、それぞれ隣り合うチップ同士をテストバスで接続し、各製品チップにおいてはテスト信号を伝達するべきテストバスをテスト信号により選択する入出力選択回路を備えるよう構成し、たとえば３ｘ３の９チップ一組とした時に左端の３チップを入力チップ、右端の３チップを出力チップとしてＬＳＩテスタからテスト信号を入出力し、テスト信号によって拡散不具合のあるチップを検出し、不具合チップを迂回する情報を製品チップに与えるようにする。
【課題を解決するための手段】
【０００９】
請求項１記載の発明は、ウェハ上に多数個の半導体集積回路チップが形成された半導体集積回路のテスト装置であって、各チップが、
テスト入力端子群と、
ウェハ上にあるほかのチップからテストバスを介してならびにテスト入力端子群から信号を入力するＮ組のテスト信号入力バスと、
Ｎ組のテスト信号入力バスのいずれかの入力を選択する入力選択回路と、
チップの製品機能を実現する製品回路と、
ステートマシンで構成され入力選択回路から伝達されるテスト信号により製品回路を検査しモードによりテスト信号をバイパスするかもしくは製品回路の検査結果を出力する検査実行回路と、
テスト出力端子群と、
ウェハ上にあるほかのチップへ時系列のテスト信号を出力するＭ組のテスト信号出力バスと、
ステートマシンで構成され検査実行回路から伝達されるテスト信号をＭ組のテスト信号出力バスとテスト出力端子群に割り振る出力選択回路とを備え、
前記出力選択回路の前記Ｍ組のテスト信号出力バスへの前記テスト信号の割り振りは、前記テスト信号により設定されかつ最初のモードパルスで決定され、それ以後のモードパルスでは前記割り振りを変化しないように構成し、さらに前記出力選択回路は前記最初のモードパルスを前記テスト信号出力バスに伝達せず、２度目以降のモードパルスをテスト信号出力バスに伝達するように構成されていることを特徴とするものである。
【００１０】
請求項１記載の発明においては、出力選択回路がＭ組のテスト信号出力バスのいずれにテスト信号を割り振るかはテスト信号により設定され最初のモードパルスで決定され以後のモードパルスでは変化せず、出力選択回路は最初のモードパルスをテスト信号出力バスに伝達せず、出力選択回路は２度目以降のモードパルスをテスト信号出力バスに伝達するように動作する半導体集積回路のテスト装置であるので、テスト入力端子群もしくはウェハ上に形成されたほかの半導体集積回路チップからのテスト入力信号により製品回路を検査し検査結果をテスト出力端子群もしくはウェハ上に形成されたほかの半導体集積回路チップへ伝達するテスト経路を構成でき、ウェハ上に形成される多数個の半導体集積回路チップの製品回路を同時に検査することが可能である。
【００１１】
また半導体集積回路チップに入力するテスト信号系列によりこの半導体集積回路チップのテスト出力経路を変更できるのでウェハ上に形成されたほかの半導体集積回路チップとで構成されるテスト経路を変更でき、チップ内のテスト経路に不具合のある半導体集積回路チップを迂回し、ウェハ上に形成される多数個の半導体集積回路チップの製品回路を同時に検査することが可能である。
【００１２】
請求項２記載の発明は、請求項１において、入力選択回路がＮ組のテスト信号入力バスの各々の種類の信号の論理和をとるように構成されるものである。
【００１３】
請求項２記載の発明においては、テスト入力端子群もしくはウェハ上に形成されたほかの半導体集積回路チップからのテスト入力信号の論理和をテスト信号として入力するので、入力に選択したい経路の信号のみを変化させ、かつ入力に選択したい経路以外にあるテスト入力端子群への入力もしくはウェハ上に形成されたほかの半導体集積回路チップのテスト出力信号をＬレベルにするよう制御することでテスト信号を入力できる。またこのように制御することでウェハ上に形成されたほかの半導体集積回路チップとのテスト経路を変更できチップ内のテスト経路に不具合のある半導体集積回路チップを迂回しウェハ上に形成される多数個の半導体集積回路チップの製品回路を同時に検査することが可能である。
【００１４】
請求項３記載の発明は、入力選択回路がステートマシンで構成され、初期状態ではＮ組のテスト信号入力バスの信号をマスクしＮ組のテスト信号入力バスのいずれかが時系列動作をした場合にそのテスト信号入力バスのマスクを解除するように動作するＮ組のマスク回路を有し、Ｎ組のマスク回路の出力するテスト信号バスの各々の種類の信号の論理和をとる論理和回路を有する。
【００１５】
請求項３記載の発明においては、初期状態ではＮ組のテスト信号入力バスの信号をマスクしＮ組のテスト信号入力バスの信号のいずれかが時系列動作をした場合にそのテスト信号入力バスのマスクを解除するように動作するので、テスト入力端子群への入力もしくはウェハ上に形成されたほかの半導体集積回路チップのテスト出力信号がＨレベルにスタックしている場合においてはＨレベルのスタックをマスクし、テスト入力端子群への入力もしくはウェハ上に形成されたほかの半導体集積回路チップのテスト出力信号に時系列の変化があった場合にはこのテスト信号のマスクを解除するので、テスト入力端子群への入力もしくはウェハ上に形成されたほかの半導体集積回路チップのテスト出力信号がＨレベルにスタックしている場合においてもウェハ上に形成されたほかの半導体集積回路チップとのテスト経路を変更でき、チップ内のテスト経路に不具合のある半導体集積回路チップを迂回しウェハ上に形成される多数個の半導体集積回路チップの製品回路を同時に検査することが可能である。
【００１６】
請求項４記載の発明は、請求項１から請求項３において、出力選択回路がＬビットのシフトレジスタを有し、検査実行回路から伝達される時系列のテスト信号をＬビット分シフトしてテスト信号出力バスに出力するように動作するものである。
【００１７】
請求項４記載の発明においては、請求項１から請求項３と同様な効果のほか、テスト入力端子群もしくはウェハ上に形成されたほかの半導体集積回路チップからのテスト入力信号により製品回路を検査し検査結果をＬビット分シフトしてテスト出力端子群もしくはウェハ上に形成されたほかの半導体集積回路チップへ伝達する。
【００１８】
請求項５記載の発明は、請求項１から請求項３において、出力選択回路がＬビットのシフトレジスタを有し、最初のモードパルスが入力されるまでは検査実行回路から伝達される時系列のテストデータ信号をＬビット分シフトしてテスト信号出力バスに出力し、最初のモードパルスが印加された後にはシフトレジスタをバイパスし検査実行回路から伝達される時系列のテストデータ信号をシフトせずにテスト信号出力バスに出力するように構成されたものである。
【００１９】
請求項５記載の発明においては、テスト入力端子群もしくはウェハ上に形成されたほかの半導体集積回路チップからのテスト入力信号によりテスト出力経路を固定するまでは検査実行回路からのテストデータ信号をＬビット分シフトしてテスト出力端子もしくはウェハ上に形成されたほかの半導体集積回路チップに伝達し、テスト入力端子群もしくはウェハ上に形成されたほかの半導体集積回路チップからのテスト入力信号によりテスト出力経路を固定した後は検査実行回路からのテストデータ信号をシフトせずにテスト出力端子もしくはウェハ上に形成されたほかの半導体集積回路チップに伝達する。
【００２０】
請求項６の発明は、多数個の半導体集積回路チップが形成され、チップ間をテストバスにより接続した請求項１から請求項５記載の半導体集積回路のテスト装置を有する。
【００２１】
請求項６の発明においては、半導体集積回路の多数個をウェハ上に形成し、チップ間をテストバスにて接続するので、ウェハ上に形成される多数個の半導体集積回路チップの製品回路を同時に検査することが可能であり、ウェハ上に形成された多数個の半導体集積回路チップと構成されるテスト経路を変更できチップ内のテスト経路に不具合のある半導体集積回路チップを迂回しウェハ上に形成される多数個の半導体集積回路チップの製品回路を同時に検査することが可能である。
【発明の効果】
【００２２】
請求項１記載の発明によれば、テスト入力端子群もしくはウェハ上に形成されたほかの半導体集積回路チップからのテスト入力信号により製品回路を検査し検査結果をテスト出力端子群もしくはウェハ上に形成されたほかの半導体集積回路チップへ伝達するテスト経路を構成できるので、ウェハ上に形成された多数個の半導体集積回路チップを一括検査する場合にテスト専用チップが不要となる。
【００２３】
また半導体集積回路チップに入力するテスト信号系列によりこの半導体集積回路チップのテスト出力経路を変更できるのでウェハ上に形成されたほかの半導体集積回路チップとで構成されるテスト経路を変更でき、チップ内のテスト経路に不具合な半導体集積回路チップ以外に製品回路検査のが未検査となるチップをなくすことができる。
【００２４】
請求項２記載の発明によれば、テスト入力端子群もしくはウェハ上に形成されたほかの半導体集積回路チップからのテスト入力信号の論理和をテスト信号として入力するので、テスト入力端子群もしくは入力ウェハ上に形成された複数の半導体集積回路チップからのテスト信号を入力でき、ウェハ上に形成されたほかの半導体集積回路チップとのテスト経路を変更できチップ内のテスト経路に不具合のある半導体集積回路チップを迂回しウェハ上に形成される多数個の半導体集積回路チップの製品回路を一括して検査することが可能である。
【００２５】
請求項３記載の発明によれば、初期状態ではテスト信号入力バスの信号をマスクしまたテスト信号入力バスのいずれかが時系列動作をした場合にそのテスト信号入力バスのマスクを解除するように動作するので、テスト入力端子群への入力もしくはウェハ上に形成されたほかの半導体集積回路チップのテスト出力信号がＨレベルにスタックしている場合においてもウェハ上に形成されたほかの半導体集積回路チップとのテスト経路を形成できチップ内のテスト経路に不具合のある半導体集積回路チップを迂回しウェハ上に形成される多数個の半導体集積回路チップの製品回路を一括して検査することが可能である。
【００２６】
請求項４記載の発明によれば、テスト入力端子群もしくはウェハ上に形成されたほかの半導体集積回路チップからのテスト入力信号により製品回路を検査し検査結果をＬビット分シフトしてテスト出力端子群もしくはウェハ上に形成されたほかの半導体集積回路チップへ伝達するので、テスト入力端子群もしくはウェハ上に形成されたほかの半導体集積回路チップからのテスト入力信号により製品回路を検査し検査結果をテスト出力端子群もしくはウェハ上に形成されたほかの半導体集積回路チップへＬビット分シフトして製品回路検査結果を外部へ出力することができる。
【００２７】
請求項５記載の発明によれば、テスト入力端子群もしくはウェハ上に形成されたほかの半導体集積回路チップからのテスト入力信号によりテスト出力経路を固定するまでは検査実行回路からのテストデータ信号をＬビット分シフトしてテスト出力端子もしくはウェハ上に形成されたほかの半導体集積回路チップに伝達し、テスト入力端子群もしくはウェハ上に形成されたほかの半導体集積回路チップからのテスト入力信号によりテスト出力経路を固定した後は検査実行回路からのテストデータ信号をシフトせずにテスト出力端子群もしくはウェハ上に形成されたほかの半導体集積回路チップに伝達するので、テスト入力端子群もしくはウェハ上に形成されたほかの半導体集積回路チップからのテスト入力信号により製品回路を検査し検査結果をテスト出力端子群もしくはウェハ上に形成されたほかの半導体集積回路チップへ直接伝達するテスト経路を構成でき製品回路検査結果を外部へ出力するための時間を削減することができる。
【００２８】
請求項６の発明によれば、半導体集積回路の多数個をウェハ上に形成し、チップ間をテストバスにて接続するので、ウェハ上に形成された多数個の半導体集積回路チップの製品回路を同時に検査することが可能であり、ウェハ上に形成された多数個の半導体集積回路チップから構成されるテスト経路を変更できチップ内のテスト経路に不具合のある半導体集積回路チップを迂回しウェハ上に形成される多数個の半導体集積回路チップの製品回路を一括して検査しでき、チップ内のテスト経路に不具合な半導体集積回路チップ以外に製品回路検査のが未検査となるチップをなくすことができる。
【発明を実施するための最良の形態】
【００２９】
本発明の第１の実施の形態について図１から図１０により説明する。
【００３０】
図１は、本発明の第１の実施の形態にかかる半導体集積回路チップ（以下、製品チップと呼ぶ）のブロック図である。製品チップ１０１は、製品チップ１０１上の回路に正電源電位を供給する正電源端子１０２と、製品チップ１０１上の回路にグランド電源電位を供給するグランド電源端子１０３と、製品チップ１０１の製品機能を実現する製品回路１０４と、製品回路１０４を検査する検査実行回路１０５と、製品チップ１０１にＬＳＩテスタよりテストクロック信号が入力されるテストクロック入力端子１０６と、製品チップ１０１にＬＳＩテスタよりテストデータ信号が入力されるテストデータ入力端子１０７と、製品チップ１０１にＬＳＩテスタよりテストモード信号が入力されるテストモード入力端子１０８と、テストクロック入力端子１０６とテストデータ入力端子１０７とテストモード入力端子１０８とに印加される各テスト信号を伝達するテスト端子テスト入力バス１０９と、ウェハテスト状態においてウェハ上で隣接する製品チップからテストクロック信号とテストデータ信号とテストモード信号とが伝達される上辺チップテスト入力バス１１０と、ウェハテスト状態においてウェハ上で隣接する製品チップからテストクロック信号とテストデータ信号とテストモード信号とが伝達される左辺チップテスト入力バス１１１と、ウェハテスト状態においてウェハ上で隣接する製品チップからテストクロック信号とテストデータ信号とテストモード信号とが伝達される下辺チップテスト入力バス１１２と、テスト端子テスト入力バス１０９もしくは上辺チップテスト入力バス１１０もしくは左辺チップテスト入力バス１１１もしくは下辺チップテスト入力バス１１２のいずれかをテスト信号入力経路に選択しテスト信号を検査実行回路１０５に伝達する入力選択回路１１３と、ＬＳＩテスタへテストデータ信号を出力するテストデータ出力端子１１４と、ウェハテスト状態においてウェハ上で隣接する製品チップへテストクロック信号とテストデータ信号とテストモード信号とを伝達する上辺チップテスト出力バス１１５と、ウェハテスト状態においてウェハ上で隣接する製品チップへテストクロック信号とテストデータ信号とテストモード信号とを伝達する右辺チップテスト出力バス１１６と、ウェハテスト状態においてウェハ上で隣接する製品チップへテストクロック信号とテストデータ信号とテストモード信号とを伝達する下辺チップテスト出力バス１１７と、検査実行回路１０５から伝達されるテスト信号のテストデータ信号をテストデータ出力端子１１４に出力しまたテスト信号を上辺チップテスト出力バス１１５もしくは右辺チップテスト出力バス１１６もしくは下辺チップテスト出力バス１１７のいずれかに割り振る出力選択回路１１８と、ウェハテスト状態において製品チップ１０１上の回路に正電源電位を供給する正電源テスト端子１１９と、ウェハテスト状態において製品チップ１０１上の回路にグランド電源電位を供給するグランド電源テスト端子１２０と、から構成される。
【００３１】
製品回路１０４は検査実行回路１０５よりテスト入力を受け検査結果を出力する。ここでは説明を簡単にするため、テスト入力および検査結果はおのおの１ビットとして説明する。
【００３２】
検査実行回路１０５の内部ブロックを図２を用いて説明する。検査実行回路１０５はステートマシンで構成され、入力選択回路１１３よりテストクロック信号を入力し出力選択回路１１８にテストクロック信号を伝達するテストクロック信号線２０１と、入力選択回路１１３よりテストデータ信号を入力しテストデータ選択回路２０４にテストデータ信号を伝達するテストデータ入力信号線２０２と、入力選択回路１１３よりテストモード信号を入力し出力選択回路１１８にテストモード信号を伝達するテストモード信号線２０３と、テストモード信号がＬのときには入力選択回路１１３からのテストデータ信号を選択しテストモード信号がＨのときには製品回路１０４の検査結果信号を選択し検査レジスタ２０５に伝達するテストデータ選択回路２０４と、テストデータ選択回路２０４の伝達する信号レベルをテストクロック信号に同期して取り込み１ビットシフトアウトする検査レジスタ２０５と、検査レジスタ２０５の出力する信号レベルを出力選択回路１１８に伝達するテストデータ出力信号線２０６とを有する。
【００３３】
入力選択回路１１３は３個の４入力ＯＲ回路で構成され、テスト端子テスト入力バス１０９と上辺チップテスト入力バス１１０と左辺チップテスト入力バス１１１と下辺チップテスト入力バス１１２とにより伝達されるテストクロック信号の論理和をとり検査実行回路１０５にテストクロック信号を伝達し、テスト端子テスト入力バス１０９と上辺チップテスト入力バス１１０と左辺チップテスト入力バス１１１と下辺チップテスト入力バス１１２とにより伝達されるテストデータ信号の論理和をとり検査実行回路１０５にテストデータ信号を伝達し、テスト端子テスト入力バス１０９と上辺チップテスト入力バス１１０と左辺チップテスト入力バス１１１と下辺チップテスト入力バス１１２とにより伝達されるテストモード信号の論理和をとり検査実行回路１０５にテストモード信号を伝達する。
【００３４】
出力選択回路１１８の内部ブロックを図３を用いて説明する。出力選択回路１１８はステートマシンで構成され、検査実行回路１０５から伝達されるテストクロック信号に同期して検査実行回路１０５から伝達されるテストデータ信号を取り込みテスト出力バスゲート回路３０５、３０６、３０７にシフト出力する３ビットのシフトレジスタ３０１と、初期状態ではＬレベルをバッファレジスタ３０３に出力し検査実行回路１０５から伝達されるテストモード信号の最初のポジエッジにてＨレベルをバッファレジスタ３０３に出力し以後はＨレベルを保持するバッファレジスタ固定回路３０２と、ウェハテスト状態での電源投入により初期値「０１０」が設定されバッファレジスタ固定回路３０２のポジエッジ出力によりシフトレジスタ３０１の値を取り込み保持している信号レベルをテスト出力バスゲート回路３０５、３０６、３０７に出力する３ビットのバッファレジスタ３０３と、検査実行回路１０５から伝達されるテストモード信号を入力し最初のポジエッジをマスクし２度目以降のテストモード信号の変化をテスト出力バスゲート回路３０５、３０６、３０７に伝達するテストモード信号マスク回路３０４と、バッファレジスタ３０３のビット３０８と対応しビット３０８がＨレベルの場合には検査実行回路１０５から伝達されるテストクロック信号とシフトレジスタ３０１のシフトアウトするテストデータ信号とテストモード信号マスク回路３０４の伝達するテストモード信号をそれぞれ上辺チップテスト出力バス１１５に伝達し、ビット３０８がＬレベルの場合には上辺チップテスト出力バス１１５のテストクロック信号とテストデータ信号とテストモード信号をそれぞれＬレベルに固定するテスト出力バスゲート回路３０５と、バッファレジスタ３０３のビット３０９と対応しビット３０９がＨレベルの場合には検査実行回路１０５から伝達されるテストクロック信号とシフトレジスタ３０１のシフトアウトするテストデータ信号とテストモード信号マスク回路３０４の伝達するテストモード信号をそれぞれ右辺チップテスト出力バス１１６に伝達しビット３０９がＬレベルの場合には右辺チップテスト出力バス１１６のテストクロック信号とテストデータ信号とテストモード信号をそれぞれＬレベルに固定するテスト出力バスゲート回路３０６と、バッファレジスタ３０３のビット３１０と対応しビット３１０がＨレベルの場合には検査実行回路１０５から伝達されるテストクロック信号とシフトレジスタ３０１のシフトアウトするテストデータ信号とテストモード信号マスク回路３０４の伝達するテストモード信号をそれぞれ下辺チップテスト出力バス１１７に伝達しビット３１０がＬレベルの場合には下辺チップテスト出力バス１１７のテストクロック信号とテストデータ信号とテストモード信号をそれぞれＬレベルに固定するテスト出力バスゲート回路３０７と、を有する。
【００３５】
テスト端子テスト入力バス１０９と上辺チップテスト入力バス１１０と左辺チップテスト入力バス１１１と下辺チップテスト入力バス１１２の各々のテスト信号線はプルダウンされており、入力開放時には各々の信号線はＬレベルとなる。
【００３６】
以上のように構成された製品チップ１０１の動作を図４から図６を用いて説明する。
【００３７】
図４（ａ）〜（ｃ）はテストモード信号がＬレベルで変化がない場合の動作の例である。時刻４０１はウェハテスト状態での電源が投入された時点であり、４０２に示すように出力選択回路１１８のバッファレジスタ３０３には初期値「０１０」が設定される。時刻４０３はテストクロック入力端子１０６にＬＳＩテスタよりテストクロック信号が印加されはじめた時点であり、上辺チップテスト入力バス１１０と左辺チップテスト入力バス１１１と下辺チップテスト入力バス１１２の各テスト信号が全てＬレベルのためテスト端子テスト入力バス１０９がテスト入力経路となる。テストデータ入力端子１０７にＬＳＩテスタより印加されたＬレベルが検査実行回路１０５の検査レジスタ２０５に取り込まれ順次シフトしていく。また４０４に示すように、出力選択回路１１８のバッファレジスタ３０３には初期値「０１０」が設定されているので右辺チップテスト出力バス１１６がテスト出力経路に選択され、４０５に示すように右辺チップテスト出力バス１１６にテストクロック信号が出力される。テストモード信号はＬレベルを保持する。時刻４０６はテストデータ入力端子１０７にＬＳＩテスタより印加される信号がＨレベルになったときであり、４０７に示すようにテストデータ信号のＨレベルがテストクロックに同期して検査実行回路１０５の検査レジスタ２０５に取り込まれ順次シフトしていく。
【００３８】
時刻４０８は時刻４０６の４クロック後であり、時刻４０６にてテストデータ入力端子１０７に印加されたテストデータ信号のＨレベルが検査実行回路１０５の検査レジスタ２０５と出力選択回路１１８のシフトレジスタ３０１を経由してテストデータ出力端子１１４と右辺チップテスト出力バス１１６のテストデータ信号に反映される。
【００３９】
時刻４０９は上辺チップテスト入力バス１１０にテストクロック信号が印加されはじめた時点であり、テスト端子テスト入力バス１０９と左辺チップテスト入力バス１１１と下辺チップテスト入力バス１１２の各テスト信号が全てＬレベルのため上辺チップテスト入力バス１１０がテスト入力経路となりテストクロック信号上辺チップテスト入力バス１１０のテストデータ信号のＬレベルが検査実行回路１０５の検査レジスタ２０５に取り込まれ、また出力選択回路１１８のバッファレジスタ３０３には初期値「０１０」が設定されているので右辺チップテスト出力バス１１６がテスト出力経路に選択されているため４１０に示すように右辺チップテスト出力バス１１６にテストクロック信号が出力されテストモード信号はＬレベルを保持する。
【００４０】
時刻４１１は左辺チップテスト入力バス１１１にテストクロック信号が印加されはじめた時点であり、左辺チップテスト入力バス１１１がテスト入力経路となり右辺チップテスト出力バス１１６がテスト出力経路に選択されているため右辺チップテスト出力バス１１６にテストクロック信号が出力される。
【００４１】
時刻４１２は下辺チップテスト入力バス１１２にテストクロック信号が印加されはじめた時点であり、下辺チップテスト入力バス１１２がテスト入力経路となり右辺チップテスト出力バス１１６がテスト出力経路に選択されているため右辺チップテスト出力バス１１６にテストクロック信号が出力される。
【００４２】
以上のようにウェハテスト状態での初期からテストモード信号がＬレベルの場合にはテスト端子テスト入力バス１０９もしくは上辺チップテスト入力バス１１０もしくは左辺チップテスト入力バス１１１もしくは下辺チップテスト入力バス１１２のいずれかに印加されるテスト信号が右辺チップテスト出力バス１１６にバイパスされる。
【００４３】
図５（ａ）、（ｂ）を用いてテスト出力経路を切換える場合の動作を説明する。時刻５０１は検査実行回路１０５の検査レジスタ２０５に「０」を出力選択回路１１８のシフトレジスタ３０１に「００１」を設定するためのテストデータ信号がＬＳＩテスタよりテスト入力端子１０６と１０７と１０８に印加されし始める時点であり、出力選択回路１１８のバッファレジスタ３０３には初期値「０１０」が設定されているので右辺チップテスト出力バス１１６をテスト出力経路に選択しておりテストクロック信号とテストデータ信号が出力される。
【００４４】
時刻５０２は検査実行回路１０５の検査レジスタ２０５と出力選択回路１１８のシフトレジスタ３０１に「００１」を設定された時点である。
【００４５】
時刻５０３はＬＳＩテスタよりテストモード入力端子１０８にＨレベルが印加された時点であり、ウェハテスト状態での電源が投入されてから最初のテストモード信号ポジエッジであるため、５０４に示すように出力選択回路１１８のシフトレジスタ３０１に設定された「００１」の値が出力選択回路１１８のバッファレジスタ３０３に転送される。またウェハテスト状態での電源が投入されてから最初のテストモード信号ポジエッジであるため、いずれのテスト出力バスもテストモード信号はＬレベルを保持している。
【００４６】
時刻５０５は出力選択回路１１８のバッファレジスタ３０３に設定された「００１」の値が出力選択回路１１８のテスト出力バスゲート回路に反映された時点であり、テスト出力経路が初期状態の右辺チップテスト出力バス１１６から下辺チップテスト出力バス１１７に切り替わりテスト出力経路が固定される。テスト出力経路の固定により、５０６に示すように右辺チップテスト出力バス１１６の各テスト信号はＬレベルに固定され、５０７に示すように下辺チップテスト出力バス１１７に各テスト信号が現れる。テストデータ出力端子１１４には出力選択回路１１８のシフトレジスタ３０１のシフト出力が現れる。
【００４７】
時刻５０８はテストクロック入力端子１０６にＬＳＩテスタよりテストクロック信号が再度印加され始めた時点であり出力選択回路１１８のバッファレジスタ３０３に「００１」が設定され固定されているのでテスト出力経路に下辺チップテスト出力バス１１７が選択され下辺チップテスト出力バス１１７に各テスト信号が現れる。
【００４８】
時刻５０９はテストモード端子１０８にＬＳＩテスタよりテストモード信号のＨレベルが再度印加された時点であり、ウェハテスト状態での電源が投入されてから２度目以降のモード信号ポジエッジであるため、５１０に示すようにモード信号の変化がテスト出力経路に伝達され、出力選択回路１１８のバッファレジスタ３０３は「００１」を保持しつづける。
【００４９】
以上のようにウェハテスト状態での電源投入後最初のテストモード信号のポジエッジにより上辺チップテスト出力バス１１５もしくは右辺チップテスト出力バス１１６もしくは下辺チップテスト出力バス１１７のいずれかをテスト出力経路に選択し固定することが可能であり、ウェハテスト状態での電源投入後２度目以降のテストモード信号のポジエッジによっては先に選択し固定されたテスト出力経路は変更されない。またウェハテスト状態での電源投入後最初のテストモード信号のポジエッジはいずれのテスト出力バスにも伝達されず、ウェハテスト状態での電源投入後２度目以降のテストモード信号の変化は選択し固定されたテスト出力経路に伝達される。
【００５０】
図６（ａ）〜（ｃ）を用いて製品回路テスト時の動作を説明する。
【００５１】
図６（ａ）〜（ｃ）ではＬＳＩテスタよりのテスト信号によりテスト出力経路を変更し、続いて上辺に隣接する製品チップより製品回路を検査する場合の動作波形を示している。
【００５２】
時刻６０１においてテスト端子テスト入力バス１０９より印加された信号にてテスト出力経路が右辺チップテスト出力バス１１６から下辺チップテスト出力バス１１７に変更され固定される。
【００５３】
時刻６０２から上辺チップテスト入力バス１１０よりテスト信号が印加され始め、検査実行回路１０５に印加されるテストモード信号はＬレベルであるためテストクロック信号に同期して検査実行回路１０５の検査レジスタ２０５に値がシフトされる。
【００５４】
時刻６０３では検査実行回路１０５の検査レジスタ２０５に製品回路１０４を検査するための値「１」が６０４にしめすように設定される。検査実行回路１０５の検査レジスタ２０５に設定された値は製品回路１０４に印加され、製品回路１０４は検査結果の値（ここでは検査結果の値を１ビットの「Ｔ」とする）を検査実行回路１０５に印加する。
【００５５】
時刻６０５において検査実行回路１０５に印加されるテストモード信号はＨレベルであるため検査実行回路１０５のテストデータ選択回路２０４が切り替わり、６０６にしめすように製品回路１０４の検査結果信号の「Ｔ」が検査実行回路１０５の検査レジスタ２０５に印加されテストクロック信号に同期して取り込まれテストデータ出力信号線２０６に出力される。
【００５６】
時刻６０７は時刻６０５の４クロックあとであり、時刻６０５において取り込まれた製品回路１０４の検査結果の値「Ｔ」がテストデータ出力端子１１４とテスト出力経路に選択されている下辺チップテスト出力バス１１７にシフトアウトされてくる。
【００５７】
以上のようにして動作する半導体チップの多数個をウェハ状態にて検査する状況を図７から図１０を用いて説明する。図７は本発明の実施の形態にかかる半導体集積回路チップがウェハ上にて２行３列の合計６個形成され、この６個が同時検査の対象になっている状況を示している。
【００５８】
図７において、左右に隣あう製品チップ７０１と７０２はスクライブレーン上にて正電源接続線７０７とグランド電源接続線７０８および右出力テストバス７０９で接続される。
【００５９】
製品チップ７０２と７０３、７０４と７０５、７０５と７０６についても同様である。７１０、７１３、７１４は右出力テストバス、７１１は正電源接続線、７１２はグランド電源接続線であり、図示のように左右に隣あう製品チップ７０２と７０３、７０４と７０５、７０５と７０６をそれぞれ接続する。
【００６０】
上下に隣り合う製品チップ７０１と７０４はスクライブレーン上にて下出力テストバス７１５および上出力テストバス７１８で接続される。
【００６１】
製品チップ７０２と７０５、７０４と７０６についても同様である。７１６、７１７は
下出力テストバス、７１９、７２０は上出力テストバスであり、図示のように上下に隣あう製品チップ７０２と７０５、７０４と７０６をそれぞれ接続する。
プローブ７２１は左上に位置する製品チップ７０１にＬＳＩテスタより信号を印加する。
プローブ７２２は左下に位置する製品チップ７０４にＬＳＩテスタより信号を印加する。
プローブ７２３は右上に位置する製品チップ７０３よりＬＳＩテスタに信号を印加する。
プローブ７２４は右下に位置する製品チップ７０６よりＬＳＩテスタに信号を印加する。
【００６２】
図８（ａ）、（ｂ）を用いて６個の製品チップ７０１から７０６のテスト経路に故障がなかった場合のテストシーケンスを説明する。
【００６３】
時刻８０１はウェハテスト状態における電源印加時である。
【００６４】
時刻８０２において左端列の製品チップ７０１と７０４に対しＬＳＩテスタより信号が印加され時刻８０３においてテスト出力経路に右辺チップテスト出力バスの選択と経路固定が行われる。
【００６５】
時刻８０４においては中央列の製品チップ７０２と７０５に対しおのおの左に隣接する製品チップからの信号によりテスト出力経路に右辺チップテスト出力バスの選択と経路固定が行われる。
【００６６】
時刻８０５においては右端列の製品チップ７０３と７０６に対しおのおの左に隣接する製品チップからの信号によりテスト出力経路に右辺チップテスト出力バスの選択と経路固定が行われる。
【００６７】
時刻８０６において先に形成し固定されたテスト経路に障害がないかをテストするためランダムなテストデータ信号が印加される。
【００６８】
時刻８０７は時刻８０６の１２クロック後の時点であり、テスト経路に障害がないため時刻８０６において印加されたテストデータ系列が１２クロック遅延して製品チップ７０３と７０６のテストデータ出力端子からＬＳＩテスタに出力される。
【００６９】
ＬＳＩテスタは入力したテストデータ系列とシフトアウトされてくるテストデータ系列を比較し、テスト経路に故障がないことが判定されるので、続いて時刻８０８より製品回路を検査するための信号系列を印加する。
【００７０】
時刻８０９で６個の製品チップにおいて製品回路の検査結果が検査実施回路のシフトレジスタに取り込まれる。
【００７１】
時刻８１０では製品回路の検査結果がシフトアウトし製品チップ７０３と７０６のテストデータ出力端子からＬＳＩテスタに出力される。
【００７２】
図９（ａ）、（ｂ）を用いて右上に位置する製品チップ７０３のテスト経路に故障があった場合のテストシーケンスを説明する。図９において時刻８０５までは図８で説明している内容と同じである。
【００７３】
時刻９０１は時刻８０５の１２クロック後の時点であり、右上に位置する製品チップ７０３のテスト経路に障害があるため時刻８０５において印加されるテストデータ系列と異なる系列（Ｌレベルにスタック）が製品チップ７０３のテストデータ出力端子から出力されＬＳＩテスタに入力される。下側行に位置する製品チップ７０４〜７０６のテスト経路は正常なため時刻８０５において印加されるテストデータ系列が１２クロック遅延して製品チップ７０６のテストデータ出力端子から出力されＬＳＩテスタに入力される。
【００７４】
ＬＳＩテスタは入力したテストデータ系列とシフトアウトされてくるテストデータ系列を比較し、上側行の製品チップのテスト経路に故障があることが判定される。ここでは右上の製品チップ７０３のテスト経路に障害がある例で説明しているが、シフトアウトされてくるテストデータ系列からはどの製品チップに障害があるかは不明であるので、続いて障害のあるチップを迂回し新たなテスト経路を形成するためのシーケンスを実行する。障害のあるチップを迂回する経路はいくつか考えられるが、ここではまず右上に位置する製品チップを迂回する経路を形成する場合を説明する。
【００７５】
時刻９０２はウェハテスト状態での電源投入を再度行った時点である。
【００７６】
時刻９０３において左端列の製品チップ７０１と７０４に対しテスト出力経路に右辺チップテスト出力バスの選択と経路固定が行われる。これ以後は左下の製品チップ７０４に対する印加はテストクロック／データ/モードともＬレベルを保持する。
【００７７】
時刻９０４においては中央列上側の製品チップ７０２に対し左に隣接する製品チップ７０１からの信号によりテスト出力経路に下辺チップテスト出力バスの選択と経路固定が行われる。同時に左下の製品チップ７０４に印加される信号がＬレベルのため中央列下側の製品チップ７０５には中央列上側の製品チップ７０２から信号系列が印加される。また中央列上側の製品チップ７０２にはテスト出力経路に下辺チップテスト出力バスを選択しているため右隣の製品チップ７０３に対してはＬレベル出力を保持する。
【００７８】
時刻９０５においては中央下側製品チップ７０５に対し上に隣接する製品チップ７０２からの信号によりテスト出力経路に右辺チップテスト出力バスの選択と経路固定が行われる。
【００７９】
時刻９０６においては右下製品チップ７０６に対し左に隣接する製品チップ７０５からの信号によりテスト出力経路に右辺チップテスト出力バスの選択と経路固定が行われる。この操作により製品チップ７０１→７０２→７０５→７０６の順でテスト経路が確保される。
【００８０】
時刻９０７において先に形成されたテスト経路に障害がないかをテストするためランダムなテストデータ信号が印加される。
【００８１】
時刻９０８は時刻９０７の１６クロック後の時点であり、テスト経路に障害がないため時刻９０７において印加されるテストデータ系列が１６クロック遅延してテストデータ出力端子から出力されＬＳＩテスタに入力される。
【００８２】
ＬＳＩテスタは入力したテストデータ系列とシフトアウトされてくるテストデータ系列を比較し、テスト経路に故障がないことが判定されるので、続いて製品回路を検査するための信号系列を印加する。
【００８３】
ここでは右上の製品チップのテスト経路が故障している場合を説明したが、他の個所の製品チップのテスト経路が故障している場合には、時刻９０８にて異なった系列のテストデータ信号が得られるため右上の製品チップまたは別の製品チップを迂回しテスト経路を確保する必要がある。
【００８４】
他の個所の製品チップを迂回する場合には再度電源投入を実行し別の製品チップを迂回しテスト経路を固定する信号をＬＳＩテスタより印加する。
【００８５】
テスト経路に故障がある場合にはこのシーケンスを繰り返し迂回チップを順次変更していくことでテスト経路を確保する。
【００８６】
なお、製品チップを迂回してテスト経路を形成する手順および信号系列は、予めＬＳＩテスタに記憶させておく。
【００８７】
図１０（ａ）、（ｂ）を用いて製品チップの製品回路を検査する状況を説明する。
図１０（ａ）、（ｂ）は製品チップ７０１→７０２→７０５→７０６の順でテスト経路が確保された状態での検査状況である。
【００８８】
時刻１００１から製品回路を検査するための信号としてテスト経路にある全ての検査レジスタに「１」を設定する信号系列を印加している。
【００８９】
時刻１００２は製品回路の検査をおこなった時点であり、製品回路の出力が検査レジスタに取り込まれる。
【００９０】
時刻１００３は時刻１００２の３クロック後であり製品チップ７０６の製品回路検査結果「Ｒ」がＬＳＩテスタに印加される。
【００９１】
以下同様に製品チップ７０５の製品回路検査結果「Ｑ」、製品チップ７０２の製品回路検査結果「Ｕ」、製品チップ７０１の製品回路検査結果「Ｔ」が、ＬＳＩテスタに印加される
以上が第１の実施形態の説明である。
【００９２】
第１の実施の形態においては、ＬＳＩテスタもしくは隣接する製品チップからの信号によりテスト経路を順次決定していき多数個の製品チップ上の製品回路の検査を同時に行うことが可能になったが、製品チップ上のテスト経路の故障状況によってはテスト出力バスの出力レベルが「Ｌ」レベルとはならず「Ｈ」レベルにスタックしている状況が考えられ、この状況においては入力選択回路において所望のテスト入力バスからの信号印加が正常に行えず製品回路の検査が行えない状況が発生する。
【００９３】
この課題を解決するのが次に説明する第２の実施形態である。
【００９４】
図１１は本発明の第２の実施形態にかかる半導体集積回路チップ（以下、製品チップと呼ぶ）のブロック図である。
【００９５】
製品チップ１１０１の構成は、図１で説明している製品チップ１０１の入力選択回路１１３以外は同１であり、入力選択回路１１０２は、テスト端子テスト入力バス１０９もしくは上辺チップテスト入力バス１１０もしくは左辺チップテスト入力バス１１１もしくは下辺チップテスト入力バス１１２のいずれかをテスト信号入力経路に選択し、テスト信号を検査実行回路１０５に伝達する。
【００９６】
入力選択回路１１０２の内部ブロックを図１２を用いて説明する。入力選択回路１１０２はステートマシン回路で構成され、テスト端子テスト入力バス１０９のテストクロック信号とテストデータ信号を入力し、ウェハテスト状態での電源投入後の初期状態では各テスト信号の出力をＬレベルに固定しテストデータ信号の入力がＨレベルのときにテストクロック入力のポジエッジにてテストデータ信号のＨレベルを取り込み内部に保持し以後は各テスト信号入力を内部に伝達するテスト入力信号マスク回路１２０１と、上辺チップテスト入力バス１１０のテストクロック信号とテストデータ信号を入力し、ウェハテスト状態での電源投入後の初期状態では各テスト信号の出力をＬレベルに固定しテストデータ信号の入力がＨレベルのときにテストクロック入力のポジエッジにてテストデータ信号のＨレベルを取り込み内部に保持し以後は各テスト信号入力を内部に伝達するテスト入力信号マスク回路１２０２と、左辺チップテスト入力バス１１１のテストクロック信号とテストデータ信号を入力し、ウェハテスト状態での電源投入後の初期状態では各テスト信号の出力をＬレベルに固定しテストデータ信号の入力がＨレベルのときにテストクロック入力のポジエッジにてテストデータ信号のＨレベルを取り込み内部に保持し以後は各テスト信号入力を内部に伝達するテスト入力信号マスク回路１２０３と、下辺チップテスト入力バス１１２のテストクロック信号とテストデータ信号を入力し、ウェハテスト状態での電源投入後の初期状態では各テスト信号の出力をＬレベルに固定しテストデータ信号の入力がＨレベルのときにテストクロック入力のポジエッジにてテストデータ信号のＨレベルを取り込み内部に保持し以後は各テスト信号入力を内部に伝達するテスト入力信号マスク回路１２０４と、３個の４入力ＯＲ回路からなるテスト信号ＯＲ回路１２０５とから構成され、
テスト信号ＯＲ回路１２０５にてテスト入力信号マスク回路１２０１とテスト入力信号マスク回路１２０２とテスト入力信号マスク回路１２０３とテスト入力信号マスク回路１２０４とにより伝達されるテストクロック信号の論理和をとり検査実行回路１０５にテストクロック信号を伝達し、テスト信号ＯＲ回路１２０５にてテスト入力信号マスク回路１２０１とテスト入力信号マスク回路１２０２とテスト入力信号マスク回路１２０３とテスト入力信号マスク回路１２０４とにより伝達されるテストデータ信号の論理和をとり検査実行回路１０５にテストデータ信号を伝達し、テスト信号ＯＲ回路１２０５にてテスト入力信号マスク回路１２０１とテスト入力信号マスク回路１２０２とテスト入力信号マスク回路１２０３とテスト入力信号マスク回路１２０４とにより伝達されるテストモード信号の論理和をとり検査実行回路１０５にテストモード信号を伝達する。
【００９７】
図１３は入力選択回路１１０２の動作を示している。
【００９８】
時刻１３０１はウェハテスト状態での電源投入時である。１３０２に示すように左辺チップテスト入力バス１１１のテストデータ入力がＨレベルにスタックした状態であるがバスゲート回路すなわちテスト入力信号マスク回路１２０３によりテスト信号ＯＲ回路１２０５へのテストデータ出力がＬレベルに保持される。
【００９９】
時刻１３０３は上辺チップテスト入力バス１１０のテストデータがＬレベルでテストクロックが変化した時点であり、１３０４のようにバスゲート回路すなわちテスト入力信号マスク回路１２０１によりテスト信号ＯＲ回路１２０５へのテストクロック出力がＬレベルに保持される。
【０１００】
時刻１３０５は上辺チップテスト入力バス１１０のテストデータがＨレベルでテストクロックが変化した時点であり、１３０４のようにバスゲート回路すなわちテスト入力信号マスク回路１２０１によりテスト信号ＯＲ回路１２０５へのテスト信号マスクが解除され各々のテスト信号がテスト信号ＯＲ回路１２０５へ出力される。
【０１０１】
以上が第２の実施形態の説明である。第２の実施の形態においてはＬＳＩテスタもしくは隣接する製品チップからの信号によりテスト経路を順次決定していき多数個の製品チップ上の製品回路の検査を同時に行うことが可能になり、また製品チップ上のテスト経路の故障状況によりテスト出力バスの出力レベルが「Ｈ」レベルにスタックしている状況であっても正常にテスト経路を確保し製品回路の検査が行うことが可能になったが、製品回路の検査において検査レジスタに値を設定しまた検査結果を取り出す際に出力選択回路のシフトレジスタを経由するため検査時間が長く必要であるという課題がある。
【０１０２】
この課題を解決するのが次に説明する第３の実施形態である。
【０１０３】
図１４は本発明の第３の実施形態にかかる半導体集積回路チップ（以下、製品チップと呼ぶ）のブロック図である。製品チップ１４０１の構成は、図１で説明している製品チップ１０１の出力選択回路１１８以外は同１であり、出力選択回路１４０２は、検査実行回路１０５から伝達されるテスト信号のテストデータ信号をテストデータ出力端子１１４に出力しまたテスト信号を上辺チップテスト出力バス１１５もしくは右辺チップテスト出力バス１１６もしくは下辺チップテスト出力バス１１７のいずれかに割り振り、テスト出力経路が確定した後は検査実行回路１０５から伝達されるテスト信号をシフトせずにスルーさせる構成である。
【０１０４】
出力選択回路１４０２の内部ブロックを図１５を用いて説明する。出力選択回路１４０２はステートマシン回路で構成され、検査実行回路１０５から伝送されるテストクロック信号とシフトレジスタ３０１の出力するテストデータ出力信号とテストモード信号マスク回路３０４が出力するテストモード出力信号とを内部バス切換え回路１５０３に伝達する内部バスＡ１５０１と、検査実行回路１０５から伝送されるテスト信号を内部バス切換え回路１５０３に伝達する内部バスＢ１５０２とを有し、内部バス切換え回路１５０３はバッファレジスタ固定回路３０２の出力と内部バスＡ１５０１と内部バスＢ１５０２とを入力しバッファレジスタ固定回路３０２の出力がＬレベルの場合には内部バスＡ１５０１を選択しバッファレジスタ固定回路３０２の出力がＨレベルの場合には内部バスＢ１５０２を選択しテスト出力バスゲート回路３０５、３０６、３０７にテスト信号を伝達する。出力選択回路１４０２のこれ以外の構成要素は出力選択回路１１８と同様に構成される。
【０１０５】
図１６は出力選択回路１４０２の動作を示している。
【０１０６】
時刻１６０１はテスト入力バス１０９からテスト信号を印加し始めた時点であり、初期設定のテスト出力経路である右辺チップテスト出力バス１１６にテストクロック信号が出力される。
【０１０７】
４クロック後の時刻１６０２において初期設定のテスト出力経路である右辺チップテスト出力バス１１６にテストデータ信号系列が現れる。
【０１０８】
時刻１６０３はテスト入力バス１０９からテスト出力経路を切換えるためのテストモード信号のポジエッジを印加した時点であり、テスト出力経路が下辺チップテスト出力バス１１７に切り替わると同時に出力選択回路１４０２の内部バス切換え回路１５０３において入力が内部バスＢ１５０２に切り替わる。このため１６０４にしめすようにテストデータ出力端子１１４の出力レベルが出力選択回路１４０２のシフトレジスタ３０１の出力レベル（Ｈ）から検査実行回路１０５の検査レジスタ２０５の出力レベル（Ｌ）に切り替わる。右辺チップテスト出力バス１１６はテスト出力経路から非選択となるので各テスト信号はＬレベルに切り替わる。
【０１０９】
時刻１６０５は上辺チップテスト入力バス１１０からテスト信号が印加された時点であり、テスト出力経路の下辺チップテスト出力バス１１７にテストクロック信号が出力される。
【０１１０】
時刻１６０６は時刻１６０５の１クロック後であり検査実行回路１０５の検査レジスタ２０５に値「１」が取り込まれ製品回路１０４に印加される。
【０１１１】
時刻１６０７はで上辺チップテスト入力バス１１０のテストモード信号がＨレベルであり製品回路検査結果「Ｔ」が検査レジスタ２０５に取り込まれる。
【０１１２】
時刻１６０８は時刻１６０７の１クロック後であり、製品検査結果の値「Ｔ」がテストデータ出力端子１１４と下辺チップテスト出力バス１１７のテストデータ信号に出力される。
【０１１３】
出力選択回路１１８では製品検査結果がシフトレジスタ３０１を経由するので３クロックの遅延の後にテストデータ出力端子１１４とテスト出力経路のテストデータ信号に出力されたが、出力選択回路１４０２ではテスト経路が固定したのちは製品検査結果がシフトレジスタ３０１を経由しないので最短時間でテストデータ出力端子１１４とテスト出力経路のテストデータ信号に出力されるので検査に要する時間を短縮できる。
【０１１４】
以上が第３の実施形態の説明である。
【０１１５】
第３の実施の形態においてはＬＳＩテスタもしくは隣接する製品チップからの信号によりテスト経路を順次決定していき多数個の製品チップ上の製品回路の検査を同時に行うことが可能になり、また製品チップ上のテスト経路の故障状況によりテスト出力バスの出力レベルが「Ｈ」レベルにスタックしている状況であっても正常にテスト経路を確保し製品回路の検査が行うことが可能になり、製品回路の検査において検査レジスタに値を設定しまた検査結果を取り出す際に出力選択回路のシフトレジスタを経由しないため検査時間が短縮可能となる。
【０１１６】
なお本発明の実施の形態においては製品回路を検査する検査レジスタの構成を１ビットとしたが２ビット以上で構成することも可能である。
【０１１７】
また本発明の実施の形態においては出力選択回路のシフトレジスタとバッファレジスタの構成を３ビットとしたが３ビット以外でもよくさらにシフトレジスタとバッファレジスタのビット数が異なる構成も可能である。
【０１１８】
さらに本発明の実施の形態においては隣接するチップとのテスト入力バスおよびテスト出力バスを各々３組としたが３組以外の構成も可能である。
【産業上の利用可能性】
【０１１９】
本発明にかかる半導体集積回路のテスト装置および半導体ウェハは、ウェハ上の製品チップ数を減少することなく複数個の製品チップを一括して検査でき、また未検査チップをなくすことができるという効果を有し、半導体集積回路をウェハ上でテストする半導体集積回路のテスト装置および半導体ウェハ等として有用である。
【図面の簡単な説明】
【０１２０】
【図１】この発明の第１の実施形態にかかる半導体集積回路チップのブロック図である。
【図２】この発明の第１の実施形態にかかる半導体集積回路チップの検査実行回路のブロック図である。
【図３】この発明の第１の実施形態にかかる半導体集積回路チップの出力選択回路のブロック図である。
【図４（ａ）】この発明の第１の実施形態にかかる半導体集積回路チップのテストモード信号がLレベルで変化がない場合の動作波形の一部の例を示す図である。
【図４（ｂ）】同じく動作波形の一部の例を示す図である。
【図４（ｃ）】同じく動作波形の残部の例を示す図である。
【図５（ａ）】この発明の第１の実施形態にかかる半導体集積回路チップのテスト出力経路を切り換える場合の動作波形の一部の例を示す図である。
【図５（ｂ）】同じく動作波形の残部の例を示す図である。
【図６（ａ）】この発明の第１の実施形態にかかる半導体集積回路チップの製品回路テスト時の動作波形の一部の例を示す図である。
【図６（ｂ）】同じく動作波形の一部の例を示す図である。
【図６（ｃ）】同じく動作波形の残部の例を示す図である。
【図７】この発明の第１の実施形態にかかる半導体集積回路チップがウェハ上で相互に接続された状態を示すブロック図である。
【図８（ａ）】この発明の第１の実施形態にかかる半導体集積回路チップがウェハ上で相互に接続されて動作する場合の、製品チップ７０１の動作波形の一部の例を示す図である。
【図８（ｂ）】同じく動作波形の残部の例を示す図である。
【図８（ｃ）】製品チップ７０２の動作波形の一部の例を示す図である。
【図８（ｄ）】同じく動作波形の残部の例を示す図である。
【図８（ｅ）】製品チップ７０３の動作波形の一部の例を示す図である。
【図８（ｆ）】同じく動作波形の残部の例を示す図である。
【図８（ｇ）】製品チップ７０４の動作波形の一部の例を示す図である。
【図８（ｈ）】同じく動作波形の残部の例を示す図である。
【図８（ｉ）】製品チップ７０５の動作波形の一部の例を示す図である。
【図８（ｊ）】同じく動作波形の残部の例を示す図である。
【図８（ｋ）】製品チップ７０６の動作波形の一部の例を示す図である。
【図８（ｌ）】同じく動作波形の残部の例を示す図である。
【図９（ａ）】この発明の第１の実施形態にかかる半導体集積回路チップがウェハ上で相互に接続されて動作する場合の、製品チップ７０１の動作波形の一部の例を示す図である。
【図９（ｂ）】同じく動作波形の残部の例を示す図である。
【図９（ｃ）】製品チップ７０２の動作波形の一部の例を示す図である。
【図９（ｄ）】同じく動作波形の残部の例を示す図である。
【図９（ｅ）】製品チップ７０３の動作波形の一部の例を示す図である。
【図９（ｆ）】同じく動作波形の残部の例を示す図である。
【図９（ｇ）】製品チップ７０４の動作波形の一部の例を示す図である。
【図９（ｈ）】同じく動作波形の残部の例を示す図である。
【図９（ｉ）】製品チップ７０５の動作波形の一部の例を示す図である。
【図９（ｊ）】同じく動作波形の残部の例を示す図である。
【図９（ｋ）】製品チップ７０６の動作波形の一部の例を示す図である。
【図９（ｌ）】同じく動作波形の残部の例を示す図である。
【図１０（ａ）】この発明の第１の実施形態にかかる半導体集積回路チップがウェハ上で相互に接続されて動作する場合の、製品チップ７０１の動作波形の例を示す図である。
【図１０（ｂ）】同じく製品チップ７０２の動作波形の例を示す図である。
【図１０（ｃ）】同じく製品チップ７０３の動作波形の例を示す図である。
【図１０（ｄ）】同じく製品チップ７０４の動作波形の例を示す図である。
【図１０（ｅ）】同じく製品チップ７０５の動作波形の例を示す図である。
【図１０（ｆ）】同じく製品チップ７０６の動作波形の例を示す図である。
【図１１】この発明の第２の実施形態にかかる半導体集積回路チップのブロック図である。
【図１２】この発明の第２の実施形態にかかる半導体集積回路チップの入力選択回路のブロック図である。
【図１３（ａ）】この発明の第２の実施形態にかかる半導体集積回路チップの動作波形の一部の例を示す図である。
【図１３（ｂ）】同じく動作波形の残部の例を示す図である。
【図１４】この発明の第３の実施形態にかかる半導体集積回路チップのブロック図である。
【図１５】この発明の第３の実施形態にかかる半導体集積回路チップの出力選択回路のブロック図である。
【図１６（ａ）】この発明の第三の実施形態にかかる半導体集積回路チップの動作波形の一部の例を示す図である。
【図１６（ｂ）】同じく動作波形の残部の例を示す図である。
【符号の説明】
【０１２１】
１０１    製品チップ
１０２    正電源端子
１０３    グランド電源端子
１０４    製品回路
１０５    検査実行回路
１０６    テストクロック入力端子
１０７    テストデータ入力端子
１０８    テストモード入力端子
１０９    テスト端子テスト入力バス
１１０    上辺チップテスト入力バス
１１１    左辺チップテスト入力バス
１１２    下辺チップテスト入力バス
１１３    入力選択回路
１１４    テストデータ出力端子
１１５    上辺チップテスト出力バス
１１６    右辺チップテスト出力バス
１１７    下辺チップテスト出力バス
１１８    出力選択回路
１１９    正電源テスト端子
１２０    グランド電源テスト端子
２０１    テストクロック信号線
２０２    テストデータ入力信号線
２０３    テストモード信号線
２０４    テストデータ選択回路
２０５    検査レジスタ
２０６    テストデータ出力信号線
３０１    シフトレジスタ
３０２    バッファレジスタ固定回路
３０３    バッファレジスタ
３０４    テストモード信号マスク回路
３０５    テスト出力バスゲート回路
３０６    テスト出力バスゲート回路
３０７    テスト出力バスゲート回路
７０１    製品チップ
７０２    製品チップ
７０３    製品チップ
７０４    製品チップ
７０５    製品チップ
７０６    製品チップ
７０７    正電源接続線
７０８    グランド電源接続線
７０９    右出力テストバス
７１０    右出力テストバス
７１１    正電源接続線
７１２    グランド電源接続線
７１３    右出力テストバス
７１４    右出力テストバス
７１５    下出力テストバス
７１６    下出力テストバス
７１７    下出力テストバス
７１８    上出力テストバス
７１９    上出力テストバス
７２０    上出力テストバス
７２１    テストプローブ
７２２    テストプローブ
７２３    テストプローブ
７２４    テストプローブ
１１０１    製品チップ
１１０２    入力選択回路
１２０１    テスト入力信号マスク回路
１２０２    テスト入力信号マスク回路
１２０３    テスト入力信号マスク回路
１２０４    テスト入力信号マスク回路
１２０５    テスト信号ＯＲ回路
１４０１    製品チップ
１４０２    出力選択回路
１５０１    内部バスＡ
１５０２    内部バスＢ
１５０３    内部バス切換え回路
【図１】
2005101388.tif 000003
【図２】
2005101388.tif 000004
【図３】
2005101388.tif 000005
【図４（ａ）】
2005101388.tif 000006
【図４（ｂ）】
2005101388.tif 000007
【図４（ｃ）】
2005101388.tif 000008
【図５（ａ）】
2005101388.tif 000009
【図５（ｂ）】
2005101388.tif 000010
【図６（ａ）】
2005101388.tif 000011
【図６（ｂ）】
2005101388.tif 000012
【図６（ｃ）】
2005101388.tif 000013
【図７】
2005101388.tif 000014
【図８（ａ）】
2005101388.tif 000015
【図８（ｂ）】
2005101388.tif 000016
【図８（ｃ）】
2005101388.tif 000017
【図８（ｄ）】
2005101388.tif 000018
【図８（ｅ）】
2005101388.tif 000019
【図８（ｆ）】
2005101388.tif 000020
【図８（ｇ）】
2005101388.tif 000021
【図８（ｈ）】
2005101388.tif 000022
【図８（ｉ）】
2005101388.tif 000023
【図８（ｊ）】
2005101388.tif 000024
【図８（ｋ）】
2005101388.tif 000025
【図８（ｌ）】
2005101388.tif 000026
【図９（ａ）】
2005101388.tif 000027
【図９（ｂ）】
2005101388.tif 000028
【図９（ｃ）】
2005101388.tif 000029
【図９（ｄ）】
2005101388.tif 000030
【図９（ｅ）】
2005101388.tif 000031
【図９（ｆ）】
2005101388.tif 000032
【図９（ｇ）】
2005101388.tif 000033
【図９（ｈ）】
2005101388.tif 000034
【図９（ｉ）】
2005101388.tif 000035
【図９（ｊ）】
2005101388.tif 000036
【図９（ｋ）】
2005101388.tif 000037
【図９（ｌ）】
2005101388.tif 000038
【図１０（ａ）】
2005101388.tif 000039
【図１０（ｂ）】
2005101388.tif 000040
【図１０（ｃ）】
2005101388.tif 000041
【図１０（ｄ）】
2005101388.tif 000042
【図１０（ｅ）】
2005101388.tif 000043
【図１０（ｆ）】
2005101388.tif 000044
【図１１】
2005101388.tif 000045
【図１２】
2005101388.tif 000046
【図１３（ａ）】
2005101388.tif 000047
【図１３（ｂ）】
2005101388.tif 000048
【図１４】
2005101388.tif 000049
【図１５】
2005101388.tif 000050
【図１６（ａ）】
2005101388.tif 000051
【図１６（ｂ）】
2005101388.tif 000052