(57)【要約】【課題】  外部回路に対し、安定した電源電圧を供給することが可能な電源電圧発生回路及びその電源電圧発生回路を有する半導体装置を提供することを目的とする。【解決手段】  電源電圧発生回路２０として外部電源から入力される外部電源電圧VCCを、ドライバ回路を介して所定の電圧に調整し、内部電源電圧VDDとして外部回路へ出力し、外部回路の動作時において、外部電源側に接続する第１の容量及び内部電源側に接続する第２の容量を変動させることによって、内部電源電圧を制御する電圧制御手段を有する。【選択図】  図２
2005259222.tif 000002
【特許請求の範囲】
【請求項１】
外部電源から入力される外部電源電圧を、ドライバ回路を介して所定の電圧に調整し、内部電源電圧として外部回路へ出力する電源電圧発生回路であって、
前記外部回路の動作時において、前記外部電源側に接続する容量と前記内部電源側に接続する容量とを変動させることによって、前記内部電源電圧を制御する電圧制御手段を有することを特徴とする電源電圧発生回路。
【請求項２】
前記電圧制御手段として、
前記外部電源側に接続する第１の容量素子と、
前記内部電源側に接続する第２の容量素子と、
前記外部電源側と前記内部電源側とに対し、接続の切替えが可能なスイッチ回路と、
前記スイッチ回路に接続し、前記スイッチ回路によって前記外部電源側或いは前記内部電源側とに接続が切り替わる第３の容量素子とを
有することを特徴とする請求項１に記載の電源電圧発生回路。
【請求項３】
前記ドライバ回路は絶縁ゲート型電界効果トランジスタであり、前記絶縁ゲート型電界効果トランジスタのゲート電圧を制御する比較回路、前記比較回路へ基準電圧を与える基準電位発生回路、及びモニタ電圧を与えるための内部電源電圧を分圧する２つの抵抗器とを有し、前記外部電源電圧を電圧降下させ、前記内部電源電圧とすることを特徴とする請求項１又は請求項２に記載の電源電圧発生回路。
【請求項４】
前記比較回路にコントロール回路が接続し、前記コントロール回路が送出する出力信号に同期するように前記比較回路からの出力を制御することを特徴とする請求項１乃至請求項３のいずれか１項に記載の電源電圧発生回路。
【請求項５】
外部電源から入力される外部電源電圧を、ドライバ回路を介して所定の電圧に調整し、内部電源電圧として内部の回路へ出力し、前記内部の回路の動作時において、前記外部電源側に接続する容量と前記内部電源側に接続する容量とを変動させることによって、前記内部電源電圧を制御する電圧制御手段を含む電源電圧発生回路を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部電源電圧を発生させる電源電圧発生回路及びその電源電圧発生回路を含む半導体装置に関する。
【背景技術】
【０００２】
不揮発性メモリ等の半導体装置では、微細化の進展に対応して、メモリセル、メモリ周辺回路、及びインターフェイス回路等を区別し、外部電源電圧と内部電源電圧を、それぞれの系に供給する回路システムを採用するようになってきた。このような回路システムにおいては、例えば外部電源電圧を基準にして内部電源電圧を供給する電源電圧発生回路を搭載している。
【０００３】
例えばメモリに設置された、従来の電源電圧発生回路の一例を図１３に示す。電源電圧発生回路９０は比較回路９１、基準電位発生回路９２及びＰチャネル絶縁ゲート型電界効果トランジスタ（ＰＭＯＳ）からなるドライバ回路９３によって、外部電源電圧ＶＣＣを電圧降下させ、内部電源電圧ＶＤＤへ変換する。比較回路９１では、基準電位発生回路９２から入力される基準電圧Ｖｒｅｆと抵抗Ｒａ１及び抵抗Ｒａ２によって分圧された内部電源電圧ＶＤＤのモニタ電圧Ｖｍｏｎを比較し、ＰＭＯＳ２のゲートへゲート電圧Ｖｏｕｔを印加する。
【０００４】
内部電源電圧は出力電圧ＶＯＰとして、内部の回路であるメモリセル及び周辺回路（図示せず）へ出力される。しかし、内部の回路の動作時において、その動作状況の影響を受ける。即ち、周辺回路が動作を開始すると、図１４に示すように電流ＩＤＤが急激に増加し、比較回路９１が内部電源電圧ＶＤＤ１の低下を動作開始時間ｔ１で検知し、比較回路９１の出力であるゲート電圧Ｖｏｕｔは内部電源電圧ＶＤＤ１を上昇させるように動作する。そしてその動作が終了すると、その容量ＣＤＤによって内部電源電圧ＶＤＤは再び低下する。この動きが短時間に発生し、振動現象を起す。容量ＣＤＤが不十分の場合、例えばＶＤＤ２の挙動に示されるように、内部電源電圧は更に大きく振動する。内部電源電圧ＶＤＤｍｉｎの低下が小さく、また、周期Ｔφが狭い方が良い。
【０００５】
例えばフラッシュメモリの場合、消費電流は大きく、メモリ回路動作も高速性が要求されるため、充放電が繰り返され、図１４に示すような内部電源電圧の振動が比較的発生しやすい。また、その動作状態においても、リードからライトにその動作モードが変更するように、プログラム、ベリファイ、イレーズ等の入力コマンドによるフラッシュメモリの内部の回路の動作状態の変化によって、消費電流は急峻に変動し、内部電源電圧の振動を更に大きくする。
【０００６】
従って、内部電源電圧の振動をなるべく抑えるため、例えばメモリセルの周辺回路等の領域を利用し、電流を安定して供給できる大容量の容量素子を電源電圧発生回路の出力ノードに設ける等の工夫を行っている（例えば、特許文献１参照）。
【０００７】
しかし、内部電源電圧の振動を抑えて回路動作を安定化させるキャパシタの容量を定量的に見積ることは難しく、また、キャパシタを形成する領域も半導体装置の微細化に伴って十分に確保できないという問題があった。
【特許文献１】特開２００２−３３４５７７号公報（第１３ページ、第７図）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は上記問題を解決するためになされたもので、外部回路に対し、安定した電源電圧を供給することが可能な電源電圧発生回路及びその電源電圧発生回路を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の課題を解決するため、本発明の第１の態様は、外部電源から入力される外部電源電圧を、ドライバ回路を介して所定の電圧に調整し、内部電源電圧として外部回路へ出力する電源電圧発生回路であって、前記外部回路の動作時において、前記外部電源側に接続する容量と前記内部電源側に接続する容量とを変動させることによって、前記内部電源電圧を制御する電圧制御手段を有することを特徴とする。
【００１０】
また、本発明の第２の態様は、半導体装置として、外部電源から入力される外部電源電圧を、ドライバ回路を介して所定の電圧に調整し、内部電源電圧として内部の回路へ出力し、前記内部の回路の動作時において、前記外部電源側に接続する容量と前記内部電源側に接続する容量とを変動させることによって、前記内部電源電圧を制御する電圧制御手段を含む電源電圧発生回路を有することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、内部電源電圧を検知し、それをフィードバックして容量を調整するため、回路内の充放電に追随して、安定した電源電圧を供給する電源電圧発生回路及びそれを備えた半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明の実施例を説明する。
【実施例１】
【００１３】
図１は、本発明の第１の実施例における半導体装置を示す回路ブロック図である。本実施例における半導体装置は、例えばフラッシュメモリ１０である。
【００１４】
フラッシュメモリ１０はメモリセル及び周辺回路１１を主体として、入力側（Ｖｉｎ）及び出力側（Ｖｏｕｔ）にそれぞれインターフェイス回路１２、１３を有する。電源電圧は先ず、外部電源電圧Ｖｃｃとして供給され、内部の電源電圧発生回路１４において内部電源電圧ＶＤＤに調整する。内部電源電圧ＶＤＤはフラッシュメモリ１０の中の、例えばインターフェイス回路１３へ供給される。
【００１５】
図２に本実施例における電源電圧発生回路の回路ブロック図を示す。電源電圧発生回路２０は外部電源から外部電源電圧Ｖｃｃを受け、ＰＭＯＳからなるドライバ回路２３によって電圧降下させることにより、内部電源電圧ＶＤＤをＰＭＯＳのドレイン側から電源電圧発生回路２０の外部にあり、フラッシュメモリ内の他の回路へＶｏｐとして供給する電圧降下回路である。
【００１６】
電源電圧発生回路２０では、比較回路２１によってドライバ回路２３のゲート電圧Ｖｏｕｔが制御される。即ち、基準電源発生回路２２から送られる基準電圧Ｖｒｅｆと、抵抗Ｒ２１及び抵抗Ｒ２２によって分圧された内部電源電圧ＶＤＤのモニタ電圧Ｖｍｏｎとを比較し、モニタ電圧Ｖｍｏｎが基準電圧Ｖｒｅｆよりも低レベルになれば、比較回路２１は基準電圧Ｖｒｅｆを選択し、ドライバ回路２３を流れる電流を増加させるようにゲート電圧Ｖｏｕｔを調整する。一方、モニタ電圧Ｖｍｏｎが基準電圧Ｖｒｅｆよりも高レベルになれば、比較回路２１はモニタ電圧Ｖｍｏｎを選択し、ドライバ回路２３を流れる電流を減少させるようにゲート電圧Ｖｏｕｔを調整する。
【００１７】
安定した回路動作を行うため、電源電圧発生回路２０の中には容量素子ＣＤＤ、ＣＣＣ、ＣＣＤ、が形成されている。外部電源電圧Ｖｃｃの供給ラインには第１の容量素子ＣＣＣ、内部電源電圧ＶＤＤの供給ラインには第２の容量素子ＣＤＤ、更にスイッチ回路２４には第３の容量素子ＣＣＤがそれぞれ接続されている。
【００１８】
スイッチ回路２４の接続は外部電源側或いは内部電源側に切替えることができる。これにより、第３の容量素子ＣＣＤの接続を変える。即ち、電源電圧発生回路２０に接続するフラッシュメモリ内の回路が動作し、内部電源電圧ＶＤＤの供給ラインに電流ＩＤＤが流れた場合、スイッチ回路２４の切替によって第３の容量素子ＣＣＤが内部電源電圧ＶＤＤの供給ラインに接続し、外部電源電圧側に接続する第１の容量を第１の容量素子ＣＣＣだけに減少させる。一方、第１の容量素子ＣＣＣに第３の容量素子ＣＣＤを加えることによって、内部電源電圧側に接続する第２の容量を増加させる。このように容量をフィードバックすることにより、内部電源電圧ＶＤＤを安定化させる。
【００１９】
スイッチ回路２４は、例えばスイッチ切替部とコントロール部とから構成される。図３にスイッチ切替部３０の１例を示す。スイッチ切替部３０は4個のＭＯＳトランジスタによって構成されており、内部電源電圧ＶＤＤ及び外部電源電圧Ｖｃｃ対して基本的に対称な形態をとる。例えば、それぞれ値が逆相である電圧Ｖａ１、―Ｖａ１がＰＭＯＳ２０、ＮＭＯＳ２０をそれぞれオンにし、一方、それぞれ値が逆相である電圧Ｖａ２、―Ｖａ２がＰＭＯＳ２１、ＮＭＯＳ２１をそれぞれオフにする。これにより、第３の容量素子ＣＣＤを、例えば外部電源電圧Ｖｃｃから内部電源電圧ＶＤＤへ切替える。
【００２０】
スイッチ切替部３０のＭＯＳトランジスタを動作させるスイッチ回路のコントロール部４０を図４に示す。コントロール部４０は、２つの比較回路４１ａ、４１ｂにおいて、基準電源発生回路４２ａ、４２ｂから送られるそれぞれの基準電圧Ｖｒｅｆと抵抗Ｒ４１及び抵抗Ｒ４２によって分圧されたＶＤＤのモニタ電圧とを比較し、どちらかを選択する。比較回路４１ａからは、それぞれ値が逆相である電圧Ｖａ１、―Ｖａ１、比較回路４１ｂからは、それぞれ値が逆相である電圧Ｖａ２、―Ｖａ２を、それぞれインバータを介して出力する。
【００２１】
このコントロール部４０において、内部電源電圧ＶＤＤの電位が低下した場合、比較回路４１ａの出力ＶＯＡは低レベルになる。それをインバータによってそれぞれ逆相の電圧Ｖａ１、―Ｖａ１に制御する。また、電圧Ｖａ２、―Ｖａ２についても同様である。
【００２２】
図５に電源電圧発生回路の外部回路が動作した時の、電源電圧発生回路における電流及び電圧の時間変化を示す信号波形の１例を示す。外部電源を投入することにより、ＶＣＣが供給されている状態では安定した電流及び電圧を示す。時間ｔ１において、図１に示すフラッシュメモリ１０が動作状態になると、図２に示す電源電圧発生回路２０を流れる電流ＩＤＤは急激に立ち上がる。これにより、内部電源電圧ＶＤＤが下がり、基準電圧Ｖｒｅｆに対しモニタ電圧Ｖｍｏｎが下がる。これにより比較回路の出力電圧Ｖｏｕｔが下がる。
【００２３】
この時、図２に示すスイッチ回路２４が動作し、内部電源電圧ＶＤＤの電圧降下を小さくするように容量ＣＣＤを内部電源電圧側ＶＤＤへ接続するように切り替える。これにより内部電源電圧ＶＤＤの電圧が上昇すると、基準電圧Ｖｒｅｆ、モニタ電圧Ｖｍｏｎ、比較回路の出力電圧Ｖｏｕｔに逆の現象が起り、容量ＣＣＤを外部電源電圧側ＶＣＣへ接続するようにスイッチ回路２４が切替えを実行する。これが基本的な回路動作である。
【００２４】
このようなフィードバック動作によって、図５に示すように内部電源電圧ＶＤＤをはじめとして、外部電源電圧ＶＣＣ等の振動も小さくすることが可能になる。このため、動作が安定した電源電圧発生回路を提供することができる。更に、ここで示したように、動作が安定した電源電圧発生回路をフラッシュメモリ等の半導体装置へ組み込むことにより、性能のよいフラッシュメモリ等の半導体装置が得られる。
【００２５】
また、容量素子を切替えて活用することによって、容量素子に必要な素子内の面積を小さくすることが可能になる。このため、従来の半導体装置よりも更に微細化された半導体装置を得ることができる。
【実施例２】
【００２６】
図６に本発明の第２の実施例における電源電圧発生回路を示す。本実施例における電源電圧発生回路は、図２で示した第１の実施例と基本構成は同じである。異なる点は、コントロール回路を設け、比較回路に接続することにより、比較回路を制御できるようにしたことである。
【００２７】
電源電圧発生回路６０では、比較回路６１によってドライバ回路６３のゲート電圧Ｖｏｕｔが制御される。即ち、基準電源発生回路６２から送られる基準電圧Ｖｒｅｆと、抵抗Ｒ２１及び抵抗Ｒ２２によって分圧された内部電源電圧ＶＤＤのモニタ電圧Ｖｍｏｎとを比較し、モニタ電圧Ｖｍｏｎが基準電圧Ｖｒｅｆよりも低レベルになれば、比較回路６１は基準電圧Ｖｒｅｆを選択し、ドライバ回路６３を流れる電流を増加させるようにゲート電圧Ｖｏｕｔを調整する。一方、モニタ電圧Ｖｍｏｎが基準電圧Ｖｒｅｆよりも高レベルになれば、比較回路６１はモニタ電圧Ｖｍｏｎを選択し、ドライバ回路６３を流れる電流を減少させるようにゲート電圧Ｖｏｕｔを調整する。
【００２８】
安定した回路動作を行うため、電源電圧発生回路６０の中には容量素子ＣＤＤ、ＣＣＣ、ＣＣＤ、が形成されている。外部電源電圧Ｖｃｃの供給ラインには第１の容量素子ＣＣＣ、内部電源電圧ＶＤＤの供給ラインには第２の容量素子ＣＤＤ、更にスイッチ回路６４には第３の容量素子ＣＣＤがそれぞれ接続されている。
【００２９】
スイッチ回路６４の接続は外部電源側或いは内部電源側に切替えることができる。これにより、第３の容量素子ＣＣＤの接続を変える。即ち、電源電圧発生回路６０に接続するフラッシュメモリ内の回路が動作し、内部電源電圧ＶＤＤの供給ラインに電流ＩＤＤが流れた場合、スイッチ回路６４の切替によって第３の容量素子ＣＣＤが内部電源電圧ＶＤＤの供給ラインに接続し、外部電源電圧側に接続する容量を第１の容量素子ＣＣＣだけに減少させる。一方、第１の容量素子ＣＣＣに第３の容量素子ＣＣＤを加えることによって、内部電源電圧側に接続する容量を増加させる。このように容量をフィードバックすることにより、内部電源電圧ＶＤＤを安定化させる。
【００３０】
スイッチ回路は、例えばスイッチ切替部とコントロール部とから構成され、第１の実施例で示した図３及び図４と同様であるため、ここでは図示せず、説明も省略する。
【００３１】
コントロール回路６５は、例えば外部入力信号のコマンドに同期した信号を比較回路６１のイネーブル信号として出力することにより比較回路６１を制御する。従って、コントロール回路は１例として図７に示すようにリングオシレータ等の発振回路である。
【００３２】
図８に本実施例で用いられる比較回路の１例を回路図として示す。比較回路として、差動型増幅回路６７を用いる。また、比較回路から発生されるコントロール波形を示す波形図を図９に示す。更に、図１０に本実施例における電源電圧発生回路の動作特性を示す電流及び電圧の波形図を示す。
【００３３】
図８に示した比較回路は、比較基準電位Ｖｒｅｆと比較電圧Ｖｉｎｔの微少電位差で動作する差動型増幅回路６７である。また、差動型増幅回路６７への比較基準電位Ｖｒｅｆと比較電圧Ｖｉｎｔの取込みを決めるコントロール回路６６はリングオシレータであり、このリングオシレータが発振するクロックを基準に比較基準電位Ｖｒｅｆと比較電圧Ｖｉｎｔの取込みを切替える。
【００３４】
図９に示すように、リングオシレータの連続クロックによって、差動型増幅回路６７の動作をコントロールする各クロック信号を送出する。また、図１０に示すように、φ１の高レベルのエッジで比較基準電位Ｖｒｅｆ、比較電圧Ｖｉｎｔを取込む。ｔ１で微少電位差を増幅して、ｔ２で比較結果の“０”か“１”のデータをラッチする。その結果、Ｖｏｕｔが“０”ならばＶｉｎｔを次のクロックサイクルまで充電する。続くφ１の高レベルのエッジではＶｒｅｆ、Ｖｉｎｔを取込み、ｔ３でＶｏｕｔが“１”ならば次のクロックサイクルまでＶｉｎｔの電圧低下が生じても充放電動作は行わない。
【００３５】
各サイクルで内部電源電圧Ｖｉｎｔにて充放電と動作停止をデジタルなサンプリング動作によって繰り返す。従来のアナログ的充放電動作に比較して消費電流も低減される。従って、消費電流が大きく且つ高速な回路が可能になる。
【００３６】
本実施例では第１の実施例と同様に、内部電源電圧ＶＤＤをはじめとして、外部電源電圧ＶＣＣ等の振動も小さくすることが可能になる。このため、動作が安定した電源電圧発生回路を提供することができる。
【００３７】
また、容量素子を切替えて活用することによって、容量素子に必要な素子内の面積を小さくすることが可能になる。このため、従来よりも更に微細化された半導体装置を得ることができる。
【００３８】
更に、待機状態から動作状態への切替え時だけでなく、例えばコマンド信号による動作モード変化等、消費電流の急峻で大きな変化が発生する時においても、内部電源電圧側に接続する第２の容量を変化させることにより、内部電源電圧ＶＤＤの振動を制御できる。これによって、安定した回路動作が得られる。
【実施例３】
【００３９】
図１１に本発明の第３の実施例における電源電圧発生回路を示す。本実施例における電源電圧発生回路は、図６で示した第２の実施例と基本構成は同じである。異なる点は、比較回路に変換回路を接続し、同期型メモリに対応可能にしたことである。
【００４０】
電源電圧発生回路７０では、比較回路７１ａ及び変換回路７１ｂによってドライバ回路７３のゲート電圧Ｖｏｕｔが制御される。即ち、基準電源発生回路７２から送られる基準電圧Ｖｒｅｆと、抵抗Ｒ７１及び抵抗Ｒ７２によって分圧された内部電源電圧ＶＤＤのモニタ電圧Ｖｍｏｎとを比較し、モニタ電圧Ｖｍｏｎが基準電圧Ｖｒｅｆよりも低レベルになれば、比較回路７１ａは基準電圧Ｖｒｅｆを選択し、ドライバ回路７３を流れる電流を増加させるようにゲート電圧Ｖｏｕｔを調整する。一方、モニタ電圧Ｖｍｏｎが基準電圧Ｖｒｅｆよりも高レベルになれば、比較回路７１はモニタ電圧Ｖｍｏｎを選択し、ドライバ回路７３を流れる電流を減少させるようにゲート電圧Ｖｏｕｔを調整する。
【００４１】
安定した回路動作を行うため、電源電圧発生回路７０の中には容量素子ＣＤＤ、ＣＣＣ、ＣＣＤ、が形成されている。外部電源電圧Ｖｃｃの供給ラインには第１の容量素子ＣＣＣ、内部電源電圧ＶＤＤの供給ラインには第２の容量素子ＣＤＤ、更にスイッチ回路７４には第３の容量素子ＣＣＤがそれぞれ接続されている。
【００４２】
スイッチ回路７４の接続は外部電源側或いは内部電源側に切替えることができる。これにより、第３の容量素子ＣＣＤの接続を変える。即ち、電源電圧発生回路７０に接続するフラッシュメモリ内の回路が動作し、内部電源電圧ＶＤＤの供給ラインに電流ＩＤＤが流れた場合、スイッチ回路７４の切替によって第３の容量素子ＣＣＤが内部電源電圧ＶＤＤの供給ラインに接続し、外部電源電圧側に接続する容量を第１の容量素子ＣＣＣだけに減少させる。一方、第１の容量素子ＣＣＣに第３の容量素子ＣＣＤを加えることによって、内部電源電圧側に接続する容量を増加させる。このように容量をフィードバックすることにより、内部電源電圧ＶＤＤを安定化させる。
【００４３】
スイッチ回路は、例えばスイッチ切替部とコントロール部とから構成され、第１の実施例で示した図３及び図４と同様であるため、ここでは図示せず、説明も省略する。
【００４４】
また、コントロール回路７５も第２の実施例で示した図７のリングオシレータと同様であるため、ここでは図示せず、説明も省略する。
【００４５】
この電源電圧発生回路を同期型のフラッシュメモリに適用する場合、消費電流も増加する。従って、電源電圧発生回路の回路動作も同期型として常に内部電源電圧ＶＤＤをモニタし、変更する回路が必要となる。
【００４６】
コントロール回路７５が接続された比較回路７１ａとして、例えばカレントミラー型回路を使用する。この場合、出力信号はアナログ信号である。比較回路７１ａに変換回路７１ｂとして１段のインバータ回路を接続し、例えばフルスイングさせることにより、デジタル信号に変換する。
【００４７】
比較回路７１ａから出力される信号が、例えば高レベルの逆相になることで、１段のインバータ回路である変換回路７１ｂによって低レベル信号にする。
【００４８】
本実施例では第２の実施例と同様に、内部電源電圧ＶＤＤをはじめとして、外部電源電圧ＶＣＣ等の振動も小さくすることが可能になる。このため、動作が安定した電源電圧発生回路を提供することができる。
【００４９】
また、容量素子を切替えて活用することによって、容量素子に必要な素子内の面積を小さくすることが可能になる。このため、従来よりも更に微細化された半導体装置を得ることができる。
【００５０】
また、待機状態から動作状態への切替え時だけでなく、例えばコマンド信号による動作モード変化等、消費電流の急峻で大きな変化が発生する時においても、内部電源電圧側に接続する第２の容量を変化させることにより、内部電源電圧ＶＤＤの振動を制御できる。これによって、安定した回路動作が得られる。
【００５１】
更に、同期型のメモリに対しても適用可能であり、用途の拡大に寄与する。
【実施例４】
【００５２】
図１２に本発明の第４の実施例における電源電圧発生回路の回路ブロック図を示す。本実施例では、複数の電源電圧発生回路を使用することによって、半導体装置への適用範囲を拡大可能にしている。
【００５３】
本実施例の半導体装置は電源電圧発生回路８０ａ、８０ｂ，８０ｃ，８０ｄ，８０ｅを５個備えており、基準電源電位発生回路８２及びコントロール回路８５は共通になっている。
【００５４】
消費電流の大きい同期型メモリの場合、その電流変動に対し、内部電源電圧ＶＤＤの振動も大きくなる。従って、その安定化を図るため、外部入力のコマンドを電源電圧発生回路８０ａ、８０ｂ，８０ｃ，８０ｄ，８０ｅへフィードバック信号として入力し、次の動作モードを予測し、電源電圧発生回路８０ａ、８０ｂ，８０ｃ，８０ｄ，８０ｅの電源供給能力を変更可能にする。このため、単一の電源電圧発生回路を更に上回る安定性を有する内部電源電圧ＶＤＤの供給ができる。
【００５５】
なお、本発明は上述した実施形態に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することができる。
【００５６】
半導体装置としてフラッシュメモリだけでなく、不揮発性メモリ、ダイナミックランダムアクセスメモリ等の半導体メモリ全般に適用可能である。電源電圧発生回路として電圧降下回路だけでなく、電圧昇圧回路への適用も可能である。
【００５７】
また、スイッチ回路としては、切替部及びコントロール部を含む回路形成だけでなく、切替部のみで外部からのコントロール信号がなく、自動的にスイッチ切替が可能な回路形式であっても良い。
【００５８】
また、比較回路は本実施例で示した回路以外にウィンドウ比較回路、ストローブ比較回路等の比較回路を用いても良い。
【００５９】
また、本発明は、以下の付記に記載されるような構成が考えられる。
【００６０】
付記１として、電源電圧発生回路を、待機時用に一基以上、かつ、動作時用に二基以上を有することを特徴とする半導体装置。
【００６１】
付記２として、電圧制御手段として、外部電源側に接続する第１の容量素子と、内部電源側に接続する第２の容量素子と、外部電源側と前記内部電源側との接続の切替えが可能なスイッチ回路と、スイッチ回路に接続し、スイッチ回路によって外部電源側と内部電源側とに接続が切り替わる第３の容量素子とを有することを特徴とする電源電圧発生回路を有する半導体装置。
【００６２】
付記３として、ドライバ回路は絶縁ゲート型電界効果トランジスタであり、絶縁ゲート型電界効果トランジスタのゲート電圧を制御する比較回路を有し、比較回路へ基準電圧を与える基準電位発生回路、及びモニタ電圧を与えるための内部電源電圧を分圧する２つの抵抗器とを有し、外部電源電圧を電圧降下させ、内部電源電圧とすることを特徴とする電源電圧発生回路を有する半導体装置。
【００６３】
付記４として、比較回路にコントロール回路が接続し、コントロール回路が内部電源電圧側からの出力信号に同期するように比較回路からの出力を制御することを特徴とする電源電圧発生回路を有する半導体装置。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１の実施例における半導体装置を示す回路ブロック図。
【図２】本発明の第１の実施例における電源電圧発生回路を示す回路ブロック図。
【図３】本発明の第１の実施例におけるスイッチ回路のスイッチ切替部示す回路ブロック図。
【図４】本発明の第１の実施例におけるスイッチ回路のコントロール部を示す回路ブロック図。
【図５】本発明の第１の実施例における電源電圧発生回路の動作特性を示す電流及び電圧の波形図。
【図６】本発明の第２の実施例における電源電圧発生回路を示す回路ブロック図。
【図７】本発明の第２の実施例におけるコントロール回路を示す回路ブロック図。
【図８】本発明の第２の実施例における比較回路を示す回路ブロック図。
【図９】本発明の第２の実施例における比較回路から発生されるコントロール波形を示す波形図。
【図１０】本発明の第２の実施例における電源電圧発生回路の動作特性を示す電流及び電圧の波形図。
【図１１】本発明の第３の実施例における電源電圧発生回路を示す回路ブロック図。
【図１２】本発明の第４の実施例における複数の電源電圧発生回路を示す回路ブロック図。
【図１３】従来例を示す電源電圧発生回路の回路ブロック図。
【図１４】従来例を示す電源電圧発生回路の動作波形図。
【符号の説明】
【００６５】
１０  フラッシュメモリ
１１  メモリセル及び周辺回路
１２、１３  インターフェイス回路
１４、２０、６０、７０、９０  電源電圧発生回路
８０ａ、８０ｂ、８０ｃ、８０ｄ、８０ｅ  電源電圧発生回路
２１、４１ａ、４１ｂ、６１、７１ａ、９１  比較回路
２２、４２ａ、４２ｂ、６２、７２、８２、９２  基準電位発生回路
２３、４０、６３、７３、９３  ドライバ回路
２４、６４、７４  スイッチ回路
３０  スイッチ回路の切替部
４０  スイッチ回路のコントロール部
６５，６６、７５、８５  コントロール回路
６７  差動型増幅回路
７１ｂ  変換回路
【図１】
2005259222.tif 000003
【図２】
2005259222.tif 000004
【図３】
2005259222.tif 000005
【図４】
2005259222.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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