(57)【要約】【課題】    ＤＣ−ＤＣコンバータを用いてＰＬＬ回路へ電源を供給する際、供給電圧にリプル電圧が含まれることに伴い、ＰＬＬ回路により生成される信号に大きなジッタが発生するという問題があった。【解決手段】  ＰＬＬ回路のうち少なくとも電圧制御発振器の電源端子に電圧を供給するＤＣ−ＤＣコンバータにおいて、前記電圧に含まれるリプル電圧の周波数をＰＬＬ回路の固有周波数ｆn以下、または、ＰＬＬ回路の出力信号の周波数の２分の１以上とする。【選択図】  図５
2005176570.tif 000002
【特許請求の範囲】
【請求項１】
ＰＬＬ回路に接続され、前記ＰＬＬ回路のうち少なくとも電圧制御発振器の電源端子に電圧を供給するＤＣ−ＤＣコンバータであって、
前記電圧に含まれるリプル電圧の周波数が前記ＰＬＬ回路の固有周波数以下であることを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】
前記ＤＣ−ＤＣコンバータは、前記ＰＬＬ回路の前記固有周波数以下の周波数で、直流−直流変換のためのスイッチングを行なうことを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
【請求項３】
ＰＬＬ回路に接続され、前記ＰＬＬ回路のうち少なくとも電圧制御発振器の電源端子に電圧を供給するＤＣ−ＤＣコンバータであって、
前記電圧に含まれるリプル電圧の周波数が前記ＰＬＬ回路の出力信号の周波数の２分の１以上であることを特徴とするＤＣ−ＤＣコンバータ。
【請求項４】
前記ＤＣ−ＤＣコンバータは、前記ＰＬＬ回路の前記出力信号の周波数の２分の１以上の周波数で、直流−直流変換のためのスイッチングを行なうことを特徴とする請求項３記載のＤＣ−ＤＣコンバータ。
【請求項５】
ＰＬＬ回路に接続され、前記ＰＬＬ回路のうち少なくとも電圧制御発振器の電源端子に電圧を供給するＤＣ−ＤＣコンバータであって、
前記電圧に含まれるリプル電圧の周波数が前記ＰＬＬ回路の出力信号の周波数の整数倍であることを特徴とするＤＣ−ＤＣコンバータ。
【請求項６】
前記ＤＣ−ＤＣコンバータは、前記ＰＬＬ回路の前記出力信号の周波数の整数倍の周波数で、直流−直流変換のためのスイッチングを行なうことを特徴とする請求項５記載のＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ−ＤＣコンバータに関し、特に、ＰＬＬ（Phase Locked Loop）回路に接続されるＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
ＰＬＬ回路は、所望周波数を有する信号を生成すべく、電圧制御発振器を有し、当該電圧制御発振器は、前記所望周波数の信号の生成を企図して印加される電圧の制御下で、前記所望周波数の信号を生成する。前記電圧制御発振器は、前記した生成の動作に必要な電源をＤＣ−ＤＣコンバータから供給される。当該ＤＣ−ＤＣコンバータは、一の直流電圧から他の直流電圧を生成するためのスイッチング動作、即ち直流−直流変換のためのスイッチング動作を行なう。前記ＤＣ−ＤＣコンバータの前記スイッチング動作により生成される電圧には、当該スイッチング動作に起因して、リプル電圧（直流電圧に重畳する交流成分）が含まれる。このようなＤＣ−ＤＣコンバータの一例は特許文献１に記載されている。
【０００３】
【特許文献１】特開２００１−１５７４３７号公報（図１２）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記したＰＬＬ回路では、前記ＤＣ−ＤＣコンバータから前記電圧制御発振器へ供給される電圧に上記リプル電圧が含まれることに伴い、当該電圧制御発振器により生成される信号の周波数が変動する、即ち、大きなジッタを生じるという問題があった。
【課題を解決するための手段】
【０００５】
《第１のＤＣ−ＤＣコンバータ》
本発明に係る第１のＤＣ−ＤＣコンバータは、ＰＬＬ回路に接続され、前記ＰＬＬ回路のうち少なくとも電圧制御発振器の電源端子に電圧を供給するＤＣ−ＤＣコンバータであって、前記電圧に含まれるリプル電圧の周波数を前記ＰＬＬ回路の固有周波数以下とした。
【０００６】
本発明に係る第１のＤＣ−ＤＣコンバータによれば、当該ＤＣ−ＤＣコンバータから前記ＰＬＬ回路へ供給される前記電圧に含まれる前記リプル電圧の周波数が、前記ＰＬＬ回路により生成される信号に現れる前記ジッタの値が相対的に小さい周波数領域である前記ＰＬＬ回路の固有周波数以下であることから、前記ジッタの大きさを従来に比して低減することができる。
【０００７】
上記した本発明に係る第１のＤＣ−ＤＣコンバータは、前記ＰＬＬ回路の前記固有周波数以下の周波数で、直流−直流変換のためのスイッチングを行なう。
【０００８】
《第２のＤＣ−ＤＣコンバータ》
本発明に係る第２のＤＣ−ＤＣコンバータは、ＰＬＬ回路に接続され、前記ＰＬＬ回路のうち少なくとも電圧制御発振器の電源端子に電圧を供給するＤＣ−ＤＣコンバータであって、前記電圧に含まれるリプル電圧の周波数を前記ＰＬＬ回路の出力信号の周波数の２分の１以上とした。
【０００９】
本発明に係る第２のＤＣ−ＤＣコンバータによれば、当該ＤＣ−ＤＣコンバータから前記ＰＬＬ回路へ供給される前記電圧に含まれる前記リプル電圧の周波数が、前記ＰＬＬ回路により生成される信号に現れる前記ジッタの値が相対的に小さい周波数領域である前記ＰＬＬ回路の出力信号の周波数の２分の１以上であることから、前記ジッタの大きさを従来に比して低減することができる。
【００１０】
上記した本発明に係る第２のＤＣ−ＤＣコンバータは、前記ＰＬＬ回路の前記出力信号の周波数の２分の１以上の周波数で、直流−直流変換のためのスイッチングを行なう。
《第３のＤＣ−ＤＣコンバータ》
本発明に係る第３のＤＣ−ＤＣコンバータは、ＰＬＬ回路に接続され、前記ＰＬＬ回路のうち少なくとも電圧制御発振器の電源端子に電圧を供給するＤＣ−ＤＣコンバータであって、前記電圧に含まれるリプル電圧の周波数を前記ＰＬＬ回路の出力信号の周波数の整数倍とした。
【００１１】
本発明に係る第３のＤＣ−ＤＣコンバータによれば、当該ＤＣ−ＤＣコンバータから前記ＰＬＬ回路へ供給される前記電圧に含まれる前記リプル電圧の周波数が、前記ＰＬＬ回路により生成される信号に現れる前記ジッタの値が実質的に０となる周波数である前記ＰＬＬ回路の出力信号の周波数の整数倍であることから、前記ジッタの大きさを従来に比して低減することができる。
【００１２】
上記した本発明に係る第３のＤＣ−ＤＣコンバータは、前記ＰＬＬ回路の前記出力信号の周波数の整数倍の周波数で、直流−直流変換のためのスイッチングを行なう。
【発明を実施するための最良の形態】
【００１３】
（実施例１）
【００１４】
図１は、本発明に係る発振装置の実施例１の構成を示すブロック図である。実施例の発振装置１は、図１に示されるように、基準周波数ｆrefを有する基準クロックＳrefに基き、所望周波数ｆvcoを有するクロックＳvcoを生成すべく、前記発振クロックＳvcoを生成するＰＬＬ回路２と、当該ＰＬＬ回路２に出力電圧Ｖoutを供給すべく、入力電圧Ｖccに直流−直流変換のスイッチングを施して前記出力電圧Ｖoutを生成するＤＣ−ＤＣコンバータ３とから構成される。
【００１５】
《ＰＬＬ回路》
図２は、実施例１のＰＬＬ回路の構成を示す回路図である。実施例１のＰＬＬ回路２は、従来知られた構成を有し、具体的には、図２に示されるように、位相比較器２０と、チャージポンプ２１と、ループフィルタ２２と、電圧制御発振器２３と、１／Ｎ分周器２４とを有する。
【００１６】
位相比較器２０は、水晶発振器のような基準クロック生成器（図示せず）から供給される基準クロックＳrefの位相と、１／Ｎ分周器２４から出力される帰還クロックＳfbの位相とを比較し、詳しくは、両クロックの立上りエッジ同士又は立下りエッジ同士を比較し、両クロック間の時間差を表すパルス信号である時間差信号Ｓup又はＳdnをチャージポンプ２１へ出力する。位相比較器２０は、より正確には、帰還クロックＳfbが基準クロックＳrefより遅れているときには、当該遅れ量を表す時間差信号Ｓupを出力し、帰還クロックＳfbが基準クロックＳrefより進んでいるときには、当該進み量を表す時間差信号Ｓdnを出力する。
【００１７】
チャージポンプ２１は、図２に示されるように、２つのスイッチＳＷ１、ＳＷ２からなる。当該２つのスイッチＳＷ１、ＳＷ２は、電源電位及び接地電位間に直列接続されており、また、時間差信号Ｓup又はＳdnによる開閉動作の制御を受ける。チャージポンプ２１では、位相比較器２０から時間差信号Ｓupが入力されると、当該時間差信号Ｓupが印加されている間、ループフィルタ２２を充電するための充電電流Ｉcpをループフィルタ２２へ吐き出し、他方で、位相比較器２０から時間差信号Ｓdnが入力されると、当該時間差信号Ｓdnが印加されている間、ループフィルタ２２を放電するための放電電流Ｉcpをループフィルタ２２から吸い込む。
【００１８】
ループフィルタ２２は、相互に直列接続された抵抗器Ｒ及びコンデンサＣからなり、チャージポンプ２１が吐き出し又は吸い込む電流を積分することにより、当該電流の積分値に対応しかつ平滑化された、電圧制御発振器２３の動作を制御するための制御電圧Ｖcを生成する。
【００１９】
電圧制御発振器２３は、ループフィルタ２２から出力される制御電圧Ｖcの大きさに対応した周波数ｆvcoを有する発振クロックＳvcoを生成し、発振クロックＳvcoを発振装置１の外部へ出力すると共に、１／Ｎ分周器２４へも出力する。電圧制御発振器２３は、詳細には、制御電圧Ｖcが大きいほど、より高い周波数の発振クロックＳvcoを生成し、制御電圧Ｖcが小さいほど、より低い周波数の発振クロックＳvcoを生成する。
【００２０】
１／Ｎ分周器２４は、電圧制御発振器２３から出力される発振クロックＳvcoを１／Ｎの周波数に分周することにより帰還周波数ｆfbの帰還クロックＳfbを生成し、当該帰還クロックＳfbを位相比較器２０へ出力する。
【００２１】
上述したように、実施例１のＰＬＬ回路２では、基準クロックＳrefの位相と帰還クロックＳfbの位相とが一致するように制御電圧Ｖcの大きさを変え、これにより、電圧制御発振器２３が生成する発振クロックＳvcoの周波数ｆvcoを変化させる。その結果、ＰＬＬ回路２が定常状態で動作しているときには、基準クロックＳref及び帰還クロックＳfb間の時間差、即ち位相差は、一定の定常偏差（０を含む）に収束している。換言すれば、基準クロックＳrefの周波数ｆref及び帰還クロックＳfbの周波数ｆfbは、完全に同一となり、ＰＬＬ回路２は、基準クロックＳrefの周波数ｆrefのＮ逓倍である周波数ｆvcoを有する発振クロックＳvcoを安定的に出力する。
【００２２】
《ＤＣ−ＤＣコンバータとクロック発生回路》
図３は、実施例１のＤＣ−ＤＣコンバータの構成を示す回路図である。ＤＣ−ＤＣコンバータ３は、外部電源（図示せず）から供給される入力電圧Ｖccを元に当該入力電圧Ｖccより高い電圧である出力電圧Ｖoutを生成するという昇圧型であり、より詳細には、チャージポンプ方式である。ＤＣ−ＤＣコンバータ３は、前記した昇圧の動作を行なうべく、当該動作の基準となる基準クロックＣＬＫ1及び基準クロックＣＬＫ2を生成するクロック発生回路３０と、入力電圧Ｖcc及び出力電圧Ｖout間に直列接続されたｎ個（ｎは、任意の正の整数）のＮＭＯＳトランジスタＴＲ1〜ＴＲnと、ＮＭＯＳトランジスタＴＲ1〜ＴＲnの各々と基準クロックＣＬＫ1及びＣＬＫ2のいずれかとの間に接続されたコンデンサＣ1〜Ｃnと、トランジスタＴＲ1の前段に設けられらたトランジスタＴＲinと、トランジスタＴＲnの後段に設けられたコンデンサＣoutとから構成されている。ここで、基準クロックＣＬＫ1及びＣＬＫ2は、入力電圧Ｖccと同一の波高値を有し、相補的に入力電位Ｖcc（ハイレベル）又は接地電位（ローレベル）となる。
【００２３】
図４は、実施例１のクロック発生回路の構成を示す回路図である。実施例１のクロック発生回路３０は、図４に示されるように、ｋ個（ｋは、任意の正の奇数）のインバータ回路Ｉ1〜Ｉkが環状に接続されたリングオシレータである。リングオシレータであるクロック発生回路３０が生成する基準クロックＣＬＫ1及びＣＬＫ2の周波数は、インバータ回路Ｉ1〜Ｉkの段数ｋに反比例し、かつ、インバータ回路Ｉ1〜Ｉkの各々を構成するＭＯＳトランジスタのゲート長Ｌの二乗に略反比例することから、前記基準クロックＣＬＫ1及びＣＬＫ2の周波数は、当該段数ｋ及びゲート長Ｌを変えることにより、所望の周波数に設定することができる。
【００２４】
ＤＣ−ＤＣコンバータ３の動作について説明する。説明及び理解を容易にすべく、ＰＬＬ回路２の消費電流は充分に小さく、トランジスタＴＲ1〜ＴＲnの各々のゲート容量は、コンデンサＣ1〜Ｃnの容量に比べて充分に小さく、トランジスタＴＲinおよびＴＲ1〜ＴＲnの閾値は、基板効果の影響によって上昇しないことを想定する。また、説明を容易にすべく、各トランジスタＴＲ1〜ＴＲnのソース端子の電圧をＶ1〜Ｖnと定義し、トランジスタＴＲ1〜ＴＲnの閾値は、電圧ＶTであることを前提とする。
【００２５】
まず、基準クロックＣＬＫ1がローレベルであるとき、コンデンサＣ1は、トランジスタＴＲinを通じた入力電圧Ｖccの印加により充電され、これにより、電圧Ｖ1は、Ｖcc−ＶTとなる。
【００２６】
次に、基準クロックＣＬＫ1がハイレベルになり、基準クロックＣＬＫ2がローレベルになると、電圧Ｖ1は、ハイレベルである当該基準クロックＣＬＫ1により押し上げられることにより、（Ｖcc−ＶT）＋Ｖcc、即ち、２Ｖcc−ＶTとなる。これにより、電圧Ｖ2が、Ｖ1−ＶT、即ち、２（Ｖcc−ＶT）となると共に、基準クロックＣＬＫ2が接地電位であるローレベルであることから、コンデンサＣ２の端子間電圧Ｖc2は、電圧Ｖ2と同一となる。
【００２７】
次に、基準クロックＣＬＫ2がハイレベルになると、電圧Ｖ2は、ハイレベルである当該基準クロックＣＬＫ2により押し上げられることにより、２（Ｖcc−ＶT）＋Ｖcc、即ち、３Ｖcc−２ＶTにまで上昇する。これにより、電圧Ｖ3が、Ｖ2−ＶT、即ち、３（Ｖcc−ＶT）となる。
以後、上記した動作の繰返しによる昇圧が順次行なわれ、これにより、最終的に、出力電圧Ｖoutは、（ｎ＋１）・（Ｖcc−ＶT）にまで昇圧される。要約すれば、ＤＣ−ＤＣコンバータ３は、設定された段数ｎに対応する所望の出力電圧Ｖoutを生成し、当該出力電圧Ｖoutを、電圧制御発振器２３を始めとするＰＬＬ回路２の各構成部に印加することができる。
【００２８】
ここで、出力電圧Ｖoutには、基準クロックＣＬＫ2に基くトランジスタＴＲnのスイッチング動作に起因して、リプル電圧Ｖrが含まれる。リプル電圧Ｖrの周波数ｆmと、当該リプル電圧Ｖrに起因して電圧制御発振器２３から出力される発振クロックＳvcoに現れるピリオドジッタ（周期のばらつき）の実効値（標準偏差）σとの関係は、例えば、（１−１）式により表される。
【００２９】
【数１】
2005176570.tif 000003
ここで、Ｋm（単位：Ｈｚ／Ｖ）は、リプル電圧に対する電圧制御発振器２３の発振周波数の変動の感度；Ｖm（単位：Ｖ）は、リプル電圧の振幅；ｆm（単位：Ｈｚ）は、リプル電圧の周波数；ｆn（単位：Ｈｚ）は、ＰＬＬ回路２の固有周波数；ζは、ＰＬＬ回路２の減衰定数を表す。
【００３０】
《ピリオドジッタの式の導出》
ＤＣ−ＤＣコンバータ３から電圧制御発振器２３へ出力される出力電圧Ｖoutに含まれるリプル電圧Ｖrと、電圧制御発振器２３が生成する発振クロックＳvcoのピリオドジッタの実効値σとの関係を示す（１−１）式の導出について説明する。
【００３１】
リプル電圧Ｖrによって発生する発振クロックＳvcoの位相変動量（実効値）は、（１−２）式により表される。
【００３２】
【数２】
2005176570.tif 000004
ここで、Ｇ（ｆm）は、ＰＬＬ回路２の位相同期作用による位相変動抑圧度を示す関数である。
【００３３】
（１−２）式を用いると、発振クロックＳvcoに現れる位相変動の片側パワースペクトルＳφ（ｆ）は、（１−３）式で表される。
【００３４】
【数３】
2005176570.tif 000005
ここで、δ（・）は、ディラクのデルタ関数である。
【００３５】
位相変動の片側パワースペクトルＳφ（ｆ）が既知であれば、ピリオドジッタの実効値σは、（１−４）式により与えられる。
【００３６】
【数４】
2005176570.tif 000006
いま、ＰＬＬ回路２が、図２に図示のような最も単純な２次の伝達関数を有するシステムであるとき、（１−２）式中の関数Ｇ（ｆm）は、典型的な２次低域遮断特性を示し、（１−５）式で表される。
【００３７】
【数５】
2005176570.tif 000007
このとき、ＰＬＬ回路２の固有周波数ｆn及び減数定数ζは、（１−６）式及び（１−７）式により与えられる。
【００３８】
【数６】
2005176570.tif 000008
【００３９】
【数７】
2005176570.tif 000009
ここで、Ｋv（単位：Ｈｚ／Ｖ）は、制御電圧Ｖcに対する電圧制御発振器２３の感度を表す。
【００４０】
（１−４）式で表されるピリオドジッタの実効値σを書き改めると、（１−１）式のようになる。
【００４１】
【数１】
2005176570.tif 000010
《ピリオドジッタのグラフ》
図５は、リプル電圧の周波数ｆmとピリオドジッタの実効値σとの関係を示すグラフである。（１−１）式により規定される、リプル電圧Ｖrの周波数ｆmとピリオドジッタの実効値σとの関係は、図５のグラフのように図示される。図５のグラフでは、Ｖm＝１０ｍＶ、Ｋm＝１０ＭＨｚ／Ｖ、ｆvco＝１００ＭＨｚ、ζ＝０．７である。
【００４２】
図５のグラフから明らかなように、ピリオドジッタの実効値σは、リプル電圧Ｖrの周波数ｆmが、概ねＰＬＬ回路２の固有周波数ｆnからＰＬＬ回路２の発振クロックＳvcoの周波数ｆvcoの２分の１までの範囲内であるときには大きく、換言すれば、ＰＬＬ回路２の固有周波数ｆn以下、及びＰＬＬ回路２の発振クロックＳvcoの周波数ｆvcoの２分の１以上であるときには小さい。また、図５のグラフから同様に明らかなように、ピリオドジッタの実効値σは、リプル電圧Ｖrの周波数ｆmが発振クロックＳvcoの周波数ｆvcoの整数倍であるときに０になっている。
【００４３】
図１に図示の発振装置１では、上記したような図５のグラフに基く考察の結果に従って、図３に図示のＤＣ−ＤＣコンバータ３に設けられた図４に図示のクロック発生回路３０が、（１）ＰＬＬ回路２の固有周波数ｆn以下、（２）ＰＬＬ回路２の発振クロックＳvcoの周波数ｆvcoの２分の１以上、又は、（３）当該発振クロックＳvcoの整数倍のいずれかに該当する周波数を有する基準クロックＣＬＫ1及びＣＬＫ2を出力し、ＤＣ−ＤＣコンバータ３が、当該基準クロックＣＬＫ1及びＣＬＫ2に基くスイッチング動作により生成した出力電圧Ｖoutを電圧制御発振器２３に出力することにより、当該出力電圧Ｖoutには、電圧制御発振器２３の発振クロックＳvcoのピリオドジッタを増大させるように機能する周波数成分を有するようなリプル電圧Ｖrが重畳しないことから、当該出力電圧Ｖoutを動作電圧とする電圧制御発振器２３から出力される発振クロックＳvcoのピリオドジッタの大きさを、図５のグラフから明らかなように低減させることができる。
（実施例２）
【００４４】
実施例２の発振装置について説明する。
【００４５】
図６は、実施例２のＰＬＬ回路の構成を示す回路図である。実施例２の発振装置は、図１に図示の実施例１の発振装置１と同様な構成を有し、より正確には、図２に図示のＰＬＬ回路２に代わる図６に図示のＰＬＬ回路４と、図３に図示のＤＣ−ＤＣコンバータ３とを有する。
【００４６】
ＰＬＬ回路４は、図６に示されるように、図２に示された実施例１のＰＬＬ回路２を構成する位相比較器２０、チャージポンプ２１、ループフィルタ２２、電圧制御発振器２３、及び１／Ｎ分周器２４と同様な構成及び機能を備えた位相比較器４０と、チャージポンプ４１と、ループフィルタ４２と、電圧制御発振器４３と、１／Ｎ分周器４４とを有し、加えて、電圧制御発振器４３の発振クロックＳvcoを１／Ｘに分周し、発振クロックＳvcoの１／Ｘに相当する周波数ｆdivを有する分周クロックＳdivを発振装置の外部へ出力する１／Ｘ分周器４５を有する。
【００４７】
１／Ｘ分周器４５が出力する分周クロックＳdivに現れるピリオドジッタの実効値σは、（２−１）式で表される。
【００４８】
【数８】
2005176570.tif 000011
実施例１における（２−４）式から（２−１）式への書き換えと同様な書き換えを行なうことにより、（２−１）式は、（２−２）式に変形される。
【００４９】
【数９】
2005176570.tif 000012
図７は、リプル電圧Ｖrの周波数ｆmとピリオドジッタの実効値σとの関係を示すグラフである。図７のグラフでは、Ｘ＝１０であり、その他の条件は、図５のグラフのそれらと同様である。
【００５０】
図７のグラフから明らかなように、ピリオドジッタの実効値σは、実施例１の図５のグラフと同様に、リプル電圧Ｖrの周波数ｆmが概ね、ＰＬＬ回路４の固有周波数ｆn以下、及びＰＬＬ回路４の分周クロックＳdivの周波数ｆdivの２分の１以上であるときには小さく、また、リプル電圧Ｖrの周波数ｆmがＰＬＬ回路４の分周クロックＳdivの周波数ｆdivの整数倍であるときに０になっている。
【００５１】
上記したような図７のグラフに基く考察の結果に従って、実施例２の発振装置でもまた、実施例１の発振装置１と同様に、クロック発生回路３０が、（１）ＰＬＬ回路４の固有周波数ｆn以下、（２）ＰＬＬ回路４の分周クロックＳdivの周波数ｆdivの２分の１以上、又は（３）当該分周クロックＳdivの整数倍のいずれかに該当する周波数を有する基準クロックＣＬＫ1及びＣＬＫ2を出力し、ＤＣ−ＤＣコンバータ３が、当該基準クロックＣＬＫ1及びＣＬＫ2に従うスイッチング動作により生成した出力電圧Ｖoutを電圧制御発振器４３に出力することにより、当該出力電圧Ｖoutには、１／Ｘ分周器４５の分周クロックＳdivのピリオドジッタを増大させるように機能する周波数成分を有するようなリプル電圧Ｖrが重畳しないことから、１／Ｘ分周器４５から出力される分周クロックＳdivのピリオドジッタの大きさを、図７のグラフから明らかなように低減させることができる。
なお、以上説明した２つの実施例においては、チャージポンプ方式の昇圧型ＤＣ−ＤＣコンバータを用いて説明を行ったが、チョッパ方式のＤＣ−ＤＣコンバータであっても、また、降圧型のＤＣ−ＤＣコンバータであっても、同様の手段によって同一の効果を得ることができる。
【図面の簡単な説明】
【００５２】
【図１】実施例１の発振装置の構成を示す図。
【図２】実施例１のＰＬＬ回路の構成を示す図。
【図３】実施例１のＤＣ−ＤＣコンバータの構成を示す図。
【図４】実施例１のクロック発生回路の構成を示す図。
【図５】実施例１のリプル電圧の周波数とピリオドジッタの実効値との関係を示すグラフ。
【図６】実施例２のＰＬＬ回路の構成を示す図。
【図７】実施例２のリプル電圧の周波数とピリオドジッタの実効値との関係を示すグラフ。
【符号の説明】
【００５３】
ｆm  リプル電圧の周波数    σ  ピリオドジッタの実効値    ｆn  ＰＬＬ回路の固有周波数    ｆvco  電圧制御発振器の発振周波数。
【図１】
2005176570.tif 000013
【図２】
2005176570.tif 000014
【図３】
2005176570.tif 000015
【図４】
2005176570.tif 000016
【図５】
2005176570.tif 000017
【図６】
2005176570.tif 000018
【図７】
2005176570.tif 000019