(57)【要約】【課題】  ＦＥＴ、ＩＧＢＴに逆バイアスを確実に与えて、ターンオフの高速化を達成すると同時に、パルストランスの励磁エネルギーによる電力損失を低減する簡単な回路構成の駆動回路を提供すること。【解決手段】  ＦＥＴをオフ駆動するときにオンするトランジスタのコレクタに一端が接続され、他端がパルストランスの２次巻線の他方の端子と前記ＦＥＴのソースとに接続されている逆バイアス用のコンデンサと、前記トランジスタのベースとエミッタとの間に接続されているダイオードとを備え、前記ＦＥＴのオフ駆動時に前記パルストランスの励磁エネルギーで前記コンデンサを充電し、そのコンデンサの電圧で前記ＦＥＴに逆バイアス電圧を与える駆動回路を提供する。【選択図】  図１
2005136942.tif 000002
【特許請求の範囲】
【請求項１】
制御電源と、該制御電源に直列に接続されている１次巻線と該１次巻線に磁気結合され、一方の端子が電界制御型半導体素子のソースに接続されている２次巻線とを有するパルストランスと、前記制御電源と前記１次巻線とに直列に接続されている制御用半導体スイッチと、前記２次巻線の他方の端子と電界制御型半導体素子のゲートとの間に直列接続されている第１のダイオードと、該第１のダイオードのアノードとカソードのそれぞれにベースとエミッタとが接続されているトランジスタと、該トランジスタのコレクタに一端が接続され、他端が前記２次巻線の前記一方の端子に接続されているコンデンサとを備え、
前記制御用半導体スイッチがオフすると、前記パルストランスの前記２次巻線を流れる励磁電流によって前記コンデンサを充電し、該コンデンサの充電電圧で前記電界制御型半導体素子のゲート・ソース間を逆バイアスすることを特徴とする電界制御型半導体素子の駆動回路。
【請求項２】
請求項１において、
前記トランジスタのコレクタ・ベース間に、そのコレクタからベース方向に向けて第２のダイオードを並列接続することを特徴とする電界制御型半導体素子の駆動回路。
【請求項３】
請求項２において、
前記第２のダイオードは、ショットキーバリアダイオードであることを特徴とする電界制御型半導体素子の駆動回路。
【請求項４】
請求項１において、
前記トランジスタのコレクタ・ベース間に、抵抗を並列接続することを特徴とする電界制御型半導体素子の駆動回路。
【請求項５】
請求項１において、
前記２次巻線の一方の端子にカソードが接続されるように、第３のダイオードを前記コンデンサと並列に接続していることを特徴とする電界制御型半導体素子の駆動回路。
【請求項６】
請求項１において、
前記２次巻線は二つの直列接続されている第１、第２の２次巻線とからなり、
前記トランジスタのコレクタから前記第１と第２の２次巻線との直列接続点に向かって第４のダイオードが接続されていることを特徴とする電界制御型半導体素子の駆動回路。
【請求項７】
請求項１ないし請求項６のいずれかにおいて、
前記コンデンサに充電された電荷が前記パルストランスの前記２次巻線に放電されるのを阻止するスイッチ素子を、前記コンデンサと前記２次巻線との間に直列接続し、
前記スイッチ素子は、前記電界制御型半導体素子のオン、オフと一緒にオン、オフするスイッチング部と、該スイッチング部がオフするときに前記パルストランスの励磁エネルギーをリセット電流として前記コンデンサに流して充電するダイオード部とからなることを特徴とする電界制御型半導体素子の駆動回路。
【請求項８】
請求項７において、
前記ダイオード部は、前記スイッチング部と逆並列に備えられているか、別途逆並列に接続されていることを特徴とする電界制御型半導体素子の駆動回路。
【請求項９】
請求項７において、
前記スイッチ素子は、前記スイッチング部と前記ダイオード部とを備えるＦＥＴからなるか、又は制御端子を有する制御半導体素子とこれに逆並列接続されたダイオードとからなることを特徴とする電界制御型半導体素子の駆動回路。
【請求項１０】
請求項７ないし請求項９のいずれかにおいて、
前記スイッチング部の主端子は、前記２次巻線の前記他方の端子と前記第１のダイオードとの間に直列接続され、
前記スイッチング部の制御端子は、前記２次巻線の前記一方の端子に、又は前記２次巻線の中点、あるいは前記パルストランスに設けられた付加巻線に接続されていることを特徴とする電界制御型半導体素子の駆動回路。
【請求項１１】
請求項７ないし請求項９のいずれかにおいて、
前記スイッチング部の主端子は、前記２次巻線の前記一方の端子と前記コンデンサとの間に直列接続され、
前記スイッチング部の制御端子は、前記２次巻線の前記他方の端子、又は前記２次巻線の中点、あるいは前記パルストランスに設けられた付加巻線に接続されていることを特徴とする電界制御型半導体素子の駆動回路。
【請求項１２】
請求項７ないし請求項９のいずれかにおいて、
前記スイッチング部の主端子は、前記２次巻線の前記他方の端子と前記第１のダイオードとの間、又は前記２次巻線の前記一方の端子と前記コンデンサとの間に直列に接続され、
前記スイッチング部の制御端子は、前記制御用半導体スイッチの制御信号に同期した駆動信号を受けることを特徴とする電界制御型半導体素子の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳＦＥＴ、ＩＧＢＴなどの電界制御型半導体スイッチの駆動回路に関し、特に簡単な構成で逆バイアスを加えて、電界制御型半導体スイッチを高速でターンオフできる駆動回路に関する。
【背景技術】
【０００２】
ＦＥＴは、ゲートに電圧を印加して駆動する電圧駆動型、つまり電界制御型の半導体素子であり、本質的にはゲートに電流を流す必要がないが、ゲート・ソース間にかなり大きな静電容量を有するために、オン駆動の際には、その静電容量を充電する電流が流れ、またオフ駆動の際には、その静電容量の充電電荷を放電させる必要がある。したがって、このような電界制御型半導体素子を高速で駆動、特に高速でオフ駆動するためには、オフ駆動時にゲート・ソース間に逆バイアス電圧を印加し、できるだけ短い時間でゲート・ソース間の静電容量の電荷を放電しなければならない。
【０００３】
ＦＥＴ、ＩＧＢＴのような電界制御型半導体素子を高速で駆動する従来例として、図１２に示すような駆動回路が提案されている（例えば、特許文献１を参照）。この駆動回路は、制御電源４１、制御電源４１に直列接続されたＦＥＴのような制御用半導体スイッチ４２、ダイオードとゼナーダイオードとを逆向きに直列接続してなるリセット回路４３、１次巻線Ｎ１と２次巻線Ｎ２とを有するパルストランス４４、整流用ダイオード４５、順バイアス用ダイオード４６、オン駆動、オフ駆動される電界制御型半導体素子（以下、ＦＥＴという。）２０のオン駆動時にはオフで、オフ駆動時にはオンであるトランジスタ４７、そのベース・エミッタ間に接続された抵抗４８、ＦＥＴ２０に逆バイアスを与えるための逆バイアス用コンデンサ４９、この逆バイアス用コンデンサ４９を充電するための充電回路５０を構成する高周波源５１、絶縁トランス５２、ダイオード５３、定電圧ダイオード５４、及びバイパス回路５５からなる。
【０００４】
ここでバイパス回路５５は、ＦＥＴ２０のドレイン・ソース間に立ち上がり時間の短い（ｄｖ／ｄｔ）が印加された場合に、ＦＥＴ２０のドレイン・ゲート間静電容量Ｃ２を通してＦＥＴ２０のソースに直接急峻な電流を流すことによって、ＦＥＴ２０のゲート・ソース間をバイパスし、ＦＥＴ２０が誤導通するのを防止する。バイアス回路５５は、ダイオード５６とコンデンサ５７と抵抗５８とからなる。
【０００５】
次に、この駆動回路の動作について説明する。ＦＥＴ２０をオン駆動するときには、制御用半導体スイッチ４２をオンさせる。制御用半導体スイッチ４２のオンに伴い、パルストランス４４の２次巻線Ｎ２の極性を示す黒点側に正の電圧が発生し、この正の電圧はダイオード４５、４６を通して、ＦＥＴ２０のゲート電極に印加され、電流がＦＥＴ２０のゲート・ソース間静電容量Ｃ１に流れてこれを図示極性で充電し、ＦＥＴ２０はターンオンする。このとき、トランジスタ４７はバイアス用ダイオード４６の電圧降下で逆バイアスされるので、オフである。この期間、充電回路５０は、逆バイアス用コンデンサ４９を図示極性で充電する。逆バイアス用コンデンサ４９の充電電圧は、定電圧ダイオード５４によって制限される。
【０００６】
次に、ＦＥＴ２０をオフ駆動するときには、制御用半導体スイッチ４２をオフさせ、制御用半導体スイッチ４２のオフに伴い、パルストランス４４の２次巻線Ｎ２の極性を示す黒点側が負になる。このとき、トランジスタ４７は、逆バイアス用コンデンサ４９の充電電圧とＦＥＴ２０のゲート・ソース間静電容量Ｃ１の電圧とによって、順バイアスされてオンし、ＦＥＴ２０は、逆バイアス用コンデンサ４９の電圧によって確実に逆バイアスされる。これに伴い、ゲート・ソース間静電容量Ｃ１の電荷はトランジスタ４７を通して急激に放電されるので、ＦＥＴ２０は高速でターンオフする。
【０００７】
制御用半導体スイッチ４２がオンしていたときには、制御電源４１の電圧、例えば１５Ｖがパルストランス４４の１次巻線Ｎ１に印加され、１次巻線Ｎ１を励磁電流が流れる。この励磁電流による励磁エネルギーは、制御用半導体スイッチ４２がオフした後に、最初の値、一般的にはゼロに戻されないと、パルストランス４４のコアが磁気飽和するので、その励磁エネルギーをリセット回路４３で消費してゼロに戻す。いわゆる、パルストランス４４のリセットが行われる。この回路では、ダイオード４５の阻止作用によって、２次巻線Ｎ２側にはリセット電流は流れない。
【０００８】
したがって、この従来の駆動回路は、ＦＥＴ、ＩＧＢＴのような電圧駆動型半導体素子を確実に逆バイアスを与えて、高速でターンオフすることができ、かつバイパス回路５３の働きによって、ドレイン・ソース間に印加される急峻な立ち上がりの電圧に対しても電圧駆動型半導体素子を誤動作させないという効果を有するが、パルストランスの励磁電流による励磁エネルギーがすべて損失になるので、電力損失が大きく、また、回路構成が複雑であり、経済的でないという問題点がある。
【特許文献１】特開平７?２８３７０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、ＦＥＴ、ＩＧＢＴのような電圧駆動型半導体素子に逆バイアスを確実に与えて、ターンオフの高速化を達成する駆動回路の回路構成を如何に簡素化し、同時に、パルストランスの励磁エネルギーを有効利用して電力損失を如何に小さくするかということを課題とする。
【課題を解決するための手段】
【００１０】
第１の発明は、制御電源と、この制御電源に直列に接続されている１次巻線とその１次巻線に磁気結合され、一方の端子が電界制御型半導体素子のソースに接続されている２次巻線とを有するパルストランスと、前記制御電源と前記１次巻線とに直列に接続されている制御用半導体スイッチと、前記２次巻線の他方の端子と電界制御型半導体素子のゲートとの間に直列接続されている第１のダイオードと、その第１のダイオードのアノードとカソードのそれぞれにベースとエミッタとが接続されているトランジスタと、そのトランジスタのコレクタに一端が接続され、他端が前記２次巻線の前記一方の端子に接続されているコンデンサとを備え、前記制御用半導体スイッチがオフすると、前記パルストランスの前記２次巻線を流れる励磁電流によって前記コンデンサを充電し、そのコンデンサの充電電圧で前記電界制御型半導体素子のゲート・ソース間を逆バイアスすることを特徴とする電界制御型半導体素子の駆動回路を提供するものである。
【００１１】
第２の発明は、前記第１の発明において、前記トランジスタのコレクタ・ベース間に、そのコレクタからベース方向に向けて第２のダイオードを並列接続することを特徴とする電界制御型半導体素子の駆動回路を提供する。
【００１２】
第３の発明は、前記第２の発明において、前記第２のダイオードは、ショットキーバリアダイオードであることを特徴とする電界制御型半導体素子の駆動回路を提供する。
【００１３】
第４の発明は、前記第１の発明において、前記トランジスタのコレクタ・ベース間に、抵抗を並列接続することを特徴とする電界制御型半導体素子の駆動回路を提供する。
【００１４】
第５の発明は、前記第１の発明において、前記２次巻線の一方の端子にカソードが接続されるように、第３のダイオードを前記コンデンサと並列に接続していることを特徴とする電界制御型半導体素子の駆動回路を提供する。
【００１５】
第６の発明は、前記第１の発明において、前記２次巻線は二つの直列接続されている第１、第２の２次巻線とからなり、前記トランジスタのコレクタから前記第１と第２の２次巻線との直列接続点に向かって第４のダイオードが接続されていることを特徴とする電界制御型半導体素子の駆動回路を提供する。
【００１６】
第７の発明は、前記第１の発明ないし前記第６の発明のいずれかにおいて、前記コンデンサに充電された電荷が前記パルストランスの前記２次巻線に放電されるのを阻止するスイッチ素子を、前記コンデンサと前記２次巻線との間に直列接続し、前記スイッチ素子は、前記電界制御型半導体素子のオン、オフと一緒にオン、オフするスイッチング部と、該スイッチング部がオフするときに前記パルストランスの励磁エネルギーをリセット電流として前記コンデンサに流して充電するダイオード部とからなることを特徴とする電界制御型半導体素子の駆動回路を提供する。
【００１７】
第８の発明は、前記第７の発明において、前記ダイオード部は、前記スイッチング部と逆並列に備えられているか、別途逆並列接続されていることを特徴とする電界制御型半導体素子の駆動回路を提供する。
【００１８】
第９の発明は、前記第８の発明において、前記スイッチ素子は、前記スイッチング部と前記ダイオード部とを備えるＦＥＴからなるか、又は制御端子を有する制御半導体素子とこれに逆並列接続されたダイオードとからなることを特徴とする電界制御型半導体素子の駆動回路を提供する。
【００１９】
第１０の発明は、前記第７の発明ないし前記第９の発明のいずれかにおいて、前記スイッチング部の主端子は、前記２次巻線の前記他方の端子と前記第１のダイオードとの間に直列接続され、前記スイッチング部の制御端子は、前記２次巻線の前記一方の端子に、又は前記２次巻線の中点、あるいは前記パルストランスに設けられた付加巻線に接続されていることを特徴とする電界制御型半導体素子の駆動回路を提供する。
【００２０】
第１１の発明は、前記第７の発明ないし前記第９の発明のいずれかにおいて、前記スイッチング部の主端子は、前記２次巻線の前記一方の端子と前記コンデンサとの間に直列接続され、前記スイッチング部の制御端子は、前記２次巻線の前記他方の端子、又は前記２次巻線の中点、あるいは前記パルストランスに設けられた付加巻線に接続されていることを特徴とする電界制御型半導体素子の駆動回路を提供する。
【００２１】
第１２の発明は、前記第７の発明ないし前記第９の発明のいずれかにおいて、前記スイッチング部の主端子は、前記２次巻線の前記他方の端子と前記第１のダイオードとの間、又は前記２次巻線の前記一方の端子と前記コンデンサとの間に直列に接続され、前記スイッチング部の制御端子は、前記制御用半導体スイッチの制御信号に同期した駆動信号を受けることを特徴とする電界制御型半導体素子の駆動回路を提供する。
【発明の効果】
【００２２】
前記第１の発明によれば、非常に簡単な回路構成で、電界制御型半導体素子のターンオフ時に、電界制御型半導体素子に逆バイアス電圧を印加して、高速でターンオフさせることができる。また、パルストランスの励磁エネルギーを逆バイアス用コンデンサに充電し、その充電電圧を利用して電界制御型半導体スイッチを逆バイアスしているので、パルストランスの励磁エネルギーの有効利用ができる。さらに、特別な回路を設けることなく、電界制御型半導体素子のドレイン・ソース間に印加される急峻な立ち上がりの電圧（ｄｖ／ｄｔ）に対しても電界制御型半導体素子を誤動作させない。
【００２３】
前記第２の発明によれば、第２のダイオードが逆バイアス用のコンデンサを流れる充電電流を引き受けて流すので、前記トランジスタの負担を軽減することができ、寿命を長くすることができる。
【００２４】
前記第３の発明によれば、順方向ドロップの小さいショットキーバリアダイオードを用いているので、回路動作のより高い安定化を達成することができる。
【００２５】
前記第４の発明によれば、急激に変化する電圧（ｄｖ／ｄｔの大きな電圧）が電界制御型半導体素子のドレイン・ソース間に印加された場合にも、この駆動回路を更に安定に動作させることができる。
【００２６】
前記第５の発明によれば、電界制御型半導体素子のドレイン・ソース間に急峻な立ち上がりの電圧（ｄｖ／ｄｔ）が印加されるときに前記トランジスタを流れる急峻な大きい電流は、第３のダイオードを通して流れるので、逆バイアス用のコンデンサの充電電圧にほとんど影響を与えず、したがって、電界制御型半導体スイッチの高速ターンオフをより確実なものにする。
【００２７】
前記第６の発明によれば、電界制御型半導体素子のゲート・ソース間に与える逆バイアス電圧の大きさを調整することができる。
【００２８】
前記第７の発明ないし第１２の発明によれば、負荷が急激に軽くなったのに伴い、電界制御型半導体素子の制御パルスの幅が急激にかつ大幅に小さくしても、誤動作することなく、電界制御型半導体素子を安定に駆動することができる。
【発明を実施するための最良の形態】
【００２９】
先ず、本発明を実施するための最良の形態である実施例１の駆動回路１００について説明する。
【００３０】
［実施例１］
本発明の実施例１の駆動回路１００を示す図１において、制御電源１に跨って制御用半導体スイッチ２とパルストランス３の１次巻線Ｎ１とが接続される。制御電源１は、図示していないが、商用交流電源電圧を整流平滑して得る直流電源であり、制御用半導体スイッチ２はＦＥＴ又はトランジスタである。パルストランス３の２次巻線Ｎ２の極性を示す黒点側は、端子ａと第１のダイオード４を通して、オンオフ駆動される電界制御型半導体素子２０（以下ではＮチャネル型のＦＥＴとして説明する。）のゲートＧに接続される。ＦＥＴ２０のゲートＧと第１のダイオード４のカソードとの間には、ＰＮＰ型のトランジスタ５のエミッタが接続され、そのコレクタは逆バイアス用のコンデンサ６を通してＦＥＴ２０のソースＳに接続されている。第１のダイオード４は、トランジスタ５のエミッタとベースとの間に位置する。また、パルストランス３の２次巻線Ｎ２の黒点側と逆側の端子ｂもＦＥＴ２０のソースＳに接続されている。
【００３１】
ＰＮＰのトランジスタ５のベースとコレクタとの間には、互いに並列に接続された第２のダイオード７と抵抗８とが接続されており、第２のダイオード７のカソードがトランジスタ５のベースに、そのアノードがトランジスタ５のコレクタに接続されている。また、逆バイアス用のコンデンサ６には第３のダイオード９が並列接続され、第３のダイオード９は、端子ａから端子ｂに向かって電流を流す向きになっている。なお、１０は制御用半導体スイッチ２の一般的な制御回路である。
【００３２】
次に、実施例１の駆動回路１００の動作について説明する。制御回路１０からの制御信号によって制御用半導体スイッチ２がオンすると、パルストランス３の２次巻線Ｎ２には、端子ａが端子ｂに対して正極とする電圧が発生し、その正の電圧は第１のダイオード４を通してＦＥＴ２０のゲートＧに印加され、ゲート・ソース間静電容量Ｃ１を充電する。ゲート・ソース間静電容量Ｃ１の充電に伴い、ＦＥＴ２０のゲートＧの電圧は上昇し、ＦＥＴ２０はターンオンする。このとき、ＰＮＰのトランジスタ５は第１のダイオード４の順方向電圧降下によって、ベースの電圧がエミッタよりも高くなる、つまり逆バイアスされるので、オフである。この際、端子ａから抵抗８と第３のダイード９又はコンデンサ６とを通って端子ｂに電流が流れるが、この電流経路は必ずしも必要でない。コンデンサ６を図示極性とは逆の向きに充電する充電電流が小さくなるように、抵抗８の抵抗値は選定されている。第３のダイオード９は、コンデンサ６が図示極性とは逆極性に充電されることを防止する。
【００３３】
次に、制御用半導体スイッチ２がオフすると、パルストランス３の２次巻線Ｎ２には、端子ｂが端子ａに対して正極となる電圧が発生する。このとき、制御用半導体スイッチ２のオンの期間にパルストランス３の１次巻線Ｎ１に流れた励磁電流による励磁エネルギーは２次巻線Ｎ２に伝達され、励磁エネルギーによる電流が端子ｂからコンデンサ６と第２のダイオード７とを通して端子ａに流れ、逆バイアス用のコンデンサ６を図示極性に急速に充電する。図示極性にコンデンサ６を充電する充電電流は、図示極性とは逆向きに抵抗８を通して流れる前記充電電流に比べて大きいので、定常状態ではコンデンサ６はパルストランス３の２次巻線Ｎ２の端子ｂ?ａ間の電圧にほぼ等しい電圧まで充電される。そして、パルストランス３の励磁エネルギーの放出に伴い上昇するコンデンサ６の充電電圧によって、パルストランス３がリセットされる。
【００３４】
ここで、第２のダイオード７と抵抗８とが存在しないときには、トランジスタ５のコレクタ・ベース間はＰＮダイオードと同じであるので、コンデンサ６を図示極性に充電する電流はトランジスタ５のコレクタ・ベース間を流れる。あるいは、第２のダイオード７が存在しても、その順方向電圧降下がトランジスタ５のコレクタ・ベース間の電圧降下よりも大きければ、第２のダイオード７を通して電流は流れず、電流はトランジスタ５のコレクタ・ベース間を流れる。したがって、必ずしも第２のダイオード７、抵抗８は必要でないが、トランジスタ５の負担、寿命などを考慮すれば、第２のダイオード７が存在する方が好ましく、また、抵抗８も後述する理由から接続されている方が好ましい。
【００３５】
他方では、制御用半導体スイッチ２がオフして、端子ｂが端子ａに対して正極とする電圧がパルストランス３の２次巻線Ｎ２に発生すると、この電圧とＦＥＴ２０のゲート・ソース間電圧とによって、ＰＮＰトランジスタ５のエミッタ・ベース間に順バイアス電流が流れ、トランジスタ５はオンする。トランジスタ５のオンによって、トランジスタ５とコンデンサ６とＦＥＴ２０のゲート・ソース間静電容量Ｃ１との閉回路が形成される。これに伴い、逆バイアス用のコンデンサ６の電圧はＦＥＴ２０のゲート・ソース間に逆バイアス電圧を与え、ＦＥＴ２０のゲート・ソース間静電容量Ｃ１の電荷を急速に放電し、ＦＥＴ２０を確実かつ高速にターンオフさせる。
【００３６】
つまり、この実施例では、ＦＥＴ２０のターンオフ時にパルストランス３の励磁エネルギーをコンデンサ６に蓄えて、逆バイアス源を形成しつつ、この逆バイアス源の電圧でＦＥＴ２０に逆バイアスをかけているので、高速でＦＥＴ２０をオフ駆動できるばかりでなく、励磁エネルギーを無駄に消費することがないので、電力損失を小さくできる。
【００３７】
次に、ＦＥＴ２０のドレインＤ・ソースＳ間に、サージ電圧のような急速に立ち上がる電圧（ｄｖ／ｄｔの大きな電圧）が印加された場合には、そのｄｖ／ｄｔの大きな電圧はＦＥＴ２０のドレインＤ・ゲートＧ間静電容量Ｃ２を通してトランジスタ５のエミッタからベースへ順バイアス電流を流し、トランジスタ５をターンオンさせる。トランジスタ５のオンによって、ＦＥＴ２０のゲートＧは、トランジスタ５のエミッタ・コレクタと第３のダイオード９又はコンデンサ６からなるインピーダンスの小さなバイパス経路を通してソースＳに接続されるので、ゲートＧの電圧がほとんど上昇することはなく、したがって、ｄｖ／ｄｔの大きな電圧によってトランジスタ５が誤動作することはない。この実施例では、前記逆バイアス源を形成する回路を通してｄｖ／ｄｔの大きな電圧をバイパスしているので、ｄｖ／ｄｔの大きな電圧をバイパスするためだけのバイパス回路は不要である。なお、第３のダイオード９は必ずしも必要ではない。
【００３８】
ｄｖ／ｄｔの大きな電圧に対しては、トランジスタ５のエミッタ・ベース電流が抵抗８を通して流れ、トランジスタ５がオンして、ゲート電圧の上昇を制限して誤動作を防止するが、このとき、逆バイアス用のコンデンサ６の容量によっては、コンデンサ６の電圧が図１の極性と逆方向に上昇する可能性があり、ＦＥＴ２０のゲート・ソース間の電圧をＰＮＰ型のトランジスタ５と第２のダイオード７との順方向電圧で保障する。抵抗８は、後述する実験結果でも明らかなように、ｄｖ／ｄｔ対策を特に強化しないのであれば、必ずしも必要でない。
【００３９】
この駆動回路１００では、ＰＮＰ型のトランジスタ５のコレクタ・ベース接合（ＰＮ接合）の順方向電圧が第２のダイオード７のＰＮ接合が呈する順方向電圧よりも低いと、第２のダイオード７が導通せずに、トランジスタ２０のコレクタ・ベース接合が導通する可能性もあり、第２のダイオード７を備えた意味がなくなるので、第２のダイオード７はトランジスタ５のコレクタ・ベース接合（ＰＮ接合）の順方向電圧よりも小さい順方向電圧降下を呈するＰＮ接合又は障壁を有するダイオード、例えば、ショットキーバリアダイオードであることが望ましい。
【００４０】
次ぎに、種々の実験を行った結果から主な四つの実験結果について下に述べる。
［実験結果１］
図１の駆動回路１００において、逆バイアス用のコンデンサ６を１μＦ、抵抗８を１ｋΩとした実験結果では、ＦＥＴ２０のターンオフ時のゲート・ソース間電圧Ｖｇｓの波形が図２（ａ）に示すようになり、ＦＥＴ２０のターンオン時のゲート・ソース間電圧Ｖｇｓの波形は図２（ｂ）に示すようになる。図２において、横軸は１目盛り（ｄｉｖ）当たり２５０ｎｓの時間を示し、縦軸は１目盛り（ｄｉｖ）当たり１０Ｖの電圧を示す。
【００４１】
図２（ａ）からは、ＦＥＴ２０のターンオフ時に、ＦＥＴ２０のゲート・ソース間電圧Ｖｇｓが正の一定電圧から負の一定電圧まで降下するのに、１ｄｉｖ未満、つまり２５０ｎｓ未満の時間を要するだけであるのが分かる。このことは、ＦＥＴ２０のゲート・ソース間静電容量Ｃ１が図示極性から放電されて、逆の極性に充電されるまでの時間が２５０ｎｓ未満であることを示し、非常に短い時間でＦＥＴ２０のゲート・ソース間静電容量Ｃ１の電圧が反転する。したがって、ＦＥＴ２０は２５０ｎｓ未満の短い時間で高速ターンオフする。
【００４２】
また、図２（ｂ）から分かるように、ＦＥＴ２０のターンオン時のゲート・ソース間電圧Ｖｇｓの立ち上がり時間は約５００ｎｓであり、通常のコンバータの使用では十分に高速である。また、オーバーシュート（立ち上がり最後の盛り上がり部分）を生じるが、実用上問題にはならない。
［実験結果２］
図１の駆動回路１００において、逆バイアス用のコンデンサ６を１μＦ、抵抗８を除去（抵抗８を無限大にし、トランジスタ５のベース・コレクタ間にはダイオード７だけが存在する。）した実験結果では、ＦＥＴ２０のターンオフ時のゲート・ソース間電圧Ｖｇｓの波形が図３（ａ）に示すようになり、ＦＥＴ２０のターンオン時のゲート・ソース間電圧Ｖｇｓの波形は図３（ｂ）に示すようになる。図３において、横軸は２５０ｎｓ／ｄｉｖの時間を示し、縦軸は１０Ｖ／ｄｉｖの電圧を示す。
【００４３】
ＦＥＴ２０のターンオフ時のゲート・ソース間電圧Ｖｇｓの波形は、実験結果１の場合とほぼ同じである。ＦＥＴ２０のゲート・ソース間静電容量Ｃ１が図示極性から放電されて、逆の極性に充電されるまでの時間は２５０ｎｓ未満であり、非常に短い時間でＦＥＴ２０のゲート・ソース間静電容量Ｃ１の電圧が反転するのが分かる。
【００４４】
また、図３（ｂ）から分かるように、ＦＥＴ２０のターンオン時のゲート・ソース間電圧Ｖｇｓの立ち上がり時間は約５００ｎｓであり、通常のコンバータの使用では十分に高速である。また、オーバーシュート（立ち上がり最後の盛り上がり部分）を生じるが、実用上問題にはならない。
［実験結果３］
図１の駆動回路１００において、逆バイアス用のコンデンサ６を除去（容量をゼロに）して第３のダイオード９だけとし、抵抗８も除去（∞）にした実験結果では、ＦＥＴ２０のターンオフ時のゲート・ソース間電圧Ｖｇｓの波形が図４（ａ）に示すようになり、ＦＥＴ２０のターンオン時のゲート・ソース間電圧Ｖｇｓの波形は図４（ｂ）に示すようになる。図４において、横軸は２５０ｎｓ／ｄｉｖの時間を示し、縦軸は１０Ｖ／ｄｉｖの電圧を示す。
【００４５】
図４（ａ）からは、ＦＥＴ２０のターンオフ時に、ＦＥＴ２０のゲート・ソース間電圧Ｖｇｓが正の一定電圧から負の一定電圧まで降下するのに、４ｄｉｖ強、つまり１０００ｎｓ以上の時間を要するのが分かる。このことは、ＦＥＴ２０のゲート・ソース間静電容量Ｃ１が図示極性から放電されて、逆の極性に充電されるまでの時間が１０００ｎｓを超えることを示し、実験結果１、２に比べて４倍以上の長い時間をかけてＦＥＴ２０のゲート・ソース間静電容量Ｃ１の電圧が反転する。このことは、ＦＥＴ２０がターンオフするのに１０００ｎｓを超える時間を要することを示している。
【００４６】
また、図４（ｂ）から分かるように、ＦＥＴ２０のターンオン時のゲート・ソース間電圧Ｖｇｓの立ち上がり時間は約５００ｎｓであり、通常のコンバータの使用では十分に高速である。また、オーバーシュート（立ち上がり最後の盛り上がり部分）は、実験結果１に比べてかなり大きくなり、実験結果２と比べても大きくなる。
［実験結果４］
図１の駆動回路１００において、逆バイアス用のコンデンサ６を除去（容量をゼロに）し、抵抗８を１ｋΩにした実験結果では、ＦＥＴ２０のターンオフ時のゲート・ソース間電圧Ｖｇｓの波形が図５（ａ）に示すようになり、ＦＥＴ２０のターンオン時のゲート・ソース間電圧Ｖｇｓの波形は図５（ｂ）に示すようになる。図５において、横軸は２５０ｎｓ／ｄｉｖの時間を示し、縦軸は１０Ｖ／ｄｉｖの電圧を示す。
【００４７】
図５（ａ）からは、ＦＥＴ２０のターンオフ時に、ＦＥＴ２０のゲート・ソース間電圧Ｖｇｓが正の一定電圧から負の一定電圧まで降下するのに、実験結果３と同様に、４ｄｉｖ強、つまり１０００ｎｓ以上の時間を要するのが分かる。このことは、ＦＥＴ２０のゲート・ソース間静電容量Ｃ１が図示極性から放電されて、逆の極性に充電されるまでの時間が１０００ｎｓを超えることを示し、実験結果１、２に比べて４倍以上の長い時間をかけてＦＥＴ２０のゲート・ソース間静電容量Ｃ１の電圧が反転する。また、このことは、ＦＥＴ２０がターンオフするのに１０００ｎｓを超える長い時間を要することを示している。
【００４８】
また、図５（ｂ）から分かるように、ＦＥＴ２０のターンオン時のゲート・ソース間電圧Ｖｇｓの立ち上がり特性は、実験結果３と同程度である。
【００４９】
以上の実験結果１、２に対する実験結果３、４から分かるように、逆バイアス用のコンデンサ６が存在することによるコンデンサ６の逆バイアス作用が、ＦＥＴ２０のゲート・ソース間静電容量Ｃ１を高速で放電し、図示極性から逆の極性に短時間で反転させ、ＦＥＴ２０を高速でターンオフさせる。また、ＦＥＴ２０のターンオフの高速化にとって、抵抗８は必ずしも必要でないことも分かる。
【００５０】
なお、逆バイアス用のコンデンサ６を１μＦの容量にしたことは一例であって、ＦＥＴ２０のゲート・ソース間静電容量Ｃ１や、ｄｖ／ｄｔ時におけるＦＥＴ２０のドレイン・ゲート間静電容量Ｃ２に流れる充電電流の値などによって決められ、コンデンサ６の容量は、少なくともＦＥＴ２０のゲート・ソース間静電容量Ｃ１よりも十分に大きいことが好ましい。種々の実験結果から他の容量にしても、実験結果１、２と同様な働きを行うことを確認している。また、ダイオード７、９を除去した場合にも、この駆動回路は正常に動作し、本発明の目的・効果を達成できることを確認している。
【００５１】
［実施例２］
次に、図６によって、本発明の第２の実施例である駆動回路２００について説明する。図１で用いた記号と同一の記号は同じ名称の部材を示すものとする。
【００５２】
この第２の実施例と第１の実施例との異なる点は、第２の実施例の駆動回路２００では、パルストランス３の２次巻線を直列の二つの２次巻線Ｎ２、Ｎ３とし、それらの接続点を端子ｃとし、逆バイアス用のコンデンサ６とトランジスタ５のコレクタとの接続点をダイオード７’を通して端子ｃに接続したことである。
【００５３】
パルストランス３の２次巻線の端子ａが端子ｂに対して正極性である場合は、第１の実施例の駆動回路１００と同様な動作を行うので、説明を省略する。
【００５４】
制御用半導体スイッチ２がターンオフすることによって、パルストランス３の２次巻線Ｎ２の端子ａが端子ｃに対して負極性、２次巻線Ｎ３の端子ｂが端子ｃに対して正極性になると、パルストランス３の１次巻線Ｎ１の励磁エネルギーが２次巻線Ｎ２、Ｎ３に移り、端子ｂからコンデンサ６、ダイオード７’を通して端子ｃへ、また、端子ｂからコンデンサ６、抵抗８を通して端子ａへ流れる。この場合、抵抗８を通して流れる電流は、ダイオード７’を通して流れる電流に比べて小さい。この充電電流によって、コンデンサ６は図示極性でほぼ２次巻線Ｎ３の電圧まで充電される。２次巻線Ｎ２とＮ３との巻数が等しければ、逆バイアス用のコンデンサ６の充電電圧は端子ａと端子ｂとの間の電圧のほぼ半分の電圧となる。この電圧は、ＦＥＴ２０のゲート・ソース間静電容量Ｃ１の電圧のほぼ１／２である。
【００５５】
ここで、図示極性方向に、ダイオード７’を通して逆バイアス用のコンデンサ６を充電する電流に比べて、その逆方向に抵抗８を通してコンデンサ６を充電する電流の大きさに比べて、図示極性方向に充電する電流の方が大きくなるように、抵抗８の抵抗値が選定されているので、定常状態ではコンデンサ６の図示極性の電圧は、端子ａと端子ｂとの間の電圧のほぼ半分の状態にあり、その変動は小さい。
【００５６】
他方、制御用半導体スイッチ２がターンオフすることによって、パルストランス３の２次巻線の端子ａが端子ｃに対して負極性、端子ｂが端子ｃに対して正極性になると、駆動回路１００と同様に、トランジスタ５は順バイアスされてオンし、トランジスタ５とコンデンサ６とＦＥＴ２０のゲート・ソース間静電容量Ｃ１とからなる閉回路が形成される。この閉回路が形成されることによって、ＦＥＴ２０のゲート・ソース間はコンデンサ６の電圧で逆バイアスされ、ＦＥＴ２０のゲート・ソース間静電容量Ｃ１の電荷は急速に放電され、ＦＥＴ２０は高速でターンオフする。逆バイアス用のコンデンサ６の電圧が、ＦＥＴ２０のゲート・ソース順バイアス電圧の半分程度でも十分に効果があり、ＦＥＴ２０を高速でオフ駆動できる。この実施例では、パルストランス３の２次巻線Ｎ２とＮ３との巻数を調整することによって、逆バイアス電圧の大きさを調整できる。
【００５７】
なお、ＦＥＴ２０のドレインＤ・ソースＳ間に、ノイズ電圧のような急速に立ち上がる電圧（ｄｖ／ｄｔの大きな電圧）が印加された場合については、実施例１と同様に、トランジスタ５、ダイオード９とコンデンサ６を通して急峻に変化する電流をバイパスするので、説明を省略する。
【００５８】
［実施例３］
次に、図７と図８とによって本発明の第３の実施例について説明する。図７は本発明に係る第３の実施例の駆動回路３００を示す図である。図８（Ａ）は、前記駆動回路１００、２００の駆動電圧−時間特性を示し、図８（Ｂ）は、実施例３の駆動回路３００の駆動電圧−時間特性を示す。
【００５９】
以上述べた実施例１の駆動回路１００及び実施例２の駆動回路２００によれば、ＦＥＴ又はＩＧＢＴのような電界制御型半導体素子を高速でターンオフ駆動することができるが、駆動パルス幅が急激かつ大幅に小さくなるときに、誤動作することがある。図７に示すこの第３の実施例に係る駆動回路３００は、駆動パルス幅が急激かつ大幅に小さくなっても正常に動作するところに特徴がある。
【００６０】
先ず、この第３の実施例に係る駆動回路３００を図７、図８（Ｂ）によって説明する前に、実施例１の駆動回路１００及び実施例２の駆動回路２００が、駆動パルス幅が急激かつ大幅に小さくなるときに誤動作する理由について説明する。図８（Ａ）に示すように、ＦＥＴ２０のゲートに印加される駆動パルスの幅がＷ１（例えば、約１０μｓ）からＷ２（例えば、約２μｓ）に急激に小さくなると、パルストランス３のコアの正負の電圧・時間積が大幅に異なる現象が一時的に生じ、その次に、パルストランス３のコアの負の電圧・時間積Ｐ１と正の電圧・時間積Ｐ２とをほぼ同じにするように働く。この理由は、ＦＥＴ２０のオフ期間が急激に長くなり、そのオフ期間に、コンデンサ６の図示極性の電圧がパルストランス３の２次巻線Ｎ２に端子ｂから端子ａ方向の直流電流を流し、励磁するので、パルストランス３がその方向に過剰にリセットされ、次にパルストランス３のコア特性によって、負極性の電圧・時間積Ｐ１と正極性の電圧・時間積Ｐ２とが等しくなるように働くからである。
【００６１】
したがって、図８（Ａ）から明らかなように、パルストランス３の負極性の電圧・時間積Ｐ１に比べて、正極の駆動パルスによる電圧・時間積Ｐ２は小さいので、これら電圧・時間積を等しくするように、本来の正の駆動パルスが発生する時刻ｔ１よりも前の時刻ｔ０で、パルストランス３の２次巻線Ｎ２の端子ａが端子ｂに対して正となる電圧を発生する。この時刻ｔ０に発生する正の電圧によって、ＦＥＴ２０が時刻ｔ０でターンオンしてしまう。つまり、ＦＥＴ２０は誤動作する。
【００６２】
この第３の実施例の駆動回路３００では、前述したように、コンデンサ６からパルストランス３の２次巻線Ｎ２に直流電流が流れるのを防止するためのスイッチ素子３０を備えている。スイッチ素子３０としては制御端子を有する３端子の電界制御型半導体素子、特にＦＥＴが好ましく、この実施例ではＮチャネル型ＦＥＴを用いている。このＮチャネル型ＦＥＴは一般的なＦＥＴであってボディダイオード３０ａを有する。なお、図７において、図１で用いた記号と同一の記号は同じ名称の部材を示すものとする。
【００６３】
スイッチ素子３０は、この駆動回路３００によって駆動されるＦＥＴ２０がオン、オフするときにほぼ同時にオン、オフしなければならない。つまり、スイッチ素子３０は、コンデンサ６に充電された図示極性の電圧によってパルストランス３の２次巻線Ｎ２を通して直流電流が流れるのを防止しなければならず、かつ前述のようにコンデンサ６が図示極性の電圧に充電されるのを妨げてはならない。したがって、スイッチ素子３０は、ＦＥＴなどのように、オンオフする機能を果たすスイッチング部と、このスイチング部がオフするときにパルストランス３の励磁エネルギーをリセット電流としてコンデンサ６に流してこれを充電するダイオード部とを有しなければならない。このダイオード部は、スイッチング部とは逆方向に電流を流すように逆向きに並列、つまりスイッチング部とは逆並列に備えられるか、あるいは別途、接続されてもよい。
【００６４】
スイッチ素子３０の双方の主端子、つまりＮチャネル型ＦＥＴで言えば、そのドレイン端子とソース端子とは、パルストランス３の２次巻線Ｎ２の端子ｂと、コンデンサ６の端子ｘとの間に直列に接続され、スイッチ素子３０の制御端子、Ｎチャネル型ＦＥＴで言えば、ゲート端子は２次巻線Ｎ２の端子ａに接続される。
【００６５】
この駆動回路３００において、スイッチ素子３０の動作以外は前記実施例１と同様であるので、ここではスイッチ素子３０に関連する動作のみについて説明する。スイッチ素子３０として用いられるＮチャネル型ＦＥＴは、ゲートにある値以上の正の電圧が印加されるとオンし、その電圧が除去されるとオフ、又は負の電圧が印加されると、オフするものである。
【００６６】
制御回路１０からの制御信号によって制御用半導体スイッチ２がオンすると、パルストランス３の２次巻線Ｎ２には、端子ａが端子ｂに対して正となる電圧が発生し、その正の電圧は第１のダイオード４を通してＦＥＴ２０のゲートＧに印加され、ＦＥＴ２０をオンさせる。このとき同時に、端子ａに発生する正の電圧によってスイッチ素子３０であるＮチャネル型ＦＥＴもオンする。したがって、スイッチ素子３０はＦＥＴ２０のオン時になんら悪影響を与えない。
【００６７】
次に、制御用半導体スイッチ２がオフすると、パルストランス３の２次巻線Ｎ２には、端子ａが端子ｂに対して負極となる電圧が発生する。端子ａに発生する負極電圧によって、スイッチ素子３０であるＮチャネル型ＦＥＴもターンオフするが、そのボディダイオード３０ａが順バイアスされて導通する。このボディダイオード３０ａの導通によって、パルストランス３の励磁エネルギーは２次巻線Ｎ２からその端子ｂ、Ｎチャネル型ＦＥＴのボディダイオード３０ａ、コンデンサ６、第２のダイオード７、ダイオード４のアノードとダイオード７のカソードとの接続点ｙ、端子ａを通してリセット電流として瞬時に流れ、逆バイアス用のコンデンサ６を図示極性に充電する。そして、パルストランス３の励磁エネルギーの放出によるコンデンサ６の充電電圧によって、パルストランス３がリセットされ、このとき端子ｂの電圧とコンデンサ６の充電電圧とがほぼ等しくなるから、ボディダイオード３０ａは非導通となる。
【００６８】
つまり、Ｎチャネル型ＦＥＴのボディダイオード３０ａは、パルストランス３がリセットされた段階で非導通となり、この時点でスイッチ素子３０は、端子ｂとコンデンサ６の端子ｘとの間を遮断する。この遮断によって、コンデンサ６の電圧がスイッチ素子３０を通してパルストランス３の２次巻線Ｎ２に印加されることは無く、したがって、パルストランス３は過剰にリセットされない。このことを示すのが、図８（Ｂ）であり、パルストランス３が過剰にリセットされないから、駆動パルスのパルス幅がＰ３からＰ４に急激に小さくなっても、図８（Ａ）に示すように、本来の正の駆動信号が発生する時刻ｔ１よりも前の時刻ｔ０で正の電圧が端子ａに発生することは無く、所定の狭いパルス幅が保持されるので、ＦＥＴ２０は誤動作しない。
【００６９】
この実施例では、スイッチ素子３０であるＮチャネル型ＦＥＴのゲート・ソース間の過電圧保護を目的に、そのゲート・ソース間に２個のツェナーダイオード３０ｂ、３０ｃを互いに逆向きに接続したか電圧保護素子を接続している。また、図示していないが、スイッチ素子３０のゲート端子に直列に電流制限用の抵抗を設けても構わない。
【００７０】
[実施例４]
図９に示す実施例４の駆動回路４００は、ある大きさ以上の負極の電圧がゲート端子に印加されるときにオンするＰチャネル型ＦＥＴを用いたものである。Ｐチャネル型ＦＥＴを用いる場合には、Ｎチャネル型ＦＥＴとは逆、つまりＰチャネル型ＦＥＴの双方の主端子であるソース端子とドレイン端子とがそれぞれ２次巻線Ｎ２の端子ａと前記接続点ｙとの間に直列に接続され、そのゲート端子が２次巻線Ｎ２の端子ｂに接続される。ただし、Ｐチャネル型ＦＥＴは、端子ａ側がカソードで、ダイオード４のアノード側がアノードである極性のボディダイオード３０ａを有する。このＰチャネル型ＦＥＴ３０は、パルストランス３の２次巻線Ｎ２の端子ａが正で、端子ｂが負の電圧のときにオンし、また、その逆の電圧のときにオフする。このオフ時にボディダイオード３０ａが導通し、パルストランス３の励磁エネルギーが２次巻線Ｎ２からその端子ｂ、コンデンサ６、ダイオード７、接続点ｙ、ボディダイオード３０ａ、端子ａを通してリセット電流として流れ、コンデンサ６を図示極性に充電すると共に、パルストランス３をリセットする。このＰチャネル型ＦＥＴの働きは、Ｎチャネル型ＦＥＴと同様であるので、これ以上の説明は省く。なお、図７で用いた記号と同一の記号は同じ名称の部材を示すものとする。
【００７１】
また、図示しないが、実施例３及び実施例４において、パルストランス３に図示しない適当な巻数の付加巻線を設け、その付加巻線にスイッチ素子３０として用いられるＮチャネル型ＦＥＴ又はＰチャネル型ＦＥＴのゲート端子を接続して、適当な大きさの駆動電圧を得ても勿論よい。
【００７２】
[実施例５]
図１０に示す実施例５に係る駆動回路５００は、図６に示した実施例２の駆動回路２００に、スイッチ素子３０を接続したものである。この実施例でも、スイッチ素子３０としてＮチャネル型ＦＥＴを用いている。Ｎチャネル型ＦＥＴ３０の主端子であるドレイン端子、ソース端子をコンデンサ６の端子ｘ、パルストランス３の２次巻線Ｎ３の端子ｂにそれぞれ接続し、そのゲート端子を２次巻線Ｎ２とＮ３との中点タップである端子ｃに接続している。端子ｃが正で、端子ｂが負の極性の電圧のとき、Ｎチャネル型ＦＥＴ３０はターンオンし、その逆の極性電圧のとき、Ｎチャネル型ＦＥＴ３０はターンオフであり、その動作は実施例３の場合と同様であるので、説明を省略する。
【００７３】
また、この実施例でもＰチャネル型ＦＥＴを用いることができ、実施例３の場合と同様に、端子ａと、ダイオード４のアノードと抵抗８との接続点ｙとの間にＰチャネル型ＦＥＴの主端子を直列に接続し、そのゲート端子を端子ｃに接続すればよい。なお、図１０において、図６及び図７で用いた記号と同一の記号は同じ名称の部材を示すものとする。
【００７４】
[実施例６]
実施例６に係る駆動回路６００は、図１１に示すように、図７に示したスイッチ素子としてのＮＰＮ型トランジスタ３０と、これに逆並列に接続されたダイオード３０ａとを用い、トランジスタ３０のベース端子に制御回路１０から駆動信号を受けるものである。前述のように、制御回路１０からの制御信号で制御用半導体スイッチ２がオンし、これに伴い、パルストランス３の２次巻線Ｎ２に発生する電圧によってＦＥＴ２０もオンする。なお、図１１において、図７で用いた記号と同じ記号は同一名称の部材を示すものとする。
【００７５】
他方、制御回路１０が制御用半導体スイッチ２のゲート端子に制御信号を与えるのと同時に、制御回路１０はスイッチ素子であるトランジスタ３０のベース端子に駆動信号を与え、トランジスタ３０をオンさせる。そして、制御回路１０が制御用半導体スイッチ２のゲート端子に制御信号を与えるのを停止すると同時に、トランジスタ３０のベース端子に駆動信号を与えるのを停止する。このように、制御回路１０からの駆動信号によって、スイッチ素子であるトランジスタ３０は、制御用半導体スイッチ２、つまりＦＥＴ２０のオンオフに同期してオンオフ動作を行う。
【００７６】
制御用半導体スイッチ２のオフ動作に伴い、前述のようにパルストランス３の２次巻線Ｎ２には、端子ａに対して端子ｂが正となる電圧が発生する。この電圧によって順方向ドロップの小さいショットキーバリアダイオードのようなダイオード３０ａが導通し、パルストランス３の励磁エネルギーをリセット電流としてコンデンサ６に流して充電し、パルストランス３のリセットが短時間で終了すると、ダイオード３０ａは非導通になり、スイッチ素子３０は完全にオフする。これによってトランジスタ３０は、コンデンサ６の端子ｘと端子ｂとの間を遮断するので、パルストランス３のリセット終了後は、コンデンサ６の電圧はパルストランス３の２次巻線Ｎ２に印加されない。なお、この実施例において、トランジスタ３０はＰＮＰ型でも勿論よく、この場合には駆動信号の極性が異なるだけである。また、このような接合型トランジスタに代えてＦＥＴを用いてもよく、ＦＥＴの場合、ボディダイオードが存在するが、以上の実施例において更にダイオードをＦＥＴに並列接続しても構わない。そのダイオードとして順方向ドロップの小さいショットキーバリアダイオードを用いるのが、電力損失の低減の面から好ましい。
【００７７】
また、以上の実施例では、電界制御型半導体素子２０をＮチャネル型のＦＥＴ、トランジスタ５をＰＮＰ型のトランジスタとして説明してきたが、電界制御型半導体素子２０がＰチャネル型のＦＥＴであっても前述と同様に駆動できる。この場合には、図１に示した駆動回路１００において、トランジスタ５としてＮＰＮの型トランジスタを用い、ダイオード４、７、９の極性を逆にすれば良い。逆バイアス用のコンデンサ５の充電極性は図示とは逆になる。当然に、Ｐチャネル型のＦＥＴのゲート・ソース間の静電容量も図示極性とは反対に充電される。なお、パルストランス３に２次巻線を２個設け、それぞれの２次巻線にトランジスタ５とコンデンサ６とを接続してなる駆動回路を構成し、この駆動回路によれば、ブリッジインバータ回路におけるクロスする２個のＦＥＴ（不図示）を同時にオンさせたり、又は図示しないが、トランスの１次巻線を挟んで直列接続された２個のＦＥＴと、それぞれのＦＥＴと１次巻線とに跨って接続された２個の帰還用ダイオードとからなるダブルフォワード型コンバータの２個のＦＥＴを同時に駆動することもできる。
【００７８】
また、以上の実施例では、電界制御型半導体素子をＦＥＴとして説明したが、ＩＧＢＴであっても同様な効果を奏することは無論である。
【図面の簡単な説明】
【００７９】
【図１】本発明の第１の実施例である電界制御型半導体スイッチ素子の駆動回路１００を示す図である。
【図２】駆動回路１００の逆バイアス用のコンデンサ６を１μＦ、抵抗８を１ｋΩとした場合におけるＦＥＴ２０のゲート・ソース間電圧Ｖｇｓの波形を示し、（ａ）はターンオフ時の波形、（ｂ）はターンオン時の波形を示す。
【図３】駆動回路１００の逆バイアス用のコンデンサ６を１μＦ、抵抗８を無限大（∞）とした場合におけるＦＥＴ２０のゲート・ソース間電圧Ｖｇｓの波形を示し、（ａ）はターンオフ時の波形、（ｂ）はターンオン時の波形を示す。
【図４】駆動回路１００の逆バイアス用のコンデンサ６を無限大（∞）にし、抵抗８を無限大（∞）とした場合におけるＦＥＴ２０のゲート・ソース間電圧Ｖｇｓの波形を示し、（ａ）はターンオフ時の波形、（ｂ）はターンオン時の波形を示す。
【図５】駆動回路１００の逆バイアス用のコンデンサ６を無限大（∞）にし、抵抗８を１ｋΩとした場合におけるＦＥＴ２０のゲート・ソース間電圧Ｖｇｓの波形を示し、（ａ）はターンオフ時の波形、（ｂ）はターンオン時の波形を示す。
【図６】本発明の第２の実施例である電界制御型半導体スイッチ素子の駆動回路２００を示す図である。
【図７】本発明の第３の実施例である電界制御型半導体スイッチ素子の駆動回路３００を示す図である。
【図８】本発明の実施例に係る駆動回路における駆動電圧−時間特性を示す図であり、その（Ａ）は駆動回路１００の場合、その（Ｂ）は駆動回路３００の場合である。
【図９】本発明の第４の実施例である電界制御型半導体スイッチ素子の駆動回路４００を示す図である。
【図１０】本発明の第５の実施例である電界制御型半導体スイッチ素子の駆動回路５００を示す図である。
【図１１】本発明の第６の実施例である電界制御型半導体スイッチ素子の駆動回路６００を示す図である。
【図１２】従来の電界制御型半導体スイッチ素子の駆動回路を示す図である。
【符号の説明】
【００８０】
１・・・制御電源
２・・・制御用半導体スイッチ
３・・・パルストランス
４・・・ダイオード
５・・・ＰＮＰトランジスタ
６・・・逆バイアス用のコンデンサ
７・・・ダイオード  
８・・・抵抗
９・・・ダイオード
１０・・・制御回路
２０・・・電界制御型半導体素子
３０・・・スイッチ素子
１００・・・第１の実施例の駆動回路
２００・・・第２の実施例の駆動回路
３００・・・第３の実施例の駆動回路
４００・・・第４の実施例の駆動回路
５００・・・第５の実施例の駆動回路
６００・・・第６の実施例の駆動回路
【図１】
2005136942.tif 000003
【図２】
2005136942.tif 000004
【図３】
2005136942.tif 000005
【図４】
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【図５】
2005136942.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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