(57)【要約】【課題】  安定製造が可能であり、また安価に低電圧動作、低消費電力、高速動作が可能である極薄膜ＳＯＩ基板を用いたＭＯＳ型半導体装置を提供することを目的とする。【解決手段】  極薄膜ＳＯＩ基板を用いたＭＯＳ型半導体装置において、ソースおよびドレイン上の絶縁膜中に設けたコンタクトを介して多結晶シリコンを形成し、金属配線とソースおよびドレインの電気的接合は多結晶シリコンを介して行うようにしたことを特徴とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
絶縁膜上の単結晶半導体中に形成されたＭＯＳトランジスタと、
該ＭＯＳトランジスタ上に形成された第１の絶縁膜と、
前記ＭＯＳトランジスタのソースおよびドレイン上の該第１の絶縁膜に形成されたコンタクト孔と、
該コンタクト孔上に形成された多結晶シリコンと、
該多結晶シリコン上に形成された第2の絶縁膜と、
該第2の絶縁膜に形成された第2のコンタクト孔と、
該第2のコンタクト孔を介して前記多結晶シリコンに接続された金属とからなることを特徴とする半導体装置。
【請求項２】
前記多結晶シリコン膜の膜厚が50nmから200nmであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の絶縁膜の膜厚が50nmから200nmであることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は低電圧動作、低消費電力かつ高速動作である極薄膜SOI基板を用いた半導体装置に関する。
【背景技術】
【０００２】
活性層の厚さが100nm以下のSOI(Silicon On Insulator)基板を用いたMOS型半導体装置は完全空乏型動作が可能であり、従来の半導体基板を用いた半導体装置に比して低電圧動作が可能であり、従って低消費電力であり、また寄生容量が小さいことからより一層高速動作が可能な半導体装置である。
このようなSOI基板を用いた半導体素子のパフォーマンスを向上させるには、より一層活性層の厚さを薄膜化する必要があるが、その場合MOSトランジスターのソースおよびドレインと金属配線の電気的結合を行うコンタクト孔が、活性層厚さが薄いためコンタクト孔形成時に活性層下層の絶縁膜にまで達してしまい十分なコンタクトが取れなくなるという問題を有している。
その解決策として、ソースおよびドレイン上に単結晶を成長させる方法がある（例えば、特許文献１。）。
図２に上記の従来の半導体装置の例を示す。支持基板２０１の埋込絶縁膜２０２上には不純物の添加などによりMOSトランジスタのソースおよびドレインとなるN＋領域２０４、ゲート電極２０６が形成される。N＋領域２０４上には、図示されていない金属配線とのコンタクトの為に単結晶シリコン層２１５が形成される。
【特許文献１】特開平５−３２６５５６号公報（図２）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記の従来の構造において、単結晶成長は装置状況の変動によっては結晶欠陥が生じ、安定して結晶成長が行えないという問題を有している。また単結晶成長装置は高価な製造装置であり、その製造装置を用いて製造された半導体装置はコストが高いという欠点も有している。
本発明は安定して製造が行え、また安価に低電圧動作、低消費電力、高速動作が可能である極薄膜SOI基板を用いたMOS型半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明は、前記課題を解決するために以下の構成を採用した。すなわち、本発明にかかる半導体装置は、絶縁膜上の単結晶半導体中に形成されたＭＯＳトランジスタと、該ＭＯＳトランジスタのソースおよびドレイン上の第１の絶縁膜に形成された第１のコンタクト孔を介して接続された多結晶シリコンと、前記多結晶シリコン上の第2の絶縁膜に形成された第2のコンタクト孔を介して接続された金属とからなることを特徴とする。
また、本発明にかかる半導体装置は、前記多結晶シリコン膜の膜厚が50nmから200nmであることを特徴とする。
また、本発明にかかる半導体装置は、前記第１の絶縁膜の膜厚が50nmから200 nmであることを特徴とする。
【発明の効果】
【０００５】
本発明の半導体装置によれば、SOIの活性層が薄くなっても金属配線とソースおよびドレインの電気的接合を得るためのコンタクト形成において、ソースおよびドレイン上に多結晶シリコンが設けられているためにコンタクトは埋込絶縁膜に達することなく、安定して半導体装置の製造が行える。また安価に低電圧動作、低消費電力、高速動作が可能である極薄膜SOI基板を用いたMOS型半導体装置を提供することが可能となる。
【発明を実施するための最良の形態】
【０００６】
以下本発明による半導体装置の実施例を図面を用いて説明する。
図１は本発明による実施例の半導体装置を示している。
シリコンなどの支持基板１０１上に形成された埋込絶縁膜１０２上の半導体活性層中に、ソースおよびドレインであるN＋領域１０４とゲート電極１０６を有するNMOSトランジスタ１１３と、ソースおよびドレインであるP＋領域１０５とゲート電極１０６１を有するPMOSトランジスタ１１４が形成される。
NMO Sトランジスタ１１３のソースおよびドレインであるN＋領域１０４上には第１の絶縁膜１０７が形成され、この第１の絶縁膜１０７のN＋領域１０４に対応する部分に第１のコンタクト１０８が形成される。第１のコンタクト１０８上には多結晶シリコン層１０９が形成され、多結晶シリコン層１０９上には第2の絶縁膜１１１が形成される。第2の絶縁膜１１１の多結晶シリコン層１０９に対応する部分には第2のコンタクト１１０が形成される。
同様にPMOSトランジスタ１１４のソースおよびドレインであるP＋領域１０５上にもNMOSトランジスタ１１３と同様に第１の絶縁膜１０７が形成され、この第１の絶縁膜１０７のP＋領域１０５に対応する部分に第１のコンタクト１０８１が形成される。第１のコンタクト１０８１上には多結晶シリコン層１０９１が形成され、多結晶シリコン層１０９１上には第2の絶縁膜１１１１が形成される。第2の絶縁膜１１１の多結晶シリコン層１０９に対応する部分には第2のコンタクト１１０１が形成される。
NMOSトランジスタ１１３のソースおよびドレインであるN＋領域１０４と、PMOSトランジスタ１１４のソースおよびドレインとであるP＋領域１０５は、多結晶シリコン層１０９、１０９１を介して、第2のコンタクト１１０、１１０１から配線金属１１２、１１２１に電気的に接合される。
前記多結晶シリコン層１０９、１０９１の膜厚は、通常50nmから200nmの範囲であり、  第１の絶縁膜１１１の膜厚は50nmから200nmである。
以上の構造とすることにより、SOIの活性層が薄くなっても金属配線とソースおよびドレインの電気的接合を得るためのコンタクト形成において、ソースおよびドレイン上に多結晶シリコンが設けられているためにコンタクトは埋込絶縁膜に達することなく、安定して半導体装置の製造が行える。
また多結晶シリコンは半導体の製造で一般的に普及しているCVD(Chemical Vapor Deposition)装置により形成が可能であり、高価な製造装置を用いなくても製造が可能である。
更に、本発明の構造によれば、安定して製造が可能であり、また安価に低電圧動作、低消費電力、高速動作が可能である極薄膜SOI基板を用いたMOS型半導体装置を提供することが可能となる。
【図面の簡単な説明】
【０００７】
【図１】本発明の実施例の半導体装置を示す模式的断面図である。
【図２】従来の半導体装置を示す模式的断面図。
【符号の説明】
【０００８】
１０１、２０１  支持基板
１０２、２０２  埋込絶縁膜
１０３、２０３  フィールド絶縁膜
１０４、２０４  N＋領域
１０５、P＋領域
１０６、１０６１、２０５  ゲート電極
１０７  第１の絶縁膜
１０８、１
０８１  第１のコンタクト
１０９、１０９１  多結晶シリコン層
１１０、１１０１  第２のコンタクト
１１１  第２の絶縁膜
１１２、１１２１  金属配線
１１３  NMOSトランジスタ
１１４  PMOSトランジスタ
２１５  単結晶シリコン層
【図１】
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【図２】
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