(57)【要約】【課題】最適な通信周期および入出力機器に対する制御周期を設定することができ、これにより本来の通信性能を充分に生かせ、より精度の高い制御が行なえる制御システムを提供する。【解決手段】マスタＣＰＵ２１と、このマスタＣＰＵ２１にそれぞれ接続されていて、それぞれに複数のセンサ２４やアクチュエータ２５が接続されている複数のスレーブＣＰＵ２３とからなる制御システムにおいて、マスタＣＰＵ２１内にあらかじめシステム構成情報をテーブルデータとして記憶しておき、このシステム構成情報に基づき、マスタＣＰＵ２１とスレーブＣＰＵ２３との間の通信周期およびスレーブＣＰＵ２３の各センサ２４に対するスキャン周期を設定する。【選択図】      図１
2005078432.tif 000002
【特許請求の範囲】
【請求項１】
マスタＣＰＵ（セントラル・プロセッシング・ユニット）と、このマスタＣＰＵにそれぞれシリアル通信回線を介して接続されていて、それぞれに複数の入出力機器が接続されている複数のスレーブＣＰＵとからなる制御システムにおいて、
前記複数のスレーブＣＰＵの数を示すスレーブ数、前記それぞれのスレーブＣＰＵごとに接続されている入出力機器の数を示す入出力機器数、および、前記入出力機器の動作速度等を示す入出力機器種別コードからなるシステム構成情報をあらかじめ記憶しているシステム構成情報記憶手段と、
このシステム構成情報記憶手段に記憶されているシステム構成情報に基づき前記マスタＣＰＵと前記複数のスレーブＣＰＵとの間の通信周期を設定する通信周期設定手段と、
前記システム構成情報記憶手段に記憶されているシステム構成情報内の入出力機器種別コードに基づき前記複数のスレーブＣＰＵの当該スレーブＣＰＵに接続されている入出力機器に対する制御周期を設定する制御周期設定手段と、
を具備したことを特徴とする制御システム。
【請求項２】
前記通信周期設定手段は、前記システム構成情報記憶手段に記憶されているシステム構成情報に基づき通信データ長を求め、この求めた通信データ長とあらかじめ定められた通信ボーレートにより通信周期を求め設定することを特徴とする請求項１記載の制御システム。
【請求項３】
マスタＣＰＵと、このマスタＣＰＵにそれぞれシリアル通信回線を介して接続されていて、それぞれに複数の入出力機器が接続されている複数のスレーブＣＰＵとからなる制御システムにおいて、
前記スレーブＣＰＵが複数の異なる制御タイミングで複数の入出力機器を制御し、各入出力機器からのデータを前記マスタＣＰＵへ送信する場合、当該送信データを制御タイミング時とそれ以外を区別できるデータ形式に変換する変換手段と、
この変換手段により変換された送信データを設定された通信周期により前記マスタＣＰＵへ送信する送信手段と、
を具備したことを特徴とする制御システム。
【請求項４】
前記変換手段は、スレーブＣＰＵからマスタＣＰＵへの送信データを、先頭に制御タイミング時のデータを配置し、その次にデータの同期をとるために当該制御タイミング時のデータの補数となるデータを所定数連続して配置し、その次に再び制御タイミング時のデータを配置してなるデータ形式に変換することを特徴とする請求項３記載の制御システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、たとえば、有価証券等の紙葉類を搬送したり区分処理したりする紙葉類処理装置などに用いられ、マスタＣＰＵと、このマスタＣＰＵにそれぞれシリアル通信回線を介して接続されていて、それぞれに複数のセンサやアクチュエータなどの入出力機器が接続されている複数のスレーブＣＰＵとからなる制御システムに関する。
【背景技術】
【０００２】
一般に、たとえば、有価証券等の紙葉類を搬送したり区分処理したりする紙葉類処理装置は、紙葉類の位置や状態などを検知するために、多数のセンサ（たとえば、光学的センサや磁気的センサ等）や、紙葉類の分離、移動、区分などのための多数のアクチュエータが設置されている。
【０００３】
このような紙葉類処理装置に用いられる制御システムとして、たとえば、特許文献１に開示されている技術がある。特許文献１では、通信制御系がハードウェア構成であり、主制御部と複数のユニット制御部との間のシリアル通信は、ユニット制御部の数に関係なく、主制御部に接続可能なユニット制御部の数と、各ユニット制御部に接続可能な入出力機器の数に応じた固定周期で通信を行なっている。
【特許文献１】特開２００１−２０２５８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記したように、従来のシステムは、通信制御系がハードウェア構成であり、主制御部とユニット制御部との間のシリアル通信は、ユニット制御部の数および入出力機器の数に関係なく固定周期で通信を行なっているため、接続されたユニット制御部／入出力機器の数に見合った通信周期でデータ通信をすることができず、かつ、接続されたユニット制御部／入出力機器の数が少ないときは本来の通信性能を生かしきれないという問題がある。
【０００５】
また、ユニット制御部側で異なるスキャン周期（制御周期）のセンサを複数用いる場合、たとえば、主制御部とユニット制御部との間の通信周期がａで、スキャン周期が４ａのセンサＡと、スキャン周期がａのセンサＢとが混在しているシステムを例にとる。この場合、センサＢはデータが通信周期ａに同期して更新されていくが、センサＡでは４回に１回の更新であるため、主制御部側ではどのタイミングでセンサのデータ更新を行なっているかわからない。このような理由により、これまでセンサデータを同期させた制御を行なうことができないという問題がある。
【０００６】
そこで、本発明は、最適な通信周期および入出力機器に対する制御周期を設定することができ、これにより本来の通信性能を充分に生かすことができ、より精度の高い制御が行なえる制御システムを提供することを目的とする。
【０００７】
また、本発明は、それぞれが異なる制御タイミングを持つ複数の入出力機器を用いる場合に各入出力機器の制御タイミングをマスタＣＰＵ側で検知でき、これによりマスタ側データとスレーブ側データとを同期させた制御を行なうことが可能となる制御システムを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の制御システムは、マスタＣＰＵと、このマスタＣＰＵにそれぞれシリアル通信回線を介して接続されていて、それぞれに複数の入出力機器が接続されている複数のスレーブＣＰＵとからなる制御システムにおいて、前記複数のスレーブＣＰＵの数を示すスレーブ数、前記それぞれのスレーブＣＰＵごとに接続されている入出力機器の数を示す入出力機器数、および、前記入出力機器の動作速度等を示す入出力機器種別コードからなるシステム構成情報をあらかじめ記憶しているシステム構成情報記憶手段と、このシステム構成情報記憶手段に記憶されているシステム構成情報に基づき前記マスタＣＰＵと前記複数のスレーブＣＰＵとの間の通信周期を設定する通信周期設定手段と、前記システム構成情報記憶手段に記憶されているシステム構成情報内の入出力機器種別コードに基づき前記複数のスレーブＣＰＵの当該スレーブＣＰＵに接続されている入出力機器に対する制御周期を設定する制御周期設定手段とを具備している。
【０００９】
また、本発明の制御システムは、マスタＣＰＵと、このマスタＣＰＵにそれぞれシリアル通信回線を介して接続されていて、それぞれに複数の入出力機器が接続されている複数のスレーブＣＰＵとからなる制御システムにおいて、前記スレーブＣＰＵが複数の異なる制御タイミングで複数の入出力機器を制御し、各入出力機器からのデータを前記マスタＣＰＵへ送信する場合、当該送信データを制御タイミング時とそれ以外を区別できるデータ形式に変換する変換手段と、この変換手段により変換された送信データを設定された通信周期により前記マスタＣＰＵへ送信する送信手段とを具備している。
【発明の効果】
【００１０】
本発明によれば、最適な通信周期および入出力機器に対する制御周期を設定することができ、これにより本来の通信性能を充分に生かすことができ、より精度の高い制御が行なえる制御システムを提供できる。
【００１１】
また、本発明によれば、それぞれが異なる制御タイミングを持つ複数の入出力機器を用いる場合に各入出力機器の制御タイミングをマスタＣＰＵ側で検知でき、これによりマスタ側データとスレーブ側データとを同期させた制御を行なうことが可能となる制御システムを提供できる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を参照して説明する。  
図１は、本実施の形態に係る制御システムの構成を概略的に示すものである。この制御システムは、たとえば、有価証券等の紙葉類を搬送したり区分処理したりする紙葉類処理装置などに用いられるもので、大きく別けて、主制御部１１、および、この主制御部１１にシリアル通信ケーブル（シリアル通信回線）１２を介して接続されたユニット制御部１３により構成されている。
【００１３】
主制御部１１は、マスタＣＰＵ（通信マスタ側ＣＰＵ）２１と上位ＣＰＵ（コントロール用上位ＣＰＵ）２２とから構成されている。  
ユニット制御部１３は、複数のスレーブＣＰＵ（スレーブ側ＣＰＵ）２３，…から構成されていて、これら複数のスレーブＣＰＵ２３，…はシリアル通信ケーブル１２を介してマスタＣＰＵ２１に接続されており、シリアル通信の制御をマスタＣＰＵ２１とスレーブＣＰＵ２３で行なうようになっている。
【００１４】
複数のスレーブＣＰＵ２３，…には、それぞれ複数の入出力機器として、複数のセンサ（たとえば、光学的センサや磁気的センサ等）２４、および、複数のアクチュエータ（たとえば、モータやソレノイド等）２５が接続されている。  
当該制御システムに接続されている全ての各種センサ２４およびアクチュエータ２５に対して上位ＣＰＵ２２が統括的に指令を送る。この指令値にしたがい、各スレーブＣＰＵ２３，…は、各種センサ２４およびアクチュエータ２５の駆動などの細かな制御を行なう。
【００１５】
以下、本実施の形態に係る通信周期の設定について説明する。  
上位ＣＰＵ２２は、たとえば、図２（ａ）に示すように、スレーブＣＰＵ２３の数を示すスレーブ数３０１、スレーブＣＰＵ２３の名称を示すスレーブ番号３０２、スレーブＣＰＵ２３ごとのセンサ２４の数を示すセンサパケット数（入出力機器数）３０３、スレーブＣＰＵ２３ごとのセンサ２４の名称を示すセンサ番号３０４、センサ２４およびアクチュエータ２５の動作速度等を示すセンサ種別コード（入出力機器種別コード）３０５からなるシステム構成情報をデータテーブルとして保持している。
【００１６】
センサ種別コード３０５は、たとえば、図２（ｂ）に示すように、「０，１，２，３，…」の数値で表わされていて、たとえば「０」であると、センサ２４が光学的センサである場合、その受光素子であるフォトトランジスタは高速動作であることを示し、「３」であると、センサ２４が光学的センサである場合、その受光素子であるフォトトランジスタは低速動作であることを示している。
【００１７】
また、マスタＣＰＵ２１とスレーブＣＰＵ２３との間の通信データのフォーマットは、たとえば、図３に示すように、ヘッダ部４０４およびデータパケット部４０５から構成されている。ヘッダ部４０４は、スレーブ番号４０１、データ種別４０２、および、センサパケット数４０３から構成されている。
【００１８】
これら通信データおよびシステム構成情報より、マスタＣＰＵ２１は通信データ長を計算する。たとえば、図２では、システム構成情報のスレーブ数が「３」、スレーブ番号が「ＳＬ１」のスレーブＣＰＵ２３はセンサパケット数が「２」、スレーブ番号が「ＳＬ２」のスレーブＣＰＵ２３はセンサパケット数が「１」、スレーブ番号が「ＳＬ３」のスレーブＣＰＵ２３はセンサパケット数が「３」である。
【００１９】
このシステム構成情報により、通信データは、たとえば、図３のようになり、これからデータ長は、（スレーブ数３個×ヘッダ長＋全センサパケット数６個×パケット長）と計算できる。ここで、たとえば、ヘッダ長を２４ビット、パケット長を８ビットとすると、全データ長は１２０ビットと計算できる。このように計算した通信データ長とシリアル通信のボーレート１［Ｍｂｐｓ］より、通信周期は
１２０／１００００００＝１２０［μｓ］
と計算できる。  
このように、システム構成情報からマスタＣＰＵ２１とスレーブＣＰＵ２３との間の通信周期を自動的に設定するものである。
【００２０】
次に、スキャン周期（制御周期）の設定について説明する。  
各スレーブＣＰＵ２３に接続されている各センサ２４の制御周期（スキャン周期）は、それぞれセンサの種別によって異なっている。各スレーブＣＰＵ２３は、図４に示すように、システム構成情報のセンサ種別コードにしたがって、個別にスキャン周期の設定を行なう。
【００２１】
図４の例では、たとえば、センサＡのセンサ種別コードは「３（フォトトランジスタ低速」、センサＢのセンサ種別コードは「０（フォトトランジスタ高速）」である。この情報から、マスタＣＰＵ２１とスレーブＣＰＵ２３との間の通信周期をａとした場合、たとえば、センサＡのスキャン周期は通信周期ａの４倍のスキャン周期４ａ、センサＢのスキャン周期は通信周期ａと同様のスキャン周期ａと設定される。
【００２２】
このように、スレーブ数３０１、スレーブ番号３０２、センサパケット数３０３、センサ番号３０４、センサ種別コード３０５からなるシステム構成情報をあらかじめマスタＣＰＵ２１内にテーブルデータとして記憶しておき、このシステム構成情報に基づきマスタＣＰＵ２１とスレーブＣＰＵ２３との間の通信データ長を求め、この求めた通信データ長とあらかじめ定められた通信ボーレートによりマスタＣＰＵ２１とスレーブＣＰＵ２３との間の通信周期を求めるとともに、システム構成情報内のセンサ種別コード３０５に基づきスレーブＣＰＵ２３の各センサ２４に対するスキャン周期（制御周期）を設定するものである。
【００２３】
次に、センサデータの同期について説明する。  
たとえば、図４に示すように、スレーブＣＰＵ２３ａにセンサＡ（２４ａ）とセンサＢ（２４ｂ）が接続されているシステムを考える。前述した通信周期の設定手順にしたがい、通信周期をａ、センサＡ（２４ａ）のスキャン周期を４ａ、センサＢ（２４ｂ）のスキャン周期をａと設定したとする。センサＡ（２４ａ）のスキャン周期４ａは通信周期ａの４倍であるので、４回の通信のうち一度しかデータは更新されない。
【００２４】
そこで、スレーブＣＰＵ２３ａは、センサＡ（２４ａ）の値をスキャンして、そのスキャンデータをマスタＣＰＵ２１に１回送った後、データを同期させるためにスキャンデータの補数となるデータを３回送る。その後、再びセンサＡ（２４ａ）のスキャンタイミングとなるためスキャンデータを送信する。マスタＣＰＵ２１は、連続３回同じデータを受信した後、受信したデータをスキャンデータとして取込む。
【００２５】
具体例をあげて説明する。たとえば、図５に示すように、スレーブＣＰＵ２３ａにセンサＡ（２４ａ）が接続され、スレーブＣＰＵ２３ｂにセンサＢ（２４ｂ）が接続されているシステムを考える。通信周期およびスキャン周期は図４と同じとする。図５にスレーブＣＰＵ２３ａ側におけるセンサＡ（２４ａ）の送信データの一例を示すように、マスタＣＰＵ２１はデータ「１」を受信した後、同じデータ「０」を３回連続で受信し、再びデータ「１」を受信する。このデータ「１」を受信したタイミングがセンサ検知タイミング（スキャンタイミング）であることがわかり、マスタＣＰＵ２１側のデータとスレーブＣＰＵ２３側のデータとの同期をとることができる。
【００２６】
このように、スレーブＣＰＵ２３が複数の異なるスキャンタイミング（制御タイミング）で複数のセンサ２４をスキャン（制御）し、各センサ２４からのスキャンデータをマスタＣＰＵ２１へ送信する場合、当該送信データをスキャンタイミング時とそれ以外を区別できるデータ形式に変換して送信するものである。
【００２７】
以上説明したように、上記実施の形態によれば、オペレータに負担なく最適な通信周期およびセンサのスキャン周期を設定することができる。これにより、本来の通信性能を充に発揮でき、より精度の高い制御が行なえる。
【００２８】
また、複数のスキャンタイミングを持つセンサを扱う場合に、各センサのスキャンタイミングをマスタＣＰＵ側で検知できる。これにより、全てのセンサデータを同期させた制御を行なうことが可能となる。
【００２９】
なお、前記実施の形態では、入出力機器が主にセンサの場合について説明したが、各種アクチュエータの場合にも同様に適用できることは説明するまでもないことである。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施の形態に係る制御システムの構成を概略的に示すブロック図。
【図２】システム構成情報のフォーマットを示す図。
【図３】マスタＣＰＵとスレーブＣＰＵとの間の通信データのフォーマットを示す図。
【図４】センサのスキャン周期設定を説明するための図。
【図５】スキャンデータ同期を説明するための図。
【符号の説明】
【００３１】
１１…主制御部、１２…シリアル通信ケーブル、１３…ユニット制御部、２１…マスタＣＰＵ（通信マスタ側ＣＰＵ）、２２…上位ＣＰＵ（コントロール用上位ＣＰＵ）、２３…スレーブＣＰＵ（スレーブ側ＣＰＵ）、２４…センサ（入出力機器）、２５…アクチュエータ（入出力機器）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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