(57)【要約】【課題】中耐圧ＭＯＳトランジスタ等をデュアルゲート化する。【解決手段】シリコン基板１上に、Ｐウエル２、Ｎウエル３を互いに隣接して形成する。ここで、Ｐウエル２，Ｎウエル３はそれぞれＰウエルマスク、Ｎウエルマスクを用いて、次に、ゲート絶縁膜４上の全面に、ＬＰＣＶＤ法によりポリシリコン層５を堆積する。そして、Ｐウエルマスクを用いて、第１のフォトレジスト層６を形成し、これをイオン注入マスクとして、ヒ素等のＮ型不純物をポリシリコン層５内にイオン注入し、これをＮ型化する。次に、第１のフォトレジスト層６を除去し、Ｎウエルマスクを用いて、Ｎウエル３上に開口部を有する第２のフォトレジスト層７を形成し、この第１のフォトレジスト層６をイオン注入マスクとしてボロン等のＰ型不純物をポリシリコン層５内にイオン注入し、これをＰ型化する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板の表面に第１導電型のウエルを形成する工程と、
前記半導体基板の表面にゲート絶縁膜を介して半導体層を形成する工程と、
前記ウエルの形成に用いたマスクを用いて前記半導体層上に、フォトレジスト層を形成する工程と、
前記フォトレジスト層をイオン注入用マスクとして用いて前記ウエル上の半導体層に第２導電型不純物を選択的にイオン注入する工程と、
前記半導体層を選択的にエッチングしてゲート電極を形成する工程と、
前記ゲート電極に隣接して前記ウエルの表面に第２導電型の低濃度拡散層を形成する工程と、
前記ゲート電極から離れて前記ウエルの表面に第２導電型の高濃度拡散層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板の表面に第１導電型の第１ウエルを形成する工程と、
前記第１ウエルに隣接して、前記半導体基板の表面に第２導電型の第２ウエルを形成する工程と、
前記半導体基板の表面にゲート絶縁膜を介して半導体層を形成する工程と、
前記第１ウエルの形成に用いたマスクを用いて前記半導体層上に、第１フォトレジスト層を形成する工程と、
前記第１フォトレジスト層をイオン注入用マスクとして用いて前記第１ウエル上の半導体層に第２導電型不純物を選択的にイオン注入する工程と、
前記第２ウエルの形成に用いたマスクを用いて前記半導体層上に、第２フォトレジスト層を形成する工程と、
前記第２フォトレジスト層をイオン注入用マスクとして用いて前記第２ウエル上の半導体層に第１導電型不純物を選択的にイオン注入する工程と、
前記半導体層を選択的にエッチングして、第１ウエル上の前記ゲート絶縁膜上にゲ第１ゲート電極を形成し、同時に、第２ウエル上の前記ゲート絶縁膜上に第２ゲート電極を形成する工程と、
前記第１ゲート電極に隣接して前記第１ウエルの表面に第２導電型の低濃度拡散層を形成する工程と、
前記第２ゲート電極に隣接して前記第２ウエルの表面に第１導電型の低濃度拡散層を形成する工程と、
前記第１ゲート電極から離れて前記第１ウエルの表面に第２導電型の高濃度拡散層を形成する工程と、
前記第２ゲート電極から離れて前記第２ウエルの表面に第１導電型の高濃度拡散層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、ゲート電極からオフセットされた位置に高濃度拡散層を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、中耐圧や高耐圧のＭＯＳトランジスタ（以下中耐圧ＭＯＳトランジスタ等という）は、１０Ｖ以上の高いドレイン耐圧を得るために、高濃度拡散層をゲート電極からオフセットさせている。
【０００３】
近年、このような中耐圧ＭＯＳトランジスタ等を微細化ＭＯＳトランジスタと同一チップ上に集積化させるプロセス開発が試みられている。微細化ＭＯＳトランジスタについてはデュアルゲート（Dual Gate）が用いられるのが一般的である。そこで、中耐圧ＭＯＳトランジスタ等についてもデュアルゲートプロセスを適用する必要があった。
なお、デュアルゲートプロセスについては、以下の特許文献１に記載されている。
【特許文献１】特開２０００−２４３８５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来のデュアルゲートプロセスの場合、ポリシリコンから成るゲート電極へのイオン注入はソース・ドレイン形成用のイオン注入と同時に行われていた。
【０００５】
しかしながら、図３に示すように、中耐圧ＭＯＳトランジスタの高濃度拡散層５０は、ゲート電極５１からオフセットさせるために、ゲート電極５１をフォトレジスト層５２で被った状態でイオン注入しなければならない。このため、この高濃度拡散層５０形成用のイオン注入では、ゲート電極５１に不純物注入を行うことができず、中耐圧ＭＯＳトランジスタのデュアルゲート化ができなかった。
【課題を解決するための手段】
【０００６】
そこで、本発明は、ゲート電極材である半導体層を形成した後に、この半導体層にウエルの形成に用いたマスクを用いて不純物をイオン注入し、その後半導体層を選択的にエッチングしてゲート電極を形成するようにした。
【発明の効果】
【０００７】
本発明によれば、中耐圧ＭＯＳトランジスタ等のデュアルゲート化が可能になり、デュアルゲート構造を有する微細化ＭＯＳトランジスタと同一チップ上に集積化することが可能になる。
【実施例】
【０００８】
次に、本発明の実施例に係る半導体装置の製造方法ついて図面を参照しながら説明する。図１〜図２において、左側にＮチャネル型中耐圧ＭＯＳトランジスタ形成領域の断面図を示し、右側にＰチャネル型中耐圧ＭＯＳトランジスタ形成領域の断面図を示す。
【０００９】
図１（ａ）に示すように、シリコン基板１上に、Ｐウエル２、Ｎウエル３を互いに隣接して形成する。ここで、Ｐウエル２，Ｎウエル３はそれぞれＰウエルマスク、Ｎウエルマスクを用いて、シリコン基板１の表面にイオン注入を行い、その後熱拡散を行うことで形成する。そして、Ｐウエル２、Ｎウエル３の表面を熱酸化してゲート絶縁膜４を形成する。なお、Ｐウエル２、Ｎウエル３の表面には素子分離用のフィールド酸化膜が形成されるが図面では省略している。
【００１０】
次に、  図１（ｂ）に示すように、ゲート絶縁膜４上の全面に、ＬＰＣＶＤ法によりポリシリコン層５を堆積する。そして、全面にフォトジスト層を塗布形成し、前記Ｐウエルマスクをもう一度用いて、このフォトレジスト層の露光及現像を行い、Ｐウエル２上に開口部を有する第１のフォトレジスト層６を形成する。そして、この第１のフォトレジスト層６をイオン注入マスクとして用い、ヒ素等のＮ型不純物をポリシリコン層５内にイオン注入し、これをＮ型化する。
【００１１】
次に、第１のフォトレジスト層６を除去し、図１（ｃ）に示すように、再び全面にフォトレジスト層を塗布形成し、前記Ｎウエルマスクをもう一度用いて、このフォトレジスト層の露光及現像を行い、Ｎウエル３上に開口部を有する第２のフォトレジスト層７を形成する。そして、この第２のフォトレジスト層７をイオン注入マスクとしてボロン等のＰ型不純物をポリシリコン層５内にイオン注入し、これをＰ型化する。これにより、Ｐウエル２上のポリシリコン層５にはＮ型不純物が注入され、Ｎウエル３上にポリシリコン層５にはＰ型不純物が注入される。
【００１２】
次に、図２（ａ）に示すように、Ｎ型不純物とＰ型不純物がイオン注入されたポリシリコン層５を選択的にエッチングして、Ｎ型中耐圧ＭＯＳトランジスタの第１のゲート電極８と、Ｐ型中耐圧ＭＯＳトランジスタの第２のゲート電極９を形成する。第１のゲート電極８は前記イオン注入工程でＮ型化されており、第２のゲート電極９は前記イオン注入工程でＰ型化され、デュアルゲート構造を成している。
【００１３】
その後、図２（ｂ）に示すように、第１のゲート電極８に隣接してＮ−型ソース層１０ａ及びＮ−型ドレイン層１０ｂを形成する。この工程は、Ｎウエル３上を不図示のフォトレジスト層で被い、第１のゲート電極８をマスクとしてヒ素等のＮ型不純物をＰウエル２内にイオン注入し、その後フォトレジスト層を除去し、熱処理を行うことで行われる。
【００１４】
また、第２のゲート電極９に隣接してＰ−型ソース層１１ａ及びＰ−型ドレイン層１１ｂを形成する。本工程も同様であり、Ｐウエル２上を不図示のフォトレジスト層で被い、第２のゲート電極９をマスクとしてボロン等のＰ型不純物をＮウエル３内にイオン注入し、その後フォトレジスト層を除去し、熱処理を行うことで行われる。Ｎ−型ソース層１０ａ及びＮ−型ドレイン層１０ｂの形成、Ｐ−型ソース層１１ａ及びＰ−型ドレイン層１１ｂの形成の順番は逆でも構わない。
【００１５】
次に、図２（ｃ）に示すように、第１のゲート電極８から離れた位置にＮ＋型ソース層１２ａ及びＮ＋型ドレイン層１２ｂを形成する。この工程は、Ｎ＋型ソース層１２ａ及びＮ＋型ドレイン層１２ｂの形成領域に開口部を有する不図示のフォトレジスト層を形成し、この開口部を通してリンや砒素等のＮ型不純物をイオン注入することで行われる。
【００１６】
また、第２のゲート電極９から離れた位置にＰ＋型ソース層１３ａ及びＰ＋型ドレイン層１３ｂを形成する。本工程も同様であり、Ｐ＋型ソース層１３ａ及びＰ＋型ドレイン層１３ｂの形成領域に開口部を有する不図示のフォトレジスト層を形成し、この開口部を通してボロンやＢＦ２等のＰ型不純物をイオン注入することで行われる。
【００１７】
これにより、デュアルゲートのＮチャネル型中耐圧ＭＯＳトランジスタ及びＰチャネル型中耐圧ＭＯＳトランジスタが完成する。なお、上記実施形態では、Ｎチャネル型中耐圧ＭＯＳトランジスタ及びＰチャネル型中耐圧ＭＯＳトランジスタの形成方法について説明したが、同様の構造を有した、Ｎチャネル型高耐圧ＭＯＳトランジスタ及びＰチャネル型高耐圧ＭＯＳトランジスタの形成方法についても同様である。
【００１８】
また、これらの中耐圧ＭＯＳトランジスタ等と共に、デュアルゲート構造を有した低耐圧の微細化ＭＯＳトランジスタを同一半導体基板上に形成することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施例による半導体装置の製造方法を説明する断面図である。
【図２】本発明の実施例による半導体装置の製造方法を説明する断面図である。
【図３】従来例の半導体装置の製造方法を説明する断面図である。
【図１】
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【図２】
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【図３】
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