(57)【要約】【課題】工程増を抑制しつつ、サリサイドプロセスを伴うキャパシタ電極のショートを抑制する。【解決手段】容量絶縁膜を介して下部電極１上に上部電極２を設け、下部電極２から端部が全周に渡って食み出すように上部電極２を配置し、接続部４を介して下部電極端子３に下部電極２を接続する。【選択図】      図１
2005012079.tif 000002
【特許請求の範囲】
【請求項１】
下部電極と、
前記下部電極から端部が全周に渡って食み出すように前記下部電極上に配置された上部電極と、
前記下部電極と前記上部電極との間に設けられた容量絶縁膜とを備えることを特徴とするキャパシタ。
【請求項２】
下部電極と、
前記下部電極上に配置された円形状の上部電極と、
前記下部電極と前記上部電極との間に設けられた容量絶縁膜とを備えることを特徴とするキャパシタ。
【請求項３】
半導体基板上に形成された素子分離膜と、
前記素子分離膜で分離された半導体基板の第１領域に形成された第１不純物導入層と、
前記第１不純物導入層から端部が全周に渡って食み出すように前記第１不純物導入層上に配置された上部電極と、
前記前記第１不純物導入層と前記上部電極との間に設けられた容量絶縁膜と、
前記素子分離膜で分離された半導体基板の第２領域に形成された第２不純物導入層と、
前記素子分離膜下に形成され、前記第１不純物導入層と前記第２不純物導入層とを接続する第３不純物導入層とを備えることを特徴とする半導体装置。
【請求項４】
半導体基板に形成された不純物導入層と、
前記不純物導入層の一部が露出するようにして、前記不純物導入層上に配置された円形状の上部電極と、
前記不純物導入層と前記上部電極との間に設けられた容量絶縁膜とを備えることを特徴とする半導体装置。
【請求項５】
半導体基板に第１不純物導入層を選択的に形成する工程と、
前記第１不純物導入層上に素子分離膜を形成する工程と、
前記素子分離膜で分離された半導体基板の第１領域に第２不純物導入層を形成する工程と、
前記第２不純物導入層上に容量絶縁膜を形成する工程と、
前記第２不純物導入層から端部が全周に渡って食み出すように前記容量絶縁膜上に上部電極を形成する工程と、
前記第１不純物導入層を介して前記第２不純物導入層に接続された第３不純物導入層を前記半導体基板の第２領域に形成する工程とを備えることを特徴とするキャパシタの製造方法。
【請求項６】
半導体基板に不純物導入層を形成する工程と、
前記不純物導入層上に容量絶縁膜を形成する工程と、
前記不純物導入層の一部が露出するようにして、前記容量絶縁膜上に円形状の上部電極を形成する工程とを備えることを特徴とするキャパシタの製造方法。
【請求項７】
シリコン系基板に第１不純物導入層を選択的に形成する工程と、
前記第１不純物導入層上に素子分離膜を形成する工程と、
前記素子分離膜で分離されたシリコン系基板の第１領域に第２不純物導入層を形成する工程と、
前記第２不純物導入層が形成されたシリコン系基板上に絶縁膜を介して多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜をパターニングすることにより、前記第２不純物導入層から端部が全周に渡って食み出すように配置された上部電極を形成するとともに、前記素子分離膜で分離されたシリコン系基板の第２領域にゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記シリコン系基板内にイオン注入を行うことにより、前記ゲート電極の両側にＬＤＤ層を形成する工程と、
前記ゲート電極および前記上部電極の側壁にサイドウォールをそれぞれ形成する工程と、
前記ゲート電極、前記サイドウォールおよび前記素子分離膜をマスクとして、前記シリコン系基板内にイオン注入を行うことにより、前記ゲート電極のサイドウォールの両側にソース／ドレイン層を形成するとともに、前記第１不純物導入層を介して前記第２不純物導入層に接続された第３不純物導入層を前記シリコン系基板の第３領域に形成する工程と、
前記ソース／ドレイン層が形成されたシリコン系基板上にシリサイド形成用金属層を形成する工程と、
前記シリサイド形成用金属層が形成されたシリコン系基板の熱処理を行うことにより、前記ゲート電極、前記上部電極、前記ソース／ドレイン層および前記第３不純物導入層上にシリサイド層を形成する工程と、
前記シリサイド形成用金属層の未反応部分を除去する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
シリコン系基板に素子分離膜を形成する工程と、
前記素子分離膜で分離されたシリコン系基板の第１領域に不純物導入層を形成する工程と、
前記不純物導入層が形成されたシリコン系基板上に絶縁膜を介して多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜をパターニングすることにより、前記不純物導入層の一部が露出するようにして、前記不純物導入層上に配置された円形状の上部電極を形成するとともに、前記素子分離膜で分離されたシリコン系基板の第２領域にゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記シリコン系基板内にイオン注入を行うことにより、前記ゲート電極の両側にＬＤＤ層を形成する工程と、
前記ゲート電極および前記上部電極の側壁にサイドウォールをそれぞれ形成する工程と、
前記ゲート電極、前記サイドウォールおよび前記素子分離膜をマスクとして、前記シリコン系基板内にイオン注入を行うことにより、前記ゲート電極のサイドウォールの両側にソース／ドレイン層を形成する工程と、
前記ソース／ドレイン層が形成されたシリコン系基板上にシリサイド形成用金属層を形成する工程と、
前記シリサイド形成用金属層が形成されたシリコン系基板の熱処理を行うことにより、前記ゲート電極、前記上部電極、前記ソース／ドレイン層および前記不純物導入層上にシリサイド層を形成する工程と、
前記シリサイド形成用金属層の未反応部分を除去する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はキャパシタ、半導体装置、キャパシタの製造方法および半導体装置の製造方法に関し、特に、サリサイドプロセスを伴うキャパシタ構造に適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体装置では、例えば、特許文献１に開示されているように、電極材料がキャパシタの上下電極に付着して、上下電極のショートを防止するために、キャパシタの側壁に絶縁膜を形成する方法が行われている。
【０００３】
【特許文献１】
特開２００１−２８４５４４号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、キャパシタ側壁に絶縁膜を形成する方法では、サリサイドプロセス工程において、シリサイド形成用金属がキャパシタ側壁の絶縁膜を伝って上下電極のショートを引き起こす。このため、上下電極のショートを防止するには、キャパシタ側壁のシリサイド形成用金属のエッチング工程を追加する必要があり、工程増を招くという問題があった。
【０００５】
そこで、本発明の目的は、工程増を抑制しつつ、サリサイドプロセスを伴うキャパシタ電極のショートを抑制することが可能なキャパシタ、半導体装置、キャパシタの製造方法および半導体装置の製造方法を提供することである。
【０００６】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係るキャパシタによれば、下部電極と、前記下部電極から端部が全周に渡って食み出すように前記下部電極上に配置された上部電極と、前記下部電極と前記上部電極との間に設けられた容量絶縁膜とを備えることを特徴とする。
【０００７】
これにより、下部電極を上部電極で覆うことが可能となり、上部電極上にシリサイド形成用金属が成膜された場合においても、シリサイド形成用金属が下部電極に接触することを防止することが可能となる。このため、シリサイド形成用金属残りが発生した場合においても、上下電極のショートを防止することが可能となり、キャパシタ側壁のシリサイド形成用金属を除去するためのエッチング工程の追加を不要として、工程数を削減することが可能となるとともに、上下電極間のリーク電流を低減することが可能となる。
【０００８】
また、本発明の一態様に係るキャパシタによれば、下部電極と、前記下部電極上に配置された円形状の上部電極と、前記下部電極と前記上部電極との間に設けられた容量絶縁膜とを備えることを特徴とする。
これにより、上部電極の外周形状を均一化することが可能となり、上部電極上にシリサイド形成用金属が成膜された場合においても、シリサイド形成用金属を安定して除去することを可能として、シリサイド形成用金属残りがキャパシタ側壁に発生することを抑制することが可能となる。このため、上下電極のショートを防止することが可能となり、キャパシタ側壁のシリサイド形成用金属を除去するためのエッチング工程の追加を不要として、工程数を削減することが可能となるとともに、上下電極間のリーク電流を低減することが可能となる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、半導体基板上に形成された素子分離膜と、前記素子分離膜で分離された半導体基板の第１領域に形成された第１不純物導入層と、前記第１不純物導入層から端部が全周に渡って食み出すように前記第１不純物導入層上に配置された上部電極と、前記前記第１不純物導入層と前記上部電極との間に設けられた容量絶縁膜と、前記素子分離膜で分離された半導体基板の第２領域に形成された第２不純物導入層と、前記素子分離膜下に形成され、前記第１不純物導入層と前記第２不純物導入層とを接続する第３不純物導入層とを備えることを特徴とする。
【００１０】
これにより、第１不純物導入層を上部電極で覆うことが可能となるとともに、第１不純物導入層が上部電極で覆われた場合においても、第３不純物導入層を介して第１不純物導入層に引き出し線を接続することが可能となる。
このため、第１不純物導入層と上部電極とを用いてキャパシタを構成することを可能としつつ、シリサイド形成用金属が第１不純物導入層に接触することを防止することが可能となり、シリサイド形成用金属残りが発生した場合においても、第１不純物導入層と上部電極とのショートを防止することが可能となる。この結果、キャパシタ側壁のシリサイド形成用金属を除去するためのエッチング工程の追加を不要として、工程数を削減することが可能となるとともに、キャパシタの上下電極間のリーク電流を低減することが可能となる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、半導体基板に形成された不純物導入層と、前記不純物導入層の一部が露出するようにして、前記不純物導入層上に配置された円形状の上部電極と、前記不純物導入層と前記上部電極との間に設けられた容量絶縁膜とを備えることを特徴とする。
これにより、上部電極の外周形状を均一化することが可能となり、第１不純物導入層と上部電極とを用いてキャパシタを構成することを可能としつつ、シリサイド形成用金属残りがキャパシタ側壁に発生することを抑制することが可能となるとともに、不純物導入層と直接コンタクトを取ることが可能となる。このため、キャパシタの上下電極のショートを防止することが可能となり、キャパシタ側壁のシリサイド形成用金属を除去するためのエッチング工程の追加を不要として、工程数を削減することが可能となるとともに、下部電極の高抵抗化を防止することが可能となる。
【００１２】
また、本発明の一態様に係るキャパシタの製造方法によれば、半導体基板に第１不純物導入層を選択的に形成する工程と、前記第１不純物導入層上に素子分離膜を形成する工程と、前記素子分離膜で分離された半導体基板の第１領域に第２不純物導入層を形成する工程と、前記第２不純物導入層上に容量絶縁膜を形成する工程と、前記第２不純物導入層から端部が全周に渡って食み出すように前記容量絶縁膜上に上部電極を形成する工程と、前記第１不純物導入層を介して前記第２不純物導入層に接続された第３不純物導入層を前記半導体基板の第２領域に形成する工程とを備えることを特徴とする。
【００１３】
これにより、第１不純物導入層と上部電極とを用いてキャパシタを構成することを可能としつつ、シリサイド形成用金属が第１不純物導入層に接触することを防止することが可能となり、シリサイド形成用金属残りが発生した場合においても、第１不純物導入層と上部電極とのショートを防止することが可能となる。
また、本発明の一態様に係るキャパシタの製造方法によれば、半導体基板に不純物導入層を形成する工程と、前記不純物導入層上に容量絶縁膜を形成する工程と、前記不純物導入層の一部が露出するようにして、前記容量絶縁膜上に円形状の上部電極を形成する工程とを備えることを特徴とする。
【００１４】
これにより、上部電極の外周形状を均一化することが可能となり、第１不純物導入層と上部電極とを用いてキャパシタを構成することを可能としつつ、シリサイド形成用金属残りがキャパシタ側壁に発生することを抑制して、キャパシタの上下電極のショートを防止することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、シリコン系基板に第１不純物導入層を選択的に形成する工程と、前記第１不純物導入層上に素子分離膜を形成する工程と、前記素子分離膜で分離されたシリコン系基板の第１領域に第２不純物導入層を形成する工程と、前記第２不純物導入層が形成されたシリコン系基板上に絶縁膜を介して多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜をパターニングすることにより、前記第２不純物導入層から端部が全周に渡って食み出すように配置された上部電極を形成するとともに、前記素子分離膜で分離されたシリコン系基板の第２領域にゲート電極を形成する工程と、前記ゲート電極をマスクとして、前記シリコン系基板内にイオン注入を行うことにより、前記ゲート電極の両側にＬＤＤ層を形成する工程と、前記ゲート電極および前記上部電極の側壁にサイドウォールをそれぞれ形成する工程と、前記ゲート電極、前記サイドウォールおよび前記素子分離膜をマスクとして、前記シリコン系基板内にイオン注入を行うことにより、前記ゲート電極のサイドウォールの両側にソース／ドレイン層を形成するとともに、前記第１不純物導入層を介して前記第２不純物導入層に接続された第３不純物導入層を前記シリコン系基板の第３領域に形成する工程と、前記ソース／ドレイン層が形成されたシリコン系基板上にシリサイド形成用金属層を形成する工程と、前記シリサイド形成用金属層が形成されたシリコン系基板の熱処理を行うことにより、前記ゲート電極、前記上部電極、前記ソース／ドレイン層および前記第３不純物導入層上にシリサイド層を形成する工程と、前記シリサイド形成用金属層の未反応部分を除去する工程とを備えることを特徴とする。
【００１５】
これにより、ゲート電極の形成工程を流用することで、第１不純物導入層を上部電極で覆うことが可能となるとともに、ソース／ドレイン層の形成工程を流用することで、第１不純物導入層の引き出しを行うための第３不純物導入層を形成することが可能となる。
このため、工程増を伴うことなく、第１不純物導入層と上部電極とを用いてキャパシタを構成することが可能となるとともに、シリサイド形成用金属が第１不純物導入層に接触することを防止することが可能となり、シリサイド形成用金属残りが発生した場合においても、第１不純物導入層と上部電極とのショートを防止することが可能となる。この結果、キャパシタ側壁のシリサイド形成用金属を除去するためのエッチング工程の追加を不要として、工程数を削減することが可能となるとともに、キャパシタの上下電極間のリーク電流を低減することが可能となる。
【００１６】
また、本発明の一態様に係る半導体装置の製造方法によれば、シリコン系基板に素子分離膜を形成する工程と、前記素子分離膜で分離されたシリコン系基板の第１領域に不純物導入層を形成する工程と、前記不純物導入層が形成されたシリコン系基板上に絶縁膜を介して多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜をパターニングすることにより、前記不純物導入層の一部が露出するようにして、前記不純物導入層上に配置された円形状の上部電極を形成するとともに、前記素子分離膜で分離されたシリコン系基板の第２領域にゲート電極を形成する工程と、前記ゲート電極をマスクとして、前記シリコン系基板内にイオン注入を行うことにより、前記ゲート電極の両側にＬＤＤ層を形成する工程と、前記ゲート電極および前記上部電極の側壁にサイドウォールをそれぞれ形成する工程と、前記ゲート電極、前記サイドウォールおよび前記素子分離膜をマスクとして、前記シリコン系基板内にイオン注入を行うことにより、前記ゲート電極のサイドウォールの両側にソース／ドレイン層を形成する工程と、前記ソース／ドレイン層が形成されたシリコン系基板上にシリサイド形成用金属層を形成する工程と、前記シリサイド形成用金属層が形成されたシリコン系基板の熱処理を行うことにより、前記ゲート電極、前記上部電極、前記ソース／ドレイン層および前記不純物導入層上にシリサイド層を形成する工程と、前記シリサイド形成用金属層の未反応部分を除去する工程とを備えることを特徴とする。
【００１７】
これにより、上部電極の外周形状を均一化することが可能となるとともに、ゲート電極の形成工程を流用することで、上部電極を形成することが可能となる。このため、工程増を伴うことなく、第１不純物導入層と上部電極とを用いてキャパシタを構成することが可能となるとともに、シリサイド形成用金属残りがキャパシタ側壁に発生することを抑制することができる。この結果、キャパシタの上下電極のショートを防止することが可能となり、キャパシタ側壁のシリサイド形成用金属を除去するためのエッチング工程の追加を不要として、工程数を削減することが可能となるとともに、キャパシタの上下電極間のリーク電流を低減することが可能となる。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の構成を示す平面図である。
図１において、下部電極１上には上部電極２が設けられ、下部電極１と上部電極２との間に容量絶縁膜を設けることにより、キャパシタを構成することができる。ここで、上部電極２は、下部電極１から端部が全周に渡って食み出すように配置されている。そして、下部電極１は、接続部４を介して下部電極端子３に接続されている。なお、下部電極１、上部電極２、下部電極端子３および接続部４は、例えば、半導体基板上に設けることができる。そして、下部電極１、下部電極端子３および接続部４は、半導体基板に形成された不純物導入層で構成し、上部電極２は、半導体基板上に形成された多結晶シリコン層で構成することができる。
【００１９】
これにより、下部電極１を上部電極２で覆うことが可能となり、上部電極２上にシリサイド形成用金属が成膜された場合においても、シリサイド形成用金属が下部電極１に接触することを防止することが可能となる。このため、シリサイド形成用金属残りが発生した場合においても、下部電極１と上部電極２とのショートを防止することが可能となり、キャパシタ側壁のシリサイド形成用金属を除去するためのエッチング工程の追加を不要として、工程数を削減することが可能となるとともに、下部電極１と上部電極２との間のリーク電流を低減することが可能となる。
【００２０】
図２および図３は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
図２（ａ）において、ＣＶＤなどの方法により、シリコン系基板１１に酸化防止膜１２を形成する。なお、酸化防止膜１２としては、例えば、シリコン窒化膜を用いることができる。そして、フォトリソグラフィー技術およびドライエッチング技術を用いて酸化防止膜１２をパターニングすることにより、素子分離領域に対応した開口部を酸化防止膜１２に形成する。そして、開口部が形成された酸化防止膜１２をマスクとして不純物のイオン注入を行うことにより、チャネルストッパ１３ａおよび接続用不純物導入層１３ｂをシリコン系基板１１に形成する。
【００２１】
そして、開口部が形成された酸化防止膜１２をマスクとして、シリコン系基板１１の熱酸化を行うことにより、シリコン系基板１１に素子分離絶縁膜１４を形成し、素子分離絶縁膜１４で分離されたトランジスタ形成領域Ｒ１、キャパシタ形成領域Ｒ２および下部電極端子形成領域Ｒ３をシリコン系基板１１に形成する。
【００２２】
なお、シリコン系基板１１に素子分離絶縁膜１４を形成した後、開口部が形成された酸化防止膜１２をマスクとして、高エネルギーイオン注入を行うことにより、チャネルストッパ１３ａおよび接続用不純物導入層１３ｂをシリコン系基板１１に形成するようにしてもよい。
次に、図２（ｂ）に示すように、不純物のイオン注入をシリコン系基板１１のキャパシタ形成領域Ｒ２に選択的に行うことにより、キャパシタの下部電極１５を形成する。
【００２３】
次に、図２（ｃ）に示すように、シリコン系基板１１の熱酸化を行うことにより、シリコン系基板１１上のトランジスタ形成領域Ｒ１にゲート絶縁膜１６ａを形成するとともに、シリコン系基板１１上のキャパシタ形成領域Ｒ２に容量絶縁膜１６ｂを形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜１６ａおよび容量絶縁膜１６ｂが形成されたシリコン系基板１１上に多結晶シリコン層を形成し、フォトリソグラフィー技術およびドライエッチング技術を用いて、多結晶シリコン層のパターニングを行うことにより、ゲート絶縁膜１６ａ上にゲート電極１７ａを形成するとともに、容量絶縁膜１６ｂ上に上部電極１７ｂを形成する。そして、ゲート電極１７ａをマスクとして、不純物のイオン注入をシリコン系基板１１内に行うことにより、低濃度不純物導入層からなるＬＤＤ層１９をゲート電極１７ａの両側に形成する。
【００２４】
ここで、多結晶シリコン層のパターニング時にゲート電極１７ａおよび上部電極１７ｂを一括形成することにより、上部電極１７ｂを形成するための工程を別途追加する必要がなくなり、工程数を削減することが可能となる。
次に、図２（ｄ）に示すように、ＣＶＤなどの方法により、ＬＤＤ層１９が形成されたシリコン系基板１１上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを行うことにより、ゲート電極１７ａおよび上部電極１７ｂの側壁にサイドウォール１８ａ、１８ｂをそれぞれ形成する。そして、ゲート電極１７ａ、上部電極１７ｂ、サイドウォール１８ａ、１８ｂおよび素子分離絶縁膜１４をマスクとして、不純物のイオン注入をシリコン系基板１１内に行うことにより、高濃度不純物導入層からなるソース／ドレイン層２０ａをトランジスタ形成領域Ｒ１のサイドウォール１８ａの両側に形成するとともに、高濃度不純物導入層からなる下部電極端子２０ｂを下部電極端子形成領域Ｒ３に形成する。
【００２５】
ここで、ソース／ドレイン層２０ａを形成するためのイオン注入時に下部電極端子２０ｂを一括形成することにより、下部電極端子２０ｂを形成するための工程を別途追加する必要がなくなり、工程数を削減することが可能となる。
次に、図３（ａ）に示すように、スパッタリングなどの方法により、ソース／ドレイン層２０ａおよび下部電極端子２０ｂが形成されたシリコン系基板１１上にシリサイド形成用金属層２１を形成する。ここで、シリサイド形成用金属層２１はシリサイド化が可能な金属から構成することができ、シリサイド形成用金属として、例えば、Ｔｉ膜、Ｃｏ膜、Ｗ膜、Ｍｏ膜、Ｎｉ膜またはＰｔ膜などを用いることができる。
【００２６】
次に、図３（ｂ）に示すように、シリサイド形成用金属層２１が形成されたシリコン系基板１１の熱処理を行い、シリサイド形成用金属層２１のサリサイド反応を起こさせることにより、ソース／ドレイン層２０ａ、下部電極端子２０ｂ、ゲート電極１７ａおよび上部電極１７ｂ上にシリサイド層２２ａ、２２ｂ、２３ａ、２３ｂをそれぞれ形成する。
【００２７】
次に、図３（ｃ）に示すように、シリサイド層２２ａ、２２ｂ、２３ａ、２３ｂが形成されたシリコン系基板１１のウェットエッチングを行うことにより、未反応のシリサイド形成用金属層２１を除去する。
これにより、ゲート電極１７ａの形成工程を流用することで、不純物導入層１５を上部電極１７ｂで覆うことが可能となるとともに、ソース／ドレイン層２０ａの形成工程を流用することで、不純物導入層１５の引き出しを行うための不純物導入層２０ｂを形成することが可能となる。
【００２８】
このため、工程増を伴うことなく、不純物導入層１５と上部電極１７ｂとを用いてキャパシタを構成することが可能となるとともに、シリサイド形成用金属層５１が不純物導入層１５に接触することを防止することが可能となり、未反応のシリサイド形成用金属層２１を除去する際に、シリサイド形成用金属がサイドウォール１８ｂに残った場合においても、不純物導入層１５と上部電極１７ｂとのショートを防止することが可能となる。この結果、キャパシタ側壁のシリサイド形成用金属を除去するためのエッチング工程の追加を不要として、工程数を削減することが可能となるとともに、不純物導入層１５と上部電極１７ｂとの間のリーク電流を低減することが可能となる。
【００２９】
図４は、本発明の第３実施形態に係る半導体装置の構成を示す平面図である。
図４において、下部電極３１上には上部電極３２が設けられ、下部電極３１と上部電極３２との間に容量絶縁膜を設けることにより、キャパシタを構成することができる。ここで、上部電極３２は円形状に形成され、下部電極３１の一部が露出するように、下部電極３１上に配置されている。なお、下部電極３１および上部電極３２は、例えば、半導体基板上に設けることができる。そして、下部電極３１は、半導体基板に形成された不純物導入層で構成し、上部電極３２は、半導体基板上に形成された多結晶シリコン層で構成することができる。
【００３０】
これにより、上部電極３２の外周の曲率を均一化することが可能となり、シリサイド形成用金属の分布が上部電極３２上で不均一化することを防止することができる。このため、上部電極３２上にシリサイド形成用金属が成膜された場合においても、シリサイド形成用金属を上部電極３２から安定して除去することを可能として、シリサイド形成用金属残りがキャパシタ側壁に発生することを抑制することができる。この結果、下部電極３１と上部電極３２とのショートを防止することが可能となり、キャパシタ側壁のシリサイド形成用金属を除去するためのエッチング工程の追加を不要として、工程数を削減することが可能となるとともに、下部電極３１と上部電極３２との間のリーク電流を低減することが可能となる。
【００３１】
図５および図６は、本発明の第４実施形態に係る半導体装置の製造方法を示す断面図である。
図５（ａ）において、ＣＶＤなどの方法により、シリコン系基板４１に酸化防止膜４２を形成する。なお、酸化防止膜４２としては、例えば、シリコン窒化膜を用いることができる。そして、フォトリソグラフィー技術およびドライエッチング技術を用いて酸化防止膜４２をパターニングすることにより、素子分離領域に対応した開口部を酸化防止膜４２に形成する。そして、開口部が形成された酸化防止膜４２をマスクとして不純物のイオン注入を行うことにより、チャネルストッパ４３をシリコン系基板４１に形成する。
【００３２】
そして、開口部が形成された酸化防止膜４２をマスクとして、シリコン系基板４１の熱酸化を行うことにより、シリコン系基板４１に素子分離絶縁膜４４を形成し、素子分離絶縁膜４４で分離されたトランジスタ形成領域Ｒ１１およびキャパシタ形成領域Ｒ１２をシリコン系基板４１に形成する。
次に、図５（ｂ）に示すように、不純物のイオン注入をシリコン系基板４１のキャパシタ形成領域Ｒ１２に選択的に行うことにより、キャパシタの下部電極４５を形成する。
【００３３】
次に、図５（ｃ）に示すように、シリコン系基板４１の熱酸化を行うことにより、シリコン系基板４１上のトランジスタ形成領域Ｒ１１にゲート絶縁膜４６ａを形成するとともに、シリコン系基板４１上のキャパシタ形成領域Ｒ１２に容量絶縁膜４６ｂを形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜４６ａおよび容量絶縁膜４６ｂが形成されたシリコン系基板４１上に多結晶シリコン層を形成し、フォトリソグラフィー技術およびドライエッチング技術を用いて、多結晶シリコン層のパターニングを行うことにより、ゲート絶縁膜４６ａ上にゲート電極４７ａを形成するとともに、下部電極４５の一部が露出するようにして、円形状の上部電極４７ｂを容量絶縁膜４６ｂ上に形成する。そして、ゲート電極４７ａをマスクとして、不純物のイオン注入をシリコン系基板４１内に行うことにより、低濃度不純物導入層からなるＬＤＤ層４９をゲート電極４７ａの両側に形成する。
【００３４】
次に、図５（ｄ）に示すように、ＣＶＤなどの方法により、ＬＤＤ層４９が形成されたシリコン系基板４１上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを行うことにより、ゲート電極４７ａおよび上部電極４７ｂの側壁にサイドウォール４８ａ、４８ｂをそれぞれ形成する。そして、ゲート電極４７ａおよびサイドウォール４８ａをマスクとして、不純物のイオン注入をシリコン系基板４１内に行うことにより、高濃度不純物導入層からなるソース／ドレイン層５０をトランジスタ形成領域Ｒ１１のサイドウォール４８ａの両側に形成する。
【００３５】
次に、図６（ａ）に示すように、スパッタリングなどの方法により、ソース／ドレイン層５０が形成されたシリコン系基板４１上にシリサイド形成用金属層５１を形成する。ここで、シリサイド形成用金属層５１はシリサイド化が可能な金属から構成することができ、シリサイド形成用金属として、例えば、Ｔｉ膜、Ｃｏ膜、Ｗ膜、Ｍｏ膜、Ｎｉ膜またはＰｔ膜などを用いることができる。
【００３６】
次に、図６（ｂ）に示すように、シリサイド形成用金属層５１が形成されたシリコン系基板４１の熱処理を行い、シリサイド形成用金属層５１のサリサイド反応を起こさせることにより、ソース／ドレイン層５０、下部電極４５、ゲート電極４７ａおよび上部電極４７ｂ上にシリサイド層５２ａ、５２ｂ、５３ａ、５３ｂをそれぞれ形成する。
【００３７】
次に、図６（ｃ）に示すように、シリサイド層５２ａ、５２ｂ、５３ａ、５３ｂが形成されたシリコン系基板４１のウェットエッチングを行うことにより、未反応のシリサイド形成用金属層５１を除去する。
これにより、上部電極４７ｂの外周の曲率を均一化することが可能となるとともに、ゲート電極４７ａの形成工程を流用することで、上部電極４７ｂを形成することが可能となる。このため、工程増を伴うことなく、不純物導入層４５と上部電極４７ｂとを用いてキャパシタを構成することが可能となるとともに、未反応のシリサイド形成用金属層５１を除去する際に、シリサイド形成用金属がサイドウォール４８ｂに残ることを抑制することができる。このため、不純物導入層４５と上部電極４７ｂとのショートを防止することが可能となり、キャパシタ側壁のシリサイド形成用金属を除去するためのエッチング工程の追加を不要として、工程数を削減することが可能となるとともに、不純物導入層４５と上部電極４７ｂとの間のリーク電流を低減することが可能となる。
【００３８】
また、下部電極４５の一部が露出するようにして、円形状の上部電極４７ｂを下部電極４５上に配置することで、下部電極４５と直接コンタクトをとることが可能となり、下部電極４５の高抵抗化を防止して、キャパシタの高周波特性の劣化を抑制することができる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の構成を示す平面図。
【図２】第２実施形態に係る半導体装置の製造方法を示す断面図。
【図３】第２実施形態に係る半導体装置の製造方法を示す断面図。
【図４】第３実施形態に係る半導体装置の構成を示す平面図。
【図５】第４実施形態に係る半導体装置の製造方法を示す断面図。
【図６】第４実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
Ｒ１、Ｒ１１  トランジスタ形成領域、Ｒ２  、Ｒ１２  キャパシタ形成領域、Ｒ３  下部電極端子形成領域、１、１５、３１  下部電極、２、１７ｂ、３２上部電極、３、２０ｂ  下部電極端子、４  接続部、１１  シリコン系基板、１２  酸化防止膜、１３ａ  チャネルストッパ、１３ｂ  接続用不純物導入層、１４  素子分離絶縁膜、１６ａ  ゲート絶縁膜、１６ｂ  容量絶縁膜、１７ａ  ゲート電極、１８ａ、１８ｂ  サイドウォール、１９  ＬＤＤ層、２０ａ  ソース／ドレイン層、２１  シリサイド形成用金属膜、２２ａ、２２ｂ、２３ａ、２３ｂ  シリサイド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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