(57)【要約】【課題】  固定パターンノイズの小さいイメージセンサーＩＣの提供。【解決手段】  光電変換手段に入射した光で発生した電荷の蓄積を行った後に得られる光信号と、前記光電変換手段の基準となる基準信号を、前半の期間と後半の期間に分けて入力し、入力される信号を前半の期間にサンプルし後半の期間にホールドするサンプルホールド回路と、サンプルホールド後の信号と前記入力される信号との差を取り出す減算器と、減算器からの信号を前半の期間にクランプする回路とを設けた。【選択図】  図１
2005012752.tif 000002
【特許請求の範囲】
【請求項１】
前半の期間と後半の期間に分けて入力される入力信号を、前記前半の期間にサンプルし  前記後半の期間にホールドするサンプルホールド回路と、
前記サンプルホールド後の信号と前記入力される信号との差を取り出す減算器と、
前記減算器からの信号が入力される電圧クランプ回路と、を有する信号処理回路において、
前記電圧クランプ回路は、前記前半の一部または全部の期間にクランプすることを特徴とする信号処理回路。
【請求項２】
前記信号処理回路は、光電変換手段に入射した光で発生した電荷の蓄積を行った後に得られる光信号と前記光電変換手段の基準となる基準信号とを入力する信号処理回路であって、
前記前半の期間に前記光信号を入力し、前記後半の期間に前記基準信号を入力する、または、前記前半の期間に前記基準信号を入力し、前記後半の期間に前記光信号を入力することを特徴とする請求項１記載の信号処理回路。
【請求項３】
前記電圧クランプ回路からの信号を前記後半の期間にサンプルし、その後ホールドする回路を設けたことを特徴とする請求項１または２記載の信号処理回路。
【請求項４】
前記信号処理回路は、前記電圧クランプ回路からの信号を増幅するゲインアンプをさらに含み、前記ゲインアンプの基準電圧と、前記電圧クランプ回路においてクランプする第１の基準電圧とが共通することを特徴とする請求項１または２記載の信号処理回路。
【請求項５】
前記減算器の基準電圧と、前記電圧クランプ回路においてクランプする第１の基準電圧とが共通することを特徴とする請求項１または２記載の信号処理回路。
【請求項６】
請求項２記載の信号処理回路は、光電変換手段とともに１つの半導体基板上に形成されたイメージセンサーＩＣ。
【請求項７】
請求項２記載の信号処理回路と光電変換手段を含むイメージセンサー。
【請求項８】
光電変換手段に入射した光で発生した電荷の蓄積を行った後に得られる光信号と、前記光電変換手段の基準となる基準信号を、順に共通信号線に読み出す読み出し手段と、
前記共通信号線からの信号が入力されるサンプルホールド回路と、
前記サンプルホールド後の信号と前記入力される信号との差を取り出し増幅する減算器と、を有することを特徴とするイメージセンサー。
【請求項９】
光電変換手段に入射した光で発生した電荷の蓄積を行った後に得られる光信号を保持する第１の保持手段と、
前記光電変換手段の基準となる基準信号を保持する第２の保持手段と、
前記保持された光信号と前記基準信号とを順に共通信号線に読み出す読み出し手段と、
前記共通信号線からの信号が入力されるサンプルホールド回路と、
前記サンプルホールド後の信号と前記入力される信号との差を取り出し増幅する減算器と、を有することを特徴とするイメージセンサー。
【請求項１０】
光電変換装置と、
前記光電変換装置の信号を入力する信号処理回路と、
前記信号処理回路の出力に接続する信号出力端子と、
前記信号処理回路の基準電圧に接続する基準電圧端子と、
基準電圧回路と、
前記基準電圧回路と前記基準電圧端子の間に設けられた抵抗と、を有し、
前記信号処理回路は、前記光電変換装置の光電変換手段の光電変換領域に入射した光で発生した電荷の蓄積を行った後に得られる光信号と、前記光電変換手段の基準となる信号を、前半の期間と後半の期間に分けて入力し、前記入力される信号を前記前半の期間にサンプルし前記後半の期間にホールドするサンプルホールド回路と、前記サンプルホールド後の信号と前記入力される信号との差を取り出す減算器と、前記減算器からの信号を前記前半の期間にクランプするクランプ回路と、を有し、
前記電圧クランプ回路の基準電圧または前記減算器の基準電圧が、前記基準電圧端子により与えられることを特徴とするイメージセンサーＩＣ。
【請求項１１】
請求項１０記載のイメージセンサーＩＣを複数設けた密着型イメージセンサーにおいて、前記イメージセンサーＩＣの基準電圧端子を互いに電気的に接続したことを特徴とする密着型イメージセンサー。
【請求項１２】
前記クランプ後の信号を増幅するゲインアンプを設け、前記ゲインアンプの基準電圧は、前記基準電圧端子により与えられることを特徴とする請求項１０記載のイメージセンサーＩＣ。
【請求項１３】
複数の光電変換手段と、
前記光電変換手段にそれぞれ接続する前期光電変換手段を初期化する複数のリセットスイッチと、からなるイメージセンサーＩＣにおいて、
前記複数のリセットスイッチは基準電圧端子に電気的に接続することを特徴とするイメージセンサーＩＣ。
【請求項１４】
前記複数の光電変換手段の出力を入力する信号処理回路を内蔵し、前記信号処理回路の基準電圧が、前記基準電圧端子により与えられることを特徴とする請求項１３記載のイメージセンサーＩＣ。
【請求項１５】
基準電圧回路を内蔵し、前記基準電圧回路と前記基準電圧端子の間に抵抗が設けられたことを特徴とする請求項１３記載のイメージセンサーＩＣ。
【請求項１６】
複数の光電変換手段と、
前記光電変換手段にそれぞれ接続する前期光電変換手段を初期化する複数のリセットスイッチと、
光電変換手段に入射した光で発生した電荷の蓄積を行った後に得られる光信号を保持する第１の保持手段と、
前記光電変換手段の基準となる基準信号を保持する第２の保持手段と、
前記保持された光信号と基準信号を順に共通信号線に読み出す読み出し手段と、
からなるイメージセンサーＩＣにおいて、
前記複数のリセットスイッチが基準電圧端子に電気的に接続することを特徴とするイメージセンサーＩＣ。
【請求項１７】
請求項１３から１６のいずれかに記載したイメージセンサーＩＣを複数有し、各イメージセンサーＩＣの前記基準電圧端子を互いに電気的に接続したことを特徴とするイメージセンサー。
【請求項１８】
少なくとも前半期間と後半期間とを有する入力信号を入力するサンプルホールド回路と、前記サンプルホールド回路からの信号と前記入力信号とを入力する減算器と、前記減算器からの信号と基準電圧とを入力する電圧クランプ回路を有する信号処理回路の信号処理方法において、
前記サンプルホールド回路は前記入力信号の前半期間において前記入力信号を保持して前記減算器へ出力し、前記減算器は前記後半期間において前記サンプルホールド回路からの信号と前記入力信号との差信号を前記クランプ回路に出力し、前記電圧クランプ回路は前記前半期間に前記電圧クランプ回路の出力を前記基準電圧にクランプし、次に、前記後半期間に前記基準電圧に前記差信号を重畳させることを特徴とする信号処理方法。
【請求項１９】
前記サンプルホールド回路からの出力信号及び前記入力信号を増幅して前記減算器に入力することを特徴とする請求項１８に記載の信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサー等のアナログ信号を処理する信号処理回路に関する。また、この信号処理回路を搭載したリニアイメージセンサーやエリアイメージセンサーに関する。また、本発明は、リニアイメージセンサーＩＣを複数実装した密着型イメージセンサーに関する。
【背景技術】
【０００２】
従来例１のイメージセンサーの回路図、図１９と、タイミングチャート、図２０を用いて説明する（例えば、特許文献１参照）。
【０００３】
この発明は、チップ間段差に起因するＦＰＮを除去し、ダーク補正を必要としない高性能の密着型イメージセンサを提供することを目的としている。
この発明は、複数の光電変換手段の光信号とノイズ信号とをそれぞれ読み出して保持する信号保持手段と、前記信号保持手段の光信号とノイズ信号とをそれぞれ出力する共通出力線と、該共通出力線をそれぞれリセットするリセット手段と、該それぞれの共通出力線から出力する読み出し手段とを有する半導体光センサチップが実装基板上に複数実装されたセンサモジュールと、前記センサモジュールにおいて、各センサチップのノイズ信号及び光信号を入力する光信号入力バッファ手段と、前記ノイズ信号入力バッファアンプと前記光信号入力バッファアンプとの差分をとる差動手段と、前記差動手段の出力をクランプする電圧クランプ手段と、を同一半導体基板上に形成された半導体装置からなることを特徴とする密着型イメージセンサにおいて、前記電圧クランプ手段は、前記光信号共通出力線、及び前記ノイズ信号共通出力線がリセットされている状態をクランプすることを特徴としている。
また、アンプチップ２００とセンサチップ１００は別チップで構成されている。
【０００４】
また、従来例２のイメージセンサーＩＣの回路図を図２１にタイミングチャートを図２２に示す（例えば、特許文献２参照）。
フォトダイオード１０１のＮ型領域が正電源電圧端子ＶＤＤに接続しており、Ｐ型領域がリセットスイッチ１０２のドレインとソースフォロアアンプ１０３のゲートに接続している。リセットスイッチ１０２のソースには基準電圧ＶＲＥＦ１が与えられている。ソースフォロアアンプ１０３の出力端子であるソースは、読み出しスイッチ１０５と定電流源１０４につながっている。定電流源１０４のゲートは基準電圧ＶＲＥＦＡの定電圧が与えられている。図８に示す光電変換ブロックＡｎの枠の内側の要素は画素数分設けられており、各ブロックの読み出しスイッチ１０５は共通信号線１０６に接続している。なお、光電変換ブロックＡｎはｎビット目の光電変換ブロックを示している。
【０００５】
共通信号線１０６は、抵抗１１０を通じてオペアンプ１０９の反転端子に入力しており、オペアンプ１０９の出力端子がチップセレクトスイッチ１１２と容量１１３を介して出力端子１１６につながっている。共通信号線１０６は、信号線リセットスイッチ１０７に接続し、信号線リセットスイッチ１０７のソースには基準電圧ＶＲＥＦ２が与えられている。オペアンプ１０９の出力端子と反転端子の間には抵抗１１１が接続されていて、オペアンプ１０９の非反転端子は一定電圧ＶＲＥＦ３に固定されている。オペアンプ１０９、抵抗１１０、抵抗１１１で反転増幅器Ｄが形成されている。
【０００６】
イメージセンサーの出力端子１１６は、ＭＯＳトランジスタ１１４のドレインに接続し、ＭＯＳトランジスタ１１４のソースには基準電圧ＶＲＥＦ４が与えられている。また、イメージセンサーの出力端子１１６には、寄生容量などの容量１１５も接続されている。容量１１３、容量１１５、ＭＯＳトランジスタ１１４で電圧クランプ回路Ｃが構成されている。
【特許文献１】特開平１１−１１２０１５号公報（第４−５貢、第１図）
【特許文献２】特開平１１−２３９２４５号公報（第３−４頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、従来例１のイメージセンサーにおいては、アンプチップ２００とセンサチップ１００とを分離して設ける必要があるため、構成要素が多くなる欠点があった。すなわち、アンプチップは基準信号と光信号の差を増幅するが、各アンプ２０１、２０２、２０３のオフセットのため、センサチップに内蔵すると、センサチップ間でオフセットの差が出てしまうという問題があった。また、アンプチップの回路は、基準信号と光信号が同一の共通信号線に順に出力されるタイプのセンサチップに対応できないという問題があった。さらに増幅機能を持たせると、アンプのオフセットも増幅されてしまうという問題もあった。
【０００８】
また、従来例２のイメージセンサーにおいては、ＶＲＥＦ３の電圧と、端子１０６の電圧との差が大きいと反転増幅器Ｄの出力が、出力範囲外になり易いという問題があった。すなわち、ＶＲＥＦ３の電圧と端子１０６の電圧との差が、転増幅器Ｄのゲイン倍で増幅されるので、反転増幅器Ｄのゲインが大きいと、反転増幅器Ｄの出力が、出力範囲外になってしまう。また、ソースフォロア回路１０３のオフセットはビットごとにばらつくが、ＶＲＥＦ３の電圧は、一定であるので、全ビットの出力に対して、光電変換特性の広い直線領域を確保するのが困難であった。
【０００９】
また、従来例２のメージセンサーにおいては、光電荷蓄積後、光信号を読み出してから、フォトダイオードをリセットし、その後基準信号を読み出し、光信号と基準信号の差をとるので、基準信号と光信号に乗っているリセットノイズが異なる。すなわち、異なった、タイミングのリセットノイズを比較するため、ランダムノイズが大きいという問題があった。特に、リセット電圧ＶＲＥＦ１は、通常各イメージセンサーＩＣの内部の基準電圧回路から供給される。このためリセット電圧には、熱雑音が含まれる。通常熱雑音は、基準電圧に大きな容量を接続することで低減することができるが、ＩＣ内部に大きな容量を設けることができないので、これらの雑音を低減することは難しい。このため、リセットする度に、フォトダイオードのリセットレベルが、揺らいでしまう。したがって、読み取りラインごとに信号レベルが変動し、読み取り画像に筋が入ってしまうという問題があった。また、各イメージセンサーＩＣのリセット電圧が異なるので、フォトダイオードの逆バイアスがＩＣごとに違うので、感度がＩＣごとにばらつくという問題もあった。
【課題を解決するための手段】
【００１０】
従来のこのような問題点を解決するために、本発明は、光電変換手段に入射した光で発生した電荷の蓄積を行った後に得られる光信号と、前記光電変換手段の基準となる信号を、前半の期間と後半の期間に分けて入力し、前半の期間にサンプルし後半の期間にホールドするサンプルホールド回路と、サンプルホールド後の信号と入力される信号との差を取り出す減算器と、減算器からの信号が入力される電圧クランプ回路とを有する信号処理回路において、電圧クランプ回路は、前記前半の一部または全部の期間に第１の基準電圧にクランプすることを特徴とする信号処理回路とした。
【００１１】
この信号処理回路によれば、前半の期間と後半の期間の減算器の出力には同じオフセット電圧が乗っており、電圧クランプ回路で、この前半と後半の減算器の出力の差を取り出すので、基準電圧を基準とした、減算器のオフセットをキャンセルした信号を取り出すことができる。したがって、固定パターンノイズの小さい光電変換装置を得ることができる。
【００１２】
また、減算器の２つの入力端子に入力される信号のレベルは、１つの入力信号から分かれて作られるので、差が小さくできる。したがって、減算器のゲインが大きくても、出力の有効範囲を広くできる。
【００１３】
また、光電変換手段と信号処理回路が１つの半導体基板上に形成されたイメージセンサーＩＣを複数実装し、各イメージセンサーＩＣに供給する基準電圧を共通にすれば、全ての各イメージセンサーＩＣの出力のチップ間の暗出力段差を小さくできる。
【００１４】
また、本発明は、光電変換装置と、前記光電変換装置の信号を入力する信号処理回路と、前記信号処理回路の出力に接続する信号出力端子と、前記信号処理回路に接続する基準電圧端子と、基準電圧回路と、前記基準電圧回路と前記基準電圧端子の間に設けられた抵抗とからなるイメージセンサーＩＣとし、
前記信号処理回路は、前記光電変換装置の光電変換手段の光電変換領域に入射した光で発生した電荷の蓄積を行った後に得られる光信号と、前記光電変換手段の基準となる信号を、前半の期間と後半の期間に分けて入力し、前記入力される信号を前記前半の期間にサンプルし前記後半の期間にホールドする機能と、前記サンプルホールド後の信号と前記入力される信号との差を取り出し増幅する減算機能と、前記増幅された信号を前記前半の期間にクランプする機能とを設けた信号処理回路であり、前記クランプ機能の基準電圧は、前記基準電圧端子に接続することを特徴とした。
【００１５】
また、複数の前記イメージセンサーＩＣの基準電圧端子を電気的に接続したことを特徴とする密着型イメージセンサーとした。
【００１６】
この信号処理回路によれば、前半の期間と後半の期間の減算器の出力には同じオフセット電圧が乗っており、電圧クランプ回路で、この前半と後半の減算器の出力の差を取り出すので、基準電圧を基準とした、減算器のオフセットをキャンセルした信号を取り出すことができる。したがって、固定パターンノイズの小さいイメージセンサーＩＣを得ることができる。また、イメージセンサーＩＣを複数実装し、各イメージセンサーＩＣに供給する基準電圧を共通にしたので、全ての各イメージセンサーＩＣの出力のチップ間の暗出力段差を小さくできる。
【００１７】
また、この基準電圧は、各イメージセンサーＩＣ内の基準電圧回路の発生する基準電圧の平均値となるので、外部から基準電圧を供給する必要が無い。したがって、簡単な構成で固定パターンノイズの小さい密着型イメージセンサーを供給できる。
【００１８】
また、本発明は、複数の光電変換手段となるフォトダイオードと、前記光電変換手段にそれぞれ接続する前期光電変換手段を初期化する複数のリセットスイッチからなるイメージセンサーＩＣにおいて、前記複数のリセットスイッチの片方の端子が基準電圧端子に電気的に接続することを特徴とするイメージセンサーＩＣとした。
【００１９】
また、前記複数の光電変換手段の出力が入力する信号処理回路を内蔵し、前記信号処理回路の基準電圧が、前記基準電圧端子に電気的に接続することを特徴とするイメージセンサーＩＣとした。
【００２０】
また、基準電圧回路を内蔵し、前記基準電圧回路と前記基準電圧端子の間に抵抗が設けられたことを特徴とするイメージセンサーＩＣとした。
さらに上記の、複数のイメージセンサーＩＣの前記基準電圧端子を互いに電気的に接続したことを特徴とするイメージセンサーとした。
【００２１】
このイメージセンサーによれば、全てのイメージセンサーＩＣのフォトダイオードのリセット電圧が同じになるので、ＩＣごとの感度のばらつきを小さくできる。また、共通にした基準電圧端子とＧＮＤなどの間に、大きな容量を入れて、基準電圧の熱雑音を低減することで、読み取り画像に筋が入ってしまうという問題を解決できる。
【発明の効果】
【００２２】
以上説明したように、本発明は、固定パターンノイズの小さい光電変換装置が得られる。したがって、簡単な構成で、暗出力のばらつきが小さいイメージセンサーＩＣを供給できる。
また、このイメージセンサーＩＣを複数個直線状に実装した、密着型イメージセンサーを作製した場合、チップ間の暗出力の段差を小さくできる。
また、簡単な構成で、ＩＣごとの感度のばらつきを小さくできる。また、読み取り画像に筋が入ってしまうという問題を解決できる。
【発明を実施するための最良の形態】
【００２３】
【実施例１】
【００２４】
以下、本発明を、図面を用いて説明する。図１は、本発明の第１の実施形態に係る信号処理回路のブロック図である。入力端子ＶＩＮに入力した信号は、サンプルホールド回路２１とバッファーアンプ２３に入力する。サンプルホールド回路２１の出力はバッファーアンプ２２に入力する。バッファーアンプ２２の出力とバッファーアンプ２３の出力は、減算器２４に入力し、減算器２４の出力は電圧クランプ回路２５に入力する。減算器２４と電圧クランプ回路２５の基準電圧は、共通にすることができＶＲＥＦ端子につながっている。電圧クランプ回路２５の出力はバッファーアンプ２６に入力する。なおバッファーアンプ２６は、増幅回路に置き換えてもよい。さらに、この増幅回路の基準電圧をＶＲＥＦ端子と共通にしても良い。バッファーアンプ２６の出力は、サンプルホールド回路２７に入力する。サンプルホールド回路２７の出力はバッファーアンプ２８に入力する。バッファーアンプ２８の出力はトランスミッションゲート２９に入力する。トランスミッションゲート２９の出力は出力端子ＶＯＵＴ２につながる。なお、トランスミッションゲート２９は、用途によっては不要である。
【００２５】
図２は、本発明の第１の実施形態に係るサンプルホールド回路の回路図であり、サンプルホールド回路２１とサンプルホールド回路２７に使用できる。サンプルホールド回路はトランスミッションゲート３０とダミースイッチ３１と容量Ｃ１からなる。このサンプルホールド回路は、φＳＨとその反転であるφＳＨＸのパルスのノイズを相殺するために、トランスミッションゲート３０のＮＭＯＳとＰＭＯＳのトランジスタサイズは同じにし、ダミースイッチ３１のＮＭＯＳとＰＭＯＳのトランジスタのゲート面積は、トランスミッションゲートのトランジスタのゲート面積の半分にする。  
【００２６】
図３は、本発明の第１の実施形態に係るバッファーアンプの回路図でありオペアンプ３２からなる。この回路は、バッファーアンプ２２、２３、２６、２８に使用できる。なお、バッファーアンプはソースフォロアアンプでもよい。
【００２７】
図４は、本発明の第１の実施形態に係る増幅回路の回路図でありオペアンプ３２と抵抗からなる。この回路は、バッファーアンプ２６の代わりに用いれば、信号処理回路の増幅率を大きくできる。また、この増幅回路の基準電圧ＶＲＥＦを図１のＶＲＥＦ端子と共通にしても良い。
【００２８】
図５は、本発明の第１の実施形態に係る減算器の回路図でありオペアンプ３２と抵抗からなる。この回路は、ＩＮＰの電圧からＩＮＭの電圧を引いた電圧を、抵抗の比率で決まるゲイン倍し、ＶＲＥＦの電圧を基準として出力する。ＩＮＰとＩＮＭに入力する端子を逆にすれば、出力をＶＲＥＦの電圧を基準に反転することができる。
【００２９】
図６は、本発明の第１の実施形態に係る電圧クランプ回路の回路図であり、電圧クランプ回路２５に使用できる。電圧クランプ回路はトランスミッションゲート３０とダミースイッチ３１と容量３３からなる。この電圧クランプ回路は、φＣＬＡＭＰとその反転であるφＣＬＡＭＰＸのパルスのノイズを相殺するために、トランスミッションゲート３０のＮＭＯＳとＰＭＯＳのトランジスタサイズは同じにし、ダミースイッチ３１のＮＭＯＳとＰＭＯＳのトランジスタのゲート面積は、トランスミッションゲートのトランジスタのゲート面積の半分にする。
【００３０】
図７は、本発明の第１の実施形態に係る光電変換装置の概略回路図である。図７に示す光電変換ブロックＡｎの枠の内側の要素は画素数分設けられており、各ブロックのチャンネル選択スイッチ７は共通信号線１１に接続している。なお、光電変換ブロックＡｎはｎビット目の光電変換ブロックを示している。図８に、本発明の第１の実施形態に係る光電変換装置の全体構成図を示す。
【００３１】
この回路は、光電変換手段となるフォトダイオード１、電荷転送手段となる転送スイッチ４、リセット手段となるリセットスイッチ２、アンプ手段３、容量５、ＭＯＳソースフォロアを形成するＭＯＳトランジスタ６、チャンネル選択手段となるチャンネル選択スイッチ７、共通信号線１１、第1の電流源８からなる。
【００３２】
アンプ手段３はＭＯＳソースフォロアやボルテージフォロアアンプ等で形成し、動作状態を選択するアンプイネーブル端子１０を設けても良い。また、 ＭＯＳトランジスタ６のゲートとソース間には寄生容量９が存在する。また、ＭＯＳトランジスタ６のソースに、第２の電流源５１が接続されている。この電流源はイネーブル信号φＲＲによってオン・オフし、オン状態では、第1の電流源８と同程度の電流が流れるようになっている。
【００３３】
この光電変換装置の出力端子ＶＯＵＴは、図１の信号処理回路の入力端子ＶＩＮに入力する。光電変換装置と信号処理回路は、１つの半導体基板上に形成することができる。
図９は、本発明の第１の実施形態に係る光電変換装置と信号処理回路のタイミングチャートである。以下にこのタイミングチャートを参照しながら、本実施形態の動作を説明する。
【００３４】
まず、ｎビット目の光電変換ブロックの動作について説明する。
φR(n)によりリセットスイッチ２がオンすると、フォトダイオード１の出力端子Vdiは基準電圧Vresetに固定され、リセットスイッチ２がオフすると、Vdiの電圧はVresetにオフノイズが加算された値になる。このオフノイズは、リセットする度に電位がゆらぐので、ランダムノイズとなる。したがって、ランダムノイズを防ぐためには、リセットした後のアンプ３の出力電圧と、その後、フォトダイオードが光電荷を蓄積した後のアンプ３の出力電圧の差をとればよい。
【００３５】
そこで、図９のように、φR(n)によりリセットスイッチ２がオフした後、φT1(n)により転送スイッチ４をオンして、T Rの期間で基準信号を容量５に読み出す。このとき、イネーブル信号φRR(n)により電流源５１をオン状態にすることによって、ＭＯＳトランジスタ６のソース電位を、φSCH(n)がオン状態の読み出し時と同程度にする。基準信号は、１周期の間、容量５に保持される。この間にフォトダイオード１には、光電荷が蓄積し、Vdiの電位は光電荷の量に応じて変動している。次の周期のφSCH(n)によりチャンネル選択スイッチ７をオンすると、REFの期間に、容量５に保持された基準信号が共通信号線１１に読み出される。次に、φT1(n)をオンし、光信号を容量５に読み出すと、この光信号が共通信号線１１に読み出される。このとき、電流源５１をオフ状態にする。このことによって、TRの期間で基準信号を容量５に読み出すときと、TSの期間でフォトダイオードに蓄積した電荷に応じた光信号を容量５に読み出すときのＭＯＳトランジスタ６のソース電位を、同程度にすることができる。したがって、容量５に蓄える電荷への寄生容量９の影響を小さくすることができる。このことによって、暗出力電圧のオフセットを小さくできる。
【００３６】
以上の動作により、φSCH(n)のREFの期間とSIGの期間の共通信号線１１の出力電圧VOUTの差を取れば、固定パターンノイズとリセットスイッチ２によるランダムノイズを除去できる。次に、φT1(n)をオフしてから、φSCH(n)をオフし、φR(n)をオンして、次回のフォトダイオードのリセットを行い、再びφT1(n)をオンして、TRの期間で基準信号を容量５に読み出す。
φSCH(n)がオフしてから、次のビットのチャンネル選択スイッチ７がφSCH(n+1)によってオンし、次のビットの基準信号の読み出しが始まる。n+1ビット目の他のパルスは、nビット目のパルスよりも、全てφSCHのオン期間だけ後ろにずれる。
【００３７】
以上の説明で、第２の電流源５１は無くてもよい。その場合は、φＲＲのパルスは不要となる。
【００３８】
上記のように、ＶＯＵＴ端子からは、nビット目の基準信号、nビット目の光信号、n+1ビット目の基準信号、n+1ビット目の光信号の順で出力される。以下で、便宜上、基準信号の出力期間を前半期間、光信号の出力期間を後半期間とする。
【００３９】
次に信号処理回路の動作を説明する。
【００４０】
ＶＩＮ端子に上記ＶＯＵＴ端子の出力が入力される。サンプルホールドパルスφＳＨ１は、基準信号が出始めてからオンし、基準信号が終わる前にオフする。これにより、基準信号がサンプルホールドされる。ＶＩＮの信号とサンプルホールド後の信号は、減算器に入力する。前半期間は同じ基準信号が減算器に入力し、後半期間は、サンプルホールドされた基準信号と光信号が減算器に入力する。したがって、減算器の出力は、前半期間はＶＲＥＦレベル、後半期間は基準信号と光信号の差をゲイン倍したレベルにＶＲＥＦレベルを加えたレベルにとなる。また、前半期間の出力には、バッファーアンプ２２、２３と減算器２４のオフセットが乗り、後半期間の出力には、バッファーアンプ２２、２３と減算器２４のオフセットと、サンプルホールド回路２１のオフセットが乗る。
【００４１】
クランプパルスφＣＬＡＭＰは、φＳＨ１がオンする前にオンし、φＳＨ１がオフする前にオフするように加える。これにより、電圧クランプ回路２５の出力は、前半期間が、ＶＲＥＦレベルにクランプされ、後半期間は、減算器の後半出力から前半出力を引いたレベルにＶＲＥＦレベルを加えたレベルとなる。この結果、電圧クランプ回路の後半期間の出力には、バッファーアンプ２２、２３と減算器２４のオフセットが乗らない。また、サンプルホールド回路２１のオフセットは、φＳＨパルスとその反転であるφＳＨＸパルスのノイズが相殺する回路になっているので小さい。以上から、電圧クランプ回路の後半期間の出力は、ＶＲＥＦレベルを基準に、基準信号と光信号の差をゲイン倍したレベルを加えたレベルになる。
【００４２】
サンプルホールドパルスφＳＨ２は、光信号が出始める前後にオンし、光信号が終わる前にオフする。これにより、クランプ後の出力の後半期間の出力がサンプルされ、次のビットの前半期間にホールドされる。したがって、長い期間出力レベルを維持することができる。
【実施例２】
【００４３】
図１０は、本発明の第２の実施形態に係る光電変換装置の概略回路図である。図１０に示す光電変換ブロックＡｎの枠の内側の要素は画素数分設けられており、各ブロックのチャンネル選択スイッチ７は共通信号線１１に接続している。なお、光電変換ブロックＡｎはｎビット目の光電変換ブロックを示している。図８に、光電変換装置の全体構成図を示し、本発明の第１の実施形態と同様である。
【００４４】
この回路は、光電変換手段となるフォトダイオード１、電荷転送手段となる転送スイッチ１４、１５、１６、１７、リセット手段となるリセットスイッチ２、アンプ手段３、光信号を保持する容量１３、光電変換手段の基準となる基準信号を保持する容量１２、信号読み出し手段となるＭＯＳソースフォロアを形成するＭＯＳトランジスタ６、チャンネル選択手段となるチャンネル選択スイッチ７、共通信号線１１、第1の電流源８からなる。
アンプ手段３はＭＯＳソースフォロアやボルテージフォロアアンプ等で形成し、動作状態を選択するアンプイネーブル端子１０を設けても良い。
【００４５】
この光電変換装置の出力端子ＶＯＵＴは、図１の信号処理回路の入力端子ＶＩＮに入力する。光電変換装置と信号処理回路は、１つの半導体基板上に形成することができる。
図１１は、本発明の実施形態例の光電変換装置２と信号処理回路のタイミングチャートである。
【００４６】
以下にこのタイミングチャートを参照しながら、光電変換装置の動作を説明する。
図１１のφR、φRIN、φSIN、φSELは全ビットについて同時に動作する。φSO、φRO、φSCHはビットによって動作するタイミングが異なるので、(n)付で表示している。
【００４７】
まず、ｎビット目の光電変換ブロックの動作について説明する。φSINのS１の位置のパルスにより転送スイッチ１５をオンして、フォトダイオード１に入射した光で発生した電荷の蓄積を行った後に得られる光信号を容量１３に読み出す。次にφRのＲ２の位置のパルスによりリセットスイッチ２がオンすると、フォトダイオード１の出力端子Vdiは基準電圧Vresetに固定され、リセットスイッチ２がオフすると、Vdiの電圧はVresetにオフノイズが加算された値になる。次にリセットスイッチ２がオフした直後、φRINのＲ２の位置のパルスにより転送スイッチ１４をオンして、フォトダイオード１のリセット後の基準信号を容量１２に読み出す。この後フォトダイオード１には、光電荷が蓄積し、Vdiの電位は光電荷の量に応じて変動する。この蓄積期間はφRのR2の期間の終了から、次の周期のφSINのS2の期間の終了までであるので、図１１のＴＳ２の期間となり、全てのビットについて同じ期間になる。
【００４８】
次に、基準信号と光信号の読み出しの動作を説明する。
図１１のＴＳ２の蓄積期間中に、φSCH(n)のパルスによりチャンネル選択スイッチ７をオンすると同時にφSO(n)のパルスにより転送スイッチ１７をオンすると、容量１３に保持されていた光信号が共通信号線１１に読み出される。この期間はφSCH(n)のＳ1の部分である。この光信号は、ＴＳ１の期間に蓄積された信号である。次に、φRO(n)のパルスにより転送スイッチ１６をオンすると、容量１２に保持されていた基準信号が共通信号線１１に読み出される。この基準信号は、φRのＲ２の位置のパルスによりリセットされた信号である。
【００４９】
次に、φSCH(n)をオフしてから、次のビットのチャンネル選択スイッチ７がφSCH(n+1)によってオンし、φSO(n+1)のパルスにより次のビットの転送スイッチ１７をオンすると次のビットの光信号の読み出しが始まる。n+1ビット目の他のパルスは、nビット目のパルスよりも、全てφSCHのオン期間だけ後ろにずれる。
【００５０】
この実施例では、ＴＳ２の期間でフォトダイオードが蓄積動作中に、前の蓄積期間ＴＳ１の期間で蓄積した光信号を読み出すことができる。したがって、ＲＧＢの３色のＬＥＤを順に点灯して、カラー画像データを読み取ることができる。たとえば、ＴＳ１の期間に赤のＬＥＤを点灯し赤の成分を読み取り、ＴＳ２の期間に緑のＬＥＤを点灯し緑の成分を読み取り、ＴＳ２の次の期間に青のＬＥＤを点灯し青の成分を読み取ることができる。この場合、ＴＳ２の期間内に赤の光信号を読み出すことになる。
【００５１】
上記のように、共通信号線１１のＶＯＵＴ端子からは、nビット目の光信号、nビット目の基準信号、n+1ビット目の光信号、n+1ビット目の基準信号の順で出力される。これは、光電変換装置１と光信号と基準信号の順番が逆になるが、図１１に示すパルスφSH1、φCLAMP、φSH2を使い、本発明の第１の実施形態に係る光電変換装置と同様に、図１の信号処理回路で光信号と基準信号の差をＶＲＥＦを基準に増幅することができる。
【００５２】
以上の説明で、光電変換装置は、基準信号と光信号を順に出力するものであれば、どのような回路であってもよい。リニアセンサー、エリアセンサーともに信号処理することができる。また、基準信号と光信号の出力の順が逆であっても、減算器のＩＮＰとＩＮＭの端子を逆に接続すれば、対応できる。また、減算器のＩＭＰとＩＮＭの端子を逆に接続すれば、減算器の出力はＶＲＥＦレベルを基準に反転するので、光信号の感度が正負どちらであっても、信号処理回路の感度を正にできる。
【００５３】
以上のように、本発明によれば、前半の期間と後半の期間の減算器の出力には同じオフセット電圧が乗っており、電圧クランプ回路で、この前半と後半の減算器の出力の差を取り出すので、基準電圧を基準とした、減算器のオフセットをキャンセルした信号を取り出すことができる。したがって、固定パターンノイズの小さい電変換装置を得ることができる。また、光電変換手段と信号処理回路が１つの半導体基板上に形成されたリニアイメージセンサーＩＣやエリアイメージセンサーＩＣを作ることができる。また、このリニアイメージセンサーＩＣを複数実装し、各イメージセンサーＩＣに供給する基準電圧を共通にすれば、全ての各イメージセンサーＩＣの出力のチップ間の暗出力段差を小さくできる。このとき、信号処理回路には、トランスミッションゲート２９が設けられているので、各イメージセンサーＩＣの出力を共通の信号線に読み出すことが可能である。
【実施例３】
【００５４】
図１２は、本発明の第３の実施形態に係る密着型イメージセンサーの概略図である。この密着型イメージセンサーは３つのイメージセンサーＩＣ４１からなり、それぞれのイメージセンサーＩＣ４１は、信号処理回路４２、光電変換装置４３、基準電圧回路４４、抵抗４５、基準電圧端子４６、信号出力端子４７からなる。光電変換装置４３の共通信号線は、信号処理回路４２に入力し、信号処理回路４２の出力は信号出力端子４７につながっている。また、基準電圧端子４６は、信号処理回路４２の基準電圧につながっており、基準電圧回路４４と基準電圧端子４６の間に抵抗４５が設けてある。
【００５５】
全てのイメージセンサーＩＣ４１の信号出力端子４７は、外部で接続されており、ＶＯＵＴ２端子から外部に出力される。全てのイメージセンサーＩＣ４１の基準電圧端子４６も外部で接続されており、必要に応じて、基準電圧端子４６とＧＮＤ間に、基準電圧ＶＲＥＦを安定にするための容量４８が設けてある。
【００５６】
それぞれのイメージセンサーＩＣ４１の基準電圧回路４４の出力電圧は、プロセスばらつき等によってばらつく。しかし、この出力電圧は抵抗４５を介して、互いにショートしているので、容量４８のＶＲＥＦ電位は、３チップの基準電圧回路４４の出力電圧の平均値となる。この電圧ＶＲＥＦが、全てのイメージセンサーＩＣ４１の信号処理回路４２に供給されることになる。
【００５７】
なお、信号処理回路４２は、図１の信号処理回路を用いることができ、光電変換装置４３は、図７または図１０の光電変換装置を用いることができる。信号処理回路４２と光電変換装置４３の動作は、実施例１と実施例２で述べたとおりである。
【００５８】
以上のように、本発明によれば、前半の期間と後半の期間の減算器の出力には同じオフセット電圧が乗っており、電圧クランプ回路でこの前半と後半の減算器の出力の差を取り出すので、基準電圧を基準とした、減算器のオフセットをキャンセルした信号を取り出すことができる。
そして、電圧クランプ回路に供給される基準電圧は、全てのイメージセンサーＩＣについて同じレベルであるので、全てのイメージセンサーＩＣの出力のチップ間の暗出力段差を小さくできる。すなわち固定パターンノイズの小さい密着型イメージセンサーを得ることができる。このとき、信号処理回路には、トランスミッションゲート２９が設けられているので、各イメージセンサーＩＣの出力を共通の信号線に読み出すことが可能である。
【実施例４】
【００５９】
図１３は、本発明の第４の実施形態に係る密着型イメージセンサーの概略図である。この密着型イメージセンサーは３つのイメージセンサーＩＣ４１からなり、それぞれのイメージセンサーＩＣ４１は、信号処理回路４２、光電変換装置４３、基準電圧端子４６、信号出力端子４７からなる。光電変換装置４３の共通信号線は、信号処理回路４２に入力し、信号処理回路４２の出力は信号出力端子４７につながっている。
【００６０】
全てのイメージセンサーＩＣ４１の信号出力端子４７は、外部で接続されており、ＶＯＵＴ２端子から外部に出力される。全てのイメージセンサーＩＣ４１の基準電圧端子４６も外部で接続されており、必要に応じて、基準電圧端子４６とＧＮＤ間に、基準電圧ＶＲＥＦを安定にするための容量４８が設けてある。この電圧ＶＲＥＦが、全てのイメージセンサーＩＣ４１の光電変換装置４３のＶｒｅｓｅｔ端子に供給されている。
信号処理回路４２は、図１の信号処理回路を用いることができる。
【００６１】
図１４は、本発明の第４の実施形態に係る光電変換装置の概略回路図であり、図１０に示した光電変換装置との相違は、Ｖｒｅｓｅｔ端子が光電変換装置の領域外に設けている点である。図１４に示す光電変換ブロックＡｎの枠の内側の要素は画素数分設けられており、各ブロックのチャンネル選択スイッチ７は共通信号線１１に接続している。なお、光電変換ブロックＡｎはｎビット目の光電変換ブロックを示している。
図１５に、本発明の第４の実施形態に係る光電変換装置の全体構成図を示す。
この回路は、光電変換手段となるフォトダイオード１、電荷転送手段となる転送スイッチ１４、１５、１６、１７、リセット手段となるリセットスイッチ２、アンプ手段３、光信号を保持する容量１３、光電変換手段の基準となる基準信号を保持する容量１２、信号読み出し手段となるＭＯＳソースフォロアを形成するＭＯＳトランジスタ６、チャンネル選択手段となるチャンネル選択スイッチ７、共通信号線１１、第1の電流源８からなる。
リセットスイッチ２の片方の端子は、Ｖｒｅｓｅｔ端子につながっており、図１５に示すように全ての光電変換装置のＶｒｅｓｅｔ端子は共通である。
【００６２】
アンプ手段３はＭＯＳソースフォロアやボルテージフォロアアンプ等で形成し、動作状態を選択するアンプイネーブル端子１０を設けても良い。
この光電変換装置の出力端子ＶＯＵＴは、図１の信号処理回路の入力端子ＶＩＮに入力する。光電変換装置と信号処理回路は、１つの半導体基板上に形成することができる。
図１６は、本発明の第４の実施形態に係る光電変換装置と信号処理回路のタイミングチャートである。
【００６３】
以下にこのタイミングチャートを参照しながら、光電変換装置の動作を説明する。
図１６のφR、φRIN、φSIN、φSELは全ビットについて同時に動作する。φSO、φRO、φSCHはビットによって動作するタイミングが異なるので、(n)付で表示している。
まず、ｎビット目の光電変換ブロックの動作について説明する。
φSINのS１の位置のパルスにより転送スイッチ１５をオンして、フォトダイオード１に入射した光で発生した電荷の蓄積を行った後に得られる光信号を容量１３に読み出す。次にφRのＲ２の位置のパルスによりリセットスイッチ２がオンすると、フォトダイオード１の出力端子Vdiは基準電圧Vresetに固定され、リセットスイッチ２がオフすると、Vdiの電圧はVresetにオフノイズが加算された値になる。ここで、Ｖｒｅｓｅｔは、図１３に示すようにＶＲＥＦと等しく、熱雑音が小さいので、Vdiの電圧は、リセットする度に変動する量が小さくなる。
【００６４】
次にリセットスイッチ２がオフした直後、φRINのＲ２の位置のパルスにより転送スイッチ１４をオンして、フォトダイオード１のリセット後の基準信号を容量１２に読み出す。この後フォトダイオード１には、光電荷が蓄積し、Vdiの電位は光電荷の量に応じて変動する。この蓄積期間はφRのR2の期間の終了から、次の周期のφSINのS2の期間の終了までであるので、図６のＴＳ２の期間となり、全てのビットについて同じ期間になる。
次に、基準信号と光信号の読み出しの動作を説明する。
【００６５】
図１６のＴＳ２の蓄積期間中に、φSCH(n)のパルスによりチャンネル選択スイッチ７をオンすると同時にφSO(n)のパルスにより転送スイッチ１７をオンすると、容量１３に保持されていた光信号が共通信号線１１に読み出される。この期間はφSCH(n)のＳ1の部分である。
この光信号は、ＴＳ１の期間に蓄積された信号であり、φRのＲ１の位置のパルスによりリセットされたリセット電圧を基準としている。
【００６６】
次に、φRO(n)のパルスにより転送スイッチ１６をオンすると、容量１２に保持されていた基準信号が共通信号線１１に読み出される。この基準信号は、φRのＲ２の位置のパルスによりリセットされた信号である。
後段の信号処理回路で、この光信号と基準信号の差を取ると、φRの異なるパルスのリセットレベルの差を取ることになるが、Ｖｒｅｓｅｔ電圧の熱雑音が小さいので、光による電圧差だけを取り出すことができる。
次に、φSCH(n)をオフしてから、次のビットのチャンネル選択スイッチ７がφSCH(n+1)によってオンし、φSO(n+1)のパルスにより次のビットの転送スイッチ１７をオンすると次のビットの光信号の読み出しが始まる。n+1ビット目の他のパルスは、nビット目のパルスよりも、全てφSCHのオン期間だけ後ろにずれる。
【００６７】
この実施例では、ＴＳ２の期間でフォトダイオードが蓄積動作中に、前の蓄積期間ＴＳ１の期間で蓄積した光信号を読み出すことができる。したがって、ＲＧＢの３色のＬＥＤを順に点灯して、カラー画像データを読み取ることができる。たとえば、ＴＳ１の期間に赤のＬＥＤを点灯し赤の成分を読み取り、ＴＳ２の期間に緑のＬＥＤを点灯し緑の成分を読み取り、ＴＳ２の次の期間に青のＬＥＤを点灯し青の成分を読み取ることができる。この場合、ＴＳ２の期間内に赤の光信号を読み出すことになる。
【００６８】
上記のように、共通信号線１１のＶＯＵＴ端子からは、nビット目の光信号、nビット目の基準信号、n+1ビット目の光信号、n+1ビット目の基準信号の順で出力される。これは、光電変換装置１と光信号と基準信号の順番が逆になるが、図１６に示すパルスφSH1、φCLAMP、φSH2を使い、本発明の第１の実施形態に係る光電変換装置と同様に、図１の信号処理回路で光信号と基準信号の差をＶＲＥＦを基準に増幅することができる。
【００６９】
以上の説明で、光電変換装置は、基準信号と光信号を順に出力するものであれば、どのような回路であってもよい。リニアセンサー、エリアセンサーともに信号処理することができる。また、基準信号と光信号の出力の順が逆であっても、減算器のＩＮＰとＩＮＭの端子を逆に接続すれば、対応できる。また、減算器のＩＭＰとＩＮＭの端子を逆に接続すれば、減算器の出力はＶＲＥＦレベルを基準に反転するので、光信号の感度が正負どちらであっても、信号処理回路の感度を正にできる。
【００７０】
以上のように、本発明によれば、前半の期間と後半の期間の減算器の出力には同じオフセット電圧が乗っており、電圧クランプ回路で、この前半と後半の減算器の出力の差を取り出すので、基準電圧を基準とした、減算器のオフセットをキャンセルした信号を取り出すことができる。したがって、固定パターンノイズの小さい電変換装置を得ることができる。また、光電変換手段と信号処理回路が１つの半導体基板上に形成されたリニアイメージセンサーＩＣやエリアイメージセンサーＩＣを作ることができる。
【００７１】
また、図１３に示すように、このリニアイメージセンサーＩＣを複数実装し、各イメージセンサーＩＣに供給するリセット電圧を共通にすれば、全てのイメージセンサーＩＣのフォトダイオードのリセット電圧が同じになるので、ＩＣごとの感度のばらつきを小さくできる。また、この実施例によれば、受光素子のリセット電圧を、ＶＲＥＦ端子を通じて外部から供給できるので、熱雑音の小さい安定した電圧を供給することができる、したがって、読み取り画像に筋が入ってしまうという問題を解決できる。
【００７２】
また、共通にした基準電圧端子とＧＮＤなどの間に、大きな容量４８を入れて、リセット電圧の熱雑音をさらに低減することで、より安定した読み取り画像を得ることができる。
容量４８は0.01uF以上とし、ＶＲＥＦ端子より供給するリセット電圧は１Ｖから、電源電圧よりも１Ｖ程度低い電圧の範囲とするとよい。
以上の本発明の実施形４の密着型イメージセンサーの説明で、信号処理回路４２は、ＩＣに内蔵されていなくともよい。
【実施例５】
【００７３】
図１７は、本発明の第５の実施形態に係る密着型イメージセンサーの概略図である。第４の実施形態例との違いは、信号処理回路４２の基準電圧ＶＲＥＦを、受光素子のリセット電圧と共通にしたことである。このとき、受光素子のリセット電圧は、自由に設定できなくなるが、信号処理回路４２の基準電圧ＶＲＥＦは通常１Ｖ前後であるので、実用上問題ない。
【００７４】
これにより、ＩＣの外部から供給する基準電圧を１種類にすることができ、また、信号処理回路４２の基準電圧の安定性と熱雑音も小さくできるので、信号処理回路４２で乗る雑音も小さくすることができる。
【実施例６】
【００７５】
図１８は、本発明の第６の実施形態に係る密着型イメージセンサーの概略図である。第４の実施形態例との違いは、各イメージセンサーＩＣ４１の内部に、基準電圧回路４４と、基準電圧回路４４の出力端子と基準電圧端子４６の間の抵抗４５が設けてある点である。抵抗４５の値は１ＫΩ前後とする。
【００７６】
図１８の構成のイメージセンサーでは、基準電圧ＶＲＥＦは、各イメージセンサーＩＣ４１の内部の基準電圧回路４４の発生する基準電圧の平均値になる。したがって、全てのイメージセンサーＩＣ４１のリセット電圧は、同一にすることができ、本発明の第４の実施形態例の密着型イメージセンサーと同じ効果が得られる。さらに、外部から基準電圧を供給する必要が無く、使いやすい。
【００７７】
また、図示していないが、図１８の構成で、信号処理回路４２の基準電圧ＶＲＥＦを、受光素子のリセット電圧と共通にすることもできる。この場合、本発明の第５の実施形態例の密着型イメージセンサーと同じ効果が得られる。さらに、外部から基準電圧を供給する必要が無く、使いやすい。
以上の説明で、本発明は上述した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００７８】
【図１】本発明の第１実施例の信号処理回路のブロック図である。
【図２】本発明の第１実施例のサンプルホールド回路の回路図である。
【図３】本発明の第１実施例のバッファー回路の回路図である。
【図４】本発明の第１実施例の増幅回路の回路図である。
【図５】本発明の第１実施例の減算器の回路図である。
【図６】本発明の第１実施例の電圧クランプ回路の回路図である。
【図７】本発明の第１実施例の光電変換装置の概略回路図である。
【図８】本発明の第１実施例と第２実施例の光電変換装置の全体構成図である。
【図９】本発明の第１実施例の光電変換装置と信号処理回路のタイミングチャートである。
【図１０】本発明の第２実施例の光電変換装置の概略回路図である。
【図１１】本発明の第２実施例の光電変換装置と信号処理回路のタイミングチャートである。
【図１２】本発明の第３実施例の密着型イメージセンサーの概略図である。
【図１３】本発明の第４実施例の密着型イメージセンサーの概略図である。
【図１４】本発明の第４実施例の光電変換装置の概略回路図である。
【図１５】本発明の第４実施例の光電変換装置の全体構成図である。
【図１６】本発明の第４実施例の光電変換装置と信号処理回路のタイミングチャートである。
【図１７】本発明の第５実施例の密着型イメージセンサーの概略図である。
【図１８】本発明の第６実施例の密着型イメージセンサーの概略図である。
【図１９】従来例１のイメージセンサーの回路図である。
【図２０】従来例１のイメージセンサーのタイミングチャートである。
【図２１】従来例２のイメージセンサーの回路図である。
【図２２】従来例２のイメージセンサーのタイミングチャートである。
【符号の説明】
【００７９】
１  フォトダイオード
２  リセットスイッチ
３  アンプ  
４  転送スイッチ
５  容量
６  ＭＯＳトランジスタ
７  チャンネル選択スイッチ
８  第１の電流源
９  寄生容量 
１０    アンプイネーブル端子
１１    共通信号線
１２、１３   容量
１４、１５、１６、１７  転送スイッチ
２１  サンプルホールド回路
２２  バッファーアンプ
２３  バッファーアンプ
２４  減算器
２５  電圧クランプ回路
２６  バッファーアンプ
２７  サンプルホールド回路
２８  バッファーアンプ
２９  トランスミッションゲート
３０  トランスミッションゲート
３１  ダミースイッチ
３２  オペアンプ
３３  クランプ容量
４１   イメージセンサーＩＣ
４２   信号処理回路
４３   光電変換装置
４４   基準電圧回路
４５   抵抗
４６   基準電圧端子
４７   信号出力端子
４８   容量
５１  第２の電流源
Ａｎ  ｎビット目の光電変換ブロック
１０１  フォトダイオード  
１０２  リセットスイッチ
１０３  ソースフォロアアンプ
１０４  定電流源
１０５  読み出しスイッチ
１０６  共通信号線
１０７  信号線リセットスイッチ
１０８  寄生容量
１０９  オペアンプ
１１０  抵抗
１１１  抵抗
１１２  チップセレクトスイッチ
１１３  容量
１１４  ＭＯＳトランジスタ
１１５  容量
１１６  出力端子
Ａｎ  ｎビット目の光電変換ブロック
Ｂｍ  ｍチップ目のイメージセンサーＩＣブロック
Ｃ    クランプ回路 
Ｄ    反転増幅器
【図１】
2005012752.tif 000003
【図２】
2005012752.tif 000004
【図３】
2005012752.tif 000005
【図４】
2005012752.tif 000006
【図５】
2005012752.tif 000007
【図６】
2005012752.tif 000008
【図７】
2005012752.tif 000009
【図８】
2005012752.tif 000010
【図９】
2005012752.tif 000011
【図１０】
2005012752.tif 000012
【図１１】
2005012752.tif 000013
【図１２】
2005012752.tif 000014
【図１３】
2005012752.tif 000015
【図１４】
2005012752.tif 000016
【図１５】
2005012752.tif 000017
【図１６】
2005012752.tif 000018
【図１７】
2005012752.tif 000019
【図１８】
2005012752.tif 000020
【図１９】
2005012752.tif 000021
【図２０】
2005012752.tif 000022
【図２１】
2005012752.tif 000023
【図２２】
2005012752.tif 000024