(57)【要約】      （修正有）【課題】デジタル−アナログ変換器のビット幅を変更することなく、少ない費用で、光学記録媒体用の記録及び／又は再生装置のサーボ制御回路のデジタル−アナログ変換器の分解能を増大させる。【解決手段】デジタルデータソース（ＤＤ）の下位ビット（Ｌ）がパルス密度方法又はパルス幅方法を用いて量子化され、その量子化結果が、上位ビット（Ｈ）の最大値を除いたデジタルデータソース（ＤＤ）の上位ビット（Ｈ）の値に加えられるという手段を用いた方法及び回路装置。【選択図】図１
2005176360.tif 000002
【特許請求の範囲】
【請求項１】
デジタル−アナログ変換器（ＤＡ）の出力信号の分解能を増大させる目的で、デジタルデータソース（ＤＤ）の下位ビット（Ｌ）がパルス密度方法又はパルス幅方法を用いて量子化され、その量子化の結果が、上位ビット（Ｈ）の最大値を除く前記デジタルデータソース（ＤＤ）の前記上位ビット（Ｈ）の値に加えられることを特徴とする、例えばサーボ制御回路の前記デジタルデータソース（ＤＤ）より小さいビット幅を有するデジタル−アナログ変換器（ＤＡ）のような、前記デジタル−アナログ変換器（ＤＡ）の分解能を増大させる手段を有する光学記録媒体用の記録及び／又は再生装置。
【請求項２】
前記デジタル−アナログ変換器（ＤＡ）のビット幅より小さい又はそれと同等のビット幅を有するアキュムレータ又はカウンタ（ＣＮＴ）が接続されている比較器（ＣＰ１）が、前記デジタルデータソース（ＤＤ）の前記下位ビット（Ｌ）を量子化するために使用されることを特徴とする、請求項１に記載の記録及び／又は再生装置。
【請求項３】
前記デジタル−アナログ変換器（ＤＡ）が、前記デジタルデータソース（ＤＤ）又は高周波数に対応する周波数でクロック制御されることを特徴とする、請求項１に記載の記録及び／又は再生装置。
【請求項４】
パルス密度方法を用いて前記デジタルデータソース（ＤＤ）の前記下位ビット（Ｌ）を量子化することにより前記デジタル−アナログ変換器（ＤＡ）の出力信号の分解能を増大させる目的で、前記デジタルデータソース（ＤＤ）の前記下位ビット（Ｌ）が累積され、前記デジタルデータソース（ＤＤ）の前記上位ビット（Ｈ）が、前記上位ビット（Ｈ）の最大値を除き、前記下位ビット（Ｌ）の累積に従ってインクリメントすることを特徴とする、請求項１に記載の記録及び／又は再生装置。
【請求項５】
パルス幅方法を用いて前記デジタルデータソース（ＤＤ）の前記下位ビット（Ｌ）を量子化することにより前記デジタル−アナログ変換器（ＤＡ）の出力信号の分解能を増大させる目的で、前記デジタルデータソース（ＤＤ）の前記下位ビット（Ｌ）が、前記デジタルデータソース（ＤＤ）のクロック周期内で上昇するカウント（ＣＶ）と比較され、前記デジタルデータソース（ＤＤ）の前記上位ビット（Ｈ）が、前記上位ビット（Ｈ）の最大値を除き、前記比較の結果を用いてインクリメントすることを特徴とする、請求項１に記載の記録及び／又は再生装置。
【請求項６】
前記上位ビット（Ｈ）の最大値を除いた前記上位ビット（Ｈ）をインクリメントさせる目的で、前記デジタルデータソース（ＤＤ）の前記下位ビット（Ｌ）の累積のオーバーフロー（Ｃ）が、前記上位ビット（Ｈ）に加えられることを特徴とする、請求項４に記載の記録及び／又は再生装置。
【請求項７】
前記デジタルデータソース（ＤＤ）により提供され、前記デジタル−アナログ変換器（ＤＡ）に与えられない前記下位ビット（Ｌ）が、加算器（Ａ１）へのフィードバックと結び付けられるレジスタ（Ｒ）と接続される第１の加算器（Ａ１）を用いて累積され、累積の間に前記第１の加算器（Ａ１）内で発生する前記オーバーフロー（Ｃ）が、前記上位ビット（Ｈ）の最大値を除いた前記上位ビット（Ｈ）に第２の加算器（Ａ２）によって加えられることを特徴とする、請求項４に記載の記録及び／又は再生装置。
【請求項８】
前記上位ビット（Ｈ）の最大値を除いた前記上位ビット（Ｈ）を増加させる目的で、その期間が前記デジタルデータソース（ＤＤ）のクロック周期内の前記下位ビット（Ｌ）の値に対応する前記オーバーフロー（Ｃ）が、前記上位ビット（Ｈ）に加えられることを特徴とする、請求項５に記載の記録及び／又は再生装置。
【請求項９】
デジタルデータソース（ＤＤ）の下位ビット（Ｌ）を積分するフィルタ及び上位ビット（Ｈ）の最大値を除いた前記デジタルデータソース（ＤＤ）の上位ビット（Ｈ）を、前記下位ビット（Ｌ）を積分したオーバーフロー（Ｃ）でインクリメントさせるインクリメンタが、前記デジタル−アナログ変換器（ＤＡ）の出力信号の分解能を増大させるために使用されることを特徴とする、例えばサーボ制御回路の前記デジタルデータソース（ＤＤ）より小さいビット幅を有する前記デジタル−アナログ変換器（ＤＡ）のような、前記デジタル−アナログ変換器（ＤＡ）の分解能を増大させる手段を有する光学記録媒体用の記録及び／又は再生装置。
【請求項１０】
前記デジタルデータソース（ＤＤ）の前記下位ビット（Ｌ）を積分する前記フィルタがデータレジスタ（Ｒ）を伴う第１の加算器（Ａ１）であり、前記データレジスタ（Ｒ）が前記第１の加算器（Ａ１）の出力と接続され及び前記データレジスタ（Ｒ）の出力が前記第１の加算器（Ａ１）の入力へのフィードバックと結び付けられ、前記インクリメンタが、そのビット幅に関して、前記デジタル−アナログ変換器（ＤＡ）のビット幅に応じて限定される第２の加算器（Ａ２）であることを特徴とする、請求項９に記載の記録及び／又は再生装置。
【請求項１１】
前記デジタル−アナログ変換器（ＤＡ）が、インクリメンタを介して前記デジタルデータソース（ＤＤ）に接続され、前記インクリメンタが前記デジタルデータソース（ＤＤ）の上位ビット（Ｈ）を提供する端子に接続され、及び値をインクリメントするために、前記デジタルデータソース（ＤＤ）の下位ビット（Ｌ）を提供する端子に接続される量子化回路のオーバーフロー（Ｃ）に接続されることを特徴とする、例えばサーボ制御回路の前記デジタルデータソース（ＤＤ）より小さいビット幅を有する前記デジタル−アナログ変換器（ＤＡ）のような、前記デジタル−アナログ変換器（ＤＡ）の分解能を増大させる手段を有する光学記録媒体用の記録及び／又は再生装置。
【請求項１２】
前記量子化回路が、前記デジタルデータソース（ＤＤ）の下位ビット（Ｌ）を提供する端子に接続され、データレジスタ（Ｒ）を伴う第１の加算器（Ａ１）であり、前記データレジスタ（Ｒ）が前記第１の加算器（Ａ１）の出力（Ａ）に接続され、及び前記データレジスタ（Ｒ）の出力が前記第１の加算器（Ａ１）の入力へのフィードバックと結び付けられ、前記デジタル−アナログ変換器（ＤＡ）及び前記データレジスタ（Ｒ）がクロック発生器（ＣＬ）に接続され、前記第１の加算器（Ａ１）がオーバーフロー（Ｃ）を有し、及び前記インクリメンタがそのビット幅に関して、前記デジタル−アナログ変換器（ＤＡ）のビット幅に応じて相応に限定される第２の加算器（Ａ２）であることを特徴とする、請求項１１に記載の記録及び／又は再生装置。
【請求項１３】
前記量子化回路が、前記デジタルデータソース（ＤＤ）の前記下位ビット（Ｌ）を提供する端子に接続される比較器（ＣＰ１）であり、前記比較器の出力が前記オーバーフロー（Ｃ）を形成し、前記比較器がカウンタ（ＣＮＴ）に接続され、前記カウンタ（ＣＮＴ）が、上昇する又は減少するカウント（ＣＶ）を提供し、及び前記カウンタ（ＣＮＴ）のビット幅に応じて削減されるクロック周期（ＣＬ２）を、前記カウンタ（ＣＮＴ）及び前記デジタル−アナログ変換器（ＤＡ）に接続されるクロック発生器（ＣＬ）を用いて前記デジタルデータソース（ＤＤ）に提供することを特徴とする、請求項１１に記載の記録及び／又は再生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光学記録媒体用の記録及び／又は再生装置の例えばトラック制御及び／又は集束のために使用されるような、サーボ制御回路のデジタル−アナログ変換器の分解能を増大させる手段を有する光学記録媒体用の記録及び／又は再生装置に関する。具体的には、特に、デジタル−アナログ変換器のビット幅を増大することなく、デジタル−アナログ変換器の分解能又は精度を増大させる方法及び装置である。
【背景技術】
【０００２】
光学記録及び／又は再生装置の例は、光学記録媒体、つまり略称ＣＤであるコンパクトディスク又は略称ＤＶＤであるデジタル多用途ディスクからデータを読みとる又はデータを記録媒体に書き込むために、光学走査装置、いわゆるピックアップを装備するＣＤ又はＤＶＤプレーヤー及びレコーダーである。トラック制御回路を用いて、光学記録媒体のデータを読み取る又はデータを光学記録媒体に書き込むビーム、つまりレーザービームが光学記録媒体のデータトラックに沿って案内されるようにピックアップが案内される。集束制御回路を用いて、レーザービームが光学記録媒体又は光学記録媒体のデータキャリア平面上に集束され、適切な場合、更なる制御回路がレーザービームを記録媒体上に垂直に向かわせるために提供される。サーボ制御回路という総称は、この型の制御回路のことをいうのが常である。デジタルサーボ制御回路は、好ましくは、光学記録媒体用の記録及び／又は再生装置に使用される。アナログ信号がアナログ−デジタル変換器を用いてデジタル化されるときに発生する制御偏差はデジタル処理され、及び制御偏差を削減する作動信号がデジタル−アナログ変換器を用いて提供され、その分解能は一般に、デジタル処理された信号の分解能よりも小さい。アナログ−デジタル変換器の分解能は、例えば１６ビットであり、又は、より小さい分解能の場合には、例えばオーバーサンプリング及びデジタル領域のフィルタにより１６ビットに計算される。一方デジタル−アナログ変換器の分解能又はビット幅は、例えば一般にデジタル−アナログ変換器に対するコストを理由として８ビットに制限される。デジタル−アナログ変換器の分解能が小さいために、操作変数にはアナログ制御偏差に対応する分解能又は精度が提供されない。８ビットのデジタル−アナログ変換器の分解能は、トラッキングの場合およそ１０μｍから２０μｍである。しかし、トラック間の距離はＤＶＤの場合はたった０．７４μｍであり、ＣＤの場合は１．６μｍである。操作変数又は作動信号は、レギュレータが制御回路のダイナミックレンジの範囲内で補償しようと試みる制御偏差を引き起こす。制御回路では、これにより１ＫＨｚから２ＫＨｚの制御回路の移動周波数以下である周波数を伴うトラックの振動がもたらされる。この周波数は量子化により管理され、量子化レベルの範囲内でトラックの位置とともに変わるので、量子化雑音とも呼ばれる。作動信号の中間値の設定又は変動範囲の平均化は、アクチュエータに特有の低域通過フィルタ特性を用いて達成され、これは、この周波数範囲内で、モータ又はアクチュエータの質量又は慣性により排他的に形成される。巻線により形成される１０ＫＨｚより大きい周波数の低域通過フィルタの特性は、量子化雑音に何の影響も与えない。しかし、後者は、好ましくは、外乱変数に起因する偏差に加えて、量子化雑音により管理される方法で、アクチュエータがトラック間隔のおよそ１０％の範囲でトラックの中心に関して移動するという効果を有する。原理上は、大きいビット幅を有するデジタル−アナログ変換器を用いて、これらの不利点を取り除くこと又は比較的高い記録密度を有する光学記録媒体用の記録及び／又は再生装置の作動信号の分解能又は精度を増大させ���ことは可能である。しかし、増大するコストに加えて、大きいビット幅を有するデジタル−アナログ変換器は回路のアナログ範囲により大きいチップ領域も必要とする。しかしそれは高度な集積度を有する集積回路にとって特に不利である。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従って、本発明の目的は、デジタル−アナログ変換器のビット幅を変更することなく、少ない費用で、光学記録媒体用の記録及び／又は再生装置のサーボ制御回路のデジタル−アナログ変換器の分解能を増大させることである。
【課題を解決するための手段】
【０００４】
本目的は、独立した請求項に明記された特徴を用いて達成される。有利な改良点が独立した請求項に明記されている。
【０００５】
本発明の１つの側面は、高い分解能を有する作動信号を提供する目的と制御回路の量子化雑音を削減する目的のために、光学記録媒体用の記録及び／又は再生装置の所定のサーボ制御回路のデジタル−アナログ変換器の分解能又は精度を増大させることである。デジタル−アナログ変換器のビット幅もデジタル−アナログ変換器にデジタル−アナログ変換用データを提供するデジタルデータソースも変更する意図はないが、にもかかわらず所定のデジタル−アナログ変換器には、少ない費用で、アクチュエータに増大した分解能を有する作動信号を提供することが意図されている。目標値に対するアクチュエータの精密制御は、例えば小さい又は比較的小さいトラック間隔の場合にトラッキングすること及び一般的に例えば光学記録媒体の引っかき傷又は汚れにより引き起こされる制御妨害後のさらなる精密制御にとって特に重要である。デジタル制御信号又は作動信号は、デジタル−アナログ変換器のビット幅より大きいビット幅でサーボ制御回路内で利用できるが、デジタル−アナログ変換器のビット幅を増大させる意図はなく、デジタル−アナログ変換器がアナログ作動信号に提供する分解能又は精度は、それにもかかわらず増大されることが意図されている。さらに、制御回路のダイナミックレンジ及びアクチュエータに特有の限定周波数と低域通過フィルタを変更する意図もまたない。
【０００６】
サーボ制御回路では、デジタルデータソースの上位ビットだけが、そのビット幅が制限されているという理由で、デジタル−アナログ変換器に与えられる。デジタルデータソースは、例えばデジタルサーボプロセッサ、デジタルサーボプロセッサの低域通過フィルタ又は例えば１００ＫＨｚのクロック周波数を有するマイクロコントローラである。デジタル−アナログ変換器は、一般にデジタルデータソースの周波数で同様にクロック制御されるが、それはその信号の分解能及び精度がすでにデジタルデータソースのクロック周波数及びビット幅により規定されているからである。デジタル−アナログ変換器のより高い分解能はオーバーサンプリング又はより高いクロック速度では達成できない。
【０００７】
それにもかかわらずデジタル−アナログ変換器の分解能又はデジタル−アナログ変換器により提供される作動信号の分解能を増大させるために、デジタル−アナログ変換器の所定のビット幅によって、通常デジタル−アナログ変換器に与えられないデジタルデータソースの下位ビットが積分され、その積分が量子化レベルを超えるとすぐに、このレベルがさらに上位ビットに加えられ、一方で下位ビットの積分から量子化レベルを同時に取り出すという事実に存する方法及び回路装置が提供される。出力された量子化レベルは、フィルタ処理される又は低域通過フィルタ要素で積分される。この変化は高周波数でのことであるので、低域通過フィルタ処理はすでにドライバ電子機器内、又はアクチュエータ又はモータの巻線内で行われている。質量はフィルタ処理された平均値のみを見る。高周波数変調は、アクチュエータ又はモータの質量の位置に対して不利な影響を及ぼさない。質量はデジタル−アナログ変換器の量子化レベル間にあり、例えば１６ビット入力値に対応するアナログ平均値のみを見る。従って、質量は１６ビットの分解能で位置決めされ、アクチュエータの場合は合計でおよそ０．０５μｍとなり、従って量子化雑音が取り除かれる。
【０００８】
通常デジタル−アナログ変換器に与えられない下位ビットを量子化する目的のため、パルス密度方法とパルス幅方法及びさらに、要求されるビット数の点で異なる対応する回路装置が提供される。パルス密度方法の場合、下位ビットが累積され、この場合に起こるオーバーフローが、上位ビットの最大値を除いた上位ビットのデジタル値に加えられる。その結果、下位ビットを積分するフィルタが、下位ビットの積分によりデジタル−アナログ変換器の分解能を増大させるために使用される。それによって、デジタル−アナログ変換器の積分された出力信号のある期間に渡る平均値は、同一ビット幅を伴う比較的高い分解能又は精度を有する。オーバーフローは、上位ビットの最大値を除いたデジタルデータソースの上位ビットに加えられる、というのは、最大値を増やすことにより、デジタル−アナログ変換器のビット幅の範囲を超えた結果がもたらされるからである。デジタル−アナログ変換器の出力は作動信号を提供し、その信号は、その平均に関して、高精度又は高分解能で実現される目標値に対応する。量子化雑音もまた、制御が増大した分解能を伴う目標値に対して行われるという事実のおかげで削減される。本方法を実現する回路装置は、デジタル−アナログ変換器のちょうど上流に提供され、下位ビットの数に対応するビット幅を伴うアセンブリのみを必要とする。デジタル−アナログ変換器は、デジタルデータソースに対応するクロック速度又はより高いクロック速度で動作される。第１の例示的な実施形態によると、そのビット幅のために通常デジタル−アナログ変換器に与えられない下位ビットが、第１の加算器で加えられ、その加算の間に発生するオーバーフローが、その後第２の加算器を用いてデジタルデータソースの上位ビットに加えられる。第２の加算器により形成される合計は、上位ビットの最大値に制限され、デジタル−アナログ変換器に与えられる。デジタル−アナログ変換器は、受信した合計からの増大した精度又は分解能を有する作動信号に、増大したパルス密度を提供する。デジタルデータソースのデータ信号は、比較的小さいビット幅を有するデジタル−アナログ変換器ＤＡを用いて、デジタル−アナログ変換器のビット幅より高い分解能を伴う対応する信号に姿を変える。デジタル−アナログ変換器の分解能又はビット幅の先の下位ビットを加算する手段及びこの場合上述の方法で上位ビットに発生するオーバーフローを加算する手段を使って、デジタル−アナログ変換器のビット幅を増大させることなく、デジタル−アナログ変換器の分解能が増大し、より大きいビット幅を有するデジタル−アナログ変換器及び加算器を必要とすることなく量子化雑音が削減される。デジタル−アナログ変換器の出力は操作変数を提供し、その分解能は対応してより大きいビット幅を有するデジタル−アナログ変換器の分解能に対応する。従って、例示として、１６ビット分解能のデータソースと接続される８ビットのデジタル−アナログ変換器の出力信号の分解能は、デジタル−アナログ変換器の８ビットのビット幅を変更することなく８ビット増加する。
【０００９】
デジタルデータソースがデジタルデータに提供するデータ速度は規定されているので、アナログ領域のかなり大きいチップ領域を必要とする、相応してより大きいビット幅を有するデジタル−アナログ変換器を使って、同様にデジタルデータソースに対応する分解能だけを達成することが可能である。しかし、より高いビット幅のデジタル−アナログ変換器を用いても、デジタルデータソースのデータ速度が不変である場合、アナログ作動信号の精度を増大させることも量子化雑音をさらに削減することも可能ではない。下位ビットを考慮し及び同一の又は増大したデータ速度を用いて提供される作動信号の平均化は、既知の方法で、例えばトラック制御回路のモータ又は集束制御回路のアクチュエータといった低域通過フィルタ動作を有するアクチュエータを用いて行われる。本方法を実現するのに必要な加算器は、回路のデジタル領域内で実現され、従って、対応してより大きいビット幅を有するデジタル−アナログ変換器と比較して小さい領域を必要とし、それによりサーボ制御回路の所定のビット幅を有するデジタル−アナログ変換器の分解能又は精度が、少ないコストで増大する。
【００１０】
しかし、デジタル−アナログ変換器に接続されるアクチュエータの比較的軽微な低域通過フィルタ動作の場合でさえも分解能を増大させるパルス密度方法は、累積により高いクロック速度を有するときに、デジタル−アナログ変換器に非常に多くの変更をもたらす。デジタル−アナログ変換器は、通常サーボ制御回路で処理される信号よりかなり高い限定周波数を有するので、このことは一般に重要ではない。それにもかかわらずデジタル−アナログ変換器の必要な変更数を削減するために、パルス幅方法が第２の実施形態によって提供される。パルス幅方法の場合、限定されたビット幅のおかげでデジタル−アナログ変換器に与えられない下位ビットを量子化する目的のために、下位ビットの値と下位ビットの最大値まで周期的に上昇する値を比較する規定が作られる。その後その比較の結果は、そのゼロ又は１の状態が、下位ビットの値が下位ビットの最大値まで周期的に上昇する値より大きい又はそれ以下である期間の比率に対応するビットである。量子化の結果は、パルス密度方法に関連して述べられ、変更の数が少ないオーバーフローに対応する、というのは、下位ビットの量子化の結果は、その数とは対照的に、上位ビットの値を増大させる時間で表されるからである。パルス幅方法の場合、量子化の結果は同様に、上位ビットの最大値に限定される加算器に与えられる。本方法を実現するために、パルス密度方法と比較して、第１の加算器が比較器に代替され、レジスタがカウンタにより代替される回路装置が提供される。デジタル−アナログ変換器の分解能又は精度は、デジタル−アナログ変換器のビット幅を増大させることなく増大され、比較器及びカウンタはデジタル領域で実現されるので、増大した分解能を有するデジタル−アナログ変換器は、少ないコストと小さな空間という要件で実現できる。
【００１１】
本発明は、図面に示される例示的な実施形態を参照して詳細に説明される。
【発明を実施するための最良の形態】
【００１２】
図１に示されるブロック図は、第１の例示的な実施形態における、光学記録媒体用の記録及び／又は再生装置のサーボ制御回路（図示せず）のデジタル−アナログ変換器ＤＡの分解能を増大させる手段を示している。これらの手段は、その上位ビットＨが通常デジタル−アナログ変換器ＤＡに与えられるデジタルデータソースＤＤが、デジタルデータソースＤＤの下位ビットＬのためのアキュムレータ及び上位ビットＨとアキュムレータのオーバーフローが与えられるインクリメンタと接続されるという事実に存する。デジタルデータソースＤＤの上位ビットＨは、上位ビットＨの最大値を除いて、アキュムレータのオーバーフローで増加する。アキュムレータは、バッファメモリとして形成されるレジスタであり、例示的な実施形態では、第１の加算器Ａ１及びレジスタＲで形成される。デジタルデータソースＤＤの下位ビットＬは、その出力ＡがレジスタＲに接続される第１の加算器Ａ１に与えられ、レジスタＲ内で合計され、及びレジスタＲの出力から第１の加算器Ａ１の入力までフィードバックされる。その結果、オーバーフローＣが第１の加算器Ａ１内で生じ、インクリメンタに与えられる。インクリメンタは上位ビットＨが与えられる第２の加算器Ａ２で形成される。インクリメンタすなわち第２の加算器Ａ２は、上位ビットＨの最大値を除く上位ビットＨが、第１の加算器Ａ１のオーバーフローＣで増加するといった方法で、デジタル−アナログ変換器ＤＡのビット幅に制限される。図示される実施形態では、第２の加算器Ａ２に接続されるデジタル−アナログ変換器ＤＡは、制御回路内で、アクチュエータＧの制御偏差を削減する又はアクチュエータＧを制御する操作変数Ｓを、中断の場合又はオープン制御回路の場合の所定の値に提供し、クロック発生器ＣＬを用いてクロック制御される。クロック発生器ＣＬは、デジタルデータソースＤＤに対応する又は好ましくは高クロック周波数であるクロック速度を提供するレジスタＲもまたこのクロック周波数で制御される。図示される例示的な実施形態では、例えばデジタルサーボプロセッサ、デジタルサーボプロセッサの低域通過フィルタ又はマイクロコントローラであるデジタルデータソースＤＤは、１００ＫＨｚのクロック周波数が提供される１６ビットのビット幅を有する。デジタル制御信号又は例えば前述のオーバーサンプリング、補間及びフィルタリングを伴う制御信号として提供される１６ビットから、既知のサーボ制御回路は、独占的に、図１によると第２の加算器Ａ２に与えられる８つの上位ビットＨをしばしば使用する。デジタル−アナログ変換器ＤＡ用の８ビットの所定のビット幅を考えると、及び１００ＫＨｚで１６ビットを提供する所定のデジタルデータソースＤＤを用いて、操作変数Ｓに対する分解能及び光学記録媒体用の記録及び／又は再生装置のサーボ制御回路における量子化雑音は、制御回路の他のパラメータを変更することなく画定されるように見える。それにもかかわらず、図１及び図８に明記される手段によって、操作変数Ｓの精度又は分解能が増大し、量子化雑音が削減される。操作変数Ｓという用語は、制御回路において、制御偏差を削減する制御回路のアクチュエータＧを操るために使用されるレギュレータの出力を意味する。アクチュエータＧは、通常微駆動装置及び粗駆動装置を含み、走査ビーム又は記録ビームを光学記録媒体のトラック上に案内する、例えば集束アクチュエータ又は駆動システムである。量子化雑音は、量子化に使用されるデジタルレベル段階の数に左右されるデジタル信号の雑音効果である。量子化雑音は、瞬間的に有効なサンプル及び元の信号との間の差異を表す。量子化の分解能が高ければ高いほど、量子化雑音は低くなる。
【００１３】
図１に示される例示的な実施形態によると、上位ビットＨが取り出されるデジタルデータソースＤＤの出力は第２の加算器Ａ２の入力と接続され、一方で下位ビットＬが存在する出力は、第１の加算器Ａ１の入力と接続される。１６ビットのビット幅を有するデジタルデータソースＤＤは、デジタル−アナログ変換器ＤＡのビット幅に従って、８つの上位ビットＨと８つの下位ビットＬを提供する。８つの下位ビットＬは、第１の加算器Ａ１に与えられる。第１の加算器Ａ１は８＋８ビット加算器であり、その出力ＡはレジスタＲの入力に接続され、該レジスタの出力は第１の加算器Ａ１の入力側へのフィードバックと結びつけられる。レジスタＲでは、第１の加算器Ａ１を介してレジスタＲに与えられる８つの下位ビットＬが、レジスタＲに印加されるクロック周波数で合計され、及び第１の加算器Ａ１にフィードバックされ、それによりキャリーと呼ばれるオーバーフローＣが第１の加算器Ａ１内に作られる。８ビットのデジタル−アナログ変換器ＤＡより提供される操作変数Ｓの分解能が、１００ＫＨｚで１６ビットワードを提供するデジタルデータソースＤＤに従って８ビット増大するために、同様に１００ＫＨｚである又はより高い値を有するクロック発生器ＣＬのクロック周波数を提供することが必要である。キャリーすなわちオーバーフローＣは第２の加算器Ａ２に与えられ、それは８ビット＋１ビット加算器であり、８ビットまでという制限を伴う。オーバーフローＣにより、それを用いて上位ビットの最大値を除く上位ビットＨが第２の加算器で増加し、デジタル−アナログ変換器ＤＡが８ビットごとに増加する精度又は分解能を有する操作変数Ｓを提供するという効果がある。この例示的な実施形態では、デジタルデータソースＤＤの分解能は１６ビットであり、一方残りの構成要素、つまり加算器Ａ１とＡ２、レジスタＲ及びデジタル−アナログ変換器ＤＡの分解能はたった８ビットである。デジタル−アナログ変換器ＤＡのビット幅は変更されないが、下位ビットＬ及びこの場合に発生するオーバーフローＣを上位ビットＨに加える手段が、相応してより大きいビット幅を有するデジタル−アナログ変換器ＤＡを使用するときとほぼ同様の分解能及び／又は精度を達成する。従って、相応して高い分解能をアナログ−デジタル変換器又はデジタルレギュレータに提供することで十分であり、一方極めて小さいビット幅が、特に、サーボ制御回路において、相応に高いビット幅を有する構成要素で実現する場合に期待されるのと実質上同じ分解能を達成するために、デジタル−アナログ変換器ＤＡといった残りの構成要素に提供される。図１で明記される回路装置の実現には、少ないコストと集積回路上に小さい空間を必要とする、又は数学的手段を伴う回路装置の機能をまねるソフトウェアソリューションとして実施される。コストを削減することに対する特段の一因は、デジタル−アナログ変換器ＤＡの分解能を増大させる手段がデジタル領域に提供されるという事実によるものである。デジタルデータソースＤＤの下位ビットＬを積分すること及び上位ビットＨを増加することにより、デジタル−アナログ変換器ＤＡのビット幅を超えない状況を考慮して、上位ビットＨの和が形成され、デジタル−アナログ変換器ＤＡに与えられる。これにより、上位ビットＨが最大値に到達する際のデジタル−アナログ変換器ＤＡのビット幅の範囲を超えた結果が回避される。さもなければ、デジタル−アナログ変換器ＤＡが、上位ビットＨの値又は上位ビットＨの１ビットずつ増加した値を出力する。上位ビットＨの値は、下位ビットＬの積分の結果に従って、上位ビットＨの１ビットだけ増加される。
【００１４】
サーボ制御回路のデジタル−アナログ変換器ＤＡの分解能を増大させることが、図２から図７に示されるダイアグラムに関連して示されており、それらの図は、デジタル−アナログ変換器ＤＡのクロック周期Ｔの数に対するバイナリ値ＢＷを示している。過度に低い分解能のため直線として現れる線ＤＤ１において、図２は１６ビット分解能のデジタルデータソースＤＤのバイナリ値ＢＷを示し、そのデータは１００ＫＨｚで提供され、各場合２５６クロック周期Ｔ後に１バイナリ値ＢＷずつ増加する。バイナリ値ＢＷが各場合２５６クロック周期Ｔ後にバイナリ値ＢＷずつ増加する及び２５．６ＭＨｚのデジタル−アナログ変換器ＤＡのクロック周波数がこの実施形態で選択されたという事実のおかげで、デジタルデータソースＤＤの上位ビットＨだけが与えられる既知の８ビットデジタル−アナログ変換器ＤＡは、６６，５３６クロック周期Ｔ後にのみ２５６のバイナリ値ＢＷを出力する。従って、既知の方法で上位ビットＨだけが与えられるデジタル−アナログ変換器ＤＡの出力信号ＤＡ１は、図２に示され、２５６クロック周期ごとにバイナリ値ずつ継続的に上昇する入力信号の場合に、６６，５３６クロック周期Ｔ後にのみ２５６に対応するバイナリ値ＢＷずつ増加する階段状の性質を有する。２５．６ＭＨｚのデジタル−アナログ変換器ＤＡの高クロック周波数にもかかわらず、図２に示され、既知の方法で上位ビットＨのみが与えられるデジタル−アナログ変換器ＤＡの出力信号ＤＡ１は低分解能しか有しない。従って、デジタル−アナログ変換器ＤＡの出力信号ＤＡ１の段の範囲内の中間値の設定は、例えば制御回路の中断後に又はサーボ制御回路の調節処理に必要であるが、十分な精度では不可能である。望ましい目標値から得られた偏差は、制御回路の対応する制御により及び適切な場合、比較的長い再起期間後に補償される。出力信号ＤＡ１は、デジタル−アナログ変換器ＤＡの可能な出力値間の望ましい目標値に正確に設定できないので、不利益なことに、レギュレータに量子化雑音とも呼ばれる基本振動が取り込まれる。デジタル−アナログ変換器ＤＡのビット幅を増加することなく、サーボ制御回路内の既知のデジタル−アナログ変換器ＤＡのこれらの不利益を取り除くために、上述された下位ビットＬの積分が提供される。上述のパラメータ及び図１に示され、例示として、それを用いて提案された方法が実行される回路装置を用いて、デジタル−アナログ変換器ＤＡが出力信号ＤＡ２を生成する。出力信号ＤＡ２は、図３に示され、分解能（図３には示されない）のためにつながった黒い長方形として現れる。実際、長方形は個別のパルスであり、そのパルスはそれらの平均という点から見て、図２に示され及び１６ビット分解能のデジタルデータソースＤＤのバイナリ値ＢＷを明示する線ＤＤ１に対応し、そのデータは１００ＫＨｚで提供され、それぞれの場合２５６クロック周期Ｔ後に１バイナリ値ＢＷずつ増加する。図３に白い破線として示される作動信号Ｓ１は、その後１００ＫＨｚの低域通過フィルタを用いてデジタル−アナログ変換器ＤＡの出力で形成される。１００ＫＨｚの低域通過フィルタは、例えばデジタル−アナログ変換器ＤＡの出力と接続されるアクチュエータＧにより又は更なる低域通過フィルタを用いて形成される。図３の作動信号Ｓ１と図２で線ＤＤ１として示される１６ビット分解能のデジタルデータソースＤＤのバイナリ値ＢＷとの比較により、８ビットのデジタル−アナログ変換器ＤＡが、そのビット幅を増加せずに、１６ビット分解能のデジタルデータソースＤＤに対応する出力信号ＤＡ２を提供するということがわかる。ここで提案される解決策は、好ましくは、作動信号Ｓ１を提供し、その作動信号Ｓ１は、その分解能又は精度に関して、１６ビットのデジタル−アナログ変換器ＤＡが回路内により大きい空間を必要とするという不利益を提供する信号に対応する。サーボ制御回路のデジタル−アナログ変換器ＤＡの分解能は、特定の手段によりそのビット幅を増大することなく増加される。デジタル−アナログ変換器ＤＡが、比較的高い分解能を有する作動信号Ｓ１を提供するという事実のおかげで、既知の段の範囲内の中間値を直接設定することができ、それにより、制御回路の中断直後、望ましい目標値又はデジタルデータソースＤＤにより提供される目標値が、アクチュエータＧに対応する精度で遅延なく提供される。ここで明記される解決策の利点をさらに示すために、図４から図６は、通常サーボ制御回路に発生するようなデジタルデータソースＤＤの正弦波信号及びデジタル−アナログ変換器ＤＡの分解能を増大させる特定の信号を有する相応の出力信号及び有しない相応の出力信号を示している。図４及び図５は、正の正弦波信号ＤＤ２Ｐのバイナリ値ＢＷを示し、図６及び図７は、１６ビットのビット幅を有し、１００ＫＨｚの周波数でデータを提供するデジタルデータソースＤＤの負の正弦波信号ＤＤ２Ｎのバイナリ値ＢＷを示している。ここで選択される例示的な実施形態では、デジタル−アナログ変換器ＤＡが、デジタルデータソースＤＤのデータ信号を２５．６ＭＨｚの周波数を伴うアナログ信号に変える。その後８ビットのビット幅を有する既知のデジタル−アナログ変換器ＤＡが、その出力で、図４に示される階段状の信号ＤＡ３Ｐを提供する。分解能を増大させる手段を有しないデジタル−アナログ変換器ＤＡの正で階段状の信号ＤＡ３Ｐは、図４に示されるように、デジタルデータソースＤＤの正の正弦波信号ＤＤ２Ｐより基本的に及び通常平均して小さく、後者との一致の数は少ない。中間値は直接生成できず、レギュレータの複数の制御処理後にのみ適切な場合の調整及び対応する低域通過フィルタリングを用いてのみ生成できる。デジタル−アナログ変換器ＤＡの分解能を増大させる手段を用いて、同様に８ビットのビット幅しか有しないデジタル−アナログ変換器ＤＡは、その出力で、増大した分解能を有し、デジタルデータソースＤＤの正の正弦波信号ＤＤ２Ｐに平均して正確に対応する信号ＤＡ４Ｐを提供する。デジタル−アナログ変換器ＤＡの出力での信号ＤＡ４ＰとデジタルデータソースＤＤの信号ＤＤ２Ｐ間の一致数の増加に基づき、望ましい目標値がさらに素早く及び精度を増して設定されることが明らかとなる。デジタルデータソースＤＤの信号ＤＤ２Ｐとデジタル−アナログ変換器ＤＡの出力での信号との間の実質上の完全一致は、低域通過フィルタにより達成される。低域通過フィルタリングは、例えば１００ＫＨｚの低域通過フィルタ特性を有するデジタル−アナログ変換器ＤＡに接続されるアクチュエータＧを用いて形成される。
【００１５】
図４及び図５から類推して、デジタル−アナログ変換器ＤＡの分解能を増大させる手段を用いて達成される効果により、デジタルデータソースＤＤの負の正弦波信号ＤＤ２Ｎの図６及び図７に関する違いを認識できる。デジタル−アナログ変換器ＤＡの分解能を増大させる手段を有しないデジタル−アナログ変換器ＤＡの出力信号ＤＡ３Ｎは、８ビットのビット幅を有するデジタル−アナログ変換器ＤＡがどちらの場合も相応に使用されるが、デジタル−アナログ変換器ＤＡの分解能を増大させる上述の手段を有するデジタル−アナログ変換器ＤＡの出力信号ＤＡ４Ｎと比較して、平均して小さく、低い分解能及び精度を有する。
【００１６】
デジタル−アナログ変換器ＤＡの分解能が、パルス密度方法に基づく下位ビットの量子化の結果で上位ビットの値を増加させることにより増大するという上述の例示的な実施形態に加えて、パルス持続時間方法又はパルス幅方法を含む第２の例示的な実施形態が明記される。比較のために、図９及び図１０は、異なる方法に対する増大した分解能を有するデジタル−アナログ変換器ＤＡの出力信号ＤＡ５、ＤＡ６を示し、どの場合も、図を容易にするために、異なる拡大縮小のクロック周期Ｔの数がもたらされ、５つの下位ビットの量子化が示されている。図９及び図１０では、１６ビットのビット幅を有するデジタルデータソースＤＤが、グラフＤＤ３を有するバイナリ値ＢＷを相応して提供する。グラフＤＤ３は、それぞれの場合に、３２クロック周期Ｔ後におよそ値１０ずつ増加する。図９に示されるパルス幅方法に従って下位ビットを量子化した場合のグラフＤＤ３を有するデジタルデータソースＤＤのバイナリ値ＢＷの階段状の増大により、デジタル−アナログ変換器ＤＡがより高い又は低いアナログ信号値を提供する持続時間の比率の変更がもたらされる。デジタル−アナログ変換器ＤＡの分解能ステージ内の下位ビットＬの上昇値を用いて、デジタル−アナログ変換器ＤＡが高い値を提供する時間が増加する。デジタル−アナログ変換器ＤＡの出力信号はパルス幅変調と似ており、それによりパルス幅方法という用語は、デジタル−アナログ変換器ＤＡの分解能を増大させる方法がそのビット幅を維持しているにもかかわらず上位ビットＨの変調に基づかないものであるけれども、この型の下位ビットＬの量子化に対して選択される。量子化という用語は、上位ビットＨに影響を及ぼし、増大した精度又は分解能を伴うデジタル−アナログ変換器ＤＡのアナログ信号の出力に反映される下位ビットＬの値の評価を表す。通常アナログ／デジタル変換の間に使用されるデジタルレベルステージの数を識別する量子化という用語は、ここではデジタルレベルステージに対して同義的に使用され、その出力周波数又は出力時間は下位ビットＬの値に対応し、及び上位ビットＨの最大値を除いた上位ビットＨの値に影響を及ぼす。上位ビットＨの出力時間がパルス幅方法を用いて下位ビットＬの値を量子化し、上位ビットＨの出力周波数がパルス密度方法を用いて下位ビットＬの値を量子化する。その結果、量子化という用語は、ここでは、誤りを補償する方法を意味するという一般的な定義に従って使用される。
【００１７】
図１０に示され及び第１の例示的な実施形態で説明されたように、デジタル−アナログ変換器ＤＡの分解能をパルス密度方法を用いて増大させることは、デジタル−アナログ変換器ＤＡが、そのステージの高いアナログ信号を下位ビットＬの値に対応する周波数で出力するという事実に基づいている。この場合、出力が生じる周波数範囲は、デジタルデータソースＤＤがデータに提供する周波数に比較的左右される。これにより、高周波数を使用することが可能となり、それにより、アクチュエータＧの軽微な低域通過フィルタ動作又は回路の接続能力が高い精度でフィルタリング又はアナログ信号の形成をするのに十分である。高クロック周波数又は単位時間ごとのデジタル−アナログ変換器ＤＡの多数のクロック周期Ｔを用いて、その後擬似アナログ信号が、デジタル−アナログ変換器ＤＡの出力で提供される。その結果、パルス密度方法を用いた量子化の利点は、デジタル−アナログ変換器ＤＡの出力信号ＤＡ６の高速度及びより良いフィルタ特性にある。
【００１８】
パルス幅方法による量子化の間のデジタル−アナログ変換器ＤＡの切り替え数が少ないために、パルス幅方法の間にほとんど切り替えエラーが発生せず、その結果が図９に示されている。一方、パルス幅方法を用いた下位ビットＬの完全な又は精確な量子化に対して、周波数に関連する依存関係又はデジタルデータソースＤＤがデータに与えるクロック周期ＣＬ２に関する依存関係を考慮することが必要である。パルス幅方法を用いて下位ビットＬの量子化を実現するために、図８のブロック図として示される回路装置が利用される。図８に示されるように、デジタルデータソースＤＤは、それをデジタルデータソースＤＤの下位ビットＬが与えられる比較器ＣＰ１及びデジタルデータソースＤＤの上位ビットＨが与えられる加算器Ａ２と接続する。この場合、加算器Ａ２及びデジタル−アナログ変換器ＤＡ及びアクチュエータＧといった加算器Ａ２の下流に接続される要素は、図１に示される第１の例示的な実施形態の要素と対応する。デジタル−アナログ変換器ＤＡ及び好ましくは比較器ＣＰ１と下位ビットの数に対応するビット幅を有するカウンタＣＮＴは、クロック発生器ＣＬにより駆動される。クロック発生器ＣＬは、好ましくは制御回路（図示されず）のシステムクロック周期又はそこから由来するクロック周期に対応するクロック周期を提供する。従って、カウンタＣＮＴはクロック周期ＣＬ２及びカウントＣＶを生成する。該クロック周期ＣＬ２はカウンタＣＮＴのビット幅だけクロック発生器ＣＬのクロック周波数を低減する。前記カウントＣＶはクロック発生器ＣＬのクロック周期で周期的にカウンタＣＮＴのビット幅まで上昇する。カウンタＣＮＴのカウントＣＶを提供する出力は、比較器ＣＰ１の第２の入力と接続され、カウンタＣＮＴのビット幅により削減されるクロック周期ＣＬ２を提供する出力は、デジタルデータソースＤＤのクロック入力に接続される。カウンタＣＮＴのビット幅により削減されるクロック周期ＣＬ２を伴うデジタルデータソースＤＤの制御により、所定の間隔の間実現されるマーク−スペース率を必要とするパルス幅方法を用いて下位ビットＬの量子化の実行が可能であるということが確実となる。下位ビットは、削減されたクロック周期ＣＬ２に対応する時間の間、変化せずに比較器ＣＰ１に与えられる。この時間の間、比較器ＣＰ１では、下位ビットＬの値がカウンタＣＮＴにより提供される上昇するカウントＣＶと比較され、それによりオーバーフローＣが比較器ＣＰ１の出力に、クロック周期ＣＬ２のクロック期間の間だけ生じる。そのオーバーフローの状態ゼロ又は１は下位ビットＬの最大値に対する下位ビットＬの現在値の比率に対応する。オーバーフローＣを形成する比較器ＣＰ１の出力は、加算器Ａ２の入力に接続され、それによりクロック周期ＣＬ２のクロック期間の範囲内で、上位ビットＨの値が、下位ビットＬの最大値に対する下位ビットＬの現在値の比率に対応する時間の間だけ１だけ増加する。しかし、上位ビットＨの値の増加は、デジタル−アナログ変換器ＤＡのビット幅の範囲を超えた結果を回避するために、上位ビットＨの最大値までしか実行されない。
【００１９】
デジタルデータソースＤＤの下位ビットＬは、パルス幅率として累積され、デジタルデータソースＤＤの上位ビットＨは、上位ビットＨの最大値を除いて、下位ビットＬの累積を用いてインクリメントし、それにより、デジタル−アナログ変換器ＤＡの出力信号の精度又は分解能を増大させる。
【００２０】
１６ビットのビット幅を有するデジタル−アナログ変換器ＤＡは、８ビットのビット幅を有するデジタル−アナログ変換器ＤＡと比較して、特に回路のアナログ領域において、より大きい領域又はより大きい空間を必要とするので、本方法及び本装置は好ましくは、多数の電子構成要素が、例えば、いわゆる単一チップ回路といった小さい空間上に配置される場合にも取り入れることができる。比較的極めて小さい空間を占めるデジタル回路要素はもっぱら、デジタル−アナログ変換器ＤＡの分解能を増大させる手段として使用される。デジタルサーボ制御回路では、量子化雑音が、デジタル−アナログ変換器ＤＡのビット幅を増大させることなく削減され、デジタル−アナログ変換器ＤＡの分解能が増大する。原理上は、本方法及び本装置は、例えばいわゆる雑音形成といったデジタル−アナログ変換器の精度を増大させるその他の既知の方法と組み合わせることもできる。
【００２１】
ここで記述された実施形態は例示としてのみ明記され、当業者は本発明の範囲内にある本発明のその他の実施形態を実現することができる。
【図面の簡単な説明】
【００２２】
【図１】サーボ制御回路のデジタル−アナログ変換器の分解能を増大させる第１の例示的な実施形態のブロック図を示している。
【図２】異なる分解能の場合の直線的に上昇するデータ信号のバイナリ値のダイアグラムを示している。
【図３】増大した分解能を有するデジタル−アナログ変換器のバイナリ値の、及び低域通過フィルタ処理後の操作変数としてのダイアグラムを示している。
【図４】所定のビット幅を有するデジタル−アナログ変換器を用いた正弦波信号の正の半周期のバイナリ値のダイアグラムを示している。
【図５】所定のビット幅を有し、分解能を増大させる手段を伴うデジタル−アナログ変換器を用いた正弦波信号の正の半周期のバイナリ値のダイアグラムを示している。
【図６】所定のビット幅を有するデジタル−アナログ変換器を用いた正弦波信号の負の半周期のバイナリ値のダイアグラムを示している。
【図７】所定のビット幅を有し、分解能を増大させる手段を伴うデジタル−アナログ変換器を用いた正弦波信号の負の半周期のバイナリ値のダイアグラムを示している。
【図８】サーボ制御回路のデジタル−アナログ変換器の分解能を増大させる第２の例示的な実施形態のブロック図を示している。
【図９】パルス幅方法により増大した分解能を有するデジタル−アナログ変換器のバイナリ値のダイアグラムを示している。
【図１０】パルス密度方法により増大した分解能を有するデジタル−アナログ変換器のバイナリ値のダイアグラムを示している。
【符号の説明】
【００２３】
ＤＡ  デジタル−アナログ変換器
ＤＤ  デジタルデータソース
Ｈ  上位ビット
Ａ１  第１の加算器
Ｒ  レジスタ
Ｌ  下位ビット
Ｃ  オーバーフロー
Ａ２  第２の加算器
Ｇ  アクチュエータ
Ｓ  操作変数
ＣＬ  クロック発生器
Ｇ  アクチュエータ
Ｔ  クロック周期
ＢＷ  バイナリ値
ＤＡ１  デジタル−アナログ変換器ＤＡの出力信号
Ｓ１  作動信号
ＤＤ２Ｐ  正の正弦波信号
ＤＤ２Ｎ  負の正弦波信号
ＣＰ１  比較器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【外国語明細書】
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