(57)【要約】【課題】従来のＰＰＭ復調回路では、パルス間隔をカウンタを用いて計測するために、チップレートより高速のクロックを用いており、高速ＰＰＭ信号の復調には適用が困難であった。【解決手段】ビットレートと同一の周波数を有するクロック信号を発生するクロック発生部１１と、入力信号のパルスが入力されたタイミングにおける前記クロック信号の状態を保持し、出力する前段サンプルホールド部１２と、前記クロック信号が入力されたタイミングにおける前記前段サンプルホールド部の出力信号の状態を保持し、復調信号として出力する後段サンプルホールド部１３とを備える。クロック信号の速度はビットレートと同じで良く、従来例と比較して低速で済む。【選択図】図１
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【特許請求の範囲】
【請求項１】
パルス位置変調された入力信号を復調するための回路であって、前記入力信号のビットレートと同一の周波数を有する所定位相のクロック信号を生成するクロック発生部と、
前記入力信号のパルスの立ち上がりタイミングにおいて前記クロック信号のレベルを保持し、出力する前段サンプルホールド部と、
前記クロック信号の立ち上がりタイミングにおいて前記前段サンプルホールド部の出力信号のレベルを保持し、出力する後段サンプルホールド部とを備えることを特徴とするＰＰＭ復調回路。
【請求項２】
前記前段サンプルホールド部及び後段サンプルホールド部は、Ｄフリップフロップにより構成されることを特徴とする請求項１記載のＰＰＭ復調回路。
【請求項３】
前記クロック信号のパルス幅は、変調により前記入力信号に与えられる時間偏移量に等しいことを特徴とする請求項１記載のＰＰＭ復調回路。
【請求項４】
前記クロック発生部は、入力される判定信号に基づき前記クロック信号の所定の位相を調整する機能を有しており、
前記後段サンプルホールド部から出力される復調信号において、所定パターンの復調結果が全て誤りの場合はクロック信号の位相をπ変化させ、一部誤りの場合はクロック信号の位相をπ／２変化させるように指示する前記判定信号を出力する位相判定部を備えることを特徴とする請求項１記載のＰＰＭ復調回路。
【請求項５】
前記後段サンプルホールド部から出力される復調信号において、所定パターンの復調結果が全て誤りの場合はクロック信号の位相πに相当する遅延時間を、一部誤りの場合はクロック信号の位相π／２に相当する遅延時間を示す判定信号を出力する位相判定部と、
前記前段サンプルホールド部の入力側に設けられ、前記位相判定部から出力される判定信号に基づき入力信号に所定の遅延時間を付与する遅延時間調整部とを備えることを特徴とする請求項１記載のＰＰＭ復調回路。
【請求項６】
前記クロック発生部は、入力される判定信号に基づき前記クロック信号の所定の位相を調整する機能を有しており、
前記後段サンプルホールド部から出力される復調信号において、所定パターンの復調結果において誤りビット数が正しく復調されたビット数より多い場合はクロック信号の位相をπ変化させ、
さらに、位相を変化させない場合の誤りビット数が、位相をπ／２変化させた時の誤りビット数より多い場合は、位相をπ／２変化させるように指示する前記判定信号を出力する位相判定部を備えることを特徴とする請求項１記載のＰＰＭ復調回路。
【請求項７】
１シンボルあたりＮビット（Ｎ≧２）の情報量に対応して多値パルス位置変調された入力信号を復調するための回路であって、
前記入力信号のシンボルレートと同一の周波数を有する所定位相のクロック信号を生成するクロック発生部と、
前記クロック発生部から出力されたクロック信号を２のｋ乗（ｋ＝１〜Ｎ−１）逓倍した逓倍クロック信号をそれぞれ出力するＮ−１個の逓倍器と、
前記クロック信号及び前記逓倍クロック信号に対応して設けられ、前記入力信号のパルスの立ち上がりタイミングにおいて、前記クロック信号もしくは前記逓倍クロック信号のレベルをそれぞれ保持し、出力するＮ個の前段サンプルホールド部と、
前記クロック信号の立ち上がりタイミングにおける、前記Ｎ個の前段サンプルホールド部の出力信号のレベルをそれぞれ保持し、出力するＮ個の後段サンプルホールド部とを備えることを特徴とするＰＰＭ復調回路。
【請求項８】
前記クロック発生部は、入力される判定信号に基づき前記クロック信号の位相を調整する機能を有しており、
前記Ｎ個の後段サンプルホールド部から出力される復調信号において、所定パターンの復調結果が全て誤りの場合はクロック信号の位相をπ／２Ｎ−１変化させ、一部誤りの場合はクロック信号の位相をπ／２Ｎ変化させるように指示する前記判定信号を出力する位相判定部を備えることを特徴とする請求項７記載のＰＰＭ復調回路。
【請求項９】
前記Ｎ個の後段サンプルホールド部から出力される復調信号において、所定パターンの復調結果が全て誤りの場合はクロック信号の位相π／２Ｎ−１に相当する遅延時間を、一部誤りの場合はクロック信号の位相π／２Ｎに相当する遅延時間を示す前記判定信号を出力する位相判定部と、
前記位相判定部から出力される判定信号に基づき前記入力信号に所定の遅延時間を付与する遅延時間調整部とを備えることを特徴とする請求項７記載のＰＰＭ復調回路。
【請求項１０】
パルス位置変調された入力信号を復調するための方法であって、前記入力信号のビットレートと同一の周波数を有する所定位相のクロック信号を発生し、
前記入力信号のパルスの立ち上がりタイミングにおいて前記クロック信号のレベルを保持し、これを前段サンプルホールド信号とし、
前記クロック信号の立ち上がりタイミングにおいて前記前段サンプルホールド信号のレベルを保持し、復調信号として出力することを特徴とするＰＰＭ復調方法。
【請求項１１】
１シンボルあたりＮビットの情報量に対応して多値パルス位置変調された入力信号を復調するための方法であって、
前記入力信号のシンボルレートと同一の周波数を有するクロック信号を発生し、
前記クロック発生部から出力されたクロック信号を２のｋ乗（ｋ＝１〜Ｎ−１）逓倍した逓倍クロック信号をそれぞれ生成し、
前記入力信号のパルスの立ち上がりタイミングにおいて、前記クロック信号もしくは前記逓倍クロック信号のレベルをそれぞれ保持し、これらをＮ個の前段サンプルホールド信号とし、
前記クロック信号の立ち上がりタイミングにおいて、前記Ｎ個の前段サンプルホールド信号の状態をそれぞれ保持し、復調信号として出力することを特徴とするＰＰＭ復調方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス位置変調（ＰＰＭ）された信号を受信するための装置、及びそれに用いられる復調方法に関するものである。
【背景技術】
【０００２】
パルス位置変調方式は、パルスの位置によって情報を伝送する変調方式であり、従来は光空間伝送等の分野において、比較的低速のアプリケーション用に用いられてきた。その一方で、近年ではＵＷＢ（Ｕｌｔｒａ  Ｗｉｄｅ  Ｂａｎｄ）伝送等の高速伝送方式においても適用が検討されている。
【０００３】
パルス位置変調信号を復調する一般的な方式として、連続するパルスの間隔を測定し、それを元に信号を復調する方式がある。この方式で用いられるパルス間隔測定回路について、特許文献１に開示されている「パルス位置変調通信方式」で用いられているパルス間隔測定回路を例に説明する。
【０００４】
図１６はこのパルス間隔測定回路の構成を示すブロック図である。５１はコンパレータ、５２はＤフリップフロップ、５３はクロック発生回路、５４はＤフリップフロップ、５５はインバータ、５６はＡＮＤ回路、５７はカウンタ、５８はレジスタ、５９はＤフリップフロップである。
【０００５】
この回路は入力信号パルスの立ち上がりから次の立ち上がりまでの時間（パルス間隔）をカウンタで測定するものである。カウンタでのパルス数の測定は、クロックの位相により、最大±１カウントの誤差が含まれる。そこで、このパルス間隔測定回路では、カウント用クロックの周波数をチップレートＲｃの４倍にとり、さらにカウンタの初期値を１とすることでカウント誤差を−０〜＋２の範囲に納め、下位２ビットを除く上位ビットをパルス間隔の測定結果としている。
【０００６】
次に、このパルス間隔測定回路の各部の機能について説明する。コンパレータ５１は入力信号を２値化する。Ｄフリップフロップ５２及び５４、インバータ５５、ＡＮＤ回路５６は、コンパレータ５１の出力信号の立ち上がりを検出する回路を構成しており、論理０から論理１に変化した時点で１クロック分のパルス（Ｌｏａｄ）を発生させる。クロック発生回路５３は、Ｒｃの４倍の周波数を有するクロック信号を出力する。カウンタ５７は初期設定の可能な同期式カウンタであり、Ｌｏａｄ端子に論理１が入力されると、次のクロックの立ち上がりで、データ入力値で初期設定される。カウンタ５７はＬｏａｄが入力した時点の次のクロックからカウントアップを開始し、再びＬｏａｄにパルスが乗ると、レジスタ５８にその直前のカウント値の下位２ビットを除く上位ビットが設定される。Ｄフリップフロップ５９は、パルス間隔測定回路から新しいカウント値が出力されたことを示すストローブ信号を生成する。
【０００７】
カウント誤差は下位２ビットの範囲内に納まるため、レジスタ５８の出力信号Ｐｉは、カウント誤差を含まないパルス間隔のカウント数となる。これにより、受信側でチップ同期を行うことなくパルス間隔の測定を行っている。
【特許文献１】特許第３１８７４９４号公報（第７−９頁、図５）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、前記従来の構成では、受信側でのチップ同期を不要とするために、チップレートの４倍もの高速のクロック信号を使用している。よって、チップレートが数ＧＨｚ以上の高速ＰＰＭ信号を復調する場合、周波数が１０ＧＨｚを大幅に超える超高速のクロック信号を用いてディジタル回路を動作させる必要がある。このような超高速のクロックを用いたディジタル回路は正確に動作させることが難しく、特にカウンタ５７に用いる同期式カウンタを構成することが非常に困難になるという課題を有していた。
【０００９】
本発明は、以上の課題を解決するためになされたものであり、チップレート以上の超高速のクロック信号を用いることなく、高速ＰＰＭ信号の復調を行うことを目的とする。
【課題を解決するための手段】
【００１０】
前記従来の課題を解決するために、本発明は以下に示す特徴を有する。
【００１１】
第１の発明のＰＰＭ復調回路は、パルス位置変調された入力信号を復調するための回路であって、前記入力信号のビットレートと同一の周波数を有する所定位相のクロック信号を生成するクロック発生部と、前記入力信号のパルスの立ち上がりタイミングにおいて前記クロック信号のレベルを保持し、出力する前段サンプルホールド部と、前記クロック信号の立ち上がりタイミングにおいて前記前段サンプルホールド部の出力信号のレベルを保持し、出力する後段サンプルホールド部とを備えることを特徴とする。
【００１２】
第２の発明のＰＰＭ復調回路は、第１の発明において、前記前段サンプルホールド部及び後段サンプルホールド部は、Ｄフリップフロップにより構成されることを特徴とする。
【００１３】
第３の発明のＰＰＭ復調回路は、第１の発明において、前記クロック信号のパルス幅は、変調により前記入力信号に与えられる時間偏移量に等しいことを特徴とする。
【００１４】
第４の発明のＰＰＭ復調回路は、第１の発明において、前記クロック発生部は、入力される判定信号に基づき前記クロック信号の所定の位相を調整する機能を有しており、前記後段サンプルホールド部から出力される復調信号において、所定パターンの復調結果が全て誤りの場合はクロック信号の位相をπ変化させ、一部誤りの場合はクロック信号の位相をπ／２変化させるように指示する前記判定信号を出力する位相判定部を備えることを特徴とする。
【００１５】
第５の発明のＰＰＭ復調回路は、第１の発明において、前記後段サンプルホールド部から出力される復調信号において、所定パターンの復調結果が全て誤りの場合はクロック信号の位相πに相当する遅延時間を、一部誤りの場合はクロック信号の位相π／２に相当する遅延時間を示す判定信号を出力する位相判定部と、前記前段サンプルホールド部の入力側に設けられ、前記位相判定部から出力される判定信号に基づき入力信号に所定の遅延時間を付与する遅延時間調整部とを備えることを特徴とする。
【００１６】
第６の発明のＰＰＭ復調回路は、第１の発明において、前記クロック発生部は、入力される判定信号に基づき前記クロック信号の所定の位相を調整する機能を有しており、前記後段サンプルホールド部から出力される復調信号において、所定パターンの復調結果において誤りビット数が正しく復調されたビット数より多い場合はクロック信号の位相をπ変化させ、さらに、位相を変化させない場合の誤りビット数が、位相をπ／２変化させた時の誤りビット数より多い場合は、位相をπ／２変化させるように指示する前記判定信号を出力する位相判定部を備えることを特徴とする。
【００１７】
第７の発明のＰＰＭ復調回路は、１シンボルあたりＮビット（Ｎ≧２）の情報量に対応して多値パルス位置変調された入力信号を復調するための回路であって、前記入力信号のシンボルレートと同一の周波数を有する所定位相のクロック信号を生成するクロック発生部と、前記クロック発生部から出力されたクロック信号を２のｋ乗（ｋ＝１〜Ｎ−１）逓倍した逓倍クロック信号をそれぞれ出力するＮ−１個の逓倍器と、前記クロック信号及び前記逓倍クロック信号に対応して設けられ、前記入力信号のパルスの立ち上がりタイミングにおいて、前記クロック信号もしくは前記逓倍クロック信号のレベルをそれぞれ保持し、出力するＮ個の前段サンプルホールド部と、前記クロック信号の立ち上がりタイミングにおける、前記Ｎ個の前段サンプルホールド部の出力信号のレベルをそれぞれ保持し、出力するＮ個の後段サンプルホールド部とを備えることを特徴とする。
【００１８】
第８の発明のＰＰＭ復調回路は、第７の発明において、前記クロック発生部は、入力される判定信号に基づき前記クロック信号の位相を調整する機能を有しており、前記Ｎ個の後段サンプルホールド部から出力される復調信号において、所定パターンの復調結果が全て誤りの場合はクロック信号の位相をπ／２Ｎ−１変化させ、一部誤りの場合はクロック信号の位相をπ／２Ｎ変化させるように指示する前記判定信号を出力する位相判定部を備えることを特徴とする。
【００１９】
第９の発明のＰＰＭ復調回路は、第７の発明において、前記Ｎ個の後段サンプルホールド部から出力される復調信号において、所定パターンの復調結果が全て誤りの場合はクロック信号の位相π／２Ｎ−１に相当する遅延時間を、一部誤りの場合はクロック信号の位相π／２Ｎに相当する遅延時間を示す前記判定信号を出力する位相判定部と、前記位相判定部から出力される判定信号に基づき前記入力信号に所定の遅延時間を付与する遅延時間調整部とを備えることを特徴とする。
【００２０】
第１０の発明のＰＰＭ復調方法は、パルス位置変調された入力信号を復調するための方法であって、前記入力信号のビットレートと同一の周波数を有する所定位相のクロック信号を発生し、前記入力信号のパルスの立ち上がりタイミングにおいて前記クロック信号のレベルを保持し、これを前段サンプルホールド信号とし、前記クロック信号の立ち上がりタイミングにおいて前記前段サンプルホールド信号のレベルを保持し、復調信号として出力することを特徴とする。
【００２１】
第１１の発明のＰＰＭ復調方法は、１シンボルあたりＮビットの情報量に対応して多値パルス位置変調された入力信号を復調するための方法であって、前記入力信号のシンボルレートと同一の周波数を有するクロック信号を発生し、前記クロック発生部から出力されたクロック信号を２のｋ乗（ｋ＝１〜Ｎ−１）逓倍した逓倍クロック信号をそれぞれ生成し、前記入力信号のパルスの立ち上がりタイミングにおいて、前記クロック信号もしくは前記逓倍クロック信号のレベルをそれぞれ保持し、これらをＮ個の前段サンプルホールド信号とし、前記クロック信号の立ち上がりタイミングにおいて、前記Ｎ個の前段サンプルホールド信号の状態をそれぞれ保持し、復調信号として出力することを特徴とする。
【発明の効果】
【００２２】
以上説明したように、本願発明における第１の発明は、入力信号のビットレートと同じ周波数という比較的低速なクロック信号を用いて復調を行うため、容易に高速パルス位置変調信号を復調することが可能であるという効果を有する。
【００２３】
第２の発明は、第１の発明と同様の効果に加え、復調回路をディジタル回路のみで構成可能であるという効果を有する。
【００２４】
第３の発明は、第１の発明と同様の効果に加え、任意の時間偏移量を有する入力信号を復調可能であるという効果を有する。
【００２５】
第４の発明は、第１の発明と同様の効果に加え、簡易な構成でクロック信号の位相を調整することが可能となるという効果を有する。
【００２６】
第５の発明は、第４の発明と同様に、簡易な構成でクロック信号の位相を調整することが可能となるという効果を有する。
【００２７】
第６の発明は、第４の発明の効果に加え、伝送路特性の影響でＳ／Ｎ比が劣化した場合においてもクロック信号の位相を調整することが可能となるという効果を有する。
【００２８】
第７の発明は、容易に高速多値パルス位置変調信号を復調することが可能であるという効果を有する。
【００２９】
第８の発明は、第７の発明と同様の効果に加え、簡易な構成でクロック信号の位相を調整することが可能となるという効果を有する。
【００３０】
第９の発明は、第８の発明と同様に、簡易な構成でクロック信号の位相を調整することが可能となるという効果を有する。
【００３１】
第１０の発明は、第１の発明と同様に、入力信号のビットレートと同じ周波数という比較的低速なクロック信号を用いて復調を行うため、容易に高速パルス位置変調信号を復調することが可能であるという効果を有する。
【００３２】
第１１の発明は、第７の発明と同様に、容易に高速多値パルス位置変調信号を復調することが可能であるという効果を有する。
【発明を実施するための最良の形態】
【００３３】
以下本発明の実施の形態について、図面を参照しながら説明する。
【００３４】
（実施の形態１）
図１は本発明の第１の実施形態に係るＰＰＭ復調回路の構成を示すブロック図である。このＰＰＭ復調回路は、クロック発生部１１と、前段サンプルホールド部１２と、後段サンプルホールド部１３とを備える。
【００３５】
次に、本実施形態の各部の機能について、図１を参照しながら説明する。
【００３６】
クロック発生部１１は、ビットレートと同じ周波数ｆｂのクロック信号を生成する。前段サンプルホールド部１２には、クロック発生部１１から出力されたクロック信号と、入力信号が入力され、入力信号のパルスの立ち上がりタイミングにおけるクロック信号のレベルを、次の入力信号のパルスの立ち上がりタイミングまで保持し、出力する。後段サンプルホールド部１３には、前段Ｓ／Ｈ部出力とクロック信号が入力され、クロック信号の立ち上がりタイミングにおける前段Ｓ／Ｈ部出力のレベルを、次のクロック信号の立ち上がりタイミングまで保持し、出力する。
【００３７】
続いて、本実施形態における信号の流れについて、図２に示すタイミングチャートを参照しながら説明する。
【００３８】
図２（ａ）に示すように、２値パルス位置変調された信号が入力される場合を考える。ここで、簡単のため、データが“１”の時に変調によって与えられる時間偏移量は０であり、データが“０”の時の時間偏移量Δはビット周期１／ｆｂの１／２とする。
【００３９】
図２（ｂ）に示すように、クロック信号の位相は、入力信号が”１”の時のパルスの立ち上がりタイミングにおいてクロック信号のレベルがＨＩとなるような条件を満たすものとする。ここで、クロック信号のデューティ比は５０％とする。この条件下においては、逆に入力信号が”０”の時のパルスの立ち上がりタイミングにおいては、クロック信号のレベルはＬＯとなる。
【００４０】
前段サンプルホールド部１２は、図２（ｃ）に示すように、入力信号のパルスの立ち上がりタイミングにおけるクロック信号のレベルを、次の入力信号のパルスの立ち上がりタイミングまで保持し、出力する。この出力信号（以下、前段Ｓ／Ｈ部出力）のレベルは、入力信号が“１”の時はＨＩ、入力信号が“０”の時はＬＯとなる。
【００４１】
前段Ｓ／Ｈ部出力は、このままでは信号レベルの切り替わるタイミングが一定ではない。よって、後段サンプルホールド部１３を用いて、クロック信号の立ち上がりタイミングにおける前段Ｓ／Ｈ部出力のレベルを、次のクロック信号の立ち上がりタイミングまで保持し、出力することにより、信号レベルが切り替わるタイミングを整える。これにより、ＮＲＺ信号である復調信号が得られる。
【００４２】
本実施形態においては、使用するクロック信号の周波数はｆｂであり、４／Ｔｐ（Ｔｐ：入力信号のパルス幅）の周波数のクロックを必要とする従来方式と比較して充分低速である。よって、入力信号のパルス幅が極めて狭い高速ＰＰＭ信号にも対応できる。さらに、カウンタを用いていないため、従来方式より構成が簡易となる。また、クロック信号の位相は、入力信号が”１”の時のパルスの立ち上がりタイミングにおいてクロック信号のレベルがＨＩとなるという条件さえ満たしていれば良いため、従来方式と同様、精密な位相制御は不要である。
【００４３】
前段サンプルホールド部１２及び後段サンプルホールド部１３としては、図３に示すように、Ｄフリップフロップを用いることができる。すなわち、前段サンプルホールド部１２に相当する前段Ｄフリップフロップ２２においては、クロック信号をＤ入力に、入力信号をクロック入力に入力する。一方、後段サンプルホールド部１３に相当する後段Ｄフリップフロップ２３においては、前段Ｄフリップフロップ２２の正相出力をＤ入力に、クロック信号をクロック入力に入力する。
【００４４】
なお、前段サンプルホールド部１２及び後段サンプルホールド部１３の構成としては、Ｄフリップフロップに限定されず、前述した機能を有するものであれば、いかなる構成であっても構わない。
【００４５】
図２においては、簡単のためデータが“０”の時に変調によって与えられる時間偏移量Δがビット周期１／ｆｂの１／２である場合を例に説明したが、時間偏移量Δがビット周期１／ｆｂの１／２とは異なる量である場合について、図４のタイミングチャートを参照しながら説明する。この場合、図４（ｂ）に示すように、クロック信号のパルス幅は時間偏移量Δと等しくなるように設定する。これにより、入力信号が”０”の時のパルスの立ち上がりタイミングにおいて、クロック信号のレベルはＬＯとなる。以下、前段サンプルホールド部１２、後段サンプルホールド部１３の動作は、図２を用いて説明したものと同様である。
【００４６】
また、以上に説明したものとは逆に、データ“１”に対して時間偏移を与える変調がなされた信号を復調する場合は、クロック信号の極性を図２（ｂ）に示したものと逆にすれば、正しく復調できる。
【００４７】
以上のように本実施形態によれば、入力信号のビットレートと同じ周波数という比較的低速なクロック信号を用いて復調を行うため、容易に高速パルス位置変調信号を復調することが可能である。
【００４８】
（実施の形態２）
図５は本発明の第２の実施形態に係るＰＰＭ復調回路の構成を示すブロック図である。このＰＰＭ復調回路は、クロック発生部１１と、前段サンプルホールド部１２と、後段サンプルホールド部１３と、位相判定部１４とを備える。
【００４９】
次に、本実施形態の各部の機能について、図５を参照しながら説明する。クロック発生部１１は第１の実施形態で説明した機能に加え、位相判定部１４から出力された判定信号に基づきクロック信号の位相を調整する機能を有する。前段サンプルホールド部１２、後段サンプルホールド部１３の機能は、第１の実施形態で説明したものと同様である。位相判定部１４は、後段サンプルホールド部１３から出力される復調信号に基づき現在のクロック信号の位相状態を判定し、必要な位相調整量を示す判定信号を出力する。
【００５０】
続いて、本実施形態における信号の流れ及び位相調整方法について、図６〜図９を参照しながら詳細に説明する。本実施形態においては、データ期間の前にプリアンブルを設け、プリアンブルの復調結果に基づきクロック信号の位相状態を判定し、必要に応じてクロック信号の位相を調整する。なお、ここでは簡単のため、伝送路特性の影響によるＳＮ比の劣化に伴う誤りの発生を無視して説明する。判定される位相状態は、以下の３つの状態に分類できる。第１の状態は、クロックの極性が正しい場合、すなわち、入力信号が“１”の時はクロックがＨＩレベル、“０”の時はＬＯレベルとなる場合である。この場合、プリアンブルは正しく復調される。この時は、クロック信号の位相の調整を行わない。
【００５１】
第２の状態は、クロックの極性が反転している場合である。この場合における位相調整方法について、図６のタイミングチャートを参照しながら説明する。これは、プリアンブルとして４ビット連続の“１”を伝送する場合の例である。この場合、入力信号が“１”の時はクロックがＬＯレベル、“０”の時はＨＩレベルとなっている。このため、復調結果は全て“０”となっている。このように、プリアンブルが全て誤って復調されることは、クロックの極性が反転していることと等価である。ここで、クロック信号の位相をπ変化させれば、入力信号が“１”の時はクロックがＨＩレベル、“０”の時はＬＯレベルとなり、正しい復調結果が得られる。この位相調整を行う期間のガードタイムを設けた後に、データを伝送する。なお、図６ではガードタイムの長さをビット周期と同じとして表しているが、実際には位相調整を行うのに必要な時間に応じて適宜設定する。
【００５２】
第３の状態は、クロック信号と入力信号の立ち上がりタイミングが近接している場合である。この場合の入力信号とクロック信号の関係を図７に示す。前段サンプルホールド部１２としてフリップフロップを用いる場合、クロック信号と入力信号の立ち上がりタイミングの差がフリップフロップのセットアップ時間より短くなる場合がある。この場合、フリップフロップの出力レベルは不定となる。後段サンプルホールド部１３としてフリップフロップを用いた場合においても、同様のことが生じる。この状態では、同じ入力信号に対して、ある時は“１”、ある時は“０”と復調される。例えば、図８のタイミングチャートに示すように、“１”連続の入力信号に対して、“１”と“０”が混じって復調される。ここで、クロック信号の位相をπ／２変化させれば、フリップフロップの出力が不定となる状態を脱し、クロックの極性が正しいか、または反転している状態となる。ここで、再度プリアンブルの復調を行い、位相の判定を行う。
【００５３】
以上の手順について、図９に示すフローチャートを用いてまとめて説明する（プリアンブルが“１”連続の場合）。図中、Ｓｎは判定を開始してからｎビット目の復調結果を示す。まず、４ビット連続“１”と復調された場合は、クロック信号の位相は正しいと判断し、位相の調整は行わない。一方、４ビット連続“０”と復調された場合は、クロック信号の位相は反転していると判断し、位相をπ変化させる。また、“１”と“０”が混じって復調された場合は、クロック信号とデータ信号の立ち上がりタイミングが近接することにより不定になっていると判断し、位相をπ／２変化させた後、再度位相判定の手順を繰り返す。
【００５４】
図６〜図９ではＳＮ比の劣化に伴う誤りの発生を無視して説明したが、これが無視できない場合は図１０に示す手順を用いて位相調整を行うことも可能である。すなわち、プリアンブルが“１”連続信号とすると、まず“０”の出現回数Ｎ０Ａと“１”の出現回数Ｎ１Ａをカウントし、比較する。このとき、Ｎ０ＡがＮ１Ａより大きければ、クロックの極性は反転しているとみなし、クロック位相をπ変化させ、再び“０”の出現回数Ｎ０Ａと“１”の出現回数Ｎ１Ａをカウントし、比較する。
【００５５】
次に、Ｎ０Ａが０であれば、クロックの位相は適切であると判断し、位相調整を終了する。Ｎ０Ａが０でない場合は、クロック位相をπ／２変化させ、この時の“０”の出現回数Ｎ０Ｂをカウントする。ここで、Ｎ０ＡがＮ０Ｂより大きければ、位相調整を終了する。一方、Ｎ０ＡがＮ０Ｂより小さければ、クロック位相を−π／２変化させ、前の状態に戻し、位相調整を終了する。
【００５６】
なお、ここではプリアンブルが“１”連続信号の場合を例に説明したが、プリアンブルの値は必要に応じて異なる設定をしても構わない。
【００５７】
以上ではクロック信号の位相を調整する場合について説明したが、本実施形態において重要であるのはクロック信号と入力信号の相対的な位相差である。よって、入力信号に遅延を与えても同様の効果が得られる。図１１は入力信号に遅延を与える場合の構成を示すブロック図であり、前段サンプルホールド部１２の入力側に遅延時間調整部１５を備えている。遅延時間調整部１５は、位相判定部１４からの判定信号に基づき、変更すべきクロック信号の位相量に相当する遅延時間を入力信号に与える。この構成における信号の流れは、図６〜図９を用いて説明したものと同じであるため、説明を省略する。
【００５８】
以上のように本実施形態においては、クロック信号の位相をπ／２またはπずつ変えるだけで、適切な状態にすることができる。よって、第１の実施形態と同様の利点に加え、簡易な構成でクロック信号の位相を調整することが可能となる。
【００５９】
（実施の形態３）
本発明の第３の実施形態は、１シンボルあたりＮビットの情報量に対応して多値パルス位置変調された入力信号を復調するための回路である。
【００６０】
図１２は本実施形態に係るＰＰＭ復調回路の、Ｎ＝３の場合の構成を示すブロック図である。このＰＰＭ復調回路は、クロック発生部１１と、第１の前段サンプルホールド部１２１と、第２の前段サンプルホールド部１２２と、第３の前段サンプルホールド部１２３と、第１の後段サンプルホールド部１３１と、第２の後段サンプルホールド部１３２と、第３の後段サンプルホールド部１３３と、第１の逓倍器１６１と、第２の逓倍器１６２とを備える。
【００６１】
次に、本実施形態の各部の機能について、図１２を参照しながら説明する。クロック発生部１１は、入力信号のシンボルレートｆｂと同じ周波数を有するクロック信号を生成する。第１の逓倍器１６１は、クロック信号を２（＝２１）逓倍して得られる２逓倍クロック信号を出力する。第２の逓倍器１６２は、クロック信号を４（＝２２）逓倍して得られる４逓倍クロック信号を出力する。第１の前段サンプルホールド部１２１は、入力信号のパルスの立ち上がりタイミングにおけるクロック信号のレベルを、次の入力信号のパルスの立ち上がりタイミングまで保持する。第２の前段サンプルホールド部１２２は、入力信号のパルスの立ち上がりタイミングにおける２逓倍クロック信号のレベルを、次の入力信号のパルスの立ち上がりタイミングまで保持する。第３の前段サンプルホールド部１２３は、入力信号のパルスの立ち上がりタイミングにおける４逓倍クロック信号のレベルを、次の入力信号のパルスの立ち上がりタイミングまで保持する。第１〜第３の後段サンプルホールド部１３１〜１３３は、それぞれ第１〜第３の前段サンプルホールド部１２１〜１２３に対応して設けられ、クロック信号の立ち上がりタイミングにおける第１〜第３の前段サンプルホールド部１２１〜１２３の出力レベルを、次のクロック信号の立ち上がりタイミングまで保持する。
【００６２】
続いて、本実施形態における信号の流れについて、図１４に示すタイミングチャートを参照しながら説明する。ここで、図１３に示すように、入力信号はパルスの位置の時間偏移量が小さい順に、“１１１”、“１１０”、“１０１”、“１００”、“０１１”、“０１０”、“００１”、“０００”を表すように変調されているものとする。クロック信号、２逓倍クロック信号、４逓倍クロック信号は、それぞれ図１４（ｂ１）、（ｂ２）、（ｂ３）のように表される。ここで、クロック信号の立ち上がりタイミングと２逓倍クロック信号及び４逓倍クロック信号の立ち上がりタイミングは一致させる。また、クロック信号の位相は、“１１１”を表す入力信号パルスの立ち上がりタイミングにおいて、クロック信号、２逓倍クロック信号、４逓倍クロック信号のいずれもＨＩレベルとなるような条件を満たすものとする。この時、第１〜第３の前段サンプルホールド部１２１〜１２３の出力信号はそれぞれ各ビットの値に対応するレベルを有する。ただし、第１〜第３の前段サンプルホールド部１２１〜１２３の出力信号のタイミングは揃っていないので、第１〜第３の後段サンプルホールド部１３１〜１３３を通すことにより、タイミングを揃える。これにより、第１〜第３の後段サンプルホールド部１３１〜１３３の出力において、パラレルの復調信号が得られる。図１４の例では、入力信号が“１１１”“０１１”“０００”であるのに対し、第１の後段サンプルホールド部１３１の出力は“１”“０”“０”、第２の後段サンプルホールド部１３２の出力は“１”“１”“０”、第３の後段サンプルホールド部１３３の出力は“１”“１”“０”であり、入力信号の各ビットの値に対応している。
【００６３】
以上では、１シンボルあたりのビット数Ｎ＝３の場合について説明したが、任意のＮ（≧２）に対しても、同様に構成することができる。その場合、逓倍クロック信号の最大周波数は２Ｎ−１＊ｆｂとなる。
【００６４】
本実施形態では、変調によるパルス位置の時間偏移量の最小値がδのとき、最大周波数の逓倍クロック信号のパルス幅はδとする。また、入力信号のパルス幅をＴｐとすると、δ＞Ｔｐの関係がある。
【００６５】
本実施形態においては、使用する逓倍クロック信号の最大周波数は２Ｎ−１＊ｆｂである。これは、従来方式で用いるクロック信号の周波数４／Ｔｐ（Ｔｐ：入力信号のパルス幅）と比較して充分低速である。よって、入力信号のパルス幅が極めて狭い高速多値パルス位置変調信号を容易に復調できる。
【００６６】
（実施の形態４）
図１５は本発明の第４の実施形態に係るＰＰＭ復調回路の、Ｎ＝３の場合の構成を示すブロック図である。このＰＰＭ復調回路は、クロック発生部１１と、第１の前段サンプルホールド部１２１と、第２の前段サンプルホールド部１２２と、第３の前段サンプルホールド部１２３と、第１の後段サンプルホールド部１３１と、第２の後段サンプルホールド部１３２と、第３の後段サンプルホールド部１３３と、第１の逓倍器１６１と、第２の逓倍器１６２と、位相判定部１７とを備える。
【００６７】
次に、本実施形態の各部の機能について、図１５を参照しながら説明する。クロック発生部１１は、第３の実施形態で説明した機能に加え、位相判定部１７から出力された判定信号に基づきクロック信号の位相を調整する機能を有する。第１の逓倍器１６１、第２の逓倍器１６２、第１〜第３の前段サンプルホールド部１２１〜１２３、第１〜第３の後段サンプルホールド部１３１〜１３３の機能は第３の実施形態と同様である。位相判定部１７は、第１〜第３の後段サンプルホールド部１３１〜１３３から出力される復調信号に基づき現在のクロック信号の位相状態を判定し、必要な位相調整量を示す判定信号を出力する。
【００６８】
続いて、本実施形態における位相調整方法について説明する。クロック信号の位相が本来あるべき状態からずれた場合を考えると、入力信号と復調結果、ならびにクロック信号の位相ずれ量の関係は（表１）のようになる。
【００６９】
【表１】
2005159523.tif 000003
【００７０】
よって、特定のパターンの入力信号（例えば、“１１１”が連続する信号）に対する復調結果を検出し、得られた復調結果に対応する位相ずれ量だけクロック信号の位相を変化させれば、本来あるべき位相状態に調整することができる。具体的には、データ期間の前に特定パターンを連続して送出するプリアンブルを設け、プリアンブルの復調結果に基づきクロック信号の位相を調整する。なお、第２の実施形態でも説明したが、第１〜第３の前段サンプルホールド部１２１〜１２３あるいは第１〜第３の後段サンプルホールド部１３１〜１３３にフリップフロップを用いた場合、フリップフロップのセットアップ時間の影響により復調結果が不定となる場合がある。この状態への対策としては、プリアンブル期間中に同じ入力信号に対し異なる復調結果が得られた場合は、クロック信号の位相をπ／８変化させた後、再度プリアンブルの復調と位相調整を行う。
【００７１】
本実施形態においても、第２の実施形態と同様、クロック信号の位相を調整する変わりに入力信号に遅延を与えても同様の効果を得ることができる。
【００７２】
以上のように本実施形態においては、第３の実施形態と同様の利点に加え、簡易な構成でクロック信号の位相を調整可能となる。
【産業上の利用可能性】
【００７３】
本発明にかかるＰＰＭ復調回路及びＰＰＭ復調方法は、通信装置等として有用である。また記憶媒体の記録・再生装置等の用途にも応用できる。
【図面の簡単な説明】
【００７４】
【図１】本発明の第１の実施形態に係るＰＰＭ復調回路の構成を示すブロック図
【図２】本発明の第１の実施形態に係るＰＰＭ復調回路の各部の動作を示すタイミングチャート
【図３】本発明の第１の実施形態に係るＰＰＭ復調回路の別の構成を示すブロック図
【図４】本発明の第１の実施形態において、変調によって与えられる入力信号パルスの時間偏移量に応じてクロック信号のパルス幅を設定した場合における、ＰＰＭ復調回路の各部の動作を示すタイミングチャート
【図５】本発明の第２の実施形態に係るＰＰＭ復調回路の構成を示すブロック図
【図６】本発明の第２の実施形態に係るＰＰＭ復調回路の各部の動作を示すタイミングチャート
【図７】本発明の第２の実施形態における、入力信号とクロック信号の立ち上がりのタイミングが近接した場合を説明するタイミングチャート
【図８】本発明の第２の実施形態に係るＰＰＭ復調回路の各部の動作を示すタイミングチャート
【図９】本発明の第２の実施形態における、クロック信号の位相調整の手順の一例を示すフローチャート
【図１０】本発明の第２の実施形態における、クロック信号の位相調整の手順の別の一例を示すフローチャート
【図１１】本発明の第２の実施形態に係るＰＰＭ復調回路の別の構成を示すブロック図
【図１２】本発明の第３の実施形態に係るＰＰＭ復調回路の構成を示すブロック図
【図１３】本発明の第３の実施形態で想定するＰＰＭ変調信号とデータとの対応関係を示す図
【図１４】本発明の第３の実施形態に係るＰＰＭ復調回路の各部の動作を示すタイミングチャート
【図１５】本発明の第４の実施形態に係るＰＰＭ復調回路の構成を示すブロック図
【図１６】従来のＰＰＭ復調回路に用いられるパルス間隔測定回路の構成を示すブロック図
【符号の説明】
【００７５】
１１    クロック発生部
１２    前段サンプルホールド部
１２１    第１の前段サンプルホールド部
１２２    第２の前段サンプルホールド部
１２３    第３の前段サンプルホールド部
１３    後段サンプルホールド部
１３１    第１の後段サンプルホールド部
１３２    第２の後段サンプルホールド部
１３３    第３の後段サンプルホールド部
１４，１７    位相判定部
１５    遅延時間調整部
１６１    第１の逓倍器
１６２    第２の逓倍器
２２    前段Ｄフリップフロップ
２３    後段Ｄフリップフロップ
５１    コンパレータ
５２，５４，５９    Ｄフリップフロップ
５３    クロック発生回路
５５    インバータ
５６    ＡＮＤ回路
５７    カウンタ
５８    レジスタ
【図１】
2005159523.tif 000004
【図２】
2005159523.tif 000005
【図３】
2005159523.tif 000006
【図４】
2005159523.tif 000007
【図５】
2005159523.tif 000008
【図６】
2005159523.tif 000009
【図７】
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【図８】
2005159523.tif 000011
【図９】
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【図１０】
2005159523.tif 000013
【図１１】
2005159523.tif 000014
【図１２】
2005159523.tif 000015
【図１３】
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【図１４】
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【図１５】
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【図１６】
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