(57)【要約】      （修正有）【課題】  ノーマルプログラム動作時にプログラムタイムを減少させることが可能なページバッファ、これを備えた半導体メモリ装置及びそのプログラム方法。【解決手段】  第１プログラムと第２プログラムを含むデータプログラム動作時に第１レジスタと第２レジスタを用いてメモリセルのデータプログラム動作を行うページバッファにおいて、前記第１レジスタ側と前記第２レジスタ側に、一つのデータ伝送経路を有するようにそれぞれ第１及び第２スイッチング部が設置され、前記スイッチング部は、入出力パッドを介して入力される第１及び第２データに応じて活性化される第１及び第２制御信号によって動作し、前記第１プログラム動作時には前記第１スイッチング部を開放させて前記第１レジスタを介してプログラム動作を行い、前記第２プログラム動作時には前記第２スイッチング部を閉にして前記第２レジスタを介してプログラム動作を行うようにする。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１及び第２プログラムを含むデータプログラム動作時に第１レジスタと第２レジスタを用いてメモリセルのデータプログラム動作を行うページバッファにおいて、
前記第１レジスタ側と前記第２レジスタ側に、独立的なデータ伝送経路を有するようにそれぞれ第１及び第２スイッチング部が設置され、前記第１及び第２スイッチング部は、入出力パッドを介して入力される第１及び第２データに応じて活性化される第１及び第２制御信号によってそれぞれ動作し、前記第１プログラム動作時には前記第１スイッチング部を開放させて前記第１レジスタを介して前記メモリセルのデータプログラム動作を行うようにし、前記第２プログラム動作時には前記第２スイッチング部を閉にして前記第２レジスタを介して前記メモリセルのデータプログラム動作を行うようにするページバッファ。
【請求項２】
前記第２プログラム動作時、前記第１データが入力される場合には第１スイッチング部が閉になり、前記第２データが入力される場合には第２スイッチング部が閉になる請求項１記載のページバッファ。
【請求項３】
前記第１プログラム動作時、前記第２データが入力される場合には、前記第１スイッチング部を開放させ、前記第１レジスタのラッチ部の出力端を接地させて前記メモリセルのデータプログラムを行い、前記第１データが入力される場合には、前記第１スイッチング部を開放させて前記メモリセルのデータプログラムを行わない請求項１記載のページバッファ。
【請求項４】
前記第２プログラム動作時、前記第２データが入力される場合には前記第２スイッチング部を閉にして前記メモリセルのデータプログラムを行い、前記第１データが入力される場合には前記第２スイッチング部を開放させ、前記第２レジスタのラッチ部の入力端を接地させて前記メモリセルのデータプログラムを行わない請求項１記載のページバッファ。
【請求項５】
前記第１及び第２スイッチング部がそれぞれトランジスタから構成された請求項１記載のページバッファ。
【請求項６】
多数のメモリセルからなるメモリセルアレイと、
前記メモリセルアレイに接続され、プログラム動作時に入出力パッドを介して入力される第１及び第２データに応じて前記メモリセルに対してデータプログラム動作を行う請求項１〜５のいずれか１項に記載のページバッファとを含む半導体メモリ装置。
【請求項７】
（ａ）現在行われるプログラムが第１プログラムであるか第２プログラムであるかを判断する段階と、
（ｂ）ＹＡパッドへ第１データを伝達する段階と、
（ｃ）現在行われるプログラムが前記第１プログラムの場合、前記ＹＡパッドに入力された前記第１データを第１レジスタを介してメモリセルへ伝送して前記メモリセルに記憶し、
現在行われるプログラムが前記第２プログラムの場合、前記ＹＡパッドに入力された前記第１データを第２レジスタと前記第１レジスタを経由するデータ伝送経路を介して前記メモリセルに記憶する段階とを含む半導体メモリ装置のプログラム方法。
【請求項８】
前記（ｃ）段階において、現在行われるプログラムが前記第２プログラムの場合、入出力パッドに入力される第２及び第３データに応じて、前記ＹＡパッドに入力された前記第１データを前記第１及び第２レジスタのいずれか一つに伝送する段階を含む請求項７記載の半導体メモリ装置のプログラム方法。
【請求項９】
前記第２データが入力される場合、第１スイッチング部を活性化させて前記ＹＡパッドからの前記第１データを前記第１レジスタに伝送し、前記第３データが入力される場合、第２スイッチング部を活性化させて前記ＹＡパッドからの前記第１データを前記第２レジスタに伝送する段階を含む請求項８記載の半導体メモリ装置のプログラム方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デュアルレジスタを有するページバッファ、これを備えた半導体メモリ装置及びそのプログラム方法に係り、特に、ノーマルプログラム(normal program)動作時にプログラムタイムを減少させて全体プログラムタイムを減少させることが可能なデュアルレジスタを有するページバッファ、これを備えた半導体メモリ装置及びそのプログラム方法に関する。
【背景技術】
【０００２】
最近は、電気的にプログラム(program)と消去(erase)が可能で、一定の周期でデータを書き換えるリフレッシュ(refresh)機能が不要な半導体メモリ素子の需要が増加している。そして、多くのデータを記憶することが可能な大容量メモリ素子(memory device)の開発のために、メモリ素子の高集積化技術に対する研究が活発に行われている。ここで、プログラムとはデータをメモリセルに書込む動作をいい、消去とはメモリセルに書き込まれたデータを消去する動作をいう。
【０００３】
メモリ素子の高集積化のために複数のメモリセルが直列に接続（すなわち、隣接したセル同士がドレーン又はソースを互いに共有する構造）されて一つのストリング(string)を構成するＮＡＮＤフラッシュメモリ素子(NAND-type flash memory device)が開発された。ＮＡＮＤフラッシュメモリ素子は、ＮＯＲフラッシュメモリ素子(NOR-type flash memory device)とは異なり、順次情報を読み出すメモリ素子である。このようなＮＡＮＤフラッシュメモリ素子のプログラム及び消去は、ＦＮトンネル(tunneling)方式を用いてフローティングゲート(floating gate)に対し電子を注入或いは放出しながらメモリセルのしきい値電圧(threshold voltage)を制御することにより行われる。
【０００４】
ＮＡＮＤフラッシュメモリ素子は、短時間内に大容量の情報を記憶するためにページバッファ(page buffer)が用いられる。ページバッファは、入出力パッド(Input/Output PAD, I/O PAD)から大容量のデータを受けてメモリセルへ提供する。通常、ページバッファはデータを臨時的に記憶するために単一レジスタから構成されることが一般的であるが、最近、ＮＡＮＤフラッシュメモリ素子で大容量データプログラム時にプログラム速度を増加させるためにデュアルレジスタ(dual register)から構成している。
【０００５】
一例として、図１に従来の技術に係るデュアルレジスタを有するページバッファが示されている。そして、図１に示したトランジスタにおいて、「Ｐ１〜Ｐ４」はＰＭＯＳトランジスタを示し、「Ｎ１〜Ｎ１８」はＮＭＯＳトランジスタを示し、「ＨＮ１〜ＨＮ４」は高電圧ＮＭＯＳトランジスタを示す。
【０００６】
図１を参照すると、従来の技術に係るデュアルレジスタを有するページバッファは、プログラム動作時に入出力パッドから入力されるデータに応じてメモリセルアレイ１０のメモリセルに対するプログラムを行う。このようなページバッファは、キャッシュレジスタ４０と、キャッシュレジスタ４０からデータの提供を受けて記憶した後、ビットライン選択部２０の動作に応じてメモリセルアレイ１０へ提供するメインレジスタ３０とを含む。
【０００７】
図１に示したページバッファのプログラム動作時の動作特性を考察すると、まず、プログラム動作時にはＹＡパッドが接地状態に維持される。このような状態において、入出力パッドから「１」データが入力されると、データイン(data in)信号である制御信号ＤＩ１が活性化され、これによりトランジスタＮ１２及びＮ１３がターンオンされてキャッシュレジスタ４０のラッチ部４２の入力端ＱＡｂはローレベルに遷移する。反面、入出力パッドから「０」データが入力されると、データイン信号である正誤信号ｎＤＩが活性化され、これによりトランジスタＮ１５がターンオンされてキャッシュレジスタ４０のラッチ部４２の出力端ＱＡはローレベルに遷移する。すなわち、入出力パッドを介して入力されるデータに応じてキャッシュレジスタ４０のラッチ部４２には、所定の値を有するデータが記憶された後制御信号ＰＤＵＭＰによってターンオンされるトランジスタＮ１４を介してノードＳＮを経由してメインレジスタ３０へ伝送されてラッチ部３２に記憶される。このようにメインレジスタ３０のラッチ部３２に記憶されたデータは、ビットライン選択部２０を介してメモリセルアレイ１０の多数のメモリセルへ伝送されてプログラム動作が行われる。
【０００８】
ところが、図１に示した従来の技術に係るページバッファの場合には、キャッシュプログラム(cache program)時だけでなく、ノーマルプログラム(normal program)時にも前述の動作過程を同一に行う。一般に、プログラム動作は、ノーマルプログラムとプログラム速度を増加させるためにデータを予めキャッシュレジスタ４０に記憶させてプログラムを行うキャッシュプログラムに分離する。ここで、ノーマルプログラムとは、一度にデータプログラムが行われるプログラム動作をいう。キャッシュプログラムとは、多数回にわたって連続的にプログラムを行わなければならないプログラム動作をいう。一般に、ノーマルプログラム動作時には入出力パッドでプログラム動作コマンド信号(command signal)、アドレス信号(address signal)、データ、及びノーマルプログラム動作を表示するノーマルプログラムコマンド信号１０ｈが入力される。反面、キャッシュプログラム動作時にはプログラム動作コマンド信号、アドレス信号、データ、及びキャッシュプログラム動作を表示するキャッシュプログラムコマンド信号１５ｈが入力される。すなわち、ノーマルプログラムコマンド信号とキャッシュプログラムコマンド信号によってノーマルプログラムとキャッシュプログラムを分離する。
【０００９】
前述したように、従来の技術に係るページバッファの場合には、ノーマルプログラム及びキャッシュプログラム動作時にキャッシュレジスタ４０を経由してメインレジスタ３０へデータが伝送された後、メモリセルアレイ１０へ伝送する過程を行う。言い換えれば、全てのプログラム動作（ノーマルプログラム及びキャッシュプログラムを含む）時にキャッシュレジスタ４０からメインレジスタ３０へデータを伝送する過程が行われる。キャッシュレジスト４０からメインレジスタ３０へデータを伝送するためにかかる時間は、約３μｓ程度になる。勿論、大容量のデータをプログラムするために用いられるキャッシュレジスタ４０を使用するキャッシュプログラムの場合には、プログラム速度を増加させることはできるが、ノーマルプログラムの場合には、不要にキャッシュレジスタ４０からメインレジスタ３０へデータを伝送するための伝送時間がかかるという問題点が発生する。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
したがって、本発明は、かかる従来の技術の問題点を解決するためのもので、その目的は、ノーマルプログラム動作時にプログラムタイムを減少させて全体プログラムタイムを減少させることが可能なデュアルレジスタを有するページバッファ、これを備えた半導体メモリ装置及びそのプログラム方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するための本発明の一側面によれば、第１プログラムと第２プログラムを含むデータプログラム動作時に第１レジスタと第２レジスタを用いてメモリセルのデータプログラム動作を行うページバッファにおいて、前記第１レジスタ側と前記第２レジスタ側に、一つのデータ伝送経路を有するようにそれぞれ第１及び第２スイッチング部が設置され、前記第１及び第２スイッチング部は、入出力パッドを介して入力される第１及び第２データに応じて活性化される第１及び第２制御信号によってそれぞれ動作し、前記第１プログラム動作時には前記第１スイッチング部を開放させて前記第１レジスタを介して前記メモリセルのデータプログラム動作を行うようにし、前記第２プログラム動作時には前記第２スイッチング部を閉にして前記第２レジスタを介して前記メモリセルのデータプログラム動作を行うようにする、ページバッファが提供される。
【００１２】
また、上記目的を達成するための本発明の他の側面によれば、多数のメモリセルからなるメモリセルアレイと、前記メモリセルアレイに接続されてプログラム動作時に入出力パッドを介して入力される第１及び第２データに応じて前記メモリセルに対してデータプログラム動作を行うページバッファとを含む半導体メモリ装置が提供される。
【００１３】
また、前記目的を達成するための本発明のさらに他の側面によれば、現在行われるプログラムが第１プログラムであるか第２プログラムであるかを判断する段階と、ＹＡパッドへ第１データを伝達する段階と、現在行われるプログラムが前記第１プログラムの場合、前記ＹＡパッドに入力された前記第１データを第１レジスタを介してメモリセルへ伝送して前記メモリセルに記憶し、現在行われるプログラムが前記第２プログラムの場合、前記ＹＡパッドに入力された前記第１データを第２レジスタと前記第１レジスタを経由して前記メモリセルへ伝送して前記メモリセルに記憶する段階とを含む、半導体メモリ装置のプログラム方法を提供する。
【発明の効果】
【００１４】
本発明によれば、キャッシュレジスタだけでなく、メインレジスタ側でも直接データの伝送を受けられるようにスイッチング部を設置してデータ伝送経路を形成することにより、ノーマルプログラム動作時には直接メインレジスタを介してプログラム動作を行い、キャッシュプログラム動作時にはキャッシュレジスタを介してプログラム動作を行うようにして、ノーマルプログラム動作時にキャッシュレジスタからメインレジスタへデータを伝送するための伝送過程を省略することが可能であって、結果として伝送時間（約３μｓ）を節約することができる。したがって、全体プログラム動作時にプログラムタイムを短縮させることができる。そして、ノーマルプログラム動作時にキャッシュレジスタからメインレジスタへデータを伝送するための過程などが省略されて回路制御の面でそれだけ単純化できる。
【００１５】
また、本発明によれば、キャッシュプログラム動作時には入出力パッドに入力されるデータ（‘０’、‘１’）に応じて各スイッチング部の動作を制御することにより、ＹＡパッドから入力されるデータの伝送経路を選択的に制御することが可能であって、メインレジスタ側とキャッシュレジスタ側に入力されるデータを選択的に分離させてプログラムタイムを短縮させることができる。
【発明を実施するための最良の形態】
【００１６】
以下、添付図面を参照して本発明に係る実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供される。
【００１７】
図２及び図３は本発明の好適な実施例に係るデュアルレジスタを有するページバッファを説明するために示した回路図である。一方、図２及び図３に示した参照符号のうち、図１に示した参照符号と同一の参照符号は同一の機能を行う同一の構成要素であって、ここではその説明の便宜のためにそれに対する説明は省略する。
【００１８】
図２及び図３に示すように、本発明の好適な実施例に係るデュアルレジスタを有するページバッファは、各スイッチング部１５０、１６０の動作に応じてＹＡパッド（ＹＡ）に電気的に接続されるメインレジスタ１３０とキャッシュレジスタ１４０を含む。各スイッチング部１５０、１６０は、プログラム動作時にＹＡパッド（ＹＡ）を接地状態に維持された状態でデータイン(data in)時、すなわち入出力パッド（図示せず）からデータ（ ‘０’ 又は‘１’）が入力される場合、入力されるデータに応じて独立に活性化（ＨＩＧＨ）される各制御信号ＤＩ２、ｎＤＩによって動作する。
【００１９】
スイッチング部１５０（以下、「第１スイッチング」という）は、制御信号ＤＩ２によってターンオンされるトランジスタＮ１９から構成できる。第１スイッチング部１５０は、ラッチ部１３２の入力端ＱＢｂとＹＡパッド（ＹＡ）との間に接続され、ノーマルプログラム動作時にプログラムを行わないデータ（以下、「第１データ」という）が入出力パッドを介して入力される場合、活性化される制御信号ＤＩ２によって動作してＹＡパッド（ＹＡ）とラッチ部１３２の入力端ＱＢｂを電気的に接続させる。ここで、第１データはプログラムを行わないデータであって、一般に「１」が使用される。第１データは入出力パッドを介して入力される。
【００２０】
スイッチング部１６０（以下、「第２スイッチング」という）は、制御信号ｎＤＩによってターンオンされるトランジスタＮ１５から構成できる。第２スイッチング１６０はキャッシュレジスタ１４０のラッチ部１４２の出力端ＱＡとＹＡパッド（ＹＡ）との間に接続され、キャッシュプログラム動作時にプログラムするデータ（以下、「第２データ」という）が入力される場合、活性化される制御信号ｎＤＩによって動作してＹＡパッド（ＹＡ）とラッチ部１４２の出力端ＱＡを電気的に接続させる。ここで、第２データはプログラムするデータであって、一般に‘０’が使用される。第２データは第１データと同様に入出力パッドを介して入力される。
【００２１】
次に、本発明の好適な実施例に係るデュアルレジスタを有するページバッファのプログラム動作特性をノーマルプログラムとキャッシュプログラムに分離して説明する。ここで、図４はノーマルプログラム動作を説明するために一例として示した波形図、図５はキャッシュプログラム動作を説明するために一例として示した波形図である。
【００２２】
図２及び図４を参照すると、まず、ノーマルプログラム動作時にメインレジスタリセット信号(Main register ReSeT)としての制御信号ＭＲＳＴによってトランジスタＮ６がターンオンされてラッチ部１３２の出力端ＱＢはローレベルに遷移する。そして、プログラム動作を行うために、ＹＡパッド（ＹＡ）を接地（ＧＮＤ）状態に維持させる。このような状態で入出力パッドＩ／Ｏに第１データ‘１’が入力されると、これに同期してデータイン信号としての制御信号ＤＩ２が活性化されてトランジスタＮ１９がターンオンされる。これにより、メインレジスタ１３０のラッチ部１３２の入力端ＱＢｂとＹＡパッド（ＹＡ）が電気的に接続され、ラッチ部１３２の入力端ＱＢｂはローレベルのデータが伝送される。従って、ラッチ部１３２の出力端ＱＢはハイレベルに遷移する。結局、第１データ‘１’に対してはプログラムを行わなくなる。一方、入出力パッドＩ／Ｏに第２データ‘０’が入力されると、これに同期して制御信号ＤＩ２が非活性化されてトランジスタＮ１９がターンオフされる。
【００２３】
図３及び図５を参照すると、キャッシュプログラム動作時にキャッシュレジスタセット(Cache register SET)としての制御信号ＣＳＥＴによってトランジスタＮ１１がターンオンされ、ラッチ部１４２の入力端ＱＡｂはローレベルに遷移する。そして、プログラム動作を行うためにＹＡパッドを接地ＧＮＤ状態に維持させる。このような状態で入出力パッドＩ／Ｏに第１データ‘１’が入力されると、データイン信号である制御信号ｎＤＩが非活性化されてトランジスタＮ１５がターンオフ状態に維持される。これにより、キャッシュレジスタ１４０のラッチ部１４２の出力端ＱＡとＹＡパッド（ＹＡ）が電気的に絶縁（開放）され、ラッチ部１４２の出力端ＱＡはハイレベルに維持される。このようなハイレベルのデータは、制御信号ＰＤＵＭＰが活性化されてトランジスタＮ１６がターンオンされると、ノードＳＮを介してトランジスタＮ１のゲートに伝送されてトランジスタＮ１をターンオンさせる。このような状態でラッチ信号ＬＡＴＣＨが活性化されると、トランジスタＮ２がターンオンされてラッチ部１３２の入力端はローレベルに遷移し、これにより出力端ＱＢはハイレベルに遷移してプログラムが行われなくなる。一方、入出力パッドＩ／Ｏに第２データ‘０’が入力されると、これに同期して制御信号ｎＤＩが活性化されてトランジスタＮ１５がターンオンされる。これにより、ラッチ部１４２の出力端ＱＡはローレベルに遷移してノードＳＮ及びビットライン選択部１２０を介してメモリセルアレイ１１０に伝送されてプログラムが行われる。
【００２４】
前述したように、本発明の好適な実施例に係るページバッファは、ノーマルプログラム動作時には第１スイッチング部１５０を用いてプログラム動作を行い、キャッシュプログラム動作時には第２スイッチング部１６０を用いてプログラム動作を行う。そして、各スイッチング部１５０、１６０は入出力パッドに入力されるデータ‘０’、‘１’に応じて活性化される制御信号ＤＩ２、ｎＤＩによって制御されるようにすることにより、プログラム動作を制御する。前述したように、ノーマルプログラム動作時には、第１スイッチング部１５０が動作する前、ラッチ部１３２の出力端ＱＢは制御信号ＭＲＳＴによってローレベルに維持されるため、プログラム動作が行われる。これと同様に、キャッシュプログラム動作時には、第２スイッチング部１６０が動作する前、ラッチ部１４２の出力端ＱＡは制御信号ＣＳＥＴによってハイレベルに維持されるため、プログラム動作が行われなくなる。
【００２５】
一方、本発明の好適な実施例に係るページバッファを用いて半導体メモリ装置を実現する場合、プログラム動作時にプログラムタイムを短縮させることができる。ここで、半導体メモリ装置は、不揮発性メモリ装置であって、ＮＡＮＤフラッシュメモリ装置又はＮＯＲフラッシュメモリ装置である。そして、本発明の好適な実施例に係るページバッファを除いた全ての半導体メモリ装置の構成は、一般的な構成と同一なので、ここではそれに対する具体的な説明を省略する。
【００２６】
次に、本発明の好適な実施例に係るページバッファを備えた半導体メモリ装置のプログラム方法について上述したページバッファと連繋して説明する。
【００２７】
まず、現在行おうとするプログラムがノーマルプログラム動作であるかキャッシュプログラム動作であるかを判断する。前述したように、ノーマルプログラム動作とキャッシュプログラム動作は、入出力パッドＩ／Ｏ ＰＡＤを介して入力されるデータに含まれたノーマルプログラムコマンド信号‘１０ｈ’とキャッシュプログラムコマンド信号‘１５ ｈ’を介して分離が可能である。ノーマルプログラム動作とキャッシュプログラム動作の判断は各プログラム動作時毎に入力されるコマンド信号‘１０ｈ’、‘１５ｈ’をロジックブロック（図示せず）から受けて判断することができる。
【００２８】
その後、ＹＡパッド（ＹＡ）は接地状態に維持され、これによりローレベルのデータはページバッファに伝達される。このような状態で、ページバッファは、現在行われているプログラム動作がノーマルプログラム動作と判断される場合、第１スイッチング部（図２及び図３の‘１５０’参照）を制御してＹＡパッド（ＹＡ）からのデータをメインレジスタ１３０に伝送する。メインレジスタ１３０は、ＹＡパッド（ＹＡ）からのデータを記憶した後、ビットライン選択部１２０を介してメモリセルアレイ１１０に伝送してメモリセルに記憶させる。
【００２９】
一方、現在行われているプログラム動作がキャッシュプログラム動作の場合、第２スイッチング部（図２及び図３の‘１６０’参照）を制御し、ＹＡパッド（ＹＡ）から伝送されたローレベルのデータをキャッシュレジスタ１４０に伝送する。キャッシュレジスタ１４０は、ＹＡパッド（ＹＡ）から伝送されたデータを記憶した後、ノードＳＮを介してさらにメインレジスタ１３０に伝達する。メインレジスタ１３０は、キャッシュレジスタ１４０に伝送されたデータを記憶した後、ビットライン選択部１２０を介してメモリセルアレイ１１０に伝送してメモリセルに記憶させる。
【００３０】
前述した本発明の技術的思想は好適な実施例で具体的に述べられたが、前記実施例は、本発明を説明するためのもので、制限するものではないことに注意すべきである。また、本発明の技術分野で通常の知識を有する者であれば、本発明の技術的思想の範囲から逸脱することなく様々な実施が可能であることが分かる。
【図面の簡単な説明】
【００３１】
【図１】従来の技術に係るデュアルレジスタを有するページバッファの回路図である。
【図２】本発明の好適な実施例に係るデュアルレジスタを有するページバッファの回路図である。
【図３】本発明の好適な実施例に係るデュアルレジスタを有するページバッファの回路図である。
【図４】図２及び図３に示した本発明の好適な実施例に係るデュアルレジスタを有するページバッファの動作特性を説明するために示した波形図である。
【図５】図２及び図３に示した本発明の好適な実施例に係るデュアルレジスタを有するページバッファの動作特性を説明するために示した波形図である。
【符号の説明】
【００３２】
１０、１１０    メモリセルアレイ
２０、１２０    ビットライン選択部
３０、１３０    メインレジスタ
３２、１３２、４２、１４２    ラッチ部
４０、１４０    キャッシュレジスタ
１５０、１６０    スイッチング部
Ｐ１〜Ｐ６    ＰＭＯＳトランジスタ
Ｎ１〜Ｎ１９    ＮＭＯＳトランジスタ
ＨＮ１〜ＨＮ４    高電圧ＮＭＯＳトランジスタ 
【図１】
2005310343.tif 000003
【図２】
2005310343.tif 000004
【図３】
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【図４】
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【図５】
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