(57)【要約】【課題】本発明は、部分的にＳＯＩ構造を有し、かつチャネル部直下には絶縁層を配置しない歪ＳｉチャネルＭＯＳトランジスタを提供することを目的とする。【解決手段】  シリコン基板上に中間層を介してソース・ドレイン領域とゲート電極とが形成されたＭＯＳトランジスタを有する半導体装置であって、前記中間層は、該シリコン基板に接するＳｉＧｅ（シリコン・ゲルマニウム）層と絶縁膜とからなり、該ＳｉＧｅ層と該絶縁膜とが表面において実質連続するように構成され、かつ前記ゲート電極は、該ＳｉＧｅ層表面から該絶縁膜表面へと延在形成される歪Ｓｉ（シリコン）層上に設けられ、前記ソース・ドレイン領域は、該歪Ｓｉ層のうち該絶縁膜上に重なる領域に少なくとも一部が形成される半導体装置。【選択図】  図１１
2005101162.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板上に中間層を介してソース・ドレイン領域とゲート電極とが形成されたＭＯＳトランジスタを有する半導体装置であって、
前記中間層は、該シリコン基板に接するＳｉＧｅ（シリコン・ゲルマニウム）層と絶縁膜とからなり、該ＳｉＧｅ層と該絶縁膜とが表面において実質連続するように構成され、かつ
前記ゲート電極は、該ＳｉＧｅ層表面から該絶縁膜表面へと延在形成される歪Ｓｉ（シリコン）層上に設けられ、
前記ソース・ドレイン領域は、該歪Ｓｉ層のうち該絶縁膜上に重なる領域に少なくとも一部が形成される半導体装置。
【請求項２】
前記歪Ｓｉ層がトランジスタ幅方向であって、該ＳｉＧｅ層表面上にのみに存在し、該絶縁膜上に重なる領域がない請求項１記載の半導体装置。
【請求項３】
少なくともトランジスタゲート長方向のソース・ドレイン領域となる部分がオーバーハングするように該ＳｉＧｅ層を所定の深さエッチングする第１のエッチング工程と、
前記第１のエッチング工程で得られた溝部分に絶縁膜を埋め込む工程と、
を含む半導体装置の製造方法。
【請求項４】
トランジスタゲート長方向のソース・ドレイン領域となる該歪Ｓｉ層がオーバーハングするように該ＳｉＧｅ層を所定の深さエッチングする第１のエッチング工程と、
トランジスタ幅方向の該ＳｉＧｅ層を所定の深さ異方性エッチングする第２のエッチング工程と、
前記第１、第２のエッチング工程で得られた溝部分に絶縁膜を埋め込む工程と、
を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｓｉ（シリコン）とＳｉＧｅ（シリコン・ゲルマニウム）のヘテロ構造を利用したＭＯＳトランジスタにおける接合リーク電流、寄生容量の低減、さらにＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）構造と歪チャネル構造を融合させたＭＯＳトランジスタにおけるセルフヒーティング効果、フローティングボディ効果を回避した半導体装置およびその製造方法に関わる。
【背景技術】
【０００２】
近年、ＭＯＳトランジスタの微細化において、チャネル部分に歪Ｓｉ層を用いることにより、電子移動度を向上し、特性を改善する試みがある。歪Ｓｉ層とは、応力が印加され格子定数が変化しているＳｉ層をいう。このような歪Ｓｉチャネルの形成には種々の方法があるが、最も均質で高い歪を得られるものは、格子緩和したＳｉＧｅ層上にＳｉ層をエピタキシャル成長するものである。このＳｉＧｅ層上で格子整合した歪Ｓｉ層は、界面に平行方向に引っ張り応力を、垂直方向に圧縮応力を受ける。この応力によりＳｉのバンド構造が変化し、価電子帯で有効質量が変化し、界面平行方向（チャネル方向）の移動度が増大する。歪Ｓｉチャネルの利点は、移動度などの電子物性的な性質が変化する一方、材料物性的な性質は基本的にＳｉのままであるため、Ｓｉ  ＭＯＳトランジスタの利点をそのまま享受できる点にある。このように歪ＳｉチャネルＭＯＳトランジスタは、通常のＳｉ  ＭＯＳトランジスタの製造工程を使いつつ、格子緩和したＳｉＧｅ基板を用いることで、比較的容易に性能向上を実現でき、また、ｎ型ＭＯＳトランジスタ、ｐ型ＭＯＳトランジスタ双方の特性を改善できる可能性があるため有望視されている。
【０００３】
しかし、歪ＳｉチャネルＭＯＳトランジスタは基本的にＣＭＯＳと同じ素子構造であるため、１００ｎｍ以下のゲート長をもつＭＯＳトランジスタに対して、短チャネル効果、寄生容量、接合リーク電流などのＣＭＯＳが直面している問題と同等の困難さも抱えている。
【０００４】
これらの問題を克服可能なデバイス構造としてＳＯＩ構造をもったＭＯＳトランジスタが提案された。この構造は、表面に薄いＳｉ層（ＳＯＩ層）を有するＳＯＩ基板を利用して、ＳｉＧｅ層／ＳＯＩ層／ＳｉＯ2（酸化シリコン）層の積層構造とすることで、接合容量を大幅に低減でき、このＳＯＩ  ＭＯＳトランジスタの利点と歪Ｓｉの高駆動力性を併せもっている。
ところが、この構造に本質的な問題として、ＳＯＩ層の電位が浮遊状態にあるため、素子動作によって発生したキャリヤが蓄積し、ＭＯＳトランジスタの基板電位を変動させ、その結果、素子のしきい電圧が変動するという、いわゆるフローティングボディ効果が指摘されている。特に、ｎ型ＭＯＳトランジスタでは、チャネル層であるＳＯＩ層が絶縁層上に存在するため、前記フローティングボディ効果が顕著となる。
チャネル部において発生した熱は、ＳＯＩデバイスにおいては一般にチャネル直下を熱伝導率の低いＳｉＯ2層が占めるため、基板下方への放熱性が悪く、チャネル自らを加熱するためにのみ使われ電子移動度が低下する、いわゆるセルフヒーティング効果が問題となる。特にｎ型ＭＯＳトランジスタでは特開平９−２１９５２４号公報にあるような構造では顕著となる。一般的なＳＯＩデバイスが高周波ＭＯＳトランジスタなどの高出力素子に向いていないのは、上記のセルフヒーティング効果によるものである。
【特許文献１】特開平９−２１９５２４号公報
【非特許文献１】Ｔ．Ｔｅｚｕｋａ  ｅｔ  ａｌ.，ＶＬＳＩ  ｓｙｍｐ．２００２
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述したようにＳＯＩ構造をした歪ＳｉチャネルＭＯＳトランジスタでは、絶縁層としてＳｉＯ2層が介在するため、フローティングボディ効果やセルフヒーティング効果といった問題があった。
【０００６】
本発明は、部分的にＳＯＩ構造を有し、かつチャネル部直下には絶縁層を配置しない歪ＳｉチャネルＭＯＳトランジスタを提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明では、次に述べる各手段を講じたことを特徴とするものである。
【０００８】
第１の手段としては、
シリコン基板上に中間層を介してソース・ドレイン領域とゲート電極とが形成されたＭＯＳトランジスタを有する半導体装置であって、前記中間層はシリコン基板に接するＳｉＧｅ（シリコン・ゲルマニウム）層と絶縁膜からなり、ＳｉＧｅ層と絶縁膜とが表面において実質連続するように構成され、かつ前記ゲート電極はＳｉＧｅ層表面から絶縁膜表面へと延在形成される歪Ｓｉ（シリコン）層上に設けられ、前記ソース・ドレイン領域は歪Ｓｉ層のうち絶縁膜上に重なる領域に少なくとも一部が形成される半導体装置である。
【０００９】
第１の手段によれば、
チャネルとなる歪Ｓｉ層がＳｉＧｅ層表面から絶縁膜表面へと延在していることにより、ＭＯＳトランジスタの問題点である不純物拡散層からの接合リーク電流が格段に低減される。また、寄生容量となるソース・ドレイン領域間の接合容量の削減が可能となる。
さらに、ＳｉＧｅ層がチャネルに接し、かつシリコン基板にも接しており、チャネルとシリコン基板の間には絶縁層を介していない構造となっている。従って、本発明では熱伝導率の低いＳｉＯ2などの絶縁膜を介していない構造によりチャネルで発生した熱は効率よく基板に放熱される構成となり、温度上昇による電子移動度の低下を防ぎ、高周波ＭＯＳトランジスタなどの高速駆動に適した半導体装置となる。
第２の手段としては、
前記歪Ｓｉ層がトランジスタ幅方向であって、ＳｉＧｅ層表面上にのみに存在し、絶縁膜上に重なる領域がない第１の手段の半導体装置である。
【００１０】
第２の手段によれば、第１の手段における歪Ｓｉ層に接するＳｉＧｅ層が、少なくともチャネル部分においてトランジスタ幅方向全域に配置されていることを特徴とした半導体装置である。本発明によると、トランジスタ幅方向の全域において十分な活性領域を得ることができる。
【００１１】
第３の手段としては、
少なくともトランジスタゲート長方向のソース・ドレイン領域となる部分がオーバーハングするようにＳｉＧｅ層を所定の深さエッチングする第１のエッチング工程と、前記第１のエッチング工程で得られた溝部分に絶縁膜を埋め込む工程と、を含む半導体装置の製造方法である。
【００１２】
第３の手段によれば、
少なくともトランジスタゲート長方向のソース・ドレイン領域となる部分がオーバーハングするようにＳｉＧｅ層をエッチングする第１のエッチング工程である。これにより、第１の手段による半導体装置を製造することができる。
第４の手段としては、
トランジスタゲート長方向のソース・ドレイン領域となる部分がオーバーハングするようにＳｉＧｅ層をエッチングする第１のエッチング工程と、
トランジスタ幅方向のＳｉＧｅ層をエッチングする第２のエッチング工程と、
前記第１、第２のエッチングで得られた溝部分に絶縁膜を埋め込む工程と、
を含む半導体装置の製造方法である。
第４の手段によれば、先ず、第１の手段同様、トランジスタゲート長方向のソース・ドレイン領域となる部分のみオーバーハングするようにＳｉＧｅ層をエッチングする第１のエッチングを行う。次に、トランジスタ幅方向を確定するため、ＳｉＧｅ層をエッチングする第２のエッチングを行う。この第２のエッチングは、前記第１のエッチングにより形成したオーバーハング部分はエッチングしないように保護し、トランジスタ幅方向のみ溝を形成するため異方性エッチングとなる条件でエッチングを行い、トランジスタ幅方向全域が活性領域となるように第２のエッチングを行う。前記第１、第２のエッチング工程で得られた溝に絶縁膜を埋め込み、半導体装置の特徴とする構造が形成される。これにより第２の手段による半導体装置を製造することができる。
【発明の効果】
【００１３】
以上説明したように本発明は、トランジスタ幅方向のソース・ドレイン領域底面の全部あるいは一部に接するように絶縁膜を配置し、かつ、チャネル直下には絶縁層を配置せず、ＳｉＧｅ層はＳｉ基板に接している構造をもつことで、ソース・ドレイン領域のみＳＯＩ構造をもつ半導体装置である。
【００１４】
本発明によれば、ソース・ドレイン部にある不純物拡散領域が、本発明に則した実施例から歪Ｓｉ層のみとなり、従来に比べて非常に薄く、その直下には絶縁層が接していることから、寄生容量は歪Ｓｉの底面部分において除去することができる。また同時にリーク電流もほぼなくすことができる。これにより、より高周波動作が可能なＭＯＳＦＥＴを得ることができる。
さらに、従来のＳＯＩ構造でＳｉＧｅ層の下には絶縁膜が存在することでチャネルで発生した熱の放熱性が損なわれていたものが、本発明のようにＳｉＧｅ層が直接Ｓｉ基板に接する構造とすることで、発生した熱の基板への放熱性が増すことになり、セルフヒーティング効果、フローティングボディ効果により飽和していた電子移動度をさらに向上することができ、飽和電流が１０％程度向上させることが可能となる。この効果は、特に特開平９−２１９５２４号公報にあるようなｎ型ＭＯＳＦＥＴにおいて適用した場合、より顕著な改善効果を示す。
また、本発明のＭＯＳトランジスタは、ｎ型，ｐ型双方に適用することが可能なため、製造工程が簡略化され、製造コスト削減に効果がある。
【発明を実施するための最良の形態】
【００１５】
以下において部分的にＳＯＩ構造を有し、かつチャネル部直下には絶縁層を配置しない歪ＳｉチャネルＭＯＳトランジスタを提供し、セルフヒーティング効果、フローティングボディ効果を改善することを本発明の実施例に則して説明する。
【実施例】
【００１６】
本発明によるＭＯＳトランジスタの作製方法をｎ型ＭＯＳトランジスタを例として図面を参照して詳細に説明するが、本発明はｐ型ＭＯＳトランジスタについても適用することができるので、ｐ型ＭＯＳトランジスタの場合についても説明を加える。
【００１７】
図１参照。
【００１８】
図１は、ＳｉＧｅ層と歪Ｓｉ層成膜後の本発明の第１の実施例に則した半導体装置の断面図である。図１において、１はシリコン基板、２はＳｉＧｅ層、３は歪Ｓｉ層である。
先ず、図１に示すように、シリコン基板（ｎ型ＭＯＳトランジスタの場合はｐ型基板、ｐ型ＭＯＳトランジスタの場合はｎ型基板を使用）１上にＬＰＣＶＤ（減圧化学気相成長）法あるいはＭＢＥ（分子線エピタキシャル成長）法といった気相成長法によってＳｉＧｅ層２をエピタキシャル成長させる。ＣＶＤ法の場合、反応ガスとしてＳｉＨ4及びＧｅＨ4を用い、例えば電子移動度の高いＳｉ0.7Ｇｅ0.3を、厚さ２μｍで成膜する。Ｇｅ（ゲルマニウム）はＳｉ（シリコン）よりも格子定数が大きいため、Ｇｅ含有量の増加に伴い格子定数が増大する。続いて、反応ガスとしてＳｉＨ4を用いて、厚さ２０ｎｍのＳｉを成長させる。この結果、格子緩和したＳｉＧｅ層２上には、界面と平行方向に引っ張り応力、垂直方向に圧縮応力を受けた歪状態の歪Ｓｉ層３が形成される。この応力によりＳｉのバンド構造が変化し、伝導帯・荷電子帯ともにバンドの縮退が解けるとともに、荷電子帯では有効質量も変化して、チャネル方向の移動度を増大することができる。
従来のＳＯＩ構造では、シリコン基板上にＳｉＯ2膜を成膜後、ＳｉＧｅ層、Ｓｉ層の順に積層するが、本発明では、シリコン基板上に直接ＳｉＧｅ層を積層している構造を採用するため、チャネル部で発生した熱は熱伝導率の低いＳｉＯ2膜を介する場合に比べ効率よく基板に放熱され、セルフヒーティング効果を低減させる。
【００１９】
図２〜４参照。
【００２０】
次に図２〜４においてトランジスタゲート長方向の第１のエッチング工程を説明する。
図２（ａ）は本発明の第１の実施例に則したＭＯＳトランジスタ上面図、図２（ｂ）はトランジスタゲート長方向（図２（ａ）におけるＡ−Ａ'方向）の断面図である。図２において、１はシリコン基板、２はＳｉＧｅ層、３は歪Ｓｉ層、４は窒化膜、５はフォトレジスト、６はトランジスタ活性領域、Ａ−Ａ'はトランジスタゲート長方向である。
第１のエッチング工程は、異方性エッチングと等方性エッチングにより行う。先ず歪Ｓｉ層３上にＬＰＣＶＤ法により、反応ガスとしてＳｉＨ2Ｃｌ2とＮＨ3を用い、厚さ０．３μｍの窒化膜４（例えば、シリコン窒化膜）を堆積する。
次にフォトレジスト５をスピンコートにより塗布し、ＭＯＳトランジスタの活性領域６となる部分を覆い、トランジスタゲート長方向のソース・ドレイン端側の素子分離領域のみ開口するようにフォトレジスト５を露光、現像する。このとき図に示すようにトランジスタ幅方向（図２（ａ）におけるＢ−Ｂ'方向）は、フォトレジスト５で覆われている。即ち、後述するようにトランジスタ幅方向も同時にエッチングすることも可能である（後述）が、ここではさらにトランジスタ活性領域６を十分確保するために、別工程にてエッチングを行う場合について説明する。ここにトランジスタ幅方向は、トランジスタゲート長方向に直行する方向をいう。
【００２１】
図３は、トランジスタゲート長方向（図２（ａ）におけるＡ−Ａ'方向）における異方性エッチング後の本発明の第１の実施例に則した半導体装置の断面図である。図３において、１はシリコン基板、２はＳｉＧｅ層、３は歪Ｓｉ層、４は窒化膜、５はフォトレジストである。
【００２２】
図３に示すようにフォトレジスト５をマスクとして、窒化膜４を反応ガスとしてＳＦ6（六弗化硫黄）とＣｌ2（塩素）の混合ガスを用い、異方性エッチングにより除去し、引き続いて、歪Ｓｉ層３、ＳｉＧｅ層２を連続して、例えば深さ０．２μｍとなるように異方性エッチングする。
【００２３】
図４は、トランジスタゲート長方向（図２（ａ）におけるＡ−Ａ'方向）における等方性エッチング後の本発明の第１の実施例に則した半導体装置の断面図である。図４において、１はシリコン基板、２はＳｉＧｅ層、３は歪Ｓｉ層、４は窒化膜、５はフォトレジスト、７はオーバーハングである。
図４では引き続いて歪Ｓｉ層３とＳｉＧｅ層２で選択比がとれるエッチング液（例えば、ＨＦ（５０％）：Ｈ2Ｏ2：ＣＨ3ＣＯＯＨ＝１：１６：２４の割合で調合されたエッチング液で、選択比１６０程度）でＳｉＧｅ層２を、例えば０．１〜０．２μｍ程度オーバーハング７するようにウェットエッチングをする。この時ＳｉＧｅ層２のみ選択的にエッチングされ歪Ｓｉ層３はエッチングされずにソース・ドレイン領域として残り、歪Ｓｉ層３の底面にオーバーハング７が形成される。ここでは、オーバーハング７を形成するためにウェットエッチング法を用いたが、塩素系ガス（例えば、Ｃｌ2ガス）を用いたＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法でもよい。その際、オーバーハング７が形成できるように等方性エッチングとなる条件でエッチングを行う。最後にフォトレジスト５を除去して、トランジスタゲート長方向のエッチング工程が完了する。
【００２４】
図５参照。
【００２５】
図５（ａ）は本発明の第１の実施例に則したＭＯＳトランジスタの上面図、図５（ｂ）トランジスタゲート長方向断面図（図５（ａ）におけるＡ−Ａ'方向）、図５（ｃ）はトランジスタ幅方向（図５（ａ）におけるＢ―Ｂ'方向）断面図である。図５において、１はシリコン基板、２はＳｉＧｅ層、３は歪Ｓｉ層、４は窒化膜、６はトランジスタ活性領域、７はオーバーハング、８はフォトレジスト、Ａ−Ａ'はトランジスタゲート長方向、Ｂ―Ｂ'はトランジスタ幅方向である。
【００２６】
次に図５を用いてトランジスタの幅方向の第２のエッチング工程について説明する。先ずスピンコートによりフォトレジスト８を塗布し、露光、現像によりトランジスタ幅方向の素子分離領域のみ開口させる。このときオーバーハング７はフォトレジストで保護し、次工程のエッチング時にプラズマに曝されないようにする。
【００２７】
フォトレジストパターン８をマスクとし、先ず窒化膜４を異方性エッチングにより除去し、その後歪Ｓｉ層３、ＳｉＧｅ層２を連続して、例えば０．４μｍ深さとなるようエッチングする。反応ガスとしては、例えば、ＳＦ6（六弗化硫黄）とＣｌ2の混合ガスを用いる。この時、先の工程において形成された溝は、図５（ｂ）に示すようにフォトレジスト８がマスクとなり、さらに深くエッチングされることはない。この工程におけるトランジスタ幅方向のエッチングでは、トランジスタゲート方向のエッチングとは異なる異方性エッチングであり、オーバーハングとなる等方性エッチングは行っていないため、歪Ｓｉ層３に接するＳｉＧｅ層２は少なくともトランジスタ幅方向全域に配置されることになり、活性化領域６を十分確保できるような構造を得ることができる。最後にフォトレジスト８を除去し、トランジスタ幅方向の第２のエッチング工程が完了する。
【００２８】
本工程では、トランジスタ幅方向にはオーバーハング７を形成しないように異方性エッチングを行ったが、活性化領域を十分確保せず半導体装置の所定の仕様を満足できる場合には図５で説明した工程を削除し、前工程であるトランジスタゲート長方向のエッチング時に同時にトランジスタ幅方向のエッチングを行ってもよい。これにより、製造工程数の削減を図り、コスト低減も可能である。
【００２９】
図６参照。
【００３０】
図６（ａ）はトランジスタゲート長方向（図５（ａ）におけるＡ−Ａ'方向）断面図、図６（ｂ）はトランジスタ幅方向（図５（ａ）におけるＢ―Ｂ'方向）断面図を示す。図６において、１はシリコン基板、２はＳｉＧｅ層、３は歪Ｓｉ層、４は窒化膜、９はＳｉＯ2膜である。
前工程において形成された溝（トレンチ）に絶縁膜をオーバーハング部に埋める工程について説明する。絶縁膜としては、シリコン酸化膜、シリコン窒化膜が用いられるが、ここではＳｉＯ2膜９を用いた場合について説明する。ＳｉＯ2膜９は、ＬＰＣＶＤ法により、反応ガスとしてＳｉＨ4とＮ2Ｏの混合ガスを用い、ＳｉＯ2膜９を全面に成膜する。この時、オーバーハングは完全にＳｉＯ2膜９で埋められる。その後、ＣＭＰ（化学的機械研磨）法により平坦化する。この時、窒化膜４（例えば、シリコン窒化膜）が研磨ストップ層の役割を果たし、平坦性のよい研磨が可能である。これにより、従来ソース・ドレイン領域直下にあった不純物拡散領域のかわりにＳｉＯ2膜９を配置する構造となる。すなわち、従来問題であったドレイン・ソース下の拡散領域からの接合リーク電流は、本発明によるソース・ドレイン領域にのみ形成したＳＯＩ構造により格段に減少させることが可能である。
【００３１】
図７参照。
【００３２】
図７は本発明の第１の実施例に則したトランジスタゲート長方向の断面図である。図７において、１はシリコン基板、２はＳｉＧｅ層、３は歪Ｓｉ層、９はＳｉＯ2膜、１０はゲート酸化膜、１１はゲート電極である。
本図を用いてゲート電極の形成方法を以下で説明する。上記窒化膜４を除去した後、歪Ｓｉ層３表面を、酸素雰囲気中で、例えば８００℃の温度で熱酸化することで、例えば厚さ３ｎｍのＳｉＯ2膜を形成してゲート酸化膜１０を得る。その上にＬＰＣＶＤ法により、反応ガスとしてＳｉＨ4を用いて、厚さ１００ｎｍの多結晶Ｓｉ層を堆積し、リソグラフィー工程によりゲート電極となるフォトレジストパターンを形成後、それをマスクとして異方性エッチングにより、多結晶Ｓｉ層及び酸化膜をエッチングし、例えば幅８０ｎｍのゲート酸化膜およびゲート電極１１を形成する。
【００３３】
図８参照
図８は本発明の第１の実施例に則したトランジスタゲート長方向の断面図である。図８において、１はシリコン基板、２はＳｉＧｅ層、３は歪Ｓｉ層、９はＳｉＯ2膜、１０はゲート酸化膜、１１はゲート電極、１２はＡｓイオン、１３はｎ型エクステンション領域である。
本図を用いて低濃度不純物領域の形成方法を説明する。上記で形成されたゲート電極１１をマスクとして、ｎ型ＭＯＳトランジスタ形成領域に、例えば砒素（Ａｓ）イオン或はリン（Ｐ）イオン１２を選択的にイオン注入して、ソース・ドレインにｎ型エクステンション領域１３を形成する。ｐ型ＭＯＳトランジスタの場合は、イオン種としてボロン（Ｂ）或はフッ化ボロン（ＢＦ2）を選択的にイオン注入して、ソース・ドレインにｐ型エクステンション領域を形成する。次いで、窒素雰囲気中で、１０００℃，１０秒の条件で急速活性化熱処理（ＲＴＡ：Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｅａｌｉｎｇ）を行い、エクステンション領域１３を活性化する。この領域は、ＬＤＤ（Ｌｉｇｈｔｌｙ-ｄｏｐｅｄ  ｄｒａｉｎ）構造における低濃度不純物領域となる。
【００３４】
図９参照。
【００３５】
図９は本発明の第１の実施例に則したトランジスタゲート長方向の断面図である。図９において、１はシリコン基板、２はＳｉＧｅ層、９はＳｉＯ2膜、１１はゲート電極、１４はサイドウォール、１５はＡｓイオン、１６はｎ+型ソース・ドレイン領域である。
本図を用いて高濃度不純物領域となるｎ+型ソース・ドレイン領域１６の製造方法を説明する。先ず、全面にＬＰＣＶＤ法により、反応ガスとしてＳｉＨ4とＮ2Ｏの混合ガスを用い、ＳｉＯ2を堆積する。次に、フッ素系ガスを含む反応ガス、例えば、ＣＨＦ3あるいはＣ2Ｆ6用いた異方性エッチングにより、ＳｉＯ2膜の全面をエッチングする。これによりゲート電極１１の側壁にサイドウォール１４を形成する。このサイドウォール１４をマスクにして、例えば砒素（Ａｓ）イオン或はリン（Ｐ）イオン１５を選択的にイオン注入し、例えば、窒素雰囲気中で１０００℃、１０秒のＲＴＡ処理を行うことで、高濃度不純物領域であるｎ+型ソース・ドレイン領域１６を形成する。なお、ｐ+型ソース・ドレイン領域を得る場合には、例えば、Ｂ（ボロン）イオンを注入し、所定の温度で同様に熱処理を行うことによりｐ+型ソース・ドレイン領域を形成すればよい。
【００３６】
図１０参照。
【００３７】
図１０は本発明の第１の実施例に則したトランジスタゲート長方向の断面図である。図１０において、１はシリコン基板、２はＳｉＧｅ層、９はＳｉＯ2膜、１１はゲート電極、１４はサイドウォール、１７はＣｏＳｉ2層である。
本図を用いてサリサイド技術について説明する。本発明では、歪Ｓｉ層３直下にＳｉＯ2膜９を配しているので、ソース・ドレイン領域の歪Ｓｉ層３は薄膜であり、シート抵抗が大きくなるので、特にプラグ１８（図１１参照）との接合抵抗を低減させるため、歪Ｓｉ層３のサリサイド化による低抵抗化が必要である。先ず、全面にスパッタリング法によりコバルト（Ｃｏ）層を、例えば１０ｎｍの厚さで堆積させる。その後、窒素雰囲気中で、例えば、５５０℃の温度で、３０秒間のＲＴＡ処理を施すことによって、Ｃｏ層とｎ+型ソース・ドレイン領域の歪Ｓｉ層３及びゲート電極１１の上面部分の多結晶Ｓｉ層とを反応させてＣｏＳｉ2層１７が形成される。このとき絶縁膜であるＳｉＯ2膜９上及びサイドウォール１４上はシリサイド化しないため、過酸化アンモニア水と硫酸過酸化水素水との混合液で２０分間エッチングを行い、未反応Ｃｏ層部分を選択的にエッチング除去する。
【００３８】
図１１参照。
【００３９】
図１１は本発明の第１の実施例に則したトランジスタゲート長方向の断面図である。図１１において、１はシリコン基板、２はＳｉＧｅ層、９はＳｉＯ2膜、１７はＣｏＳｉ2層、１８はプラグ、１９は層間絶縁膜である。
先ず、全面にＳｉＯ2膜などの層間絶縁膜１９をＬＰＣＶＤ法により、反応ガスとしてＳｉＨ4とＮ2Ｏの混合ガスを用い成膜した後に、この層間絶縁層１９に各ＭＯＳトランジスタのソース・ドレイン領域に対するコンタクトホールを、フッ素系ガス、例えばＣＨＦ3あるいはＣ2Ｆ6を用いて、異方性エッチングにより開口する。このコンタクトホールは、微細化の進展に伴い、高いアスペクト比が必要となってきており、開口部でのメタル配線のカバレッジが厳しくなるため、Ｗ（タングステン）などをカバレッジ性のよいＬＰＣＶＤ（減圧化学気相成長）法により、反応ガスとして、例えばＷＦ6とＳｉＨ4を用い成膜する。その後ＣＭＰにより開口部に埋め込まれ、平坦化されたプラグ１８が形成でき、本発明の第１の実施例に則したＭＯＳトランジスタが完成する。
【００４０】
また、プラグの形成方法としては、Ｃｕを用いたダマシンプロセスにより形成する方法がある。これは、前記コンタクトホール形成後、バリアメタル及びシード層を成膜し、鍍金法によりＣｕを埋め込み、さらにＣＭＰにより平坦化する方法であり、リソグラフィ−工程での塗布レジスト膜の膜厚均一性や露光時の焦点深度の点で有利である。
（付記１）シリコン基板上に中間層を介してソース・ドレイン領域とゲート電極とが形成されたｎ型ＭＯＳトランジスタを有する半導体装置であって、
前記中間層は、該シリコン基板に接するＳｉＧｅ層と絶縁膜とからなり、該ＳｉＧｅ層と該絶縁膜とが表面において実質連続するように構成され、かつ
前記ゲート電極は、該ＳｉＧｅ層表面から該絶縁膜表面へと延在形成される歪Ｓｉ層上に設けられ、
前記ソース・ドレイン領域は、該歪Ｓｉ層のうち該絶縁膜上に重なる領域に少なくとも一部が形成されるｎ型ＭＯＳトランジスタ。
（付記２）前記歪Ｓｉ層がトランジスタ幅方向であって、該ＳｉＧｅ層表面上にのみに存在し、該絶縁膜上に重なる領域がない付記１記載のｎ型ＭＯＳＦＥＴ。
（付記３）少なくともトランジスタゲート長方向のソース・ドレイン領域となる部分がオーバーハングするように該ＳｉＧｅ層を所定の深さエッチングする第１のエッチング工程と、
前記第１のエッチング工程で得られた溝部分に絶縁膜を埋め込む工程と、
を含むｎ型ＭＯＳＦＥＴの製造方法。
（付記４）トランジスタゲート長方向のソース・ドレイン領域となる該歪Ｓｉ層がオーバーハングするように該ＳｉＧｅ層を所定の深さエッチングする第１のエッチング工程と、
トランジスタ幅方向の該ＳｉＧｅ層を所定の深さ異方性エッチングする第２のエッチング工程と、
前記第１、第２のエッチング工程で得られた溝部分に絶縁膜を埋め込む工程と、
を含むｎ型ＭＯＳＦＥＴの製造方法。
【図面の簡単な説明】
【００４１】
【図１】ＳｉＧｅ層と歪Ｓｉ層成膜後の本発明の第１の実施例に則した半導体装            置の断面図
【図２】トランジスタゲート長方向形成方法を説明する本発明の第１の実施例に則した            半導体装置（１）
【図３】トランジスタゲート長方向形成方法を説明する本発明の第１の実施例に            則した半導体装置（２）
【図４】トランジスタゲート長方向形成方法を説明する本発明の第１の実施例に            則した半導体装置（３）
【図５】トランジスタ幅方向形成方法を説明する本発明の第１の実施例に則した            半導体装置
【図６】窪み部に絶縁膜を埋め込む方法を説明する本発明の第１の実施例に則し            た半導体装置の断面図
【図７】ゲート電極を形成する方法を説明する本発明の第１の実施例に則した半            導体装置の断面図
【図８】低濃度不純物領域の形成方法を説明する本発明の第１の実施例に則した            半導体装置の断面図
【図９】高濃度不純物領域の形成方法を説明する本発明の第１の実施例に則した            半導体装置の断面図
【図１０】シリサイド形成方法を説明する本発明の第１の実施例に則した半導体            装置の断面図
【図１１】プラグや層間絶縁層形成後の本発明の第１の実施例に則した半導体装            置の断面図
【符号の説明】
【００４２】
１  シリコン基板
２  ＳｉＧｅ層
３  歪Ｓｉ層
４  窒化膜
５  フォトレジスト
６  トランジスタ活性領域
７  オーバーハング
８  フォトレジスト
９  ＳｉＯ2膜
１０  ゲート酸化膜
１１  ゲート電極
１２  Ａｓイオン
１３  ｎ型エクテンション領域
１４  サイドウォール
１５  Ａｓイオン
１６  ｎ+型ソース・ドレイン領域
１７  ＣｏＳｉ2
１８  プラグ
１９  層間絶縁膜
Ａ−Ａ'  トランジスタゲート長方向
Ｂ−Ｂ'  トランジスタ幅方向
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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