(57)【要約】【課題】  メモリの冗長救済に用いられていた従来のヒューズ素子をＣＭＯＳデバイスで置き換えただけでは、物理加工が不要な為に上層配線が利用出来る面積上の利点はあるが、半導体装置の設計上、ＣＭＯＳデバイスは書き換えに高電圧の印加が必要な制約があり、配置上の問題があった。【解決手段】  従来のヒューズ素子の代わりにＣＭＯＳデバイスで構成される不揮発性メモリ素子を備えた不揮発性半導体記憶回路２０３をＩＯブロック２０２の間に配置することにより、従来のヒューズ素子をＣＭＯＳデバイスで置き換えたことによる物理加工が不要な為に上層配線が利用出来る面積上の利点を保持したまま、高電圧印加を考慮した配置上の問題を解決することができる。【選択図】  図２
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【特許請求の範囲】
【請求項１】
チップ央部に配置された半導体メモリ回路と、チップ周辺部に配置され各々信号、供給電位または接地電位を入出力する複数のＩＯブロックと、前記半導体メモリ回路の冗長救済機能に用いられる不揮発性半導体記憶回路とを備え、
前記不揮発性半導体記憶回路は、電気的に読み書きが可能なＣＭＯＳデバイスにより構成される不揮発性メモリ素子と、アドレス信号に応じて前記不揮発性メモリ素子への書き込みを制御する制御信号を出力する制御回路と、前記制御回路へ前記アドレス信号を入力するためのアドレス信号線と、前記制御信号に同期して前記不揮発性メモリ素子に書き込むデータを入力する入力データ線と、前記不揮発性メモリ素子へ書き込まれたデータを前記半導体メモリ回路へ出力する出力データ線とを有し、
前記不揮発性半導体記憶回路を前記複数のＩＯブロックの間に配置した半導体装置。
【請求項２】
前記ＩＯブロックは、それぞれ異なるゲート酸化膜厚を有する複数のトランジスタを有したことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記不揮発性メモリ素子を構成するトランジスタは、前記ＩＯブロックを構成する複数のトランジスタのうちの第１のゲート酸化膜厚を有する第１のトランジスタを形成する工程と同一工程で形成されたことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記制御回路を構成するトランジスタは、前記ＩＯブロックを構成する複数のトランジスタのうちの第２のゲート酸化膜厚を有する第２のトランジスタを形成する工程と同一工程で形成されたことを特徴とする請求項２記載の半導体装置。
【請求項５】
前記複数のＩＯブロックがリング状に配置され、前記ＩＯブロックへ供給電位を入力するための第１および第２の電源線および前記ＩＯブロックへ接地電位を入力するための第３の電源線が前記複数のＩＯブロック上を通るようにリング状に配線されたことを特徴とする請求項１記載の半導体装置。
【請求項６】
前記不揮発性半導体記憶回路へ供給電位を入力するための電源線が前記リング状の第１および第２の電源線と兼用していること、前記不揮発性半導体記憶回路へ接地電位を入力するための電源線が前記リング状の第３の電源線と兼用していることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記不揮発性半導体記憶回路内の前記アドレス信号線および入力データ線が、前記第１および第２、第３の電源線と平行にリング状に配線されたことを特徴とする請求項５記載の半導体装置。
【請求項８】
前記複数のＩＯブロックとそれらの間に配置される複数の前記不揮発性半導体記憶回路とがリング状に配置され、前記ＩＯブロックを構成する各ゲート酸化膜厚を有するトランジスタと前記不揮発性半導体記憶回路の前記不揮発性メモリ素子を構成するトランジスタとがリング状に配置されたことを特徴とする請求項３記載の半導体装置。
【請求項９】
前記複数のＩＯブロックとそれらの間に配置される複数の前記不揮発性半導体記憶回路とがリング状に配置され、前記ＩＯブロックを構成する各ゲート酸化膜厚を有するトランジスタと前記不揮発性半導体記憶回路の前記制御回路を構成するトランジスタとがリング状に配置されたことを特徴とする請求項４記載の半導体装置。
【請求項１０】
前記不揮発性半導体記憶回路の前記不揮発性メモリ素子に書き込まれたデータが半導体メモリ回路のゲート固定に使用されることを特徴とする請求項１記載の半導体装置。
【請求項１１】
前記不揮発性半導体記憶回路が、前記半導体メモリ回路の物理的な配置位置に対して、前記不揮発性メモリ素子へ書き込まれたデータを前記半導体メモリ回路へ出力する出力データ線の線長が最小になる位置になるように配置されたことを特徴とする請求項１または１０記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
近年の半導体集積回路装置は、微細化技術の進歩による高集積化が、半導体メーカ間の競争も相俟ってますます加速している。同時に、これらの半導体メーカにとり、コストダウンは至上命題であり、汎用ＤＲＡＭやシンクロナスＤＲＡＭなどの汎用メモリ、さらにはマイクロプロセッサやＡＳＩＣやカスタムロジックなどとメモリを1チップ上に構成したシステムＬＳＩにおいても、製造段階で発生する不良メモリセルを予備のメモリセルに置き換えるヒューズなどを用いた冗長救済技術で歩留まりを向上させる手法が上記至上命題を満たす上で重要となっている。また、上記ヒューズなどを用いた冗長救済技術を応用し、電源電圧変換回路に代表されるデバイスの製造過程での電気的特性のばらつきを調整する事が応用技術として用いられている。さらには、本発明の分野のように上記ヒューズ素子を物理加工が不要な電気的に読み書きが可能なＣＭＯＳデバイスにより構成される不揮発性メモリ素子に置き換える技術も提案されている。
【非特許文献１】2001  IEEE  International  Solid-State  Circuits  Conference  P380,381,467,468
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来のヒューズ素子をＣＭＯＳデバイスで置き換える事により、物理加工が不要となり、ヒューズ素子上層も配線領域として利用出来る面積上の利点が生じる。
【０００４】
しかしながら、ＣＭＯＳデバイスは書き換えに高電圧の印加が必要な為、半導体装置外部より高電圧印加が可能な電源配線を行う必要があり、その配線系路に隣接するそれ以外の配線や半導体回路が、その高電圧に影響を受けない様に半導体装置のレイアウトを行う必要があり、配置上の制約となっていた。
【０００５】
本発明の目的は、ＣＭＯＳデバイスに対する高電圧印加を考慮した配置上の問題を解決することができる半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、チップ央部に配置された半導体メモリ回路と、チップ周辺部に配置され各々信号、供給電位または接地電位を入出力する複数のＩＯブロックと、半導体メモリ回路の冗長救済機能に用いられる不揮発性半導体記憶回路とを備え、不揮発性半導体記憶回路は、電気的に読み書きが可能なＣＭＯＳデバイスにより構成される不揮発性メモリ素子と、アドレス信号に応じて不揮発性メモリ素子への書き込みを制御する制御信号を出力する制御回路と、制御回路へアドレス信号を入力するためのアドレス信号線と、制御信号に同期して不揮発性メモリ素子に書き込むデータを入力する入力データ線と、不揮発性メモリ素子へ書き込まれたデータを半導体メモリ回路へ出力する出力データ線とを有し、不揮発性半導体記憶回路を複数のＩＯブロックの間に配置したものである。
【０００７】
本発明において、ＩＯブロックは、それぞれ異なるゲート酸化膜厚を有する複数のトランジスタを有したことを特徴とする。
【０００８】
この場合、不揮発性メモリ素子を構成するトランジスタは、ＩＯブロックを構成する複数のトランジスタのうちの第１のゲート酸化膜厚を有する第１のトランジスタを形成する工程と同一工程で形成されていることが好ましい。
【０００９】
また、制御回路を構成するトランジスタは、ＩＯブロックを構成する複数のトランジスタのうちの第２のゲート酸化膜厚を有する第２のトランジスタを形成する工程と同一工程で形成されていることが好ましい。
【００１０】
また、本発明において、複数のＩＯブロックがリング状に配置され、ＩＯブロックへ供給電位を入力するための第１および第２の電源線およびＩＯブロックへ接地電位を入力するための第３の電源線が複数のＩＯブロック上を通るようにリング状に配線されていることが好ましい。
【００１１】
この場合、不揮発性半導体記憶回路へ供給電位を入力するための電源線がリング状の第１および第２の電源線と兼用していること、不揮発性半導体記憶回路へ接地電位を入力するための電源線がリング状の第３の電源線と兼用していることが好ましい。
【００１２】
また、不揮発性半導体記憶回路内のアドレス信号線および入力データ線が、第１および第２、第３の電源線と平行にリング状に配線されていることが好ましい。
【００１３】
また、複数のＩＯブロックとそれらの間に配置される複数の不揮発性半導体記憶回路とがリング状に配置され、ＩＯブロックを構成する各ゲート酸化膜厚を有するトランジスタと不揮発性半導体記憶回路の不揮発性メモリ素子を構成するトランジスタとがリング状に配置されていることが好ましい。
【００１４】
また、複数のＩＯブロックとそれらの間に配置される複数の不揮発性半導体記憶回路とがリング状に配置され、ＩＯブロックを構成する各ゲート酸化膜厚を有するトランジスタと不揮発性半導体記憶回路の制御回路を構成するトランジスタとがリング状に配置されていることが好ましい。
【００１５】
また、本発明において、不揮発性半導体記憶回路の不揮発性メモリ素子に書き込まれたデータが半導体メモリ回路のゲート固定に使用されることが好ましい。
【００１６】
また、不揮発性半導体記憶回路が、半導体メモリ回路の物理的な配置位置に対して、不揮発性メモリ素子へ書き込まれたデータを半導体メモリ回路へ出力する出力データ線の線長が最小になる位置になるように配置されたことが好ましい。
【発明の効果】
【００１７】
本発明によれば、不揮発性半導体記憶回路をＩＯブロックの間に配置することにより、従来のヒューズ素子をＣＭＯＳデバイスで置き換えたことによる物理加工が不要な為に上層配線が利用出来る面積上の利点を保持したまま、ＣＭＯＳデバイスの書き換えに必要な高電圧を半導体装置内部へ電源配線により供給する必要が無くなるので、内部の配線や半導体回路はその高電圧の影響を受けないので配置上の考慮を行う必要が無くなる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を図面を参照しながら説明する。
【００１９】
図１、２は本発明の実施の形態に係わる半導体装置の構成図を示している。図１において、１０１は電気的に読み書きが可能なＣＭＯＳデバイスにより構成される不揮発性メモリ素子、１０２は不揮発性メモリ素子１０１への書き込みを制御する制御信号群、１０３は制御信号群を出力する制御回路、１０４は制御回路１０３へ入力されるアドレス信号群、１０５は制御信号群に同期して不揮発性メモリ素子１０１に書き込むデータを入力するデータ線、１０６は不揮発性メモリ素子１０１へ書き込まれたデータを出力するデータ線、１０７は不揮発性半導体記憶回路、１０８は信号を入出力する入出力回路とその入出力回路に接続される電極パッドから構成されるＩＯブロック、１０９は第一の供給電位Ｖ１を入力するＩＯブロック、１１０は第二の供給電位Ｖ２を入力するＩＯブロック、１１１は接地電位ＶＳを入力するＩＯブロック、１１２は第一の供給電位Ｖ１を入力するＩＯブロック１０９に接続される第一の供給電源線、１１３は第二の供給電位Ｖ２を入力するＩＯブロック１１０に接続される第二の供給電源線、１１４は接地電位ＶＳを入力するＩＯブロック１１１に接続される接地電位線である。
【００２０】
図２において、２０１は半導体装置、２０２はＩＯブロック（図１の１０８〜１１１）、２０３は不揮発性半導体記憶回路（図１の１０７）、２０４はメモリに代表される冗長救済される半導体回路、２０５は不揮発性半導体記憶回路２０３と半導体回路２０４を接続する信号線である。
【００２１】
本実施の形態の半導体装置の全体のレイアウトが図２で示され、そのうちの不揮発性半導体記憶回路２０３の内部構成とその近傍が、図１に示されている。図１の不揮発性半導体記憶回路１０７が図２の不揮発性半導体記憶回路２０３に相当する。また、出力データ線１０６が信号線２０５に相当する。
【００２２】
図１に示すように、不揮発性半導体記憶回路１０７には、電気的に読み書きが可能なＣＭＯＳデバイスにより構成される不揮発性メモリ素子１０１と制御回路１０３とが備えられている。制御回路１０３は入力されるアドレス信号群１０４により不揮発性メモリ素子１０１への書き込みを制御する制御信号群１０２を出力し、制御信号群１０２に同期して不揮発性メモリ素子１０１に書き込むデータを入力するデータ線１０５により、不揮発性メモリ素子１０１へデータが書き込まれる。不揮発性メモリ素子１０１へ書き込まれたデータはデータ線１０６（図２の信号線２０５）から出力され、半導体回路２０４へ送られる。
【００２３】
この不揮発性半導体記憶回路２０３（１０７）は、図２に示すように、半導体装置２０１（チップ）の周辺部に沿ってリング状に配置された複数のＩＯブロック２０２の間に配置され、接続される半導体回路２０４の配置に合わせて、信号線２０５の配線長が最小になる位置に配置したり、信号線２０５の配線が最も容易な位置に配置することが可能である。複数のＩＯブロック２０２のうちのＩＯブロック１０９に第一の供給電位Ｖ１を入力する電源線Ｄ１（図示せず）、ＩＯブロック１１０に第二の供給電位Ｖ２を入力する電源線Ｄ２（図示せず）、ＩＯブロック１１１に接地電位ＶＳを入力する電源線Ｄ３（図示せず）のそれぞれは、複数のＩＯブロック２０２上を通過してリング上に配置されている。
【００２４】
半導体回路２０４は、複数のメモリセルを備えた通常メモリセル領域と、複数の予備のメモリセルを備えた冗長メモリセル領域とを有し、通常メモリセル領域内の不良メモリセルを冗長メモリセル領域内のメモリセルに置き換える方法で救済するメモリ回路である。置き換えは、不良メモリセルをアクセスするアドレスが入力された際に、冗長メモリセルをアクセスするように経路を切り替える方法がとられる。その為、不良メモリセルのアドレスを記憶させる回路や経路を切替える回路が半導体回路２０４に内蔵されており、それらは幾つかのゲートを固定することにより動作する。前記幾つかのゲートは、複数の不揮発性半導体記憶回路２０３（１０７）に記憶された値を用いて固定される。
【００２５】
なお、不揮発性半導体記憶回路１０７は、出力データ線１０６のデータを受け取る半導体回路２０４の構成をアドレス線１０４のアドレス信号と同期させれば、複数のメモリ素子１０１で構成し、複数の値を記憶させる構成とすることもできる。
【００２６】
本実施の形態では、信号の入出力回路を含むＩＯブロック１０８は、２つの異なるゲート酸化膜厚（ｔ１，ｔ２）で形成されるトランジスタ領域で構成されている。また、電位Ｖ１，Ｖ２，ＶＳを入力するＩＯブロック１０９，１１０，１１１は、２つの異なるゲート酸化膜厚（ｔ１，ｔ２）で形成されるトランジスタ領域で構成され、各々に接続される電源線１１２，１１３，１１４の相互に過電圧保護をかける保護素子を内蔵している。したがって、ＩＯブロック１０８，１０９，１１０，１１１はそれぞれ、膜厚ｔ１のゲート酸化膜のトランジスタＴ１と、膜厚ｔ２のゲート酸化膜のトランジスタＴ２とを用いて構成されている。なお、上記のようにゲート酸化膜の膜厚が２種類に限らず、ゲート酸化膜の膜厚が３種類以上のトランジスタ（Ｔ１，Ｔ２，Ｔ３，・・・）で構成されてあってもよい。
【００２７】
電気的に読み書きが可能なＣＭＯＳデバイスにより構成される不揮発性メモリ素子１０１は、ＩＯブロック１０８，１０９，１１０，１１１を構成するゲート酸化膜厚ｔ１のトランジスタＴ１と同一工程で形成されており、かつ配置状もリング状になる為、形成が容易である。
【００２８】
制御回路１０３を構成するトランジスタは、ＩＯブロック１０８，１０９，１１０，１１１を構成するゲート酸化膜厚ｔ２のトランジスタＴ２と同一工程で形成されており、かつ配置状も同様にリング状になる為、形成が容易である。
【００２９】
不揮発性メモリ素子１０１等のゲート酸化膜厚ｔ１と、制御回路１０３を構成するトランジスタ等のゲート酸化膜厚ｔ２の関係は、ｔ１＞ｔ２であり、不揮発性メモリ素子１０１等に供給される電源線１１２の電位Ｖ１と、制御回路１０３等に供給される電源線１１３の電位Ｖ２との関係は、Ｖ１＞Ｖ２である。
【００３０】
ＩＯブロック１０８，１０９，１１０，１１１と不揮発性半導体記憶回路１０７へ電位Ｖ１，Ｖ２，ＶＳを供給する電源線１１２，１１３，１１４が兼用される構成であり、リング状に配置すれば電源配線もリング状に構成されるので、配置が容易である。
【００３１】
不揮発性半導体記憶回路１０７の制御回路１０３へのアドレス線１０４、データ線１０５は、リング状の電源線群１１２，１１３，１１４と平行して同様にリング状に配線され、そのため配線が容易である。
【００３２】
これらの構成により、不揮発性半導体記憶回路２０３（１０７）をＩＯブロック２０２（１０８，１０９，１１０，１１１）の間に配置することが容易であり、不揮発性半導体記憶回路２０３をＩＯブロック２０２の間に配置することにより、従来のヒューズ素子をＣＭＯＳデバイスで置き換えたことによる物理加工が不要な為に上層配線が利用出来る面積上の利点を保持したまま、ＣＭＯＳデバイスの書き換えに必要な高電圧を半導体装置内部へ電源配線により供給する必要が無くなるので、内部の配線や半導体回路はその高電圧の影響を受けないので配置上の考慮を行う必要が無くなる。
【００３３】
不揮発性半導体記憶回路２０３（１０７）の不揮発性メモリ素子１０１に書き込まれたデータによりメモリ回路２０４の幾つかのゲートを固定することにより、複数のメモリセルを備えた通常メモリセル領域と、複数の予備のメモリセルを備えた冗長メモリセル領域とを有し、通常メモリセル領域内の不良メモリセルを冗長メモリセル領域内のメモリセルに置き換える方法で救済するメモリ回路２０４の、前記置き換えるメモリセルを設定する事が出来る。
【００３４】
図２において、半導体装置２０１で、本発明の不揮発性半導体記憶装置２０３は、複数のＩＯブロック２０２の間に容易に配置が可能な為、接続される半導体回路群２０４の配置に合わせて、信号線２０５の配線が最も容易な位置に配置可能である。
【産業上の利用可能性】
【００３５】
本発明は、冗長救済機能をもつメモリを備えた半導体装置等に有用である。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施の形態の半導体装置における不揮発性半導体記憶回路のレイアウト図
【図２】本発明の実施の形態の半導体装置全体のレイアウト図
【符号の説明】
【００３７】
１０１・・・不揮発性メモリ素子
１０２・・・制御信号群
１０３・・・制御回路
１０４・・・アドレス信号群
１０５・・・入力データ線
１０６・・・出力データ線
１０７・・・不揮発性半導体記憶回路
１０８・・・入出力回路を持つＩＯブロック
１０９・・・第一の供給電位を入力するＩＯブロック
１１０・・・第二の供給電位を入力するＩＯブロック
１１１・・・接地電位を入力するＩＯブロック
１１２・・・第一の供給電源線
１１３・・・第二の供給電源線
１１４・・・接地電位線
２０１・・・半導体装置
２０２・・・ＩＯブロック
２０３・・・不揮発性半導体記憶回路
２０４・・・半導体回路
２０５・・・信号線
【図１】
2005209701.tif 000003
【図２】
2005209701.tif 000004