(57)【要約】【課題】キャパシタの漏れ電流及びキャパシタ・プレート間の電気的短絡の可能性を低減する安価なキャパシタ構造を提供する。【解決手段】上面を有する半導体ベース領域３０と、半導体ベース領域内でかつ上面に隣接して形成されたウェル１２と、上面の少なくとも一部分に隣接する第１の誘電層３８と、第１の誘電層に隣接するポリシリコン層１６とを含んだキャパシタ構造１０を提供する。ウェル、第１の誘電層、及び第１のポリシリコン層が第１のキャパシタを形成し、平端面積に沿って整列している。このキャパシタ構造は少なくとも一部分がポリシリコン層の少なくとも一部分に重なり合う状態で設けられた第１の導電層２０1、該第１の導電層に隣接する第２の誘電層２０2、及び該第２の誘電層に隣接する第２の導電層２０3をさらに含んでいる。第１の導電層、第２の誘電層、及び第２の導電層が第２のキャパシタを形成し、平端面積に沿って整列している。【選択図】図３
2005101611.tif 000002
【特許請求の範囲】
【請求項１】
キャパシタ構造であって、
上面のある半導体ベース領域を有し、
前記半導体ベース領域内に形成され、かつ前記上面に隣接するウェルを有し、
前記上面の少なくとも一部分に隣接する第１の誘電層を有し、
前記第１の誘電層に隣接するポリシリコン層を有し、前記ウェル、前記第１の誘電層、及び前記第１のポリシリコン層が、第１のキャパシタを形成し、かつ平端面積に沿って整列し、
前記ポリシリコン層の少なくとも一部分上に少なくとも一部分が重なるように位置する第１の導電層を有し、
前記第１の導電層に隣接する第２の誘電層を有し、
前記第２の誘電層に隣接する第２の導電層を有し、前記第１の導電層、前記第２の誘電層、及び前記第２の導電層が、第２のキャパシタを形成し、かつ前記平端面積に沿って整列している、キャパシタ構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス及び方法に関し、さらに詳細には、積層・減結合キャパシタ（ｓｔａｃｋｅｄ  ｄｅｃｏｕｐｌｉｎｇ  ｃａｐａｃｉｔｏｒ）構造を対象としたものである。
【背景技術】
【０００２】
半導体デバイスは現代社会の数え切れないほど様々な面で普及しており、その結果、そのようなデバイスの市場は非常に急速に進歩を続けている。この進歩は多くの点で明らかとなっており、直接的又は間接的に半導体デバイス及びそのようなデバイスを形成する方法と関連している。例えば、その進歩は非常に多くのデバイスの属性に影響を及ぼし、設計及び製造中にそのような属性に対する注意の必要性を高めている。このような属性にはデバイス寸法、信頼性、歩留り、及びコストが含まれる。このような点のほか他の点が従来技術によって取り組まれており、以下に詳述するような好適な実施例によってさらに改善される。
【０００３】
さらなる背景によれば、本発明の好適な実施例は集積回路と一体形成された減結合キャパシタに関連している。減結合キャパシタは導体上の信号を「減結合（ｄｅｃｏｕｐｌｉｎｇ）」又は分離するのに用いられる。一般的な例は、電源に影響を及ぼす何らかの過渡信号又は他の雑音信号がキャパシタによって抑制されるように、供給電圧と接地との間に減結合キャパシタを接続することであり、これによってデバイス内の他の構成要素からの信号が減結合される。従来減結合キャパシタはある場合には別個のディスクリート素子を用いて実施されることがあったが、集積回路の継続的な進歩によってポリシリコン−Ｎ−ウェル・減結合キャパシタも開発された。一般にはキャパシタとして、このデバイスは誘電体によって分離された２枚の導電板を含む。より具体的かつポリシリコン−Ｎ−ウェル・減結合キャパシタとしてのその名称により示唆されるように、ドープされたポリシリコンの１枚の層がキャパシタの導電板の一方を形成すると同時に、別のウェル内又は半導体基板内に形成されたＮ−ウェルは他方の導電板を形成する。最後に、この２枚の導電板は、同時にかつ同じウェル又は基板に対して形成される種々のトランジスタ用のゲート誘電体を形成するのにも使用される同じ材料から形成された典型的には二酸化ケイ素である誘電体によって分離される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ポリシリコン−Ｎ−ウェル・減結合キャパシタは種々のデバイスにおいてうまく使用されてきたが、性能要求が高まるにつれて、そのようなデバイスには様々な欠点があることが分かった。特に、性能要求が高まるにつれて、全体的な減結合容量の必要性もそれに応じて高くなっている。さらに、減結合キャパシタの位置は集積回路ダイ（ｄｉｅ）全体にわたって多数の位置に分配される可能性がある。したがって、ポリシリコン−Ｎ−ウェル・減結合キャパシタを用いて需要を満たそうとする場合、キャパシタを使用するためにより広いチップ面積が必要とされるという点でトレードオフが存在し、そのような広い面積は設計の観点から非常に高価であり、実際、ある場合には法外に高いことがよく知られている。別の考察として、現在のポリシリコン−Ｎ−ウェル・減結合キャパシタはキャパシタ・プレート間の誘電体としてトランジスタ・ゲート誘電層を使用していることを想起されたい。しかし、トランジスタ分野ではこれらゲート誘電体の厚さを薄くしようという傾向もあり、それに応じて、これはポリシリコン−Ｎ−ウェル・減結合キャパシタにおける容量性材料の量を低減する。このような結果は２つの理由からキャパシタにとっては好ましくないものである。第１に、誘電体の厚さが薄くなり、減結合の必要性が大きくなるにしたがって漏れの可能性が高くなるために、キャパシタの漏れ電流が生じる可能性が増大する。第２に、容量誘電体がより薄くなると、誘電体、したがってキャパシタ・プレート間に電気的短絡が生じる可能性が高くなる。このような場合にＮ−ウェルを使用すれば、デバイス全体の故障を防止するように短絡によって流れる電流に対して何らかの抵抗を提供することができるが、減結合効果は失われてしまうので、そのような故障の数が多くなって、デバイスの歩留りが低減されるかおよび回路性能が低減されるかまたはそのいずれかになる。
【０００５】
上記を考慮して、本発明者らは以下に従来技術の種々の欠点を改善する代替実施例を提供する。
【課題を解決するための手段】
【０００６】
好適な一実施例では、キャパシタ構造が提供される。このキャパシタ構造は、上部面を有する半導体ベース領域、該半導体ベース領域内で該上部面に隣接して形成されたウェル、該上部面の少なくとも一部分に隣接する第１の誘電層、及び該第１の誘電層に隣接するポリシリコン層を含んでいる。ウェル、第１の誘電層、及び第１のポリシリコン層は第１のキャパシタを形成し、平端面積に沿って整列している。このキャパシタ構造は少なくとも一部分がポリシリコン層の少なくとも一部分に重なり合う状態で設けられた第１の導電層、該第１の導電層に隣接する第２の誘電層、及び該第２の誘電層に隣接する第２の導電層をさらに含んでいる。第１の導電層、第２の誘電層、及び第２の導電層は第２のキャパシタを形成し、平端面に沿って整列している。
【０００７】
また、その他の態様を開示し特許請求する。
【実施例１】
【０００８】
図１は好適な実施例で、半導体集積回路内に設けられる減結合キャパシタ構造１０の上面図を示している。図２及び３に関して以下でさらに詳細に説明されるように、構造１０はそこから種々の構成要素が形成される多数の層を用いて構成されている。図１において概ね下から上に見ていくと、構造１０は好適にはＮ型材料であるウェル１２を含んでいる。構造１０の左上及び右下を見ると、２つのシリサイド領域１４１及び１４２があり、その領域１４１及び１４２の下にドープ活性領域があるが、これら活性領域は図１の視点からは見えない。いずれにせよ、シリサイド領域１４１及び１４２のいずれかへの電気的接触は、それぞれの下にあるドープ活性領域を介してウェル１２にコンタクトを提供する。図１の左の方を見るとドープ・ポリシリコン領域１６があり、以下に示す理由のために、図１に水平面積として示したものにおいてかなりの距離にわたり延在することが示されるであろうが、その延在部分の範囲は図１の視点からは見ることができない。図１には４つのコンタクト１８１、１８２、１８３、及び１８４が、点線で囲んだ四角を用いて示されている。このようなコンタクトは金属−中間酸化物−金属（「ＭＩＭ」）キャパシタ２０の最下層の下に存在しているために実際には図１の視点から見ることができないので、コンタクト１８１、１８２、１８３、及び１８４について点線の図が用いられており、図１にはＭＩＭキャパシタ２０の最上層の一部のみが見えている。構造１０はまた４つの金属−１領域２２１、２２２、２２３及び２２４を含み、ここではコンタクトはこの４つの領域のうち最初の３つの領域の下に延在している。金属−１領域２２１は４つのコンタクト２４１、２４２、２４３、及び２４４を含み、金属−１領域２２２は４つのコンタクト２４５、２４６、２４７、及び２４８を含み、金属−１領域２２３は４つのコンタクト２４９、２４１０、２４１１、及び２４１２を含んでいる。最後に、構造１０は金属−２領域２６を含んでおり、ここでは８つのコンタクトがその領域の下に延在している。具体的には、これらのコンタクトは、コンタクト２８１、２８２、２８３、２８４、２８５、２８６、２８７、及び２８８を含んでいる。
【０００９】
図２は図１の線２−２で切った構造１０の断面図である。したがって、図２は図１に関して上記した種々の構成要素のほか、断面透視図から分かるような付加的な態様及び構成要素を示している。ウェル１２はいくつかのタイプの半導体領域に対して固定された位置に形成されており、その領域は図２では領域３０として示されている。このような領域は、一例として、別のウェル又は半導体基板であってよく、したがって参照のために以降では基板３０として識別される。したがって、図示した残りのデバイスも基板３０に対して固定された位置に形成される。また、以下に記載する図２及び図３に関して、好適な実施例の理解を依然として提供しながら、図面を極端には複雑にしないように当業者であれば分かるように少しの単純化がなされていることに留意されたい。第１に、図面は原寸に比例して描かれていない。第２に、特定の中間誘電層又は絶縁層は示されていないが、構造１０全体を作るために積層形態で形成されるので、種々の構造体のために適切な分離のほか物理的支持を提供するように含まれることが理解されるであろう。
【００１０】
再度ウェル１２を参照すると、その中には時に浅溝分離（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ「ＳＴＩ」）領域と呼ばれる分離領域３２があり、これは酸化物などの絶縁材料である。またウェル１２内には活性領域３４１が存在しており、ウェル１２のこの実施例がＮ型材料であるため、好適な活性領域３４１はＮ＋領域である。すなわち、ウェル１２に比してより高い濃度のＮドーパントを有している。重なっている活性領域３４１は、金属を塗布し、反応させ、これにより活性領域３４１により低い面積抵抗の電気的接触を促進することによって形成されたシリサイド領域１４２である。ウェル１２の上面の一部を重なり合わせることで、二酸化ケイ素などの絶縁物質で形成されたゲート絶縁体３８が得られる。好適な実施例では、ゲート絶縁体３８はゲート絶縁体３８の形成と同じ工程で形成されるトランジスタ（明示せず）用の他のゲート絶縁体と同時に形成されるため、「ゲート」という用語はこの絶縁体に関して使用されている。すなわち、好適な実施例では、構造１０はいくつかのトランジスタを含むであろう集積回路の一部として形成されることが企図されるが、図を単純化し、かつ本発明のキャパシタ構造に集中するように、そのようなトランジスタは示していない。このようなトランジスタを作成するために特定の工程が用いられるのと同時に、構造体１０の種々の特徴を形成するために同じ処理工程が使用され得る。例えば、そのような構造体は、既に記載したウェル１２、分離領域３２、活性領域３４１、シリサイド領域１４２、及びゲート絶縁体３８を含む。実際、当業者であれば、以降に記載する領域の多くが同時に、かつ集積回路トランジスタ及びその相互接続点を形成するために当該分野では知られかつ用いられるものと同じ工程を使用して形成されてもよいことを理解するであろう。いずれにせよ、そのようなトランジスタ用のゲート絶縁体が形成されると、同時にゲート絶縁体３８が形成される。
【００１１】
続いて図２に示すような構造１０に関し、重なっているゲート絶縁体３８及び分離領域３２はドープ・ポリシリコン領域１６である。図１ではドープ・ポリシリコン領域１６の一部のみが図の左の方に見えることを想起されたい。しかし、図２では、好適な実施例のドープ・ポリシリコン領域１６は構造１０にわたって水平面積の大半で延在していることが分かる。ここで、この延長部の機能はドープ・ポリシリコン領域１６、ゲート絶縁体３８及びウェル１２の組合せが構造１０内で第１のキャパシタを形成するという点でよりよく理解される。より詳細には、ドープ・ポリシリコン領域１６は第１のキャパシタ・プレートとして働き、ウェル１２は第２のキャパシタ・プレートとして働き、ゲート絶縁体３８はそれらの間でキャパシタ誘電体として働く。したがって、これら３つの層の各々は概ね平行な平端面積で延在しており、かつその平面もまた基板３０を通る平面に対して平行であることが理解できよう。この第１のキャパシタについて考えてみると、ドープ・ポリシリコン領域１６によって覆われた面積及びゲート絶縁体３８によって覆われたそれに対応する誘電体が大きくなればなるほど、デバイスのキャパシタンスはより大きくなる。この増大は減結合キャパシタにとっては極めて好ましいものであり、構造１０が貢献する目的である。
【００１２】
続いて、さらに図２に示した構造１０に関し、コンタクト１８３がドープ・ポリシリコン領域１６とＭＩＭキャパシタ２０との間にあり、ここでＭＩＭキャパシタ２０は構造１０内で第２のキャパシタを提供する。具体的には、図２の視点から、ＭＩＭキャパシタ２０は３つの層２０１、２０２、及び２０３を含んでおり、かつこれらの層の各々はまた、ポリシリコン層１６、ゲート絶縁体３８及びウェル１２によって形成された基板３０と上記キャパシタがそこに整列している概ね同じ平端面積に沿っており、この寸法に平行であることが理解できよう。さらに、コンタクト１８３はそれら層の最下層、すなわち層２０１と接しており、したがって、コンタクト１８３は上記２つのキャパシタによってできる平面に対して実質的に垂直である。層２０１及び２０３は導電板であるが、層２０２は誘電体であり、これらすべての層は以下で詳述する。しかし、現時点ではドープ・ポリシリコン領域１６に印加されるような電気的バイアスはコンタクト１８３を介して層２０１に伝達されることに留意されたい。すなわち、この電気的バイアスはＭＩＭキャパシタ２０によって提供された第２のキャパシタの一方の板に接続される。ＭＩＭキャパシタ２０の重なっている層２０３、すなわちキャパシタの最上層は、金属−１領域２２４である。金属−１領域２２４が形成されるのと同時に、金属−１領域２２１及び金属−１領域２２３も形成される。金属−１領域２２１はコンタクト２４２を介してドープ・ポリシリコン領域１６に電気的に接続されている。この接続に関して、さらなる２つの観察について言及する。第１に、ドープ・ポリシリコン領域１６への任意のコンタクトは好適には分離領域上に作られるのが好ましく、分離領域３２がウェル１２内に作られたのはこの理由によるものである。すなわち、次にはドープ・ポリシリコン領域１６をコンタクト１８３及び２４２と接触させる必要があるからである。第２に、ここに記載した図について考えると、一例として３ボルトの電圧が金属−１領域２２１に接続されていることにさらに注目すること。したがって、金属−１領域２２１に接続されたこの３ボルトはコンタクト２４２を介してドープ・ポリシリコン領域１６に電気的に伝達され、ドープ・ポリシリコン領域１６からこの３ボルトがコンタクト１８３を介して層２０１に、つまり、ＭＩＭキャパシタ２０の最下層に電気的に伝達される。最後に、金属−１領域２２３はコンタクト２４１２を介して前述したように活性領域３４１に電気的に接続されたシリサイド領域１４２に電気的に接続される。最終的には、以下に記載する理由のために、図２は金属−１領域２２３が接地されていることを示していることに注目すること。したがってこの設地電位はコンタクト２４１２、シリサイド領域１４２、及び活性領域３４１を介してＮ型ウェル１２に電気的に伝達される。
【００１３】
図３は図１の線３−３で切った構造１０の断面図を示しており、したがって再度、図１に関して記載した種々の構成要素を示している。また、図３は断面から見て理解され、かつ図２の断面図には示していない付加的な態様及び構成要素を示している。しかし、図３の右側は図２に示したものと概ね同じ構成要素を示しているので、本明細書の読み手は上記考察を熟知しているとみなされるか、又はさらなる詳細についてその考察を参照することになるかのいずれかである。したがって、以下の考察は図２には示されていない図３に示したアイテムに目を向けたものである。
【００１４】
図３の左に目をやり、金属−１領域２２４の最上部から見ると、金属−１領域２２４は２つのコンタクト２８７及びコンタクト２８８を介して金属−２領域２６に電気的に接続されている。さらに、金属−２領域２６は２つのコンタクト２８３及びコンタクト２８４を介して金属−１領域２２２に電気的に接続されている。またさらに、金属−１領域２２２はコンタクト２４７を介してシリサイド領域１４１に電気的に接続されており、シリサイド領域１４１は活性領域３４２上に重なっている。好適な実施例においてこの活性領域３４２は、図２及び３の活性領域３４１と同時に形成され、故にウェル１２に比してより高密度のＮ−型ドーパントを有するＮ＋領域である。図３の左側の種々の接続を記載してきたので、以下に示す特徴を導くために、ここでそれら接続によって作られた全体的な電気経路について言及する。具体的には、層２０３はＭＩＭキャパシタ２０用の最上部のキャパシタ・プレートを表していることを想起すること。さらに、層２０３は、金属−１領域２２４と物理的かつ電気的に接触し、該領域２２４がコンタクト２８７及びコンタクト２８８を介して金属−２領域２６と電気的に接触し、該領域２６がコンタクト２８３及びコンタクト２８４を介して金属−１領域２２２と電気的に接触し、さらに、この金属−１領域２２２がコンタクト２４７、シリサイド領域１４１、及び活性領域３４２を介してＮ型ウェル１２と電気的に接触している。
【００１５】
種々の視点から構造１０を記載してきたが、ここで構造１０が構成される好適な方法について目を向けることにする。前置きとして、ゲート絶縁体３８に関して先に、考察は、構造１０の種々の構成要素が、基板３０にも関連した、トランジスタを形成するために用いられるのと同じ工程を用いて形成されるのが好ましいということを述べていることを想起されたい。したがって、ここでさらに分かるように既存のトランジスタ・プロセス・フローをほとんど変更せずに構造１０が実施され得るので、これによって全体的なデバイスのコストは下がることになる。したがって、一般には、ＭＩＭキャパシタ２０が形成されるまで、図２及び３においてＭＩＭキャパシタ２０の水平面の下に示したすべてのデバイスは、従来技術のトランジスタの形成のために用いられる原理に従って作られる。例えば、活性領域３４１及び３４２は、近傍の任意のトランジスタ用のソース・ドレイン・インプラントが形成されるのと同時に形成され、それらのエリアはトランジスタ・ソース／ドレインと同時にシリサイド化され、ゲート絶縁体３８は近傍の任意のトランジスタ用のゲート絶縁体が形成されるのと同時に形成され、ドープ・ポリシリコン領域１６は近傍の任意のトランジスタ用のゲートが形成されるのと同時に形成される。この後絶縁層（図示せず）が形成され、パターニングされ、かつエッチングされてその層を通る孔を形成し、これらの孔はタングステンなどの導電材料が充填されてコンタクト２４７及び２４１２を形成する。
【００１６】
好適な実施例では、コンタクト２４７及び２４１２が形成された後にＭＩＭキャパシタ２０が形成されるが、その形成はトランジスタの構成又はそれらトランジスタの相互接続性によって必ずしも提供されるわけではない工程を伴う。好適な実施例では、ＭＩＭキャパシタ２０は、まず第１の導電層を形成することによって作られるが、好適な実施例では、これは好適な実施例においては窒化タンタル（ＴａＮ）などの導電層を付着することによって達成される。続いて、好適な実施例では五酸化タンタル（Ｔａ２Ｏ５）などの誘電層が第１の導電層の上にデポジットされる。Ｔａ２Ｏ５は従来ダイナミック・ランダム・アクセス・メモリ（「ＤＲＡＭ」）技術において使用されてきたので、創意に富んだ構造１０を形成するためにもかかわらず、好適な実施例では当該技術において用いられる工程がここでも採用されてよいことに留意されたい。さらに、好適な代替実施例では、５酸化タンタル以外の材料が誘電層に用いられてもよく、ここではそのような材料はより大きな減結合効果を提供するために十分に高い誘電率を有している。ここで、好ましい誘電率は４．０より大きいものであってよい。次に、同様に好適な実施例ではＴａＮなどの第２の導電層が前記誘電層上にデポジットされる。この時点で、同時に３つの層がパターニングかつエッチングされ、これによって同一の寸法の均一な積層が形成されてＭＩＭキャパシタ２０を提供する。
【００１７】
ＭＩＭキャパシタ２０の形成に続き、再び構造１０の残りの部分が、従来技術のトランジスタ及びそれらの間の相互接続性の形成のために用いられる原理に従って作成され得るので、当然上記のような金属−１の形成前にＭＩＭキャパシタ２０を形成すること以外には、既存のプロセス・フローを変更する必要がない。例えば、残りの工程に関し、ＭＩＭキャパシタ２０の形成に続き、金属間誘電体（図示せず）が形成され得て、その後にすべての金属−１領域が形成され得る。すなわち、局所的かつ可能であれば広範囲な相互接続を提供するように、この第１のレベルの金属に隣接する基板３０が形成される。この工程には金属−１領域２２１〜２２４の形成を含むであろう。しかし、好適な実施例では、金属−１領域２２４はＭＩＭキャパシタ２０の表面寸法よりも小さな表面寸法を有していることが好ましいことに注目すること。すなわち、図１を参照すると、ＭＩＭキャパシタ２０は第１の面積では表面長さＬ（水平に示す）、及び垂直面積では表面幅Ｗ（垂直に示す）を有していることが理解されよう。金属−１領域２２４が形成される場合、それに対応する長さ及び幅はそれぞれＬ及びＷより小さいことが好ましい。また図２に戻ると、この選択理由は、金属−１領域２２４がＭＩＭキャパシタ２０の端部２０Ｅを超えて延在しないようにすることにある。何故なら、当該領域が超えた場合、層２０１及び２０３を共に短絡させる可能性があり、これによりＭＩＭキャパシタ２０によって提供される容量効果をバイパスすることになる。いずれにせよ、一旦金属−１層が完成すると、金属１−層領域よりも基板３０からさらに離れている残りの層及び接続がトランジスタ技術では知られているように達成されてよい。例えば、金属−２層の形成に二重ダマスク処理（ｄｕａｌ  ｄａｍａｓｃｅｎｅ）が使用されてよく、これによって、同時にかつ銅などの同じ材料から金属−２領域２６及びコンタクト２８１〜２８８が形成されるか、或いは、コンタクト２８１〜２８８が最初に形成され、次に金属−２領域２６を提供するようにパターニングされ得る金属−２層が形成されてよい。またこの点に関し、コンタクト２８１〜２８８は時にバイア孔と呼ばれることに留意されたい。
【００１８】
ここで種々の構成要素の上記例示及び考察を考えた場合に明白となるであろうように、図４は構造１０によって実現される回路のものの略図である。概して、図４は２つの並列キャパシタがあることを明示している。図２とともに図４の左側に示した図４の第１のキャパシタを見ると、この第１のキャパシタはコンタクト２４２及び金属−１領域２２１を通る電気経路内で得られるように、１枚の板、すなわち、３ボルトに接続されたドープ・ポリシリコン領域１６を有している。第１のキャパシタの第２の板がＮ型ウェル１２によって提供されている。しかし、さらには、図１〜３を見ればウェル１２はかなりの水平距離に延在しており、好適な実施例ではこの距離はＭＩＭキャパシタ２０の表面長が及ぶ寸法Ｌの少なくとも２５％であることに注意すること。したがって、図４の略図に示すように、かつ図２及び３において活性領域３４１、シリサイド領域１４２、コンタクト２４１２、及び金属−１領域２２３を通る電気経路を介しても得られるように、Ｎ−型ウェル１２が及ぶ距離も抵抗を提供し、この抵抗の右端部は接地されている。ここで図２とともに図４の右側に示した図４の第２のキャパシタを見ると、第２のキャパシタはＭＩＭキャパシタ２０である。さらに、ＭＩＭキャパシタ２０は第１の板、すなわち、コンタクト１８３、ドープ・ポリシリコン領域１６、コンタクト２４２、及び金属―１領域２２１を通る電気経路を介して３ボルトに接続された層２０１を有している。つまり、正の電圧がＭＩＭキャパシタ２０にその下面から、すなわち、基板３０に向かう方向から印加される。さらに、ＭＩＭキャパシタ２０は第２の板、すなわち、誘電層２０２を介して層２０１から分離された層２０３を有し、この層２０３は抵抗を介して接地に接続されている。図３に関して具体的には、層２０３は金属−１領域２２４、コンタクト２８７及び２８８、金属−２領域２６、コンタクト２８３及び２８４、金属−１領域２２２、コンタクト２４７、シリサイド領域１４１、並びにＮ−型ウェル１２の左端の活性領域３４２を通る電気経路内に接続されている。また、その左端と右端との間のウェル１２の距離は、活性領域３４１、シリサイド領域１４２、及び金属−１領域２２３を通る電気経路を介してその右端部で接地された抵抗をそれら端部の間に提供する。
【００１９】
上記から、当業者は好適な実施例が垂直に積層された構成で２個のキャパシタを備えた高容量密度積層・減結合キャパシタ構造を提供することを理解すべきである。図２及び３では概ね、キャパシタ・プレートの各々が同じ平行な平面（そのページ内）に沿って長さを有するように、ポリシリコン−Ｎ−ウェル・キャパシタの板が基板３０と平行であるように、かつＭＩＭキャパシタ２０の板がポリシリコン−Ｎ−ウェル・キャパシタの板の上側に存在しポリシリコン−Ｎ−ウェル・キャパシタと平行であるように、この積層構造があるのが分かる。さらに、図４からは、当業者は構造１０の２つのキャパシタは本質的には電気的な意味において並列であり、この場合、各キャパシタによって提供される容量は全体的な容量のために加算されることを理解するであろう。この並列接続の特徴は基本的に並列であることであり、２つのキャパシタの各々によって見られる実際の抵抗は異なるであろうため、図４の略図は似たようなものとして上に記載されていることに留意されたい。具体的には、ＭＩＭキャパシタ２０はＮ型ウェル１２の全長に接続され、これにより抵抗全体に接続されており、他方では、ＭＩＭキャパシタ２０の下側に形成されたポリシリコン−Ｎ−ウェル・キャパシタはＮ型ウェル１２をキャパシタ・プレート及び接地抵抗の両方として使用しているので、ＭＩＭキャパシタ２０に提供される抵抗よりも小さい抵抗が得られる。いずれにせよ、２つのキャパシタの電気接続は並列接続に類似するものであってよい。したがって、当該技術ではそれ自体が知られている第１のキャパシタは、約５フェムト・ファラッド／マイクロ平方メートル（ｆＦ／μｍ２）の容量密度を提供するが、この容量は好適には約１０フェムト・ファラッド／マイクロ平方メートルとより大きなＭＩＭキャパシタ２０の容量密度に加算されるので、全体的な容量密度は約１５フェムト・ファラッド／マイクロ平方メートルとなる。さらに、この容量の組合せは、ポリシリコン−Ｎ−ウェル・キャパシタのみが実施された場合に用いられるであろう表面積に比べて同じ大きさの表面積を用いることによって達成される。すなわち、２つのキャパシタを垂直に積層することによって、さらなる側面面積を使うことを回避できるということである。またＮ型ウェル１２により提供される抵抗は両キャパシタを保護する機能を提供することに注目すること。具体的には、万一、一方のキャパシタ誘電体（すなわち、ゲート絶縁体３８又は層２０２のいずれか）に障害があった場合、関連する２枚のキャパシタ・プレートの間には電気的短絡が生じる。しかし、電流を接地に直接接続するこの短絡ではなく、電流はウェル１２の抵抗の長さを介して放散される。したがって、単一の集積回路上でたった１つの又は多少のそのような障害が生じる場合、障害がない場合には障害のあったキャパシタによって提供されたであろう減結合容量がないとしても、回路全体はなお使用可能である。反対に、この抵抗の保護が提供されない場合、接地に直接流れる短絡は集積回路全体を使用不能にする可能性があるため、そのような方法を用いてデバイスを大量生産する場合にはデバイスの歩留りは実質的に低減することになる。また、構造１０はこれらの利点に���同じ集積回路上にトランジスタを構成するのに用いられるプロセス・フローにほとんど変更を加えずに構造１０が構成されてよいというさらなる利点も提供する。実際上記のように、すなわち、一旦層が形成されると、層２０１、２０２、及び２０３の積層をパターニングかつエッチングするためには、付加的なマスクが１つ必要となるだけである。しかし、その下側から（すなわち、基板３０の方向から）層２０１に接触するのではなく、代替実施例では層２０１は層２０２及び２０３よりもさらに側方に延在するように作られてよく、この場合、層２０１は金属−２層方向から、すなわち、図２及び３に示した構造１０の最上層であるものから接触されてよいことに留意されたい。しかし、この場合、そのように延在するように層２０１をエッチングするための第１のマスクと、層２０１の一部分が構造１０の上側の面から露出するように層２０２及び２０３をエッチバックするための第２のマスクの２つのマスクが必要となるであろう。にもかかわらず、いずれかのキャパシタに短絡が生じた場合、この別の実施例は少なくともより大きな容量密度のほかにＮ−型ウェル１２の抵抗のフェイルセーフ機構という利点も提供する。また、特定の好適な材料を記載してきたが、当業者であれば本発明の教示内において実施されてもよい種々の代替形態を確認できよう。さらに、ある特定の製造工程を用いて形成されるように上記実施例を記載してきたが、その工程の種々のステップが本発明の範囲に入るように変更されてよい。したがって、上記利点のほか当業者によって記載され、かつ確かめられる種々の別のステップは本発明の範囲の柔軟性を示すものであり、また、本発明の実施例を詳細に記載してきたが、以下の特許請求の範囲によって定められた本発明の範囲から逸脱することなく、種々の代替物、修正、又は変更が上記解説に加えられてよいことをそれらは示すべきである。
【００２０】
以上の説明に関してさらに以下の項を開示する。
（１）キャパシタ構造であって、
上面を有する半導体ベース領域と、
前記半導体ベース領域内に形成され、かつ前記上面に隣接するウェルと、
前記上面の少なくとも一部分に隣接する第１の誘電層と、
前記第１の誘電層に隣接するポリシリコン層であって、前記ウェル、前記第１の誘電層、及び前記第１のポリシリコン層が第１のキャパシタを形成し、かつ平面寸法に沿って整列しているポリシリコン層と、
少なくとも一部分が前記ポリシリコン層の少なくとも一部分上に重なる状態で設けられた第１の導電層と、
前記第１の導電層に隣接する第２の誘電層と、
前記第２の誘電層に隣接する第２の導電層であって、前記第１の導電層、前記第２の誘電層、及び前記第２の導電層が第２のキャパシタを形成し、かつ前記平面寸法に沿って整列している第２の導電層とを含んだキャパシタ構造。
（２）前記ポリシリコン層と前記第１の導電層との間に電気接続をさらに含んだ（１）記載のキャパシタ構造。
（３）前記第１の導電層が前記第２の誘電層に隣接する第１の側面及び前記上面方向に向いた第２の側面を備え、かつ前記電気接続が前記第１の導電層の前記第２の側面と接触している（２）記載のキャパシタ構造。
（４）前記電気接続が前記平面寸法に対して実質的に垂直である（３）記載のキャパシタ構造。
（５）前記電気接続が第１の電気接続を含み、さらに前記第２の導電層と前記ウェルとの間に第２の電気接続をさらに備えた（２）記載のキャパシタ構造。
（６）前記ウェルが第１の端部及び第２の端部を有するある長さを含み、前記第２の電気接続が前記第２の導電層と前記ウェルの前記第１の端部との間に存在し、前記ウェルの前記第２の端部が固定電位に接続されるためのものである（５）記載のキャパシタ構造。
（７）前記固定電位が接地である（６）記載のキャパシタ構造。
（８）前記固定電位が第１の固定電位に等しく、前記第１の電気接続が、前記第１の固定電位と等しくない第２の固定電位に接続されるためのものである（６）記載のキャパシタ構造。
（９）前記第２の電気接続が、
前記第２の導電層に隣接する第１の領域及び前記第１の領域から電気的に分離された第２の領域を含む第１の金属層と、
前記上面と前記第１の金属層の前記第１の領域との間の距離よりも離れている第２の金属層と、
前記第１の金属層の前記第１の領域と前記第２の金属層との間の電気接続と、
前記第２の金属層と前記第１の金属層の前記第２の領域との間の電気接続と、
前記第１の金属層の前記第２の領域と前記ウェルとの間の電気接続とを含んだ（５）記載のキャパシタ構造。
（１０）前記第２の導電層が、前記平面寸法に沿った第１の寸法の第１の長さ及び前記第１の長さに対して垂直である前記平面寸法に沿った第２の寸法の第１の幅を有し、前記第１の金属層の前記第１の領域が、前記第１の長さより短くかつ前記第１の寸法の第２の長さを有し、前記第１の金属層の前記第１の領域が、前記第１の幅より短くかつ前記第２の寸法の第２の幅を有する（９）記載のキャパシタ構造。
（１１）前記第１の導電層及び前記第２の導電層が窒化タンタルを含んだ（１０）記載のキャパシタ構造。
（１２）前記第２の誘電層が五酸化タンタルを含んだ（１０）記載のキャパシタ構造。
（１３）前記第１の導電層及び前記第２の導電層が窒化タンタルを含み、前記第２の誘電層が五酸化タンタルを含んだ（１０）記載のキャパシタ構造。
（１４）前記第２の誘電層が４．０より高い誘電率を含んだ（１０）記載のキャパシタ構造。
（１５）前記第２のキャパシタが前記第２のキャパシタの容量よりも大きい容量を有する（１０）記載のキャパシタ構造。
（１６）前記半導体ベース領域が半導体ウェル及び半導体基板から成るセットから選択された（１）記載のキャパシタ構造。
（１７）前記第２の導電層が、前記平面寸法に沿った第１の寸法の第１の長さ及び前記第１の長さに対して垂直である前記平面寸法に沿った第２の寸法の第１の幅を有し、前記第１の金属層の前記第１の領域が、前記第１の長さより短くかつ前記第１の寸法の第２の長さを有し、前記第１の金属層の前記第１の領域が、前記第１の幅より短くかつ前記第２の寸法の第２の幅を有する（１）記載のキャパシタ構造。
（１８）前記第１の導電層及び前記第２の導電層が窒化タンタルを含んだ（１）記載のキャパシタ構造。
（１９）前記第２の誘電層が五酸化タンタルを含んだ（１）記載のキャパシタ構造。
（２０）前記第１の導電層及び前記第２の導電層が窒化タンタルを含み、前記第２の誘電層が五酸化タンタルを含んだ（１）記載のキャパシタ構造。
（２１）前記第２の誘電層が４．０より高い誘電率を含んだ（１）記載のキャパシタ構造。
（２２）前記第２のキャパシタが前記第２のキャパシタの容量よりも大きい容量を有する（２１）記載のキャパシタ構造。
（２３）キャパシタ構造であって、
ポリシリコンを含んだ第１のキャパシタ・プレート、半導体ウェルを含んだ第２のキャパシタ・プレート、及び前記第１のキャパシタ・プレートと前記第２のキャパシタ・プレートとの間にある誘電体を有する第１のキャパシタと、
導電体を含んだ第３のキャパシタ・プレート、導電体を含んだ第４のキャパシタ・プレート、及び前記第３のキャパシタ・プレートと前記第４のキャパシタ・プレートとの間にある誘電体を有する第２のキャパシタと、
前記第３のキャパシタ・プレートと前記第１のキャパシタ・プレートとの間にある電気接続とを備えたキャパシタ構造。
（２４）前記第３のキャパシタ・プレート及び前記第４のキャパシタ・プレートが窒化タンタルを含んだ（２３）記載のキャパシタ構造。
（２５）前記第３のキャパシタ・プレートと前記第４のキャパシタ・プレートとの間にある誘電体が、４．０より高い誘電率を有する（２３）記載のキャパシタ構造。
（２６）前記第３のキャパシタ・プレートと前記第４のキャパシタ・プレートとの間にある誘電体が五酸化タンタルを含んだ（２３）記載のキャパシタ構造。
（２７）前記第１のキャパシタが半導体基板に対して固定位置にあり、前記第２のキャパシタが前記第１のキャパシタに少なくとも部分的に重なっている固定位置にある（２３）記載のキャパシタ構造。
（２８）前記電気接続が前記半導体基板に面している前記第３のキャパシタ・プレートの表面と接している（２７）記載のキャパシタ構造。
（２９）前記電気接続が第１の電気接続を含み、前記第４のキャパシタ・プレートと前記半導体ウェルとの間に第２の電気接続をさらに含んだ（２７）記載のキャパシタ構造。
（３０）前記ウェルが第１の端部及び第２の端部を有し、前記第２の電気接続が前記第４のキャパシタ・プレートと前記半導体ウェルの前記第１の端部との間に存在し、前記半導体ウェルの前記第２の端部が、第１の固定電位に接続されるためのものである（２９）記載のキャパシタ構造。
（３１）前記第１の電気接続が前記第１の固定電位に等しくない第２の固定電位を提供するためのものである（２９）記載のキャパシタ構造。
（３２）キャパシタ構造を形成する方法であって、
ポリシリコンを含んだ第１のキャパシタ・プレートを形成するステップ、半導体ウェルを含んだ第２のキャパシタ・プレートを形成するステップ、及び前記第１のキャパシタ・プレートと前記第２のキャパシタ・プレートとの間に誘電体を形成するステップによって、第１のキャパシタを最初に形成するステップと、
導電体を含んだ第３のキャパシタ・プレートを形成するステップ、導電体を含んだ第４のキャパシタ・プレートを形成するステップ、及び前記第３のキャパシタ・プレートと前記第４のキャパシタ・プレートとの間に誘電体を形成するステップによって、第２のキャパシタを２番目に形成するステップと、
前記第３のキャパシタ・プレートと前記第１のキャパシタ・プレートとの間に電気接続を形成するステップとから成る方法。
（３３）ポリシリコンを含む第２のキャパシタ・プレートを形成するステップが、前記キャパシタ構造に隣接するトランジスタ用のゲート領域を形成するステップをさらに含んだ（３２）記載の方法。
（３４）前記第１のキャパシタ・プレートと前記第２のキャパシタ・プレートとの間に誘電体を形成する前記ステップが、前記キャパシタ構造に隣接するトランジスタ用のゲート絶縁体を形成するステップをさらに含んだ（３２）記載の方法。
（３５）キャパシタ構造（１０）である。該キャパシタ構造は、上面を有する半導体ベース領域（３０）と、半導体ベース領域内でかつ上面に隣接して形成されたウェル（１２）と、上面の少なくとも一部分に隣接する第１の誘電層（３８）と、第１の誘電層に隣接するポリシリコン層（１６）とを含んでいる。ウェル、第１の誘電層、及び第１のポリシリコン層は第１のキャパシタを形成し、平面寸法に沿って整列している。このキャパシタ構造は少なくとも一部分がポリシリコン層の少なくとも一部分に重なり合う状態で設けられた第１の導電層（２０１）、該第１の導電層に隣接する第２の誘電層（２０２）、及び該第２の誘電層に隣接する第２の導電層（２０３）をさらに含んでいる。第１の導電層、第２の誘電層、及び第２の導電層は第２のキャパシタを形成し、平面寸法に沿って整列している。
【図面の簡単な説明】
【００２１】
【図１】好適な実施例による積層減結合キャパシタ構造を示す上面図である。
【図２】図１の積層減結合キャパシタ構造を示す第１の断面図である。
【図３】図１の積層減結合キャパシタ構造を示す第２の断面図である。
【図４】図１から３の積層減結合キャパシタ構造にほぼ電気的に相当するものを示す略図である。
【符号の説明】
【００２２】
２０Ｅ  ＭＩＭキャパシタ２０の端部
１０  減結合キャパシタ構造
１２  ウェル
１６  ドープ・ポリシリコン領域
２０  ＭＩＭキャパシタ
２６  金属−２領域
３０  基板
３８  ゲート絶縁体
１４１、１４２  シリサイド領域
１８１〜１８４、２４１〜２４１２、２８１〜２８８  コンタクト
２０１、２０２、２０３  層
２２１、２２２、２２３、２２４  金属−１領域
３４１、３４２  活性領域
【図１】
2005101611.tif 000003
【図２】
2005101611.tif 000004
【図３】
2005101611.tif 000005
【図４】
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