(57)【要約】      （修正有）【課題】  小さい電流密度でも切断しやすいヒューズ素子を形成する。【解決手段】  基板と、その上に形成される第１導電層Ｍ１と、その上に形成される第１層間絶縁膜Ｉと、その内に形成され、第１導電層の上面に達する第１接続孔ＣＨと、第１層間絶縁膜上に形成される平坦部Ｆ１と、それに続く屈曲部であって、第１接続孔の側面上と底面上とに形成され、底面から第１接続孔の開口端部に向けて縮径する形状の空洞部を画定する屈曲部と、を含む第２導電層Ｍ２とを備える。【選択図】  図１
2005136060.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
該基板内又は該基板上方に形成される導電層と、
前記導電層を覆って前記基板上に形成される第１層間絶縁膜と、
該第１層間絶縁膜内に形成され、該導電層の上面に達する接続孔と、
前記第１層間絶縁膜上に形成される平坦部に続き、前記接続孔の側面上と底面上とに形成され、前記接続孔の開口方向に向かって縮径する形状の空洞部を画定する屈曲部と、を含むヒューズ層と
を備えた半導体装置。
【請求項２】
前記屈曲部は、ボトルネック形状の開口を画定している請求項１に記載の半導体装置。
【請求項３】
さらに、前記ヒューズ層を覆って前記第１層間絶縁膜上に形成され、前記開口を塞ぐ第２層間絶縁膜を有する
請求項２に記載の半導体装置。
【請求項４】
前記ヒューズ層は、前記接続孔内を覆うバリアメタル層と、
該バリアメタル層上に形成され、前記空洞部の形状を画成する内壁を有する金属配線層とを含む
請求項１から３までのいずれか１項に記載の半導体装置。
【請求項５】
基板と、
該基板上方に形成され下に凸形状の上面を有する導電層と、
前記導電層を覆って前記基板上に形成される層間絶縁膜と、
該層間絶縁膜内に形成され、前記下に凸形状の上面を有する導電層の上面に達する接続孔と、
前記層間絶縁膜上に形成される平坦部と、該平坦部に続く屈曲部であって、前記接続孔の側面上と底面上とに形成され、前記接続孔の開口方向に向かって縮径する形状の空洞部を画定する屈曲部と、を含むヒューズ層と
を備えた半導体装置。
【請求項６】
基板と、
該基板内又は該基板上方に形成される第１導電層と、
該基板内又は該基板上方に形成される第２導電層と、
前記第１導電層と前記第２導電層とを覆って前記基板上に形成される層間絶縁膜と、
該層間絶縁膜内に形成され、前記第１導電層の上面に達する第１接続孔と、
前記層間絶縁膜内に形成され前記第２導電層の上面に達し、前記第１接続孔よりもアスペクト比の小さい第２接続孔と、
前記層間絶縁膜上に形成される平坦部に続き、前記第１接続孔の側面上と底面上とに形成され、前記第１接続孔の開口方向に向かって縮径する形状の空洞部を有する屈曲部とを含み、ヒューズの機能を有する配線層とを備えた半導体装置。
【請求項７】
さらに、前記ヒューズの機能を有する配線層と同時に形成され、前記第２接続孔内を被覆する配線層と
を含む請求項６に記載の半導体装置。
【請求項８】
前記第２接続孔は、前記第２導電層の上面から順番に前記第１接続孔の内径と略等しい内径を有する下部接続孔と、該下部接続孔の上に形成され、前記下部接続孔よりも内径の大きい上部接続孔とを含む
請求項６又は７に記載の半導体装置。
【請求項９】
前記上部接続孔の内径が、前記第２導電層の上面から離れるに従って大径になるテーパ形状を有している
請求項８に記載の半導体装置。
【請求項１０】
前記第２接続孔は、前記第２導電層の上面から離れるに従って大径になるテーパ形状を有している
請求項６又は７に記載の半導体装置。
【請求項１１】
前記第１導電層は、前記基板上方に形成され下に凸形状の上面を有する導電層であり、
前記第１接続孔は、前記下に凸形状の上面を有する導電層の上面上に形成されている
請求項６又は７に記載の半導体装置。
【請求項１２】
（ａ）基板内又は基板上方に導電層を形成する工程と、
（ｂ）該導電層を覆って該基板上に第１層間絶縁膜を形成する工程と、
（ｃ）該第１層間絶縁膜内に前記導電層の上面に達し、１以上のアスペクト比を有する接続孔を形成する工程と、
（ｄ）前記接続孔を含む前記第１層間絶縁膜上に金属配線材料を堆積し、前記接続孔内に前記接続孔の開口方向に向かって縮径する形状の空洞部を有するとともに上部に開口を画定する屈曲部と、該屈曲部に続き前記第１層間絶縁膜上に形成された平坦部と、を含むヒューズ層を形成する工程と
を有する半導体装置の製造方法。
【請求項１３】
さらに、
（ｅ）前記ヒューズ層を覆って前記第１層間絶縁膜上に、前記空洞部を残した状態で前記開口を塞ぐ第２層間絶縁膜を形成する工程を含む
請求項１２に記載の半導体装置の製造方法。
【請求項１４】
（ａ）基板内又は基板上方に第１導電層と第２導電層を形成する工程と、
（ｂ）前記第１導電層と前記第２導電層を覆って該基板上に層間絶縁膜を形成する工程と、
（ｃ）該層間絶縁膜内に前記第１導電層の上面に達する第１接続孔と、前記第２導電層の上面に達する第２接続孔であって、前記第１接続孔よりもアスペクト比の小さい第２接続孔を形成する工程と、
（ｄ）前記第１接続孔及び第２接続孔を含む前記層間絶縁膜上に金属配線材料を堆積し、前記第１接続孔内に前記第１接続孔の開口方向に向かって縮径する形状の空洞部を有するとともに、上部に開口を有する屈曲部と、該屈曲部に続き前記層間絶縁膜上に形成される平坦部と、を含む第１配線層を形成する工程と
を有する半導体装置の製造方法。
【請求項１５】
前記（ｄ）工程は、さらに、前記第１配線層と同時に、前記第２接続孔内を被覆する第２配線層を形成する工程を含む
請求項１４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にトリミング回路や冗長回路に用いられるヒューズ素子技術に関する。
【背景技術】
【０００２】
基準電圧発生回路において、製造ばらつきによる発生電圧の微少なばらつきが生じうる。発生電圧の微少なばらつきを調整するため等に、半導体集積回路中にトリミング回路が形成されている場合も多い。また、パーティクル等の影響などにより動作不良となったメモリ素子を別のメモリ素子に置き換えるため等に、冗長回路が用いられる。
【０００３】
トリミング回路又は冗長回路にヒューズ素子を用いれば、半導体集積回路の完成後または製造途中の工程においてトリミング処理などを行うことができ、可能な限り好ましい特性を得たり、欠陥を回避したりすることが可能になる。
【０００４】
特許文献１には、図２６に示すように、下層配線と上層配線との間に形成されたスルーホール内にヒューズ用の材料を充填する第１の技術が開示されている。
【０００５】
図２６に示すヒューズ素子は、単結晶シリコン基板２００上に、第１層間絶縁膜２０３が形成され、その上に第１金属配線層２０５が形成されている。第１金属配線層２０５を覆って第２層間絶縁膜２０７が形成されている。
第１金属配線層２０５上の一部領域において第２層間絶縁膜２０７を開口し、スルーホールＣＨを形成する。スルーホールＣＨを覆って第２層間絶縁膜２０７上に第２金属配線層２１１を形成する。第１金属配線層２０５及び第２金属配線層２１１がスルーホールＣＨを介して接続される。第２金属配線層２１１上を覆い、スルーホールＣＨ上方には開口を有する保護絶縁膜２１５を形成する。スルーホールＣＨ内に充填された金属層がヒューズを構成する。
【０００６】
一方、特許文献２には、図２７に示すようにダマシンプロセスを用いてスルーホールを形成し、その中にヒューズ材料を充填する第２の技術が開示されている。
【０００７】
図２７に示すように、ＴＥＯＳ膜２２１に凹部が形成されている。凹部内にＷ又はＭｏよりなる金属層２２３が形成されている。金属層２２３を覆ってＴＥＯＳ膜２２１上に層間絶縁膜２２５が形成される。金属層２２３の一部領域上の層間絶縁膜２２５を開口するダマシン構造のスルーホールＣＨが形成される。このスルーホールＣＨ内に金属層２２７が充填される。金属層２２７を覆って層間絶縁膜２２５上に配線層２３１が形成されている。上部の開口幅が大きく、下部の開口幅が小さいダマシン構造に金属層を充填すると、条件によっては、下部にボイド２３５が発生する。このボイド２３５によりスルーホールＣＨ内の金属層２２７に薄い部分を形成しヒューズとして利用する。
【０００８】
一方、最近の集積回路製造技術によれば、下部構造上に堆積された層間絶縁膜内にコンタクトホール又はスルーホールを形成し、その上に例えばタングステン層などを堆積してコンタクトホール又はスルーホール内を埋め込んだ後、化学的機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：  ＣＭＰ）などを用いて表面を平坦化する技術が用いられることが多い。層間絶縁膜の上面とコンタクトホール又はスルーホール内に埋め込まれた接続プラグの上面とをほぼ面一にすることにより、コンタクトホール又はスルーホール上にほぼ平坦な配線を形成することができる。この技術は配線を多層化するのに適しており、集積回路の高集積化に必須の技術となりつつある。
【０００９】
【特許文献１】特開平６−５７０７号公報
【特許文献２】特開平１３−０２４０６３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図２６に示す第１の技術を用いたヒューズ素子では、コンタクトホール全体にヒューズ用のメタル材料を充填するため、電流値をかなり大きくしないとヒューズを切断することができないという問題点があった。
【００１１】
図２７に示す第２の技術を用いると、コンタクトホール内にボイドを形成するためにはコンタクトホールの内径を０．２μｍ未満にする必要がある。従って、最先端の加工技術を必要とする。また、ボイドを形成することができる条件範囲が限られているため、製造プロセス条件の制御が困難になるという問題点もあった。
【００１２】
本発明の目的は、比較的簡単なプロセスにより、低電流密度でも切断できるヒューズ素子を形成することである。
【課題を解決するための手段】
【００１３】
本発明の一観点によれば、基板と、該基板内又は該基板上方に形成される導電層と、該導電層を覆って前記基板上に形成される層間絶縁膜と、該層間絶縁膜内に形成され、前記導電層の上面に達する接続孔と、前記層間絶縁膜上に形成される平坦部と、該平坦部に続く屈曲部であって、前記接続孔の側面上と底面上とに形成され、前記接続孔の開口方向に向かって縮径する形状の空洞部を画定する屈曲部と、を含むヒューズの機能を有する配線層とを備えた半導体装置が提供される。
【００１４】
上記半導体装置によれば、前記導電層と前記平坦部との間に所定の電流値以上の電流を流すと、接続孔の底面近傍において接続部が切断できるヒューズ構造が形成できる。上端部に向けて縮径する形状の空洞部を有しているため、切断後の接続部の破片は空洞の外までは飛び出しにくい。
【００１５】
本発明の他の観点によれば、基板と、該基板内又は該基板上方に形成される第１導電層及び第２導電層と、前記第１導電層と前記第２導電層とを覆って該基板上に形成される層間絶縁膜と、該層間絶縁膜内に形成され、前記第１導電層の上面に達する第１接続孔と、前記層間絶縁膜内に形成され前記第２導電層の上面に達する第２接続孔であって、前記第１接続孔よりもアスペクト比の小さい第２接続孔と、前記層間絶縁膜上に形成される平坦部と、該平坦部に続く屈曲部であって、前記第１接続孔の側面上と底面上とに形成され、前記第１接続孔の開口方向に向かって縮径する形状の空洞部を有する屈曲部と、を含むヒューズの機能を有する配線層とを備えた半導体装置が提供される。
【００１６】
上記半導体装置によれば、ヒューズ構造と上下の導電層の接続構造とを同じレベル上に形成することができる。
【００１７】
本発明のさらに他の観点によれば、（ａ）基板内又は基板上方に導電層を形成する工程と、（ｂ）該導電層を覆って該基板上に層間絶縁膜を形成する工程と、（ｃ）該層間絶縁膜内に前記導電層の上面に達し、１以上のアスペクト比を有する接続孔を形成する工程と、（ｄ）前記接続孔を含む前記層間絶縁膜上に金属配線材料を堆積し、前記接続孔内に前記接続孔の開口方向に向かって縮径する形状の空洞部を画定するとともに上部に開口を有する屈曲部と、該屈曲部に続き前記層間絶縁膜上に形成された平坦部と、を含むヒューズの機能を有する配線層を形成する工程とを有する半導体装置の製造方法が提供される。
【００１８】
本発明のさらに別の観点によれば、（ａ）基板内又は基板上方に第１導電層と第２導電層を形成する工程と、（ｂ）前記第１導電層と前記第２導電層とを覆って該基板上に層間絶縁膜を形成する工程と、（ｃ）該層間絶縁膜内に前記第１導電層の上面に達する第１接続孔、前記第２導電層の上面に達する第２接続孔であって、前記第１接続孔よりもアスペクト比の小さい第２接続孔を形成する工程と、（ｄ）前記第１接続孔及び第２接続孔を含む前記層間絶縁膜上に金属配線材料を堆積し、前記第１接続孔内に該第１接続孔の開口方向に向かって縮径する形状の空洞部を画定するとともに、上部に開口を有する屈曲部と、該屈曲部に続き前記層間絶縁膜上に形成される平坦部と、を含むヒューズの機能を有する配線層を形成する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【００１９】
本発明によれば、接続孔内壁に形成される屈曲部に小さい電流密度でも切断しやすいヒューズ素子を形成することができる。通常の多層配線構造の製造工程との整合性も良くなる。さらに、屈曲部内に空洞部を形成しておけば、ヒューズ切断時に生成する金属塊を受容することができ、ヒューズ構造から外部に飛散するのを防止できる。
【発明を実施するための最良の形態】
【００２０】
本明細書内において、「接続孔」という用語は、半導体層の上面を露出するコンタクトホールと、配線層の上面を露出するビアホールとを含む概念として用いる。また、「導電層」、「導電性」という用語は、導電性を有する半導体層や金属配線層を含む概念として用いる。
【００２１】
本明細書において用いる用語について、図１（Ａ）を参照して説明する。第１金属層（導電層）Ｍ１上に層間絶縁膜Ｉを形成する。層間絶縁膜Ｉに第１金属層Ｍ１の上面に達する接続孔ＣＨを形成する。接続孔ＣＨの径をＷとし、高さをＨとすると、アスペクト比は、Ｈ／Ｗで表される。次に、接続孔ＣＨの内壁を覆う領域に第２金属層Ｍ２を堆積した場合を考える。層間絶縁膜Ｉの平坦な上面上に第２金属層Ｍ２が堆積している部分を平坦部と称する。接続孔内に第２金属層が堆積している部分を屈曲部と称する。一般的に、屈曲部の第２金属層は、平坦部における第２金属層よりも薄くなる。平坦部における第２金属層の厚みをｔＡとし、屈曲部の所定領域における第２金属層Ｍ２（接続部）の厚みをｔＢとすると、所定領域における第２金属層のカバレッジ（被覆率）は、ｔＢ／ｔＡで表わすことができる。
【００２２】
発明者は、上下配線（例えば、Ｍ１とＭ２）間に形成される接続孔ＣＨの形状とヒューズ材料の接続孔ＣＨ内壁の金属層のカバレッジとの関係に注目した。
【００２３】
接続孔ＣＨ内における金属層のカバレッジが悪いほど小さな電流密度でも上下配線間の電気的接続を切断することができる。接続孔ＣＨ内の屈曲部を形成する金属層をヒューズとして用いれば、上下金属層間の接続を電気的に切断可能なヒューズ素子として利用することができる。
【００２４】
図１（Ｂ）は、第２金属層Ｍ２が接続孔ＣＨ内に堆積し屈曲部が形成されていく様子を示す断面図である。図１（Ｂ）に示すように、アスペクト比の大きな接続孔ＣＨを含む領域内に第２金属層Ｍ２を堆積する。まず、薄いバリアメタルＢＭを堆積する。バリアメタルＢＭは、接続孔ＣＨの内壁Ｆ２及び底面Ｆ３に、コンフォーマルに堆積する。さらに、第２金属層Ｍ２を継続して堆積すると、平坦部Ｆ１に堆積する第２金属層Ｍ２の厚さに比べて接続孔ＣＨの内壁Ｆ２に堆積する第２金属層Ｍ２の厚さは薄くなる。
【００２５】
接続孔ＣＨの上端部（図１（Ｂ）の点Ｐ１及びＰ１’で示される）の近傍の高さにおいて第２金属層Ｍ２の側端部（図１（Ｂ）において、点Ｐ２、Ｐ２’で示される）が近づく。接続孔ＣＨ内に入り込む金属層の量はさらに減少する。接続孔ＣＨ内に堆積する金属層ＭＬにより形成された屈曲部の内側に、図１（Ｂ）に実線で示すような上部に向けて縮径する形状の空洞部が形成される。幅広の空洞を有する箇所では、接続孔ＣＨの内壁に付着する第２金属層Ｍ２の厚さが薄くなっている。上下金属層間に所定値以上の電流を流すと、肉薄の部分で上下の金属層Ｍ１及びＭ２間の電気的接続が切断される。接続孔ＣＨの底部Ｆ３上においては、その中央付近において第２金属層Ｍ２の厚みがやや厚くなる。
【００２６】
尚、第２金属層Ｍ２は、層間絶縁膜Ｉの上端部Ｐ１、Ｐ１’とほぼ同じ高さにおいて図に一点鎖線で示すように塞がれていても良いし、実線で示すように上方が完全には塞がれずに開口を有していても良い。図１（Ｂ）の状態において、開口が塞がれていない場合、その上に絶縁膜を堆積することにより、開口を塞ぐことができる。いずれの場合でも、図１（Ｂ）の状態から絶縁膜を堆積すれば、接続孔ＣＨ内には、閉じた空洞部が形成される。ヒューズを切断した場合に飛散する飛散物を空洞部が収容できる。従って、飛散物が空洞部内に留まり、空洞部外にまで飛散するのを防止できる。
【００２７】
上記の考察に基づき、本発明の第１の実施の形態による半導体技術について図２（Ａ）から図１１（Ｂ）までを参照して説明する。
【００２８】
図２（Ａ）に示すように、ｐ型シリコン基板１を準備する。ｐ型シリコン基板１にｐ型ウェル３を、例えばイオン注入と活性化のためのアニール法を用いて形成する。
【００２９】
図２（Ａ）’に示すように、ＣＭＯＳを形成する場合には、ｐ型ウェル３ｐとｎ型ウェル３ｎを形成する。ｎ型ウェル３ｎに対しては、以下の工程における導電型を反転させる。ｐ型ウェル３ｐとｎ型ウェル３ｎに対するプロセスを分離するには、レジスト等のマスクを用いる。
【００３０】
図２（Ｂ）に示すように、ｐ型シリコン基板１の表面に例えば熱酸化法により熱酸化膜５を形成する。次いで、窒化シリコン膜をＣＶＤ法により形成し、後に素子領域が形成される領域に窒化シリコン膜を残す。窒化シリコン膜をマスクとし、局所酸化法（ＬＯＣＯＳ）を用いて図３（Ｃ）に示す素子分離膜７を形成する。図３（Ｃ）においては、左側に第１素子領域２ａが、右側に第２素子領域２ｂが形成される。マスクとして用いた窒化シリコン膜を除去する。
【００３１】
図３（Ｄ）に示すように、基板１表面上に多結晶シリコン膜８と、例えばタングステンなどにより形成された金属膜１０とをＣＶＤ法、スパッタリング法などを用いて形成する。次いで、金属膜１０上にフォトレジストパターンを形成し、金属膜１０及び多結晶シリコン層８をドライエッチングする。このようにして、図４（Ｅ）に示すように、第１素子領域２ａ及び第２素子領域２ｂ上に多結晶シリコン層８ａ、８ｂと、金属層１０ａ、１０ｂとのそれぞれ積層構造を有する第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２を形成する。第１ゲート電極Ｇ１と第２ゲート電極Ｇ２とをマスクとしてＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）用の浅いｎ型不純物層１１ａ及び１１ｂを形成する。
【００３２】
図４（Ｆ）に示すように、基板上に酸化シリコンを堆積した後、酸化シリコン層を異方性エッチングする。第１ゲート電極Ｇ１と第２ゲート電極Ｇ２との側壁に酸化シリコンを残すことによりサイドスペーサ膜１２ａ及び１２ｂが形成される。サイドスペーサ膜１２ａ及び１２ｂを含むゲート電極Ｇ１及びＧ２をマスクとしてイオン注入法によりソース／ドレイン領域形成用のイオン注入を行う。活性化のための熱処理を行うことにより、不純物を活性化し、ＬＤＤ領域１１ａ及び１１ｂと、ソース／ドレイン領域１４ａ／１４ｂとを形成する。
【００３３】
図５（Ｇ）及び図５（Ｈ）に示すように、基板上にＣＶＤ酸化膜等の絶縁膜１５を形成した後、公知の平坦化技術、例えばＳＯＧなどによる塗布絶縁膜等で表面を平坦化した後、エッチバックすることによりほぼ平坦な上面を有する第１層間絶縁膜１８を形成する。又はＣＭＰにより平坦化してもよい。
【００３４】
図６（Ｉ）に示すように、フォトレジストを用いたフォトリソグラフィ技術により、例えばソース・ドレイン領域１４ａ、１４ｂ上に開口パターンＡＲ１を有するレジストマスクＲ１を形成する。
【００３５】
レジストマスクＲ１をマスクとして用い、第１素子領域２ａ及び第２素子領域２ｂにソース・ドレイン領域をそれぞれ露出する第１接続孔１９ａ、１９ａ’と第２接続孔１９ｂ、１９ｂ’とを形成する。レジストマスクＲ１を除去する。
【００３６】
第１層間絶縁膜１８上に、接続プラグを形成するためのプラグ材料層（例えばＷ膜）を堆積する。第１接続孔１９ａ、１９ａ’と第２接続孔１９ｂ、１９ｂ’内が埋められた状態において、例えばＣＭＰ法などにより、第１層間絶縁膜１８の上面上に形成されているプラグ材料層を選択的に除去することにより、接続孔内に導電性接続プラグ２０ａ、２０ａ’、２０ｂ、２０ｂ’が形成される。
【００３７】
図６（Ｊ）に示すように、Ａｌ等の第１配線用の金属層を形成し、フォトリソグラフィを用いたパターニングを行うことにより第１層間絶縁膜１８上の接続プラグ電極２０ａ、２０ａ’、および２０ｂ、２０ｂ’を含む領域上に第１導電層２１ａ及び第２導電層２１ｂを残す。
【００３８】
図７（Ｋ）に示すように、ＣＶＤ等により第１導電層２１ａ及び第２導電層２１ｂを覆って第１層間絶縁膜１８上に第２層間絶縁膜２２を形成する。第２層間絶縁膜２２は例えば酸化シリコンにより形成される。図７（Ｌ）に示すように、第１素子領域２ａ上に形成された第１導電層２１ａ上に開口ＡＲ２を有するレジストマスクＲ１２を形成する。レジストマスクＲ１２をマスクとして第２層間絶縁膜２２を例えばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法により異方性エッチングし、第１導電層２１ａの上面を露出する第３接続孔２５ａを形成する。レジストマスクＲ１２を除去する。第１導電層２１ａの上面にほぼ垂直な内壁を有する接続孔が形成される。第３の接続孔２５ａのアスペクト比は、１から３程度、例えば１．５程度である。
【００３９】
図８（Ｍ）に示すように、第３接続孔２５ａを覆って第２層間絶縁膜２２上にレジストマスクＲ１３を形成する。レジストマスクＲ１３は、第２素子領域２ｂ上に形成された第２導電層２１ｂ上に開口ＡＲ３を有する。第２層間絶縁膜２２の厚さのほぼ半分程度まで、等方性のエッチング法、例えばウェットエッチング法により第２層間絶縁膜２２をエッチングする。等方性のエッチング法を用いることにより、図８（Ｍ）に示すように、球面状の被エッチング面を有する穴部２７ａが形成される。その後、異方性エッチング法を用いて、穴部２７ａと連なり、第２導電層２１ｂの上面を露出する孔部２７ｂを形成する。レジストマスクＲ１３を除去する。
【００４０】
図８（Ｎ）に示すように、第１素子領域２ａ上の第１導電層２１ａ上に形成される第３の接続孔２５ａは、その内壁がほぼ直立する形状を有しており、アスペクト比も高い。一方、第２素子領域２ｂ上の第２導電層２１ｂ上には、その内壁がほぼ直立する形状を有する孔部２７ｂと、内壁が緩やかに傾斜している穴部２７ａとにより接続孔２７（２７ａ、２７ｂ）が形成される。
【００４１】
図９（Ｏ）に示すように、接続孔２５ａを含む領域上にバリアメタル層３１と金属層３３及び反射防止膜３４とを含む金属配線層を形成する。バリアメタル層３１は、例えば、ＴｉＮ層、ＴｉＯＮ層又はＴｉ層を含む層であり、スパッタリング法又はＣＶＤ法により形成する。これらの材料を用いると、第１導電層とのコンタクト抵抗を下げ、金属配線の長期信頼性の向上を達成し、さらに接続孔内壁の層間絶縁膜（酸化シリコン層）との密着性も良くなる。例えば、Ｔｉ層を５ｎｍから５０ｎｍの間の厚さ、好ましくは２０ｎｍ程度堆積する。次いで、Ｔｉ層の上に例えば５０ｎｍから２００ｎｍ、好ましくは１００ｎｍ厚のＴｉＮ層を形成する。
【００４２】
金属配線層３３は、例えばＡｌ層又はＡｌ−Ｓｉ−Ｃｕ等のＡｌ合金層を、スパッタリング法により堆積する。金属配線層３３の厚さは、ホール径の半分以上であり、例えば１００ｎｍから１０００ｎｍ、好ましくは５００ｎｍである。この際の成膜条件の一例としては、基板温度が２００℃、Ａｒ流量が３３ＳＣＣＭ、ガス圧が２ｍＴｏｒｒ（約０．２７Ｐａ）スパッタリングパワーが９ｋＷの条件である。
【００４３】
例えば、第３の接続孔２５ａのアスペクト比が０．８から１．５程度の範囲にある場合、ＴｉＮ層のカバレッジは、３０％から４０％程度である。一方、Ａｌ層のカバレッジは、０から１０％程度である。従って、配線全体でのカバレッジは、２０％程度となる。第３の接続孔２５ａのアスペクト比は高いため、金属配線層３３を所定の厚さ以上堆積すると、第３の接続孔２５ａ上において金属配線層３３の上側部同士が近接する。第３の接続孔２５ａ近傍の第２層間絶縁膜２２上に平坦部が形成される。金属配線層３３の形成と共に、第３の接続孔２５ａ内に、平坦部に続き上方に向けて縮径する形状の空洞部を有する屈曲部が画定される。尚、一点鎖線で示したように、第２層間絶縁膜２２の上端部近傍において、金属配線層３３の上部が閉じられていても良い。この場合には、図９（Ｏ）に示すように、第２層間絶縁膜２２の上面とほぼ等しい水平方向の位置において開口が閉じる。
【００４４】
図９（Ｐ）に示すように、フォトレジストマスクＲ１４を接続孔上方に形成する。レジストマスクをエッチングマスクとしてエッチングすることにより、金属配線層３３とバリアメタル層３１とを加工する。その後、フォトレジストマスクＲ１４を除去する。
【００４５】
図１０（Ｑ）に示すように、第１素子領域２ａ上に第３導電層Ｌ１が、第２素子領域２ｂ上に第４導電層Ｌ２が形成される。第３導電層Ｌ１は、金属配線層３３の一部３３ａを含み、第４導電層Ｌ２は、金属配線層３３の一部３３ｂを含む。第３導電層Ｌ１及び第４導電層Ｌ２を覆って、例えば酸化シリコン膜により第３層間絶縁膜３７を形成する。第３層間絶縁膜３７は、例えば基板側から順に、厚さ１５０ｎｍの酸化シリコン層と、厚さ１０００ｎｍの窒化シリコン層もしくは酸化窒化シリコン層とにより形成される。これらの膜は、例えばプラズマＣＶＤ法により形成される。金属配線層３３ａの上側部同士が近接している第３接続孔２５ａ内には、第３層間絶縁膜３７が入り込みにくい。第３の接続孔２５ａ内に、金属配線層３３ａと第３層間絶縁膜３７の下面とにより閉じた空洞部３８が画定される。
【００４６】
一方、第３の接続孔２５ａに比べてアスペクト比が低く、金属層内に入り込みやすい接続孔２７（２７ａ、２７ｂ）では、第３の接続孔２５ａに比べて内壁における金属層のカバレッジが良い。すなわち、接続孔２７の内壁は、十分な厚みを有する金属配線層３３ｂにより被覆されている。
【００４７】
図１０（Ｒ）は、図１０（Ｑ）に対応する平面図であり、一方、図１０（Ｑ）は図１０（Ｒ）のＱ−Ｑ’線断面図である。図１０（Ｑ）及び図１０（Ｒ）に示すように、第１導電層２１ａと第３導電層Ｌ１との間に、接続孔２５ａ内に形成されたヒューズを有するヒューズ素子が形成される。第２導電層２１ｂと第４導電層Ｌ２との間においては、接続孔２７を介して接続される通常の２層配線構造が形成される。
【００４８】
図１１（Ａ）に示す第１素子領域２ａに形成されたヒューズ構造の、第１導電層２１ａと第３導電層Ｌ１との間に所定の電流値以上の電流を流す。図１１（Ｂ）に示すように、屈曲部のうち接続孔内のカバレッジの悪い部分の抵抗が高いのでこの部分の発熱が大きくなり選択的に発熱、溶融させること等で切断されて、第１導電層２１ａと第３導電層Ｌ１との間の導通がなくなる。この際に昇華又は爆発等により飛び散った金属片（金属溜）３９は、屈曲部内の閉じた空間を形成する空洞部３８内に残り、例えば昇華を生じて第３の接続孔２５ａの外へ飛び散ることを防止できる。
【００４９】
以上説明したように、第１の実施の形態による半導体技術を用いると、同一基板上にアスペクト比が実質的に異なる接続孔を形成し、接続孔の内壁に金属層を形成することにより、ヒューズ素子と通常の配線とを制御性良く作り分けることができる。接続孔内にヒューズ素子を形成する場合に、接続孔内に空洞部が形成されるようにすれば、ヒューズ素子を切断した際に発生する金属溜を空洞部内に留めることができ、外部への金属溜の飛散を防止できる。
【００５０】
次に、本発明の第１の実施の形態の変形例による半導体製造技術について、図１２（Ａ）から図１４（Ｅ）までを参照して説明する。図１２（Ａ）から図１４（Ｅ）までは、変形例による半導体装置の製造工程を説明するための断面図であり、図１２（Ａ）は、図７（Ｌ）に対応する図である。尚、第１の実施の形態による半導体装置と同様の構成については、同じ符号を付してその詳細を省略する。
【００５１】
図１２（Ａ）に示すように、第１導電層２１ａ及び第２導電層２１ｂ上を覆って、例えば、第２層間絶縁膜として基板側から順に第１の酸化シリコン膜２２−１、第１の窒化シリコン膜２２−２、第２の酸化シリコン膜２２−３及び第２の窒化シリコン膜２２−４を形成する。第１導電層２１ａ上及び第２導電層２１ｂ上に、それぞれ開口ＡＲ２’と開口ＡＲ３’−１とを有するフォトレジストマスクＲ１２’を形成する。開口ＡＲ３’−１は、開口ＡＲ２’に比べて開口径が大きい。
【００５２】
フォトレジストマスクＲ１２’を用いて、上から順に第２の窒化シリコン膜２２−４と、第２の酸化シリコン膜２２−３と、第１の窒化シリコン膜２２−２とをエッチングする。第１素子領域２ａと第２素子領域２ｂとにそれぞれ隣接して第１の酸化シリコン膜２２−１の上面に達する開口が形成される。この際、第１の窒化シリコン膜２２−２が、エッチングストッパ膜として働く。エッチングストッパ膜は、第１の酸化シリコン膜２２−１に対して選択的に除去される。フォトレジストマスクＲ１２’を除去する。
【００５３】
図１２（Ｂ）に示すように、フォトレジストＲ１３’により第１素子領域２ａ及び第１導電層２１ａ上を覆わず、第２素子領域２ｂを覆うと共に開口ＡＲ３’−１に内包される開口ＡＲ３’−２を形成する。第１及び第２の導電層２１ａ、２１ｂ上の酸化シリコン膜２２−１を異方性エッチングする。
【００５４】
図１３（Ｃ）に示すように、第１素子領域２ａに、上から順に第２の窒化シリコン膜２２−４から第１の酸化シリコン膜２２−１までを開口し、第１導電層２１ａ上に達する第３の接続孔２５が形成される。第２素子領域２ｂに、上から順に第２の窒化シリコン膜２２−４と第１の窒化シリコン膜２２−２までを開口し第３の接続孔２５よりも大径の接続孔２７ｃと、第１の酸化シリコン膜２２−１を開口し、第２導電層２１ｂ上に達する接続孔２７ｄとを含む第４の接続孔２７が形成される。
【００５５】
図１４（Ｄ）に示すように、接続孔２５及び２７上を覆って、基板上にバリアメタル層３１’と金属配線層３３’とを堆積する。第４の接続孔２７と比べて、第３の接続孔２５のアスペクト比は高いため、金属配線層３３’のカバレッジが悪くなる。この後、真空を破ることなく、リフローチャンバ内で加熱しＡｌをリフローすると第４の接続孔２７内がＡｌで埋め込まれる。
【００５６】
図１４（Ｅ）に示すように、バリアメタル層３１’と金属配線層３３’とを加工して、第１素子領域２ａ上に第３導電層Ｌ１を、第２素子領域２ｂ上に第４導電層Ｌ２を形成する。第１の実施の形態による半導体装置の場合と同様に、第３の接続孔２５のアスペクト比は高い。従って、第３の接続孔２５の内壁における第３導電層Ｌ１（屈曲部）、特に金属配線層３３ａ’のカバレッジが悪い。また、金属配線層３３を所定の厚さ以上堆積すると、第３の接続孔２５上において金属配線層３３ａ’の上側部同士が近接する。
【００５７】
第３層間絶縁膜３７’を例えばＣＶＤ法を用いて堆積した酸化シリコン膜により形成する。第３の接続孔２５内には、酸化シリコン膜が入り込みにくく、第３の接続孔２５内に形成される屈曲部内に空洞部３８’が形成される。
【００５８】
第１素子領域２ａには、第１導電層２１ａと第３導電層Ｌ１とを接続するヒューズ素子が形成される。第２素子領域２ｂにおいては、第２導電層２１ｂと第４導電層Ｌ２とが通常の多層配線技術と同様に第４の接続孔２７を介して電気的に接続される。
【００５９】
本変形例による半導体技術によれば、制御性良くアスペクト比の高い接続孔とアスペクト比の比較的低い接続孔とを、異方性エッチングを用いて同一基板上に形成することができる。
【００６０】
次に、本発明の第２の実施の形態による半導体製造技術について、図１５（Ａ）から図１６（Ｄ）までを参照して説明する。第１の実施の形態による半導体製造技術の説明で参照した図２（Ａ）から図６（Ｉ）までの工程と同様の工程を実施することにより、図６（Ｉ）に示した第１層間絶縁膜１８を形成する。図１５（Ａ）〜図１６（Ｄ）において、第１の実施の形態と同様の構成要素については、同じ符号を付して、その説明を省略する。
【００６１】
図１５（Ａ）に示すように、第１素子領域２ａ上に形成される接続孔２０ａ’は、その内壁がほぼ直立する形状を有しており、アスペクト比も高い。一方、第１の素子領域２ａ上に形成されるもう一つ接続孔２０ａ、及び第２素子領域２ｂ上に形成される接続孔２０ｂ、２０ｂ’は、その内壁がほぼ直立する形状を有する下部と、内壁が緩やかに傾斜している上部とで構成される。接続孔２０ａ、２０ａ’、２０ｂ及び２０ｂ’は、図８（Ｎ）に示した接続孔２５ａ及び２７の形成方法と同様の方法により形成することができる。
【００６２】
この状態において、基板にリフローのための熱処理を施す。リフローをするためには層間絶縁膜１８がＰＳＧ又はＢＰＳＧで形成されるか、又はＢＰＳＧ膜とＰＳＧ膜との積層であることが好ましい。成膜は、ＳｉＨ４をＳｉの原料とする常圧ＣＶＤもしくはＴＥＯＳをＳｉの原料とするＯ３−ＴＥＯＳ−ＣＶＤ法等により行うことができる。
【００６３】
ＳｉＨ４をＳｉを原料とする常圧ＣＶＤでは、例えばＰＨ３／Ｂ２Ｈ６／ＳｉＨ４＝２．０／１．８／０．６〔ｌ／ｍｉｎ〕、キャリアＯ２ガス３〔ｌ／ｍｉｎ〕の流量、温度は４５０℃で行う。Ｏ３−ＴＥＯＳ−ＣＶＤ法では、例えばＴＭＰＯ（Ｔｒｉ  Ｍｅｔｈｙｌ  Ｐｈｏｓｐｈａｔｅ: ＰＯ（ＯＣＨ３）３）、ＴＭＢ（Ｂ（ＯＣＨ３）３）、もしくはＴＥＢ（Ｂ（ＯＣ２Ｈ５）３）を用いてバブラーにてＴＥＯＳ／ＴＭＰＯ／ＴＥＢ＝３．０ｓｌｍ／２．０ｓｌｍ／１．５ｓｌｍ、キャリアＮ２ガス１８．０ｓｌｍ／Ｏ２ガス７．５ｓｌｍの流量、Ｏ３濃度８５ｇ／Ｎｍ３程度、温度４００℃の条件を選択する。
【００６４】
膜厚は５００〜１０００ｎｍ好ましくは６００〜８００ｎｍ（ＰＳＧ：１００ｎｍ ＋ ＢＰＳＧ：６５０ｎｍ）とする。ＰＳＧはＰ２Ｏ５をソースとしてＰを３〜８ｍｏｌ％望ましくは５ｍｏｌ％含ませる。ＢＰＳＧはＰ２Ｏ５をソースとしてＰを４〜８ｍｏｌ％望ましくは５．５ｍｏｌ％、Ｂ２Ｏ３をソースとしてＢを８〜１０ｍｏｌ％望ましくは８．５ｍｏｌ％含ませる。
【００６５】
リフローのための熱処理条件としては、例えば、ＰＳＧでは９００〜１１００℃、ＢＰＳＧでは８００〜１０００℃の温度とする。炉アニールでは１０〜３０ｍｉｎ程度、ＲＴＡでは１０〜６０ｓｅｃ程度の時間で行う。
【００６６】
この熱処理により、第１層間絶縁膜２２がフローする。接続孔２０ａ’は、ラウンドエッチングが施されていない基板表面に対してほぼ直立した内壁を有している。従って、熱処理を施しても、その形状はほとんど変化せず、高いアスペクト比を維持する。一方、その他の接続孔２０ａ、２０ｂ及び２０ｂ’は、その上部がラウンドエッチングされている。従って、第１層間絶縁膜１８がフローする条件で熱処理を行うと、接続孔２０ａ、２０ｂ及び２０ｂ’は、上方に向けて径が徐々に広がるテーパ面を有する形状に変化する。この状態を図１５（Ｂ）に示す。
【００６７】
図１６（Ｃ）に示した状態に至るまでの工程について説明する。接続孔２０ａ、２０ａ’、２０ｂ、及び２０ｂ’を覆って、第１層間絶縁膜１８の上にバリアメタル層、金属配線層、及び反射防止膜を堆積する。この積層をパターニングすることにより、第１層間絶縁膜１８上に配線２１ａ、２１ａ’、２１ｂ及び２１ｂ’を残す。配線２１ａ、２１ａ’、２１ｂ及び２１ｂ’は、それぞれ接続孔２０ａ、２０ａ’、２０ｂ及び２０ｂ’内を経由して、その底面に露出した不純物拡散領域に電気的に接続される。図１６（Ｃ）では、これら配線の３層構造は明示されていないが、実際には上述の３層構造を有する。接続孔２０ａ’のアスペクト比が、他の接続孔に比べて高いため、配線２１ａ’のカバレッジが他の配線２１ａ、２１ｂ及び２１ｂ’に比べて悪くなる。これにより、配線２１ａ’がヒューズ素子として機能する。
【００６８】
図１６（Ｄ）に示した状態に至るまでの工程について説明する。第１層間絶縁膜１８の上に、酸化シリコンからなる第２層間絶縁膜２２を、ＣＶＤ法を用いて形成する。第２層間絶縁膜２２に、接続孔２５ｃ及び２７ｃを形成する。接続孔２５ｃ及び２７ｃの形成方法は、図８（Ｎ）に示した接続孔２７の形成方法と同様である。このため、接続孔２５ｃ及び２７ｃの内周面の上端側の部分は、上方に向かって拡がった形状を有し、下端側の部分は、ほぼ直立した形状を有する。図９（Ｏ）〜図１０（Ｑ）の工程と同様の工程により、配線Ｌ１、Ｌ２、第３層間絶縁膜３７を形成する。配線Ｌ１は、接続孔２５ｃ内を経由して、下層の配線２１ａ’に接続され、配線Ｌ２は、接続孔２７ｃ内を経由して、下層の配線２１ｂ’に接続される。
【００６９】
第１素子領域２ａ内に形成されたＭＯＳＦＥＴと、上層の配線Ｌ１とが、ヒューズ素子として機能する配線２１ａ’により接続される。第２素子領域２ｂ内に形成されたＭＯＳＦＥＴと、上層の配線Ｌ２とは、通常の配線２１ｂ’により接続される。
【００７０】
次に、本発明の第３の実施の形態による半導体技術について、図１７（Ａ）から図１８（Ｄ）までを参照して説明する。図１７（Ａ）は、第１の実施の形態における図７（Ｋ）の後にレジストをパターニングした様子を示す図である。図１７（Ａ）に至る工程については、第１の実施の形態による半導体製造技術と同様であり、それまでの工程については説明を省略する。また、第１の実施の形態と同様の構成要素については、同じ符号を付して、その説明を省略する。
【００７１】
図１７（Ａ）に示すように、レジストマスクＲ２１は、第１素子領域２ａ上の第１導電層２１ａ上に第１開口ＡＲ２１を有するとともに、第２素子領域２ｂ上の第２導電層２１ｂ上に第２開口ＡＲ２２を有する。第１開口ＡＲ２１の径は、通常の第２開口ＡＲ２２の径に比べて、０．９倍以下であり、好ましくは０．７倍以下である。
【００７２】
レジストマスクＲ２１を用いて、第２層間絶縁膜２２を異方性エッチングする。
図１７（Ｂ）に示すように、第１素子領域２ａ上の第１導電層２１ａの上面に達する第３の接続孔５５ａと、第２素子領域２ｂ上の第２導電層２１ｂの上面に達する第４の接続孔５７ａとが形成される。尚、第３の接続孔５５ａにおいては、アスペクト比が１以下であることが好ましい。
【００７３】
第３の接続孔５５ａ及び第４の接続孔５７ａ上を覆って、基板上にバリアメタル層と金属配線層とを堆積する。第４の接続孔５７ａと比べて、第３の接続孔５５ａのアスペクト比は高いため、金属配線層のカバレッジが悪くなる。
【００７４】
図１８（Ｃ）に示すように、バリアメタル層と金属配線層とを加工して、第１素子領域２ａ上に第３導電層Ｌ１が、第２素子領域２ｂ上に第４導電層Ｌ２を形成する。第１の実施の形態による半導体装置の場合と同様に、第３の接続孔５５ａのアスペクト比は大きい。従って、第３の接続孔５５ａの内壁における第３導電層Ｌ１（屈曲部）、特に金属配線層６３ａのカバレッジが悪い。金属配線層６３ａを所定の厚さ以上堆積すると、第３の接続孔５５ａ上において金属配線層６３ａの上側部同士が近接する。第４の接続孔５７ａは上部に向けて拡径するテーパ形状を有するため、金属配線層６３ｂのカバレッジは良好である。
【００７５】
図１８（Ｄ）に示すように、第３層間絶縁膜３７を例えばＣＶＤ法を用いて堆積した酸化シリコン膜により形成する。第３の接続孔５５ａ内には、酸化シリコン膜が入り込みにくい。第３の接続孔５５ａ内にボイド（空洞）６８が形成される。
【００７６】
第１素子領域２ａには、第１導電層２１ａと第３導電層Ｌ１とを接続するヒューズ素子が形成される。第２素子領域２ｂにおいては、第２導電層２１ｂと第４導電層Ｌ２とが通常の多層配線技術と同様に第４の接続孔５７ａを介して電気的に接続される。
【００７７】
第３の接続孔５５ａのアスペクト比が０．８から１．５程度の範囲である。ＴｉＮ層のカバレッジは、３０から４０％程度である。一方、Ａｌ層（金属配線層）のカバレッジは、０から１０％程度である。従って、配線全体でのカバレッジは、２０％程度となる。一方、第４の接続孔５７ａ内におけるＴｉＮ層及びＡｌ層（金属配線層）のカバレッジは、接続孔内壁の径が大きいため、通常の接続孔と同様に良好である。
【００７８】
本実施の形態による半導体技術によれば、異なる内径を有する接続孔を形成するだけで、同一基板上にヒューズ素子と通常の多層配線構造とを形成することができる。製造工程が簡単であり、製造コストや歩留まりも良好になる。
【００７９】
次に、本発明の第４の実施の形態により半導体技術について、図１９（Ａ）から図２４（Ｊ）までを参照して説明する。本実施の形態による半導体製造技術では、下地の段差の大小又は有無により、ヒューズ構造と通常の多層配線構造とを作り分けるものである。
【００８０】
図１９（Ａ）に示すように、ｐ型シリコン基板１０１を準備する。ｐ型シリコン基板１０１にｐ型ウェル１０３を、例えばイオン注入と活性化のためのアニール法を用いて形成する。図１９（Ａ）’に示すように、ＣＭＯＳを形成する場合には、ｐ型ウェル１０３ｐとｎ型ウェル１０３ｎを形成する。ｎ型ウェル１０３ｎに対しては、以下の工程における導電型を反転させる。ｐ型ウェル１０３ｐとｎ型ウェル１０３ｎに対するプロセスを分離するには、レジスト等のマスクを用いる。図１９（Ｂ）に示すように、ｐ型シリコン基板１０１の表面に例えば熱酸化法により熱酸化膜１０５を形成する。次いで、窒化シリコン膜を形成し、後に素子領域が形成される領域に窒化シリコン膜を残す。窒化シリコン膜をマスクとし、局所酸化法（ＬＯＣＯＳ）を用いて図２０（Ｃ）に示す素子分離膜１０７を形成する。図においては、左側に第１素子領域１０２ａが、右側に第２素子領域１０２ｂが形成される。
【００８１】
基板１０１表面上に多結晶シリコン膜と、例えばタングステンなどにより形成された金属膜とを形成する。図２０（Ｄ）に示すように、第１素子領域１０２ａの両側の素子分離膜１０７上にそれぞれ、多結晶シリコン層１０８ｂ、１０８ｃと、金属層１１０ｂ、１１０ｃとによる第１積層構造ＳＳ１及び第２積層構造ＳＳ２を形成する。第２素子領域１０２ｂ内に、多結晶シリコン層１０８ａと金属層１１０ａとにより、ゲート電極Ｇ３を形成する。
【００８２】
図２１（Ｅ）に示すように、第２素子領域１０２ｂに、ゲート電極Ｇ３をマスクとしてＬＤＤ領域１１１とソース／ドレイン領域１１４ａ／１１４ｂを形成する。
【００８３】
図２２（Ｆ）に示すように、リフローが良好であるＢＰＳＧ／ＰＳＧにより第１層間絶縁膜１１５を形成し、ソース領域１１４ａ及びドレイン領域１１４ｂに達する開口を形成する。開口内に、ソース／ドレイン領域１１４ａ／１１４ｂに接するソース／ドレイン電極１１７ａ／１１７ｂを形成する。図２３（Ｇ）に示すように、第１素子領域１０２ａには、素子分離領域１０７とその上の積層構造ＳＳ１及びＳＳ２の影響により、左右の素子分離領域間に大きな凹部１２０が形成される。一方、第２素子領域１０２ｂには、特に大きな凹凸は形成されない。第１配線用の金属層を形成し、第１層間絶縁膜１１５上の第１素子領域１０２ａ上に第１導電層１２１及び第２導電層１２３を形成する。第１導電層１２１の上面には、その下の凹部１２０に沿う形状の凹所１２１ａが形成される。第２導電層１２３には、大きな凹凸が形成されない。
【００８４】
図２３（Ｈ）に示すように、第１導電層１２１及び第２導電層１２３を覆って第１層間絶縁膜１１５上に第２層間絶縁膜１２５を形成する。第１素子領域１０２ａ上に形成された第１導電層１２１上に開口ＡＲ３１を、第２導電層１２３上に開口ＡＲ３２を有するレジストマスクＲ３１を形成する。レジストマスクＲ３１をマスクとして、第２層間絶縁膜１２５を、例えばＲＩＥ法により異方性エッチングする。レジストマスクＲ３１を除去する。
【００８５】
図２４（Ｉ）に示すように、第１導電層１２１の上面を露出する第３接続孔１３１ａを形成するとともに、第２導電層１２３の上面を露出する第４接続孔１３１ｂを形成する。
【００８６】
凹所１２１ａの深さをｄ１とし、第４接続孔１３１ｂの深さをｔ１とする。また、第３接続孔１３１ａと第４接続孔１３１ｂの径を、いずれもＬ１１とする。第３接続孔１３１ａのアスペクト比は、（ｄ１＋ｔ１）／Ｌ１１である。第４接続孔１３１ｂのアスペクト比は、ｔ１／Ｌ１１である。従って、第３接続孔１３１ａのアスペクト比は、凹所１２１ａの深さｄ１の分だけ、第４接続孔１３１ｂのアスペクト比よりも大きくなる。
【００８７】
図２４（Ｊ）に示すように、基板上にバリアメタル層と導電層とを堆積し、所定の加工を行い、第３導電層Ｌ３１と第４導電層Ｌ３２とを形成する。さらに、第３及び第４導電層Ｌ３１、Ｌ３２を覆って第２層間絶縁膜１２５上に、例えば酸化シリコンにより第３層間絶縁膜１４１を形成する。第３接続孔１３１ａ内における第３導電層Ｌ３１のステップカバレッジは、第４接続孔１３１ｂ内における第４導電層Ｌ３２（屈曲部）のステップカバレッジより悪くなる。
【００８８】
第３層間絶縁膜１４１は、例えばプラズマＣＶＤ法により形成される。アスペクト比の高く、金属配線層Ｌ３１の上側部同士が近接している第３接続孔１３１ａ内に第３層間絶縁膜１４１が入り込みにくい。第３の接続孔１３１ａ内に、空洞部１４５を形成する。この構造が、ヒューズ素子として機能する。
【００８９】
一方、第３の接続孔１３１ａに比べてアスペクト比が低い第４接続孔１３１ｂ内は、十分な厚みを有する金属配線層Ｌ３２により被覆される。この構造は、通常の多層配線構造として働く。
【００９０】
上記の半導体技術を用いると、同一基板上にヒューズ素子と通常の多層配線構造とを作り分けることが簡単にできる。
【００９１】
次に、上記各実施の形態による半導体技術を用いて形成したヒューズ素子の切断電流について図２５（Ａ）及び（Ｂ）を参照して考察する。図２５（Ａ）は、接続孔内にカバレッジの良くない金属層が形成され、その中にボイドが形成されている概略構造を示す断面図である。図２５（Ｂ）は、図２５（Ａ）のＢ−Ｂ’線断面図である。
【００９２】
図２５（Ａ）に示すように、第１導電層Ｌ５１上に第１層間絶縁膜Ｓ１が形成されている。第１層間絶縁膜Ｓ１に第１導電層Ｌ５１の上面に達し、アスペクト比の大きい接続孔ＣＨを形成する。接続孔ＣＨを覆って第１層間絶縁膜Ｓ１上に第２導電層Ｌ６１を形成する。接続孔ＣＨのアスペクト比が大きいため、接続孔ＣＨ内においてはカバレッジが良くない部分が存在する。第２導電層Ｌ６１を覆って、第２層間絶縁膜Ｓ２を形成する。第２層間絶縁膜Ｓ２は、接続孔ＣＨ内まで入りにくく、接続孔ＣＨ内に下方から上方に向けて径が小さくなる三角錐のような形状の空洞部Ｖが形成される。
【００９３】
図２５（Ｂ）は、図２５（Ａ）のＢ−Ｂ’線断面図である。接続孔ＣＨの内径をＲとし、接続孔ＣＨの中心から第２導電層Ｌ６１のうち最も薄肉の部分における内壁までの距離（径）をｒとする。
【００９４】
ここで、ヒューズとして用いる場合には、第２導電層Ｌ６１のうち最も薄肉の部分に電流が集中し、発熱量が大きくなり溶融、切断する。従来のように接続孔ＣＨ内の全ての空間内に第２導電層Ｌ６１用の材料が存在する場合のヒューズ素子の切断電流をＩｓとし、一方、図２５（Ａ）及び（Ｂ）に示す構造での切断電流をＩｓ’とすると、ＩｓとＩｓ’は以下の比率で表わされる。
【００９５】
Ｉｓ：Ｉｓ’＝Ｒ２：（Ｒ２−ｒ２）
すなわち、従来の構造に比べて同じ電源電圧Ｖｄｄを用いた同じ駆動能力のトランジスタを用いた場合にはヒューズの切断電流が小さくなる。
【００９６】
以上、実施の形態に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組合せ等が可能なことは当業者に自明であろう。
【図面の簡単な説明】
【００９７】
【図１】接続孔とその内壁を覆って形成された金属層とを含む構造を示す概略的な断面図であり、図１（Ａ）は、カバレッジとアスペクト比とを定義するための断面図であり、図１（Ｂ）は、金属層が接続孔内に堆積し屈曲部を形成する様子を示す断面図である。
【図２】図２（Ａ）、（Ａ）’及び（Ｂ）は、本発明の第１の実施の形態による半導体装置の製造工程を示す断面図である。
【図３】図３（Ｃ）及び図３（Ｄ）は、本発明の第１の実施の形態による半導体装置の製造工程を示す断面図である。
【図４】図４（Ｅ）及び図４（Ｆ）は、本発明の第１の実施の形態による半導体装置の製造工程を示す断面図である。
【図５】図５（Ｇ）及び図５（Ｈ）は、本発明の第１の実施の形態による半導体装置の製造工程を示す断面図である。
【図６】図６（Ｉ）及び図６（Ｊ）は、本発明の第１の実施の形態による半導体装置の製造工程を示す断面図である。
【図７】図７（Ｋ）及び図７（Ｌ）は、本発明の第１の実施の形態による半導体装置の製造工程を示す断面図である。
【図８】図８（Ｍ）及び図８（Ｎ）は、本発明の第１の実施の形態による半導体装置の製造工程を示す断面図である。
【図９】図９（Ｏ）及び図９（Ｐ）は、本発明の第１の実施の形態による半導体装置の製造工程を示す断面図である。
【図１０】図１０（Ｑ）は、本発明の第１の実施の形態による半導体装置の製造工程を示す断面図であり、図１０（Ｒ）は、平面図である。
【図１１】図１１（Ａ）は、本発明の第１の実施の形態による半導体装置のうちヒューズ素子の構造を示す断面図であり、図１１（Ｂ）は、ヒューズ素子を切断した際の様子を示す断面図である。
【図１２】図１２（Ａ）及び（Ｂ）は、本発明の第１の実施の形態の変形例による半導体装置の製造工程を示す断面図である。
【図１３】図１３（Ｃ）は、本発明の第１の実施の形態の変形例による半導体装置の製造工程を示す断面図である。
【図１４】図１４（Ｄ）及び（Ｅ）は、本発明の第１の実施の形態の変形例による半導体装置の製造工程を示す断面図である。
【図１５】図１５（Ａ）及び（Ｂ）は、本発明の第２の実施の形態による半導体装置の製造工程を示す断面図である。
【図１６】図１６（Ｃ）及び（Ｄ）は、本発明の第２の実施の形態による半導体装置の製造工程を示す断面図である。
【図１７】図１７（Ａ）及び（Ｂ）は、本発明の第３の実施の形態による半導体装置の製造工程を示す断面図である。
【図１８】図１８（Ｃ）及び（Ｄ）は、本発明の第３の実施の形態による半導体装置の製造工程を示す断面図である。
【図１９】図１９（Ａ）、（Ａ）’及び（Ｂ）は、本発明の第４の実施の形態による半導体装置の製造工程を示す断面図である。
【図２０】図２０（Ｃ）及び（Ｄ）は、本発明の第４の実施の形態による半導体装置の製造工程を示す断面図である。
【図２１】図２１（Ｅ）は、本発明の第４の実施の形態による半導体装置の製造工程を示す断面図である。
【図２２】図２２（Ｆ）は、本発明の第４の実施の形態による半導体装置の製造工程を示す断面図である。
【図２３】図２３（Ｇ）及び（Ｈ）は、本発明の第４の実施の形態による半導体装置の製造工程を示す断面図である。
【図２４】図２４（Ｉ）及び（Ｊ）は、本発明の第４の実施の形態による半導体装置の製造工程を示す断面図である。
【図２５】図２５（Ａ）は、接続孔と、その内を被覆する金属層とを含むヒューズ素子の概略構造を示す断面図である。図２５（Ｂ）は、図２５（Ａ）のＢ−Ｂ’線に沿う平面図である。
【図２６】一般的なヒューズ構造を示す断面図である。
【図２７】一般的な他のヒューズ構造を示す断面図である。
【符号の説明】
【００９８】
１  ｐ型シリコン基板、２ａ  第１素子領域、２ｂ  第２素子領域、  ３  ｐ型ウェル、５  熱酸化膜、７  素子分離膜、８  多結晶シリコン膜、１０  金属膜、Ｇ１  第１ゲート電極、Ｇ２  第２ゲート電極、１１ａ、１１ｂ  ＬＤＤ用ｎ型不純物層、１２ａ、１２ｂ  サイドスペーサ膜、１４ａ  ソース領域、１４ｂ  ドレイン領域、１５  絶縁膜、１７ａ  ソース電極、  １７ｂ  ドレイン電極、１８  第１層間絶縁膜、Ｒ１  フォトレジスト、２０ａ  第１接続孔、  ２０ｂ  第２接続孔、２１ａ  第１導電層、２１ｂ  第２導電層、２２  第２層間絶縁膜、２５ａ  第３接続孔、２７ａ  第４の接続孔、２７ｂ  第５の接続孔、３１  バリアメタル層、３３  金属層、Ｌ１  第３導電層、Ｌ２  第４導電層、３７  第３層間絶縁膜、３８  空洞部、３９  金属片（金属溜）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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