(57)【要約】【課題】ＣＰＵの処理能力に対する負担を低減し、幅広いＦＡシステム用途に対応できる通信システム装置を提供する。【解決手段】１次局側メモリと、伝送周期を決定するタイマと、タイマがアンダフローまたはオーバフローするとメモリから各２次局毎のコマンドデータとレスポンスデータを読み出し書きこむＤＭＡ制御回路と、各２次局毎に送信データを通信路上に出力する送信ポートと、送信後に該２次局からレスポンスを受ける受信ポートからなる１対Ｎマルチドロツプ方式の通信システム装置において、１次局に２次局から受けるレスポンスデータの内容によって割り込み信号が発生する割り込み制御回路を設けたことを特徴とする通信システム装置。【選択図】    図１
2005012622.tif 000002
【特許請求の範囲】
【請求項１】
１次局から２次局へのコマンドの送信と当該２次局から１次局へのレスポンスの返送とが、ＨＤＬＣプロトコルにしたがって、２次局毎に順次に行われ、１次局から通信路上に出力された各２次局宛コマンドのデータと、各２次局から通信路上に出力されたレスポンスのデータとが各２次局毎に、コマンド、レスポンスの別毎に書込まれる１次局側メモリと、伝送周期を決定するタイマと、前記タイマがアンダフローまたはオーバフローすると前記メモリのアドレスを先頭の２次局アドレスから順次にコマンドデータアドレスおよびレスポンスデータアドレスを生成し前記メモリから各２次局毎のコマンドデータとレスポンスデータを読み出し書きこむＤＭＡ制御回路と、各２次局毎に送信データを通信路上に出力する送信ポートと、送信後に該２次局からレスポンスを受ける受信ポートからなる１対Ｎマルチドロツプ方式の通信システム装置において、
１次局に２次局から受けるレスポンスデータの内容によって割り込み信号が発生する割り込み制御回路を設けたことを特徴とする通信システム装置。
【請求項２】
前記割り込み制御回路は前記レスポンスデータの任意の場所を示すフレーム数レジスタと、前記フレーム数をカウントするカウンタと、前記カウンタを起動するクロックと、受信データと一致を取るための設定レジスタと、指定された受信フレームのデータと前記レジスタ値とのビット毎の一致を検出する比較器と、前記ビット毎の一致を検出する比較器の出力の論理和を割り込み信号とする論理ゲートと、割り込み信号をＣＰＵに出力すると共に割り込みが発生した２次局アドレスとそのフレームデータとを２次局毎に書きこまれるメモリエリアとは別の任意のエリアに格納するＤＭＡ制御回路を設けたことを特徴とする請求項１に記載の通信システム装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は１次局と複数の２次局との間で、所定のフレームフォーマットで一定周期の通信を行う通信システム装置に関する。
【０００２】
【従来の技術】
図５は従来の通信システム装置で使用される１次局ある。４は通信を制御するＣＰＵ、５はデータバス、６は伝送周期を制御するタイマ、７は送信データと受信データとを格納するメモリ、８は送信データと受信データとを前記メモリから読み出しあるいは書き込みするＤＭＡ制御回路、１０は送信ポート、１１は受信ポート、１２はドライバ、１３はレシーバから構成される。
次に動作について図５に基づいて説明する。ＣＰＵ４は２次局へ送るデータを演算し、ＤＭＡ制御回路８で割り付けられる２次局毎の送信データアドレスでメモリ７へ格納する。タイマ６はフリーランしておりオーバフローまたはアンダフローする毎に伝送開始信号６１をＤＭＡ制御回路８へ出力する。伝送開始信号６１が入力されたＤＭＡ制御回路８はまず共通フレームが格納されるメモリ７のアドレスを発生し、送信ポート１０に共通フレームデータを出力する。送信ポート１０はデータが書きこまれるとドライバ１２へシリアル変換された共通フレームデータを出力すると共にドライバ１２のイネーブル信号７２を出力する。
【０００３】
次にタイマ６は前記伝送周期内に一定間隔でコマンド出力信号６２をＤＭＡ制御回路８に出力する。コマンド出力信号６２が入力されたＤＭＡ制御回路８は２次局アドレスに対応したコマンドデータ格納アドレスを発生させて前記メモリ７からコマンドデータを読み出し送信ポート１０に出力する。送信ポート１０はコマンドデータが書きこまれるとドライバ１２へシリアル変換されたコマンドデータを出力すると共にドライバ１２のイネーブル信号７２を出力する。送信されたコマンドデータの２次局アドレスに該当する２次局はコマンドデータを受信後、レスポンスデータを送信する。１次局は前記レスポンスデータをレシーバ１３で受信し受信ポート１１へ転送される。１次局の受信ポート１１は１フレーム分のレスポンスデータが受信されると受信データ１１１と受信データラッチ信号１１２をＤＭＡ制御回路８に転送する。ＤＭＡ制御回路８は受信データ１１１が入力されると２次局アドレスに該当するレスポンスデータ格納のためのメモリ７のアドレスを発生し、このレスポンスデータをメモリ７へ格納する。以降すべての２次局に対しコマンドを送信後レスポンスを受信する。ＣＰＵ４は伝送開始信号６１が入力されるとそれまでに受信したレスポンスデータを監視し、次のコマンドデータ発生のための演算を行っている。このようにして１次局ＣＰＵは一定の周期毎に２次局とコマンド・レスポンスの交換を行っている。
【０００４】
従来技術の一例として、例えば特開平０５−２１１５１２号公報に記載された通信システムがある。このシステムにおいては、１次局である上位コントローラが、ＨＤＬＣに従う伝送によって２次局であるそれぞれの下位コントローラに移動データを転送する。この移動データの転送の際、下位コントローラのＤＭＡ制御回路８は、転送されるフレームを、アドレス部の内容が自局のアドレスと一致するフレームの移動データのみを自局内に設けられたメモリ７に取込み、他局のアドレスをもつフレームは、これを無視する。次に、共通フレームが転送されると、各２次局は、共通フレームのコマンドを一旦ＣＰＵ４に取りこみ、図示されない各２次局毎の速度指令器に書込み、速度指令器を一斉に起動してそれぞれの移動データを実行する。
【０００５】
このように、各２次局が速度指令器を起動するタイミングが同期するので、複数の２次局で行われる並行動作が同期される。一方移動データにしたがって、移動しているときも常にレスポンスデータを１次局のＣＰＵは監視し、所望の移動が完了したことを、各２次局から送られるレスポンスデータから検出していた。図５は２次局２２で位置決め完了し割り込み要因が発生した場合の通信路のデータとＣＰＵ１が割り込みを検出するタイミングを示す。２次局２２が位置決め完了した場合、２次局２２のレスポンスデータの中に位置決め完了のステータスが書き込まれる。１次局はすべての２次局レスポンスデータを図４に示される伝送開始信号３１が発生する度に読み出し、ようやく２次局２２のレスポンスデータに位置決め完了ステータスがあることを検出する。つまり、位置決め完了が確認できるのは伝送開始信号３１が発生する次の伝送周期開始後である。
【０００６】
【特許文献１】特開平０５−２１１５１２号公報
【０００７】
【発明が解決しようとする課題】
しかしながら上記従来の通信システム装置では、常に１次局ＣＰＵは２次局からのレスポンスデータを常に監視する必要がある。一方１次局として上位コントローラ、２次局として下位コントローラから成るＦＡ通信システム装置を用いた生産ラインでは生産効率向上のために通信システムの高性能化をめざして伝送周期の高速化および２次局の複数化を進めている。この結果１次局は伝送周期毎に行うレスポンスデータ監視時間が２次局制御データ演算のための時間に影響し１次局ＣＰＵへの負荷がますます大きくなるという問題がある。すなわち、伝送速度を上げたり２次局を増やすと２次局へ転送するコマンドデータ計算のための時間が少なくなり伝送周期の高速化も２次局の増加もできなくなる。結果的には２次局の数を減らすか、伝送速度を下げるしかなく高機能化の対応ができなくるという問題があった。
【０００８】
本発明の目的は、上記従来の問題を解決し、ＣＰＵの処理能力に対する負担を低減し、１次局のＣＰＵがレスポンスデータ（受信データ）を常時監視することを省くことができ、伝送周期が短くなった場合でも２次局へのコマンドデータのための演算時間を確保し、幅広いＦＡシステム用途に対応できる通信システム装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記問題を解決するため、本発明は、次のように構成したのである。
請求項１に記載の発明は、１対Ｎマルチドロツプ方式の通信システム装置の１次局において、２次局から受けるレスポンスデータの内容によって割り込み信号発生する割り込み制御回路を設けたことを特徴とするものである。
このようになっているため、レスポンスデータに位置決め完了等の割り込み要因が発生すると、割り込み制御回路は割り込み信号を１次局ＣＰＵへ入力することができ、受信データ監視を省くことができる。
また、請求項２に記載の発明は、割り込み信号をＣＰＵに出力すると共に割り込みが発生した２次局アドレスとそのフレームデータとを２次局毎に書きこまれるメモリアドレスとは別の任意のアドレスに格納するＤＭＡ制御回路を設けたことを特徴とするものである。
このようになっているため、割り込み信号が入力されるとＣＰＵ１は前記１次局側メモリの固定エリアに格納される２次局のアドレスとデータを検出することができ、即座に所望の制御が完了した２次局を認識することができる。
【００１０】
【発明の実施の形態】
以下、本発明の具体的実施例を図に基づいて説明する。図１は本発明の一実施形態の通信システム装置である。１は１次局である上位コントローラと、２は複数の２次局である下位コントローラと、３はこれらの局を接続する伝送とから構成されている。１次局である上位コントローラが、ＨＤＬＣに従う伝送によって２次局であるそれぞれの下位コントローラにコマンドデータを送信し、該当する２次局はレスポンスデータを転送する。
【００１１】
図２は本発明の一実施形態の通信システム装置で使用される１次局ある。４は通信を制御するＣＰＵ、５はデータバス、６は伝送周期を制御するタイマ、７は送信データと受信データとを格納するメモリ、８は送信データと受信データとを前記メモリから読み出しあるいは書き込みするＤＭＡ制御回路、９は受信データによって割り込み信号を発生する割り込み制御回路、１０は送信ポート、１１は受信ポート、１２はドライバ、１３はレシーバから構成される。このように構成された通信システム装置の１次局の動作について説明する。まず、２次局へのコマンドデータをＣＰＵ４は演算し該当する２次局に予め割り付けられたメモリ７のアドレスに該コマンドデータを格納しておく。次にタイマ６のイネーブル信号をイネーブルにしてタイマ６をフリーランさせる。タイマ６はイネーブルの直後に送信開始信号６１を出力し以降は伝送周期毎に送信開始信号６１を出力する。送信開始信号６１でＣＰＵ４はメモリ７に格納されたレスポンスデータ（受信データ）を２次局毎に読み出し、ＤＭＡ回路８はメモリから共通フレームを読み出し、送信ポート１０からドライバ１２を介して通信路へ送信される。共通フレームを受信した２次局は共通フレームを受信する前に受信したコマンドデータを図示されない制御装置の指令器に入力する。
【００１２】
次にタイマ６は前記伝送周期内に一定間隔でコマンド出力信号６２をＤＭＡ制御回路８に出力する。コマンド出力信号６２が入力されたＤＭＡ制御回路８は２次局アドレスに対応した送信データ格納アドレスを発生させて前記メモリ７からコマンドデータ（送信データ）を読み出し送信ポート１０に出力する。送信ポート１０はデータが書きこまれるとドライバ１２へシリアル変換したコマンドデータを出力すると共にドライバ１２のイネーブル信号を出力する。送信されたコマンドデータの２次局アドレスに該当する２次局はコマンドデータを受信後、レスポンスデータを送信する。レスポンスデータを１次局が受信すると受信ポート１１から転送された受信データは割り込み制御回路９に入力される。
更に割り込み制御回路９について詳細な説明をするため図３に前記割り込み制御回路のブロック図を示す。以降、図３を元に割り込み制御回路について説明する。まず図３において９４はレスポンスデータ（受信データ）のフレーム数を数える数値をＣＰＵ４から入力するフレーム数レジスタ、９５は前記フレーム数レジスタの値をロードして動作するカウンタ、９６は前記受信ポート１１から受信データ１１１をラッチする受信データラッチ、９７は前記フレーム数レジスタ９４に設定したフレームの受信データと一致をとるデータをＣＰＵ４から設定する割り込みパタンレジスタ、９８は前記受信データラッチ出力と前記割り込みパタンレジスタとをビット毎に一致をとる一致回路、９９は前記一致回路出力９８１をカウンタ出力９５１でゲートする論理ゲート、９１は前記論理ゲート９９の出力で割り込み信号である。
【００１３】
次に動作について説明する。１次局のＣＰＵ４は２次局レスポンスデータの監視したい場所を予めフレーム数とそのデータパターンをフレーム数レジスタ９４と割り込みパタンレジスタ９７に設定しておく。伝送開始信号６１が発生するとカウンタ９５は前記フレーム数レジスタ値をロードする。受信ポートは２次局のレスポンスデータを受信すると受信データ１１１と共にフレーム毎にパルス状の受信データラッチ信号１１２を出力する。前記受信データラッチ信号１１２が入力されると前記カウンタ９５はクロック９５２に同期して１カウント減算される。一方受信データ１１１は前記受信データラッチ９６で前記受信データラッチ信号１１２の例えば立ち上がりエッジでラッチされる。割り込みが発生しない場合ラッチデータ９２は前記ＤＭＡ制御回路８に入力されており前記受信データラッチ信号１１２の例えば立ち下がりエッジで取り込まれると、前記ＤＭＡ制御回路８は２次局アドレスに該当する受信データ格納のためのメモリ７のアドレスを発生し、この受信データをメモリ７へ格納する。さらに次のフレームを受信するたびにカウンタ９５はダウンタウントしカウンタ値がアンダフローするとカウンタ出力９５１を出力する。この出力が発生したときに割り込みパタンレジスタと受信データが一致した場合、割り込み信号９１が発生する。割り込み信号９１は前記受信データラッチ信号１１２の立ち上がりエッジの直後に発生するため、ＤＭＡ制御回路８は割り込み信号によって２次局アドレスと割り込み発生フレームデータとをメモリ７の固定されるアドレスに格納できる。その後前記受信データラッチ信号１１２の立ち下がりエッジ２次局アドレスに該当するメモリ７のアドレスへ受信データを格納することができる。
【００１４】
【発明の効果】
以上述べたように、本発明の通信システム装置によれば、受信データの内容によって割り込み信号をＣＰＵに出力することによって１次局のＣＰＵがレスポンスデータ（受信データ）を常時監視することを省くことができ、伝送周期が短くなった場合でも２次局へのコマンドデータのための演算時間を確保することができるという効果がある。
また、請求項２に記載の通信システム装置によれば、受信フレームを数え該当するフレームのデータを監視させることにより、任意の受信データの監視ができる。さらに、割り込みが発生した場合、固定されたメモリアドレスに２次局アドレスと監視フレームを格納しているので１次局のＣＰＵは即座に割り込みの発生した２次局とその内容を確認することができるという効果がある。
したがって、レスポンスデータに位置決め完了等の割り込み要因が発生すると、割り込み制御回路は割り込み信号を１次局ＣＰＵへ出力する。割り込み信号が入力されるとＣＰＵは前記１次局側メモリの固定エリアに格納される２次局のアドレスとデータを検出し、所望の制御が完了した２次局を認識する。所望の制御が完了した２次局の次の制御データを計算し伝送できるので、伝送周期毎の各２次局毎のレスポンスデータ監視時間を無くすことができ、１次局の処理能力に対する負担を低減し、幅広いＦＡ用通信システム用途に対応できる通信システム装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態の通信システム装置のブロック図。
【図２】本発明の一実施形態の通信システム装置１次局のブロック図。
【図３】本発明である図２の割り込み制御回路を示すブロック図。
【図４】本発明である図２の通信システム装置のＣＰＵ１が割り込みを検出するタイミング説明図。
【図５】通信システム装置の従来例のブロック図。
【図６】従来例である図５の通信システム装置のＣＰＵ１が割り込みを検出するタイミング説明図。
【符号の説明】
１  １次局
２  ２次局
３  伝送路
４  ＣＰＵ
５  データバス
６  タイマ
７  メモリ
８  ＤＭＡ制御回路
９  割り込み制御回路
１０  送信ポート
１１  受信ポート
１２  ドライバ
１３  レシーバ
４１  タイマイネーブル信号
６１  伝送開始信号
６２  コマンド出力信号
８１  送信データ
９１  割り込み信号
９２  ラッチデータ
９３  ラッチ信号
９４  フレーム数レジスタ
９５  カウンタ
９５１  カウンタ出力
９５２  クロック
９６  受信データラッチ
９７  割り込みパタンレジスタ
９８  一致回路
９８１  一致回路出力
９９  論理ゲート
１０１  送信シリアル信号
１０２  送信イネーブル信号
１１１  受信データ
１１２  受信データラッチ信号
【図１】
2005012622.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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