(57)【要約】【課題】  不均一なチャンネル誘電膜厚さを有するＥＥＰＲＯＭセル構造及びその製造方法を提供する。【解決手段】  半導体基板２０１と、半導体基板２０１上に位置するメモリトランジスタ（ＭＴＲ）２４０及び選択トランジスタ（ＳＴＲ）２４２と、トランジスタ間の基板２０１に形成され、ＭＴＲ２４０下に部分的に拡張されて形成されたフローティング接合２４４と、横方向に沿ってＭＴＲ２４０に位置し、Tｔｕｎｎｅｌ厚さを有しフローティング接合２４４の一定部分上に位置するトンネル領域、Tｔｕｎｎｅｌより厚い厚さTｎｅａｒを有しＳＴＲの反対側のトンネル領域の一側面に位置する近チャンネル領域、ならびにTｎｅａｒより薄い厚さTｆａｒを有しトンネル領域の反対側の近チャンネル領域の一側面に位置する遠チャンネル領域に配列されたゲート誘電膜とを備える。【選択図】  図２
2005012191.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
半導体基板上に位置するメモリトランジスタ及び選択トランジスタと、
トランジスタ間の半導体基板に形成され、前記メモリトランジスタ下に部分的に拡張されて形成されているフローティング接合と、
横方向に沿って前記メモリトランジスタに位置し、
厚さTｔｕｎｎｅｌを有して前記フローティング接合の一定部分上に位置するトンネル領域、前記Tｔｕｎｎｅｌより厚い厚さTｎｅａｒを有し、前記選択トランジスタの反対側のトンネル領域の一側面に位置する近チャンネル領域、ならびに前記Tｎｅａｒより薄い厚さTｆａｒを有し、前記トンネル領域の反対側の近チャンネル領域の一側面に位置する遠チャンネル領域に配列されているゲート誘電膜と、
を備えることを特徴とするＥＥＰＲＯＭセル構造。
【請求項２】
前記Tｔｕｎｎｅｌは前記Tｆａｒとほぼ同じ厚さであり、Tｔｕｎｎｅｌ≒Tｔｕｎｎｅｌであることを特徴とする請求項１に記載のＥＥＰＲＯＭセル構造。
【請求項３】
数式1＜Tｎｅａｒ／Tｔｕｎｎｅｌ＜（≒）4又は1＜Tｎｅａｒ／Tｆａｒ＜（≒）4のうち少なくとも何れか一つが適用されることを特徴とする請求項１に記載のＥＥＰＲＯＭセル構造。
【請求項４】
前記Tｎｅａｒは、前記選択トランジスタのゲート誘電膜の厚さとほぼ同じであることを特徴とする請求項１に記載のＥＥＰＲＯＭセル構造。
【請求項５】
前記近チャンネル領域の横単位（長さ）LｎｅａｒはLｎｅａｒ≧0.1μmであることを特徴とする請求項１に記載のＥＥＰＲＯＭセル構造。
【請求項６】
前記メモリトランジスタで前記ゲート誘電膜は、前記Tｎｅａｒとほぼ同じ厚さTｅｄｇｅを有し前記近チャンネル領域の反対側のトンネル領域の側面に位置するエッジ領域を含んで配列されることを特徴とする請求項１に記載のＥＥＰＲＯＭセル構造。
【請求項７】
前記半導体基板は第１導電型であり、第２導電型の薄くドーピングされた補償領域が前記ゲート誘電膜の遠チャンネル領域下の半導体基板に形成されていることを特徴とする請求項１に記載のＥＥＰＲＯＭセル構造。
【請求項８】
前記補償領域は、セルフアライン方式によって前記ゲート誘電膜の遠チャンネル領域に該当されることを特徴とする請求項７に記載のＥＥＰＲＯＭセル構造。
【請求項９】
前記補償領域は深さdｃｏｍｐを有し、dｓｏｕｒｃｅ＞dｃｏｍｐの深さdｓｏｕｒｃｅを有するソース領域が前記補償領域と隣接した半導体基板に形成されることを特徴とする請求項７に記載のＥＥＰＲＯＭセル構造。
【請求項１０】
前記補償領域の導電型はＮ型であることを特徴とする請求項７に記載のＥＥＰＲＯＭセル構造。
【請求項１１】
前記ゲート誘電膜は酸化膜であることを特徴とする請求項７に記載のＥＥＰＲＯＭセル構造。
【請求項１２】
前記選択トランジスタはゲート誘電膜を有し、
前記トランジスタはそれぞれ前記ゲート誘電膜上に位置するポリシリコンフローティングゲート膜と、前記フローティングゲート膜上に位置する他の誘電膜と、前記他の誘電膜上に位置するポリシリコンコントロールゲート膜とを有することを特徴とする請求項７に記載のＥＥＰＲＯＭセル構造。
【請求項１３】
前記他の誘電膜はＯＮＯ膜であることを特徴とする請求項１２に記載のＥＥＰＲＯＭセル構造。
【請求項１４】
トンネル領域、遠チャンネル領域及び近チャンネル領域にそれぞれ当る第１領域、第２領域及び第３領域を有し、前記第１領域及び前記第３領域が前記第２領域によって分離される半導体基板上にゲート誘電膜用の第１層を形成する段階と、
前記第１領域及び前記第３領域上の第１層の所定部分を選択的にエッチングする段階と、
前記第１層、ならびに半導体基板の露出された部分上にゲート誘電膜用の第２層を形成し、前記第１領域、前記第２領域及び前記第３領域上にそれぞれTｔｕｎｎｅｌ、Tｎｅａｒ及びTｆａｒのゲート誘電物質の厚さを有するように形成し、TｎｅａｒはTｔｕｎｎｅｌより厚くTｎｅａｒはTｆａｒより厚く形成する段階と、
次いで、前記第２層上にトランジスタの構成要素に当る追加膜質を形成する段階と、
次いで、前記第１層、前記第２層及び前記追加膜質の一定部分を選択的に除去して前記第１領域、前記第２領域及び前記第３領域がメモリトランジスタに位置するようにメモリトランジスタ及び選択トランジスタを限定する段階と、
を含むことを特徴とするＥＥＰＲＯＭセル構造の製造方法。
【請求項１５】
前記Tｔｕｎｎｅｌは前記Tｆａｒとほぼ同じ厚さであり、Tｔｕｎｎｅｌ≒Tｆａｒであることを特徴とする請求項１４に記載のＥＥＰＲＯＭセル構造の製造方法。
【請求項１６】
数式1＜Tｎｅａｒ／Tｔｕｎｎｅｌ＜（≒）4又は1＜Tｎｅａｒ／Tｆａｒ＜（≒）4のうち少なくとも何れか一つが適用されることを特徴とする請求項１４に記載のＥＥＰＲＯＭセル構造の製造方法。
【請求項１７】
前記Tｎｅａｒは、前記選択トランジスタのゲート誘電膜の厚さとほぼ同じであることを特徴とする請求項１４に記載のＥＥＰＲＯＭセル構造の製造方法。
【請求項１８】
前記近チャンネル領域の横単位（長さ）LｎｅａｒはLｎｅａｒ≧0.1μmであることを特徴とする請求項１４に記載のＥＥＰＲＯＭセル構造の製造方法。
【請求項１９】
前記ゲート誘電膜用の第１層の一定部分を選択的に除去する段階によって、前記第２領域の反対側の第１領域の側面に位置しエッジ領域に当る第４領域上に位置するゲート誘電膜の厚さTｅｄｇｅが前記Tｎｅａｒとほぼ同じ厚さを有することを特徴とする請求項１４に記載のＥＥＰＲＯＭセル構造の製造方法。
【請求項２０】
前記半導体基板は第１導電型であり、前記半導体基板の第３領域に第２導電型の薄くドーピングされた補償領域をさらに形成することを特徴とする請求項１４に記載のＥＥＰＲＯＭセル構造の製造方法。
【請求項２１】
深さdｃｏｍｐより低く前記補償領域を拡張する段階と、前記半導体基板にdｓｏｕｒｃｅ＞dｃｏｍｐの深さdｓｏｕｒｃｅより低くソース領域を形成する段階とをさらに含むことを特徴とする請求項２０に記載のＥＥＰＲＯＭセル構造の製造方法。
【請求項２２】
前記補償領域の導電型をＮ型にすることを特徴とする請求項２０に記載のＥＥＰＲＯＭセル構造の製造方法。
【請求項２３】
前記第１層及び前記第２層に対する物質として酸化膜を利用することを特徴とする請求項１４に記載のＥＥＰＲＯＭセル構造の製造方法。
【請求項２４】
半導体基板と、
前記半導体基板上のメモリトランジスタ及び対応する選択トランジスタと、
トランジスタ間の半導体基板に形成され、前記メモリトランジスタ下に部分的に拡張されて形成されているフローティング接合と、
前記メモリトランジスタのチャンネル領域上に位置し、均一厚さの膜の製造と関連した製造限界より厚い不均一な厚さを有するゲート誘電膜と、
を備えることを特徴とするＥＥＰＲＯＭセル構造。
【請求項２５】
前記チャンネル領域上と対応する選択トランジスタから離れたところに位置するゲート誘電膜の厚さTｆｕｒｔｈｅｒは、前記チャンネル領域上と対応する選択トランジスタの近くに位置するゲート誘電膜の厚さTｃｌｏｓｅｒより薄く、Tｆｕｒｔｈｅｒ＜Tｃｌｏｓｅｒであることを特徴とする請求項２４に記載のＥＥＰＲＯＭセル構造。
【請求項２６】
半導体基板上にゲート誘電膜用の第１層を形成する段階と、
前記半導体基板の一定領域上の第１層の一定部分を選択的に除去する段階と、
前記第１層、ならびに前記半導体基板の露出された部分上にゲート誘電膜用の第２層を形成する段階と、
次いで、前記第２層上にトランジスタの構成要素に当る追加膜質を形成する段階と、
前記第１層、前記第２層及び前記追加膜質の一定部分を選択的に除去してメモリトランジスタ及び選択トランジスタを限定する段階とを含み、
前記メモリトランジスタにおいて、チャンネル領域上に位置するゲート誘電膜物質の厚さは、均一厚さの膜の製造と関連した製造限界より大きく不均一であることを特徴とするＥＥＰＲＯＭセル構造の製造方法。
【請求項２７】
前記チャンネル領域上と対応する選択トランジスタから離れたところに位置するゲート誘電膜の厚さTｆｕｒｔｈｅｒが、前記チャンネル領域上と対応する選択トランジスタの近くに位置するゲート誘電膜の厚さTｃｌｏｓｅｒより薄く、Tｆｕｒｔｈｅｒ＜Tｃｌｏｓｅｒとなるように前記第１層の一定部分を除去することを特徴とする請求項２６に記載のＥＥＰＲＯＭセル構造の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体メモリ素子及びその製造方法に係り、さらに詳細にはＥＥＰＲＯＭセル構造及びその製造方法に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）が知られている。図１は、従来技術によって、基板１０１上にメモリトランジスタ（Ｍｅｍｏｒｙ Ｔｒａｎｓｉｓｔｏｒ：ＭＴＲ）１４０及びこれに対応する選択トランジスタ（Ｓｅｌｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＳＴＲ）１４２を含む典型的なＥＥＰＲＯＭセル構造１００の断面図である。ＭＴＲ１４０はゲート誘電膜構造１５６を含み、これは厚さT１０４ａより厚い厚さT１０４ｚを有するゲート誘電膜部分１０４ａ、１０４ｚを含む。図１で、１１８ａは層間絶縁膜を表す。
【０００３】
ＭＴＲ１４０のフローティングゲート（ポリシリコン膜ｐｏｌｙ１で構成）１１６ａをチャージ／ディスチャージすることはそれぞれ名目値と比較してＭＴＲ１４０の臨界電圧Ｖｔｈを上昇／低下させる。ＥＥＰＲＯＭセル構造１００で、ロジック０／１値はそれぞれ上昇／低下された臨界電圧Vｔｈｄｅｃｒｅａｓｅｄ、Vｔｈｉｎｃｒｅａｓｅｄまたはその反対によって表現される。ＭＴＲ１４０に保存されたロジック値は、所定の読取り電圧ＶｒがＭＴＲ１４０をターンオンするのに十分なサイズであるか否かに決定される。
【０００４】
他の集積回路と同様に、今後のデザイン目的は、セル構造のサイズを小さくすることによってＥＥＰＲＯＭをさらに高集積化させることである。チャンネル長さＬが短縮されることによって、ＭＴＲ１４０が所望しないショートチャンネル効果を表す。従来技術によれば、ショートチャンネル効果は、ポンチスルー防止（Ｐｕｎｃｈ Ｔｈｒｏｕｇｈ Ｐｒｅｖｅｎｔｉｏｎ：ＰＴＰ）領域１４９を形成することによって補償するが、前記ＰＴＰ領域１４９は、基板１０１の低いドーパント濃度（Ｐ−）に比べて高いドーパント（例えば、Ｐ型）濃度（Ｐ＋）を有する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする技術的課題は、不均一なチャンネル誘電膜厚さを有するＥＥＰＲＯＭセル構造を提供することである。
また、本発明が解決しようとする他の技術的課題は、前記ＥＥＰＲＯＭセル構造を適切に製造できる製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明のＥＥＰＲＯＭセル構造は、半導体基板と、前記基板上に位置するＭＴＲ及びＳＴＲと、トランジスタ間に形成され、部分的にＭＴＲ下に拡張されているフローティング接合と、横方向に沿ってＭＴＲに位置し、Tｔｕｎｎｅｌ厚さを有し、前記フローティング接合の一定部分上に位置するトンネル領域、Tｔｕｎｎｅｌより厚い厚さTｎｅａｒ（すなわち、Tｎｅａｒ＞Tｔｕｎｎｅｌ）を有し、前記ＳＴＲの反対側のトンネル領域の一側面に位置する近チャンネル領域、ならびにTｎｅａｒより薄い厚さTｆａｒ（すなわち、Tｆａｒ＜Tｎｅａｒ）を有し、前記トンネル領域の反対側の近チャンネル領域の一側面に位置する遠チャンネル領域に配列されたゲート誘電膜とを備える。
【０００７】
本発明のＥＥＰＲＯＭセル構造を製造する方法では、トンネル、遠チャンネル、近チャンネル領域にそれぞれ当る第１、第２及び第３領域を有し、第１及び第３領域が第２領域によって分離される半導体基板上にゲート誘電膜用の第１層を形成し、第１及び第３領域上の第１層の所定部分を選択的に除去し、前記第１層及び半導体基板の露出された部分上にゲート誘電膜用の第２層を形成し、第１、第２及び第３領域上にそれぞれTｔｕｎｎｅｌ、Tｎｅａｒ及びTｆａｒのゲート誘電膜物質の厚さを形成し、TｎｅａｒはTｔｕｎｎｅｌより厚く（すなわち、Tｎｅａｒ＞Tｔｕｎｎｅｌ）、TｎｅａｒはTｆａｒより厚く（すなわち、Tｎｅａｒ＞Tｆａｒ）形成し、次いで、トランジスタの構成要素に当る追加的な膜質を第２層上に形成し、第１、第２層及び追加的な膜質を選択的に除去して第１、第２及び第３領域がＭＴＲに位置するようにＭＴＲ及びＳＴＲを限定する。
【０００８】
本発明によると、ゲート誘電膜部分と表現される不均一な厚さのゲート誘電膜によって臨界電圧を低め、ＥＥＰＲＯＭセルの動作電圧を低められる。
本発明は不揮発性半導体メモリ素子、特にＥＥＰＲＯＭ素子のセル構造に利用できる。特に、本発明はＥＥＰＲＯＭ素子のゲート誘電膜を不均一な厚さに形成することによって、臨界電圧を低めてＥＥＰＲＯＭセルの動作電圧を低めるのに利用できる。
【発明を実施するための最良の形態】
【０００９】
以下、添付図面を参照して本発明の実施例を詳細に説明する。しかし、次に例示する本発明の実施例は色々な他の形態に変形され、本発明の範囲が後述する実施例に限定されるものではない。本発明の実施例は、当業者に本発明をさらに完全に説明するために提供されるものである。図面で、膜または領域のサイズまたは厚さは明細書の明確性のために誇張されたものである。
【００１０】
図２は、本発明の一実施例によるＥＥＰＲＯＭセル構造２００の断面図である。ＥＥＰＲＯＭセル構造２００は、半導体基板２０１上にＭＴＲ２４０及びこれに対応するＳＴＲ２４２を含む。ＭＴＲ２４０及びＳＴＲ２４２は、ＭＯＳＦＥＴのようなＦＥＴである。一つの例を以下に説明するが、基板２０１はＰ型ドーパントでドーピングされることもあり、またはＮ型ドーパントが使われることもある。
【００１１】
基板２０１は、基板２０１内に次の領域を備える。すなわち、基板２０１は、フィールド領域２０２、ＳＴＲ２４２と関連したドレイン/ソース（Ｄ／Ｓ）領域２４６、ＭＴＲ２４０と関連したＤ／Ｓ領域２４８、低濃度（Ｐ−）のＰ型ドーパントの基板に比べて高濃度（例えば、本実施例ではＰ＋）のＰ型ドーパントのＰＴＰ領域２４９、ＭＴＲ２４０とＳＴＲ２４２間に位置し、部分的にＭＴＲ２４０下に拡張されているフローティング接合２４４を含む。フローティング接合２４４は、Ｎ型ドーパントの高濃度（Ｎ＋）のゾーン２０６とＮ型ドーパントの低濃度（例えば、本実施例ではＮ−）のゾーン２２８とよりなる二重ドープドレイン（Ｄｏｕｂｌｅ Ｄｏｐｅｄ Ｄｒａｉｎ：ＤＤＤ）である。ゾーン２０６はＭＴＲ２４０下に拡張されたフローティング接合２４４の一部である一方、ゾーン２２８はＭＴＲ２４０とＳＴＲ２４２間の領域に一般的に位置する。Ｄ／Ｓ領域２４６、２４８は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）形態を有し、前記Ｄ／Ｓ領域２４６、２４８はそれぞれ、ＭＴＲ２４０及びＳＴＲ２４２に隣接して位置する低濃度（例えば、本実施例ではＮ−）のゾーン２３１、２２７と、前記フィールド領域２０２に隣接して位置する高濃度（例えば、本実施例ではＮ＋）のゾーン２３０、２２６を含む。
【００１２】
また、基板２０１は選択的に補償領域２５０を有することができ、前記補償領域２５０はＤ/Ｓ領域２４８のゾーン２２７に隣接したＭＴＲ２４０のチャンネル領域の一部分を占める。前記補償領域２５０の存否は、本発明による他の実施例で表現できる。補償領域２５０は、Ｄ／Ｓ領域２４８のゾーン２２７より低濃度（例えば、本実施例ではＮ−−）である。
【００１３】
ＭＴＲ２４０及びＳＴＲ２４２はそれぞれ、二重ゲート（すなわち、フローティングゲート及びコントロールゲート）構造を有する。ＭＴＲ２４０は、ゲート誘電膜部分２０４ａ、２０４ｂ、２０４ｃ、２０４ｄを有してシリコン酸化膜で構成されたゲート誘電膜構造２５６と、例えばポリシリコン膜よりなるフローティングゲート膜２１６ａと、例えば酸化膜−窒化膜−酸化膜（ＯＮＯ）構造の誘電構造２１８ａと、例えばポリシリコンよりなるコントロールゲート膜２２０ａとを含む。ゲート誘電膜部分２０４ｂ、２０４ｃは背景技術の誘電膜部分１０４ｚに対応する。それと共に、ゲート誘電膜部分２０４ｂ、２０４ｃはゲート誘電物質の不均一な厚さを表し、一方、背景技術のゲート誘電膜部分１０４ｚの厚さT１０４ｚは均一である。
【００１４】
ゲート誘電膜部分２０４ａは、フローティング接合２４４のゾーン２０６上に位置し、ファウラーノードハイムトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ（Ｆ−Ｎ）ｔｕｎｎｅｌｉｎｇ）を通じてチャージ／ディスチャージが１次的に起るＭＴＲ２４０のトンネル領域に当る。Ｆ−Ｎトンネリングは、臨界電圧を上昇／低下させるためにフローティングゲートがチャージ／ディスチャージされる主要なメカニズムである。ゲート誘電膜部分２０４ｂ、２０４ｃは、基板２０１でチャンネル領域上に位置する。また、ゲート誘電膜部分２０４ｂ、２０４ｃはそれぞれ近チャンネル部分及び遠チャンネル部分で説明されうる。これは、前記ゲート誘電膜部分２０４ｂ、２０４ｃが相対的にトンネル領域とゲート誘電膜部分２０４ａとから近く／遠く位置するためである。ゲート誘電膜部分２０４ｄはゾーン２０６上に位置し、ゲート誘電膜部分２０４ｂと反対側のゲート誘電膜部分２０４ａの側面に位置し、ゲート誘電膜部分２０４ａとＳＴＲ２４２間に位置する。
【００１５】
ゲート誘電膜部分２０４ｂ、２０４ｄのそれぞれ厚さTｎｅａｒ及びTｅｄｇｅは、トンネリングが発生する領域を限定するためにトンネル領域厚さTｔｕｎｎｅｌより十分に厚い。すなわち、Tｎｅａｒ＞Tｔｕｎｎｅｌであり、Tｅｄｇｅ＞Tｔｕｎｎｅｌである。また、厚さ＞TｆａｒはTｎｅａｒより十分に薄くなければならない。すなわち、Tｆａｒ＜Tｎｅａｒである。ゲート誘電膜部分２０４ａの厚さ、Tｔｕｎｎｅｌはゲート誘電膜部分２０４ｃの厚さTｆａｒとほぼ同じである。すなわち、Tｔｕｎｎｅｌ≒Tｆａｒである。ゲート誘電膜部分２０４ｄの厚さTｅｄｇｅ及びＳＴＲのゲート誘電膜部分２０４ｅの厚さTｓｔｒはそれぞれ、製造効率のためにTｎｅａｒとほぼ同じである。すなわち、Tｅｄｇｅ≒Tｎｅａｒであり、Tｓｔｒ≒Tｎｅａｒである。さらに、厚さの比率(Tｎｅａｒ／Tｔｕｎｎｅｌ)は1＜Tｎｅａｒ／Tｔｕｎｎｅｌ＜（≒）4の範囲にありうる。そして、厚さの比率(Tｎｅａｒ／Tｆａｒ)は1＜Tｎｅａｒ／Tｆａｒ＜（≒）4の範囲にありうる。近チャンネル領域の横方向ディメンションLｎｅａｒは、ゲート誘電膜部分２０４ａに当る領域にトンネリングを限定するためにLｎｅａｒ≧0.1μmとならなければならない。このような事項はゲート誘電膜部分２０４ｄに当るエッジ領域の長さにも反映される。
【００１６】
ＳＴＲ２４２はゲート誘電膜部分２０４ｅと、例えばポリシリコン膜よりなるフローティングゲート膜２１６ｂと、例えばＯＮＯ構造の誘電構造２１８ｂと、例えばポリシリコンよりなるコントロールゲート膜２２０ｂとを含む。ゲート誘電膜構造２５６及び２０４ｅに対して、２１６ａ、２１６ｂ、２１８ａ、２１８ｂ、２２０ａ、２２０ｂがＦＥＴで典型的な他の構成要素で説明されうる。２１６ａ、２１６ｂ、２１８ａ、２１８ｂ、２２０ａ及び２２０ｂは便宜上追加的な膜質２２２ａ、２２２ｂとしてグルーピングされうる。
【００１７】
セル構造２００は、ゾーン２３１、２２７上に位置する側壁スペーサ２５２と、形成過程中に合わせられた側壁スペーサ２５４とを含む。本発明の具現において、背景技術で次の問題が認識され、それに関する物理的な理論が決定された。ＰＴＰ領域１４９を利用する前に、１.８Ｖの読取り電圧VｒがＥＥＰＲＯＭセル構造１００に典型的に印加された。背景技術によれば、ＰＴＰ領域１４９の使用によって低下した臨界電圧Vｔｈｄｅｃｒｅａｓｅｄ及び上昇した臨界電圧Vｔｈｉｎｃｒｅａｓｅｄを何れもΔVＰＴＰだけ上昇（アップシフト）させる。結果的に、典型的な分布{(Vｔｈｄｅｃｒｅａｓｅｄ＋ΔVＰＴＰ)ｉ}の値がVｒより大きい値である上部範囲{Vｔｈ（ｉ）ｄｅｃｒｅａｓｅｄ（＋）}を含む。Vｔｈｄｅｃｒｅａｓｅｄ（＋）を有するＭＴＲ１４０の場合は、常にVｔｈｄｅｃｒｅａｓｅｄ（＋）＞Vｒであるため、実際的に保存されたロジック値にも拘わらず同じロジック値を有する。このような問題に対する単純な解決策は、ΔVＰＴＰだけ対応する上昇した（アップシフトされた）Vｒを補償してVｒｓｉｍｐｌｉｓｔｉｃ＝Vｒ＋ΔVＰＴＰとすることである。しかし、このような単純補償は、パワー消耗を増加させる問題点がある。ＥＥＰＲＯＭセル構造１００が低い電力消耗素子、例えばスマートカードのように小さくバッテリーによって作動される素子に利用される場合に、Vｒｓｉｍｐｌｉｓｔｉｃは特別に望ましくない。その代りの技術として、VｔｈＰＴＰ＝Vｔｈｐｒｅ−ＰＴＰ＋ΔVＰＴＰがＰＴＰによる臨界電圧の上昇に対する補償として低下することが必要である。本発明の実施例ではVｔｈにおいて次式（１）を満足し＋ΔVｎｏｎ−ｕｎｉ  ｃｈａｎｎｅｌ−ｄｉｅｌｅｃ≒−ΔVＰＴＰとなるように均一なダウンシフト／増加を表す。
【００１８】
Vｔｈｃｏｍｐ＝VｔｈＰＴＰ＋ΔVｎｏｎ−ｕｎｉ  ｃｈａｎｎｅｌ−ｄｉｅｌｅｃ
＝(Vｔｈｐｒｅ−ＰＴＰ＋ΔVｈａｌｏ)＋(−ΔVｈａｌｏ)
Vｔｈｃｏｍｐ≒Vｔｈｐｒｅ−ＰＴＰ                        （１）
【００１９】
ここで、ΔVｎｏｎ−ｕｎｉ  ｃｈａｎｎｅｌ−ｄｉｅｌｅｃはＭＴＲのチャンネル領域上のゲート誘電膜物質の不均一な厚さによって均一なダウンシフト／低下臨界電圧を表す。これについては下記で詳細に説明する。
【００２０】
本実施例の一側面による減少または補償Vｔｈ、すなわちVｔｈｃｏｍｐは次のように説明される。ＭＴＲ２４０のゲート誘電膜構造２５６はゲート誘電膜部分２０４ｂ、２０４ｃがチャンネル上で不均一な厚さのゲート誘電膜物質を現わすように形成される。不均一度は均一厚さの膜の製造と関連して製造時に現れうる許容限界値より高い。ゲート誘電膜部分２０４ｂ、２０４ｃによって表現されるチャンネル上の不均一厚さのゲート誘電膜物質はΔVｎｏｎ−ｕｎｉ  ｃｈａｎｎｅｌ−ｄｉｅｌｅｃ≒−ΔVＰＴＰだけVｔｈにおいてダウンシフト（低下）を得る。
【００２１】
さらに詳細に、ＭＴＲ２４０は図６に示す回路によって表現される。
この図６に示す回路は、直列に連結されたキャパシタＣ１＝C２１８ａ及びＣ２＝C２５６（０Ｖに連結されたＣ２）を有する。チャージ中にはＶ１は高電圧（VＨ）であり、すなわちＶ１＝VＨがコントロールゲート膜２２０ａに印加され、Ｖ３は０Ｖ、すなわちＶ３＝０Ｖであり、Ｖ３はフローティング接合２４４に印加される。一方、ディスチャージ中にはＶ１＝０Ｖがコントロールゲート膜２２０に印加され、一方、Ｖ３＝VＨがフローティング接合２４４に印加される。電圧Ｖ１は、キャパシタＣ１、Ｃ２を経て分けられて、次式（２）のようにＶ２となる。
【００２２】
【数１】
2005012191.tif 000003
【００２３】
Ｖ２はＭＴＲがどれほど大きくチャージ／ディスチャージされるかに直接的に比例することが分かる。
また、C２５６＝C２０４ｃ＋C２０４ｂ＋C２０４ａ＋C２０４ｄであることが分かる。それに対応して、図６に示す回路は図７のように表現されうる。
図７に示すように、キャパシタC２０４ｃ、C２０４ｂ、C２０４ａ及びC２０４ｄ は互いに並列連結され、キャパシタC２１８ａとは直列連結される。式（２）で、C２５６ａの代わりに次のようになる。電圧Ｖ２はキャパシタＣ１、Ｃ２を経て分けられて、次式（３）のようにＶ２となる。
【００２４】
【数２】
2005012191.tif 000004
【００２５】
ゲート誘電膜部分２０４ｂ、２０４ｄのキャパシタンスC２０４ｂ及びC２０４ｄはそれぞれゲート誘電膜部分２０４ａ、２０４ｃのキャパシタンスC２０４ａ及びC２０４ｃより非常に小さい。それにより、図７に示す回路は、図８の通りである。
図３は、ＭＴＲ２４０に付与された回路（図８参照）を、図２に単純化して示す図である。式（３）の観点から、キャパシタンスC２０４ｂ及びC２０４ｄは無視でき、数式から除外すれば、次式（４）の通りである。
【００２６】
【数３】
2005012191.tif 000005
【００２７】
式（６）は、本発明の実施例によって臨界電圧、例えばVｔｈＰＴＰに対する補償であって均一なダウンシフト／減少の説明を容易にする。言い換えれば、チャージ中、Ｖ１＝VＨであり、Ｖ１がコントロールゲート膜２２０ａに印加される一方、Ｖ３＝０Ｖであり、Ｖ３がフローティング接合２４４に印加される。それにより、次式（５）となる。
【００２８】
【数４】
2005012191.tif 000006
【００２９】
式（４）の代わりに次式（６）が与えられる。
V2ｃｈａｒｇｅ＝VＨC２１８ａ／(C２１８ａ＋C２０４ｃ＋C２０４ａ)      （６）
また、ディスチャージ中、Ｖ１＝０Ｖがコントロールゲート膜２２０に印加され、一方Ｖ３＝VＨがフローティング接合２４４に印加されて次式（７）となる。
【００３０】
【数５】
2005012191.tif 000007
【００３１】
式（４）の代わりに次式（８）が与えられる。
V2ｄｉｓｃｈａｒｇｅ＝VＨC２０４ａ／(C２１８ａ＋C２０４ｃ＋C２０４ａ)      （８）
式（６）及び式（８）を検討すれば、V2ｃｈａｒｇｅ∝1／(C２１８ａ＋C２０４ｃ＋C２０４ａ)及びV2ｄｉｓｃｈａｒｇｅ∝1／(C２１８ａ＋C２０４ｃ＋C２０４ａ)のようになり、V2ＭＴＲ＿２４０∝1／(C２１８ａ＋C２０４ｃ＋C２０４ａ)に一般化される。
【００３２】
これと比較して、背景技術のＭＴＲ１４０によれば、Ｖ２に対する比例値は、次式（９）の通りである。
V2ＭＴＲ＿１４０∝1／(C１１８ａ＋C１０４ａ)      （９）
本発明の実施例によって、ゲート誘電膜部分２０４ｃ、２０４ｂによって表現される不均一度は、Ｖ２比例値の分母に追加項目、すなわちC２０４ｃを導入する。言い換えれば、本発明の実施例によると、比例値は次式（１０）のように存在する。
【００３３】
V2ＭＴＲ＿２４０∝1／C２０４ｃ      （１０）
これは背景技術と対比され、背景技術にはV2ＭＴＲ＿１４０比例値でC２０４ｃに当る項目がない。これにより、ゲート誘電膜部分２０４ｃはダウンシフト／低下Vｔｈに利用される。
言い換えれば、キャパシタンスは次式（１１）のように厚さに反比例する。
【００３４】
C∝1／thickness      （１１）
キャパシタンスC２０４ｃは、TｆａｒをTｔｕｎｎｅｌより小さく、すなわちTｆａｒ＜Tｔｕｎｎｅｌとすることによって上昇する。C２０４ｃを上昇させることにより背景技術に比べてV2ＭＴＲ＿２４０を低下させる。
ゲート誘電膜部分２０４ｂ、２０４ｃと表現される不均一厚さのゲート誘電膜物質は、背景技術に比べてさらに小さいＶ２値をもたらす。すなわち、V2ＭＴＲ＿２４０＜V2ＭＴＲ＿１４０であり、これによりＭＴＲ２４０が背景技術ＭＴＲ１４０に比べて少なくチャージされる。かかる弱いチャージは、相対的にVｔｈを低下させる。また、ゲート誘電膜部分２０４ｂ、２０４ｃと表現される不均一厚さのゲート誘電膜物質は、背景技術ＭＴＲ１４０に比べてＭＴＲ２４０をさらに強くディスチャージさせる。かかる強いディスチャージは、相対的にVｔｈを低下させる。したがって、ゲート誘電膜部分２０４ｂ、２０４ｃと表現される不均一な正味効果は、ΔVｎｏｎ−ｕｎｉ  ｇａｔｅ−ｄｉｅｌｅｃ≒−ΔVＰＴＰだけVｔｈＰＴＰにおいて均一なダウンシフト（低下）を得る。言い換えれば、ＰＴＰ領域の使用によるVｔｈの所望しない低下は、ゲート誘電膜部分２０４ｂ、２０４ｃと表現される不均一の正味効果によって補償される。
【００３５】
前記で導入されたサンプルは、次表１に示されるように、ＥＥＰＲＯＭセル構造２００のパラメータに対しては概略値に拡張されうる。図４は、下記の拡張サンプルの厚さ及び長さを示す図２の変形図である。長さLＭＴＲはＭＴＲ２４０の長さであり、ゲート誘電膜部分２０４ａ〜２０４ｄの長さはそれぞれＬａ、Ｌｂ、Ｌｃ及びＬｄである。
【００３６】
【表１】
2005012191.tif 000008
【００３７】
言い換えれば、前記表１の長さ及び厚さの特定値は単純な例であり、限定されるものではない。
本発明の実施例によるＥＥＰＲＯＭセル構造を製造する方法の一例が前記の観点で議論される。図５Ａないし図５Ｈは、本発明の実施例によるＥＥＰＲＯＭセル構造２００の製造においての多様な段階の断面図である。図５Ａに示す段階で、Ｐ型導電型の基板２０１が準備される。ＰＴＰ領域２４９は５０ＫｅＶ及び１.５×１０１２／ｃｍ２や７００ＫｅＶ及び２.０×１０１３／ｃｍ２の条件でボロンをイオン注入して形成される。次いで、フィールド領域２０２が形成される。ゲート誘電膜用の第１層２０４ａが約２４０〜２８０Åの厚さに形成される。次いで、リンを５０−７０ＫｅＶと７.０×１０１３〜１.０×１０１４／ｃｍ２の条件でイオン注入し、または砒素を６０−１２０ＫｅＶ及び７.０×１０１３〜１.５×１０１４／ｃｍ２の条件でイオン注入することにより、Ｎ型不純物のゾーン２０６が作られる。
【００３８】
図５Ｂに示す段階で、第１層２０４はパターニングされ、後にトンネル領域、遠チャンネル領域にそれぞれ該当する領域２０８、２１０上に位置する部分は除去される。
図５Ｃに示す段階で、例えば砒素を利用して、２５−４５ＫｅＶ及び２.０×１０１１〜５.０×１０１１／ｃｍ２の条件でイオン注入を選択的に行って、補償領域２５０を作る。補償領域２５０が作られれば、ゾーン２０６のＮ型不純物の濃度が増加する。図５Ｄに示す段階で、ゲート誘電膜用の第２層２０４が約７０〜８０Åの厚さに形成されてゲート誘電膜部分２０４ｃ、２０４ｂ、２０４ａ、２０４ｙを形成する。
【００３９】
図５Ｅに示す段階で、フローティングゲート膜２１６が、例えば約１０００〜２０００Åの厚さのポリシリコンよりなる。図５Ｆに示す段階で、誘電構造２１８が、例えば５０Åの厚さの下部酸化膜、８０Åの厚さの窒化膜及び６０Åの厚さの上部酸化膜を有するＯＮＯ構造で形成される。次いで、調節ゲート膜２２０が、例えば１０００〜２０００Åの厚さのポリシリコンよりなって、中間構造５０２が設けられる。
【００４０】
図５Ｇに示す段階で、中間構造５０２がパターニングされ、選択的に一定部分が除去されてＭＴＲ２４０とＳＴＲ２４２とが定義される。その結果、ゲート誘電膜部分２０４ｙがＭＴＲ２４０のゲート誘電膜部分２０４ｄ及びＳＴＲ２４２のゲート誘電膜部分２０４ｅとなる。次いで、Ｎ型不純物、例えば砒素を利用して２５ＫｅＶ及び２.０×１０１４／ｃｍ２の条件でイオン注入が行われて、低い濃度（Ｎ−）を有するゾーン２２７、２２８、２３１が作られる。次いで、Ｎ型不純物、例えば砒素を利用して５０ＫｅＶ及び２.０×１０１５／ｃｍ２の条件でイオン注入が行われて、高い濃度（Ｎ＋）を有するゾーン２２６、２３０が作られる。最後に、Ｎ型不純物、例えばリンを利用して９０ＫｅＶ及び８.０×１０１２／ｃｍ２の条件でイオン注入が行われて、ゾーン２２８を低い濃度（Ｎ−）に変更させる。次いで、図５Ｈに示す段階で、ＭＴＲ及びＳＴＲの側壁に側壁スペーサ２５２、２５４を形成する。
【００４１】
以上で本発明の実施例が説明されたが、本発明の実施例は多様な方法で変更されうる。かかる変更は、本発明の思想や範囲から外れず、本発明の範囲内に含まれるものである。
【図面の簡単な説明】
【００４２】
【図１】従来技術によるＥＥＰＲＯＭセル構造の断面図である。
【図２】本発明の一実施例によるＥＥＰＲＯＭセル構造の断面図である。
【図３】本発明の一実施例によるＥＥＰＲＯＭセル構造に回路表現を追加的に示す模式図である。
【図４】本発明の一実施例によるＥＥＰＲＯＭセル構造の選択された構成要素の厚さ及び長さを示す模式図である。
【図５Ａ】本発明の一実施例によるＥＥＰＲＯＭセル構造の製造の一段階を示す断面図である。
【図５Ｂ】本発明の一実施例によるＥＥＰＲＯＭセル構造の製造の一段階を示す断面図である。
【図５Ｃ】本発明の一実施例によるＥＥＰＲＯＭセル構造の製造の一段階を示す断面図である。
【図５Ｄ】本発明の一実施例によるＥＥＰＲＯＭセル構造の製造の一段階を示す断面図である。
【図５Ｅ】本発明の一実施例によるＥＥＰＲＯＭセル構造の製造の一段階を示す断面図である。
【図５Ｆ】本発明の一実施例によるＥＥＰＲＯＭセル構造の製造の一段階を示す断面図である。
【図５Ｇ】本発明の一実施例によるＥＥＰＲＯＭセル構造の製造の一段階を示す断面図である。
【図５Ｈ】本発明の一実施例によるＥＥＰＲＯＭセル構造の製造の一段階を示す断面図である。
【図６】本発明の一実施例によるＥＥＰＲＯＭセル構造のメモリトランジスタの回路図である。
【図７】本発明の一実施例によるＥＥＰＲＯＭセル構造のメモリトランジスタの回路図である。
【図８】本発明の一実施例によるＥＥＰＲＯＭセル構造のメモリトランジスタの回路図である。
【符号の説明】
【００４３】
２００  ＥＥＰＲＯＭセル構造、２０１  半導体基板、２０２  フィールド領域、２０４ａ  ゲート誘電膜部分、２０４ｂ  ゲート誘電膜部分、２０４ｃ  ゲート誘電膜部分、２０４ｄ  ゲート誘電膜部分、２０４ｅ  ゲート誘電膜部分、２０６  高濃度（Ｎ＋）のゾーン、２１６ｂ  フローティングゲート膜、２１８ｂ  誘電構造、２２０ｂ  コントロールゲート膜、２２２ａ  膜質、２２２ｂ  膜質、２２６  高濃度（Ｎ＋）のゾーン、２２７  低濃度（Ｎ−）のゾーン、２２８  低濃度（Ｎ−）のゾーン、２３０  高濃度（Ｎ＋）のゾーン、２３１  低濃度（Ｎ−）のゾーン、２４０  ＭＴＲ、２４２  ＳＴＲ、２４４  フローティングゲート、２４６  Ｄ／Ｓ領域、２４８  Ｄ／Ｓ領域、２４９  ＰＴＰ領域、２５０  補償領域、２５２  側壁スペーサ、２５４  側壁スペーサ
【図１】
2005012191.tif 000009
【図２】
2005012191.tif 000010
【図３】
2005012191.tif 000011
【図４】
2005012191.tif 000012
【図５Ａ】
2005012191.tif 000013
【図５Ｂ】
2005012191.tif 000014
【図５Ｃ】
2005012191.tif 000015
【図５Ｄ】
2005012191.tif 000016
【図５Ｅ】
2005012191.tif 000017
【図５Ｆ】
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【図５Ｇ】
2005012191.tif 000019
【図５Ｈ】
2005012191.tif 000020
【図６】
2005012191.tif 000021
【図７】
2005012191.tif 000022
【図８】
2005012191.tif 000023