(57)【要約】【課題】  出力レートが一定な正規化されたノイズフローを提供する。【解決手段】  初期ビットフローを提供するノイズ源を正規化する方法及び回路は、出力ビットの状態を、同じ長さのワードにより検査される初期フローのビットの対応する状態に条件づけ、同じ状態のビットのワードが発生すると、現在の出力ビットの状態を少なくとも１先行出力ビットの状態に条件づける。【選択図】  図３
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【特許請求の範囲】
【請求項１】
初期ビットフロー（ＢＳ）を提出するノイズ源を正規化する方法において、
出力ビットの状態を同じ長さの複数ビットのワードにより検査される初期フローのビットの対応する状態に条件づけ、
同じ状態のビットのワードが発生すると、現在の出力ビットの状態を少なくとも１先行出力ビットの状態に条件づける、方法。
【請求項２】
同じ状態のビットのワードの出現がさらに通常の出力フロー（ＮＢＳ）の逆のビット（ＩＮＶ）の状態を条件づける、請求項１記載の方法。
【請求項３】
初期フローを保存して同じ長さのワードによるビットの使用をするための素子（４）と、
出力ビットの状態を初期フローの各ビットワードの状態の組合せに従って決定する素子（１５）とを有し、
同じ状態のビットをもつワードが発生したときに提供される状態は少なくとも１先行出力ビットの状態により条件づけられる、ノイズ源からのビットフローを正規化する回路。
【請求項４】
同じ状態（００，１１）のビットをもつワードを検出し、割当て素子（１５）の出力の状態の逆を条件づける素子（６）を有する、請求項３記載の回路。
【請求項５】
請求項２記載の方法を実現する、請求項３記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は乱数発生器に関し、特に、ディジタル又はディジタル化された１又は複数のノイズ源から発生するビットフローの形態の発生器に関する。
【背景技術】
【０００２】
図１は本発明が適用されるタイプのビットフロー発生器の例のブロック図である。
【０００３】
この発生器では、ノイズ源１（ＮＳ）によりアナログノイズを発生し、クロックＣＬＫによりクロックされるアナログディジタル変換素子２（ＣＡＤ）によりビットフローＢＳを発生する。ノイズ源１は例えば１又は複数の発振器により形成され、それらの出力を加算して、変換器２の入力にアナログノイズを提供する。変換器２は単純化された形態ではフリップフロップに関連する比較器とすることができる。
【０００４】
ランダム発生器又はノイズ源の品質はそのランダム特性の品質、つまり、任意の数を提供するフローＢＳの等確率性、特に、フローの中の０と１の発生の等確率により計られる。
【０００５】
実務上は、変換器２により提供されるフローＢＳは、その素子（ビット又はビットワード）が等確率分布をもっていない危険がある。特に、ノイズ源１は通常、発振器を使用し、クロックＣＬＫと同期する危険がある。同期すると、出力状態（フローＢＳ）は一定となる。
【０００６】
ランダムであるべきビットフローの等確率性を改善するために、フローＢＳは正規化回路３（ＮＯＲＭ）に入力され、修正ビット列ＮＢＳを提供し、フローの中の０と１の等確率性が改善される。
【０００７】
図２はビットフローＢＳを正規化する回路３の従来の例で、いわゆるフォンノイマンの方法を適用している。この回路３は入力ビットフローＢＳをビット対により解析する。保存素子４は、状態決定回路５が正規化されたビットフローＮＢＳを提供するために、ビットフローを対で処理する。フォンノイマン方法によると、ビット対が１０ならば状態１が発生する。ビット対が０１ならば状態０が発生する。ビット対が００又は１１ならば無視され、出力は発生しない。
【０００８】
フォンノイマン方法の欠点は正規化されたビットフローのレートが一定でないことにある。つまり、ビットが提供される周期が規則的でない。上述の単純なフォンノイマン回路ではフローＮＢＳのビットレートは入力フローＢＳのレートの１／２と１／４の間で変動する。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、既知のフォンノイマン方法を改良して、ディジタルビットフローを提供するノイズ源の正規化を提供することにある。
【００１０】
本発明の目的は、特に、正規化エレメントの出力レートを一定にすることにある。
【００１１】
本発明は、更に、フォンノイマン型の正規化に関して、フローレートを増加することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明は、初期ビットフローを提出するノイズ源を正規化する方法において、出力ビットの状態を同じ長さの複数ビットのワードにより検査される初期フローのビットの対応する状態に条件づけ、同じ状態のビットのワードが発生すると、現在の出力ビットの状態を少なくとも１先行出力ビットの状態に条件づける、方法を提供する。
【００１３】
本発明の実施例によると、同じ状態のビットのワードの出現がさらに通常の出力フローの逆のビットの状態を条件づける。
【００１４】
本発明は、更に、初期フローを保存して同じ長さのワードによるビットの使用をするための素子と、出力ビットの状態を初期フローの各ビットワードの状態の組合せに従って決定する素子とを有し、同じ状態のビットをもつワードが発生したときに提供される状態は少なくとも１先行出力ビットの状態により条件づけられる、ノイズ源からのビットフローを正規化する回路を提供する。
【００１５】
本発明の実施例によると、前記回路は、同じ状態のビットをもつワードを検出し、割当て素子の出力の状態の逆を条件づける素子を有する。
【発明を実施するための最良の形態】
【００１６】
異なる図面で同じ素子は同じ符号で示される。明瞭化のために、本発明の理解に必要な素子のみが図示され記述される。特に、正規化対象のビットフローの取得は詳述しない。このフローが何であれ、及び別の正規化プロセスが行われたか否かにかかわらず本発明を実施することができる。同様に、本発明により得られる正規化ビットフローの出力は、ランダム発生器のビットフローの全ての従来の使用、例えば、ランダムワードを得るための複数のビットフローの並列処理による組合せに対して互換性を有する。単純化のために、本発明は２つの連続するビットのワードにより処理される入力フローに関連して記述される。しかし、より長いワードに対しても適用可能である。
【００１７】
本発明の特徴は、フォンノイマン型の正規化方法に比べて、出力状態を同じ状態の対に割当てること、及び、少なくともこれら同じ状態の対に対し、現在の出力ビットの状態を出力ビットの状態に条件づけることにある。本発明によると、同じ状態の対への状態の割当ては、従来のフォンノイマン方法における０１及び１０の場合のように常に同じ方法で行われるのではなく、今出力された状態に依存する。選択された実施例によると、現在の状態と同じ状態又はその逆が割当てられる。
【００１８】
従来信じられていたこととは逆に、出力状態を同じビットの対に割当て、等確率フローを維持することが可能である。ここで、所定のタイプ（００又は１１）の発生に対して常に同じ出力状態を割当てることはない。
【００１９】
図３は本発明による正規化回路の実施例のブロック図である。
【００２０】
図２の従来の場合と同様に、入力フローＢＳの少なくとも１ビットが保存されて（ブロック４，ＢＵＦＦ）、ビットフローを対で処理することを可能とする。実際にビット対を処理する方法によると、フローＢＳの２つの連続するビット、又はそれ以上、を保存することができる。
【００２１】
本発明によると、状態決定素子１５がフローＮＳの現在のビット対の状態に従って出力ビットフローを正規化する。素子１５は、さらに、出力フローＮＢＳの状態に対応するフィードバック信号ＦＢを受けとる。
【００２２】
第１実施例によると、フィードバック信号は対００又は１１が存在するときに割当てる状態を決定するためにのみ使用される。この場合、対０１及び１０に割当てられる状態は、従来のフォンノイマンシステムと同様に、０及び１（又はその逆）である。しかし、対００又は１１が発生すると、先行のビットで決定された出力ビットが０ならば１を割当て、逆の場合には１を割当てる。
【００２３】
この実施例で、例えば、入力ビットフローＢＳが０１１００００１１０１１１１１１０１００ならば、正規化された出力ビットフローＮＢＳは、０１００１０１００１となる。
【００２４】
第２実施例によると、素子１５は、ビットフローＢＳの中の対を検出するためのブロック６（ＤＥＴ）の逆（ＩＮＶ）を構成する信号（ビット）を受けとる。ビットＩＮＶは、対００又は１１の発生の時に、対０１及び１０のためにもうけられる状態を逆にするために用いられる。従って、対０１及び１０の状態は常に同じではなく、従来のフォンノイマンシステムとは相違する。ビットＩＮＶに対する任意の規約により、状態１は活性で、状態０は非活性とする。
【００２５】
例えば、ビットＩＮＶの状態は対００又は１１の発生の度毎に反転し、決定素子１５は次の状態を提供される。
−入力対０１に対し：ビットＩＮＶが非活性なら０、逆の場合は１；
−入力対１０に対し：ビットＩＮＶが非活性なら１、逆の場合は０；
−対００に対し：ビットＩＮＶが活性なら先行の出力ビットの状態の逆、逆の場合には先行ビットの状態；
−対１１に対し：ビットＩＮＶが活性なら先行ビットの状態の逆、反対の場合には先行ビットの状態。
【００２６】
上記実施例で、例えばビットＩＮＶが始めに非活性とすると、入力ビットフローＢＳ０１１００００１１０１１１１１１０１００は変換されて、正規化出力フローＮＢＳ０１１１０１１０００となる。
【００２７】
単純化のために、対が発生したときの出力状態の決定はビットＩＮＶの状態の変化の前に成される。しかし、逆も可能である。
【００２８】
別の決定構成も、もし対に対する出力ビットの状態を先行の出力ビットの状態に条件づければ、可能である。
【００２９】
本発明の利点は正規化されたビットフローのレートがもとのフローに関して２で割算されるだけということである。
【００３０】
別の利点はこのフローが一定であるということである。
【００３１】
もちろん、本発明は当業者に容易な種々の変更、修飾、改良が可能である。特に、本発明による正規化回路の実現は、ハードウェア形態であれソフトウェア形態であれ、上述の記述にもとづいて従来の技術を使用して可能である。
【００３２】
さらに、本発明はビット対の使用に関連して記述したが、入力フローのワード又はセクションの長さ（偶数又は奇数）が何であれ、本発明を適用することができる。例えば、従来のフォンノイマン方法では同じ状態の４ビット（００００及び１１１１）の語を考慮しないが、本発明では入力ビットを４×４で処理することができる。記述された実施例を２ビットを越えるワードに適用することは当業者の範囲内である。
【００３３】
さらに、先行のビット状態を使用する代わりに、現在の出力ビットの状態を更なる先行ビットの状態又は複数先行出力ビットの関数に条件づけることができる。この場合、先行ビットである限り現在のビットに関する位置は何であれ適用できる。
【図面の簡単な説明】
【００３４】
【図１】従来の正規化回路のブロック図である。
【図２】図１の回路の動作を示す。
【図３】本発明による正規化回路の実施例のブロック図である。
【符号の説明】
【００３５】
１  ノイズ源
２  アナログディジタル変換素子
３  正規化回路
４  保存素子
５  状態決定回路
６  検出ブロック
【図１】
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【図２】
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【図３】
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【外国語明細書】
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