(57)【要約】 【課題】ＳｉＣやＧａＮのような半導体材料は基板中にマイクロパイプが一つでもあるとその素子は不良品となる。デバイス面積を広くすると歩留まりが０に近くなりデバイス面積を狭くすると歩留まりは上がるがデバイスが小型化して所望の電流が得られない。小型の素子を多数集めて並列接続すると電流は所望の値が得られるがパッケージの分だけ容積を余計に取りかさばったものとなる。マイクロパイプのある基板を使いながら歩留まり良く大電流の得られるパワーデバイスを得ること。【解決手段】１チップあたりＳ個のトランジスタ群を製作しチップあるいはウエハのまま上面から試験を行い、不合格のトランジスタ群を除去することなくチップ内に維持し、合格のトランジスタ群だけを外部の電極に接続するようにし不合格トランジスタ群を切り取る手間を省き不合格トランジスタ群が放熱部材として積極的に機能するようにした。【選択図】  図１
2005310925.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタまたはダイオードを複数個含む半導体能動素子を製造する際に、半導体結晶材料からなる一枚のチップの上面に全ての電極をもつ複数の単位素子からなる複数の能動素子群を製造するか、あるいは半導体結晶材料からなる一枚のウエハの上面に全ての電極をもつ複数の単位素子からなる複数の能動素子群を含む複数のチップ分の能動素子群を製造し、個々のチップに切り出して、チップ内のそれぞれの能動素子群の動作特性を、チップのままで個別に試験し、試験で不合格になった能動素子群を切り取ることなくチップ上に維持し、チップをパッケージに固定し、試験で合格になった能動素子群の電極のみをパッケージの外部電極端子に接続することを特徴とする半導体の実装方法。
【請求項２】
一つのチップの面積をＵ、チップのマイクロパイプ密度をＤ０とし、一つのチップがＲ個の単位ＦＥＴあるいはダイオードを含み、チップ製作のコストがチップ分割数Ｓに比例する部分ｋＳと、分割数Ｓによらない部分ｈとよりなる場合、チップの能動素子群への分割数Ｓを、
（１／２）［Ｄ０Ｕ＋｛Ｄ０２Ｕ２＋（４Ｄ０Ｕｈ／ｋ）｝１／２］
の値に最も近いＲの約数とすることを特徴とする請求項１に記載の半導体の実装方法。
【請求項３】
半導体材料がＳｉＣあるいはＧａＮであることを特徴とする請求項１に記載の半導体の実装方法。
【請求項４】
チップの裏面を放熱板として利用し、あるいは裏面を絶縁処理して放熱板に接合して放熱するようにしたことを特徴とする請求項１に記載の半導体の実装方法。
【請求項５】
ＳｉＣあるいはＧａＮ結晶材料からなる一つのチップの上面に全ての電極をもつ複数の単位素子からなる複数の能動素子群を製造し、その能動素子群の動作特性をチップのままで個別に試験し、試験で不合格になった能動素子群を切り取ることなくチップ上に維持し、試験で合格になった能動素子群のみを外部端子に接続することによって作製された半導体能動素子を利用したモータ駆動装置、電圧変換装置の両方もしくは何れか一方を搭載したことを特徴とする自動車モータ駆動システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は欠陥の多い基板を用いたＦＥＴ、ダイオードなどパワー半導体素子の実装方法と、その半導体素子を用いたモータ駆動システムに関する。電気自動車あるいはハイブリッド自動車のモータを駆動するためには高電圧大電流のパワーデバイスが必要である。ダイオードは高耐圧と順方向の電圧降下の少ないことが要求される。
【０００２】
パワーデバイス用のＦＥＴにはオフ時の高耐圧とオン時の大電流が要求される。大電流を流すにはＦＥＴ素子を多数並列に接続すればよい。ＦＥＴ一つ当たりに流せる電流をｉとしてＲ個のＦＥＴが並列接続されるとＲｉの電流を流すことができる。オン時の電流はそのように素子数Ｍを増やすことで大きくできる。しかしオフ時の逆電圧（耐圧）は個々の素子単位の耐圧であるから簡単に増加させることはできない。
【０００３】
Ｓｉ半導体を用いたＦＥＴとして縦型と横型がある。縦型はドレイン電極が底面にあり電流が上下方向に流れるものである。横型は全ての電極が上面にあり電流が横方向に流れるものである。
【０００４】
縦型ＦＥＴが有力なパワーデバイスとみなされて開発が進められている。Ｓｉ半導体を用いたＦＥＴ素子は長い歴史と実績があって数多くのＦＥＴが提案されている。Ｓｉウエハは欠陥の少ないものが容易に得られるし安価である。Ｓｉ半導体デバイスは製造方法も確立され、製造設備も整っている。縦型のＦＥＴは電流が縦に流れるからオフ時に高い電圧を掛けることができ横型のものよりもオフ時耐圧が高いという利点がある。しかしＳｉ半導体は耐熱性に乏しく、よほど放熱に工夫をしないと大電力を扱うことはできない。オフ時の耐圧を決める重要な因子の一つは材料の絶縁破壊電界ＥＢである。それは材料固有のものである。ＳｉはＥＢも低いし耐熱性も充分でない。
【０００５】
そこでより耐熱性に優れたＳｉＣ（シリコンカーバイド）半導体を用いたパワーモジュールが有力な候補となる。ＳｉＣだと２５０℃程度まで劣化せずに働く。放熱機構、放熱コストを削減できる可能性がある。ＥＢも大きいからオフ時の耐圧をより大きくできる。ＳｉＣの他にＧａＮ半導体もパワー素子の材料として有力である。しかし、これもなお良好な基板結晶は得られていない。多数の転位密度があるし転位の他の結晶欠陥も多い。
【背景技術】
【０００６】
【特許文献１】特開平８−０６４８０２号「炭化珪素半導体装置及びその製造方法」
【０００７】
特許文献１はｐ−ＳｉＣ基板の上に作製したＳｉＣ半導体のＦＥＴを提案している。ゲート電極（Ｍｏ）と電極材料（Ａｌ）が反応するので、それを防ぐため間にＴｉＮなどの窒化物層を設けるというものである。
【０００８】
ＳｉＣ半導体は新しく見出された有力な半導体であるが、Ｓｉのように成熟した半導体でない。良好なＳｉＣ半導体ウエハというようなものも、まだ市販されていないといった現状である。気相成長法でＳｉＣ単結晶の基板も製造されるようにはなってきているが転位密度が１０５〜１０７ｃｍ−２程度と高くて良好とは良い難い。そのような点でＳｉ半導体に比べると問題が山積している。基板の転位密度が高いというのは深刻な問題であるがエピ成長薄膜の品質はもっと良くなるしＦＥＴをエピ膜の上に製作することはできる。結晶欠陥には転位以外にもあって結晶を上下に貫通する欠陥が問題である。これは上下方向にチャンネルを短絡させるような作用もあり、その素子は正常な動作をしないから使えない。
【０００９】
そのような致命的な結晶欠陥というのはＳｉ半導体にはないが、ＳｉＣのようにまだ結晶製造技術が確立しておらず実績に乏しい半導体には多数存在する。そのような結晶欠陥は致命的であるが、転位密度のように高密度には存在しないで、１ｃｍ２に１個〜１０個といった程度である。しかし、それが一つでもあれば、そのデバイスは不良品になってしまうのであるから、やはり重大な問題である。
【００１０】
ＳｉＣの半導体デバイスというのは未だ一般的でないが、そのように基板に結晶欠陥があって、その上に作られたものが不良品になるのであるから、それは製造したあと事後的にテストされ不良品は捨てられ良品だけが出荷されるということになる。
【００１１】
パワーデバイスであるから多数のＦＥＴの単位を集合したものが一つのデバイスとなり一つのチップの上に存在する。これらの言葉の意味を混同しないようにしなければならない。ウエハは円形（または矩形）の単結晶の板であり、そこへ多数のデバイスが作られる。一つのウエハにＱ個の同等のデバイスが作られるとする。デバイスは一つのチップの上に載っている。だからウエハはＱ個のチップに切り分けられる。パワーデバイスであるから一つのチップに複数のＦＥＴ単位が搭載され並列に接続されている。ＦＥＴ単位がＲ個あって一つのデバイスとして一つのチップの上に形成される。一つのＦＥＴに流すことのできる電流がｉ０だとすると、一つのデバイスに流せる電流はＲｉ０である。だからウエハの段階からみると２階層の集合がある。ＦＥＴのＲ個が一つのデバイスを与え、Ｑ個のデバイスが一つのウエハで製作される。だから一つのウエハにはＮ＝ＱＲ個のＦＥＴ単位が製作されることになる。
【００１２】
製品は最終的にテストされ合格品と不合格品に分けられる。不合格品というのはデバイスについて定義されるものであるからＱ個の内幾つかが合格し、残りが不合格となる。不合格となったデバイスはＦＥＴをＲ個含んでいるが、その全てが悪い訳ではなくて一つあるいは二つが悪いのかもしれないし配線に問題があるのかもしれない。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ＳｉＣのような新材料を基板に使うと基板自体の技術が成熟していないので確率論的な結晶欠陥があり、それを含むデバイスは不良品になってしまう。先述のようにＲ個のＦＥＴを含むデバイス（チップ）をウエハからＱ個切り出すというような場合、一つのデバイスに一つでも結晶欠陥があればそれは不良品ということである。不良品は排除され捨てられるので全くの無駄である。ある確率で結晶欠陥があるのだからデバイスの面積を小さく（Ｒを減らす）すれば、それが含まれる確率は減るはずである。しかし一つのデバイスが含むＦＥＴの数Ｒが減ると最大電流も減るから目的のデバイスとならないこともある。
【００１４】
自動車モータの駆動用のデバイスを作るのが目的だとすれば必要とされる電流値は決まっている。デバイス面積を減らす（Ｒを減らす）と不良品の出る確率が減るとしても、それは直ちにはできない事である。所定の電流値が望まれるとすれば、それを満たすだけの数のＦＥＴを含むデバイスとしなければならない。
だから一デバイスが含むＦＥＴの数Ｒの下限は決まっているというわけである。そのような限定条件の中で歩留まり良く電流値の大きいデバイスをできるだけ低コストで作る必要がある。
【課題を解決するための手段】
【００１５】
適当な大きさの半導体ウエハＷを用いて、そのウエハＷ上にエピタキシャル成長、フォトリソグラフィ、不純物ドーピング、電極形成などの工程によって多数（ＱＲ）の横型のＦＥＴを作り、電極を共通にするトランジスタ群とする。複数（Ｒ個）のトランジスタ群を含むＱ個のチップに切断して、それをデバイスとする。
【００１６】
横型のＦＥＴであるから電極は全て表面にあって底面電極というものはない。一チップは、Ｓ個のトランジスタ群を含む。例えば縦に５個、横に４個でＳ＝２０個のトランジスタ群を含む。一つのトランジスタ群はＴ個の単位ＦＥＴを含むとする。つまり一つのチップはＳ個のトランジスタ群を含み、一つのトランジスタ群はＴ個のＦＥＴを含むので、一チップはＲ＝ＳＴ個のＦＥＴを含む。先ほどの説明からいうと階層が一つ増え、ウエハからいうと三段階の階層（Ｎ＝ＱＲ＝ＱＳＴ）がある。
【００１７】
一つのトランジスタ群は複数（Ｔ）のＦＥＴを含むがドレイン電極、ソース電極、ゲート電極は一つに纏めてある。だから一つのチップにはＲ＝ＳＴのＦＥＴが含まれ、ドレイン電極、ソース電極、ゲート電極はＳ個ある。
【００１８】
一つのチップに含まれるＳ個のトランジスタ群に番号を付す。例えば行列のように番号をふるようにしてもよい。（ｉ，ｊ）というように番号を付ける。これはｉ行ｊ列目のトランジスタ群というような意味である。一つのチップに含まれるＳ個のトランジスタ群をそのままテストする。耐圧、電流、閾値、コンダクタンスなどである。Ｓ個のトランジスタ群があるから、Ｓ回のテストをする。横型であって電極は全て表面に露呈しているから片面から試験することができる。チップのまま試験するということが本発明の一つのポイントである。ここでトランジスタ群について合格品Ｇと不合格品Ｂに分かれる。合格、不合格の別をトランジスタ群について記憶させる。普通の手法なら不合格品は捨てるのであるが本発明はそうでなく不合格品は捨てない。それだけでなく合格品と不合格品に切り分ける事もしない。
【００１９】
そのようなＳ個のトランジスタ群を含むチップを、ドレイン集合電極、ソース集合電極、ゲート集合電極をプリントしたプリント基板Ｈに固定する。合格品のトランジスタ群のドレイン電極Ｄ、ソース電極Ｓ、ゲート電極Ｇと、プリント基板Ｈの集合電極をワイヤボンディングで接続する。合格品はｇ個あり、不合格品はｂ個あるのでワイヤボンディングするのはｇ個だけであり、Ｓ個でない。
【００２０】
このような手法で製造することにより大電流を流す事のできるトランジスタを、基板の欠陥の影響を最低限に押さえて製造することができる。それによってコスト低減することができる。
一般に、半導体基板の結晶欠陥によるチップ歩留まりは、
【００２１】
Ｙ＝ｅｘｐ（−Ｄ０Ａ）        （１）
【００２２】
によって評価することができる。ここでＤ０は基板の単位面積あたりの欠陥数、Ａはチップ面積である。欠陥というのは転位（ＳｉＣでは現状で良いものでも１０５ｃｍ−２〜１０７ｃｍ−２）ではない。それよりももっと大きいものでＦＥＴとしての機能を阻止するようなものである。表裏面に渡る貫通欠陥でらせん転位の集合体でありマイクロパイプと呼ばれ、それがあると電極間が短絡しているようなものである。それはＳｉの場合には存在しないがＳｉＣの場合は１ｃｍ２に１とか２とか、その程度の頻度で存在するものとする。
【００２３】
今、基板のマイクロパイプ数を１個／ｃｍ２としてチップ面積を１ｃｍ２とすると、その歩留まりは３６％となる。チップ面積を０．１５ｃｍ２とすると、歩留まりは８８％までに向上する。チップ面積は小さければ小さい程、歩留まりは向上する。しかし反面、ボンディングのコストなどは上昇するという欠点がある。
【００２４】
本発明は式（１）のＡをチップ面積と読んでしまうのではなくて、チップより一段階層が下であるトランジスタ群の面積として読む。一つのチップはＳ個のトランジスタ群を持ち、一つのトランジスタ群はＴ個のＦＥＴを持つのだから、積Ｒ＝ＳＴが決まっていても、Ｓ、Ｔの値の選び方には自由度がある。そこでトランジスタ群の面積Ａ、コスト（材料費、製造費）との間で最適化する。
【００２５】
ここで注意しなければならないことがある。本発明は、電流経路が表面から裏面へ結晶を貫通しない横型の構造であるということである。もしも縦型のデバイスであればウエハ内にたった１個の不合格素子（ＮＧ素子）があっても、それが他の全ての素子に悪影響があるから、その素子を切り離す必要がある。しかし電極が片面だけにある横型のデバイスであれば不合格素子は表面の電極に接続しなければ他の素子に悪影響は出ない。それが横型素子の利点の一つである。横型デバイスだから不合格素子非接続ということで済むのである。
【発明の効果】
【００２６】
ウエハ上に複数個製造されたトランジスタのうち特性良好のもののみを電極に接続し特性不良のものはそのままウエハに残し非接続とするので、切り出しに関するコスト、個別に実装するコストを削減することができる。
横型デバイスに本発明の実装方法を適用すると、マイクロパイプの影響を最小限に押さえることができる。
【００２７】
基板にマイクロパイプの多いワイドバンドギャップ半導体に対して本発明を適用することによってマイクロパイプの影響を最小限に押さえることができる。
【００２８】
不合格素子をウエハに残しており、不合格素子も含めた基板裏面を放熱板として利用することによって、放熱効率を高めることができる。基板裏面に絶縁処理をして放熱板を取り付けるとさらに効果的である。
【００２９】
電気自動車またはハイブリッド自動車などの駆動モータシステムに採用することによって出力が大きく、小型低コストの自動車を実現することができる。
【００３０】
このような実装方法で製造したトランジスタデバイスは使用する半導体の面積が大きくなる。チップ自体は小さい面積であるが、ウエハとしてパッケージに実装するために大きくなる。しかしデバイス面積が大きいということは放熱性が高まり、かえって好都合である。広いパッケージ自体が放熱板の役割を持つことになる。そのため自動車などに利用した場合、半導体素子の冷却機構をより単純化、簡素化することが可能になる。自動車などのモータ駆動システムの小型化、低コスト化に効果を奏する。
【発明を実施するための最良の形態】
【００３１】
先ほどのチップ歩留まりの式Ｙ＝ｅｘｐ（−Ｄ０Ａ）というのはチップ全体の面積Ａについて歩留まりを与える。これはマイクロパイプ密度がＤ０（ｃｍ−２）であるとき面積Ａにマイクロパイプが存在しない確率である。先述のように、良いものでもマイクロパイプ密度は１ｃｍ２に１とか２個とかいう程度のものである。普通は１ｃｍ２に１０個程度存在する。だからチップ面積が１ｃｍ２の場合と、０．２ｃｍ２の場合で大きく変わる。しかし、それだけならＡを小さくし無限小にするべきだという指針しか得られない。本発明はさらに一歩を進める。
【００３２】
一つのウエハ（面積Ｗ）に矩形のチップがＱ個含まれるとする。ウエハを分割してからがチップなのであるが、ここではチップに分割する前のチップ分の面積という意味である。マイクロパイプがウエハ全体でｎ個あるとする。ｎ／Ｑが１より大きいと平均して１チップに１以上のマイクロパイプがあることになり、どれもこれも不合格となってしまう。
【００３３】
それでｎ／Ｑが１より小さいとする。つまり一つのウエハから取れるチップ数Ｑの方がマイクロパイプ数ｎよりも多いという仮定である。ｍ＝ｎ／Ｑがチップ当たりの平均マイクロパイプ数である。あるチップに一つのマイクロパイプが存在する確率はｍに比例する。同じチップに２個のマイクロパイプが存在する確率はｍ２／２に比例する。分母の２は同じチップ内のマイクロパイプは区別できないから入ってくる。一般に一つのチップ内にｋ個のマイクロパイプが存在する確率はｍｋ／ｋ！に比例する。全体でｎ個のマイクロパイプがあるのだから、一つのチップにあるマイクロパイプの数は０、１、２、…、ｎ個のいずれかである。
【００３４】
Σｍｋ／ｋ！＝ｅｍ          （２）
【００３５】
である。これの逆数が比例定数を与える。つまり一つのチップにｋ個のマイクロパイプが存在する確率Ｐｋは
【００３６】
Ｐｋ＝ｅ−ｍｍｋ／ｋ！            （３） 
【００３７】
である。マイクロパイプ密度をＤ０とすると、それはウエハ面積Ｗでマイクロパイプ数ｎを割ったものである（Ｄ０＝ｎ／Ｗ）。ウエハ面積Ｗはチップ面積Ａとチップ数Ｑを掛けたものである（Ｗ＝ＡＱ）。
【００３８】
ｍ＝ｎ／Ｑ＝ｎＡ／ＱＡ＝ｎＡ／Ｗ＝Ｄ０Ａ    （４） 
【００３９】
１チップに一つでもマイクロパイプが存在すると、それは不良品である。マイクロパイプ数ｋが０である確率はｋ＝０とおいて、
【００４０】
Ｐ０＝ｅ−ｍ＝ｅｘｐ（−Ｄ０Ａ）          （５） 
【００４１】
となる。これが上に述べた歩留まりの式である。ｍは１チップに含まれる平均マイクロパイプ数ｍ＝Ｄ０Ａ＝ｎ／Ｑである。歩留まりだけを考えるとＡが無限小であるのが最も良いことになる。それは無限小のチップを意味し無限小のデバイスでは所望の電流を得ることができない。
【００４２】
ここでは面積Ａをチップの面積ではなくて、それより１階層低いトランジスタ群の面積であるとする。１チップはＳトランジスタ群よりなり、１トランジスタ群はＴ個のＦＥＴを含む。だから１チップのＦＥＴの数ＮはＮ＝ＳＴである。これは定数である。チップの面積はＵとして一定だとしても、トランジスタ群の分け方によって、トランジスタ群の面積Ａは変わる。トランジスタ群の面積ＡはＴ個のＦＥＴの面積である。だから変数をＴにしても面積Ａにしても良いのであるが、ここではＡを変数として計算を進めることにする。
【００４３】
Ｕ＝ＳＡ（一定）      （６） 
【００４４】
である。個々のトランジスタ群が合格品である確率はＰ０である。単位面積当たりに流せる電流をｉとすると、チップ当たりの全電流Ｊは、
【００４５】
Ｊ＝ｉＡＳＰ０＝ｉＡＳｅｘｐ（−Ｄ０Ａ）＝ｉＵｅｘｐ（−Ｄ０Ａ）    （７）
【００４６】
である。チップ当たりの製造コストＣは、トランジスタ群への分割数によらない定数ｈと、分割数Ｓに比例する部分ｋＳの和となる。
【００４７】
Ｃ＝ｈ＋ｋＳ        （８） 
【００４８】
全電流ＪをコストＣで割った商Ｊ／Ｃの最大を与えるものが最も良好な分割数Ｓを与えるわけである。
【００４９】
もしも分割数Ｓによらず（ｋ＝０）コストが定数分ｈだけ（Ｃ＝ｈ）であれば、Ａが無限小（Ａ→０）が最適だということになる。
【００５０】
反対にもしも定数分ｈが０であって、コストＣが分割数Ｓに比例する（Ｃ＝ｋＳ）のであれば、Ａ＝１／Ｄ０であるときに最適だということになる。つまりトランジスタ群面積Ａは単位面積あたりのマイクロパイプ数の逆数の時が最適である。それはトランジスタ群一つ当たりの平均マイクロパイプ数が１であるときに最適ということである。ｈもｋの有限の値である場合は、Ｊ／Ｃ＝ｆを最大にするトランジスタ群面積Ａの最適値が、１／Ｄ０と無限大の間に存在する。
【００５１】
【数１】
2005310925.tif 000003
【００５２】
これをＳに関して微分して 
【００５３】
【数２】
2005310925.tif 000004
【００５４】
これを０にする（ｄｆ／ｄＳ＝０）Ｓの値を求める必要がある。これは
【００５５】
Ｓ＝（１／２）［Ｄ０Ｕ＋｛Ｄ０２Ｕ２＋（４Ｄ０Ｕｈ／ｋ）｝１／２］    （１１）
【００５６】
という解をもつ。トランジスタ群の最適分割数Ｓがこうなるということである。トランジスタ群の最適面積Ａに直して表現すると、
【００５７】
Ａ＝（ｋ／２ｈ）［｛Ｕ２＋（４Ｕｈ／ｋＤ０）｝１／２−Ｕ］    （１２）
【００５８】
というわけである。これがＳｉＣ基板のマイクロパイプ密度Ｄ０に対する最適の分割数Ｓとトランジスタ群面積を与える。
【００５９】
初めから１チップの大きさＵ＝ＳＡとＦＥＴ総数Ｒ＝ＳＴがわかっているのであるから、最適Ｓ、Ａを決めるとトランジスタ群のサイズが決まる。それはどう最適かというと、電流／コストが最大だという意味で最適なわけである。しかし常に電流／コスト比が最大のものが最適だとは限らない。設計の目的によっては、電流２／コスト比が最大のものが良いというような電流重視型の基準もありうる。あるいはコストを重視して電流／コスト２の比が最大のものが良いというようなコスト重視型の基準もありうる。そのような場合でもＳ、Ａの最適値を微分計算によって求めることができる。
【００６０】
さて、与えられた基板のマイクロパイプ密度Ｄ０に対して、最適値Ｓがそのようにして分かったとする。その値は端数のある数である。Ｓは分割数であるから整数でなければならないし、Ｒ＝ＳＴであるべきなので、１チップのＦＥＴ数Ｒの約数であることが必要である。１チップのＦＥＴ数Ｒを多数の約数をもつような数として選ぶことは可能である。だから式（１１）、（１２）のような計算で求められた端数があるから、それに直近であるＲの約数として最適のＳを決めることができる。それが製造可能なＳの最適値だということになる。
【００６１】
そのようにして、トランジスタ群の数Ｓ、面積Ａを決める。Ｒ／Ｓ＝Ｔによって一つのトランジスタ群が含むＦＥＴの数Ｔもわかる。面積ＡにＴ個のＦＥＴを分布させ一つのドレイン電極、ソース電極、ゲート電極をもつものが一つのトランジスタ群である。Ｓ個のトランジスタ群が縦横に並んでいるものが一つのチップである。一チップはＲ＝ＳＴ個のＦＥＴ、ＳＡの面積をもつ。
【００６２】
それはどういうものかというと、Ｓ個のトランジスタ群のうち幾つかは合格であるが、幾つかは不合格である。トランジスタ群の内部に一つでもマイクロパイプがあると、それは不合格である。面積Ａ内においてマイクロパイプが０である確率はｅｘｐ（−Ｄ０Ａ）である。この値自体はＡが無限小で１となり、１に近付けるには小さいＡが良いのであるがコストを考えるとそうでもない。コストも考えに入れた時の最適のＡが選ばれているから、１チップ上には、それに対応する比率で合格、不合格のトランジスタ群が存在する。本発明は不合格トランジスタ群も残しておき、合格のトランジスタ群だけドレイン集合電極、ソース集合電極、ゲート集合電極にワイヤボンディングなどで接続する、ということである。不合格のトランジスタ群は電極に接続しないから、マイクロパイプによって表裏面が短絡していても、それが他のトランジスタ群に悪影響を及ぼすというようなことはない。
【００６３】
不合格トランジスタ群の存在によってチップの面積が増え、放熱性が向上するという利点がある。それに不合格品を切り出さないのだから、切り出し分離などの工数を大幅に節減することができる。それもコストを減少させる効果がある。
【実施例１】
【００６４】
図１によって本発明の実施例を説明する。
プリント基板Ｈの上に、ドレイン集合電極、ゲート集合電極、ソース集合電極が形成されている。それらは印刷や蒸着などでプリント基板の上に形成されるが基板の端部からリードが出ている。そのような基板Ｈに本発明の、多数のＦＥＴ、複数のトランジスタ群を保有するＦＥＴデバイスチップが取り付けられる。デバイスチップにはＳ個のトランジスタ群があり、すでにテスト済みであり、どのトランジスタ群が合格で、どれが不合格であるかということは分かっている。合格のトランジスタ群だけについて、ドレイン電極、ソース電極、ゲート電極を、ドレイン集合電極、ソース集合電極、ゲート集合電極に接続する。図１では５行４列のトランジスタ群Ｓ＝５×４＝２０が図示されているが、これに限らない。もっと多いこともあるし、もっと少ないこともある。一つ一つのトランジスタ群は複数のＦＥＴをもっている。ＦＥＴは接合型（Ｊ−ＦＥＴ）でも良いし、ＭＯＳ型ＦＥＴでもよい。
【００６５】
この例では、２行１列目、３行３列目、４行３列目のトランジスタ群が不合格である（ＮＧ）。不合格のトランジスタ群についてはワイヤボンディングしないで、そのままとしておく。合格のトランジスタ群の電極だけをそれぞれの集合電極と接続する。ワイヤボンディングは個々の電極対集合電極の１対１とは限らず、図１のように隣接トランジスタ群の電極同士で接続するようにしてもよい。
これは３つのトランジスタ群が不合格であるが、それはこのチップ面積（ＳＡ）に３つ以上のマイクロパイプが存在したということである。マイクロパイプが３つでそれぞれ２行１列目、３行３列目、４行３列目のトランジスタ群に１つずつ分布しているという可能性もある。マイクロパイプが４つで、どれかが２つのマイクロパイプをもっているということもある。
【００６６】
もしも、このチップの全体を一つのトランジスタ群としていたら、マイクロパイプが３つ以上チップ内にあるのだから、そのトランジスタ群は全体として不合格となり、そのチップの全体が無駄になっている。しかし本発明はチップの全体を一つのトランジスタ群としないで、Ｓ個のトランジスタ群に分割している。チップ面にマイクロパイプが３つしかないとすると、１チップをＳ個に分割すると、不合格のトランジスタ群は３つ以下であり、Ｓ−３のトランジスタ群は合格品でありうる。つまりそれは従来法だと無駄になったチップを有効に生かして使うことができるということである。
【００６７】
Ｓｉウエハのように成熟した製造技術があってウエハ上にマイクロパイプが０であるとすればそのような工夫は無用であるが、ＳｉＣウエハのように技術が未熟でまだマイクロパイプがウエハの上に数多く存在するものには本発明は有用である。
本発明のＳｉＣ−ＦＥＴをハイブリッド自動車のモータ駆動用の半導体パワー素子として用いることができる。ＳｉＣ半導体はＳｉに比べて耐熱性に優れ２５０℃程度の高温でも耐えるので、放熱機構が簡素化される。それに本発明は初めから発熱しない（不合格トランジスタ群）がチップ内にいくつかあるので、それが放熱にも寄与する。不合格トランジスタを残すのは放熱性を高める意味から効果的である。
【００６８】
基板のマイクロパイプ密度Ｄ０が予めわかって初めて最適のＳを決め、Ａを決めてデバイスを作製するのであるが、できたチップの上のトランジスタ群の内どれだけ不合格があるのか？ということはわからない。ｅｘｐ（−Ｄ０Ａ）の確率で合格品が存在するのであるが、それはあくまで確率であって、実際には予めわからないことである。ｎ個のマイクロパイプがあるとして、それが平等にトランジスタ群に分配されると、ｎ個の不合格、（Ｓ−ｎ）個の合格品が存在する筈であるが、必ずしもそうでない。２つのマイクロパイプが一つのトランジスタ群にあると、ｎ−１の不合格、（Ｓ−ｎ＋１）の合格品となる。一般に（ｎ−ｋ）の不合格、（Ｓ−ｎ＋ｋ）の合格品が出る確率は｛（Ｄ０Ａ）ｋ／ｋ！｝ｅｘｐ（−Ｄ０Ａ）によって与えられるが、それはあくまで確率であって実際にどうなるのかは作ってみないと分からない。すると全電流Ｊがばらついてしまう。しかし、それはやむを得ないことであって、本発明のコスト低減、基板の有効利用という利点がそれを補って余りある。
【図面の簡単な説明】
【００６９】
【図１】１チップ内に複数のトランジスタ群をもち試験して不合格になったトランジスタ群を切り離さずチップ内に保有し、合格になったトランジスタ群だけを集合電極に接続するようにした本発明の実施例にかかる半導体デバイスの平面図。
【図１】
2005310925.tif 000005