(57)【要約】【課題】  配線同士の間の意図せぬ導通を防ぐことにより半導体装置を高い歩留で製造することを目的とする。【解決手段】  絶縁膜１０１の表面に第１配線層１０２、ＳｉＮ膜１０３、ＳｉＯ2膜１０４およびＦＳＧ膜１０５を形成し、ＳｉＮ膜１０３、ＳｉＯ2膜１０４およびＦＳＧ膜１０５の内部にスルーホール１０６および配線溝１０７を形成する。スルーホール１０６および配線溝１０７を埋め込むようにＴａＮ膜１０８およびＣｕ膜１１１を成膜した後、第１研磨によりスルーホール１０６および配線溝１０７からはみ出したＣｕ膜１１１を除去する。次に、第２研磨でＦＳＧ膜１０５上のＴａＮ膜１０８を除去する。この第２研磨で従来より高粘度のスラリーを用いることで研磨パッドとＴａＮ膜１０８の間隔が大きくなり、スクラッチの発生頻度が低下し、配線間のショートを防止できる。【選択図】  図８
2005109327.tif 000002
【特許請求の範囲】
【請求項１】
絶縁膜に、第１の凹部、及び前記第１の凹部と隣り合う第２の凹部を形成する凹部形成工程と、
前記第１の凹部及び前記第２の凹部が埋まるように前記絶縁膜の上に導電膜を堆積する工程と、
前記第１の凹部の外側及び前記第２の凹部の外側にある前記導電膜を研磨により除去することにより、前記第１の凹部に埋め込まれた前記導電膜からなる第１の配線、及び前記第２の凹部に埋め込まれた前記導電膜からなる第２の配線を形成する研磨工程とを有し、
前記研磨工程において、前記絶縁膜上の前記導電膜の厚さが５ｎｍ〜１０ｎｍの間になった際に、研磨パッドと前記導電膜間の距離を、前記絶縁膜の表面に前記第１の配線と前記第２の配線の間にまたがって前記導電膜が埋め込まれるような傷が、パーティクルによって発生しないような所定の距離にして研磨することを特徴とする配線形成方法。
【請求項２】
絶縁膜に、第１の溝、及び前記第１の溝と隣り合う第２の溝を形成する溝形成工程と、
前記第１の溝及び前記第２の溝が埋まるように前記絶縁膜の上にバリアメタル膜及び導電膜を堆積する工程と、
前記第１の溝の外側及び前記第２の溝の外側にある前記導電膜を研磨により除去する第１の研磨工程と、
前記第１の研磨工程の後に、前記第１の溝の外側及び前記第２の溝の外側にある前記バリアメタル膜を研磨により除去することにより、前記第１の溝に埋め込まれた前記バリアメタル膜及び導電膜からなる第１の配線、及び前記第２の溝に埋め込まれた前記バリアメタル膜及び導電膜からなる第２の配線を形成する第２の研磨工程とを有し、
前記第２の研磨工程は、研磨パッドと前記バリアメタル膜間の距離を、前記絶縁膜の表面に前記第１の配線と前記第２の配線の間にまたがって前記バリアメタル膜および前記導電膜が埋め込まれるような傷がパーティクルによって発生しないような所定の距離にして研磨することを特徴とする配線形成方法。
【請求項３】
前記第２の研磨工程は、スラリーの粘度を調整することにより、前記研磨パッドと前記バリアメタル膜間の距離を前記所定の距離にすることを特徴とする請求項２記載の配線形成方法。
【請求項４】
前記第２の研磨工程において用いるスラリーは、エチレングリコール又はグリセリンを５〜２５重量％含むことを特徴とする請求項３記載の配線形成方法。
【請求項５】
絶縁膜に、第１の溝、及び前記第１の溝と隣り合う第２の溝を形成する溝形成工程と、
前記第１の溝及び前記第２の溝が埋まるように前記絶縁膜の上にバリアメタル膜及び導電膜を堆積する工程と、
前記第１の溝の外側及び前記第２の溝の外側にある前記導電膜を研磨により除去する第１の研磨工程と、
前記第１の研磨工程の後に、前記第１の溝の外側及び前記第２の溝の外側にある前記バリアメタル膜を研磨により除去することにより、前記第１の溝に埋め込まれた前記バリアメタル膜及び導電膜からなる第１の配線、及び前記第２の溝に埋め込まれた前記バリアメタル膜及び導電膜からなる第２の配線を形成する第２の研磨工程とを有し、
前記第２の研磨工程は、前半の工程と後半の工程とからなり、前記前半の工程よりも前記後半の工程の方が研磨パッドと前記バリアメタル膜間の距離が長くなるようにして研磨することを特徴とする配線形成方法。
【請求項６】
前記第２の研磨工程において、前記前半の工程で用いるスラリーよりも前記後半の工程で用いるスラリーの粘度を高くすることにより、前記前半の工程と前記後半の工程とで前記研磨パッドと前記バリアメタル膜間の距離を変えることを特徴とする請求項５記載の配線形成方法。
【請求項７】
前記第２の研磨工程において、前記後半の工程で用いるスラリーは前記前半の工程で用いるスラリーに薬液を添加したスラリーであることを特徴とする請求項６記載の配線形成方法。
【請求項８】
前記第２の研磨工程において、研磨部分の前記バリアメタル膜の残膜が５〜１０ｎｍになった時にスラリーに前記薬液を添加し、前記薬液の添加前までを前記前半の工程とし、前記薬液の添加後を前記後半の工程とすることを特徴とする請求項７記載の配線形成方法。
【請求項９】
添加する前記薬液はエチレングリコール又はグリセリンであり、前記エチレングリコール又はグリセリンが５〜２５重量％含まれるように添加することを特徴とする請求項７または８記載の配線形成方法。
【請求項１０】
絶縁膜に、第１の溝、及び前記第１の溝と隣り合う第２の溝を形成する溝形成工程と、
前記第１の溝及び前記第２の溝が埋まるように前記絶縁膜の上にバリアメタル膜及び導電膜を堆積する工程と、
前記第１の溝の外側及び前記第２の溝の外側にある前記導電膜を研磨により除去する第１の研磨工程と、
前記第１の研磨工程の後に、前記第１の溝の外側及び前記第２の溝の外側にある前記バリアメタル膜を研磨により除去することにより、前記第１の溝に埋め込まれた前記バリアメタル膜及び導電膜からなる第１の配線、及び前記第２の溝に埋め込まれた前記バリアメタル膜及び導電膜からなる第２の配線を形成する第２の研磨工程と、
前記第２の研磨工程の後に、前記バリアメタル膜及び前記絶縁膜に比べて前記導電膜の研磨速度が大きい条件で研磨する第３の研磨工程とを有する配線形成方法。
【請求項１１】
前記第３の研磨工程は、前記バリアメタル膜及び前記絶縁膜に比べて前記導電膜の研磨速度が大きくなるスラリーを用いることを特徴とする、請求項１０記載の配線形成方法。
【請求項１２】
前記第３の研磨工程で用いるスラリーは、前記第２の工程で用いるスラリー中の酸化剤と、種類、もしくは濃度が異なっていることを特徴とする、請求項１１記載の配線形成方法。
【請求項１３】
絶縁膜に、第１の溝、及び前記第１の溝と隣り合う第２の溝を形成する溝形成工程と、
前記第１の溝及び前記第２の溝が埋まるように前記絶縁膜の上にバリアメタル膜及び導電膜を堆積する工程と、
前記第１の溝の外側及び前記第２の溝の外側にある前記導電膜を研磨により除去する第１の研磨工程と、
前記第１の研磨工程の後に、前記第１の溝の外側及び前記第２の溝の外側にある前記バリアメタル膜を研磨により除去することにより、前記第１の溝に埋め込まれた前記バリアメタル膜及び導電膜からなる第１の配線、及び前記第２の溝に埋め込まれた前記バリアメタル膜及び導電膜からなる第２の配線を形成する第２の研磨工程と、
前記第２の研磨工程の後に、前記バリアメタル膜及び前記導電膜に比べて前記絶縁膜の研磨速度が大きい条件で研磨する第３の研磨工程とを有する配線形成方法。
【請求項１４】
前記第３の研磨工程は、前記バリアメタル膜及び前記導電膜に比べて前記絶縁膜の研磨速度が大きくなるスラリーを用いることを特徴とする、請求項１３記載の配線形成方法。
【請求項１５】
前記第３の研磨工程は、前記絶縁膜の研磨量が１０〜３０ｎｍの範囲で実施することを特徴とする請求項１３記載の配線形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の配線の形成方法に関するものである。
【背景技術】
【０００２】
図面を参照しながら、従来の技術における半導体装置の製造方法を説明する。
【０００３】
まず、図３６に示すように、半導体基板（不図示）の表面に絶縁膜１０１を成膜し、絶縁膜１０１の表面に第１配線層１０２を形成する。
【０００４】
次に、図３７に示すように、プラズマＣＶＤにより絶縁膜１０１および第１配線層１０２の表面にＳｉＮ膜１０３、ＳｉＯ2膜１０４およびＦＳＧ膜１０５を順に成膜し、リソグラフィーおよびドライエッチングを２回ずつ交互に適用することによって、ＳｉＮ膜１０３、ＳｉＯ2膜１０４およびＦＳＧ膜１０５の内部にスルーホール１０６および配線溝１０７を形成する。
【０００５】
次に、図３８に示すように、ＰＶＤによりスルーホール１０６および配線溝１０７の内部にＴａＮ膜１０８およびＣｕ膜１０９を成膜した後、メッキによりＣｕ膜１０９の表面にＣｕ膜１１０を成膜する。
【０００６】
次に、半導体基板を加熱する。これにより、図３９に示すように、Ｃｕ膜１０９とＣｕ膜１１０の境界は消失し、両者が一体となったＣｕ膜１１１が生成される。
【０００７】
次に、図４０に示すように、ＣＭＰによりＦＳＧ膜１０５の表面のＴａＮ膜１０８およびＣｕ膜１１１を除去する。これにより第２配線層１１２が形成される。
【特許文献１】特開２００１−４４２０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記の技術には、以下のような問題があることを本発明者は見出した。従来の技術では、図４１に示すようにＣＭＰによりＣｕ膜１１１を除去する際に、パーティクル１１５が発生する。発生したパーティクル１１５はＣＭＰ時に研磨パッドなどにより押圧されてウェハ表面上を転がり、ウェハ上に傷を形成する。そして、形成された傷の中でも配線間にまたがって形成された傷に、Ｃｕ膜１１１もしくはＴａＮ膜１０８が埋め込まれると、ブリッジ１１７が形成され配線間でショートが発生し、半導体装置の歩留を著しく低下させる。
【０００９】
本発明は、上記問題を解決するためになされたものであり、その目的は、配線間の意図せぬ導通を防ぐことにより半導体装置を高い歩留で製造することができる配線形成方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明の第１の配線形成方法は、絶縁膜に、第１の凹部、及び第１の凹部と隣り合う第２の凹部を形成する凹部形成工程と、第１の凹部及び第２の凹部が埋まるように絶縁膜の上に導電膜を堆積する工程と、第１の凹部の外側及び第２の凹部の外側にある導電膜を研磨により除去することにより、第１の凹部に埋め込まれた導電膜からなる第１の配線、及び第２の凹部に埋め込まれた導電膜からなる第２の配線を形成する研磨工程とを有し、研磨工程において、絶縁膜上の導電膜の厚さが５ｎｍ〜１０ｎｍの間になった際に、研磨パッドと導電膜間の距離を、絶縁膜の表面に第１の配線と第２の配線の間にまたがって導電膜が埋め込まれるような傷が、パーティクルによって発生しないような所定の距離にして研磨する。
【００１１】
この方法によれば、導電膜を研磨する研磨工程の途中から、研磨パッドと導電膜間の距離を、絶縁膜の表面に第１の配線と第２の配線の間にまたがって導電膜が埋め込まれるような傷がパーティクルによって発生しないような所定の距離にして研磨することにより、第１と第２の配線間のブリッジが発生せず、配線間のショートを防止でき、半導体装置を高い歩留で製造することが可能になる。
【００１２】
本発明の第２の配線形成方法は、絶縁膜に、第１の溝、及び第１の溝と隣り合う第２の溝を形成する溝形成工程と、第１の溝及び第２の溝が埋まるように絶縁膜の上にバリアメタル膜及び導電膜を堆積する工程と、第１の溝の外側及び第２の溝の外側にある導電膜を研磨により除去する第１の研磨工程と、第１の研磨工程の後に、第１の溝の外側及び第２の溝の外側にあるバリアメタル膜を研磨により除去することにより、第１の溝に埋め込まれたバリアメタル膜及び導電膜からなる第１の配線、及び第２の溝に埋め込まれたバリアメタル膜及び導電膜からなる第２の配線を形成する第２の研磨工程とを有し、第２の研磨工程は、研磨パッドとバリアメタル膜間の距離を、絶縁膜の表面に第１の配線と第２の配線の間にまたがってバリアメタル膜および導電膜が埋め込まれるような傷がパーティクルによって発生しないような所定の距離にして研磨する。
【００１３】
この方法によれば、バリアメタル膜を研磨する第２の研磨工程で、研磨パッドとバリアメタル膜間の距離を、絶縁膜の表面に第１の配線と第２の配線の間にまたがってバリアメタル膜や導電膜が埋め込まれるような傷がパーティクルによって発生しないような所定の距離にして研磨することにより、第１と第２の配線間のブリッジが発生せず、配線間のショートを防止でき、半導体装置を高い歩留で製造することが可能になる。
【００１４】
この場合、第２の研磨工程は、スラリーの粘度を調整することにより、研磨パッドとバリアメタル膜間の距離を所定の距離にすることが好ましい。
【００１５】
また、第２の研磨工程において用いるスラリーは、エチレングリコール又はグリセリンを５〜２５重量％含むことが好ましい。
【００１６】
本発明の第３の配線形成方法は、絶縁膜に、第１の溝、及び第１の溝と隣り合う第２の溝を形成する溝形成工程と、第１の溝及び第２の溝が埋まるように絶縁膜の上にバリアメタル膜及び導電膜を堆積する工程と、第１の溝の外側及び第２の溝の外側にある導電膜を研磨により除去する第１の研磨工程と、第１の研磨工程の後に、第１の溝の外側及び第２の溝の外側にあるバリアメタル膜を研磨により除去することにより、第１の溝に埋め込まれたバリアメタル膜及び導電膜からなる第１の配線、及び第２の溝に埋め込まれたバリアメタル膜及び導電膜からなる第２の配線を形成する第２の研磨工程とを有し、第２の研磨工程は、前半の工程と後半の工程とからなり、前半の工程よりも後半の工程の方が研磨パッドとバリアメタル膜間の距離が長くなるようにして研磨する。
【００１７】
この方法によれば、バリアメタル膜を研磨する第２の工程の後半の工程で研磨パッドとバリアメタル膜間の距離を長くすることにより、絶縁膜の表面に第１の配線と第２の配線の間にまたがってバリアメタル膜や導電膜が埋め込まれるような傷がパーティクルによって発生することを防止でき、第１と第２の配線間のブリッジが発生せず、配線間のショートを防止でき、半導体装置を高い歩留で製造することが可能になる。
【００１８】
この場合、第２の研磨工程において、前半の工程で用いるスラリーよりも後半の工程で用いるスラリーの粘度を高くすることにより、前半の工程と後半の工程とで研磨パッドとバリアメタル膜間の距離を変えることが好ましい。
【００１９】
また、第２の研磨工程において、後半の工程で用いるスラリーは前半の工程で用いるスラリーに薬液を添加したスラリーであることが好ましい。
【００２０】
また、第２の研磨工程において、研磨部分のバリアメタル膜の残膜が５〜１０ｎｍになった時にスラリーに薬液を添加し、薬液の添加前までを前半の工程とし、薬液の添加後を後半の工程とすることが好ましい。
【００２１】
また、添加する薬液はエチレングリコール又はグリセリンであり、エチレングリコール又はグリセリンが５〜２５重量％含まれるように添加することが好ましい。
【００２２】
本発明の第４の配線形成方法は、絶縁膜に、第１の溝、及び第１の溝と隣り合う第２の溝を形成する溝形成工程と、第１の溝及び第２の溝が埋まるように絶縁膜の上にバリアメタル膜及び導電膜を堆積する工程と、第１の溝の外側及び第２の溝の外側にある導電膜を研磨により除去する第１の研磨工程と、第１の研磨工程の後に、第１の溝の外側及び第２の溝の外側にあるバリアメタル膜を研磨により除去することにより、第１の溝に埋め込まれたバリアメタル膜及び導電膜からなる第１の配線、及び第２の溝に埋め込まれたバリアメタル膜及び導電膜からなる第２の配線を形成する第２の研磨工程と、第２の研磨工程の後に、バリアメタル膜及び絶縁膜に比べて導電膜の研磨速度が大きい条件で研磨する第３の研磨工程とを有する。
【００２３】
この方法によれば、第２の研磨工程後に絶縁膜の表面に第１と第２の配線間を導通させる導電膜等のブリッジが発生していても、第３の研磨工程でそのブリッジを除去することができるため、配線間のショートを防止し、半導体装置を高い歩留で製造することが可能になる。
【００２４】
この場合、第３の研磨工程は、バリアメタル膜及び絶縁膜に比べて導電膜の研磨速度が大きくなるスラリーを用いることが好ましい。
【００２５】
また、第３の研磨工程で用いるスラリーは、第２の工程で用いるスラリー中の酸化剤と、種類、もしくは濃度が異なっていることが好ましい。
【００２６】
本発明の第５の配線形成方法は、絶縁膜に、第１の溝、及び第１の溝と隣り合う第２の溝を形成する溝形成工程と、第１の溝及び第２の溝が埋まるように絶縁膜の上にバリアメタル膜及び導電膜を堆積する工程と、第１の溝の外側及び第２の溝の外側にある導電膜を研磨により除去する第１の研磨工程と、第１の研磨工程の後に、第１の溝の外側及び第２の溝の外側にあるバリアメタル膜を研磨により除去することにより、第１の溝に埋め込まれたバリアメタル膜及び導電膜からなる第１の配線、及び第２の溝に埋め込まれたバリアメタル膜及び導電膜からなる第２の配線を形成する第２の研磨工程と、第２の研磨工程の後に、バリアメタル膜及び導電膜に比べて絶縁膜の研磨速度が大きい条件で研磨する第３の研磨工程とを有する。
【００２７】
この方法によれば、第２の研磨工程後に絶縁膜の表面に第１と第２の配線間を導通させる導電膜等のブリッジが発生していても、第３の研磨工程で絶縁膜の表面を研磨することによりそのブリッジを除去することができるため、配線間のショートを防止し、半導体装置を高い歩留で製造することが可能になる。
【００２８】
この場合、第３の研磨工程は、バリアメタル膜及び導電膜に比べて絶縁膜の研磨速度が大きくなるスラリーを用いることが好ましい。
【００２９】
また、第３の研磨工程は、絶縁膜の研磨量が１０〜３０ｎｍの範囲で実施することが好ましい。
【発明の効果】
【００３０】
本発明によれば、導電膜を研磨する研磨工程の途中から、研磨パッドと導電膜間の距離を調整することにより、第１と第２の配線間のブリッジの発生を防止して配線間のショート（意図せぬ導通）を防止でき、半導体装置を高い歩留で製造することが可能になる。
【００３１】
本発明によれば、バリアメタル膜を研磨する第２の研磨工程において、研磨パッドとバリアメタル膜間の距離を調整することにより、第１と第２の配線間のブリッジの発生を防止して配線間のショート（意図せぬ導通）を防止でき、半導体装置を高い歩留で製造することが可能になる。
【００３２】
本発明によれば、第２の研磨工程後に絶縁膜の表面に第１と第２の配線間を導通させる導電膜等のブリッジが発生していても、第３の研磨工程でそのブリッジを除去することができるため、配線間のショート（意図せぬ導通）を防止し、半導体装置を高い歩留で製造することが可能になる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００３４】
（第１の実施形態）
本実施形態の半導体装置の製造方法について図１〜図８を用いて説明する。
【００３５】
まず、図１に示すように、半導体基板（不図示）の表面に絶縁膜１０１を成膜し、絶縁膜１０１の表面に第１配線層１０２を形成する。
【００３６】
次に、図２に示すように、プラズマＣＶＤにより絶縁膜１０１および第１配線層１０２の表面にＳｉＮ膜１０３、ＳｉＯ2膜１０４およびＦＳＧ膜１０５を順に成膜し、リソグラフィーおよびドライエッチングを２回ずつ交互に適用することによって、ＳｉＮ膜１０３、ＳｉＯ2膜１０４およびＦＳＧ膜１０５の内部にスルーホール１０６および配線溝１０７を形成する。
【００３７】
次に、図３に示すように、ＰＶＤによりスルーホール１０６および配線溝１０７の内部にＴａＮ膜１０８およびＣｕ膜１０９を成膜した後、メッキによりＣｕ膜１０９の表面にＣｕ膜１１０を成膜する。
【００３８】
次に、半導体基板を加熱する。これにより、図４に示すように、Ｃｕ膜１０９とＣｕ膜１１０の境界は消失し、両者が一体となったＣｕ膜１１１が生成される。
【００３９】
次に、図５に示すように、第１研磨によりＣｕ膜１１１を除去する。このＣＭＰに用いるスラリーは、シリカＳｉＯ2と過酸化水素水Ｈ2Ｏ2を含み、研磨パッドは、発砲ポリウレタンから構成される。また、ＣＭＰ条件は、パッド圧力が2.5psi、ヘッド速度が6.7rpm、ベルト速度が200.0ft/minで、研磨レートが568nm/min、選択比はＣｕ：ＴａＮ＝1：0である。本実施形態で用いているＣＭＰ装置は、ヘッド部にウエハをチャックし回転させながら、ベルト状の研磨パッドに押し付けて研磨するが、このときのベルト状のパッドの回転速度をベルト速度といい、ウエハの回転速度をヘッド速度という。これは以降の実施形態でも同様である。
【００４０】
この後、従来の技術の場合は、図６に示すように、低粘度のスラリー１１４を用いた第２研磨でＦＳＧ膜１０５上のＴａＮ膜１０８を除去していた。このＣＭＰに用いるスラリーは、シリカＳｉＯ2とヒドロキシルアミンＮＨ2ＯＨと硝酸ＨＮＯ3を含み、研磨パッドは発砲ポリウレタンから構成される。ＣＭＰ条件は、パッド圧力が2.0psi、ヘッド速度が5.0rpm、ベルト速度が150.0ft/minで、研磨レートが48nm/min、選択比はＣｕ膜：ＴａＮ膜：絶縁膜＝1.0：2.2：0.3であり、研磨パッド１１３とＴａＮ膜１０８の間隔は１μｍ程度である。
【００４１】
しかし、本実施形態では、図７に示すように、高粘度のスラリー１１６を用いた第２研磨でＦＳＧ膜１０５上のＴａＮ膜１０８を除去する。このＣＭＰに用いるスラリーは上記従来のスラリーにエチレングリコールやグリセリン５〜２５重量％を添加したものであり、研磨パッドは発砲ポリウレタンから構成される。また、ＣＭＰ条件は、従来と同様であるが、研磨パッド１１３とＴａＮ膜１０８の間隔は２μｍ程度となる。
【００４２】
第２研磨の結果、図８に示すような半導体装置が完成する。
【００４３】
図９に本実施形態（実施例）と従来の技術（従来例）のＳｈｏｒｔＤ．Ｄ（短絡欠陥の欠陥密度）を示す。本実施形態を用いることによってＳｈｏｒｔＤ．Ｄは約１０分の１に低減される。この現象は以下のように説明される。
【００４４】
図１０にスラリー中のパーティクル１１５の粒子分布を示す。粒子サイズが小さくなるほど粒子数は増加する。このため、研磨パッド１１３とＴａＮ膜１０８の間隔が１μｍから２μｍに増加することによってＣｕ膜１１１に押し付けられるパーティクル１１５の粒子数が減少し、スクラッチの発生頻度が低下する。
【００４５】
このように、従来の技術に比較して、スラリーの粘度が高いこと、研磨パッド１１３とＴａＮ膜１０８の間隔が広いことにより、パーティクル１１５がＣｕ膜１１１に押し付けられる粒子数、又は衝突する回数及び速度が低減され、研磨レートは低下し、スクラッチの発生が抑制される。これにより、従来の技術で問題となっていたＣｕ配線のブリッジは発生しない。このように配線間のショート（意図せぬ導通）を防止でき、半導体装置を高い歩留で製造することが可能になる。
【００４６】
なお、本実施形態では、デュアルダマシン構造の配線を例にあげたが、シングルダマシン構造の配線においても同様の効果が得られる。
【００４７】
（第２の実施形態）
本実施形態の半導体装置の製造方法について図１１〜図１８を用いて説明する。
【００４８】
まず、図１1に示すように、半導体基板（不図示）の表面に絶縁膜１０１を成膜し、絶縁膜１０１の表面に第１配線層１０２を形成する。
【００４９】
次に、図１２に示すように、プラズマＣＶＤにより絶縁膜１０１および第１配線層１０２の表面にＳｉＮ膜１０３、ＳｉＯ2膜１０４およびＦＳＧ膜１０５を順に成膜し、リソグラフィーおよびドライエッチングを２回ずつ交互に適用することによって、ＳｉＮ膜１０３、ＳｉＯ2膜１０４およびＦＳＧ膜１０５の内部にスルーホール１０６および配線溝１０７を形成する。
【００５０】
次に、図１３に示すように、ＰＶＤによりスルーホール１０６および配線溝１０７の内部にＴａＮ膜１０８およびＣｕ膜１０９を成膜した後、メッキによりＣｕ膜１０９の表面にＣｕ膜１１０を成膜する。
【００５１】
次に、半導体基板を加熱する。これにより、図１４に示すように、Ｃｕ膜１０９とＣｕ膜１１０の境界は消失し、両者が一体となったＣｕ膜１１１が生成される。
【００５２】
次に、図１５に示すように、第１研磨によりＣｕ膜１１１を除去する。このＣＭＰに用いるスラリーは、シリカＳｉＯ2と過酸化水素水Ｈ2Ｏ2を含み、研磨パッドは、発砲ポリウレタンから構成される。また、ＣＭＰ条件は、パッド圧力が2.5psi、ヘッド速度が6.7rpm、ベルト速度が200.0ft/minで、研磨レートが568nm/min、選択比はＣｕ：ＴａＮ＝1：0である。
【００５３】
次に、図１６に示すように、スラリー１１４を用いた第２研磨でＦＳＧ膜１０５上のＴａＮ膜１０８を除去する。このＣＭＰに用いるスラリーは、シリカＳｉＯ2とヒドロキシルアミンＮＨ2ＯＨと硝酸ＨＮＯ3を含み、研磨パッドは発砲ポリウレタンから構成される。また、ＣＭＰ条件は、パッド圧力が2.0psi、ヘッド速度が5.0rpm、ベルト速度が150.0ft/minで、研磨レートが48nm/min、選択比はＣｕ膜：ＴａＮ膜：絶縁膜＝1.0：2.2：0.3であり、研磨パッド１１３とＴａＮ膜１０８の間隔は１μｍ程度である。
【００５４】
図１７に示すように、第２研磨途中、スラリー１１4にエチレングリコールやグリセリン５〜２５重量％を添加し、ＦＳＧ膜１０５上の残りのＴａＮ膜１０８を除去する。スラリー１１４にエチレングリコールやグリセリンを添加すると、スラリー１１４の粘度が上がり、研磨パッド１１３とＴａＮ膜１０８の間隔は２μｍ程度に増加する。
【００５５】
第２研磨の結果、図１８に示すような半導体装置が完成する
図１９に本実施形態（実施例）と従来の技術（従来例）のＳｈｏｒｔＤ．Ｄを示す。本実施形態を用いることによってＳｈｏｒｔＤ．Ｄは約１０分の１に低減される。この現象は以下のように説明される。
【００５６】
図２０にスラリー中のパーティクル１１５の粒子分布を示す。粒子サイズが小さくなるほど粒子数は増加する。このため、研磨パッド１１３とＴａＮ膜１０８の間隔が１μｍから２μｍに増加することによってＣｕ膜１１１に押し付けられるパーティクル１１５の粒子数が減少し、スクラッチの発生頻度が低下する。
【００５７】
このように、第２研磨途中にエチレングリコールやグリセリンを添加することで、スラリーの粘度が高いこと、研磨パッド１１３とＴａＮ膜１０８の間隔が広いことにより、パーティクル１１５がＣｕ膜１１１に押し付けられる粒子数、又は衝突する回数及び速度が低減され、研磨レートは低下し、スクラッチの発生が抑制される。
【００５８】
エチレングリコールやグリセリンを添加するタイミングは、研磨レートが低下するため、ＴａＮ膜１０８の残膜が５〜１０ｎｍ程度の時が望ましい。これにより、従来の技術で問題となっていたＣｕ配線のブリッジは発生しない。このように配線間のショート（意図せぬ導通）を防止でき、半導体装置を高い歩留で製造することが可能になる。
【００５９】
なお、本実施形態では、デュアルダマシン構造の配線を例にあげたが、シングルダマシン構造の配線においても同様の効果が得られる。
【００６０】
なお、第１の実施形態での第２研磨、および第２の実施形態での第２研磨の途中から、研磨パッド１１３とＴａＮ膜１０８の間隔を広く（２μｍ程度）にしたが、この間隔は２μｍ〜５μｍであればよい。間隔を広くする理由としては、スラリー中の主要パーティクルがパッドによってウエハに押し付けられないように２μｍ以上は必要である。間隔を広くしすぎると研磨レートが低下するため、５μｍ以下が望ましい。
【００６１】
また、第１、第２の実施形態では、Ｃｕの導電膜とＴａＮのバリアメタル膜からなる配線を形成したが、配線が導電膜で形成されるものとすると、半導体基板上に形成された絶縁膜に、第１の凹部（例えば配線溝）、及び第１の凹部と隣り合う第２の凹部（例えば配線溝）を形成する凹部形成工程と、第１の凹部及び第２の凹部が埋まるように絶縁膜の上に導電膜を堆積する工程と、第１の凹部の外側及び第２の凹部の外側にある導電膜を研磨により除去することにより、第１の凹部に埋め込まれた導電膜からなる第１の配線、及び第２の凹部に埋め込まれた導電膜からなる第２の配線を形成する研磨工程とを有し、研磨工程において、絶縁膜上の導電膜の厚さ（残膜）が５ｎｍ〜１０ｎｍの間になってから、研磨パッドと導電膜間の距離を、絶縁膜の表面に第１の配線と第２の配線の間にまたがって導電膜が埋め込まれるような傷が、パーティクルによって発生しないような所定の距離に広くして研磨すればよい。このように、導電膜を研磨する研磨工程の途中から、研磨パッドと導電膜間の距離を広くすることは、第２の実施形態における第２研磨の途中から、研磨パッド１１３とＴａＮ膜１０８の間隔を広くすることと同様であり、配線間のショート（意図せぬ導通）を防止でき、半導体装置を高い歩留で製造することが可能になる。
【００６２】
（第３の実施形態）
本実施形態の半導体装置の製造方法について図２１〜図２７を用いて説明する。
【００６３】
まず、図２１に示すように、半導体基板（不図示）の表面に絶縁膜１０１を成膜し、絶縁膜１０１の表面に第１配線層１０２を形成する。
【００６４】
次に、図２２に示すように、プラズマＣＶＤにより絶縁膜１０１および第１配線層１０２の表面にＳｉＮ膜１０３、ＳｉＯ2膜１０４およびＦＳＧ膜１０５を順に成膜し、リソグラフィーおよびドライエッチングを２回ずつ交互に適用することによって、ＳｉＮ膜１０３、ＳｉＯ2膜１０４およびＦＳＧ膜１０５の内部にスルーホール１０６および配線溝１０７を形成する。
【００６５】
次に、図２３に示すように、ＰＶＤによりスルーホール１０６および配線溝１０７の内部にＴａＮ膜１０８およびＣｕ膜１０９を成膜した後、メッキによりＣｕ膜１０９の表面にＣｕ膜１１０を成膜する。
【００６６】
次に、半導体基板を加熱する。これにより、図２４に示すように、Ｃｕ膜１０９とＣｕ膜１１０の境界は消失し、両者が一体となったＣｕ膜１１１が生成される。
【００６７】
次に、図２５に示すように、第１研磨によりＣｕ膜１１１を除去する。このＣＭＰに用いるスラリーは、シリカＳｉＯ2と過酸化水素水Ｈ2Ｏ2を含み、研磨パッドは、発砲ポリウレタンから構成される。また、ＣＭＰ条件は、パッド圧力が2.5psi、ヘッド速度が6.7rpm、ベルト速度が200.0ft/minで、研磨レートが568nm/min、選択比はＣｕ：ＴａＮ＝1：0である。
【００６８】
次に、図２６に示すように、第２研磨によりＦＳＧ膜１０５上のＴａＮ膜１０８を除去する。このＣＭＰに用いるスラリーは、シリカＳｉＯ2とヒドロキシルアミンＮＨ2ＯＨと硝酸ＨＮＯ3を含み、研磨パッドは発砲ポリウレタンから構成される。また、ＣＭＰ条件は、パッド圧力が2.0psi、ヘッド速度が5.0rpm、ベルト速度が150.0ft/minで、研磨レートが48nm/min、選択比はＣｕ膜：ＴａＮ膜：絶縁膜＝1.0：2.2：0.3である。ＣＭＰ後、第２配線１１２上にブリッジ１１７が発生する。
【００６９】
次に、研磨パッド表面を洗浄する。
【００７０】
次に、図２７に示すように、第３研磨によりブリッジ１１７を除去する。このときのＣＭＰ条件は、パッド圧力が1.5psi、ヘッド速度が12rpm、ベルト速度が50.0ft/min、研磨時間が5secで、パッド圧力は低圧で、ヘッド速度とベルト速度の速度比を低くすることでスクラッチの発生を抑制し、選択比は、ＴａＮＣＭＰ用スラリーの酸化剤の種類を変更するもしくは酸化剤濃度を調整することで、Ｃｕ膜１１１の研磨量が増加するようにする。例えば、酸化剤流量を100ml/minから50ml/minに減少させることで、ＴａＮ膜１０８への化学的作用が弱まり、ＴａＮ膜１０８の研磨量が減少し、Ｃｕ膜１１１の選択比が増加する。第３研磨の結果、図２７に示すような、ＦＳＧ膜１０５上にあるブリッジ１１７も除去され、Ｃｕ膜１１１が凹んだ形状の半導体装置が完成する。なお、本実施形態では３段階ＣＭＰを用いることで、従来の技術で問題となっていたＣｕ配線のブリッジを除去している。このように配線間のショート（意図せぬ導通）を無くし、半導体装置を高い歩留で製造することが可能になる。
【００７１】
ここで、研磨パッド表面の洗浄方法について説明する。第２研磨後の研磨パッド洗浄は、第２研磨と第３研磨を同一プラテンで行うため、スラリー混合防止する役割がある。その洗浄は、純水を供給しながら、ダイヤモンド砥石でパッド表面を研磨することでスラリーを除去することが好ましい。
【００７２】
なお、本実施形態では、デュアルダマシン構造の配線を例にあげたが、シングルダマシン構造の配線においても同様の効果が得られる。
【００７３】
（第４の実施形態）
本実施形態の半導体装置の製造方法について図２８〜図３４を用いて説明する。
【００７４】
まず、図２８に示すように、半導体基板（不図示）の表面に絶縁膜１０１を成膜し、絶縁膜１０１の表面に第１配線層１０２を形成する。
【００７５】
次に、図２９に示すように、プラズマＣＶＤにより絶縁膜１０１および第１配線層１０２の表面にＳｉＮ膜１０３、ＳｉＯ2膜１０４およびＦＳＧ膜１０５を順に成膜し、リソグラフィーおよびドライエッチングを２回ずつ交互に適用することによって、ＳｉＮ膜１０３、ＳｉＯ2膜１０４およびＦＳＧ膜１０５の内部にスルーホール１０６および配線溝１０７を形成する。
【００７６】
次に、図３０に示すように、ＰＶＤによりスルーホール１０６および配線溝１０７の内部にＴａＮ膜１０８およびＣｕ膜１０９を成膜した後、メッキによりＣｕ膜１０９の表面にＣｕ膜１１０を成膜する。
【００７７】
次に、半導体基板を加熱する。これにより、図３１に示すように、Ｃｕ膜１０９とＣｕ膜１１０の境界は消失し、両者が一体となったＣｕ膜１１１が生成される。
【００７８】
次に、図３２に示すように、第１研磨によりＣｕ膜１１１を除去する。このＣＭＰに用いるスラリーは、シリカＳｉＯ2と過酸化水素水Ｈ2Ｏ2を含み、研磨パッドは、発砲ポリウレタンから構成される。また、ＣＭＰ条件は、パッド圧力が2.5psi、ヘッド速度が6.7rpm、ベルト速度が200.0ft/minで、研磨レートが568nm/min、選択比はＣｕ：ＴａＮ＝1：0である。
【００７９】
次に、図３３に示すように、第２研磨によりＦＳＧ膜１０５上のＴａＮ膜１０８を除去する。このＣＭＰに用いるスラリーは、シリカＳｉＯ2とヒドロキシルアミンＮＨ2ＯＨと硝酸ＨＮＯ3を含み、研磨パッドは発砲ポリウレタンから構成される。また、ＣＭＰ条件は、パッド圧力が2.0psi、ヘッド速度が5.0rpm、ベルト速度が150.0ft/minで、研磨レートが48nm/min、選択比はＣｕ膜：ＴａＮ膜：絶縁膜＝1.0：2.2：0.3である。ＣＭＰ後、第２配線１１２上にブリッジ１１７が発生する。
【００８０】
次に、図３４に示すように、第3研磨によりＦＳＧ膜１０５の表面部分を除去する。これに伴い、支持するＦＳＧ膜１０５が消失するので、ブリッジ１１７も除去される。このＣＭＰに用いるスラリーは、シリカＳｉＯ2とアンモニアＮＨ3を含み、研磨パッドは発砲ポリウレタンから構成される。また、ＣＭＰ条件は、パッド圧力が1.5psi、ヘッド速度が12rpm、ベルト速度が50.0ft/minで、パッド圧力は低圧で、ヘッド速度とベルト速度の速度比を低くし、選択比はＣｕ膜１１１に対してＦＳＧ膜１０５の研磨速度が速くなるように調整する。
【００８１】
第３研磨の結果、図３４に示すように、ＦＳＧ膜１０５上にあるブリッジ１１７も除去され、ＴａＮ膜１０８とＣｕ膜１１１の一部が、ＦＳＧ膜１０５から突き出した半導体装置が完成する。
【００８２】
図３５にＦＳＧ膜１０５の研磨量と配線抵抗及びＳｈｏｒｔＤ．Ｄの関係を示す。ＦＳＧ膜１０５の研磨量は、研磨不足であるとブリッジが除去しきれない可能性があり、また、過剰に研磨するとＣｕ膜厚減りにより配線抵抗の上昇が懸念されるため、10〜30nmが望ましい。本実施形態では、酸化膜ＣＭＰを追加することで、従来の技術で問題となっていたＣｕ配線のブリッジを除去している。このように配線間のショート（意図せぬ導通）を無くし、半導体装置を高い歩留で製造することが可能になる。
【００８３】
なお、本実施形態では、デュアルダマシン構造の配線を例にあげたが、シングルダマシン構造の配線においても同様の効果が得られる。
【産業上の利用可能性】
【００８４】
本発明にかかる配線形成方法は、隣り合う配線間の意図せぬ導通を防止し、半導体装置等の歩留りを向上させるのに有用である。
【図面の簡単な説明】
【００８５】
【図１】本発明による配線形成方法の第１の実施形態を説明する工程断面図
【図２】本発明による配線形成方法の第１の実施形態を説明する工程断面図
【図３】本発明による配線形成方法の第１の実施形態を説明する工程断面図
【図４】本発明による配線形成方法の第１の実施形態を説明する工程断面図
【図５】本発明による配線形成方法の第１の実施形態を説明する工程断面図
【図６】本発明による配線形成方法の第１の実施形態を説明する工程断面図
【図７】本発明による配線形成方法の第１の実施形態を説明する工程断面図
【図８】本発明による配線形成方法の第１の実施形態を説明する工程断面図
【図９】本発明による配線形成方法の第１の実施形態の効果を説明するための図
【図１０】本発明による配線形成方法の第１の実施形態の効果を説明するための図
【図１１】本発明による配線形成方法の第２の実施形態を説明する工程断面図
【図１２】本発明による配線形成方法の第２の実施形態を説明する工程断面図
【図１３】本発明による配線形成方法の第２の実施形態を説明する工程断面図
【図１４】本発明による配線形成方法の第２の実施形態を説明する工程断面図
【図１５】本発明による配線形成方法の第２の実施形態を説明する工程断面図
【図１６】本発明による配線形成方法の第２の実施形態を説明する工程断面図
【図１７】本発明による配線形成方法の第２の実施形態を説明する工程断面図
【図１８】本発明による配線形成方法の第２の実施形態を説明する工程断面図
【図１９】本発明による配線形成方法の第２の実施形態の効果を説明するための図
【図２０】本発明による配線形成方法の第２の実施形態の効果を説明するための図
【図２１】本発明による配線形成方法の第３の実施形態を説明する工程断面図
【図２２】本発明による配線形成方法の第３の実施形態を説明する工程断面図
【図２３】本発明による配線形成方法の第３の実施形態を説明する工程断面図
【図２４】本発明による配線形成方法の第３の実施形態を説明する工程断面図
【図２５】本発明による配線形成方法の第３の実施形態を説明する工程断面図
【図２６】本発明による配線形成方法の第３の実施形態を説明する工程断面図
【図２７】本発明による配線形成方法の第３の実施形態を説明する工程断面図
【図２８】本発明による配線形成方法の第４の実施形態を説明する工程断面図
【図２９】本発明による配線形成方法の第４の実施形態を説明する工程断面図
【図３０】本発明による配線形成方法の第４の実施形態を説明する工程断面図
【図３１】本発明による配線形成方法の第４の実施形態を説明する工程断面図
【図３２】本発明による配線形成方法の第４の実施形態を説明する工程断面図
【図３３】本発明による配線形成方法の第４の実施形態を説明する工程断面図
【図３４】本発明による配線形成方法の第４の実施形態を説明する工程断面図
【図３５】本発明による配線形成方法の第４の実施形態を説明するための図
【図３６】従来の技術による配線形成方法を説明する工程断面図
【図３７】従来の技術による配線形成方法を説明する工程断面図
【図３８】従来の技術による配線形成方法を説明する工程断面図
【図３９】従来の技術による配線形成方法を説明する工程断面図
【図４０】従来の技術による配線形成方法を説明する工程断面図
【図４１】従来の技術による配線形成方法の問題点を説明する工程断面図
【符号の説明】
【００８６】
１０１  絶縁膜
１０２  第１配線層
１０３  ＳｉＮ膜
１０４  ＳｉＯ2膜
１０５  ＦＳＧ膜
１０６  スルーホール
１０７  配線溝
１０８  ＴａＮ膜
１０９  Ｃｕ膜
１１０  Ｃｕ膜
１１１  Ｃｕ膜
１１２  第２配線層
１１３  研磨パッド
１１４  低粘度のスラリー
１１５  パーティクル
１１６  高粘度のスラリー
１１７  ブリッジ
【図１】
2005109327.tif 000003
【図２】
2005109327.tif 000004
【図３】
2005109327.tif 000005
【図４】
2005109327.tif 000006
【図５】
2005109327.tif 000007
【図６】
2005109327.tif 000008
【図７】
2005109327.tif 000009
【図８】
2005109327.tif 000010
【図９】
2005109327.tif 000011
【図１０】
2005109327.tif 000012
【図１１】
2005109327.tif 000013
【図１２】
2005109327.tif 000014
【図１３】
2005109327.tif 000015
【図１４】
2005109327.tif 000016
【図１５】
2005109327.tif 000017
【図１６】
2005109327.tif 000018
【図１７】
2005109327.tif 000019
【図１８】
2005109327.tif 000020
【図１９】
2005109327.tif 000021
【図２０】
2005109327.tif 000022
【図２１】
2005109327.tif 000023
【図２２】
2005109327.tif 000024
【図２３】
2005109327.tif 000025
【図２４】
2005109327.tif 000026
【図２５】
2005109327.tif 000027
【図２６】
2005109327.tif 000028
【図２７】
2005109327.tif 000029
【図２８】
2005109327.tif 000030
【図２９】
2005109327.tif 000031
【図３０】
2005109327.tif 000032
【図３１】
2005109327.tif 000033
【図３２】
2005109327.tif 000034
【図３３】
2005109327.tif 000035
【図３４】
2005109327.tif 000036
【図３５】
2005109327.tif 000037
【図３６】
2005109327.tif 000038
【図３７】
2005109327.tif 000039
【図３８】
2005109327.tif 000040
【図３９】
2005109327.tif 000041
【図４０】
2005109327.tif 000042
【図４１】
2005109327.tif 000043