(57)【要約】【課題】  低解像度デジタル化回路（Ａ／Ｄ変換器等）を複数組み合せて高解像度のデジタル信号を得る。また、低解像度デジタル化回路を複数組み合せて高解像度のデジタル信号を生成し当該デジタル信号により制御対象を制御する。【解決手段】  アナログ入力信号（Ｓａ）をＭ１ビットでデジタル化して出力する第１デジタル化回路１１と、第１デジタル化回路による前記アナログ入力信号（Ｓａ）のデジタル化における量子化誤差（ε）を出力する量子化誤差出力回路１２と、前記量子化誤差出力回路の出力信号を所定増幅率（Ａ）で増幅して出力する増幅回路１３と、増幅回路の出力信号（ε×Ａ）をＭ２ビットでデジタル化して出力する第２デジタル化回路１４と、第１デジタル化回路のデジタル出力値Ｂ１と、第２デジタル化回路のデジタル出力値Ｂ２とから、デジタル出力値Ｂ３を生成するデジタル信号出力回路１５とを備えたことを特徴とする。【選択図】    図１
2005109643.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号（Ｓａ）をＭ１ビットでデジタル化して出力する第１デジタル化回路と、
前記第１デジタル化回路による前記アナログ入力信号（Ｓａ）のデジタル化における量子化誤差（ε）を出力する量子化誤差出力回路と、
前記量子化誤差出力回路の出力信号を所定増幅率（Ａ）で増幅して出力する増幅回路と、
前記増幅回路の出力信号（ε×Ａ）をＭ２ビットでデジタル化して出力する第２デジタル化回路と、爬虫類
前記第１デジタル化回路のデジタル出力値Ｂ１と、前記第２デジタル化回路のデジタル出力値Ｂ２とから、デジタル出力値Ｂ３を生成するデジタル信号出力回路と、
を備えたことを特徴とするＡ／Ｄ変換回路。
【請求項２】
前記第１デジタル化回路と、前記第２デジタル化回路とがデジタル化共用回路により共用されてなる請求項１に記載のＡ／Ｄ変換回路であって、
前記アナログ入力信号（Ｓａ）と、前記増幅回路の出力信号とを切り換えるアナログ切替え器、またはさらに、前記デジタル化共用回路が前記第１デジタル化回路として機能するときと前記第２デジタル化回路として動作するときの出力信号を切り換えるデジタル切替え器、を備えたことを特徴とする請求項１に記載のＡ／Ｄ変換回路。
【請求項３】
前記増幅回路の増幅率が、第１デジタル化回路の動作レンジをｘ１〔Ｖ〕、第２デジタル化回路の動作レンジをｘ２〔Ｖ〕として、
（ｘ２／ｘ１）×２Ｍ１、または（ｘ２／ｘ１）×（２Ｍ１−１）
であることを特徴とする請求項１または２に記載のＡ／Ｄ変換回路。
【請求項４】
アナログ入力信号（Ｓａ）をＭ１ビットでデジタル化して出力する第１デジタル化回路と、
前記第１デジタル化回路による前記アナログ入力信号（Ｓａ）のデジタル化における量子化誤差（ε）を所定増幅率で増幅して出力する量子化誤差増幅出力回路と、
前記量子化誤差増幅出力回路の出力信号（ε×Ａ）をＭ２ビットでデジタル化して出力する第２デジタル化回路と、
前記第１デジタル化回路のデジタル出力値Ｂ１と、前記第２デジタル化回路のデジタル出力値Ｂ２とから、デジタル出力値Ｂ３を出力するデジタル信号出力回路と、
を備えたことを特徴とするＡ／Ｄ変換回路。
【請求項５】
前記第１デジタル化回路と、前記第２デジタル化回路とがデジタル化共用回路により共用されてなる請求項４に記載のＡ／Ｄ変換回路であって、
前記アナログ入力信号（Ｓａ）と、前記量子化誤差増幅出力回路の出力信号とを切り換えるアナログ切替え器、またはさらに、前記デジタル化共用回路が前記第１デジタル化回路として機能するときと前記第２デジタル化回路として動作するときの出力信号を切り換えるデジタル切替え器、を備えたことを特徴とするＡ／Ｄ変換回路。
【請求項６】
前記量子化誤差増幅出力回路の増幅率が、第１デジタル化回路の動作レンジをｘ１〔Ｖ〕、第２デジタル化回路の動作レンジをｘ２〔Ｖ〕として、
（ｘ２／ｘ１）×２Ｍ１、または（ｘ２／ｘ１）×（２Ｍ１−１）
であることを特徴とする請求項４または５に記載のＡ／Ｄ変換回路。
【請求項７】
（Ａ−１）アナログ入力信号（Ｓａ）をＭ１ビットでデジタル化して出力する第１デジタル化回路と、前記第１デジタル化回路による前記アナログ入力信号（Ｓａ）のデジタル化における量子化誤差（ε１）を出力する第１量子化誤差出力回路と、前記第１量子化誤差出力回路の出力信号を所定増幅率（Ａ１）で増幅して出力する第１増幅回路と、
（Ａ−２）前記第１増幅回路の出力信号をＭ２ビットでデジタル化して出力する第２デジタル化回路と、前記第２デジタル化回路による前記第１増幅回路の前記出力信号のデジタル化における量子化誤差（ε２）を出力する第２量子化誤差出力回路と、前記第２量子化誤差出力回路の出力信号を所定増幅率（Ａ２）で増幅して出力する第２増幅回路と、
・・・
（Ａ−ｎ）前記第（ｎ−１）増幅回路の出力信号をＭｎビットでデジタル化して出力する第ｎデジタル化回路と、前記第ｎデジタル化回路による前記第（ｎ−１）増幅回路の前記出力信号のデジタル化における量子化誤差（εｎ）を出力する第ｎ量子化誤差出力回路と、前記第ｎ量子化誤差出力回路の出力信号を所定増幅率（Ａｎ）で増幅して出力する第ｎ増幅回路と、
（Ｂ）前記第ｎ量子化誤差増幅出力回路の出力信号（εｎ×Ａｎ）をＭ（ｎ＋１）ビットでデジタル化して出力する第（ｎ＋１）デジタル化回路と、
（Ｃ）
前記第１，第２，・・・，第ｎ，第ｎ＋１デジタル化回路のデジタル出力値Ｂ１，Ｂ２，・・・，Ｂｎから、所定ビットのデジタル信号Ｂｑを出力するデジタル信号出力回路と、
を備えたことを特徴とするＡ／Ｄ変換回路。
【請求項８】
前記第１から第ｎデジタル化回路の少なくとも２つが、デジタル化共用回路により共用されてなる請求項７に記載のＡ／Ｄ変換回路であって、
前記アナログ入力信号（Ｓａ）と、前記共用されるデジタル化回路の後段の増幅回路の出力信号とを切り換えるアナログ切替え器、またはさらに、前記デジタル化共用回路が前記共用されるデジタル化回路の何れかの回路として機能するときの出力信号を切り換えるデジタル切替え器とを備えたことを特徴とする請求項７に記載のＡ／Ｄ変換回路。
【請求項９】
前記第（ｋ＋１）増幅回路（ｋ：１，２，・・・，ｎ−１）の増幅率が、第ｋデジタル化回路の動作レンジをｘｋ〔Ｖ〕、第（ｋ＋１）デジタル化回路の動作レンジをｘ（ｋ＋１）〔Ｖ〕として、
〔ｘ（ｋ＋１）／ｘｋ〕×２Ｍｋ、または〔ｘ（ｋ＋１）／ｘｋ〕×（２Ｍｋ−１）
であることを特徴とする請求項７または８に記載のＡ／Ｄ変換回路。
【請求項１０】
（Ａ−１）アナログ入力信号（Ｓａ）をＭ１ビットでデジタル化して出力する第１デジタル化回路と、前記第１デジタル化回路による前記アナログ入力信号（Ｓａ）のデジタル化における量子化誤差（ε１）を増幅して出力する第１量子化誤差増幅出力回路と、
（Ａ−２）第１量子化誤差増幅出力回路の出力信号をＭ２ビットでデジタル化して出力する第２デジタル化回路と、前記第２デジタル化回路による前記第１量子化誤差増幅出力回路の前記出力信号のデジタル化における量子化誤差（ε２）を所定増幅率（Ａ２）で増幅して出力する第２量子化誤差増幅出力回路と、
・・・
（Ａ−ｎ）前記第（ｎ−１）量子化誤差増幅出力回路の出力信号をＭｎビットでデジタル化して出力する第ｎデジタル化回路と、前記第ｎデジタル化回路による前記第ｎ量子化誤差増幅出力回路の前記出力信号のデジタル化における量子化誤差（εｎ）を所定増幅率（Ａｎ）で増幅して出力する第ｎ量子化誤差増幅出力回路と、
（Ｂ）前記第ｎ量子化誤差増幅出力回路の出力信号（εｎ×Ａｎ）をＭｎ＋１ビットでデジタル化して出力する第（ｎ＋１）デジタル化回路と、
（Ｃ）前記第１，第２，・・・，第ｎデジタル化回路のデジタル出力値Ｂ１，Ｂ２，・・・，Ｂｎ，Ｂ（ｎ＋１）とから、所定ビットのデジタル信号Ｂｑを出力するデジタル信号出力回路と、
を備えたことを特徴とするＡ／Ｄ変換回路。
【請求項１１】
前記第１から第ｎデジタル化回路の少なくとも２つが、デジタル化共用回路により共用されてなる請求項１０に記載のＡ／Ｄ変換回路であって、
前記アナログ入力信号（Ｓａ）と、前記共用されるデジタル化回路の後段の量子化誤差増幅出力回路の出力信号とを切り換えるアナログ切替え器、またはさらに前記デジタル化共用回路が前記共用されるデジタル化回路の何れかの回路として機能するときの出力信号を切り換えるデジタル切替え器を備えたことを特徴とする請求項１０に記載のＡ／Ｄ変換回路。
【請求項１２】
前記第ｋ量子化誤差増幅出力回路の増幅率が、第ｋデジタル化回路の動作レンジをｘｋ〔Ｖ〕、第（ｋ＋１）デジタル化回路の動作レンジをｘ（ｋ＋１）〔Ｖ〕として、
〔ｘ（ｋ＋１）／ｘｋ〕×２Ｍｋ、または〔ｘ（ｋ＋１）／ｘｋ〕×（２Ｍｋ−１）
であることを特徴とする請求項１０または１１に記載のＡ／Ｄ変換回路。
【請求項１３】
前記デジタル信号出力回路の後段にデジタル絶縁回路が設けられていることを特徴とする請求項１から１２の何れかに記載のＡ／Ｄ変換回路。
【請求項１４】
デジタル目標値を所定精度のデジタル信号として入力し、当該デジタル信号をアナログ信号に変換して出力するＤ／Ａ変換回路、
前記Ｄ／Ａ変換回路のアナログ出力信号と、制御対象のアナログ出力信号との差分を出力する差分出力回路、
前記差分出力回路の差分出力信号を所定増幅率（Ａ）で増幅して出力する増幅回路、および、
前記増幅回路の出力信号を所定ビットでデジタル化してデジタル出力値を出力するＤ／Ａ変換回路、
前記各Ｄ／Ａ変換回路のデジタル出力値を入力して制御演算を行なう制御演算回路と、
前記制御演算回路のデジタル信号出力値に基づき制御信号を生成してこれを前記制御対象に出力する制御信号生成回路と、
を備えたことを特徴とする制御装置。
【請求項１５】
前記制御演算回路は、ある精度のデジタル目標値による制御により、前記制御対象のアナログ出力信号が所定の範囲内となったときは、より高い精度のデジタル目標値による制御に切り替えることを特徴とする請求項１４に記載の制御装置。
【請求項１６】
（Ａ−１）Ｍ１ビットのデジタル目標値Ｂ１をアナログ変換して出力する第１Ｄ／Ａ変換回路、
前記第１Ｄ／Ａ変換回路のアナログ出力信号と、制御対象のアナログ出力信号との差分を出力する第１差分出力回路、
前記第１差分出力回路の差分出力信号を所定増幅率（Ａ１）で増幅して出力する第１増幅回路、および、
前記第１増幅回路の出力信号をＭ２ビットでデジタル化してデジタル出力値Ｂ２を出力する第１Ｄ／Ａ変換回路、
（Ａ−２）Ｍ２ビットのデジタル目標値Ｂ２をアナログ変換して出力する第２Ｄ／Ａ変換回路、
前記第２Ｄ／Ａ変換回路のアナログ出力信号と、前記第１増幅回路のアナログ出力信号との差分を出力する第２差分出力回路、
前記第２差分出力回路の差分出力信号を所定増幅率（Ａ２）で増幅して出力する第２増幅回路、および、
前記第２増幅回路の出力信号をＭ３ビットでデジタル化してデジタル出力値Ｂ３を出力する第２Ｄ／Ａ変換回路、
・・・
（Ａ−ｎ）Ｍｎビットのデジタル目標値Ｂｎをアナログ変換して出力する第ｎＤ／Ａ変換回路、
前記第ｎＤ／Ａ変換回路のアナログ出力信号と、第（ｎ−１）増幅回路のアナログ出力信号との差分を出力する第ｎ差分出力回路、
前記第ｎ差分出力回路の差分出力信号を所定増幅率（Ａｎ）で増幅して出力する第ｎ増幅回路、
前記第ｎ増幅回路の出力信号をＭｎ＋１ビットでデジタル化してデジタル出力値Ｂｎ＋１を出力する第ｎＤ／Ａ変換回路、
（Ｂ）
前記各Ｄ／Ａ変換回路のデジタル出力値Ｂ１，Ｂ２，・・・，Ｂ３を入力して制御演算を行なう制御演算回路、および前記制御演算回路のデジタル信号出力値に基づき制御信号を生成してこれを前記制御対象に出力する制御信号生成回路、
を備えたことを特徴とする制御装置。
【請求項１７】
前記第ｋデジタル化回路、第ｋ差分出力回路、第ｋ増幅回路、および第ｋＤ／Ａ変換回路からなる各ユニット（ｋ：１，２，・・・，ｎ）が、一つの、デジタル化回路、差分出力回路、増幅回路、Ｄ／Ａ変換回路からなる共用回路により共用されている請求項１６に記載のＡ／Ｄ変換回路であって、前記アナログ入力信号（Ｓａ）と、前記共用される回路の後段の増幅回路の出力信号とを切り換えるアナログ切替え器を備えたことを特徴とする請求項１６に記載のＡ／Ｄ変換回路。
【請求項１８】
前記デジタル化回路のデータ出力経路にデジタル絶縁回路が設けられていることを特徴とする請求項１４から１７に記載の制御装置。
【請求項１９】
Ａ／Ｄ変換回路と、前記Ａ／Ｄ変換回路のデータ出力経路に設けたデジタル絶縁回路とからなる複数の回路セット、および、前記各回路セットからデータ出力信号を入力し、何れかの出力信号を選択出力する選択回路を備えたことを特徴とする絶縁型Ａ／Ｄ変換装置。
【請求項２０】
前記各Ａ／Ｄ変換装置は、絶縁型変圧器から動作電力の供給を受けることを特徴とする請求項１９に記載の絶縁型Ａ／Ｄ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低解像度デジタル化回路（Ａ／Ｄ変換器等）を複数組み合せて高解像度のデジタル信号を得ることができるＡ／Ｄ変換回路、低解像度デジタル化回路を複数組み合せて高解像度のデジタル信号を生成し当該デジタル信号により制御対象を制御することができる制御装置、および複数のアナログ信号のＡ／Ｄ変換において相互干渉がない変換処理を行なうことができる絶縁型Ａ／Ｄ変換装置に関する。
【背景技術】
【０００２】
図１（Ａ）は従来の逐次比較型のＡ／Ｄ変換回路を示す説明図である。図１（Ａ）において、比較回路８１１は、アナログ入力信号Ｓａと、Ｄ／Ａ変換器８１２が出力する逐次檀家的に変化する電圧とを比較する。Ｄ／Ａ変換器８１２は、制御論理回路８１３からのデジタル信号により駆動される。比較回路８１１からの比較信号は逐次比較レジスタ８１３に出力され、逐次比較レジスタ８１３は、比較信号を０または１として記憶する。制御論理回路８１３は、比較回路８１１からの信号を所定数（たとえば８回）記憶し、これをデジタル出力値Ｓｄ（図１（Ａ）では３ビット）として出力するとともに、Ｄ／Ａ変換器８１２に出力する電圧を初期状態に戻す。
【０００３】
図１（Ｂ）は従来の並列処理型のＡ／Ｄ変換回路を示す説明図である。図１（Ｂ）において、アナログ入力信号Ｓａは、比較回路ＣＭＰ１〜ＣＭＰ８により並列的に比較される。比較回路ＣＭＰ１〜ＣＭＰ８における各基準電圧は、一定の電圧差を持つようにセットされており、比較回路ＣＭＰ１〜ＣＭＰ８は、比較信号を０または１として符号変換回路８２１に出力する。符号変換回路８２１は、比較回路ＣＭＰ１〜ＣＭＰ８からの出力をデコードし、これを３ビットのデジタル出力値Ｓｄとして出力する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、近年、電子機器は高性能化しており、音声、画像等のサンプリング等の処理には、より高解像度のＡ／Ｄ変換回路が必要とされるようになっている。しかし、図１（Ａ）の従来の逐次比較型のＡ／Ｄ変換回路では、解像度を高くするためには、比較回路８１１およびＤ／Ａ変換器８１２として精度が高いものが要求される。また、図１（Ｂ）の従来の並列処理型のＡ／Ｄ変換回路でも、解像度を高くしたい場合には、比較回路として精度が極めて高いものが要求される。
【０００５】
図２は、図１（Ａ），（Ｂ）のＡ／Ｄ変換回路を用いた制御装置の説明図である。図２において、Ａ／Ｄ変換回路８３１１は、デジタル目標値信号Ｓｄｔの代りにアナログ目標値信号Ｓａｔを入力し、デジタル目標値信号を制御回路８３２に出力する場合に用いられる。Ａ／Ｄ変換回路８３１２は、制御対象８３４からアナログ信号検出値Ｓａ＿ｄｔｃｔを入力し、これをデジタル信号に変換して制御回路８３２に出力する。制御回路８３２は、制御用デジタルデータを制御信号生成回路８３３に出力し、制御信号生成回路８３３は制御信号Ｓａ＿ｃｔｒｌを制御対象８３４に出力する。ところで、図２のＡ／Ｄ変換回路でも、図１（Ａ），（Ｂ）のＡ／Ｄ変換回路を用いていることから、当該Ａ／Ｄ変換回路に用いる比較回路として精度の高いものが要求される。
【０００６】
図３は、従来の絶縁型Ａ／Ｄ変換装置の説明図である。図３において、絶縁回路ＩＳａ１〜ＩＳａ６４は、アナログ信号Ｓａ１〜Ｓａ６４を相互に絶縁してアナログマルチプレクサ８４１に送出する。なお、絶縁回路ＩＳａ１〜ＩＳａ６４は、絶縁型ＤＣ／ＤＣコンバータからの電源により駆動される。アナログマルチプレクサ８４１は、絶縁回路ＩＳａ１〜ＩＳａ６４からの信号をＡ／Ｄ変換回路８４２に出力し、Ａ／Ｄ変換回路８４２は入力信号を６ビットのデジタル信号に変換して出力する。
【０００７】
ところで、絶縁回路ＩＳａ１〜ＩＳａ６４として、たとえば、図４（Ａ）に示す絶縁型変圧器を採用することができるが、絶縁型変圧器はヒステリシスにより、アナログ信号の直線性が悪いという問題がある。また、絶縁回路ＩＳａ１〜ＩＳａ６４として、たとえば、図４（Ｂ）に示すフォトカプラを採用することもできるが、温度変化に対する影響が大きいという問題がある。
【０００８】
本発明の目的は、低解像度デジタル化回路（Ａ／Ｄ変換器等）を複数組み合せて高解像度のデジタル信号を得ることができるＡ／Ｄ変換回路を提供することにある。
本発明の他の目的は、低解像度デジタル化回路を複数組み合せて高解像度のデジタル信号を生成し当該デジタル信号により制御対象を制御する制御装置を提供することにある。
本発明のさらに他の目的は、複数のアナログ信号を入力して相互干渉なく高精度のＡ／Ｄ変換を行なうことができる絶縁型Ａ／Ｄ変換装置を提供することにある。
【課題を解決するための手段】
【０００９】
（１）本発明は、「アナログ入力信号（Ｓａ）をＭ１ビットでデジタル化して出力する第１デジタル化回路と、前記第１デジタル化回路による前記アナログ入力信号（Ｓａ）のデジタル化における量子化誤差（ε）を出力する量子化誤差出力回路と、前記量子化誤差出力回路の出力信号を所定増幅率（Ａ）で増幅して出力する増幅回路と、前記増幅回路の出力信号（ε×Ａ）をＭ２ビットでデジタル化して出力する第２デジタル化回路と、前記第１デジタル化回路のデジタル出力値Ｂ１と、前記第２デジタル化回路のデジタル出力値Ｂ２とから、デジタル出力値Ｂ３を生成するデジタル信号出力回路とを備えたことを特徴とするＡ／Ｄ変換回路」を要旨とする。なお、上記の増幅率は任意に設定することができるが、典型的には（３）等に示すように構成することができる。
【００１０】
（２）本発明は、「前記第１デジタル化回路と、前記第２デジタル化回路とがデジタル化共用回路により共用されてなる（ａ１）に記載のＡ／Ｄ変換回路であって、前記アナログ入力信号（Ｓａ）と、前記増幅回路の出力信号とを切り換えるアナログ切替え器、またはさらに、前記デジタル化共用回路が前記第１デジタル化回路として機能するときと前記第２デジタル化回路として動作するときの出力信号を切り換えるデジタル切替え器を備えたことを特徴とするＡ／Ｄ変換回路」を要旨とする。
【００１１】
（３）本発明は、「前記増幅回路の増幅率が、第１デジタル化回路の動作レンジをｘ１〔Ｖ〕、第２デジタル化回路の動作レンジをｘ２〔Ｖ〕として、
（ｘ２／ｘ１）×２Ｍ１、または（ｘ２／ｘ１）×（２Ｍ１−１）
であることを特徴とする（１）または（２）に記載のＡ／Ｄ変換回路」を要旨とする。
【００１２】
（４）本発明は、「アナログ入力信号（Ｓａ）をＭ１ビットでデジタル化して出力する第１デジタル化回路と、前記第１デジタル化回路による前記アナログ入力信号（Ｓａ）のデジタル化における量子化誤差（ε）を所定増幅率で増幅して出力する量子化誤差増幅出力回路と、前記量子化誤差増幅出力回路の出力信号（ε×Ａ）をＭ２ビットでデジタル化して出力する第２デジタル化回路と、前記第１デジタル化回路のデジタル出力値Ｂ１と、前記第２デジタル化回路のデジタル出力値Ｂ２とから、デジタル出力値Ｂ３を出力するデジタル信号出力回路とを備えたことを特徴とするＡ／Ｄ変換回路」を要旨とする。
【００１３】
（５）本発明は、「前記第１デジタル化回路と、前記第２デジタル化回路とがデジタル化共用回路により共用されてな（４）に記載のＡ／Ｄ変換回路であって、前記アナログ入力信号（Ｓａ）と、前記量子化誤差増幅出力回路の出力信号とを切り換えるアナログ切替え器、またはさらに、前記デジタル化共用回路が前記第１デジタル化回路として機能するときと前記第２デジタル化回路として動作するときの出力信号を切り換えるデジタル切替え器、を備えたことを特徴とするＡ／Ｄ変換回路」を要旨とする。
【００１４】
（６）本発明は、「前記量子化誤差増幅出力回路の増幅率が、第１デジタル化回路の動作レンジをｘ１〔Ｖ〕、第２デジタル化回路の動作レンジをｘ２〔Ｖ〕として、
（ｘ２／ｘ１）×２Ｍ１、または（ｘ２／ｘ１）×（２Ｍ１−１）
であることを特徴とする（４）または（５）に記載のＡ／Ｄ変換回路」を要旨とする。
【００１５】
（７）本発明は、「（Ａ−１）アナログ入力信号（Ｓａ）をＭ１ビットでデジタル化して出力する第１デジタル化回路と、前記第１デジタル化回路による前記アナログ入力信号（Ｓａ）のデジタル化における量子化誤差（ε１）を出力する第１量子化誤差出力回路と、前記第１量子化誤差出力回路の出力信号を所定増幅率（Ａ１）で増幅して出力する第１増幅回路と、
（Ａ−２）前記第１増幅回路の出力信号をＭ２ビットでデジタル化して出力する第２デジタル化回路と、前記第２デジタル化回路による前記第１増幅回路の前記出力信号のデジタル化における量子化誤差（ε２）を出力する第２量子化誤差出力回路と、前記第２量子化誤差出力回路の出力信号を所定増幅率（Ａ２）で増幅して出力する第２増幅回路と、
・・・
（Ａ−ｎ）前記第（ｎ−１）増幅回路の出力信号をＭｎビットでデジタル化して出力する第ｎデジタル化回路と、前記第ｎデジタル化回路による前記第（ｎ−１）増幅回路の前記出力信号のデジタル化における量子化誤差（εｎ）を出力する第ｎ量子化誤差出力回路と、前記第ｎ量子化誤差出力回路の出力信号を所定増幅率（Ａｎ）で増幅して出力する第ｎ増幅回路と、
（Ｂ）前記第ｎ量子化誤差増幅出力回路の出力信号（εｎ×Ａｎ）をＭ（ｎ＋１）ビットでデジタル化して出力する第（ｎ＋１）デジタル化回路と、
（Ｃ）前記第１，第２，・・・，第ｎ，第ｎ＋１デジタル化回路のデジタル出力値Ｂ１，Ｂ２，・・・，Ｂｎから、所定ビットのデジタル信号Ｂｑを出力するデジタル信号出力回路と、
を備えたことを特徴とするＡ／Ｄ変換回路」を要旨とする。
【００１６】
（８）本発明は、「前記第１から第ｎデジタル化回路の少なくとも２つが、デジタル化共用回路により共用されてなる（７）に記載のＡ／Ｄ変換回路であって、
前記アナログ入力信号（Ｓａ）と、前記共用されるデジタル化回路の後段の増幅回路の出力信号とを切り換えるアナログ切替え器、またはさらに、前記デジタル化共用回路が前記共用されるデジタル化回路の何れかの回路として機能するときの出力信号を切り換えるデジタル切替え器とを備えたことを特徴とする（７）に記載のＡ／Ｄ変換回路」を要旨とする。
【００１７】
（９）本発明は、「前記第（ｋ＋１）増幅回路（ｋ：１，２，・・・，ｎ−１）の増幅率が、第ｋデジタル化回路の動作レンジをｘｋ〔Ｖ〕、第（ｋ＋１）デジタル化回路の動作レンジをｘ（ｋ＋１）〔Ｖ〕として、
〔ｘ（ｋ＋１）／ｘｋ〕×２Ｍｋ、または〔ｘ（ｋ＋１）／ｘｋ〕×（２Ｍｋ−１）
であることを特徴とする（７）または（８）に記載のＡ／Ｄ変換回路」を要旨とする。
【００１８】
（１０）本発明は、「（Ａ−１）アナログ入力信号（Ｓａ）をＭ１ビットでデジタル化して出力する第１デジタル化回路と、前記第１デジタル化回路による前記アナログ入力信号（Ｓａ）のデジタル化における量子化誤差（ε１）を増幅して出力する第１量子化誤差増幅出力回路と、
（Ａ−２）第１量子化誤差増幅出力回路の出力信号をＭ２ビットでデジタル化して出力する第２デジタル化回路と、前記第２デジタル化回路による前記第１量子化誤差増幅出力回路の前記出力信号のデジタル化における量子化誤差（ε２）を所定増幅率（Ａ２）で増幅して出力する第２量子化誤差増幅出力回路と、
・・・
（Ａ−ｎ）前記第（ｎ−１）量子化誤差増幅出力回路の出力信号をＭｎビットでデジタル化して出力する第ｎデジタル化回路と、前記第ｎデジタル化回路による前記第ｎ量子化誤差増幅出力回路の前記出力信号のデジタル化における量子化誤差（εｎ）を所定増幅率（Ａｎ）で増幅して出力する第ｎ量子化誤差増幅出力回路と、
（Ｂ）前記第ｎ量子化誤差増幅出力回路の出力信号（εｎ×Ａｎ）をＭｎ＋１ビットでデジタル化して出力する第（ｎ＋１）デジタル化回路と、
（Ｃ）前記第１，第２，・・・，第ｎデジタル化回路のデジタル出力値Ｂ１，Ｂ２，・・・，Ｂｎ，Ｂ（ｎ＋１）とから、所定ビットのデジタル信号Ｂｑを出力するデジタル信号出力回路とを備えたことを特徴とするＡ／Ｄ変換回路」を要旨とする。
【００１９】
（１１）本発明は、「前記第１から第ｎデジタル化回路の少なくとも２つが、デジタル化共用回路により共用されてなる（１０）に記載のＡ／Ｄ変換回路であって、
前記アナログ入力信号（Ｓａ）と、前記共用されるデジタル化回路の後段の量子化誤差増幅出力回路の出力信号とを切り換えるアナログ切替え器、またはさらに前記デジタル化共用回路が前記共用されるデジタル化回路の何れかの回路として機能するときの出力信号を切り換えるデジタル切替え器を備えたことを特徴とする（１０）に記載のＡ／Ｄ変換回路」を要旨とする。
【００２０】
（１２）本発明は、「前記第ｋ量子化誤差増幅出力回路の増幅率が、第ｋデジタル化回路の動作レンジをｘｋ〔Ｖ〕、第（ｋ＋１）デジタル化回路の動作レンジをｘ（ｋ＋１）〔Ｖ〕として、
〔ｘ（ｋ＋１）／ｘｋ〕×２Ｍｋ、または〔ｘ（ｋ＋１）／ｘｋ〕×（２Ｍｋ−１）
であることを特徴とする（１０）または（１１）に記載のＡ／Ｄ変換回路」を要旨とする。
【００２１】
（１３）本発明は、「前記デジタル信号出力回路の後段にデジタル絶縁回路が設けられていることを特徴とする（１）から（１２）の何れかに記載のＡ／Ｄ変換回路」を要旨とする。
【００２２】
（１４）本発明は、「デジタル目標値を所定精度のデジタル信号として入力し、当該デジタル信号をアナログ信号に変換して出力するＤ／Ａ変換回路、
前記Ｄ／Ａ変換回路のアナログ出力信号と、制御対象のアナログ出力信号との差分を出力する差分出力回路、
前記差分出力回路の差分出力信号を所定増幅率（Ａ）で増幅して出力する増幅回路、および、
前記増幅回路の出力信号を所定ビットでデジタル化してデジタル出力値を出力するＤ／Ａ変換回路、
前記各Ｄ／Ａ変換回路のデジタル出力値を入力して制御演算を行なう制御演算回路と、
前記制御演算回路のデジタル信号出力値に基づき制御信号を生成してこれを前記制御対象に出力する制御信号生成回路と、
を備えたことを特徴とする制御装置」を要旨とする。
【００２３】
（１５）本発明は、「前記制御演算回路は、ある精度のデジタル目標値による制御により、前記制御対象のアナログ出力信号が所定の範囲内となったときは、より高い精度のデジタル目標値による制御に切り替えることを特徴とする（１４）に記載の制御装置」を要旨とする。
【００２４】
（１６）本発明は、「（Ａ−１）Ｍ１ビットのデジタル目標値Ｂ１をアナログ変換して出力する第１Ｄ／Ａ変換回路、
前記第１Ｄ／Ａ変換回路のアナログ出力信号と、制御対象のアナログ出力信号との差分を出力する第１差分出力回路、
前記第１差分出力回路の差分出力信号を所定増幅率（Ａ１）で増幅して出力する第１増幅回路、および、
前記第１増幅回路の出力信号をＭ２ビットでデジタル化してデジタル出力値Ｂ２を出力する第１Ｄ／Ａ変換回路、
（Ａ−２）Ｍ２ビットのデジタル目標値Ｂ２をアナログ変換して出力する第２Ｄ／Ａ変換回路、
前記第２Ｄ／Ａ変換回路のアナログ出力信号と、前記第１増幅回路のアナログ出力信号との差分を出力する第２差分出力回路、
前記第２差分出力回路の差分出力信号を所定増幅率（Ａ２）で増幅して出力する第２増幅回路、および、
前記第２増幅回路の出力信号をＭ３ビットでデジタル化してデジタル出力値Ｂ３を出力する第２Ｄ／Ａ変換回路、
・・・
（Ａ−ｎ）Ｍｎビットのデジタル目標値Ｂｎをアナログ変換して出力する第ｎＤ／Ａ変換回路、
前記第ｎＤ／Ａ変換回路のアナログ出力信号と、第（ｎ−１）増幅回路のアナログ出力信号との差分を出力する第ｎ差分出力回路、
前記第ｎ差分出力回路の差分出力信号を所定増幅率（Ａｎ）で増幅して出力する第ｎ増幅回路、
前記第ｎ増幅回路の出力信号をＭｎ＋１ビットでデジタル化してデジタル出力値Ｂｎ＋１を出力する第ｎＤ／Ａ変換回路、
（Ｂ）前記各Ｄ／Ａ変換回路のデジタル出力値Ｂ１，Ｂ２，・・・，Ｂ３を入力して制御演算を行なう制御演算回路、および前記制御演算回路のデジタル信号出力値に基づき制御信号を生成してこれを前記制御対象に出力する制御信号生成回路、
を備えたことを特徴とする制御装置」を要旨とする。
【００２５】
（１７）本発明は、「前記第ｋデジタル化回路、第ｋ差分出力回路、第ｋ増幅回路、および第ｋＤ／Ａ変換回路からなる各ユニット（ｋ：１，２，・・・，ｎ）が、一つの、デジタル化回路、差分出力回路、増幅回路、Ｄ／Ａ変換回路からなる共用回路により共用されている（１６）に記載のＡ／Ｄ変換回路であって、前記アナログ入力信号（Ｓａ）と、前記共用される回路の後段の増幅回路の出力信号とを切り換えるアナログ切替え器を備えたことを特徴とする（１６）に記載のＡ／Ｄ変換回路」を要旨とする。
【００２６】
（１８）本発明は、「前記デジタル化回路のデータ出力経路にデジタル絶縁回路が設けられていることを特徴とする（１４）から（１７）に記載の制御装置」を要旨とする。
【００２７】
（１９）本発明は、「Ａ／Ｄ変換回路と、前記Ａ／Ｄ変換回路のデータ出力経路に設けたデジタル絶縁回路とからなる複数の回路セット、および、前記各回路セットからデータ出力信号を入力し、何れかの出力信号を選択出力する選択回路を備えたことを特徴とする絶縁型Ａ／Ｄ変換装置」を要旨とする。
【００２８】
（２０）本発明は、「前記各Ａ／Ｄ変換装置は、絶縁型変圧器から動作電力の供給を受けることを特徴とする（１９）に記載の絶縁型Ａ／Ｄ変換装置」を要旨とする。
【発明の効果】
【００２９】
低解像度デジタル化回路（Ａ／Ｄ変換器等）を複数組み合せて高解像度のデジタル信号を得ることができるＡ／Ｄ変換回路を提供できる。また、低解像度デジタル化回路を複数組み合せて高解像度のデジタル信号を生成し当該デジタル信号により制御対象を制御することができる制御装置を提供できる。すなわち、本発明のＡ／Ｄ変換回路、制御装置では、低価格のデジタル化回路（低解像度デジタル化回路）を使用することで、低製造コストのＡ／Ｄ変換回路、制御装置を提供できる。
さらに、複数のアナログ信号のＡ／Ｄ変換において相互干渉がない変換処理を行なうことができる絶縁型Ａ／Ｄ変換装置を提供できる。本発明のＡ／Ｄ変換回路は、低コストで製造できるので、図３に示したような、絶縁回路の後段に１つのＡ／Ｄ変換回路を配置する構成を採用せずに、各入力にそれぞれＡ／Ｄ変換回路を設け、この後段に絶縁回路を配置する構成を採用した絶縁型Ａ／Ｄ変換装置が実現できる。
【発明を実施するための最良の形態】
【００３０】
（ａ）図５は本発明のＡ／Ｄ変換回路の第１実施形態を示す説明図である。図５において、Ａ／Ｄ変換回路１は、第１デジタル化回路１１と、量子化誤差出力回路１２と、増幅回路１３と、第２デジタル化回路１４と、デジタル信号出力回路１５とからなる。第１デジタル化回路１１は、アナログ入力信号ＳａをＭ１ビットでデジタル化して出力する。量子化誤差出力回路１２は、第１デジタル化回路１１によるアナログ入力信号Ｓａのデジタル化における量子化誤差εを出力する。増幅回路１３は、量子化誤差出力回路１２の出力を所定増幅率Ａで増幅して出力する。増幅回路１３の増幅率Ａは、第１デジタル化回路１１の動作レンジをｘ１〔Ｖ〕、第２デジタル化回路の動作レンジをｘ２〔Ｖ〕として、
Ａ＝（ｘ２／ｘ１）×２Ｍ１とすることができる。
【００３１】
第２デジタル化回路１４は、増幅回路１３の出力ε×ＡをＭ２ビットでデジタル化して出力する。デジタル信号出力回路１５は、第１デジタル化回路１１のデジタル出力値Ｂ１と、第２デジタル化回路１４のデジタル出力値Ｂ２とから、Ｍ３ビットのデジタル出力値Ｓｄを生成する。なお、量子化誤差出力回路１２および増幅回路１３に代えて、増幅機能を備えた量子化誤差出力回路（量子化誤差増幅出力回路）を用いることもできる。
【００３２】
（ｂ）図６は本発明のＡ／Ｄ変換回路の第２実施形態を示す回路図である。図６では、第１デジタル化回路１１はＭ１ビットのＡ／Ｄ変換器であり、このＡ／Ｄ変換器として従来の安価なＡ／Ｄコンバータを使用することができる。また、量子化誤差出力回路１２は、第１デジタル化回路１１からのデジタル信号を入力してこれをアナログ信号に変換するＤ／Ａ変換器１２１と、Ｄ／Ａ変換器１２１の出力とアナログ入力信号Ｓａの入力値との差分（すなわち、量子化誤差ε）を出力する差分出力回路１２２とから構成されている。
【００３３】
増幅回路１３の増幅率Ａは、第１デジタル化回路１１の動作レンジをｘ１〔Ｖ〕、第２デジタル化回路の動作レンジをｘ２〔Ｖ〕とすると、前述したようにたとえば〔ｘ２／ｘ１〕×２８となる。第２デジタル化回路１４は、Ｍ２ビットのＡ／Ｄ変換器である。このＡ／Ｄ変換器も、従来のＡ／Ｄコンバータを使用することができる。デジタル信号出力回路１５は、第１デジタル化回路１１のＭ１ビットのデジタル出力信号Ｂ１と、第２デジタル化回路１４のＭ２ビットのデジタル出力信号Ｂ２とから所定ビットのデジタル信号Ｂ３を生成し、これをデジタル出力信号Ｓｄとして出力する。
【００３４】
（ｃ）図７は本発明のＡ／Ｄ変換回路の第３実施形態を示す回路図である。図７でも、第２実施形態と同様、第１デジタル化回路１１は、Ｍ１ビットのＡ／Ｄ変換器であり、このＡ／Ｄ変換器として従来のＡ／Ｄコンバータを使用することができる。また、量子化誤差出力回路１２は、第１デジタル化回路１１からのデジタル信号を入力して、誤差基準電圧指示信号を生成する誤差基準電圧指示回路１２３と、ｍ個の差分出力回路ＤＩＦ１，ＤＩＦ２，・・・，ＤＩＦｍと、これら差分出力回路の後段に接続されたトランジスタスイッチＴｒ１，Ｔｒ２，・・・，Ｔｒｍとからなる。
【００３５】
差分出力回路ＤＩＦ１，ＤＩＦ２，・・・，ＤＩＦｍは、それぞれアナログ入力信号Ｓａを入力し、入力電圧と基準電圧Ｅ１，Ｅ２，・・・，Ｅｍとの差分をトランジスタスイッチＴｒ１，Ｔｒ２，・・・，Ｔｒｍを介して、後述する増幅回路１３に出力する。誤差基準電圧指示回路１２３は、トランジスタスイッチＴｒ１，Ｔｒ２，・・・，Ｔｒｍの制御端子の何れかにオン信号を出力することができる。すなわち、誤差基準電圧指示回路１２３は、アナログ入力信号Ｓａの電圧値Ｖａが、Ｅｋ≦Ｖａ＜Ｅｋ−１（ｋ＝１，２，・・・，ｍ：ただしＥ０は、Ｅ１より大きい所定の値）となる「ｋ」を検出することができ、トランジスタスイッチＴｒｋの制御端子にオン信号を出力することができる。Ｅｍ＝０〔Ｖ〕（グランド電位）とする場合には、図１２（Ａ）に示すように差分出力回路ＤＩＦｍを省略することができる。
【００３６】
増幅回路１３の増幅率Ａは、第１デジタル化回路１１の動作レンジをｘ１〔Ｖ〕、第２デジタル化回路の動作レンジをｘ２〔Ｖ〕とすると、前述したように（ｘ２／ｘ１）×２Ｍ１とすることができる。第２デジタル化回路１４は、Ｍ１ビットのＡ／Ｄ変換器である。このＡ／Ｄ変換器も従来のＡ／Ｄコンバータを使用することができる。デジタル信号出力回路１５は、第１デジタル化回路１１のＭ２ビットのデジタル出力信号Ｂ１と、第２デジタル化回路１４のＭ２ビットのデジタル出力信号Ｂ２とから所定ビットのデジタル信号Ｂ３を生成し、これをデジタル出力信号Ｓｄとして出力する。
【００３７】
以下、動作レンジを０〜８〔Ｖ〕（すなわち、ｘ１＝８〔Ｖ〕）、ｍ＝８として図７のＡ／Ｄ変換回路１の動作を説明する。ここでは、Ｅ１＝７〔Ｖ〕，Ｅ２＝６〔Ｖ〕，・・・，Ｅ８＝０〔Ｖ〕とする。
たとえば、アナログ入力電圧Ｓａが６．９〔Ｖ〕の場合、第１デジタル化回路１１は、６〔Ｖ〕に相当する３ビット換算の値「Ｂ１：１１０」を出力する。また、増幅回路１３には、入力電圧Ｓａ（＝６．９〔Ｖ〕）と、Ｅ２（＝６．０〔Ｖ〕）との差分値ε（＝０．９〔Ｖ〕）とが入力され、増幅回路１３は第２デジタル化回路１４に増幅した信号を出力する。
【００３８】
一方、第２デジタル化回路１４の動作レンジが０〜８〔Ｖ〕（すなわち、ｘ２＝８〔Ｖ〕）、３ビット出力であるとすると、増幅回路１３の増幅率Ａは、
Ａ＝（ｘ２／ｘ１）×２Ｍ１＝８
とすることができ、その出力値ε×Ａは７．２〔Ｖ〕である。したがって、第２デジタル化回路１４は、７．２〔Ｖ〕に相当する３ビット換算の値「Ｂ２：１１１」を出力する。
デジタル信号出力回路１５は、「Ｂ１：１１０」，「Ｂ２：１１１」とから「Ｂ３：１１０１１１」を生成して出力する。なお、「Ｂ３：１１０１１１」は、８〔Ｖ〕をフルレンジとするとした場合には、７．０〔Ｖ〕に相当する。
【００３９】
（ｄ）図８は本発明のＡ／Ｄ変換回路の第４実施形態を示す回路図である。図８では、第１デジタル化回路１１は、アナログ入力信号Ｓａの並列処理を行なう、出力側にダイオードＤ１が逆接続されたｍ個（一般にはｍ＝２Ｍ１）の比較回路ＣＭＰ１１，ＣＭＰ２１，・・・，ＣＭＰｍ１から構成される。比較回路ＣＭＰ１１，ＣＭＰ２１，・・・，ＣＭＰｍ１は、アナログ入力信号Ｓａを（−）端子に、基準電圧Ｅ１，Ｅ２，・・・，Ｅｍを（＋）端子にそれぞれ入力し、それぞれの出力端子から、ダイオードＤ１を介して、後述するトランジスタスイッチＴｒ１，Ｔｒ２，・・・，Ｔｒｍの制御端子にオン・オフ信号を出力する。比較回路ＣＭＰ１１，ＣＭＰ２１，・・・，ＣＭＰｍ１の各基準電圧Ｅ１，Ｅ２，・・・，Ｅｍは、段階的に変化した値（Ｅ１＞Ｅ２＞・・・＞Ｅｍ）に設定される。
【００４０】
また、量子化誤差出力回路１２は、アナログ入力信号Ｓａと基準電圧Ｅ２，・・・，Ｅｍ，Ｅｍ＋１との差を出力するｍ個の差分出力回路ＤＩＦ１，ＤＩＦ２，・・・，ＤＩＦｍと、これらの差分出力回路の後段にそれぞれ接続されたトランジスタスイッチＴｒ１，Ｔｒ２，・・・，Ｔｒｍと、出力側にダイオードＤ２が逆接続されたｍ個の比較回路ＣＭＰ１２，比較回路ＣＭＰ２２，・・・，ＣＭＰｍ２と、符号化回路１１１とから構成される。Ｅｍ＋１はＥｍよりも小さい値に設定する。Ｅｍ＋１＝０〔Ｖ〕（グランド電位）とする場合には、図１２（Ｂ）に示すように差分出力回路ＤＩＦｍ、ＣＭＰｍ２、Ｄ１、Ｄ２を省略することができる。
【００４１】
図８では、差分出力回路ＤＩＦ１，ＤＩＦ２，・・・，ＤＩＦｍは入力信号の差分を等倍で出力するものとする。比較回路ＣＭＰｋ２（ｋ＝１，２，・・・，ｍ）は、（＋）端子に差分出力回路ＤＩＦｋの出力電圧を入力し、（−）端子に基準電圧（図８ではゼロ〔Ｖ〕）をそれぞれ入力する。また、トランジスタスイッチＴｒｋの制御端子には、比較回路ＣＭＰｋ１の出力信号、および比較回路ＣＭＰｋ２の出力信号がダイオードＤ１，Ｄ２を介してそれぞれ入力される。図８では、増幅回路１３には、トランジスタスイッチＴｒｋを介して差分出力回路ＤＩＦｋの出力端子が接続されている。
図８のＡ／Ｄ変換回路１では、第１デジタル化回路１１の符号化回路１１１を除く部分と、量子化誤差出力回路１２とを単一チップとして構成することができる。
以下、動作レンジを０〜８〔Ｖ〕（すなわち、ｘ１＝８〔Ｖ〕）、ｍ＝８として図８のＡ／Ｄ変換回路１の動作を説明する。ここでは、Ｅ１＝８〔Ｖ〕，Ｅ２＝７〔Ｖ〕，・・・，Ｅ８＝１〔Ｖ〕とする。
【００４２】
たとえば、アナログ入力電圧Ｓａが６．９〔Ｖ〕の場合、コンパレータＣＭＰ２１，ＣＭＰ２２は何れも正出力となり、Ｔｒ２がオンとなる。一方、コンパレータＣＭＰ１１は正出力であるがＣＭＰ１２が負出力であるのでＴｒ１はオフとなる。また、コンパレータＣＭＰ３２，ＣＭＰ４２，・・・，ＣＭＰ８２は正出力であるがＣＭＰ３１，ＣＭＰ４１，・・・，ＣＭＰ８１が負出力であるのでＴｒ３，Ｔｒ４，・・・，Ｔｒ８は全てオフとなる。
したがって、符号化回路１１１は、Ｈレベルの信号を差分出力回路ＤＩＦ２のみから入力し（差分出力回路ＤＩＦ１，ＤＩＦ３，・・・，ＤＩＦｍはＬレベル）、６〔Ｖ〕に相当する３ビット換算の値「Ｂ１：１１０」を出力する。
また、増幅回路１３には、入力電圧Ｓａ（＝６．９〔Ｖ〕）と、Ｅ３（＝６．０〔Ｖ〕）との差分値ε（＝０．９〔Ｖ〕）とが入力され、増幅回路１３は第２デジタル化回路１４に増幅した信号を出力する。
【００４３】
一方、第２デジタル化回路１４の動作レンジが０〜８〔Ｖ〕（すなわち、ｘ２＝８〔Ｖ〕）、３ビット出力であるとすると、増幅回路１３の増幅率Ａは、
Ａ＝（ｘ２／ｘ１）×２Ｍ１＝８
となり、その出力値ε×Ａは７．２〔Ｖ〕である。したがって、第２デジタル化回路１４は、７．２〔Ｖ〕に相当する３ビット換算の値「Ｂ２：１１１」を出力する。
デジタル信号出力回路１５は、「Ｂ１：１１０」，「Ｂ２：１１１」とから「Ｂ３：１１０１１１」を生成して出力する。なお、「Ｂ３：１１０１１１」は、８〔Ｖ〕をフルレンジとするとした場合には、７．０〔Ｖ〕に相当する。
【００４４】
（ｅ）図９は本発明のＡ／Ｄ変換回路の第５実施形態を示す回路図である。図９では、第１デジタル化回路１１は、アナログ入力信号Ｓａの並列処理を行なう、出力側にダイオードＤ１が順接続されたｍ個（一般にはｍ＝２Ｍ１）の比較回路ＣＭＰ１１，ＣＭＰ２１，・・・，ＣＭＰｍ１から構成される。比較回路ＣＭＰ１１，ＣＭＰ２１，・・・，ＣＭＰｍ１は、アナログ入力信号Ｓａを（＋）端子に、基準電圧Ｅ１，Ｅ２，・・・，Ｅｍを（−）端子にそれぞれ入力し、出力端子から、ダイオードＤ１を介して、後述するトランジスタスイッチＴｒ１，Ｔｒ２，・・・，Ｔｒｍの制御端子にオン・オフ信号を出力する。比較回路ＣＭＰ１１，ＣＭＰ２１，・・・，ＣＭＰｍ１の各基準電圧Ｅ１，Ｅ２，・・・，Ｅｍは、段階的に変化した値（Ｅ１＞Ｅ２＞・・・＞Ｅｍ）に設定される。
【００４５】
また、量子化誤差出力回路１２は、アナログ入力信号Ｓａと基準電圧Ｅ２，・・・，Ｅｍ，Ｅｍ＋１との差を出力するｍ個の差分出力回路ＤＩＦ１，ＤＩＦ２，・・・，ＤＩＦｍと、差分出力回路ＤＩＦ１，ＤＩＦ２，・・・，ＤＩＦｍの出力端子とグランド（ゼロ電位）との間にそれぞれ接続されたトランジスタスイッチＴｒ１，Ｔｒ２，・・・，Ｔｒｍと、出力側にダイオードＤ２が順接続されたｍ個の比較回路ＣＭＰ１２，比較回路ＣＭＰ２２，・・・，ＣＭＰｍ２とトランジスタスイッチＴｒ１，Ｔｒ２，・・・，Ｔｒｍの制御端子に接続れた接地抵抗ｒａ１，ｒａ２，・・・，ｒａｍと、符号化回路１１１とから構成される。Ｅｍ＋１はＥｍよりも小さい値に設定する。Ｅｍ＋１＝０〔Ｖ〕（グランド電位）とする場合には、図１２（Ｃ）に示すように差分出力回路ＤＩＦｍを省略することができる。
【００４６】
図９では、差分出力回路ＤＩＦ１，ＤＩＦ２，・・・，ＤＩＦｍは入力信号の差分を等倍で出力するものとする。比較回路ＣＭＰｋ２（ｋ＝１，２，・・・，ｍ）は、（−）端子に差分出力回路ＤＩＦｋの出力電圧を入力し、（＋）端子に基準電圧（図９ではゼロ〔Ｖ〕）をそれぞれ入力する。また、トランジスタスイッチＴｒｋの制御端子には、比較回路ＣＭＰｋ１の出力信号、および比較回路ＣＭＰｋ２の出力信号がダイオードＤ１，Ｄ２を介してそれぞれ入力される。
図９では、増幅回路１３には、差分出力回路ＤＩＦｋの出力端子が抵抗ｒｂｋを介して接続されている。図９のＡ／Ｄ変換回路１では、第１デジタル化回路１１の符号化回路１１１を除く部分と、量子化誤差出力回路１２とを単一チップとして構成することができる。
【００４７】
以下、動作レンジを０〜８〔Ｖ〕（すなわち、ｘ１＝８〔Ｖ〕）、ｍ＝８として図９のＡ／Ｄ変換回路１の動作を説明する。ここでは、Ｅ１＝８〔Ｖ〕，Ｅ２＝７〔Ｖ〕，・・・，Ｅ８＝１〔Ｖ〕とする。
たとえば、アナログ入力電圧Ｓａが６．９〔Ｖ〕の場合、コンパレータＣＭＰ２１，ＣＭＰ２２は何れも負出力となり、Ｔｒ２がオフとなる。一方、コンパレータＣＭＰ１１は負出力であるがＣＭＰ１２が正出力であるのでＴｒ１はオンとなる。また、コンパレータＣＭＰ３２，ＣＭＰ４２，・・・，ＣＭＰ８２は負出力であるがＣＭＰ３１，ＣＭＰ４１，・・・，ＣＭＰ８１が正出力であるのでＴｒ３，Ｔｒ４，・・・，Ｔｒ８は全てオンとなる。
したがって、符号化回路１１１は、Ｌレベルの信号を差分出力回路ＤＩＦ２のみから入力し（差分出力回路ＤＩＦ１，ＤＩＦ３，・・・，ＤＩＦｍはＨレベル）、６〔Ｖ〕に相当する３ビット換算の値「Ｂ１：１１０」を出力する。
また、増幅回路１３には、入力電圧Ｓａ（＝６．９〔Ｖ〕）と、Ｅ３（＝６．０〔Ｖ〕）との差分値ε（＝０．９〔Ｖ〕）が、抵抗ｒｂ２を介して入力される。他の抵抗ｒｂ１，ｒｂ３，・・・，ｒｂｍを介して入力される値は、トランジスタスイッチＴｒ１，Ｔｒ２，・・・，Ｔｒｍがオンなので、全て０〔Ｖ〕となる。
増幅回路１３は第２デジタル化回路１４に、抵抗ｒｂ２を介して入力されたデータのみを増幅した信号を出力する。
【００４８】
一方、第２デジタル化回路１４の動作レンジが０〜８〔Ｖ〕（すなわち、ｘ２＝８〔Ｖ〕）、３ビット出力であるとすると、増幅回路１３の増幅率Ａは、
Ａ＝（ｘ２／ｘ１）×２Ｍ１＝８
となり、その出力値ε×Ａは７．２〔Ｖ〕である。したがって、第２デジタル化回路１４は、７．２〔Ｖ〕に相当する３ビット換算の値「Ｂ２：１１１」を出力する。
デジタル信号出力回路１５は、「Ｂ１：１１０」，「Ｂ２：１１１」とから「Ｂ３：１１０１１１」を生成して出力する。なお、「Ｂ３：１１０１１１」は、８〔Ｖ〕をフルレンジとするとした場合には、７．０〔Ｖ〕に相当する。
【００４９】
（ｆ）図１０は本発明のＡ／Ｄ変換回路の第６実施形態を示す回路図である。図１０では、第１デジタル化回路１１は、アナログ入力信号Ｓａの並列処理を行なうｍ個（一般にはｍ＝２Ｍ１）の比較回路ＣＭＰ１，ＣＭＰ２，・・・，ＣＭＰｍから構成される。比較回路ＣＭＰ１，ＣＭＰ２，・・・，ＣＭＰｍは、アナログ入力信号Ｓａを（−）端子に、基準電圧Ｅ１，Ｅ２，・・・，Ｅｍを（＋）端子にそれぞれ入力し、出力端子から、後述するトランジスタスイッチＴｒ１，Ｔｒ２，・・・，Ｔｒｍの制御端子にオン・オフ信号を出力する。比較回路ＣＭＰ１，ＣＭＰ２，・・・，ＣＭＰｍの各基準電圧Ｅ１，Ｅ２，・・・，Ｅｍは、段階的に変化した値（Ｅ１＞Ｅ２＞・・・＞Ｅｍ）に設定される。
【００５０】
また、量子化誤差出力回路１２は、アナログ入力信号Ｓａと基準電圧Ｅ２，・・・，Ｅｍ，Ｅｍ＋１との差を出力するｍ個の差分出力回路ＤＩＦ１，ＤＩＦ２，・・・，ＤＩＦｍと、差分出力回路ＤＩＦ１，ＤＩＦ２，・・・，ＤＩＦｍの出力端子とグランド（ゼロ電位）との間に接続されたツェナーダイオードＺＤ１，ＺＤ２，・・・，ＺＤｍと、差分出力回路ＤＩＦ１，ＤＩＦ２，・・・，ＤＩＦｍの後段にそれぞれ接続されたトランジスタスイッチＴｒ１，Ｔｒ２，・・・，Ｔｒｍと、符号化回路１１１とから構成される。Ｅｍ＋１はＥｍよりも小さい値に設定する。Ｅｍ＋１＝０〔Ｖ〕（グランド電位）とする場合には、図１３（Ａ）に示すように差分出力回路ＤＩＦｍを省略した回路とすることができる。
【００５１】
図１０では、差分出力回路ＤＩＦｋ（ｋ＝１，２，・・・，ｍ）は入力信号の差分を等倍で出力するものとする。トランジスタスイッチＴｒｋの制御端子には、比較回路ＣＭＰｋの出力信号が入力される。図１０では、増幅回路１３には、トランジスタスイッチＴｒｋを介して差分出力回路ＤＩＦｋの出力端子が接続されている。図１０では、トランジスタスイッチＴｒｋの出力端子は抵抗ｒｂｋを介して増幅回路１３に接続されている。
図１０のＡ／Ｄ変換回路１では、第１デジタル化回路１１の符号化回路１１１を除く部分と、量子化誤差出力回路１２とを単一チップとして構成することができる。
以下、動作レンジを０〜８〔Ｖ〕（すなわち、ｘ１＝８〔Ｖ〕）、ｍ＝８として図１０のＡ／Ｄ変換回路１の動作を説明する。ここでは、Ｅ１＝８〔Ｖ〕，Ｅ２＝７〔Ｖ〕，・・・，Ｅ８＝１〔Ｖ〕とする。
【００５２】
たとえば、アナログ入力電圧Ｓａが６．９〔Ｖ〕の場合、コンパレータＣＭＰ２は正出力となり、Ｔｒ２がオンとなる。一方、差分出力回路ＣＭＰ１が負出力であるのでＴｒ１の入力端子はゼロ電位となる。また、コンパレータＣＭＰ３，ＣＭＰ４，・・・，ＣＭＰ８２は負出力であるのでＴｒ３，Ｔｒ４，・・・，Ｔｒ８は全てオフとなる。
したがって、符号化回路１１１は、Ｈレベルの信号を差分出力回路ＤＩＦ１，ＤＩＦ２から入力する（差分出力回路ＤＩＦ１，ＤＩＦ３，・・・，ＤＩＦｍはＬレベル）。符号化回路１１１は、ＤＩＦ１，ＤＩＦ２がＨレベルであることから、アナログ入力電圧Ｓａは６〔Ｖ〕以上、７〔Ｖ〕未満であることがわかるので、６〔Ｖ〕に相当する３ビット換算の値「Ｂ１：１１０」を出力する。
また、増幅回路１３には、抵抗ｒｂ２を介して入力電圧Ｓａ（＝６．９〔Ｖ〕）と、Ｅ３（＝６．０〔Ｖ〕）との差分値ε（＝０．９〔Ｖ〕）とが入力され、他の入力信号は電気的に絶縁してされているので、増幅回路１３は第２デジタル化回路１４に増幅した信号を出力する。
【００５３】
一方、第２デジタル化回路１４の動作レンジが０〜８〔Ｖ〕（すなわち、ｘ２＝８〔Ｖ〕）、３ビット出力であるとすると、増幅回路１３の増幅率Ａは、
Ａ＝（ｘ２／ｘ１）×２Ｍ１＝８
となり、その出力値ε×Ａは７．２〔Ｖ〕である。したがって、第２デジタル化回路１４は、７．２〔Ｖ〕に相当する３ビット換算の値「Ｂ２：１１１」を出力する。
デジタル信号出力回路１５は、「Ｂ１：１１０」，「Ｂ２：１１１」とから「Ｂ３：１１０１１１」を生成して出力する。なお、「Ｂ３：１１０１１１」は、８〔Ｖ〕をフルレンジとするとした場合には、７．０〔Ｖ〕に相当する。
【００５４】
（ｇ）図１１は本発明のＡ／Ｄ変換回路の第７実施形態を示す回路図である。図１１では、第１デジタル化回路１１は、アナログ入力信号Ｓａの並列処理を行なうｍ個（一般にはｍ＝２Ｍ１）の比較回路ＣＭＰ１，ＣＭＰ２，・・・，ＣＭＰｍから構成される。比較回路ＣＭＰ１，ＣＭＰ２，・・・，ＣＭＰｍは、アナログ入力信号Ｓａを（＋）端子に、基準電圧Ｅ１，Ｅ２，・・・，Ｅｍを（−）端子にそれぞれ入力し、出力端子から、後述するトランジスタスイッチＴｒ１，Ｔｒ２，・・・，Ｔｒｍの制御端子にオン・オフ信号を出力する。比較回路ＣＭＰ１，ＣＭＰ２，・・・，ＣＭＰｍの各基準電圧Ｅ１，Ｅ２，・・・，Ｅｍは、段階的に変化した値（Ｅ１＞Ｅ２＞・・・＞Ｅｍ）に設定される。
また、量子化誤差出力回路１２は、アナログ入力信号Ｓａと基準電圧Ｅ２，・・・，Ｅｍ，Ｅｍ＋１との差を出力するｍ個の差分出力回路ＤＩＦ１，ＤＩＦ２，・・・，ＤＩＦｍと、差分出力回路ＤＩＦ１，ＤＩＦ２，・・・，ＤＩＦｍの出力端子とグランド（ゼロ電位）との間に接続されたツェナーダイオードＺＤ１，ＺＤ２，・・・，ＺＤｍと、差分出力回路ＤＩＦ１，ＤＩＦ２，・・・，ＤＩＦｍの出力端子とグランド（ゼロ電位）との間に接続されたトランジスタスイッチＴｒ１，Ｔｒ２，・・・，Ｔｒｍと、符号化回路１１１とから構成される。Ｅｍ＋１はＥｍよりも小さい値に設定する。Ｅｍ＋１＝０〔Ｖ〕（グランド電位）とする場合には、図１３（Ｂ）に示すように差分出力回路ＤＩＦｍを省略することができる。
【００５５】
図１１では、差分出力回路ＤＩＦｋ（ｋ＝１，２，・・・，ｍ）は入力信号の差分を等倍で出力するものとする。トランジスタスイッチＴｒｋの制御端子には、比較回路ＣＭＰｋの出力信号が入力される。
図１１では、増幅回路１３には、差分出力回路ＤＩＦｋの出力端子が出力端子は抵抗ｒｂｋを介して接続されている。
図１１のＡ／Ｄ変換回路１では、第１デジタル化回路１１の符号化回路１１１を除く部分と、量子化誤差出力回路１２とを単一チップとして構成することができる。
以下、動作レンジを０〜８〔Ｖ〕（すなわち、ｘ１＝８〔Ｖ〕）、ｍ＝８として図１１のＡ／Ｄ変換回路１の動作を説明する。ここでは、Ｅ１＝８〔Ｖ〕，Ｅ２＝７〔Ｖ〕，・・・，Ｅ８＝１〔Ｖ〕とする。
【００５６】
たとえば、アナログ入力電圧Ｓａが６．９〔Ｖ〕の場合、コンパレータＣＭＰ２は負出力となり、Ｔｒ２がオフとなる。一方、差分出力回路ＣＭＰ１が負出力であるので、Ｔｒ１はオフであり、ＤＩＦ１の出力は、本来負であるが、ツェナーダイオードＺＤ１により、ＤＩＦ１の出力は０〔Ｖ〕となり、増幅回路１３には０〔Ｖ〕が入力される。
また、コンパレータＣＭＰ３，ＣＭＰ４，・・・，ＣＭＰ８２は負出力であるのでＴｒ３，Ｔｒ４，・・・，Ｔｒ８は全てオンとなる。このとき、増幅回路１３へは０〔Ｖ〕がそれぞれ入力される。つまり、図１１のＡ／Ｄ変換回路１では、実質上、差分出力回路ＤＩＦ２の結果のみが増幅器１３に入力される。
したがって、符号化回路１１１は、Ｈレベルの信号を差分出力回路ＤＩＦ１，ＤＩＦ２から入力する（差分出力回路ＤＩＦ１，ＤＩＦ３，・・・，ＤＩＦｍはＬレベル）。符号化回路１１１は、ＤＩＦ１，ＤＩＦ２がＨレベルであることから、アナログ入力電圧Ｓａは６〔Ｖ〕以上、７〔Ｖ〕未満であることがわかるので、６〔Ｖ〕に相当する３ビット換算の値「Ｂ１：１１０」を出力する。
【００５７】
また、増幅回路１３には、抵抗ｒｂ２を介して入力電圧Ｓａ（＝６．９〔Ｖ〕）と、Ｅ３（＝６．０〔Ｖ〕）との差分値ε（＝０．９〔Ｖ〕）とが入力され、増幅回路１３は第２デジタル化回路１４に増幅した信号を出力する。
一方、第２デジタル化回路１４の動作レンジが０〜８〔Ｖ〕（すなわち、ｘ２＝８〔Ｖ〕）、３ビット出力であるとすると、増幅回路１３の増幅率Ａは、
Ａ＝（ｘ２／ｘ１）×２Ｍ１＝８
となり、その出力値ε×Ａは７．２〔Ｖ〕である。したがって、第２デジタル化回路１４は、７．２〔Ｖ〕に相当する３ビット換算の値「Ｂ２：１１１」を出力する。
【００５８】
デジタル信号出力回路１５は、「Ｂ１：１１０」，「Ｂ２：１１１」とから「Ｂ３：１１０１１１」を生成して出力する。なお、「Ｂ３：１１０１１１」は、８〔Ｖ〕をフルレンジとするとした場合には、７．０〔Ｖ〕に相当する。
上記した実施形態では、基本となる第１デジタル信号から、より解像度が高い第２デジタル信号を生成し、第２デジタル信号から更に解像度が高い第３デジタル信号を生成する。このようにして、順次解像度が高い第ｎデジタル信号を生成し、これらデジタル信号を合成（結合）してビット数が多いデジタル信号を生成することができる。
【００５９】
（ｈ）図１４は本発明のＡ／Ｄ変換回路の第８実施形態を示す説明図である。図１４において、Ａ／Ｄ変換回路２は、第１デジタル化回路２１１，第１量子化誤差出力回路２２１，第１増幅回路２３１とからなる第１ユニットＵ１と、第２デジタル化回路２１２，第２量子化誤差出力回路２２２，第２増幅回路２３２とからなる第２ユニットＵ２と、第３デジタル化回路２１３，第３量子化誤差出力回路２２３，第３増幅回路２３３とからなる第３ユニットＵ３と、第４デジタル化回路２１４とからなる。
【００６０】
第１デジタル化回路２１１は、アナログ入力信号（Ｓａ）をＭ１ビットでデジタル化して出力する。第１量子化誤差出力回路２２１は、第１デジタル化回路２１１によるアナログ入力信号Ｓａのデジタル化における量子化誤差ε１を出力する。第１増幅回路２３１は、第１量子化誤差出力回路２２１の出力信号を増幅率Ａ１で増幅して出力する。
第２デジタル化回路２１２は、第１増幅回路２３１の出力信号をＭ２ビットでデジタル化して出力する。第２量子化誤差出力回路２２２は、第２デジタル化回路２１２による第１増幅回路の前記出力信号のデジタル化における量子化誤差ε２を出力する。第２増幅回路２３２は、第２量子化誤差出力回路２２２の出力信号を増幅率Ａ２で増幅して出力する。
【００６１】
第３デジタル化回路２１３は、第２増幅回路２３２の出力信号をＭ３ビットでデジタル化して出力する。第３量子化誤差出力回路２２３は、第３デジタル化回路２３１による第２増幅回路の前記出力信号のデジタル化における量子化誤差ε３を出力する。第３増幅回路２３３は、第３量子化誤差出力回路２３２の出力信号を増幅率Ａ３で増幅して出力する。
第４デジタル化回路２１４は、第３増幅回路２３３の出力信号ε３×Ａ３をＭ４ビットでデジタル化して出力する。
デジタル信号出力回路２４は、第１，第２，第３，第４デジタル化回路２１１，２１２，２１３，２１４のデジタル出力値Ｂ１，Ｂ２，Ｂ３，Ｂ４から、デジタル出力値Ｂｑを出力する。
【００６２】
なお、第１量子化誤差出力回路２２１および第１増幅回路２３１、第２量子化誤差出力回路２２２および第２増幅回路２３２、第３量子化誤差出力回路２２３および第３増幅回路２３３に代えて、それぞれ増幅機能を備えた第１，第２，第３量子化誤差出力回路（量子化誤差増幅出力回路）を用いることもできる。
図１４では、第１，第２，第３，第４デジタル化回路２１１，２１２，２１３，２１４、第１，第２，第３量子化誤差出力回路２２１，２２２，２２３、第１，第２，第３増幅回路２３１，２３２，２３３を用いてデジタル信号Ｂｑを生成したが、本実施形態では、第１〜第ｍ＋１（ｍは４以上の整数）のデジタル化回路と、第１〜第ｍの量子化誤差出力回路および増幅回路によりデジタル信号Ｂｑを生成することができることは言うまでもない。
【００６３】
（ｉ）図１５は本発明のＡ／Ｄ変換回路の第９実施形態を示す説明図である。第９実施形態では第８実施形態の第１，第２，第３，第４デジタル化回路２１１，２１２，２１３，２１４を単一のデジタル化共用回路２１としてある。
図１５において、Ａ／Ｄ変換回路２は、デジタル化共用回路２１と、第１，第２，第３量子化誤差出力回路２２１，２２２，２２３と、増幅回路２３１，２３２，２３３と、デジタル信号出力回路２４と、アナログ信号切替え器２５と、サンプルホールド回路２６０，２６１，２６２，２６３と、デジタル信号切替え器２７とからなる。
【００６４】
アナログ信号切替え器２５およびデジタル信号切替え器２７には制御信号ＣＳが入力されており、アナログ信号切替え器２５は、まず制御信号ＣＳに基づきサンプルホールド回路２６０に保持されたアナログ入力信号Ｓａを入力し、これをデジタル化共用回路２１に出力する。
デジタル化共用回路２１は、アナログ入力信号ＳａからＭ１ビットのデジタル信号Ｂ１を生成し、これをデジタル信号切替え器２７に出力する。デジタル信号切替え器２７は、デジタル信号Ｂ１をデジタル信号出力回路２４に出力するとともに、第１量子化誤差出力回路２２１に出力する。デジタル信号出力回路２４は、デジタル信号Ｂ１を所定レジスタに一時保存する。一方、第１量子化誤差出力回路２２１は、アナログ入力信号Ｓａとデジタル信号出力回路２４からのデジタル信号Ｂ１とを入力し、デジタル信号Ｂ１の生成における量子化誤差ε１を検出する。増幅回路２３１は、量子化誤差ε１を増幅率Ａ１で増幅し、ε１×Ａ１としてサンプルホールド回路２６１に出力する。
【００６５】
つぎに、アナログ信号切替え器２５は、制御信号ＣＳに基づきサンプルホールド回路２６１に保持されたアナログ入力信号（ε１×Ａ１）を入力し、これをデジタル化共用回路２１に出力する。デジタル化共用回路２１は、アナログ入力信号（ε１×Ａ１）からＭ２ビットのデジタル信号Ｂ２を生成し、これをデジタル信号出力回路２４および第２量子化誤差出力回路２２２に出力する。デジタル信号出力回路２４は、デジタル信号Ｂ２を所定レジスタに一時保存する。一方、第２量子化誤差出力回路２２２は、増幅回路２３１からのアナログ信号とデジタル信号出力回路２４からのデジタル信号Ｂ２とを入力し、デジタル信号Ｂ２の生成における量子化誤差ε２を検出する。増幅回路２３２は、量子化誤差ε２を増幅率Ａ２で増幅し、ε２×Ａ２としてサンプルホールド回路２６２に出力する。
【００６６】
以下同様にして、デジタル化共用回路２１は、Ｍ３ビットのデジタル信号Ｂ３を生成し、デジタル信号出力回路２４は、デジタル信号Ｂ３を所定レジスタに保存する。第３量子化誤差出力回路２２３が量子化誤差ε３を出力し、増幅回路２３３はε３を増幅率Ａ３で増幅し、ε３×Ａ３としてサンプルホールド回路２６３に出力する。
そして、デジタル化共用回路２１は、Ｍ４ビットのデジタル信号Ｂ４を生成し、デジタル信号出力回路２４は、デジタル信号Ｂ４を所定レジスタに保存する。
デジタル信号出力回路２４は、デジタル信号Ｂ１，Ｂ２，Ｂ３，Ｂ４から、デジタル出力信号Ｂｑを生成して出力する。
図１５では、第１，第２，第３量子化誤差出力回路２２１，２２２，２２３、第１，第２，第３増幅回路２３１，２３２，２３３を用いてデジタル信号Ｂｑを生成したが、本実施形態では、第１〜第ｍ（ｍは４以上の整数）の量子化誤差出力回路および増幅回路によりデジタル信号Ｂｑを生成することができることは言うまでもない。
【００６７】
（ｊ）図１６は本発明のＡ／Ｄ変換回路の第１０実施形態を示す説明図である。第１０実施形態は第８実施形態の第１，第２，第３，第４デジタル化回路２１１，２１２，２１３，２１４を単一のデジタル化回路２１とし、第１，第２，第３量子化誤差出力回路２２１，２２２，２２３を単一の量子化誤差出力回路２２とし、第１，第２，第３増幅回路２３１，２３２，２３３を単一の増幅回路２３としてしてある。
すなわち、図１６において、Ａ／Ｄ変換回路２は、デジタル化共用回路２１と、量子化誤差出力回路２２と、増幅回路２３と、デジタル信号出力回路２４と、アナログ信号切替え器２５と、サンプルホールド回路２６０，２６１とからなる。
【００６８】
アナログ信号切替え器２５には制御信号ＣＳが入力されており、アナログ信号切替え器２５は、まずこの制御信号ＣＳに基づきサンプルホールド回路２６０に保持されたアナログ入力信号Ｓａを入力し、これをデジタル化共用回路２１に出力する。デジタル化共用回路２１は、アナログ入力信号ＳａからＭ１ビットのデジタル信号Ｂ１を生成し、これをデジタル信号出力回路２４に出力する。デジタル信号出力回路２４は、前述の制御信号ＣＳを入力しており、デジタル信号Ｂ１を所定レジスタに一時保存する。
量子化誤差出力回路２２は、アナログ入力信号Ｓａと量子化誤差出力回路２２のデジタル信号Ｂ１とを入力し、デジタル信号Ｂ１の生成における量子化誤差ε１を検出する。増幅回路２３は量子化誤差ε１を増幅率Ａで増幅し、ε１×Ａとしてサンプルホールド回路２６１に出力する。
【００６９】
つぎに、アナログ信号切替え器２５は、制御信号ＣＳに基づきサンプルホールド回路２６１に保持されたアナログ入力信号（ε１×Ａ）を入力し、これをデジタル化共用回路２１に出力する。デジタル化共用回路２１は、アナログ入力信号（ε１×Ａ）からＭ２ビットのデジタル信号Ｂ２を生成し、これをデジタル信号出力回路２４に出力する。デジタル信号出力回路２４は、前述の制御信号ＣＳを入力しており、デジタル信号Ｂ２を所定レジスタに一時保存する。
【００７０】
以下同様にして、デジタル信号Ｂ２の生成における量子化誤差ε２×Ａからデジタル信号Ｂ３を生成し、これをデジタル信号出力回路２４の所定レジスタに一時保存し、デジタル信号Ｂ３の生成における量子化誤差ε３×Ａからデジタル信号Ｂ４を生成し、これをデジタル信号出力回路２４の所定レジスタに一時保存する。
デジタル信号出力回路２４は、デジタル信号Ｂ１，Ｂ２，Ｂ３，Ｂ４から、デジタル出力信号Ｂｑを生成して出力する。
もちろん、本実施形態では、デジタル信号を４つ以上（すなわち、Ｂ１，Ｂ２，Ｂ３，Ｂ４，・・・，Ｂｍ）用いてデジタル出力信号Ｂｑを生成することもできることは言うまでもない。
【００７１】
（ｋ）図１７は本発明の制御装置の第１実施形態を示す説明図である。図１７において、制御装置３は、Ｄ／Ａ変換器３１と、サンプルホールド回路３２１と、差分出力回路３３と、増幅回路３４１，３４２と、アナログマルチプレクサ３５と、Ａ／Ｄ変換器３６と、制御演算回路３７と、制御信号生成回路３８からなるもので、制御対象３９を制御している。
【００７２】
Ｄ／Ａ変換器３１は、制御演算回路３７からデジタル目標値信号Ｓｔｇｔを入力し、これをアナログ信号に変換して差分出力回路３３の一方の入力端子に出力する。また、制御対象３９からのアナログ信号Ｓａはサンプルホールド回路３２１に保持される。サンプルホールド回路３２１は、保持したアナログ値を差分出力回路３３の他方の入力端子に出力する。差分出力回路３３は、差分をアナログマルチプレクサ３５に出力する。なお、アナログマルチプレクサ３５は制御演算回路３７により制御される。
初期状態では、制御演算回路３７は、目標値信号として、精度が低いデジタル目標値Ｓｔｇｔ１を出力しており、差分出力回路３３は、デジタル目標値Ｓｔｇｔ１に対応するアナログ信号と制御対象３９からのアナログ信号Ｓａとの差分を出力する。たとえば、デジタル目標値が、「０１１０１０１１０」である場合には、Ｓｔｇｔ１は、「０１１００００００」である。
アナログマルチプレクサ３５は増幅器が接続されない端子から差分値を出力し、Ａ／Ｄ変換器３６はこの差分値をＮビットのデジタル信号に変換して、制御演算回路３７に出力する。制御演算回路３７は当該差分値がゼロとなるようなデジタル値を制御信号生成回路３８に出力し、御信号生成回路３８は所定の操作信号Ｓｃを制御対象３９に出力する。
【００７３】
制御演算回路３７は、差分値がゼロに近くなると、増幅器３４１からの信号がＡ／Ｄ変換器３６に入力されるようにアナログマルチプレクサ３５を切り替える。制御演算回路３７は、目標値信号として、精度がＳｔｇｔ１より高いデジタル目標値Ｓｔｇｔ２を出力する。デジタル目標値が、上述した「０１１０１０１１０」である場合には、Ｓｔｇｔ２は、「０１１０１００００」である。これにより、Ａ／Ｄ変換器３６が出力する差分値は増幅され、Ａ／Ｄ変換器３６はこの増幅した差分値をデジタル信号に変換して、制御演算回路３７に出力する。
【００７４】
同様に、制御演算回路３７は、増幅した差分値がゼロに近くなると、増幅器３４２からの信号がＡ／Ｄ変換器３６に入力されるようにアナログマルチプレクサ３５を切り替える。これにより、Ａ／Ｄ変換器３６が出力する差分値はさらに増幅され、Ａ／Ｄ変換器３６はこの増幅した差分値をデジタル信号Ｂ３に変換して、制御演算回路３７に出力する。
【００７５】
（ｌ）図１８は本発明の制御装置の第２実施形態を示す説明図である。図１８において、制御装置３は、複数のＤＣ／ＤＣ信号変換ユニット（ＤＤＣ１，ＤＤＣ２，・・・，ＤＤＣｎ）と、制御演算回路３７と、制御信号生成回路３８とからなる。
ユニットＤＤＣ１，ＤＤＣ２，・・・，ＤＤＣｎは、Ｄ／Ａ変換器３１と、サンプルホールド回路３２と、差分出力回路３３と、増幅回路３４（増幅率Ａ１，Ａ２，・・・，Ａｎ）と、Ａ／Ｄ変換器３６とからなる。また、制御演算回路３７は、目標値制御回路３７１と、主制御回路３７２と、デジタル目標信号出力回路Ｐ０，Ｐ２，・・・，Ｐｎ−１とから構成されている。
【００７６】
第２実施形態では、目標値をＴ１Ｔ２Ｔ３・・・Ｔｎのデジタル値で設定できる。まず、目標値制御回路３７１はユニットＤＤＣ１に目標値Ｔ１を出力する。ユニットＤＤＣ１に入力された目標値Ｔ１はＤ／Ａ変換器３１によりアナログ信号に変換される。差分出力回路３３は、制御対象３９からのアナログ信号Ｓａと、目標値Ｔ１に相当するアナログ信号との差分値を生成する。この差分値は、増幅回路３４により増幅率Ａ１で増幅された後、Ａ／Ｄ変換器３６によりデジタル信号に変換され主制御回路３７２に出力され、主制御回路３７２は、この差分値を上記差分値が０となるようなデジタル信号を制御信号生成回路３８に送出する。
【００７７】
上記の差分値が所定範囲内となったときは目標値制御回路３７１は、ユニットＤＤＣ２に目標値Ｔ２を出力する。ユニットＤＤＣ２に入力された目標値Ｔ２はＤ／Ａ変換器３１によりアナログ信号に変換される。差分出力回路３３は、ユニットＤＤＣ１の増幅回路３４からのアナログ信号と、目標値Ｔ２に相当するアナログ信号との差分値を生成する。この差分値は、増幅回路３４により増幅率Ａ２で増幅された後、Ａ／Ｄ変換器３６によりデジタル信号に変換され主制御回路３７２に出力され、主制御回路３７２は、上記差分値が０となるように制御対象３９を制御する。
【００７８】
以下、同様にしてユニットＤＤＣｋ−１の差分値増幅回路３４の差分値が所定範囲内となったとき、ユニットＤＤＣｋ（ｋ＝３，・・・，ｎ）の差分値に基づいて制御対象３９の制御を行なう。
たとえば、ｎ＝３である場合（すなわち、ＤＣ／ＤＣ信号変換ユニットがＤＤＣ１，ＤＤＣ２，・・・，ＤＤＣ３の３つからなる場合）において、Ｔ１＝０１０，Ｔ２＝１１０，Ｔ３＝００１であるとする。制御対象３９からのアナログ信号ＳａとＴ１＝０１０に相当するアナログ値（ＤＤＣ１のＤ／Ａ変換器３１の出力）との差分値が、図１９（ａ）の所定範囲（F１で示す範囲）に入ったときには、主制御回路３７２は当該差分値が、Ｔ２＝１１０に近づくように制御対象３９を制御する。
この制御の結果、ＤＤＣ１の増幅器３４からのアナログ値とＴ２＝１１０に相当するアナログ値（ＤＤＣ２のＤ／Ａ変換器３１の出力）との差分値が図１９（ｂ）所定範囲（F２で示す範囲）に入ったときには、主制御回路３７２は当該差分値が、Ｔ３＝００１に近づくように制御対象３９を制御する（図１９（ｃ）参照）。
【００７９】
目標値がわかっていれば、最適なＴ１，Ｔ２，・・・，Ｔｎを予め決定することができる。図２０（Ａ）は、ｎ＝３のときのＴ１，Ｔ２，Ｔ３の決定例を示している。目標値が「０１０１１０００１」である場合、Ｔ３は「００１」である（図２０（Ａ）（ａ）参照）。Ｔ２は、９ビットのうち中位３ビットおよび上位３ビットからなるビット列を参照して決定される。Ｔ２は、Ｔ３が「０１０１１０ｘｘｘ」である場合に、「ｘｘｘ」の値に応じて決定される。「ｘｘｘ」がたとえば「１１０」であるときには、Ｔ２は「１１１」とされるが、ここでは「ｘｘｘ」は「００１」であるので、Ｔ２は「１１０」である（図２０（Ａ）（ｂ），（ｃ）参照）。
また、上位３ビットはＴ３が「０１０ｙｙｙｘｘｘ」である場合に、「ｙｙｙ」の値に応じて決定される。「ｙｙｙ」がたとえば「００１」であるときには、Ｔ２は「０１０」とされるが、ここでは「ｙｙｙ」は「１１０」であるので、Ｔ１は「０１１」である（図２０（Ａ）（ｄ）参照）。
【００８０】
図２０（Ｂ）は、制御に際してＴ１，Ｔ２，Ｔ３による制御の説明図である。まず、図２０（Ｂ）（ａ）に示すように、まず、Ｔ１による制御、すなわち実際値（黒丸で示す）が「０１１００００００」に近づくような制御が行なわれる（図２０（Ｂ）（ａ）参照）。実際値が、Ｔ２により制御可能な範囲内となると（図２０（Ｂ）（ｂ）参照）、Ｔ２による制御、すなわち、実際値が「０１０１１０」に近づくような制御がなされる（図２０（Ｂ）（ｃ）参照）。
この後、実際値が、Ｔ３により制御可能な範囲内となると「０１０１１０００１」に近づくような制御がなされる（図２０（Ｂ）（ｄ）参照）。
【００８１】
（ｍ）図２１は本発明の制御装置の第３実施形態を示す説明図である。図２１においては、制御装置３は、ＤＣ／ＤＣ信号変換装置ＤＤＣと、制御演算回路３７と、制御信号生成回路３８とからなる。ＤＣ／ＤＣ信号変換装置ＤＤＣは、単一であり、図１８におけるＤＤＣ１，ＤＤＣ２，・・・，ＤＤＣｎとして機能する。
ＤＣ／ＤＣ信号変換装置ＤＤＣは、Ｄ／Ａ変換器３１と、サンプルホールド回路３２１，３２２と、差分出力回路３３と、増幅回路３４と、アナログマルチプレクサ３５と、Ａ／Ｄ変換器３６とからなる。また、制御演算回路３７は、目標値制御回路３７１と、差分値発生回路３７２と、制御データ生成回路３７３と、デジタル目標信号出力回路Ｐとから構成されている。
【００８２】
第３実施形態では、目標値をデジタル値で設定でき、まず、目標値制御回路３７１はＤＣ／ＤＣ信号変換装置ＤＤＣに目標値Ｔ１を出力する。ＤＣ／ＤＣ信号変換装置ＤＤＣに入力された目標値Ｔ１はＤ／Ａ変換器３１によりアナログ信号に変換される。アナログマルチプレクサ３５は、制御対象３９からのアナログ信号Ｓａを入力するように設定され、差分出力回路３３は、制御対象３９からのアナログ信号Ｓａと、目標値Ｔ１に相当するアナログ信号との差分値を生成する。この差分値は、増幅回路３４により増幅率Ａで増幅された後、Ａ／Ｄ変換器３６によりデジタル信号に変換され主制御回路３７２に出力され、主制御回路３７２は、上記差分値が０となるように制御対象３９を制御する。
【００８３】
上記の差分値が０に近づいたときは目標値制御回路３７１は、デジタル目標信号出力回路Ｐに目標値Ｔ２をセットし、デジタル目標信号出力回路ＰはＤＣ／ＤＣ信号変換装置ＤＤＣにＢ２を出力する。ＤＣ／ＤＣ信号変換装置ＤＤＣに入力された目標値Ｔ２はＤ／Ａ変換器３１によりアナログ信号に変換される。アナログマルチプレクサ３５は、サンプルホールド回路３２２に保持された差分値が差分出力回路３３に出力されるようにセットされており、差分出力回路３３は、目標値Ｂ２に相当するアナログ値と目標値Ｂ１の量子化における差分値との差分を出力する。
【００８４】
この差分値は、増幅回路３４により増幅率Ａで増幅された後、Ａ／Ｄ変換器３６によりデジタル信号に変換され差分値発生回路３７２に出力され、差分値発生回路３７２は、この差分値を制御データ発生回路３７３に出力する。差分値発生回路３７２は、上記差分値が０となるように制御対象３９を制御する。以下、同様にしてＴ３，Ｔ４，・・・が０となるような制御がなされる。
【００８５】
（ｍ）図２２は本発明の制御装置の第４実施形態を示す説明図である。図２２において、制御装置３は、ｒ個の差分データ生成ユニットＤＧＵ１，ＤＧＵ２，・・・，ＤＧＵｒと、制御演算回路３７と、制御信号生成回路３８とから構成されている。
差分データ生成ユニットＤＧＵ１，ＤＧＵ２，・・・，ＤＧＵｒは、相互に独立しており、制御対象３９からＳａｓ１，Ｓａｓ２，・・・，Ｓａｓｒを入力するとともに、目標値Ｓｄｔ１，Ｓｄｔ２，・・・，Ｓｄｔｒを入力して、第１，第２，第３実施形態で説明した制御を行なうことができる。
たとえば、差分データ生成ユニットＤＧＵ１，ＤＧＵ２，・・・，ＤＧＵｒは、それぞれ、図１７の制御装置３の複数のＤＣ／ＤＣ信号変換ユニット（ＤＤＣ１，ＤＤＣ２，・・・，ＤＤＣｎ）、あるいは図２１のＤＣ／ＤＣ信号変換装置ＤＤＣにより構成することができる。
【００８６】
（ｎ）図２３は本発明の制御装置の第４実施形態を示す説明図である。図２３では、１つの差分データ生成ユニットＤＧＵで複数の差分データ生成ユニットを共用している。
【００８７】
（ｏ）図２４は本発明の絶縁型Ａ／Ｄ変換装置５を示している。図２４では、アナログ信号Ｓａ１，Ｓａ２，Ｓａ３，Ｓａ４を入力する、（ａ）〜（ｊ）に示したＡ／Ｄ変換回路５１１，５１２，５１３，５１４と、アイソレータＩ１，Ｉ２，Ｉ３，Ｉ４と、デジタル信号マルチプレクサ５２とからなる。各Ａ／Ｄ変換回路への電源回路は、絶縁型ＤＣ／ＤＣコンバータにより絶縁されている。
Ａ／Ｄ変換回路５１１，５１２，５１３，５１４として、第１〜第１０実施形態のＡ／Ｄ変換回路を用いることで、従来の絶縁型Ａ／Ｄ変換装置と比べて十分に低コストの絶縁型Ａ／Ｄ変換装置の実現が可能となる。なお、図２４では、Ａ／Ｄ変換回路を４段にして構成したが５段以上にして構成することができることは言うまでもない。
【図面の簡単な説明】
【００８８】
【図１】（Ａ）は従来の逐次比較型のＡ／Ｄ変換回路を示す説明図、（Ｂ）は従来の並列処理型のＡ／Ｄ変換回路を示す説明図である。
【図２】図１（Ａ），（Ｂ）のＡ／Ｄ変換回路を用いた制御装置の説明図である。
【図３】従来の絶縁型Ａ／Ｄ変換装置の説明図である。
【図４】絶縁型Ａ／Ｄ変換装置に使用される変換器を示す図であり、（Ａ）は絶縁型変圧器を示す図、（Ｂ）に示すフォトカプラ示す図である。
【図５】本発明のＡ／Ｄ変換回路の第１実施形態を示す説明図である。
【図６】本発明のＡ／Ｄ変換回路の第２実施形態を示す回路図である。
【図７】本発明のＡ／Ｄ変換回路の第３実施形態を示す回路図である。
【図８】本発明のＡ／Ｄ変換回路の第４実施形態を示す回路図である。
【図９】本発明のＡ／Ｄ変換回路の第５実施形態を示す回路図である。
【図１０】本発明のＡ／Ｄ変換回路の第６実施形態を示す回路図である。
【図１１】本発明のＡ／Ｄ変換回路の第７実施形態を示す回路図である。
【図１２】（Ａ）は図７のＡ／Ｄ変換回路において差分出力回路を省略する場合の説明図、（Ｂ）は図８のＡ／Ｄ変換回路において差分出力回路を省略する場合の説明図、（Ｃ）は図９のＡ／Ｄ変換回路において差分出力回路を省略する場合の説明図である。
【図１３】（Ａ）は図１０のＡ／Ｄ変換回路において差分出力回路を省略する場合の説明図、（Ｂ）は図１１のＡ／Ｄ変換回路において差分出力回路を省略する場合の説明図である。
【図１４】本発明のＡ／Ｄ変換回路の第８実施形態を示す説明図である。
【図１５】本発明のＡ／Ｄ変換回路の第９実施形態を示す説明図である。
【図１６】本発明のＡ／Ｄ変換回路の第１０実施形態を示す説明図である。
【図１７】本発明の制御装置の第１実施形態を示す説明図である。
【図１８】本発明の制御装置の第２実施形態を示す説明図である。
【図１９】図１８の制御装置における制御例の説明図である。
【図２０】（Ａ）は図１８の制御装置における目標値の他の決定例を示す説明図、（Ｂ）は（Ａ）に決定より決定された目標値に基づく制御例を示す説明図である。
【図２１】本発明の制御装置の第３実施形態を示す説明図である。
【図２２】本発明の制御装置の第４実施形態を示す説明図である。
【図２３】本発明の制御装置の第４実施形態を示す説明図である。
【図２４】本発明の絶縁型Ａ／Ｄ変換装置を示す説明図である。
【符号の説明】
【００８９】
１，２  Ａ／Ｄ変換回路
３  制御装置
５  絶縁型Ａ／Ｄ変換装置
１１  第１デジタル化回路
１２  量子化誤差出力回路
１３，３４１，３４２  増幅回路
１４  第２デジタル化回路
１５  デジタル信号出力回路
２１  デジタル化共用回路
２２  量子化誤差出力回路
２４  デジタル信号出力回路
２５  アナログ信号切替え器
２７  デジタル信号切替え器
３１  Ｄ／Ａ変換器
３３，１２２，ＤＩＦｋ  差分出力回路
３５  アナログマルチプレクサ
３６  Ａ／Ｄ変換器
３７  制御演算回路
３８  制御信号生成回路
３９  制御対象
５２  デジタル信号マルチプレクサ
１１１  符号化回路
１２１  Ｄ／Ａ変換器
１２２  差分出力回路
２１１  第１デジタル化回路
２１２  第２デジタル化回路
２１３  第３デジタル化回路
２１４  第４デジタル化回路
２２１  第１量子化誤差出力回路
２２２  第２量子化誤差出力回路
２２３  第３量子化誤差出力回路
２３１  第１増幅回路
２３２  第２増幅回路
２３３  第３増幅回路
２６０，２６１，３２１  サンプルホールド回路
３７１  目標値制御回路
３７２  主制御回路
５１１，５１２，５１３，５１４  Ａ／Ｄ変換回路
Ｉ１，Ｉ２，Ｉ３，Ｉ４  アイソレータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【手続補正書】
【提出日】平成15年9月30日(2003.9.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
アナログ入力信号（Ｓａ）をＭ１ビットでデジタル化して出力する第１デジタル化回路と、
前記第１デジタル化回路による前記アナログ入力信号（Ｓａ）のデジタル化における量子化誤差（ε）を出力する量子化誤差出力回路と、
前記量子化誤差出力回路の出力信号を所定増幅率（Ａ）で増幅して出力する増幅回路と、
前記増幅回路の出力信号（ε×Ａ）をＭ２ビットでデジタル化して出力する第２デジタル化回路と、
前記第１デジタル化回路のデジタル出力値Ｂ１と、前記第２デジタル化回路のデジタル出力値Ｂ２とから、デジタル出力値Ｂ３を生成するデジタル信号出力回路と、
を備えたことを特徴とするＡ／Ｄ変換回路。