(57)【要約】【課題】  簡単な回路構成で、ＥＳＤ等によって電圧が上昇した電源入力端子から他の電源入力端子に電流を流すことによって該電源入力端子の電圧上昇を抑制することができ、ＥＳＤ等のサージ電圧の電源入力端子への印加に対して、各電源入力端子間で相互に電流を流すことで各電源入力端子における異常な電圧上昇をそれぞれ抑制することができる電源保護回路を得る。【解決手段】  電源電圧モニタ回路２は、第１電源入力端子Ｔ１及び第２電源入力端子Ｔ２のいずれか一方に電圧が印加されると、該電圧を、ＰＭＯＳトランジスタＰ１のサブストレートゲートに印加すると共に、遅延回路１１で遅延させて第１電源入力端子Ｔ１と第２電源入力端子Ｔ２との間に接続されたＰＭＯＳトランジスタＰ１のゲートに印加するようにした。【選択図】  図７
2005101325.tif 000002
【特許請求の範囲】
【請求項１】
複数の電源入力端子を備えた回路に対して、該電源入力端子に印加されたＥＳＤ等の異常電圧から保護する電源保護回路において、
対応する電源入力端子間に接続された第１のＭＯＳトランジスタと、
該第１のＭＯＳトランジスタが接続された各電源入力端子の電圧を監視し、一方の電源入力端子に印加された電圧を対応する該第１のＭＯＳトランジスタのサブストレートゲートに出力すると共に、該電源入力端子に印加された電圧を所定時間遅延させて該第１のＭＯＳトランジスタのゲートに出力する電源電圧モニタ回路と、
を備え、
前記電源電圧モニタ回路は、電源入力端子に電圧が印加されると、所定の期間、前記第１のＭＯＳトランジスタをオンさせて該電源入力端子から他方の電源入力端子に電流を流すことを特徴とする電源保護回路。
【請求項２】
前記電源電圧モニタ回路は、電源入力端子の電圧上昇から数ｎｓｅｃから数百ｎｓｅｃ遅らせてオフさせるように、対応する前記第１のＭＯＳトランジスタのゲート電圧を変化させることを特徴とする請求項１記載の電源保護回路。
【請求項３】
前記電源電圧モニタ回路は、
入力された電圧を前記所定時間遅延させて前記第１のＭＯＳトランジスタのゲートに出力する遅延回路と、
所定の第１の電源入力端子の電圧に応じて作動し、オンすると第１のＭＯＳトランジスタのサブストレートゲートと該遅延回路の入力端を所定の第２の電源入力端子にそれぞれ接続する第２のＭＯＳトランジスタと、
オンすると第１のＭＯＳトランジスタのサブストレートゲートと該遅延回路の入力端を第１の電源入力端子にそれぞれ接続する第３のＭＯＳトランジスタと、
第１の電源入力端子の電圧に応じて作動し、オンすると該第３のＭＯＳトランジスタをオンさせる第４のＭＯＳトランジスタと、
第１の電源入力端子の電圧に応じて作動し、オンすると該第３のＭＯＳトランジスタのゲートに第２の電源入力端子の電圧を印加する、該第４のＭＯＳトランジスタと相補形トランジスタをなす第５のＭＯＳトランジスタと、
を備え、
前記第３のＭＯＳトランジスタは、第４のＭＯＳトランジスタがオフしているときにオンする第５のＭＯＳトランジスタから第２の電源入力端子の電圧がゲートに入力されることを特徴とする請求項１又は２記載の電源保護回路。
【請求項４】
前記遅延回路は、
該遅延回路の入力端と出力端との間に接続された抵抗と、
該遅延回路の出力端と接地電圧との間に接続されたコンデンサと、
を備えることを特徴とする請求項３記載の電源保護回路。
【請求項５】
前記第１のＭＯＳトランジスタ及び電源電圧モニタ回路は、異なる電源入力端子間にそれぞれ対応して設けられることを特徴とする請求項１、２、３又は４記載の電源保護回路。
【請求項６】
２以上の整数であるＮ個の電源入力端子に対して（Ｎ−１）個の前記第１のＭＯＳトランジスタ及び電源電圧モニタ回路をそれぞれ備えることを特徴とする請求項５記載の電源保護回路。
【請求項７】
２以上の整数であるＮ個の電源入力端子に対してＮ個の前記第１のＭＯＳトランジスタ及び電源電圧モニタ回路をそれぞれ備えることを特徴とする請求項５記載の電源保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路における静電対策用の電源保護回路に関し、特にＥＳＤ（electrostatic discharge）等によって電源入力端子の電圧が異常に上昇することを防止する電源保護回路に関する。
【背景技術】
【０００２】
近年、半導体集積回路における微細化技術の進歩に伴って、ＩＣの耐圧の低下が問題になっている。特に、ＭＯＳトランジスタを使用したＩＣの場合、微細化を図るためには該ＭＯＳトランジスタにおける絶縁酸化膜の厚みを薄くしなければならず、これに伴って該ＭＯＳトランジスタの耐圧が低下する傾向にあった。このため、ＩＣが動作していないときに、ＥＳＤ等による電源入力端子の電圧上昇が原因でＩＣに不具合が生じることがあった。このような現象は、ＩＣの微細化が進むにしたがって顕著に現れるようになってきている。
【０００３】
そこで、従来一般的にＥＳＤに対する電源保護回路としては図１０に示すような回路構成があった。
図１０の電源保護回路１００では、ＥＳＤによる電源電圧ＶＣＣ２の上昇を、ＰＭＯＳトランジスタ１０１を使用して他の電源系、例えば電源電圧ＶＣＣ１へ電流を流すことにより電源電圧ＶＣＣ２の上昇を緩和する。通常動作時は、高電圧側の電源電圧ＶＣＣ１にＰＭＯＳトランジスタ１０１のゲートが接続されており、ＰＭＯＳトランジスタ１０１がオフしているため電源電圧ＶＣＣ１が供給される電源入力端子１０２から電源電圧ＶＣＣ２が供給される電源入力端子１０３に電流が流れることはない。電源電圧ＶＣＣ１及びＶＣＣ２が共に供給されていない状態で、ＥＳＤによって電源入力端子１０３の電圧が上昇した場合、ＰＭＯＳトランジスタ１０１がオンして電源入力端子１０２へ電流が流れる。
【０００４】
図１０のような電源保護回路１００の場合、通常状態で、電源電圧ＶＣＣ２のみ供給されていると定常的に電源入力端子１０３から電源入力端子１０２へ電流が流れるという問題があった。このような電流を防止するように考えられたのが図１１の回路である（例えば、特許文献１参照。）。
図１１のような電源保護回路１１０では、通常動作時に電源電圧ＶＣＣ１及びＶＣＣ２の供給の有無にかかわらず、他の電源系へ電流が流れることを防止する。
【０００５】
例えば、電源電圧ＶＣＣ１のみ供給されている場合、ＰＭＯＳトランジスタ１１１はオンするが、ダイオード１１２が、電源電圧ＶＣＣ１が供給される電源入力端子１１３から電源電圧ＶＣＣ２が供給される電源入力端子１１４へ電流が流れることを防止する。また、電源電圧ＶＣＣ２のみ供給されている場合、ＰＭＯＳトランジスタ１１１のゲートには電源電圧ＶＣＣ２が印加されるため、ＰＭＯＳトランジスタ１１１はオフして電源入力端子１１４から電源入力端子１１３へ電流が流れることを防止する。
【０００６】
また、ＥＳＤによって電源電圧ＶＣＣ２が上昇した場合、ＰＭＯＳトランジスタ１１１のゲート電圧の上昇によりＰＭＯＳトランジスタ１１１がオフする。このオフする時間を遅延させることにより、電源入力端子１１４からＰＭＯＳトランジスタ１１１及びダイオード１１２を介して電源入力端子１１３へ電流を流し、電源電圧ＶＣＣ２の上昇を緩和している。
【特許文献１】特開２０００−２４３８４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、図１１の場合、通常動作時において、電源入力端子１１３のみ電源電圧の供給があった場合、ＰＭＯＳトランジスタ１１１は、電源入力端子１１４に電源電圧の供給がないためオンする。したがって、電源入力端子１１３から電源入力端子１１４へ電流が流れるのを防止するため、ダイオード１１２が必要となっている。ＥＳＤによる電源電圧ＶＣＣ２の上昇を電源電圧ＶＣＣ１へ電流を流すことで緩和しているが、ＥＳＤによる電源電圧ＶＣＣ１の電圧上昇に対しては、ダイオード１１２によりスムーズな電流経路がなくなるという問題があった。
【０００８】
本発明は、上記のような問題を解決するためになされたものであり、簡単な回路構成で、ＥＳＤ等によって電圧が上昇した電源入力端子から他の電源入力端子に電流を流すことにより該電源入力端子の電圧上昇を抑制することができ、ＥＳＤ等のサージ電圧の電源入力端子への印加に対して、各電源入力端子間で相互に電流を流すことで各電源入力端子における異常な電圧上昇をそれぞれ抑制することができる電源保護回路を得ることを目的とする。
【課題を解決するための手段】
【０００９】
この発明に係る電源保護回路は、複数の電源入力端子を備えた回路に対して、該電源入力端子に印加されたＥＳＤ等の異常電圧から保護する電源保護回路において、
対応する電源入力端子間に接続された第１のＭＯＳトランジスタと、
該第１のＭＯＳトランジスタが接続された各電源入力端子の電圧を監視し、一方の電源入力端子に印加された電圧を対応する該第１のＭＯＳトランジスタのサブストレートゲートに出力すると共に、該電源入力端子に印加された電圧を所定時間遅延させて該第１のＭＯＳトランジスタのゲートに出力する電源電圧モニタ回路と、
を備え、
前記電源電圧モニタ回路は、電源入力端子に電圧が印加されると、所定の期間、前記第１のＭＯＳトランジスタをオンさせて該電源入力端子から他方の電源入力端子に電流を流すものである。
【００１０】
具体的には、前記電源電圧モニタ回路は、電源入力端子の電圧上昇から数ｎｓｅｃから数百ｎｓｅｃ遅らせてオフさせるように、対応する前記第１のＭＯＳトランジスタのゲート電圧を変化させるようにした。
【００１１】
また、前記電源電圧モニタ回路は、
入力された電圧を前記所定時間遅延させて前記第１のＭＯＳトランジスタのゲートに出力する遅延回路と、
所定の第１の電源入力端子の電圧に応じて作動し、オンすると第１のＭＯＳトランジスタのサブストレートゲートと該遅延回路の入力端を所定の第２の電源入力端子にそれぞれ接続する第２のＭＯＳトランジスタと、
オンすると第１のＭＯＳトランジスタのサブストレートゲートと該遅延回路の入力端を第１の電源入力端子にそれぞれ接続する第３のＭＯＳトランジスタと、
第１の電源入力端子の電圧に応じて作動し、オンすると該第３のＭＯＳトランジスタをオンさせる第４のＭＯＳトランジスタと、
第１の電源入力端子の電圧に応じて作動し、オンすると該第３のＭＯＳトランジスタのゲートに第２の電源入力端子の電圧を印加する、該第４のＭＯＳトランジスタと相補形トランジスタをなす第５のＭＯＳトランジスタと、
を備え、
前記第３のＭＯＳトランジスタは、第４のＭＯＳトランジスタがオフしているときにオンする第５のＭＯＳトランジスタから第２の電源入力端子の電圧がゲートに入力されるようにした。
【００１２】
具体的には、前記遅延回路は、
該遅延回路の入力端と出力端との間に接続された抵抗と、
該遅延回路の出力端と接地電圧との間に接続されたコンデンサと、
を備えるようにした。
【００１３】
また、前記第１のＭＯＳトランジスタ及び電源電圧モニタ回路を、異なる電源入力端子間にそれぞれ対応して設けるようにした。
【００１４】
この場合、２以上の整数であるＮ個の電源入力端子に対して（Ｎ−１）個の前記第１のＭＯＳトランジスタ及び電源電圧モニタ回路をそれぞれ備えるようにした。
【００１５】
また、２以上の整数であるＮ個の電源入力端子に対してＮ個の前記第１のＭＯＳトランジスタ及び電源電圧モニタ回路をそれぞれ備えるようにしてもよい。
【発明の効果】
【００１６】
本発明の電源保護回路によれば、ＥＳＤ等によって対応する電源入力端子のいずれかの電圧が上昇すると、所定の期間、電圧が上昇した電源入力端子から他の電源入力端子に電流を流すことができ、該電源入力端子の電圧上昇を抑制することができ、内部回路の不具合の発生を防止することができる。また、多数の電源入力端子を有するＩＣ等において、異常な高電圧の印加による各電源入力端子の電圧上昇を抑制することができ、微細化によるＩＣの耐圧の低下を補うことができ、ＥＳＤ等によるＩＣの不具合の発生を防止することができるため、信頼性の向上を図ることができる。
【発明を実施するための最良の形態】
【００１７】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における電源保護回路の構成例を示した図である。
図１において、電源保護回路１は、第１電源電圧ＶＣＣ１が供給される第１電源入力端子Ｔ１及び第２電源電圧ＶＣＣ２が供給される第２電源入力端子Ｔ２の電圧をそれぞれモニタする電源電圧モニタ回路２と、ＰＭＯＳトランジスタＰ１とを備えている。なお、ＰＭＯＳトランジスタＰ１は第１のＭＯＳトランジスタをなす。電源電圧モニタ回路２は、第１電源入力端子Ｔ１及び第２電源入力端子Ｔ２の電圧に応じてＰＭＯＳトランジスタＰ１のゲートＧ及びサブストレートゲート（バックゲートともいう）Ｂにそれぞれ電圧を供給する。
【００１８】
図１の電源電圧モニタ回路２の通常時の動作について、図２〜図４を用いて説明する。なお、図２〜図４で、ＢはＰＭＯＳトランジスタＰ１のサブストレートゲートを、ＧはＰＭＯＳトランジスタＰ１のゲートをそれぞれ示している。
図２は、第１電源入力端子Ｔ１に第１電源電圧ＶＣＣ１が供給され、第２電源入力端子Ｔ２に第２電源電圧ＶＣＣ２が供給されていない場合を示している。図２の場合、電源電圧モニタ回路２は、ＰＭＯＳトランジスタＰ１のゲート及びサブストレートゲートに第１電源電圧ＶＣＣ１をそれぞれ供給する。
図３は、第２電源入力端子Ｔ２に第２電源電圧ＶＣＣ２が供給され、第１電源入力端子Ｔ１に第１電源電圧ＶＣＣ１が供給されていない場合を示している。図３の場合、電源電圧モニタ回路２は、ＰＭＯＳトランジスタＰ１のゲート及びサブストレートゲートに第２電源電圧ＶＣＣ２をそれぞれ供給する。
【００１９】
図４は、第１電源入力端子Ｔ１に第１電源電圧ＶＣＣ１が、第２電源入力端子Ｔ２に第２電源電圧ＶＣＣ２がそれぞれ供給されている場合を示している。図４の場合、電源電圧モニタ回路２は、ＰＭＯＳトランジスタＰ１のゲート及びサブストレートゲートに第１電源電圧ＶＣＣ１をそれぞれ供給する。
また、図２及び図４において、電源電圧モニタ回路２は、ＰＭＯＳトランジスタＰ１のゲート電圧Ｖｇの上昇を第１電源電圧ＶＣＣ１の上昇よりも数ｎｓｅｃから数百ｎｓｅｃ遅らせている。同様に、図３及び図４において、電源電圧モニタ回路２は、ＰＭＯＳトランジスタＰ１のゲート電圧Ｖｇの上昇を第２電源電圧ＶＣＣ２の上昇よりも数ｎｓｅｃから数百ｎｓｅｃ遅らせている。
【００２０】
ＰＭＯＳトランジスタＰ１のゲート電圧Ｖｇが第１電源電圧ＶＣＣ１又は第２電源電圧ＶＣＣ２よりも小さい場合、ＰＭＯＳトランジスタＰ１は、完全にオフしない。しかし、図２〜図４で分かるように、通常、第１電源電圧ＶＣＣ１及び第２電源電圧ＶＣＣ２の各立ち上がり時間は、前記遅延時間よりも十分遅いため、通常動作時における電源のオン又はオフによって、第１電源入力端子Ｔ１から第２電源入力端子Ｔ２へ、又は第２電源入力端子Ｔ２から第１電源入力端子Ｔ１へ流れる電流はほとんどない。
【００２１】
一方、ＥＳＤによる電圧上昇は数百ｎｓｅｃ以下と考えられるため、ＥＳＤによって第１電源入力端子Ｔ１の電圧が上昇した場合、図５で示すように、電源電圧モニタ回路２は、ＰＭＯＳトランジスタＰ１をオンさせて第２電源入力端子Ｔ２へ電流を流して第１電源入力端子Ｔ１の電圧上昇を制限することができる。同様に、ＥＳＤによって第２電源入力端子Ｔ２の電圧が上昇した場合、図６で示すように、電源電圧モニタ回路２は、ＰＭＯＳトランジスタＰ１をオンさせて第１電源入力端子Ｔ１へ電流を流して第２電源入力端子Ｔ２の電圧上昇を制限することができる。なお、図５及び図６においても、ＢはＰＭＯＳトランジスタＰ１のサブストレートゲートを、ＧはＰＭＯＳトランジスタＰ１のゲートをそれぞれ示している。
【００２２】
次に、図７は、図１の電源電圧モニタ回路２の回路例を示した図である。
図７において、電源電圧モニタ回路２は、ＰＭＯＳトランジスタＰ２〜Ｐ４、ＮＭＯＳトランジスタＮ１及び遅延回路１１で構成されている。なお、ＰＭＯＳトランジスタＰ２は第２のＭＯＳトランジスタを、ＰＭＯＳトランジスタＰ３は第３のＭＯＳトランジスタを、ＰＭＯＳトランジスタＰ４は第５のＭＯＳトランジスタを、ＮＭＯＳトランジスタＮ１は第４のＭＯＳトランジスタをそれぞれなす。
【００２３】
第２電源入力端子Ｔ２と接地電圧との間には、ＰＭＯＳトランジスタＰ４及びＮＭＯＳトランジスタＮ１が直列に接続されており、ＰＭＯＳトランジスタＰ４及びＮＭＯＳトランジスタＮ１の各ゲートは第１電源入力端子Ｔ１にそれぞれ接続されている。また、ＰＭＯＳトランジスタＰ４において、サブストレートゲートはソースに接続され、ＮＭＯＳトランジスタＮ１において、サブストレートゲートはソースに接続されている。
【００２４】
第１電源入力端子Ｔ１と第２電源入力端子Ｔ２との間には、ＰＭＯＳトランジスタＰ３及びＰＭＯＳトランジスタＰ２が直列に接続されており、ＰＭＯＳトランジスタＰ２のゲートは第１電源入力端子Ｔ１に、ＰＭＯＳトランジスタＰ３のゲートは、ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ１との接続部に接続されている。ＰＭＯＳトランジスタＰ１、Ｐ２及びＰ３の各サブストレートゲートはそれぞれ接続され、該接続部はＰＭＯＳトランジスタＰ２とＰＭＯＳトランジスタＰ３との接続部に接続されると共に遅延回路１１の入力端に接続されている。更に、遅延回路１１の出力端は、ＰＭＯＳトランジスタＰ１のゲートに接続されている。
【００２５】
このような構成において、第１電源電圧ＶＣＣ１及び第２電源電圧ＶＣＣ２が供給されていない状態で、ＥＳＤによって第１電源入力端子Ｔ１の電圧が上昇した場合、ＰＭＯＳトランジスタＰ２及びＰ４がそれぞれオフすると共にＮＭＯＳトランジスタＮ１がオンし、ＰＭＯＳトランジスタＰ３のゲートがＮＭＯＳトランジスタＮ１を介して接地電圧に接続される。このため、ＰＭＯＳトランジスタＰ３がオンし、第１電源入力端子Ｔ１の電圧がＰＭＯＳトランジスタＰ３を介してＰＭＯＳトランジスタＰ１のサブストレートゲート及び遅延回路１１の入力端にそれぞれ印加される。遅延回路１１の入力端に入力された第１電源入力端子Ｔ１の電圧は、遅延回路１１で遅延されてＰＭＯＳトランジスタＰ１のゲートに印加される。
【００２６】
次に、第１電源電圧ＶＣＣ１及び第２電源電圧ＶＣＣ２が供給されていない状態で、ＥＳＤによって第２電源入力端子Ｔ２の電圧が上昇した場合、ＰＭＯＳトランジスタＰ４がオンすると共にＮＭＯＳトランジスタＮ１がオフし、ＰＭＯＳトランジスタＰ３のゲートに第２電源入力端子Ｔ２の電圧が印加されてＰＭＯＳトランジスタＰ３はオフする。第１電源入力端子Ｔ１には第１電源電圧ＶＣＣ１が供給されていないことからＰＭＯＳトランジスタＰ２がオンし、第２電源入力端子Ｔ２の電圧がＰＭＯＳトランジスタＰ２を介してＰＭＯＳトランジスタＰ１のサブストレートゲート及び遅延回路１１の入力端にそれぞれ印加される。遅延回路１１の入力端に入力された第２電源入力端子Ｔ２の電圧は、遅延回路１１で遅延されてＰＭＯＳトランジスタＰ１のゲートに印加される。
【００２７】
また、通常動作時に、第１電源入力端子Ｔ１に第１電源電圧ＶＣＣ１が、第２電源入力端子Ｔ２に第２電源電圧ＶＣＣ２がそれぞれ供給されている場合、第１電源電圧ＶＣＣ１及び第２電源電圧ＶＣＣ２が同電圧である場合、又は第１電源電圧ＶＣＣ１が第２電源電圧ＶＣＣ２よりも大きい場合であっても、ＰＭＯＳトランジスタＰ２及びＰ４がそれぞれオフすると共にＮＭＯＳトランジスタＮ１がオンする。このため、ＰＭＯＳトランジスタＰ３がオンし、第１電源電圧ＶＣＣ１がＰＭＯＳトランジスタＰ３を介してＰＭＯＳトランジスタＰ１のサブストレートゲート及び遅延回路１１の入力端にそれぞれ印加される。遅延回路１１の入力端に入力された第１電源入力端子Ｔ１の電圧は、遅延回路１１で遅延されてＰＭＯＳトランジスタＰ１のゲートに印加されて、ＰＭＯＳトランジスタＰ１は必ずオフする。
【００２８】
また、ＰＭＯＳトランジスタＰ１のゲートへの電圧供給の遅延を行う遅延回路１１は、図８のような簡単な回路で実現することができる。図８において、遅延回路１１は、抵抗Ｒ１とコンデンサＣ１で構成されている。抵抗Ｒ１は、ＰＭＯＳトランジスタＰ２及びＰ３の接続部とＰＭＯＳトランジスタＰ１のゲートとの間に接続されており、ＰＭＯＳトランジスタＰ１のゲートと抵抗Ｒ１との接続部と接地電圧との間にコンデンサＣ１が接続されている。また、ＰＭＯＳトランジスタＰ１は、大きな電流を流す必要があるため、トランジスタ幅の大きなものが必要になるが、電源電圧モニタ回路２は、大きな電流を流す必要がないため、簡単な回路構成で、小領域での実現が可能となる。
【００２９】
一方、ＥＳＤにより複数の電源入力端子のいずれかの電圧が上昇しても、他の電源入力端子へ電流を流すことによって、ＥＳＤによる電源入力端子の電圧上昇を抑制することができる。このため、図９で示すように複数の電源保護回路１を各電源入力端子間に設けることにより、複数の電流経路を確保することができ、ＥＳＤに対する更にスムーズな電流経路を設けることができる。なお、図９では、４つの電源入力端子Ｔ１〜Ｔ４を有する場合を例にして示しているが、Ｎ（Ｎ＞１の整数）個の電源入力端子に対してＮ個又は（Ｎ−１）個の電源保護回路１を設けるようにする。図９では、３個の電源保護回路１を設けた場合を例にして示したが、４個の電源保護回路１を設ける場合、電源入力端子Ｔ１とＴ４との間にも電源保護回路１を設けるようにする。
【００３０】
このように、本第１の実施の形態における電源保護回路は、第１電源入力端子Ｔ１及び第２電源入力端子Ｔ２のいずれか一方に電圧が印加されると、該電圧を、ＰＭＯＳトランジスタＰ１のサブストレートゲートに印加すると共に、遅延回路１１で遅延させて第１電源入力端子Ｔ１と第２電源入力端子Ｔ２との間に接続されたＰＭＯＳトランジスタＰ１のゲートに印加するようにした。このことから、ＥＳＤ等によって第１電源入力端子Ｔ１又は第２電源入力端子Ｔ２のいずれかの電圧が上昇すると、所定の期間、電圧が上昇した電源入力端子から他の電源入力端子に電流を流すことができ、該電源入力端子の電圧上昇を抑制することができ、内部回路の不具合の発生を防止することができる。また、多数の電源入力端子を有するＩＣ等において、異常な高電圧の印加による各電源入力端子の電圧上昇を抑制することができ、微細化によるＩＣの耐圧の低下を補うことができ、ＥＳＤ等によるＩＣの不具合の発生を防止することができるため、信頼性の向上を図ることができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１の実施の形態における電源保護回路の構成例を示した図である。
【図２】図１の電源電圧モニタ回路２における通常時の動作例を示した図である。
【図３】図１の電源電圧モニタ回路２における通常時の他の動作例を示した図である。
【図４】図１の電源電圧モニタ回路２における通常時の他の動作例を示した図である。
【図５】図１の電源電圧モニタ回路２における第１電源入力端子Ｔ１にＥＳＤが加わったときの動作例を示した図である。
【図６】図１の電源電圧モニタ回路２における第２電源入力端子Ｔ２にＥＳＤが加わったときの動作例を示した図である。
【図７】図１の電源電圧モニタ回路２の回路例を示した図である。
【図８】図７の遅延回路１１の回路例を示した図である。
【図９】図１の電源保護回路１を複数使用した場合を示した図である。
【図１０】従来の電源保護回路の例を示した図である。
【図１１】従来の電源保護回路の他の例を示した図である。
【符号の説明】
【００３２】
１  電源保護回路
２  電源電圧モニタ回路
１１  遅延回路
Ｐ１〜Ｐ４  ＰＭＯＳトランジスタ
Ｎ１  ＮＭＯＳトランジスタ
Ｔ１  第１電源入力端子
Ｔ２  第２電源入力端子
Ｔ３  第３電源入力端子
Ｔ４  第４電源入力端子
Ｒ１  抵抗
Ｃ１  コンデンサ
【図１】
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【図２】
2005101325.tif 000004
【図３】
2005101325.tif 000005
【図４】
2005101325.tif 000006
【図５】
2005101325.tif 000007
【図６】
2005101325.tif 000008
【図７】
2005101325.tif 000009
【図８】
2005101325.tif 000010
【図９】
2005101325.tif 000011
【図１０】
2005101325.tif 000012
【図１１】
2005101325.tif 000013