(57)【要約】【課題】  ソース電極の拡がり抵抗の低減【解決手段】  半導体装置は、封止体と、前記封止体内に位置し表面に複数の電極を有する半導体チップと、前記半導体チップの各電極と電気的に接続され、かつ端部を前記封止体の外側に露出させる複数の電極板とを有する半導体装置であって、前記半導体チップの一部の電極の表面にはスタッド型のバンプ電極が設けられ、前記バンプ電極は導電性の接着材で覆われ、前記バンプ電極と前記電極板は前記接着材で電気的に接続され、前記バンプ電極に接続される前記電極板の接着部分は前記バンプ電極が形成される前記電極の面積よりも小さく、前記接着部分から外れた前記電極面上にも前記バンプ電極及び前記接着材が電気的に接続される状態で設けられていることを特徴とする。【選択図】        図１
2005101293.tif 000002
【特許請求の範囲】
【請求項１】
封止体と、
前記封止体内に位置し表面に複数の電極を有する半導体チップと、
前記半導体チップの各電極と電気的に接続され、かつ端部を前記封止体の外側に露出させる複数の電極板とを有する半導体装置であって、
前記半導体チップの一部の電極の表面にはスタッド型のバンプ電極が設けられ、
前記バンプ電極は導電性の接着材で覆われ、
前記バンプ電極と前記電極板は前記接着材で電気的に接続され、
前記バンプ電極に接続される前記電極板の接着部分は、前記バンプ電極が形成される前記電極の面積よりも小さく、
前記接着部分から外れた前記電極面上にも前記バンプ電極及び前記接着材が電気的に接続される状態で設けられていることを特徴とする半導体装置。
【請求項２】
表裏面である上面と下面を有し、前記上面と前記下面を繋ぐ側面を有する絶縁性樹脂からなる封止体と、
前記封止体内に位置し、第１の主面に複数の電極を有し、前記第１の主面の裏面になる第２の主面にも電極を有する半導体チップと、
表裏面である上面と下面を有し、一部を前記封止体内に位置させ、端部分の前記下面を前記封止体の下面に露出させる第１の電極板と、
表裏面である上面と下面を有し、前記下面を前記封止体の下面に露出させ、前記上面を前記封止体内に位置させる第２の電極板とを有し、
前記半導体チップの前記第２の主面の前記電極は前記第２の電極板に導電性の接着材を介して電気的に接続され、
前記半導体チップの前記第１の主面の前記電極の表面にはスタッド型のバンプ電極が設けられ、
前記バンプ電極は導電性の接着材で覆われ、
前記バンプ電極と前記第１の電極板は前記接着材で電気的に接続され、
前記バンプ電極が形成される前記電極の面積に比べて前記第１の電極板の接着部分は小さく、
前記接着部分から外れた前記電極面上にも前記バンプ電極及び前記接着材が電気的に接続される状態で設けられていることを特徴とする半導体装置。
【請求項３】
前記電極板の表面には前記バンプ電極に対面して窪みが設けられていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記半導体チップにはトランジスタが形成され、前記半導体チップの前記第２の主面には前記トランジスタの第２電極が設けられ、
前記半導体チップの前記第１の主面には前記トランジスタの第１電極と制御電極が設けられ、
前記第１の電極板は複数本設けられ、
前記第２電極は前記第２の電極板に電気的に接続され、
前記第１電極と制御電極は複数設けられる前記第１の電極板に別々に接続され、
前記制御電極は制御電極上に設けられる前記バンプ電極及び前記接着材を介して前記第１の電極板に接続され、
前記第１電極に接続される前記第１の電極板の前記接続部分の面積は、前記第１電極の面積よりも小さく、
前記接続部分の外側の前記第１電極面上には前記バンプ電極及び前記接着材が電気的に接続される状態で設けられていることを特徴とする請求項２または請求項３に記載の半導体装置。
【請求項５】
封止体と、
前記封止体内に位置し表面に複数の電極を有する半導体チップと、
前記半導体チップの各電極と電気的に接続され、かつ端部を前記封止体の外側に露出させる複数の電極板とを有する半導体装置であって、
前記半導体チップの一部の電極の表面にはアンダーバリアメタル層が設けられ、
前記電極板と前記電極は前記アンダーバリアメタル層上に形成される導電性の接着材によって電気的に接続され、
前記アンダーバリアメタル層上に接続される前記電極板の接着部分は前記アンダーバリアメタル層が形成される電極の面積よりも小さく、
前記接着部分から外れた前記電極面上にも前記接着材が連なって設けられていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係わり、特にパワートランジスタを形成した半導体チップを封止した半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
高出力半導体装置の一つとして、電源用トランジスタを形成した半導体チップを封止体内に組み込んだ半導体装置が知られている。電源用トランジスタとしては、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect-Transistor），ＩＧＢＴ（Insulated Gate Bipolar Transistor），バイポーラパワートランジスタ等がある。
【０００３】
パワーＭＯＳＦＥＴ装置は、封止体内にパワーＭＯＳＦＥＴチップを組み込んだ構造になっている。パワーＭＯＳＦＥＴ装置として、絶縁性樹脂からなる封止体の底面にドレイン端子となる金属部材を露出させ，封止体の一側にソース用リード端子及びゲート用リード端子を配置した構造が知られている。ソース用リード端子及びゲート用リード端子は一部で屈曲し、その一部は封止体の上面に露出する構造ともなっている。封止体内に延在するソース用リード端子及びゲート用リード端子は、前記金属部材上に固定された半導体チップの上面のソース電極及びゲート電極にそれぞれ電気的に接続されている。これらリードは、ソース電極及びゲート電極上にワイヤのボールボンディング法によって均等に配置されたＡｕバンプに超音波圧着されている。（例えば、特許文献１）。
【０００４】
一方、同様の構造のパワーＭＯＳＦＥＴ装置の製造方法において、半導体ウエハの段階で金バンプを形成し、その後半導体ウエハをダイシングして金バンプを有する半導体チップを形成する技術も知られている（例えば、特許文献２）。
【０００５】
【特許文献１】特開２０００−２２３６３４号公報
【特許文献２】特開２００３−８６７８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
パワーＭＯＳＦＥＴ装置において、半導体チップの電極とリード（金属板）を半田で電気的に接続させている。この接続において、半田と電極の界面に金属化合物が形成され、接続特性が劣化する。そこで、金属化合物の発生を防止するために、Ｔｉ（下層）／Ｎｉ等からなるアンダーバリアメタル層（ＵＢＭ層）を設ける。
しかし、ＵＢＭ層の形成は、スパッタ等の処理で形成するため、製造コストが高くなってしまう。
【０００７】
そこで、電極上に熱圧着法によってワイヤの先端を接続した後、ワイヤを引っ張って破断させてスタッド型のバンプ電極を形成し、このバンプ電極をリード端子に超音波法によって接続している（例えば、特許文献１）。
【０００８】
この超音波接続では、バンプ電極とリード端子は、加熱状態で超音波振動させて金属間接続とするため、半導体チップは強くリード端子に押し付けられる。この結果、半導体チップの電極上に形成されたバンプ電極は、ワイヤで形成されるため、その強度は大きい。従って、超音波法による接続では、半導体チップに大きな力が加わる。この結果、脆弱な半導体で形成される半導体チップはクラックが発生したり、あるいは割れたりし、ＭＯＳＦＥＴが破損してしまう。
【０００９】
また、パワーＭＯＳＦＥＴ装置は、半導体チップ表面とリード端子との間に封止体を形成する樹脂が入り込む構造（アンダーフィル構造）になっている。このため、樹脂に含まれるフィラー（シリカ）が半導体チップとリード端子との隙間に容易に入り込む広い隙間が必要となる。フィラーの平均粒径が、例えば、１５μｍ（７５μｍカット）の場合、前記隙間は最小でも５０μｍ程度必要になる。これは、パワーＭＯＳＦＥＴ装置（半導体装置）の薄型化の障害になる。
【００１０】
一方、本発明者は、図１４（ａ），（ｂ）に示すような構造の半導体装置７０の製造コスト低減について検討した。
【００１１】
半導体装置７０は封止体７１の内部に縦型のパワーＭＯＳＦＥＴを形成した半導体チップ７３を組み込んだ構造になっている。半導体チップ７３の第１の主面には、第１電極であるソース（Ｓ）電極と、制御電極であるゲート（Ｇ）電極が設けられ、前記第１の主面の反対面となる第２の主面には第２電極となるドレイン（Ｄ）電極が設けられる構造になっている。
【００１２】
封止体７１は、絶縁性樹脂からなり偏平な四角形状になっている。封止体７１の下面には、下面が封止体７１から露出し、右端が封止体７１の側面から０．１〜０．２ｍｍ程度突出する電極板７２が位置している。封止体７１の内部における電極板７２の上面には半導体チップ７３が導電性の接着材７４を介して電気的に接続されている。図示しないが半導体チップ７３の下面（第２の主面）には全体に亘ってドレイン電極が設けられていることから、電極板７２はドレイン電極の外部電極端子になる。
【００１３】
半導体チップ７３の上面（第１の主面）にはゲート電極７５及びソース電極７６が設けられている。このゲート電極７５及びソース電極７６にはそれぞれ電極板７７，７８が導電性の接着材７９を介して電気的に接続されている。図１４（ａ）は電極板７８とソース電極７６が電気的に接続される状態を示す模式的断面図である。ソース電極７６はアルミニウム膜で形成され、この上にアンダーバリアメタル層８０が設けられている。アンダーバリアメタル層８０は、例えば、Ｔｉ／Ｎｉ／Ａｕの多層膜となっている。接着材７９はＰｂＳｎ半田からなり、電極板７８とソース電極７６を電気的に接続する。図示しないがゲート電極７５と電極板７７の接続構造も同様である。ゲート電極７５及びソース電極７６以外の半導体チップ７３の第１の主面は絶縁膜８１で被われている。
【００１４】
電極板７７，７８の露出端は、それぞれゲート電極及びソース電極の外部電極端子になる。また、ゲート電極７５は小さい面積であることから電極板７８は１本の細い電極板であるが、ソース電極７６及びドレイン電極は面積が広い。そこで、電極板７２及び電極板７８は幅が広いものが使用されている。そして、特に限定はされないが、電極板７２及び電極板７８の端は複数に分岐した構造になっている。
【００１５】
ところで、本発明者は、半導体チップのサイズが変わった場合でも同じ寸法形状の電極板を使用し、これによって生産コストの低減を図ることを検討した。
【００１６】
図１５（ａ），（ｂ）に示すように、サイズの小さい半導体チップ７３ａを組み込んだ半導体装置７０ａでは、サイズが小さくなった分ソース電極７６も小さくなる。即ち、電極板７８の引き出し方向（図１５において水平方向）に沿うソース電極７６の長さが短くなる。図１５において上下方向に沿うソース電極７６の長さは同じである。また、ゲート電極７５の位置及びサイズは半導体チップのサイズが変化しても一定にしてある。
【００１７】
そこで、図１５（ａ），（ｂ）に示す電極板７８ａを、サイズの大きい半導体チップ７３ｂに使用して、図１６（ａ），（ｂ）に示す半導体装置７０ｂを製造する。この半導体装置７０ｂでは、図１６（ｂ）に示すようにソース電極７６ｂの一部が接着材７９を介して電極板７８ａに電気的に接続されることになる。電極板７８ａの接着部分から外れたソース電極７６ｂは絶縁膜８１によって被われている。従って、前記絶縁膜８１の下に広い面積で広がるアルミニウム層からなるソース電極７６ｂ部分の拡がり抵抗が増大し、損失が大きくなる。例えば、アルミニウム層の厚さは３．５〜５．５μｍ程度である。
【００１８】
本発明の一つの目的は、電極の拡がり抵抗の低減を達成できる半導体装置を提供することにある。
【００１９】
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
【課題を解決するための手段】
【００２０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００２１】
（１）本発明の半導体装置は、
表裏面である上面と下面を有し、前記上面と前記下面を繋ぐ側面を有する絶縁性樹脂からなる封止体と、
前記封止体内に位置し、第１の主面に複数の電極（ゲート電極及びソース電極）を有し、前記第１の主面の裏面になる第２の主面に一つの電極（ドレイン電極）を有する半導体チップと、
表裏面である上面と下面を有し、一部を前記封止体内に位置させ、端部分の前記下面を前記封止体の下面に露出させる第１の電極板（ドレイン電極板）と、
表裏面である上面と下面を有し、前記下面を前記封止体の下面に露出させ、前記上面を前記封止体内に位置させる第２の電極板（ゲート電極板及びソース電極板）とを有し、
前記半導体チップの前記第２の主面のドレイン電極は前記ドレイン電極板に導電性の接着材を介して電気的に接続され、
前記半導体チップの前記第１の主面の前記ゲート電極及びソース電極の表面にはスタッド型のバンプ電極が設けられ、前記バンプ電極は導電性の接着材（銀ペースト）で覆われ、前記バンプ電極と前記第１の電極板（ゲート電極板及びソース電極板）は前記接着材でそれぞれ電気的に接続され、
前記半導体チップの前記ソース電極の面積に比べて前記接着材で接続されるソース電極板の接着部分の面積は小さく、かつ前記接着部分から外れたソース電極面上にも前記バンプ電極及び前記接着材が電気的に接続される状態で設けられていることを特徴とする。
【発明の効果】
【００２２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【００２３】
前記（１）の手段によれば、半導体チップの第１の主面に設けられた電極のうち、一部の電極（ソース電極）と、これに接続される第２の電極板（ソース電極板）との関係は、ソース電極の面積に比べて接着材で接続されるソース電極板の接着部分の面積は小さい。しかし、ソース電極板の接着部分から外れたソース電極面上にもバンプ電極及び接着材が設けられている。隣接するバンプ電極は接着材によって電気的に接続されている。この結果、ソース電極板から外れたソース電極上にも前記接着材及びバンプ電極を通して電流が流れることになり、ソース電極の拡がり抵抗の低減が達成できる。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【実施例１】
【００２５】
図１乃至図７は本発明の実施例１である半導体装置に係わる図である。本実施例１では、本発明をノンリード型の表面実装構造のパワーＭＯＳＦＥＴ装置（半導体装置）に適用した例について説明する。パワーＭＯＳＦＥＴ装置には縦型のパワーＭＯＳＦＥＴを形成した半導体チップが組み込まれている。半導体チップの第１の主面には、第１電極であるソース（Ｓ）電極と、制御電極であるゲート（Ｇ）電極が設けられ、前記第１の主面の反対面となる第２の主面には第２電極となるドレイン（Ｄ）電極が設けられる構造になっている。
【００２６】
パワーＭＯＳＦＥＴ装置１は、図１乃至図４に示すように、偏平四角形状の絶縁性樹脂からなる封止体（パッケージ）２を有する。また、前記封止体２にはその内外に亘って延在する銅合金からなる３本の電極板４，５，６を有する。１本の電極板４（第１の電極板）はドレイン電極板４であり、封止体２に埋め込まれ、下面は封止体２の下面３に露出し、右端部は封止体２の側面７からわずかに突出している。突出長さは０．１〜０．２ｍｍ程度である。ドレイン電極板４はその幅が封止体２の幅よりもわずかに狭い幅広の平板からなっている。突出側の端部は所定間隔に溝が設けられ、分岐した細長いドレイン電極端子４ａが形成されている。これはパワーＭＯＳＦＥＴ装置１を実装基板に半田等の接合材料で接合する際、面積が広いと半田が集まりすぎて盛り上がるのを防止し、半田が所定量ずつ分散するようにするためである。
【００２７】
ドレイン電極板４の上面には導電性の接着材８を介して半導体チップ９が固定されている。半導体チップ９の下面である第２の主面には図７に示すように、ドレイン電極１０が設けられている。
【００２８】
半導体チップ９の上面である第１の主面には、図７に示すように、ゲート電極１１とソース電極１２が設けられている。そして、ゲート電極１１には第２の電極板となるゲート電極板５が電気的に接続され、ソース電極１２には第２の電極板となるソース電極板６が電気的に接続されている（図１及び図３参照）。
【００２９】
第２の電極板となるゲート電極板５及びソース電極板６は、共に封止体２内に位置し、左側の部分は途中で下方に一段屈曲し、左端部の下面を封止体２の下面に露出させる構造になっている。これら左端部も封止体２の側面７から、０．１〜０．２ｍｍ程度突出している。ゲート電極板５の左端部はゲート電極端子５ａを構成している。ソース電極板６の左端部分は、ドレイン電極板４と同様に溝が設けられ、分岐したソース電極端子６ａを構成している。
【００３０】
半導体チップ９の第１の主面の電極と電極板は、図５（ａ），（ｂ）に示すように、電極上に形成したスタッド型のバンプ電極１３と、このバンプ電極１３を被うように設けられた接着材１４（例えば、銀ペースト）を介して電気的に接続されている。図５（ａ），（ｂ）はソース電極１２とソース電極板６とを電気的に接続する状態を示す模式図であり、図５（ａ）はバンプ電極１３がソース電極板６に直接接触しない状態を示し、図５（ｂ）はバンプ電極１３がソース電極板６に接触する状態を示すものである。どちらの構造においてもソース電極板６とソース電極１２との電気的接続が図れる。図示はしないが、ゲート電極板５とゲート電極１１との接続も同様になっている。
【００３１】
図５（ｂ）に示すバンプ電極１３をソース電極板６に接触させる構造が、図５（ａ）に示す接触させない構造に比較して半導体チップ９と電極板とを近接させることができ、封止体２の薄型化が図れ、パワーＭＯＳＦＥＴ装置１の薄型化が可能になる。パワーＭＯＳＦＥＴ装置１の薄型化をさらに図る構造として、図６に示す構造が考えられる。図６の構造では、バンプ電極１３に対面する電極板（ソース電極板６）の表面に窪み１７を設けてある。この窪みの深さに相当する分、電極板の下面と半導体チップ９の第１の主面との間隔をさらに狭くすることができ、封止体２の薄型化が図れる。
【００３２】
ここで半導体チップ９の構造について、図７を参照しながら簡単に説明する。図７は半導体チップ９の一部を示す拡大断面図であり、縦型パワーＭＯＳＦＥＴの一部を示してある。
【００３３】
半導体チップ９は、主面にｎ−型のエピタキシャル層２１を有するｎ＋型のシリコン半導体基板２０を基に形成されている。縦型ＭＯＳＦＥＴは、平面的に見て多数のセル（トランジスタ）が整列配置されている。この例では、各トランジスタセルはトレンチ構成になっている。エピタキシャル層２１の所定領域には、ｐ−型のチャネル（ＣＨ）層２２が形成されるとともに、その外周にはガードリングとなるＰ−型のウエル層２３が形成されている。
【００３４】
また、チャネル層２２を貫通するようにセル形成領域には多数のトレンチ（溝）２５が形成される。このトレンチ２５はウエル層２３にも設けられる。ウエル層２３に設けられるトレンチと、その内側の最外周に位置するセルを構成するトレンチとの間の領域は、セルとして使用されない無効領域となる。
【００３５】
トレンチ２５内にはゲート電極となるポリシリコンゲート層２６が設けられ、この層の下にはゲート絶縁膜２７が設けられている。そして、トレンチに囲まれたチャネル層２２の中央表層部分にはＰ＋領域２８が形成されている。セル部分のチャネル層２２においては、Ｐ＋領域２８の外側からトレンチに到る領域に亘ってＮ＋型からなるソース領域２９が設けられている。トレンチ部分、即ち、ゲート絶縁膜２７及びポリシリコンゲート層２６は絶縁膜３２で被われ、この絶縁膜３２上にはソース電極１２が形成されている。このソース電極１２は絶縁膜３２が設けられない開口部分でＰ＋領域２８及びソース領域２９と電気的に接続されている。
【００３６】
無効領域の外側に位置するトレンチ２５部分では、ゲート絶縁膜２７に連なって厚い絶縁膜（ＬＯＣＯＳ）３４が設けられている。図示はしないが、この厚い絶縁膜３４はウエル層２３の外周を超えて延在している。無効領域の外側に位置するトレンチ２５に埋め込まれたポリシリコンゲート層２６は厚い絶縁膜３４上の途中部分にまで延在して周辺ゲート配線３５を形成している。また、この周辺ゲート配線３５及び厚い絶縁膜３４も絶縁膜３２で被われている。この絶縁膜３２部分から前記厚い絶縁膜３４上にかけてゲート電極１１が設けられている。このゲート電極１１は絶縁膜３２に部分的に設けられた開口を通してポリシリコンゲート層２６に電気的に接続されている。ソース電極１２及びゲート電極１１は共にアルミニウム膜で形成されている。
【００３７】
また、半導体チップ９の第１の主面には絶縁膜３７が選択的に設けられている。ソース電極１２及びゲート電極１１は絶縁膜３７によって選択的に被われている。そして、絶縁膜３７が設けられない開口部分に、バンプ電極１３が形成されている。半導体チップ９の第２の主面には全面に亘ってドレイン電極１０が形成されている。
【００３８】
バンプ電極１３は次の方法で形成される。例えば、筒状のキャピラリでワイヤ（金線）を保持し、キャピラリの下端から突出するワイヤの先端を放電等の球状化処理によって球状（ボール）化する。その後、キャピラリを半導体チップの電極面上に降下させてボール部分を潰しながらワイヤを電極に接続する。つぎにキャピラリを上昇させ、かつワイヤをクランプして上方に引っ張る。これにより、ワイヤは破断し、ネイルヘッド状のバンプ電極１３が形成される。
【００３９】
バンプ電極１３の破断部分の先端部分は引き千切られることから、図７に示すように急激に細くなる（破断部分１３ｂ）。また破断部分１３ｂの先端はヒゲ状（ヒゲ部分１３ｃ）になる。キャピラリによって推し潰されて形成されるネイルヘッド部１３ａの高さは±３μｍ程度とあまりばらつかないが、破断部分１３ｂの高さはそのばらつきが大きい。ヒゲ部分１３ｃは極めて細いため、機械的強度は小さく、電極板に接触しても容易に曲がってしまい、半導体チップが損傷するようなことはない。
【００４０】
一例を挙げれば、直径２５μｍの金線の場合、ボール部分の直径は７５〜８０μｍ程度になり、バンプ電極１３の高さは最大では３０μｍ程度になる。この場合、ネイルヘッド部１３ａと破断部分１３ｂをも含む高さは１０μｍ程度になる。
【００４１】
従って、接着材１４の厚さをばらつきの最大値である３０μｍよりも大きくすれば、殆どのバンプ電極１３は直接電極板に接触しなくなる。また、接着材１４の厚さを１０〜３０μｍ前後程度にすれば、曲がり易いヒゲ部分１３ｃが半導体チップに接触しても半導体チップには大きい力が加わらないことから半導体チップの損傷は防げる。接着材１４の厚さを小さくすればするほど、封止体２の薄型化が可能になる。パワーＭＯＳＦＥＴ装置１の薄型化が達成するためには、封止体２の薄型化を図る必要があり、前記接着材１４を薄くする必要がある。図５（ａ）のように、バンプ電極１３と電極板を接触させない構造とすると、半導体チップ９と電極板（ソース電極板６）との間隔を３０μｍよりも広くする必要がある。しかし、図５（ｂ）のように、バンプ電極１３と電極板を接触させる構造とすると、半導体チップ９と電極板（ソース電極板６）との間隔を十数μｍ程度と薄くすることができる。また、図６のように、バンプ電極１３に対応して電極板面に窪み１７を設ける構造では、半導体チップ９と電極板（ソース電極板６）との間隔を３０μｍよりも薄くすることができる。このように、本実施例によれば、半導体チップと電極板との間隔を１０〜３０μｍ程度と狭くでき、この結果封止体２の厚さもこれに追従して１０〜３０μｍ程度と薄くでき、パワーＭＯＳＦＥＴ装置１の薄型化を図ることができる。なお、図７以外の図ではバンプ電極１３のヒゲ部分は省略する。また、図によっては、バンプ電極１３を単に小丸で表示する。
【００４２】
ここで、パワーＭＯＳＦＥＴ装置１の寸法の一例を挙げれば、電極板の厚さは０．２ｍｍ、分岐片等電極端子の幅は０．４ｍｍ、端子と端子の間は０．８７ｍｍである。
【００４３】
このようなパワーＭＯＳＦＥＴ装置１は、図８に示すように、その製造において２枚のリードフレームが使用される。図８に示すように、第１のリードフレーム４１は１本のフレーム枠４２と、このフレーム枠４２の１辺からゲート電極板５とソース電極板６を突出させた構造になっている。ゲート電極板５はゲート電極端子５ａとなる部分が延長して連結部５ｂとなり、フレーム枠４２に連なっている。また、ソース電極板６もソース電極端子６ａとなる部分が延長して連結部６ｂとなり、フレーム枠４２に連なるパターンになっている。
【００４４】
第２のリードフレーム４６は１本のフレーム枠４７と、このフレーム枠４７の１辺からドレイン電極板４を突出させた構造になっている。ドレイン電極板４はドレイン電極端子４ａとなる部分が延長して連結部４ｂとなり、フレーム枠４７に連なっている。
【００４５】
半導体装置１の製造において、第２のリードフレーム４６のドレイン電極板４上に半導体チップ９を接着材８によって固定する。その後、いずれもバンプ電極１３及び接着材１４が取り付けられたゲート電極１１及びソース電極１２上に、第１のリードフレーム４１のゲート電極板５及びソース電極板６を重ね、接着材１４によって電気的に接続する。
【００４６】
つぎに、常用のトランスファモールディング装置を用いて封止体２を形成する。その後、封止体２から外れた部分で第１のリードフレーム４１及び第２のリードフレーム４６の不要部分を切断除去して図１に示す半導体装置１を製造する。前記切断除去は連結部４ｂ，５ｂ，６ｂの切断によって行われる。切断位置は、封止体２から外れた、例えば、０．１〜０．２ｍｍ離れた位置で行う。
【００４７】
この第１のリードフレーム４１及び第２のリードフレーム４６は、ドレイン電極板４上に搭載できるサイズの異なる半導体チップに対して共用できる汎用性に優れたものである。図８ではドレイン電極板４の略全面に広がるサイズの大きな半導体チップ９を搭載した例であるが、この第１・第２のリードフレーム４１，４６は、図１０に示すように、サイズが小さい半導体チップ９ａを搭載した場合にも使用することができる。そして、第１のリードフレーム４１及び第２のリードフレーム４６はサイズの異なる半導体チップの組み込みに対応できるようになっている。第２のリードフレーム４６はドレイン電極板４上に半導体チップを搭載することから、最もサイズが大きい半導体チップを搭載できるドレイン電極板４を有する構造になっている。また、第１のリードフレーム４１は最もサイズが小さい半導体チップのゲート電極１１及びソース電極１２に接続できるように小さい（短い）ゲート電極板５及びソース電極板６になっている。
【００４８】
図９はドレイン電極板４上にチップサイズが小さい半導体チップ９ａを搭載した例である。図９の半導体装置１ａは、図１０に示すように、前記２枚のリードフレーム（第１・第２のリードフレーム４１，４６）を使用して製造される。
【００４９】
上述のように、本発明では、第１・第２のリードフレーム４１，４６を使用することによって、サイズの異なる半導体チップをそれぞれ組み込んだ半導体装置を製造することができる。半導体チップのサイズが大きくなるに従って、ソース電極板６の先端（図８及び図１０における右端）から外れた領域にバンプ電極１３及び接着材１４が設けられるソース電極１２が広く延在するようになる。
【００５０】
半導体チップの裏面はその全域がドレイン電極になっていることから、チップサイズの大小はドレイン電極板４への搭載でなんら支障がない。半導体チップの主面にはゲート電極とソース電極が存在する。そこで、半導体チップのサイズの変更において、ゲート電極の位置は一定にした場合、半導体チップのサイズ変更は、このゲート電極から横方向または縦方向に変えることが可能である。図１０の場合は半導体チップのサイズを横方向に短く（小さく）した例である。チップサイズの縮小においても、ソース電極板６が必ずソース電極上に重なるようにする必要があり、第１のリードフレーム４１はソース電極板６が必ずソース電極上に重なるようなパターンになっている。
【００５１】
図９のパワーＭＯＳＦＥＴ装置１ａにおいては、ソース電極板６の接着部分から外れた領域、即ち、ソース電極板６の縦方向に沿う左右の領域には、バンプ電極１３とこれを被いかつ各バンプ電極１３を電気的に接続する接着材１４が広がることになる。そして、ソース電極板６の接着部分から外れた領域のバンプ電極１３及び接着材１４の存在によって、ソース電極板６が重ならないソース電極領域にも電流が流れることになり、ソース電流の拡がり抵抗の低減を図ることができる。ソース電極１２はアルミニウム膜で形成され、その厚さが５．５μｍ程度となる。そして、前記アルミニウム膜上に電流が流れる層として、バンプ電極１３及び接着材１４による厚さ１０〜３０μｍの導体層が形成されることになる。
【００５２】
このような構造は、図１に示す実施例１のパワーＭＯＳＦＥＴ装置１においても同様である。半導体チップ９がソース電極板６に比較して大幅に大きくても、ソース電極板６の接着部分から外れたソース電極１２の上面には、バンプ電極１３とこれを被いかつ各バンプ電極１３を電気的に接続する接着材１４が広がっていることから、ソース電流の拡がり抵抗の低減が図れる。
【００５３】
本実施例１によれば、半導体チップ９の第１の主面に設けられた電極のうち、一部の電極（ソース電極１２）と、これに接続される第２の電極板（ソース電極板６）との関係は、ソース電極１２の面積に比べて接着材１４で接続されるソース電極板６の接着部分の面積は小さい。しかし、ソース電極板６の接着部分から外れたソース電極面上にもバンプ電極１３及び接着材１４が設けられている。隣接するバンプ電極１３は接着材１４によって電気的に接続されている。この結果、ソース電極板６から外れたソース電極上にも前記接着材１４及びバンプ電極１３を通して電流が流れることになり、ソース電極の拡がり抵抗の低減が達成できる。
【００５４】
本実施例１によれば、ゲート電極板５とゲート電極１１との間にバンプ電極１３及び接着材１４が介在する。また、ソース電極板６とソース電極１２との間にバンプ電極１３及び接着材１４が介在する。従って、半導体チップと電極板との間に封止体２を構成する樹脂に含まれるフィラーを入り込ませる必要がなく、封止体２の薄型化が可能になる。即ち、前記隙間にフィラーを入り込ませる場合には、隙間の間隔を５０μｍ程度以上と広くする必要があるが、本実施例１では隙間を３０μｍと小さくできる。従って、この分封止体２の厚さを薄くでき、パワーＭＯＳＦＥＴ装置１の薄型化が達成できる。
【００５５】
本実施例１によれば、電極上にスタッド型のバンプ電極１３を形成するため、従来のようにコスト高になるアンダーバリアメタル層（ＵＢＭ層）を形成しなくともよくなり、半導体装置１のコスト低減が図れる。
【実施例２】
【００５６】
図１１は本発明の実施例２である半導体装置の模式的断面図である。本実施例２は、実施例１の半導体装置１において、バンプ電極１３を銅ワイヤで形成し、接着材１４として半田を使用したものである。半田はＰｂＳｎからなり、９５％のＰｂと５％のＳｎによる高融点半田（融点：２８０℃）ものである。半田の使用によって銀ペーストの使用に比較して信頼性が高くなる。
【実施例３】
【００５７】
図１２は本発明の実施例３である半導体装置の模式的断面図である。本実施例の半導体装置１は、半導体チップ９の電極（ソース電極及びゲート電極）の表面にアンダーバリアメタル層５１を形成し、このアンダーバリアメタル層５１の上面に接着材１４を設け、この接着材１４を用いてゲート電極板５やソース電極板６との接続を図ったものである。アンダーバリアメタル層としては、例えば、Ｔｉ／Ｎｉ／ＡｕやＴｉ／Ｃｕ／Ａｕ等を使用する。また、本実施例では、接着材１４として銀ペーストを使用する。
【００５８】
本実施例では、アルミニウム層からなるソース電極１２の全面に銀ペーストからなる接着材１４が設けられていることから、接着材１４の一部上にソース電極板６が接続される状態でも、ソース電極板６から外れた接着材１４を介してソース電極１２の全域との間で電流の授受を行うことができ、ソース電極の拡がり抵抗の低減を図ることができる。
【実施例４】
【００５９】
図１３は本発明の実施例４である半導体装置の模式的断面図である。本実施例の半導体装置１は、実施例３と同様にソース電極１２やゲート電極１１の表面にアンダーバリアメタル層５１を形成し、接着材１４でソース電極板６やゲート電極板５との接続を図るものである。本実施例４では接着材１４として半田を使用する。これにより、ソース電極の拡がり抵抗の低減を図ることができる。
【００６０】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。実施例では、パワーＭＯＳＦＥＴを半導体チップに組み込んだ例を示したが、組み込む素子としてはＭＩＳＦＥＴ，パワーバイポーラトランジスタ，ＩＧＢＴ等のトランジスタ、あるいはトランジスタを含むＩＣでもよい。また、実施例では、電極板に固定した半導体チップにバンプ電極を形成したが、半導体チップを製作する半導体ウエハの状態でバンプ電極を形成し、バンプ電極付き半導体チップを電極板に固定するようにしても前記実施例同様の効果が得られる。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施例１である半導体装置の模式的平面図である。
【図２】実施例１の半導体装置の平面図である。
【図３】図２のＡ−Ａ線に沿う模式的断面図である。
【図４】図２のＢ−Ｂ線に沿う封止体を取り除いた状態の模式的断面図である。
【図５】実施例１の半導体装置におけるソース電極とソース電極板との接続状態を示す模式的拡大断面図である。
【図６】実施例１の変形例によるソース電極とソース電極板との接続状態を示す模式的拡大断面図である。
【図７】実施例１の半導体装置に組み込まれる半導体チップの一部を示す模式的拡大図である。
【図８】実施例１の半導体チップを組み込んだ半導体装置の製造方法を示す模式的平面図である。
【図９】実施例１で使用したソース電極板及びゲート電極板を小型の半導体チップに接続した状態を示す模式的平面図である。
【図１０】前記小型の半導体チップを組み込んだ半導体装置の製造方法を示す模式的平面図である。
【図１１】本発明の実施例２である半導体装置の模式的断面図である。
【図１２】本発明の実施例３である半導体装置の模式的断面図である。
【図１３】本発明の実施例４である半導体装置の模式的断面図である。
【図１４】本発明に先立って検討した半導体装置を示す模式的な平面図と断面図である。
【図１５】本発明に先立って検討した小半導体チップに共用ソース電極板を接続する構造の半導体装置を示す模式的な平面図と断面図である。
【図１６】本発明に先立って検討した大半導体チップに共用ソース電極板を接続する構造の半導体装置を示す模式的な平面図と断面図である。
【符号の説明】
【００６２】
１…半導体装置（パワーＭＯＳＦＥＴ装置）、２…封止体（パッケージ）、３…下面、４…ドレイン電極板、４ａ…ドレイン電極端子、４ｂ…連結部、５…ゲート電極板、５ａ…ゲート電極端子、５ｂ…連結部、６…ソース電極板、６ａ…ソース電極端子、６ｂ…連結部、７…側面、８…接着材、９…半導体チップ、１０…ドレイン電極、１１…ゲート電極、１２…ソース電極、１３…バンプ電極、１３ａ…ネイルヘッド部、１３ｂ…破断部分、１３ｃ…ヒゲ部分、１４…接着材、１７…窪み、２０…シリコン半導体基板、２１…エピタキシャル層、２２…チャネル（ＣＨ）層、２３…ウエル層、２５…トレンチ（溝）、２６…ポリシリコンゲート層、２７…ゲート絶縁膜、２８…Ｐ＋領域、２９…ソース領域、３２…絶縁膜、３４…厚い絶縁膜（ＬＯＣＯＳ）、３５…周辺ゲート配線、３７…絶縁膜、４１…第１のリードフレーム、４２…フレーム枠、４６…第２のリードフレーム、４７…フレーム枠、５１…アンダーバリアメタル層、７０…半導体装置、７１…封止体、７２…電極板、７３…半導体チップ、７４…接着材、７５…ゲート電極、７６…ソース電極、７７，７８…電極板、７９…接着材、８０…アンダーバリアメタル層、８１…絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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