(57)【要約】【課題】  ゲート駆動回路を構成する薄膜トランジスタのチャネル幅を限られた面積内で広くする如き形状とする。【解決手段】  薄膜トランジスタ回路で構成された多数の画素をマトリクス配列した表示領域と、該表示領域の外側に上記画素を駆動する駆動回路を有する基板を備えた表示装置において、画素を構成する薄膜トランジスタのゲートに選択信号を印加するゲート駆動回路を表示領域の外側で基板に直接作り込む。このゲート駆動回路を構成する薄膜トランジスタのソース電極ＳＤ１とドレイン電極ＳＤ２が対向するチャネル部ＣＨを、基板ＳＵＢ１と略平行な面上で屈曲した折れ曲がり形状とし、チャネル幅ＣＨＷをＡ＋Ｂ＋Ｃ＋Ｄとした。【選択図】        図６
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【特許請求の範囲】
【請求項１】
薄膜トランジスタ回路で構成された多数の画素をマトリクス配列した表示領域と、該表示領域の外側に前記画素を駆動する駆動回路を有する基板を備えた表示装置であって、
前記駆動回路は、前記画素を構成する薄膜トランジスタのゲートに選択信号を印加するゲート駆動回路と、該ゲート駆動回路で選択された薄膜トランジスタのドレインに表示信号を供給するドレイン駆動回路とを有し、
前記ゲート駆動回路は、前記基板に直接作り込まれた薄膜トランジスタを有し、
前記薄膜トランジスタは、前記基板に形成された半導体膜を介在して対向配置されたソース電極とドレイン電極を有し、
前記ソース電極とドレイン電極が対向するチャネル部は、前記基板と略平行な面上で屈曲した折れ曲がり形状を有することを特徴とする表示装置。
【請求項２】
前記前記チャネル部を構成する前記半導体層は、該チャネル部の折れ曲がり形状に沿った折れ曲がり形状に形成されていることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記前記チャネル部を構成する前記半導体層は、前記チャネル部を含む範囲にベタに形成されていることを特徴とする請求項１に記載の表示装置。
【請求項４】
前記ソース電極とドレイン電極の対向部がコ字状となる組合せとしたことにより、前記チャネル部の折れ曲がりが形成されていることを特徴とする請求項１に記載の表示装置。
【請求項５】
前記基板の一方向から前記ソース電極とドレイン電極とが互いに入り込む櫛形形状としたことにより、前記チャネル部の折れ曲がりが形成されていることを特徴とする請求項１に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、平板型の表示装置に関するが、特に表示装置を構成する基板に画素回路と共にゲート駆動回路を直接組み込んで、高速動作と狭額縁化を実現した表示装置に好適なものである。
【背景技術】
【０００２】
携帯電話機やノート型コンピユータ、あるいはディスプレイモニター用等の高精細かつカラー表示が可能な表示装置として表示パネルとして液晶パネルを用いた液晶表示装置や、エレクトロルミネッセンス（特に、有機エレクトロルミネッセンス）素子を用いた有機エレクトロルミネッセンス表示装置（有機ＥＬ表示装置）、あるいは電界放出素子を用いた電界放出型表示装置（ＦＥＤ）等、様々な方式の平板型表示装置が既に実用化または実用化研究段階にある。
【０００３】
この種の表示装置は、画像表示領域を形成する画素とその駆動回路を備えた有する基板を有する。例えば、表示手段として広く使用されている液晶表示装置では、ガラスを好適とする第１基板の主面に薄膜トランジスタ回路で構成された多数の画素をマトリクス配列し、各画素に対応したカラーフィルタを有する第２基板とを貼り合わせ、貼り合わせ間隙に液晶を封止して構成される。
【０００４】
第１の基板の表示領域の外側には駆動回路が配置される。この駆動回路は、表示領域にマトリクス配列された画素を構成する薄膜トランジスタのゲートに選択信号を印加するゲート駆動回路と、該ゲート駆動回路で選択された薄膜トランジスタのドレインに表示信号を供給するドレイン駆動回路とからなる。ゲート駆動回路には、ゲートセレクタ方式とシフトレジスタ方式とが知られている。
【０００５】
なお、この種の液晶表示装置を開示したものとしては、例えば特許文献１を挙げることができる。
【特許文献１】特開２００２−２１５１１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年、薄膜トランジスタの活性層にアモルファスシリコン（ａ−Ｓｉ）を用いた表示装置において、ＱＶＧＡ化等、その高解像度化を図るため、ゲート駆動回路を表示領域を構成する基板に直接作り込むことが提案されている。ゲート駆動回路を構成する薄膜トランジスタは、画素回路の薄膜トランジスタに比べて高速動作が求められる。すなわち、薄膜トランジスタは、そのソース電極とドレイン電極の対向する間に介在する半導体（ここでは、ａ−Ｓｉ：ＡＳＩ）の幅（ソース電極とドレイン電極の対向長さ）で動作速度が決まり、ゲート駆動回路を構成する薄膜トランジスタのチャネル幅は画素回路の薄膜トランジスタの１０〜２０倍と、遙かに大きいことが必要となる。
【０００７】
しかし、薄膜トランジスタのチャネル幅を広くすると薄膜トランジスタが占める基板上の面積が増大し、限られた大きさの基板では、表示領域の拡大、すなわち狭額縁化を阻害することになる。狭額縁化のためにチャネル幅を狭くすると、当該ゲート駆動回路の動作速度不足、駆動能力不足となり、高精細表示が実現できなくなる。
【課題を解決するための手段】
【０００８】
上記の事情に鑑み、本発明による表示装置は、ゲート駆動回路を構成する薄膜トランジスタのチャネル幅を限られた面積内で広くする如き形状とした点を特徴とする。すなわち、本発明では、薄膜トランジスタ回路で構成された多数の画素をマトリクス配列した表示領域と、該表示領域の外側に上記画素を駆動する駆動回路を有する基板を備えた表示装置において、画素を構成する薄膜トランジスタのゲートに選択信号を印加するゲート駆動回路は表示領域の外側で基板に直接作り込まれる。このゲート駆動回路を構成する薄膜トランジスタのソース電極とドレイン電極が対向するチャネル部を、基板と略平行な面上で屈曲した折れ曲がり形状とした。
【０００９】
なお、本発明では、ゲート駆動回路を構成する薄膜トランジスタの半導体層をチャネル部の折れ曲がり形状に沿った折れ曲がり形状、あるいはチャネル部を含む範囲にベタに形成することができる。そして、そのソース電極とドレイン電極の対向部がコ字状や櫛形状となるようにして組合せ、チャネル部の折れ曲がりを形成することができる。さらに、基板の一方向からソース電極とドレイン電極とが互いに入り込む櫛形形状としてチャネル部の折れ曲がりを形成することができる。
【発明の効果】
【００１０】
同じチャネル幅でも一方向に平行なチャネルに比べて、薄膜トランジスタの動作性能を低下させることなく薄膜トランジスタの占める面積が縮小される。その結果、基板に配置されるゲート駆動回路の作り込み面積を縮小でき、表示領域が拡大され、狭額縁化を実現できる。また、基板上に薄膜トランジスタを作り込む面積が同じ場合は、チャネル幅を広くすることができるため、ゲート駆動回路の動作速度不足、駆動能力不足が解消される。
【００１１】
なお、本発明は上記の構成および後述する実施例の構成に限定されるものではなく、本発明の技術思想を逸脱することなく種々の変更が可能である。また、液晶表示装置に限らず、有機エレくトロルミネッセンス（有機ＥＬ）や電界放出型（ＦＥＤ）、プラズマ表示装置等のアクティブ・マトリクス駆動の各種平板型の表示装置、あるいは広いチャネル幅を必要とする半導体装置に適用できる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の表示装置の実施の形態について、実施例の図面を参照して詳細に説明する。なお、以下の実施例では、液晶表示装置を例として説明するが、前記したように、有機ＥＬ表示装置やＦＥＤ等の表示装置にも適用できることは言うまでもない。
【００１３】
図１は本発明を適用する液晶表示装置の一例を説明する模式平面図である。この液晶表示装置は、薄膜トランジスタで構成した画素回路を配置した表示領域ＡＲを有する第１基板ＳＵＢ１と、カラーフィルタを形成した第２基板ＳＵＢ２を貼り合わせ、貼り合わせ間隙に液晶層封止して構成されている。第１基板ＳＵＢ１は、薄膜トランジスタ回路を有することから薄膜トランジスタ基板（ＴＦＴ基板）とも称し、第２基板ＳＵＢ２はカラーフィルタ基板（ＣＦ基板）とも呼ばれる。
【００１４】
第１基板ＳＵＢ１の表示領域ＡＲの外側近傍に所謂チップ・オン・グラス（ＣＯＧ）方式で直接作り込んだゲート駆動回路が配置されている。このゲート駆動回路はシフトレジスタＳＲから構成される。第１基板ＳＵＢ１上で、第２基板ＳＵＢ２からはみ出た部分には画素回路の薄膜トランジスタのドレイン電極に表示信号を供給する映像駆動用ＩＣであるドレイン駆動回路ＤＤＲＶ、電源用ＩＣであるＰＩＣが搭載されている。また、第１基板ＳＵＢ１には、この表示装置に外部信号源から各種の電圧や信号を入力するための端子が形成されている。図１では、接続部ＣＴを介して第２基板ＳＵＢ２に有する共通電極の電圧を印加するための端子ＴＭのみを示した。
【００１５】
表示領域ＡＲには、マトリクス配列された多数の画素回路を有し、各画素回路は薄膜トランジスタ回路で構成されている。また、この表示領域ＡＲ内にはゲート駆動回路ＳＲから多数のゲート線ＧＬが一方向に延在して並設され、ドレイン駆動回路ＤＤＲＶからは多数のドレイン線ＤＬが上記一方向と交叉する他方向に延在して並設されている。画素回路を構成する薄膜トランジスタのゲート電極は上記ゲート線ＧＬに接続され、ドレイン電極には上記ドレイン線から表示信号が供給されるように構成されている。
【００１６】
図２は図１におけるゲート駆動回路ＳＲの一例の要部を説明する回路図である。このゲート駆動回路ＳＲはシフトレジスタで構成されている。このシフトレジスタは、複数のゲート線ＧＬ（Ｇ１，Ｇ２，Ｇ３，・・・・ＧＮ）に順次選択信号Ｇ１，Ｇ２，Ｇ３，・・・を印加するもので、図１に示された電源用ＩＣから入力パルスＶＩＮ、固定電源あるいは接地電位ＶＧＬ、同期パルスＶ１，Ｖ２が供給される。この入力電圧に基づいて薄膜トランジスタＴ１，Ｔ３，容量ＣＢ、および薄膜トランジスタＴ２，容量Ｃlineからなる初段のレジスタからゲートＧ１選択信号が出力される。同様の構成とした次段レジスタ、さらにその次のレジスタ、・・・・からゲートＧ２選択信号、ゲートＧ３選択信号、・・・・が出力される。なお、この回路の構成と動作の詳細は既知であるので、詳しい説明は省略する。
【００１７】
図３は本発明を適用する液晶表示装置の他例を説明する模式平面図である。この液晶表示装置は、薄膜トランジスタで構成した画素回路を配置した表示領域ＡＲを有する第１基板ＳＵＢ１と、カラーフィルタを形成した第２基板ＳＵＢ２を貼り合わせ、貼り合わせ間隙に液晶層封止して構成されている。
【００１８】
第１基板ＳＵＢ１の表示領域ＡＲの外側近傍にゲートセレクタＧＳが所謂チップ・オン・グラス（ＣＯＧ）方式で直接作り込まれており、第１基板ＳＵＢ１上で、第２基板ＳＵＢ２からはみ出た部分に搭載された走査線駆動用ＩＣであるＧＤＲＶとで走査線駆動回路が構成される。また、第１基板ＳＵＢ１上で、第２基板ＳＵＢ２からはみ出た部分には画素回路の薄膜トランジスタのドレイン電極に表示信号を供給する映像駆動用ＩＣであるドレイン駆動回路ＤＤＲＶも搭載されている。また、第１基板ＳＵＢ１には、この表示装置に外部信号源から各種の電圧や信号を入力するための端子が形成されている。図３では、接続部ＣＴを介して第２基板ＳＵＢ２に有する共通電極の電圧を印加するための端子ＴＭのみを示した。
【００１９】
表示領域ＡＲには、マトリクス配列された多数の画素回路を有し、各画素回路は薄膜トランジスタ回路で構成されている。また、この表示領域ＡＲ内にはゲートセレクタＧＳから多数のゲート線ＧＬが一方向に延在して並設され、ドレイン駆動回路ＤＤＲＶからは多数のドレイン線ＤＬが上記一方向と交叉する他方向に延在して並設されている。画素回路を構成する薄膜トランジスタのゲート電極は上記ゲート線ＧＬに接続され、ドレイン電極には上記ドレイン線から表示信号が供給されるように構成されている。
【００２０】
図４は図３におけるゲートセレクタＧＳの一例の要部を説明する回路図である。このゲートセレクタＧＳは複数のゲート線ＧＬ（Ｇ１，Ｇ２，Ｇ３，・・Ｇ８，・・ＧＮ）に順次選択信号Ｇ１，Ｇ２，Ｇ３，・・Ｇ８，・・を印加するもので、図３に示された走査線駆動用ＩＣであるＧＤＲＶから走査信号ＧＡ１，ＧＡ２、および同期パルスｓ１，ｓ２，ｓ３，ｓ４、固定電源あるいは接地電位Ｖｇｌ、同期パルスｒ１，ｒ２，ｒ３，ｒ４が供給される。これらの入力電圧に基づいて薄膜トランジスタＴ１，Ｔ３，Ｔ２から多数のゲート線にゲート選択信号Ｇ１，Ｇ２，Ｇ３，・・・Ｇ８，・・・が出力される。なお、この回路の構成と動作の詳細は既知であるので、詳しい説明は省略する。
【００２１】
本発明は、図１乃至図４に示した表示装置のゲート線駆動回路を構成する薄膜トランジスタの構成に特徴を有する。図５はこの薄膜トランジスタの典型的構成を説明する模式図である。薄膜トランジスタは表示装置を構成する基板（好適にはガラス基板、図示せず）の上（主面）にゲート電極ＧＴを有し、その上層に活性層である半導体層ＡＳＩがアイランド状に形成されている。そして、この半導体層ＡＳＩの上層で、間隔ｄを以て互いに対向するごとくソース・ドレイン電極ＳＤ１，ＳＤ２（ここでは、説明のためにソース電極ＳＤ１とドレイン電極ＳＤ２として示した）がパターニングされている。
【００２２】
薄膜トランジスタの動作特性は、半導体層ＡＳＩの移動度にも依存するが、当該半導体層ＡＳＩの移動度が共通であれば、ソース電極ＳＤ１とドレイン電極ＳＤ２とが対向するチャネル部ＣＨの幅（チャンネル幅）ＣＨＷに依存する。すなわち、チャネル幅ＣＨＷが大きい（広い）程ソース・ドレイン電極間の移動度が大きくなり、高速動作性能が向上する。以下に本発明の実施例を説明する。
【実施例１】
【００２３】
図６は本発明による表示装置の実施例１を模式的に説明する薄膜トランジスタの構造説明図であり、図６（ａ）は平面図、図６（ｂ）は図６（ａ）のＸ−Ｘ’線に沿った断面図である。本実施例では、図１と図２で説明したゲート駆動回路のシフトレジスタ回路、または図３と図４で説明したゲート駆動回路のゲートセレクタ回路を構成する薄膜トランジスタを図６に示した構造とするものである。
【００２４】
図６において、第１基板であるガラス基板ＳＵＢ１の主面に、先ずゲート電極ＧＴが横幅ｗ１でコ字状に屈曲してパターニングされて形成されている。このコ字状の屈曲パターンは２つのコ字が互いに噛合したパターンとなっている。このゲート電極ＧＴはゲート線ＧＬそのもの、またはゲート線ＧＬの一部延長もしくはゲート線からの突出あるいは変形である。ゲート電極ＧＴを覆って、該ゲート電極の延長方向に沿って半導体ＡＳＩがパターニングされている。この半導体ＡＳＩの横幅ｗ２はゲート電極ＧＴの横幅ｗ１より大きく、ゲート電極の屈曲に沿ってパターニングされている。そして、この半導体ＡＳＩ上で、ゲート電極ＧＴの延長方向に沿った一方の側にはソース電極ＳＤ１がパターニングされ、またこのソース電極ＳＤ１とはゲート線の延長方向で所定の間隔ｄを以て対向したドレイン電極ＳＤ２がパターニングされている。
【００２５】
この構成において、ソース電極ＳＤ１とドレイン電極ＳＤ２の半導体ＡＳＩ上で対向するチャネルＣＨの幅（チャネルＣＨの延長幅）ＣＨＷは、図６（ａ）に示したＡ＋Ｂ＋Ｃ＋Ｄとなる。このように、本実施例によれば、チャネルＣＨをコ字状に折れ曲げて形成したことにより、基板ＳＵＢ１上の決められた面積内で薄膜トランジスタのチャネル幅ＣＨＷを大きく（広く）とることができるため、個々のトランジスタが占める面積が縮小され、基板上のゲート駆動回路全体の作り込み面積を縮小でき、高精細化と狭額縁化が容易に実現できる。
【実施例２】
【００２６】
図７は本発明による表示装置の実施例２を模式的に説明する薄膜トランジスタの構造説明図であり、図７（ａ）は平面図、図７（ｂ）は図７（ａ）のＸ−Ｘ’線に沿った断面図である。本実施例でも、図１と図２で説明したゲート駆動回路のシフトレジスタ回路、または図３と図４で説明したゲート駆動回路のゲートセレクタ回路を構成する薄膜トランジスタを図７に示した構造とするものである。
【００２７】
図７において、第１基板であるガラス基板ＳＵＢ１の主面に、先ずゲート電極ＧＴが横幅ｗ１でコ字状に屈曲してパターニングされて形成されている。このコ字状の屈曲パターンは実施例１と同様に２つのコ字が互いに噛合したパターンとなっている。このゲート電極ＧＴも実施例１と同様に、ゲート線ＧＬそのもの、またはゲート線ＧＬの一部延長もしくはゲート線からの突出あるいは変形である。ゲート電極ＧＴを覆って、半導体ＡＳＩが横幅ｗ２でパターニングされている。半導体ＡＳＩの横幅ｗ２はゲート電極ＧＴを含む広さでゲート電極上にパターニングされている。そして、この半導体ＡＳＩ上で、ゲート電極ＧＴの延長方向に沿った一方の側にはソース電極ＳＤ１がパターニングされ、またこのソース電極ＳＤ１とはゲート線の延長方向で所定の間隔ｄを以て対向したドレイン電極ＳＤ２がパターニングされている。
【００２８】
この構成において、ソース電極ＳＤ１とドレイン電極ＳＤ２の半導体ＡＳＩ上で対向するチャネルＣＨの幅（チャネルＣＨの延長幅）ＣＨＷは、図７（ａ）に示したＡ＋Ｂ＋Ｃ＋Ｄとなる。このように、本実施例によっても、チャネルＣＨをコ字状に折れ曲げて形成したことにより、基板ＳＵＢ１上の決められた面積内で薄膜トランジスタのチャネル幅ＣＨＷを大きく（広く）とることができるため、個々のトランジスタが占める面積が縮小され、基板上のゲート駆動回路全体の作り込み面積を縮小でき、高精細化と狭額縁化が容易に実現できる。
【実施例３】
【００２９】
図８は本発明による表示装置の実施例３を模式的に説明する薄膜トランジスタの構造説明図であり、図８（ａ）は平面図、図８（ｂ）は図８（ａ）のＸ−Ｘ’線に沿った断面図である。本実施例でも、図１と図２で説明したゲート駆動回路のシフトレジスタ回路、または図３と図４で説明したゲート駆動回路のゲートセレクタ回路を構成する薄膜トランジスタを図８に示した構造とするものである。
【００３０】
図８において、第１基板であるガラス基板ＳＵＢ１の主面に、先ずゲート電極ＧＴが横幅ｗ１でベタ状にパターニングされて形成されている。このゲート電極ＧＴも実施例１、２と同様に、ゲート線ＧＬそのもの、またはゲート線ＧＬの一部延長もしくはゲート線からの突出あるいは変形させたものである。ゲート電極ＧＴを覆って、半導体ＡＳＩが横幅ｗ２でパターニングされている。半導体ＡＳＩの横幅ｗ２はゲート電極ＧＴを含む広さでゲート電極上に形成されている。そして、この半導体ＡＳＩ上で、櫛形に形成されたゲート電極ＧＴＳＤ１とドレイン電極ＳＤ２とが噛合してその対向部分にチャネルＣＨを形成している。ソース電極ＳＤ１とはゲート線の延長方向で所定の間隔ｄを以て対向してドレイン電極ＳＤ２がパターニングされている。
【００３１】
この構成において、ソース電極ＳＤ１とドレイン電極ＳＤ２の半導体ＡＳＩ上で対向するチャネルＣＨの幅（チャネルＣＨの延長幅）ＣＨＷは、図８（ａ）に示したＡ＋ｎＢ＋ｍＣとなる。ｎとｍは櫛形の数により決まり、図８では、ｎ＝１３、ｍ＝１４であるから、本実施例でのチャネル幅ＣＨＷは、Ａ＋１３Ｂ＋１４Ｃとなる。このように、本実施例によっても、チャネルＣＨを櫛形に折れ曲げて形成したことにより、基板ＳＵＢ１上の決められた面積内で薄膜トランジスタのチャネル幅ＣＨＷを大きく（広く）とることができるため、個々のトランジスタが占める面積が縮小され、基板上のゲート駆動回路全体の作り込み面積を縮小でき、高精細化と狭額縁化が容易に実現できる。
【産業上の利用可能性】
【００３２】
本発明は液晶表示装置に限るものではなく、有機ＥＬ表示装置やＦＥＤ表示装置等、アクティブ・マトリクス方式の表示装置にも適用でき、また他の一般的な半導体装置にも利用できる。
【図面の簡単な説明】
【００３３】
【図１】本発明を適用する液晶表示装置の一例を説明する模式平面図である。
【図２】図１におけるゲート駆動回路ＳＲの一例の要部を説明する回路図である。
【図３】本発明を適用する液晶表示装置の他例を説明する模式平面図である。
【図４】図３におけるゲートセレクタＧＳの一例の要部を説明する回路図である。
【図５】薄膜トランジスタの典型的構成を説明する模式図である。
【図６】本発明による表示装置の実施例１を模式的に説明する薄膜トランジスタの構造説明図である。
【図７】本発明による表示装置の実施例２を模式的に説明する薄膜トランジスタの構造説明図である。
【図８】本発明による表示装置の実施例３を模式的に説明する薄膜トランジスタの構造説明図である。
【符号の説明】
【００３４】
ＡＲ・・・表示領域、ＳＵＢ１・・・第１基板、ＳＵＢ２・・・第２基板、ＳＲ・・・シフトレジスタ、ＤＤＲＶ・・・映像駆動用ＩＣ、ＰＩＣ・・・電源用ＩＣ、ＣＴ・・・接続部、ＴＭ・・・端子、ＧＬ・・・ゲート線、ＤＬ・・・ドレイン線。
【図１】
2005136017.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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