(57)【要約】【課題】劈開におけるチッピングや、ダイシングにおける切り代拡大による量産性の低下を抑制でき、しかも、分断のための加工全体を簡略化することも可能な新たな分断方法を有する、ＧａＮ系素子の製造方法を提供すること。【解決手段】ウエハー基板１上に、窒化物系半導体からなりかつ下部電極形成用のコンタクト層Ｓ１を少なくとも内部に有する積層体Ｓを形成し、各素子部の外周を取り巻く区画溝２を形成する。該区画溝は、隣接する素子部同士が１本の溝を共有するように、または、各素子部が個別に溝を保有するものとする。区画溝が前者の場合は、区画溝の内部を通過する割溝、区画溝が後者の場合は、区画溝の外側を通過する割溝を形成し、該割溝で分断する。【選択図】図１
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【特許請求の範囲】
【請求項１】
（Ａ１）ウエハー基板上に、窒化物系半導体からなりかつ下部電極形成用のコンタクト層を少なくとも内部に有する積層体を形成する工程と、
（Ｂ１）分断後に素子となる個々の素子部に対して、積層体上面から電極用凹部を形成し、該凹部内にコンタクト層を露出させる工程と、
（Ｃ１）前記個々の素子部に対して、各素子部の外周を取り巻く区画溝を、前記電極用凹部と連通しないように、かつ、隣接する素子部同士がそれらの間に１本の溝を共有するように、積層体上面から形成する工程と、
（Ｄ１）前記区画溝の溝内を通過する経路に、および／または、ウエハー基板の裏面において前記経路に対応する経路に、割溝を形成する工程と、
（Ｅ１）該割溝において個々の素子へと分断する工程とを、
有することを特徴とする、窒化物系半導体素子の製造方法。
【請求項２】
上記（Ｂ１）の工程における積層体上面からの電極用凹部の形成、および、上記（Ｃ１）の工程における積層体上面からの区画溝の形成を、エッチングによって行うものである、請求項１記載の製造方法。
【請求項３】
上記（Ｂ１）の工程よりも後であってかつ上記（Ｅ１）の工程よりも前に、さらに、パッシベーション膜形成工程を有し、
該パッシベーション膜形成工程は、少なくとも電極用凹部内の側壁面をパッシベーション膜で被覆する工程である、請求項１または２記載の製造方法。
【請求項４】
上記（Ｃ１）の工程よりも後であってかつ上記（Ｅ１）の工程よりも前に、さらに、パッシベーション膜形成工程を有し、
該パッシベーション膜形成工程は、少なくとも区画溝内の側壁面を、パッシベーション膜で被覆する工程である、請求項１〜３のいずれかに記載の製造方法。
【請求項５】
上記（Ｂ１）の工程および上記（Ｃ１）の工程よりも後であってかつ上記（Ｅ１）の工程よりも前に、さらに、パッシベーション膜形成工程を有し、
該パッシベーション膜形成工程は、少なくとも電極用凹部内の側壁面および区画溝内の側壁面を、パッシベーション膜で被覆する工程である、請求項１〜４のいずれかに記載の製造方法。
【請求項６】
上記パッシベーション膜形成工程において、さらに隔壁の上面をもパッシベーション膜で被覆するものである請求項５記載の製造方法。
【請求項７】
上記（Ｂ１）の工程と、上記（Ｃ１）の工程とを同時に行うものである、請求項１〜５のいずれかに記載の製造方法。
【請求項８】
（Ａ２）ウエハー基板上に、窒化物系半導体からなりかつ下部電極形成用のコンタクト層を少なくとも内部に有する積層体を形成する工程と、
（Ｂ２）分断後に素子となる個々の素子部に対して、積層体上面から電極用凹部を形成し、該凹部内にコンタクト層を露出させる工程と、
（Ｃ２）前記個々の素子部に対して、各素子部の外周を取り巻く区画溝を、前記電極用凹部と連通しないように、かつ、各素子部が個別に溝を保有するように、積層体上面から形成する工程と、
（Ｄ２）各素子部から見てその素子が保有する区画溝よりも外側を通過する経路に、および／または、ウエハー基板の裏面において前記経路に対応する経路に、割溝を形成する工程と、
（Ｅ２）該割溝において個々の素子へと分断する工程とを、
有することを特徴とする、窒化物系半導体素子の製造方法。
【請求項９】
上記（Ｂ２）の工程における積層体上面からの電極用凹部の形成、および、上記（Ｃ２）の工程における積層体上面からの区画溝の形成を、エッチングによって行うものである、請求項８記載の製造方法。
【請求項１０】
上記（Ｂ２）の工程よりも後であってかつ上記（Ｅ２）の工程よりも前に、さらに、パッシベーション膜形成工程を有し、
該パッシベーション膜形成工程は、少なくとも電極用凹部内の側壁面をパッシベーション膜で被覆する工程である、請求項８または９記載の製造方法。
【請求項１１】
上記（Ｃ２）の工程よりも後であってかつ上記（Ｅ２）の工程よりも前に、さらに、パッシベーション膜形成工程を有し、
該パッシベーション膜形成工程は、少なくとも区画溝内の素子部本体側の側壁面を、パッシベーション膜で被覆する工程である、請求項８〜１０のいずれかに記載の製造方法。
【請求項１２】
上記（Ｂ２）の工程および上記（Ｃ２）の工程よりも後であってかつ上記（Ｅ２）の工程よりも前に、さらに、パッシベーション膜形成工程を有し、
該パッシベーション膜形成工程は、少なくとも電極用凹部内の側壁面および区画溝内の素子部本体側の側壁面を、パッシベーション膜で被覆する工程である、請求項８〜１１のいずれかに記載の製造方法。
【請求項１３】
上記パッシベーション膜形成工程において、さらに隔壁の上面をもパッシベーション膜で被覆するものである請求項１２記載の製造方法。
【請求項１４】
上記パッシベーション膜形成工程において、区画溝内に対して、素子部本体側の側壁面から、底面を経て、素子部本体とは反対側の側壁面に至るまでを、パッシベーション膜で被覆するものである請求項１１〜１３のいずれかに記載の製造方法。
【請求項１５】
上記（Ｂ２）の工程と、上記（Ｃ２）の工程とを同時に行うものである、請求項８〜１２のいずれかに記載の製造方法。
【請求項１６】
（Ａ３）ウエハー基板上に、窒化物系半導体からなりかつ下部電極形成用のコンタクト層を少なくとも内部に有する積層体を形成する工程と、
（Ｂ３）分断後に素子となる個々の素子部に対して、積層体上面から電極用凹部を形成し、該凹部内にコンタクト層を露出させる工程と、
（Ｃ３）前記個々の素子部に対して、各素子部の外周を取り巻く区画溝を、前記電極用凹部と連通するように、かつ、各素子部が個別に溝を保有するように、積層体上面から形成する工程と、
（Ｄ３）各素子部から見てその素子が保有する区画溝よりも外側を通過する経路に、および／または、ウエハー基板の裏面において前記経路に対応する経路に沿って、スクライバーまたはレーザー装置によって割溝を形成する工程と、
（Ｅ３）該割溝において個々の素子へと分断する工程とを、
有することを特徴とする、窒化物系半導体素子の製造方法。
【請求項１７】
上記（Ｂ３）の工程における積層体上面からの電極用凹部の形成、および、上記（Ｃ３）の工程における積層体上面からの区画溝の形成を、エッチングによって行うものである、請求項１６記載の製造方法。
【請求項１８】
上記（Ｂ３）の工程よりも後であってかつ上記（Ｅ３）の工程よりも前に、さらに、パッシベーション膜形成工程を有し、
該パッシベーション膜形成工程は、少なくとも、電極用凹部内の素子部本体の側壁面をパッシベーション膜で被覆する工程である、請求項１６または１７記載の製造方法。
【請求項１９】
上記（Ｃ３）の工程よりも後であってかつ上記（Ｅ３）の工程よりも前に、さらに、パッシベーション膜形成工程を有し、
該パッシベーション膜形成工程は、少なくとも区画溝内の素子部本体側の側壁面を、パッシベーション膜で被覆する工程である、請求項１６〜１８のいずれかに記載の製造方法。
【請求項２０】
上記（Ｂ３）の工程および上記（Ｃ３）の工程よりも後であってかつ上記（Ｅ３）の工程よりも前に、さらに、パッシベーション膜形成工程を有し、
該パッシベーション膜形成工程は、少なくとも、電極用凹部内の素子部本体の側壁面および区画溝内の素子部本体側の側壁面を、パッシベーション膜で被覆する工程である、請求項１６〜１９のいずれかに記載の製造方法。
【請求項２１】
上記パッシベーション膜形成工程において、区画溝内に対して、素子部本体側の側壁面から、底面を経て、素子部本体とは反対側の側壁面に至るまでを、パッシベーション膜で被覆するものである請求項１９または２０記載の製造方法。
【請求項２２】
上記（Ｂ３）の工程と、上記（Ｃ３）の工程とを同時に行うものである、請求項１６〜２０のいずれかに記載の製造方法。
【請求項２３】
上記請求項１〜２２のいずれかに記載の製造方法によって製造された窒化物系半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ウエハー基板上に多数形成した窒化物系半導体素子部を、個々の素子へと分断する工程を有する、該素子の製造方法、および該製造方法によって得られる素子に関するものである。
【背景技術】
【０００２】
窒化物系半導体素子は、その素子構造の主要部分に窒化物系半導体を用いた素子であって、発光素子、受光素子、パワーデバイスなど、種々の素子が挙げられる。例えば、ＬＥＤ、ＬＤなどの発光素子の場合、発光層に用いられる窒化物系半導体の組成を選択することによって、青色〜紫外に至る短波長光を発光させることが可能である。
【０００３】
窒化物系半導体は、式ＡｌａＩｎｂＧａ１−ａ−ｂＮ（０≦ａ≦１、０≦ｂ≦１、０≦ａ＋ｂ≦１）で決定される３族窒化物からなる化合物半導体であって、例えば、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ、ＡｌＮ、ＩｎＮなど、任意の組成のものが例示される。
以下、「窒化物系半導体」を「ＧａＮ系」と略し、例えば「窒化物系半導体素子」であれば「ＧａＮ系素子」と呼んで、従来技術および本発明を説明する。
【０００４】
ＧａＮ系素子の基本構造は、図８（ｂ）に表れているように、結晶基板Ｂ１０上に、ｐ型、ｎ型、ｉ型などの必要な導電型のＧａＮ系結晶層を順次成長させてなる積層構造であって、これに電極などの付帯部品がさらに付与される。
結晶基板には、安価で入手し易く、かつ、ＧａＮ系結晶の成長温度に耐え得る点から、サファイア基板が用いられる場合が多い。
【０００５】
従って、ＧａＮ系素子の一般的な量産プロセスでは、図８（ａ）に示すように、サファイアウエハー基板上に、分断後に素子となる素子部をマトリクス状の配置パターンにて多数形成し、分断用ツールによって個々の素子へと分断する方法が取られる。図８（ａ）、（ｂ）では、分断線ｄ１を太い破線で示している。
本明細書では、図８（ａ）、（ｂ）に示すような、ウエハー基板上に多数の素子部が配置された分断前のウエハーサイズのものを「半導体ウエハー」と呼び、分断後の個々の素子を「チップ」と呼ぶ。
【０００６】
分断用ツールとしては、一般に、ダイサー、スクライバー、レーザー装置が挙げられる（例えば、特許文献１〜５）。
ダイサーは、丸鋸の如き円板状のダイシングソーによって、半導体ウエハーをサイの目状に切断する装置である。ダイシングソーによる切り込み方としては、フルカットやハーフカットなど種々のパターンがある。
スクライバーは、先端をダイヤモンドとする針状工具によってケガキ線のような割溝を形成し、外力を作用させて割溝から亀裂を生じさせてチップへと割る装置である。割溝は、亀裂を誘発させるための切欠き溝であって、分断を意図する線をなぞって形成される。
レーザー装置は、一般には紫外線領域のレーザー光を照射し、割溝の形成を行うものである。
【０００７】
しかし、上記のような分断用ツールを用いたとしても、サファイア基板やＧａＮ系結晶は共に非常に硬い物質であるために、実際には、ノコギリのように切削したり、好ましい割溝をつけることは容易ではなく、ツール自体も激しく消耗する。
また、サファイア基板およびＧａＮ系結晶は、共に六方晶系であるために、四角形や長方形のチップを切り出す場合、４つの側面のうちの対向する２面を劈開面としても、残る２面はへき開面にはならない。しかも、サファイア基板上にＧａＮ系結晶を成長させると、両者のａ軸方向の結晶方位が互いに一致しないという独特の積層構造となるために、両者の劈開面も異なり、積層構造全体としての劈開性はより劣悪となる。
従って、仮に割溝が形成できたとしても、劈開を行う際には、図８（ｂ）に示すように、亀裂ｄ１の進行方向が制御できず、素子の部分が割れてしまい（チッピング）、良品のチップが得られないという問題が生じていた。
【０００８】
このような問題を解決すべく、従来では、ダイサーやスクライバーを用いながらも、劈開時のチッピングを抑制するための工夫が加えられ、種々の分断手順が提案されている。
【０００９】
例えば、特許文献１では、半導体ウエハーのＧａＮ系結晶層側に第一の割溝１１をエッチングにより形成し（該文献１の図１〜３）、その第一の割溝と一体的に連通する電極形成用平面を形成し（該文献１の図４）、一方、サファイア基板側には、第一の割溝１１と合致する経路で、該割溝１１の線幅Ｗ１よりも細い線幅Ｗ２を有する第二の割溝２２を形成し、これら第一の割溝１１、第二の割溝２２に沿って、半導体ウエハーをチップに分断するという手順を開示している。
【００１０】
特許文献２では、半導体ウエハーのＧａＮ系結晶層側に第一の割溝を形成するが、このとき、該割溝をＧａＮ系結晶層を貫通してサファイア基板内に達する深さまで形成し、劈開部分をより薄くして、半導体ウエハーをチップに分断するという手順を開示している。
特許文献３、４の発明も、割溝を深く掘って劈開するという点では、特許文献２の発明と同様である。
【００１１】
特許文献５の発明では、先ず、半導体ウエハーのＧａＮ系結晶層側に、各素子の外形を規定する区画溝を素子毎に個別に形成し、かつその区画溝と一体的に連通する電極形成用平面を形成し（該文献５の図５）、次に、個々の区画溝同士の間にダイシングによって深い割溝を形成し（該文献５の図７）、分断を行っている。
【００１２】
【特許文献１】特許第２７８０６１８号公報
【特許文献２】特許第２８６１９９１号公報
【特許文献３】特許第２９１４０１４号公報
【特許文献４】特許第３２３０５７２号公報
【特許文献５】特許第３２３９７７４号公報
【特許文献６】特開２００２−３５３５０３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
特許文献１の方法は、割溝の幅を広くすることによって、亀裂の進行を該線幅の範囲内に収めようとするものである。
しかしながら、上記したように、サファイア基板の劈開面とＧａＮ系結晶の劈開面は一致しないため、割溝の幅を多少広くしたぐらいでは、チッピングをその範囲内に収めることは困難である。また、割溝の幅を充分に広くすれば、１枚のウエハー上に形成される素子部数は減少し、量産性が低下する。
【００１４】
また、特許文献２〜４の方法のように、割溝を深く掘って劈開すべき部分を薄くすれば、当然に割れ易くはなるが、該溝を掘るための加工時間が長くなり、分断加工に長時間を要するという問題があった。また、割溝を深く掘るための手段としてドライエッチングが挙げられるが、ドライエッチング時間が長くなると該レジストが焼き付くという問題が生じる。
【００１５】
また、特許文献５の発明では、各素子に対して個別に区画溝を形成しているが、該区画溝と下部電極形成用の凹部とが一体的に連通しているために、チッピングが素子部に生じやすく、しかも、割溝を形成する手段としてダイシングを採用しているために、切削時の振動によりチップに微小なダメージが入る事や、ダイシングの刃の幅分だけ切り代を大きくする必要があり、１枚のウエハー上に形成される素子部数は減少し、量産性が低下する。
【００１６】
本発明の課題は、上記問題を解決し、劈開におけるチッピングや、ダイシングにおける切り代拡大による量産性の低下をも抑制でき、しかも、分断のための加工全体を簡略化することも可能な新たな分断方法を有する、ＧａＮ系素子の製造方法を提供することである。
【課題を解決するための手段】
【００１７】
本発明は以下の特徴を有するものである。
（１）（Ａ１）ウエハー基板上に、窒化物系半導体からなりかつ下部電極形成用のコンタクト層を少なくとも内部に有する積層体を形成する工程と、
（Ｂ１）分断後に素子となる個々の素子部に対して、積層体上面から電極用凹部を形成し、該凹部内にコンタクト層を露出させる工程と、
（Ｃ１）前記個々の素子部に対して、各素子部の外周を取り巻く区画溝を、前記電極用凹部と連通しないように、かつ、隣接する素子部同士がそれらの間に１本の溝を共有するように、積層体上面から形成する工程と、
（Ｄ１）前記区画溝の溝内を通過する経路に、および／または、ウエハー基板の裏面において前記経路に対応する経路に、割溝を形成する工程と、
（Ｅ１）該割溝において個々の素子へと分断する工程とを、
有することを特徴とする、窒化物系半導体素子の製造方法。
（２）上記（Ｂ１）の工程における積層体上面からの電極用凹部の形成、および、上記（Ｃ１）の工程における積層体上面からの区画溝の形成を、エッチングによって行うものである、上記（１）記載の製造方法。
（３）上記（Ｂ１）の工程よりも後であってかつ上記（Ｅ１）の工程よりも前に、さらに、パッシベーション膜形成工程を有し、
該パッシベーション膜形成工程は、少なくとも電極用凹部内の側壁面をパッシベーション膜で被覆する工程である、上記（１）または（２）記載の製造方法。
（４）上記（Ｃ１）の工程よりも後であってかつ上記（Ｅ１）の工程よりも前に、さらに、パッシベーション膜形成工程を有し、
該パッシベーション膜形成工程は、少なくとも区画溝内の側壁面を、パッシベーション膜で被覆する工程である、上記（１）〜（３）のいずれかに記載の製造方法。
（５）上記（Ｂ１）の工程および上記（Ｃ１）の工程よりも後であってかつ上記（Ｅ１）の工程よりも前に、さらに、パッシベーション膜形成工程を有し、
該パッシベーション膜形成工程は、少なくとも電極用凹部内の側壁面および区画溝内の側壁面を、パッシベーション膜で被覆する工程である、上記（１）〜（４）のいずれかに記載の製造方法。
（６）上記パッシベーション膜形成工程において、さらに隔壁の上面をもパッシベーション膜で被覆するものである上記（５）記載の製造方法。
（７）上記（Ｂ１）の工程と、上記（Ｃ１）の工程とを同時に行うものである、上記（１）〜（５）のいずれかに記載の製造方法。
（８）（Ａ２）ウエハー基板上に、窒化物系半導体からなりかつ下部電極形成用のコンタクト層を少なくとも内部に有する積層体を形成する工程と、
（Ｂ２）分断後に素子となる個々の素子部に対して、積層体上面から電極用凹部を形成し、該凹部内にコンタクト層を露出させる工程と、
（Ｃ２）前記個々の素子部に対して、各素子部の外周を取り巻く区画溝を、前記電極用凹部と連通しないように、かつ、各素子部が個別に溝を保有するように、積層体上面から形成する工程と、
（Ｄ２）各素子部から見てその素子が保有する区画溝よりも外側を通過する経路に、および／または、ウエハー基板の裏面において前記経路に対応する経路に、割溝を形成する工程と、
（Ｅ２）該割溝において個々の素子へと分断する工程とを、
有することを特徴とする、窒化物系半導体素子の製造方法。
（９）上記（Ｂ２）の工程における積層体上面からの電極用凹部の形成、および、上記（Ｃ２）の工程における積層体上面からの区画溝の形成を、エッチングによって行うものである、上記（８）記載の製造方法。
（１０）上記（Ｂ２）の工程よりも後であってかつ上記（Ｅ２）の工程よりも前に、さらに、パッシベーション膜形成工程を有し、
該パッシベーション膜形成工程は、少なくとも電極用凹部内の側壁面をパッシベーション膜で被覆する工程である、上記（８）または（９）記載の製造方法。
（１１）上記（Ｃ２）の工程よりも後であってかつ上記（Ｅ２）の工程よりも前に、さらに、パッシベーション膜形成工程を有し、
該パッシベーション膜形成工程は、少なくとも区画溝内の素子部本体側の側壁面を、パッシベーション膜で被覆する工程である、上記（８）〜（１０）のいずれかに記載の製造方法。
（１２）上記（Ｂ２）の工程および上記（Ｃ２）の工程よりも後であってかつ上記（Ｅ２）の工程よりも前に、さらに、パッシベーション膜形成工程を有し、
該パッシベーション膜形成工程は、少なくとも電極用凹部内の側壁面および区画溝内の素子部本体側の側壁面を、パッシベーション膜で被覆する工程である、上記（８）〜（１１）のいずれかに記載の製造方法。
（１３）上記パッシベーション膜形成工程において、さらに隔壁の上面をもパッシベーション膜で被覆するものである上記（１２）記載の製造方法。
（１４）上記パッシベーション膜形成工程において、区画溝内に対して、素子部本体側の側壁面から、底面を経て、素子部本体とは反対側の側壁面に至るまでを、パッシベーション膜で被覆するものである上記（１１）〜（１３）のいずれかに記載の製造方法。
（１５）上記（Ｂ２）の工程と、上記（Ｃ２）の工程とを同時に行うものである、上記（８）〜（１２）のいずれかに記載の製造方法。
（１６）（Ａ３）ウエハー基板上に、窒化物系半導体からなりかつ下部電極形成用のコンタクト層を少なくとも内部に有する積層体を形成する工程と、
（Ｂ３）分断後に素子となる個々の素子部に対して、積層体上面から電極用凹部を形成し、該凹部内にコンタクト層を露出させる工程と、
（Ｃ３）前記個々の素子部に対して、各素子部の外周を取り巻く区画溝を、前記電極用凹部と連通するように、かつ、各素子部が個別に溝を保有するように、積層体上面から形成する工程と、
（Ｄ３）各素子部から見てその素子が保有する区画溝よりも外側を通過する経路に、および／または、ウエハー基板の裏面において前記経路に対応する経路に沿って、スクライバーまたはレーザー装置によって割溝を形成する工程と、
（Ｅ３）該割溝において個々の素子へと分断する工程とを、
有することを特徴とする、窒化物系半導体素子の製造方法。
（１７）上記（Ｂ３）の工程における積層体上面からの電極用凹部の形成、および、上記（Ｃ３）の工程における積層体上面からの区画溝の形成を、エッチングによって行うものである、上記（１６）記載の製造方法。
（１８）上記（Ｂ３）の工程よりも後であってかつ上記（Ｅ３）の工程よりも前に、さらに、パッシベーション膜形成工程を有し、
該パッシベーション膜形成工程は、少なくとも、電極用凹部内の素子部本体の側壁面をパッシベーション膜で被覆する工程である、上記（１６）または（１７）記載の製造方法。
（１９）上記（Ｃ３）の工程よりも後であってかつ上記（Ｅ３）の工程よりも前に、さらに、パッシベーション膜形成工程を有し、
該パッシベーション膜形成工程は、少なくとも区画溝内の素子部本体側の側壁面を、パッシベーション膜で被覆する工程である、上記（１６）〜（１８）のいずれかに記載の製造方法。
（２０）上記（Ｂ３）の工程および上記（Ｃ３）の工程よりも後であってかつ上記（Ｅ３）の工程よりも前に、さらに、パッシベーション膜形成工程を有し、
該パッシベーション膜形成工程は、少なくとも、電極用凹部内の素子部本体の側壁面および区画溝内の素子部本体側の側壁面を、パッシベーション膜で被覆する工程である、上記（１６）〜（１９）のいずれかに記載の製造方法。
（２１）上記パッシベーション膜形成工程において、区画溝内に対して、素子部本体側の側壁面から、底面を経て、素子部本体とは反対側の側壁面に至るまでを、パッシベーション膜で被覆するものである上記（１９）または（２０）記載の製造方法。
（２２）上記（Ｂ３）の工程と、上記（Ｃ３）の工程とを同時に行うものである、上記（１６）〜（２０）のいずれかに記載の製造方法。
（２３）上記上記（１）〜（２２）のいずれかに記載の製造方法によって製造された窒化物系半導体素子。
【発明の効果】
【００１８】
本発明の製造方法における上記（１）の態様の重要な特徴の１つは、後述するように、区画溝と電極用凹部である。当該態様では、区画溝において素子への分断が行われるので、分断の際に生じる亀裂が下部電極に到達し難くなり、チッピングが抑制されて、歩留まりが向上する。
本発明の製造方法における上記（８）の態様の重要な特徴の１つも、後述するように、区画溝と電極用凹部である。当該態様では、区画溝と電極用凹部とがあいまって、分断の際に生じる亀裂が下部電極に到達し難くなるだけでなく、発光層にも到達し難くなり、電気特性の低下を防ぐことが可能となる。これによって、当該態様では、よりチッピングが抑制され、歩留まりが更に向上する。
本発明の製造方法における上記（１６）の態様では、後述するように、電極用凹部と区画溝との間に隔壁が無い。このような態様において、分断手段をスクライバーまたはレーザー装置とすることによって、分断の際に生じる振動がなくなる、切削水の残留による汚染がないなどの利点が得られる。その結果、電極用凹部と区画溝との間に隔壁が無い態様であっても、分断の際に生じる亀裂による電気特性の低下を防ぐことが可能となり、歩留まりが更に向上する。
【発明を実施するための最良の形態】
【００１９】
上記（１）の態様を「態様（１）」と呼び、上記（８）の態様を「態様（２）」と呼び、上記（１６）の態様を「態様（３）」と呼ぶ。本発明の製造方法は、電極用凹部と区画溝との関係と、区画溝と割溝との関係とによって、これらの態様（１）〜態様（３）に大きく分けることができる。
以下に、ＧａＮ系発光素子の製造工程を例として用い、これらの態様（１）〜態様（３）を順次説明する。
【００２０】
態様（１）は、次の（Ａ１）〜（Ｅ１）の工程を少なくとも有する。
（Ａ１）図１（ａ）に示すように、ウエハー基板１上に、ＧａＮ系結晶層を順次エピタキシャル成長させてなる積層体Ｓを形成する工程。
該積層体Ｓの構造は、ＧａＮ系素子の基本的な構造であればよい。本発明では、下部電極形成用のコンタクト層Ｓ１を少なくとも積層体Ｓの内部の層として有する素子を取り扱う。
図１（ａ）はＧａＮ系発光素子を例示しており、積層体Ｓの構成として、下層側からコンタクト層（一般的には基板側がｎ型）Ｓ１、クラッド層Ｓ２、発光層Ｓ３、クラッド層Ｓ４、上部電極形成用のコンタクト層（一般的にはｐ型）Ｓ５を有する積層構造が挙げられる。コンタクト層はクラッド層と兼用してもよく、発光層は、多重量子井戸構造のような積層構造となっていてもよい。また、必要に応じてさらなるＧａＮ系結晶層が加えられてもよい。また、該積層体Ｓは、ＧａＮ系材料以外の材料からなる構造（後述のＳｉＯ2マスクパターンなど）を部分的に含んでいてもよい。
【００２１】
（Ｂ１）図１（ｂ）に示すように、分断後に素子となる個々の個々の素子部ｅに対し、積層体上面からエッチングにて電極用凹部３を形成し、該凹部内にコンタクト層を露出させる工程。凹部の位置、形状などについては後述する。
【００２２】
（Ｃ１）図１（ｂ）に示すように、素子部ｅに対して、区画溝２を、積層体Ｓの上面から溝加工し形成する工程。
該区画溝２は、各素子部の外周を取り巻いて、積層体部分の外形を決定付ける溝である。本態様では、区画溝を、隣接する素子部同士が１本の溝を共有するパターンとして形成する。即ち、図２に示すように、全体として格子状（網の目状）パターンとなる。
【００２３】
区画溝によって決定付けられる積層体部分の外形（上方から見たときの形状）は、図２、４、６では方形であるが、これに限定はされない。積層体部分の外形を種々に変更することによって、積層体部分の外周壁面（側面、端面、側端面ともいう）から外界に出る光の量を増やすことができる。例えば、図７（ａ）では、積層体部分Ｓの外形は円形である。その他、該積層体部分の外形は、全体的に略方形であっても各辺が波打っている形状や、六角形、八角形、異形など、光の取り出し量をより高める形状とすることが好ましい。
【００２４】
本態様（１）では、区画溝２と電極用凹部３とが互いに連通しないように、即ち、図２に示すように、区画溝との間に隔壁４を残しながら、区画溝２に囲まれた内側の領域に該凹部３が存在する形態とする。
【００２５】
上記（Ｂ１）、（Ｃ１）の工程は、別々の工程であってもよく、またどちらを前工程としてもよい。
工程数を省略するためには、上記（Ｂ１）、（Ｃ１）の工程を同一工程とし、１回の加工（特にエッチング加工）によって、区画溝２と電極用凹部３とを同時に形成することが好ましい。
【００２６】
電極用凹部を形成した後、該凹部内に露出したコンタクト層、および積層体の上面（通常、ｐ型コンタクト層上面）には、それぞれ電極を形成し、ＧａＮ系素子として必要な構造を付与する。
電極は、素子の種類、機能に応じて、オーミック電極やショットキー電極などであってよく、光透過性電極、クシ型電極、格子状電極、ドット状電極など種々の形態としてよい。これら細部の工程については、従来技術を参照してよく、詳しい説明や図示は省略する。
【００２７】
（Ｄ１）図１（ｂ）に示すように、該区画溝の内部を通過する経路にて、および／または、ウエハー基板の裏面において前記経路に対応する経路にて、割溝を形成する工程。図１（ｃ）では、区画溝２の内部を通過する経路に割溝５を形成し、ウエハー基板１の裏面において前記割溝５に対応する経路に、割溝６を形成した例を示しているが、どちらか片側だけであってもよい。また、図２では、割溝形成用の経路を太い破線ｄで示している（図４〜６も同様）。
【００２８】
（Ｅ１）該割溝において個々の素子へと分断する工程。
（Ｄ１）、（Ｅ１）の工程における、割溝の形成技術自体、および割溝における分断技術自体は、従来技術の説明で挙げたとおり、ダイサー、スクライバー、レーザー装置など、従来公知の技術を用いてよい。
【００２９】
本態様（１）の特徴は、区画溝と電極用凹部にある。
図２に斜視図として示すように、素子部の配列に従って格子状のパターンを呈する区画溝２が形成され、該区画溝２と各素子部の電極用凹部３とは、互いに連通しないように形成される。区画溝２と電極用凹部３とを形成する際に隔壁４が残っており、該隔壁４によって区画溝２と電極用凹部３とが互いに隔てられる。この区画溝において素子への分断が行われるので、分断の際に生じる亀裂が下部電極に到達し難くなり、チッピングが抑制されて、歩留まりが向上する。
【００３０】
ウエハー基板は、ＧａＮ系結晶がエピタキシャル成長し得る結晶基板であればよく、材料としては、例えば、サファイア（Ｃ面、Ａ面、Ｒ面）、ＳｉＣ（６Ｈ、４Ｈ、３Ｃ）、ＧａＮ、ＡｌＮ、Ｓｉ、スピネル、ＺｎＯ、ＧａＡｓ、ＮＧＯなどが挙げられる。
なかでも、サファイア基板は、従来技術の説明において述べたとおり、ＧａＮ系結晶層とはａ軸方向の結晶方位が一致せず、全体としての劈開性が劣悪になるために、チッピング等が増加するという問題を有している。従って、ウエハー基板として特にサファイア基板を用いる際に、本発明の利点がより顕著となる。即ち、従来、サファイア基板を用いる際に特に顕著となる問題であった〔亀裂が下部電極まで到達し、電気特性が悪くなる〕という問題が、本発明によって充分に抑制される。広義に言い換えれば、サファイア基板を用いる際には、本発明のチッピング抑制の利点がより顕著となる。
【００３１】
ウエハー基板上にＧａＮ系半導体層を成長させる方法としては、ＨＶＰＥ法、ＭＯＶＰＥ法、ＭＢＥ法などが挙げられる。
ウエハー基板上に高品質なＧａＮ系結晶層を成長させるために必要となる手法、構造、技術などは適宜用いてよい。例えば、図１に示すように、結晶基板とＧａＮ系結晶層Ｓ１との間にバッファ層（特に、ＧａＮ系低温成長バッファ層）１ｂを介在させる技術、結晶基板面にＳｉＯ２マスクパターンや凹凸を形成し、ＧａＮ系結晶をラテラル成長やファセット成長させて転位密度を低下させる技術などが挙げられる。
【００３２】
態様（１）における区画溝の深さ、幅の寸法は、特に限定されないが、深さは、ウエハー全面に広がる発光層を、個々の素子の発光層へと分断する深さ（即ち、発光層の下層に達する深さ）であることが好ましい。この点から、区画溝の深さは、０．０５μｍ〜１０μｍが好ましく、特に０．０５μｍ〜１μｍがより好ましい範囲である。
また、区画溝の幅は、例えば、２インチのウエハー基板に０．３５ｍｍ角の素子部をマトリクス状に形成する場合、素子サイズを小さくしない点、および／または割溝を形成しやすくする点の点から、１μｍ〜１００μｍが好ましく、特に１０μｍ〜５０μｍがより好ましい範囲である。
【００３３】
電極用凹部の開口形状は、図１に示した方形の他、図７（ａ）のような円形、図７（ｃ）のような扇形、その他、素子の外周を取り巻く形状などであってよく、従来公知の素子の電極形成プロセスを参照しながら、隔壁４を残す形状とすればよい。
また、図２、４、５、６の例では、各素子の積層体相対部分の外形が方形である場合を例としており、電極用凹部はその角部に位置しているが、図７（ｂ）に示すように、方形の辺の中央に凹部が位置する態様であってもよい。
電極用凹部の開口形状と形成位置との組合わせは、その後の素子組み立てのしやすさや、光取り出し効率、発光面積などを考慮して自由に決定してよい。
【００３４】
電極用凹部の開口の寸法は、従来公知の素子形成プロセスの場合と同様であってよく、限定はされない。また、電極用凹部の寸法を決定するには、区画溝との間に隔壁を残すことを考慮しなければならない。
一例として挙げるならば、図２に示すように、区画溝によって規定される素子外形を２００μｍ×２００μｍの方形として、電極用凹部の開口形状を方形として、電極用凹部の開口の寸法は、（５０μｍ×５０μｍ）〜（１５０μｍ×１５０μｍ）程度のものが挙げられる。ただし、この寸法はあくまで一例であって、発光部の大きさ、電極の大きさなどから、適当な形状、寸法、位置を決定すればよい。
【００３５】
電極用凹部の深さは、コンタクト層が露出する深さであればよく、ＧａＮ系発光素子や受光素子の積層構造に応じて決定すればよい。通常の素子構造では、０．２μｍ〜５μｍ程度である。
【００３６】
電極用凹部と区画溝との間の隔壁の厚さは、分断の際に生じる亀裂が下部電極に到達し難くなり、チッピングが抑制されて、歩留まりが向上する点、および／または、素子サイズが大きくならないようにする点から、１μｍ〜１００μｍが好ましく、特に５μｍ〜５０μｍがより好ましい範囲である。
【００３７】
電極用凹部を形成する方法に限定はなく、例えば、ドライエッチング、ウェットエッチングなど、公知の凹部形成技術を用いてよい。
また、区画溝を形成する方法にも限定はなく、例えば、ドライエッチング、ウェットエッチングなどのエッチングの他に、ダイシングやレーザースクライブなど、公知の溝加工技術を用いてよい。
区画溝を形成する方法のなかでも、ダイシングはブレードの消耗が著しいという欠点を有する。ブレードを頻繁に交換しないと、使用につれてブレードのエッジが鈍くなってきて、区画溝の深さと幅を一定に制御することが難しい。これに対して、区画溝をエッチングで形成すれば、深さや幅の再現性が極めて高くなる。
また、後述のパッシベーション膜を形成するに際しては、該パッシベーション膜を形成すべきＧａＮ系結晶層の端面（区画溝内に露出する積層体の側壁面）の状態は、亀裂等が無く、平滑な状態であることが好ましい。
これらの点から、区画溝の形成方法はエッチングが好ましく、特に、エッチング液による汚染の恐れがなく、工程が単純化できる点、また、エッチング溝の形状の制御が容易である点から、ウェットエッチングよりもドライエッチングが好ましい。
割溝の形成前に、エッチングによって区画溝を発光層の下層に達する深さに形成しておくと、割溝の形成やそれに続く分断の分断の時点では、割溝を形成するライン（分断ラインでもある）上の発光層が除去されているために、発光層の破壊を伴うことなく割溝の形成（ＧａＮ系結晶を積層した側に割溝を形成する場合）や分断を行うことが可能となり、発光層が損傷を受けることを回避できる。更に、区画溝内に露出した発光層の端面に、後述するパッシベーション膜を形成すると、割溝形成や分断の工程での衝撃や振動から発光層を保護するうえでより好ましい。
【００３８】
割溝は、劈開を行う場合の亀裂の起点となり得る断面形状を有する溝であればよく、断面Ｖ字状の溝またはそれに近い断面形状の溝が好ましい。割溝の断面形状、開口幅、深さなどは、従来技術を参照すればよい。
図１、図３の例では、割溝を表裏両方に形成した例を示しているが、割溝を区画溝側のみに形成する態様、ウエハー基板の裏面のみに形成する態様など、それぞれの利点に応じて選択すればよい。
【００３９】
態様（１）の製造方法によって得られるＧａＮ系素子は、図２の分断前の状態の素子部ｅにも表れているとおり、下部電極形成面が、積層体本体と隔壁４とに囲まれて凹部となっている。この隔壁の段差（凹部の深さ）は、上記のとおり、例えば５μｍ以下程度であり、凹部の開口寸法に対して充分に小さいため、該隔壁がボンディングの障害になることはない。
【００４０】
次に、態様（２）を説明する。
態様（２）は、態様（１）の工程のうちの（Ｃ１）、（Ｄ１）を、それぞれ下記の（Ｃ２）、（Ｄ２）に変更したものである。
従って、態様（２）は、（Ａ２（＝Ａ１））、（Ｂ２（＝Ｂ１））、（Ｃ２）、（Ｄ２）、（Ｅ２（＝Ｅ１））の工程を少なくとも有する。
【００４１】
（Ｃ２）図３（ａ）に示すように、個々の素子部ｅが区画溝２１を個別に保有するように、個々の素子部ｅを取り巻く区画溝２１を、積層体Ｓ上面から形成する工程。
積層体Ｓは、上記（Ａ１）の工程に従って、ウエハー基板１上にＧａＮ系結晶層を積層成長させたものである。
【００４２】
〔個々の素子部ｅが区画溝を個別に保有する〕とは、図４に表れているように、１つの素子ｅ１を取り巻いている区画溝２１と、その素子ｅ１とが、１対１で対応することをいう。
区画溝が素子を取り巻くとは、発光部や電流経路となっている素子の実質的な本体部分（例えば、図４ではｅ１、ｅ２）を取り巻くことを意味する。図４に示すように、この態様では分断後に区画溝の外側に凸尾根部分８の一部が残る場合があるが、このような余分な部分は分断で生じた残骸であって、素子本体部分ではない。
また、上記態様（１）の場合と同様、区画溝によって定められた積層体部分の外形は、方形には限定されず、図７（ｃ）にＳで示すとおり、円形など、任意の形状であってもよい。また、区画溝の幅は一定である必要はなく、図７（ｃ）に示すとおり、区画溝２１の外側の側壁は方形を描きながら、内側の側壁が積層体部分Ｓの外形として円形を描くなどのパターンであってもよい。
【００４３】
態様（２）では、図４に表れているように、隣り合った素子間に、それぞれの区画溝として少なくとも２本の溝が存在する。この２本の溝の間には、さらなる溝が形成されていてもよい。
これに対して態様（１）では、図２に表れているように、隣り合った素子間には、それぞれの素子ｅ１、ｅ２が共有する１本の区画溝２が存在する。
【００４４】
図５は、態様（２）における区画溝の特別な場合を示している。同図の態様では、個々の区画溝２２が長手方向に延長しており、連通部分２３によって隣の区画溝２２と連通している。しかし、このような連通部分２３が存在しても、個々の素子部ｅが区画溝を個別に保有していることに変わりはない。図５の例では、中央の素子部がハッチングで示した区画溝を、隣りの素子部と共有することなく保有している。
【００４５】
（Ｄ２）図３（ｂ）に示すように、各素子部ｅから見て、その素子部が保有する区画溝２１よりも外側を通過する経路に割溝５１を形成する工程。
割溝は、図３（ｂ）に示すように、ウエハー基板１の裏面において、前記割溝５１に対応する経路に割溝６１として形成してもよいし、表裏両方に形成してもよい。
【００４６】
態様（２）における区画溝の幅、深さに限定はないが、深さは、上記態様（１）と同様である。また、該区画溝の幅は、例えば、２インチのウエハー基板に０．３５ｍｍ角の素子部をマトリクス状に形成する場合、素子サイズを小さくしない点、および／または分断の際に生じる亀裂を下部電極に到達させ難くし、チッピングを抑制して、歩留まりを向上させる点から、１μｍ〜１００μｍが好ましく、特に２μｍ〜５０μｍがより好ましい範囲である。
また、各区画溝の間に生じる凸尾根部分８（図３（ａ））の幅は、限定はされないが、例えば、２インチのウエハー基板に３５０ｍｍ角の素子部をマトリクス状に形成する場合、０．１μｍ〜１００μｍが好ましく、特に１μｍ〜５０μｍがより好ましい範囲である。
【００４７】
態様（２）の特徴は、区画溝と電極用凹部にある。
電極用凹部の特徴は、態様（１）と同様であって、この特徴によって、分断の際に生じる亀裂が下部電極に到達し難くなる。この特徴に加えて、態様（２）では、区画溝を各素子個別に形成し、それぞれの区画溝よりも外側に割溝を形成して分断している。
電極用凹部と前記区画溝とがあいまって、態様（２）では、分断の際に生じる亀裂が下部電極に到達し難くなるだけでなく、発光層にも到達し難くなり、電気特性の低下を防ぐことが可能となる。これによって、態様（２）では、よりチッピングが抑制され、歩留まりが更に向上する。
【００４８】
態様（２）における、区画溝、電極用凹部を形成するためのエッチング法自体、割溝の形成技術自体、および割溝における分断技術自体は、態様（１）の場合と同様、従来公知の技術を用いてよい。
【００４９】
態様（２）の製造方法によって得られるＧａＮ系素子は、下部電極形成面が、積層体本体と隔壁４とに囲まれて凹部となっている。また、区画溝の外側で分断を行っているために、素子を取り巻く凸尾根部分が残る場合がある。これら、凹部の深さや凸尾根部分の高さは、上記のとおり５μｍ以下であり、態様（１）の場合と同様、ボンディングの障害になることはない。
【００５０】
次に、態様（３）を説明する。
態様（３）は、上記態様（２）の工程（Ａ１）、（Ｂ１）、（Ｃ２）、（Ｄ２）、（Ｅ１）のうち、（Ｃ２）、（Ｄ２）を、それぞれ下記の（Ｃ３）、（Ｄ３）に変更したものである。
従って、態様（３）は、（Ａ３（＝Ａ１））、（Ｂ３（＝Ｂ１））、（Ｃ３）、（Ｄ３）、（Ｅ３（＝Ｅ１））の工程を少なくとも有する。
【００５１】
（Ｃ３）図６に示すように、区画溝と連通するように電極用凹部を形成し、該凹部内にコンタクト層を露出させる工程。
態様（３）では、態様（２）と同様、区画溝は、各素子部に対して個別に形成するが、電極用凹部と区画溝とが連通している。電極用凹部と区画溝との間の隔壁は、完全に無いことが好ましいが、部分的に残っていてもよい。
【００５２】
（Ｄ３）各素子部から見てその素子が保有する区画溝よりも外側を通過する経路（図６の破線ｄ）に沿って割溝を形成する点では、態様（２）と同様であるが、分断手段をスクライバーまたはレーザー装置に限定している点が重要である。割溝は、態様（２）と同様、ウエハー基板の裏面に形成してもよい。
【００５３】
態様（３）では、電極用凹部と区画溝との間に隔壁が無い。このような態様において、分断手法としてダンシングを用いると、分断の際に生じる振動により割溝部と区画溝間の障壁が部分的に除去される。ダイシング時に用いる潤滑油が混じった切削水が区画溝部に残留し、発光層端部周辺が汚染されるという問題が生じる。
これに対して、分断手段をスクライバーまたはレーザー装置とすることによって、分断の際に生じる振動がなくなる、切削水の残留による汚染がないなどの利点が得られる。その結果、電極用凹部と区画溝との間に隔壁が無い態様であっても、分断の際に生じる亀裂による電気特性の低下を防ぐことが可能となり、歩留まりが更に向上する。
【００５４】
レーザー装置は、割溝の形成手段として用いることが好ましいが、フルカットのための溶断用手段として用いてもよい。
【００５５】
本発明の製造方法には、パッシベーション膜（絶縁性保護膜）の形成工程をさらに追加してもよい。
パッシベーション膜は、次の(i)、(ii)を目的として設ける。
(i)ＧａＮ系結晶層を化学的劣化や機械的外傷から保護すること。
(ii)電気的な短絡を防止すること。
【００５６】
上記(i)のためには、ＧａＮ系結晶が露出した表面を覆うことが好ましく、なかでも、発光素子の特性を決定付ける重要な機能部位である発光層を保護するという点から、発光層が素子表面に露出しているＧａＮ系結晶積層体の端面を少なくとも覆うことが重要である。
ここでいう発光層とは、単純なホモ接合型あるいはシングルヘテロ型のｐｎ接合構造であればその接合界面付近に生じる層であり、ダブルヘテロ型などではｐ型層とｎ型層の接合部位に設けられる、相対的にバンドギャップの小さい層（ＳＱＷやＭＱＷの場合は障壁層と井戸層とからなる）など、発光に係る層である。
従って、少なくとも区画溝内の素子部本体側の側壁面および／または電極用凹部内の側壁面を、パッシベーション膜で被覆することが好ましい。特に、電極用凹部や区画溝を、発光層端面が露出する深さに形成し、電極用凹部や区画溝内に露出した発光層端面にパッシベーション膜を形成しておくと、その後の分断の際に、新たに発光層端面が露出することがないので好ましい。また、割溝の形成や分断時の衝撃が、発光層に及び難くなるという利点もある。
【００５７】
上記(ii)でいう電気的な短絡は、主として、電極ボンディングに用いるハンダや導電性接着剤が電極からはみ出して生じるもので、電極とＧａＮ系結晶層との間での短絡（特に一方の導電型の結晶層に形成する電極と、他方の導電型の結晶層との間での短絡）や、両電極間での短絡などが挙げられる。この他に、電解質物質や導電性微粒子が汚染物質として表面に付着することによるものがある。
【００５８】
電極とＧａＮ系結晶層との間での短絡を防止するためには、ＧａＮ系結晶層の表面を可能な限りパッシベーション膜で覆い、露出させないことが望ましい。ただし、後の工程で電極を形成する際などに、パッシベーション膜が障害になるような部分は除けばよい。
例えば、区画溝を基板に達する深さに形成し、その区画溝内に露出したＧａＮ系結晶層の端面にパッシベーション膜を形成しておくと、その後の分断工程によってＧａＮ系結晶の露出面が新たに形成されることがない点で、好ましい。
【００５９】
一方、両電極間での短絡を防止するためには、例えば、電極の表面を、ボンディング部位を除いてパッシベーション膜で覆う態様が挙げられる。
ボンディング材としてハンダを用いる場合、少なくとも両電極のボンディング部位同士の間の領域にパッシベーション膜を形成すれば、ハンダが該領域を乗り越え難くなるために、効果的である。これは、無機膜（＝パッシベーション膜）に対するハンダの濡れ性が悪いという性質を利用したものである。
【００６０】
電解質物質や導電性微粒子が表面に付着することによる問題は、積層体の端面において顕著となる。なぜなら、この極めて狭い端面内に、ｐ型層、発光層、ｎ型層の露出部分が集中しているからである。そのため、積層体の端面をパッシベーション膜で覆うことが好ましい。
【００６１】
パッシベーション膜の材料は、絶縁性を示すものであれば特に限定はないが、好ましくは金属酸化物、金属窒化物、金属フッ化物、ＳｉＯＮ等の無機材料が挙げられる。金属酸化物としては、酸化珪素、酸化チタン、酸化ジルコニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、酸化マグネシウム、酸化アルミニウム、酸化ニオブ等が挙げれる。金属窒化物としては窒化珪素などが挙げられ、金属フッ化物としてはフッ化マグネシウムなどが挙げられる。
パッシベーション膜の厚さは、目的とする絶縁機能が得られるのであれば特に問わず、好適には５００〜５０００Åである。
パッシベーション膜の形成方法としては、プラズマＣＶＤ、熱ＣＶＤ、スパッタリング、電子ビーム蒸着法などの気相法が挙げられる。
【００６２】
パッシベーション膜の形成は、製造効率の点から、素子分離前に行うことが望ましく、本発明では態様（１）〜（３）のいずれにおいても、区画溝を形成する工程と、割溝を形成工程との間で行うことがより好ましい。
別途説明する研磨工程を加える場合、研磨工程後は基板の反りが大きくなり、マスクプロセスが困難となることから、研磨工程の前にパッシベーション膜の形成を行うことが望ましい。
既に述べたとおり、パッシベーション膜を形成すべきＧａＮ系結晶層の表面状態、特にＧａＮ系結晶層の端面を露出させる加工を施した後のその端面の表面状態は、亀裂等がなく、より平滑であることが好ましい。この点からは、区画溝や電極用凹部の形成はエッチング、特にドライエッチングによって行うことが好ましい。
【００６３】
以上、区画溝内の側壁面（特に、積層体の端面）をパッシベーション膜で被覆することについて、その意義、作用効果などを説明したが、電極用凹部内の側壁面（特に、積層体の端面）をパッシベーション膜で被覆することについても、その意義、作用効果は、区画溝内の側壁面に対する場合と同様である。
【００６４】
電極用凹部や区画溝の形成に伴ってできる隔壁４（図１（ｂ））や凸尾根部分８（図３（ａ））の、それぞれの側壁面や上面まで、また、区画溝内に対して、素子部本体側の側壁面から、底面を経て、素子部本体とは反対側の側壁面に至るまでを、パッシベーション膜を凹凸に沿って延在させるように形成すると、パッシベーション膜とＧａＮ系結晶層表面の接触面積が大きくなり、剥離が起こり難くなるので好ましい。
態様（１）においては、パッシベーション膜を、区画溝の底面の中央部付近まで延在させることによっても同様の効果が得られる。
パッシベーション膜を、先に形成した電極の表面上に延在するように形成する場合、金属材料と無機材料の界面では接着性が低くなる場合がある。このような場合、パッシベーション膜を前記のように凹凸に沿って延在させることによって得られる剥離抑制の作用効果が、特に有用となる。
以上のように、電極用凹部や区画溝の形成に伴ってできる、隔壁４（図１（ｂ））、凸尾根部分８（図３（ａ））、区画溝の底面などは、素子の機能部としては利用されないが、パッシベーション膜の剥離を抑制するために利用できる。
【００６５】
パッシベーション膜は、いずれの態様においても、割溝を形成する経路（基板裏面のみに割溝を形成する場合には、それに対応する経路）の上には形成しないことが望ましい。
分断時にパッシベーション膜の部分で割れると、パッシベーション膜にクラックが入り、保護機能が劣化する傾向があるからである。
例えば、割溝形成用経路を包含する幅１０μｍの帯状領域は、パッシベーション膜を形成しない帯状の露出領域としてもよい。
上記のように、分断を考慮し割溝に沿った帯状の露出領域を設ける場合、態様（１）においてパッシベーション膜を区画溝の底面に延在させる際の区画溝の幅、態様（２）、（３）においてパッシベーション膜を凸尾根部分の上面に延在させる際の凸尾根部分の幅は、それぞれ１２μｍ〜５０μｍが好ましい値となる。
【００６６】
発光素子において、発光層で発生する光を基板側から取り出す構成とする場合には、パッシベーション膜を、誘電体多層膜型の高反射膜としたり、反射性の金属層を内部に含むラミネート構造としてもよい。
発光層で発生する光をＧａＮ系結晶層側から取り出す構成とする場合には、パッシベーション膜を無反射膜（多層膜型、単層膜型）としてもよい。
パッシベーション膜を電極より先に形成することもできる。この場合、電極とＧａＮ系結晶層とのコンタクトのための開口部をパッシベーション膜に設けておけばよい。
【００６７】
上記特許文献６に記載されたＧａＮ系発光素子の構造は、一般的なＧａＮ系発光素子の構造とは著しく異なっている。該文献６の図１に示されているとおり、素子を構成する積層体を上方から見たときの全体の領域の中央に電極用凹部が形成され、その凹部内にｎ型層が露出し、そこに下部電極が設けられている。該文献６の図２は、その凹部の断面を見せた図であって、積層体の中央部が基板１に達するまで除去されていることがわかる。
本発明のＧａＮ系発光素子では、前記文献６のような特殊な素子構造はとらず、積層体を上方から見たときの全体の領域のうち、外周縁に偏った位置に電極用凹部を設ける。例えば、積層体を上方から見たときの全体の領域が方形であれば、本願の図２、図４、図６などに示すような角部に偏った位置や、図７（ｂ）に示すような外形の一辺に偏った位置に、あるいは積層体の外周を取り巻くように、電極用凹部を設ける。
本発明の態様（１）、（２）では、隔壁を残しているために、態様（３）や、従来の態様のように、電極用凹部が積層体の側面の方向へは開口していない。
しかし、本発明の態様（１）、（２）で残している隔壁は、チッピングの問題を軽減するためだけの付帯的な部位であって、素子の機能部（発光に係る部位や電流経路など）ではない。上記特許文献６の発光素子では、電極用凹部を取り巻く積層体は、全周が素子の機能部そのものである。
【００６８】
発光層で発生する光を上方（ＧａＮ系結晶層側）から取り出す発光素子では、上記特許文献６の発光素子のように下部電極を素子の中央部に設けると、発光領域の上方を下部電極用のボンディングワイヤが通過することになり、その影となる領域で発生する光は外部に出射されない。このような影となる領域での発光に用いられる電力は出射光に変換されることなく無駄に消費されるので、発光効率が低下する。
このような問題が生じないように、下部電極は、本発明のように、素子の周辺部に配置することが望ましい。
【００６９】
また、下部電極を素子の周辺部に配置する構成において、本発明の態様（１）、（２）で残している隔壁は、割溝形成時や素子分断時に下部電極形成面が受ける衝撃を軽減し、該電極形成面が損傷を受けることを抑制するための構造である。
言い換えると、この隔壁が代わりに損傷を受けることによって、下部電極形成面が保護される。従って、障壁の領域を機能部（例えば発光素子の発光部）として利用すると、素子の効率（発光素子であれば発光効率）が低下する可能性がある。
そのため、隔壁の部位には、例えば上部電極を形成しないことによって通電が行われないようにし、機能部として作用しないようにする。
【００７０】
サファイアやＧａＮ等の硬い材料からなる基板を用いる場合には、素子分断工程より前に、基板を裏面から研磨し薄くすることによって、割溝の通りに分断を行うことができるので好ましい。
しかしながら、研磨によって基板が薄くなると、基板と半導体層との間の熱膨張係数差に起因して、基板の反りが大きくなるので、マスクプロセスを伴う工程（エッチング、電極形成、パッシベーション膜形成など）における該マスクプロセスでの位置合わせや焦点合わせが困難となる。
従って、本発明では、基板を裏面から研磨し薄くする工程を追加する場合には、マスクプロセスを伴う加工工程よりも後工程であって、かつ素子分断工程より前工程として追加することを推奨する。
【００７１】
本発明によるＧａＮ系素子は、上記態様（１）〜態様（３）のいずれかの製造方法によって得られた素子であって、当該素子の各部の構造は上記したとおりである。また、本発明の製造方法において設けられる隔壁や凸尾根部分の破片が素子の周囲に残る場合があるが、これらは必ずしも素子に残っている必要はなく、分断工程での外力などで自然に欠落していてもよい。また、隔壁をより薄くすることによって欠落し易くしてもよいし、意図的に外力を作用させて欠落させてもよい。
素子の種類に限定はなく、発光素子、受光素子、パワーデバイスなど、種々の素子であってよい。
【実施例】
【００７２】
実施例１
本実施例では、上記態様（１）に従って、実際にＧａＮ系ＬＥＤ（近紫外発光素子）を製作した。
工程（Ａ１）：積層体の成長
直径２インチのＣ面サファイアウエハー基板を、ＭＯＶＰＥ装置に装着し、水素雰囲気下で１１００℃まで昇温し、サーマルエッチングを行った。
温度を３００℃まで下げ、３族原料としてトリメチルガリウム（以下ＴＭＧ）を、Ｎ原料としてアンモニアを流し、厚さ１５ｎｍのＡｌＮ低温バッファ層を成長させた。
続いて温度を１０００℃に昇温し、原料としてＴＭＧ、アンモニアを流し、アンドープのＧａＮ結晶層１を２μｍ成長させた後、ＳｉＨ４を流し、Ｓｉドープのｎ型ＧａＮコンタクト層を３μｍ成長させた。
続いて、温度を８００℃に低下させた後、Ｓｉを５×１０１７ｃｍ−３添加したＧａＮ障壁層（厚さ１０ｎｍ）と、ＩｎＧａＮ井戸層（発光波長３８０ｎｍ、Ｉｎ組成は０．０３、厚さ３ｎｍ）とのペアを、６周期作製した。
成長温度を１０００℃に昇温後、厚さ３０ｎｍのｐ型ＡｌＧａＮクラッド層４、厚さ５０ｎｍのｐ型ＧａＮコンタクト層を順に形成し、発光波長３８０ｎｍの紫外ＬＥＤウエハーとした。
【００７３】
工程（Ｂ１）：電極用凹部のエッチング
工程（Ｃ１）：区画溝のエッチング
本実施例では、区画溝と電極用凹部とを１つのエッチング工程において同時に形成した。
後述の分断によって予定される素子全体の外形は、一辺３５０μｍの正方形であり、区画溝によって囲まれる素子本体部分の外形は、それよりも小さく、一辺３００μｍの正方形である。
区画溝の幅は５０μｍである。
電極用凹部の開口形状は、一辺１００μｍの正方形であり、区画溝との隔壁の厚さは５μｍである。
積層体の上面全面にフォトレジストを塗布した後、区画溝および電極用凹部の形成パターンに沿ってレジストが除去されるように露光・現像を行い、レジストのパターニングを完了した。その後、ウエハー全体をＲＩＥ装置に設置し、上面から露出部に対して０．５μｍエッチングを施し、区画溝、電極用凹部（該凹部の底部にｎ型コンタクト層が表出している）を同時に形成した。
【００７４】
次に、素子部上面にｐ型の電極を形成後、ｎ型電極を形成するためのレジストパターンとして、電極用凹部よりも小さい開口部を設けるようにレジスト塗布・露光・現像をおこなった。その後、ＥＢ蒸着装置に設置後、Ａｌを蒸着しｎ型電極とした。その後、電極を熱処理しオーミック電極とした。
【００７５】
工程（Ｄ１）：割溝形成
工程（Ｅ１）：素子分断
本実施例では、スクライバーを用いて、割溝を形成し、素子分断を行った。
図１（ｃ）に示すように、該区画溝２の内部中央を通過する経路に割溝５を形成し、ウエハー基板１の裏面において前記経路に対応する経路に割溝６を形成し、該割溝において個々の素子へと分断した。
【００７６】
分断後の素子を観察したところ、一部でチッピングや発光層端部にまで到達する亀裂が見られたものの、下部のｎ電極まで到達する亀裂は生じていなかった。
【００７７】
実施例２
本実施例では、上記態様（２）に従って、ＧａＮ系ＬＥＤを製作した。
素子の積層体構造および形成工程（Ａ１）は、実施例１と同様である。
【００７８】
工程（Ｂ１）：電極用凹部のエッチング
工程（Ｃ２）：区画溝のエッチング
実施例１と同様、区画溝と電極用凹部とを１つのエッチング工程において同時に形成した。
分断によって得るべき素子全体の外形は、一辺３５０μｍの正方形であり、区画溝によって囲まれる素子本体部分の外形は、一辺２８０μｍの正方形である。
個々の区画溝のパターンは、図４に示すように、個々の素子を取り巻いて素子毎に閉じているパターンである。区画溝の幅は１０μｍである。
２つの区画溝２１に挟まれた凸尾根部分８の幅は５０μｍである。
電極用凹部３の開口形状は、一辺１００μｍの正方形であり、区画溝との隔壁４の厚さは５μｍである。
加工手順自体は、実施例１と同様である。
【００７９】
工程（Ｄ２）：割溝形成
工程（Ｅ１）：素子分断
実施例１と同様、スクライバーを用いて、割溝を形成し、素子分断を行った。
図３（ｂ）に示すように、凸尾根部分の中央を通過する経路に割溝５１を形成し、ウエハー基板１の裏面において前記経路に対応する経路に割溝６１を形成し、該割溝において個々の素子へと分断した。
【００８０】
分断後の素子を観察したところ、一部でチッピングが見られたものの、下部のｎ電極まで到達する亀裂は生じていなかった。また、発光層端部にまで到達する亀裂も非常に少なかった。
【００８１】
実施例３
本実施例では、上記態様（３）に従って、ＧａＮ系ＬＥＤを製作した。
素子の積層体構造および形成工程（Ａ１）は、実施例１、２と同様である。
【００８２】
工程（Ｂ２）：電極用凹部のエッチング
工程（Ｃ３）：区画溝のエッチング
実施例１、２と同様、区画溝と電極用凹部とを１つのエッチング工程において同時に形成した。
分断によって得るべき素子全体の外形は、一辺３５０μｍの正方形であり、区画溝によって囲まれる素子本体部分の外形は、一辺２８０μｍの正方形である。
個々の区画溝のパターンは、図６に示すように、個々の素子を取り巻いて素子毎に閉じているパターンであり、電極用凹部とは隔壁を持たず連通している。
区画溝の幅は１０μｍである。
２つの区画溝２１に挟まれた凸尾根部分８の幅は５μｍである。
区画溝を差し引いた電極用凹部３の開口形状は、一辺１００μｍの正方形である。
加工手順自体は、実施例１、２と同様である。
【００８３】
工程（Ｄ３）：割溝形成
工程（Ｅ１）：素子分断
実施例２と同様、スクライバーを用いて、凸尾根部分の中央を通過する経路、およびウエハー基板１の裏面において前記経路に対応する経路に割溝を形成し、該割溝において個々の素子へと分断した。
【００８４】
分断後の素子を観察したところ、一部でチッピングが見られたものの、下部のｎ電極や発光層端部にまで到達する亀裂も非常に少なかった。
【産業上の利用可能性】
【００８５】
以上説明したとおり、本発明の製造方法によれば、従来問題となっていた劈開におけるチッピングや、ダイシングの振動によるチップへのダメージ、ダイシングの刃幅による損失を抑制できる。しかも、深いエッチングを必要としないので、分断のための加工全体を簡略化することも可能である。
【図面の簡単な説明】
【００８６】
【図１】本発明による製造方法の態様（１）に含まれる各工程を示す図である。異なる図面同士において、互いに同一の箇所がある場合には、図面の煩雑化を避けるために、全ての図に同じ符号を付すことは省略している。  また、半導体ウエハー上には、多数の素子部が配列されているが、符号の多様化を避けるため、素子が異なっていても、各素子の同じ部位には、同じ符号を付している。例えば、図１（ｃ）では、どの素子部の電極にも、符号Ｐ１、Ｐ２を付している。  また、図では、領域を区別するために、ハッチングを必要に応じて適宜付与してしている（他の図も、同様である）。
【図２】本発明による製造方法の態様（１）において、半導体ウエハーに形成した区画溝と電極用凹部とを拡大した斜視図である。
【図３】本発明による製造方法の態様（２）に含まれる各工程を示す図である。
【図４】本発明による製造方法の態様（２）において、半導体ウエハーに形成した区画溝と電極用凹部とを拡大した斜視図である。
【図５】本発明による製造方法の態様（２）における区画溝の形成パターンのバリエーションを示す図である。
【図６】本発明による製造方法の態様（３）において、半導体ウエハーに形成した区画溝と電極用凹部とを拡大した斜視図である。
【図７】本発明において、半導体ウエハーに形成した区画溝と電極用凹部のバリエーションを示した図である。ハッチングを施した部分は、施していない部分よりも窪んでいることを示している。
【図８】従来のＧａＮ系素子の一般的な量産プロセスの一例を示す図である。図８（ｂ）は、図８（ａ）のＸ１−Ｘ１断面を示す端面図である。  ハッチングを施した部分は、素子の主要部分を模式的に示している。
【符号の説明】
【００８７】
Ｓ      積層体
ｄ      割溝形成用の経路
１      ウエハー基板
２      区画溝
３      電極用凹部
４      隔壁
５、６  割溝
【図１】
2005012206.tif 000003
【図２】
2005012206.tif 000004
【図３】
2005012206.tif 000005
【図４】
2005012206.tif 000006
【図５】
2005012206.tif 000007
【図６】
2005012206.tif 000008
【図７】
2005012206.tif 000009
【図８】
2005012206.tif 000010