(57)【要約】【課題】  メモリセルの微細化およびスイッチングトランジスタの電流駆動能力確保を両立可能な相変化メモリセルを備えた不揮発性半導体記憶装置を提供する。【解決手段】  相変化メモリセルは、カルコゲナイド層１００およびヒータ層１０５を含むメモリセルコンタクト部９５と、スイッチングトランジスタ１６，１８とを含む。メモリセルコンタクト部９５は、スイッチングトランジスタ１６，１８のドレイン領域１２０と、ビット線ＢＬとの間を電気的に接続する。スイッチングトランジスタ１６，１８は、メモリセルコンタクト部９５の両側に沿って並列に形成され、データ書込時には両方がオンしてデータ書込電流を通過させる。スイッチングトランジスタ全体でのゲート幅をメモリセル寸法の２倍確保することができるので、メモリセルが微細化されても電流駆動能力を確保できる。【選択図】        図４
2005071500.tif 000002
【特許請求の範囲】
【請求項１】
複数の抵抗変化型メモリセルと、
前記複数の抵抗変化型メモリセルへデータ書込電流を供給するライトドライバと、
前記ライトドライバと前記複数の抵抗変化型メモリセルとの間を電気的に接続するために、所定方向に延在して配置されたビット線とを備え、
前記複数の抵抗変化型メモリセルの各々は、
前記データ書込電流の供給によって、抵抗がそれぞれ異なる２つの状態の間を遷移可能な抵抗変化素子と、
前記抵抗変化素子と直列に接続されて、前記複数の抵抗変化型メモリセル間で選択的にオンされるスイッチ素子とを含み、
前記スイッチ素子は、半導体基板上に形成された活性領域を用いて作製された第１および第２の電界効果トランジスタを有し、
前記第１および第２の電界効果トランジスタは、前記ビット線と前記活性領域との間を前記抵抗変化素子を介して接続するメモリセルコンタクト部の両側にそれぞれ配置され、
データ書込時において、前記第１および第２の電界効果トランジスタのオンおよびオフは共通に制御される、不揮発性半導体記憶装置。
【請求項２】
前記第１および第２の電界効果トランジスタのゲート長方向は、前記ビット線に沿った方向であり、
前記前記第１および第２の電界効果トランジスタのゲート幅方向は、前記ビット線と交差する方向である、請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記ビット線と交差する方向に延在する第１および第２のワード線をさらに備え、
前記第１および第２の電界効果トランジスタのゲートは、前記第１および第２のワード線とそれぞれ接続されており、
データ読出時に、前記第１および第２のワード線の電圧は、前記第１および第２の電界効果トランジスタの一方がオフ状態を維持するように制御される、請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記第１および第２の電界効果トランジスタの各々は、それぞれがドレインおよびソースとして作用する第１および第２の活性層を含み、
同一の前記抵抗変化型メモリセルに対応する前記第１および第２の電界効果トランジスタは、共通の前記第１の活性層を共有し、
前記第２の活性層は、前記複数の抵抗変化型メモリセルのうちの少なくとも一部の間で互いに電気的に接続され、かつ、所定電圧の供給を受ける、請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記複数の抵抗変化型メモリセルの各々は、
前記スイッチ素子と直列に接続されて、電流通過に応じて発熱する加熱素子をさらに含み、
前記メモリセルコンタクト部は、前記加熱素子および前記抵抗変化素子を介して、前記ビット線および前記活性領域の間を接続し、
前記第１および第２の電界効果トランジスタのゲート長方向に沿った断面において、前記加熱素子の径は、前記前記第１および第２の電界効果トランジスタのゲートにそれぞれ形成されたサイドウォール間の間隔よりも大きい、請求項１記載の不揮発性半導体記憶装置。
【請求項６】
行列状に配置された複数の抵抗変化型メモリセルと、
前記複数の抵抗変化型メモリセルへデータ書込電流を供給するライトドライバと、
前記ライトドライバと前記複数の抵抗変化型メモリセルとの間を電気的に接続するために、所定方向に延在して配置されたビット線と、
前記ビット線と交差する方向に延在して配置されたワード線とを備え、
前記複数の抵抗変化型メモリセルの各々は、
前記データ書込電流の供給によって、抵抗がそれぞれ異なる２つの状態の間を遷移可能な抵抗変化素子と、
前記抵抗変化素子と直列に接続されて、前記複数の抵抗変化型メモリセル間で選択的にオンされるスイッチ素子とを含み、
前記スイッチ素子は、半導体基板上に形成された活性領域に形成されて、ゲートが前記ワード線と接続された少なくとも１つの電界効果トランジスタを有し、
前記活性領域は、前記ワード線に沿った方向に隣接する前記抵抗変化型メモリセルの間に形成される帯形状の素子分離膜によって、前記ビット線に沿った方向に連続した帯形状を有するように分離される、不揮発性半導体記憶装置。
【請求項７】
前記抵抗変化素子を含む積層膜は、前記複数の抵抗変化型メモリセルにわたって全面的に積層される第１の工程と、前記ビット線と交差する方向に沿って帯状に分離される第２の工程と、前記第１の工程によって帯状に分離された後に前記ビット線に沿った方向にさらに分離される第３の工程とを経て、前記複数の抵抗変化型メモリセルの各々に対応するように分離される、請求項６記載の不揮発性半導体記憶装置。
【請求項８】
前記スイッチ素子は、同一方向に沿ってレイアウトされ、かつ、互いに並列接続された複数の前記電界効果トランジスタを有し、
データ書込時に、前記複数の電界効果トランジスタのオンおよびオフは、共通に制御され、
データ読出時に、前記複数の電界効果トランジスタのうちの一部は、オフ状態を維持する、請求項６記載の不揮発性半導体記憶装置。
【請求項９】
複数の抵抗変化型メモリセルと、
前記複数の抵抗変化型メモリセルへデータ書込電流を供給するライトドライバと、
前記ライトドライバと前記複数の抵抗変化型メモリセルとの間を電気的に接続するために、所定方向に延在して配置されたビット線とを備え、
前記複数の抵抗変化型メモリセルの各々は、
前記データ書込電流の供給によって、抵抗がそれぞれ異なる２つの状態の間を遷移可能な抵抗変化素子と、
前記抵抗変化素子と直列に接続されて、前記複数の抵抗変化型メモリセル間で選択的にオンされるスイッチ素子とを含み、
前記スイッチ素子は、半導体基板上に形成された活性領域を用いて作製された少なくとも１つの電界効果トランジスタを有し、
各前記電界効果トランジスタは、前記活性領域に形成されてドレインおよびソースとして作用する第１および第２の活性層を含み、
前記第１の活性層は、前記抵抗変化素子を介して前記ビット線と接続され、
前記第２の活性層は、前記第１および第２の活性層以外に設けられた導電性物質によって、前記複数の相変化メモリセルのうちの少なくとも一部の間で互いに電気的に接続され、かつ、所定電圧の供給を受ける、不揮発性半導体記憶装置。
【請求項１０】
前記複数の抵抗変化型メモリセルのうちの前記少なくとも一部の間で、前記第２の活性層は、前記第２の活性層の直上に形成された導電性材料膜によって、互いに電気的に接続される、請求項９記載の不揮発性半導体記憶装置。
【請求項１１】
前記所定電圧を供給する配線と、
前記抵抗変化型メモリセルの各々に対応して設けられ、前記第２の活性層と前記配線とを電気的に接続するコンタクト部とをさらに備える、請求項９記載の不揮発性半導体記憶装置。
【請求項１２】
前記抵抗変化型メモリセルの各々において、前記スイッチ素子は、複数個の前記電界効果トランジスタを含み、
前記複数個の電界効果トランジスタのゲート電極は、前記ビット線と前記活性領域との間を前記抵抗変化素子を介して接続するためのメモリセルコンタクトが前記半導体基板と接触する部位の少なくとも２辺にそれぞれ配置される、請求項９記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置に関し、より特定的には、電流印加によって相転移（相変化）可能な相変化素子に代表される抵抗変化型メモリセルを備えた不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
カルコゲナイド素子等の相変化素子をメモリセルに用いた不揮発性記憶装置（以下、「相変化メモリ」とも称する）が開発されている（たとえば、特許文献１および非特許文献１参照）。相変化素子は、高抵抗のアモルファス状態と低抵抗の結晶状態との安定的な２つの相状態を有する「抵抗変化素子」であり、抵抗値の異なる２つの状態が記憶データのレベルとそれぞれ対応付けられる。相変化素子では、適切なパターンの電流パルスを印加することにより、アモルファス状態と結晶状態との間の相変化を生じさせることができる。
【０００３】
図２４は、相変化メモリのメモリセルアレイを示す回路図である。
【０００４】
図２４を参照して、相変化メモリのメモリセルアレイは、行列状に配置された相変化メモリセル２００によって構成される。相変化メモリセル２００の行に対応して、ワード線ＷＬが配置され、相変化メモリセル２００の列にそれぞれ対応してビット線ＢＬが配置される。以下、本明細書においては、ワード線ＷＬの配置方向をＸ方向と定義し、ビット線ＢＬの配置方向をＹ方向と定義することとする。
【０００５】
各相変化メモリセル２００は、対応するビット線ＢＬおよびコレクタ線ＣＬの間に直列に接続された、相変化素子の代表例であるカルコゲナイド層２１０と、スイッチングトランジスタ２２０とを有する。スイッチングトランジスタ２２０のゲートはワード線ＷＬと接続され、コレクタはコレクタ線ＣＬと接続されている。
【０００６】
図２５は、相変化メモリセルの一般的なレイアウトを示す平面図である。
【０００７】
図２５を参照して、行列状に配置されたワード線ＷＬおよびビット線ＢＬの交点に対応して、カルコゲナイド層２１０を有する相変化メモリセル２００が配置される。
【０００８】
図２６は、図２５におけるＰ−Ｑ断面図である。
【０００９】
図２６を参照して、スイッチングトランジスタ２２０は、ｐ型領域２２１上に形成されたｎ型領域２２２と、ｎ型領域２２２内に形成されたｐ型領域２２３とを有する。スイッチングトランジスタ２２０は、ｐ型領域２２１、ｎ型領域２２２およびｐ型領域２２３によるｐｎｐ型の縦型寄生バイポーラトランジスタで形成される。ｎ型領域２２２は、図２４および２５に示したワード線ＷＬに相当し、ｐ型領域２２１は、図２４に示したコレクタ線ＣＬに相当する。
【００１０】
カルコゲナイド層２１０およびスイッチングトランジスタ２２０の間には、通過電流によって発熱する加熱素子２３０が設けられる。データ書込時には、スイッチングトランジスタ２２０がターンオンされるとともに、ビット線ＢＬからカルコゲナイド層２１０および加熱素子２３０を通過するデータ書込電流が流される。データ書込電流は一般的にパルス状に与えられ、そのパルスパターン（電流供給期間および電流量）に応じて、カルコゲナイド層２１０を結晶状態およびアモルファス状態のいずれかに相変化させることができる。
【００１１】
カルコゲナイド層２１０はアモルファス状態時において、結晶状態時よりも抵抗が高い。したがって、以下では、カルコゲナイド層（相変化素子）がアモルファス状態である相変化メモリセルの抵抗をＲｍａｘとし、結晶状態である相変化メモリセルの抵抗をＲｍｉｎと表記することとする。これにより、相変化メモリセルの抵抗がＲｍａｘおよびＲｍｉｎもいずれであるかを、１ビットの記憶データと対応付けて、データ記憶を行なうことが可能となる。すなわち、相変化メモリセルは、記憶データに応じて抵抗が異なる「抵抗変化型メモリセル」として機能する。
【特許文献１】米国特許第６，３３９，５４４Ｂ１号明細書
【非特許文献１】ギル他（Mangar Gill et. al）、“オボニック・ユニファイド・メモリ−孤立したメモリおよび混載用として高性能な不揮発性メモリ（Ovonic Unified Memory-A High-Performance Nonvolatile Memory Technology for Stand-Alone Memory ad Embedded Applications）”，（米国），２００２年米国電気電子学会国際固体回路会議／セッション１２／デジタル方面／１２．４（2002 IEEE ISSCC/SESSION 12/TD:DIGITAL DIRECTIONS/12.4）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
以上説明したように、相変化メモリでは、データ書込時に、相変化を生じさせるための電流を相変化メモリセル２００に通過させる必要があるので、メモリセルの微細化と両立して、スイッチングトランジスタ２２０の電流駆動能力を確保する必要がある。
【００１３】
しかし、図２４〜図２６に示したような、スイッチングトランジスタ２２０が縦型寄生バイポーラトランジスタで構成されている相変化メモリでは、メモリセルの微細化および低電圧動作化が進むと、スイッチングトランジスタの駆動電流が減少してしまう。なぜなら、バイポーラトランジスタのベース・エミッタ間電圧Ｖｂｅがシュリンクされないためである。また、微細化に伴うベース面積の縮小からも、スイッチングトランジスタの駆動電流は減少してしまう。この点を改善するために、比較的低電圧でも電流駆動能力の確保が可能な電界効果トランジスタ（代表的にはＭＯＳトランジスタ）でスイッチングトランジスタを構成することが考えられるが、その場合でも、微細化によりゲート幅の確保が困難となると電流駆動能力の確保が困難となる。
【００１４】
さらに、図２６に示した構造では、スイッチングトランジスタ２２０中のｐ型領域２２３が非常に微細であるため、メモリセルの微細化に伴ってその加工がより細密化され、製造が困難になってしまう問題点がある。
【００１５】
また、図２６に示した、カルコゲナイド層２１０と加熱素子２３０との接触面積がばらつくと、データ読出時におけるメモリセル抵抗ばらつきや、データ書込時におけるカルコゲナイド層２１０への伝熱特性ばらつきが生じるので、結果として、相変化メモリの動作特性がばらついてしまう。したがって、加熱素子２３０の形成・加工後にカルコゲナイド層２１０を形成・加工する工程が設けられる一般的な相変化メモリの製造プロセスでは、上記接触面積のばらつきを抑制するためには、加熱素子２３０の寸法精度の確保に加えて、安全のためカルコゲナイド層２１０を加熱素子２３０よりも広い面積で設計する必要が生じる。これにより、メモリセルサイズの微細化が阻まれる。
【００１６】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、メモリセルの微細化およびスイッチングトランジスタの電流駆動能力確保を両立可能なメモリセル構成を備えた相変化メモリを提供することである。
【課題を解決するための手段】
【００１７】
この発明に従う不揮発性半導体記憶装置は、複数の抵抗変化型メモリセルと、複数の抵抗変化型メモリセルへデータ書込電流を供給するライトドライバと、ライトドライバと複数の抵抗変化型メモリセルとの間を電気的に接続するために、所定方向に延在して配置されたビット線とを備え、複数の抵抗変化型メモリセルの各々は、データ書込電流の供給によって、抵抗がそれぞれ異なる２つの状態の間を遷移可能な抵抗変化素子と、抵抗変化素子と直列に接続されて、複数の抵抗変化型メモリセル間で選択的にオンされるスイッチ素子とを含み、スイッチ素子は、半導体基板上に形成された活性領域を用いて作製された第１および第２の電界効果トランジスタを有し、第１および第２の電界効果トランジスタは、ビット線と活性領域との間を抵抗変化素子を介して接続するメモリセルコンタクト部の両側にそれぞれ配置され、データ書込時において、第１および第２の電界効果トランジスタのオンおよびオフは共通に制御される。
【００１８】
この発明の他の構成に従う不揮発性半導体記憶装置は、行列状に配置された複数の抵抗変化型メモリセルと、複数の抵抗変化型メモリセルへデータ書込電流を供給するライトドライバと、ライトドライバと複数の抵抗変化型メモリセルとの間を電気的に接続するために、所定方向に延在して配置されたビット線と、ビット線と交差する方向に延在して配置されたワード線とを備え、複数の抵抗変化型メモリセルの各々は、データ書込電流の供給によって、抵抗がそれぞれ異なる２つの状態の間を遷移可能な抵抗変化素子と、抵抗変化素子と直列に接続されて、複数の抵抗変化型メモリセル間で選択的にオンされるスイッチ素子とを含み、スイッチ素子は、半導体基板上に形成された活性領域に形成されて、ゲートがワード線と接続された少なくとも１つの電界効果トランジスタを有し、活性領域は、ワード線に沿った方向に隣接する抵抗変化型メモリセルの間に形成される帯形状の素子分離膜によって、ビット線に沿った方向に連続した帯形状を有するように分離される。
【００１９】
この発明のさらに他の構成に従う不揮発性半導体記憶装置は、複数の抵抗変化型メモリセルと、複数の抵抗変化型メモリセルへデータ書込電流を供給するライトドライバと、ライトドライバと複数の抵抗変化型メモリセルとの間を電気的に接続するために、所定方向に延在して配置されたビット線とを備え、複数の抵抗変化型メモリセルの各々は、データ書込電流の供給によって、抵抗がそれぞれ異なる２つの状態の間を遷移可能な抵抗変化素子と、抵抗変化素子と直列に接続されて、複数の抵抗変化型メモリセル間で選択的にオンされるスイッチ素子とを含み、スイッチ素子は、半導体基板上に形成された活性領域を用いて作製された少なくとも１つの電界効果トランジスタを有し、各電界効果トランジスタは、活性領域に形成されてドレインおよびソースとして作用する第１および第２の活性層を含み、第１の活性層は、抵抗変化素子を介してビット線と接続され、第２の活性層は、第１および第２の活性層以外に設けられた導電性物質によって、複数の相変化メモリセルのうちの少なくとも一部の間で互いに電気的に接続され、かつ、所定電圧の供給を受ける。
【発明の効果】
【００２０】
この発明に従う不揮発性半導体記憶装置では、抵抗変化型メモリセルにおいて、メモリセルコンタクト部の両側に沿って２個の電界効果トランジスタを、スイッチ素子を構成するスイッチングトランジスタとして効率的に配置できる。この結果、スイッチングトランジスタのゲート幅が、抵抗変化型メモリセルのＸ方向（ビット線と交差する方向）に沿った辺の長さの２倍確保できるので、相変化メモリセルが微細化された場合にも、データ書込に十分な電流駆動能力を確保できる。
【００２１】
また、スイッチ素子を構成する電界効果トランジスタ（スイッチングトランジスタ）が形成される活性領域を、抵抗変化型メモリセルごとに対応して細分化された形状ではなく、Ｙ方向（ビット線方向）に連続した帯形状とするので、活性領域の寸法精度の向上により、各スイッチングトランジスタのトランジスタ特性ばらつきを低減できる。この結果、スイッチングトランジスタを介して供給されるデータ書込電流およびデータ読出電流のばらつきが軽減されて、データ読出およびデータ書込特性をさらに安定化することができる。
【００２２】
さらに、スイッチ素子を構成するＭＯＳトランジスタ（スイッチングトランジスタ）のソース領域として作用する活性層を、当該活性層以外に設けられた導電性物質により互いに電気的に接続することによって、低抵抗化することができる。この結果、データ読出およびデータ書込時における、スイッチングトランジスタのソース電圧変動を防止して、データ書込電流およびデータ読出電流のレベルを安定化することができるので、データ読出およびデータ書込特性がさらに安定化される。
【発明を実施するための最良の形態】
【００２３】
以下において、本発明の実施の形態について図面を参照して詳細に説明する。なお、以下において同一および相当部分には同一符号を付するものとする。
【００２４】
［実施の形態１］
図１は、本発明の実施の形態１に従う不揮発性記憶装置として示される相変化メモリ１の構成を説明するブロック図である。
【００２５】
図１を参照して、実施の形態１に従う相変化メモリ１は、データ端子４ａ，４ｂと、メモリセルアレイ５と、ワード線デコーダ（行デコーダ）３０と、列デコーダ３５とを備える。
【００２６】
メモリセルアレイ５は、記憶データに応じて抵抗が変化する「抵抗変化型メモリセル」の代表例として示される、複数の相変化メモリセルを有する。これらの相変化メモリセルは、複数の正規メモリセル１０（以下、単に「メモリセル１０」とも称する）と、ダミーメモリセル列２０および２１を形成するように配置された複数のダミーメモリセル１１とに分類される。ダミーメモリセル１１は、メモリセル１０と同一の特性（形状・構造）を有し、メモリセル１０とメモリセル行を共有するように配置される。
【００２７】
メモリセルアレイ５において、メモリセル１０およびダミーメモリセル１１によって共有されたメモリセル行にそれぞれ対応して、ライトワード線ＷＷＬおよび共通ワード線ＣＷＬがＸ方向に沿って配置される。さらに、メモリセル１０によって構成されるメモリセル列にそれぞれ対応してビット線ＢＬがＹ方向に沿って配置され、ダミーメモリセル列２０に対応してダミービット線ＤＢＬ０が配置され、ダミーメモリセル列２１に対応してダミービット線ＤＢＬ１が配置される。ダミービット線ＤＢＬ０，ＤＢＬ１もビット線ＢＬと同様にＹ方向に沿って配置される。
【００２８】
図１には、４個のメモリセル行ならびに２個のメモリセル列および１個ずつのダミーメモリセル列を代表的に示しているが、本発明の適用される相変化メモリにおいて、メモリセルアレイ５に配置されるメモリセル１０およびダミーメモリセル１１の個数は特に限定されない。
【００２９】
ダミーメモリセル列２０に属するダミーメモリセル１１の各々は、抵抗Ｒｍａｘに対応するデータを予め書込まれ、このデータを固定的に記憶する。ダミーメモリセル列２１に属するダミーメモリセル１１は、抵抗Ｒｍｉｎに対応するデータを予め書込まれ、このデータを固定的に記憶する。
【００３０】
各メモリセル１０は、対応のビット線ＢＬおよびソース電圧線ＳＬの間に直列接続された、スイッチ素子１４および相変化素子１５を有する。各ダミーメモリセル１１も同様に、対応のダミービット線ＤＢＬ０，ＤＢＬ１およびソース電圧線ＳＬの間に直列接続されたスイッチ素子１４および相変化素子１５を有する。スイッチ素子１４は、並列接続されたスイッチングトランジスタ１６および１８によって構成される。スイッチングトランジスタ１６のゲートは共通ワード線ＣＷＬと接続され、スイッチングトランジスタ１８のゲートはライトワード線ＷＷＬと接続される。スイッチングトランジスタ１６，１８には、電界効果トランジスタ、代表的には、ｎ−ＭＯＳ（Metal Oxide Semiconductor）トランジスタが用いられる。
【００３１】
相変化素子１５は、図２６にも示したように、ビット線ＢＬおよびスイッチ素子１４の間に直列に接続された相変化素子（カルコゲナイド素子）および加熱素子を少なくとも含む。既に説明したように、相変化素子１５は、抵抗がそれぞれ異なる２つの状態の間を遷移可能な「相変化素子」の代表例として示される。相変化素子１５の構成については、後程詳細に説明する。
【００３２】
各共通ワード線ＣＷＬに対応してワード線ドライバ３２が設けられ、各ライトワード線ＷＷＬに対応してワード線ドライバ３４が設けられる。ワード線ドライバ３２および３４は、ワード線デコーダ３０によるロウアドレスＲＡのデコード結果に従って、対応の共通ワード線ＣＷＬおよびライトワード線ＷＷＬを選択状態および非選択状態のいずれかに駆動する。
【００３３】
図２は、ワード線ドライバ３２および３４の構成を示す回路図である。
【００３４】
図２においては、１つのメモリセル行に対応するワード線ドライバ３２および３４の構成を一体的に示している。各メモリセル行において、ワード線ドライバ３２および３４は同様の構成を有する。
【００３５】
図２を参照して、ワード線ドライバ３２および３４は、共通ワード線ＣＷＬに対応して設けられたドライブユニット３２ｕと、ライトワード線ＷＷＬに対応して設けられたドライブユニット３４ｕと、ＡＮＤゲート３６，３７と、ＯＲゲート３８とを有する。
【００３６】
ＯＲゲート３８は、制御信号ＲＤおよびＷＲのＯＲ演算結果を出力する。制御信号ＲＤは、データ読出時に一定期間論理ハイレベル（以下「Ｈレベル」と表記する）に設定され、それ以外の期間は論理ローレベル（以下「Ｌレベル」と表記する）に設定される。同様に、制御信号ＷＲはデータ書込時の所定期間Ｈレベルにされ、それ以外の期間Ｌレベルに設定される。
【００３７】
ＡＮＤゲート３６は、ＯＲゲート３８の出力信号およびワード線選択パルスＷＬＰのＡＮＤ演算結果を出力する。ＡＮＤゲート３７は、制御信号ＷＲおよびワード線選択パルスＷＬＰのＡＮＤ演算結果を出力する。ワード線選択パルスＷＬＰは、ワード線デコーダ３０によって各メモリセル行ごとに生成される。データ読出時およびデータ書込時の両方において、ワード線選択パルスＷＬＰは、選択行において所定期間パルス状にＨレベルに設定され、それ以外の期間はＬレベルに設定される。また、非選択行では、ワード線選択パルスＷＬＰは、データ読出時およびデータ書込時の両方においてＬレベルに固定される。
【００３８】
ドライブユニット３２ｕは、ＡＮＤゲート３６の出力信号レベルに応じて共通ワード線ＣＷＬを駆動する。同様に、ドライブユニット３４ｕは、ＡＮＤゲート３７の出力信号レベルに応じてライトワード線ＷＷＬを駆動する。
【００３９】
この結果、データ読出時およびデータ書込時の両方で、選択行の共通ワード線ＣＷＬは、ワード線選択パルスＷＬＰのＨレベル期間に対応して選択状態（Ｈレベル）に設定され、それ以外の期間ではＬレベルに設定される。非選択行の共通ワード線ＣＷＬは、データ読出時およびデータ書込時とも非選択状態（Ｌレベル）に固定される。
【００４０】
これに対して、各ライトワード線ＷＷＬは、データ読出時には行選択結果にかかわらず非選択状態（Ｌレベル）に固定される。データ書込時には、選択行のライトワード線は、ワード線選択パルスＷＬＰに対応して選択状態（Ｈレベル）に設定され、非選択行のライトワード線ＷＷＬは、非選択状態（Ｌレベル）に固定される。
【００４１】
再び図１を参照して、データ読出に関する構成について説明する。
【００４２】
各ビット線ＢＬに対応して、コラム選択ゲートＣＳＧおよび読出選択ゲートＲＳＧが設けられる。列デコーダ３５は、コラムアドレスＣＡに応じてコラムデコード信号ＣＤＳを生成する。コラム選択ゲートＣＳＧの出力信号は、コラムデコード信号ＣＤＳに基づいて生成される。コラムデコード信号ＣＤＳは、コラムアドレスＣＡのデコード結果を示す複数ビットの信号であり、各メモリセル列において、コラム選択ゲートＣＳＧは、コラムデコード信号のうちの一部ビットの異なる組合せに応答して、対応のメモリセル列の選択時にＨレベル信号を出力する。一方、非選択列では、コラム選択ゲートＣＳＧの出力信号はＬレベルである。
【００４３】
読出選択ゲートＲＳＧは、コラム選択ゲートＣＳＧの出力信号に応答して、対応のビット線ＢＬおよび読出データ線ＲＤＬ間の接続を制御する。コラム選択ゲートＣＳＧの出力信号がＨレベルに選択された選択列において、リード選択ゲートＲＳＧがターンオンする。図示しないが他のメモリセル列に対応しても同様の構成が設けられている。
【００４４】
相変化メモリ１は、さらに、参照データ線ＤＬｒ０，ＤＬｒ１と、ダミー選択ゲートＤＳＧ０，ＤＳＧ１と、電流供給トランジスタ５０〜５２と、データ読出回路６０と、出力バッファ７０とを備える。
【００４５】
電流供給トランジスタ５０〜５２は、たとえばｎ−ＭＯＳトランジスタで構成される。電流供給トランジスタ５０は、読出データ線ＲＤＬおよび電源電圧Ｖｃｃ♯との間に接続される。電流供給トランジスタ５１および５２は、参照データ線ＤＬｒ０およびＤＬｒ１と電源電圧Ｖｃｃ♯との間にそれぞれ接続される。電流供給トランジスタ５０〜５２の各々は、同等の電流供給駆動能力を有し、各ゲートは、たとえば電源電圧Ｖｃｃ♯と接続される。これにより読出データ線ＲＤＬおよび参照データ線ＤＬｒ０，ＤＬｒ１の各々は、電源電圧Ｖｃｃ♯によってプルアップされる。なお、電流供給トランジスタ５０〜５２のゲートにデータ読出動作時に活性化される信号を入力して、データ読出動作時においてのみ読出データ線ＲＤＬおよび参照データ線ＤＬｒ０，ＤＬｒ１を電源電圧Ｖｃｃ♯でプルアップする構成としてもよい。
【００４６】
ダミー選択ゲートＤＳＧ０は、ダミービット線ＤＢＬ０と参照データ線ＤＬｒ０との間に接続されて、ダミー制御信号ＤＳＬ０に応答してオンする。ダミー選択ゲートＤＳＧ１は、ダミービット線ＤＢＬ１と参照データ線ＤＬｒ１との間に接続されて、ダミー制御信号ＤＳＬ１に応答してオン・オフする。ダミー選択ゲートＤＳＧ０，ＤＳＧ１は、たとえばｎ−ＭＯＳトランジスタで構成される。ダミー制御信号ＤＳＬ０およびＤＳＬ１の各々は、データ読出時において、ダミー選択ゲートＤＳＧ０，ＤＳＧ１をターンオンするために活性状態（Ｈレベル）に設定される。
【００４７】
なお、読出選択ゲートＲＳＧおよびダミー選択ゲートＤＳＧ０，ＤＳＧ１の各々は、データ読出時以外では列選択結果にかかわらず、強制的にターンオフされるものとする。
【００４８】
データ読出回路６０は、センスアンプ６４〜６６と、ラッチ回路６８とを有する。センスアンプ６４は、ノードＮ２に対するノードＮ１の電圧差（または電流差）を増幅し、センスアンプ６５は、ノードＮ２に対するノードＮ３の電圧差（または電流差）をセンスアンプ６４とは逆の極性で増幅する。なお、ノードＮ１は参照データ線ＤＬｒ１と接続され、ノードＮ２は読出データ線ＲＤＬと接続され、ノードＮ３は参照データ線ＤＬｒ０と接続されている。
【００４９】
センスアンプ６６は、センスアンプ６４および６５の出力差をさらに増幅する。ラッチ回路６８は、センスアンプ６４〜６６の増幅動作の所要時間を考慮して、センスアンプ６６からの出力が所定レベル以上の振幅に達したときのタイミングで、センスアンプ６６の出力をラッチする。出力バッファ７０は、ラッチ回路６８のラッチデータを出力データＤＯＵＴとしてデータ端子４ａに出力する。
【００５０】
次に、データ書込のための構成についてさらに説明する。
【００５１】
相変化メモリ１は、さらに、ライトドライバ制御回路８０と、各メモリセル列に対応して設けられたライトドライバ８５とを備える。
【００５２】
ライトドライバ８５は、対応するビット線ＢＬと電源電圧Ｖｃｃおよび接地電圧Ｖｓｓとの間にそれぞれ接続されたドライバトランジスタ８６および８８を有する。ライトドライバ制御回路８０は、コラムアドレスＣＡ（またはコラムデコード信号ＣＤＳ）によって示される列選択結果と、データ端子４ｂに入力された書込データＤＩＮに応じて、各ライトドライバ８５のドライバトランジスタ８６，８８のゲート電圧を制御する。
【００５３】
データ書込時以外（制御信号ＷＲ＝Ｌレベル）では、各ライトドライバ８５において、ドライバトランジスタ８６および８８の各々がオフするようなゲート電圧がライトドライバ制御回路８０から与えられる。これにより、各ビット線ＢＬは、フローティング状態に設定される。
【００５４】
データ書込時（制御信号ＷＲ＝Ｈレベル）に、選択列に対応するライトドライバ８５では、書込データＤＩＮに応じた電流パルスを対応のビット線ＢＬへ供給するように、ドライバトランジスタ８６および８８のゲート電圧がライトドライバ制御回路８０によって制御される。一方、非選択列では、ドライバトランジスタ８６および８８の各々がオフするようなゲート電圧がライトドライバ制御回路８０から与えられる。
【００５５】
同様の構成が、各メモリセル列に対応して設けられる。なお、ライトドライバ８５の駆動電圧を接地電圧Ｖｓｓおよび電源電圧Ｖｃｃ以外の独立した電圧とすることも可能であり、データ書込電流を供給するためのドライバトランジスタを複数個並列接続する構成とすることも可能である。
【００５６】
ダミービット線ＤＢＬ０に対応して設けられるライトドライバ８５は、ライトドライバ制御回路８０に制御されて、ダミーメモリセルへの書込指示時に、抵抗Ｒｍａｘに対応するデータを書込むための電流パルスをダミービット線ＤＢＬ０へ供給する。同様に、ダミービット線ＤＢＬ１に対応して設けられるライトドライバ８５は、ライトドライバ制御回路８０に制御されて、ダミーメモリセルへの書込指示時に、抵抗Ｒｍｉｎに対応するデータを書込むための電流パルスをダミービット線ＤＢＬ１へ供給する。
【００５７】
次に図３を用いて、本発明に従う相変化メモリの動作を説明する。
【００５８】
図３は、実施の形態１に従う相変化メモリの動作を説明する動作波形図である。
【００５９】
図３を参照して、所定周期を有するクロック信号ＣＬＫの活性化エッジに応答して動作サイクルが規定される。相変化メモリにおいては、データ書込動作は、相変化素子の加熱および冷却を経て実行されるので比較的時間を要する。したがって、図３に示した動作例では、１回のデータ読出動作が１クロックサイクルで実行され、１回のデータ書込が２クロックサイクルで実行されるものとする。図３においては、データ書込を実行するサイクルＣ１，Ｃ４と、データ読出を実行するサイクルＣ２，Ｃ３，Ｃ５が示されている。
【００６０】
サイクルＣ１が開始される時刻ｔ１において、チップセレクト信号ＣＳおよび制御信号ＷＲ♯が活性状態（Ｈレベル）であるので、サイクルＣ１においてはデータ書込動作が実行される。
【００６１】
サイクルＣ１では、データ書込のため、時刻ｔ１での入力アドレスに応じて、選択行の共通ワード線ＣＷＬおよびライトワード線ＷＷＬの両方が選択状態（Ｈレベル）に設定される。これにより、スイッチングトランジスタ１６，１８（図１）の両方を用いて、パルス状のデータ書込電流が相変化素子１５（図１）に流される。
【００６２】
データ書込電流のパターン（電流レベルおよび供給時間）は、書込データに応じて設定される。サイクルＣ１では、相変化素子（カルコゲナイド素子）をアモルファス状態に遷移させるデータ書込を実行するために、しきい値Ｉｐｈを超す電流が流れるレベルまでビット線ＢＬの電圧を上昇させる。ビット線ＢＬの電圧は、選択列のドライバトランジスタ８６に与えられるゲート電圧に応じて制御される。ライトドライバ８５（ドライバトランジスタ８６）から供給される電流によってカルコゲナイド素子を一旦溶融させた後、ドライバトランジスタ８８をオンさせてビット線ＢＬを放電させることにより、カルコゲナイド素子を急冷してアモルファス化する。これにより、選択メモリセルには、抵抗Ｒｍａｘに対応するレベルのデータが書込まれる。
【００６３】
このように、アモルファス化時には、相変化素子に大電流・短時間の電流パルスを通過させる必要がある。このため、データ書込時には、スイッチ素子１４の電流供給能力を確保するために、並列接続されたスイッチングトランジスタ１６および１８の両方によって、データ書込電流が流される。
【００６４】
サイクルＣ２が開始される時刻ｔ２において、チップセレクト信号ＣＳおよび制御信号ＲＤ♯が活性状態（Ｈレベル）に設定されるので、サイクルＣ２においてはデータ読出動作が実行される。時刻ｔ２における入力アドレスに応じて、選択行において共通ワード線ＣＷＬが選択状態（Ｈレベル）に選択されるが、選択行においてもライトワード線ＷＷＬは非選択状態（Ｌレベル）にされる。
【００６５】
これにより、ビット線ＢＬは図１で説明したように電源電圧Ｖｃｃ♯でプルアップされ、データ書込電流よりも小さいデータ読出電流の通過により、選択メモリセルの抵抗（ＲｍａｘまたはＲｍｉｎ）に応じた電圧が、選択列のビット線ＢＬに生じる（図示せず）。一方、データ読出時には、ダミービット線ＤＢＬ０およびＤＢＬ１にも、ダミーメモリセルの抵抗ＲｍａｘおよびＲｍｉｎにそれぞれ応じた電圧・電流が生じる。図３に示すように、抵抗Ｒｍａｘのメモリセルあるいはダミーメモリセルと接続されたビット線ＢＬあるいはダミービット線ＤＢＬ０の電圧は相対的に高くなり、抵抗Ｒｍｉｎのメモリセルあるいはダミーメモリセルと接続されたビット線ＢＬあるいはダミービット線ＤＢＬ１の電圧は相対的に低くなる。
【００６６】
選択列のビット線ＢＬおよびダミービット線ＤＢＬ０，ＤＢＬ１を図１に示したデータ読出回路６０で比較することによって、選択メモリセルからのデータ読出が実行される。サイクルＣ２では、読出データＤＯＵＴは、抵抗Ｒｍａｘに対応したレベルとなる。
【００６７】
データ読出時に、メモリセルを通過する電流は、相変化素子で相変化が生じないようなレベルに抑えられる。したがって、データ読出時にスイッチ素子１４を流れる電流は比較的小さい。したがって、データ読出時には、一方のスイッチチングトランジスタ１６のみによって、データ読出電流が流される。
【００６８】
サイクルＣ３においても、時刻ｔ３においてチップセレクト信号ＣＳおよび制御信号ＲＤ♯が活性状態（Ｈレベル）であるので、サイクルＣ２と同様のデータ読出が実行される。
【００６９】
サイクルＣ４が開始される時刻ｔ４において、チップセレクト信号ＣＳおよび制御信号ＷＲ♯が活性状態（Ｈレベル）であるので、サイクルＣ４ではデータ書込動作が実行される。したがって、時刻ｔ４における入力アドレスに応答して、選択行の共通ワード線ＣＷＬおよびライトワード線ＷＷＬの両方が選択状態（Ｈレベル）に設定される。これにより、スイッチングトランジスタ１６，１８（図１）の両方を用いて、パルス状のデータ書込電流が相変化素子１５（図１）に流される。
【００７０】
サイクルＣ４では、相変化素子（カルコゲナイド素子）を結晶状態に遷移させるデータ書込が実行される。このため、しきい値Ｉｐｈよりも低くデータ読出電流よりも高い電流が流れるレベルまでビット線ＢＬの電圧が上昇するようなゲート電圧が、選択列のドライバトランジスタ８６に与えられる。このような中程度の流が比較的長期間供給されるようにドライバトランジスタ８８のターンオフを制御することにより、カルコゲナイド素子は結晶化される。これにより、選択メモリセルには、抵抗Ｒｍｉｎに対応するレベルのデータが書込まれる。このように、アモルファス化時には、中電流・長時間の電流パルスが相変化素子を通過する。
【００７１】
サイクルＣ５が開始される時刻ｔ５において、チップセレクト信号ＣＳおよび制御信号ＲＤ♯が活性状態（Ｈレベル）に設定されるので、サイクルＣ５においてはデータ読出動作が実行される。時刻ｔ５における入力アドレスに応じて、選択行において共通ワード線ＣＷＬが選択状態（Ｈレベル）に選択されるが、選択行においてもライトワード線ＷＷＬは非選択状態（Ｌレベル）にされる。
【００７２】
選択列のビット線ＢＬおよびダミービット線ＤＢＬ０，ＤＢＬ１を図１に示したデータ読出回路６０で比較することによって、サイクルＣ２と同様に、選択メモリセルからのデータ読出が実行される。サイクルＣ５では、読出データＤＯＵＴは、抵抗Ｒｍｉｎに対応したレベルとなる。
【００７３】
このように、実施の形態１に従う相変化メモリにおいては、並列接続された２個のスイッチングトランジスタ１６，１８によってスイッチ素子１４を構成し、データ書込時にはスイッチングトランジスタ１６，１８の両方をターンオンすることによってデータ書込電流を供給する。これにより、データ書込時に相変化素子（カルコゲナイド層）に相変化を生じさせるのに十分な電流を駆動できる。また、データ読出時には、スイッチングトランジスタ１６，１８の一方のみで相変化素子に電流を流すため、複雑な構成を伴うことなくデータ読出電流を適正化できる。
【００７４】
次に、これらのスイッチングトランジスタを効率的に配置するためのメモリセルレイアウトについて説明する。
【００７５】
図４は、本発明の実施の形態１に従う相変化メモリの構成を説明するレイアウト図である。
【００７６】
図４（ａ）には実施の形態１による相変化メモリセルのレイアウト図が示され、図４（ｂ）には図４（ａ）におけるＸ方向に沿ったＲ−Ｓ断面図が示され、図４（ｃ）には図４（ａ）におけるＹ方向に沿ったＰ−Ｑ断面図が示される。
【００７７】
図４（ａ）を参照して、共通ワード線ＣＷＬおよびライトワード線ＷＷＬは、Ｘ方向に沿って各メモリセル行ごとに配置されている。これに対しビット線ＢＬ（またはダミービット線ＤＢＬ０，ＤＢＬ１）は、各メモリセルまたはダミーメモリセルごとに、Ｙ方向に沿って配置されている。共通ワード線ＣＷＬおよびライトワード線ＷＷＬと、ビット線ＢＬとの交点に対応してメモリセル１０（またはダミーメモリセル１１）が配置される。
【００７８】
なお、図１で説明したように、メモリセル１０およびダミーメモリセル１１の構成ならびに構造は同様であり、その配置は連続的である。したがって、以下レイアウトに関する説明においては、メモリセル１０は、メモリセル１０およびダミーメモリセル１１を総括的に示しているものとし、ビット線ＢＬは、メモリセル１０に対応するビット線のみならず、ダミービット線ＤＢＬ０，ＤＢＬ１をも総括的に示しているものとする。また、共通ワード線ＣＷＬおよびライトワード線ＷＷＬを構成する配線を総括的に「ゲート配線」とも称する。
【００７９】
メモリセル１０において、相変化素子１５は、共通ワード線ＣＷＬおよびライトワード線ＷＷＬに挟まれた領域に設けられたメモリセルコンタクト部９５に形成される。また、Ｘ方向に沿って隣接するメモリセル１０の間は、絶縁膜である素子分離膜９０によって電気的に分離されている。
【００８０】
図４（ｂ）に示されたＲ−Ｓ断面図を参照して、Ｙ方向に沿って設けられた素子分離膜９０によって領域の各々に、ＭＯＳトランジスタであるスイッチングトランジスタを作成するための活性領域１３０が形成される。
【００８１】
メモリセルコンタクト部９５は、活性領域１３０の上に積層された、カルコゲナイド層１００、ヒータ層１０５およびバリア層１１０，１１２で構成される。ヒータ層１０５は、図２６に示した加熱素子２３０に相当し、その材料としては、チタンナイトライド（ＴｉＮ）やシリコンカーバイド（ＳｉＣ）などが適用される。カルコゲナイド層１００およびヒータ層１０５が、図１に示した相変化素子１５を構成する。このような構造で、相変化素子１５は、スイッチングトランジスタ１６，１８が形成される活性領域１３０と、ビット線ＢＬとの間に電気的に接続される。
【００８２】
バリア層１１０，１１２は、ＴｉＮ等の導電性保護膜であり、ヒータ層１０５によって発生する熱が、ビット線ＢＬおよび活性領域１３０に伝達されるのを抑制するために設けられる。ビット線ＢＬへの放熱は、カルコゲナイド層１００の加熱効率を低下させてデータ書込の効率を低下させ、活性領域１３０への放熱は、スイッチングトランジスタのトランジスタ特性を変化させてしまうので、これらの放熱を抑制することが望ましいからである。
【００８３】
バリア層１１０，１１２は、さらに、ビット線ＢＬとカルコゲナイド層１００との直接的な接触によるカルコゲナイド層１００の変質、およびヒータ層１０５とスイッチングトランジスタとの間の直接的な接触によるトランジスタ特性の変化を防止するための物理的なバリアとしての役割を持っている。
【００８４】
図４（ｃ）に示されたＰ−Ｑ断面図を参照して、図１に示したスイッチングトランジスタ１６は、活性領域１３０への不純物注入によって形成される活性層であるドレイン領域１２０およびソース領域１２５を用いて、共通ワード線ＣＷＬの下部に形成される。同様に、図１に示したスイッチングトランジスタ１８は、ドレイン領域１２０およびソース領域１２５を用いて、ライトワード線ＷＷＬの下部に形成される。このように、スイッチングトランジスタ１６および１８は、メモリセルコンタクト部９５の両側にそれぞれ配置される。スイッチングトランジスタ１６および１８のゲート長方向はＹ方向に沿っており、ゲート幅方向はＸ方向に沿っている。
【００８５】
同一のメモリセル１０に含まれるスイッチングトランジスタ１６，１８は、共通のドレイン領域１２０を共有する。共有されたドレイン領域１２０は、メモリセルコンタクト部９５によってビット線ＢＬと電気的に接続されている。メモリセルコンタクト部９５と、ゲート配線（共通ワード線ＣＷＬおよびライトワード線ＷＷＬ）との間は、絶縁膜で構成されたサイドウォール１１５によって絶縁されている。
【００８６】
スイッチングトランジスタごとに設けられたソース領域１２５は、少なくとも一部の相変化メモリセル間で、好ましくはメモリセルアレイ５全体で連続的に配置形成されることによって互いに電気的に接続され、かつ、スイッチングトランジスタ１６，１８のソース電圧として接地電圧Ｖｓｓの供給を受けている。これにより、各ソース領域１２５は、図１に示したソース電圧線ＳＬとしての機能を果たしている。
【００８７】
なお、活性領域１３０の表面ならびに、トランジスタ形成後にセルフアラインシリサイドプロセスを追加して、ゲート配線上にコバルトシリサイド（ＣｏＳｉ）を成長させることができる。このようなプロセスを追加すれば、ソース領域１２５上にシリサイド構造の導電性材料膜がさらに形成されて、ソース領域１２５の低抵抗化が図られる。これにより、データ読出およびデータ書込時等メモリセル１０に電流を流す際におけるソース電圧（接地電圧Ｖｓｓ）の変動を防止して、データ書込電流およびデータ読出電流のレベルを安定化することができる。
【００８８】
次に、図４に示したレイアウトの相変化メモリセルを製造するための工程について説明する。図５〜図１１は、実施の形態１に従う相変化メモリセルの製造工程を説明する図である。
【００８９】
図５に示す工程では、図５（ａ）の平面図に示されるように、まず、メモリセルアレイ５に対応する領域について、メモリセル１０の形状に合わせてトレンチ分離膜である素子分離膜９０が形成され、素子分離膜９０が形成されない領域には活性領域１３０が形成される。図４で説明したように、ソース領域１２５に対応する活性層を連続的に形成する必要があるため、素子分離膜９０は、メモリセル１０単位で分割された矩形状となる。なお、図示しないが、メモリセルアレイ５の外周部についても通常のトレンチ分離工程が施され、活性領域１３０の周囲がトレンチ分離膜で囲まれるような構造となっている。
【００９０】
この結果、図５（ａ）のＲ−Ｓ断面図を示す図５（ｂ）を参照して、Ｘ方向に隣接するメモリセル１０の間で、活性領域１３０は、素子分離膜９０によって電気的に分離される。ただし、図４（ｃ）に示したソース領域１２５に対応して素子分離膜９０が途切れているので、ソース領域１２５同士は、メモリセルアレイ全体で電気的に接続されている。
【００９１】
次に、図６に示す工程では、図６（ａ）の平面図および図６（ａ）のＰ−Ｑ断面図を示す図６（ｂ）を参照して、図５に示した工程の後、半導体基板上に、ゲート絶縁膜となる誘電体膜を形成後、ゲート電極材料を積層し、さらに、形状加工を施すことによって、Ｘ方向に沿ったゲート配線が形成される。ゲート電極材料としては、ポリシリコンの単一構造や、ポリシリコンおよびメタル等の低抵抗金属の積層構造等、任意の構造を適用することができる。
【００９２】
ゲート配線の形成後、当該ゲート配線をマスクとして、ｎ型不純物を半導体基板に注入し、ｎ型導電型の活性層を形成する。これにより、ゲート配線でカバーされておらず、かつ素子分離膜９０の形成されていない領域、すなわち表面にシリコン層が露出している領域に、ｎ型の活性層が形成される。この活性層は、スイッチングトランジスタ１６，１８のドレイン領域１２０およびソース領域１２５に相当する。
【００９３】
次に、図７に示す工程では、図６（ｂ）での状態から、各ゲート配線に対して、サイドウォール１１５が形成される。サイドウォール１１５は、ゲート配線に対し絶縁膜を堆積させた後、全面的に異方エッチングを行なうことで形成できる。サイドウォール１１５の材料としては、窒化膜の単一構造や、酸化膜および窒化膜の積層構造等が採用される。
【００９４】
なお、スイッチングトランジスタ１６および１８のゲート間の間隔が狭くなると、マスクずれ等のプロセス誤差の影響によって、後に設けられるメモリセルコンタクト部９５がゲート配線と接触してショート不良が発生する可能性がある。したがって、サイドウォール１１５は、メモリセルコンタクト部９５の形成に対するゲート配線の保護層としても機能する。
【００９５】
さらに、ドレイン領域１２０の表面を平坦化するためのプロセスとして、ドレイン領域１２０の表面をサリサイドプロセスによってシリサイド化し、さらにその直上表面にポリシリコン・メタル等の導体を埋込み、その後当該ＣＭＰ工程で研磨するプロセスが実行される。後程詳細に説明するように、このようにして平坦化されたドレイン領域１２０の表面上に、メモリセルコンタクト部９５を構成する積層膜を堆積させ、堆積された積層膜をメモリセル形状に合わせて加工することで、開口部を設けるコンタクト工程を省略することなく、メモリセルコンタクト部９５を形成できる。サイドウォール１１５は、このようなドレイン領域１２０の表面の平坦化工程においても、研磨に対するストッパとして機能する。
【００９６】
このように、サイドウォール１１５によって、メモリセルの微細化によりスイッチングトランジスタ１６，１８のゲート間隔が狭くなっても、メモリセルコンタクト部９５とゲート配線との間でのショート発生を抑制することができる。
【００９７】
なお、上述したように、サイドウォール１１５の形成後、活性層（ドレイン領域１２０およびソース領域１２５）の低抵抗化のために、エピタキシャル成長をさらに行なったり、表面をコバルトシリサイド（ＣｏＳｉ）化することも可能である。
【００９８】
次に、図８に示す工程では、図８（ａ）の平面図および図８（ａ）のＰ−Ｑ断面図を示す図８（ｂ）を参照して、まず、ゲート配線およびサイドウォール１１５の隙間部全面にバリア層１１２を構成するための材料を堆積させ、その後バリア層１１２を平坦化する。この平坦化は、リフロー工程を用いても、ＣＭＰ（Chemical Mechanical Polishing）工程を用いてもよい。
【００９９】
バリア層１１２が平坦化された状態で、さらにヒータ層１０５を構成するヒータ材料、カルコゲナイド層１００を構成するカルコゲナイド材料および上側のバリア層１１０を構成する材料が積層される。この結果、メモリセルアレイ５の全面には、ヒータ層１０５、カルコゲナイド層１００およびバリア層１１０の積層膜９５♯がメモリセルアレイ５の全体にわたって形成された状態となる。
【０１００】
次に、図９に示す工程では、図９（ａ）の平面図および図９（ａ）のＲ−Ｓ断面図およびＰ−Ｑ断面図をそれぞれ示す図９（ｂ）および図９（ｃ）を参照して、図８に示した工程で全面的に形成された積層膜９５♯を、Ｘ方向に沿って帯状に加工するための加工用レジストが形成される。加工用レジストを用いたエッチング処理を行なうことにより、積層膜９５♯は帯状に残される。なお、レジストの形成加工では、エッジ部のラウンディングや露光の光量ずれによって寸法誤差が大きくなる傾向にある。したがって、加工レジストの形状をメモリセル単位に対応した小さな島形状ではなく、メモリセル行に対応した帯形状とすることで、帯の繰返しによるパターンの粗密に注意すれば、加工精度を向上できる。
【０１０１】
次に、図１０に示す工程では、図１０（ａ）の平面図および図１０（ａ）のＲ−Ｓ断面図およびＰ−Ｑ断面図をそれぞれ示す図１０（ｂ）および図１０（ｃ）を参照して、帯状に加工された積層膜９５♯の隙間を絶縁膜１１７で埋込み、さらに上層の層間絶縁膜（図示せず）を形成した後に、メタル配線埋込領域以外の部分にレジストが形成される。さらに、形成されたレジストに沿って異方性エッチングを行なうことで、ビット線ＢＬとなるメタル配線の埋込領域を溝状に形成する。このように形成された溝にメタルを埋込み、全体にＣＭＰ工程を適用することで、ビット線ＢＬが形成される。ビット線ＢＬの形成後に残された隙間は、さらに絶縁膜（図示せず）で埋込まれる。
【０１０２】
この結果、図９に示した工程で帯状に加工された積層膜９５♯の直上に、金属配線で構成されたビット線ＢＬが形成される。ビット線ＢＬは、バリア層１１０と接触している。
【０１０３】
次に、図１１に示す工程では、図１１（ａ）の平面図および図１１（ａ）のＲ−Ｓ断面図およびＰ−Ｑ断面図をそれぞれ示す図１１（ｂ）および図１１（ｃ）を参照して、図１０に示す工程で形成されたビット線ＢＬをマスクにしてエッチングを行なうことで、帯状に加工されていた積層膜９５♯が、メモリセル１０単位で分離するようにさらに加工されて、メモリセルコンタクト部９５が形成される。このエッチング時には、サイドウォール１１５がエッチングバリアとして機能し、ゲート配線とメモリセルコンタクト部９５との間のショート発生を抑制することができる。
【０１０４】
このように、カルコゲナイド層１００およびヒータ層１０５を一体的に加工することにより、メモリセルコンタクト部９５において、カルコゲナイド層１００およびヒータ層１０５の接触面積を一定にすることができる。この結果、相変化するカルコゲナイド層１００の抵抗値のばらつきを抑えることができる。
【０１０５】
また、ヒータ層１０５の径の大小にかかわらず、スイッチングトランジスタ１６，１８（ドレイン領域１２０）とビット線ＢＬとのコンタクトが形成できるため、ヒータ層１０５の径によりメモリセル面積が拘束されることがなく、メモリセル面積の縮小が可能となる。
【０１０６】
以上説明したように実施の形態１に従う相変化メモリのメモリセル構成では、メモリセルコンタクト部９５を挟むように共通ワード線ＣＷＬおよびライトワード線ＷＷＬを配置して、メモリセルコンタクト部９５の両側に沿って、共通ワード線ＣＷＬおよびライトワード線ＷＷＬによってゲート電圧が制御される２個のＭＯＳトランジスタ（スイッチングトランジスタ）を効率的に配置できる。この結果、スイッチングトランジスタの全体でのゲート幅は、メモリセル１０のＸ方向に沿った長さの２倍確保することができるので、メモリセルが微細化された場合にも、データ書込に十分な電流駆動能力を確保できる。
【０１０７】
また、ゲート配線に対するサイドウォール１１５を利用してメモリセルコンタクト部９５をセルフアライン的に形成するので、カルコゲナイド層１００に相変化を生じさせるための加熱量を確保するために微細化に限界があるヒータ層１０５の径に拘束されずに、メモリセルの微細化を図ることができる。
【０１０８】
さらに、ヒータ層１０５およびカルコゲナイド層１００についてのメモリセル１０ごとの分離を、単一工程によってメモリセル形状に合わせて微細加工するのではなく、比較的寸法精度を確保し易い帯状加工の組合せによって加工するので、加工精度を向上させてメモリセルの特性ばらつきを低減できる。
【０１０９】
［実施の形態２］
実施の形態２に従う相変化メモリは、実施の形態１に従う相変化メモリと同様の構成を有するが、スイッチングトランジスタへソース電圧を供給する構成が実施の形態１と異なる。したがって、相変化メモリとしての全体構成ならびにデータ書込およびデータ読出動作については実施の形態１で説明したのと同様であるので詳細な説明は繰返さない。以下においては、実施の形態１における図４〜図１１に対応する図１２〜図２３を用いて、実施の形態２に従う相変化メモリセルの構成およびその製造工程を説明する。
【０１１０】
図１２は、本発明の実施の形態１に従う相変化メモリの構成を説明するレイアウト図である。
【０１１１】
図１２（ａ）には実施の形態２による相変化メモリのレイアウト図が示され、図１２（ｂ）には図１２（ａ）におけるＸ方向に沿ったＲ−Ｓ断面図が示され、図１２（ｃ）には図１２（ａ）におけるＹ方向に沿ったＰ−Ｑ断面図が示される。
【０１１２】
図１２（ａ）を図４（ａ）と比較して、実施の形態２では、素子分離膜９０がＸ方向に沿って分割されておらず、Ｙ方向に沿って連続した帯形状を有している点が実施の形態１と異なる。素子分離膜９０を、メモリセル単位で矩形状に形成する必要がなく、帯状に形成できるためその加工安定性が向上する。これにより、活性領域１３０の寸法ばらつきが抑制されるので、スイッチングトランジスタ１６，１８の特性が安定する。この結果、スイッチングトランジスタ１６，１８を介して供給されるデータ書込電流およびデータ読出電流のばらつきが軽減されて、データ読出およびデータ書込特性が安定化される。
【０１１３】
図１２（ｃ）に示されるように、各ソース領域１２５は、ソース電圧（接地電圧Ｖｓｓ）が供給される金属配線１５０とコンタクト１６０を介して電気的に接続される。すなわち、実施の形態２においては、ソース電圧線ＳＬは金属配線層に設けられた金属配線１５０で実現され、ソース領域１２５は金属配線１５０によって接地電圧Ｖｓｓに固定される。ソース電圧線ＳＬとして用いられる金属配線１５０を分離するための絶縁膜であるサイドウォール１５５がさらに設けられ、バリア層１１２は、サイドウォール１５５の隙間部に埋込まれる。
【０１１４】
実施の形態１と同様に、平坦化されたバリア層１１２の直上に、ヒータ層１０５、カルコゲナイド層１００およびバリア層１１０が積層されて、バリア層１１２とともにメモリセルコンタクト部９５を形成している。その他の部分のについても、実施の形態１（図４）と同様であるので、詳細な説明は繰り返さない。
【０１１５】
次に、実施の形態２に従う相変化メモリにおけるメモリセルの製作工程を以下に説明する。図１３〜図２３は、実施の形態２に従う相変化メモリセルの製造工程を説明する図である。
【０１１６】
図１３に示す工程では、図５に示した工程と同様に、素子分離膜９０および活性領域１３０が形成される。図１３（ａ）の平面図および図１３（ａ）のＲ−Ｓ断面図を示す図１３（ｂ）を参照して、実施の形態２に従う相変化メモリでは、素子分離膜９０がメモリセルアレイ５内で、Ｙ方向に連続な帯状に形成される点が、実施の形態１と異なる。図５に示した工程と同様に、素子分離膜９０が形成されない領域には、活性領域１３０が形成され、メモリセルアレイ５の外周部においては、活性領域１３０の周囲がトレンチ分離膜で囲まれるような構造となっている。
【０１１７】
このような構成とすることにより、メモリセル単位で素子分離膜９０を矩形状に分割して形成する場合と比較して、分離膜形状の変形や、エッジ部に発生する応力ストレスの影響を大きく軽減できる。また、Ｘ方向に隣接するメモリセル１０間では、ソース領域１２５同士についても、素子分離膜９０によって電気的に分離される。
【０１１８】
次に、図１４に示す工程では、図１４（ａ）の平面図および図１４（ａ）のＰ−Ｑ断面図を示す図１４（ｂ）を参照して、図１３に示した工程の後に、素子分離膜９０と直交方向、すなわちＸ方向に沿ってゲート線が形成される。さらに、当該ゲート配線をマスクとしたｎ型不純物の注入により、スイッチングトランジスタ１６，１８のドレイン領域１２０およびソース領域１２５に相当するｎ型の活性層が形成される。図１４に示す工程は、図６に示した工程と同様であるので詳細な説明は繰返さない。
【０１１９】
次に、図１５に示す工程では、図１５（ａ）の平面図および図１５（ａ）のＰ−Ｑ断面図を示す図１５（ｂ）を参照して、図１４に示した工程で形成されたゲート線上に、図７に示した工程と同様にサイドウォール１１５が形成される。図１５に示す工程は、図７に示した工程と同様であるので詳細な説明は繰返さない。
【０１２０】
次に、図１６に示す工程では、図１５（ｂ）の状態の後、さらに層間絶縁膜１５５♯を形成した後、各メモリセル１０のソース領域１２５をソース電圧線ＳＬと接続するためのコンタクトホールが形成される。コンタクトホールの形成工程において、ゲート配線のサイドウォール１１５は保護膜として機能し、セルフアライン的にコンタクト開孔がなされる。開孔されたコンタクトホールには、タングステンなどの金属が埋込まれ、コンタクト１６０が形成される。
【０１２１】
次に、図１７に示す工程では、図１６の状態の後、平坦化された層間絶縁膜１５５♯およびコンタクト１６０の上層に、金属配線１５０が形成される。金属配線１５０は、コンタクト１６０を介してソース領域１２５と電気的に接続され、かつ、スイッチングトランジスタ１６，１８のソース電圧（接地電圧Ｖｓｓ）の供給を受けてソース電圧線ＳＬ（図１）として作用する。
【０１２２】
これにより、ソース領域１２５を低抵抗化できるので、データ読出およびデータ書込時におけるソース電圧（接地電圧Ｖｓｓ）の変動を防止して、データ書込電流およびデータ読出電流のレベルを安定化することができる。
【０１２３】
次に、図１８に示す工程では、図１７に示す工程で形成された金属配線１５０に対して、サイドウォール１５５が形成される。サイドウォール１５５は、金属配線１５０に対して絶縁膜を堆積させた後に、全面的に異方性エッチングを行なうことで形成できる。サイドウォール１５５は、後程形成されるメモリセルコンタクト部９５に対する保護層としても機能する。サイドウォール１５５についても、サイドウォール１１５と同様に、窒化膜の他、酸化膜および窒化膜の積層構造等を採用することができる。一方、ドレイン領域１２０の上層は、メモリセルコンタクト部９５を形成するために開孔される。
【０１２４】
次に、図１９に示す工程では、図１８の状態から、ドレイン領域１２０の上層に設けられた開口部に対して、バリア層１１２を構成するための材料が堆積され、さらにＣＭＰ等によって平坦化される。バリア層１１２の堆積工程において、金属配線１５０（ソース電圧線）のサイドウォール１５５が、ＣＭＰのエッチングバリアとして機能する。この結果、平坦化されたバリア層１１２は、Ｘ方向に連続して帯状に形成され、かつ、メモリセル行ごとにサイドウォール１５５によって電気的に分離される。バリア層１１２の材質および機能については既に説明したとおりなので詳細な説明は繰返さない。
【０１２５】
次に、図２０に示す工程では、図２０（ａ）の平面図および図２０（ａ）のＰ−Ｑ断面図を示す図２０（ｂ）を参照して、平坦化されたバリア層１１２の直上に、ヒータ層１０５、カルコゲナイド層１００およびバリア層１１０の積層膜９５♯が、メモリセルアレイ５の全体にわたって形成される。この工程については既に説明した図８と同様であるので詳細な説明は繰返さない。
【０１２６】
次に、図２１に示す工程では、図２１（ａ）の平面図および図２１（ａ）のＲ−Ｓ断面図およびＰ−Ｑ断面図をそれぞれ示す図２１（ｂ）および図２１（ｃ）を参照して、図９（ａ）に示したのと同様に、Ｘ方向に沿って帯状の加工レジストが形成され、図２０に示した工程で全面的に形成された積層膜９５♯は、エッチングによってＸ方向に沿って帯状に加工される。この工程については既に説明した図９と同様であるので詳細な説明は繰返さない。
【０１２７】
次に、図２２に示す工程では、図２２（ａ）の平面図および図２２（ａ）のＲ−Ｓ断面図およびＰ−Ｑ断面図をそれぞれ示す図２２（ｂ）および図２２（ｃ）に示されるように、図２１に示した工程で帯状に加工された積層膜９５♯の直上に、金属配線で構成されたビット線ＢＬがＹ方向に沿って形成される。ビット線ＢＬは、バリア層１１０と接触している。この工程については既に説明した図１０と同様であるので詳細な説明は繰返さない。これにより、ビット線ＢＬおよびスイッチングトランジスタのドレイン領域１２０の間が、相変化素子１５を構成するカルコゲナイド層１００およびヒータ層１０５を介して、電気的に接続される。
【０１２８】
次に、図２３に示す工程では、図２３（ａ）の平面図および図２３（ａ）のＲ−Ｓ断面図およびＰ−Ｑ断面図をそれぞれ示す図２３（ｂ）および図２３（ｃ）に示されるように、ビット線ＢＬをマスクにしてエッチングを行なうことにより、図２２に示す工程で帯状に分離された積層膜９５♯が、メモリセル１０単位で分離するようにさらに加工されて、メモリセルコンタクト部９５が形成される。この工程については既に説明した図１０と同様であるので詳細な説明は繰返さない。このエッチング工程においても、既に形成したサイドウォール１１５および１５５がエッチングバリアとして機能し、メモリセルコンタクト部９５が、ゲート配線や、ソース電圧線ＳＬ等と短絡することを防止する。以上説明したような製造工程を経て、図１２に示した実施の形態２に従う相変化メモリのメモリセル構成が実現される。
【０１２９】
実施の形態２においても、メモリセルコンタクト部９５を挟むように２個のＭＯＳトランジスタ（スイッチングトランジスタ）を効率的に配置できるので、メモリセルが微細化された場合にも、データ書込に十分な電流駆動能力を確保できる。また、ヒータ層１０５とカルコゲナイド層１００が積層された状態で一体的に加工されるので、両者の接触面積を一定にすることができるので、カルコゲナイド層１００の抵抗値のばらつきを抑えることができる。さらに、ヒータ層１０５の径の大小にかかわらずスイッチングトランジスタ１６，１８とビット線ＢＬとのコンタクトが形成できるため、ヒータ層１０５の径によりメモリセル面積が拘束されることがなく、メモリセル面積の縮小が可能となる。すなわち、これらの点については、実施の形態１に従うメモリセル構成と同様の効果を享受することができる。
【０１３０】
さらに、実施の形態２に従うメモリセル構成では、実施の形態１と比較して、活性領域１３０がより容易な形状で高精度に形成されるので、メモリセル１０内のスイッチングトランジスタ１６，１８の特性ばらつきを低減できる。この結果、スイッチングトランジスタ１６，１８を介して供給されるデータ書込電流およびデータ読出電流のばらつきが軽減されて、データ読出およびデータ書込特性をさらに安定化することができる。
【０１３１】
以上、実施の形態１および２では、抵抗変化型メモリセルを備える不揮発性半導体記憶装置の代表例として、相変化メモリセルを備える相変化メモリを示して、メモリセルの微細化およびスイッチングトランジスタの電流駆動能力の確保を両立可能なメモリセル構成について説明してきたが、本願発明の適用は、相変化メモリセルに限定されるものではない。すなわち、本発明に従うメモリセル構成は、抵抗変化素子およびスイッチングトランジスタを含む抵抗変化型メモリセルを備えた不揮発性半導体記憶装置に共通に適用できる。
【０１３２】
たとえば、抵抗変化型メモリセルを備えた他の不揮発性半導体記憶装置として、ＴＭＲ（Tunneling Magnet-Resistance）素子を抵抗変化素子とするメモリセルを備えたＭＲＡＭ（Magnetic Random Access Memory）デバイスが知られている。ＭＲＡＭデバイスでは、データ書込電流の供給によって発生されるデータ書込磁界によって、ＴＭＲ素子内の磁気層の磁化方向が不揮発的に書換え可能であり、かつ、ＴＭＲ素子の抵抗は、当該磁気層の磁化方向に応じて変化する。ＭＲＡＭデバイスの各メモリセルは、ＴＭＲ素子および、必要に応じてＴＭＲ素子に電流を通過させるために設けられるスイッチングトランジスタから構成されるが、ＭＲＡＭデバイスにおいても、各メモリセルについて、本発明に従うメモリセル構成を適用できる。
【０１３３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１３４】
【図１】本発明の実施の形態１に従う不揮発性記憶装置として示される相変化メモリ１の構成を説明するブロック図である。
【図２】図１に示されたワード線ドライバの構成を示す回路図である。
【図３】本発明の実施の形態１に従う相変化メモリの動作を説明する動作波形図である。
【図４】本発明の実施の形態１に従う相変化メモリの構成を説明するレイアウト図である。
【図５】図４に示した相変化メモリセルの製造工程を説明する第１の図である。
【図６】図４に示した相変化メモリセルの製造工程を説明する第２の図である。
【図７】図４に示した相変化メモリセルの製造工程を説明する第３の図である。
【図８】図４に示した相変化メモリセルの製造工程を説明する第４の図である。
【図９】図４に示した相変化メモリセルの製造工程を説明する第５の図である。
【図１０】図４に示した相変化メモリセルの製造工程を説明する第６の図である。
【図１１】図４に示した相変化メモリセルの製造工程を説明する第７の図である。
【図１２】本発明の実施の形態２に従う相変化メモリの構成を説明するレイアウト図である。
【図１３】図１２に示した相変化メモリセルの製造工程を説明する第１の図である。
【図１４】図１２に示した相変化メモリセルの製造工程を説明する第２の図である。
【図１５】図１２に示した相変化メモリセルの製造工程を説明する第３の図である。
【図１６】図１２に示した相変化メモリセルの製造工程を説明する第４の図である。
【図１７】図１２に示した相変化メモリセルの製造工程を説明する第５の図である。
【図１８】図１２に示した相変化メモリセルの製造工程を説明する第６の図である。
【図１９】図１２に示した相変化メモリセルの製造工程を説明する第７の図である。
【図２０】図１２に示した相変化メモリセルの製造工程を説明する第８の図である。
【図２１】図１２に示した相変化メモリセルの製造工程を説明する第９の図である。
【図２２】図１２に示した相変化メモリセルの製造工程を説明する第１０の図である。
【図２３】図１２に示した相変化メモリセルの製造工程を説明する第１１の図である。
【図２４】相変化メモリのメモリセルアレイを示す回路図である。
【図２５】相変化メモリセルの一般的なレイアウトを示す平面図である。
【図２６】図２５におけるＰ−Ｑ断面図である。
【符号の説明】
【０１３５】
５  メモリセルアレイ、１０  メモリセル、１１  ダミーメモリセル、１４  スイッチ素子、１５  相変化素子、１６，１８  スイッチングトランジスタ（ＭＯＳトランジスタ）、２０，２１  ダミーメモリセル列、３２，３４  ワード線ドライバ、６０  データ読出回路、８０  ライトドライバ制御回路、８５  ライトドライバ、９０  素子分離膜、９５  メモリセルコンタクト部、９５♯  積層膜、１００，２１０  カルコゲナイド層、１０５，２３０  ヒータ層（加熱素子）、１１０，１１２  バリア層、１１５，１５５  サイドウォール、１２０  ドレイン領域（スイッチングトランジスタ）、１２５  ソース領域（スイッチングトランジスタ）、１３０  活性領域、１５０  金属配線（ソース電圧線）、１５５♯  層間絶縁膜、１６０  コンタクト、ＢＬ  ビット線、ＣＷＬ  共通ワード線、ＷＷＬ  ライトワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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