(57)【要約】【課題】  多結晶シリコン膜を用いた抵抗素子の負の温度特性を改善し、抵抗値の変動及び生産時における再現性低下を抑制した半導体装置及びその製造方法を提供する。【課題の解決手段】  半導体装置は、シリコン基板１上に、多結晶シリコン膜の配線を２層有し、一層には抵抗素子１４ｂと容量素子の下面電極１４ａを設け、もう一層には容量素子の上面電極２１ａを設けたもので、抵抗素子１４ｂ及び容量素子の下面電極１４ａは、上面をＯＮＯ膜２０ａ，２０ｂで被覆し、側面を酸化シリコン膜１９ａ，１９ｂで被覆したうえ高温熱処理を施すことにより、抵抗素子に導入した不純物の外方拡散を防いで、不純物の活性化と結晶粒の成長とを図るものである。【選択図】    図２４
2005259997.tif 000002
【特許請求の範囲】
【請求項１】
多結晶シリコン膜の配線の一部を抵抗素子とする半導体装置であって、
前記抵抗素子は、上面を酸化シリコン膜又は酸化シリコン−窒化シリコン膜（ＯＮ膜）で被覆したうえ、多結晶シリコンの結晶粒成長のための高温熱処理を施してなる
ことを特徴とする半導体装置。
【請求項２】
多結晶シリコン膜の配線の一部を抵抗素子とする半導体装置であって、
前記抵抗素子は、上面を酸化シリコン膜、酸化シリコン−窒化シリコン膜（ＯＮ膜）又は酸化シリコン−窒化シリコン−酸化シリコン膜（ＯＮＯ膜）のいずれか一つで被覆し、側面を酸化シリコン膜で被覆したうえ、多結晶シリコンの結晶粒成長のための高温熱処理を施してなる
ことを特徴とする半導体装置。
【請求項３】
多結晶シリコン膜の配線を２層有し、一層には抵抗素子と容量素子の下面電極を設け、もう一層には前記容量素子の上面電極を設けた半導体装置であって、
前記抵抗素子及び前記容量素子の下面電極は、上面を酸化シリコン膜、酸化シリコン−窒化シリコン膜（ＯＮ膜）又は酸化シリコン−窒化シリコン−酸化シリコン膜（ＯＮＯ膜）のいずれか一つで被覆し、側面を酸化シリコン膜で被覆したうえ、多結晶シリコンの結晶粒成長のための高温熱処理を施してなる
ことを特徴とする半導体装置。
【請求項４】
抵抗素子は、導入された不純物濃度が０．５×１０１５〜０．１５×１０１５／ｃｍ２であることを特徴とする前記請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
多結晶シリコン膜の配線の一部を抵抗素子とする半導体装置の製造方法であって、
前記多結晶シリコン膜に不純物を導入する工程と、
前記多結晶シリコン膜の上面を酸化シリコン膜又は酸化シリコン−窒化シリコン膜（ＯＮ膜）で被覆する工程と、
この上面が被覆された多結晶シリコン膜に高温熱処理を施して多結晶シリコンの結晶粒を成長させる工程と、
前記多結晶シリコン膜を所望の配線形状に加工する工程とを、備える
ことを特徴とする半導体装置の製造方法。
【請求項６】
多結晶シリコン膜の配線の一部を抵抗素子とする半導体装置の製造方法であって、
前記多結晶シリコン膜に不純物を導入する工程と、
前記多結晶シリコン膜の上面を酸化シリコン膜、酸化シリコン−窒化シリコン膜（ＯＮ膜）又は酸化シリコン−窒化シリコン−酸化シリコン膜（ＯＮＯ膜）のいずれか一つで被覆する工程と、
前記多結晶シリコン膜の側面を酸化シリコン膜で被覆する工程と、
この上面及び側面が被覆された多結晶シリコン膜に高温熱処理を施して多結晶シリコンの結晶粒を成長させる工程と、
前記多結晶シリコン膜を所望の配線形状に加工する工程とを、備える
ことを特徴とする半導体装置の製造方法。
【請求項７】
多結晶シリコン膜の配線を２層有し、一層には抵抗素子と容量素子の下面電極を設け、もう一層には前記容量素子の上面電極を設ける半導体装置の製造方法であって、
前記抵抗素子及び前記容量素子の下面電極を設ける多結晶シリコン膜の上面を酸化シリコン膜、酸化シリコン−窒化シリコン膜（ＯＮ膜）又は酸化シリコン−窒化シリコン−酸化シリコン膜（ＯＮＯ膜）のいずれか一つで被覆する工程と、
この上面を被覆した多結晶シリコン膜の側面を酸化シリコン膜で被覆する工程と、
前記上面及び側面が被覆された多結晶シリコン膜に高温熱処理を施して多結晶シリコンの結晶粒を成長させる工程と、
前記多結晶シリコン膜を所望の配線形状に加工する工程とを、備える
ことを特徴とする半導体装置の製造方法。
【請求項８】
高温熱処理を施して多結晶シリコンの結晶粒を成長させる工程は、同時に、トランジスタの不純物の拡散をも行うことを特徴とする前記請求項５〜７のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、多結晶シリコン膜の配線の一部を抵抗素子とする半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来、例えば、低電圧動作の論理回路用トランジスタと高電圧動作可能な駆動回路用トランジスタを一つの半導体基板上に集積した、いわゆるパワーＩＣにおいては、その抵抗素子の形成を、図２５〜図３８に示す工程によって行っているのが一般的である。すなわち、図２５に示すように、はじめに、半導体シリコン基板３１の表面に、ウェル、ＬＯＣＯＳ素子分離領域３２等を形成する。ここで、低電圧用トランジスタのウェル３３、高電圧用トランジスタのソース、ドレインのうち電界緩和用低濃度領域３４に対応する部分等、主に深い接合を持つ拡散領域のいくつかも既に形成している。
【０００３】
続いて、図２５に示す半導体シリコン基板３１に対して、高温度の乾燥酸素雰囲気による酸化処理を施し、高電圧トランジスタ用となる第１の酸化シリコンゲート膜３５を形成する（図２６参照）。さらにこの図２６に示す半導体シリコン基板３１に対して、化学的気相成長法（以下ＣＶＤ法という）により、高電圧トランジスタ用となる第１のゲート電極用配線層用及び抵抗素子用の多結晶シリコン膜３６を形成する。そして、この多結晶シリコン膜３６に導電性を与えるため、イオン注入法により、リン、ヒ素、ホウ素等の不純物を１．０×１０１５〜３．０×１０１５／ｃｍ２程度導入する（図２７参照）。
【０００４】
続いて、図２７に示す半導体シリコン基板３１に対して、ＣＶＤ法により、酸化シリコン膜３７を形成し（図２８参照）、さらに、フォトリソグラフィ工程、希釈フッ酸溶液等によるケミカル・ウエットエッチング処理工程を順次施し、酸化シリコン膜３７を所望の形状３７ａに加工する（図２９参照）。さらにこの図２９に示す半導体シリコン基板３１に対して、イオン注入法、気相拡散法等によりリン、ヒ素、ホウ素等の不純物を１．０×１０１６〜２．０×１０１６／ｃｍ２程度導入し、多結晶シリコン膜３６の電気抵抗をさらに下げる（図３０参照）。この時、酸化シリコン膜３７ａが存在するので、多結晶シリコン膜３６の前記酸化シリコン膜３７ａに被覆された部分には、不純物の追加導入はなされず、この部分の不純物濃度は比較的低いままであり、後に抵抗素子３６ｂとなる（図３２参照）。
【０００５】
続いて、図３０に示す半導体シリコン基板３１に対して、希釈フッ酸溶液等により、ケミカルウェットエッチングを施し、表面に一部残存していた酸化シリコン膜３７ａ、及び図示してはいないが不純物の追加導入の際に表面に形成された酸化シリコン膜を除去する（図３１参照）。さらに、図３１に示す半導体シリコン基板３１に対して、フォトリソグラフィ工程、反応性イオンエッチング等によるドライエッチング処理工程を順次施し、第１の多結晶シリコン膜３６を所望の形状３６ａ，３６ｂに加工する（図３２参照）。これによって、高電圧トランジスタ用となる第１のゲート電極用の多結晶シリコン配線３６ａと抵抗素子３６ｂが形成される。
【０００６】
続いて、図３２に示す半導体シリコン基板３１に対して、フォトリソグラフィ工程、イオン注入処理工程を順次施し、低電圧ＭＯＳトランジスタの閾値電圧調整ドーピング３８を行う（図３３参照）。この図３３に示す半導体シリコン基板３１に対して、希釈フッ酸溶液等によるケミカルウェットエッチングを施し、表面に露出している第１の酸化シリコンゲート膜３５を除去する（図３４参照）。さらに、図３４に示す半導体シリコン基板３１に対して、低電圧トランジスタ用となる第２の酸化シリコンゲート膜３９を形成する。この時、多結晶シリコン配線３６ａと抵抗素子３６ｂの表面にも酸化シリコン膜３９ａ，３９ｂが形成される（図３５参照）。
【０００７】
続いて、図３５に示す半導体シリコン基板３１に対して、ＣＶＤ法により、低電圧トランジスタ用となる第２のゲート電極配線層用の多結晶シリコン膜４０を形成する（図３６参照）。この第２のゲート電極配線層用の多結晶シリコン膜４０には、電気抵抗を下げるために、イオン注入法、気相拡散法等の方法により、リン、ヒ素、ホウ素等の不純物を導入する。
【０００８】
続いて、図３６に示す半導体シリコン基板３１に対して、フォトリソグラフィ工程、反応性イオンエッチング等によるドライエッチング処理工程を順次施し、第２の多結晶シリコン膜４０を所望の形状４０ａに加工して、低電圧トランジスタ用の第２のゲート電極用の多結晶シリコン配線４０ａを形成する（図３７参照）。この後、従来の半導体装置製造工程と同様にして、不純物拡散による各トランジスタ用のソース、ドレイン領域４１，４２の形成、金属配線、層間絶縁膜の形成を行って半導体集積回路が完成する（図３８参照）。なお、図３８中、４３はサイドウォールスペーサである。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述した従来の方法では、次のような問題点がある。従来においては、図２７から図３２に示す工程において、第１の多結晶シリコン膜３６を用いた抵抗素子３６ｂを形成しているが、この抵抗素子３６ｂは、抵抗値を十分高くできず、また使用する温度によって抵抗値が変動するという問題があった。すなわち、使用する温度が高くなるにしたがって、抵抗値が低くなるという、負の温度依存性を有しているのである。そして、この温度依存性と抵抗値との間には相反関係があり、抵抗値を上げるために不純物の導入量を下げると、温度依存性はさらに大きくなって、抵抗値の変動がより大きくなってしまうものである。このため従来では、抵抗値と温度依存性との双方が使用に耐えうる妥協点を見出して使用するしかなかった。具体的には、抵抗値を５００Ω程度としたときに、温度依存性は−２０００ｐｐｍ／℃程度である。
【００１０】
多結晶シリコンによる抵抗素子がこのような問題点を有しているのは、多結晶シリコンの伝導過程が、単結晶シリコンの伝導過程とは異なるからである。すなわち、多結晶シリコンは小さなシリコン結晶粒が不規則に並んで形成されたものであり、その伝導過程は小さな結晶粒中の伝導（単結晶シリコンと同じく金属型の伝導過程で正の温度依存性を持つ）と、結晶粒間の伝導（量子論的トンネリング伝導過程で負の温度依存性を持つ）との二つの過程が合わさったものとなっているからである。したがって、もしも多結晶シリコンの結晶粒が十分に成長せずに小さいままであった場合には、多結晶シリコンの伝導過程は、前記二つの過程中、結晶粒間の量子論的トンネリング伝導過程が支配的となり、負の温度特性を示すことになる。
【００１１】
一方、多結晶シリコン中の不純物の導入量が少ないほど、結晶の粒は成長しにくくなるので、仮に多結晶シリコンの抵抗値を上げようとして不純物の導入量を下げたすると、負の温度特性はより大きなものとなってしまう。上述した従来例では、第１の多結晶シリコン膜形成後に加えられる熱処理は、標準的なＣＭＯＳ半導体集積回路の熱処理では、最高９５０℃程度であるが、この程度の温度では、結晶粒の成長は十分になされない。このため、抵抗素子の特性は負の温度特性を持つ、換言すると、抵抗値と抵抗値の温度特性との間に相反関係を持つものになっていたのである。
【００１２】
さらに、トランジスタ用のソース、ドレイン領域を形成する際に不純物を拡散するために行われる熱処理で、抵抗値が変動し、当初予定していた抵抗値を得ることができないという問題もあった。
【００１３】
本発明は、このような問題を解決すべくなされたもので、多結晶シリコン膜を用いた抵抗素子の負の温度特性を改善した半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記の目的を達成するために、本発明の請求項１に係る半導体装置は、多結晶シリコン膜の配線の一部を抵抗素子としたもので、前記抵抗素子は、上面を酸化シリコン膜又は酸化シリコン−窒化シリコン膜（ＯＮ膜）で被覆したうえ、多結晶シリコンの結晶粒成長のための高温熱処理を施してなるものである。
【００１５】
同じく上記目的を達成するために、本発明の請求項２に係る半導体装置は、多結晶シリコン膜の配線の一部を抵抗素子としたもので、前記抵抗素子は、上面を酸化シリコン膜、酸化シリコン−窒化シリコン膜（ＯＮ膜）又は酸化シリコン−窒化シリコン−酸化シリコン膜（ＯＮＯ膜）のいずれか一つで被覆し、側面を酸化シリコン膜で被覆したうえ、多結晶シリコンの結晶粒成長のための高温熱処理を施してなるものである。
【００１６】
同じく上記目的を達成するために、本発明の請求項３に係る半導体装置は、多結晶シリコン膜の配線を２層有し、一層には抵抗素子と容量素子の下面電極を設け、もう一層には前記容量素子の上面電極を設けたもので、前記抵抗素子及び前記容量素子の下面電極は、上面を酸化シリコン膜、酸化シリコン−窒化シリコン膜（ＯＮ膜）又は酸化シリコン−窒化シリコン−酸化シリコン膜（ＯＮＯ膜）のいずれか一つで被覆し、側面を酸化シリコン膜で被覆したうえ、多結晶シリコンの結晶粒成長のための高温熱処理を施してなるものである。
【００１７】
同じく上記目的を達成するために、本発明の請求項４に係る半導体装置は、上述した請求項１〜３のいずれか１項の構成において、抵抗素子に導入された不純物濃度が０．５×１０１５〜１．０×１０１５／ｃｍ２であることを特徴とする。
【００１８】
同じく上記目的を達成するために、本発明の請求項５に係る半導体装置の製造方法は、多結晶シリコン膜の配線の一部を抵抗素子とする半導体装置の製造方法であって、前記多結晶シリコン膜に不純物を導入する工程と、前記多結晶シリコン膜の上面を酸化シリコン膜又は酸化シリコン−窒化シリコン膜（ＯＮ膜）で被覆する工程と、この上面が被覆された多結晶シリコン膜に高温熱処理を施して多結晶シリコンの結晶粒を成長させる工程と、前記多結晶シリコン膜を所望の配線形状に加工する工程とを、備えるものである。
【００１９】
同じく上記目的を達成するために、本発明の請求項６に係る半導体装置の製造方法は、多結晶シリコン膜の配線の一部を抵抗素子とした半導体装置の製造方法であって、前記多結晶シリコン膜に不純物を導入する工程と、前記多結晶シリコン膜の上面を酸化シリコン膜、酸化シリコン−窒化シリコン膜（ＯＮ膜）又は酸化シリコン−窒化シリコン−酸化シリコン膜（ＯＮＯ膜）のいずれか一つで被覆する工程と、前記多結晶シリコン膜の側面を酸化シリコン膜で被覆する工程と、この上面及び側面が被覆された多結晶シリコン膜に高温熱処理を施して多結晶シリコンの結晶粒を成長させる工程と、前記多結晶シリコン膜を所望の配線形状に加工する工程とを、備えるものである。
【００２０】
同じく上記目的を達成するために、本発明の請求項７に係る半導体装置の製造方法は、多結晶シリコン膜の配線を２層有し、一層には抵抗素子と容量素子の下面電極を設け、もう一層には前記容量素子の上面電極を設ける半導体装置の製造方法であって、前記抵抗素子及び前記容量素子の下面電極を設ける多結晶シリコン膜の上面を酸化シリコン膜、酸化シリコン−窒化シリコン膜（ＯＮ膜）又は酸化シリコン−窒化シリコン−酸化シリコン膜（ＯＮＯ膜）のいずれか一つで被覆する工程と、この上面を被覆した多結晶シリコン膜の側面を酸化シリコン膜で被覆する工程と、前記上面及び側面が被覆された多結晶シリコン膜に高温熱処理を施して多結晶シリコンの結晶粒を成長させる工程と、前記多結晶シリコン膜を所望の配線形状に加工する工程とを、備えるものである。
【００２１】
同じく上記目的を達成するために、本発明の請求項８に係る半導体装置の製造方法は、上述した請求項５〜７のいずれか１項の構成において、高温熱処理を施して多結晶シリコンの結晶粒を成長させる工程は、同時に、トランジスタの不純物の拡散をも行うことを特徴とする。
【発明の効果】
【００２２】
本発明によれば、多結晶シリコン膜を用いた抵抗素子の少なくとも上面を酸化シリコン膜で被覆して、高温熱処理を施すことにより、抵抗素子に導入した不純物の外方拡散を防いで、多結晶シリコン膜を用いた抵抗素子の負の温度特性を改善し、抵抗値の変動及び生産時における再現性低下を抑制することができる。
また、多結晶シリコン膜を被覆する膜が窒化シリコン膜を含むＯＮ膜であるときには、高温熱処理を施した後も膜厚の増加が少なく、これらを容量素子の一部として適用した場合に、容量値の変動が少なく製造時の制御が容易になる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の第１実施形態に係る半導体集積回路製造工程を図１〜図１１に基づいて説明する。図１に示すように、従来におけると同様に、まず半導体シリコン基板１の表面に、ウェル、ＬＯＣＯＳ素子分離領域２等を形成する。また、低電圧用トランジスタのウェル、高電圧用トランジスタのソース、ドレインのうち電界緩和用低濃度領域に対応する部分等も既に形成され、不純物も導入されているが、未だ十分に深い接合状態にはなっていない。次に、図１に示す半導体シリコン基板１に対して、高温度の酸化性雰囲気による酸化処理を施し、後に行われる抵抗素子用の第１の多結晶シリコン膜形成の下地となるバッファ酸化膜３を形成する（図２参照）。このバッファ酸化膜３の厚さは、２００〜１０００Å程度がよい。
【００２４】
続いて、図２に示す半導体シリコン基板１に対して、化学的気相成長法（以下ＣＶＤ法という）により、抵抗素子用の第１の多結晶シリコン膜４を形成する（図３参照）。この第１の多結晶シリコン膜４の膜厚は、２０００〜４０００Å程度がよい。そして、この多結晶シリコン膜４に導電性を与えるため、イオン注入法により、リン、ヒ素、ホウ素等の不純物を導入する（図４参照）。この不純物の導入量は、例えばリンの場合には、３．０×１０１４〜１．０×１０１５／ｃｍ２程度である。
【００２５】
続いて、図４に示す半導体シリコン基板１に対して、高温度の酸化性雰囲気による酸化処理を施し、第１の多結晶シリコン膜４の表面に酸化シリコン膜を形成し、次にＣＶＤ法により、窒化シリコン膜を形成し、酸化シリコン膜・窒化シリコン膜の２層膜であるＯＮ膜５を形成する（図５参照）。このＯＮ膜５における酸化シリコン膜の膜厚は４０〜１００Å程度、窒化シリコン膜の膜厚は２００〜４００Å程度がよい。
【００２６】
ここで、図５に示す半導体シリコン基板１に対して、さらに窒素雰囲気での高温熱処理を施し、第１の多結晶シリコン膜４中に導入した不純物の活性化、及び多結晶シリコンの結晶粒の成長を図る。この高温熱処理は、一般的なファーニスアニール処理で行えばよく、その温度は１０５０〜１１５０℃程度、処理時間は１５分〜３時間程度である。
【００２７】
この高温熱処理によって多結晶シリコン膜４の結晶粒を成長させることにより、後に形成する抵抗素子の温度依存性を改善することができる。また同時に、半導体シリコン基板１にあらかじめ形成されていた、上述の高電圧トランジスタのソース、ドレインのうち電界緩和低濃度領域に対応する部分の不純物拡散も行われ、前記領域の接合深さは、１．５〜３．０μｍ程度の十分なものとなる。この時、図５に示すように、前記多結晶シリコン膜４の表面はＯＮ膜５で被覆されているので、前記多結晶シリコン膜４中の不純物が外方拡散することが抑制され、抵抗素子における抵抗値の変動を抑制できる。また、外方拡散の状況がシリコンウェハの部分部分により、又はシリコンコンウェハ毎に、抵抗値が異なるという抵抗値の再現性低下が抑制される。
【００２８】
続いて、図５に示す半導体シリコン基板１に対して、フォトリソグラフィ工程、反応性イオンエッチング等によるドライエッチング処理工程を順次施し、第１の多結晶シリコン膜４及びＯＮ膜５を所望の形状４ａ，５ａに加工する（図６参照）。これによって、抵抗素子となる第１の多結晶シリコン配線４ａを形成できる。この時、第１の多結晶シリコン配線４ａの上面には、ほぼ同一寸法でＯＮ膜５ａが形成される。
【００２９】
さらに、図６に示す半導体シリコン基板１に対して、希釈フッ酸溶液等により、ケミカルウェットエッチングを施し、この半導体シリコン基板１の表面に露出したバッファ酸化膜３を除去する（図７参照）。次に、図７に示す半導体シリコン基板１に対して、高温の酸化性雰囲気による酸化処理を施し、ＭＯＳＦＥＴ用となる酸化シリコンゲート膜６を形成する（図８参照）。このＭＯＳＦＥＴ用の酸化シリコンゲート膜６の膜厚は、１４０〜２４０Å程度がよい。
【００３０】
続いて、図８に示す半導体シリコン基板１に対して、ＣＶＤ法により、後にＭＯＳＦＥＴのゲート電極用配線となる第２の多結晶シリコン膜７を形成する（図９参照）。この第２の多結晶シリコン膜７の膜厚は、２０００〜４０００Å程度がよい。そして、この第２の多結晶シリコン膜７には、電気抵抗を下げるために、イオン注入法、気相拡散法等の方法により、リン、ヒ素、ホウ素等の不純物を導入する。
【００３１】
続いて、図９に示す半導体シリコン基板１に対して、フォトリソグラフィ工程、反応性イオンエッチング等によるドライエッチング処理を順次施し、第２の多結晶シリコン膜７を所望の形状７ａに加工して、ＭＯＳＦＥＴのゲート電極用となる第２の多結晶シリコン配線７ａを形成する（図１０参照）。この後、従来の半導体装置製造工程と同様にして、不純物拡散による各トランジスタ用のソース、ドレイン領域８の形成、金属配線、層間絶縁膜の形成を行って半導体集積回路が完成する（図１１参照）。なお、図１１中、９はサイドウォールスペーサである。
【００３２】
次に、本発明の第２実施形態を図１２〜図２４に基づいて説明する。本実施形態において、半導体シリコン基板１１の表面に、抵抗素子用の第１の多結晶シリコン膜１４を形成し、この多結晶シリコン膜１４に導電性を与えるため、イオン注入法により、不純物を導入する迄の工程は、上述の第１実施形態と同様なので、その詳細な説明は省略する。
【００３３】
なお、図１２は多結晶シリコン膜１４に不純物を導入する工程を示しており、上述した第１実施形態における図４に対応するもので、図１２中、１２はＬＯＣＯＳ素子分離領域、１３はバッファ酸化膜である。また、低電圧用トランジスタのウェル、高電圧用トランジスタのソース、ドレインのうち電界緩和用低濃度領域に対応する部分等も既に形成され、不純物も導入されているが、未だ十分に深い接合状態にはなっていない。
【００３４】
続いて、図１２に示す半導体シリコン基板１１に対して、ＣＶＤ法により、酸化シリコン膜１５を形成する（図１３参照）。この酸化シリコン膜１５の膜厚は、２０００〜４０００Å程度がよい。さらに、図１３に示す半導体シリコン基板１１に対して、フォトリソグラフィ工程、希釈フッ酸溶液等によるケミカルウェットエッチング処理工程を順次施し、前記酸化シリコン膜１５を所望の形状１５ａに加工する（図１４参照）。
【００３５】
続いて、図１４に示す半導体シリコン基板１１の第１の多結晶シリコン膜１４に対して、イオン注入法、気相拡散法等の方法により、リン、ヒ素、ホウ素等の不純物を導入する（図１５参照）。ここで、イオン注入法を用いる場合には、不純物の導入量は、１．０×１０１６〜２．０×１０１６／ｃｍ２程度がよい。この不純物の追加導入は、前記第１の多結晶シリコン膜１４における酸化シリコン膜１５ａで被覆されていない部分の電気抵抗をさらに下げるためのものである。
【００３６】
これによって、酸化シリコン膜１５ａで被覆されていない第１の多結晶シリコン膜１４のシート抵抗値は、最終的には２０〜５０Ω（仕上り値）と比較的低い値になる。この酸化シリコン膜１５ａで被覆されていない第１の多結晶シリコン膜１４の領域は、後に容量素子の下面電極となる。一方、第１の多結晶シリコン膜１４の酸化シリコン膜１５ａで被覆された領域には、不純物の追加導入は行われないので、第１の多結晶シリコン膜１４中の不純物濃度が比較的低いままとなり、この領域は後に抵抗素子となる。
【００３７】
続いて、図１５に示す半導体シリコン基板１１に対して、希釈フッ酸溶液等によるケミカルウェットエッチング処理を施し、第１の多結晶シリコン膜１４表面に残っていた酸化シリコン膜１５ａを除去するとともに、イオン注入法、気相拡散法等による不純物の導入時に、表面に形成された酸化シリコン膜（図示せず）を除去する（図１６参照）。
【００３８】
続いて、図１６に示す半導体シリコン基板１１に対して、高温度の酸化性雰囲気による酸化処理を施し、第１の多結晶シリコン膜１４の表面に酸化シリコン膜を形成し、続いてＣＶＤ法により、窒化シリコン膜を形成し、酸化シリコン膜・窒化シリコン膜の２層膜であるＯＮ膜１６を形成する（図１７参照）。このＯＮ膜１６における酸化シリコン膜の膜厚は４０〜１００Å程度、窒化シリコン膜の膜厚は２００〜４００Å程度がよい。また、このＯＮ膜１６は、後になされる多結晶シリコンの側壁への酸化シリコン膜の形成工程、及びゲート酸化膜の形成工程によって、表面がわずかに酸化されてＯＮＯ膜（酸化シリコン、窒化シリコン、酸化シリコンからなる３層膜）となるが、容量値自体は大きく変動しない。これにより、３層ＯＮＯ膜のうち、主に窒化シリコン膜の膜厚を制御することで、容量素子の単位面積当たり容量を所望の値に調整することができる。
【００３９】
続いて、図１７に示す半導体基板１１に対して、フォトリソグラフィ工程、反応性イオンエッチング等によるドライエッチング処理工程を順次施し、第１の多結晶シリコン膜１４及びＯＮ膜１６を所望の形状１４ａ，１４ｂ，１６ａ，１６ｂに加工する（図１８参照）。これによって、抵抗素子となる第１の多結晶シリコン配線１４ｂ及び容量素子の下面電極となる第１の多結晶シリコン配線１４ａを形成できる。この時、各第１の多結晶シリコン配線１４ａ，１４ｂの上面には、ほぼ同一寸法でＯＮ膜１６ａ，１６ｂがそれぞれ形成される（図１８参照）。
【００４０】
ここで、図１８に示す半導体基板１１に対して、高温の酸化性雰囲気による酸化処理を施し、各第１の多結晶シリコン配線１４ａ，１４ｂの側壁に酸化シリコン膜１７ａ，１７ｂを形成する（図１９参照）。この酸化処理の度合いは、例えばリンをドープ済みの場合は、多結晶シリコン配線１４ａ，１４ｂの表面上において酸化シリコン膜１７ａ，１７ｂが４０〜１００Åほど成長する程度がよい。
【００４１】
さらに窒素雰囲気での高温熱処理を施し、第１の多結晶シリコン配線１４ａ，１４ｂ中に導入した不純物の活性化、及び多結晶シリコンの結晶粒の成長を図る、高熱処理の温度は、１０５０〜１１５０℃程度がよく、処理時間は１５分〜３時間程度である。また同時に、半導体基板１１にあらかじめ形成されていた、上述の高電圧トランジスタのソース、ドレインのうち電界緩和低濃度領域に対応する部分の不純物拡散も行われ、前記領域の接合深さは、１．５〜３．０μｍ程度の十分なものとなる。
【００４２】
この高温熱処理によって多結晶シリコン配線１４ａ，１４ｂの結晶粒を成長させることにより、抵抗素子の温度依存性を改善することができる。この時、図１９に示すように、前記各多結晶シリコン配線１４ａ，１４ｂの表面はＯＮ膜１６ａ，１６ｂで被覆され、側面は酸化シリコン膜１７ａ，１７ｂで被覆されているので、前記各多結晶シリコン配線１４ａ，１４ｂ中の不純物が外方拡散することが抑制され、不純物濃度が均一となって、抵抗素子における抵抗値の変動、生産時の再現性低下が抑制される。
【００４３】
さらに、図１９に示す半導体シリコン基板１１に対して、希釈フッ酸溶液等により、ケミカルウェットエッチングを施し、この半導体シリコン基板１１の表面に露出したバッファ酸化膜１３を除去し、同時に各酸化シリコン膜１７ａ，１７ｂも除去する（図２０参照）。次に、図２０に示す半導体シリコン基板１１に対して、高温の酸化性雰囲気による酸化処理を施し、ＭＯＳＦＥＴ用となる酸化シリコンゲート膜１８を形成する。この時同時に、第１の各多結晶シリコン配線１４ａ，１４ｂの側面にも酸化シリコン膜１９ａ，１９ｂが形成される（図２１参照）。また、ＯＮ膜１６ａ，１６ｂの表面が酸化されてＯＮＯ膜２０ａ，２０ｂに変化する。このＭＯＳＦＥＴ用の酸化シリコンゲート膜１８の膜厚は、１４０〜２４０Å程度がよい。
【００４４】
続いて、図２１に示す半導体シリコン基板１１に対して、ＣＶＤ法により、後にＭＯＳＦＥＴのゲート電極用配線となる第２の多結晶シリコン膜２１を形成する（図２２参照）。この第２の多結晶シリコン膜２１の膜厚は、２０００〜４０００Å程度がよい。そして、この第２の多結晶シリコン膜２１には、電気抵抗を下げるために、イオン注入法、気相拡散法等の方法により、リン、ヒ素、ホウ素等の不純物を導入する。この時、各多結晶シリコン配線１４ａ，１４ｂは、ＯＮＯ膜２０ａ，２０ｂ及び酸化シリコン膜１９ａ，１９ｂで被覆されているので、前記不純物が追加導入されることはない。
【００４５】
続いて、図２２に示す半導体シリコン基板１１に対して、フォトリソグラフィ工程、反応性イオンエッチング等によるドライエッチング処理工程を順次施し、第２の多結晶シリコン膜２１を所望の形状に加工する。この加工によって、ＭＯＳＦＥＴのゲート電極用となる第２の多結晶シリコン配線２１ｂ及び容量素子の上部電極となる第２の多結晶シリコン配線２１ａを形成する（図２３参照）。この後、従来の半導体装置製造工程と同様にして、不純物拡散による各トランジスタ用のソース、ドレイン領域２２の形成、金属配線、層間絶縁膜の形成を行って半導体集積回路が完成する（図２４参照）。なお、図２４中、２３はサイドウォールスペーサである。
【００４６】
なお、本発明は上述した各実施形態に限定されるものではなく、例えば、第１の多結晶シリコン膜４，１４の結晶粒成長のために行う高温熱処理は、なるべく早い時期に施すのが好ましいが、多結晶シリコン膜４，１４のパターニングとバッファ酸化膜３，１３の除去工程の間に行ってもよい。また、前記多結晶シリコン膜４，１４に導入した不純物の外方拡散抑制用として、ＯＮ膜５，１６を使用したが、これに換えてシリコン酸化膜の単層膜、あるいはシリコン窒化膜の単層膜を使用してもよい。
【図面の簡単な説明】
【００４７】
【図１】第１実施形態の半導体装置製造工程における一工程を示す概略的な断面図。
【図２】同じく一工程を示す概略的な断面図。
【図３】同じく一工程を示す概略的な断面図。
【図４】同じく一工程を示す概略的な断面図。
【図５】同じく一工程を示す概略的な断面図。
【図６】同じく一工程を示す概略的な断面図。
【図７】同じく一工程を示す概略的な断面図。
【図８】同じく一工程を示す概略的な断面図。
【図９】同じく一工程を示す概略的な断面図。
【図１０】同じく一工程を示す概略的な断面図。
【図１１】同じく一工程を示す概略的な断面図。
【図１２】第２実施形態の半導体装置製造工程における一工程を示す概略的な断面図。
【図１３】同じく一工程を示す概略的な断面図。
【図１４】同じく一工程を示す概略的な断面図。
【図１５】同じく一工程を示す概略的な断面図。
【図１６】同じく一工程を示す概略的な断面図。
【図１７】同じく一工程を示す概略的な断面図。
【図１８】同じく一工程を示す概略的な断面図。
【図１９】同じく一工程を示す概略的な断面図。
【図２０】同じく一工程を示す概略的な断面図。
【図２１】同じく一工程を示す概略的な断面図。
【図２２】同じく一工程を示す概略的な断面図。
【図２３】同じく一工程を示す概略的な断面図。
【図２４】同じく一工程を示す概略的な断面図。
【図２５】従来における半導体装置の製造工程を示す概略的な断面図。
【図２６】同じく一工程を示す概略的な断面図。
【図２７】同じく一工程を示す概略的な断面図。
【図２８】同じく一工程を示す概略的な断面図。
【図２９】同じく一工程を示す概略的な断面図。
【図３０】同じく一工程を示す概略的な断面図。
【図３１】同じく一工程を示す概略的な断面図。
【図３２】同じく一工程を示す概略的な断面図。
【図３３】同じく一工程を示す概略的な断面図。
【図３４】同じく一工程を示す概略的な断面図。
【図３５】同じく一工程を示す概略的な断面図。
【図３６】同じく一工程を示す概略的な断面図。
【図３７】同じく一工程を示す概略的な断面図。
【図３８】同じく一工程を示す概略的な断面図。
【符号の説明】
【００４８】
１，１１                      半導体シリコン基板
２，１２                      ＬＯＣＯＳ素子分離領域
３，１３                      バッファ酸化膜
４，１４                      第１の多結晶シリコン膜
４ａ，１４ｂ                  第１の多結晶シリコン配線（抵抗素子）
５，１６，１６ａ，１６ｂ      ＯＮ膜
７                            第２の多結晶シリコン膜
７ａ                          第２の多結晶シリコン配線（ゲート電極）
１４ａ                        第１のシリコン配線（容量素子の下面電極）
１５，１７ａ，１７ｂ，１９ａ，１９ｂ      酸化シリコン膜
２０ａ，２０ｂ                ＯＮＯ膜
【図１】
2005259997.tif 000003
【図２】
2005259997.tif 000004
【図３】
2005259997.tif 000005
【図４】
2005259997.tif 000006
【図５】
2005259997.tif 000007
【図６】
2005259997.tif 000008
【図７】
2005259997.tif 000009
【図８】
2005259997.tif 000010
【図９】
2005259997.tif 000011
【図１０】
2005259997.tif 000012
【図１１】
2005259997.tif 000013
【図１２】
2005259997.tif 000014
【図１３】
2005259997.tif 000015
【図１４】
2005259997.tif 000016
【図１５】
2005259997.tif 000017
【図１６】
2005259997.tif 000018
【図１７】
2005259997.tif 000019
【図１８】
2005259997.tif 000020
【図１９】
2005259997.tif 000021
【図２０】
2005259997.tif 000022
【図２１】
2005259997.tif 000023
【図２２】
2005259997.tif 000024
【図２３】
2005259997.tif 000025
【図２４】
2005259997.tif 000026
【図２５】
2005259997.tif 000027
【図２６】
2005259997.tif 000028
【図２７】
2005259997.tif 000029
【図２８】
2005259997.tif 000030
【図２９】
2005259997.tif 000031
【図３０】
2005259997.tif 000032
【図３１】
2005259997.tif 000033
【図３２】
2005259997.tif 000034
【図３３】
2005259997.tif 000035
【図３４】
2005259997.tif 000036
【図３５】
2005259997.tif 000037
【図３６】
2005259997.tif 000038
【図３７】
2005259997.tif 000039
【図３８】
2005259997.tif 000040