(57)【要約】【課題】正孔または電子の移動度を高めるとともに、ＳＤ領域における接合リークを防止することが可能な半導体装置の製造方法および半導体装置を提供する。【解決手段】本発明は、シリコン基板１１に溝パターン１３を形成した後、溝パターン１３内に、シリコンよりもキャリア移動度の高い材料層１５を含むチャネル領域１５’を形成する第１工程と、チャネル領域１５’上を含むシリコン基板１１上に、ゲート絶縁膜１６を介してゲート電極膜１７を成膜した後、ゲート電極膜１７をパターニングすることで、チャネル領域１５’上にゲート電極１７’を形成する第２工程と、ゲート電極１７’が形成されたシリコン基板１１の表面側に不純物を導入し、拡散することで、チャネル領域１５’を挟む状態でソース・ドレイン領域２０を形成する第３工程とを有することを特徴とする半導体装置の製造方法および半導体装置である。【選択図】図３
2005209980.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板に溝パターンを形成した後、当該溝パターン内に、シリコンよりもキャリア移動度の高い材料層を含むチャネル領域を形成する第１工程と、
前記チャネル領域上を含む前記シリコン基板上に、ゲート絶縁膜を介してゲート電極膜を成膜した後、当該ゲート電極膜をパターニングすることで、前記チャネル領域上にゲート電極を形成する第２工程と、
前記ゲート電極が形成されたシリコン基板の表面側に不純物を導入し、拡散することで、前記チャネル領域を挟む状態でソース・ドレイン領域を形成する第３工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記材料層は、歪み層、または、シリコンとは格子定数の異なる原子の単体層である
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第３工程の後、前記ソース・ドレイン領域の表面側に、シリサイド層を形成する
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
シリコン基板に設けられた溝パターン内に、シリコンよりもキャリア移動度の高い材料層を含むように設けられたチャネル領域と、
前記チャネル領域を挟む状態で、前記シリコン基板の表面側に設けられたソース・ドレイン領域と、
前記チャネル領域上にゲート絶縁膜を介して設けられたゲート電極とを備えた
ことを特徴とする半導体装置。
【請求項５】
前記材料層は、歪み層、または、シリコンとは格子定数の異なる原子の単体層である
ことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記ソース・ドレイン領域の表面側に、シリサイド層が設けられている
ことを特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法およびこれによって得られる半導体装置に関し、特に、キャリア移動度の高い材料をチャネル領域に用いるＭＯＳトランジスタを備えた半導体装置の製造方法および半導体装置に関するものである。
【背景技術】
【０００２】
シリコン（Ｓｉ）結晶を基板に用いた半導体装置は、性能アップ・コスト低減化の観点より、微細化・高集積化が進められている。しかし、Ｓｉ結晶という材料を使う限り、飛躍的にデバイス性能を向上させるには限度がある。
【０００３】
そこで、近年、デバイス性能の向上を図るため、例えば、歪みＳｉ結晶の利用が検討されている。これは、下層のＳｉ層にＳｉよりも格子定数の大きいゲルマニウム（Ｇｅ）を添加して、Ｓｉ層よりも格子定数の大きいＳｉ−Ｇｅネットワークを形成し、その上層に形成するＳｉ結晶を歪ませることで歪みＳｉ層の形成された基板を用い、チャネル領域における電子の移動度を向上させる方法である。
【０００４】
ここで、一般的な歪みＳｉ層の形成方法について説明する。まず、単結晶Ｓｉからなる下地Ｓｉ層上に、上層に向けてＳｉ層中のＧｅ組成比が０からｘとなるまで徐々に多くなるように、Ｓｉ層中にＧｅを混入した傾斜ＳｉＧｅ層を成膜する。次に、この傾斜ＳｉＧｅ層上に、緩和ＳｉＧｅ層として、Ｓｉ層中のＧｅ組成比がｘのＳｉ1-xＧｅx層を成膜し、さらに、このＳｉ1-xＧｅx層上に、Ｇｅ組成比を上昇させたＳｉ1-yＧｅy層（ｙ＞ｘ）を成膜する。その後、Ｓｉ1-yＧｅy層上にＳｉ層をエピタキシャル成長させることで、歪みＳｉ層を形成する。
【０００５】
また、チャネル領域における正孔の移動度を向上させる方法としては、Ｓｉ層上にＳｉとＧｅとの混晶層を成長させた歪みＳｉ0.17Ｇｅ0.83層が設けられた基板（例えば、非特許文献１参照）や、Ｓｉ層上にＳｉＧｅ層を介して歪みＧｅ層が設けられた基板（例えば、非特許文献２参照）を用いた例が報告されている。
【０００６】
【非特許文献１】「Applied Physics Letters」（米）2000年，Vol.76，No.26，p．3920−3922
【非特許文献２】「Applied Physics Letters」（米）2001年，Vol.79，No.20，p．3344−3346
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、上述したような半導体装置では、基板の表面またはその下層にＳｉＧｅ層を有しており、ソース・ドレイン領域（ＳＤ領域）が基板のＳｉＧｅ層を含む領域に形成される。これにより、基板に不純物を導入し、拡散させることでＳＤ領域を形成する際に、不純物の拡散範囲が制御し難く、ＳＤ領域に接合リークが生じ易いという問題があった。さらに、ＳＤ領域の低抵抗化を図るために、ＳＤ領域の表面側をシリサイド化する場合には、シリサイド化するための熱処理中にＧｅが凝集してしまい、シリサイド層の抵抗が高くなる、という問題も生じていた。
【課題を解決するための手段】
【０００８】
上述したような課題を解決するために、本発明における半導体装置の製造方法は、次のような工程を順次行うことを特徴としている。まず、第１工程では、シリコン基板に溝パターンを形成した後、この溝パターン内に、シリコンよりもキャリア移動度の高い材料層を含むチャネル領域を形成する工程を行う。次に、第２工程では、チャネル領域上を含むシリコン基板上に、ゲート絶縁膜を介してゲート電極膜を成膜した後、ゲート電極膜をパターニングすることで、チャネル領域上にゲート電極を形成する工程を行う。その後、第３工程では、ゲート電極が形成されたシリコン基板の表面側に不純物を導入し、拡散することで、チャネル領域を挟む状態でソース・ドレイン領域を形成する工程を行う。
【０００９】
また、本発明における半導体装置は、シリコン基板に設けられた溝パターン内に、シリコンよりもキャリア移動度の高い材料層を含むように設けられたチャネル領域と、チャネル領域を挟む状態で、シリコン基板の表面側に設けられたソース・ドレイン領域と、チャネル領域上にゲート絶縁膜を介して設けられたゲート電極とを備えたことを特徴としている。
【００１０】
このような半導体装置の製造方法およびこれによって得られる半導体装置によれば、シリコン基板の溝パターン内に設けられたチャネル領域のみが、シリコンよりもキャリア移動度の高い材料層を含むように形成される。このため、従来のように、ＳｉＧｅ層を含む領域に不純物を導入することなく、シリコン（Ｓｉ）基板に不純物を導入してＳＤ領域を形成することから、不純物の拡散領域の制御が容易である。また、ＳＤ領域の表面側をシリサイド化する場合であっても、Ｓｉ基板に設けられたＳＤ領域の表面側をシリサイド化することから、従来のようにＳｉＧｅ層を含む領域をシリサイド化することによるＧｅの凝集が防止されるため、シリサイド層の高抵抗化が抑制される。
【発明の効果】
【００１１】
以上説明したように、本発明における半導体装置の製造方法およびこれにより得られる半導体装置によれば、チャネル領域におけるキャリア移動度を高くすることができるとともに、チャネル領域以外の加工は従来からの単結晶Ｓｉの技術をそのまま用いることができる。これにより、ＳＤ領域を形成する際の不純物の拡散領域の制御が容易であるため、ＳＤ領域における接合リークを防止することができる。また、ＳＤ領域にシリサイド層を形成する場合には、シリサイド層の高抵抗化を抑制することができる。したがって、デバイス性能を向上させるとともに、歩留まりも向上させることが可能である。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
本発明の半導体装置の製造方法に係わる実施の形態を、ＣＭＯＳトランジスタの製造方法を例にとり、図１〜図３の製造工程断面図に示す。ここで、本実施形態においては、半導体装置の構成を製造工程順に説明する。
【００１３】
まず、図１（ａ）に示すように、例えば、結晶方位＜１００＞のｐ型のＳｉ基板１１に、通常のＳＴＩ（Shallow Trench Isolation）技術により各素子を分離するための素子分離領域１２を形成する。具体的には、Ｓｉ基板１１に通常のリソグラフィ技術と反応性イオンエッチングにより、素子分離用のトレンチを形成する。次に、酸化シリコン（ＳｉＯ2）または窒化シリコン（ＳｉＮ）からなる素子分離膜でこのトレンチを埋め込む。その後、化学的機械的研磨（Chemical Mechanical Polishing）法により、素子分離膜をある程度の高さまで研磨し、その後のウェットエッチングにより成型することで素子分離領域１２を形成する。これにより、Ｓｉ基板１１をＮＭＯＳ形成領域ＡとＰＭＯＳ形成領域Ｂに分離する。
【００１４】
次に、通常のリソグラフィ技術とイオン注入により、ＮＭＯＳ形成領域ＡにＰｗｅｌｌ（図示省略）を形成し、ＰＭＯＳ形成領域ＢにＮｗｅｌｌ（図示省略）をそれぞれ形成する。この際、ＮＭＯＳ形成領域ＡにＰｗｅｌｌを形成する場合には、レジストでＰＭＯＳ形成領域Ｂを覆った状態で、ボロン（Ｂ+）からなるｐ型不純物を導入し、ＰＭＯＳ形成領域ＢにＮｗｅｌｌを形成する場合には、レジストでＮＭＯＳ形成領域Ａを覆った状態でリン（Ｐ+）からなるｎ型不純物を導入する。ここでのイオン注入エネルギーは数百Ｋｅｙとする。
【００１５】
続いて、図１（ｂ）に示すように、Ｓｉ基板１１上に、例えば無機マスク（図示省略）を形成し、この無機マスクを用いたドライエッチングにより、Ｓｉ基板１１のチャネル領域となる部分に溝パターン１３を形成する。ここで、後工程においてこの溝パターン１３をキャリア移動度の高い材料層で埋め込む際に、この溝パターン１３の内壁には緩衝層を成膜するため、緩衝層分の開口幅と深さを大きくとって溝パターン１３を形成することとする。なお、ここでは無機マスクを用いてエッチングを行うこととしたが、レジストマスクを用いてもよい。
【００１６】
その後、溝パターン１３の設けられたＳｉ基板１１をウェット洗浄する。例えば、塩酸過水（塩酸、過酸化水素、水の混合溶液）で洗浄した後、アンモニア過水（アンモニア、過酸化水素、水の混合溶液）で洗浄し、その後、希フッ酸溶液で洗浄する。
【００１７】
次いで、図１（ｃ）に示すように、この溝パターン１３の内壁を覆うように、例えばＳｉからなる緩衝層１４を選択的にエピタキシャル成長させる。この際、Ｓｉ基板１１上は無機マスク(図示省略)で覆われているため、溝パターン１３の内壁のみに緩衝層１４が成長する。その後、緩衝層１４上に、Ｓｉよりもキャリア移動度の高い材料層１５を形成する。ここでは、例えばＳｉよりも正孔移動度の高い、ＳｉとＳｉとは格子定数の異なるＧｅとの混晶層（ＳｉＧｅ層）を緩衝層１４上に選択的にエピタキシャル成長させて、歪みＳｉＧｅ層を形成することで、溝パターン１３を埋め込む。続いて、ホットリン酸溶液で洗浄した後、希フッ酸溶液で洗浄することで、溝パターン１３を形成する際に用いた無機マスクを除去する。
【００１８】
なお、ここでは、材料層１５を埋め込む前に、溝パターン１３の内壁にＳｉからなる緩衝層１４を成長させることとしたが、溝パターン１３内に材料層１５を直接エピタキシャル成長させることができれば、緩衝層１４は設けなくてもよい。ただし、溝パターン１３の内壁に緩衝層１４を成長させることで、溝パターン１３を形成する際のエッチングにより、Ｓｉ基板１１の表面がダメージを受けた場合であっても、その表面が改質されるため、好ましい。
【００１９】
ここでの緩衝層１４および材料層１５のエピタキシャル成長は、５００℃から８００℃のプラズマ励起ＣＶＤ（Plasma Enhanced ＣＶＤ）法、８００℃より低い温度での超減圧ＣＶＤ（ultralow-pressure ＣＶＤ）法、または、約５５０℃での超高真空ＣＶＤ（ultra high vacuum ＣＶＤ）法で行うこととする。これにより、溝パターン１３の内部に材料層１５からなるチャネル領域１５’を形成する。
【００２０】
その後、図２（ｄ）に示すように、チャネル領域１５’を含むＳｉ基板１１上および素子分離領域１２上に、例えばハフニウムシリコン（ＨｆＳｉ）からなるゲート絶縁膜１６を成膜する。ここでの成膜は高温で行うと、ＳｉＧｅ層からなるチャネル領域１５’からＧｅが拡散され、チャネル領域１５’中のＧｅが希釈される可能性がある。また、ＨｆＳｉを高温で成膜すると、ＨｆＳｉが結晶化して結晶粒界を通ってリーク電流が発生することから、７００℃以下で成膜することが好ましい。ここでは、例えば３００℃〜４００℃の範囲の原子層蒸着（Atomic Layer Deposition(ＡＬＤ)）法で成膜することとする。
【００２１】
ここで、ゲート絶縁膜１６はＨｆＳｉに限定されることなく、酸窒化ハフニウムシリコン（ＨｆＳｉＯＮ）を用いてもよく、ＳｉＯ2等の他の絶縁膜を使用してもよい。ただし、ＨｆＳｉやＨｆＳｉＯＮのようなＳｉＯ2よりも誘電率の高い材料をゲート絶縁膜として用いることで、ＳｉＯ2よりも膜厚を厚く形成することが可能であることから、リーク電流が確実に防止されるため、好ましい。続いて、このゲート絶縁膜１６上に、例えばポリシリコン膜からなるゲート電極膜１７を成膜する。その後、ゲート電極膜１７に不純物を注入し、拡散させる。
【００２２】
次に、図２（ｅ）に示すように、通常のリソグラフィ技術を用いたドライエッチングにより、ゲート電極膜１７（前記図２（ｄ）参照）をパターニングして、Ｓｉ基板１１のチャネル領域１５’上に、ゲート絶縁膜１６を介してゲート電極１７’を形成する。この際、ゲート絶縁膜１６もゲート電極膜１７とともにパターニングされることとする。
【００２３】
ここで、ゲート電極１７’はチャネル領域１５’上にチャネル領域１５’とほぼ同一の幅で形成されることが好ましい。ただし、パターニングにマージンをとる場合には、後工程でゲート電極１７’をマスクとしてＬＤＤ領域を形成する際に、チャネル領域１５を形成するＳｉＧｅ層に不純物が導入され、拡散されるのを防ぐため、ゲート電極１７’の幅が大きくなるようにマージンをとることが好ましい。この場合には材料層１５とこのマージン分のＳｉ基板１１を含む領域が、チャネル領域１５’となる。
【００２４】
次に、図２（ｆ）に示すように、ゲート電極１７’の両側のＳｉ基板１１の表面側にイオン注入を行い、ＬＤＤ領域１８を形成する。この際、ＮＭＯＳ形成領域Ａには、砒素（Ａｓ+）からなるｎ型不純物を導入し、ＰＭＯＳ形成領域Ｂには、Ｂ+からなるｐ型不純物を導入する。その後、ゲート電極１７’を覆うように、Ｓｉ基板１１上に、例えばＳｉＯ2からなる絶縁膜（図示省略）を成膜する。続いて、この絶縁膜を反応性イオンエッチングによりエッチバック除去して、ゲート電極１７’の側壁にサイドウォール１９を形成する。
【００２５】
次いで、サイドウォール１９が形成されたゲート電極１７’の両側のＳｉ基板１１における表面側にイオン注入を行い、ＬＤＤ領域１８を介してチャネル領域１５’を挟む状態で、ソース・ドレイン（ＳＤ）領域２０を形成する。この際、ＮＭＯＳ形成領域Ａには、Ａｓ+からなるｎ型不純物を導入し、ＰＭＯＳ形成領域Ｂには、Ｂ+からなるｐ型不純物を導入する。その後、不活性ガス雰囲気下で８００℃〜１０５０℃の熱処理を行うことにより、ＬＤＤ領域１８およびＳＤ領域２０の不純物を拡散し、活性化させる。
【００２６】
その後、図３（ｇ）に示すように、サイドウォール１９が形成されたゲート電極１７’を覆うように、Ｓｉ基板１１上に例えばコバルト（Ｃｏ）または、ニッケル（Ｎｉ）からなる高融点金属膜（図示省略）を全面に形成する。次に、図３（ｇ）に示すように、熱処理を行い、ＳＤ領域２０の表面側をシリサイド化する。これにより、ＳＤ領域２０の表面側にシリサイド層２１が形成された半導体装置を得ることができる。その後、未反応の高融点金属膜を除去する。
【００２７】
このような半導体装置の製造方法およびこれによって得られる半導体装置によれば、Ｓｉ基板１１のチャネル領域１５’のみが、正孔の移動度の高い歪みＳｉＧｅ層からなる材料層１５で形成される。このため、ＰＭＯＳ形成領域Ｂにおけるチャネル領域１５’の正孔移動度を高くすることができるとともに、チャネル領域１５’以外のＳｉ基板１１の加工は、単結晶Ｓｉの技術をそのまま用いることができる。よって、Ｓｉ基板１１に不純物を導入してＳＤ領域２０を形成するため、不純物の拡散領域の制御が容易であり、ＳＤ領域２０における接合リークを防止することができる。また、Ｓｉ基板１１に設けられたＳＤ領域２０の表面側をシリサイド化するため、シリサイド層２１の高抵抗化を抑制することができる。したがって、デバイス性能を向上させるとともに、歩留まりも向上させることが可能である。
【００２８】
なお、本実施形態では、チャネル領域１５’を形成する材料層１５を、正孔移動度の高い歪みＳｉＧｅ層とする例について説明したが、本発明はこれに限定されることなく、エピタキシャル成長とは別の方法で形成された歪みのないＳｉＧｅ層であってもよく、歪みのないＧｅ層であってもよい。特に、チャネル領域１５’が歪みのないＧｅ層である場合には、チャネル領域１５’が単結晶Ｓｉである場合よりも、電子および正孔の両方の移動度を向上させることができる。
【００２９】
また、材料層１５が他の歪み層であっても、本発明は適用可能である。例えば材料層１５が歪みＧｅ層である場合には、緩衝層１４として、溝パターン１３の内壁を覆うように、外側から内側にかけてＧｅ組成比０〜ｘまで徐々に増加させた傾斜ＳｉＧｅ層を成膜し、傾斜ＳｉＧｅ層上にＳｉ1-xＧｅx層からなる緩和ＳｉＧｅ層を成膜する。その後、緩衝層１４が成膜された溝パターン１３の内部に、Ｇｅ層をエピタキシャル成長させることで歪みＧｅ層からなる材料層１５が形成される。この際、ＮＭＯＳ形成領域Ａの材料層１５とＰＭＯＳ形成領域Ｂの材料層１５とで、それぞれのキャリア移動度が向上するように、歪みＧｅ層の歪み率を異ならせてもよい。この場合には、ＮＭＯＳ形成領域ＡとＰＭＯＳ形成領域Ｂとを作り分け、ＮＭＯＳ形成領域ＡとＰＭＯＳ形成領域Ｂとで緩衝層１４を構成するＳｉＧｅ層のＳｉＧｅ組成比を異ならせることで、その上層の歪みＧｅ層の歪み率を異ならせる。材料層１５が、歪みＳｉ層の場合も同様である。
【００３０】
また、材料層１５が歪みＧｅ層または歪みＳｉ層である場合に、ゲート電極膜１７をパターニングする場合には、ＬＤＤ領域１８を形成する際に、ＳｉＧｅ層に不純物が導入されるのを防ぐため、図２（ｅ）を用いて説明したように、緩衝層１４含む材料層１５上にゲート電極１７’を形成することから、緩衝層１４を含む材料層１５がチャネル領域１５’となる。
【００３１】
また、本実施形態では、ＮＭＯＳ形成領域ＡおよびＰＭＯＳ形成領域Ｂのチャネル領域１５’を正孔移動度の高い歪みＳｉＧｅ層で形成することとしたが、ＮＭＯＳ形成領域Ａのチャネル領域１５’を歪みＳｉ層で形成すれば、電子移動度も高めることができ、好ましい。この場合には、ＮＭＯＳ形成領域ＡとＰＭＯＳ形成領域Ｂの溝パターン１３内の成膜を別工程で行うこととする。
【００３２】
具体的には、ＰＭＯＳ形成領域Ｂ上をマスクで覆い、ＮＭＯＳ形成領域Ａの溝パターン１３の内壁を覆うように、外側から内側にかけてＧｅ組成比０〜ｘまで徐々に増加させた傾斜ＳｉＧｅ層を成膜し、傾斜ＳｉＧｅ層上に、緩和ＳｉＧｅ層としてＳｉ1-xＧｅx層を成膜した後、さらに、Ｓｉ1-xＧｅx層上にＳｉ1-yＧｅy層（ｙ＞ｘ）を成膜することで、緩衝層１４を形成する。これにより、緩衝層１４が成膜された溝パターン１３の内部に、Ｓｉ層をエピタキシャル成長させることで歪みＳｉ層からなる材料層１５が形成される。
【図面の簡単な説明】
【００３３】
【図１】本発明の半導体装置の製造方法に係る実施形態を説明するための製造工程断面図（その１）である。
【図２】本発明の半導体装置の製造方法に係る実施形態を説明するための製造工程断面図（その２）である。
【図３】本発明の半導体装置の製造方法に係る実施形態を説明するための製造工程断面図（その３）である。
【符号の説明】
【００３４】
１１…基板、１３…溝パターン、１５…材料層、１５’…チャネル領域、１６…ゲート絶縁膜、１７…ゲート電極膜、１７’…ゲート電極、２０…ソース・ドレイン（ＳＤ）領
域、２１…シリサイド層
【図１】
2005209980.tif 000003
【図２】
2005209980.tif 000004
【図３】
2005209980.tif 000005