(57)【要約】  【課題】  複数の電源電圧が供給されて動作する半導体集積回路において、入力回路の動作速度の低下や基板面積の増加をできるだけ抑えながら、入力バッファに電源電圧が供給されていない場合の貫通電流の発生を防止する。  【解決手段】  この半導体集積回路は、電源電圧ＨＶＤＤが供給されているときに、半導体集積回路に設けられた入力端子に入力される信号に基づいて信号を出力する入力バッファ１０と、入力バッファの出力に第１の端子が接続されたスイッチ回路３０と、第１の制御信号に従って、スイッチ回路の開閉を制御する第２の制御信号を生成する制御信号生成回路５０、６０と、第１の制御信号に従って、スイッチ回路の第２の端子における電位を固定する電位固定回路４０と、第２の電源電圧が供給されているときに、スイッチ回路の第２の端子における電位に基づいて信号を出力する次段回路２０とを具備する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数の電源電圧が供給されて動作する半導体集積回路であって、
第１の電源電圧が供給されているときに、前記半導体集積回路に設けられた入力端子に入力される信号に基づいて信号を出力する入力バッファと、
第１の端子と第２の端子とを有し、前記入力バッファの出力端子に第１の端子が接続され、第１の端子と第２の端子との間を電気的に開閉するスイッチ回路と、
第１の制御信号に従って、前記スイッチ回路の開閉を制御する第２の制御信号を生成する制御信号生成回路と、
第１の制御信号に従って、前記スイッチ回路の第２の端子における電位を固定する電位固定回路と、
第２の電源電圧が供給されているときに、前記スイッチ回路の第２の端子における電位に基づいて信号を出力する次段回路と、
を具備する半導体集積回路。
【請求項２】
前記入力バッファが、直列に接続されたＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとによって構成されるインバータを含む、請求項１記載の半導体集積回路。
【請求項３】
前記スイッチ回路が、並列に接続されたＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとによって構成されるトランスファゲートを含む、請求項１又は２記載の半導体集積回路。
【請求項４】
前記制御信号生成回路が、
第２の電源電圧が供給されているときに、第１の制御信号を反転するインバータと、
第１の電源電圧が供給されているときに、第１の制御信号、及び、前記インバータによって反転された第１の制御信号のレベルをシフトさせることにより、第１の制御信号が第１のレベルであるときに前記スイッチ回路を閉じ、第１の制御信号が第２のレベルであるときに前記スイッチ回路を開くように差動の第２の制御信号を生成するレベルシフタと、
を含む、請求項３記載の半導体集積回路。
【請求項５】
前記スイッチ回路が、前記入力バッファの出力端子と前記次段回路の入力端子との間にソース・ドレイン経路が接続されたＰチャネルＭＯＳトランジスタを含む、請求項１又は２記載の半導体集積回路。
【請求項６】
前記次段回路の出力信号のレベルに従って、前記スイッチ回路の第２の端子における電位をプルダウンするＮチャネルＭＯＳトランジスタをさらに具備する請求項５記載の半導体集積回路。
【請求項７】
前記制御信号生成回路が、
第２の電源電圧が供給されているときに、第１の制御信号を反転するインバータと、
第１の電源電圧が供給されているときに、第１の制御信号、及び、前記インバータによって反転された第１の制御信号のレベルをシフトさせることにより、第１の制御信号が第１のレベルであるときに前記スイッチ回路を閉じ、第１の制御信号が第２のレベルであるときに前記スイッチ回路を開くように第２の制御信号を生成するレベルシフタと、
を含む、請求項５又は６記載の半導体集積回路。
【請求項８】
前記電位固定回路が、第１の制御信号が第２のレベルであるときに前記スイッチ回路の第２の端子における電位をプルダウンするＮチャネルＭＯＳトランジスタを含む、請求項４又は７記載の半導体集積回路。
【請求項９】
前記第１の電源電圧が、前記第２の電源電圧よりも高い、請求項１〜８のいずれか１項記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、ゲートアレイ、エンベッデドアレイ、ＡＳＩＣ（Application SpecificＩＣ：特定用途向けＩＣ）等の半導体集積回路に関し、特に、複数の電源電圧が供給されて動作する半導体集積回路に関する。
【背景技術】
【０００２】
近年、各種の電子機器の高速動作や低消費電力を実現するために、これらの電子機器において使用される半導体集積回路の高集積化や低電圧化が進んでいる。しかし、全ての半導体集積回路の動作電圧を一律に低電圧化することは、デバイス固有の特性を考慮すると、極めて困難である。従って、異なる電源電圧で動作する複数の半導体集積回路が互いに接続される場合が生じる。
【０００３】
そのような場合に対応するために、高い電源電圧が供給されて動作する入力バッファと低い電源電圧が供給されて動作する次段回路とを含む入力回路を有する半導体集積回路が開発されている。図５に、従来の半導体集積回路における入力回路の例を示す。この例においては、入力バッファ及び次段回路として、インバータが用いられている。
【０００４】
図５に示す入力回路は、高い電源電圧ＨＶＤＤ（例えば、３．３Ｖ）が供給される入力バッファ１０と、低い電源電圧ＬＶＤＤ（例えば、１．８Ｖ）が供給される次段回路２０とを含んでいる。外部回路から入力端子（入力パッド）ＰＤを介して入力バッファ１０に入力信号が供給されると、入力バッファ１０は、この入力信号に基づいて電流増幅を行い、出力信号を次段回路２０に供給する。
【０００５】
このような半導体集積回路において、外部回路とのアクセスを行わないときには、消費電力低減等の理由により、電源電圧ＬＶＤＤが供給されたまま電源電圧ＨＶＤＤの供給が停止される場合がある。そのような場合には、入力バッファ１０の出力端子がハイ・インピーダンス状態となるので、次段回路２０の入力電位が不定状態となってしまう。その電位によっては、次段回路２０において直列接続されているＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタの両方が共にオンして、貫通電流Ｉ０が流れてしまうという問題があった。この問題を解決するために、入力バッファに電源電圧ＨＶＤＤが供給されない場合に、入力系統の信号レベルを固定することが考えられる。そのような入力回路の例を、図６〜図８に示す。
【０００６】
図６に、下記の特許文献１に開示されている信号インタフェース回路と同様の入力回路の例を示す。図６に示す入力回路においては、入力バッファ１０と次段回路２０との間に、プルダウン用のＮチャネルＭＯＳトランジスタ１１が設けられており、トランジスタ１１のゲートには、インバータ１２を介してコントロール信号が供給される。
【０００７】
入力バッファ１０に電源電圧ＨＶＤＤが供給されない場合に、コントロール信号をローレベルにすれば、トランジスタ１１にハイレベルのゲート電位が供給されてトランジスタ１１がオンし、入力バッファ１０の出力レベルがローレベルに固定される。しかしながら、コントロール信号をローレベルにするタイミングが電源電圧ＨＶＤＤの供給を停止するタイミングよりも早い場合には、入力バッファ１０の出力端子からトランジスタ１１を介して接地電位に貫通電流が流れてしまい、コントロール信号をローレベルにするタイミングが電源電圧ＨＶＤＤの供給を停止するタイミングよりも遅い場合には、次段回路２０に貫通電流が流れてしまうおそれがある。
【０００８】
図７に示す入力回路においては、次段回路としてＮＡＮＤ回路１３を用いている。ＮＡＮＤ回路１３は、入力バッファ１０の出力信号とコントロール信号との論理積を求め、これを反転して出力する。電源電圧ＨＶＤＤの供給を停止するのと同時か、それよりも前に、コントロール信号をローレベルにすれば、貫通電流が流れることなく、ＮＡＮＤ回路１３の出力信号をハイレベルに固定することができる。
【０００９】
しかしながら、２個のトランジスタによって構成されるインバータとは異なり、ＮＡＮＤ回路１３は４個のトランジスタによって構成され、その内の２つのＮチャネルＭＯＳトランジスタが直列に接続されるので、インバータと同様の電流供給能力を得ようとするとレイアウト面積が増加してしまう。１つの半導体集積回路には多数の入力回路が設けられているので、個々の入力回路のレイアウト面積が増加すると、半導体基板全体の面積を増加させる必要が生じる。
【００１０】
図８に示す入力回路においては、ＮＡＮＤ回路１３の後段にインバータ１４及び１５を設けることにより、電流供給能力を向上させている。しかしながら、２個のインバータを追加することにより、図７に示す入力回路と同様に、基板面積が増加してしまう。また、次段回路においてＮＡＮＤ回路と２個のインバータが直列に接続されるので、入力回路の動作速度も低下してしまう。
【特許文献１】特開平９−１３０２２３号公報（第１頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
そこで、上記の点に鑑み、本発明は、複数の電源電圧が供給されて動作する半導体集積回路において、入力回路の動作速度の低下や基板面積の増加をできるだけ抑えながら、入力バッファに電源電圧が供給されていない場合の貫通電流の発生を防止することを目的とする。
【課題を解決するための手段】
【００１２】
以上の課題を解決するため、本発明に係る半導体集積回路は、複数の電源電圧が供給されて動作する半導体集積回路であって、第１の電源電圧が供給されているときに、半導体集積回路に設けられた入力端子に入力される信号に基づいて信号を出力する入力バッファと、第１の端子と第２の端子とを有し、入力バッファの出力端子に第１の端子が接続され、第１の端子と第２の端子との間を電気的に開閉するスイッチ回路と、第１の制御信号に従って、スイッチ回路の開閉を制御する第２の制御信号を生成する制御信号生成回路と、第１の制御信号に従って、スイッチ回路の第２の端子における電位を固定する電位固定回路と、第２の電源電圧が供給されているときに、スイッチ回路の第２の端子における電位に基づいて信号を出力する次段回路とを具備する。
【００１３】
ここで、入力バッファが、直列に接続されたＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとによって構成されるインバータを含むようにしても良い。
また、スイッチ回路が、並列に接続されたＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとによって構成されるトランスファゲートを含むようにしても良い。
【００１４】
その場合には、制御信号生成回路が、第２の電源電圧が供給されているときに、第１の制御信号を反転するインバータと、第１の電源電圧が供給されているときに、第１の制御信号、及び、インバータによって反転された第１の制御信号のレベルをシフトさせることにより、第１の制御信号が第１のレベルであるときにスイッチ回路を閉じ、第１の制御信号が第２のレベルであるときにスイッチ回路を開くように差動の第２の制御信号を生成するレベルシフタとを含むようにしても良い。
【００１５】
あるいは、スイッチ回路が、入力バッファの出力端子と次段回路の入力端子との間にソース・ドレイン経路が接続されたＰチャネルＭＯＳトランジスタを含むようにしても良い。その場合には、半導体集積回路が、次段回路の出力信号のレベルに従って、スイッチ回路の第２の端子における電位をプルダウンするＮチャネルＭＯＳトランジスタをさらに具備することが望ましい。
【００１６】
さらに、制御信号生成回路が、第２の電源電圧が供給されているときに、第１の制御信号を反転するインバータと、第１の電源電圧が供給されているときに、第１の制御信号、及び、インバータによって反転された第１の制御信号のレベルをシフトさせることにより、第１の制御信号が第１のレベルであるときにスイッチ回路を閉じ、第１の制御信号が第２のレベルであるときにスイッチ回路を開くように第２の制御信号を生成するレベルシフタとを含むようにしても良い。
【００１７】
また、電位固定回路が、第１の制御信号が第２のレベルであるときにスイッチ回路の第２の端子における電位をプルダウンするＮチャネルＭＯＳトランジスタを含むようにしても良い。
以上において、第１の電源電圧は、第２の電源電圧よりも高くすることができる。
【発明の効果】
【００１８】
以上の様に構成した本発明によれば、第２の電源電圧が供給されたまま第１の電源電圧の供給が停止される際に、第１の制御信号を第１のレベルから第２のレベルに変化させることにより、次段回路に貫通電流が流れないようにすることができる。また、第１の電源電圧が供給されている状態で第１の制御信号を第１のレベルから第２のレベルに変化させても、貫通電流が流れる経路は発生しない。スイッチ回路として、トランスファゲートや、ソース・ドレイン経路を信号伝送経路としたＰチャネルＭＯＳトランジスタを用いることにより、信号の遅延をほとんど増加させることがない。また、次段回路としては、通常のインバータを用いることができるので、レイアウト面積の増加を最小限に抑えることができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る半導体集積回路に含まれている入力回路の構成を示す図である。この半導体集積回路は、複数の電源電圧として、第１の電源電圧ＨＶＤＤ（本実施形態においては、３．３Ｖとする）と、第２の電源電圧ＬＶＤＤ（本実施形態においては、１．８Ｖとする）とが供給されて動作する。
【００２０】
図１に示すように、この半導体集積回路に含まれている入力回路は、電源電圧ＨＶＤＤが供給されているときに、外部回路から入力端子（入力パッド）ＰＤに供給される入力信号に基づいて信号を出力する入力バッファ１０と、入力バッファ１０の出力端子に第１の端子が接続されたスイッチ回路３０と、コントロール信号に従って、スイッチ回路３０の開閉を制御するゲート電位を生成するレベルシフタ５０と、電源電圧ＬＶＤＤが供給されているときにコントロール信号を反転するインバータ６０と、コントロール信号に従って、スイッチ回路３０の第２の端子における電位を固定するプルダウン回路４０と、電源電圧ＬＶＤＤが供給されているときに、スイッチ回路３０の第２の端子における電位に基づいて信号を出力する次段回路２０とを有している。
【００２１】
入力バッファ１０としては、図１に示すように、直列に接続されたＰチャネルＭＯＳトランジスタＱＰ０１とＮチャネルＭＯＳトランジスタＱＮ０１とによって構成されるインバータが用いられている。このインバータは、電源電圧ＨＶＤＤが供給されているときに、入力端子ＰＤに入力される信号を反転して出力する。
【００２２】
次段回路２０としては、入力バッファ１０と同様に、インバータが用いられている。このインバータは、電源電圧ＬＶＤＤが供給されているときに、スイッチ回路３０の第２の端子における電位を反転して出力する。
【００２３】
スイッチ回路３０としては、並列に接続されたＰチャネルＭＯＳトランジスタＱＰ０２とＮチャネルＭＯＳトランジスタＱＮ０２とによって構成されるトランスファゲート（アナログスイッチ）が用いられている。スイッチ回路３０は、トランジスタＱＰ０２及びＱＮ０２のゲート電位に従って、第１の端子と第２の端子との間を電気的に開閉する。
【００２４】
プルダウン回路４０は、コントロール信号がハイレベルであるときにスイッチ回路３０の第２の端子における電位をプルダウンするＮチャネルＭＯＳトランジスタＱＮ０３によって構成される。なお、プルダウン回路の替わりに、プルアップ回路を用いるようにしても良い。
【００２５】
レベルシフタ５０は、ＰチャネルＭＯＳトランジスタＱＰ１１及びＮチャネルＭＯＳトランジスタＱＮ１１によって構成される第１のインバータと、ＰチャネルＭＯＳトランジスタＱＰ２１及びＮチャネルＭＯＳトランジスタＱＮ２１によって構成される第２のインバータと、電源電圧ＨＶＤＤとトランジスタＱＰ１１との間に接続されたＰチャネルＭＯＳトランジスタＱＰ１２と、電源電圧ＨＶＤＤとトランジスタＱＰ２１との間に接続されたＰチャネルＭＯＳトランジスタＱＰ２２とを含んでいる。
【００２６】
レベルシフタ５０において、第１のインバータは、コントロール信号を反転して、第１の出力信号を生成する。一方、第２のインバータは、インバータ６０から出力される反転コントロール信号を反転して、第２の出力信号を生成する。第１の出力信号は、トランジスタＱＰ２２のゲートに印加され、第２の出力信号は、トランジスタＱＰ１２のゲートに印加される。
【００２７】
このようにして、レベルシフタ５０は、コントロール信号及び反転コントロール信号のレベルをシフトさせることにより、コントロール信号がローレベルであるときに、ハイレベル（電源電圧ＨＶＤＤ）の第１の出力信号とローレベルの第２の出力信号とを生成し、コントロール信号がハイレベルであるときに、ローレベルの第１の出力信号とハイレベル（電源電圧ＨＶＤＤ）の第２の出力信号とを生成する。この差動の出力信号は、スイッチ回路３０を構成するトランジスタＱＰ０２及びＱＮ０２に、ゲート電位として供給される。
【００２８】
電源電圧ＨＶＤＤ及び電源電圧ＬＶＤＤが供給されているときには、コントロール信号がローレベルとされ、レベルシフタ５０は、ハイレベルの第１の出力信号とローレベルの第２の出力信号とを生成し、スイッチ回路３０を閉じる。電源電圧ＬＶＤＤが供給されたまま電源電圧ＨＶＤＤの供給が停止される際に、コントロール信号をローレベルからハイレベルに変化させることにより、レベルシフタ５０は、ローレベルの第１の出力信号とハイレベルの第２の出力信号とを生成し、スイッチ回路３０をオープン状態にすることができ、電源電圧ＨＶＤＤの供給が停止された後も、その状態が維持される。また、プルダウン回路４０は、コントロール信号がハイレベルであるときに、スイッチ回路３０の第２の端子における電位をプルダウンするので、次段回路２０の入力電位は、ローレベルに保たれる。
【００２９】
このような入力回路によれば、電源電圧ＬＶＤＤが供給されたまま電源電圧ＨＶＤＤの供給が停止される場合において、次段回路２０に貫通電流Ｉ０が流れてしまうおそれがなくなる。また、電源電圧ＨＶＤＤが供給されている状態でコントロール信号をローレベルからハイレベルに変化させても、貫通電流が流れる経路は発生しない。なお、スイッチ回路３０が閉じているときには、入力バッファ１０から出力された信号が次段回路２０に入力されるまでの遅延は、ほとんど発生しない。
【００３０】
次に、本発明の第２の実施形態について説明する。
図２は、本発明の第２の実施形態に係る半導体集積回路に含まれている入力回路の構成を示す図である。本発実施形態は、電源電圧ＨＶＤＤ及び電源電圧ＬＶＤＤが供給されているときにコントロール信号をハイレベルとし、電源電圧ＬＶＤＤが供給されたまま電源電圧ＨＶＤＤの供給が停止される際にコントロール信号をハイレベルからローレベルに変化させる場合に対応するものであり、インバータ６０の配置が、第１の実施形態とは異なっている。その他の点に関しては、第１の実施形態と同様である。
【００３１】
本発実施形態によれば、コントロール信号をローレベルとすることにより、スイッチ回路３０をオープン状態にすることができ、電源電圧ＨＶＤＤの供給が停止された後も、その状態が維持される。また、プルダウン回路４０は、コントロール信号がローレベルであるときに、スイッチ回路３０の第２の端子における電位をプルダウンするので、次段回路２０の入力電位はローレベルに保たれる。
【００３２】
次に、本発明の第３の実施形態について説明する。
図３は、本発明の第３の実施形態に係る半導体集積回路に含まれている入力回路の構成を示す図である。本実施形態においては、スイッチ回路３１として、入力バッファ１０の出力端子にソース（第１の端子）が接続され、次段回路２０の入力端子にドレイン（第２の端子）が接続されたＰチャネルＭＯＳトランジスタＱＰ０３を用いている。トランジスタＱＰ０３には、レベルシフタ５０の第２の出力信号が、ゲート電位として供給される。
【００３３】
本発実施形態においては、電源電圧ＨＶＤＤ及び電源電圧ＬＶＤＤが供給されているときに、コントロール信号をローレベルとすることにより、レベルシフタ５０がローレベルの第２の出力信号を生成し、スイッチ回路３１を閉じる。ただし、トランジスタＱＰ０３のドレイン、即ち、スイッチ回路３１の第２の端子は、完全にローレベルとはならないので、これを完全にローレベルとするために、ＮチャネルＭＯＳトランジスタＱＮ０４によって構成される補助スイッチ回路３２を設けている。次段回路２０の出力電位がハイレベルになると、トランジスタＱＮ０４がオンして、次段回路２０の入力電位を完全にローレベルとする。
【００３４】
電源電圧ＬＶＤＤが供給されたまま電源電圧ＨＶＤＤの供給が停止される際に、コントロール信号をローレベルからハイレベルに変化させることにより、レベルシフタ５０がハイレベルの第２の出力信号を生成し、スイッチ回路３１をオープン状態にすることができ、電源電圧ＨＶＤＤの供給が停止された後も、その状態が維持される。また、プルダウン回路４０は、コントロール信号がハイレベルであるときに、スイッチ回路３１の第２の端子における電位をプルダウンするので、次段回路２０の入力電位はローレベルに保たれる。その他の点に関しては、第１の実施形態と同様である。
【００３５】
次に、本発明の第４の実施形態について説明する。
図４は、本発明の第４の実施形態に係る半導体集積回路に含まれている入力回路の構成を示す図である。本発実施形態は、電源電圧ＨＶＤＤ及び電源電圧ＬＶＤＤが供給されているときにコントロール信号をハイレベルとし、電源電圧ＬＶＤＤが供給されたまま電源電圧ＨＶＤＤの供給が停止される際にコントロール信号をハイレベルからローレベルに変化させる場合に対応するものであり、インバータ６０の配置が、第３の実施形態とは異なっている。その他の点に関しては、第３の実施形態と同様である。
【００３６】
コントロール信号をローレベルとすることにより、スイッチ回路３１をオープン状態にすることができ、電源電圧ＨＶＤＤの供給が停止された後も、その状態が維持される。また、プルダウン回路４０は、コントロール信号がローレベルであるときに、スイッチ回路３１の第２の端子における電位をプルダウンするので、次段回路２０の入力電位はローレベルに保たれる。
【産業上の利用可能性】
【００３７】
本発明は、ゲートアレイ、エンベッデドアレイ、ＡＳＩＣ等の半導体集積回路において利用することが可能である。
【図面の簡単な説明】
【００３８】
【図１】本発明の第１の実施形態に係る半導体集積回路の入力回路の構成を示す図。
【図２】本発明の第２の実施形態に係る半導体集積回路の入力回路の構成を示す図。
【図３】本発明の第３の実施形態に係る半導体集積回路の入力回路の構成を示す図。
【図４】本発明の第４の実施形態に係る半導体集積回路の入力回路の構成を示す図。
【図５】従来の半導体集積回路における入力回路の第１の例を示す図。
【図６】従来の半導体集積回路における入力回路の第２の例を示す図。
【図７】従来の半導体集積回路における入力回路の第３の例を示す図。
【図８】従来の半導体集積回路における入力回路の第４の例を示す図。
【符号の説明】
【００３９】
１０  入力バッファ、  ２０  次段回路、  ３０、３１  スイッチ回路、  ３２  補助スイッチ回路、  ４０  プルダウン回路、  ５０  レベルシフタ、  ６０  インバータ、  ＰＤ  入力端子（入力パッド）、  ＱＰ０１〜ＱＰ２２  ＰチャネルＭＯＳトランジスタ、  ＱＮ０１〜ＱＮ２１  ＮチャネルＭＯＳトランジスタ
【図１】
2005159697.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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