(57)【要約】【課題】自動実験装置の能力を十分活用することができる任意波形を生成する手法を提供する。【解決手段】本発明による任意波形生成方法は、所望の波形を定義する入力信号をΣΔ変調器によってΣΔ変調するステップと、ΣΔ変調器の出力をパルス幅変調器によってパルス幅変調するステップとを有する。また、前記パルス幅変調において、最小パルス幅が確立される。この方法により、遷移数を増加させることなしに、高周波数の自動実験装置のビットレートの高タイミング分解能を利用することができる。パルス幅変調に最小パルス幅を取り入れることにより、データ依存性ジッタが減少する。最小パルス幅は、ビット数として定義され、事前決定可能であり、特定の状況に適合させることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
任意波形を供給する方法であって、
所望の波形を定義する入力信号をΣΔ変調器によってΣΔ変調するステップと、
前記ΣΔ変調器の出力をパルス幅変調器によってパルス幅変調するステップと、
を有し、
前記パルス幅変調において、最小パルス幅が確立される、前記方法。
【請求項２】
前記最小パルス幅が、いくつかのビットとして定義されている、請求項１記載の方法。
【請求項３】
前記最小パルス幅を確立する前記ビットが、前記パルス幅変調器の出力信号のそれぞれのビットストリームセグメント内に、先頭ビットまたは末尾ビットとして挿入される、請求項２記載の方法。
【請求項４】
改善された前記任意波形のソフトウェアバージョンとして、一連の数字が前記ΣΔ変調器に入力される、上記請求項のいずれかに記載の方法。
【請求項５】
前記ΣΔ変調器が、既定のビットレベルの数を有するマルチビットΣΔ変調を提供する、上記請求項のいずれかに記載の方法。
【請求項６】
前記パルス幅変調器の動作周波数と前記ΣΔ変調器の動作周波数の比率が、（前記ビットレベルの数−１）に前記パルス幅変調において取り入れられた最小パルス幅を加えた値に等しい、請求項５記載の方法。
【請求項７】
前記パルス幅変調器の出力信号のすべての第２ビットストリームセグメントのビットシーケンスを反転させるステップを有する、上記請求項のいずれかに記載の方法。
【請求項８】
前記パルス幅変調器が、アナログ加算器によって加算されるいくつかの出力チャネルを提供する、上記請求項のいずれかに記載の方法。
【請求項９】
前記パルス幅変調器の動作周波数と前記ΣΔ変調器の動作周波数の比率が、前記パルス幅変調において取り入れられた最小パルス幅に、（前記ビットレベルの数−１）と前記出力チャネルの数の比率を上回る整数を加えた値に等しい、請求項８記載の方法。
【請求項１０】
ビット割り当ては、前記出力チャネル間において回転される、上記請求項のいずれかに記載の方法。
【請求項１１】
電子装置を試験する方法であって、
該方法は、前項までの請求項中のいずれかに記載のパルス幅変調を有するΣΔ変調器を用いて改善型任意波形を供給する方法を有しており、
該改善型任意波形が、前記電子装置用の刺激信号として使用される、前記電子装置を試験する方法。
【請求項１２】
コンピュータなどのデータ処理システム上で動作する場合、前項までの請求項中のいずれか一項記載の方法を実行するための、好ましくは、データ保存媒体上に保存されたソフトウェアプログラム又はプロダクト。
【請求項１３】
任意波形を供給するシステムであって、
所望の波形を定義する入力信号に対してΣΔ変調を実行するべく適合されたΣΔ変調器と、
前記ΣΔ変調器の出力信号に対してパルス幅変調を実行するべく適合されたパルス幅変調器であって、前記パルス幅変調において最小パルス幅を確立するべく適合された手段をさらに有する、パルス幅変調器と、
を有するシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ΣΔ変調器及びこれに続くパルス幅変調（PWM）を使用する任意波形の改善に関するものである。この改善型任意波形は、例えば、検査対象電子装置用の刺激信号として使用することができる。
【背景技術】
【０００２】
適切な動作を保証するべく、一般に、集積回路（ＩＣ）には試験が必要である。これは、特に、ＩＣの開発と製造の際に必要とされており、後者の場合、ＩＣは、通常、最終的な適用の前の段階で試験される。試験に際しては、ＩＣ（以下、ＤＵＴ（Device Under Test:被検査装置）と呼ぶ）に対して、様々なタイプの刺激信号を印加し、その応答を計測及び処理した後に、その結果を、通常は、正常な装置において予想される応答と比較する。ＡＴＥ（Automated Test Equipment:自動試験装置）は、通常、これらの作業を装置固有の試験プログラムに従って実行する。尚、ＡＴＥの例としては、http://www.ate.agilent.com/ste/products/intelligent_test/SOC_test/SOC_tech_Oview.shtmlに開示されているアジレントテクノロジー社（Agilent Technologies）の半導体試験システムであるAgilent 83000及び93000ファミリーが挙げられる。これらファミリーの詳細に付いては、例えば、特許文献１、特許文献２、特許文献３、特許文献４、特許文献５，特許文献６，及び特許文献７にも開示されている。
【０００３】
刺激信号は、ＡＷＧ（Arbitrary Waveform Generator:任意波形発生器）を使用してＤＵＴに供給される。しかしながら、高ビットレートを有するＡＴＥの場合に適用される高ＯＳＲ（OverSampling Rate:オーバーサンプリングレート）により、単位時間当たりの遷移数（number of transition）が増加し、ジッタ誘起雑音が発生する。この結果、ＡＴＥの能力を十分に活用することが不可能である。
【特許文献１】EP-A-859318
【特許文献２】EP-A-864977
【特許文献３】EP-A-886214
【特許文献４】EP-A-882991
【特許文献５】EP-A-1092983
【特許文献６】US-A-5499248
【特許文献７】US-A-5453995
【発明の開示】
【発明が解決しようとする課題】
【０００４】
改善型任意波形を供給することが本発明の目的である。この目的は、独立請求項に定義されているように解決される。好適な実施例については、従属請求項に定義されている。
【課題を解決するための手段】
【０００５】
本発明の実施例によれば、遷移数を増加させることなしに、高周波数のＡＴＥのビットレートの高タイミング分解能を利用することができる。パルス幅変調に最小パルス幅（pwmin）を取り入れることにより、データ依存性ジッタが減少する。好ましくは、最小パルス幅は、事前決定可能であり、特定の状況に適合させることができる。例えば、許容可能なデータ依存性ジッタやＡＴＥの境界条件に対する自動的な適合など、特定の状況に対する最小パルス幅の自動的な適合も可能である。
【０００６】
好ましくは、既定の周波数を有する所望の改善型任意波形のソフトウェアバージョンとして見なされる（又は、見なすことが可能な）一連の数字をΣΔ変調器に入力する。この一連の数字は、ＡＷＧを使用して供給することができる。ΣΔ変調器は、ＡＷＧの周波数（fawg）と同一である入力された一連の数字の周波数よりも高い周波数において動作する。このΣΔ変調器の動作周波数（fSD）とΣΔ変調器の入力における信号の周波数の比率は、因数（factor）としてＯＳＲを有している。尚、このΣΔ変調器は、ソフトウェアに基づいたものが好ましい。
【０００７】
好ましくは、パルス幅変調もソフトウェアに基づいたものにすることが可能であり、パルス幅変調は、ΣΔ変調器の動作周波数と同一ないし動作周波数以上の周波数（fbit）において動作する。このパルス幅変調の結果生成されたビットストリームを、例えば、低域通過フィルタによってフィルタリングし、ΣΔ変調器の入力における一連の数字と同一の周波数を有するハードウェア出力信号として、改善型任意波形を生成する。
【０００８】
好適な一実施例においては、既定のビットレベルの数（nlev）により、マルチビットΣΔ変調を使用して、低ＯＳＲの（従って、ジッタの影響が削減された）同一のノイズシェーピングを得ている。
【０００９】
好適な一実施例においては、遷移数を増加させることなしに、マルチビットΣΔ変調器のマルチレベルコードのＤ／Ａ変換を行うべく、パルス幅変調を使用している。この結果、高ＯＳＲに伴うクロックジッタの増加を回避することができる。マルチビットΣΔ変調器は、優れた安定性を有しているため、ΣΔ変調器の次数を上げて、同一ＯＳＲのより優れたノイズシェーピング（或いは、低ＯＳＲの（従って、クロックジッタの影響が削減された）同一ノイズシェーピング）を実現することができる。
【００１０】
本発明の実施例によれば、ゼロに等しいパルス幅も可能であるが、好適な一実施例においては、不均等な立ち上がり時間及び立ち下がり時間の影響を削減するべく、パルス幅変調によって最小パルス幅が保証されている。好ましくは、パルス幅変調の結果生成されるそれぞれのビットストリームセグメント内に、この最小パルス幅を確立するためのビットが先頭ビット（leading bit）及び／又は末尾ビット（trailing bit）として取り入れられている。
【００１１】
パルス幅変調の結果生成されるビットストリームのすべての第２ビットストリームセグメントのビットシーケンスを（奇数及び偶数ビットストリームセグメントの一種のミラーリングとして）反転させることにより、遷移数と、従って、データ依存性ジッタを、例えば、５０％削減している。尚、このビットシーケンスの反転は、ソフトウェアによって実現することが好ましい。
【００１２】
好適な一実施例においては、パルス幅変調は、（たとえば、アナログ５０Ω加算器による）アナログ加算によって加算されるいくつかの出力チャネルを有している。複数のチャネルを加算することにより、ＡＴＥの所与の最大ビットレートにおいて、優れたノイズシェーピングを提供するべく、より多くのレベルをソフトウェア変調器において使用することができる。
【００１３】
この出力チャネルのアナログ加算の結果生成されるビット周波数（fbit）とΣΔ変調器の動作周波数（fSD）の比率は、最小パルス幅（pwmin）に、（ビットレベルの数（nlev）−１）と出力チャネルの数（nch）の比率を上回る整数を加えた値に等しい。
【００１４】
好ましくは、ビット割り当ては、出力チャネルの不均衡な信号レベルの影響を除去するべく、出力チャネル間において回転される。
【００１５】
本発明は、ＤＵＴ用の刺激信号として使用される改善型任意波形を供給する前述の方法を含む電子装置（被検査装置（ＤＵＴ））を試験する方法にも関するものである。
【００１６】
又、本発明は、コンピュータなどのデータ処理システム上において稼働した際に、改善型任意波形を供給する方法及び／又は電子装置を試験する方法のいずれかを実行するソフトウェアプログラム又はプロダクトにも関するものである。尚、これらのプログラム又はプロダクトは、データ保存媒体上に保存されていることが好ましい。
【００１７】
又、本発明は、改善型任意波形のソフトウェアバージョンを表す一連の数字を変調するΣΔ変調器（好ましくは、マルチビットΣΔ変調器）を有する改善型任意波形を供給するシステムにも関するものである。又、このシステムは、ΣΔ変調器の出力信号を最小パルス幅によってパルス幅変調するためのパルス幅変調器を有している。
【発明を実施するための最良の形態】
【００１８】
図１は、改善型任意波形を供給するシステム１０のブロックダイアグラムを示している。このシステム１０は、ΣΔ変調器１２、パルス幅変調器１４、及び低域通過フィルタ１６を有している。システム１０は、入力１８において一連の数字を受信する。この一連の数字は、システム１０の出力２０で所望される改善型任意波形のソフトウェアバージョンである。この入力１８における信号周波数fawgは、出力２０におけるものと同一である。この入力１８における信号は、改善されるべき任意波形と見なすことが可能であり、出力２０における信号は、改善型任意波形と見なすことができる。
【００１９】
ΣΔ変調器１２は、次数Ｌの信号伝達関数Ｈ（ｚ）を有する信号伝達ブロック２２を有している。割り当て（allocation）ブロック２４は、既定のビットレベルの数（nlev）を有するΣΔ変調器１２の出力信号２６を供給する。この出力信号は、Ｄ／Ａ変換器（ＤＡＣ）２８によって信号伝達ブロック２２の入力にもフィードバックされている。ΣΔ変調器１２は、入力１８における信号の２倍の周波数であって、ＯＳＲ（OverSampling Ratio）によって乗算された周波数において動作している。
【００２０】
パルス幅変調器１４の動作周波数fbitとΣΔ変調器１２の動作周波数fSDの比率は、「ビットレベルの数nlev−１」に最小パルス幅pwminを加えた値に等しい。以下に記載される図からわかるように、パルス幅変調においては、最小パルス幅が保証されている。パルス幅変調器１４の出力信号３０は、低域通過フィルタを提供するＲＣ回路であるフィルタ１６に入力される。このフィルタ１６は継続的に動作している。
【００２１】
図２は、パルス幅変調器１４の入力信号であるΣΔ変調器１２の出力信号２６と、パルス幅変調器１４の出力信号３０からの信号転送（transfer）を表す信号図である。この図示の例においては、出力信号２６は、コード０〜６という７つのビットレベルを有している。それぞれのコードは、パルス幅変調により、奇数及び偶数ビットストリームセグメント３６、３８を有するビットストリームに変換される。そして、それぞれのビットストリーム３６、３８内に、追加の先頭ビット３２及び末尾ビット３４を取り入れて最小パルス幅を保証している。
【００２２】
この図２からわかるように、パルス幅変調の結果生成されるビットストリームのすべての第２ビットストリームセグメント３８のビットシーケンスを反転させることにより（即ち、すべての偶数ビットセグメント３８のビットシーケンスを反転させることにより）、遷移数が減少する。
【００２３】
図３には、２つの信号図が示されており、上段のものは、オリジナルの形態のものであり、下段のものは、すべての第２ビットストリームセグメント３８のビットシーケンスが逆転されたものである。上段の図の場合には、すべてのビットストリームセグメント３６、３８内に２つの遷移（transition）４０が存在している。一方、下段の信号図においては、破線によって示されているように、すべての第２ビットストリームセグメント３８のビットシーケンスを反転することにより、遷移数が、各ビットストリームセグメント３６、３８ごとに、１つに減少している（即ち、５０％削減されている）。
【００２４】
図４は、パルス幅変調器１１４の第２の実施例を示している。入力信号としては、信号周波数ｆＦＤを有する図１に示されているΣΔ変調器１２の出力信号２６が使用されている。そして、パルス幅変調器１１４の出力には、複数のチャネルＢ１〜Ｂｎｃｈが提供されており、これらが、アナログ加算器４２（例：５０Ω加算器）によって加算され、図５に示されている式によって定義されるビット周波数fbitを有する出力信号３０が生成される。
【００２５】
従って、ビット周波数fbit／fFDの比率は、「（図１に示されている割り当てブロック２４によって提供されるレベルの数nlev−１）と図４に示されているパルス幅変調器１１４のチャネル（Ｂ１〜Ｂｎｃｈ）の数ｎｃｈの比率を上回る整数」に最小パルス幅pwminを加えた値に等しい。複数のチャネルを加算することにより、ＡＴＥの所与の最大ビットレートfbitにおいて、ソフトウェアパルス幅変調器１１４内において、より多くのレベルを使用できるようになり、この結果、優れたノイズシェーピングがもたらされる。
【００２６】
図６は、図４に示されているパルス幅変調器１１４の信号図を示している。この図６の例においては、割り当てブロック２４のレベルの数nlevは１０であり、パルス幅変調器１１４のチャネルの数nchは３であり、最小パルス幅pwminは２である。従って、２つの追加ビットが、それぞれ先頭ビット３２及び末尾ビット３４として取り入れられている。そして、不均衡なレベルの影響を除去するべく、ビット割り当てを回転させている。第１のビットストリームセグメント４４においては、ビット割り当ての順序は、チャネルＢ１−Ｂ２−Ｂ３−Ｂ１である。第２のビットストリームセグメント４６においては、ビット割り当ての順序は、チャネルＢ２−Ｂ３−Ｂ１−Ｂ２−Ｂ３−Ｂ１−Ｂ２である。第３のビットストリームセグメント４８においては、ビット割り当ての順序は、チャネルＢ３−Ｂ１である。
【００２７】
本発明のその他の目的及び多数の付随する利点は、添付の図面との関連で、本明細書の詳細な説明を参照することにより、容易に理解され、その深度を深めることができよう。実質的又は機能的に等価或いは類似の機能は、同一の参照符号によって示されている。
【図面の簡単な説明】
【００２８】
【図１】改善型任意波形を供給するシステムのブロックダイアグラムを示している。
【図２】パルス幅変調を表す信号図を示している。
【図３】すべての第２ビットストリームセグメントごとのビットシーケンスの逆転を表す信号図を示している。
【図４】複数の加算される出力を有するパルス幅変調器を示している。
【図５】図４のパルス幅変調器の周波数の式を示している。
【図６】図４に示されているパルス幅変調器の複数の加算される出力を表す信号図を示している。
【符号の説明】
【００２９】
１０  システム
１２  ΣΔ変調器
１４  パルス幅変調器
１８  入力信号
２０  任意波形
３０  出力信号
３２  先頭ビット
３４  末尾ビット
３６、３８  ビットストリームセグメント
４２  アナログ加算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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