(57)【要約】【課題】従来のパワーＭＯＳＦＥＴでは、幅の広いアニュラーとシールドメタルにより、周辺の反転防止を実現しており、周辺領域の面積が大きくなるため、素子領域の面積拡大に限界があった。【解決手段】本発明では、ＭＩＳ（ＭＯＳ）構造の反転防止領域を設ける。その幅は例えばポリシリコン幅のみあれば良く、トレンチ深さ方向で酸化膜面積を稼げる。これにより、周辺領域の面積を広く取らなくてもリーク電流を低減でき、素子領域が拡大するのでＭＯＳＦＥＴのオン抵抗を低減できる。【選択図】    図１
2005101334.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に所定の不純物を拡散して設けた素子領域と、
前記素子領域外周の周辺領域と、
前記周辺領域の前記半導体基板に設けられたトレンチと、
前記トレンチに沿って設けられた絶縁領域と、
前記トレンチに埋設される導電材料とを具備し、
前記導電材料を前記基板と同電位とすることを特徴とする半導体装置。
【請求項２】
半導体基板上にトレンチ構造の絶縁ゲート型半導体素子を設けた素子領域と、
前記素子領域外周の周辺領域と、
前記周辺領域の前記半導体基板に設けられたトレンチと、
前記トレンチに沿って設けられた絶縁膜と、
前記トレンチに埋設される導電材料とを具備し、
前記導電材料を前記基板と同電位とすることを特徴とする半導体装置。
【請求項３】
前記導電材料はポリシリコンであることを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
【請求項４】
前記素子領域は１つの素子からなることを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
【請求項５】
前記周辺領域の前記基板表面に前記導電材料とコンタクトする高濃度不純物領域を設けることを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
【請求項６】
所定の素子が形成される素子領域と、該素子領域外周の周辺領域とを有する半導体装置の製造方法であって、
前記周辺領域にトレンチを形成する工程と、
前記トレンチ内壁に絶縁膜を形成する工程と、
前記トレンチ内に導電材料を埋設する工程と、
前記トレンチに埋設された前記導電材料と前記基板とを電気的に接続する工程と、を具備することを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板上にトレンチ構造の素子が形成される素子領域と、該素子領域外周の周辺領域とを有する半導体装置の製造方法であって、
前記周辺領域に第１のトレンチを形成し、前記素子領域に第２のトレンチを形成する工程と、
前記第１のトレンチおよび第２のトレンチ内壁に絶縁膜を形成する工程と、
前記第１のトレンチおよび第２のトレンチ内に導電材料を埋設する工程と、
前記第２のトレンチ周辺に所定の不純物を拡散して素子領域を形成する工程と、
前記第１のトレンチに埋設された前記導電材料と前記基板とを電気的に接続し、前記素子領域にコンタクトする所定の電極を形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項８】
前記素子領域の形成工程において前記周辺領域の基板表面に高濃度不純物領域を形成することを特徴とする請求項６または請求項７に記載の半導体装置の製造方法。
【請求項９】
前記高濃度不純物領域はイオン注入により形成されることを特徴とする請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に係り、特に周辺領域で空乏層の拡がりを遮断して耐圧の向上および漏れ電流の抑制を図る半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ディスクリートデバイスは、半導体基板に不純物を拡散し、所定の１つの素子を形成した素子領域を有している。１つの素子であるため、例えばウェル領域による素子分離等の必要はない。動作時には印加される電圧に応じて、素子（拡散）領域から半導体基板中に空乏層が広がって耐圧を確保しているが、周辺には基板表面の反転を防止する領域が必要となる。
【０００３】
図８に従来の半導体装置の周辺領域付近の断面図を示す。素子領域５１には、例えばトレンチ構造のパワーＭＯＳＦＥＴ５２が設けられる。ＭＯＳＦＥＴのセルが設けられる素子領域５１の外周には、チャネル層３４とチャネル層３４より深い同導電型のガードリング３３が設けられ素子領域５１周端部での電界集中を緩和している。また、ゲート電極４３にゲート電圧を印加するため、ポリシリコン４３cは、ゲート連結電極４８に接続する。
【０００４】
さらに、ゲート連結電極４８の外側にはシールドメタル４９を設け、その直下の基板表面には高濃度不純物を拡散したアニュラー５０を設けて、基板表面の反転を防止する。
【０００５】
図９を用いて従来の半導体装置の製造方法を説明する。ＭＯＳＦＥＴは、Ｎ＋型のシリコン半導体基板３１の上にＮ−型のエピタキシャル層からなるドレイン領域３２を設け、その表面にＮ+型のアニュラー５０層とＰ型のチャネル層３４およびガードリング３３を形成する。その後チャネル層３４を貫通し、ドレイン領域３２まで到達するトレンチ３７を形成する（図９（Ａ））。さらにトレンチ３７の内壁をゲート酸化膜４１で被膜し、トレンチ３７に充填されたポリシリコンよりなるゲート電極４３を設ける。トレンチ３７に隣接したチャネル層３４表面にはＮ＋型のソース領域４５が形成され、隣り合う２つのセルのソース領域４５間のチャネル層３４表面および素子領域外周にはＰ＋型のボディコンタクト領域４４を設ける（図９（Ｂ））。ゲート電極４３上は層間絶縁膜４６で覆い、ソース領域４５およびボディコンタクト領域４４にコンタクトするソース電極４７を設け、ＭＯＳＦＥＴ５２が多数配列された素子領域５１を形成する。またソース電極４７形成時にゲート連結電極４８およびシールドメタル４９を形成する（図９（Ｃ））。
【０００６】
アニュラー５０は広い拡散領域であり、ガードリング３３及びチャネル領域３４形成前にアニュラー部分のみ露出するマスクをかけてリングラス拡散法により高濃度不純物を拡散して形成する（図９参照）。（例えば特許文献１参照。）。
【特許文献１】特開平９−３３１０７１号公報  （第２頁、第６、第７図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図８のごとく、ＭＯＳＦＥＴをはじめとするディスクリートデバイスにおいては、周辺領域において不純物を高濃度に拡散したアニュラー５０が設けられ、基板表面の反転を防止している。たとえばＶＤＳＳ耐圧（ゲートとソースをショートしたときのドレイン−ソース間の逆バイアスの耐圧）印加時にはゲート連結電極４８によりその直下の基板表面が反転し、Ｐ型のガードリング３３と連続する。また、シールドメタル４９はフローティングに近い状態となり易く、パッケージ材料であるモールド樹脂などの外部電荷の影響でその直下の基板表面も反転しやすくなっている。すなわち、反転によりガードリング３３からチップ端までが連続してしまい、ＩＤＳＳ電流のリークが起こる問題がある。そこで、シールドメタル４９直下の基板表面に高濃度不純物を拡散したアニュラー５０を設けて、反転がチップ端まで達しないようにしている。
【０００８】
ここで、アニュラー５０の形成位置は、空乏層の広がりを考慮してガードリング３３から十分離間して設けられる。空乏層は、逆バイアス時には基板表面に対して水平方向および垂直方向にのび、耐圧は空乏層がドレイン領域３２の下端であるＮ＋型基板表面に達する距離で決まるため、少なくともドレイン領域３２の深さ以上の距離で水平方向にも離間しないと、耐圧が劣化する。そこで、アニュラー５０はドレイン領域３２の深さ以上の距離でガードリング３３から離間して設けられる。また、従来のアニュラー５０およびシールドメタル４９は、その幅を広く設ける方が、反転防止に効果的である。そこで、横方向へも充分拡散させるためにリングラス拡散方式でアニュラー５０を形成している。
【０００９】
しかし、アニュラー５０およびシールドメタル４９の幅をあまり広くとると周辺領域の拡大となり、チップサイズが大きくなってしまう。また、チップサイズの拡大を抑えると素子領域が狭くなるため、例えばＭＯＳＦＥＴであればオン抵抗の低減が進まなくなる。また、ＭＯＳＦＥＴでは、素子の形成にリングラス拡散を用いないため、アニュラー５０は素子領域５１とは別工程で形成する必要があり、工程が煩雑となる問題があった。
【課題を解決するための手段】
【００１０】
本発明はかかる課題に鑑みてなされ、第１に、半導体基板上に所定の不純物を拡散して設けた素子領域と、前記素子領域外周の周辺領域と、前記周辺領域の前記半導体基板に設けられたトレンチと、前記トレンチに沿って設けられた絶縁領域と、前記トレンチに埋設される導電材料とを具備し、前記導電材料を前記基板と同電位とすることにより解決するものである。
【００１１】
第２に、半導体基板上にトレンチ構造の絶縁ゲート型半導体素子を設けた素子領域と、前記素子領域外周の周辺領域と、前記周辺領域の前記半導体基板に設けられたトレンチと、前記トレンチに沿って設けられた絶縁膜と、前記トレンチに埋設される導電材料とを具備し、前記導電材料を前記基板と同電位とすることにより解決するものである。
【００１２】
また、前記導電材料はポリシリコンであることを特徴とするものである。
【００１３】
また、前記素子領域は１つの素子からなることを特徴とするものである。
【００１４】
また、前記周辺領域の前記基板表面に前記導電材料とコンタクトする高濃度不純物領域を設けることを特徴とするものである。
【００１５】
第３に、所定の素子が形成される素子領域と、該素子領域外周の周辺領域とを有する半導体装置の製造方法であって、前記周辺領域にトレンチを形成する工程と、前記トレンチ内壁に絶縁膜を形成する工程と、前記トレンチ内に導電材料を埋設する工程と、前記トレンチに埋設された前記導電材料と前記基板とを電気的に接続する工程と、を具備することにより解決するものである。
【００１６】
第４に、半導体基板上にトレンチ構造の素子が形成される素子領域と、該素子領域外周の周辺領域とを有する半導体装置の製造方法であって、前記周辺領域に第１のトレンチを形成し、前記素子領域に第２のトレンチを形成する工程と、前記第１のトレンチおよび第２のトレンチ内壁に絶縁膜を形成する工程と、前記第１のトレンチおよび第２のトレンチ内に導電材料を埋設する工程と、前記第２のトレンチ周辺に所定の不純物を拡散して素子領域を形成する工程と、前記第１のトレンチに埋設された前記導電材料と前記基板とを電気的に接続し、前記素子領域にコンタクトする所定の電極を形成する工程とを具備することにより解決するものである。
【００１７】
また、前記素子領域の形成工程において前記周辺領域の基板表面に高濃度不純物領域を形成することを特徴とするものである。
【００１８】
また、前記高濃度不純物領域はイオン注入により形成されることを特徴とするものである。
【発明の効果】
【００１９】
本発明の構造に依れば、周辺領域で、ＭＩＳ（ＭＯＳ）構造の反転防止領域を設けることにより、周辺領域の反転を防止し、リーク電流を低減するものである。トレンチ型ＭＩＳ（ＭＯＳ）構造でドレイン電位を印加することにより、周辺領域の基板表面の反転を防止するので、従来の如く幅の広いアニュラーおよびシールドメタルを設ける必要がなくなる。反転防止領域の酸化膜は、素子領域のゲート酸化膜と同一膜であるため非常に薄く、トレンチ周囲には強い電荷を発生させることができる。
【００２０】
更に、ＭＩＳ（ＭＯＳ）構造をトレンチ型にすることにより、酸化膜面積を稼ぎ、幅の狭いトレンチで十分に反転防止をさせることができる。従来では、耐圧を確保するためにガードリングから十分離間した上、反転防止のためにリングラス拡散方式で横方向に十分不純物を拡散したアニュラーを形成しており、周辺領域の面積を低減することができなかった。しかし、本実施形態によれば、アニュラーを形成していた領域は、ＭＩＳ構造の反転防止領域の幅（ポリシリコンの幅）のみ有れば良く、周辺領域の面積を大幅に低減できる。
【００２１】
素子領域は、バイポーラトランジスタ、ダイオード、ショットキーバリアダイオードなど他のディスクリートデバイスでも実施ができる。このような素子であれば、素子領域の拡大や、チップ面積の縮小に寄与できる。
【００２２】
また、絶縁ゲート型半導体素子であれば、反転防止領域と素子領域が同一工程にて形成できる。さらに、シールドメタルとのオーミック性を向上させ、反転防止の効果をより高めるために形成する高濃度不純物領域は、ＭＯＳＦＥＴのソース領域と同時にイオン注入で形成できる。
【００２３】
すなわち、反転防止領域として広い面積を確保する必要はなく、周辺領域の面積を低減でき、工程数を増加させずに反転防止領域が形成できる利点を有する。
【発明を実施するための最良の形態】
【００２４】
本発明の実施の形態を、Ｎチャネルのトレンチ型ＭＯＳＦＥＴを素子領域に形成する場合を例に詳細に説明する。
【００２５】
図１には、本発明の半導体装置の構造を示す。図１（Ａ）はチップの平面図であり、図１（Ｂ）はＡ−Ａ線の断面図である。なお、図１（Ｂ）の上方は対応箇所の平面図である。
【００２６】
素子領域２１には、多数のＭＯＳＦＥＴ２５が配列されている。ソース電極１７は、素子領域２１上の各ＭＯＳＦＥＴ２５のソース領域と接続して設けられる。ゲート連結電極１８はゲート電極１３ｂと接続され且つ素子領域２１の周囲に配置されている。ゲート連結電極１８は、ゲートパッド電極１８ｐに接続する。
【００２７】
図１（Ｂ）の断面図のごとく、ＭＯＳＦＥＴ２５は、Ｎ＋シリコン半導体基板１上にドレイン領域となるＮ−型エピタキシャル層２を設けその表面に設けたＰ型のチャネル層４に形成される（詳細は詳述する）。チャネル層４外周には、チャネル層４よりも深く高濃度のＰ＋型領域であるガードリング３が形成され、チャネル層４周端における空乏層の曲率を緩和して電界集中を抑制している。
【００２８】
ＭＯＳＦＥＴ２５のゲート電極１３ｂは素子領域２１の周端部に、１３ｃのごとく延在され、ゲート連結電極１８と接続する。ゲート連結電極１８はゲートパッド電極１８ｐに接続し、ＭＯＳＦＥＴ２５にゲート電圧を印加する。
【００２９】
本実施形態では、ＭＯＳＦＥＴの２５の配置される領域からゲート連結電極１８までを素子領域２１とし、ゲート連結電極１８の外側を周辺領域２２と称する。周辺領域２２は、第１のトレンチ７が設けられ、その内部は酸化膜１１ａで被覆される。第１のトレンチ７の深さは、例えば素子領域２１のチャネル層４より深く形成し、内部の酸化膜１１ａは、３００Åから７００Å程度の薄い膜とする。第１のトレンチ７内部には、不純物をドープしたポリシリコン１３ａが埋設され、ポリシリコン１３ａは、第１のトレンチ７周囲の基板表面に残存するようにパターニングされる。第１のトレンチ７は、少なくともドレイン領域２の深さ以上の距離でガードリング３から離間し、耐圧を確保する。
【００３０】
基板１表面に突出したポリシリコン１３ａ上は、ゲート連結電極１８と絶縁され、図１（Ｂ）のごとくシールドメタル１９で連結する。シールドメタル１９は、第１のトレンチ７の外周を囲む高濃度不純物領域２０にコンタクトし、基板（ドレイン）電位が印加される。
【００３１】
ポリシリコン１３ａは、エピタキシャル層２とは酸化膜１１ａで隔てられており、ドレイン電位が印加されることによりＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造あるいはＭＯＳ（Ｍｅｔａｒｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造となる。本実施形態ではこれにより周辺領域２２での反転を防止するものであり、以下この領域を反転防止領域２３と称する。なお、高濃度不純物領域２０は、シールドメタル１９とのオーミック性を向上させ、また反転防止領域２３外周の基板表面での反転をさらに防止できるものである。しかし、特性上問題がなければ、図２のごとく高濃度不純物領域２０は設けなくても良く、その分周辺領域２２の面積を低減できる。また、同じく特性上問題がなければガードリング３はなくてもよい。
【００３２】
次に、素子領域２１のＭＯＳＦＥＴについて図１（Ｂ）を用いて説明する。図の如く、ＭＯＳＦＥＴ２５は、半導体基板１、２と、チャネル層４と、トレンチ８と、ゲート絶縁膜１１ｂと、ゲート電極１３ｂと、ソース領域１５と、ボディコンタクト領域１４とから構成される。ここでは、Ｎチャネル型のＭＯＳＦＥＴを例に説明する。
【００３３】
半導体基板は、Ｎ＋型のシリコン半導体基板１の上にドレイン領域２となるＮ−型のエピタキシャル層を積層したものである。チャネル層４は、ドレイン領域２の表面に選択的にＰ型のボロン等を注入した拡散領域である。
【００３４】
第２のトレンチ８は、チャネル層４を貫通してドレイン領域２まで到達させる。一般的には半導体基板上に格子状またはストライプ状にパターニングする。第２のトレンチ８内壁にはゲート酸化膜１１ｂを設け、ゲート電極１３ｂを形成するためにポリシリコンを埋設する。
【００３５】
ゲート酸化膜１１ｂは、少なくともチャネル層４と接する第２のトレンチ８内壁に、駆動電圧に応じて数百Åの厚みに設ける。ゲート酸化膜１１ｂは絶縁膜であるので、第２のトレンチ８内に設けられたゲート電極１３ｂと半導体基板に挟まれてＭＯＳ構造となっている。
【００３６】
ゲート電極１３ｂは、第２のトレンチ８に導電材料を埋設する。導電材料は例えばポリシリコンであり、そのポリシリコンには、低抵抗化を図るためにＮ型不純物が導入されている。このゲート電極１３は、１３ｃのごとく基板上に引き出されて半導体基板の周囲を取り巻くゲート連結電極（図１（Ｂ）１８）まで延在され、半導体基板上に設けられたゲートパッド電極（図１（Ａ）１８ｐ）に連結される。また、導電材料で有れば、不純物を導入したポリシリコンに限らず金属等であってもよい。
【００３７】
ソース領域１５は、第２のトレンチ８に隣接したチャネル層４表面にＮ＋型不純物を注入した拡散領域であり、素子領域２１を覆う金属のソース電極１７とコンタクトする。また、隣接するソース領域１５間のチャネル層４表面および素子領域２１外周のチャネル層４表面には、Ｐ＋型不純物の拡散領域であるボディコンタクト領域１４を設け、基板の電位を安定化させる。これにより隣接する第２のトレンチ８で囲まれた部分が１つのＭＯＳＦＥＴ２５となり、これが多数個集まって素子領域２１となっている。
【００３８】
ソース電極１７は、層間絶縁膜１６を介してアルミニウム等をスパッタして所望の形状にパターニングした金属電極であり、素子領域２２上を覆い、ソース領域１５およびボディコンタクト領域１４とコンタクトする。
【００３９】
本実施形態は、上述の如く周辺領域２２にＭＩＳあるいはＭＯＳ構造の反転防止領域２３を設け、ドレイン電位を印加するものである。また後述するが、この反転防止領域２３は素子領域２１のＭＯＳＦＥＴと同一工程で形成される。すなわち、反転防止領域２３のポリシリコン１３ａ、酸化膜１１ａはＭＯＳＦＥＴ２５のゲート電極１３ｂおよびゲート酸化膜１１ｂと同一膜質となる。
【００４０】
すなわち、反転防止領域２３の酸化膜１１ａは、ゲート酸化膜１１ｂと同じく非常に薄い膜である。従来ではガードリング３３の外側に層間絶縁膜と同層のＣＶＤ酸化膜（図８参照）があり、この部分としてはＭＯＳ構造となっている。しかし酸化膜厚はたとえば６０００Å〜８０００Åと非常に厚いものであり、これによる反転防止の効果は低く、アニュラー５０が必要であった。しかし本実施形態では、酸化膜１１ａの厚みが十分薄くなるのでその部分の容量成分が大きくなり、一定電圧であれば反転防止領域２３の周囲には非常に強い電荷（この場合は負電荷）が集まることになる。
【００４１】
そこで、本実施形態では、シールドメタル１９とエピタキシャル層２との間の絶縁膜１１ａを十分薄くすることで絶縁膜１１ａ周囲に強い電荷を分布させ、周辺領域２２における基板表面の反転を防止することとした。ここで、アニュラー５０の場合と同様に薄い絶縁膜１１ａの面積は広い方がより反転防止に効果的である。そのため、反転防止領域２３をトレンチ構造にすることにより、トレンチの深さ方向で薄い酸化膜１１ａの面積を稼いでいる。これにより、反転防止効果を高め、アニュラーを不要にできるものである。
【００４２】
すなわち、従来構造と比較して、周辺領域２２の面積を大幅に低減してＩＤＳＳリーク電流を抑制できる。周辺領域２２の面積が低減できるので、チップサイズの縮小がはかれ、また同一チップサイズであれば、その分素子領域２１の面積を拡大できるため、オン抵抗の低減にも寄与できるものである。なお、反転防止領域２３は、ガードリング３から少なくともドレイン領域２の深さ以上は離間されているので、耐圧は従来同様確保できる。
【００４３】
反転防止領域２３のポリシリコン１３ａも、金属などの導電材料であっても良い。さらにＭＯＳＦＥＴ２５と反転防止領域２３を同一工程で形成する場合には導電材料は同一材料となるが、別工程で形成するので有れば、異なる導電材料であってもよい。
【００４４】
また、酸化膜１１ａは、他の絶縁膜であってもよいが、強い電界を作るためには、なるべく薄く設けることが好適である。
【００４５】
なお、素子領域２１は、ＭＯＳＦＥＴ２５に限らず、一つの素子が形成されるいわゆるディスクリートデバイスであれば同様に実施可能である。特にＩＧＢＴの如く絶縁ゲート型のトレンチ構造の素子であれば、後述するが素子領域２１と同一工程により反転防止領域２３を形成できるので好適である。
【００４６】
次に本発明の半導体装置の製造方法を、Ｎチャネル型のパワーＭＯＳＦＥＴを例に図３から図７に示す。
【００４７】
本発明の半導体装置の製造方法は、前記周辺領域に第１のトレンチを形成し、前記素子領域に第２のトレンチを形成する工程と、前記第１のトレンチおよび第２のトレンチ内壁に絶縁膜を形成する工程と、前記第１のトレンチおよび第２のトレンチ内に導電材料を埋設する工程と、前記第２のトレンチ周辺に所定の不純物を拡散して素子領域を形成する工程と、前記第１のトレンチに埋設された前記導電材料と前記基板とを電気的に接続し、前記素子領域にコンタクトする所定の電極を形成する工程とから構成される。
【００４８】
第１工程（図３）：周辺領域に第１のトレンチを形成し、前記素子領域に第２のトレンチを形成する工程。
【００４９】
Ｎ＋型シリコン半導体基板１にＮ−型のエピタキシャル層を積層してドレイン領域２を形成する。チャネル層４となる領域の端部には高濃度のボロンを注入・拡散し、ガードリング３を形成する。表面に熱酸化膜５ｓを形成した後、予定のチャネル層４の部分の酸化膜をエッチングする。全面に例えばドーズ量１．０×１０１３ｃｍ-２でボロンを注入した後、拡散してＰ型のチャネル層４を形成する（図３（Ａ））。ガードリング３はチャネル層４端部での電界集中を緩和するものであり、特性に影響なければ設けなくてもよい。
【００５０】
全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）のＣＶＤ酸化膜５を生成する。その後、レジスト膜によるマスクを、第１および第２のトレンチの開口部分を除いてかける。ＣＶＤ酸化膜５は基板周辺の熱酸化膜５ｓ上も覆って設けられる。ＣＶＤ酸化膜５をドライエッチングして部分的に除去し、チャネル領域４が露出したトレンチ開口部６を形成する（図３（Ｂ））。
【００５１】
その後、ＣＶＤ酸化膜５をマスクとしてトレンチ開口部６のシリコン半導体基板をＣＦ系およびＨＢｒ系ガスによりドライエッチングし、チャネル層４を貫通してドレイン領域２まで達する第１のトレンチ７および第２のトレンチ８を形成する（図３（Ｃ））。
【００５２】
第１のトレンチ７は、周辺領域２２に１つ設けられ、反転防止領域となる。また、第２のトレンチ８は、素子領域２１のＭＯＳＦＥＴを構成し、素子領域２１に多数設けられる。第１および第２のトレンチ７、８は、同一工程にて形成する。
【００５３】
また、逆バイアス時には空乏層が広がることにより耐圧を確保するため、第１のトレンチ７はガードリング３から十分離間して設ける。具体的には、少なくともドレイン領域２の深さ方向の距離以上離間して第１のトレンチ７を形成する。
【００５４】
第２工程（図４）：第１のトレンチおよび第２のトレンチ内壁に絶縁膜を形成する工程。
【００５５】
ダミー酸化をしてトレンチ７、８内壁とチャネル層４表面に酸化膜（図示せず）を形成してドライエッチングの際のエッチングダメージを除去し、その後、この酸化膜とＣＶＤ酸化膜５をエッチングにより除去する。
【００５６】
更に、全面を酸化してトレンチ８内壁にゲート酸化膜１１ｂを駆動電圧に応じて例えば厚み約３００Å〜７００Åに形成する。このとき同時にトレンチ７内壁にも酸化膜１１ａが形成される。尚熱酸化膜５ｓ上も酸化され、熱酸化膜５ｓと融合する。
【００５７】
第３工程（図５）：第１のトレンチおよび第２のトレンチ内に導電材料を埋設する工程。
【００５８】
全面にポリシリコン層を付着し、その後素子領域においてはガードリングの上方にだけマスクを設け、また周辺領域では基板表面のトレンチ７周囲にもポリシリコンが残るようにマスクを設けてドライエッチする。ポリシリコン層は不純物を含むポリシリコンを堆積した層でもよいし、ノンドープのポリシリコンを堆積後、不純物を導入した層でもよい。これにより、トレンチ８に埋設したゲート電極１３ｂを形成し、同時にトレンチ７内にもポリシリコン１３ａを埋設する。ポリシリコン１３ａは、基板表面から突出してトレンチ周囲まで覆って設けられる。周辺領域のトレンチ７は、酸化膜１１ａとポリシリコン１３ａによりＭＩＳ（あるいはＭＯＳ）構造の反転防止領域２３となる。また、トレンチ７、８内は、ポリシリコンに限らず金属等の導電材料を埋設してもよい。
【００５９】
第４工程（図６）：第２のトレンチ周辺に所定の不純物を拡散して素子領域を形成する工程。
【００６０】
まず、基板の電位を安定化させるために、ボディコンタクト領域となる部分を露出したレジスト膜（不図示）によるマスクを設けて、選択的にボロンを例えばドーズ量２．０×１０１５ｃｍ-２でイオン注入する。さらにそのマスクを利用してボディコンタクト領域部分の酸化膜１１ｂを除去して基板を露出する。このとき、反転防止領域２３の外側の高濃度不純物領域２０を形成する場合には、その部分の酸化膜１１ａも除去する。その後レジスト膜を除去する。
【００６１】
新たなレジスト膜（不図示）で予定のソース領域１５に、砒素を例えばドーズ量５．０×１０１５ｃｍ-２程度でイオン注入し、熱処理によりＮ＋型のソース領域１５とソース領域１５に隣接するチャネル層４表面にボディコンタクト領域１４を形成した後、レジスト膜を除去する。
【００６２】
これによりトレンチ８に囲まれた領域がＭＯＳＦＥＴ２５となり、多数のＭＯＳＦＥＴ２５が配置された素子領域２１が形成される。
【００６３】
また、ソース領域１５形成のイオン注入と同一工程において、反転防止領域２３外周の基板表面にも砒素を注入・拡散して高濃度不純物領域２０を設けてもよい。この領域は反転防止領域２３に接続するシールドメタルと基板のオーミック性を向上させ、反転防止にも寄与できる（図７）。
【００６４】
従来では、耐圧を確保するためにガードリング３から十分離間した上、反転防止のためにリングラス拡散方式で横方向に十分不純物を拡散したアニュラーを形成しており、周辺領域の面積を低減することができなかった。しかし、本実施形態によれば、アニュラーを形成していた領域は、ＭＩＳ構造の反転防止領域２３の幅（ポリシリコン幅）のみ有れば良く、周辺領域２２の面積を大幅に低減できる。
【００６５】
また、より反転防止の効果を高め、シールドメタルとのオーミック性を向上させるために形成する高濃度不純物領域２０はアニュラーとして動作するが、反転防止領域２３が形成されるためその幅は狭くてよい。ＭＯＳＦＥＴのソース領域１５と同時にイオン注入で形成できるので、横方向の拡散を抑えることができ、更に工程の簡素化を図ることができる。
【００６６】
第５工程（図７）：第１のトレンチに埋設された前記半導体材料と前記基板とを電気的に接続し、前記素子領域にコンタクトする所定の電極を形成する工程。
【００６７】
全面にＮＳＧ又はＰＳＧ（不図示）及びＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）層１６をＣＶＤ法により付着し、レジスト膜により、ＭＯＳＦＥＴのゲート電極１３ｂ上をマスクし、ＭＯＳＦＥＴ領域を除く素子領域２１と周辺領域２２のゲート電極１３ｃとポリシリコン１３ａとが露出するようマスクを設けてエッチングし、層間絶縁膜１６を形成する。
【００６８】
その後アルミニウム等をスパッタ装置で全面に付着して、素子領域２１と周辺領域２２全面を覆い、ソース領域１５およびボディコンタクト領域１４にコンタクトするソース電極１７を形成する。また、同時にゲート連結電極１８およびシールドメタル１９を形成する（図１（Ｂ）参照）。シールドメタル１９はポリシリコン１３ａとコンタクトし反転防止領域２３上を覆い、高濃度不純物領域２０まで延在してコンタクトする。基板にはドレイン電位が印加されるので、ポリシリコン１３aにもドレイン電位が印加される。
【００６９】
上述の如く、本発明の実施の形態ではＮチャネル型パワーＭＯＳＦＥＴを例に説明したが、導電型を逆にしたＭＯＳトランジスタに関しても同様に実施できる。
【００７０】
また、ＭＯＳＦＥＴに限らず、ＩＧＢＴ等の絶縁ゲート型半導体素子であれば、反転防止領域と同時に形成が可能であり、同様の効果が得られる。
【図面の簡単な説明】
【００７１】
【図１】本発明の半導体装置の（Ａ）平面図、（Ｂ）断面図である。
【図２】本発明の半導体装置を説明する断面図である。
【図３】本発明の半導体装置の製造方法を説明する断面図である。
【図４】本発明の半導体装置の製造方法を説明する断面図である。
【図５】本発明の半導体装置の製造方法を説明する断面図である。
【図６】本発明の半導体装置の製造方法を説明する断面図である。
【図７】本発明の半導体装置の製造方法を説明する断面図である。
【図８】従来の半導体装置を説明する断面図である。
【図９】従来の半導体装置の製造方法を説明する断面図である。
【符号の説明】
【００７２】
１      Ｎ＋型シリコン半導体基板
２      ドレイン領域
３      ガードリング
４      チャネル層
５      ＣＶＤ酸化膜
６      トレンチ開口部
７      第１のトレンチ
８      第２のトレンチ
１１ａ  酸化膜
１１ｂ  ゲート酸化膜
１３ａ  ポリシリコン
１３ｂ  ゲート電極
１４    ボディコンタクト領域
１５    ソース領域
１６    層間絶縁膜
１７    ソース電極
１８    ゲート連結電極
１９    シールドメタル
２０    高濃度不純物領域
２１    素子領域
２２    周辺領域
２３    反転防止領域
２５    ＭＯＳＦＥＴ
３１    Ｎ＋型シリコン半導体基板
３２    ドレイン領域
３３    ガードリング
３４    チャネル層
３７    トレンチ
４１    ゲート酸化膜
４３    ゲート電極
４４    ボディコンタクト領域
４５    ソース領域
４６    層間絶縁膜
４８    ゲート連結電極
４９    シールドメタル
５０    アニュラー
５１    素子領域
５２    ＭＯＳＯＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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