(57)【要約】      （修正有）【課題】はんだ付け用電極が形成された半導体素子を基材にはんだ付けする半導体装置において、はんだ中のボイドを極力低減できるような製造方法を提供する。【解決手段】はんだ付け用電極が形成された半導体素子１０を基材２０にはんだ付けする半導体装置１００の製造方法において、半導体素子１０におけるはんだ付け面１１を研削した後、この研削面をエッチングによって当該研削面よりも滑らかな平滑面とし、次に、前記平滑面にはんだ付け用電極を含む電極部１２を形成し、しかる後、半導体素子１０と基材２０との間に、はんだ３０を介在設定し、続いて、はんだ３０の固相線温度以上に加熱してはんだ３０をリフローさせることにより、はんだ付けを行う。【選択図】図２
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【特許請求の範囲】
【請求項１】
はんだ付け用電極（１２ｂ）が形成された半導体素子（１０）を基材（２０）にはんだ付けする半導体装置の製造方法において、
前記半導体素子（１０）におけるはんだ付け面（１１）を研削した後、この研削面をエッチングによって前記研削面よりも滑らかな平滑面とし、
次に、前記平滑面に前記はんだ付け用電極（１２ｂ）を形成し、
しかる後、前記半導体素子（１０）と前記基材（２０）との間に、はんだ（３０）を介在設定し、
続いて、前記はんだ（３０）の固相線温度以上に加熱して前記はんだ（３０）をリフローさせることにより、はんだ付けを行うことを特徴とする半導体装置の製造方法。
【請求項２】
前記はんだ（３０）として、Ｓｎ量が６０％以上のものを用いることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記はんだ（３０）として、Ｓｎ−Ａｇ、Ｓｎ−Ａｇ−Ｃｕ、Ｓｎ−Ｃｕ、Ｓｎ−Ｃｕ−Ｎｉのいずれかであって、Ｓｎ量が９５％以上であるＰｂフリーはんだを用いることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記はんだ（３０）のリフローのピーク温度は、２９０℃以上であることを特徴とする請求項２または３に記載の半導体装置の製造方法。
【請求項５】
前記平滑面は、ウエットエッチングにて形成された鏡面であることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置の製造方法。
【請求項６】
はんだ付け用電極（１２ｂ）が形成された半導体素子（１０）を基材（２０）にはんだ付けする半導体装置の製造方法において、
前記半導体素子（１０）におけるはんだ付け面（１１）を研削したのみ、または、研削後この研削面をエッチングによって荒し、
次に、前記荒らされた面に前記はんだ付け用電極（１２ｂ）を形成し、
しかる後、前記半導体素子（１０）と前記基材（２０）との間に、はんだ（３０）を介在設定し、
続いて、前記はんだ（３０）の固相線温度以上であって３００℃以下の温度に加熱して前記はんだ（３０）をリフローさせることにより、はんだ付けを行うことを特徴とする半導体装置の製造方法。
【請求項７】
前記はんだ（３０）の固相線温度以上であって２９０℃以下の温度に加熱して前記はんだ（３０）をリフローさせることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記はんだ付け用電極（１２ｂ）として、Ｎｉからなり且つはんだ付け前の膜厚が８００ｎｍ未満のものを用いることを特徴とする請求項６または７に記載の半導体装置の製造方法。
【請求項９】
はんだ付け用電極（１２ｂ）が形成された半導体素子（１０）を基材（２０）にはんだ付けする半導体装置の製造方法において、
前記半導体素子（１０）におけるはんだ付け面（１１）を研削したのみ、または、研削後この研削面をエッチングによって荒し、
次に、前記荒らされた面に前記はんだ付け用電極（１２ｂ）を形成し、
しかる後、前記半導体素子（１０）と前記基材（２０）との間に、はんだ（３０）を介在設定し、
続いて、前記はんだ（３０）の固相線温度以上に加熱して前記はんだ（３０）をリフローさせることにより、はんだ付けを行い、
前記半導体素子（１０）における前記はんだ付け用電極（１２ｂ）を、はんだ付けの後に残存するようにしたことを特徴とする半導体装置の製造方法。
【請求項１０】
前記はんだ付け用電極（１２ｂ）として、Ｎｉからなり且つはんだ付け前の膜厚が８００ｎｍ以上のものを用いることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記はんだ付けの温度は２９０℃以上であることを特徴とする請求項９または１０に記載の半導体装置の製造方法。
【請求項１２】
前記はんだ（３０）として、Ｓｎ−Ａｇ、Ｓｎ−Ａｇ−Ｃｕ、Ｓｎ−Ｃｕ、Ｓｎ−Ｃｕ−Ｎｉのいずれかであって、Ｓｎ量が９５％以上であるＰｂフリーはんだを用いることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記はんだ（３０）として、はんだペレットを用いることを特徴とする請求項１ないし１２のいずれか１つに記載の半導体装置の製造方法。
【請求項１４】
前記はんだ（３０）として、はんだペーストを用いることを特徴とする請求項１ないし１２のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、はんだ付け用電極が形成された半導体素子を基材にはんだ付けする半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来より、Ｎｉなどのはんだ付け用電極が形成されたＩＣチップなどの半導体素子を、ヒートシンクやリードフレームなどの基材にはんだ付けする半導体装置が提案されている（たとえば、特許文献１参照）。
【０００３】
このものは、半導体素子におけるはんだ付け面を研削し、洗浄した後、この研削面にはんだ付け用電極を形成し、しかる後、半導体素子と基材との間にはんだを介在設定し、続いて、はんだの固相線温度以上に加熱してはんだをリフローさせることにより、はんだ付けを行うことにより製造される。
【０００４】
それにより、半導体素子と基材とは、はんだを介して電気的、熱的、機械的に接合されることになる。
【特許文献１】特開２００３−１１００６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、このような半導体装置においては、はんだ接合部においてボイド（空洞）が発生し、問題となっている。たとえば、ボイドが発生すると、電気的には、はんだ接合部の接触面積が減少するため、電気抵抗が増加し、発熱量が多くなる、という問題につながる。
【０００６】
また、この半導体装置においては、熱的には、半導体素子からの発熱をリードフレームなどの基材を介して、外部に放熱しているのであるが、その効率が低下するという問題につながる。さらに、機械的には、はんだ接合部の接触面積が減少するため、接合強度が低下し、半導体素子が剥離するという問題につながる。
【０００７】
以上のように、はんだ中のボイドは非常に問題になるため、できだけボイドを無くすことが必要となっている。
【０００８】
また、近年の環境への配慮から、はんだ中のＰｂを全廃し、いわゆる、Ｐｂフリー化の推進が図れている。しかしながら、Ｐｂフリー化した場合、本発明者らの検討によれば、従来のＰｂ入りはんだ、たとえばＳｎ１０％−Ｐｂ９０％はんだ、よりもボイドの発生率が高くなることがわかった（図６参照）。
【０００９】
そこで、本発明は上記問題に鑑み、はんだ付け用電極が形成された半導体素子を基材にはんだ付けする半導体装置において、はんだ中のボイドを極力低減できるような製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本発明者らは鋭意検討を行った。上述したように、従来の製造方法では、半導体素子におけるはんだ付け面を研削し、洗浄した後、この研削面にはんだ付け用電極を形成し、しかる後、はんだ付けを行う。
【００１１】
ここで、本発明者らの検討によれば、はんだ中のボイドの発生原因は、次の通りである。半導体素子におけるはんだ付け面を研削・洗浄したことによって、当該はんだ付け面に水分や研削用の砥石の成分などが付着し、この付着成分が、はんだリフロー時の熱によってガスとなり、はんだ付け用電極を通過してはんだ中に入り込み、そのガスによってボイドが発生する。
【００１２】
特に、上述したように、Ｐｂフリー化した場合、従来のＰｂ入りはんだよりもボイドの発生率が高くなる。これは、次のような理由によるものと推定される。
【００１３】
Ｐｂフリーはんだでは、はんだ中のＳｎ量が多く、また、このＳｎはＮｉと合金を形成しやすいため、通常のはんだ付け用電極であるＮｉが、はんだリフローによってＮｉ−Ｓｎとなって、消失に至る（図７参照）。
【００１４】
そのため、上記したような半導体素子のはんだ付け面に付着した成分に起因するガスが、はんだ中に拡散しやすくなる。また、この付着成分に起因するガスは、おおよそ３００℃を超える温度で急激に発生しやすいことが、本発明者らの検討によれば確認された（図８参照）。
【００１５】
これらの検討結果から、本発明者らは、半導体素子のはんだ付け面に付着する上記付着成分の量を低減したり、上記付着成分に起因するガスの発生を抑えるべくリフロー温度を低くしたり、上記付着成分に起因するガスを、はんだ付け用電極を透過しにくくさせることなどに着眼した。本発明は、これらの着眼点に基づき、実験検討を行った結果、創出されたものである。
【００１６】
請求項１に記載の発明では、はんだ付け用電極（１２ｂ）が形成された半導体素子（１０）を基材（２０）にはんだ付けする半導体装置の製造方法において、半導体素子（１０）におけるはんだ付け面（１１）を研削した後、この研削面をエッチングによって当該研削面よりも滑らかな平滑面とし、次に、前記平滑面にはんだ付け用電極（１２ｂ）を形成し、しかる後、半導体素子（１０）と基材（２０）との間に、はんだ（３０）を介在設定し、続いて、はんだ（３０）の固相線温度以上に加熱してはんだ（３０）をリフローさせることにより、はんだ付けを行うことを特徴としている。
【００１７】
本発明は、半導体素子のはんだ付け面に付着する上記付着成分の量を低減することに着目してなされたものである。
【００１８】
それによれば、半導体素子（１０）におけるはんだ付け面（１１）を平滑面とすることで、はんだ付け面（１１）を、表面積が小さく且つ極力平滑化されたものとできるため、上記した水分などのガスの発生源の付着量を、従来に比べて低減することができると考えられる。
【００１９】
実際に、本発明者らが検討したところ、本発明によれば、従来に比べて、はんだ（３０）中のボイドの発生を大幅に低減することができた（図４参照）。
【００２０】
よって、本発明によれば、はんだ付け用電極（１２ｂ）が形成された半導体素子（１０）を基材（２０）にはんだ付けする半導体装置において、はんだ（３０）中のボイドを極力低減できるような製造方法を提供することができる。
【００２１】
ここにおいて、請求項２に記載の発明のように、請求項１に記載の半導体装置の製造方法においては、はんだ（３０）として、Ｓｎ量が６０％以上のものを用いることが好ましい。
【００２２】
上記請求項１に記載の製造方法は、このようにボイドが発生しやすいＳｎを多量に含有したはんだに対して、上記した効果を有効に発揮するためである。
【００２３】
また、請求項３に記載の発明のように、請求項２に記載の半導体装置の製造方法におけるはんだ（３０）としては、Ｓｎ−Ａｇ、Ｓｎ−Ａｇ−Ｃｕ、Ｓｎ−Ｃｕ、Ｓｎ−Ｃｕ−Ｎｉのいずれかであって、Ｓｎ量が９５％以上であるＰｂフリーはんだを用いることができる。
【００２４】
また、請求項４に記載の発明では、請求項２または請求項３に記載の半導体装置の製造方法において、はんだ（３０）のリフローのピーク温度を、２９０℃以上としたことを特徴としている。
【００２５】
上記請求項２や請求項３に記載の発明のようなはんだ（３０）を用いた場合、これらのはんだ（３０）の固相線温度は、通常２２０℃前後である。そのため、はんだ（３０）のリフローのピーク温度を２９０℃以上とすれば、実効的にリフローを行うに十分な加熱を行うことができ、好ましい。
【００２６】
また、請求項５に記載の発明のように、請求項１〜請求項４に記載の半導体装置の製造方法において、前記平滑面は、ウエットエッチングにて形成された鏡面であることが好ましい。
【００２７】
請求項６に記載の発明では、はんだ付け用電極（１２ｂ）が形成された半導体素子（１０）を基材（２０）にはんだ付けする半導体装置の製造方法において、半導体素子（１０）におけるはんだ付け面（１１）を研削したのみ、または、研削後この研削面をエッチングによって荒し、次に、前記荒らされた面にはんだ付け用電極（１２ｂ）を形成し、しかる後、半導体素子（１０）と基材（２０）との間に、はんだ（３０）を介在設定し、続いて、はんだ（３０）の固相線温度以上であって３００℃以下の温度に加熱してはんだ（３０）をリフローさせることにより、はんだ付けを行うことを特徴としている。
【００２８】
なお、本発明において、「半導体素子（１０）におけるはんだ付け面（１１）を研削したのみ、または研削後、この研削面をエッチングによって荒し、次に、荒らされた面に前記はんだ付け用電極（１２ｂ）を形成し」とは、「当該はんだ付け面（１１）を研削することのみによって荒らした後にはんだ付け用電極（１２ｂ）を形成するか、または、当該はんだ付け面（１１）を研削し、この研削面をさらにエッチングによって荒らした後にはんだ付け用電極（１２ｂ）を形成すること」を意味する。
【００２９】
本発明は、半導体素子のはんだ付け面に付着する上記付着成分に起因するガスの発生を抑えるべく、リフロー温度を低くすることに着目してなされたものである。上述したように、半導体素子（１０）におけるはんだ付け面（１１）に付着した成分によるガスは、おおよそ３００℃を超える温度で発生しやすい。
【００３０】
本発明の製造方法では、はんだ（３０）のリフロー温度を３００℃以下と低くしているため、半導体素子（１０）におけるはんだ付け面（１１）を研削することやエッチングすることによって荒らしたとしても、この荒らされた面に付着した成分のガス化を抑制することができ、結果として、はんだ（３０）中のボイドの発生を大幅に低減することができる（図１１参照）。
【００３１】
よって、本発明によれば、はんだ付け用電極（１２ｂ）が形成された半導体素子（１０）を基材（２０）にはんだ付けする半導体装置において、はんだ（３０）中のボイドを極力低減できるような製造方法を提供することができる。
【００３２】
ここで、請求項７に記載の発明のように、請求項６に記載の半導体装置の製造方法においては、はんだ（３０）の固相線温度以上であって２９０℃以下の温度に加熱してはんだ（３０）をリフローさせることが好ましい。
【００３３】
また、請求項８に記載の発明のように、請求項６または請求項７に記載の半導体装置の製造方法においては、はんだ付け用電極（１２ｂ）として、Ｎｉからなり且つはんだ付け前の膜厚が８００ｎｍ未満のものを用いることができる。
【００３４】
上記した請求項７に記載の製造方法によれば、はんだ付け用電極（１２ｂ）を、Ｎｉからなり且つはんだ付け前の膜厚が８００ｎｍ未満の薄いものとした場合であっても、はんだ（３０）のリフロー温度を３００℃以下と低くしているため、ボイドの発生を大幅に低減することができる。
【００３５】
請求項９に記載の発明では、はんだ付け用電極（１２ｂ）が形成された半導体素子（１０）を基材（２０）にはんだ付けする半導体装置の製造方法において、半導体素子（１０）におけるはんだ付け面（１１）を研削したのみ、または、研削後この研削面をエッチングによって荒し、次に、前記荒らされた面にはんだ付け用電極（１２ｂ）を形成し、しかる後、半導体素子（１０）と基材（２０）との間に、はんだ（３０）を介在設定し、続いて、はんだ（３０）の固相線温度以上に加熱してはんだ（３０）をリフローさせることにより、はんだ付けを行い、半導体素子（１０）におけるはんだ付け用電極（１２ｂ）を、はんだ付けの後に残存するようにしたことを特徴としている。
【００３６】
なお、本発明においても、「半導体素子（１０）におけるはんだ付け面（１１）を研削したのみ、または、研削後この研削面をエッチングによって荒し、次に、荒らされた面に前記はんだ付け用電極（１２ｂ）を形成し」とは、「当該はんだ付け面（１１）を研削することのみによって荒らした後にはんだ付け用電極（１２ｂ）を形成するか、または、当該はんだ付け面（１１）を研削し、この研削面をさらにエッチングによって荒らした後にはんだ付け用電極（１２ｂ）を形成すること」を意味する。
【００３７】
本発明は、半導体素子のはんだ付け面に付着する上記付着成分に起因するガスを、はんだ付け用電極を透過しにくくさせることに着目してなされたものである。
【００３８】
それによれば、半導体素子（１０）におけるはんだ付け用電極（１２ｂ）が、はんだ付けの後に残存するため、半導体素子（１０）におけるはんだ付け面（１１）を研削することやエッチングすることによって荒らしたとしても、この荒らされた面に付着した成分に起因するガスが、はんだ中に拡散しようとする際に、この残存するはんだ付け用電極（１２ｂ）がフタの役割をすると考えられる。
【００３９】
実際に、本発明者らが検討したところ、本発明によれば、従来に比べて、はんだ（３０）中のボイドの発生を大幅に低減することができた。
【００４０】
よって、本発明によれば、はんだ付け用電極（１２ｂ）が形成された半導体素子（１０）を基材（２０）にはんだ付けする半導体装置において、はんだ（３０）中のボイドを極力低減できるような製造方法を提供することができる。
【００４１】
ここで、請求項１０に記載の発明のように、請求項９に記載の半導体装置に製造方法において、はんだ付け用電極（１２ｂ）として、Ｎｉからなり且つはんだ付け前の膜厚が８００ｎｍ以上の厚いものを採用すれば、半導体素子（１０）におけるはんだ付け用電極（１２ｂ）をはんだ付けの後に適切に残存させることができる。
【００４２】
また、請求項１１に記載の発明のように、請求項９または請求項１０に記載の半導体装置の製造方法においては、はんだ付けの温度は２９０℃以上とすることができる。
【００４３】
上記した請求項９に記載の製造方法によれば、はんだ付けの温度を２９０℃以上とボイドが発生しやすい高い温度とした場合であっても、はんだ付け後に残存するはんだ付け用電極（１２ｂ）により、ガスの発生を抑え、ボイドの発生を抑制できる。
【００４４】
また、請求項１２に記載の発明のように、請求項１１に記載の半導体装置の製造方法において、はんだ（３０）としては、Ｓｎ−Ａｇ、Ｓｎ−Ａｇ−Ｃｕ、Ｓｎ−Ｃｕ、Ｓｎ−Ｃｕ−Ｎｉのいずれかであって、Ｓｎ量が９５％以上であるＰｂフリーはんだを用いることができる。
【００４５】
ここで、請求項１３に記載の発明のように、請求項１ないし請求項１２に記載の半導体装置の製造方法においては、はんだ（３０）として、はんだペレットを採用することができる。
【００４６】
また、請求項１４に記載の発明のように、請求項１ないし請求項１２に記載の半導体装置の製造方法においては、はんだ（３０）として、はんだペーストを採用することができる。
【００４７】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
【発明を実施するための最良の形態】
【００４８】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。
【００４９】
（第１実施形態）
図１（ａ）は、本発明の第１実施形態に係る半導体装置１００の概略的な断面構成を示す図であり、図１（ｂ）は、（ａ）中の半導体素子１０におけるはんだ付け前の電極部１１２の拡大断面構成を示す図である。
【００５０】
半導体素子１０は、ウェハ状態にてシリコン半導体などの半導体基板にトランジスタなどの素子を、半導体プロセスを用いて製造し、これをカットしてチップ化したものであり、たとえばパワー素子などである。この半導体素子１０におけるはんだ付け面１１には電極部１２が形成されている。
【００５１】
図１（ｂ）に示されるように、はんだ付け前の電極部１２は、はんだ付け面１１側から、Ｔｉ（チタン）からなるＴｉ層１２ａ、Ｎｉ（ニッケル）からなるＮｉ層１２ｂ、Ａｕ（金）からなるＡｕ層１２ｃが、順次、スパッタリングなどにより成膜され積層されて構成されている。
【００５２】
ここで、電極部１２の３層１２ａ、１２ｂ、１２ｃのうちＮｉ層１２ｂが、はんだ付け用電極１２ｂとして構成されており、Ｔｉ層１２ａは、半導体素子１０とはんだ付け用電極１２ｂとの密着性を確保するための層であり、Ａｕ層１２ｃは、はんだ付け用電極１２ｂの酸化を防止するための層である。
【００５３】
本実施形態において、これら３層１２ａ、１２ｂ、１２ｃの膜厚は、たとえば、Ｔｉ層１２ａが２５０ｎｍ、Ｎｉ層１２ｂが６００ｎｍ、Ａｕ層１２ｃが５０ｎｍとすることができる。
【００５４】
この半導体素子１０は、はんだ付け面１１側すなわち電極部１２を基材２０に対向させた状態で、はんだ３０を介してはんだ接合されている。それにより、半導体素子１０と基材２０とは、はんだ３０を介して電気的、熱的、機械的に接合されている。
【００５５】
基材２０は、特に限定されるものではないが、ヒートシンクやリードフレームあるいは配線基板などを採用することができる。
【００５６】
はんだ３０は、この種の半導体装置においてはんだ付けに使用されるものであれば限定されないが、Ｓｎ（スズ）量が６０％以上のものを用いることが好ましい。
【００５７】
具体的には、Ｓｎを基成分としたＳｎ−Ａｇ、Ｓｎ−Ａｇ−Ｃｕ、Ｓｎ−Ｃｕ、Ｓｎ−Ｃｕ−Ｎｉなどを採用できる。また、このような各はんだとしては、Ｓｎ量が９５％以上であるＰｂフリーはんだを採用することができる。
【００５８】
次に、本実施形態の半導体装置１００の製造方法について、図２を参照して述べる。本実施形態の製造方法は、半導体素子のはんだ付け面に付着する付着成分の量を低減することに着目してなされたものである。
【００５９】
図２は、本製造方法を示す工程図である。なお、図２（ａ）〜（ｅ）までは、ウェハ状態の半導体素子１０を示している。まず、図２（ａ）に示されるように、通常の半導体工程を用い、ウェハ状態の半導体素子１０の表面側にトランジスタなどの素子１０ａを形成する。
【００６０】
次に、ウエハ状態の半導体素子１０の裏面すなわちはんだ付け面１１を、研削する。まず、図２（ｂ）に示されるように、砥石Ｋ１を用いウエハの厚さを、たとえば２５０μｍまで薄くする。このときに用いられる砥石Ｋ１は、たとえば＃３２５程度の粗いものを用いる。
【００６１】
次に、図２（ｃ）に示されるように、＃２０００程度のより細かい砥石Ｋ２を用いて、半導体素子１０のはんだ付け面１１の仕上げ研削を行い、前の砥石Ｋ１の研削によるダメージ層を除去する。ここで、ダメージ層とは、研削による欠陥やクラックなどが存在する層である。
【００６２】
このように、ウェハ状態の半導体素子１０におけるはんだ付け面１１を研削した後、この研削面をエッチングによって当該研削面よりも滑らかな平滑面とする。たとえば、図２（ｄ）に示されるように、混酸を用いたウエットエッチングを行い、研削面を鏡面程度に滑らかに加工する。
【００６３】
ここで、混酸としては、シリコンをエッチング可能なエッチング液であればよく、特に限定されない。また、混酸によるエッチング方法としては、たとえば、図２（ｄ）に示されるように、半導体素子１０を回転させながら、はんだ付け面１１の上方から共される、いわゆるスピンエッチャーの方法を採用することができる。
【００６４】
たとえば、エッチング液としては、ＨＮＯ3−ＨＦ−Ｈ2ＳＯ4（硝酸とフッ酸と硫酸の混合物）の混酸、あるいは、このＨＮＯ3−ＨＦ−Ｈ2ＳＯ4混酸にさらにＨ3ＰＯ4（リン酸）を混合した混酸などを採用できる。また、これらの混酸においては、組成や成分を変えることによりエッチング面の粗さを制御できることは周知である。
【００６５】
このエッチング工程によってはんだ付け面１１は平滑面となるが、この平滑面としての鏡面の平滑化の程度は、原子間力顕微鏡を用いると、算術平均粗さ（Ｒａ）では２ｎｍ以下である。
【００６６】
参考までに、上記した＃２０００の粗さの砥石Ｋ２による研削面は、原子間力顕微鏡では２５ｎｍ以下、段差計ではＲａ＝１０ｎｍ以下と測定される。この計測器による違いは、測定用端針の先端径によるものと考えられる。
【００６７】
この後、図２（ｅ）に示されるように、平滑面となったはんだ付け面１１に対し、はんだ付け用電極１２ｂを含む上記電極部１２を形成する。具体的には、スパッタリングなどの真空装置を用い、ウエハ状態の半導体素子１０のはんだ付け面１１に、厚さ２５０ｎｍのＴｉ層１２ａ、厚さ６００ｎｍのＮｉ層１２ｂ、厚さ５０ｎｍのＡｕ層１２ｃを順次成膜する。
【００６８】
この後、ウエハを個片化し、チップとすることで、上記図１に示されるはんだ付け用電極１２ｂを有する半導体素子１０ができあがる。
【００６９】
続いて、この半導体素子１０を基材２０の上に搭載するとともに、半導体素子１０の電極部１２と基材２０との間に、はんだ３０としてのはんだペレットを介在設定する。このはんだペレットとしては、はんだ泊などを採用することができる。
【００７０】
そして、通常のはんだリフローと同様、水素などの還元雰囲気中にて、はんだ３０の固相線温度以上に加熱してはんだ３０をリフローさせることにより、はんだ付けを行う。こうして半導体素子１０と基材２０とがはんだ接合され、図２（ｆ）に示されるように、上記半導体装置１００ができあがる。
【００７１】
このとき、はんだ３０としては、上述したように、たとえば、Ｓｎ量が６０％以上のいわゆるＰｂフリーはんだであるＳｎ基はんだ（Ｓｎ−Ａｇ、Ｓｎ−Ａｇ−Ｃｕ、Ｓｎ−Ｃｕ、Ｓｎ−Ｃｕ−Ｎｉ系）などを用いることができる。
【００７２】
ここで、一例として、９６．５％Ｓｎ−３．５％Ａｇのはんだ３０を用いた場合、固相線温度である約２２０℃以上に加熱してはんだ付けを行う。はんだ付けの条件は、一般的な水素還元雰囲気炉を用いて、固相線温度以上に約３分以上加熱して、ピーク温度を２９０℃以上にしてはんだ付けを行う。
【００７３】
図３は、この９６．５％Ｓｎ−３．５％Ａｇのはんだ３０を用いた場合のはんだ付けの温度プロファイルの一例を示す図であり、横軸に経過時間（秒）、縦軸に温度（℃）をとってある。ここでは、ピーク温度は３００℃となっている。
【００７４】
このように、本実施形態によれば、はんだ付け用電極１２ｂが形成された半導体素子１０を基材２０にはんだ付けする半導体装置１００の製造方法において、半導体素子１０におけるはんだ付け面１１を研削した後、この研削面をエッチングによって当該研削面よりも滑らかな平滑面とし、次に、前記平滑面にはんだ付け用電極１２ｂを形成し、しかる後、半導体素子１０と基材２０との間に、はんだ３０を介在設定し、続いて、はんだ３０の固相線温度以上に加熱してはんだ３０をリフローさせることにより、はんだ付けを行うことを特徴とする製造方法が提供される。
【００７５】
それによれば、従来に比べて、はんだ３０中のボイドの発生を大幅に低減することができる。
【００７６】
図４は、上記した本実施形態の製造方法により製造された半導体装置１００における、はんだ付け状態を、Ｘ線透過像で観察した結果に基づいて模式的に示す図である。この図４に示されるように、はんだ３０中にボイドＢは、ほとんど発生していないことが確認された。
【００７７】
次に、本実施形態の製造方法におけるボイド抑制の推定メカニズムについて、従来の製造方法の例すなわち比較例についても触れつつ、説明する。まず、比較例について説明する。
【００７８】
比較例１：図５は、比較例１としての従来の半導体装置の製造方法を示す工程図である。なお、図５（ａ）〜（ｃ）までは、ウェハ状態の半導体素子１０を示している。まず、図５（ａ）に示されるように、上記図２（ａ）の工程と同様に、ウェハ状態の半導体素子１０の表面側にトランジスタなどの素子１０ａを形成する。
【００７９】
次に、図５（ｂ）に示されるように、ウエハ状態の半導体素子１０の裏面すなわちはんだ付け面１１を、＃３２５程度の粗い砥石Ｋ１を用いて研削する。この研削後、研削されたシリコンのくずを取り除くため、水洗が行われる。また、砥石Ｋ１は、砥粒およびそれを固定するレジンからなっている。
【００８０】
次に、図５（ｃ）に示されるように、上記図２（ｅ）の工程と同様に、はんだ付け面１１にはんだ付け用電極１２ｂを含む上記電極部１２を形成する。すなわち、具体的には、スパッタリングなどにより、はんだ付け面１１に、厚さ２５０ｎｍのＴｉ層１２ａ、厚さ６００ｎｍのＮｉ層１２ｂ、厚さ５０ｎｍのＡｕ層１２ｃを成膜する。
【００８１】
この後、ウエハを個片化し、チップとすることで、比較例としてのはんだ付け用電極１２ｂを有する半導体素子１０ができあがる。
【００８２】
続いて、上記した本実施形態の製造方法と同様に、この半導体素子１０を基材２０の上に搭載するとともに、半導体素子１０の電極部１２と基材２０との間に、はんだ３０としてのはんだペレットを介在設定する。
【００８３】
そして、通常のはんだリフローと同様、水素などの還元雰囲気中にて、はんだ３０の固相線温度以上に加熱してはんだ３０をリフローさせることにより、はんだ付けを行う。こうして半導体素子１０と基材２０とがはんだ接合され、図５（ｄ）に示されるように、本比較例１の半導体装置ができあがる。
【００８４】
この比較例１においても、はんだ３０として、上記した９６．５％Ｓｎ−３．５％Ａｇのはんだ３０を用い、固相線温度である約２２０℃以上に加熱してはんだ付けを行う。そのはんだ付けの温度プロファイルは上記図３と同様である。
【００８５】
比較例２：上記比較例１において、はんだ３０として従来のＰｂ入りはんだであるＳｎ１０％−Ｐｂ９０％はんだを用い、リフローのピーク温度を３５０℃としたこと以外は、上記比較例１と同様に製造を行い、本比較例２の半導体装置を製造した。
【００８６】
図６（ａ）は、上記比較例１により製造された半導体装置におけるはんだ付け状態を、Ｘ線透過像で観察した結果に基づいて模式的に示す図であり、図６（ｂ）は、上記比較例２により製造された半導体装置におけるはんだ付け状態を、Ｘ線透過像で観察した結果に基づいて模式的に示す図である。
【００８７】
図６に示されるように、Ｎｉと合金化しやすいＳｎの少ない比較例２のＳｎ１０％−Ｐｂ９０％はんだでは、はんだ３０中のボイドＢの発生量は比較的少ない（図６（ｂ）参照）が、はんだ中のＳｎ量が多い比較例１のＰｂフリーはんだでは、ボイドＢが非常に多く発生していることが確認された（図６（ａ）参照）。
【００８８】
比較例１において、Ｐｂフリーはんだの場合に、はんだ３０中に大量にボイドＢが発生するメカニズムは次のように推定される。図７は、当該推定メカニズムを説明するための概略断面図である。
【００８９】
また、この図７は、上述した比較例１におけるはんだ付けの条件、すなわち、９６．５％Ｓｎ−３．５％Ａｇのはんだ３０を用い、リフローのピーク温度を３００℃とし、はんだ付け面１１を＃３２５の粗い砥石Ｋ１による研削面とし、Ｎｉ層１２ｂの膜厚を６００ｎｍとした場合の図である。
【００９０】
上記比較例１の製造方法では、ＳｎはＮｉと合金を形成しやすいＳｎ量が多いＰｂフリーはんだを用いているため、図７に示されるように、はんだ付け後においては、はんだ付け用電極１２であるＮｉ層１２ｂは、Ｓｎと合金化してＮｉ−Ｓｎ層１３となり、膜厚が減少し、ひいては消失に至る。
【００９１】
そうなると、上記したような半導体素子１０のはんだ付け面１１に付着した成分すなわちボイド発生源１４に起因するガスに対して、フタのような機能を果たすＮｉ層１２ｂが無くなるため、当該ガスが、はんだ３０中に拡散し、ボイドＢとなる。
【００９２】
なお、Ｔｉ層１２ａは、存在するが、このＴｉ層１２ａは比較的薄いものであり、また、ポーラスな膜であると考えられる。そのため、上記ボイド発生源１４から発生するガスは、Ｔｉ層１２ａを透過してはんだ３０中に拡散すると考えられる。このようにして、比較例１ではボイドＢが大量に発生すると推定される。
【００９３】
また、上記ボイド発生源１４から発生するガスの種類としては、本発明者らの検討によれば、主として水、ＣＯ2、ハイドロカーボンの３種が確認された。これは、上記比較例１におけるウェハをＴＧ−ＭＳ分析（熱重量−質量分析）した結果からわかったものである。
【００９４】
図８は、このＴＧ−ＭＳ分析結果の一例を示す図である。図８において、（ａ）は水（Ｈ2Ｏ）に関し、（ｂ）はＣＯ2に関し、（ｃ）はハイドロカーボンに関し、また、（ａ）〜（ｃ）において、横軸に時間（分）、縦軸にガス発生量（ｗｔｐｐｂ／秒）、温度（℃）をとっている。
【００９５】
図８からわかるように、比較例１すなわちはんだ付け面１１を従来の粗い研削面とした場合では、３００℃以上で水、ＣＯ2、ハイドロカーボンが大量に脱離していることが確認された。これらのガス種中で、水の原因は研削後の流水洗、ＣＯ2及びハイドロカーボンは砥石固定用のレジンと推定される。
【００９６】
また、図８では、本実施形態、すなわちはんだ付け面１１を鏡面相当の平滑面にした場合は、３００℃以上での水、ＣＯ2、ハイドロカーボンの脱離は無くなることが確認されている。
【００９７】
こうした比較例についての検討結果を参照しながら、本実施形態におけるボイド抑制の推定メカニズムについて説明する。図９は、当該推定メカニズムを説明するための概略断面図である。
【００９８】
また、この図９は、上述した本実施形態の製造方法の一例としての条件、すなわち、９６．５％Ｓｎ−３．５％Ａｇのはんだ３０を用い、リフローのピーク温度を３００℃とし、はんだ付け面１１を鏡面とし、Ｎｉ層１２ｂの膜厚を６００ｎｍとした場合の図を示すものである。
【００９９】
本実施形態の製造方法において、Ｓｎ量が６０％以上であるＰｂフリーはんだを用いた場合、はんだ３０中のＳｎ量が多い。そのため、図９に示されるように、はんだ付け後においては、はんだ付け用電極１２であるＮｉ層１２ｂは、Ｓｎと合金化してＮｉ−Ｓｎ合金層１３となり消失している。
【０１００】
しかしながら、本実施形態では、上記比較例とは異なり、半導体素子１０におけるはんだ付け面１１を平滑面とすることで、はんだ付け面１１を、従来に比べて表面積が小さく且つ極力平滑化されたものにできている。そのため、上記した水、ＣＯ2、ハイドロカーボンなどのボイド発生源の付着量を、従来に比べて大幅に低減することができると考えられる。
【０１０１】
さらに、本実施形態では、はんだ付け面１１上のＴｉ層１２ａが、従来のように粗い研削面ではなく鏡面上に成膜されたものであるため、その膜質が緻密化されてガスのフタをする役割を果たしているとも考えられる。
【０１０２】
本実施形態の製造方法によれば、このようなメカニズムが推定されるが、いずれにせよ、実際に、上記図４と上記図６（ａ）とにおけるボイド発生状態の比較からわかるように、本実施形態によれば、従来に比べて、はんだ３０中のボイドＢの発生を大幅に低減することができている。
【０１０３】
以上のように、本実施形態によれば、はんだ付け用電極１２ｂが形成された半導体素子１０を基材２０にはんだ付けする半導体装置１００において、はんだ３０中のボイドＢを極力低減できるような製造方法を提供することができる。
【０１０４】
ここで、本実施形態の製造方法においては、上述したように、はんだ３０として、Ｓｎ量が６０％以上のものを用いることが好ましい。これは、本実施形態の製造方法が、ボイドＢが発生しやすいＳｎを多量に含有したはんだ３０に対して、上記した効果を有効に発揮するためである。
【０１０５】
また、本実施形態の製造方法において、はんだ３０のリフローのピーク温度を２９０℃以上とすることが好ましい。
【０１０６】
上述したように、Ｓｎ量が６０％以上のはんだ３０を用いた場合、これらのはんだ３０の固相線温度は、通常２２０℃前後である。そのため、はんだ３０のリフローのピーク温度を２９０℃以上とすれば、実効的にリフローを行うに十分な加熱を行うことができ、好ましい。
【０１０７】
また、本実施形態の製造方法においては、半導体素子１０におけるはんだ付け面１１を平滑面とする場合、ウエットエッチングにて形成された鏡面とすることが好ましい。これは、上述した各図のデータから明らかに立証されるものである。なお、はんだ付け面１１を平滑面とする場合、ドライエッチングにより行ってもよい。
【０１０８】
（第２実施形態）
本発明の第２実施形態は、半導体素子１０のはんだ付け面１１に付着する上記付着成分に起因するガスを、はんだ付け用電極１１を透過しにくくさせることに着目してなされたものである。
【０１０９】
上記第１実施形態では、半導体素子１０のはんだ付け面１１が鏡面に相当する平滑面となるため、アンカー効果が減少し、はんだ付け用電極１２ｂを含む電極部１２が剥離する場合がある。
【０１１０】
そのような場合、単純には、はんだ付け面１１の面粗度を粗くすることが有効であるが、はんだ付け面１１の表面積が増加するため、上記ボイド発生源１４の付着量が多くなり、ガス発生量が増加して、ボイドが多く発生する恐れがある。
【０１１１】
そのような場合は、ガスに対してフタのような役割を果たすはんだ付け用電極１２ｂを残存させることが有効である。本実施形態は、このように、はんだ付け用電極１２ｂを、はんだ付け後においても残存させる製造方法を提供するものである。
【０１１２】
本実施形態の製造方法について、上記第１実施形態と相違するところを中心に述べる。この本実施形態の製造方法は、上記図２を参照して説明される。
【０１１３】
まず、上記第１実施形態と同様に、通常の半導体工程を用い、ウェハ状態の半導体素子１０の表面側にトランジスタなどの素子１０ａを形成する（図２（ａ）参照）。
【０１１４】
次に、ウエハ状態の半導体素子１０の裏面すなわちはんだ付け面１１を、研削する。具体的には、上記第１実施形態と同様に、たとえば＃３２５程度の粗い砥石Ｋ１を用いウエハの厚さを、たとえば２５０μｍまで薄くし（図２（ｂ）参照）、次に、＃２０００程度のより細かい砥石Ｋ２を用いて、半導体素子１０のはんだ付け面１１の仕上げ研削を行う（図２（ｃ）参照）。
【０１１５】
このように、ウェハ状態の半導体素子１０におけるはんだ付け面１１を研削した後、この研削面を、たとえば、混酸を用いたウエットエッチングを行い、研削面を鏡面程度に滑らかに加工する（図２（ｄ）参照）。
【０１１６】
そして、この鏡面に仕上げられたはんだ付け面１１を、鏡面加工に用いたエッチング液とは異なるエッチング液を用いて、ウェットエッチングを行い、荒らす。この荒らされた面は、段差計による算術平均あらさ（Ｒａ）の測定結果によれば、２３５ｎｍ程度のものである。
【０１１７】
ここで、エッチング液としては、上記第１実施形態にて述べたような混酸を採用でき、また、鏡面加工と上記の荒らす処理とでエッチング液を変更することは、上記したように、混酸の組成や成分を変えることによりエッチング面の粗さを制御できることから、容易に実行できる。
【０１１８】
なお、本実施形態においては、上記鏡面加工は省略してもよい。すなわち、＃２０００程度の細かい砥石Ｋ２を用いた研削の後に、この研削面に対してウェットエッチングを行い、上記の荒らす処理を行ってもよい。また、この荒らす処理はドライエッチングにより行ってもよい。
【０１１９】
この後、上記第１実施形態と同様に、荒らされた面となったはんだ付け面１１にはんだ付け用電極１２ｂを含む上記電極部１２を形成する（図２（ｅ）参照）。ただし、本実施形態では、はんだ付け用電極１２であるＮｉ層１２ｂの厚さは、８０００ｎｍ以上、望ましくは１０００ｎｍ程度とする。
【０１２０】
なお、本実施形態においては、ウエハ状態の半導体素子１０のはんだ付け面１１を、＃３２５程度の粗い砥石Ｋ１を用いて研削したのみの状態で、この荒い研削面すなわち荒らされた面となったはんだ付け面１１に、はんだ付け用電極１２ｂを含む上記電極部１２を形成するようにしてもよい。
【０１２１】
つまり、本実施形態においては、半導体素子１０のはんだ付け面１１を研削することのみによって荒らした後にはんだ付け用電極１２ｂを形成してもよいし、または、当該はんだ付け面１１を研削しこの研削面をさらにエッチングによって荒らした後にはんだ付け用電極１２ｂを形成するようにしてもよい。
【０１２２】
この後、ウエハを個片化し、チップとすることで、本実施形態におけるはんだ付け用電極１２ｂを有する半導体素子１０ができあがる。
【０１２３】
続いて、上記第１実施形態と同様に、この半導体素子１０を基材２０の上に搭載するとともに、半導体素子１０の電極部１２と基材２０との間に、はんだ３０としてのはんだペレットを介在設定する。
【０１２４】
そして、上記第１実施形態と同様に、通常のはんだリフローと同様の水素などの還元雰囲気中にて、はんだ３０の固相線温度以上に加熱してはんだ３０をリフローさせることにより、はんだ付けを行う。
【０１２５】
本実施形態においても、はんだ３０としては上記第１実施形態と同様のものを採用することができる。たとえば、９６．５％Ｓｎ−３．５％Ａｇのはんだ３０を用いた場合、はんだ付けの条件は、一般的な水素還元雰囲気炉を用いて、固相線温度以上に約３分以上加熱して、ピーク温度を２９０℃以上にしてはんだ付けを行う。
【０１２６】
より具体的には、本実施形態においても、ピーク温度が３００℃である上記図３に示される温度プロファイルを採用することができる。
【０１２７】
そして、本実施形態の製造方法では、半導体素子１０におけるはんだ付け用電極１２ｂすなわちＮｉ層１２ｂを、はんだ付けの後に残存するようにしている。換言すれば、半導体素子１０におけるはんだ付け用電極１２ｂがはんだ付けの後に残存するように、はんだ付け条件を設定している。
【０１２８】
こうして、半導体素子１０と基材２０とがはんだ接合され、はんだ付け用電極１２が残存した状態で本実施形態の半導体装置ができあがる。
【０１２９】
このように、本実施形態によれば、はんだ付け用電極１２ｂが形成された半導体素子１０を基材２０にはんだ付けする半導体装置１００の製造方法において、次のような点を特徴とする製造方法が提供される。
【０１３０】
すなわち、半導体素子１０におけるはんだ付け面１１を研削することのみによって荒らした後、または、当該はんだ付け面１１を研削した後さらにこの研削面をエッチングによって荒した後に、前記荒らされた面にはんだ付け用電極１２ｂを形成し、しかる後、半導体素子１０と基材２０との間に、はんだ３０を介在設定し、続いて、はんだ３０の固相線温度以上に加熱してはんだ３０をリフローさせることにより、はんだ付けを行い、半導体素子１０におけるはんだ付け用電極１２ｂを、はんだ付けの後に残存するようにしたことを特徴とする製造方法が提供される。
【０１３１】
それによれば、従来に比べて、はんだ３０中のボイドの発生を大幅に低減することができる。このことは、上記第１実施形態と同様、はんだ付け状態を、Ｘ線透過像で観察した結果、確認されている。
【０１３２】
次に、本実施形態の製造方法におけるボイド抑制の推定メカニズムについて、説明する。図１０は、当該推定メカニズムを説明するための概略断面図である。
【０１３３】
また、この図１０は、上述した本実施形態の製造方法の一例としての条件、すなわち、９６．５％Ｓｎ−３．５％Ａｇのはんだ３０を用い、リフローのピーク温度を３００℃とし、はんだ付け面１１をエッチングで荒らされた面（Ｒａ＝２３５ｎｍ程度）とし、Ｎｉ層１２ｂの膜厚を１０００ｎｍとした場合の図を示すものである。
【０１３４】
本実施形態の製造方法においても、Ｓｎ量が６０％以上であるＰｂフリーはんだを用いた場合、はんだ３０中のＳｎ量が多い。そして、Ｎｉ層１２ｂは、はんだ３０中のＳｎと反応し、Ｎｉ−Ｓｎ合金層１３を形成し、Ｎｉ層１２ｂの膜厚は減少する。
【０１３５】
しかし、本実施形態の製造方法では、Ｎｉ層１２ｂは、初期膜厚が１０００ｎｍと十分に厚いため、図１０に示されるように、Ｓｎとの反応後すなわちはんだ付け後も、はんだ付け用電極１２ｂとしてのＮｉ層１２ｂが残存している。
【０１３６】
そのため、その残ったＮｉ層１２ｂが、はんだ付け面１１から発生するガスのはんだ３０への拡散を防ぐフタのような役割を果たすため、当該ガスのはんだ３０中への拡散が防止され、はんだ３０中にボイドは、ほとんど発生しないと考えられる。
【０１３７】
つまり、本実施形態によれば、電極部１２の密着性を向上させるべく、半導体素子１０におけるはんだ付け面１１をエッチングまたは研削することのみによって荒らしているため、上記第１実施形態のように、はんだ付け面１１を平滑面とすることによるボイド発生源の付着量低減の効果はそれほど無いが、はんだ付け後に残存するはんだ付け用電極１２ｂが、上記したフタの役割をするため、ボイド発生を抑制できると考えられる。
【０１３８】
以上のように、本実施形態によれば、はんだ付け用電極１２ｂが形成された半導体素子１０を基材２０にはんだ付けする半導体装置１００において、はんだ３０中のボイドＢを極力低減できるような製造方法を提供することができる。
【０１３９】
ここで、本実施形態の半導体装置に製造方法においては、上述したように、はんだ付け用電極１２ｂとして、Ｎｉからなり且つはんだ付け前の膜厚が８００ｎｍ以上、好ましくは１０００ｎｍ以上の厚いものを採用することが好ましい。
【０１４０】
それによれば、半導体素子１０におけるはんだ付け用電極１２ｂをはんだ付けの後に適切に残存させることができる。
【０１４１】
実際に、本発明者らが検討したところ、本実施形態の製造方法において、はんだ付け電極１２ｂとしてのＮｉ層１２ｂの膜厚を６００ｎｍとした場合では、ボイドの発生の抑制効果が小さく従来と同程度にボイドが発生したが、８００ｎｍ、１０００ｎｍの場合は、大幅なボイドの低減が確認された。
【０１４２】
つまり、本実施形態の製造方法によれば、はんだ付け前のはんだ付け用電極１２ｂとして、半導体素子１０におけるはんだ付け用電極１２ｂがはんだ付けの後に残存するような膜厚を有するものを用いている、とも言える。
【０１４３】
また、本実施形態の製造方法においては、はんだ付けの温度は２９０℃以上とすることができる。このように、はんだ付けの温度を２９０℃以上とボイドが発生しやすい高い温度とした場合であっても、はんだ付け後に残存するはんだ付け用電極１２ｂにより、ガスの発生を抑え、ボイドの発生を抑制できる。
【０１４４】
（第３実施形態）
本発明の第３実施形態は、半導体素子のはんだ付け面に付着する上記付着成分に起因するガスの発生を抑えるために、はんだのリフロー温度を低くすることに着目してなされたものである。
【０１４５】
また、半導体装置の用途によっては、上記第２実施形態のようにＮｉ層１２ｂの膜厚を厚くすると、膜応力により、電極が剥離してしまうことがある。その場合は、Ｎｉ層１２ｂを薄くすることが有効である。
【０１４６】
しかし、Ｎｉ層１２ｂを薄くすると、上記第２実施形態のように、半導体素子１０のはんだ付け面１１をエッチングまたは研削のみにより荒らされた面とした場合には、はんだ付け後にＮｉ層１２ｂが消失してしまい、従来のように、ガスの拡散によるはんだ中でのボイド発生が起こることになる。
【０１４７】
本発明者らは、このような問題に対して、上記第１実施形態の図８に示される知見に着目した。すなわち、半導体素子１０のはんだ付け面１１に付着した成分に起因するガスは、おおよそ３００℃を超える温度で発生しやすいことに着目し、リフロー温度を低下させることが有効であると考えた。
【０１４８】
本実施形態は、このように、はんだ付けの際のリフロー温度を低くした製造方法を提供するものである。本実施形態の製造方法について、上記第２実施形態と相違するところを中心に述べる。
【０１４９】
まず、上記第１および第２実施形態と同様に、通常の半導体工程を用い、ウェハ状態の半導体素子１０の表面側にトランジスタなどの素子１０ａを形成する。
【０１５０】
次に、上記第２実施形態と同様に、ウエハ状態の半導体素子１０の裏面すなわちはんだ付け面１１を、たとえば＃３２５程度の粗い砥石Ｋ１を用いて研削し、次に、＃２０００程度のより細かい砥石Ｋ２を用いて、仕上げ研削を行う。
【０１５１】
このように、ウェハ状態の半導体素子１０におけるはんだ付け面１１を研削した後、上記第２実施形態と同様に、この研削面をウェットエッチングによって鏡面程度に滑らかに加工し、続いて、鏡面加工に用いたエッチング液とは異なるエッチング液を用いて、ウェットエッチングを行い、荒らす。なお、本実施形態においても、上記鏡面加工は省略してもよい。
【０１５２】
この後、上記第２実施形態と同様に、荒らされた面となったはんだ付け面１１にはんだ付け用電極１２ｂを含む上記電極部１２を形成する。ただし、本実施形態では、上記第１実施形態の例と同様、はんだ付け用電極１２であるＮｉ層１２ｂの厚さは、６０００ｎｍ程度とし、上記第２実施形態よりも薄くする。
【０１５３】
なお、本実施形態においても、ウエハ状態の半導体素子１０のはんだ付け面１１を、＃３２５程度の粗い砥石Ｋ１を用いて研削したのみの状態で、この荒い研削面すなわち荒らされた面となったはんだ付け面１１に、はんだ付け用電極１２ｂを含む上記電極部１２を形成するようにしてもよい。
【０１５４】
つまり、本実施形態においても、半導体素子１０のはんだ付け面１１を研削することのみによって荒らした後にはんだ付け用電極１２ｂを形成してもよいし、または、当該はんだ付け面１１を研削しこの研削面をさらにエッチングによって荒らした後にはんだ付け用電極１２ｂを形成するようにしてもよい。
【０１５５】
この後、ウエハを個片化し、チップとすることで、本実施形態におけるはんだ付け用電極１２ｂを有する半導体素子１０ができあがる。
【０１５６】
続いて、上記第１実施形態と同様に、この半導体素子１０を基材２０の上に搭載するとともに、半導体素子１０の電極部１２と基材２０との間に、はんだ３０としてのはんだペレットを介在設定する。
【０１５７】
そして、本実施形態でも、通常のはんだリフローと同様の水素などの還元雰囲気中にて、はんだ３０の固相線温度以上に加熱してはんだ３０をリフローさせることにより、はんだ付けを行う。ただし、本実施形態では、、はんだ３０の固相線温度以上ではあっても、３００℃以下の温度にて加熱を行い、はんだ３０をリフローさせる。
【０１５８】
本実施形態においても、はんだ３０としては上記第１実施形態と同様のものを採用することができる。たとえば、９６．５％Ｓｎ−３．５％Ａｇのはんだ３０を用いた場合、はんだ付けの条件は、一般的な水素還元雰囲気炉を用いて、固相線温度以上に約３分以上加熱する。
【０１５９】
この場合、上記実施形態では、ピーク温度を２９０℃以上にしてはんだ付けを行っていたが、本実施形態では、還元雰囲気を維持可能なぎりぎりの領域として、３００℃以下、好ましくは２９０℃以下の温度ではんだ付けを行う。具体的には、ピーク温度が２５０℃以上３００℃以下、好適には２６０℃以上２８０℃以下とする。
【０１６０】
こうして、はんだ付けを行うと、半導体素子１０と基材２０とがはんだ接合され、本実施形態の半導体装置ができあがる。
【０１６１】
このように、本実施形態によれば、はんだ付け用電極１２ｂが形成された半導体素子１０を基材２０にはんだ付けする半導体装置１００の製造方法において、半導体素子１０におけるはんだ付け面１１を研削することのみによって荒らした後、または、当該はんだ付け面１１を研削した後さらにこの研削面をエッチングによって荒した後に、前記荒らされた面にはんだ付け用電極１２ｂを形成し、しかる後、半導体素子１０と基材２０との間に、はんだ３０を介在設定し、続いて、はんだ３０の固相線温度以上であって且つ３００℃以下の温度に加熱してはんだ３０をリフローさせることにより、はんだ付けを行うことを特徴とする製造方法が提供される。
【０１６２】
上述したように、半導体素子１０におけるはんだ付け面１１に付着した成分によるガスは、おおよそ３００℃を超える温度で発生しやすい（図８参照）。
【０１６３】
本実施形態の製造方法では、はんだ３０のリフロー温度を３００℃以下と低くしているため、半導体素子１０におけるはんだ付け面１１をエッチングまたは研削することのみによって荒らしたとしても、この荒らされた面に付着した成分のガス化を抑制することができる。そして、その結果として、はんだ３０中のボイドの発生を大幅に低減することができる。
【０１６４】
図１１は、本実施形態におけるボイド抑制の具体的な効果を示す図である。図１１において、横軸はリフローピーク温度（℃）、縦軸はボイド比率（％）を示している。ここで、リフローピーク温度は、上記図４に示される温度プロファイルにおいて、ピーク温度を変えたものである。
【０１６５】
また、ボイド比率は、上記図４や図６に模式的に示されるようなＸ線透過像から求めたもので、ボイドの面積をはんだ付け面１１におけるはんだ３０の面積にて除したものに１００を乗じたものである。このボイド比率は、３％以下であれば、実用上問題ないレベルにあると言える。
【０１６６】
この図１１に示されるように、リフローピーク温度を３００℃以下とすれば、実際に、ボイド比率を３％以下に抑えることができている。また、リフローピーク温度を２９０℃以下とすれば、より確実に、ボイド比率を３％以下にとどめることができるようになっている。
【０１６７】
以上のように、本実施形態によれば、はんだ付け用電極１２ｂが形成された半導体素子１０を基材２０にはんだ付けする半導体装置１００において、はんだ３０中のボイドＢを極力低減できるような製造方法を提供することができる。
【０１６８】
また、本実施形態の半導体装置の製造方法においては、はんだ付け用電極１２ｂとして、Ｎｉからなり且つはんだ付け前の膜厚が８００ｎｍ未満のものを用いることができる。具体的には、上記した本実施形態の例のように６００ｎｍとできる。
【０１６９】
本実施形態の製造方法によれば、はんだ付け用電極１２ｂを、Ｎｉからなり且つはんだ付け前の膜厚が８００ｎｍ未満の薄いものとした場合であっても、はんだ３０のリフロー温度を３００℃以下と低くしているため、ボイドの発生を大幅に低減することができる。
【０１７０】
（他の実施形態）
なお、上記実施形態では、はんだ付けは、水素などの還元雰囲気にて行っていたが、はんだ３０が酸化しないような雰囲気であれば良く、たとえば窒素などの不活性雰囲気であってもよい。
【０１７１】
また、上記製造方法に用いるはんだ３０としては、はんだ泊のようなはんだペレットでなくても、はんだペーストであってもよい。
【０１７２】
はんだペーストの場合、たとえば、上記第１〜第３実施形態と同様に半導体素子１０を作製し、還元性雰囲気、またはそれ以外のたとえば不活性雰囲気または大気雰囲気において、はんだペーストを予め基材２０上に印刷または塗布し、その上に半導体素子１０を搭載すればよい。
【０１７３】
このようなはんだペーストに用いる金属組成としては、上記したはんだペレットの場合と同様である。つまり、Ｓｎ量が６０％以上のいわゆるＰｂフリーはんだであるＳｎ基はんだ（Ｓｎ−Ａｇ、Ｓｎ−Ａｇ−Ｃｕ、Ｓｎ−Ｃｕ、Ｓｎ−Ｃｕ−Ｎｉ系）などを用いることができる。
【０１７４】
また、上記実施形態では、はんだ付け用電極１２ｂとして、主としてＮｉを採用した例について述べたが、その他のはんだ付け用電極、たとえばＣｕ、Ｐｄ、Ｐｔ、Ａｇなどでも同様の効果がある。
【図面の簡単な説明】
【０１７５】
【図１】（ａ）は、本発明の第１実施形態に係る半導体装置の概略断面図であり、（ｂ）は、（ａ）中の半導体素子における電極部の拡大断面図である。
【図２】上記第１実施形態に係る半導体装置の製造方法を示す工程図である。
【図３】はんだ付けの温度プロファイルの一例を示す図である。
【図４】上記第１実施形態の製造方法により製造された半導体装置におけるはんだ付け状態を、Ｘ線透過像で観察した結果に基づいて模式的に示す図である。
【図５】比較例１としての従来の半導体装置の製造方法を示す工程図である。
【図６】（ａ）、（ｂ）は、それぞれ比較例１、比較例２により製造された半導体装置におけるはんだ付け状態を、Ｘ線透過像で観察した結果に基づいて模式的に示す図である。
【図７】上記比較例１の製造方法におけるボイド抑制の推定メカニズムを説明するための概略断面図である。
【図８】ボイド発生の原因となるガスについてのＴＧ−ＭＳ分析結果の一例を示す図である。
【図９】上記第１実施形態の製造方法におけるボイド抑制の推定メカニズムを説明するための概略断面図である。
【図１０】本発明の第２実施形態の製造方法におけるボイド抑制の推定メカニズムを説明するための概略断面図である。
【図１１】本発明の第３実施形態の製造方法におけるボイド抑制の具体的な効果を示す図である。
【符号の説明】
【０１７６】
１０…半導体素子、１１…半導体素子のはんだ付け面、
１２ｂ…はんだ付け用電極としてのＮｉ層、２０…基材、３０…はんだ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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