(57)【要約】【課題】  本発明は、消費電流を増加することなく起動時間を短縮することができる電圧制御型発振回路を提供することを目的とする。【解決手段】  電源から安定化した定電圧を生成し、定電圧を増幅して基準電源電圧を生成しインバータ１０に供給する基準電源部２０と、定電圧及び基準電源電圧の少なくともいずれか一方に基づいて、電源投入後の一定期間にのみ起動信号を生成し、起動信号の生成時にインバータ１０の入力端子に前記基準電源電圧を供給する起動部２２を有する。【選択図】  図１
2005109937.tif 000002
【特許請求の範囲】
【請求項１】
インバータの入出力端子間を帰還抵抗及び水晶振動子それぞれで接続すると共に、前記インバータの入出力端子が可変容量素子を介して接地され、前記可変容量素子に印加する制御電圧を可変して発振周波数を可変する電圧制御型発振回路において、
電源から安定化した定電圧を生成し、前記定電圧を増幅して基準電源電圧を生成し前記インバータに供給する基準電源部と、
前記定電圧及び前記基準電源電圧の少なくともいずれか一方に基づいて、電源投入後の一定期間にのみ起動信号を生成し、前記起動信号の生成時に前記インバータの入力端子に前記基準電源電圧を供給する起動部を
有することを特徴とする電圧制御型発振回路。
【請求項２】
請求項１記載の電圧制御型発振回路において、
前記起動部は、前記基準電源電圧の分圧電圧が所定値を超えたとき前記一定期間の開始を示す第１信号を生成する第１回路と、
前記定電圧が所定値を超えたとき前記一定期間の終了を示す第２信号を生成する第２回路と、
前記第１信号と第２信号から起動信号を生成する論理回路を
有することを特徴とする電圧制御型発振回路。
【請求項３】
請求項２記載の電圧制御型発振回路において、
前記起動部は、前記論理回路から起動信号を供給されて導通し前記インバータの入力端子に前記基準電源電圧を供給する電界効果トランジスタを
有することを特徴とする電圧制御型発振回路。
【請求項４】
請求項１乃至３の何れか記載の電圧制御型発振回路において、
前記水晶振動子を除く回路素子は全て半導体集積化されていることを特徴とする電圧制御型発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御型発振回路に関し、印加される制御電圧に応じて発振周波数を可変する電圧制御型発振回路に関する。
【背景技術】
【０００２】
図４は、従来の電圧制御型発振回路の一例の回路構成図を示す。この回路は、インバータ１０の入出力端子間に帰還抵抗ＲＦＢで接続して帰還をかけることで負性抵抗回路を構成しており、可変容量素子ＣＶ１とコンデンサＣｃ１の直列容量をＣ１とし、可変容量素子ＣＶ２とコンデンサＣｃ２の直列容量をＣ２として、インバータ１０の入出力端子間に接続された水晶振動子ＸＴＡＬのインダクタンス成分で発振するコルピッツ発振回路である。
【０００３】
抵抗Ｒ１，Ｒ２及び制御電圧Ｖｃは可変容量素子Ｃｖ１，Ｃｖ２に制御電圧を印加しており、制御電圧Ｖｃに印加する制御電圧を変化させることにより可変容量素子Ｃｖ１，Ｃｖ２の容量値が変化して、発振周波数を可変制御する構成である。
【０００４】
この電圧制御型発振回路に使用されるインバータ１０としては、図５に示すように、ｐチャネルＦＥＴ（電界効果トランジスタ）Ｍ１と、ｎチャネルＦＥＴＭ２で構成される回路が一般的に使用される。
【０００５】
また、例えば、特許文献１には、反転増幅器と帰還回路を含む発振回路で、電源と反転増幅器の入力側との間に設けたｐチャネルＦＥＴを遅延回路によって電源投入から所定時間だけ導通させ、発振開始の容易化を図ることが記載されている。
【特許文献１】特開平６−１８８６３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ここで、図４の電圧制御型発振回路の電源を投入した場合、インバータ１０の入出力端子が帰還抵抗ＲＦＢで接続されるため、インバータ１０の入出力電圧はインバータ１０の閾値電圧ＶＴＨに等しくなる。このとき、インバータ１０を構成するＦＥＴＭ１，Ｍ２は共にオン状態にあり、この状態で発生する貫通電流から水晶振動子ＸＴＡＬに起動電流が供給されることとなる。
【０００７】
しかしながら、ＦＥＴＭ１，Ｍ２の閾値電圧ＶＴＨが温度特性を持つことから、この貫通電流は低温側で小さくなってしまうことが判っている。貫通電流が小さくなると、水晶振動子ＸＴＡＬに流れる起動電流が低下するため、電源投入後安定した発振周波数に達するまでの起動時間が遅くなる現象が発生する。
【０００８】
携帯電話のように間欠発振を行う製品では、起動時間のパラメータは非常に重要なため、低温でも必要なだけ短い起動時間を確保できるように、ＦＥＴＭ１，Ｍ２のＷ／Ｌを調整し、ある程度以上の貫通電流を設定する必要がある。なお、Ｗ／Ｌはゲートの幅と長さの比であり、長さを一定とするとＷ／Ｌが大きいほどゲート面積が大きくなる。このため、インバータ１０に流れる電流が大きくなり、低消費電流化が困難であるという問題があった。
【０００９】
本発明は、上記の点に鑑みなされたもので、消費電流を増加することなく起動時間を短縮することができる電圧制御型発振回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
請求項１に記載の発明は、インバータ（１０）の入出力端子間を帰還抵抗及び水晶振動子それぞれで接続すると共に、前記インバータ（１０）の入出力端子が可変容量素子を介して接地され、前記可変容量素子に印加する制御電圧を可変して発振周波数を可変する電圧制御型発振回路において、
電源から安定化した定電圧を生成し、前記定電圧を増幅して基準電源電圧を生成し前記インバータ（１０）に供給する基準電源部（２０）と、
前記定電圧及び前記基準電源電圧の少なくともいずれか一方に基づいて、電源投入後の一定期間にのみ起動信号を生成し、前記起動信号の生成時に前記インバータ（１０）の入力端子に前記基準電源電圧を供給する起動部（２２）を
有することにより、消費電流を増加することなく起動時間を短縮することができる。
【００１１】
請求項２に記載の発明では、起動部（２２）は、前記基準電源電圧の分圧電圧が所定値を超えたとき前記一定期間の開始を示す第１信号を生成する第１回路（２８，Ｒ６，Ｒ７，Ｍ８）と、
前記定電圧が所定値を超えたとき前記一定期間の終了を示す第２信号を生成する第２回路（２６，Ｍ７）と、
前記第１信号と第２信号から起動信号を生成する論理回路（３０）を
有することにより、コンデンサと抵抗で構成した遅延回路を用いるのに対し小さなチップ面積で起動信号を生成することができる。
【００１２】
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。
【発明の効果】
【００１３】
請求項１に記載の発明によれば、消費電流を増加することなく起動時間を短縮することができる。
【００１４】
また、請求項２に記載の発明によれば、コンデンサと抵抗で構成した遅延回路を用いるのに対し小さなチップ面積で起動信号を生成することができる。
【発明を実施するための最良の形態】
【００１５】
図１は、本発明の電圧制御型発振回路の一実施形態の回路構成図を示す。同図中、図４と同一部分には同一符号を付す。図１において、電圧制御型発振回路は、基準電源部２０と、起動部２２と、発振部２４から構成されており、発振部２４の水晶振動子ＸＴＡＬ以外の回路素子は半導体集積回路化されている。
【００１６】
基準電源部２０では、デプレッション型ｎチャネルＦＥＴＭ３とエンハンスメント型ｎチャネルＦＥＴＭ４はゲート及びドレインを共通接続され、ＦＥＴＭ３のソースは電源Ｖｃｃに接続され、ＦＥＴＭ４のソースは接地（ＧＮＤ）されて定電圧回路を構成しており、ＦＥＴＭ３，Ｍ４のドレインは例えば１．２Ｖの定電圧Ｖｃｎｓとなる。
【００１７】
ｎｐｎトランジスタＱ１，Ｑ２はエミッタを共通接続されて差動回路を構成し、トランジスタＱ１のベースには定電圧Ｖｃｎｓが供給されており、トランジスタＱ２のベースは抵抗Ｒ４，Ｒ５の接続点に接続されている。トランジスタＱ１，Ｑ２のコレクタはｐｎｐトランジスタＱ３，Ｑ４のコレクタに接続されている。トランジスタＱ３，Ｑ４のベースはトランジスタＱ４のコレクタに接続され、エミッタを電源Ｖｃｃに接続されてカレントミラー回路を構成している。トランジスタＱ１，Ｑ２のエミッタはｎチャネルＦＥＴＭ５のドレインに接続され、ＦＥＴＭ５のソースは接地されゲートには定電圧Ｖｃｎｓが供給されている。
【００１８】
トランジスタＱ１のコレクタにはｎｐｎトランジスタＱ５のベースが接続され、トランジスタＱ５のコレクタは電源Ｖｃｃに接続されエミッタはｎチャネルＦＥＴＭ６のドレインに接続されてエミッタフォロア回路を構成している。ＦＥＴＭ６のソースは接地されゲートには定電圧Ｖｃｎｓが供給されている。
【００１９】
トランジスタＱ５のエミッタにはｐｎｐトランジスタＱ６のベースが接続され、トランジスタＱ６のコレクタは接地されエミッタは抵抗Ｒ３を介して電源Ｖｃｃに接続されてエミッタフォロア回路を構成している。
【００２０】
トランジスタＱ６のエミッタにはｐｎｐトランジスタＱ７のベースが接続され、トランジスタＱ７のエミッタは電源Ｖｃｃに接続されコレクタは直列接続された抵抗Ｒ４，Ｒ５を介して接地されてエミッタフォロア回路を構成している。
【００２１】
トランジスタＱ１，Ｑ２の構成する差動回路はトランジスタＱ７のコレクタから出力される基準電源電圧ＶＲＥＦを抵抗Ｒ４，Ｒ５で分圧した電圧がＦＥＴＭ３，Ｍ４のドレインから出力される定電圧Ｖｃｎｓと一致するように動作する。
【００２２】
起動部２２では、ｎチャネルＦＥＴＭ７のゲートには定電圧Ｖｃｎｓが供給されており、ＦＥＴＭ７のドレインは定電流原２６を介して電源Ｖｃｃに接続され、ソースは接地されている。トランジスタＱ７のコレクタから出力される基準電源電圧ＶＲＥＦは直列接続された抵抗Ｒ６，Ｒ７で分圧されてｎチャネルＦＥＴＭ８のゲートに供給されており、ＦＥＴＭ８のドレインは定電流原２８を介して電源Ｖｃｃに接続され、ソースは接地されている。
【００２３】
ＦＥＴＭ７のドレインはナンド回路３０の非反転入力端子に接続され、ＦＥＴＭ８のドレインはナンド回路３０の反転入力端子に接続されている。ナンド回路３０の出力端子にはｐチャネルＦＥＴＭ９のゲートが接続されており、ＦＥＴＭ９のソースはトランジスタＱ７のコレクタに接続されて基準電源電圧ＶＲＥＦを供給され、ＦＥＴＭ９のドレインは発振部２４の電界効果トランジスタＭ１，Ｍ２のゲートに接続されている。
【００２４】
発振部２４では、ｐチャネルＦＥＴＭ１とｎチャネルＦＥＴＭ２はゲート、ドレインそれぞれを共通接続され、ＦＥＴＭ１のソースは基準電源電圧ＶＲＥＦが供給するトランジスタＱ７のコレクタに接続され、ＦＥＴＭ２のソースは接地されてインバータ１０を構成しており、インバータ１０の入出力端子を帰還抵抗ＲＦＢで接続して帰還をかけることで負性抵抗回路を構成している。インバータ１０の入出力端子には水晶振動子ＸＴＡＬの両端が接続され、インバータの入力端子は可変容量素子Ｃｖ１とコンデンサＣｃ１の直列容量を介して接地され、インバータ１０の出力端子は可変容量素子Ｃｖ２とコンデンサＣｃ２の直列容量を介して接地されており、水晶振動子ＸＴＡＬのインダクタンス成分で発振するコルピッツ発振回路を構成している。
【００２５】
制御電圧Ｖｃは抵抗Ｒ１，Ｒ２を介して可変容量素子Ｃｖ１，Ｃｖ２に制御電圧を印加しており、制御電圧Ｖｃを変化させることにより可変容量素子Ｃｖ１，Ｃｖ２の容量値が変化して、発振周波数を可変制御する。
【００２６】
本発明回路では、基準電源電圧ＶＲＥＦが充分立ち上がった段階で、強制的に水晶振動子ＸＴＡＬの両端電圧を基準電源電圧ＶＲＥＦと同等に大きくするための起動パルスを起動部２２で生成している。以下その動作について説明する。
【００２７】
図４に示す従来回路では、電源投入直後、インバータ１０の入力はコンデンサＣｃ１，可変容量素子Ｃｖ１及びインバータ１０の入力容量の充電に時間がかかるため、すぐに閾値電圧ＶＴＨに達しない。このため、インバータ１０の出力はハイレベルからスタートすることとなる。その後、徐々に帰還抵抗ＲＦＢを通して入力側容量が充電され、閾値電圧ＶＴＨに達したところで、インバータ１０の入出力電圧が一致する。このため、起動初期に水晶振動子ＸＴＡＬにかかる起動エネルギーは、インバータ１０の入出力間電圧であるが、基準電源電圧ＶＲＥＦが充分立ち上がっていない状態の電圧となるため、起動を早めるトリガとして不充分である。起動時間を早めるには、急峻に高い電圧を水晶振動子ＸＴＡＬに与えることが重要なことが知られている。
【００２８】
従来回路では、基準電源電圧ＶＲＥＦが立ち上がりきる前に、インバータ１０の出力が立ち上がってしまうことから、水晶振動子ＸＴＡＬの両端電圧が下がってしまうことが問題であるため、抵抗Ｒ６，Ｒ７，ＦＥＴＭ８及び定電流源２８で、基準電源電圧ＶＲＥＦが充分立ち上がっていることを検出する。
【００２９】
本発明回路では、電源投入により、電源Ｖｃｃは図２（Ａ）に実線で示すように立ち上がり、基準電源電圧ＶＲＥＦは一点鎖線で示すように立ち上がり、定電圧Ｖｃｎｓは破線で示すように立ち上がる。
【００３０】
基準電源電圧ＶＲＥＦが上昇し、基準電源電圧ＶＲＥＦを抵抗Ｒ６，Ｒ７で分圧した電圧がＦＥＴＭ８の閾値Ｖｔｈを超えた時点ｔ１でＦＥＴＭ８がオンし、ナンド回路３０の反転入力端子はローレベル（ナンド回路３０としてはハイレベル）となり、この時点でナンド回路３０の非反転入力端子はハイレベルであるため、ナンド回路３０の出力は図２（Ｃ）に示すようにローレベルとなる。これにより、ＦＥＴＭ９はオンし、インバータ１０は入力端子がハイレベル、出力端子がローレベルとなって、水晶振動子ＸＴＡＬの両端にその時点の基準電源電圧ＶＲＥＦに相当する電圧が印加される。
【００３１】
この後、ＦＥＴＭ９をオフさせるタイミングが必要となるが、定電圧Ｖｃｎｓを生成するＦＥＴＭ３，Ｍ４は基準電源電圧ＶＲＥＦの低雑音化のため、比較的大きいサイズのものが使用される。これは、基準電源電圧ＶＲＥＦのノイズが位相ノイズの原因となるためである。このため、ＦＥＴＭ３，Ｍ４は寄生容量が大きく立ち上がり遅い。また、基準電源電圧ＶＲＥＦはこの定電圧Ｖｃｎｓを増幅して作られるため、抵抗Ｒ７，Ｒ８を調整すればＦＥＴＭ８の閾値Ｖｔｈを超える時点ｔ１より、定電圧ＶｃｎｓがＦＥＴＭ７の閾値を超える時点ｔ２が遅れるように設定ことができる。
【００３２】
時点ｔ２でＦＥＴＭ７がオンすることにより、ナンド回路３０の非反転入力端子は図２（Ｂ）に示すようにローレベルとなり、ナンド回路３０の出力は図２（Ｃ）に示すようにハイレベルとなる。これにより、ＦＥＴＭ９はオフし、インバータは入力端子がハイレベル、出力端子がローレベルの状態から発振動作を開始することになり、短い起動時間で安定した発振状態となる。ＦＥＴＭ９は起動時のみ動作するが、起動後はオフ状態であるため発振回路には何ら影響を与えない。
【００３３】
以上のように、発振初期に水晶振動子ＸＴＡＬ端子間電圧を大きくとることで、起動を早めることが可能となるため、低温時の貫通電流減少による起動時間が遅れる分を補い、常温から高温までの貫通電流を低く設定することが可能となる。図３（Ａ），（Ｂ）に、シミュレーションによる従来回路（図３（Ａ））と本発明回路（図３（Ｂ））の起動時間の比較結果を示す。
【図面の簡単な説明】
【００３４】
【図１】本発明の電圧制御型発振回路の一実施形態の回路構成図である。
【図２】図１の回路各部の信号波形図である。
【図３】本発明の電圧制御型発振回路の変形例の回路構成図である。
【図４】従来の電圧制御型発振回路の一例の回路構成図である。
【図５】シミュレーションによる従来回路と本発明回路の起動時間の比較結果を示す図である。
【符号の説明】
【００３５】
２０  基準電源部
２２  起動部
２４  発振部
２６，２８  定電流源
３０  ナンド回路
Ｃｃ１，Ｃｃ２，Ｃｖｃｃ  コンデンサ
Ｃｖ１，Ｃｖ２  可変容量素子
Ｍ１〜Ｍ６  ＦＥＴ
Ｑ１〜Ｑ７  トランジスタ
Ｒ１〜Ｒ７  抵抗
ＲＦＢ  帰還抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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