(57)【要約】【課題】  書込み及消去特性が良好で長時間の電荷保持が可能な不揮発性半導体記憶装置の製造方法を提供する。【解決手段】  半導体基板１１上に素子分離領域１２を形成し、その上にトンネル酸化膜１３と、後の工程で浮遊ゲート１４になるポリシリコン層を逐次形成した後、このポリシリコン層の表面に、その表面だけに留まるよう窒素イオンを注入する。ポリシリコン層をパターニングして浮遊ゲート１４を形成し、この浮遊ゲート１４を熱酸化してゲート間絶縁膜１５を形成する。窒素イオンにより熱酸化が抑制されるので、表面の酸化膜よりも側面の酸化膜を厚くすることができる。これにより、浮遊ゲート１４のエッジ部におけるゲート間絶縁膜１５を設計通りに形成でき、電気的な書込み及び消去に影響を与えず、かつ長時間の電荷保持が可能な不揮発性半導体記憶装置を得ることができる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板上に第１絶縁膜及び第１ポリシリコン層を逐次形成して該第１ポリシリコン層の表面に窒素イオンを注入する第１工程と、
前記第１ポリシリコン層及び第１絶縁膜を帯状にパターニングする第２工程と、
前記パターニングされた帯状の第１ポリシリコン層を熱酸化して該第１ポリシリコン層の側面側の膜厚が該第１ポリシリコン層の表面側の膜厚よりも厚い第２絶縁膜を形成する第３工程と、
前記第２絶縁膜が形成された前記半導体基板の表面に第２ポリシリコン層を形成する第４工程と、
パターニングによって前記第１絶縁膜、前記第１ポリシリコン層による浮遊ゲート電極、前記第２絶縁膜、及び前記第２ポリシリコン層による制御ゲート電極からなる記憶素子を形成する第５工程とを、
順次行うことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
半導体基板上に第１絶縁膜及び第１ポリシリコン層を逐次形成して該第１ポリシリコン層及び第１絶縁膜を帯状にパターニングする第１工程と、
前記第１ポリシリコン層の表面に窒素イオンを注入する第２工程と、
前記窒素イオンが注入された第１ポリシリコン層を熱酸化して該第１ポリシリコン層の側面側の膜厚が該第１ポリシリコン層の表面側の膜厚よりも厚い第２絶縁膜を形成する第３工程と、
前記第２絶縁膜が形成された前記半導体基板の表面に第２ポリシリコン層を形成する第４工程と、
パターニングによって前記第１絶縁膜、前記第１ポリシリコン層による浮遊ゲート電極、前記第２絶縁膜、及び前記第２ポリシリコン層による制御ゲート電極からなる記憶素子を形成する第５工程とを、
順次行うことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項３】
半導体基板上に第１絶縁膜、第１ポリシリコン層及び窒化シリコン膜を逐次形成し、これらの窒化シリコン膜、第１ポリシリコン層及び第１絶縁膜を帯状にパターニングする第１工程と、
前記帯状にパターニングされた第１ポリシリコン層を熱酸化してその側面に酸化膜を形成する第２工程と、
前記窒化シリコン膜及び前記酸化膜を除去する第３工程と、
前記第１ポリシリコン層を熱酸化して該第１ポリシリコン層を覆う第２絶縁膜を形成する第４工程と、
前記第２絶縁膜が形成された前記半導体基板の表面に第２ポリシリコン層を形成する第５工程と、
パターニングによって前記第１絶縁膜、前記第１ポリシリコン層による浮遊ゲート電極、前記第２絶縁膜、及び前記第２ポリシリコン層による制御ゲート電極からなる記憶素子を形成する第６工程とを、
順次行うことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項４】
前記第１工程において、前記半導体基板上に前記第１ポリシリコン層を形成した後、該第１ポリシリコン層の表面に窒素イオンを注入し、その後、該第１ポリシリコン層の表面に前記窒化シリコン膜を形成することを特徴とする請求項３記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ等の浮遊ゲートを有する不揮発性半導体記憶装置の製造方法に関するものである。
【背景技術】
【０００２】
【特許文献１】特開昭６２−１３１５８２号公報
【特許文献２】特開平５−１７５５０８号公報
【特許文献３】特開平６−１８８４３１号公報
【０００３】
図２（ａ）〜（ｃ）は、従来の不揮発性半導体記憶装置における記憶素子の構成図である。
【０００４】
この記憶素子は、半導体基板１の表面を素子分離領域２で区分し、この素子分離領域２で区分された半導体基板１のアクティブ領域に、厚さ１０ｎｍ程度のトンネル酸化膜３を介して、浮遊ゲート４、ゲート間絶縁膜５及び制御ゲート６を順次積層した後、パターニングによって形成されている。また、記憶素子の両側のアクティブ領域には、ソース電極及びドレイン電極となる拡散層７，８が形成されている。この記憶素子に対する電気的な書込み及び消去は、制御ゲート６と拡散層７，８若しくは半導体基板１との間に電圧を印加することにより、その間にある浮遊ゲート４に対して電荷を蓄積したり、或いは蓄積された電荷を放電することによって行われるようになっている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来の記憶素子では、浮遊ゲート４と制御ゲート６の間のゲート間絶縁膜５を一定条件で生成及び成膜しているので、この浮遊ゲート４の表面と側面に形成されるゲート間絶縁膜５の厚さがほぼ同一となる。このため、浮遊ゲート４表面のエッジ部におけるゲート間絶縁膜５の膜厚が他の箇所に比べて薄くなり、このエッジ部の電位傾度が大きくなって、誤書込みや誤消去が発生したり、電荷保持に悪影響が生ずるという問題点があった。
【０００６】
本発明は、電気的な書込み及び消去に影響を与えず、かつ長時間の電荷保持が可能な不揮発性半導体記憶装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本発明の不揮発性半導体記憶装置の製造方法は、半導体基板上に第１絶縁膜及び第１ポリシリコン層を逐次形成して該第１ポリシリコン層の表面に窒素イオンを注入する第１工程と、前記第１ポリシリコン層及び第１絶縁膜を帯状にパターニングする第２工程と、前記パターニングされた帯状の第１ポリシリコン層を熱酸化して該第１ポリシリコン層の側面側の膜厚が該第１ポリシリコン層の表面側の膜厚よりも厚い第２絶縁膜を形成する第３工程と、前記第２絶縁膜が形成された前記半導体基板の表面に第２ポリシリコン層を形成する第４工程と、パターニングによって前記第１絶縁膜、前記第１ポリシリコン層による浮遊ゲート電極、前記第２絶縁膜、及び前記第２ポリシリコン層による制御ゲート電極からなる記憶素子を形成する第５工程とを順次行うことを特徴としている。
【発明の効果】
【０００８】
本発明では、例えば、浮遊ゲート電極となる第１ポリシリコン層の表面に窒素イオンを注入した後で、第１ポリシリコン層の表面及び側面を熱酸化して第２絶縁膜を形成するようにしている。窒素イオンは、ポリシリコンの熱酸化を抑制する作用があるので、浮遊ゲート電極の表面に形成される第２絶縁膜の膜厚は、側面の第２絶縁膜よりも薄くなる。従って、浮遊ゲート電極表面の第２絶縁膜を所定の厚さに形成すれば、側面の第２絶縁膜の膜厚は厚くすることができる。これにより、浮遊ゲート電極のエッジ部における第２絶縁膜の膜厚が他の箇所に比べて薄くならず、このエッジ部の電位傾度が大きくなるという問題点が解決され、書込み及び消去特性が良好で、長時間の電荷保持が可能な不揮発性半導体記憶装置を得ることができるという効果がある。
【発明を実施するための最良の形態】
【０００９】
この発明の前記並びにその他の目的と新規な特徴は、次の、好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１０】
図１（ａ）〜（ｃ）は、本発明の実施例１を示す不揮発性半導体記憶装置における記憶素子の構成図であり、同図（ａ）は平面図、及び同図（ｂ），（ｃ）は、それぞれ同図（ａ）中の断面Ｘ−Ｘ，Ｙ−Ｙを示す断面図である。
【００１１】
この記憶素子では、半導体基板１１の表面をシリコン酸化膜等による素子分離領域１２で区分し、この素子分離領域１２で区分された半導体基板１１のアクティブ領域に、厚さ５〜２０ｎｍのトンネル酸化膜１３を介して、厚さ２０〜５０ｎｍのポリシリコンによる浮遊ゲート１４が形成されている。図示されていないが、浮遊ゲート１４の表面には、その表面だけに留まるように窒素イオンが注入されている。
【００１２】
また、浮遊ゲート１４の表面と断面Ｘ−Ｘ方向の側面には、熱酸化によるゲート間絶縁膜１５が形成されている。ゲート間絶縁膜１５は、浮遊ゲート１４の表面のゲート間絶縁膜１５ａの厚さが、この浮遊ゲート１４の側面のゲート間絶縁膜１５ｂの厚さよりも、薄くなっている。例えば、表面のゲート間絶縁膜１５ａの膜厚を１０ｎｍとすると、側面のゲート間絶縁膜１５ｂの膜厚は、１２〜２０ｎｍである。
【００１３】
ゲート間絶縁膜１５の表面には、ポリシリコン等による膜厚８０〜１５０ｎｍの制御ゲート１６が形成されている。アクティブ領域に形成されたトンネル酸化膜１３、浮遊ゲート１４、ゲート間絶縁膜１５及び制御ゲート１６からなる記憶素子の両側の半導体基板１には、イオン注入によってソース電極及びドレイン電極となる拡散層１７，１８が形成されている。
【００１４】
図３（ａ）〜（ｅ）は、図１の記憶素子の製造方法を示す工程図である。なお、各図３（ａ）〜（ｅ）の左側は図１（ａ）における断面Ｘ−Ｘに対応し、右側は断面Ｙ−Ｙに対応している。以下、これらの図３（ａ）〜（ｅ）を参照しつつ、図１の記憶素子の製造方法を説明する。
【００１５】
（１）  工程１
図３（ａ）に示すように、半導体基板１１の表面にシリコン酸化膜等を用いて、公知の技術により素子分離領域１２を形成し、この素子分離領域１２の表面に、熱酸化等によって、厚さ５〜２０ｎｍのトンネル酸化膜１３を生成する。そして、このトンネル酸化膜１３の表面に、後でパターニングによって浮遊ゲート１４となる厚さ２０〜５０ｎｍのポリシリコン層１４Ａを形成した後、このポリシリコン層１４Ａの表面に、その表面だけに留まるように窒素イオン（Ｎ）の注入を行う。この時の窒素イオンの注入条件は、５〜１０ｋｅＶで、１×１０19〜５×１０20イオン／ｃｍ2 である。
【００１６】
（２）  工程２
図１（ａ）の縦方向（Ｙ−Ｙ方向）に帯状になるように、公知のホトリソグラフィ技術を用いて、ポリシリコン層１４Ａとトンネル酸化膜１３をパターニングする。これにより、図３（ｂ）に示すように、半導体基板１１のアクティブ領域を跨いで、両端が素子分離領域１２に掛かるように形成された、帯状のポリシリコン層１４Ｂとトンネル酸化膜１３が得られる。
【００１７】
（３）  工程３
パターニングによって形成された帯状のポリシリコン層１４Ｂとトンネル酸化膜１３の表面を熱酸化によって酸化させ、ゲート間絶縁膜１５を生成する。この時、ポリシリコン層１４Ｂの表面には窒素イオンが注入されているため、窒素イオンが存在しない側面に比べて酸化膜の成長が遅くなる。これにより、図３（ｃ）に示すように、ポリシリコン層１４Ｂの表面には厚さ１０ｎｍ程度のゲート間絶縁膜１５ａが形成され、このポリシリコン層１４Ｂとトンネル酸化膜１３の側面には、厚さ１２〜２０ｎｍ程度のゲート間絶縁膜１５ｂが形成される。
【００１８】
（４）  工程４
図３（ｄ）に示すように、表面にゲート間絶縁膜１５が形成された半導体基板１１の表面に、後でパターニングによって制御ゲート１６となる厚さ８０〜１５０ｎｍのポリシリコン層１６Ａを形成する。
【００１９】
（５）  工程５
図１（ａ）の縦方向に連続したポリシリコン層１４Ｂを個々の浮遊ゲート１４に分離するために、公知のホトリソグラフィ技術を用いて、横方向の帯状になるように、ポリシリコン層１６Ａ、ゲート間絶縁膜１５、ポリシリコン層１４Ｂ及びトンネル酸化膜１３をパターニングする。これにより、図３（ｅ）の右側に示すように、半導体基板１１のアクティブ領域内に、トンネル酸化膜１３，浮遊ゲート１４、ゲート間絶縁膜１５及び制御ゲート１６を順次積層して形成された記憶素子が得られる。
【００２０】
この後、記憶素子の両側の半導体基板１１表面に、イオン拡散によってソース電極及びドレイン電極となる拡散層１７，１８を形成する。これにより、図１に示すような不揮発性半導体記憶装置における記憶素子が完成する。
【００２１】
以上のように、この実施例１の記憶素子は、浮遊ゲート１４となるポリシリコン層１４Ａの表面に、その表面だけに留まるように窒素イオンを注入した後、このポリシリコン層１４Ａをパターニングし、更にその表面と側面を同時に熱酸化によって酸化させるようにしている。これにより、浮遊ゲート１４側面のゲート間絶縁膜１５ｂの膜厚を、窒素イオンが注入された表面のゲート間絶縁膜１５ａよりも厚く形成することができる。従って、浮遊ゲート１４のエッジ部におけるゲート間絶縁膜１５の膜厚は、他の箇所に比べて薄くならず、このエッジ部の電位傾度は設計値通りとなり、誤書込みや誤消去が発生したり、電荷保持に悪影響が生ずるという問題点が解決される。
【実施例２】
【００２２】
図４（ａ）〜（ｆ）は、本発明の実施例２を示す記憶素子の製造工程図である。なお、各図４（ａ）〜（ｆ）の左側は図１（ａ）における断面Ｘ−Ｘに対応し、右側は断面Ｙ−Ｙに対応している。また、図１及び図３中の要素と共通の要素には共通の符号が付されている。
【００２３】
（１）  工程１
図４（ａ）に示すように、半導体基板１１の表面に素子分離領域１２、トンネル酸化膜１３、ポリシリコン層１４Ａを順次積層して形成した後、このポリシリコン層１４Ａの表面に、厚さ５０〜１００ｎｍの窒化シリコン膜１９を成膜する。
【００２４】
（２）  工程２
図１（ａ）のＹ−Ｙ方向に帯状になるように、窒化シリコン膜１９、ポリシリコン層１４Ａ及びトンネル酸化膜１３をパターニングし、半導体基板１１のアクティブ領域を跨いで、両端が素子分離領域１２に掛かるように形成された、帯状の窒化シリコン膜１９、ポリシリコン層１４Ｂ及びトンネル酸化膜１３が得られる。更に、例えば９００℃で熱酸化を施し、ポリシリコン層１４Ｂの側面に厚さ１０ｎｍ程度の酸化膜１４ａを生成する。これにより、図４（ｂ）に示すように、側面に酸化膜１４ａが形成された帯状のポリシリコン層１４Ｂが得られる。
【００２５】
（３）  工程３
熱燐酸によって窒化シリコン膜１９を除去し、更に、フッ酸によってポリシリコン層１４Ｂ側面の酸化膜１４ａを除去する。この時、ポリシリコン層１４Ｂのエッジ部は、工程２における熱酸化によって一層の酸化が進んでいる。このため、酸化膜１４ａを除去すると、図４（ｃ）に示すように、エッジ部の角がとれて曲面を有するポリシリコン層１４Ｃが得られる。
【００２６】
（４）  工程４
エッジ部が曲面となった帯状のポリシリコン層１４Ｃとトンネル酸化膜１３の表面を熱酸化によって酸化させ、ゲート間絶縁膜１５を生成する。これにより、図４（ｄ）に示すように、ポリシリコン層１４Ｃの表面及び側面とトンネル酸化膜１３の側面に、１０ｎｍ程度のゲート間絶縁膜１５が形成される。
【００２７】
（５）  工程５
図４（ｅ）に示すように、表面にゲート間絶縁膜１５が形成された半導体基板１１の表面に、後のパターニングによって制御ゲート１６となる厚さ８０〜１５０ｎｍのポリシリコン層１６Ａを形成する。
【００２８】
（６）  工程６
図１（ａ）の縦方向に連続したポリシリコン層１４Ｃを個々の浮遊ゲート１４に分離するために、横方向の帯状になるように、ポリシリコン層１６Ａ、ゲート間絶縁膜１５、ポリシリコン層１４Ｃ及びトンネル酸化膜１３をパターニングする。これにより、図４（ｆ）の右側に示すように、半導体基板１１のアクティブ領域内に、トンネル酸化膜１３，浮遊ゲート１４、ゲート間絶縁膜１５及び制御ゲート１６を順次積層して形成された記憶素子が得られる。
【００２９】
この後、記憶素子の両側の半導体基板１１表面に、イオン拡散によってソース電極及びドレイン電極となる拡散層１７，１８を形成する。これにより、図１に示すような不揮発性半導体記憶装置における記憶素子が完成する。
【００３０】
以上のように、この実施例２の記憶素子は、浮遊ゲート１４となるポリシリコン層１４Ａの表面に、窒化シリコン膜１９を形成した後、このポリシリコン層１４Ａをパターニングし、その側面を熱酸化して酸化膜１４ａを形成するようにしている。これにより、窒化シリコン膜１９と酸化膜１４ａを除去した後に、エッジ部が曲面となった浮遊ゲート１４が得られる。このため、浮遊ゲート１４のエッジ部におけるゲート間絶縁膜１５の膜厚は、他の箇所に比べて薄くならず、実施例１と同様の利点が得られる。
【実施例３】
【００３１】
図５（ａ）〜（ｇ）は、本発明の実施例３を示す記憶素子の製造工程図である。なお、各図５（ａ）〜（ｇ）の左側は図１（ａ）における断面Ｘ−Ｘに対応し、右側は断面Ｙ−Ｙに対応している。また、図４中の要素と共通の要素には共通の符号が付されている。
【００３２】
（１）  工程１
図５（ａ）に示すように、半導体基板１１の表面に素子分離領域１２、トンネル酸化膜１３、ポリシリコン層１４Ａを順次積層して形成した後、このポリシリコン層１４Ａの表面に窒素イオンの注入を行う。これは、実施例１の工程１と同じである。
【００３３】
（２）  工程２
図５（ｂ）に示すように、窒素イオンが注入されたポリシリコン層１４Ａの表面に、厚さ５０〜１００ｎｍの窒化シリコン膜１９を成膜する。
【００３４】
（３）  工程３
図１（ａ）のＹ−Ｙ方向に帯状になるように、窒化シリコン膜１９、ポリシリコン層１４Ａ及びトンネル酸化膜１３をパターニングする。これにより、半導体基板１１のアクティブ領域を跨いで、両端が素子分離領域１２に掛かるように形成された、帯状の窒化シリコン膜１９、ポリシリコン層１４Ｂ及びトンネル酸化膜１３が得られる。更に、熱酸化によってポリシリコン層１４Ｂの側面に、厚さ１０ｎｍ程度の酸化膜１４ａを生成する。これにより、図５（ｃ）に示すように、ポリシリコン層１４Ｂの側面に酸化膜１４ａが形成された帯状の記憶素子部が得られる。これは、実施例２の工程２と同じである。
【００３５】
（４）  工程４
実施例２の工程３と同様に、窒化シリコン膜１９とポリシリコン層１４Ｂ側面の酸化膜１４ａを除去する。これにより、図５（ｄ）に示すように、エッジ部の角がとれて曲面となったポリシリコン層１４Ｃが得られる。
【００３６】
（５）  工程５
エッジ部が曲面となった帯状のポリシリコン層１４Ｃとトンネル酸化膜１３の表面及び側面を熱酸化によって酸化させ、ゲート間絶縁膜１５を生成する。この時、ポリシリコン層１４Ｃの表面には、工程１によって、予め窒素イオンが注入されているため、窒素イオンが存在しない側面に比べて酸化膜の成長が遅くなる。これにより、図５（ｅ）に示すように、ポリシリコン層１４Ｃの表面には１０ｎｍ程度のゲート間絶縁膜１５ａが形成され、このポリシリコン層１４Ｃとトンネル酸化膜１３の側面には、１２〜２０ｎｍ程度のゲート間絶縁膜１５ｂが形成される。
【００３７】
（６）  工程６
図５（ｆ）に示すように、表面にゲート間絶縁膜１５が形成された半導体基板１１の表面に、後のパターニングによって制御ゲート１６となる厚さ８０〜１５０ｎｍのポリシリコン層１６Ａを形成する。
【００３８】
（７）  工程７
ポリシリコン層１４Ｃを個々の浮遊ゲート１４に分離するために、図１（ａ）の横方向に帯状になるように、ポリシリコン層１６Ａ、ゲート間絶縁膜１５、ポリシリコン層１４Ｃ及びトンネル酸化膜１３をパターニングする。これにより、図５（ｇ）の右側に示すように、半導体基板１１のアクティブ領域内に、トンネル酸化膜１３，浮遊ゲート１４、ゲート間絶縁膜１５及び制御ゲート１６を順次積層して形成された記憶素子が得られる。
【００３９】
この後、記憶素子の両側の半導体基板１１表面に、イオン拡散によってソース電極及びドレイン電極となる拡散層１７，１８を形成する。これにより、図１に示すような不揮発性半導体記憶装置における記憶素子が完成する。
【００４０】
以上のように、この実施例３の記憶素子は、浮遊ゲート１４となるポリシリコン層１４の表面に、予め窒素イオンを注入した後、実施例２と同様の工程で形成している。従って、エッジ部が曲面となった浮遊ゲート１４が得られると共に、この浮遊ゲート１４側面のゲート間絶縁膜１５ｂの膜厚を、表面のゲート間絶縁膜１５ａの膜厚よりも厚く形成することができる。これにより、実施例１と同様の利点をより確実に得ることができる。
【００４１】
なお、以上説明した実施例は、あくまでも、この発明の技術内容を明らかにするためのものである。この発明は、上記実施例にのみ限定して狭義に解釈されるものではなく、この発明の特許請求の範囲に述べる範囲内で、種々変更して実施することができる。その変形例としては、例えば、次のようなものがある。
【００４２】
（ａ）  実施例１の工程１と工程２の順序を変更して、始めにポリシリコン層１４Ａとトンネル酸化膜１３をパターニングした後、その表面に窒素イオンを注入するようにしても良い。
【００４３】
（ｂ）  膜厚や使用する材料等は、例示したものに限定されない。
【産業上の利用可能性】
【００４４】
本発明の活用例として、半導体製造産業に利用することができる。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施例１を示す不揮発性半導体記憶装置における記憶素子の構成図である。
【図２】従来の不揮発性半導体記憶装置における記憶素子の構成図である。
【図３】図１の記憶素子の製造方法を示す工程図である。
【図４】本発明の実施例２を示す記憶素子の製造工程図である。
【図５】本発明の実施例３を示す記憶素子の製造工程図である。
【符号の説明】
【００４６】
１１    半導体基板
１２    素子分離領域
１３    トンネル酸化膜
１４    浮遊ゲート
１４Ａ，１６Ａ    ポリシリコン層
１４ａ    酸化膜
１５，１５ａ，１５ｂ    ゲート間絶縁膜
１６    制御ゲート
１７，１８    拡散層
１９    窒化シリコン膜
【図１】
2005136210.tif 000003
【図２】
2005136210.tif 000004
【図３】
2005136210.tif 000005
【図４】
2005136210.tif 000006
【図５】
2005136210.tif 000007