(57)【要約】【課題】複数の各デバイス内に位相補償回路をそれぞれ設けることなく、複数のデバイスに入力するクロックの位相ずれを補正する。【解決手段】各遅延補償部３０の遅延制御回路３４は、初期設定として、第１および第２の可変遅延回路３１，３２の遅延時間を最小値τｍｉｎにそれぞれ設定する。この時点で第１の可変遅延回路３１へ入力するクロック供給源２の出力クロックＣＬＫ０は、ケーブル４を介してデバイス１のクロック入力端へ送出され、その後、ケーブル４を介して戻ってきて第２の可変遅延回路３２から出力される。位相差検出回路３３は、第１の可変遅延回路３１に入力するクロックＣＬＫ０と第２の可変遅延回路３２から出力するクロックとの位相差を検出し、この位相差が０になるように、遅延制御回路３４により第１および第２の可変遅延回路３１，３２の遅延量を同時に同じだけ制御する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
クロック供給源が出力するクロックを、複数のデバイスのクロック入力端に同位相で到達するように制御してケーブルを介しそれぞれ分配供給するクロック補正装置であって、前記複数のデバイスのクロック入力端にそれぞれ接続される前記ケーブルの伝播遅延に応じて前記クロック供給源のクロックにそれぞれ遅延を与えて位相ずれを補正することを特徴とするクロック補正装置。
【請求項２】
前記ケーブルは、前記クロック入力端へクロックを伝送するための往き用線路と、この往き用線路と同一特性かつ同一線路長であり前記クロック入力端に到達したクロックを返送するための戻り用線路とを含み、前記複数のデバイスのクロック入力端にそれぞれ接続される前記ケーブルの往き用線路に送出するクロックと前記戻り用線路を介して戻ってくるクロックとの伝播遅延差に基づき位相ずれを補正することを特徴とする請求項１記載のクロック補正装置。
【請求項３】
前記ケーブルは、前記クロック入力端へクロックを伝送するための往き用線路と、この往き用線路と同一特性かつ同一線路長であり前記クロック入力端に到達したクロックを返送するための戻り用線路とを含み、前記複数のデバイスのクロック入力端にそれぞれ接続される前記ケーブルの戻り用線路を介して戻ってくる複数のクロックの伝播遅延差に基づき位相ずれを補正することを特徴とする請求項１記載のクロック補正装置。
【請求項４】
請求項２記載のクロック補正装置において、前記複数のデバイスにそれぞれ対応して設けられる複数の遅延補償部を備え、これら遅延補償部は、クロック供給源の出力するクロックに遅延を与えて前記ケーブルの往き用線路へ送出する第１の可変遅延回路と、前記ケーブルの戻り用線路を介して戻ってきたクロックに遅延を与える第２の可変遅延回路と、前記第１の可変遅延回路に入力する前記クロック供給源のクロックと前記第２の可変遅延回路の出力クロックとの位相差を検出する位相差検出回路と、検出された位相差が０となるように前記第１および第２の可変遅延回路の遅延量を同時に同じだけ制御する遅延制御回路とをそれぞれ有していることを特徴とするクロック補正装置。
【請求項５】
請求項３記載のクロック補正装置において、前記複数のデバイスにそれぞれ対応して設けられる複数の遅延補償部と、前記複数のデバイスのクロック入力端にそれぞれ接続される前記ケーブルの戻り用線路を介して戻ってくるクロックの内で最も遅延したクロックを検出選択する最長遅延クロック選択部とを有し、前記複数の遅延補償部は、前記最長遅延クロック選択部により選択されたクロックに基づき位相ずれを補正することを特徴とするクロック補正装置。
【請求項６】
請求項５記載のクロック補正装置において、遅延補償部は、クロック供給源から出力されるクロックに遅延を与えて前記ケーブルの往き用線路へ送出する第１の可変遅延回路と、前記ケーブルの戻り用線路を介して戻ってきたクロックに遅延を与える第２の可変遅延回路と、前記最長遅延クロック選択部により選択されたクロックと前記第２の可変遅延回路の出力クロックとの位相差を検出する位相差検出回路と、検出された位相差が０となるように前記第１および第２の可変遅延回路の遅延量を同時に同じだけ制御する遅延制御回路とをそれぞれ有していることを特徴とするクロック補正装置。
【請求項７】
前記遅延補償部の遅延制御回路は、初期設定として、前記第１および第２の可変遅延回路の遅延時間を最小値にそれぞれ設定することを特徴とする請求項４または６記載のクロック補正装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はクロック補正装置に関し、特に複数のデバイスに位相ずれのないクロックをそれぞれ分配供給するクロック補正装置に関する。
【０００２】
【従来の技術】
複数のデバイスがクロック供給源から供給されるクロックに同期してデバイス間でデータの送受信を行う場合、これらデバイスに供給されるクロックに位相ずれ（スキュー）があるときは、動作周波数が低下したり、データ授受のタイミングにずれを生じてエラーが発生する。
【０００３】
一般に、クロック供給源から出力されるクロックを複数のデバイスへ分配供給する場合、クロックを供給するためのケーブルの長さがそれぞれ異なるので、各デバイスに入力するクロックの位相（タイミング）にずれが生じることになる。このため、複数のデバイスのクロック間に位相ずれが生じないように補正することが必要となる。
【０００４】
従来は、複数の各デバイス内に位相補償回路をそれぞれ設け、これら位相補償回路においてクロックの遅延時間を制御することによりクロックの位相ずれを補正している。（例えば、特許文献１参照。）
【特許文献１】
特開２０００−０５６８５４号公報
【０００５】
【発明が解決しようとする課題】
上述したように従来は、複数の各デバイス内に位相補償回路を設けている。しかし、ＬＳＩ上に位相補償回路を形成する場合、ＬＳＩレイアウト作業に時間を要するばかりでなく、各デバイス内の位相補償回路が温度や電源電圧等の環境変化をそれぞれ受けるので、安定して動作させることができないという問題点がある。
【０００６】
本発明の目的は、複数の各デバイス内に位相補償回路をそれぞれ設けることなく、複数のデバイスに入力するクロックの位相ずれを補正してクロックを分配供給できるクロック補正装置を提供することにある。
【０００７】
【課題を解決するための手段】
本発明のクロック補正装置は、クロック供給源が出力するクロックを、複数のデバイスのクロック入力端に同位相で到達するように制御してケーブルを介しそれぞれ分配供給するクロック補正装置であって、前記複数のデバイスのクロック入力端にそれぞれ接続される前記ケーブルの伝播遅延に応じて前記クロック供給源のクロックにそれぞれ遅延を与えて位相ずれを補正する。
【０００８】
具体的には、前記ケーブルが前記クロック入力端へクロックを伝送するための往き用線路と、この往き用線路と同一特性かつ同一線路長であり前記クロック入力端に到達したクロックを返送するための戻り用線路とを含む。
【０００９】
そして、本発明の第１のクロック補正装置は、前記複数のデバイスのクロック入力端にそれぞれ接続される前記ケーブルの往き用線路に送出するクロックと前記戻り用線路を介して戻ってくるクロックとの伝播遅延差に基づき位相ずれを補正するために、前記複数のデバイスにそれぞれ対応して設けられる複数の遅延補償部を備える。
【００１０】
これら遅延補償部は、クロック供給源の出力するクロックに遅延を与えて前記ケーブルの往き用線路へ送出する第１の可変遅延回路と、前記ケーブルの戻り用線路を介して戻ってきたクロックに遅延を与える第２の可変遅延回路と、前記第１の可変遅延回路に入力する前記クロック供給源のクロックと前記第２の可変遅延回路の出力クロックとの位相差を検出する位相差検出回路と、検出された位相差が０となるように前記第１および第２の可変遅延回路の遅延量を同時に同じだけ制御する遅延制御回路とをそれぞれ有している。
【００１１】
また、前記遅延制御回路は、初期設定として前記第１および第２の可変遅延回路の遅延時間を最小値にそれぞれ設定する。
【００１２】
本発明の第２のクロック補正装置は、前記複数のデバイスのクロック入力端にそれぞれ接続される前記ケーブルの戻り用線路を介して戻ってくる複数のクロックの伝播遅延差に基づき位相ずれを補正するために、前記複数のデバイスにそれぞれ対応して設けられる複数の遅延補償部と、前記複数のデバイスのクロック入力端にそれぞれ接続される前記ケーブルの戻り用線路を介して戻ってくるクロックの内で最も遅延したクロックを検出選択する最長遅延クロック選択部とを有し、前記複数の遅延補償部は、前記最長遅延クロック選択部により選択されたクロックに基づき位相ずれを補正する。
【００１３】
前記複数の遅延補償部は、クロック供給源から出力されるクロックに遅延を与えて前記ケーブルの往き用線路へ送出する第１の可変遅延回路と、前記ケーブルの戻り用線路を介して戻ってきたクロックに遅延を与える第２の可変遅延回路と、前記最長遅延クロック選択部により選択されたクロックと前記第２の可変遅延回路の出力クロックとの位相差を検出する位相差検出回路と、検出された位相差が０となるように前記第１および第２の可変遅延回路の遅延量を同時に同じだけ制御する遅延制御回路とをそれぞれ有している。
【００１４】
また、前記遅延制御回路は、初期設定として前記第１および第２の可変遅延回路の遅延時間を最小値にそれぞれ設定する。
【００１５】
【発明の実施の形態】
次に本発明について図面を参照して説明する。
【００１６】
図１は本発明の一実施形態を示すブロック図である。ここで、複数のデバイス１−１，１−２，１−３はクロック入力端１１，１２，１３をそれぞれ有し、クロック補正装置３からケーブル４−１、４−２、４−３を介してクロック入力端１１，１２，１３へそれぞれ供給されるクロックＣＬＫ１，ＣＬＫ２，ＣＬＫ３に同期して、バスを介し相互にデータの送受信を行う。
【００１７】
クロック補正装置３は、複数のデバイス１−１，１−２，１−３のクロック入力端１１，１２，１３にそれぞれ入力するクロックＣＬＫ１，ＣＬＫ２，ＣＬＫ３の位相が一致するように、クロック供給源２から出力されるクロックＣＬＫ０にケーブル４−１、４−２、４−３による伝播遅延差に応じた遅延をそれぞれ与える機能を有している。
【００１８】
クロック補正装置３は、複数のデバイス１−１，１−２，１−３にそれぞれ対応して設けられる遅延補償部３０−１，３０−２，３０−３を有しており、ケーブル４−１，４−２，４−３を介してデバイス１−１，１−２，１−３のクロック入力端１１，２１，３１にそれぞれ接続されている。
【００１９】
ケーブル４−１，４−２，４−３は、各デバイスのクロック入力端へクロックを伝送するための往き用線路４ａと、各デバイスのクロック入力端に到達したクロックを返送するための戻り用線路４ｂとをそれぞれ含み、例えば２芯構成のケーブルである。そして、線路４ａおよび線路４ｂは同一特性かつ同一線路長である。
【００２０】
遅延補償部３０−１，３０−２，３０−３は、図１に示したように、それぞれ同一構成であり、クロック供給源２の出力するクロックＣＬＫ０に遅延を与えてケーブル４を介して該当デバイス１のクロック入力端へ送出する第１の可変遅延回路３１と、該当デバイス１のクロック入力端からケーブル４を介して戻ってきたクロックに遅延を与える第２の可変遅延回路３２と、第１の可変遅延回路３１に入力するクロックＣＬＫ０と第２の可変遅延回路３２の出力クロックとの位相差を検出する位相差検出回路３３と、検出された位相差が０となるように第１および第２の可変遅延回路３１，３２の遅延量を同時に同じだけ制御する遅延制御回路３４とをそれぞれ有している。
【００２１】
第１および第２の可変遅延回路３１，３２は、例えば、抵抗と可変容量素子とからなる同一特性の積分回路で構成する。そして、これら可変遅延回路がクロックに与える遅延時間は、抵抗値と可変容量素子の静電容量値との積により定まり、可変容量素子の静電容量値は外部から印加される制御電圧値に依存するので、可変容量素子の制御電圧を変化させることによって遅延時間を変化させることができる。
【００２２】
位相差検出回路３３は、例えば、入力する２つのクロックの位相差に応じたパルス幅のパルスを出力する公知の回路を使用できる。
【００２３】
遅延制御回路３４は、例えば、位相差検出回路３３から出力されるパルスのパルス幅に比例した制御電圧を生成し可変遅延回路３１，３２へ供給する公知のチャージポンプ回路を使用できる。
【００２４】
次に動作を説明する。
【００２５】
ここで、クロック補正装置３および遅延補償部３０−１，３０−２，３０−３の内部配線によるクロックの遅延は無視できるものとする。
【００２６】
また、遅延補償部３０−１，３０−２，３０−３とデバイス１−１，１−２，１−３のクロック入力端１１，２１，３１とをそれぞれ結ぶケーブル４−１，４−２，４−３の往き用線路４ａおよび戻り用線路４ｂによるクロックの伝播遅延時間をそれぞれＴ１，Ｔ２，Ｔ３とする。
【００２７】
更に、各遅延補償部３０−１，３０−２，３０−３の第１および第２の可変遅延回路３１，３２の遅延時間はτ１，τ２，τ３とし、これら遅延時間の最小値をτｍｉｎとする。
【００２８】
まず、各遅延補償部３０−１，３０−２，３０−３の遅延制御回路３４は、初期設定として、第１および第２の可変遅延回路３１，３２の遅延時間を最小値τｍｉｎにそれぞれ設定する。
【００２９】
遅延補償部３０−１については、例えば図２に示すように、初期設定時の時刻ｔ１に、第１の可変遅延回路３１−１に入力したクロックＣＬＫ０は、ケーブル４−１を介してデバイス１−１のクロック入力端１１へＣＬＫ１として送出され、その後、ケーブル４−１を介して戻ってきて第２の可変遅延回路３２−１から出力されるまでの合計所要時間は、２（τｍｉｎ＋Ｔ１）である。
【００３０】
ところで、クロックＣＬＫ０の周期をＴｏとすれば、周期Ｔｏが経過した時刻ｔ２において位相状態が時刻ｔ１時点と同じになる。従って、位相差検出回路３３−１により、第１の可変遅延回路３１−１に入力するクロックＣＬＫ０と第２の可変遅延回路３２−１から出力するクロックとの位相差（Ｔｏ−２（τｍｉｎ＋Ｔ１））を検出し、この位相差が０になるように、遅延制御回路３４により第１および第２の可変遅延回路３１−１，３２−１の遅延量τ１を、Ｔｏ−２（τ１＋Ｔ１）＝０となるように制御する。
【００３１】
このようにすることにより、クロック供給源２からクロックＣＬＫ０を受けた時点からＴｏ／２だけ遅延した時点に、デバイス１−１のクロック入力端１１にクロックＣＬＫ１が到達することになる。
【００３２】
同様に、遅延補償部３−２，３−３についても、初期設定段階において、第１の可変遅延回路３１−２，３１−３に入力するクロックＣＬＫ０と第２の可変遅延回路３２−２，３２−３から出力されるクロックとの位相差（Ｔｏ−２（τｍｉｎ＋Ｔ２）），（Ｔｏ−２（τｍｉｎ＋Ｔ３））をそれぞれ検出し、この位相差が０になるように第１の可変遅延回路３１−２，３１−３および第２の３２−２，３２−３の遅延量τ２，τ３をそれぞれ制御し、Ｔｏ−２（τ２＋Ｔ２）＝０，Ｔｏ−２（τ３＋Ｔ３）＝０とすることにより、クロック供給源２からクロックＣＬＫ０を受けた時点からＴｏ／２だけ遅延した時点に、デバイス１−２，１−３のクロック入力端１２，１３にクロックＣＬＫ２，ＣＬＫ３をそれぞれ入力させることができる。
【００３３】
すなわち、クロック補正装置３は、複数のデバイス１−１，１−２，１−３にクロックＣＬＫ１，ＣＬＫ２，ＣＬＫ３を、位相ずれを生じることなくそれぞれ供給することができる。
【００３４】
なお、上述した説明では、デバイスの数を３つの場合を例として示したが、デバイスの数が４以上であっても同様に動作することは明らかである。
【００３５】
図３は本発明の他の実施形態を示すブロック図である。
【００３６】
ここで、図１に示した実施形態の構成要素と同じものには同一符号を付してあり、複数のデバイス１−１，１−２，１−３は、クロック補正装置５からケーブル４−１、４−２、４−３を介してクロック入力端１１，１２，１３へそれぞれ供給されるクロックＣＬＫ１，ＣＬＫ２，ＣＬＫ３に同期して、バスを介し相互にデータの送受信を行う。
【００３７】
クロック補正装置５は、複数のデバイス１−１，１−２，１−３のクロック入力端１１，１２，１３にそれぞれ入力するクロックＣＬＫ１，ＣＬＫ２，ＣＬＫ３の位相が一致するように、クロック供給源２から出力されるクロックＣＬＫ０にケーブル４−１、４−２、４−３の伝播遅延差に応じて遅延制御を行う機能を有している。
【００３８】
ケーブル４−１、４−２、４−３は、各デバイスのクロック入力端へクロックを伝送するための往き用線路４ａと、各デバイスのクロック入力端に到達したクロックを返送するための戻り用線路４ｂとを含み、例えば２芯構成のケーブルである。そして、線路４ａおよび線路４ｂは同一特性かつ同一線路長である。
【００３９】
クロック補正装置５は、複数のデバイス１−１，１−２，１−３にケーブル４−１，４−２，４−３を介してそれぞれ接続される遅延補償部５０−１，５０−２，５０−３と、ケーブル４−１、４−２、４−３を伝播して戻ってきたクロックの内で最も遅延したクロックを検出する最長遅延クロック選択部５５とを有している。
【００４０】
遅延補償部５０−１，５０−２，５０−３は、図３に示したように、それぞれ同一構成であり、クロック供給源２から出力されるクロックＣＬＫ０に遅延を与えてケーブル４を介して該当デバイス１のクロック入力端へ送出する第１の可変遅延回路５１と、該当デバイス１のクロック入力端からケーブル４を介して戻ってきたクロックに遅延を与える第２の可変遅延回路５２と、最長遅延クロック選択部５５により選択されたクロックＣＬＫ４と第２の可変遅延回路３２の出力クロックとの位相差を検出する位相差検出回路５３と、検出された位相差が０となるように第１および第２の可変遅延回路の遅延量を同時に同じだけ制御する遅延制御回路５４とをそれぞれ有している。
【００４１】
最長遅延クロック選択部５５は、各遅延補償部５０−１，５０−２，５０−３の第２の可変遅延回路５２−１，５２−２，５２−３の出力クロックをそれぞ受けて時間を比較し、最も遅延しているクロックを検出するクロック比較回路５６と、クロック比較回路５６により検出された最も遅延したクロックを選択してクロックＣＬＫ４として出力するセレクタ５７とを有している。
【００４２】
次に動作を説明する。
【００４３】
ここで、クロック補正装置５および遅延補償部５０−１，５０−２，５０−３の内部配線によるクロックの遅延は無視できるものとする。
【００４４】
また、遅延補償部５０−１，５０−２，５０−３とデバイス１−１，１−２，１−３のクロック入力端１１，２１，３１とをそれぞれ結ぶケーブル４−１，４−２，４−３の往き用線路４ａおよび戻り用線路４ｂによるクロックの伝播遅延時間をそれぞれＴ１，Ｔ２，Ｔ３とする。
【００４５】
更に、各遅延補償部５０−１，５０−２，５０−３の第１および第２の可変遅延回路５１，５２の遅延時間はτ１，τ２，τ３とし、これら遅延時間の最小値をτｍｉｎとする。
【００４６】
まず、各遅延補償部５０−１，５０−２，５０−３の遅延制御回路５４は、初期設定として、第１および第２の可変遅延回路５１，５２の遅延時間を最小値τｍｉｎにそれぞれ設定する。
【００４７】
例えば図４に示すように、初期設定時の時刻ｔ１に、遅延補償部５０−１，５０−２，５０−３の各第１の可変遅延回路５１にそれぞれ入力したクロックＣＬＫ０は、ケーブル４−１，４−２，４−３を介して各デバイス１のクロック入力端へそれぞれ送出され、その後、ケーブル４を介して戻ってきて各第２の可変遅延回路５２からそれぞれ出力される。
【００４８】
そして、遅延補償部５０−１，５０−２，５０−３の各第２の可変遅延回路５２−１，５２−２，５２−３からそれぞれ出力されるまでの所要時間は、２（τｍｉｎ＋Ｔ１），２（τｍｉｎ＋Ｔ２），２（τｍｉｎ＋Ｔ３）である。
【００４９】
ここで、２（τｍｉｎ＋Ｔ１）＜２（τｍｉｎ＋Ｔ２）＜２（τｍｉｎ＋Ｔ３）であるとすれば、最長遅延クロック選択部５５は、最も遅延（ここでは所要時間が２（τｍｉｎ＋Ｔ３））している遅延補償部５０−３の第２の可変遅延回路５２−３の出力クロックを選択し、クロックＣＬＫ４として出力する。
【００５０】
遅延補償部５０−１，５０−２，５０−３の各位相差検出回路５３は、最長遅延クロック選択部５５により選択された最も遅延しているクロックＣＬＫ４と第２の可変遅延回路３２の出力クロックとの位相差を検出し、遅延制御回路５４は、位相差検出回路５３により検出された位相差が０となるように第１および第２の可変遅延回路５１，５２の遅延量を同時に同じだけ制御する。
【００５１】
このようにして最も遅延しているクロックに位相一致させるように遅延制御することにより、複数のデバイス１−１，１−２，１−３に位相ずれを生じることなくクロックＣＬＫ１，ＣＬＫ２，ＣＬＫ３をそれぞれ供給することができる。
【００５２】
なお、上述した説明では、デバイスの数を３つの場合を例として示したが、デバイスの数が４以上であっても同様に動作することは明らかである。
【００５３】
【発明の効果】
以上説明したように本発明によれば、複数のデバイス内にクロックの位相ずれを補償する回路をそれぞれ設けなくてもよいので、ＬＳＩ上にクロックの位相補償回路を形成する必要がなくＬＳＩ設計が容易になるばかりでなく、複数の各デバイス内の温度や電源電圧等の環境変化を受けることもなく、安定した動作を実現できる。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すブロック図である。
【図２】図１に示した遅延補償部３０の動作を説明するためのクロックの位相関係を示す図である。
【図３】本発明の他の実施形態を示すブロック図である。
【図４】図３に示した遅延補償部５０の動作を説明するためのクロックの位相関係を示す図である。
【符号の説明】
１    デバイス
２    クロック供給源
３，５    クロック補正装置
４    ケーブル
３０，５０    遅延補償部
３１，５１    第１の可変遅延回路
３２，５２    第２の可変遅延回路
３３，５３    位相差検出回路
３４，５４    遅延制御回路
５５    最長遅延クロック選択部
５６    クロック比較回路
５７    セレクタ
【図１】
2005018321.tif 000003
【図２】
2005018321.tif 000004
【図３】
2005018321.tif 000005
【図４】
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