(57)【要約】【課題】  スイッチトキャパシタ回路のキャパシタの容量比の変動を低減することができる半導体集積回路装置を提供する。【解決手段】  演算増幅器群４とスイッチ群２とスイッチ群２を駆動するタイミング信号線１とキャパシタ群３Ａとを基板上に有するスイッチトキャパシタ回路を含んでいる。キャパシタ群３Ａを構成し比精度が要求される全てのキャパシタを複数個の単位キャパシタの組み合わせで構成し、かつ周囲の領域から分離された同一の島５Ａに比精度が要求される全てのキャパシタを配置している。また、単位キャパシタ群を構成する各単位キャパシタの周辺構造を同じとし、かつ比精度が要求される全てのキャパシタを構成する各単位キャパシタを島５Ａ内で少なくとも線対称もしくは点対称となるように配置する。【選択図】        図１
2005136055.tif 000002
【特許請求の範囲】
【請求項１】
演算増幅器とスイッチと前記スイッチを駆動するタイミング信号線とキャパシタ群とを基板上に有するスイッチトキャパシタ回路を含む半導体集積回路装置であって、
前記キャパシタ群を構成し比精度が要求される全てのキャパシタを複数個の単位キャパシタの組み合わせで構成し、かつ周囲の領域から分離された同一の島に前記比精度が要求される全てのキャパシタを配置し、
前記単位キャパシタ群を構成する各単位キャパシタの周辺構造を同じとし、かつ前記比精度が要求される全てのキャパシタを構成する各単位キャパシタを前記島内で少なくとも線対称もしくは点対称となるように配置している半導体集積回路装置。
【請求項２】
演算増幅器とスイッチと前記スイッチを駆動するタイミング信号線とキャパシタ群とを基板上に有するスイッチトキャパシタ回路を含む半導体集積回路装置であって、
前記キャパシタ群を構成し比精度が要求される全てのキャパシタを複数個の単位キャパシタの組み合わせで構成し、かつ周囲の領域から分離された同一の島に前記比精度が要求される全てのキャパシタを配置し、
前記単位キャパシタ群を構成する各単位キャパシタの周辺構造を同じとし、かつ前記単位キャパシタ群に接続される配線も含めて前記比精度が要求される全てのキャパシタを構成する各単位キャパシタを前記島内で少なくとも線対称もしくは点対称となるように配置している半導体集積回路装置。
【請求項３】
演算増幅器群とスイッチ群と前記スイッチ群を駆動するタイミング信号線群とキャパシタ群とを基板上に有するスイッチトキャパシタ回路を含む半導体集積回路装置であって、
前記タイミング信号線群、前記スイッチ群、前記キャパシタ群、前記演算増幅器群は、この順に配置され、
前記キャパシタ群を構成し比精度が要求される全てのキャパシタを複数個の単位キャパシタの組み合わせで構成し、かつ周囲の領域から分離された同一の島に前記比精度が要求される全てのキャパシタを配置し、
前記単位キャパシタ群を構成する各単位キャパシタの周辺構造を同じとし、かつ前記単位キャパシタ群に接続される配線も含めて前記比精度が要求される全てのキャパシタを構成する各単位キャパシタを前記島内で少なくとも線対称もしくは点対称となるように配置し、かつ信号線の引き出し方向とデジタル信号線の引き出し方向を反対方向としている半導体集積回路装置。
【請求項４】
演算増幅器群とスイッチ群と前記スイッチ群を駆動するタイミング信号線群とキャパシタ群とを基板上に有するスイッチトキャパシタ回路を含む半導体集積回路装置であって、
前記タイミング信号線群、前記スイッチ群、前記キャパシタ群、前記演算増幅器群は、この順に配置され、
前記キャパシタ群を構成し比精度が要求される全てのキャパシタを複数個の単位キャパシタの組み合わせで構成し、かつ周囲の領域から分離された同一の島に前記比精度が要求される全てのキャパシタを配置し、
前記島の電位をフローティングとするかもしくは前記島に固定電位を与え、
前記単位キャパシタ群を構成する各単位キャパシタの周辺構造を同じとし、かつ前記単位キャパシタ群に接続される配線も含めて前記比精度が要求される全てのキャパシタを構成する各単位キャパシタを前記島内で少なくとも線対称もしくは点対称となるように配置し、かつ信号線の引き出し方向とデジタル信号線の引き出し方向を反対方向としている半導体集積回路装置。
【請求項５】
演算増幅器群とスイッチ群と前記スイッチ群を駆動するタイミング信号線群とキャパシタ群とを基板上に有するスイッチトキャパシタ回路を含む半導体集積回路装置であって、
前記タイミング信号線群、前記スイッチ群、前記キャパシタ群、前記演算増幅器群は、この順に配置され、
前記キャパシタ群を構成し比精度が要求される全てのキャパシタを複数個の単位キャパシタの組み合わせで構成し、かつ周囲の領域から分離された同一の島に前記比精度が要求される全てのキャパシタを配置し、
前記比精度が要求される全てのキャパシタを構成する単位キャパシタの周囲にダミーキャパシタを配置することにより、前記単位キャパシタ群を構成する各単位キャパシタの周辺構造を同じとし、かつ前記単位キャパシタ群に接続される配線も含めて前記比精度が要求される全てのキャパシタを構成する各単位キャパシタを前記島内で少なくとも線対称もしくは点対称となるように配置し、かつ信号線の引き出し方向とデジタル信号線の引き出し方向を反対方向としている半導体集積回路装置。
【請求項６】
演算増幅器群とスイッチ群と前記スイッチ群を駆動するタイミング信号線群とキャパシタ群とを基板上に有するスイッチトキャパシタ回路を含むデルタ・シグマＡＤ変換装置であって、
前記タイミング信号線群、前記スイッチ群、前記キャパシタ群、前記演算増幅器群は、この順に配置され、
前記キャパシタ群を構成し比精度が要求される全てのキャパシタを複数個の単位キャパシタの組み合わせで構成し、かつ周囲の領域から分離された同一の島に前記比精度が要求される全てのキャパシタを配置し、
前記島の電位をフローティングとし、
前記単位キャパシタ群を構成する各単位キャパシタの周辺構造を同じとし、かつ前記単位キャパシタ群に接続される配線も含めて前記比精度が要求される全てのキャパシタを構成する各単位キャパシタを前記島内で少なくとも線対称もしくは点対称となるように配置し、かつ信号線の引き出し方向とデジタル信号線の引き出し方向を反対方向としているデルタ・シグマＡＤ変換装置。
【請求項７】
演算増幅器群とスイッチ群と前記スイッチ群を駆動するタイミング信号線群とキャパシタ群とを基板上に有するスイッチトキャパシタ回路を含むカスケード接続デルタ・シグマＡＤ変換装置であって、
前記タイミング信号線群、前記スイッチ群、前記キャパシタ群、前記演算増幅器群は、この順に配置され、
前記キャパシタ群を構成し比精度が要求される全てのキャパシタを複数個の単位キャパシタの組み合わせで構成し、かつ周囲の領域から分離された同一の島に前記比精度が要求される全てのキャパシタを配置し、
前記島の電位をフローティングとし、
前記単位キャパシタ群を構成する各単位キャパシタの周辺構造を同じとし、かつ前記単位キャパシタ群に接続される配線も含めて前記比精度が要求される全てのキャパシタを構成する各単位キャパシタを前記島内で少なくとも線対称もしくは点対称となるように配置し、かつ信号線の引き出し方向とデジタル信号線の引き出し方向を反対方向としているカスケード接続デルタ・シグマＡＤ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はスイッチトキャパシタ回路を含む半導体集積回路装置およびその一例としてのデルタ・シグマＡＤ変換装置に関するものである。とりわけ、本発明は、半導体集積回路装置の基板上におけるキャパシタのレイアウトに関するものである。
【背景技術】
【０００２】
図４は従来のスイッチトキャパシタ回路の配置の一例を示す模式図である。図４では、タイミング信号線（クロック信号線）群１とスイッチ群２とキャパシタ群３と演算増幅器群４とで構成されるスイッチトキャパシタ回路の構成例が示されている。
【０００３】
キャパシタ群３を構成する各キャパシタは、整列配置した複数の単位キャパシタで構成されている。また、単位キャパシタは、各キャパシタ毎に他の領域から分離された島５に配置されている。本構成例はたとえば、非特許文献１に示されている。
【０００４】
図５にスイッチトキャパシタ回路を構成するためのキャパシタのレイアウトの一例の概略図を示す。
【０００５】
スイッチトキャパシタ回路を含む半導体集積回路装置では、デジタル回路とアナログ回路（スイッチトキャパシタ回路）が混在しているため、デジタルノイズのアナログ回路への混入は大きな問題となる。デジタルノイズは、例えば、電源ラインやＧＮＤラインから混入したり、基板から混入したりするので、デジタル回路とアナログ回路をできるだけ分離するようにしている。
【０００６】
また、スイッチトキャパシタ回路の特性は、例えば複数のキャパシタの容量比率で決まる。そのため、キャパシタとしては、一般に複数個の単位キャパシタを並べて配置したものを使用し、キャパシタの容量比率の誤差が少なくなるようにようにしている。単位キャパシタ1個の容量の相対比がσ％である場合、ｎ個の単位キャパシタの容量の相対比は統計学上σ/√ｎとなることが知られているため、しばしば複数個の単位キャパシタの相対比となるように、例えばサンプリングキャパシタと積分キャパシタとが配置される。
【０００７】
その場合、各キャパシタは演算増幅器の近傍に配置される。そのため、使用されるキャパシタを演算増幅器ごとに集め、それぞれに分離された島の中に配置される。したがって、各演算増幅器毎のキャパシタ間の距離は長くなる。また、単位キャパシタの周辺レイアウトを、配線を含めて対称にすることは難しい。
【０００８】
しかしながら、スイッチトキャパシタ回路は、複数のキャパシタの容量比、例えば積分回路の場合にはサンプリングキャパシタと積分キャパシタの容量比で特性が決められるため、容量の比率の誤差は、スイッチトキャパシタ回路の特性の悪化をもたらす。とりわけ、ＡＤ（アナログ・デジタル）変換器、ＤＡ（デジタル・アナログ）変換器にスイッチトキャパシタ回路が使われる場合は、特性の悪化が大きく影響し、変換精度が低くなる。このことに関しては、非特許文献２に記載例がある。
【非特許文献１】Roubik Gregorian and Gabor C Temes  著「Analog MOS Integrated Circuits for Signal Processing」pp524：John Wiley & Sons Inc: SBN: 471097977:1986/04/10
【非特許文献２】ISSC（International Solid States Circuits VOL、SC−１６、NO．６ DECEMBER1981） JAMES L. McCREARY,「Matching Properties, and Voltage and Temperature Dependence of MOS Capacitors」
【発明の開示】
【発明が解決しようとする課題】
【０００９】
スイッチトキャパシタ回路は、複数のキャパシタの容量比が特性に大きく影響を与えることは周知である。キャパシタはディメンジョン（寸法）の変動や、酸化膜厚のチップ内の変動がある。そのため、各キャパシタは、一般に複数個の単位キャパシタをマトリクス状に並べて構成し、各キャパシタの容量比を設定する際に、単位キャパシタの個数について整数比をとり、容量の比率の誤差が少なくなるようにようにしている。
【００１０】
その場合、キャパシタは演算増幅器の近傍に配置される。そのため、演算増幅器ごとに使用するキャパシタを集め、それぞれに分離された島の中に配置すると、各演算増幅器ごとのキャパシタ間の距離は遠くなる。そのため、各演算増幅器毎のキャパシタの相対誤差も特性の劣化をもたらす。また、キャパシタの配置位置が離れると、チップ内の酸化膜の膜厚変動やディメンジョンのずれのため、キャパシタの容量比に誤差を発生させる。また、周知のようにスイッチトキャパシタ回路を用いたＡＤ（アナログ・デジタル）変換器、ＤＡ（デジタル・アナログ）変換器は、キャパシタの容量比に基づくスイッチトキャパシタ回路の特性が極めて重要なため、キャパシタの容量比率の誤差は特性の悪化をもたらす。とりわけ、スイッチトキャパシタ回路が、デルタ・シグマＡＤ（アナログ・デジタル）変換器、ＤＡ（デジタル・アナログ）変換器、カスケードタイプのデルタ・シグマＡＤ変換器に使われる場合は、その影響がきわめて大きい。また、キャパシタも、微少ではあるが、電位依存性や温度変動も存在し、このことが、キャパシタの容量比に影響を与えることもある。また、周辺のレイアウトの違いが、例えば、製造時のエッチングの誤差によって、キャパシタの容量値に相対誤差を与えることがある。また、デジタル・アナログ混在回路では、電源ライン、バイアスライン、基板などから、アナログ回路（スイッチトキャパシタ回路）にデジタルノイズを与えることがある。
【００１１】
したがって、本発明の目的は、スイッチトキャパシタ回路のキャパシタの容量比の変動を低減することができる半導体集積回路装置を提供することである。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明の半導体集積回路装置は、演算増幅器とスイッチとスイッチを駆動するタイミング信号線とキャパシタ群とを基板上に有するスイッチトキャパシタ回路を含んでいる。そして、キャパシタ群を構成し比精度が要求される全てのキャパシタを複数個の単位キャパシタの組み合わせで構成し、かつ周囲の領域から分離された同一の島に比精度が要求される全てのキャパシタを配置している。また、単位キャパシタ群を構成する各単位キャパシタの周辺構造を同じとし、かつ比精度が要求される全てのキャパシタを構成する各単位キャパシタを島内で少なくとも線対称もしくは点対称となるように配置している。
【００１３】
この際、周辺部の単位キャパシタを使う場合における誤差の発生を少なくするため、単位キャパシタをダミーキャパシタで囲み、全ての単位キャパシタの周辺構造は同じとすることが好ましい。
【００１４】
また、各キャパシタは線対称、もしくは、点対称に配置することが好ましい。その場合に、配線の配置も含めて、線対称、もしくは、点対称に配置することが好ましい。
【００１５】
また、島の電位をフローティングもしくは、固定電位とすることも加えて行うことが好ましい。
【００１６】
また、各単位キャパシタの上部、周辺の配線のレイアウト、電位が同じであれば、キャパシタの容量の相対精度はさらに、向上させることが可能である。
【００１７】
上記の半導体集積回路装置の例としては、デルタ・シグマＡＤ変換装置または、デルタ・シグマ変調器を複数段縦続接続したカスケード接続デルタ・シグマＡＤ変換装置が考えられる。
【００１８】
上記の構成においては、コンデンサを同一の島に入れることにより、各コンデンサは等間隔に配置され、単位コンデンサの周囲環境を同じに保ちやすくなり対称性の配置をしやすくなる。また、線対称や、線対称に配置する場合に、全体の対称性のみならず、部分ごとの線対称、点対称を保つことによって、より、チップ内偏差の影響を受けにくくなる。そのため、配置の対称性の考慮や、大数の法則による平均化作用により、比精度を向上できる。
【発明の効果】
【００１９】
本発明の半導体集積回路装置およびデルタ・シグマＡＤ変換装置によれば、演算増幅器とスイッチとスイッチを駆動するタイミング信号とキャパシタ群を有するスイッチトキャパシタ回路を含む構成において、キャパシタ群を構成し比精度が要求される全てのキャパシタを複数個の単位キャパシタの組み合わせで構成し、かつ周囲の領域から分離された同一の島に比精度が要求される全てのキャパシタを配置し、単位キャパシタ群を構成する各単位キャパシタの周辺構造を同じとし、かつ比精度が要求される全てのキャパシタを構成する各単位キャパシタを島内で少なくとも線対称もしくは点対称となるように配置しているので、スイッチトキャパシタ回路のキャパシタの容量比の変動を可能な限り低減することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を、図面を参照しながら説明する。
【００２１】
（実施の形態１）
図１は本発明の実施の形態１におけるスイッチトキャパシタ回路のレイアウトを示す模式図であり、以下図をもとに説明する。
【００２２】
図１において、タイミング信号線（クロック信号線、デジタル信号線）群１とスイッチ群２とキャパシタ群３Ａと演算増幅器群４と信号線群１１で構成されるスイッチトキャパシタ回路の構成例が示されている。上記の信号線群１１は、アナログ信号線群のことを意味するが、スイッチトキャパシタなので、時間離散された、オペアンプの入出力信号も含む。また、デジタル信号線は主としてクロック信号のことであるが、アナログ信号がＡＤ変換された信号、その後のデジタル処理される信号も含む。
【００２３】
キャパシタ群３Ａを構成する各キャパシタは、複数の単位キャパシタの組み合わせで構成されている。図１では、各キャパシタを区別することなく、マトリクス状の単位キャパシタ群の配列のみ図示している。
【００２４】
キャパシタ群３Ａは、各キャパシタが複数の単位キャパシタの組み合わせで構成されるが、全ての演算増幅器に接続される全てのキャパシタが他の領域から分離された島５Ａ内に配置されている。つまり、比精度の必要なキャパシタ群３Ａを同一の島５Ａに入れることによって、全ての演算増幅器に接続される全ての単位キャパシタの周辺条件、構造を同じにすることが可能となる。
【００２５】
本発明の実施の形態の特徴は、全てのキャパシタが同一の島にあることと、対称配置されていることである。
【００２６】
なお、スイッチトキャパシタ回路を構成するための演算増幅器の個数は、１または複数個であり、スイッチトキャパシタ回路が１個の演算増幅器のみを含む場合には、１個の演算増幅器に接続される全てのキャパシタが島５Ａ内に配置されることになる。複数個の演算増幅器を含む場合には、複数個の演算増幅器に接続される全てのキャパシタが島５Ａ内に配置されることになる。
【００２７】
図２にスイッチトキャパシタ回路を構成するためのキャパシタのレイアウトの一例の概略図を示し、図７にスイッチトキャパシタ回路の一例である積分器の回路図を示す。
【００２８】
図７において、符号６はサンプリングキャパシタ（容量Ｃｓ）を示し、符号７は積分キャパシタ（容量Ｃｉ）を示す。符号１８は電圧Ｖｉｎを入力する入力端子を示し、符号２３は電圧Ｖｏを出力する出力端子を示す。符号１９，２１は図９に示すスイッチタイミングφ１に応じてオンオフするスイッチを示し、符号２０，２２は図９に示すスイッチタイミングφ２に応じてオンオフするスイッチを示している。符号２４は接地端子を示し、符号２５は演算増幅器を示す。上記のスイッチタイミングφ１，φ２は、図９に示すように、ノンオーバーラッピングパルスである。
【００２９】
図２において、符号６Ａは図７のサンプリング容量６を構成する単位キャパシタを示す。符号７Ａは積分容量７を構成する単位キャパシタを示す。符号８Ａは単位キャパシタ６Ａ，７Ａを全周にわたって囲むように配置されたダミーキャパシタを示す。ダミーキャパシタ８Ａのディメンジョンは単位キャパシタと同じである。符号９Ａは単位キャパシタ６Ａの上側の電極に接続される１層目配線を示し、符号９Ｂは単位キャパシタ７Ａの上側の電極に接続される１層目配線を示し、符号１０Ａは単位キャパシタ６Ａの下側の電極に接続される２層目配線を示し、符号１０Ｂは単位キャパシタ７Ａの下側の電極に接続される２層目配線を示す。
【００３０】
サンプリング容量６は例えば３６個の単位キャパシタ６Ａで構成され、積分容量７も例えば３６個の単位キャパシタ７Ａで構成されている。そして、図２に示すように、例えば９個の単位キャパシタで構成される矩形領域を単位として、この矩形領域が対角線上に並ぶように各々配置されている。このようにして、それぞれサンプリング容量６、積分容量７はそれぞれ、レイアウトの中心Ｐに対して点対称に配置されている。また、１層目の配線９Ａ，９Ｂおよび２層目の配線１０Ａ，１０Ｂも、それぞれサンプリング容量６，積分容量７に対して、またレイアウト中心に対して点対称となるよう配置している。
【００３１】
このような構成をとることによって、チップ内の上下方向や左右方向の位置の違いに起因した製造的な偏差が単位キャパシタにあっても、２つのキャパシタの容量比の誤差が補正される。
【００３２】
ここで、図７のスイッチトキャパシタ回路の伝達関数について説明する。図７において、入力信号Ｖｉｎに対する出力信号Ｖｏの伝達関数は、サンプリングキャパシタ６の容量をCs、積分キャパシタ７の容量をCi、とすると、以下の式（１），（２）に示すようになる。
【００３３】
V0/Vin  =  (Cs/Ci)・(Z-1/(１−Z-1))                          ……（１）
ただし、
Z-1＝exp(-jωT)                                              ……（２）
ω：角周波数      T＝1/fs      fs:サンプリング周波数
である。
【００３４】
入力信号Ｖｉｎに対する出力信号Ｖｏの伝達関数は、以上のように表されるため、Cs/Ciの比が変わらなければ、周波数特性は変動しないことが理解される。
【００３５】
図８にスイッチトキャパシタ回路の一例である全差動積分器の回路図を示す。図８において、符号６０，６１はサンプリングキャパシタ（容量Ｃｓ）を示し、符号７０，７１は積分キャパシタ（容量Ｃｉ）を示す。符号１８は電圧Ｖｉｎｐを入力する正極性入力端子を示し、符号２６は電圧Ｖｉｎｎを入力する負極性入力端子を示す。符号１９，２１，２７，２９は図９に示すスイッチタイミングφ１に応じてオンオフするスイッチを示し、符号２０，２２，２８，３０は図９に示すスイッチタイミングφ２に応じてオンオフするスイッチを示している。符号２４は接地端子を示し、符号３３は演算増幅器を示す。符号３１は電圧Ｖｏｐを出力する正極性出力端子を示し、符号３２は電圧Ｖｏｎを出力する負極性出力端子を示している。
【００３６】
この図８のスイッチトキャパシタ回路では、正極性入力電圧Ｖｉｎｐおよび負極性入力電圧Ｖｉｎｎが入力され、正極性出力電圧Ｖｏｐおよび負極性出力電圧Ｖｏｎが出力される。このときの入出力電圧間の伝達関数は以下のようになる。
【００３７】
Vop/Vinp＝(Cs/Ci)・(Z-1/(１−Z-1))                            ……（３）    
Von/Vinn＝(Cs/Ci)・(Z-1/(１−Z-1))                            ……（４）    
図３は２個の単位キャパシタの配置例を示す拡大平面図である。図３において、符号１０１は単位キャパシタを示し、符号１０２は２個の単位キャパシタの１０１の周りを囲むように配置されたダミーキャパシタを示している。符号１０３は単位キャパシタ１０１に接続される１層目配線を示し、符号１０４は単位キャパシタ１０１に接続される２層目配線を示し、１０５は対称性を得るためのダミーの１層目配線を示している。
【００３８】
単位キャパシタのコーナー部は、エッチングによる誤差が出やすいため、角を削って丸くしている。また、２つの単位キャパシタのそれぞれにおける周辺の他の単位キャパシタまでの距離は、等距離（距離ｄ）とし、各単位キャパシタへの配線も対称としている。このことによって、配線工程でのキャパシタへの影響も２つの単位キャパシタには同じに働き、キャパシタ比率は一定に保たれる。また、配線間の寄生容量や、メタル配線とポリシリコン間の寄生容量も存在するため、それらがたとえあったとしても、それらを同じだけ相対比の必要なキャパシタに付加されるようにしている。
【００３９】
図６は実際の単位キャパシタの構造の一例を示す概略斜視図である。図６において、符号１０１は基板を示し、符号１０２は基板１０１に形成されたＰウエルを示し、符号１０３はＰウエル１０２上に形成されたＬＯＣＯＳ酸化膜を示す。符号１０４はＬＯＣＯＳ酸化膜１０３上に形成されたポリシリコン膜を示し、符号１０５はポリシリコン膜１０４の上に形成した酸化膜を示し、符号１０６は酸化膜１０６の上に形成したポリシリコン膜を示し、これらが単位キャパシタの下部電極、容量膜、上部電極に相当する。符号１０７，１０８は保護膜を示し、符号１０９，１１０，１１２は配線を示し、１１１はコンタクトを示している。
【００４０】
基本の単位キャパシタは、ポリシリコン膜１０４と酸化膜１０５とポリシリコン膜１０６とで構成されるが、そのほかにポリシリコン膜１０４と酸化膜１０３とＰウエル１０２とで構成される寄生のＭＯＳ容量や、配線１０９，１１０間の寄生容量が存在し、さらに他の配線が近傍に存在する場合には、配線１０９もしくは１１０と他の配線との間の寄生の容量なども存在する。しかし、上記のように対称な構成とすることで、各種寄生容量が、各単位キャパシタに同じだけ付加されることになる。その結果、容量比は一定に保たれる。
【００４１】
以上説明したように、コンデンサを同一の島に入れることにより、各コンデンサは等間隔に配置され、単位コンデンサの周囲環境を同じに保ちやすくなり対称性の配置をしやすくなる。また、線対称や、線対称に配置する場合に、全体の対称性のみならず、部分ごとの線対称、点対称を保つことによって、より、チップ内偏差の影響を受けにくくなる。そのため、配置の対称性の考慮や、大数の法則による平均化作用により、比精度を向上できる。
【産業上の利用可能性】
【００４２】
本発明にかかるスイッチトキャパシタ回路を含む半導体集積回路装置は、スイッチトキャパシタ回路のキャパシタの容量比の変動を可能な限り低減することができるという効果を有し、デルタ・シグマＡＤ変換装置等として有用である。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施の形態１におけるスイッチトキャパシタ回路の一例のレイアウトを示す模式図である。
【図２】本発明の実施の形態１におけるスイッチトキャパシタ回路を構成するキャパシタのレイアウトの一例を示す概略図である。
【図３】本発明の実施の形態１における単位キャパシタの配置例を示す拡大平面図である。
【図４】従来のスイッチトキャパシタ回路の配置の一例のレイアウトを示す模式図である。
【図５】従来のスイッチトキャパシタ回路を構成するキャパシタのレイアウトを示す概略図である。
【図６】実際の単位キャパシタの構造の一例を概略斜視図である。
【図７】積分器の構成の一例を示す回路図である。
【図８】全差動積分器の構成の一例を示す回路図である。
【図９】図７の積分器の動作を示すタイムチャートである。
【符号の説明】
【００４４】
１    タイミング信号線群
２    スイッチ群
３，３Ａ    キャパシタ群
４    演算増幅器群
５，５Ａ    島
６，６０，６１    サンプリングキャパシタ
６Ａ    単位キャパシタ
７，７０，７１    積分キャパシタ
７Ａ    単位キャパシタ
８    ダミーキャパシタ
８Ａ    ダミーキャパシタ
９，９Ａ，９Ｂ    １層目配線
１０，１０Ａ，１０Ｂ    ２層目配線
１１    信号線
１８    入力端子
１８Ａ    正極性入力端子
１９，２０，２１，２２    スイッチ
２３    出力端子
２４    接地端子
２５    演算増幅器
２６    負極性入力端子
２７，２８，２９，３０    スイッチ
３１    正極性出力端子
３２    負極性出力端子
１０１    基板
１０２    Ｐウエル
１０３    酸化膜
１０４    ポリシリコン膜
１０５    酸化膜
１０６    ポリシリコン膜
１０７    保護膜
１０８    保護膜
１０９    配線
１１０    配線
１１１    コンタクト
１１２    配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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