(57)【要約】【課題】  本発明は所定の機能を実現する回路を内蔵するブロック化素子に関し、配線基板上での実装密度を高めることを目的とする。【解決手段】  ノイズ吸収回路を内蔵する板状のブロック化素子９４を備える。ブロック化素子９４の端面には接続パッド部１１８，１２０が形成される。接続パッド部１１８，１２０は、何れも、配線１２２，１２４によりノイズ吸収回路と接続される。ブロック化素子９４は、基板９２に設けられた素子収納スペース９６内に収納される。【選択図】      図８
2005101639.tif 000002
【特許請求の範囲】
【請求項１】
ノイズ吸収回路を内蔵する板状のパッケージと、
前記パッケージの端面に設けられる入力用接続パッド部および出力用接続パッド部と、
前記入力用接続パッド部と前記ノイズ吸収回路とを接続すると共に、前記出力用接続パッド部と前記ノイズ吸収回路とを接続する配線と、
を備えることを特徴とするブロック化素子。
【請求項２】
前記ノイズ吸収回路は、前記パッケージに設けられた貫通孔と、前記貫通孔の内壁に形成される導電層と、前記導電層を前記パッケージから絶縁するために、前記貫通孔を取り巻くように形成される環状の誘電層と、を含むことを特徴とする請求項１記載のブロック化素子。
【請求項３】
前記ノイズ吸収回路は、前記パッケージに内蔵される抵抗素子およびコンデンサ素子を含むことを特徴とする請求項１記載のブロック化素子。
【請求項４】
請求項１乃至３の何れか１項記載のブロック化素子を搭載する電子機器であって、
前記ブロック化素子を収納する素子収納スペースを有する配線基板を備え、
前記素子収納スペースの内部には、前記ブロック化素子が前記収納スペースに収納された場合に、前記ブロック化素子が備える入力用および出力用接続パッド部と接触し、かつ、前記配線基板が備える配線層の何れかと導通する複数の接続パッド部を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ブロック化素子、およびそのブロック化素子を搭載する電子機器に係り、特に、配線基板上での実装密度を高めるうえで好適なブロック化素子、および電子機器に関する。
【背景技術】
【０００２】
図９（ａ）は、従来の半導体集積回路１０の内部構造を示す。また、図９（ｂ）は、その半導体集積回路１０の斜視図を示す。従来の半導体集積回路１０は、チップ素子１２を備えている。チップ素子１２の内部には、所定の機能を実現する回路が形成されていると共に、その回路を取り囲むように入出力バッファが形成されている。
【０００３】
チップ素子１２は、複数の端子１４を備えるリードフレーム１５上に搭載される。端子１４のそれぞれは、ボンディングワイヤ１６により、チップ素子１２の入出力バッファに接続される。チップ素子１２とリードフレーム１５とのワイヤボンディングが終了すると、チップ素子１２をモールドするパッケージ１８が形成される。その結果、半導体集積回路１０は、図９（ｂ）に示す状態となる。
【０００４】
図９（ｂ）に示す如く、従来の半導体集積回路１０は、配線基板２０上に、例えばハンダ付けなどの手法で固定される。配線基板２０には、半導体集積回路１０が備える端子のそれぞれに対応する接続パッド部２１が設けられている。半導体集積回路１０の各端子１４が、それらの接続パッド部２１に接合されることにより、配線基板２０上に所望の電子回路が形成される。
【０００５】
図１０は、従来の電子機器の一部の斜視図、より具体的には、従来の電子機器が備える配線基板２０上に搭載されたノイズ吸収素子２２の斜視図を示す。従来のノイズ吸収素子２２は、環状のフェライトコア２４と、その中心を通る伝送線２６とを備えている。
【０００６】
ノイズ吸収素子２２は、配線基板２０上の所定部位に実装されることにより、配線２７を介してコネクタ２８と導通し、また、配線２９を介して内部回路と導通する。ノイズ吸収素子２２によれば、コネクタ２８に供給された信号が伝送線２６を流通する際に、その信号からノイズを除去することができる。従って、図１０に示す構成によれば、内部回路に対して、ノイズの少ない信号を供給することができる。
【０００７】
【特許文献１】特開平５−２８３６０５号公報
【特許文献２】国際公開第９８／４７１７４パンフレット
【特許文献３】特開昭６１−１１７８５８号公報
【特許文献４】特開平１０−３３５５７０号公報
【特許文献５】特開昭６１−３５５４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来の半導体集積回路１０において、端子１４はパッケージ１８を取り巻くように配置されている。換言すると、従来の半導体集積回路１０において、パッケージ１８の各辺の長さは、チップ素子１２から導出される全ての端子１４を一列に並べて配置することができるように設計されており、複数１４の端子は、パッケージ１４の４辺を有効に利用して配置されている。
【０００９】
つまり、従来の半導体集積回路１０の構造においては、必要とされる端子１４の数によってパッケージ１８の大きさが制限される。このため、従来の構造によっては、端子１４の密度を高めること（回路１０の実装面積を変えることなく端子１４の数を増やすこと、或いは、端子１４の数を減らさずにその実装面積を縮小すること）が困難であった。
【００１０】
また、従来の半導体集積回路１０の構造では、配線基板２０上における半導体集積回路１０の占有面積内に、チップ素子１２は一つしか配置することができなかった。つまり、従来の構造では、所定の実装面積から導き出せる端子１４の数が、一つのチップ素子１２から導出できる端子１４の数に制限されていた。従来の構造は、この点においても、端子の密度を高めるうえで問題を有していた。
【００１１】
図１０に示す如く、従来のノイズ吸収素子２２は配線基板２０上に実装される形態で回路の一部を形成する。ノイズ吸収素子２２は、入力信号に重畳するノイズの大きさ等に応じて、その諸元が容易に変更できることが望ましい。図１０に示す従来の構造によれば、ノイズ吸収素子２２自身を変更することで、その諸元は容易に変更することができる。この点、従来の構造は、柔軟な対応が可能であるという利点を有している。
【００１２】
しかしながら、従来の構造によれば、配線基板２０上のある程度の領域がノイズ吸収素子２２によって占有される。配線基板２０上における部品の実装密度を高めるうえでは、ノイズ吸収素子２２の占有面積が十分に小さいことが望ましい。この点、図１０に示す従来の構造は、図９に示す構造と同様に、配線基板２０における部品の実装密度を高めるうえで未だ改良の余地を残すものであった。
【００１３】
本発明は、上記のような課題を解決するためになされたもので、配線基板における部品の実装密度を高めるうえで好適な構造を有するブロック化素子を提供することを第１の目的とする。
【課題を解決するための手段】
【００１４】
請求項１記載の発明は、ブロック化素子であって、
ノイズ吸収回路を内蔵する板状のパッケージと、
前記パッケージの端面に設けられる入力用接続パッド部および出力用接続パッド部と、
前記入力用接続パッド部と前記ノイズ吸収回路とを接続すると共に、前記出力用接続パッド部と前記ノイズ吸収回路とを接続する配線と、
を備えることを特徴とするものである。
【００１５】
請求項２記載の発明は、請求項１記載のブロック化素子であって、
前記ノイズ吸収回路は、前記パッケージに設けられた貫通孔と、前記貫通孔の内壁に形成される導電層と、前記導電層を前記パッケージから絶縁するために、前記貫通孔を取り巻くように形成される環状の誘電層と、を含むことを特徴とするものである。
【００１６】
請求項３記載の発明は、請求項１記載のブロック化素子であって、
前記ノイズ吸収回路は、前記パッケージに内蔵される抵抗素子およびコンデンサ素子を含むことを特徴とするものである。
【００１７】
請求項４記載の発明は、請求項１乃至３の何れか１項記載のブロック化素子を搭載する電子機器であって、
前記ブロック化素子を収納する素子収納スペースを有する配線基板を備え、
前記素子収納スペースの内部には、前記ブロック化素子が前記収納スペースに収納された場合に、前記ブロック化素子が備える入力用および出力用接続パッド部と接触し、かつ、前記配線基板が備える配線層の何れかと導通する複数の接続パッド部を備えることを特徴とするものである。
【発明の効果】
【００１８】
この発明は以上説明したように構成されているので、以下に示すような効果を奏する。
請求項１記載の発明によれば、板状のパッケージの内部にノイズ吸収回路を内蔵するブロック化素子を実現することができる。このようなブロック化素子によれば、配線基板に組み込むことで、配線基板上のスペースを用いることなく、ノイズ吸収回路を回路の一部とすることができる。このため、本発明によれば、配線基板上のスペースを有効利用することが可能となり、部品の実装密度を高めることができる。
【００１９】
請求項２記載の発明によれば、板状のパッケージに貫通孔、導電層、および誘電層を設けることで、パッケージにノイズ吸収回路を内蔵させることができる。
【００２０】
請求項３記載の発明によれば、板状のパッケージに抵抗素子およびコンデンサを内蔵させることにより、パッケージの内部にノイズ吸収回路を形成することができる。
【００２１】
請求項４記載の発明によれば、ノイズ吸収回路を内蔵するブロック化素子を配線基板の収納スペースに収納することで、ノイズ吸収回路を配線基板の配線層と導通させることができる。このような電子機器によれば、ブロック化素子の端子と配線基板の接続パッド部とが共に収納スペース内に納められるため、小さなスペース内にブロック化素子を搭載することが可能となる。更に、このような構造によれば、端子や接続パッド部がノイズを受け難いため、回路の耐ノイズ性を高めることができる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照してこの発明の実施の形態について説明する。尚、各図において共通する要素には、同一の符号を付して重複する説明を省略する。
【００２３】
実施の形態１．
図１は、本発明の実施の形態１であるブロック化素子３０の斜視図を示す。図１に示す如く、ブロック化素子３０は、６面体形状に成形されたパッケージ３２を備えている。パッケージ３２の側面には、複数列に整列された端子３４の列、より具体的には、パッケージ３２を取り囲むように配列された端子３４で構成される３つの端子列３６，３８，４０が設けられている。
【００２４】
端子３４のそれぞれは、他の端子３４から絶縁されていると共に、パッケージに内蔵されるチップ素子に導通している。ブロック化素子３０の構造によれば、パッケージの側面に端子が１列に並んだ状態で配置される場合に比して、同じ占有面積に対して３倍の端子数を確保することができる。
【００２５】
図２は、本実施形態のブロック化素子３０の内部構造を表す透視図を示す。図２に示す如く、ブロック化素子３０は、パッケージ３２の内部に３つのチップ素子４２，４４，４６を備えている。チップ素子４２は、端子列３６を構成するリードフレーム４８に固定されている。同様に、チップ素子４４，４６は、それぞれ、端子列３８を構成するリードフレーム５０、または端子列４０を構成するリードフレーム５２に固定されている。
【００２６】
チップ素子４２，４４，４６は、それぞれ、所定の機能を実現するための集積回路と、その集積回路の周囲に形成される入出力バッファとを備えている。チップ素子４２，４４，４６は、その入出力バッファとリードフレーム４８，５０，５２とを連結するボンディングワイヤ５４により、端子列３６，３８，４０のそれぞれに接続されている。
【００２７】
リードフレーム４８，５０，５２には、それらを重ねて配置するための構造要素が設けられている。３つのチップ素子４２，４４，４６は、それらとリードフレーム４８，５０，５２とを接続するワイヤボンディングの処理が終了した後に、上記の構造要素を利用して図２に示す状態に重ね合わされる。その後、チップ素子４２，４４，４６がモールドされるようにパッケージ３２を形成することで本実施形態のブロック化素子３０が製造される。
【００２８】
上述の如く、本実施形態のブロック化素子３０は、３つの端子列３６，３８，４０のそれぞれに対応して３つのチップ素子４２，４４，４６を備えている。このような構造によれば、チップ素子が１つだけ用いられる場合に比して、同じ占有面積に対して３倍の処理能力が得られると共に、３倍の入出力端子数を確保することができる。従って、本実施形態のブロック化素子３０によれば、１つのチップ素子と１列の端子列とを備える通常の半導体集積回路に比して、占有面積内の回路密度を十分に高めることができる。
【００２９】
尚、上記の実施形態においては、３つのチップ素子４２，４４，４６を安定に重ね合わせるために、リードフレーム４８，５０，５２に構造要素を設けることとしているが、ブロック化素子３０の構造はこれに限定されるものではなく、３つのチップ素子４２，４４，４６を安定にモールドすることができる場合には、その構造要素を省略してもよい。
【００３０】
また、上記の実施形態においては、ブロック化素子３０が備える端子列の数を３列としているが、本発明はこれに限定されるものではなく、２列以上の端子列を備えていればよい。
【００３１】
また、上記の実施形態においては、パッケージ３２の内部に３つのチップ素子４２，４４，４６を配置することとしているが、本発明はこれに限定されるものではなく、導出される端子が複数列に整列されている限り、配置するチップ素子の数は１つ以上であればよい。以下、チップ素子を１つとする構造を実施の形態２として説明する。
【００３２】
実施の形態２．
次に、図３を参照して本発明の実施の形態２について説明する。図３は、本発明の実施の形態２であるブロック化素子６０の内部構造を示す透視斜視図である。ブロック化素子６０は、実施の形態１のブロック化素子６０と同様に３列の端子列３６，３８，４０を備えている。ブロック化素子６０は、それらの端子列３６，３８，４０が単一のチップ素子６２に導通している点に特徴を有している。
【００３３】
図３に示す如く、ブロック化素子６０が備える３つの端子列３６，３８，４０は、単一のリードフレーム６４を構成している。チップ素子６２は、実施の形態１の場合と同様に、ボンディングワイヤ６６によりリードフレーム６４に接続されている。
【００３４】
ブロック化素子６０の構造によれば、リードフレーム６４が備える複数の端子３４を３つの端子列３６，３８，４０に分散して配置することができる。このような構造によれば、全ての端子を適性に配置するために必要なパッケージの１辺の長さは、全ての端子が１列に並んで配置される場合に比してほぼ１／３に短縮される。このため、ブロック化素子６０の構造によれば、チップ素子６２から導出される全ての端子が１列に配置される場合に比して、十分に小さな実装面積を実現して部品の実装密度を高めることができる。
【００３５】
尚、上述した第１および第２の実施形態においては、端子３４の先端部がパッケージ３２の表面から大きく突出しないように、すなわち、端子３４の先端部とパッケージ３２の表面とがほぼ平滑面となるように、その先端部が処理されているが、本発明はこれに限定されるものではない。以下、パッケージ３２の表面から大きく導き出された端子３４を有する構造を、本発明の実施の形態３として説明する。
【００３６】
実施の形態３．
次に、図４を参照して、本発明の実施の形態３について説明する。図４は、本発明の実施の形態３であるブロック化素子７０の斜視図を示す。図４に示す如く、ブロック化素子７０は、実施の形態１または２のブロック化素子３０，６０と同様に、３列の端子列７２，７４，７６を備えている。端子列７２，７４，７６を構成する複数の端子３４は、他の端子３４と干渉することなくブロック化素子７０の底面の延長面に到達するように設けられている。このような構造によれば、ブロック化素子７０は、配線基板上に、通常の表面実装部品として搭載することができる。
【００３７】
実施の形態４．
次に、図５を参照して、実施の形態１のブロック化素子３０同士の接合構造を本発明の実施の形態４として説明する。図５（ａ）は、本実施形態の接合構造で接合された２つのブロック化素子３０の斜視透視図を示す。また、図５（ｂ）は、本実施形態の接合構造を、図５（ａ）に示すＢ矢視で表した図を示す。
【００３８】
本実施形態の接合構造によれば、接合すべき２つのブロック化素子３０は、接合面が対向するように配置される。ブロック化素子３０が備える端子３４は、それらの先端部がパッケージ３２の表面から僅かに突出するように設けられている。
また、接合すべき２つのブロック化素子３０において、端子列３６，３８，４０の高さや、端子３４のピッチ、或いは端子３４の大きさ等は統一されている。より具体的には、２つのブロック化素子３０の接合面に配置される端子３４は、それらのブロック化素子３０が所定状態に対向配置された場合に、他方のブロック化素子３０が備える端子３４と対向するように設けられている。
更に、本実施形態において、２つのブロック化素子３０の端子３４は、それらのブロック化素子３０が所定状態に対向配置されることにより、所望の回路構造を得るために接合されるべき端子同士が互いに対向するように配置されている。
【００３９】
本実施形態においては、２つのブロック化素子３０が共に上述した条件を満たしているため、それらが所定状態に対向配置されることにより図５（ａ）に示す状態が形成されると、図５（ｂ）に示す如く、接合すべき端子対が適性に接触状態となる。本実施形態の接合構造は、上記の如く端子対が接触状態とされた後、例えばリフローハンダ付け等の手法で端子対を接合することにより、或いはブロック化素子３０を保持して端子対の圧接状態を維持することなどにより実現される。
【００４０】
本実施形態の接合構造によれば、２つのブロック化素子３０の接合部を、それらのブロック化素子３０の間に納めた状態で、両者を容易に接合することが可能となる。つまり、本実施形態の接合構造によれば、端子や配線の露出部分を設けることなく２つのブロック化素子３０を容易に所望の接合状態とすることができる。このような構造によれば、接合に要するスペースを小さくすることができると共に、端子や配線が露出している場合に比して高いノイズ耐性を確保することができる。従って、本実施形態の接合構造によれば、高い実装密度を有し、かつ、優れたノイズ耐性を有する回路を実現することができる。
【００４１】
尚、上記の記載は、実施の形態１のブロック化素子３０同士を接合する場合を説明しているが、本実施形態の接合構造が適用可能な素子はこれに限定されるものではない。すなわち、本実施形態の接合構造は、例えば実施の形態２のブロック素子６０同士の接合など、パッケージから僅かに突出する複数の端子列を有する素子同士の接合に広く適用することができる。
【００４２】
実施の形態５．
次に、図６を参照して、本発明の実施の形態５である接合構造について説明する。図６は、本実施形態の接合構造で接合された２つのブロック化素子３０の斜視図を示す。本実施形態において、２つのブロック化素子３０は、実施の形態４の場合と同様に、互いに対向する接合面に接合すべき端子対を備えていると共に、接合面以外の面にも他方のブロック化素子３０の端子と導通させるべき端子３４を備えている。
【００４３】
図６は、２つのブロック化素子３０が、それぞれ、接合面と反対側の面に、互いに導通状態とすべき端子３４を備えている状態を示す。本実施形態の接合構造によれば、接合面以外の面に配置されるそれらの端子３４は、図６に示す如く、接続部材７８によって導通状態とされる。本実施形態の接合構造を用いる場合は、導通させるべき全ての端子対をブロック化素子３０の接合面に集める必要がなくなる。このため、本実施形態の接合構造によれば、端子３４の配置に関して高い自由度が確保でき、実施の形態４の場合に比して、ブロック化素子３０の設計上の制約を緩めることができる。
【００４４】
実施の形態６．
次に、図７を参照して本発明の実施の形態６について説明する。図７（ａ）は、本発明の実施の形態６である電子機器８０の主要部を表す斜視図である。また、図７（ｂ）は、本実施形態の電子機器８０を図７（ａ）に示すＢ矢視で表した拡大図である。
【００４５】
図７（ａ）に示す如く、本実施形態の電子機器８０は、多層配線基板８２を備えている。多層配線基板８２には、複数の配線層が形成されていると共に、素子収納スペース８４が形成されている。素子収納スペース８４は、実施の形態１のブロック化素子３０（図１参照）を収納するためのスペースである。本実施形態において、素子収納スペース８４は、実施の形態４の接合構造（図５参照）で接合された２つのブロック化素子３０が収納できるように形成されている。
【００４６】
多層配線基板８２とブロック化素子３０とは、それらの厚さが同じになるように設けられている。このため、ブロック化素子３０が素子収納スペース８４に収納されると、ブロック化素子３０の表面と、多層配線基板８２の表面とは、ほぼ平坦な面を形成する。
【００４７】
図７（ｂ）に示す如く、多層配線基板８２は、素子収納スペース８４の内壁に複数の接続パッド部８６を備えている。接続パッド部８６は、多層配線基板８２が備える複数の配線層の何れかと導通すると共に、ブロック化素子３０が備える個々の端子３４に対応する配列で設けられている。このため、ブロック化素子３０が素子収納スペース８４に収納されると、ブロック化素子３０の端子３４と、多層配線基板８２との間に、接続パッド部８６を介して必要な導通が確保される。
【００４８】
このように、本実施形態の電子機器８０の構造によれば、素子収納スペース８の内部で、ブロック化素子３０と多層配線基板８２との間の導通を確保することができる。このような構造によれば、多層配線基板８２の表面或いは裏面に、基板８２とブロック化素子３０との導通を得るための配線やパターンを設ける必要がない。つまり、電子機器８０の構造によれば、それ自身が高い集積度を有するブロック化素子３０を、必要最小限のスペースで多層配線基板８２に搭載することができる。このため、本実施形態の電子機器８０によれば、十分に高い集積度を得ることができる。
【００４９】
更に、本実施形態の電子機器８０においては、接続パッド部８６および端子３４が素子収納スペース８４内に納められているため、それらの接続部がノイズを受信し難い構造が実現されている。このため、本実施形態の電子機器８０によれば、高い集積度が得られることに加えて、優れたノイズ耐性を実現することができる。
【００５０】
本実施形態において、ブロック化素子３０には、プログラム可能な集積回路、すなわち、ＰＬＤ（Programmable Logic Device)やＦＰＧＡ（Field Programmable Gate Array）のようにプログラムを変えることにより内部の状態が変更可能な集積回路が内蔵されている。
【００５１】
電子機器に用いられる回路の配線の全てが配線基板によって実現されている場合は、その配線構造の変更は不可能である。これに対して、本実施形態の電子機器８２によれば、ブロック化素子３０のプログラムを変更することで、多層配線基板８２とブロック化素子３０とで構成される回路の配線構造を変更することができる。このため、本実施形態の電子機器８２によれば、回路の配線に変更が要求される場合に柔軟な対応をとることができる。
【００５２】
尚、上記の実施形態においては、多層配線基板８２に２つのブロック化素子３０を組み込むこととしているが、多層配線基板８２に組み込むブロック化素子３０の数はこれに限定されるものではなく、１個以上のブロック化素子３０を組み込むこととすればよい。
【００５３】
また、上記の実施形態においては、多層配線基板８２に、実施の形態１のブロック化素子３０を組み込むこととしているが、本発明はこれに限定されるものではなく、例えば実施の形態２のブロック素子６０など、パッケージから僅かに突出する複数の端子列を有する他のブロック素子を多層配線基板８２に組み込むこととしても良い。
【００５４】
実施の形態７．
次に、図８を参照して、本発明の実施の形態７について説明する。図８（ａ）は、本発明の実施の形態７である電子機器９０の主要部を表す斜視図である。図８（ａ）に示す如く、本実施形態の電子機器９０は、配線基板９２とブロック化素子９４とを備えている。配線基板９２には素子収納スペース９６が形成されており、ブロック化素子９４はその内部に収納されている。
【００５５】
図８（ｂ）は、電子機器９０が備えるブロック化素子９４の斜視透視図を示す。本実施形態において、ブロック化素子９４は、配線基板９２と同じ厚さを有するパッケージ９８を備えている。パッケージ９８には、３つの貫通孔１００、１０２、および１０４が設けられている。貫通孔１００、１０２、および１０４の内壁には導電層１０６、１０８、および１１０が環状に形成されている。それらの導電層１０６、１０８、および１１０は、環状のフェライトコア１１２、１１４、および１１６に取り囲まれることによりパッケージ９８から絶縁されている。
【００５６】
パッケージ９８が備える２つの側面には、接続パッド部１１８，１２０が形成されている。パッケージ９８の一方の面には、接続パッド部１１８と導電層１０６とを接続する配線１２２、および導電層１０８と導電層１１０とを接続する配線１２４が形成されている。更に、パッケージ９８の他方の面には、導電層１０６と導電層１０８とを接続する配線１２６、および導電層１１０と接続パッド１２０とを接続する配線１２８が形成されている。
【００５７】
図８（ｃ）は、図８（ｂ）に示す導電層１０６〜１１０、フェライトコア１１２〜１１６、および配線１２２〜１２８で構成される回路の等価回路を示す。図８（ｃ）に示す如く、ブロック化素子９４が備える導電層１０６〜１１０等は、ＲＣフィルタ、すなわち、抵抗ＲとコンデンサＣとで構成されるノイズ吸収回路として機能する。つまり、ブロック化素子９４によれば、２つの接続パッド部１１８および１２０の間を流れる信号からノイズ成分を除去する機能を実現することができる。
【００５８】
本実施形態において、配線基板９２の素子収納スペース９６の内壁には、ブロック化素子９４の接続パッド部１１８，１２０と対応する接続パッド部が設けられている。従って、ブロック化素子９４を配線基板９２に組み込むと、ブロック化素子９４と配線基板９２とによって、ノイズ吸収回路を含む回路配線が実現できる。
【００５９】
ブロック化素子９４に内蔵されるノイズ吸収回路は、例えば、配線基板９２上にノイズ吸収素子を実装することにより実現することができる。このような構造によれば、ノイズ吸収回路を含む配線が容易に形成できると共に、ノイズ吸収回路の特性を変更する必要が生じた場合には、実装する素子の特性を変更することで、容易にその要求に対処することができる。しかしながら、上記の構造によれば、配線基板９２上に素子を実装するためのスペースが必要となる。この点、ノイズ吸収素子を実装する構造は、部品の実装密度を高めるうえで必ずしも最適な構造ではない。
【００６０】
また、ブロック化素子９４に内蔵されるノイズ吸収回路は、例えば、ブロック化素子９４が備える貫通孔１００〜１０４やフェライトコア１１２〜１１６を直接配線基板９２に設けることによっても実現が可能である。このような構造によれば、ノイズ吸収素子を実装するスペースが不要となり、部品の実装密度を高めることが可能となる。しかしながら、このような構造によれば、ノイズ吸収回路の特性を変更する必要が生じた場合に、配線基板９２自身の設計事態を変更する必要が生ずる。従って、配線基板９２に直接ノイズ吸収回路を形成する構造は、特性変更の要求に対する柔軟な対処の妨げとなる。
【００６１】
上述の如く、本実施形態の電子機器９０によれば、ブロック化素子９４を配線基板９２に組み込むことで、容易にノイズ吸収回路を含む回路配線を実現することができる。本実施形態の構造によれば、配線基板９２上にノイズ吸収素子を実装するためのスペースを設ける必要が無いと共に、ノイズ吸収回路の特性の変更が要求された場合は、ブロック化素子９４の諸元、具体的には、貫通孔の数やフェライトコアの厚さを変えることにより、配線基板９２の設計を変更することなく容易にその要求に応えることができる。従って、本実施形態の電子機器９２によれば、回路特性の変更要求に対する柔軟な対処を可能としつつ、高い部品実装密度を実現することができる。
【００６２】
尚、上記の実施形態においては、パッケージ９８に貫通孔１００〜１０４や導電層１０６〜１１０、或いはフェライトコア１１２〜１１６等を設けることによりノイズ吸収回路を実現しているが、本発明はこれに限定されるものではなく、パッケージ９８に、抵抗素子やコンデンサで構成されるノイズ吸収回路を内蔵させることとしても良い。
【００６３】
また、上記の実施形態においては、パッケージ９８の内部にノイズ吸収回路を形成するために、導電層１００〜１０４をフェライトコア１１２〜１１６で取り囲むこととしているが、本発明はこれに限定されるものではなく、フェライトに変えて、高い絶縁性を有する誘電体により導電層１００〜１０４を取り囲むこととしてもよい。
【００６４】
更に、上記の実施形態においては、パッケージ９８に３つの貫通孔１００〜１０２を設けることとしているが、本発明は、これに限定されるものではなく、貫通孔の数は１つ以上であればよい。
【図面の簡単な説明】
【００６５】
【図１】本発明の実施の形態１のブロック化素子の斜視図である。
【図２】図１に示すブロック化素子の斜視透視図である。
【図３】本発明の実施の形態２のブロック化素子の斜視透視図である。
【図４】本発明の実施の形態３のブロック化素子の斜視図である。
【図５】本発明の実施の形態４のブロック化素子の接合構造を表す図である。
【図６】本発明の実施の形態５のブロック化素子の接合構造を表す図である。
【図７】本発明の実施の形態６の電子機器の構造を表す図である。
【図８】本発明の実施の形態７の電子機器の構造を表す図である。
【図９】従来の半導体集積回路の構造を表す図である。
【図１０】従来の電子機器の一部を表す図である。
【符号の説明】
【００６６】
３０；６０；７０；９４  ブロック化素子、    ３２；９８  パッケージ、    ３４  端子、    ３６，３８，４０；７２，７４，７６  端子列、    ４２，４４，４６；６２  チップ素子、    ７８  接続部材、    ８０；９０  電子機器、    ８２  多層配線基板、    ８４  素子収納スペース、    ８６；１１８，１２０  接続パッド部、    ９２  配線基板、    １００，１０２，１０４  貫通孔、    １０６，１０８，１１０  導電層、    １１２，１１４，１１６  フェライトコア。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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