(57)【要約】【課題】  本発明の目的は、均一な膜厚を有するゲート絶縁層を有し、微細化および信頼性の向上を図ることができる高耐圧トランジスタを有する半導体装置およびその製造方法を提供することにある。【解決手段】  本発明の半導体装置は、半導体層１０と、  前記半導体層１０に設けられた電界緩和のためのオフセット絶縁層２０ｂと、  前記半導体層１０の上方に設けられた堆積半導体層を熱酸化することにより形成された熱酸化膜を含むゲート絶縁層６０と、  前記ゲート絶縁層６０の上方に設けられたゲート電極７０と、  前記半導体層１０に設けられたソースまたはドレイン領域となる不純物層４２，５２と、を含み、  前記オフセット絶縁層２０ｂは、トレンチ絶縁層である。【選択図】      図１
2005136169.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層に設けられた電界緩和のためのオフセット絶縁層と、
前記半導体層の上方に設けられた堆積半導体層を熱酸化することにより得られた熱酸化膜を含むゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層に設けられたソースまたはドレイン領域となる不純物層と、を含み、
前記オフセット絶縁層は、トレンチ絶縁層である、半導体装置。
【請求項２】
半導体層と、
前記半導体層の高耐圧トランジスタ形成領域を画定するための第１の素子分離領域と、
前記半導体層の低電圧駆動トランジスタ形成領域を画定するための第２の素子分離領域と、
前記高耐圧トランジスタ形成領域に設けられた高耐圧トランジスタと、
前記低電圧駆動トランジスタ形成領域に設けられた低電圧駆動トランジスタと、を含み、
前記高耐圧トランジスタは、
前記半導体層に電界緩和のために設けられたトレンチ絶縁層からなるオフセット絶縁層と、
前記半導体層の上方に設けられた堆積半導体層を熱酸化することにより得られた熱酸化膜を含むゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層に設けられたソースまたはドレイン領域となる不純物層と、を含む、半導体装置。
【請求項３】
請求項２において、
前記第１の素子分離領域としてトレンチ絶縁層が設けられている、半導体装置。
【請求項４】
請求項２または３において、
前記第２の素子分離領域として、トレンチ絶縁層が設けられている、半導体装置。
【請求項５】
半導体層に電界緩和のためのトレンチ絶縁層からなるオフセット絶縁層を形成する工程と、
少なくとも前記オフセット絶縁層が形成された領域の上方に堆積半導体層を形成した後、少なくとも前記堆積半導体層を熱酸化することによりゲート絶縁層を形成する工程と、
前記ゲート絶縁層の上方にゲート電極を形成する工程と、
前記半導体層にソースまたはドレイン領域となる不純物層を形成する工程と、を含む、半導体装置の製造方法。
【請求項６】
半導体層に高耐圧トランジスタ形成領域を画定するための第１の素子分離領域を形成する工程と、
前記半導体層に低電圧駆動トランジスタ形成領域を画定するための第２の素子分離領域を形成する工程と、
前記高耐圧トランジスタ形成領域に高耐圧トランジスタを形成する工程と、
前記低電圧駆動トランジスタ形成領域に低電圧駆動トランジスタを形成する工程と、を含み、
前記高耐圧トランジスタの形成では、
前記半導体層の上方に電界緩和のためにトレンチ絶縁層からなるオフセット絶縁層を形成する工程と、
少なくとも前記オフセット絶縁層が形成された領域の上方に堆積半導体層を形成した後、少なくとも前記堆積半導体層を熱酸化することによりゲート絶縁層を形成する工程と、
前記ゲート絶縁層の上方にゲート電極を形成する工程と、
前記半導体層にソースまたはドレイン領域となる不純物層を形成する工程と、を含む、半導体装置の製造方法。
【請求項７】
請求項６において、
前記第１の素子分離領域の形成は、トレンチ素子分離法により行なわれる、半導体装置の製造方法。
【請求項８】
請求項６または７において、
前記第２の素子分離領域の形成は、トレンチ素子分離法により行なわれる、半導体装置の製造方法。
【請求項９】
請求項６〜８のいずれかにおいて、
前記第１の素子分離領域または前記第２の素子分離領域の少なくともいずれか一方の形成とオフセット絶縁層の形成とは、同一の工程で行なわれる、半導体装置の製造方法。
【請求項１０】
請求項５〜９のいずれかにおいて、
前記ゲート絶縁層を形成する工程は、
（ａ）前記半導体層の全面に堆積半導体層を形成する工程と、
（ｂ）前記堆積半導体層を熱酸化し、熱酸化膜を形成する工程と、
（ｃ）前記熱酸化膜をパターニングする工程と、を含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート耐圧、ドレイン耐圧の異なるＭＯＳトランジスタ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を、同一半導体層上に備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
現在、高耐圧化が図られた電界効果トランジスタとして、ＬＯＣＯＳ（Local Oxidation Of Silicon）オフセット構造を有する電界効果トランジスタがある。ＬＯＣＯＳオフセット構造を有する電界効果トランジスタは、ゲート絶縁層と、ドレイン領域との間に、ＬＯＣＯＳ層が設けられ、そのＬＯＣＯＳ層の下にオフセット不純物層が形成されたトランジスタである。このような電界効果トランジスタの製造方法では、素子分離のためのＬＯＣＯＳ層と、オフセット構造のためのＬＯＣＯＳ層とが同一の工程で形成されている。
【０００３】
一方、近年の各種電子機器の軽量化・小型化に伴ない、該電子機器に搭載されるＩＣの縮小化の要請がある。特に、液晶表示装置を搭載した電子機器では、その駆動用ＩＣに対し、低電圧動作用のトランジスタと、高電圧動作用の高耐圧トランジスタとを同一基板（同一チップ）に混載し、ＩＣのチップ面積を縮小化する技術が強く望まれている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、近年の微細化の要請により、素子分離領域の形成方法は、ＬＯＣＯＳ法からＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法に移行しつつあり、高耐圧トランジスタの電界緩和のためのＬＯＣＯＳ層をもトレンチ絶縁層で代用する方法が提案されている。このようにオフセットＬＯＣＯＳ層をトレンチ絶縁層で代用して高耐圧トランジスタのための厚い膜厚のゲート絶縁層の形成を行なう場合、トレンチ絶縁層の上端部でゲート絶縁層が所望の膜厚よりも薄く形成されてしまい、（以下、この現象をシニングという）、均一な膜厚を有するゲート絶縁層を形成できないことがある。
【０００５】
本発明の目的は、均一な膜厚を有するゲート絶縁層を有し、微細化および信頼性の向上を図ることができる高耐圧トランジスタを有する半導体装置およびその製造方法を提供することにある。また、本発明の他の目的は、高耐圧トランジスタと低電圧駆動トランジスタとが同一基板に形成された半導体装置であって、微細化および信頼性の向上を図ることができる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
［第１の半導体装置］
本発明の半導体装置は、
半導体層と、
前記半導体層に設けられた電界緩和のためのオフセット絶縁層と、
前記半導体層の上方に設けられた堆積半導体層を熱酸化することにより得られた熱酸化膜を含むゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層に設けられたソースまたはドレイン領域となる不純物層と、を含み、
前記オフセット絶縁層は、トレンチ絶縁層である。
【０００７】
本発明の半導体装置では、ゲート絶縁層は、半導体層の上方に設けられた堆積半導体層を熱酸化することにより形成された熱酸化膜を含む層である。そのため、均一な膜厚を有するゲート絶縁層を含む半導体装置を提供することができる。本発明の半導体装置は、高電圧で駆動する高耐圧トランジスタに適した構造であるオフセットゲート型の電界効果トランジスタを有する。このような高耐圧トランジスタでは、ゲート絶縁層の膜厚が１００ｎｍを超えることがある。背景技術の欄において述べたように、トレンチ絶縁層からなるオフセット絶縁層の上方に膜厚が厚く、かつ均一な膜厚を有するゲート絶縁層を設けることは困難なことがあるが、本発明の半導体装置によれば、半導体層の上方に設けられた堆積半導体層を熱酸化しているため、均一な膜厚のゲート絶縁層を有する半導体装置を提供することができる。
【０００８】
なお、本発明の半導体装置において、特定の層（以下、「Ａ層」という）の上方に他の特定の層（以下、「Ｂ層」という）が設けられているとは、Ａ層上に直接、Ｂ層が設けられる場合と、Ａ層上の他の層を介して、Ｂ層が設けられる場合とを含む。また、「ＬＯＣＯＳ層」とは、ＬＯＣＯＳ法もしくはセミリセスＬＯＣＯＳ法により形成された絶縁層をいい、「トレンチ絶縁層」とは、ＳＴＩ法により形成された絶縁層のことを示すものとする。
【０００９】
［第２の半導体装置］
本発明の半導体装置は、半導体層と、前記半導体層の高耐圧トランジスタ形成領域を画定するための第１の素子分離領域と、
前記半導体層の低電圧駆動トランジスタ形成領域を画定するための第２の素子分離領域と、
前記高耐圧トランジスタ形成領域に設けられた高耐圧トランジスタと、
前記低電圧駆動トランジスタ形成領域に設けられた低電圧駆動トランジスタと、を含み、
前記高耐圧トランジスタは、
前記半導体層に電界緩和のために設けられたトレンチ絶縁層からなるオフセット絶縁層と、
前記半導体層の上方に設けられた堆積半導体層を熱酸化することにより得られた熱酸化膜を含むゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層に設けられたソースまたはドレイン領域となる不純物層と、を含む。
【００１０】
本発明の半導体装置において、高耐圧トランジスタのゲート絶縁層は、半導体層の上方に設けられた堆積半導体層を熱酸化することにより形成された熱酸化膜を含む層である。そのため、均一な膜厚のゲート絶縁層を有する半導体装置を提供することができる。高耐圧トランジスタでは、ゲート絶縁層の膜厚が１００ｎｍを超えることがある。背景技術の欄において述べたように、トレンチ絶縁層からなるオフセット絶縁層の上方に膜厚が厚く、かつ均一な膜厚を有するゲート絶縁層を設けることは困難なことがあるが、本発明の半導体装置によれば、半導体層の上方に設けられた堆積半導体層を熱酸化しているため、均一な膜厚のゲート絶縁層を有する半導体装置を提供することができる。
【００１１】
本発明の半導体装置は、さらに下記の態様をとることができる。
【００１２】
（Ａ）本発明の半導体装置において、前記第１の素子分離領域としてトレンチ絶縁層が設けられていることができる。
【００１３】
（Ｂ）本発明の半導体装置において、前記第２の素子分離領域として、トレンチ絶縁層が設けられていることができる。
【００１４】
［第１の半導体装置の製造方法］
本発明の半導体装置の製造方法は、半導体層の上方に電界緩和のためにトレンチ絶縁層からなるオフセット絶縁層を形成する工程と、
少なくとも前記オフセット絶縁層が形成された領域の上方に堆積半導体層を形成した後、少なくとも前記堆積半導体層を熱酸化することによりゲート絶縁層を形成する工程と、
前記ゲート絶縁層の上方にゲート電極を形成する工程と、
前記半導体層にソースまたはドレイン領域となる不純物層を形成する工程と、を含む。
【００１５】
本発明の半導体装置の製造方法によれば、ゲート絶縁層は、半導体層の上方に堆積半導体層を形成した後、この堆積半導体層を熱酸化することにより形成される。オフセットゲート型のトランジスタにおいて、オフセット絶縁層をトレンチ絶縁層で形成した場合に、膜厚の厚いゲート絶縁層を熱酸化法により形成すると、背景技術の欄で述べたように均一な膜厚を有するゲート絶縁層を形成できないことがある。これは、トレンチ絶縁層の上端部では、熱酸化の際の酸素の入りこみが良好にできないため、上端部では薄い膜になってしまうことがあるためである。このように、均一な膜厚のゲート絶縁層を形成できない場合、半導体装置の信頼性に影響を及ぼすこととなる。しかし、本発明の半導体装置の製造方法によれば、半導体層の上方に形成された堆積半導体層を熱酸化しているため、そのような問題が起きることを回避することができる。
【００１６】
なお、本発明にかかる半導体装置の製造方法において、特定の層（以下、「Ａ層」という）の上方に他の特定の層（以下、「Ｂ層」という）を形成するとは、Ａ層上に直接、Ｂ層を形成する場合と、Ａ層上の他の層を介して、Ｂ層を形成する場合と、を含む。
【００１７】
［第２の半導体装置の製造方法］
本発明の半導体装置の製造方法は、半導体層に高耐圧トランジスタ形成領域を画定するための第１の素子分離領域を形成する工程と、
前記半導体層に低電圧駆動トランジスタ形成領域を画定するための第２の素子分離領域を形成する工程と、
前記高耐圧トランジスタ形成領域に高耐圧トランジスタを形成する工程と、
前記低電圧駆動トランジスタ形成領域に低電圧駆動トランジスタを形成する工程と、を含み、
前記高耐圧トランジスタの形成では、
前記半導体層の上方に電界緩和のためにトレンチ絶縁層からなるオフセット絶縁層を形成する工程と、
少なくとも前記オフセット絶縁層が形成された領域の上方に堆積半導体層を形成した後、少なくとも前記堆積半導体層を熱酸化することによりゲート絶縁層を形成する工程と、
前記ゲート絶縁層の上方にゲート電極を形成する工程と、
前記半導体層にソースまたはドレイン領域となる不純物層を形成する工程と、を含む。
【００１８】
本発明の半導体装置の製造方法によれば、ゲート絶縁層は、半導体層の上方に堆積半導体層を形成した後、この堆積半導体層を熱酸化することにより形成される。オフセットゲート型のトランジスタにおいて、オフセット絶縁層をトレンチ絶縁層で形成した場合に、膜厚の厚いゲート絶縁層を熱酸化法により形成すると、背景技術の欄で述べたように均一な膜厚を有するゲート絶縁層を形成できないことがある。これは、トレンチ絶縁層の上端部では、熱酸化の際の酸素の入りこみが良好にできないため、上端部では薄い膜になってしまうことがあるためである。このように、均一な膜厚のゲート絶縁層を形成できない場合、半導体装置の信頼性に影響を及ぼすこととなる。しかし、本発明の半導体装置の製造方法によれば、半導体層の上方に形成された堆積半導体層を熱酸化しているため、そのような問題が起きることを回避することができる。
【００１９】
本発明の半導体装置の製造方法は、さらに下記の態様を取ることができる。
【００２０】
（Ａ）本発明の半導体装置の製造方法において、前記第１の素子分離領域の形成は、トレンチ素子分離法により行なわれることができる。
【００２１】
（Ｂ）本発明の半導体装置の製造方法において、前記第２の素子分離領域の形成は、トレンチ素子分離法により行なわれることができる。
【００２２】
（Ｃ）本発明の半導体装置の製造方法において、前記第１の素子分離領域または前記第２の素子分離領域の少なくともいずれか一方の形成とオフセット絶縁層の形成とは、同一の工程で行なわれることができる。
【００２３】
（Ｄ）本発明の半導体装置の製造方法において、前記ゲート絶縁層を形成する工程は、
（ａ）前記半導体層の全面に堆積半導体層を形成する工程と、
（ｂ）前記堆積半導体層を熱酸化し、熱酸化膜を形成する工程と、
（ｃ）前記熱酸化膜をパターニングする工程と、を含むことができる。
【発明を実施するための最良の形態】
【００２４】
１．半導体装置
図１は、本実施の形態の半導体装置を模式的に示す断面図である。
【００２５】
本実施の形態の半導体装置は、半導体層である半導体基板１０上に、高耐圧トランジス タ１００Ｐ，Ｎと低電圧駆動トランジスタ２００Ｐ，Ｎとが混載されている。半導体基板１０内には、高耐圧トランジスタ領域１０ＨＶと、低電圧駆動トランジスタ領域１０ＬＶとが設けられている。高耐圧トランジスタ領域１０ＨＶは、Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐと、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎとを有する。低電圧駆動トランジスタ領域１０ＬＶは、Ｐチャネル低電圧駆動トランジスタ領域１０ＬＶｐと、Ｎチャネル低電圧駆動トランジスタ領域１０ＬＶｎとを有する。Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐには、Ｐチャネル高耐圧トランジスタ１００Ｐが形成され、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎには、Ｎチャネル高耐圧トランジスタ１００Ｎが形成されている。同様に、Ｐチャネル低電圧駆動トランジスタ領域１０ＬＶｐには、Ｐチャネル低電圧駆動トランジスタ２００Ｐが形成され、Ｎチャネル低電圧駆動トランジスタ領域１０ＬＶｎには、Ｎチャネル低電圧駆動トランジスタ２００Ｎが形成されている。
【００２６】
すなわち、同一基板（同一チップ）上に、Ｐチャネル高耐圧トランジスタ１００ＰとＮチャネル高耐圧トランジスタ１００ＮとＰチャネル低電圧駆動トランジスタ２００ＰとＮチャネル低電圧駆動トランジスタ２００Ｎとが混載されている。尚、図１には４つのトランジスタしか記載されていないが、これは便宜的なものであって、同一基板上に各種類のトランジスタが複数形成されていることはいうまでもない。
【００２７】
１．１  高耐圧トランジスタ領域
まず、高耐圧トランジスタ領域１０ＨＶについて説明する。高耐圧トランジスタ領域１０ＨＶには、Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐと、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎとが設けられる。隣り合う高耐圧トランジスタ領域の間には、第１の素子分離領域１１０が設けられている。すなわち、隣り合うＰチャネル高耐圧トランジスタ１００Ｐと、Ｎチャネル高耐圧トランジスタ１００Ｎとの間には、第１の素子分離領域１１０が設けられている。本実施の形態の半導体装置では、第１の素子分離領域１１０は、トレンチ絶縁層２０ａからなる。
【００２８】
次に、Ｐチャネル高耐圧トランジスタ１００ＰおよびＮチャネル高耐圧トランジスタ１００Ｎの構成について説明する。
【００２９】
Ｐチャネル高耐圧トランジスタ１００Ｐは、ゲート絶縁層６０と、トレンチ絶縁層からなるオフセット絶縁層２０ｂと、ゲート電極７０と、Ｐ型の低濃度不純物層５０と、サイドウォール絶縁層７２と、Ｐ型の高濃度不純物層５２とを有する。
【００３０】
ゲート絶縁層６０は、半導体基板１０の上に設けられた堆積半導体層を熱酸化することにより得られた熱酸化膜を少なくとも含む層である。すなわち、ゲート絶縁層６０は、半導体基板１０の上に設けられた堆積半導体層を熱酸化して得られた膜のみにより構成されていてもよく、また、堆積半導体層を熱酸化して得られた膜と、半導体基板１０を熱酸化して得られた膜との積層膜から構成されていてもよい。ゲート絶縁層６０は、チャネル領域となるＮ型のウェル３０の上方と、オフセット絶縁層２０ｂの上方とを覆うように形成されている。ゲート電極７０は、ゲート絶縁層６０上に形成されている。Ｐ型の低濃度不純物層５０は、オフセット領域となる。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。Ｐ型の高濃度不純物層５２は、サイドウォール絶縁層７２の外側に設けられている。Ｐ型の高濃度不純物層５２は、ソース領域またはドレイン領域（以下「ソース／ドレイン領域」という）となる。
【００３１】
Ｎチャネル高耐圧トランジスタ１００Ｎは、ゲート絶縁層６０と、トレンチ絶縁層からなるオフセット絶縁層２０ｂと、ゲート電極７０と、Ｎ型の低濃度不純物層４０と、サイドウォール絶縁層７２と、Ｎ型の高濃度不純物層４２とを有する。
【００３２】
ゲート絶縁層６０は、Ｐチャネル高耐圧トランジスタ１００Ｐの場合と同様に、少なくとも、半導体基板１０の上に設けられた堆積半導体層を熱酸化することにより得られた熱酸化膜を含む層である。ゲート絶縁層６０は、チャネル領域となるＰ型のウェル３２の上方と、オフセット絶縁層２０ｂの上方とを覆うように設けられている。ゲート電極７０は、ゲート絶縁層６０上に形成されている。Ｎ型の低濃度不純物層４０は、オフセット領域となる。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。Ｎ型の高濃度不純物層４２は、サイドウォール絶縁層７２の外側に設けられている。Ｎ型の高濃度不純物層４２は、ソース／ドレイン領域となる。
【００３３】
１．２  低電圧駆動トランジスタ領域
次に、低電圧駆動トランジスタ領域１０ＬＶについて説明する。低電圧駆動トランジスタ領域１０ＬＶには、Ｐチャネル低電圧駆動トランジスタ領域１０ＬＶｐと、Ｎチャネル低電圧駆動トランジスタ領域１０ＬＶｎとが設けられる。隣り合う低電圧駆動トランジスタ領域の間には、第２の素子分離領域２１０が設けられている。すなわち、隣り合うＰチャネル低電圧駆動トランジスタ２００Ｐと、Ｎチャネル低電圧駆動トランジスタ２００Ｎとの間には、第２の素子分離領域２１０が設けられている。本実施の形態の半導体装置では、第２の素子分離領域２１０は、第１の素子分離領域１１０と同様に、トレンチ絶縁層２０ａからなる。
【００３４】
次に、各トランジスタの構成について説明する。
【００３５】
Ｎチャネル低電圧駆動トランジスタ２００Ｎは、ゲート絶縁層６２と、ゲート電極７０と、サイドウォール絶縁層７２と、Ｎ型の低濃度不純物層４１と、Ｎ型の高濃度不純物層４２とを有する。
【００３６】
ゲート絶縁層６２は、チャネル領域となるＰ型のウェル３６上に設けられている。ゲート電極７０は、ゲート絶縁層６２上に形成されている。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。Ｎ型の低濃度不純物層４１と、Ｎ型の高濃度不純物層４２とで，ＬＤＤ構造を有するソース／ドレイン領域を構成する。
【００３７】
Ｐチャネル低電圧駆動トランジスタ２００Ｐは、ゲート絶縁層６２と、ゲート電極７０と、サイドウォ−ル絶縁層７２と、Ｐ型の低濃度不純物層５１と、Ｐ型の高濃度不純物層５２とを有する。
【００３８】
ゲート絶縁層６２は、チャネル領域となるＮ型のウェル３４上に設けられている。ゲート電極７０は、ゲート絶縁層６２上に形成されている。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。Ｐ型の低濃度不純物層５１と、Ｐ型の高濃度不純物層５２とで、ＬＤＤ構造を有するソース／ドレイン領域を構成する。
【００３９】
本実施の形態の半導体装置の利点は以下の通りである。
【００４０】
（Ａ）本実施の形態の半導体装置によれば、ゲート絶縁層６０は、半導体基板１０の上方に堆積半導体層を形成した後、この堆積半導体層を熱酸化することにより形成される。オフセットゲート型のトランジスタにおいて、オフセット絶縁層２０ｂをトレンチ絶縁層で形成した場合に、膜厚の厚いゲート絶縁層を熱酸化法により形成すると、背景技術の欄で述べたように均一な膜厚を有するゲート絶縁層を形成できないことがある。これは、トレンチ絶縁層２０ｂの上端部では、熱酸化の際の酸素の入りこみが良好にできないため、上端部では薄い膜になってしまうことがあるためである。このように、均一な膜厚のゲート絶縁層を形成できないことは、半導体装置の信頼性に影響を及ぼすこととなる。しかし、本実施の形態の半導体装置によれば、ゲート絶縁層６０は、半導体基板１０の上方に形成された堆積半導体層が熱酸化された膜であるため、そのような問題が起きることを回避することができる。
【００４１】
また、トレンチ絶縁層からなるオフセット絶縁層２０ｂを形成した後に、熱酸化を行なうことなくゲート絶縁層６０を形成する方法として、たとえば、プラズマＣＶＤ法もしくはＨＤＰ−ＣＶＤ法によりゲート絶縁層を形成することもできる。しかし、本実施の形態の半導体装置のように熱酸化により得られる膜は、ＨＤＰ−ＣＶＤ法等により形成された膜と比して緻密な膜である。そのため、より耐圧が良好なゲート絶縁層６０を形成することができる。その結果、本実施の形態の半導体装置によれば、信頼性の高い半導体装置を提供することができる。
【００４２】
（Ｂ）本実施の形態の半導体装置によれば、第１の素子分離領域１１０、第２の素子分離領域２１０および高耐圧トランジスタ１００Ｐ，Ｎのオフセット絶縁層２０ｂは、ＳＴＩ法により形成されたトレンチ絶縁層２０ａ，ｂからなる。そのため、微細化が図られた半導体装置を提供することができる。
【００４３】
２．半導体装置の製造方法
次に、半導体装置の製造方法について、図２〜２０を参照しながら説明する。図２〜２０は、本実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【００４４】
（１）まず、高耐圧トランジスタ形成領域１０ＨＶを画定するための第１の素子分離領域１１０と、低電圧駆動トランジスタ形成領域１０ＬＶを画定するための第２の素子分離領域２１０と、高耐圧トランジスタのためのオフセット絶縁層との形成を行なう。
【００４５】
図２に示すように、半導体基板１０上に、公知のリソグラフィおよびエッチング技術を用いて所定のパターンを有するパッド酸化膜１２、ストッパ層１４およびレジスト層Ｒ１を形成する。ストッパ層１４としては、窒化シリコン膜を用いることができる。レジスト層Ｒ１は、第１の素子分離領域１１０、第２の素子分離領域２１０および高耐圧トランジスタの電界緩和のためのオフセット絶縁層が形成される領域の上方に開口を有している。ついで、レジスト層Ｒ１、ストッパ層１４およびパッド酸化膜１２をマスクとして、半導体基板１０をエッチングする。これにより、トレンチ１６，１８が形成される。
【００４６】
（２）次に、トレンチ１６，１８の表面にトレンチ酸化膜（図示せず）を形成する。トレンチ酸化膜の形成方法は、たとえば、熱酸化法により行なう。トレンチ酸化膜の膜厚は、たとえば、３０〜５０ｎｍである。ついで、図３に示すように、トレンチ１６，１８を埋め込むように、絶縁層２２を全面に堆積する。絶縁層２２の堆積は、一般的な絶縁層の形成方法により行なうことができる。
【００４７】
（３）次に、図４に示すように、ストッパ層１４が露出するまで絶縁層２２を除去する。絶縁層２２の除去は、たとえば、ＣＭＰ法などにより行なうことができる。これにより、トレンチ１６には、トレンチ絶縁層２０ａが埋め込まれる。同様に、トレンチ１８にも絶縁層が埋め込まれ、オフセット絶縁層２０ｂが形成されることとなる。ついで、ストッパ層１４を熱燐酸により除去し、パッド酸化膜１２をフッ酸により除去する。このパッド酸化膜の除去において、トレンチ絶縁層２０ａ，ｂの上面も共にエッチングされる。以上の工程（１）〜（３）により、第１の素子分離領域１１０、第２の素子分離領域２１０およびオフセット絶縁層２０ｂが形成される。
【００４８】
（４）次に、図５に示すように、高耐圧トランジスタ領域１０ＨＶにおいて、Ｎ型のウェル３０の形成を行なう。まず、半導体基板１０の全面に犠牲酸化膜２４を形成する。犠牲酸化膜２４としては、たとえば、酸化シリコン膜を形成する。ついで、高耐圧トランジスタ領域１０ＨＶと、低電圧駆動トランジスタ領域１０ＬＶの全面に窒化シリコン膜２６を形成する。ついで、所定のパターンを有するレジスト層Ｒ２を形成し、レジスト層Ｒ２をマスクとして、リン、砒素などのＮ型不純物を１回もしくは複数回にわたって半導体基板１０に注入する。その後、レジスト層Ｒ２をたとえばアッシングにより除去し、半導体基板１０を熱処理することにより不純物を拡散させ、半導体基板１０内にＮ型のウェル３０を形成する。
【００４９】
（５）次に、図６に示すように、高耐圧トランジスタ領域１０ＨＶにおいて、Ｐ型のウェル３２の形成を行なう。まず、所定のパターンを有するレジスト層Ｒ３を形成する。レジスト層Ｒ３をマスクとして、Ｐ型の不純物イオンを１回もしくは複数回にわたって半導体基板１０に注入する。その後、レジスト層Ｒ３をアッシングにより除去し、半導体基板１０を熱処理することにより不純物を拡散させ、Ｐ型のウェル３２が形成される。
【００５０】
（６）次に、図７に示すように、高耐圧トランジスタ領域１０ＨＶにおいて、ソース／ドレイン領域のオフセット領域のための不純物層を形成する。
【００５１】
まず、所定の領域を覆うレジスト層Ｒ４を形成する。レジスト層Ｒ４をマスクとして、半導体基板１０にＰ型不純物を導入することにより、不純物層４０ａを形成する。その後、レジスト層Ｒ４を除去する。
【００５２】
（７）次に、図８に示すように、所定の領域を覆うレジスト層Ｒ５を形成する。レジスト層Ｒ５をマスクとして、Ｐ型の不純物を半導体基板１０に導入する。これにより、Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐにソース／ドレイン領域のオフセット領域のための不純物層５０ａが形成される。その後、レジスト層Ｒ５を除去する。
【００５３】
（８）次に、図９に示すように、公知の技術により熱処理を施すことにより不純物層４０ａ，５０ａを拡散させる。以上の（６）〜（８）の工程により、高耐圧トランジスタ１００Ｐ，Ｎのオフセット領域となる低濃度不純物層４０，５０が形成される。
【００５４】
（９）次に、図１０に示すように、必要に応じて高耐圧トランジスタ１００Ｐ，Ｎのゲート絶縁層６０を形成する領域以外を覆うパターンを有する保護膜２８を形成する。保護膜２８の形成は、窒化シリコン膜２６の上に、後の工程でゲート絶縁層６０が形成される領域に開口を有するレジスト層（図示せず）を形成し、このレジスト層をマスクとして、窒化シリコン膜２６をパターニングすることにより行なわれる。
【００５５】
（１０）次に、高耐圧トランジスタ形成領域１０ＨＶにおいて、必要に応じて、チャネルドーピングを行なう。図１１に示すように、Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐ以外を覆うように、レジスト層Ｒ６を形成する。このレジスト層Ｒ６をマスクとして、たとえば、ボロンなどのＰ型の不純物を注入することにより、高耐圧トランジスタ１００Ｐのためのチャネルドーピングが行なわれる。その後、レジスト層Ｒ６をアッシングにより除去する。
【００５６】
（１１）次に、Ｎチャネル高耐圧トランジスタ１００Ｐのチャネルドープを行なう。図１２に示すように、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎ以外を覆うように、レジスト層Ｒ７を形成する。このレジスト層Ｒ７をマスクとして、たとえば、リンなどのＮ型の不純物を注入することにより、高耐圧トランジスタ１００Ｎのためのチャネルドーピングが行なわれる。その後、レジスト層Ｒ７をアッシングにより除去する。
【００５７】
（１２）次に、上記（９）の工程で形成した保護膜２８に覆われていない、すなわち、露出している犠牲酸化膜２４をフッ酸により除去する。
【００５８】
ついで、図１３に示すように、半導体基板１０の全面に堆積半導体層６１を形成する。堆積半導体層６１としては、たとえば、多結晶シリコン層を形成することができる。堆積半導体層６１の形成方法としては、たとえば、ＣＶＤ法により行なうことができる。堆積半導体層６１の膜厚としては、少なくとも堆積半導体層６１を形成することなく、熱酸化を行なってゲート絶縁層６０を形成する場合に、トレンチ絶縁層２０ｂの上端部で薄くなってしまう分を補うことができるだけの膜厚を有すればよい。また、ゲート絶縁層６０が堆積半導体層６１を熱酸化して得られる膜のみにより構成される場合には、堆積半導体層６１は、熱酸化した後に所望の膜厚の熱酸化膜が得られるような膜厚を有するように形成する。
【００５９】
（１３）次に、図１４に示すように、堆積半導体層６１に熱酸化を行なうことにより、高耐圧トランジスタのゲート絶縁層となる熱酸化膜６０ａを形成する。この熱酸化では、堆積半導体層６１を酸化するのみならず半導体基板１０をも熱酸化してもよい。この場合には、堆積半導体層６１の熱酸化膜と半導体基板１０の熱酸化膜とがゲート絶縁層となる。
【００６０】
（１４）次に、図１５に示すように、熱酸化膜６０ａをパターニングすることにより、ゲート絶縁層６０を形成する。熱酸化膜６０ａのパターニングでは、まず、ゲート絶縁層６０のパターンを有するレジスト層Ｒ８を形成する。このレジスト層Ｒ８をマスクとして、熱酸化膜６０ａを除去することにより、ゲート絶縁層６０が形成される。熱酸化膜６０ａを除去する際に、レジスト層Ｒ８は、オフセット絶縁層２０ｂを覆うようなパターンを有する。これは、オフセット絶縁層２０ｂの一部が露出している状態で、熱酸化膜６０ａの除去を行なうことにより、熱酸化膜６０ａのエッチングと共に、オフセット絶縁層２０ｂが一部エッチングされてしまうことを防ぐためである。
【００６１】
（１５）次に、図１６に示すように、残存している犠牲酸化膜２４および保護膜２８を除去する。そして、レジスト層Ｒ８をたとえば、アッシングにより除去する。
【００６２】
（１６）次に、図１７に示すように、低電圧駆動トランジスタ領域１０ＬＶにおいて、ウェルの形成を行なう。まず、Ｐチャネル低電圧駆動トランジスタ形成領域１０ＬＶｐ以外を覆うようにレジスト層Ｒ９を形成する。ついで、このレジスト層Ｒ９をマスクとして、リン、砒素などのＮ型不純物を１回もしくは複数回にわたって注入することによより、Ｎ型のウェル３４が形成される。ついで、レジスト層Ｒ９を除去する。
【００６３】
（１７）次に、図１８に示すように、Ｎチャネル低電圧駆動トランジスタ形成領域１０ＬＶｎ以外を覆うようにレジスト層Ｒ１０を形成する。ついで、このレジスト層Ｒ１０をマスクとして、ボロンなどのＰ型不純物を１回もしくは複数回にわたって注入することにより、Ｐ型のウェル３６が形成される。ついで、レジスト層Ｒ１０を除去する。この後、必要に応じて、チャネルドープを行なってもよい。
【００６４】
（１８）次に、図１９に示すように、低電圧駆動トランジスタ２００Ｐ，Ｎのためのゲート絶縁層６２を形成する。ゲート絶縁層６２は、たとえば、熱酸化法により形成される。ゲート絶縁層６２の膜厚は、たとえば、３５Åとすることができる。ゲート絶縁層６２は、高耐圧トランジスタ領域１０ＨＶにおいても形成される。
【００６５】
ついで、図１８に示すように、高耐圧トランジスタ領域１０ＨＶと、低電圧駆動トランジスタ領域１０ＬＶとの全面に、導電層７０ａを形成する。導電層７０ａとしては、たとえば、ポリシリコン層を形成する。導電層７０ａの材質として、ポリシリコン層を形成する場合は、導電層７０ａにおいてＮチャネル高耐圧トランジスタ１００Ｎと、Ｎチャネル低電圧駆動トランジスタ２００Ｎのゲート電極となる領域にｎ型の不純物を注入し、ゲート電極の低抵抗化を図ることができる。
【００６６】
（１９）次に、所定のパターンを有するレジスト層（図示せず）を形成する。レジスト層をマスクとして、ポリシリコン層をパターニングすることにより、図２０に示すように、ゲート電極７０が形成される。
【００６７】
（２０）次に、低電圧駆動トランジスタ領域１０ＬＶにおいて、各トランジスタ２００Ｐ，Ｎのための低濃度不純物層４１，５１（図１参照）を形成する。低濃度不純物層４１，５１は、公知のリソグラフィおよびエッチング技術を用いてマスク層を形成し、所定の不純物を注入することにより形成することができる。
【００６８】
ついで、全面に絶縁層（図示せず）を形成し、この絶縁層を異方性エッチングすることにより、ゲート電極７０の側面にサイドウォール絶縁層７２（図１参照）が形成される。ついで、Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐおよびＰチャネル低電圧駆動トランジスタ領域１０ＬＶｐの所定の領域に、Ｐ型の不純物を導入することにより、図１に示すように、サイドウォール絶縁層７２の外側にソース／ドレイン領域となるＰ型の高濃度不純物層５２が形成される。
【００６９】
ついで、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎおよびＮチャネル低電圧駆動トランジスタ領域１０ＬＶｎの所定の領域に、Ｎ型の不純物を導入することにより、ソース／ドレイン領域となるＮ型の高濃度不純物層４２が形成される。
【００７０】
本実施の形態の半導体装置の利点は、以下の通りである。
【００７１】
（Ａ）本実施の形態の半導体装置の製造方法によれば、ゲート絶縁層６０は、半導体基板１０の上方に堆積半導体層６１を形成した後、この堆積半導体層６１を熱酸化することにより形成される。オフセットゲート型のトランジスタにおいて、オフセット絶縁層をトレンチ絶縁層２０ｂで形成した場合に、膜厚の厚いゲート絶縁層６０を熱酸化法により形成すると、背景技術の欄で述べたように均一な膜厚を有するゲート絶縁層を形成できないことがある。これは、トレンチ絶縁層２０ｂの上端部では、熱酸化の際の酸素の入りこみが良好にできないため、トレンチ絶縁層２０ｂの上端部では薄い膜になってしまうことがあるためである。このように、均一な膜厚のゲート絶縁層を形成できないことは、半導体装置の信頼性に影響を及ぼすことがある。しかし、本実施の形態の半導体装置の製造方法によれば、半導体基板１０の上方に形成された堆積半導体層６１を熱酸化することによりゲート絶縁層６０を形成しているため、そのような問題が起きることを回避することができる。
【００７２】
（Ｂ）本実施の形態の半導体装置の製造方法では、第１の素子分離領域１１０、第２の素子分離領域２１０および高耐圧トランジスタ１００Ｐ，Ｎのオフセット絶縁層２０ｂの形成が同一の工程で行なわれている。そのため、工程数の削減を図ることができ、その結果、コストや製造に費やす時間が短縮された半導体装置の製造方法を提供することができる。
【００７３】
なお、本発明は上述の実施の形態に限定されることなく、本発明の要旨の範囲内で変形することが可能である。本実施の形態では、バルク状の半導体基板を用いた例について説明したが、ＳＯＩ基板を用いてもよい。
【００７４】
また、本実施の形態では、高耐圧トランジスタと低電圧駆動トランジスタと同一半導体層（同一基板）上に形成した場合の例について説明したが、上述の実施の形態に限定されず、オフセットゲート型の電界効果トランジスタであって、オフセット絶縁層の上にゲート絶縁層を形成した場合であれば本発明を適用することができる。
【００７５】
また、第１の素子分離領域１１０，第２の素子分離領域２１０およびオフセット絶縁層をＳＴＩ法により形成した場合について説明したが、第１の素子分離領域１１０および第２の素子分離領域２１０の一方もしくは双方を、ＬＯＣＯＳ法もしくはセミリセスＬＯＣＯＳ法により形成してもよい。
【図面の簡単な説明】
【００７６】
【図１】本実施の形態の半導体装置を模式的に示す断面図。
【図２】本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。
【図３】本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。
【図４】本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。
【図５】本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。
【図６】本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。
【図７】本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。
【図８】本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。
【図９】本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。
【図１０】本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。
【図１１】本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。
【図１２】本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。
【図１３】本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。
【図１４】本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。
【図１５】本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。
【図１６】本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。
【図１７】本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。
【図１８】本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。
【図１９】本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。
【図２０】本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。
【符号の説明】
【００７７】
１０…半導体基板、  １０ＨＶ…高耐圧トランジスタ形成領域、  １０ＬＶ…低電圧駆動トランジスタ形成領域  １６，１８…トレンチ、  ２０ａ…トレンチ絶縁層、  ２０ｂ…オフセット絶縁層、  ２２…トレンチ絶縁層、  ２４…保護膜、  ３０，３４…Ｎ型のウェル、  ３２，３６…Ｐ型のウェル、  ４０，４１…Ｎ型の低濃度不純物層、  ４２…Ｎ型の高濃度不純物層、  ５０，５１…Ｐ型の低濃度不純物層、  ５２…Ｐ型の高濃度不純物層、  ６０，６２…ゲート絶縁層、  ７０…ゲート電極、  ７２…サイドウォール絶縁層、  １００Ｐ…Ｐチャネル高耐圧トランジスタ、  １００Ｎ…Ｎチャネル高耐圧トランジスタ、  ２００Ｐ…Ｐチャネル低電圧駆動トランジスタ、  ２００Ｎ…Ｎチャネル低電圧駆動トランジスタ、  １１０…第１の素子分離領域、  ２１０…第２の素子分離領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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