(57)【要約】【課題】  静電容量の低減の抑制と積層コンデンサの低インダクタンス化の両立を図る。【解決手段】  積層セラミックコンデンサ１０は、上部の第１積層体１１と下部の第２積層体１２に便宜上区画でき、第１積層体１１と第２積層体１２は、共にセラミック層１４を挟んで内部電極（内部電極１３ａ、内部電極１３ｂ）を対向するよう交互に多数積層させる。内部電極１３ａは、電極面積が小さなパターンで形成され、第１繰り返しピッチのビア電極１５ａと導通される。内部電極１３ｂは、内部電極１３ａより面積が大きなパターンで形成され、第１繰り返しピッチよりも広い第２繰り返しピッチのビア電極１５ｂと導通する。これにより、第１積層体１１と第２積層体１２とでは、それぞれの内部電極面積が大小相違した上、セラミック層１４を挟んだ内部電極同士の対向の程度が相違する。【選択図】  図１
2005136281.tif 000002
【特許請求の範囲】
【請求項１】
誘電体層を挟んで対向するよう内部電極を交互に複数積層させたコンデンサであって、
前記内部電極をそれぞれ交互に複数積層させた第１積層部と第２積層部とを少なくとも備え、
該第１積層部と前記第２積層部とは、それぞれの積層部分において前記誘電体層を挟んだ前記内部電極の対向の程度が相違する
コンデンサ。
【請求項２】
請求項１に記載のコンデンサであって、
前記第１積層部と前記第２積層部は、それぞれの積層部分において、前記対向する内部電極となる第１電極層と第２電極層とを交互に対向させ、
前記第１積層部は、前記第１電極層に共通して導通するよう形成された複数の第１積層部第１ビア電極と、前記第２電極層に共通して導通するよう形成された複数の第１積層部第２ビア電極とを備え、
前記第２積層部は、前記第１電極層に共通して導通するよう形成された複数の第２積層部第１ビア電極と、前記第２電極層に共通して導通するよう形成された複数の第２積層部第２ビア電極とを備え、
前記第１積層部と前記第２積層部とで、前記第１積層部第１ビア電極と前記第１積層部第２ビア電極の数と、前記第２積層部第１ビア電極と前記第２積層部第２ビア電極の数が相違する
コンデンサ。
【請求項３】
請求項２に記載のコンデンサであって、
前記第１積層部は、前記第１積層部第１ビア電極と前記第１積層部第２ビア電極とを、第１の繰り返しピッチで備え、
前記第２積層部は、前記第２積層部第１ビア電極と前記第２積層部第２ビア電極とを、前記第１の繰り返しピッチより広い第２の繰り返しピッチで備え、
前記第２積層部の前記第２積層部第１ビア電極と前記第２積層部第２ビア電極の少なくとも一部は、前記第１積層部の前記第１積層部第１ビア電極と前記第１積層部第２ビア電極にそれぞれ導通している
コンデンサ。
【請求項４】
請求項３に記載のコンデンサであって、
前記第１積層部と前記第２積層部との間に、前記内部電極と前記誘電体層を有する中間層を備え、
前記第２積層部の前記第２積層部第１ビア電極と前記第２積層部第２ビア電極の少なくとも一部は、前記中間層の前記内部電極を介して、前記第１積層部の前記第１積層部第１ビア電極と前記第１積層部第２ビア電極にそれぞれ導通している
コンデンサ。
【請求項５】
請求項２ないし請求項４いずれか記載のコンデンサであって、
前記第１積層部の前記第１積層部第１ビア電極と前記第１積層部第２ビア電極に接続された端子となるようビア電極ごとに前記第１積層部表面に形成された第１積層部側端子とを備える
コンデンサ。
【請求項６】
請求項５に記載のコンデンサであって、
前記第２積層部の前記第２積層部第１ビア電極と前記第２積層部第２ビア電極に接続された端子となるようビア電極ごとに前記第２積層部表面に形成された第２積層部側端子を備える
コンデンサ。
【請求項７】
請求項２ないし請求項６いずれか記載のコンデンサの前記第１積層部第１ビア電極と前記第１積層部第２ビア電極に半導体素子を接続して備える半導体素子付きコンデンサ。
【請求項８】
請求項２ないし請求項６いずれか記載のコンデンサの前記第２積層部第１ビア電極と前記第２積層部第２ビア電極に、電源線およびグランド線を含む配線を備えた基板が接続された基板一体型コンデンサ。
【請求項９】
誘電体層を挟んで対向するよう内部電極を交互に複数積層させ、前記内部電極の積層の様子が相違する第１積層部と第２積層部とを少なくとも備えたコンデンサの製造方法であって、
電極面積が小さい前記内部電極を形成するよう、第１電極層と該電極層に対向する第２電極層となる内部電極形成材料を、前記誘電体層となる誘電材料を挟んで交互に積層し、前記第１積層部となる第１の積層体を形成する工程（１）と、
前記第１の積層体において積層状の前記第１電極層同士と前記第２電極層同士をそれぞれ貫通する貫通孔を、第１繰り返しピッチで形成し、各貫通孔に導電性ペーストを充填する工程（２）と、
電極面積が大きい前記内部電極を形成するよう、第１電極層と該電極層に対向する第２電極層となる内部電極形成材料を、前記誘電体層となる誘電材料を挟んで交互に積層し、前記第２積層部となる第２の積層体を形成する工程（３）と、
前記第２の積層体において積層状の前記第１電極層同士と前記第２電極層同士をそれぞれ貫通する貫通孔を、第２繰り返しピッチで形成し、各貫通孔に導電性ペーストを充填する工程（４）と、
少なくとも、前記ペースト充填済みの前記第１、第２の積層体を含み一体化された積層体を形成する工程（５）とを有する
コンデンサの製造方法。
【請求項１０】
請求項９に記載のコンデンサの製造方法において、
前記工程（５）は、
第１の積層体における前記第１電極層同士の充填済みペーストと前記第２電極層同士の充填済みペーストの少なくとも一部が、前記第２の積層体における前記第１電極層同士の充填済みペーストと前記第２電極層同士の充填済みペーストに接合するよう前記ペースト充填済みの前記第１、第２の積層体を重ね合わせる工程を含む
コンデンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、誘電体層を挟んで対向するよう内部電極を交互に複数積層させたコンデンサ、特に端子電極から内部電極への導通にビア電極が用いられている積層コンデンサとその製造方法に関する。
【背景技術】
【０００２】
上記のような積層コンデンサでは、内部電極を誘電体層を挟んで対向する第１電極層と第２電極層とし、これら電極層にそれぞれ導通する第１のビア電極と第２のビア電極が積層方向に多数設けられている（例えば、特許文献を参照）。こうした積層コンデンサは、例えば、ＩＣの電源ノイズを低減させるためのデカップリングコンデンサとしての利用が考えられている。
【０００３】
【特許文献１】特開２００２−３５９１４１号公報
【特許文献２】特開２００３−１５８０３０号公報
【０００４】
近年、ＩＣの高速化により、デカップリングコンデンサにはますますの低インダクタンス化が要求されている。上述したビア電極を有する積層コンデンサでは、そのインダクタンスを低減するために、端子電極及びビア電極の数を増やす必要があった。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、例えば、内部電極である第１電極層には第２のビア電極との絶縁を確保するための窓部が必要であり、従って、ビア電極数の増大は内部電極面積、特に、第１電極層と第２電極層との重なり面積の減少を招き、即ち、静電容量の減少を招く。
【０００６】
本発明は、上記した問題点を解決するためになされ、静電容量の低減の抑制と積層コンデンサの低インダクタンス化の両立を図ることをその目的とする。
【課題を解決するための手段】
【０００７】
上記した課題の少なくとも一部を解決するため、本発明のコンデンサは、誘電体層を挟んで対向するよう内部電極を交互に複数積層させるに当たり、前記内部電極の積層の様子が相違する第１積層部と第２積層部とを少なくとも備える。そして、この第１積層部と前記第２積層部とで、それぞれの積層部分において前記誘電体層を挟んだ前記内部電極の対向の程度が相違するようにした。
【０００８】
こうすれば、例えば、第１積層部では、内部電極の面積を小さくした上でその対向の程度を小さくして電極の重なり程度を小さくし、第２積層部では、内部電極の面積を大きくした上でその対向の程度を大きくして電極の重なり程度を大きくできる。このため、電極の重なり程度が大きな第２積層部では、内部電極の積層数を増やさなくても、コンデンサ容量を高めることができる。一方、第１積層部では、ビア数を多数とできることから、インダクタンスの低減を図ることができる。これらの結果、本発明のコンデンサによれば、低インダクタンスを維持した上で、コンデンサ容量を高めることができる。
【０００９】
上記構成の本発明のコンデンサは、種々の態様を採ることができ、例えば、第１積層部と第２積層部のそれぞれの積層部分において、対向する内部電極を第１電極層と第２電極層としてこれらを交互に対向させ、第１積層部では、第１電極層に共通して導通するよう形成された複数の第１積層部第１ビア電極と、第２電極層に共通して導通するよう形成された複数の第１積層部第２ビア電極とを設ける。第２積層部においても、第１電極層に共通して導通するよう形成された複数の第２積層部第１ビア電極と、第２電極層に共通して導通するよう形成された複数の第２積層部第２ビア電極とを設け、この第２積層部第１ビア電極と前記第２積層部第２ビア電極の数を、第１積層部における第１積層部第１ビア電極と第１積層部第２ビア電極の数と相違させる。例えば、電極の重なり程度が大きくされた第２積層部のビア電極数を、電極の重なり程度が小さくされた第１積層部のビア電極数より少なくする。つまりは、第１積層部のビア電極数を第２積層部のビア電極数より多くする。こうすれば、上記したような低インダクタンスを維持した上で、コンデンサ容量を高めることが容易である。
【００１０】
この場合、第１積層部では、複数の第１積層部第１ビア電極と第１積層部第２ビア電極とを第１の繰り返しピッチで設け、第２積層部においては、複数の第２積層部第１ビア電極と第２積層部第２ビア電極とを第２の繰り返しピッチで設け、この第２の繰り返しピッチを第１積層部のビア電極の第１の繰り返しピッチより広くする。そして、第２積層部の第２積層部第１ビア電極と第２積層部第２ビア電極の少なくとも一部を、第１積層部の第１積層部第１ビア電極と第１積層部第２ビア電極にそれぞれ導通させることもできる。
【００１１】
こうすれば、第１積層部と第２積層部を備えるコンデンサを内部電極の積層方向に貫いて第２積層部の第２積層部第１ビア電極と第１積層部の第１積層部第１ビア電極とが導通し、第２積層部の第２積層部第２ビア電極と第１積層部の第１積層部第２ビア電極とが導通するので、これら導通したビア電極をコンデンサ表裏に亘る導電線として機能させることができる。この結果、上記した態様のコンデンサによれば、従来は電荷帯電の用途しか想定しなかったビア電極を、コンデンサ表裏を貫く導電線として新たに利用できるようにするので、コンデンサ表裏への電子デバイス等の実装が可能となりその多様化を図ることができる。
【００１２】
また、上記のように第１積層部と第２積層部でビア電極の導通を図るに当たり、第１積層部と第２積層部との間に、内部電極と誘電体層を有する中間層を備えるようにし、この中間層の内部電極を介して、第２積層部の第２積層部第１ビア電極と第２積層部第２ビア電極の少なくとも一部を、第１積層部の第１積層部第１ビア電極と第１積層部第２ビア電極にそれぞれ導通するようにすることもできる。こうすれば、中間層の内部電極でその上下の第１積層部と第２積層部のビア電極のピッチ変換を図ることができるので、第２積層部でのビア電極ピッチ（第２の繰り返しピッチ）の自由度が増し、この第２積層部の側への他のデバイスの実装の自由度も高まる。
【００１３】
また、第１積層部の第１積層部第１ビア電極と第１積層部第２ビア電極に接続された端子を、ビア電極ごとに第１積層部表面に形成するようにすることもできる。こうすれば、端子を介してのビア電極へのリード接続、実装品との間の接続が容易となる。なお、第２積層部の第２積層部第１ビア電極と第２積層部第２ビア電極についても、各ビア電極に接続された端子を形成することもできる。
【００１４】
上記した本発明のコンデンサは、単独で形態の他、電子デバイス等を実装済みの形態を採ることもできる、例えば、上記のコンデンサの第１積層部における第１積層部第１ビア電極、および第１積層部第２ビア電極の各ビア電極（第１積層部側端子）に半導体素子を接続して備える半導体素子付きコンデンサとしての形態や、コンデンサの第２積層部における第２積層部第１ビア電極、および第２積層部第２ビア電極の各ビア電極（第２積層部側端子）に、電源線およびグランド線を含む配線を備えた基板が接続された基板一体型コンデンサとしての形態を採ることができる。半導体と基板をコンデンサ表裏に備えた形態も可能である。
【００１５】
また、上記したコンデンサを製造するために採用した手順は、
誘電体層を挟んで対向するよう内部電極を交互に複数積層させ、前記内部電極の積層の様子が相違する第１積層部と第２積層部とを少なくとも備えたコンデンサの製造方法であって、
電極面積が小さい前記内部電極を形成するよう、第１電極層と該電極層に対向する第２電極層となる内部電極形成材料を、前記誘電体層となる誘電材料を挟んで交互に積層し、前記第１積層部となる第１の積層体を形成する工程（１）と、
前記第１の積層体において積層状の前記第１電極層同士と前記第２電極層同士をそれぞれ貫通する貫通孔を、第１繰り返しピッチで形成し、各貫通孔に導電性ペーストを充填する工程（２）と、
電極面積が大きい前記内部電極を形成するよう、第１電極層と該電極層に対向する第２電極層となる内部電極形成材料を、前記誘電体層となる誘電材料を挟んで交互に積層し、前記第２積層部となる第２の積層体を形成する工程（３）と、
前記第２の積層体において積層状の前記第１電極層同士と前記第２電極層同士をそれぞれ貫通する貫通孔を、第２繰り返しピッチで形成し、各貫通孔に導電性ペーストを充填する工程（４）と、
少なくとも、前記ペースト充填済みの前記第１、第２の積層体を含み一体化された積層体を形成する工程（５）とを有することをその要旨とする。
【００１６】
この場合、工程（５）を、前記第１の積層体における前記第１電極層同士の充填済みペーストと前記第２電極層同士の充填済みペーストの少なくとも一部が、前記第２の積層体における前記第１電極層同士の充填済みペーストと前記第２電極層同士の充填済みペーストに接合するよう前記ペースト充填済みの前記第１、第２の積層体を重ね合わせる工程を含むものとできる。
【００１７】
こうした工程を経てコンデンサを製造すれば、内部電極の面積を小さくした上でその対向の程度を小さくして電極の重なり程度が小さい第１積層部と、内部電極の面積を大きくした上でその対向の程度を大きくして電極の重なり程度が大きい第２積層部とを備え、これら各積層部のビア電極を導通させたコンデンサを容易に製造することができる。
【発明を実施するための最良の形態】
【００１８】
以上説明した本発明の構成および作用を一層明らかにするために、以下、本発明の実施の形態を、以下の順序で説明する。
Ａ．実施例：
Ａ−１．積層セラミックコンデンサ１０の構成：
Ａ−２．積層セラミックコンデンサ１０の製造工程：
Ａ−３．作用効果：
Ｂ．変形例：
【００１９】
Ａ．実施例：
Ａ−１．積層セラミックコンデンサ１０の構成：
図１は本発明の実施例である積層セラミックコンデンサ１０の設置例を縦断面で示す説明図である。図１に示す設置例では、ＩＣチップ３０とパッケージ５０とが積層セラミックコンデンサ１０を介して接続されている。
【００２０】
ＩＣチップ３０は、１枚のシリコン基板（ウェハ）上に、トランジスタや抵抗等の多数の回路素子が形成された細片である。形成された回路素子間は多数のアルミ配線で接続されている。回路素子に接続されたアルミ配線は、ＩＣチップ３０の下側表面に引き出され、パンプ状のパッド３２に接続されている。パッド３２は、アルミ配線の引き出し位置に対応するＩＣチップ３０の下側表面に、格子状に多数個配列されている。
【００２１】
パッケージ５０は、ＩＣチップ３０を積層セラミックコンデンサ１０を介在させたまま装着する容器であり、積層セラミックコンデンサ１０が配置される絶縁層として下部層５４を備える。本実施例では、下部層５４をエポキシ樹脂を用いて成形している。勿論、他の絶縁材（例えば、エポキシ樹脂以外の樹脂材料やセラミック）で下部層５４を成形することも可能である。なお、こうした下部層５４に加えて、ＩＣチップ３０を積層セラミックコンデンサ１０と共に下部層５４上に被覆する絶縁層として上部層５２を設ける構成を採ってもよい（図１における二点鎖線を参照）。こうすれば、ＩＣチップ３０が絶縁層内に封入されるので、ＩＣチップ３０を外部から有効に保護することができる。
【００２２】
下部層５４は、矩形形状を有するエポキシ樹脂製の板状体を、多数積層することによって形成されている。下部層５４の各層間は、銅めっき層や銅箔によって形成されたリード５６によって導通されている。リード５６は、下部層５４の上面（図１における上方向の面）に露出したバンプ５７と、下部層５４の下面（図１における下方向の面）に露出した端子５８とを備える。バンプ５７は、後述の積層セラミックコンデンサ１０に接続される端子であり、下部層５４の上面に、格子状に多数個配列されている。また、端子５８は、電源線或いはグランド線として含む配線が半田を用いて接続される。なお、図１では、電源線として用いられるリード５６，バンプ５７，端子５８（以下、リード５６＋，バンプ５７＋，端子５８＋という）を黒色の塗りつぶしを用いて示し、グランド線として用いられるリード５６（以下、リード５６−，バンプ５７−，端子５８−という）を斜線ハッチングを用いて示しており、信号線として用いられるリードの記載を省略している。
【００２３】
積層セラミックコンデンサ１０は、図中に示す二点鎖線にて上下に分けて捕らえることができ、上部を第１積層体１１とし、下部を第２積層体１２とする。第１積層体１１は、図示するコンデンサ上面側（コンデンサ表面側）に位置し、内部電極１３ａを多層に積層し、各電極間に誘電体としてのセラミック層１４を備え、このセラミック層１４を挟んで内部電極１３ａが対向するよう交互に多数積層された構造（以下、多層構造という）を有する。また、第２積層体１２は、コンデンサ下面側（コンデンサ裏面側）に位置し、セラミック層１４を挟んで他の内部電極１３ｂが対向するよう交互に多数積層した多層構造を有する。なお、図示した二点鎖線は積層セラミックコンデンサ１０を上記の第１積層体１１と第２積層体１２に便宜的に区画するためのものであり、第１積層体１１の最下層の内部電極１３ａと第２積層体１２の最上層の内部電極１３ｂの間にあってもセラミック層１４が介在する。
【００２４】
第１積層体１１における各内部電極１３ａは、一層おきに、図中黒塗りの第１の電極層と斜線ハッチングの第２の電極層として所定の繰り返しパターン（第１の繰り返しパターン）で交互に形成されて対向する。この内部電極１３ａは、上記の第１、第２の電極層のそれぞれについて、共通にビア電極１５ａに導通し、このビア電極１５ａは、表面側端子１６を介して、外部の電源や回路等に接続される。ビア電極１５ａは、積層セラミックコンデンサ１０の表面１０ａから裏面１０ｂに向けて形成され、その形成ピッチは、後述の第１繰り返しピッチとされている。この場合、いくつかのビア電極１５ａは、第２積層体１２における後述のビア電極１５ｂと導通する。
【００２５】
第２積層体１２における内部電極１３ｂにあっても、一層おきに、図中黒塗りの第１の電極層と斜線ハッチングの第２の電極層として所定の繰り返しパターン（第２の繰り返しパターン）で交互に形成されて対向する。この内部電極１３ｂは、上記の第１、第２のそれぞれについて、共通にビア電極１５ｂに導通し、このビア電極１５ｂは、裏面側端子１７を介して、外部の電源や回路等に接続される。ビア電極１５ｂは、積層セラミックコンデンサ１０における第２積層体１２を貫通するよう形成され、その形成ピッチは、後述の第２繰り返しピッチとされている。この場合、ビア電極１５ｂは、第１積層体１１におけるビア電極１５ａと導通する。
【００２６】
ここで、上記した内部電極１３ａ、１３ｂやビア電極１５ａ、１５ｂの様子について説明する。図２は第１積層体１１における内部電極１３ａとビア電極１５ａの形成の様子を説明する説明図、図３は第２積層体１２における内部電極１３ｂとビア電極１５ｂの形成の様子を説明する説明図である。
【００２７】
まず、第１積層体１１について説明する。図２（Ａ）は、第１積層体１１において積層したある（例えば第一の）内部電極１３ａ（図１における黒塗りの内部電極）を含む断面を示し、図２（Ｂ）は、その内部電極に重なる他の（例えば第二の）内部電極１３ａ（図１における斜線ハッチの内部電極）を含む断面を示している。
【００２８】
図２（Ａ）に示すように、図示の内部電極１３ａは、図中黒塗りのビア電極１５ａが貫通することによりこのビア電極１５ａに接続されるとともに、図中斜線ハッチのビア電極１５ａの貫通する部分の周囲の窓部２０ａにより、当該ビア電極に対して電気的に絶縁されている。黒塗りのビア電極１５ａと斜線ハッチのビア電極１５ａは、所定の第１の繰り返しピッチＰ１で繰り返し形成されている。
【００２９】
また、図２（Ｂ）に示すように、図示の内部電極１３ａは、図中斜線ハッチのビア電極１５ａが貫通することによりこのビア電極１５ａに接続されるとともに、図中黒塗りのビア電極１５ａの貫通する周囲の窓部２０ｂにより、当該ビア電極に対して電気的に絶縁されている。
【００３０】
この図示する内部電極１３ａが積層されることから、窓部２０ａ、２０ｂの領域においては、内部電極同士は対向しない。よって、積層された内部電極１３ａ同士は、窓部２０ａ、２０ｂを除いた面積で対向し、内部電極同士で重なることになる。
【００３１】
第２積層体１２にあっても同様であり、図３（Ａ）に示すように、図示の（例えば第一の）内部電極１３ｂは、図中黒塗りのビア電極１５ｂが貫通することによりこのビア電極１５ｂに接続されるとともに、図中斜線ハッチのビア電極１５ｂの貫通する部分の周囲の窓部２０ａにより、当該ビア電極に対して電気的に絶縁されている。黒塗りのビア電極１５ｂと斜線ハッチのビア電極１５ｂは、上記したビア電極１５ａの第１の繰り返しピッチＰ１より大きな第２の繰り返しピッチＰ２で繰り返し形成されている。
【００３２】
この第２の繰り返しピッチＰ２は、隣り合うビア電極１５ｂの間隔を定めており、本実施例では、不等ピッチであるが、これを第１の繰り返しピッチＰ１より大きな等ピッチとすることもできる。なお、黒塗りのビア電極１５ｂ同士のピッチと斜線ハッチのビア電極１５ｂ同士のピッチは同じであり、このピッチＰ３は、ビア電極１５ａの第１の繰り返しピッチＰ１の約４倍とされている。また、黒塗りのビア電極１５ｂと斜線ハッチのビア電極１５ｂは、このピッチＰ３の約１／３程度だけずれている。
【００３３】
また、図３（Ｂ）に示すように、図示の（例えば第二の）内部電極１３ｂは、図中斜線ハッチのビア電極１５ｂが貫通することによりこのビア電極１５ｂに接続されるとともに、図中黒塗りのビア電極１５ｂの貫通する周囲の窓部２０ｂにより、当該ビア電極に対して電気的に絶縁されている。
【００３４】
この図示する内部電極１３ｂが積層されることから、窓部２０ａ、２０ｂの領域においては、内部電極同士は対向しない。よって、積層された内部電極１３ｂ同士は、窓部２０ａ、２０ｂを除いた面積で対向し、内部電極同士で重なることになる。この場合、図３に示す第２積層体１２では、ビア電極１５ｂ回りの窓部２０ａ、２０ｂが少ないことから、第２積層体１２における内部電極１３ｂは、第１積層体１１における内部電極１３ａより電極面積が広くなり、内部電極同士の重なり程度も、第１積層体１１における内部電極１３ａ同士の重なり程度より大きくなる。
【００３５】
つまり、第１積層体１１と第２積層体１２とでは、それぞれの内部電極面積が大小相違した上、それぞれの積層部分においてセラミック層１４を挟んだ内部電極１３ａ同士の対向の程度と、セラミック層１４を挟んだ内部電極１３ｂ同士の対向の程度とが相違し、前者の対向程度が小さくされている。また、ビア電極の形成ピッチについても、ビア電極１５ｂは、ビア電極１５ａよりも広いピッチで形成されており、ビア電極１５ａと重なる形成位置では、ビア電極１５ａと導通する。
【００３６】
このように本実施例の積層セラミックコンデンサ１０は、誘電体中に内部電極１３ａと内部電極１３ｂを有するが、それぞれの内部電極が対向することで、コンデンサとして機能する。つまり、内部電極１３ａがビア電極１５ａに接続されることにより、および、内部電極１３ｂがビア電極１５ｂに接続されることにより、第１の電極層と第２の電極層とが対向する多層のコンデンサとして機能する。このような多層構造の積層セラミックコンデンサ１０では、小型で大きな静電容量を実現することができる。
【００３７】
また、内部電極１３ａの積層範囲である第１積層体１１と、内部電極１３ｂの積層範囲である第２積層体１２とでは、既述したように電極の対向の程度に大小があるので、対向の程度が大きい第２積層体１２では、コンデンサ容量がより高まる。しかも、こうした高容量化に際しては、内部電極１３ｂの積層数を増やす必要がない。
【００３８】
図示するように、ビア電極１５ａおよびビア電極１５ｂは、それぞれコンデンサ表面側・裏面側に表面側端子１６と裏面側端子１７を有する。
【００３９】
本実施例の積層セラミックコンデンサ１０では、上記したようにコンデンサの表裏面の側からそれぞれにビア電極１５ａとビア電極１５ｂを備え、この両ビア電極を導通させている。しかも、こうした導通を図る上では、第１積層体１１における図中黒塗りの内部電極１３ａ（第１電極層）と導通したビア電極１５ａについては、少なくともその一部を、第２積層体１２における内部電極１３ｂの内の黒塗りの第１電極層と導通したビア電極１５ｂと導通させ、図中斜線ハッチングの内部電極１３ａ（第２電極層）と導通したビア電極１５ａについても、少なくともその一部を、内部電極１３ｂの内の斜線ハッチングの第２電極層と導通したビア電極１５ｂと導通させている。
【００４０】
これにより、積層セラミックコンデンサ１０の表裏を貫いてビア電極１５ａとビア電極１５ｂを導電線として機能させることができるので、従来は電荷帯電の用途しか想定しなかったビア電極を、コンデンサ表裏を貫く導電線として新たに利用できるようになる。
【００４１】
Ａ−２．積層セラミックコンデンサ１０の製造工程：
上記した構成の積層セラミックコンデンサ１０は次の製造方法により製造可能である。図４は積層セラミックコンデンサ１０の製造の概要を説明する説明図、図５は実施例で採用した製造方法の手順を説明するための説明図、図６は製造方法の詳細な内容を説明するための説明図である。
【００４２】
図４に示すように、積層セラミックコンデンサ１０は、内部電極１３ａを含む部分の第１積層体１１と、内部電極１３ｂを含む部分の第２積層体１２に分けて製造される。図中に記す符号Ｐ１は完成後における積層セラミックコンデンサ１０でのビア電極１５ａのビッチ（図２の第１の繰り返しピッチＰ１）を、符号Ｐ２は同じくビア電極１５ｂのピッチ（図３の第２の繰り返しピッチＰ２）を、符号ｄは同じくビア電極１５ａ、１５ｂのビア電極径を示している。
【００４３】
図５、図６に示すように、本実施例の製造方法では、それぞれの積層体について次の工程を経る。まず、第１積層体１１について説明する。
【００４４】
第１積層体１１の形成に際しては、まず、ＰＥＴ（ポリエチレンテレフタレート）フィルム等の長尺状のキャリアフィルムにチタン酸バリウムなどから成るセラミックスラリを均一に薄く塗布して乾燥させる。これにより、キャリアフィルム上にセラミックグリーンシートが形成される。このセラミックグリーンシートは、焼成後にセラミック層１４となる（ステップＳ１１０）。次に、乾燥後のセラミックグリーンシート上に、Ａｇ製の電極パターンのスクリーン印刷などによって、配線層を形成する（ステップＳ１２０）。この配線層が既述した内部電極１３ａとして機能する。この電極パターンは、図２（Ａ）、（Ｂ）に示すパターンに他ならない。この場合、セラミックグリーンシートの表面には、電極パターンが印刷されていない窓部２０ａ，２０ｂが形成されることになる。
【００４５】
次に、上記のセラミックグリーンシートが形成された長尺状のキャリアフィルムを搬送させながら、セラミックグリーンシートをその表面の内部電極１３ａと共に一定形状で切り出す（ステップＳ１３０）。切り出したセラミックグリーンシートは、キャリアフィルムの巻き取り等によりこのキャリアフィルムから剥離される（ステップＳ１４０）。こうしたセラミックグリーンシートの切り出しに際しては、図２（Ａ）、（Ｂ）に示すように、内部電極１３ａおよび窓部２０ａ、２０ｂのレイアウトが異なる２種類のセラミックグリーンシートの切り出しが行なわれる。
【００４６】
次に、上記のように形成された複数枚のセラミックグリーンシートを第１積層体１１を構成するよう所定枚数だけ積層する（ステップＳ１５０）。この積層に際しては、まず、図示しないカバーシートを予め敷設しておく。このカバーシートは、ＰＥＴ（ポリエチレンテレフタレート）製の剥離シート上にセラミックスラリを厚めに塗布して乾燥させて形成したカバー層を有する。
【００４７】
続いて、敷設されたカバーシートのカバー層上に、図２（Ａ）、（Ｂ）に示した２種類のセラミックグリーンシートを交互に積層する。この積層に際しては、最下段のセラミックグリーンシートをその内部電極１３ａがカバー層に接するようにし、その後は、次のセラミックグリーンシートをその内部電極１３ａが積層済みのセラミックグリーンシートに重なるようにする。こうしたシート積層により、セラミックの第１積層体１１ができあがる。
【００４８】
次に、上記の第１積層体１１に形成すべき導電性ペーストの充填孔をレーザ加工機を用いて形成する（ステップＳ１６０）。第１積層体１１における充填孔形成に際しては、図４に示すように、第２積層体１２におけるビア電極１５ｂと導通するビア電極１５ａについての充填孔は、第１積層体１１を貫通するよう形成する。その一方、ビア電極１５ｂとの導通の要しないビア電極１５ａについての充填孔は、最下層の内部電極１３ａに達する孔であればよいが、本実施例では、これを貫通孔とした。
【００４９】
こうした第１積層体１１における充填孔形成に際しては、内部電極１３ａに導通するビア電極１５ａの形成ピッチ（図２に示した第１の繰り返しピッチＰ１）で各充填孔が形成される。以下、この孔形成について説明する。
【００５０】
まず、焼成後のビア電極の径，数，範囲や隣り合うビア電極間のピッチ等を決定する。本実施例では、それぞれのビア電極の径を、後述する焼成工程後に所定の径ｄとなるような値とし、隣り合うビア電極間のピッチを、後述する焼成工程後に上述した第１繰り返しピッチＰ１となるような値としている。その後、上記決定された仕様となるように、レーザ加工機を用いて、貫通孔を形成するのである。
【００５１】
その後、加圧容器内に第１積層体１１を入れ込み、充填孔に導電性ペーストを加圧充填し（ステップＳ１７０）、図５のステップＳ２００に移行する。充填された導電性ペーストは既述したビア電極１５ａとして機能する。なお、本実施例では、適度に粘度の高いペースト状のＡｇを導電性ペーストとして用いている。また、ペースト充填に際して、ベースシートは剥離される。
【００５２】
第２積層体１２についても上記した第１積層体１１とほぼ同様であり、ステップＳ１１０〜１７０を経て、内部電極１３ｂがセラミックシートを挟んで対向し、充填孔に導電性ペーストを充填した第２積層体１２とされる。この第２積層体１２における内部電極１３ｂの電極パターンは、窓部２０ａ、２０ｂを含む図３（Ａ）、（Ｂ）に示すパターンに他ならない。
【００５３】
完成後の積層セラミックコンデンサ１０において、図４に示す第１積層体１１と第２積層体１２の接合箇所では、ビア電極１５ａとビア電極１５ｂとが、前者は第１の繰り返しピッチＰ１で、後者は第２の繰り返しピッチＰ２で混在し、それぞれ図では斜線ハッチと黒塗りで表されている。斜線ハッチと黒塗りのビア電極１５ａおよびビア電極１５ｂは、斜線ハッチ同士の電極がコンデンサとして使用の際に極性が同じで、黒塗り同士の電極についても極性が同じであり、斜線ハッチの電極と黒塗りの電極では極性が異なる。
【００５４】
なお、第１積層体１１と第２積層体１２の形成（ステップＳ１１０〜１７０）は、同時並行的に進めることができるほか、各積層体を順次形成するようにすることもできる。
【００５５】
こうして第１積層体１１と第２積層体１２が形成されると、両積層体を接合する（ステップＳ２００）。この積層体接合に際しては、第１積層体１１において積層体を貫通する充填孔の導電性ペーストを、第２積層体１２の図示上面の充填孔充填済みの導電性ペーストを介して内部電極１３ｂに接合するようにして、両積層体を積層する。
【００５６】
次に、こうして接合させた積層体を高温・高圧プレスによって圧着した後（ステップＳ２１０）、コンデンサ表裏面に表面側端子１６と裏面側端子１７を形成する（ステップＳ２２０）。形成する表面側端子１６や裏面側端子１７の端子間ピッチは、概ね既述したＰ１、Ｐ２の繰り返しピッチとされ、それぞれの端子は、接合済み積層体上下面（コンデンサ表裏面）から導電性ペーストが露出した部位（既述したビア電極１５ａ、ビア電極１５ｂの上端に相当する部位）に形成される。こうした表面側端子１６や裏面側端子１７の形成は、導電材料の表装印刷などの手法によって行なうことができる。こうした端子形成に際しても、そのサイズや端子間ピッチは、後述する焼成による導電性ペーストの収縮率を加味して決定される。次に、積層体に、使用される積層セラミックコンデンサ１０の大きさに合わせて溝を入れ、溝入れ後の積層体を脱脂した後に焼成する（ステップＳ２３０）。こうした焼成の後、溝に沿ったブレークによる個片化により、図１に示したような積層セラミックコンデンサ１０が完成する。
【００５７】
なお、この積層コンデンサの製造方法は、上述した工程に限定されるものではなく、任意の適切な工程を用いて実施することができる。例えば、上記したステップＳ１６０までの工程において、ステップ１４０のキャリアフィルム剥離とステップ１５０のシート積層を逆に行ったり、ステップＳ１３０のシート切り出しをステップＳ１２０の配線層の形成に先だって行うこともできる。また、上記した実施例では、ビア電極１５ａ、１５ｂを構成する導電材料として、Ａｇを用いたが、本発明はこれに限定されるものではなく、例えば、Ｐｔ，Ｐｄ，Ａｇ−Ｐｔ，Ａｇ−Ｐｄ，Ｃｕ，Ａｕ，Ｎｉなどを用いるようにしてもよい。何れの材料を用いるかは、セラミック層の材質等との適合性を考慮して決定すればよい。また、必要に応じて無機材料を含有させるようにしてもよい。
【００５８】
Ａ−３．作用効果：
以上説明したように、本実施例の積層セラミックコンデンサ１０では、図１に示すように、第１積層体１１では、内部電極１３ａの面積を小さくした上でその対向の程度を小さくして電極の重なり程度を小さくし、第２積層体１２では、内部電極１３ｂの面積を大きくした上でその対向の程度を大きくして電極の重なり程度を大きくした。このため、電極の重なり程度が大きな第２積層体１２では、内部電極の積層数を増やさなくても、コンデンサ容量を高めることができる。一方、第１積層体１１では、ビア数を多数とできることから、インダクタンスの低減を図ることができる。これらの結果、本実施例の積層セラミックコンデンサ１０によれば、低インダクタンスを維持した上で、コンデンサ容量を高めることができる。
【００５９】
また、積層セラミックコンデンサ１０では、こうしたコンデンサ機能を実現しつつ、コンデンサの表面１０ａの側からのビア電極１５ａをビア電極１５ｂに導通させている。より詳しくは、図中黒塗りの内部電極１３ａ（第１電極層）と導通したビア電極１５ａについては、少なくともその一部を、内部電極１３ｂの内の黒塗りの第１電極層と導通したビア電極１５ｂと導通させ、図中斜線ハッチングの内部電極１３ａ（第２電極層）と導通したビア電極１５ａについても、少なくともその一部を、内部電極１３ｂの内の斜線ハッチングの第２電極層と導通したビア電極１５ｂと導通させている。
【００６０】
これにより、積層セラミックコンデンサ１０の表裏を貫いてビア電極１５ａとビア電極１５ｂを導電線として機能させることができるので、従来は内部電極層への通電の用途しか想定しなかったビア電極を、コンデンサ表裏を貫く導電線として新たに利用できるようになる。このため、積層セラミックコンデンサ１０によれば、図１に示すように、コンデンサ表裏への電子デバイス（ＩＣチップ３０やパッケージ５０）の実装が可能となり実装の多様化を図ることができる。この場合、表面１０ａにおける表面側端子１６のピッチ（ビア電極１５ａピッチ）を定める第１の繰り返しピッチをＩＣチップ３０の端子ピッチに適合させたり、裏面１０ｂにおける裏面側端子１７（ビア電極１５ｂピッチ）を定める第２の繰り返しピッチをパッケージ５０のバンフピッチに適合させることができるので、コンデンサ表裏へのデバイス実装の自由度をより高めることができる。
【００６１】
また、コンデンサの表裏面に、ビア電極１５ａとビア電極１５ｂの端子となる表面側端子１６と裏面側端子１７を各ビア電極ごとに形成した。このため、端子を介してのビア電極へのリード接続、実装品との間の接続が容易となる。具体的には、パッケージ５０のバンプ５７を積層セラミックコンデンサ１０の裏面側端子１７に容易、かつ確実に接続できる。ＩＣチップ３０のパッド３２に対しても同様である。
【００６２】
Ｂ．変形例：
上記実施例では、パッケージ５０とＩＣチップ３０との間に積層セラミックコンデンサ１０を介装したが、他の電子デバイス間に積層セラミックコンデンサ１０を介装してもよい。図７は積層セラミックコンデンサ１０の変形例を示す説明図である。
【００６３】
この図７に示す変形例では、ＩＣチップ３０が装着されたパッケージ５０とマザーボード等の配線基板６０とが積層セラミックコンデンサ１０を介して接続されている。ＩＣチップ３０やパッケージ５０については、既述した実施例と変わるものではない。
【００６４】
配線基板６０は、制御用の配線や部品が実装されたエポキシ樹脂製の多層基板である。こうした配線基板６０としては、マザーボード等のプリント基板を考えることができる。配線基板６０の各層間は、銅めっき層や銅箔によって形成されたリード６６によって導通されている。リード６６は、配線基板６０の上面（図７における上方向の面）に露出した端子６７を備える。この端子６７は、積層セラミックコンデンサ１０の裏面側端子１７に、半田を用いて接続される。なお、図７では、電源ラインに接続されたリード６６，端子６７（以下、リード６６＋，端子６７＋という）を黒色の塗りつぶしを用いて示し、グランドラインに接続されたリード６６，端子６７（以下、リード６６−，端子６７−という）を斜線ハッチングを用いて示しており、信号線としてのリードの記載を省略している。
【００６５】
また、上記実施例や各変形例の積層セラミックコンデンサに予めＩＣチップやパッケージ，配線基板を装着しておく形態を採ることもできる。こうした形態としては、積層セラミックコンデンサのビア電極にＩＣチップが接続されたＩＣチップ付きコンデンサ、積層セラミックコンデンサのビア電極が有する端子もしくは端子にパッケージが接続されたコンデンサ付きパッケージ、積層セラミックコンデンサのビア電極が有する端子に配線基板が接続されたコンデンサ付き配線基板、上記の積層セラミックコンデンサを介してＩＣチップとパッケージとを接続してなる構造体等を考えることができる。
【００６６】
また、上記実施例では、積層セラミックコンデンサ１０においてビア電極１５ａとビア電極１５ｂを直接導通したが、両ビア電極をピッチ変換して導通するように変形することもできる。図８は積層セラミックコンデンサ１０の他の変形例を示す説明図、図９は変形例のピッチ変換部１００の製造の概要を説明する説明図である。なお、これら図面に示す変形例にあっては、積層セラミックコンデンサ１０と共通の各部については、図１と同じ数字ないし英字を用いて表わしている。
【００６７】
図示するように、この変形例の積層セラミックコンデンサ１０は、既述した第１積層体１１と第２積層体１２の間に、ピッチ変換部１００を有する。このピッチ変換部１００は、ビア電極ピッチを変換するための内部電極１３ｃを上下のセラミック層１４で挟んで備え、この内部電極１３ｃにてピッチ変換した上で、第１積層体１１のビア電極１５ａと第２積層体１２のビア電極１５ｂを導通させている。
【００６８】
この変形例では、図９に示すように、第１積層体１１と第２積層体１２に加え、ピッチ変換部１００を別途製造する。ピッチ変換部１００は、第１積層体１１の側の第１シート１０１と第２積層体１２の側の第２シート１０２を備え、各シートを形成した上でピッチ変換部１００とする。
【００６９】
つまり、まず、第１シート１０１を誘電体層だけのものとして形成し、当該シートにビア電極１５ａと重なる位置に貫通孔をあけ、当該貫通孔に導電性ペーストを充填する。第２シート１０２については、誘電体層表面に内部電極１３ｃを形成し、ペースト充填のための充填孔を、ビア電極１５ａおよびビア電極１５ｂと重なるよう形成し、当該孔に導電性ペーストを加圧充填する。こうして予め充填孔が貫通形成され、充填孔に導電性ペーストが充填されている第１シート１０１と第２シート１０２が積層されてピッチ変換部１００とされる。そして、こうして製造したピッチ変換部１００を第１積層体１１と第２積層体１２で挟んで接合し、図５のステップＳ２１０以降の工程を経ると、図８に示したピッチ変換部１００が完成する。
【００７０】
このように変形した積層セラミックコンデンサ１０によれば、ピッチ変換部１００の内部電極１３ｃでその上下の第１積層体１１と第１２のビア電極のピッチ変換を図ることができるので、第２積層体１２でのビア電極ピッチ（第２の繰り返しピッチ）の自由度が増し、この第２積層体１２の側への他のデバイスの実装の自由度も高まる。
【００７１】
また、図８の変形例の積層セラミックコンデンサ１０を製造する際に、図９に示したピッチ変換部１００を、第１シート１０１、第２シート１０２の順に第１積層体１１の下面に重ねていくようにすることもできる。この場合には、まず、第１シート１０１を第１積層体１１に重ねる。この積層に先立ち、第１シート１０１を予め形成する。つまり、誘電体となる誘電材料を用いてシートを形成し、当該シートにおいて、第１積層体１１におけるビア電極１５ａ形成用の貫通孔の少なくとも一部と重なる位置に貫通孔をあけ、その貫通孔に導電性ペーストを充填しておく。そして、ペースト充填済みの第１シート１０１を、第１積層体１１における充填済みペースト（ビア電極１５ａ）に第１シート１０１の充填済みペーストが接合するよう第１積層体１１に重ねる。
【００７２】
第２シート１０２の積層では、誘電体となる誘電材料を用いてシートを形成し、当該シートの表面に内部電極１３ｃをスクリーン印刷手法等で形成する。このシートにおいて、第１シート１０１の貫通孔の少なくとも一部と重なる位置に貫通孔をあけると共に、内部電極１３ｃに達する電極層到達孔をあけ、この両孔に導電性ペーストを充填しておく。そして、ペースト充填済みの第２シート１０２を、第１シート１０１における充填済みペースト（ビア電極１５ａ）に第２シート１０２の充填済みペーストが接合するよう第１シート１０１に重ねる。その後は、既述したようにステップＳ２１０以降の処理を行うことで、積層セラミックコンデンサ１０を製造することができる。
【図面の簡単な説明】
【００７３】
【図１】本発明の実施例である積層セラミックコンデンサ１０の設置例を縦断面で示す説明図である。
【図２】第１積層体１１における内部電極１３ａとビア電極１５ａの形成の様子を説明する説明図である。
【図３】第２積層体１２における内部電極１３ｂとビア電極１５ｂの形成の様子を説明する説明図である。
【図４】積層セラミックコンデンサ１０の製造の概要を説明する説明図である。
【図５】実施例で採用した製造方法の手順を説明するための説明図である。
【図６】製造方法の詳細な内容を説明するための説明図である。
【図７】積層セラミックコンデンサ１０の変形例を示す説明図である。
【図８】積層セラミックコンデンサ１０の他の変形例を示す説明図である。
【図９】変形例のピッチ変換部１００の製造の概要を説明する説明図である。
【符号の説明】
【００７４】
１０...積層セラミックコンデンサ
１０ａ...表面
１０ｂ...裏面
１１...第１積層体
１２...第２積層体
１３ａ...内部電極
１３ｂ...内部電極
１３ｃ...内部電極
１４...セラミック層
１５ａ...ビア電極
１５ｂ...ビア電極
１６...表面側端子
１７...裏面側端子
２０ａ、２０ｂ...窓部
３０...ＩＣチップ
３２...パッド
５０...パッケージ
５２...上部層
５４...下部層
５６...リード
５７...バンプ
５８...端子
６０...配線基板
６６...リード
６７...端子
１００...ピッチ変換部
１０１...第１シート
１０２...第２シート
【図１】
2005136281.tif 000003
【図２】
2005136281.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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