(57)【要約】【課題】  誤差が少なく所望の膜厚を得ることが可能な半導体装置の製造方法および半導体装置の製造装置を提供する。【解決手段】  半導体基板の重量を測定し、第１の重量Ｍ１を求める第１の測定工程と、デバイスを形成する工程と、該デバイスが形成された半導体基板と半導体基板の一部を除去する治具を含めた重量を測定し、第２の重量Ｍ２を求める第２の測定工程と、半導体基板の一部を、デバイス形成面の裏面より除去し、該デバイスが形成された半導体基板と半導体基板の一部を除去する治具を含めた重量を測定し、第３の重量Ｍ３を求める第３の測定工程とを備え、半導体基板の一部の除去と第３の測定工程とを繰り返すことにより、第２の重量と第１の重量との重量差と、第３の重量から重量差を差し引いた値をモニターすることによって、所定の厚さｔまで、該半導体基板の除去をおこなう。【選択図】    図６        
2005109350.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の重量を測定し、第１の重量を求める第１の測定工程と、
半導体基板に第１導電型のバッファ層を形成し、さらに、第１導電型の高抵抗層を形成することにより、半導体装置用基板を形成する工程と、
前記第２導電型の層にベース領域を形成し、さらに、該ベース領域にエミッタ領域とエミッタ電極と、絶縁膜を介してゲート電極を形成することを含む、デバイスを形成する工程と、
該デバイスが形成された前記半導体基板と前記半導体基板の一部を除去する治具を含めた重量を測定し、第２の重量を求める第２の測定工程と、
前記半導体基板の一部を、デバイス形成面の裏面より除去し、該デバイスが形成された前記半導体基板と前記半導体基板の一部を除去する治具を含めた重量を測定し、第３の重量を求める第３の測定工程とを備え、前記半導体基板の一部の除去と第３の測定工程とを繰り返すことにより、前記第２の重量と前記第１の重量との重量差と、前記第３の重量から前記重量差を差し引いた値をモニターすることによって、所定の厚さまで、該半導体基板の除去をおこなうことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板の重量を入力する手段と、
半導体基板に第１導電型のバッファ層を形成し、さらに、第２導電型の層を形成することにより、半導体装置用基板を形成する工程と、前記第２導電型の層にベース領域を形成し、さらに、該ベース領域にエミッタ領域とエミッタ電極と、絶縁膜を介してゲート電極を形成することを含む、デバイスを形成する工程によってデバイスが形成された半導体基板の一部を除去する前と除去した後の半導体基板と前記半導体基板の一部を除去する治具を含めた重量を測定する手段と、
前記デバイスが形成された半導体基板と前記半導体基板の一部を除去する治具を含めた重量から前記半導体基板の重量を差し引いた質量をパラメータとして記憶し、前記デバイスが形成された半導体基板の一部を除去した後の半導体基板と前記半導体基板の一部を除去する治具を含めた測定された重量から該パラメータを差し引いた値が、所定の値になるように、半導体基板を除去する除去手段を備えたことを特徴とする半導体装置の製造装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置の製造装置に関し、特に、縦型の絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等の半導体装置の製造方法および半導体装置の製造装置に関するものである。
【背景技術】
【０００２】
比較的大電流を制御するスイッチング半導体素子としてパワーデバイスが知られている。パワーデバイスにはパワートランジスタやパワーＭＯＳＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等があり、このうちＩＧＢＴは、電圧駆動による駆動の容易性と伝導度変調効果による低損失性の長所を持つデバイスとして電動車両のインバーター等に用いられている。
【０００３】
図１１は、従来のＩＧＢＴの製造工程を示すフローチャートである。また、図１２と図１３は従来のＩＧＢＴの製造工程の各工程における半導体基板の断面図である。ＩＧＢＴの製造工程は、ＩＧＢＴ基板形成工程（ＳＴ１００）とデバイス形成工程（ＳＴ１１０）から成っている。
【０００４】
ＩＧＢＴ基板形成工程（ＳＴ１００）では、まず、比較的低抵抗のＰ＋型シリコン基板１００を準備する（図１２（ａ））。このＰ＋型シリコン基板１００上に比較的低抵抗のＮ＋型半導体バッファ層１０１を５〜３０μｍ程度の厚さにエピタキシャル成長させる（図１２（ｂ））。このＮ＋型半導体バッファ層１０１上に比較的高抵抗のＮ−型半導体層１０２をエピタキシャル成長させる（図１２（ｃ））。このようにして、ＩＧＢＴ基板を得ることができる。
【０００５】
デバイス形成工程（ＳＴ１１０）では、まず、エピタキシャル成長させたＮ−型半導体層１０２の表面にＰ型の不純物を選択的に添加してＰ型ベース領域１０３を形成する（図１３（ａ））。Ｐ型ベース領域１０３の表面にＮ型の不純物を選択的に添加してＮ＋型エミッタ領域１０４を形成する（図１３（ｂ））。Ｎ＋型エミッタ領域１０４とＮ−型半導体層１０２とによって挟まれるＰ型ベース領域１０３の表面部分がチャネル領域１０５となる。
【０００６】
次に、各チャネル領域１０５上にゲート酸化膜１０６を介してゲート電極１０７を形成し、また、各Ｎ＋型エミッタ領域１０４とＰ型ベース領域１０３との一部にかけてエミッタ電極１０８を形成し（図１３（ｃ））、さらに、Ｐ＋型シリコン基板１００の裏面にコレクタ電極１０９を形成する（図１３（ｄ））。図１４は、上記の製造工程により製造されたＩＧＢＴの断面図である。
【０００７】
上記のようにして製造されたＩＧＢＴの動作を図１４と図１５のコレクタ電圧ＶＣＥとコレクタ電流ＩＣＥの時間変化を表すグラフを用いて説明する。図１５において、横軸は時間を表し、縦軸はコレクタ電圧ＶＣＥとコレクタ電流ＩＣＥを表し、曲線Ｃ１０はコレクタ電圧ＶＣＥの時間変化を示し、曲線Ｃ１１はコレクタ電流ＩＣＥの時間変化を示す。
【０００８】
ＩＧＢＴにおいては、エミッタ電極１０８とコレクタ電極１０９との間にコレクタ電圧を印加する。その状態でエミッタ電極１０８とゲート電極１０７との間に所定のゲート電圧を印加する。それにより、チャネル領域１０５においてチャネルが形成されて、このチャネルを通してエミッタ電極１０８から電子がＮ−型半導体層１０２に注入され、また、コレクタ電極１０９側のＰ＋型シリコン基板１００とＮ−型半導体層１０２間が順バイアスされ、Ｐ＋型シリコン基板１００からは正孔が注入される。注入された正孔のプラス電荷と同じ量の電子がＮ−型半導体層１０２に集まり、Ｎ−型半導体層１０２の抵抗低下が起こり、ＩＧＢＴはオン状態になる。このオン状態までの過渡的現象が図１４の範囲Ｒ１０の曲線Ｃ１０で見られるターンオン時のコレクタ電圧の徐々の減少であり、曲線Ｃ１１に見られるコレクタ電流の徐々の増加である。
【０００９】
図１５の範囲Ｒ１１におけるオン状態において、ゲート電圧の印加を停止すると、チャネル領域１０５を通してのエミッタ電極１０８からＮ−型半導体層１０２への電子の注入がなくなり、また、Ｐ＋型シリコン基板１００からＮ−型半導体層１０２への正孔の注入が停止し、ＩＧＢＴはオフ状態となる。このオフ状態に際しては、すでに注入された正孔も寿命がつきて減少する。Ｎ−型半導体層１０２に残留中の正孔は電子との再結合による消滅とＰ型ベース領域へ直接流出することにより、オフ状態となる。これが図１５の範囲Ｒ１２の曲線Ｃ１１に見られるターンオフ時のテイル電流として現れる。
【００１０】
このように、ＩＧＢＴは、Ｐ＋型シリコン基板１００からＮ−型半導体層１０２に注入される正孔の量により特性が変わるものである。そこで、注入される正孔の量を抑制する層として、Ｎ＋型半導体バッファ層が設けられている。
【００１１】
このＩＧＢＴの電力損失にはスイッチング損失と導通損失がある。スイッチング損失は、図１５の範囲Ｒ１０で示したターンオン時および範囲Ｒ１２で示したターンオフ時の損失である。そこで、ターンオン時間およびターンオフ時間を短くすることにより、スイッチング損失を少なくすることができる。また、導通損失は、図１５の範囲Ｒ１１で示したオン状態の損失である。そこで、オン抵抗を低減することにより、導通損失を少なくすることができる。
【００１２】
ターンオフ時間を短くするには、正孔の寿命を小さくするために格子欠陥などをＮ−型半導体層１０２に導入すること（ライフタイム制御）が考えられている。また、コレクタ構造に低ドーズ量で低注入のＰ＋型半導体層を採用することにより、ライフタイム制御を行わずに高速化を図る技術が開発されている（例えば、特許文献１参照）。この場合、コレクタ層（Ｐ＋型半導体層）を、低ドーズ量で、かつその表面でオーミックコンタクトがとれる程度に濃度を上げる必要があるため、コレクタ層の厚さを極端に薄く形成することになる。このコレクタ層の厚さを薄く形成する場合は、研磨機による物理的な研磨や、化学的なエッチング等が用いられていた。
【００１３】
特許文献１記載の方法等によりライフタイム制御を行わずに高速化を図るために研磨やエッチングを行う場合、コレクタ層の正確な厚さを測定する手段がなかったため、予め定めた所定の時間を研磨もしくはエッチングしていた。しかし、この場合、誤差が大きく、所望の膜厚が得られないという課題があった。
【特許文献１】特開２００２−２６１２８２号公報（第３頁、第１８図）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の課題は、コレクタ層を薄くするために研磨やエッチングを行う場合、コレクタ層の正確な厚さを測定する手段がなかったため、予め定めた所定の時間を研磨もしくはエッチングしていたことによる大きな誤差があり、所望の膜厚が得られないという問題を解消することにある。
【００１５】
本発明の目的は、上記の課題に鑑み、誤差が少なく所望の膜厚のコレクタ層を得ることが可能な半導体装置の製造方法および半導体装置の製造装置を提供することにある。
【課題を解決するための手段】
【００１６】
本発明に係る半導体装置の製造方法および半導体装置の製造装置は、上記の目的を達成するために、次のように構成される。
【００１７】
第１の半導体装置の製造方法（請求項１に対応）は、半導体基板の重量を測定し、第１の重量を求める第１の測定工程と、半導体基板に第１導電型のバッファ層を形成し、さらに、第２導電型の層を形成することにより、半導体装置用基板を形成する工程と、第２導電型の層にベース領域を形成し、さらに、該ベース領域にエミッタ領域とエミッタ電極と、絶縁膜を介してゲート電極を形成することを含む、デバイスを形成する工程と、該デバイスが形成された半導体基板と半導体基板の一部を除去する治具を含めた重量を測定し、第２の重量を求める第２の測定工程と、半導体基板の一部を、デバイス形成面の裏面より除去し、該デバイスが形成された半導体基板と半導体基板の一部を除去する治具を含めた重量を測定し、第３の重量を求める第３の測定工程とを備え、半導体基板の一部の除去と第３の測定工程とを繰り返すことにより、第２の重量と第１の重量との重量差と、第３の重量から重量差を差し引いた値をモニターすることによって、所定の厚さまで、該半導体基板の除去をおこなうことで特徴づけられる。それにより、誤差が少なく所望の膜厚を得ることが可能な半導体装置の製造方法を提供することができる。
【００１８】
第１の半導体装置の製造装置（請求項２に対応）は、半導体基板の重量を入力する手段と、半導体基板に第１導電型のバッファ層を形成し、さらに、第２導電型の層を形成することにより、半導体装置用基板を形成する工程と、第２導電型の層にベース領域を形成し、さらに、該ベース領域にエミッタ領域とエミッタ電極と、絶縁膜を介してゲート電極を形成することを含む、デバイスを形成する工程によってデバイスが形成された半導体基板の一部を除去する前と除去した後の半導体基板と半導体基板の一部を除去する治具を含めた重量を測定する手段と、デバイスが形成された半導体基板と半導体基板の一部を除去する治具を含めた重量から前記半導体基板の重量を差し引いた質量をパラメータとして記憶し、デバイスが形成された半導体基板の一部を除去した後の半導体基板と半導体基板の一部を除去する治具を含めた測定された重量から該パラメータを差し引いた値が、所定の値になるように、半導体基板を除去する除去手段を備えたことで特徴づけられる。それにより、誤差が少なく所望の膜厚を得ることが可能な半導体装置の製造装置を提供することができる。
【発明の効果】
【００１９】
コレクタ層を所望の厚さに正確に研磨もしくはエッチングすることが可能となり、ターンオフとオン電圧の特性の優れた半導体装置の作製が可能となる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の好適な実施形態（実施例）を添付図面に基づいて説明する。
【００２１】
図１は、本発明の第１の実施形態に係る半導体装置（ＩＧＢＴ）の製造方法に基づいた製造工程を示すフローチャートである。また、図２〜図４はＩＧＢＴの製造工程の各工程における半導体基板の断面図である。ＩＧＢＴの製造工程は、ＩＧＢＴ基板形成工程（ＳＴ１０）とデバイス形成工程（ＳＴ１１）と半導体基板一部除去工程（ＳＴ１２）とコレクタ電極形成工程（ＳＴ１３）から成っている。
【００２２】
ＩＧＢＴ基板形成工程（ＳＴ１０）では、まず、比較的低抵抗のＰ＋型シリコン基板１０を準備する（図２（ａ））。このＰ＋型シリコン基板１０上に比較的低抵抗のＮ＋型半導体バッファ層１１を５〜３０μｍ程度の厚さにエピタキシャル成長させる（図２（ｂ））。このＮ＋型半導体バッファ層１１上に比較的高抵抗のＮ−型半導体層１２をエピタキシャル成長させる（図２（ｃ））。このようにして、ＩＧＢＴ基板を得ることができる。
【００２３】
デバイス形成工程（ＳＴ１１）では、まず、エピタキシャル成長させたＮ−型半導体層１２の表面にＰ型の不純物を選択的に添加してＰ型ベース領域１３を形成する（図３（ａ））。Ｐ型ベース領域１３の表面にＮ型の不純物を選択的に添加してＮ＋型エミッタ領域１４を形成する（図３（ｂ））。Ｎ＋型エミッタ領域１４とＮ−型半導体層１２とによって挟まれるＰ型ベース領域１３の表面部分がチャネル領域１５となる。
【００２４】
次に、各チャネル領域１５上にゲート酸化膜１６を介してゲート電極１７を形成し、また、各Ｎ＋型エミッタ領域１４とＰ型ベース領域１３との一部にかけてエミッタ電極１８を形成する（図３（ｃ））。
【００２５】
半導体基板一部除去工程（ＳＴ１２）では、Ｐ＋型シリコン基板１０の裏面を研磨して所定の厚さになるまで除去する（図４（ａ））。そして、コレクタ電極形成工程（ＳＴ１３）では、Ｐ＋型シリコン基板１０の裏面にコレクタ電極１９を形成する（図４（ｂ））。
【００２６】
次に、半導体基板一部除去工程（ＳＴ１２）について詳細に説明する。図５は、半導体基板一部除去工程の手順を示すフローチャートである。また、図６は、この工程での所定厚さを得るときの原理を示す図である。まず、半導体装置の製造工程の始めに予め半導体基板（Ｐ＋型シリコン基板）１０の重量を測定し、第１の重量を求める（ステップＳＴ２０）。これを第１の測定工程と呼ぶことにする。次にＩＧＢＴ基板形成工程（図１のステップＳＴ１０）により半導体基板１０に第１導電型のバッファ層（Ｎ＋型半導体バッファ層）１１を形成し、さらに、第２導電型の層（Ｎ−型半導体層）１２を形成することにより、半導体装置用基板を形成し、デバイス形成工程（図１のステップＳＴ１１）により第２導電型の層１２にベース領域１３を形成し、さらに、ベース領域１３にエミッタ領域１４とエミッタ電極１８と、絶縁膜１６を介してゲート電極１７を形成してデバイスを形成する。次に、デバイスが形成された半導体基板１０のデバイス形成側を研磨用治具２０に接着剤により接着する（ステップＳＴ２１）。次に、接着したデバイスが形成された半導体基板１０と半導体基板１０の一部を除去する治具２０を含めた重量を測定し、第２の重量を求める（ステップＳ２２）。これを第２の測定工程と呼ぶことにする。次に、研磨により半導体基板１０の一部を、デバイス形成面の裏面より除去する（ステップＳ２３）。そのとき、研磨を所定の時間行う毎に、デバイスが形成された半導体基板１０と半導体基板１０の一部を除去する治具２０を含めた重量を測定し、第３の重量を求める（ステップＳ２４）。これを第３の測定工程と呼ぶことにする。そして、半導体基板１０の一部の除去と第３の測定工程とを繰り返し、第３の測定を行う毎に、第２の重量と第１の重量との重量差と、第３の重量から重量差を差し引いた値を演算しモニターする（ステップＳ２５）。予め、第１の重量とＰ＋型半導体基板１０の厚さから、Ｐ＋型半導体基板１０が所定の厚さになったときの重量を計算しておき、第３の重量から重量差を差し引いた値が所定の厚さのときの重量に等しくなったかどうか判断し（ステップＳＴ２６）、等しくなったときに半導体基板の研磨を終了する。
【００２７】
ここで、上記の方法での研磨によって所定の厚さを得るときの原理を図６により説明する。まず、半導体基板１０の重量である第１の重量をＭ１とする。ＩＧＢＴ基板を形成し、デバイスを形成した後、研磨治具２０に接着したときの重量である第２の重量をＭ２とする。第２の重量と第１の重量との重量差（Ｍ２−Ｍ１）は、図６の（ｂ）で示す研磨治具２０と、Ｐ型半導体基板１０を除いたデバイス部分の重量となる。研磨によって一部除去したときの半導体基板を図６（ｃ）で示し、そのときの重量をＭ３とする。また、所定の厚さをｔ、半導体基板１０の厚さをＤとしたとき、所定の厚さｔのときの半導体基板１０の重量Ｍｔは（ｔ／Ｄ）＊Ｍ１と表されるから、Ｍ３から（Ｍ２−Ｍ１）を差し引いた値は、図６（ｃ）で示すように、Ｐ型半導体基板１０の部分だけとなるから、この値がＭｔとなったときに研磨を終了する。それにより、誤差が少なく所望の膜厚を得ることできる。
【００２８】
次に、具体的な研磨を説明する。図７は、この実施形態で用いる研磨装置を示す。研磨装置３０は、図７（ａ）に示すように研磨布３１が表面に固定された研磨機３２と、半導体基板１０を接着した円柱形の研磨治具２０と円柱形の研磨治具２０がはめ込まれる中空がある研磨治具３３とこの方法での研磨時に用いる重量測定装置３４から成る。重量測定装置３４は、ウェハ１０を取り付ける治具２０の上にチェーン３５などを取り付ける部材３６にチェーン３５を取付、チェーン３５の上端はひずみゲージ３７に取り付けられている。重量測定装置３４の上面には図７（ｂ）で示すように、数値入力部３８と表示装置３９を備え、また、図８のブロック図で示されるように制御部４０と表示装置３９と記憶部４１とスイッチ４２を有している。制御部４０は、ひずみゲージ３７のひずみから重量が計算され、表示装置３９に表示する。記憶部４１には、計算プログラムが記憶されている。
【００２９】
実際には、まず、製造工程の始めに予め半導体基板１０の重量を天秤等で測定し、その重量Ｍ１を重量測定装置３４の数値入力部３８から入力し、記憶部４１に記憶させる。次に、デバイス形成工程を経た後に、接着されたデバイスが形成された半導体基板と半導体基板の一部を除去する治具２０を含めた重量を、治具２０の上にチェーン３５を取り付けスイッチ４２をオンにすると自動的に測定され、測定値Ｍ２が記憶部に記憶され、また（Ｍ２−Ｍ１）が計算され、記憶される。次に、所定の厚さｔと半導体基板の厚さＤを入力部から入力する。それにより、所定の厚さｔのときの半導体基板の重量ＭｔがＭｔ＝（ｔ／Ｄ）＊Ｍ１から計算される。その後、研磨を行う。
【００３０】
この研磨では、例えば、メカノケミカルポリシング法を用い、ポリッシャに粒径０．０１〜０．５μｍの砥粒をアルカリ性研磨液中にコロイド状に分散させたものを介し、単結晶シリコン基板１０の面を研磨する。
【００３１】
例えば、研磨装置３０で所定時間研磨を行った後、ウェハ１０の研磨面を洗浄し、窒素ガスを吹き付けたりすることにより乾燥させた後、重量測定装置３４を持ち上げ治具２０を持ち上げ、そのときスイッチ４２を入れることにより、ひずみゲージ３７のひずみから重量Ｍ３が計算される。その値は表示部３９に表示される。また、その表示部３９には、Ｍ３から（Ｍ２−Ｍ１）を差し引いた値が表示され、予め計算された所定の厚さｔのときの半導体基板の重量Ｍｔも表示される。所定時間毎に研磨する毎に、Ｍ３を測定し、Ｍ３から（Ｍ２−Ｍ１）を差し引いた値がＭｔに等しくなったときに研磨を中止する。それにより、誤差が少なく所望の膜厚を得ることができる。
【００３２】
次に、本発明の第２の実施形態を説明する。第２の実施形態では、半導体基板の一部除去を第１の実施形態と異なり、エッチングで行う。原理は、第１の実施形態と同様であるので説明を省略し、ここでは、エッチング時の重量測定について説明する。
【００３３】
図９は、エッチングによる半導体基板一部除去工程の手順を示すフローチャートである。まず、半導体装置の製造工程の始めに予め半導体基板１０の重量を測定し、第１の重量Ｍ１を求める（ステップＳ３０）。これを第１の測定工程と呼ぶことにする。次にＩＧＢＴ基板形成工程により半導体基板１０に第１導電型のバッファ層を形成し、さらに、第２導電型の層を形成することにより、半導体装置用基板を形成し、デバイス形成工程により第２導電型の層にベース領域を形成し、さらに、ベース領域にエミッタ領域とエミッタ電極と、絶縁膜を介してゲート電極を形成してデバイスを形成する。次に、デバイスが形成された半導体基板１０のデバイス形成側をエッチング用治具に接着剤により接着する（ステップＳ３１）。次に、接着したデバイスが形成された半導体基板と半導体基板の一部を除去する治具５３を含めた重量を測定し、第２の重量Ｍ２を求める（ステップＳ３２）。これを第２の測定工程と呼ぶことにする。次に、エッチングにより半導体基板の一部を、デバイス形成面の裏面より除去する（ステップＳ３３）。そのとき、エッチングを所定の時間行う毎に、デバイスが形成された半導体基板と半導体基板の一部を除去する治具５３を含めた重量を測定し、第３の重量Ｍ３を求める（ステップＳ３４）。これを第３の測定工程と呼ぶことにする。そして、半導体基板の一部の除去と第３の測定工程とを繰り返し、第３の測定を行う毎に、第２の重量と第１の重量との重量差と、第３の重量から重量差を差し引いた値を演算しモニターする（ステップＳ３５）。予め、第１の重量とＰ＋型半導体基板１０の厚さから、Ｐ＋型半導体基板１０が所定の厚さになったときの重量を計算しておき、第３の重量から重量差を差し引いた値が所定の厚さのときの重量に等しくなったときに半導体基板のエッチングを終了する。
【００３４】
図１０は、この実施形態で用いるエッチング装置を示す。エッチング装置５０は、エッチング溶液５１が入った容器５２と、半導体基板を接着した円柱形のエッチング用治具５３から成る。重量は第１の実施形態で用いたものと同様の重量測定装置３４を、ウェハを取り付ける治具５３の上にチェーンなどを取り付ける部材５４にチェーンを取付、チェーンの上端はひずみゲージに取り付けて、持ち上げることによって測定する。
【００３５】
実際には、まず、製造工程の始めに予め半導体基板の重量を天秤等で測定し、その重量Ｍ１を重量測定装置３４の入力部から入力し、記憶部に記憶させる。次に、デバイス形成工程を経た後に、接着されたデバイスが形成された半導体基板１０と半導体基板の一部を除去する治具５３を含めた重量を、治具５３の上にチェーンを取り付けスイッチをオンにすると自動的に測定され、測定値Ｍ２が記憶部に記憶され、また（Ｍ２−Ｍ１）が計算され、記憶される。次に、所定の厚さｔと半導体基板の厚さＤを入力部から入力する。それにより、所定の厚さｔのときの半導体基板の重量ＭｔがＭｔ＝（ｔ／Ｄ）＊Ｍ１から計算される。その後、エッチングを行う。
【００３６】
例えば、エッチング溶液に浸けることによりエッチングを行った後、ウェハのエッチング面を洗浄し、窒素ガスを吹き付けたりすることにより乾燥させた後、重量測定装置３４をチェーンで取り付け治具５３を持ち上げ、そのときスイッチを入れることにより、ひずみゲージのひずみから重量Ｍ３が計算される。その値は表示部に表示される。また、その表示装置には、Ｍ３から（Ｍ２−Ｍ１）を差し引いた値が表示され、予め計算された所定の厚さｔのときの半導体基板の重量Ｍｔも表示される。所定時間毎にエッチングする毎に、Ｍ３を測定し、Ｍ３から（Ｍ２−Ｍ１）を差し引いた値がＭｔに等しくなったときにエッチングを中止する。それにより、誤差が少なく所望の膜厚を得ることができる。
【産業上の利用可能性】
【００３７】
本発明は、半導体装置の製造において、研磨やエッチングなどによって所定の厚さの除去を行う工程に利用される。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施形態に係る半導体装置の製造方法により絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を製造する工程を示すフローチャートである。
【図２】ＩＧＢＴ基板形成工程の各工程での半導体基板の断面図である。
【図３】デバイス形成工程の各工程での半導体基板の断面図である。
【図４】半導体基板一部除去工程とコレクタ電極形成工程の各工程での半導体基板の断面図である。
【図５】半導体基板一部除去工程（研磨工程）での手順を示すフローチャートである。
【図６】研磨によって所定の厚さのＰ型半導体層を得る方法の原理を示す図である。
【図７】研磨装置と重量測定装置の（ａ）斜視図と（ｂ）重量測定装置の正面図である。
【図８】重量測定装置のブロック構成図である。。
【図９】半導体基板一部除去工程（エッチング工程）での手順を示すフローチャートである。
【図１０】エッチング装置の側面図である。
【図１１】従来のＩＧＢＴの製造工程を示すフローチャートである。
【図１２】従来のＩＧＢＴの製造工程の各工程における半導体基板の断面図である。
【図１３】従来のＩＧＢＴの製造工程の各工程における半導体基板の断面図である。
【図１４】ＩＧＢＴの断面図である。
【図１５】ＩＧＢＴのコレクタ電圧とコレクタ電流の時間変化を表すグラフである。
【符号の説明】
【００３９】
１０      Ｐ＋型シリコン基板
１１      Ｎ＋型半導体バッファ層
１２      Ｎ−型半導体層
１３      Ｐ型ベース領域
１４      Ｎ＋型エミッタ領域
１５      チャネル領域
１６      ゲート酸化膜
１７      ゲート電極
１８      エミッタ電極
１９      コレクタ電極
２０      研磨治具
３０      研磨装置
３４      重量測定装置
ＳＴ１０  ＩＧＢＴ基板形成工程
ＳＴ１１  デバイス形成工程
ＳＴ１２  半導体基板一部除去工程
ＳＴ１３  コレクタ電極形成工程工程
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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