(57)【要約】【課題】  ＡＤ変換器の処理速度向上と回路面積の増大抑制のバランスよい両立が求められていた。【解決手段】  ＡＤ変換器１０は、アナログデジタル変換を４段階に分けて処理するとともに、第１ＡＤ変換回路１４による第１段階のＡＤ変換と、第２ＡＤ変換回路３２による第２〜４段階のＡＤ変換とをパイプライン処理する。ＤＡ変換回路１６、減算回路２２、増幅回路２４は、第１段階におけるＤＡ変換、減算、増幅に利用されるとともに、第２〜４段階におけるＤＡ変換、減算、増幅にも利用され、全段階にわたって共用される。【選択図】        図１
2005101998.tif 000002
【特許請求の範囲】
【請求項１】
入力アナログ信号を所定ビット数のデジタル値に変換する複数のＡＤ変換回路と、
前記複数のＡＤ変換回路の出力をアナログ信号に変換するために前記複数のＡＤ変換回路より少ない個数設けられた一つ以上のＤＡ変換回路と、
前記一つ以上のＤＡ変換回路の出力を前記入力アナログ信号から減算する減算回路と、
前記減算回路の出力を増幅して前記複数のＡＤ変換回路のうち少なくともいずれかへフィードバックする増幅回路と、を有し、
前記複数のＡＤ変換回路のうち少なくともいずれかと、前記一つ以上のＤＡ変換回路のうち少なくともいずれかとが、前記フィードバックによる循環処理に繰り返し利用されることを特徴とするアナログデジタル変換器。
【請求項２】
入力アナログ信号を所定ビット数のデジタル値に変換する第１ＡＤ変換回路と、
前記第１ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、
前記ＤＡ変換回路の出力を前記入力アナログ信号から減算する減算回路と、
前記減算回路の出力を増幅してフィードバックする増幅回路と、
前記フィードバック以降に前記増幅回路の出力を所定ビット数のデジタル値に変換する第２ＡＤ変換回路と、を有し、
前記ＤＡ変換回路は、前記フィードバック以降は前記第２ＡＤ変換回路の出力をアナログ信号に変換することを特徴とするアナログデジタル変換器。
【請求項３】
アナログデジタル変換処理を複数段階に分けて行う変換器であって、
前記複数段階のうち少なくともいずれかの段階において入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、
前記ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、
前記ＤＡ変換回路の出力を前記入力アナログ信号から減算する減算回路と、
前記減算回路の出力を増幅してフィードバックする増幅回路と、を有し、
前記増幅回路は、前記複数段階のうちの最終段階で他の処理に利用されることを特徴とするアナログデジタル変換器。
【請求項４】
前記増幅回路は、前記複数段階のうちの最終段階では、次に入力される入力アナログ電圧に対しての処理に利用されることを特徴とする請求項３に記載のアナログデジタル変換器。
【請求項５】
前記増幅回路は、前記複数段階のうちの最終段階では、次に入力される入力アナログ電圧を参照電圧と比較する比較器として利用されることを特徴とする請求項３または４に記載のアナログデジタル変換器。
【請求項６】
アナログデジタル変換処理を複数段階に分けて行う変換器であって、
前記複数段階のうち少なくともいずれかの段階において入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、
前記ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、
前記ＤＡ変換回路の出力を前記入力アナログ信号から減算する減算回路と、
前記減算回路の出力を増幅してフィードバックする増幅回路と、を有し、
前記減算回路は、前記複数段階のうちの最終段階で他の処理に利用されることを特徴とするアナログデジタル変換器。
【請求項７】
前記減算回路は、前記複数段階のうちの最終段階では、次に入力される入力アナログ電圧に対しての処理に利用されることを特徴とする請求項６に記載のアナログデジタル変換器。
【請求項８】
アナログデジタル変換処理を複数段階に分けて行う変換器であって、
前記複数段階のうち少なくともいずれかの段階において入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、
前記ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、
前記ＤＡ変換回路の出力を前記入力アナログ信号から減算する減算回路と、
前記減算回路の出力を増幅してフィードバックする増幅回路と、を有し、
前記ＤＡ変換回路は、前記複数段階のうちの最終段階で他の処理に利用されることを特徴とするアナログデジタル変換器。
【請求項９】
前記ＤＡ変換回路は、前記複数段階のうちの最終段階では、次に入力される入力アナログ電圧に対しての処理に利用されることを特徴とする請求項８に記載のアナログデジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログデジタル変換器に関する。本発明は特に、多段パイプライン型および循環型のアナログデジタル変換技術に関する。
【背景技術】
【０００２】
近年、携帯電話に画像撮影機能、画像再生機能、動画撮影機能、動画再生機能など様々な付加機能が搭載されるようになり、アナログデジタル変換器（以下、「ＡＤ変換器」という。）の小型化や省電力化の要求が高まっている。そうしたＡＤ変換器の形態として、循環型に構成されたサイクリックＡＤ変換器が知られている（例えば、特許文献１参照）。図９は、従来のサイクリックＡＤ変換器の構成を示す。このＡＤ変換器１５０においては、第１スイッチ１５２を介して入力されるアナログ信号Ｖｉｎが第１増幅回路１５６によってサンプリングされるとともに、ＡＤ変換回路１５８により１ビットのデジタル値に変換される。そのデジタル値はＤＡ変換回路１６０によりアナログ値に変換され、入力アナログ信号Ｖｉｎから減算回路１６２により減算される。減算回路１６２の出力は第２増幅回路１６４により増幅され、第２スイッチ１５４を介して第１増幅回路１５６へフィードバックされる。このフィードバックによる循環処理を１２回繰り返して１２ビットのデジタル値を得る。
【特許文献１】特開平１１−１４５８３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記のサイクリックＡＤ変換器は、多段パイプライン型のＡＤ変換器と比べて構成する素子数が少ないので回路面積を抑えられる点で有利である。しかしながら、回路面積を小さくできる反面、変換処理速度が犠牲となる場合があり、これら相反する性能の向上を両立できるような効率的な構成の実現が循環型のＡＤ変換器における課題となっている。
【０００４】
本発明はこうした状況に鑑みなされたものであり、その目的はＡＤ変換器における処理速度向上と回路面積低減をバランスよく実現する点にある。
【課題を解決するための手段】
【０００５】
本発明のある態様は、アナログデジタル変換器である。このアナログデジタル変換器は、入力アナログ信号を所定ビット数のデジタル値に変換する複数のＡＤ変換回路と、複数のＡＤ変換回路の出力をアナログ信号に変換するために複数のＡＤ変換回路より少ない個数設けられた一つ以上のＤＡ変換回路と、一つ以上のＤＡ変換回路の出力を入力アナログ信号から減算する減算回路と、減算回路の出力を増幅して複数のＡＤ変換回路のうち少なくともいずれかへフィードバックする増幅回路と、を有する。複数のＡＤ変換回路のうち少なくともいずれかと、一つ以上のＤＡ変換回路のうち少なくともいずれかとが、フィードバックによる循環処理に繰り返し利用される。
【０００６】
本態様によれば、従来のサイクリックＡＤ変換器よりＡＤ変換回路の個数を増やして処理速度の向上を図れ、その一方でＤＡ変換回路の個数はＡＤ変換回路の個数よりも少なくして複数段階のＡＤ変換処理に共用される。これにより、回路面積の増大を抑制しつつ、速度向上を実現することができる。
【０００７】
本発明の別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、入力アナログ信号を所定ビット数のデジタル値に変換する第１ＡＤ変換回路と、第１ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、ＤＡ変換回路の出力を入力アナログ信号から減算する減算回路と、減算回路の出力を増幅してフィードバックする増幅回路と、フィードバック以降に増幅回路の出力を所定ビット数のデジタル値に変換する第２ＡＤ変換回路と、を有する。ＤＡ変換回路は、フィードバック以降は第２ＡＤ変換回路の出力をアナログ信号に変換する。
【０００８】
従来のサイクリックＡＤ変換器よりＡＤ変換回路の個数を増やして処理速度の向上を図る場合に、ＤＡ変換回路、減算回路、増幅回路はその数を増やさずにフィードバック以降のＡＤ変換処理に共用できる。これにより、回路面積の増大を抑制しつつ、速度向上を実現することができる。
【０００９】
本発明のさらに別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、アナログデジタル変換処理を複数段階に分けて行う変換器であって、複数段階のうち少なくともいずれかの段階において入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、ＤＡ変換回路の出力を入力アナログ信号から減算する減算回路と、減算回路の出力を増幅してフィードバックする増幅回路と、を有する。増幅回路は、複数段階のうちの最終段階で他の処理に利用される。
【００１０】
従来のサイクリックＡＤ変換器のようにアナログデジタル変換を複数段階で分けて実行すると、最終段階でＡＤ変換回路が出力する最下位ビットのデジタル値は元のアナログ値から減算する必要がないので、その減算値を増幅する必要もない。そこで本態様では、増幅回路を、減算回路の出力を増幅してフィードバックする処理以外の処理に利用することにより、アナログデジタル変換器を含む装置全体として回路面積を増大させずに、増幅回路の有効活用を図ることができる。
【００１１】
本発明のさらに別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、アナログデジタル変換処理を複数段階に分けて行う変換器であって、複数段階のうち少なくともいずれかの段階において入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、ＤＡ変換回路の出力を入力アナログ信号から減算する減算回路と、減算回路の出力を増幅してフィードバックする増幅回路と、を有する。減算回路は、複数段階のうちの最終段階で他の処理に利用される。
【００１２】
従来のサイクリックＡＤ変換器のようにアナログデジタル変換を複数段階で分けて実行すると、最終段階でＡＤ変換回路が出力する最下位ビットのデジタル値は元のアナログ値から減算する必要がない。そこで本態様では、第４段階では減算回路を利用せずにこれを同時処理される第１段階で利用することにより、アナログデジタル変換器を含む装置全体として回路面積を増大させずに処理速度を向上させ、減算回路の有効活用を図ることができる。
【００１３】
本発明のさらに別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、アナログデジタル変換処理を複数段階に分けて行う変換器であって、複数段階のうち少なくともいずれかの段階において入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、ＤＡ変換回路の出力を入力アナログ信号から減算する減算回路と、減算回路の出力を増幅してフィードバックする増幅回路と、を有する。ＤＡ変換回路は、複数段階のうちの最終段階で他の処理に利用される。
【００１４】
従来のサイクリックＡＤ変換器のようにアナログデジタル変換を複数段階で分けて実行すると、最終段階でＡＤ変換回路が出力する最下位ビットのデジタル値はアナログ値に変換する必要がない。そこで本態様では、第４段階ではＤＡ変換回路を利用せずにこれを同時処理される第１段階で利用することにより、アナログデジタル変換器を含む装置全体として回路面積を増大させずに処理速度を向上させ、ＤＡ変換回路の有効活用を図ることができる。
【００１５】
なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１６】
本発明によれば、ＡＤ変換器における処理速度向上と回路面積の増大抑制をバランスよく実現することができる。
【発明を実施するための最良の形態】
【００１７】
（第１実施形態）
本実施形態のＡＤ変換器は、アナログデジタル変換を４段階に分けて処理するとともに、第１段階のＡＤ変換と第２段階以降のＡＤ変換とで異なるＡＤ変換回路およびサンプルホールド回路を用いる。その他の構成、すなわちＤＡ変換回路、減算回路および増幅回路は、第１段階から第４段階までの全段階を通じて同じ回路を用いる。ある入力アナログ信号に対するアナログデジタル変換が第４段階の開始時点まで到達したときに、次の入力アナログ信号に対するアナログデジタル変換の第１段階を開始して同時処理することにより、全体の処理速度を向上させる。同時に、ＡＤ変換回路とサンプルホールド回路以外の回路は全段階で共用されるので、回路面積の増大を抑制することができる。
【００１８】
図１は、第１実施形態におけるＡＤ変換器の構成を示す。ＡＤ変換器１０において、入力アナログ信号Ｖｉｎは第１サンプルホールド回路１２と第１ＡＤ変換回路１４に入力される。第１ＡＤ変換回路１４は、入力アナログ信号Ｖｉｎのアナログ値を４ビットのデジタル値へ変換して出力する。この４ビットのデジタル値は、最終的にＡＤ変換器１０が生成する１０ビットのデジタル値のうち上位４ビットの値（Ｄ９〜Ｄ６）となる。第１ＡＤ変換回路１４が出力したデジタル値は、第３スイッチ２６を介してＤＡ変換回路１６に入力され、ＤＡ変換回路１６によりアナログ値に変換される。第１サンプルホールド回路１２は、入力アナログ信号Ｖｉｎをサンプリングして保持する回路であり、その増幅率は１倍である。第１サンプルホールド回路１２に保持された入力アナログ信号Ｖｉｎは第１スイッチ１８を介して減算回路２２に入力される。減算回路２２は、ＤＡ変換回路１６から出力されるアナログ値と、第１サンプルホールド回路１２に保持されたアナログ値との差を出力する。増幅回路２４は、減算回路２２の出力を増幅してその増幅した信号を次のＡＤ変換のためにフィードバックする回路であり、その増幅率は２倍である。減算回路２２と増幅回路２４を減算増幅回路として一体的に構成してもよい。
【００１９】
増幅回路２４から出力されたアナログ信号は、第２サンプルホールド回路３０と第２ＡＤ変換回路３２に入力される。第２ＡＤ変換回路３２は、入力されたアナログ信号の値を２ビットのデジタル値へ変換して出力する。第２ＡＤ変換回路３２が出力したデジタル値は、第４スイッチ２８を介してＤＡ変換回路１６に入力され、これをＤＡ変換回路１６がアナログ値に変換する。第２サンプルホールド回路３０は、入力されたアナログ信号をサンプリングして保持する回路であり、その増幅率は２倍である。第２サンプルホールド回路３０が保持するアナログ値は第２スイッチ２０を介して減算回路２２へ送られる。第２スイッチ２０および第４スイッチ２８は、第２、３段階ではオンされ、第１、４段階ではオフされる。減算回路２２は、ＤＡ変換回路１６から出力されるアナログ値と、第２サンプルホールド回路３０に保持されたアナログ値との差を増幅回路２４へ出力する。増幅回路２４は、減算回路２２の出力を増幅して第２サンプルホールド回路３０および第２ＡＤ変換回路３２へフィードバックする。
【００２０】
増幅回路２４のフィードバックによる循環処理の回数は３回である。最初に第１ＡＤ変換回路１４が第１段階のＡＤ変換を処理するときには、第１スイッチ１８および第３スイッチ２６がオンされて第２スイッチ２０および第４スイッチ２８がオフされる。循環中は第１スイッチ１８および第３スイッチ２６がオフされて第２スイッチ２０および第４スイッチ２８がオンされる。循環中に第２ＡＤ変換回路３２が出力するデジタル値は、最終的にＡＤ変換器１０が出力する１０ビットのデジタル値の上位から５、６ビット目（Ｄ５、Ｄ４）、７、８ビット目（Ｄ３、Ｄ２）、９、１０ビット目（Ｄ１、Ｄ０）の値となる。このように、１０ビットのうち上位４ビットは第１ＡＤ変換回路１４が変換し、下位６ビットは第２ＡＤ変換回路３２が変換する。第２ＡＤ変換回路３２の処理速度は第１ＡＤ変換回路１４の処理速度より高く３倍に設定されており、第１ＡＤ変換回路１４と第２ＡＤ変換回路３２は処理量が異なるものの、変換の所要時間は同じである。したがって第１ＡＤ変換回路１４および第２ＡＤ変換回路３２の処理を同時に並行して実行できる。
【００２１】
図２は、ＡＤ変換器１０の動作過程を示すタイムチャートである。以下、図の上から順に説明する。４つの信号波形は、第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２、第１スイッチ信号ＳＷ１および第２スイッチ信号ＳＷ２を示す。第１クロック信号ＣＬＫ１は、第１サンプルホールド回路１２および第１ＡＤ変換回路１４の動作を制御する。第２クロック信号ＣＬＫ２は、ＤＡ変換回路１６、増幅回路２４、第２サンプルホールド回路３０および第２ＡＤ変換回路３２の動作を制御する。第１スイッチ信号ＳＷ１は、第１スイッチ１８のオンオフを制御するとともに、その反転信号が第２スイッチ２０のオンオフを制御する。第２スイッチ信号ＳＷ２は、第３スイッチ２６のオンオフを制御するとともに、その反転信号が第４スイッチ２８のオンオフを制御する。
【００２２】
第２クロック信号ＣＬＫ２の周波数は第１クロック信号ＣＬＫ１の周波数の３倍である。第２クロック信号ＣＬＫ２は、第１クロック信号ＣＬＫ１を分周して生成してもよい。第２クロック信号ＣＬＫ２は、その立ち上がりが第１クロック信号ＣＬＫ１の立ち上がりと同期した後、次の２回目の立ち下がりが第１クロック信号ＣＬＫ１の次の立ち下がりと同期し、さらに次の２回目の立ち上がりが第１クロック信号ＣＬＫ１の次の立ち上がりと同期する。第２クロック信号ＣＬＫ２の周波数は第１クロック信号ＣＬＫ１の周波数の３倍であるため、第２〜４段階の第２ＡＤ変換回路３２による変換処理速度も第１段階の第１ＡＤ変換回路１４による変換処理速度の３倍である。多段パイプラインＡＤ変換器は、より上位ビットの変換を担当する初期段階ほど高い変換精度が求められる。換言すれば、第２段階以降は第１段階よりは変換精度を求められない。したがって、第２ＡＤ変換回路３２による処理は、その変換精度を特に考慮せずその変換処理速度を第１ＡＤ変換回路１４による変換処理速度より速めている。
【００２３】
第１スイッチ信号ＳＷ１の周期は、第１クロック信号ＣＬＫ１の周期と同じであり、第２クロック信号ＣＬＫ２の周期の３倍である。第１スイッチ信号ＳＷ１は、その立ち下がりが第２クロック信号ＣＬＫ２の立ち下がりと同期した後、立ち上がりが第２クロック信号ＣＬＫ２の次の２回目の立ち下がりと同期する。第２スイッチ信号ＳＷ２の周期もまた、第１クロック信号ＣＬＫ１の周期と同じであり、第２クロック信号ＣＬＫ２の周期の３倍である。第２スイッチ信号ＳＷ２は、その立ち上がりが第２クロック信号ＣＬＫ２の立ち上がりと同期した後、立ち下がりが第２クロック信号ＣＬＫ２の次の立ち上がりと同期する。
【００２４】
第３スイッチ２６は、第２スイッチ信号ＳＷ２がハイのときにオンされ、第２スイッチ信号ＳＷ２がローのときにオフされる。第４スイッチ２８は、第２スイッチ信号ＳＷ２がローのときにオンされ、第２スイッチ信号ＳＷ２がハイのときにオフされる。第１サンプルホールド回路１２は、第１クロック信号ＣＬＫ１がローのときに入力アナログ信号Ｖｉｎを増幅し、第１クロック信号ＣＬＫ１がハイのときにオートゼロ動作をする。第１ＡＤ変換回路１４は、第１クロック信号ＣＬＫ１がローのときに変換動作をしてデジタル値Ｄ９〜Ｄ６を出力し、第１クロック信号ＣＬＫ１がハイのときにオートゼロ動作をする。ＤＡ変換回路１６は、第２クロック信号ＣＬＫ２がハイのときに第２、３段階のＤＡ変換を処理し、第２クロック信号ＣＬＫ２がローのときは不定状態となる。また、ＤＡ変換回路１６は、第１ＡＤ変換回路１４が変換動作した直後のタイミングでは第１段階のＤＡ変換を処理する。
【００２５】
第１スイッチ１８は、第１スイッチ信号ＳＷ１がハイのときにオンされ、第１スイッチ信号ＳＷ１がローのときにオフされる。第２スイッチ２０は、第１スイッチ信号ＳＷ１がローのときにオンされ、第１スイッチ信号ＳＷ１がハイのときにオフされる。増幅回路２４は、第２クロック信号ＣＬＫ２がハイのときに減算回路２２の出力を増幅し、第２クロック信号ＣＬＫ２がローのときにオートゼロ動作をする。第２サンプルホールド回路３０は、入力されたアナログ信号を第２クロック信号ＣＬＫ２がローのときに増幅し、第２クロック信号ＣＬＫ２がハイのときにオートゼロ動作をする。第２ＡＤ変換回路３２は、入力されたアナログ信号を第２クロック信号ＣＬＫ２がローのときに第２〜４段階のＡＤ変換を処理し、第２クロック信号ＣＬＫ２がハイのときにオートゼロ動作をする。
【００２６】
図のように、第２ＡＤ変換回路３２がＤ３、Ｄ２およびＤ１、Ｄ０を変換処理する間、第１ＡＤ変換回路１４は次に入力された入力アナログ信号Ｖｉｎを同時に変換処理する。こうしたパイプライン処理により、ＡＤ変換器１０全体としては第１クロック信号ＣＬＫ１を基準として１周期に１回、１０ビットのデジタル値を出力することができる。第４段階において第２ＡＤ変換回路３２がＤ１、Ｄ０を出力した直後のＤＡ変換回路１６、減算回路２２および増幅回路２４は、第４段階における処理に利用されないので、そのタイミングでは次の入力アナログ信号Ｖｉｎに対する第１段階の処理に利用される。
【００２７】
以上のように、本実施形態では第１段階のＡＤ変換だけを第１ＡＤ変換回路１４に処理させた後、第２ＡＤ変換回路３２を中心とする循環型の回路が残りの第２〜４段階を繰り返し処理する。これにより、第１段階とそれ以降とをパイプライン処理できる。また、ＤＡ変換回路１６、減算回路２２および増幅回路２４は第４段階には利用されないので、本来の第４段階のタイミングで次の入力アナログ信号Ｖｉｎに対する第１段階に利用される。従来のサイクリックＡＤ変換器に対して、ＤＡ変換回路、減算回路および増幅回路を追加せず、第１ＡＤ変換回路１４および第１サンプルホールド回路１２を追加するだけでパイプライン処理を実現できる。したがって、回路面積の増大を抑制しながらアナログデジタル変換の処理速度を向上させることができる。
【００２８】
（第２実施形態）
本実施形態のＡＤ変換器もまたアナログデジタル変換を４段階に分けて処理する点で第１実施形態と共通する。一方、第４段階で利用されない増幅回路を第１段階での処理で利用する点で第１実施形態と異なる。ここでは、第４段階の増幅回路を第１段階で比較器として利用し、入力アナログ信号Ｖｉｎを参照電圧と比較する。比較結果は入力アナログ信号Ｖｉｎのレンジ調整に用いられる。
【００２９】
図３は、第２実施形態におけるＡＤ変換器の構成を示す。ＡＤ変換器４０において、入力アナログ信号Ｖｉｎは第１サンプルホールド回路４２と第１ＡＤ変換回路４４に入力される。第１ＡＤ変換回路４４は、入力されたアナログ信号の値を４ビットのデジタル値へ変換して出力する。第１ＡＤ変換回路４４が出力したデジタル値は、第１ＤＡ変換回路４６によりアナログ値に変換される。第１サンプルホールド回路４２は、入力されたアナログ信号をサンプリングして保持する回路であり、その増幅率は１倍である。
【００３０】
第１減算回路４８は、第１ＤＡ変換回路４６から出力されるアナログ値と、第１サンプルホールド回路４２に保持されたアナログ値との差を出力する。第１増幅回路５０は、第１減算回路４８の出力を増幅する回路であり、その増幅率は２倍である。第１増幅回路５０が増幅した信号は第１スイッチ５４を介して第２サンプルホールド回路５８および第２ＡＤ変換回路６０に入力される。第２ＡＤ変換回路６０は、入力されたアナログ信号の値を２ビットのデジタル値に変換して出力する。第２ＤＡ変換回路６２は、第２ＡＤ変換回路６０から出力されたデジタル値をアナログ値に変換する。第２サンプルホールド回路５８は、入力されたアナログ信号をサンプリングして保持する回路であり、その増幅率は２倍である。第２減算回路６４は、第２ＤＡ変換回路６２から出力されたアナログ値と、第２サンプルホールド回路５８が保持するアナログ値との差を出力する。第２減算回路６４の出力は第５スイッチ７４を介して第２増幅回路６８に入力される。第２増幅回路６８は、第２減算回路６４の出力を増幅して第２サンプルホールド回路５８および第２ＡＤ変換回路６０にフィードバックする回路であり、その増幅率は２倍である。第２減算回路６４および第２増幅回路６８は、一体的に減算増幅回路として構成されてもよい。第２増幅回路６８からのフィードバックは、第２スイッチ５６を介して第２サンプルホールド回路５８および第２ＡＤ変換回路６０に入力される。
【００３１】
第２増幅回路６８のフィードバックによる循環処理の回数は３回である。第１ＡＤ変換回路４４で第１段階のＡＤ変換がなされた後、第２ＡＤ変換回路６０で第２段階のＡＤ変換がなされるときは第１スイッチ５４をオンにして第２スイッチ５６をオフにする。循環中は第１スイッチ５４をオフにして第２スイッチ５６および第５スイッチ７４をオンにする。循環中に第２ＡＤ変換回路６０が出力するデジタル値は、最終的にＡＤ変換器４０が出力するデジタル値の上位から５、６ビット目（Ｄ５、Ｄ４）、７、８ビット目（Ｄ３、Ｄ２）、および９、１０ビット目（Ｄ１、Ｄ０）の値となる。このように、１０ビットのうち上位４ビットは第１段階で第１ＡＤ変換回路４４が変換し、下位６ビットは第２〜４段階で第２ＡＤ変換回路６０が変換する。第２ＡＤ変換回路６０の処理速度は第１ＡＤ変換回路４４の処理速度より高く設定されており、第１ＡＤ変換回路４４と第２ＡＤ変換回路６０は処理量が異なるものの、変換の所要時間は同じである。したがって、第１ＡＤ変換回路４４および第２ＡＤ変換回路６０の処理を同時に並行して実行できる。
【００３２】
ここで、第１サンプルホールド回路４２の出力電圧は理論的に入力アナログ信号Ｖｉｎの電圧値に比例するが、回路の特性として定まる有効な出力範囲を超えると必ずしも比例した出力が得られない。したがって入力電圧値によっては正確な値を出力できず、ＡＤ変換器４０全体の変換精度が低下してしまうおそれがある。そこで、第１サンプルホールド回路４２に入力する入力アナログ信号Ｖｉｎの値が第１ＡＤ変換回路４４の変換性能が良好となる範囲に収まるよう調整する。そのため、入力アナログ信号Ｖｉｎは、第３スイッチ７０を介して第２増幅回路６８にも入力され、第２増幅回路６８は、入力アナログ信号Ｖｉｎの範囲を判定する。制御回路５２は、その入力アナログ信号Ｖｉｎが変換性能の良好な範囲に収まるよう第２増幅回路６８による判定の結果に応じて参照信号のレベルを設定する。その参照信号は、第１サンプルホールド回路４２および第１ＤＡ変換回路４６に入力され、第１サンプルホールド回路４２は参照信号を用いて入力アナログ信号Ｖｉｎに調整を加えた値を保持する。これにより、第１サンプルホールド回路４２の出力値と入力値の比例関係が維持される。第１ＤＡ変換回路４６は、第１サンプルホールド回路４２が保持する値に加えられた一時的な変動を参照信号に基づいて解消する。
【００３３】
第１、４段階では第２スイッチ５６および第５スイッチ７４がオフされ、第３スイッチ７０および第４スイッチ７２がオンされる。第２、３段階では逆に第３スイッチ７０および第４スイッチ７２がオフされ、第２スイッチ５６および第５スイッチ７４がオンされる。但し、第４段階では、第２増幅回路６８によるフィードバックが第２サンプルホールド回路５８および第２ＡＤ変換回路６０に入力された後で第２スイッチ５６がオフされる。
【００３４】
図４は、ＡＤ変換器４０の動作過程を示すタイムチャートである。以下、図の上位から順に説明する。５つの信号波形は、第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２、第１スイッチ信号ＳＷ１、第２スイッチ信号ＳＷ２および第３スイッチ信号ＳＷ３を示す。第１クロック信号ＣＬＫ１は、第１サンプルホールド回路４２、第１ＡＤ変換回路４４、第１ＤＡ変換回路４６および第１増幅回路５０の動作を制御する。第２クロック信号ＣＬＫ２は、第２サンプルホールド回路５８、第２ＡＤ変換回路６０、第２ＤＡ変換回路６２および第２増幅回路６８の動作を制御する。第１スイッチ信号ＳＷ１は、第１スイッチ５４のオンオフを制御するとともに、その反転信号が第２スイッチ５６のオンオフを制御する。第２スイッチ信号ＳＷ２は、第３スイッチ７０のオンオフを制御するとともに、その反転信号が第５スイッチ７４のオンオフを制御する。第３スイッチ信号ＳＷ３は、第４スイッチ７２のオンオフを制御する。
【００３５】
第１クロック信号ＣＬＫ１および第２クロック信号ＣＬＫ２の周期、周波数および波形は、すべて第１実施形態における第１クロック信号ＣＬＫ１および第２クロック信号ＣＬＫ２と同様である。すなわち、第２クロック信号ＣＬＫ２の周波数は第１クロック信号ＣＬＫ１の周波数の３倍であるため、第２〜４段階の第２ＡＤ変換回路６０による変換処理速度も第１段階の第１ＡＤ変換回路４４による変換処理速度の３倍である。第１スイッチ信号ＳＷ１の周期、周波数および波形は、すべて第１実施形態における第１スイッチ信号ＳＷ１と同様である。第２スイッチ信号ＳＷ２の周期は、第１クロック信号ＣＬＫ１の周期と同じであり、第２クロック信号ＣＬＫ２の周期の３倍である。第２スイッチ信号ＳＷ２は、その立ち下がりが第２クロック信号ＣＬＫ２の立ち上がりと同期した後、立ち上がりが第２クロック信号ＣＬＫ２の次の２回目の立ち上がりと同期する。第３スイッチ信号ＳＷ３の周期もまた、第１クロック信号ＣＬＫ１の周期と同じであり、第２クロック信号ＣＬＫ２の周期の３倍である。第３スイッチ信号ＳＷ３は、その立ち下がりが第２クロック信号ＣＬＫ２の立ち上がりと同期した後、立ち上がりが第２クロック信号ＣＬＫ２の次の３回目の立ち下がりと同期する。
【００３６】
第３スイッチ７０は、第２スイッチ信号ＳＷ２がハイのときにオンされ、第２スイッチ信号ＳＷ２がローのときにオフされる。第４スイッチ７２は、第３スイッチ信号ＳＷ３がハイのときにオンされ、第３スイッチ信号ＳＷ３がローのときにオフされる。第５スイッチ７４は、第２スイッチ信号ＳＷ２がローのときにオンされ、第２スイッチ信号ＳＷ２がハイのときにオフされる。第１サンプルホールド回路４２は、第１クロック信号ＣＬＫ１がハイのときに入力アナログ信号Ｖｉｎを増幅し、第１クロック信号ＣＬＫ１がローのときにオートゼロ動作をする。第１ＡＤ変換回路４４は、第１クロック信号ＣＬＫ１がハイのときに変換動作をしてデジタル値Ｄ９〜Ｄ６を出力し、第１クロック信号ＣＬＫ１がローのときにオートゼロ動作をする。第１ＤＡ変換回路４６は、第１クロック信号ＣＬＫ１がローのときに第１段階のＤＡ変換を処理し、第１クロック信号ＣＬＫ１がハイのときは不定状態となる。第１増幅回路５０は、第１クロック信号ＣＬＫ１がローのときに第１減算回路４８の出力を増幅し、第１クロック信号ＣＬＫ１がハイのときにオートゼロ動作をする。
【００３７】
第１スイッチ５４および第２スイッチ５６の動作タイミングは、第１実施形態の第１スイッチ１８および第２スイッチ２０の動作タイミングとそれぞれ同様である。第２サンプルホールド回路５８は、入力されたアナログ信号を第２クロック信号ＣＬＫ２がハイのときに増幅し、第２クロック信号ＣＬＫ２がローのときにオートゼロ動作をする。第２ＡＤ変換回路６０は、第２クロック信号ＣＬＫ２がハイのときに第２〜４段階のＡＤ変換を処理し、第２クロック信号ＣＬＫ２がローのときにオートゼロ動作をする。第２ＤＡ変換回路６２は、第２クロック信号ＣＬＫ２がローのときに第２、３段階のＤＡ変換を処理し、第２クロック信号ＣＬＫ２がハイのときは不定状態となる。第２増幅回路６８は、第２クロック信号ＣＬＫ２がローのときに第２減算回路６４の出力を増幅し、第２クロック信号ＣＬＫ２がハイのときにオートゼロ動作をする。但し、第４段階において第２クロック信号ＣＬＫ２がローのとき、第２増幅回路６８は第１段階における比較器として動作する。
【００３８】
図のように、第２ＡＤ変換回路６０がＤ５〜Ｄ０を変換処理する間、第１ＡＤ変換回路４４は次に入力された入力アナログ信号Ｖｉｎを同時に変換処理する。こうしたパイプライン処理により、ＡＤ変換器４０全体としては第１クロック信号ＣＬＫ１を基準として１周期に１回、１０ビットのデジタル値を出力することができる。第４段階において第２ＡＤ変換回路６０がＤ１、Ｄ０を出力した直後の第２増幅回路６８は、第２減算回路６４の出力を増幅する必要はなく、そのタイミングでは次の入力アナログ信号Ｖｉｎに対する第１段階において比較器として利用される。
【００３９】
以上のように、本実施形態では第１段階のＡＤ変換を第１ＡＤ変換回路４４に処理させた後、第２ＡＤ変換回路６０を中心とする循環型の回路が残りの第２〜４段階を順次処理する。このような負荷の分散により、第１段階とそれ以降とをパイプライン処理できる。第２増幅回路６８は、第２、３段階の増幅を順次行うが、第１、４段階の増幅には利用されないので、第４段階のタイミングで次の入力アナログ信号Ｖｉｎに対する第１段階に利用される。したがって、回路面積の増大を抑制しながらアナログデジタル変換の処理速度を向上させることができるとともに、増幅回路を有効活用できる。
【００４０】
（第３実施形態）
本実施形態のＡＤ変換器もまたアナログデジタル変換を４段階に分けて処理する点で第１、２実施形態と共通する。第４段階の処理で利用されないＤＡ変換回路を第１段階の処理で利用する点で第２実施形態と異なる。ここでは、第４段階のＤＡ変換回路を第１段階で追加的に利用する。すなわち、第１段階のＤＡ変換には、第１段階用の２ビットのＤＡ変換回路と、第２、３段階用の２ビットのＤＡ変換回路とを合わせて利用することにより、計４ビットのＤＡ変換を可能とする。
【００４１】
図５は、第３実施形態におけるＡＤ変換器の構成を示す。ＡＤ変換器８０において、入力アナログ信号Ｖｉｎは第１サンプルホールド回路８２と第１ＡＤ変換回路８４に入力される。第１ＡＤ変換回路８４は、入力されたアナログ信号の値を４ビットのデジタル値（Ｄ９〜Ｄ６）へ変換して出力する。第１ＡＤ変換回路８４が出力したデジタル値のうち２ビット分は、第１ＤＡ変換回路８６によりアナログ値に変換される。残りの２ビット分は、後述する第２ＤＡ変換回路１００によりアナログ値に変換される。第１ＤＡ変換回路８６および第２ＤＡ変換回路１００は、３ビットのＤＡ変換回路であり、それぞれ１ビットずつ冗長ビットを含むこととなる。第１サンプルホールド回路８２は、入力されたアナログ信号をサンプリングして保持する回路であり、その増幅率は１倍である。
【００４２】
第１減算回路８８は、第１ＤＡ変換回路８６および第２ＤＡ変換回路１００から出力されるアナログ値と、第１サンプルホールド回路８２に保持されたアナログ値との差を出力する。第１増幅回路９０は、第１減算回路８８の出力を増幅する回路であり、その増幅率は２倍である。第１増幅回路９０が増幅した信号は第１スイッチ９２を介して第２サンプルホールド回路９６および第２ＡＤ変換回路９８に入力される。第２ＡＤ変換回路９８は、入力されたアナログ信号の値を２ビットのデジタル値に変換して出力する。第２ＤＡ変換回路１００は、第２ＡＤ変換回路９８から第３スイッチ１０２を介して入力されたデジタル値、または第１ＡＤ変換回路８４から第６スイッチ１０３を介して入力されるデジタル値をアナログ値に変換する。第２サンプルホールド回路９６は、入力されたアナログ信号をサンプリングして保持する。第２減算回路１０８は、第２ＤＡ変換回路１００から第５スイッチ１０６を介して入力されたアナログ値と、第２サンプルホールド回路９６が保持するアナログ値との差を出力する。第２増幅回路１１０は、第２減算回路１０８の出力を増幅して第２サンプルホールド回路９６および第２ＡＤ変換回路９８にフィードバックする回路であり、その増幅率は２倍である。第２増幅回路１１０からのフィードバックは、第２スイッチ９４を介して第２サンプルホールド回路９６および第２ＡＤ変換回路９８に入力される。
【００４３】
第２増幅回路１１０のフィードバックによる循環処理の回数は３回である。第１ＡＤ変換回路８４で第１段階のＡＤ変換がなされた後、第２ＡＤ変換回路９８で第２段階のＡＤ変換がなされるときは第１スイッチ９２をオンにして第２スイッチ９４をオフにする。循環中は第１スイッチ９２をオフにして第２スイッチ９４をオンにする。循環中に第２ＡＤ変換回路９８が出力するデジタル値は、最終的にＡＤ変換器８０が出力するデジタル値の上位から５、６ビット目（Ｄ５、Ｄ４）、７、８ビット目（Ｄ３、Ｄ２）、および９、１０ビット目（Ｄ１、Ｄ０）の値となる。このように、１０ビットのうち上位４ビットは第１段階で第１ＡＤ変換回路８４が変換し、下位６ビットは第２〜４段階で第２ＡＤ変換回路９８が変換する。第２ＡＤ変換回路９８の処理速度は第１ＡＤ変換回路８４の処理速度より高く３倍に設定されており、第１ＡＤ変換回路８４と第２ＡＤ変換回路９８は処理量が異なるものの、変換の所要時間は同じである。すなわち、第１ＡＤ変換回路８４および第２ＡＤ変換回路９８の処理を同時に並行して実行できる。
【００４４】
ここで、第２ＤＡ変換回路１００を第２、３段階におけるＤＡ変換に利用するときは第３スイッチ１０２および第５スイッチ１０６がオンされ、第４スイッチ１０４および第６スイッチ１０３がオフされる。第２ＤＡ変換回路１００を第１、４段階におけるＤＡ変換に利用するときは第３スイッチ１０２および第５スイッチ１０６がオフされ、第４スイッチ１０４および第６スイッチ１０３がオンされる。第１ＡＤ変換回路８４から２ビット分のデジタル値が第２ＤＡ変換回路１００に入力され、第２ＤＡ変換回路１００はこれをアナログ値に変換し、第４スイッチ１０４を介して第１減算回路８８へ出力する。
【００４５】
図６は、ＡＤ変換器８０の動作過程を示すタイムチャートである。以下、図の上位から順に説明する。４つの信号波形は、第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２、第１スイッチ信号ＳＷ１および第２スイッチ信号ＳＷ２を示す。第１クロック信号ＣＬＫ１および第２クロック信号ＣＬＫ２は、第１サンプルホールド回路８２、第１ＡＤ変換回路８４、第１ＤＡ変換回路８６および第１増幅回路９０、第２サンプルホールド回路９６、第２ＡＤ変換回路９８、第２ＤＡ変換回路１００および第２増幅回路１１０の動作を制御する。第１スイッチ信号ＳＷ１は、第１スイッチ９２のオンオフを制御するとともに、その反転信号が第２スイッチ９４のオンオフを制御する。第２スイッチ信号ＳＷ２は、第３スイッチ１０２および第５スイッチ１０６のオンオフを制御するとともに、その反転信号が第４スイッチ１０４および第６スイッチ１０３のオンオフを制御する。
【００４６】
第１クロック信号ＣＬＫ１および第２クロック信号ＣＬＫ２の周期、周波数および波形は、すべて第１、２実施形態における第１クロック信号ＣＬＫ１および第２クロック信号ＣＬＫ２と同様である。第１スイッチ信号ＳＷ１の周期、周波数および波形は、すべて第１実施形態における第１スイッチ信号ＳＷ１と同様である。第２スイッチ信号ＳＷ２の周期および周波数は、第１、２実施形態における第２スイッチ信号ＳＷ２と同様であるが、波形は第１、２実施形態の第２スイッチ信号ＳＷ２を反転させた形となっている。したがって、第２スイッチ信号ＳＷ２は、その立ち上がりが第２クロック信号ＣＬＫ２の立ち上がりと同期した後、立ち下がりが第２クロック信号ＣＬＫ２の次の２回目の立ち上がりと同期する。
【００４７】
第１サンプルホールド回路８２は、第１クロック信号ＣＬＫ１の立ち上がりに入力アナログ信号Ｖｉｎの増幅を開始した後、第２クロック信号ＣＬＫ２の３回目の立ち下がりでオートゼロ動作を開始する。第１ＡＤ変換回路８４は、第１クロック信号ＣＬＫ１の立ち上がりに第１段階のＡＤ変換動作を開始した後、第２クロック信号ＣＬＫ２の３回目の立ち下がりでオートゼロ動作を開始する。第１ＤＡ変換回路８６は、第１サンプルホールド回路８２および第１ＡＤ変換回路８４がオートゼロ動作を開始するときにＤＡ変換動作を開始した後、第２クロック信号ＣＬＫ２の次の立ち上がりで不定状態となる。第１増幅回路９０もまた、第１サンプルホールド回路８２および第１ＡＤ変換回路８４がオートゼロ動作を開始するときに増幅を開始した後、第２クロック信号ＣＬＫ２の次の立ち上がりでオートゼロ動作を開始する。
【００４８】
第３スイッチ１０２および第５スイッチ１０６は、第２スイッチ信号ＳＷ２がハイのときにオンされ、第２スイッチ信号ＳＷ２がローのときにオフされる。第４スイッチ１０４および第６スイッチ１０３は、第２スイッチ信号ＳＷ２がローのときにオンされ、第２スイッチ信号ＳＷ２がハイのときにオフされる。第２サンプルホールド回路９６、第２ＡＤ変換回路９８、第２ＤＡ変換回路１００および第２増幅回路１１０の動作タイミングは、第２実施形態の第２サンプルホールド回路５８、第２ＡＤ変換回路６０、第２ＤＡ変換回路６２および第２増幅回路６８の動作タイミングとそれぞれ同様である。
【００４９】
図のように、第２ＡＤ変換回路９８がＤ５〜Ｄ０を変換処理する間、第１ＡＤ変換回路８４は次に入力された入力アナログ信号Ｖｉｎを同時に変換処理する。こうしたパイプライン処理により、ＡＤ変換器８０全体としては第１クロック信号ＣＬＫ１を基準として１周期に１回、１０ビットのデジタル値を出力することができる。第４段階において第２ＡＤ変換回路９８がＤ１、Ｄ０を出力した直後の第２ＤＡ変換回路１００は、第２ＡＤ変換回路９８の出力をＤＡ変換する必要はなく、そのタイミングでは次の入力アナログ信号Ｖｉｎに対する第１段階において追加のＤＡ変換回路として利用される。
【００５０】
以上のように、本実施形態では第１段階のＡＤ変換を第１ＡＤ変換回路８４に処理させた後、第２ＡＤ変換回路９８を中心とする循環型の回路が残りの第２〜４段階を順次処理する。このように負荷を分散することにより、第１段階とそれ以降とをパイプライン処理できる。第２ＤＡ変換回路１００は、第２、３段階における第２ＡＤ変換回路９８の出力をＤＡ変換するが、第１、４段階では第２ＡＤ変換回路９８の出力のＤＡ変換には利用されないので、そのタイミングで次の入力アナログ信号Ｖｉｎに対する第１段階でＤＡ変換に利用される。したがって、回路面積の増大を抑制しながらアナログデジタル変換の処理速度を向上させることができるとともに、ＤＡ変換回路を有効活用できる。また、第１段階のＤＡ変換に利用する回路として、単独で４ビットを変換できるＤＡ変換回路を設ける必要がなく、回路面積を低減できる。
【００５１】
（第４実施形態）
本実施形態のＡＤ変換器もまたアナログデジタル変換を４段階に分けて処理する点で第１〜３実施形態と共通する。第４段階で利用されない減算回路および増幅回路を第１段階での処理で共用する点で第２、３実施形態と異なる。
【００５２】
図７は、第４実施形態におけるＡＤ変換器の構成を示す。ＡＤ変換器１２０において、入力アナログ信号Ｖｉｎは第１サンプルホールド回路１２２と第１ＡＤ変換回路１２４に入力される。第１ＡＤ変換回路１２４は、入力されたアナログ信号の値を４ビットのデジタル値（Ｄ９〜Ｄ６）へ変換して出力する。第１ＡＤ変換回路１２４が出力したデジタル値は、第２ＤＡ変換回路１２８によりアナログ値に変換される。第１サンプルホールド回路１２２は、入力されたアナログ信号をサンプリングして保持する回路であり、その増幅率は１倍である。
【００５３】
減算回路１３６は、第２ＤＡ変換回路１２８から第３スイッチ１３０を介して入力されるアナログ値と、第１サンプルホールド回路１２２に保持され第１スイッチ１３２を介して入力されるアナログ値との差を出力する。増幅回路１３８は、減算回路１３６の出力を増幅する回路であり、その増幅率は２倍である。減算回路１３６および増幅回路１３８を一体的に減算増幅回路として構成してもよい。増幅回路１３８が増幅した信号は第２ＡＤ変換回路１４２および第２サンプルホールド回路１４４に入力される。第２ＡＤ変換回路１４２は、入力されたアナログ信号の値を２ビットのデジタル値に変換して出力する。第２ＤＡ変換回路１４０は、第２ＡＤ変換回路１４２から出力されたデジタル値をアナログ値に変換する。第２ＤＡ変換回路１４０の出力は第４スイッチ１３４を介して減算回路１３６へ入力される。第２サンプルホールド回路１４４は、入力されたアナログ信号をサンプリングして保持する回路であり、その増幅率は２倍である。第２サンプルホールド回路１４４で保持されたアナログ値は、第２スイッチ１４６を介して減算回路１３６へ入力される。減算回路１３６は第２、３段階において第２ＤＡ変換回路１４０が出力するアナログ値と第２サンプルホールド回路１４４の保持するアナログ値の差を出力する。減算回路１３６の出力は増幅回路１３８により増幅され第２サンプルホールド回路１４４および第２ＡＤ変換回路１４２へフィードバックされる。
【００５４】
増幅回路１３８のフィードバックによる循環処理の回数は３回である。第１ＡＤ変換回路１２４で第１、４段階のＡＤ変換がなされるときは第３スイッチ１３０および第１スイッチ１３２がオンされ、第４スイッチ１３４および第２スイッチ１４６がオフされる。その後、第２ＡＤ変換回路１４２で第２、３段階のＡＤ変換がなされるときは第３スイッチ１３０および第１スイッチ１３２をオフして第４スイッチ１３４および第２スイッチ１４６をオンする。循環中に第２ＡＤ変換回路１４２が出力するデジタル値は、最終的にＡＤ変換器１２０が出力するデジタル値の上位から５、６ビット目（Ｄ５、Ｄ４）、７、８ビット目（Ｄ３、Ｄ２）、および９、１０ビット目（Ｄ１、Ｄ０）の値となる。このように、１０ビットのうち上位４ビットは第１段階で第１ＡＤ変換回路１２４が変換し、下位６ビットは第２〜４段階で第２ＡＤ変換回路１４２が変換する。第２ＡＤ変換回路１４２の処理速度は第１ＡＤ変換回路１２４の処理速度より高く３倍に設定されており、第１ＡＤ変換回路１２４と第２ＡＤ変換回路１４２は処理量が異なるものの、変換の所要時間は同じである。したがって、第１ＡＤ変換回路１２４および第２ＡＤ変換回路１４２の処理を同時に並行して実行できる。
【００５５】
図８は、ＡＤ変換器１２０の動作過程を示すタイムチャートである。以下、図の上から順に説明する。３つの信号波形は、第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２およびスイッチ信号ＳＷを示す。第１クロック信号ＣＬＫ１は、第１サンプルホールド回路１２２、第１ＡＤ変換回路１２４および第２ＤＡ変換回路１２８の動作を制御する。第２クロック信号ＣＬＫ２は、第２ＤＡ変換回路１４０、第２ＡＤ変換回路１４２、第２サンプルホールド回路１４４および増幅回路１３８の動作を制御する。スイッチ信号ＳＷは、第１スイッチ１３２および第３スイッチ１３０のオンオフを制御するとともに、その反転信号が第２スイッチ１４６および第４スイッチ１３４のオンオフを制御する。
【００５６】
第１クロック信号ＣＬＫ１および第２クロック信号ＣＬＫ２の周期、周波数および波形は、すべて第１〜３実施形態における第１クロック信号ＣＬＫ１および第２クロック信号ＣＬＫ２と同様である。すなわち、第２クロック信号ＣＬＫ２の周波数は第１クロック信号ＣＬＫ１の周波数の３倍であるため、第２〜４段階の第２ＡＤ変換回路１４２による変換処理速度も第１段階の第１ＡＤ変換回路１２４による変換処理速度の３倍である。スイッチ信号ＳＷの周期、周波数および波形は、すべて第１〜３実施形態における第１スイッチ信号ＳＷ１と同様である。
【００５７】
第１サンプルホールド回路１２２、第１ＡＤ変換回路１２４および第２ＤＡ変換回路１２８の動作タイミングは、第２実施形態の第１サンプルホールド回路４２、第１ＡＤ変換回路４４および第１ＤＡ変換回路４６の動作タイミングとそれぞれ同様である。一方、増幅回路１３８は、入力されたアナログ信号を第２クロック信号ＣＬＫ２がローのときに増幅し、第２クロック信号ＣＬＫ２がハイのときにオートゼロ動作をする。但し、第４段階において第２クロック信号ＣＬＫ２がローのときは第１段階における減算回路１３６の出力を増幅する。
【００５８】
第１スイッチ１３２および第２スイッチ１４６の動作タイミングは、第１実施形態における第１スイッチ１８および第２スイッチ２０の動作タイミングとそれぞれ同様である。また、第３スイッチ１３０および第４スイッチ１３４の動作タイミングもまた、第１実施形態における第１スイッチ１８および第２スイッチ２０の動作タイミングとそれぞれ同様である。第２サンプルホールド回路１４４および第２ＡＤ変換回路１４２の動作タイミングは、第２実施形態における第２サンプルホールド回路５８および第２ＡＤ変換回路６０の動作タイミングとそれぞれ同様である。一方、第２ＤＡ変換回路１４０は、第２クロック信号ＣＬＫ２がローのときに第２、３段階のＤＡ変換を処理し、第２クロック信号ＣＬＫ２がハイのときは不定状態となる。
【００５９】
図のように、第２ＡＤ変換回路１４２がＤ５〜Ｄ０を変換処理する間、第１ＡＤ変換回路１２４は次に入力された入力アナログ信号Ｖｉｎを同時に変換処理する。こうしたパイプライン処理により、ＡＤ変換器１２０全体としては第１クロック信号ＣＬＫ１を基準として１周期に１回、１０ビットのデジタル値を出力することができる。第４段階において第２ＡＤ変換回路１４２がＤ１、Ｄ０を出力した直後の減算回路１３６および増幅回路１３８は、第２ＤＡ変換回路１４０の出力について減算および増幅する必要はなく、そのタイミングでは次の入力アナログ信号Ｖｉｎに対する第１段階において減算および増幅に利用される。
【００６０】
以上のように、本実施形態では第１段階のＡＤ変換を第１ＡＤ変換回路１２４に処理させた後、第２ＡＤ変換回路１４２を中心とする循環型の回路が残りの第２〜４段階を順次処理する。これにより、第１段階とそれ以降とをパイプライン処理できる。減算回路１３６および増幅回路１３８は、第２、３段階においては第２サンプルホールド回路１４４の保持する値と第２ＤＡ変換回路１４０の出力する値の差を出力して増幅するが、第４段階では第２ＤＡ変換回路１４０の出力について減算および増幅する必要がないので、そのタイミングで次の入力アナログ信号Ｖｉｎに対する第１段階で減算および増幅に利用される。したがって、回路面積の増大を抑制しながらアナログデジタル変換の処理速度を向上させることができるとともに、減算回路および増幅回路を有効活用できる。
【００６１】
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、その各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、変形例を挙げる。
【００６２】
第１実施形態におけるＡＤ変換器１０は、ＡＤ変換回路を２個と、ＤＡ変換回路、減算回路および増幅回路を各１個ずつとで構成されている。変形例においては、ＡＤ変換回路を３個以上の構成としてもよく、その場合、第１実施形態における思想の下で構成されるＡＤ変換器は、ＤＡ変換回路、減算回路および増幅回路をそれぞれＡＤ変換回路の個数より少ない個数で構成することができる。
【００６３】
各実施形態に記載したＡＤ変換回路の変換ビット数とその配分、増幅回路の増幅率、クロック周波数、変換速度等のパラメータは一例に過ぎず、変形例においてはこれらのパラメータに他の数値を採用してもよい。
【図面の簡単な説明】
【００６４】
【図１】第１実施形態におけるＡＤ変換器の構成を示す図である。
【図２】ＡＤ変換器の動作過程を示すタイムチャートである。
【図３】第２実施形態におけるＡＤ変換器の構成を示す図である。
【図４】ＡＤ変換器の動作過程を示すタイムチャートである。
【図５】第３実施形態におけるＡＤ変換器の構成を示す図である。
【図６】ＡＤ変換器の動作過程を示すタイムチャートである。
【図７】従来のサイクリックＡＤ変換器の構成を示す図である。
【図８】ＡＤ変換器の動作過程を示すタイムチャートである。
【図９】従来のサイクリックＡＤ変換器の構成を示す図である。
【符号の説明】
【００６５】
１０  ＡＤ変換器、  １４  第１ＡＤ変換回路、  １６  ＤＡ変換回路、  ２２  減算回路、  ２４  増幅回路、  ３２  第２ＡＤ変換回路、  ４０  ＡＤ変換器、  ４４  第１ＡＤ変換回路、  ５０  第１増幅回路、  ６０  第２ＡＤ変換回路、  ６８  第２増幅回路、  ８０  ＡＤ変換器、  ８４  第１ＡＤ変換回路、  ８６  第１ＤＡ変換回路、  ９８  第２ＡＤ変換回路、  １００  第２ＤＡ変換回路、  １２０  ＡＤ変換器、  １２４  第１ＡＤ変換回路、  １３６  減算回路、  １３８  増幅回路、  １４２  第２ＡＤ変換回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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