(57)【要約】【課題】  ゲート誘電体の上の一酸化ニオブゲートを含むＭＯＳＦＥＴゲート構造を提供する。【解決手段】  ＭＯＳＦＥＴゲート構造であって、基板の上のゲート誘電体と、該ゲート誘電体の上で一酸化ニオブが過半数を占めるゲートとを含む、ＭＯＳＦＥＴゲート構造である。この一酸化ニオブゲートは、ＮＭＯＳゲートとして用いるために適切な低い仕事関数を有していてもよい。一酸化ニオブが過半数を占めるゲートは、約４．１ｅＶ〜約４．４ｅＶの仕事関数を有していてもよい。【選択図】  なし【特許請求の範囲】
【請求項１】
ＭＯＳＦＥＴゲート構造であって、
基板の上のゲート誘電体と、
該ゲート誘電体の上で一酸化ニオブが過半数を占める（ｐｒｅｄｏｍｉｎａｎｔｌｙ）ゲートと
を含む、ＭＯＳＦＥＴゲート構造。
【請求項２】
前記一酸化ニオブが過半数を占めるゲートは、約４．１ｅＶ〜約４．４ｅＶの仕事関数を有する、請求項１に記載のＭＯＳＦＥＴゲート構造。
【請求項３】
前記ゲート誘電体は、二酸化シリコンである、請求項１に記載のＭＯＳＦＥＴゲート構造。
【請求項４】
前記ゲート誘電体は、ｈｉｇｈ−ｋゲート誘電体材料を含む、請求項１に記載のＭＯＳＦＥＴゲート構造。
【請求項５】
前記ｈｉｇｈ−ｋゲート誘電体材料は、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＨｆＡｌＯまたはＨｆＳｉＯ４を含む、請求項４に記載のＭＯＳＦＥＴゲート構造。
【請求項６】
前記一酸化ニオブゲートの上のキャッピング層をさらに含む、請求項１に記載のＭＯＳＦＥＴゲート構造。
【請求項７】
前記キャッピング層は、窒化シリコンである、請求項６に記載のＭＯＳＦＥＴゲート構造。
【請求項８】
前記キャッピング層は、導電性バリア金属である、請求項６に記載のＭＯＳＦＥＴゲート構造。
【請求項９】
前記導電性バリア金属は、ＴｉＮである、請求項８に記載のＭＯＳＦＥＴゲート構造。
【請求項１０】
ＭＯＳＦＥＴゲート構造であって、
基板の上のｈｉｇｈ−ｋゲート誘電体と、
該ゲート誘電体の上の、約４．１ｅＶ〜約４．４ｅＶの仕事関数を有する導電性一酸化金属層と
を含む、ＭＯＳＦＥＴゲート構造。
【請求項１１】
前記導電性一酸化金属は、酸化ニオブを含む、請求項１０に記載のＭＯＳＦＥＴゲート構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、一酸化ニオブを形成する方法に関し、より詳細には、ＭＯＳＦＥＴゲートとして用いられるために適切な一酸化ニオブを堆積する方法に関する。
【背景技術】
【０００２】
シリコンＣＭＯＳデバイスのゲート長が１００ｎｍ以下にスケーリングされるにつれて、ゲート絶縁材料として、二酸化シリコンを新しいｈｉｇｈ−ｋ材料に置き換えられることが期待されている。金属ゲートを含む新しいゲート材料は、多結晶シリコンに置き換わることが期待されている。これらの新しいゲート材料は、多結晶ゲート空乏問題を解決するものとして期待されている。また、この新しいゲート材料は、チャネルドーピングを変更することなく、閾値電圧を調節することが可能であり得る。
【０００３】
この新しいゲート材料は、適切な仕事関数を有する必要がある。ＣＭＯＳデバイスには、このゲート材料は、ＮＭＯＳゲートに対して約４．２ｅＶの仕事関数を有する必要がある。このゲート材料は、ＰＭＯＳゲートに対して約５．０ｅＶの仕事関数を有する必要がある。ＣＭＯＳプロセスでは、異なる２種類のゲート（ＮＭＯＳおよびＰＭＯＳ）に対して異なるゲート材料を用いることが可能である。
【０００４】
この新しいゲート材料は、安定している必要がある。ＮＭＯＳ金属は、ゲート誘電体と接触すると非常に反応性が高く、通常不安定であることが多い。ＰＭＯＳ金属は、より安定しているが、処理することがより難しい。たとえ化学的に安定している材料が見つけられたとしても、それらの材料は、さらに機械的に安定している必要がある。この新しいゲート材料は、乏しい粘着性を示すべきではない。この新しいゲート材料は、チャネル内に拡散するべきではない。
【０００５】
既存のＩＣプロセスに統合することの可能な新しいゲート材料を有することが望ましい（例えば、堆積およびエッチングプロセスが既存のプロセスに組み込まれ得る）。
【０００６】
新しいゲート材料において利用可能な選択肢は、単体金属、二元合金、三元合金またはそれ以上の複合材料を含む。ＰＭＯＳゲートの候補として多くの材料が適切であり得る。しかし、低い仕事関数を有する、適切なＮＭＯＳゲートの候補は、非常に限られている。ＮＭＯＳゲート候補に対する挑戦のうちの１つは、十分に低い仕事関数を有するということである。例えば、ゲート誘電体と接触して安定であり、さらに約４．２ｅＶの仕事関数を有することである。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ＲｕＴａまたはＭｏＮの二元合金が開発されてきた。これらの二元金属合金の組み合わせを変えることによって、生じた材料の仕事関数を制御することが可能である。しかし、これらの合金の仕事関数は、ＮＭＯＳゲートに対して適切な値に照準を当てられている場合（仕事関数が４．３ｅＶ未満）、温度安定性は悪化する傾向がある。
【課題を解決するための手段】
【０００８】
本発明によるＭＯＳＦＥＴゲート構造は、基板の上のゲート誘電体と、該ゲート誘電体の上で一酸化ニオブが過半数を占めるゲートとを含むことにより、上記目的を達成する。
【０００９】
前記一酸化ニオブが過半数を占めるゲートは、約４．１ｅＶ〜約４．４ｅＶの仕事関数を有してもよい。
【００１０】
前記ゲート誘電体は、二酸化シリコンであってもよい。
【００１１】
前記ゲート誘電体は、ｈｉｇｈ−ｋゲート誘電体材料を含んでもよい。
【００１２】
前記ｈｉｇｈ−ｋゲート誘電体材料は、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＨｆＡｌＯまたはＨｆＳｉＯ４を含んでもよい。
【００１３】
前記一酸化ニオブゲートの上のキャッピング層をさらに含んでもよい。
【００１４】
前記キャッピング層は、窒化シリコンであってもよい。
【００１５】
前記キャッピング層は、導電性バリア金属であってもよい。
【００１６】
前記導電性バリア金属は、ＴｉＮであってもよい。
【００１７】
本発明によるＭＯＳＦＥＴゲート構造は、基板の上のｈｉｇｈ−ｋゲート誘電体と、該ゲート誘電体の上の、約４．１ｅＶ〜約４．４ｅＶの仕事関数を有する導電性一酸化金属層とを含むことにより、上記目的を達成する。
【００１８】
前記導電性一酸化金属は、酸化ニオブを含んでもよい。
【００１９】
（発明の要旨）
従って、導電性一酸化ニオブゲートを含むＭＯＳＦＥＴゲート構造が提供される。このゲート構造は、標準ＣＭＯＳゲートとして形成されてもよいし、置換ゲート構造として形成されてもよい。ゲート誘電体（例えば、二酸化シリコンまたはｈｉｇｈ−ｋゲート材料）が一酸化ニオブゲートと基板との間に挟まれる。
【発明の効果】
【００２０】
ＭＯＳＦＥＴゲートとして用いられるために適切な一酸化ニオブを堆積する方法を提供可能である。
【発明を実施するための最良の形態】
【００２１】
一酸化ニオブ（ＮｂＯ）は、通常金属に関連する高導電率ということを特徴としている一酸化金属である。ＮｂＯゲートは、アニーリングプロセス後に約４．１ｅＶ〜約４．４ｅＶの仕事関数を有する。そのアニーリングによって、ＮＭＯＳゲートＮｂＯゲートは、ＮＭＯＳに適切となる。ＮｂとＯとの間の反応によって発熱し、この発熱が、反応を制御して、Ｎｂ２Ｏ５を形成することを難しくする。Ｎｂ２Ｏ５は絶縁体であり、ゲート材料として使用するためには適切ではない。また、ＮｂおよびＯは組み合わされてＮｂＯ２を形成する。Ｎｂ２Ｏ５はゲート材料として使用するためには適切ではない。本発明者らの目的は、本発明者らがＮｂＯｘ（特定の位相に関わらず、概して、酸化ニオブと呼ぶ）を用いることである。ＮｂＯは、特に、一酸化ニオブを含む材料を呼ぶ。本発明は、ＮｂＯが過半数を占める膜を堆積する手段を提供する。この手段は、酸化ニオブのいくつかの他のフェーズ、または単体ニオブを含んでもよい。用語ＮｂＯゲート、ＮｂＯ膜およびＮｂＯ材料は、本明細書中において、ＮｂＯが過半数を占める（ｐｒｅｄｏｍｉｎａｎｔｌｙ）（ここで、「ＮｂＯが過半数を占める」とは、５０％以上が一酸化ニオブであることを意味する）膜からなる材料を呼ぶ。これは、ＮｂＯ２または単体ニオブを含む不純物のレベルであり、ＮｂＯがＮＭＯＳゲートとして動作することを防ぐレベルである。
【００２２】
以下の実施例では、Ｅｄｗａｒｄｓ  Ａｕｔｏ  ３０６  ＤＣマグネトロンスパッタリングシステムが、９９．９５％の純粋Ｎｂターゲットと共に用いられた。アルゴンおよび酸素ガスが導入された。６ｍｔｏｒｒの全体が膜堆積中に維持された。ＮｂＯｘ膜の酸素含有量は、酸素の分圧［Ｐｏ２／（Ｐｏ２＋ＰＡｒ）］を調節することによって制御される。また、堆積されたＮｂＯｘ膜の相対酸素含有量は、スパッタリング電力を変更させることによって変化される。これらのパラメータを調節することによって、ＮｂＯが過半数を占める膜を製造することが可能である。スパッタリングの後、その堆積された膜は、アルゴン中約５分間約８００℃でアニーリングされた。図１は、以下の実施例に関連するＸ線回折（ＸＲＤ）計測値を示す。
【００２３】
（実施例１）
３００Ｗスパッタリング電力が約３０％のＯ２分圧で用いられた。このＯ２分圧はマスフローコントローラを用いて構築されて、スパッタリングチャンバに入るＯ２およびアルゴンの量を制御した。生じた膜は、ＮｂＯおよびＮｂＯ２の混合物であり、図１のＸＲＤプロット１２に対応する。ＮｂＯピーク１４は、ＮｂＯの存在を示し、ＮｂＯ２ピーク１６はＮｂＯ２の存在を示す。この実施例の結果は、適切なゲート材料として動作する十分な量のＮｂＯを含まなくてもよいが、この実施例は、酸素分圧を変化させる効果を示すように提供される。
【００２４】
（実施例２）
３００Ｗスパッタリング電力が約２５％のＯ２分圧で用いられた。このＯ２分圧はマスフローコントローラを用いて構築されて、スパッタリングチャンバに入るＯ２およびアルゴンの量を制御した。生じた膜は、検出可能なレベルのＮｂＯ２と共に過半数を占めるＮｂＯであり、ＸＲＤプロット２２に対応する。ＮｂＯ２ピーク２６は、依然として識別可能であるが、ＮｂＯピーク２４は、図１よりもさらに明確である。しかし、いくらかのＮｂＯ２が存在し、このＮｂＯが過半数を占める膜は、ＮｂＯゲートとしての使用に適している。
【００２５】
（実施例３）
このスパッタリング電力は、Ｏ２分圧が約２５％に維持される一方で、３５０Ｗまで上昇した。このＯ２分圧は、マスフローコントローラを用いて構築されて、そのスパッタリングチャンバに入るＯ２およびアルゴン両方の量を制御した。生じた膜はＸＲＤプロット３２に対応し、識別可能なＮｂＯ２ピークの無い、過半数を占めるＮｂＯである。このＮｂＯピーク３４は実施例２よりもさらに明確である。
【００２６】
ここで提供された３つの実施例において、実施例３は、ＮｂＯ膜に識別可能な最小量のＮｂＯ２を提供する。実施例２は、ＮｂＯ２によって生じた増加した抵抗率がＮＭＯＳゲートとしての全パフォーマンスを著しく低下させない場合、依然として、ＮｂＯゲートとして用いるためには適切であり得る。
【００２７】
図２は、アルゴン中約５分間約８００℃のアニーリング前後の、実施例３によって製造された材料のＸＲＤ計測値を示す。図２は、堆積したＮｂＯ膜（ＸＲＤプロット４２に対応する）がＮｂＯ（１１１）周りの広いピークを有することを示す。ＸＲＤプロット４４は、アニーリング後のＮｂＯ膜に対応し、１つの位相ＮｂＯを示すさらなるピークを示す。このアニーリングは、アニーリング前の２ｎｍ〜アニーリング後の４０ｎｍまで結晶サイズを増加させた。また、このアニーリングは、アニーリング前の約８３０μΩ‐ｃｍ〜アニーリング後の約８２μΩ‐ｃｍまで抵抗率を減少させた。
【００２８】
実施例３のプロセスを用いて製造されたＮｂＯ膜の密度は、約７．５５ｇ／ｃｍ３であるように決定された。この密度は、好ましくは、公表されたバルクＮｂＯの密度７．２６５ｇ／ｃｍ３と比較する。
【００２９】
（実施例４）
ＮｂＯｘをスパッタリングする別の方法は、また、９９．９５％の純粋Ｎｂターゲットを用いて、Ｅｄｗａｒｄｓ  Ａｕｔｏ  ３０６  ＤＣマグネトロンスパッタリングシステムを用いる。この実施例では、アルゴンおよび酸素の別々のソースを導入する代わりに、１５％のＯ２／Ａｒガスが用いられる。組み合わせのガスを用いることによって、プロセスは、マスフローコントローラの不確定性の影響をより受けなくて済む。Ｏ２分圧を調節するために、Ｏ２／Ａｒフロー率が１５％増加した。用いられたＥｄｗａｒｄｓシステムが一定のポンプ率を有するため、フロー率を調節することにより分圧が変化した。このフロー率が増加する場合、ＮｂＯｘ膜は酸素に富む。そのフロー率を低下させることにより、ＮｂＯｘ膜は、酸素が欠乏する。図３は、アルゴン中約５分間約８００℃のアニーリングの後、約２．６５ｓｃｃｍ〜２．８５ｓｃｃｍの間の１５％Ｏ２／Ａｒフロー率で製造された３つの膜に対するＸＲＤの結果を示す。このＸＲＤプロット５２は、Ｎｂピーク５６と共にＮｂＯピークを示す。このＸＲＤプロット６２は、ニオブ単体またはＮｂＯ２を示す識別可能なピークを有さないＮｂＯピークを示す。ＸＲＤプロット７２は、ＮｂＯ２の存在を示すピーク７４と共にＮｂＯピークを示す。
【００３０】
図４は、アニーリング温度の関数として、ＮｂＯゲートの実施例の仕事関数を示す。これは、約４．２ｅＶに近づく安定した仕事関数によって、ＮｂＯゲートを完成させることを可能にすることを示している。
【００３１】
上記の発明によって製造されたＮｂＯ膜は、約４．２±０．１ｅＶの仕事関数を有する。この仕事関数は安定であり、引き続いて、アルゴン中３０分間４００℃の初期低温アニーリング、次に、アルゴン中１分間１０００℃の高温でアニーリングする。また、このＮｂＯ材料は、ゲート誘電体（二酸化シリコンおよびｈｉｇｈ−ｋ材料の両方）と接触して安定性を示した。例えば、ＡＬＤ  ＨｆＯ２上のＮｂＯ膜は、１０００℃までの温度でアニーリングすることによってテストされた。続いて、８００℃アニーリングが行われ、有効酸化物厚さ（ＥＯＴ）は３３オングストローム〜３０オングストロームに変化するが、この値は、その後１０００℃のアニーリングの後安定した。
【００３２】
上記のスパッタリングの実施例は、装置に依存しがちである。当業者は、上記の実施例に基づいて、Ｏ２分圧およびスパッタリング電力を調節することによる異なる装置を用いることによって、ＮｂＯ膜を製造することが可能である。
【００３３】
アルゴンが提供される実施例は分圧を制御するためにＯ２と組み合わせられるが、ネオン、ヘリウム、クリプトン、キセノンまたはそれらの組み合わせを含む他のガスが用いられてもよい。
【００３４】
ＮｂＯは、ＭＯＳＦＥＴゲートを形成するように堆積され得る。１つの実施形態において、このＭＯＳＦＥＴゲートは、標準的なＣＭＯＳフローを用いて製造される。図５に示されるように、基板１１０が提供される。ゲート誘電体材料１１２は、その基板の上に堆積される。このゲート誘電体材料は、二酸化シリコンであり、シリコン基板、またはｈｉｇｈ−ｋ誘電体材料（例えば、ＨｆＯ２、ＺｒＯ２、Ｔａ２Ｏ５またはＡｌ２Ｏ３）の熱酸化またはプラズマ酸化によって堆積され得る。一酸化ニオブの層１１４は、その後、ゲート誘電体材料の上に堆積される。上記されるように、一酸化ニオブの層は、スパッタリングして、酸素分圧およびそのスパッタリング電力を調節することによって堆積され得、その膜に組み込まれた酸素量を制御し、一酸化ニオブ膜を製造して、ＮｂＯｘの面を絶縁する十分な量の酸素がその膜に組み込まれる必要がない。この一酸化ニオブ１１４はその後、以下のようにアニーリングされる。フォトレジスト１１６の層はその後、堆積されて、パターン化される。
【００３５】
図６に示されるように、ソースおよびドレイン領域１２２がインプラントされて、活性化される。このソースおよびドレイン領域の活性化アニーリングは、その一酸化ニオブ１１４をさらにアニーリングする役目を果たし得る。本方法の実施形態において、さらなるアニーリングは必要とされない。別の実施形態では、一酸化ニオブ１１４のさらなるアニーリングが、ソースおよびドレインの形成前に実施され得る。一酸化ニオブ材料の任意のアニーリングが好ましくは無酸素中になされる。一酸化ニオブ材料１１４は、その後ゲート１２４を形成するためにエッチングされる。
【００３６】
このフォトレジストは、図７に示されるように、その後取り除かれる。その後、デバイスを完成させるためにさらなる処理（例えば、絶縁材料を堆積させて、その後、ゲート、ならびにソースおよびドレイン領域１２２に接触部を形成する処理）が実行され得る。
【００３７】
本発明の別の実施形態では、アッシングステップは、ゲート１２４の表面を酸素に曝してもよい。この酸素は、その絶縁材料の表面層を形成するゲートを酸化させる傾向がある。その絶縁層のこの表面層は、ゲートの性能を劣化させ得ない。このゲート接触部が形成されると、表面絶縁材料の一部が除去される。その結果、接触部がゲートになされ得る。
【００３８】
酸素中のアニーリングまたはアッシングによって生じた酸化が不適切にもゲートを劣化させると決定される場合、そのアニーリングまたはアッシング処理中に酸素を低下または排除するように配慮されて、ゲートの酸化を低下または排除する。キャッピング層（図示せず）は、ゲートが不必要に酸素に曝されることを防ぐために用いられ得る。このキャッピング層は、ゲートを取り囲んでもよいし、側壁が存在する場合、そのキャッピング層は、曝されたゲートの上部表面を覆ってもよい。１つの実施形態では、そのキャッピング層うは、例えば、窒化シリコン材料から構成される。次の接触エッチング中に、このキャッピング層の一部は、そのゲートと電気的に接触するように取り除かれる。別の実施形態では、このキャッピング層は導電性バリア金属（例えば、ＴｉＮ）であり、一酸化ニオブの直後に堆積され得、ＴｉＮ／一酸化ニオブゲートスタックを形成する。このキャッピング層は、フォトレジストを堆積して、パターニングする前に堆積され得る。
【００３９】
次に、図８〜１０を参照する。ここでは、ＮｂＯが置換ゲートＣＭＯＳ処理フローに組み込まれ得る。１つの実施形態では、置換ゲート（図示せず）が形成されて、ソースおよびドレインインプランテーション、ならびにアニーリングプロセスを合わせるために用いられる。その後、絶縁材料３１１は、その置換ゲート上に堆積され、平坦化されて、その置換ゲートを曝す。その後、その置換ゲートは、トレンチ３００を残して取り除かれ、図８に示されるように、その基板のチャネル領域、または、以前に形成されたゲート誘電体を曝す。
【００４０】
ゲート誘電体３３０は、図９に示されるように、トレンチ３００に内に堆積され得る。その後、一酸化ニオブの層３１８がそのゲート誘電体の上に堆積される。一酸化ニオブの層３１８は、トレンチの深さの約１．５倍の厚さまで堆積されるようにスパッタリングされてもよい。
【００４１】
あるいは、そのゲート誘電体層は、置換ゲートを形成する前に、形成されていてもよい。その後、その置換ゲートを除去することによって、そのゲート誘電体層が曝され、一酸化ニオブの層３１８は、ゲート誘電体層上に堆積され得る。
【００４２】
図１０は、置換ゲートプロセスフローを用いて、一酸化ニオブおよびゲート誘電体の層を平坦化し、誘電体層４１６および一酸化ニオブゲート４１８を形成したトランジスタ構造の実施形態を示す。平坦化を行うために、ＣＭＰプロセスが用いられてもよい。トランジスタ構造を完成させて、ゲート４１８、ならびにソースおよびドレイン領域４２２に電気的接触を提供するために、さらなる処理が用いられ得る。
【００４３】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。
【００４４】
（要約）
ＭＯＳＦＥＴゲート構造であって、基板の上のゲート誘電体と、該ゲート誘電体の上で一酸化ニオブが過半数を占めるゲートとを含む、ＭＯＳＦＥＴゲート構造である。この一酸化ニオブゲートは、ＮＭＯＳゲートとして用いるために適切な低い仕事関数を有していてもよい。一酸化ニオブが過半数を占めるゲートは、約４．１ｅＶ〜約４．４ｅＶの仕事関数を有していてもよい。
【図面の簡単な説明】
【００４５】
【図１】図１は、ＸＲＤプロットを示す。
【図２】図２は、ＸＲＤプロットを示す。
【図３】図３は、ＸＲＤプロットを示す。
【図４】図４は、仕事関数対アニーリング温度を示す。
【図５】図５は、ＣＭＯＳ処理中のゲート構造の断面図を示す。
【図６】図６は、ＣＭＯＳ処理中のゲート構造の断面図を示す。
【図７】図７は、ＣＭＯＳ処理中のゲート構造の断面図を示す。
【図８】図８は、置換ゲートＣＭＯＳ処理中のゲート構造の断面図を示す。
【図９】図９は、置換ゲートＣＭＯＳ処理中のゲート構造の断面図を示す。
【図１０】図１０は、置換ゲートＣＭＯＳ処理中のゲート構造の断面図を示す。
【符号の説明】
【００４６】
１１０  基板
１１２  ゲート誘電体材料
１１４  一酸化ニオブ
１１６  フォトレジスト
１２２  ソース領域、ドレイン領域
１２４  ゲート
３００  トレンチ
３１１  絶縁材料
３１８  ニオブの層
３３０  ゲート誘電体層
４１６  誘電体層
４１８  一酸化ニオブゲート
４２２  ソース領域、ドレイン領域
【図１】
2005109471.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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