(57)【要約】【課題】  コンタクト構造の煩雑化を抑制しつつ、コンタクト抵抗を低減させる。【解決手段】  エピタキシャル成長により、単結晶半導体層７ａ、７ｂをＬＤＤ層５ａ、５ｂ上に選択的に形成し、層間絶縁膜９および単結晶半導体層７ａ、７ｂをそれぞれ介してソース層８ａおよびドレイン層８ｂをそれぞれ露出させる開口部１０ａ、１０ｂを形成した後、バリアメタル膜１１ａ、１１ｂをそれぞれ介して埋め込まれたプラグ１２ａ、１２ｂを開口部１０ａ、１０ｂ内にそれぞれ形成する。【選択図】      図２
2005109346.tif 000002
【特許請求の範囲】
【請求項１】
コンタクト領域に配置され、バンドギャップまたは電子親和力が互いに異なる複数の半導体層と、
前記コンタクト領域において前記複数の半導体層に接触する金属配線層とを備えることを特徴とする半導体装置。
【請求項２】
第１半導体層と、
前記第１半導体層上に積層され、前記第１半導体層とバンドギャップまたは電子親和力が異なる第２半導体層と、
前記第２半導体層を貫通して前記第１半導体層を露出させる開口部と、
前記開口部に埋め込まれ、前記開口部の底面にて前記第１半導体層と接触するとともに、前記開口部の側面にて前記第２半導体層に接触する金属配線層とを備えることを特徴とする半導体装置。
【請求項３】
半導体基板と、
前記半導体基板上に形成されたゲート電極と、
前記ゲート電極の両側にそれぞれ配置され、前記半導体基板に形成されたソース／ドレイン層と、
前記ソース／ドレイン層上に積層され、前記半導体基板とバンドギャップまたは電子親和力が異なる半導体層と、
前記半導体層を貫通して前記ソース層または前記ドレイン層を露出させる開口部と、
前記開口部に埋め込まれ、前記開口部の底面にて前記ソース層または前記ドレイン層と接触するとともに、前記開口部の側面にて前記半導体層に接触する金属配線層とを備えることを特徴とする半導体装置。
【請求項４】
絶縁層上に形成された第１半導体層と、
前記第１半導体層上に積層され、前記第１半導体層とバンドギャップまたは電子親和力が異なる第２半導体層と、
前記第１半導体層および前記第２半導体層を貫通して前記絶縁層に到達するように形成された開口部と、
前記開口部に埋め込まれ、前記開口部の側面にて前記第１半導体層および前記第２半導体層と接触する金属配線層とを備えることを特徴とする半導体装置。
【請求項５】
絶縁層上に形成された第１半導体層と、
前記第１半導体層上に形成されたゲート電極と、
前記ゲート電極の両側にそれぞれ配置されるとともに、前記絶縁層に底部が到達するようにして前記第１半導体層に形成されたソース／ドレイン層と、
前記ソース／ドレイン層上に積層され、前記第１半導体層とバンドギャップまたは電子親和力が異なる第２半導体層と、
前記ソース層またはドレイン層および前記第２半導体層を貫通して前記絶縁層に到達するように形成された開口部と、
前記開口部に埋め込まれ、前記開口部の側面にて前記ソース層またはドレイン層および前記第２半導体層に接触する金属配線層とを備えることを特徴とする半導体装置。
【請求項６】
前記半導体基板または半導体層は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅであることを特徴とする請求項１〜５のいずれか１項記載の半導体装置。
【請求項７】
半導体基板上にバンドギャップまたは電子親和力が互いに異なる半導体層を形成する工程と、
前記半導体層上に層間絶縁膜を形成する工程と、
前記層間絶縁膜および前記半導体層を貫通して前記半導体基板を露出させる開口部を形成する工程と、
前記開口部に埋め込まれ、前記開口部の底面にて前記半導体基板と接触するとともに、前記開口部の側面にて前記半導体層に接触する金属配線層を前記層間絶縁膜上に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
絶縁層上に設けられた第１半導体層上にバンドギャップまたは電子親和力が互いに異なる第２半導体層を形成する工程と、
前記第２半導体層上に層間絶縁膜を形成する工程と、
前記層間絶縁膜、前記第１半導体層および前記第２半導体層を貫通して前記絶縁層に到達する開口部を形成する工程と、
前記開口部に埋め込まれ、前記開口部の側面にて前記第１半導体層および前記第２半導体層に接触する金属配線層を前記層間絶縁膜上に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、半導体層のコンタクト構造に適用して好適なものである。
【背景技術】
【０００２】
近年、半導体装置の高集積化に伴ってトランジスタなどのデバイスのサイズが縮小し、半導体層とコンタクトをとるためのコンタクト領域も縮小してきている。
また、近年の電子機器のウェアラブル化は、デバイスの低消費電力化の要求を加速している。ここで、Ｐ型トランジスタとＮ型トランジスタとを組み合わせたＣＭＯＳ回路は、デバイスの低消費電力化に有効なことから、様々の電子機器に搭載されている。
【０００３】
また、特許文献１には、Ｎ型半導体領域およびＰ型半導体領域の両方に対して抵抗の小さな引き出し電極層を形成するために、オーミック性のコンタクトのとれる金属材料の少ないＮ型半導体領域には、堆積時に高濃度不純物をドーピングした多結晶シリコンを用い、Ｐ型半導体領域には、オーミック性のコンタクトのとれる金属材料を用いる方法が開示されている。
【０００４】
また、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、ＳＯＩ基板上に電界効果型トランジスタを形成することが行われている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。
【特許文献１】特開２００２−９０１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、半導体層とコンタクトをとるためのコンタクト領域が縮小すると、コンタクト抵抗が増加し、デバイスの高速化や低消費電力化の妨げになるという問題があった。  特に、ＣＭＯＳ構造では、Ｎ型半導体領域およびＰ型半導体領域の両方に対して抵抗の小さな金属材料を得ることは困難なため、良好なコンタクト特性を得ることが困難になっている。
【０００６】
また、特許文献１では、Ｎ型半導体領域およびＰ型半導体領域の両方に対して抵抗の小さな引き出し電極層を形成するために、Ｎ型半導体領域およびＰ型半導体領域とで異なる電極構造を採用するため、コンタクトの構成が煩雑化するという問題があった。
また、ＳＯＩトランジスタを完全空乏モードで動作させるためには、ＳＯＩ基板の単結晶シリコン層を薄膜化する必要がある。このため、配線と単結晶シリコン層とのコンタクト抵抗の制御が困難となり、低電圧駆動を阻害するという問題があった。
【０００７】
そこで、本発明の目的は、コンタクト構造の煩雑化を抑制しつつ、コンタクト抵抗を低減させることが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、コンタクト領域に配置され、バンドギャップまたは電子親和力が互いに異なる複数の半導体層と、前記コンタクト領域において前記複数の半導体層に接触する金属配線層とを備えることを特徴とする。
これにより、コンタクト領域において、金属配線層の仕事関数に対して複数のエネルギー障壁を持たせることが可能となり、低い方のエネルギー障壁に対応させてコンタクト抵抗を決定することが可能となる。このため、金属配線層の構成を変更することなく、コンタクト抵抗を低減することが可能となり、デバイスの微細化を図りつつ、デバイスの高速化および低消費電力化を図ることができる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、第１半導体層と、前記第１半導体層上に積層され、前記第１半導体層とバンドギャップまたは電子親和力が異なる第２半導体層と、前記第２半導体層を貫通して前記第１半導体層を露出させる開口部と、前記開口部に埋め込まれ、前記開口部の底面にて前記第１半導体層と接触するとともに、前記開口部の側面にて前記第２半導体層に接触する金属配線層とを備えることを特徴とする。
【００１０】
これにより、コンタクトサイズを変更することなく、複数の半導体層に金属配線層を接触させることが可能となり、デバイスの微細化を可能としつつ、コンタクト抵抗を低減することを可能として、デバイスの高速化および低消費電力化を図ることができる。
また、本発明の一態様に係る半導体装置によれば、半導体基板と、前記半導体基板上に形成されたゲート電極と、前記ゲート電極の両側にそれぞれ配置され、前記半導体基板に形成されたソース／ドレイン層と、前記ソース／ドレイン層上に積層され、前記半導体基板とバンドギャップまたは電子親和力が異なる半導体層と、前記半導体層を貫通して前記ソース層または前記ドレイン層を露出させる開口部と、前記開口部に埋め込まれ、前記開口部の底面にて前記ソース層または前記ドレイン層と接触するとともに、前記開口部の側面にて前記半導体層に接触する金属配線層とを備えることを特徴とする。
【００１１】
これにより、Ｎ型半導体およびＰ型半導体が金属材料に対して異なるエネルギー障壁を持つ場合においても、Ｎ型半導体領域とＰ型半導体領域とで金属配線層の構成を変更することなく、Ｎ型半導体領域およびＰ型半導体領域におけるエネルギー障壁を低下させることが可能となる。このため、コンタクト構造の煩雑化を抑制しつつ、Ｎ型半導体領域およびＰ型半導体領域の両方に対して良好なコンタクト特性を得ることが可能となり、ＣＭＯＳ回路を効率よく作製することを可能として、デバイスの低消費電力化を図ることができる。
【００１２】
また、本発明の一態様に係る半導体装置によれば、絶縁層上に形成された第１半導体層と、前記第１半導体層上に積層され、前記第１半導体層とバンドギャップまたは電子親和力が異なる第２半導体層と、前記第１半導体層および前記第２半導体層を貫通して前記絶縁層に到達するように形成された開口部と、前記開口部に埋め込まれ、前記開口部の側面にて前記第１半導体層および前記第２半導体層と接触する金属配線層とを備えることを特徴とする。
【００１３】
これにより、第１半導体層が貫通した場合においても、第１半導体層の底面側で金属配線層がショートすることを防止することが可能となるとともに、コンタクトサイズを変更することなく、複数の半導体層に金属配線層を接触させることが可能となる。このため、第１半導体層が薄膜化された場合においても、デバイスの微細化を可能としつつ、コンタクト抵抗を低減することが可能となるとともに、電界効果型トランジスタを完全空乏モードで動作させることを可能として、電界効果型トランジスタ動作の高速化および低電圧化を図ることができる。
【００１４】
また、本発明の一態様に係る半導体装置によれば、絶縁層上に形成された第１半導体層と、前記第１半導体層上に形成されたゲート電極と、前記ゲート電極の両側にそれぞれ配置されるとともに、前記絶縁層に底部が到達するようにして前記第１半導体層に形成されたソース／ドレイン層と、前記ソース／ドレイン層上に積層され、前記第１半導体層とバンドギャップまたは電子親和力が異なる第２半導体層と、前記ソース層またはドレイン層および前記第２半導体層を貫通して前記絶縁層に到達するように形成された開口部と、前記開口部に埋め込まれ、前記開口部の側面にて前記ソース層またはドレイン層および前記第２半導体層に接触する金属配線層とを備えることを特徴とする。
【００１５】
これにより、ソース／ドレイン層が貫通した場合においても、開口部に埋め込まれた金属配線層を介してソース／ドレイン層がショートすることを防止することが可能となるとともに、Ｎ型半導体領域とＰ型半導体領域とで金属配線層の構成を変更することなく、Ｎ型半導体領域およびＰ型半導体領域におけるエネルギー障壁を低下させることが可能となる。
【００１６】
このため、第１半導体層が薄膜化された場合においても、コンタクト構造の煩雑化を抑制しつつ、Ｎ型半導体領域およびＰ型半導体領域の両方に対して良好なコンタクト特性を得ることが可能となり、ＣＭＯＳ回路を効率よく作製することを可能として、デバイスの低消費電力化を図ることが可能となるとともに、電界効果型トランジスタを完全空乏モードで動作させることを可能として、電界効果型トランジスタ動作の高速化および低電圧化を図ることができる。
【００１７】
また、本発明の一態様に係る半導体装置によれば、前記半導体基板または半導体層は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅであることを特徴とする。
これにより、様々の半導体層を組み合わせることを可能として、金属配線層とのエネルギー障壁を低下させることが可能となり、コンタクト抵抗を効果的に低減することが可能となる。
【００１８】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上にバンドギャップまたは電子親和力が互いに異なる半導体層を形成する工程と、前記半導体層上に層間絶縁膜を形成する工程と、前記層間絶縁膜および前記半導体層を貫通して前記半導体基板を露出させる開口部を形成する工程と、前記開口部に埋め込まれ、前記開口部の底面にて前記半導体基板と接触するとともに、前記開口部の側面にて前記半導体層に接触する金属配線層を前記層間絶縁膜上に形成する工程とを備えることを特徴とする。
【００１９】
これにより、開口部の深さを調整することで、複数の半導体層に金属配線層を接触させることが可能となり、コンタクトサイズを変更することなく、コンタクト抵抗を低減することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁層上に設けられた第１半導体層上にバンドギャップまたは電子親和力が互いに異なる第２半導体層を形成する工程と、前記第２半導体層上に層間絶縁膜を形成する工程と、前記層間絶縁膜、前記第１半導体層および前記第２半導体層を貫通して前記絶縁層に到達する開口部を形成する工程と、前記開口部に埋め込まれ、前記開口部の側面にて前記第１半導体層および前記第２半導体層に接触する金属配線層を前記層間絶縁膜上に形成する工程とを備えることを特徴とする。
【００２０】
これにより、第１半導体層のオーバーエッチング量に対する制約を設けることなく、複数の半導体層に金属配線層を接触させることが可能となり、第１半導体層の薄膜化に対応しつつ、コンタクト抵抗を低減することが可能となる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１および図２は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、半導体基板１の熱酸化を行うことにより、半導体基板１上にゲート絶縁膜２を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜２が形成された半導体基板１上に多結晶シリコン層および絶縁膜を順次積層し、フォトリソグラフィー技術およびドライエッチング技術を用いて、多結晶シリコン層および絶縁膜のパターニングを行うことにより、ゲート電極３およびキャップ層４をゲート絶縁膜２上に形成する。そして、ゲート電極３をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板１内にイオン注入することにより、ゲート電極３の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）層５ａ、５ｂを半導体基板１に形成する。
【００２２】
次に、図１（ｂ）に示すように、ＣＶＤなどの方法により、ＬＤＤ層５ａ、５ｂが形成された半導体基板１上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極３の側壁にサイドウォール６ａ、６ｂをそれぞれ形成する。
次に、図１（ｃ）に示すように、エピタキシャル成長により、単結晶半導体層７ａ、７ｂをＬＤＤ層５ａ、５ｂ上に選択的に形成する。なお、単結晶半導体層７ａ、７ｂは、半導体基板１とバンドギャップまたは電子親和力が異なるように構成することができ、半導体基板１および単結晶半導体層７ａ、７ｂの材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳなどのＩＶ族元素、ＧａＡｓ、ＧａＮ、ＩｎＰ、ＧａＰなどのＩＩＩ−Ｖ族元素、ＺｎＳｅなどのＩＩ−ＶＩ族元素、あるいはＩＶ−ＶＩ族元素から選択することができる。特に、半導体基板１としてＳｉ、単結晶半導体層７ａ、７ｂとしてＳｉＧｅの組み合わせは格子整合を取り易く、半導体基板１上に単結晶半導体層７ａ、７ｂを安定して形成することができる。
【００２３】
ここで、エピタキシャル成長を用いて単結晶半導体層７ａ、７ｂを形成することにより、単結晶半導体層７ａ、７ｂが絶縁層上に成長することを防止することができる。このため、キャップ層４およびサイドウォール６ａ、６ｂ上に単結晶半導体層７ａ、７ｂが成長しないようにしつつ、単結晶半導体層７ａ、７ｂをＬＤＤ層５ａ、５ｂ上に選択的に成長させることができる。
【００２４】
また、ＬＤＤ層５ａ、５ｂの形成後、ソース層８ａおよびドレイン層８ｂの形成前に、単結晶半導体層７ａ、７ｂを形成することにより、単結晶半導体層７ａ、７ｂを成長させる時の不純物濃度の影響を抑制することが可能となり、単結晶半導体層７ａ、７ｂを安定して形成することが可能となるとともに、単結晶半導体層７ａ、７ｂがゲート電極３に接触することを防止することができる。
【００２５】
次に、図２（ａ）に示すように、ゲート電極３およびサイドウォール６ａ、６ｂをマスクとして、単結晶半導体層７ａ、７ｂが形成された半導体基板１内にＡｓ、Ｐ、Ｂなどの不純物をイオン注入することにより、サイドウォール６ａ、６ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース層８ａおよびドレイン層８ｂを半導体基板１に形成する。
【００２６】
次に、図２（ｂ）に示すように、例えば、プラズマＣＶＤにより、ゲート電極６上に層間絶縁膜９を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いることにより、層間絶縁膜９および単結晶半導体層７ａ、７ｂをそれぞれ介してソース層８ａおよびドレイン層８ｂをそれぞれ露出させる開口部１０ａ、１０ｂを形成する。なお、ソース層８ａおよびドレイン層８ｂを露出させる場合、ソース層８ａおよびドレイン層８ｂがオーバーエッチングされていてもよく、ソース層８ａおよびドレイン層８ｂに凹部が形成されるようにしてもよい。ただし、ソース層８ａおよびドレイン層８ｂをオーバーエッチングする場合、ソース層８ａおよびドレイン層８ｂが貫通しないようにすることが必要である。
【００２７】
次に、図２（ｃ）に示すように、バリアメタル膜１１ａ、１１ｂをそれぞれ介して埋め込まれたプラグ１２ａ、１２ｂを開口部１０ａ、１０ｂ内にそれぞれ形成する。なお、バリアメタル膜１１ａ、１１ｂとしては、例えば、Ｔｉ／ＴｉＮからなる積層膜、プラグ１２ａ、１２ｂの材質としては、例えば、Ｗ、Ａｌ、Ｃｕまたは多結晶シリコンなどを用いることができる。
【００２８】
そして、プラグ１２ａ、１２ｂが形成された層間絶縁膜９上に金属膜をスパッタし、フォトリソグラフィー技術およびエッチング技術を用いて、金属膜をパターニングすることにより、プラグ１２ａ、１２ｂにそれぞれ接続された金属配線層１３ａ、１３ｂを絶縁層９上に形成する。
ここで、コンタクト抵抗のオーミック性は金属と半導体とのショットキー障壁Ψｓｂｈで決定することができる。そして、ショットキー障壁Ψｓｂｈは、以下に示すように、金属の仕事関数ψｍと半導体の電子親和力Ｘｓとの差で決定することができる。
【００２９】
Ψｓｂｈ（ｅ）＝ψｍ−Ｘｓ
Ψｓｂｈ（ｈ）＝Ｅｇ／ｑ−（ψｍ−Ｘｓ）
Ｅｇ／ｑ＝Ψｓｂｈ（ｅ）＋Ψｓｂｈ（ｈ）
ただし、Ψｓｂｈ（ｅ）は、金属から半導体への自由電子のショットキー障壁、Ψｓｂｈ（ｈ）は、金属から半導体へのホールのショットキー障壁である。
【００３０】
なお、半導体から金属への自由電子の移動は、半導体の仕事関数をψｓとすると、ψｍ−ψｓで決定することができ、半導体の仕事関数ψｓは不純物のドーピング量で変化する。
そして、バンドギャップまたは電子親和力が互いに異なる複数の半導体基板１および単結晶半導体層７ａ、７ｂの両方にバリアメタル膜１１ａ、１１ｂをそれぞれ接触させることにより、金属材料の仕事関数に対して複数のエネルギー障壁を持たせることが可能となり、低い方のエネルギー障壁に対応させてコンタクト抵抗を決定することが可能となる。このため、金属配線層１３ａ、１３ｂの構成を変更することなく、コンタクト抵抗を低減することが可能となり、デバイスの微細化を図りつつ、デバイスの高速化および低消費電力化を図ることができる。
【００３１】
また、バンドギャップまたは電子親和力が互いに異なる複数の半導体層に金属材料を接触させることで、Ｎ型半導体領域とＰ型半導体領域とで金属配線層１３ａ、１３ｂの構成を変更することなく、Ｎ型半導体領域およびＰ型半導体領域におけるエネルギー障壁を低下させることが可能となる。このため、コンタクト構造の煩雑化を抑制しつつ、Ｎ型半導体領域およびＰ型半導体領域の両方に対して良好なコンタクト特性を得ることが可能となり、ＣＭＯＳ回路を効率よく作製することを可能として、デバイスの低消費電力化を図ることができる。
【００３２】
さらに、コンタクト抵抗がトンネル効果により決定される場合においても、障壁が低ければ、同一ドーパント濃度では空乏層の幅も短くなり、半導体のドーパント濃度にばらつきが生じた場合においても、コンタクト抵抗の低抵抗化を安定して図ることが可能となる。
図３および図４は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
【００３３】
図３（ａ）において、半導体基板２１ａ上には絶縁層２１ｂが形成され、絶縁層２１ｂ上には単結晶半導体層２１ｃが形成されている。なお、半導体基板２１ａおよび単結晶半導体層２１ｃの材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができ、絶縁層２１ｂとしては、例えば、ＳｉＯ2、ＳＩＯＮまたはＳｉ3Ｎ4を用いることができる。また、絶縁層２１ｂ上に単結晶半導体層２１ｃが形成された半導体基板２１ａとしては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、半導体基板２１ａ以外にも、サファイア、ガラスまたはセラミックなどの絶縁性基板を用いるようにしてもよい。
【００３４】
そして、単結晶半導体層２１ｃの熱酸化を行うことにより、単結晶半導体層２１ｃ上にゲート絶縁膜２２を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜２２が形成された単結晶半導体層２１ｃ上に多結晶シリコン層および絶縁膜を順次積層し、フォトリソグラフィー技術およびドライエッチング技術を用いて、多結晶シリコン層および絶縁膜のパターニングを行うことにより、ゲート電極２３およびキャップ層２４をゲート絶縁膜２２上に形成する。そして、ゲート電極２３をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を単結晶半導体層２１ｃ内にイオン注入することにより、ゲート電極２３の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）層２５ａ、２５ｂを単結晶半導体層２１ｃに形成する。
【００３５】
次に、図３（ｂ）に示すように、ＣＶＤなどの方法により、ＬＤＤ層２５ａ、２５ｂが形成された単結晶半導体層２１ｃ上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２３の側壁にサイドウォール２６ａ、２６ｂをそれぞれ形成する。
次に、図３（ｃ）に示すように、エピタキシャル成長により、単結晶半導体層２７ａ、２７ｂをＬＤＤ層２５ａ、２５ｂ上に選択的に形成する。なお、単結晶半導体層２７ａ、２７ｂは、単結晶半導体層２１ｃとバンドギャップまたは電子親和力が異なるようにすることができ、単結晶半導体層２７ａ、２７ｂの材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳなどのＩＶ族元素、ＧａＡｓ、ＧａＮ、ＩｎＰ、ＧａＰなどのＩＩＩ−Ｖ族元素、ＺｎＳｅなどのＩＩ−ＶＩ族元素、あるいはＩＶ−ＶＩ族元素から選択することができる。特に、単結晶半導体層２１ｃとしてＳｉ、単結晶半導体層２７ａ、２７ｂとしてＳｉＧｅの組み合わせは格子整合を取り易く、単結晶半導体層２１ｃ上に単結晶半導体層２７ａ、２７ｂを安定して形成することができる。
【００３６】
次に、図４（ａ）に示すように、ゲート電極２３およびサイドウォール２６ａ、２６ｂをマスクとして、単結晶半導体層２７ａ、２７ｂが形成された単結晶半導体層２１ｃ内にＡｓ、Ｐ、Ｂなどの不純物をイオン注入することにより、サイドウォール２６ａ、２６ｂの側方にそれぞれ配置されるとともに、底面が絶縁層２１ｂに接触するようにして、高濃度不純物導入層からなるソース層２８ａおよびドレイン層２８ｂを単結晶半導体層２１ｃに形成する。
【００３７】
次に、図４（ｂ）に示すように、例えば、プラズマＣＶＤにより、ゲート電極２６上に層間絶縁膜２９を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いることにより、層間絶縁膜２９および単結晶半導体層２７ａ、２７ｂをそれぞれ介してソース層２８ａおよびドレイン層２８ｂをそれぞれ露出させる開口部３０ａ、３０ｂを形成する。
【００３８】
なお、ソース層２８ａおよびドレイン層２８ｂを露出させる場合、ソース層２８ａおよびドレイン層８２ｂがオーバーエッチングされていてもよく、ソース層２８ａおよびドレイン層２８ｂに凹部が形成されるようにしてもよい。また、ソース層２８ａおよびドレイン層２８ｂをオーバーエッチングする場合、ソース層２８ａおよびドレイン層２８ｂを貫通させて、開口部３０ａ、３０ｂの底が絶縁層２１ｂに到達するようにしてもよい。
【００３９】
ここで、開口部３０ａ、３０ｂを形成する際に、ソース層２８ａおよびドレイン層２８ｂを貫通させることにより、ソース層２８ａおよびドレイン層２８ｂが貫通しないように、オーバーエッチング量を制御したり、ソース層２８ａおよびドレイン層２８ｂの深さを確保したりする必要がなくなる。このため、単結晶半導体層２１ｃを薄膜化することが可能となり、電界効果型トランジスタを完全空乏モードで容易に動作させることが可能となる。
【００４０】
次に、図４（ｃ）に示すように、バリアメタル膜３１ａ、３１ｂをそれぞれ介して埋め込まれたプラグ３２ａ、３２ｂを開口部３０ａ、３０ｂ内にそれぞれ形成する。なお、バリアメタル膜３１ａ、３１ｂとしては、例えば、Ｔｉ／ＴｉＮからなる積層膜、プラグ３２ａ、３２ｂの材質としては、例えば、Ｗ、Ａｌ、Ｃｕまたは多結晶シリコンなどを用いることができる。
【００４１】
そして、プラグ３２ａ、３２ｂが形成された層間絶縁膜２９上に金属膜をスパッタし、フォトリソグラフィー技術およびエッチング技術を用いて、金属膜をパターニングすることにより、プラグ３２ａ、３２ｂにそれぞれ接続された金属配線層３３ａ、３３ｂを絶縁層２９上に形成する。
これにより、バンドギャップまたは電子親和力が互いに異なる単結晶半導体層２７ａおよびソース層２８ａの側壁にバリアメタル膜３１ａ、３１ｂを接触させることが可能となるとともに、バンドギャップまたは電子親和力が互いに異なる単結晶半導体層２７ｂおよびドレイン層２８ｂの側壁にバリアメタル膜３１ｂを接触させることが可能となる、このため、金属材料の仕事関数に対して複数のエネルギー障壁を持たせることが可能となり、コンタクトサイズを変更することなく、コンタクト抵抗を低減することが可能となる。
【００４２】
また、絶縁層２１ｂ上に単結晶半導体層２１ｃを形成することにより、ソース２８ａおよびドレイン層２８ｂが貫通した場合においても、開口部３０ａ、３０ｂにそれぞれ埋め込まれたプラグ３２ａ、３２ｂを介してソース２８ａおよびドレイン層２８ｂがショートすることを防止することが可能となるとともに、Ｎ型半導体領域とＰ型半導体領域とで金属配線層３３ａ、３３ｂの構成を変更することなく、Ｎ型半導体領域およびＰ型半導体領域におけるエネルギー障壁を低下させることが可能となる。
【００４３】
このため、単結晶半導体層２１ｃが薄膜化された場合においても、コンタクト構造の煩雑化を抑制しつつ、Ｎ型半導体領域およびＰ型半導体領域の両方に対して良好なコンタクト特性を得ることが可能となり、ＣＭＯＳ回路を効率よく作製することを可能として、デバイスの低消費電力化を図ることが可能となるとともに、電界効果型トランジスタを完全空乏モードで動作させることを可能として、電界効果型トランジスタ動作の高速化および低電圧化を図ることができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図３】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【図４】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００４５】
１、２１ａ  半導体基板、２１ｂ  絶縁層、７ａ、７ｂ、２１ｃ、２７ａ、２７ｂ  単結晶半導体層、２、２２  ゲート絶縁膜、３、２３  ゲート電極、４、２４  キャップ層、５ａ、５ｂ、２５ａ、２５ｂ  ＬＤＤ層、６ａ、６ｂ、２６ａ、２６ｂ  サイドウォールスペーサ、８ａ、２８ａ  ソース層、８ｂ、２８ｂ  ドレイン層、９、２９  層間絶縁膜、１０ａ、１０ｂ、３０ａ、３０ｂ  開口部、１１ａ、１１ｂ、３１ａ、３１ｂ  バリアメタル膜、１２ａ、１２ｂ、３２ａ、３２ｂ  プラグ、１３ａ、１３ｂ、３３ａ、３３ｂ  配線層
【図１】
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【図２】
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【図３】
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【図４】
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