(57)【要約】【課題】オフセットキャンセル機能を有する増幅回路に関し、小さいチップ占有面積でオフセットをキャンセルできる増幅回路を提供することを目的とする。【解決手段】  本発明は、差動増幅回路（１１１）により入力信号と、基準電圧（Ｖ0）との差に応じた出力信号を出力する増幅回路（１００）において、差動増幅回路（１１１）のオフセット電圧を検出し、検出したオフセット電圧に応じたディジタルデータを記憶し、記憶したディジタルデータに応じた電圧を差動増幅回路（１１１）の基準電圧（Ｖ0）として印加するディジタルオフセットキャンセル部（１１２）を有することを特徴とする。【選択図】  図１
2005109939.tif 000002
【特許請求の範囲】
【請求項１】
入力信号と基準電圧との差に応じた出力信号を出力する差動増幅回路を有する増幅回路において、
前記差動増幅回路のオフセット電圧を検出し、検出したオフセット電圧に応じたディジタルデータを記憶し、記憶したディジタルデータに応じた電圧を前記差動増幅回路の基準電圧として印加するディジタルオフセットキャンセル部を有することを特徴とする増幅回路。
【請求項２】
前記ディジタルオフセットキャンセル部は、前記差動増幅回路の出力と前記基準電圧との差分を検出する比較器と、
前記比較器の出力に応じてカウントを行うカウンタと、
前記比較器の出力が反転したときの前記カウンタの出力カウント値を記憶するレジスタと、
前記レジスタに記憶されたデータをアナログ信号に変換するディジタルアナログ変換器とを有することを特徴とする請求項１記載の増幅回路。
【請求項３】
前記差動増幅回路の出力を前記基準電圧となるようにしたときに、前記ディジタルオフセットキャンセル部の出力電圧と前記差動増幅回路の出力との差分に応じた電荷を蓄積し、増幅時に前記ディジタルオフセット部の出力電圧を補正するキャパシタを有することを特徴とする請求項１又は２記載の増幅回路。
【請求項４】
前記キャパシタは、所定期間毎にオフセット成分に応じて充放電されることを特徴とする請求項３記載の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は増幅回路に係り、特に、オフセットキャンセル機能を有する増幅回路に関する。
【背景技術】
【０００２】
近年、消費電流の低減、高精度の測定などにより微小電流を高精度に検出する回路が望まれている。このような回路では、微小電流を高精度に検出するため、微小電流を抵抗に流し、抵抗に発生する電圧を増幅回路により増幅して、増幅した信号によって微小電流を検出している。
【０００３】
図６は従来の増幅回路の一例のブロック構成図を示す。
【０００４】
従来のオフセットキャンセル機能を有する増幅回路１は、オペアンプ１１１、入力抵抗Ｒ11、帰還抵抗Ｒ13及びオフセットキャンセル用キャパシタＣ10、キャパシタＣ10を充放電させるためのスイッチＳＷ31〜ＳＷ34、ＳＷ41〜ＳＷ44を有する。増幅回路１は、通常動作時には、スイッチＳＷ31〜ＳＷ34がオンし、スイッチＳＷ41〜ＳＷ44がオフすることにより、オペアンプ１１１の反転入力端子に入力端子Ｔinから入力電圧Ｖinが印加され、非反転入力端子にキャパシタＣ10の充電電圧が印加され、キャパシタＣ10の充電電圧を基準電圧として入力電圧Ｖinを反転増幅し、出力端子Ｔoutから出力する。
【０００５】
キャパシタＣ10は、所定のサンプリング期間毎にオフセット成分をキャンセル可能とされた基準電圧となるように充電される。
【０００６】
サンプリング期間には、スイッチＳＷ31〜ＳＷ34がオフされ、スイッチＳＷ41〜ＳＷ44がオンされる。スイッチＳＷ31〜ＳＷ34がオフされ、ＳＷ41〜ＳＷ44がオンされることにより、オペアンプ１１１の非反転入力端子に基準電圧Ｖ0が印加され、反転入力端子と出力端子とが短絡され、出力端子に基準電圧にオフセット成分が重畳した電圧が出力される。
【０００７】
このとき、キャパシタＣ10の一端には、オペアンプ１１１の出力電圧が印加され、キャパシタＣ10の他端には、基準電圧Ｖ0が印加される。これにより、キャパシタＣ10には、オフセット成分に応じた電荷が充電される。
【０００８】
次に、通常動作に戻り、スイッチＳＷ31〜ＳＷ34がオンされ、スイッチＳＷ41〜ＳＷ44がオフされると、キャパシタＣ10の一端に基準電圧Ｖ0が印加され、キャパシタＣ10の他端の電圧がオペアンプ１１１の非反転入力端子に印加される。このため、オペアンプ１１１の非反転入力端子には、基準電圧Ｖ0からオフセット成分を減算した電圧が印加されることになる。したがって、オペアンプ１１１の出力からはオフセット成分がキャンセルされる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかるに、従来のオフセットキャンセル機能を有する増幅回路では、オフセットに応じた電荷を蓄積するために容量の大きなコンデンサが必要であり、増幅回路をＩＣ（integrated circuit）化した場合に、チップ占有面積が大きくなるなどの課題があった。
【００１０】
本発明は上記の点に鑑みてなされたもので、小さいチップ占有面積でオフセットをキャンセルできる増幅回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、入力信号と基準電圧（Ｖ0）との差に応じた出力信号を出力する差動増幅回路（１１１）を有する増幅回路（１００）において、差動増幅回路（１１１）のオフセット電圧を検出し、検出したオフセット電圧に応じたディジタルデータを記憶し、記憶したディジタルデータに応じた電圧を差動増幅回路（１１１）の基準電圧（Ｖ0）として印加するディジタルオフセットキャンセル部（１１２）を有することを特徴とする。
【００１２】
また、ディジタルオフセットキャンセル部（１１２）を、差動増幅回路（１１１）の出力と基準電圧（Ｖ0）との差分を検出する比較器（１２１）と、比較器（１２１）の出力に応じてカウントを行うカウンタ（１２２）と、比較器（１２１）の出力が反転したときのカウンタ（１２２）の出力カウント値を記憶するレジスタ（１２３）と、レジスタ（１２３）に記憶されたデータをアナログ信号に変換するディジタルアナログ変換器（１２４）とから構成したことを特徴とする。
【００１３】
さらに、本発明は、差動増幅回路（１１１）の出力を基準電圧（Ｖ0）となるようにしたときに、ディジタルオフセットキャンセル部（１１２）の出力電圧と差動増幅回路（１１１）の出力との差分に応じた電荷を蓄積し、増幅時にディジタルオフセット部（１１２）の出力電圧を補正するキャパシタ（Ｃ0）を設けたことを特徴とする。
【００１４】
また、本発明は、キャパシタ（Ｃ0）を所定期間毎にオフセット成分に応じて充放電させることを特徴とする。
【００１５】
なお、上記参照符号は、あくまでも参考であり、これによって、請求の範囲が限定されるものではない。
【発明の効果】
【００１６】
上述の如く、本発明によれば、ディジタルオフセットキャンセル部（１１２）によるオフセットの誤差分をキャパシタ（Ｃ0）によるアナログオフセットキャンセル部（１１２）によりキャンセルすることにより、ディジタルオフセットキャンセル部（１１２）の精度、すなわち、処理ビット数、及びキャパシタ（Ｃ0）の容量を大幅に小さくでき、オフセットキャンセルの精度を維持しつつ、オフセットキャンセル回路の占有面積を大幅に小さくでき、これによって、増幅回路全体の占有面積を大幅に小さくできる等の特長を有する。
【発明を実施するための最良の形態】
【００１７】
〔第１実施例〕
図１は本発明の第１実施例のブロック構成図を示す。
【００１８】
本実施例の増幅回路１００は、オペアンプ１１１、入力抵抗Ｒ11、Ｒ12、帰還抵抗Ｒ13、スイッチＳＷ11〜ＳＷ13、ディジタルオフセットキャンセル部１１２、コントローラ１１３から構成されている。
【００１９】
入力端子Ｔinには、入力信号が供給される。入力端子Ｔinに入力された入力信号は、入力抵抗Ｒ11、スイッチＳＷ11を介してオペアンプ１１１の反転入力端子に供給される。このとき、スイッチＳＷ11は、コントローラ１１３からの切換制御信号により、通常動作時にはオンし、オフセット電圧設定時にはオフされる。
【００２０】
オペアンプ１１１の非反転入力端子には、抵抗Ｒ12を通してディジタルオフセットキャンセル部１１２の出力電圧が供給される。また、オペアンプ１１１の反転入力端子と出力端子との間にはスイッチＳＷ12が接続されている。スイッチＳＷ12は、コントローラ１１３からの切換制御信号により、通常動作時にはオフされ、オフセット電圧設定時にはオンされる。
【００２１】
オペアンプ１１１の出力端子と、信号出力端子Ｔoutとの間には、スイッチＳＷ13が接続されている。スイッチＳＷ13は、コントローラ１１３からの切換制御信号により通常動作時にはオンされ、オフセット電圧設定時にはオフされる。また、信号出力端子Ｔoutとオペアンプ１１１の反転入力端子との間には帰還抵抗Ｒ13が接続される。
【００２２】
オペアンプ１１１は、通常動作時には、入力抵抗Ｒ11、Ｒ12、帰還抵抗Ｒ13、ディジタルオフセットキャンセル部１１２の出力電圧により反転増幅回路を構成する。ディジタルオフセットキャンセル部１１２は、オフセット電圧設定動作時にオフセットをキャンセルした基準電圧に応じたディジタルデータを記憶し、通常動作時には記憶されたディジタルデータをアナログ信号に変換して基準電圧としてオペアンプ１１１に供給する。
【００２３】
図２はディジタルオフセットキャンセル部１１２のブロック構成図を示す。
【００２４】
ディジタルオフセットキャンセル部１１２は、比較器１２１、カウンタ１２２、レジスタ１２３、ＤＡＣ（digital analog converter）１２４から構成されている。
【００２５】
比較器１２１には、オペアンプ１１１の出力が供給される。比較器１２１は、オペアンプ１１１の出力と基準電圧とを比較し、オペアンプ１１１の出力が基準電圧より小さいときにはその出力をハイレベル、オペアンプ１１１の出力が基準電圧より大きいときにはその出力をローレベルとする。比較器１２１の出力は、カウンタ１２２及びレジスタ１２３に供給される。
【００２６】
カウンタ１２２は、コントローラ１１３によりリセットされ、比較器１２２の出力がハイレベルの間、所定のクロックに基づいて出力カウント値をカウントアップし、比較器１２２の出力がローレベルの間、出力カウント値をカウントダウンする。カウンタ１２２のカウント値は、レジスタ１２３に供給される。
【００２７】
レジスタ１２３は、コントローラ１１３からのリセット信号によりリセットされ、カウンタ１２２からのカウント値をＤＡＣ１２４に出力し、比較器１２１の出力が反転したときにカウンタ１２２から供給されているカウント値を記憶する。レジスタ１２３から出力されたカウント値は、ＤＡＣ１２４に供給される。
【００２８】
ＤＡＣ１２４は、レジスタ１２３からのカウント値をアナログ信号に変換して、変換したアナログ信号に応じた電圧を、抵抗Ｒ12を介してオペアンプ１１１の非反転入力端子に供給する。オペアンプ１１１の出力が基準電圧より大きければカウンタ１２２のカウント値が小さくなり、よって、ＤＡＣ１２４の出力アナログ信号のレベルは小さくなり、また、オペアンプ１１１の出力が基準電圧より小さければカウンタ１２２の出力カウント値が小さくなり、よって、ＤＡＣ１２４の出力アナログ信号のレベルは大きくなる。これによって、オペアンプ１１１の出力が基準電圧となるようにオペアンプ１１１の非反転入力端子に供給される電圧が調整される。すなわち、オフセット成分がキャンセルされるように基準電圧が調整される。
【００２９】
次にコントローラ１１３の動作を説明する。
【００３０】
図３はコントローラ１１３の処理フローチャートを示す。
【００３１】
コントローラ１１３には、電源端子Ｔvinから電源電圧Ｖccが印加されており、ステップＳ１−１で電源端子Ｔvinに電源電圧Ｖccが印加されると、ステップＳ１−２で、スイッチＳＷ11〜ＳＷ13が図１に実線で示す状態、すなわち、スイッチＳＷ11、ＳＷ13がオフされ、スイッチＳＷ12がオンされるように、スイッチＳＷ11〜ＳＷ13に切換制御信号を供給する。また、コントローラ１１３は、ステップＳ１−３でディジタルオフセットキャンセル部１１２のカウンタ１２２、及び、レジスタ１２３をリセットする。
【００３２】
ディジタルオフセット部１１２は、オペアンプ１１１の出力電圧が基準電圧Ｖ0になるまでカウンタ１２２をアップ又はダウンカウントし、オペアンプ１１１の出力電圧が基準電圧Ｖ0になるカウント値を求め、レジスタ１２３に記憶する。
【００３３】
コントローラ１１３は、ディジタルオフセットキャンセル部１１２で出力電圧が基準電圧Ｖ0になるカウント値がレジスタ１２３に記憶されると、ステップＳ１−５で通常動作となるようにスイッチＳＷ11〜ＳＷ13を切り換える。スイッチＳＷ11〜ＳＷ13が通常動作、すなわち、図１に破線で示す、スイッチＳＷ11、ＳＷ13がオン、スイッチＳＷ12がオフとなる状態に切り換えられることにより、ディジタルオフセットキャンセル部１１２の出力電圧、すなわち、オフセット成分がキャンセルされた電圧を基準電圧として増幅が行われるので、精度よく増幅を行える。
【００３４】
なお、本実施例では、精度をあげるためには１２ビット程度のディジタルデータを処理する必要があり、これによって、ＩＣ化したときにチップ占有面積が大きくなる可能性がある。
〔第２実施例〕
図４は本発明の第２実施例のブロック構成図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明は省略する。
【００３５】
本実施例の増幅回路２００は、ディジタルオフセットキャンセル部１１２に付加して、キャパシタＣ0及びスイッチＳＷ21〜ＳＷ24を設け、ディジタルオフセットキャンセル部１１２の精度を４ビット程度に縮小し、その誤差をキャパシタＣ0によりアナログ的に補正することにより、ディジタルオフセットキャンセル部１１２の精度を１２ビット程度としたときと同等のオフセットキャンセル精度を得られるように構成されている。
【００３６】
キャパシタＣ0は、一端がスイッチＳＷ24及びスイッチＳＷ23に接続され、他端がディジタルオフセットキャンセル部１１２の出力に接続されている。キャパシタＣ0には、オペアンプ１１１の出力電圧とディジタルオフセットキャンセル部１１２の出力電圧との差分と、基準電圧Ｖ0との差分に応じた電荷が充電される。
【００３７】
スイッチＳＷ21は、ディジタルオフセットキャンセル部１１２とキャパシタＣ0との接続点と、オペアンプ１１１の出力との間に接続され、キャパシタＣ0の充放電の制御を行う。スイッチＳＷ21は、コントローラ２１３により、キャパシタＣ0へのアナログサンプリング処理時にオンされ、通常動作時及びディジタルオフセットキャンセル部１１２のディジタル値取得時にはオフされる。
【００３８】
また、スイッチＳＷ23は、コントローラ２１３により、基準電圧Ｖ0の、キャパシタＣ0の一端への供給を制御するためのスイッチであり、キャパシタＣ0へのアナログサンプリング処理時にオンされ、ディジタルオフセットキャンセル部１１２のディジタル値取得時及び通常動作時にはオフされる。
【００３９】
スイッチＳＷ22は、基準電圧Ｖ0とスイッチＳＷ24の選択出力とのいずれかを選択するためのスイッチであり、コントローラ２１３により、キャパシタＣ0へのアナログサンプリング処理時には基準電圧Ｖ0を選択出力し、ディジタルオフセットキャンセル部１１２のディジタル値取得時及び通常動作時にはキャパシタＣ0の一端の電位を選択出力する。
【００４０】
スイッチＳＷ24は、ディジタルオフセットキャンセル部１１２とキャパシタＣ0の一端のいずれかを選択し、スイッチＳＷ22に供給するスイッチであり、コントローラ２１３により、ディジタルオフセットキャンセル部１１２のディジタル値取得時及びキャパシタＣ0へのアナログサンプリング処理時には、ディジタルオフセットキャンセル部１１２の出力を選択し、通常動作時にはキャパシタＣ0の一端を選択出力する。
【００４１】
次にコントローラ２１３の動作を説明する。
【００４２】
図５はコントローラ２１３の処理フローチャートを示す。
【００４３】
コントローラ２１３は、ステップＳ２−１で、電源がオンすると、ステップＳ２−２でディジタルオフセットキャンセル部１１２を構成するカウンタ１２２及びレジスタ１２３をリセットする、次にコントローラ２１３は、スイッチＳＷ11、ＳＷ13をオフし、スイッチＳＷ12をオンするとともに、スイッチＳＷ21、ＳＷ23をオフ、スイッチＳＷ22、ＳＷ24をディジタルオフセットキャンセル部１１２の出力が抵抗Ｒ12を介してオペアンプ１１１の非反転入力端子に供給されるように切り換える。
【００４４】
これにより、ディジタルオフセットキャンセル部１１２が動作して、オペアンプ１１１の出力電圧が基準電圧Ｖ0になるまでカウンタ１２２をアップ又はダウンカウントし、オペアンプ１１１の出力電圧が基準電圧Ｖ0になるカウント値を求め、レジスタ１２３に記憶する。
【００４５】
コントローラ１１３は、ステップＳ２−４で、ディジタルオフセットキャンセル部１１２で出力電圧が基準電圧Ｖ0になるカウント値がレジスタ１２３に記憶されると、ステップＳ２−５でキャパシタＣ0へのアナログサンプリング処理を行うため、スイッチＳＷ21、ＳＷ23をオンし、スイッチＳＷ22を基準電圧Ｖ0が抵抗Ｒ12を介してオペアンプ１１１の非反転入力端子に供給されるように切換制御する。
【００４６】
これにより、オペアンプ１１１の非反転入力端子には、基準電圧Ｖ0が印加され、キャパシタＣ0の一端には基準電圧Ｖ0が印加され、キャパシタＣ0の他端にはオペアンプ１１１の出力電圧が印加される。これによって、キャパシタＣ0には、オペアンプ１１１の出力電圧とディジタルオフセットキャンセル部１１２の出力電圧との差分と、基準電圧Ｖ0との差分に応じた電圧が印加される。すなわち、キャパシタＣ0には、ディジタルオフセットキャンセル部１１２の出力電圧と基準電圧Ｖ0との誤差に応じた電圧が印加され、それに応じた電荷が充電される。
【００４７】
次に、コントローラ２１３は、ステップＳ２−６で通常動作を行うために、スイッチＳＷ12、ＳＷ21、ＳＷ23をオフし、スイッチＳＷ11、ＳＷ13をオンし、スイッチＳＷ22、ＳＷ24をキャパシタＣ0の一端が抵抗Ｒ12を介してオペアンプ１１１の非反転入力端子に印加されるように制御を行う。
【００４８】
これによって、オペアンプ１１１の非反転入力端子には、オフセットがキャンセルされるように補正された基準電圧が印加される。これにより、入力端子Ｔinに入力される入力信号は、オフセット成分がキャンセルされた状態で、反転増幅され、出力端子Ｔoutから出力される。
【００４９】
コントローラ２１３は、ステップＳ２−７で予め設定されたサンプリング期間が経過すると、ステップＳ２−８で電源端子Ｔvinを参照して、電源電圧Ｖccが切断されたか否かを判定する。コントローラ２１３は、ステップＳ２−８で電源電圧Ｖccが切断されていなければ、ステップＳ２−５に戻って再びキャパシタＣ0に、ディジタルオフセットキャンセル部１１２の出力電圧と基準電圧Ｖ0との誤差に応じた電圧が印加され、それに応じた電荷を充電する。また、コントローラ２１３は、ステップＳ２−８で電源電圧Ｖccが切断されると、処理を終了する。
【００５０】
本実施例によれば、ディジタルオフセットキャンセル部１１２とキャパシタＣ0とによりオフセット成分をキャンセルすることにより、例えば、１２ビットの処理を行うディジタルオフセットキャンセル部１１２を使用したときと同等の精度を得ようとすると、ディジタルオフセットキャンセル部１１２を４ビット構成とし、キャパシタＣ0の容量を１０〜２０ｐＦ程度で実現できる。よって、ディジタルオフセットキャンセル部１１２の回路規模を１／３程度にでき、また、キャパシタＣ0をキャパシタのみでオフセットをキャンセルする場合の数百ｐＦの数十分の１程度に設定できる。このため、増幅回路２００を半導体チップに搭載した場合、その占有面積を大幅に低減できる。このように、本実施例によれば、高精度を維持しつつ、占有面積を大幅に低減できる。
【００５１】
なお、上記実施例のディジタルオフセットキャンセル部１１２では、オペアンプ１１１の出力が基準電圧に近似するまで、カウンタを順次にカウントアップ又はカウントダウンさせることによりオフセットキャンセル値を求めたが、これに限定されるものではなく、例えば、いわゆる、２分探索法と呼ばれる手法を用いてもよい。２分探索法は、まず、カウンタ１２２を制御することにより、レジスタ１２３に最大値Ｖmaxの１／２の値１／２Ｖmaxをセットし、このときのオペアンプ１１１の出力を検出する。ここで、例えば、オペアンプ１１１の出力検出電圧が基準電圧より大きければ、カウンタ１２２をセットすることにより、最大値Ｖmaxの１／２の値１／２Ｖmaxの更に１／２の値１／４Ｖmaxをレジスタ１２３にセットし、オペアンプ１１１の出力を検出する。なお、オペアンプ１１１の出力が基準電圧より小さければ、カウンタ１２２を制御することにより、最大値Ｖmaxと最大値Ｖmaxの１／２の値１／２Ｖmaxとの間の値３／４Ｖmaxをレジスタ１２３にセットし、オペアンプ１１１の出力を検出する。
【００５２】
さらに、レジスタ１２３に１／４Ｖmaxをセットしたとき、オペアンプ１１１の出力が基準電圧より大きければ、カウンタ１２２を制御することにより最大値Ｖmaxの１／４の値１／４Ｖmaxの更に１／２の値１／８Ｖmaxをレジスタ１２３にセットし、小さければ、１／８Ｖmaxと１／４Ｖmaxとの間の値２／８Ｖmaxをセットする。２分探索法では、上記動作をオペアンプ１１１の出力が基準電圧に近似するまで、順次に繰り返すことにより、レジスタ１２３の値を決定する。
【００５３】
上記２分探索法を用いることにより、オペアンプ１１１の出力が基準電圧に近似する値を高速に求めることができる。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１実施例のブロック構成図である。
【図２】ディジタルオフセットキャンセル部１１２のブロック構成図である。
【図３】コントローラ１１３の処理フローチャートである。
【図４】本発明の第２実施例のブロック構成図である。
【図５】コントローラ２１３の処理フローチャートである。
【図６】従来の一例のブロック構成図である。
【符号の説明】
【００５５】
１００、２００  増幅回路
１１１  オペアンプ、１１２  ディジタルオフセットキャンセル部
１１３、２１３  コントローラ
１２１  比較器、１２２  カウンタ、１２３  レジスタ、１２４  ＤＡＣ
ＳＷ11〜ＳＷ13、ＳＷ21〜ＳＷ24  スイッチ、Ｒ11〜Ｒ13  抵抗
【図１】
2005109939.tif 000003
【図２】
2005109939.tif 000004
【図３】
2005109939.tif 000005
【図４】
2005109939.tif 000006
【図５】
2005109939.tif 000007
【図６】
2005109939.tif 000008