(57)【要約】【課題】  内部電極と端子電極間における耐電圧不良やショート不良が少なく、かつ内部電極面積を最大限大きくして静電容量の大容量化に対応出来る積層セラミックコンデンサを提供する。【解決手段】  内部電極は端子電極との接続部に対向する角部において湾曲しており、積層体は稜線部に曲面を有しており、内部電極の角部の曲率半径をＲｄ、積層体の稜線部の曲率半径をＲｓ、内部電極と誘電体層との直線部分におけるギャップをＧとしたとき、Ｒｓ≦Ｒｄ＋Ｇであることを特徴とする積層セラミックコンデンサ。【選択図】  図１
2005259772.tif 000002
【特許請求の範囲】
【請求項１】
誘電体層と内部電極とが複数交互に積層された積層体と、
前記積層体の両端部で前記内部電極とそれぞれ接続する端子電極対とを含む積層セラミックコンデンサであって、
前記内部電極の積層面内の角部の曲率半径をＲｄ、
前記積層体の稜線部の曲率半径をＲｓ、
前記内部電極と前記誘電体層との積層面内の直線部におけるギャップをＧとしたとき、
Ｒｓ≦Ｒｄ＋Ｇであり、
Ｒｄは前記内部電極の積層面内における短辺の１〜２５％
であることを特徴とする積層セラミックコンデンサ。
【請求項２】
前記ギャップＧが、前記誘電体１層当りの厚みの２倍以上であり、
前記積層体長辺の５％以下であることを特徴とする請求項１記載の積層セラミックコンデンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミックコンデンサに関するものである。
【背景技術】
【０００２】
積層セラミックコンデンサは、内部電極と誘電体層とを複数交互に積層させたセラミック積層体からなり、内部電極の一端は延出しており、積層チップ素体の両端部に形成された端子電極とそれぞれ複数交互に電気的に接続されている。端子電極との接続部分を除き、内部電極と誘電体層との外周縁に所定のギャップが設けられ、セラミック素体の稜線部分（外周部及び角部）や内部電極の角部には円弧状の丸みを付けた積層セラミックコンデンサが下記の文献に開示されている。
【特許文献１】特開２０００−１２４０６４号公報
【特許文献２】特開２０００−１１４０９７号公報
【特許文献３】特開平９−１２９４１６号公報
【特許文献４】実開平４−９２６２４号公報
【特許文献５】実開昭５８−５６４３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
近年、積層セラミックコンデンサは、小型化，静電容量の大容量化のニーズが多いことから、誘電体１層当りの厚みや保護層の厚みを出来るだけ薄くして誘電体層の積層数を増やし、さらに内部電極の面積を可能な限り大きくして静電容量の大容量化に対応している。一方、チップコンデンサの製造工程中において、積層体同志の衝突による角部の割れ、欠け、クラックなどを防止するため、積層体の稜線部分に断面円弧状の丸みを付けることが知られている。
【０００４】
しかし、積層体に付ける丸みが大きくなると、内部電極の角部分において端子電極と内部電極との距離が近くなり、耐電圧不良やショート不良の原因となる。また、内部電極の角部には電流が集中するため、特に内部電極の角部において耐電圧不良が発生しやすい。
【０００５】
上記課題を解決するために、内部電極の角部にも円弧状の丸みを設ける手法がとられるが、内部電極の角部における丸みが大きすぎると内部電極面積が減少して大きな静電容量が得られない。
【０００６】
一方、端子電極と接続する内部電極と対向する端子電極との間には一定のギャップを設けているが、このギャップが小さすぎると耐電圧不良やショート不良が発生し、逆に、ギャップが大きすぎると内部電極面積が減少して大きな静電容量が得られない。
【０００７】
そこで、本発明は、内部電極と端子電極間における耐電圧不良やショート不良が少なく、かつ内部電極面積を最大限大きくして静電容量の大容量化に対応出来る積層セラミックコンデンサを提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するための本発明の積層セラミックコンデンサは、誘電体層と内部電極とが複数交互に積層された積層体と、積層体の両端部で内部電極とそれぞれ接続された端子電極対で構成され、内部電極は端子電極との接続部に対向する角部が湾曲しており、さらに積層体は稜線部に曲面を有している。また、内部電極の角部の曲率半径をＲｄ、積層体の稜線部の曲率半径をＲｓ、内部電極と前記誘電体層との直線部分におけるギャップをＧとしたとき、Ｒｓ≦Ｒｄ＋Ｇ（Ｒｄは、前記内部電極短辺の１〜２５％）であることを特徴とする。
【０００９】
本発明の他の積層セラミックコンデンサは、内部電極と誘電体層との直線部分のギャップが、誘電体１層当りの厚みの２倍以上であり、積層体長辺の５％以下であることを特徴としている。
【発明の効果】
【００１０】
本発明の積層セラミックコンデンサにより、積層セラミックコンデンサの耐電圧不良やショート不良が少なくなり、かつ内部電極面積を可能な限り大きくして静電容量の大容量化を図ることが出来る。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の積層セラミックコンデンサを図面に基づいて詳説する。
図１および図２は、本発明の一実施形態である積層セラミックコンデンサの積層体部分における平面断面図、図３はその積層セラミックコンデンサの縦断面図、図４はその積層セラミックコンデンサの一部破断斜視図である。
【００１２】
積層体１は、チタン酸バリウムを主成分とした誘電体セラミック材料から成る複数の誘電体層２、２′が積層されて構成されている。そして、この積層体の層間には、第１の内部電極３および第２の内部電極４が交互に配置されている。第１及び第２の内部電極３，４は、例えばＮｉなどの卑金属材料、あるいはＰｄやＡｇ−Ｐｄ合金などの貴金属材料などからなる。
【００１３】
積層体１の両端面には、第１の端子電極５、第２の端子電極６がそれぞれ形成される。
そして、第１の内部電極３は誘電体層２上に形成され、端子電極５との接続部以外にそれぞれギャップＧ１、Ｇ２、Ｇ３を有している。また、第２の内部電極４は、第１の内部電極３が形成された誘電体層間と隣接する層間に配置される。そして、第２の内部電極４は誘電体層２′上に形成され、端子電極６との接続部以外にそれぞれギャップＧ４、Ｇ５、Ｇ６を有している。
【００１４】
第１の内部電極３は、第1の端子電極５に対向する角部に曲率半径Ｒｄの丸みを備えている。また、第２の内部電極４は、第2の端子電極６に対向する角部に曲率半径Ｒｄの丸みを備えている。そして、積層体１の稜線部分（角部、隅部）は、割れや欠けやクラックを防止するため、曲率半径Ｒｓの丸みを備えている。
【００１５】
端子電極５，６は、下地導体膜とめっき層とで構成されている。第１の端子電極５は、複数の第１の内部電極３と接続し、積層体１の一方の端面、即ち左側の端面を中心に、その端面と隣接する４つの面の端部よりに形成されている。
【００１６】
第２の端子電極６は、複数の第２の内部電極４と接続し、積層体１の他方の端面、即ち右側の端面を中心に、その端面と隣接する４つの面の端部よりに形成されている。
【００１７】
本実施形態においては、積層体の稜線部分における曲率半径をＲｓ、内部電極に設けた曲率半径をＲｄ、内部電極と誘電体層との直線部分におけるギャップをＧ（Ｇ１、Ｇ２、Ｇ３、Ｇ４、Ｇ５、Ｇ６）としたとき、すべてのＧに対してＲｓ≦Ｒｄ＋Ｇであり、内部電極３、４の角部分の曲率半径Ｒｄは、内部電極短辺Ｗｄの１〜２５％である。
【００１８】
さらに、本実施形態においては、内部電極と誘電体層との直線部分におけるギャップをＧ（Ｇ１、Ｇ２、Ｇ３、Ｇ４、Ｇ５、Ｇ６）としたとき、すべてのＧは誘電体１層当たりの厚みｔの２倍以上であり、かつセラミック素体長辺Lの５％以下である。
【００１９】
上記構成の積層セラミックコンデンサ１０は、以下のように作製する。
【００２０】
まず、誘電体材料からなる２種類のセラミックグリーンシートを用意する。１つのセラミックグリーンシートは、保護層の誘電体層２ａ、２ｚとなるグリーンシートであり、もう１つのセラミックグリーンシートは保護層に挟まれる誘電体層２、２′となるセラミックグリーンシートである。
【００２１】
ここで、各セラミックグリーンシートは、複数の積層セラミックコンデンサとなる素子領域が縦横に配列されているが、１つの素子領域について説明する。
【００２２】
初めに、保護層の誘電体層２ａ、２ｚとなるセラミックグリーンシートを除いて、誘電体層２、２′となるグリーンシート上に、第１の内部電極３となる導体膜、または第２の内部電極４となる導体膜を、例えば金属粉末を有する導電性ペーストの印刷などにより形成する。ここで、内部電極３，４はグリーンシート面内に、グリーンシート面積よりも小さく、ギャップをもって印刷される。また、内部電極３は端子電極と接続しない角部において丸みを形成して印刷する。同様に、第２の内部電極４は端子電極と接続しない角部において丸みを形成して印刷する。
【００２３】
次に、第１及び第２の内部電極３，４が印刷されたグリーンシートを、順次交互に積層する。すなわち、最下面には保護層となる誘電体層２ｚのグリーンシートを用い、その上に第２の内部電極４となる導体膜を形成したグリーンシート、さらにその上に第１の内部電極３となる導体膜を形成したグリーンシートを交互に積層し、最上面には、保護層となる誘電体層２ａのグリーンシートを積層し、圧着する。
【００２４】
次に、このグリーンシートの積層体を、所定素子領域に応じて所定寸法に切断して積層体となる未焼成のチップ状積層体を形成する。
【００２５】
次に、この未焼成のチップ状積層体を所定の雰囲気、温度で焼成する。これによって、未焼成のチップ状積層体を構成する誘電体層となるグリーンシート、保護層２ａ、２ｚ、内部電極３，４は焼成処理され、一体焼結積層体となる。
【００２６】
その後、焼成された一体焼結積層体をバレル研磨加工する。これによって積層体１の稜線部分は曲面になる。
【００２７】
次に、積層体１の第１の内部電極が露出した端面に端子電極５を、第２の内部電極４が露出した端面に端子電極６を形成する。具体的には、積層体１の端面部分をＡｇ、Ａｇ−Ｐｄ合金、Ｃｕなどの導電性ペースト槽内に浸漬（ディッピング）して、積層体１の端面付近に導電性ペーストを塗布する。そして塗布した導電性ペーストを焼き付けて下地導体膜を形成し、その表面にＮｉ、Ｓｎ、Ｓｎ−Ｐｂ合金などの材料からなるめっき層を形成する。
【００２８】
以上、本実施形態について説明してきたが、本発明は上述した実施形態に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々に改変することが出来る。以下、本発明をさらに詳細な実施例に基づき説明するが、本発明はこれら実施例に限定されない。
【実施例】
【００２９】
（実施例１）
２０１２形状（２．００×１．２５×１．２５ｍｍ）の積層セラミックコンデンサを作製し、誘電体層厚みを２．５μｍ、内部電極と誘電体層との直線部分におけるすべてのギャップＧ（Ｇ１、Ｇ２，Ｇ３、Ｇ４、Ｇ５、Ｇ６）を１０μｍ、内部電極の曲率半径Ｒｄを２００μｍとして、積層体の曲率半径Ｒｓを５０〜２３０μｍに変化させた試料を作製し、ショート不良率、耐電圧不良率、静電容量を調べた。
【００３０】
具体的には、チタン酸バリウムを主成分とするセラミック粉末と焼成助材、分散剤、バインダ等を添加して誘電体ペーストを調製し、これを用いて通常のシート作製方法によりセラミックグリーンシートを作製し、このグリーンシート上に内部電極（Ｎｉペースト）をスクリーン印刷方法により形成した。内部電極形成したセラミックグリーンシートを３００層積層し、熱圧着、切断し、未焼成状態のチップ状積層体を得た。ここで積層方向の上下には保護層として内部電極を形成していないグリーンシートを積層した。
【００３１】
次に、この未焼成状態のチップ状積層体を３００℃×１０時間で脱脂した後、還元雰囲気中、１１００〜１４００℃で一体焼成した。
【００３２】
そして、この焼結された積層体の稜線部分が表１に示す曲率半径となるようにバレル研磨加工を施した。その後、積層体の端面部分に端子電極（Ｃｕペースト）の印刷焼付けを行い、通常の電解めっき法によりＮｉおよびＳｎめっきを被着させた。
【００３３】
【表１】
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表１より、積層体の稜線部分における曲率半径Ｒｓが、内部電極に設けた曲率半径Ｒｄと、内部電極と誘電体層との直線部分のギャップＧの合計（２１０μｍ）以下の場合には、ショート不良及び耐電圧不良は発生しなかった。しかし、２１０μｍを超えるとこれらの不良が発生した。
【００３４】
次に、誘電体層厚みを２．５μｍ、内部電極と誘電体層との直線部分のすべてのギャップＧ（Ｇ１、Ｇ２、Ｇ３、Ｇ４、Ｇ５、Ｇ６）および曲線部分のギャップを１０μｍにして、内部電極の曲率半径Ｒｄを８〜４００μｍと変化させた試料を作製し、ショート不良率、耐電圧不良率、静電容量を調べた。
【００３５】
【表２】
2005259772.tif 000004
表２より、内部電極の角部分の曲率半径Ｒｄが内部電極の短辺Ｗｄ（１２３０μｍ）の１．０％未満では、内部電極の角部分に電流が集中し、コンデンサの耐電圧不良が大きく増加した。一方、内部電極の角部分の曲率半径Ｒｄが内部電極の短辺の２５％を超えると、静電容量は大幅に低下した。
【００３６】
以上より、積層体の稜線部分における曲率半径ＲｓをＲｓ≦Ｒｄ＋Ｇとし、さらに内部電極の角部分の曲率半径Ｒｄが、内部電極における短辺Ｗｄの１〜２５％の範囲にすることによって、ショート不良及び耐電圧不良を低減し、なおかつ必要な静電容量を確保出来ることがわかった。
（実施例２）
次に、内部電極の角部分の曲率半径Ｒｄを１２０μｍにして、内部電極と誘電体層との直線部分におけるすべてのギャップＧ（Ｇ１、Ｇ２、Ｇ３、Ｇ４、Ｇ５、Ｇ６）および曲線部分のギャップを３〜２００μｍと変化させた試料を作製し、ショート不良率、耐電圧不良率、静電容量を調べた。
【００３７】
【表３】
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表３より、内部電極と誘電体層との直線部分におけるすべてのギャップＧが、誘電体層厚みｔの２倍よりも小さいと、ショート不良や耐電圧不良が大きくなり、ギャップＧが積層体長さL（２０００μｍ）の５％を超えると、静電容量は大幅に低下した。
【００３８】
以上より、内部電極と誘電体層との直線部分におけるすべてのギャップＧが、誘電体層厚みｔの２倍以上であり、積層体長さL（２０００μｍ）の５％以下の範囲において、ショート不良及び耐電圧不良を低減し、なおかつ必要な静電容量を確保出来ることがわかった。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施形態における積層セラミックコンデンサの、第１の内部電極が形成された積層体部分の平面断面図である。
【図２】本発明の一実施形態における積層セラミックコンデンサの、第２の内部電極が形成された積層体部分の平面断面図である。
【図３】本発明の一実施形態における積層セラミックコンデンサの縦断面図である。
【図４】本発明の一実施形態における積層セラミックコンデンサの一部破断斜視図である。
【符号の説明】
【００４０】
１：          積層体
２，２′  ：  誘電体層
２ａ，２ｚ：  保護層
３：          第１の内部電極
４：          第２の内部電極
５：          第１の端子電極
６：          第２の端子電極
１０：        積層セラミックコンデンサ
Ｇ１〜Ｇ６：  内部電極と誘電体層との直線部分のギャップ
Ｌ：          積層体の長辺
ｔ：          誘電体１層当りの厚み
Ｒｄ：        内部電極の曲率半径
Ｒｓ：        積層体の曲率半径
Ｗｄ：        内部電極の短辺
【図１】
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【図２】
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【図３】
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【図４】
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