(57)【要約】【課題】ソースとドレインを入れ替えたときのトランジスタ動作に対称性を有するＭＩＳトランジスタを備えた半導体装置を提供する。【解決手段】半導体基板１上にゲート絶縁膜５及びゲート電極６ａ、６ｂを形成する。その後、ロジック部形成領域ＡｒｅａＬを覆うレジスト７を形成した後、ＳＲＡＭ部形成領域ＡｒｅａＳにゲート電極６ａをマスクにして不純物をイオン注入してＳＲＡＭ用ｎ型エクステンション領域８を形成する。その後、ゲート電極６ａ、６ｂの側面上にオフセットスペーサ９ａ、９ｂを形成する。その後、ＳＲＡＭ部形成領域ＡｒｅａＳを覆うレジスト１０を形成した後、ロジック部形成領域ＡｒｅａＬにゲート電極６ｂ及びオフセットスペーサ９ｂをマスクにして不純物をイオン注入してロジック用ｎ型エクステンション領域１１を形成する。【選択図】図２
2005259744.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の第１の領域に形成された第１のＭＩＳトランジスタと、上記半導体基板の第２の領域に形成された第２のＭＩＳトランジスタとを有する半導体装置において、
上記第１のＭＩＳトランジスタは、
上記第１の領域上に形成された第１のゲート絶縁膜と、
上記第１のゲート絶縁膜上に形成された第１のゲート電極と、
上記第１のゲート電極の両側方下に位置する上記第１の領域に形成された第２導電型の第１のエクステンション領域とを備え、
上記第２のＭＩＳトランジスタは、
上記第２の領域上に形成された第２のゲート絶縁膜と、
上記第２のゲート絶縁膜上に形成された第２のゲート電極と、
上記第２のゲート電極の両側方下に位置する上記第２の領域に形成された第２導電型の第２のエクステンション領域とを備え、
上記第１のゲート電極と上記第１のエクステンション領域とのゲート長方向におけるオーバーラップ幅は、上記第２のゲート電極と上記第２のエクステンション領域とのゲート長方向におけるオーバーラップ幅に比べて広く形成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
上記第１のＭＩＳトランジスタは、ＳＲＡＭ回路に用いられており、
上記第２のＭＩＳトランジスタは、ロジック回路に用いられていることを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
上記第１のエクステンション領域は、上記第２のエクステンション領域に比べて拡散深さが浅く形成されていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置において、
上記第１のＭＩＳトランジスタは、
上記第１のゲート電極の側面上に形成された第１のオフセットスペーサと、
上記第１のゲート電極の側面上に形成された上記第１のオフセットスペーサを挟んで形成された第１のサイドウォールと、
上記第１のサイドウォールの側方下に位置する上記第１の領域に形成された第２導電型の第１のソース・ドレイン領域とをさらに備え、
上記第２のＭＩＳトランジスタは、
上記第２のゲート電極の側面上に形成された第２のオフセットスペーサと、
上記第２のゲート電極の側面上に形成された上記第２のオフセットスペーサを挟んで形成された第２のサイドウォールと、
上記第２のサイドウォールの側方下に位置する上記第２の領域に形成された第２導電型の第２のソース・ドレイン領域とをさらに備えていることを特徴とする半導体装置。
【請求項５】
第１導電型の半導体基板の第１の領域に形成された第１のＭＩＳトランジスタと、上記半導体基板の第２の領域に形成された第２のＭＩＳトランジスタとを有する半導体装置の製造方法において、
上記第１の領域上に第１のゲート絶縁膜を形成するとともに、上記第２の領域上に第２のゲート絶縁膜を形成する工程（ａ）と、
上記第１のゲート絶縁膜上に第１のゲート電極を形成するとともに、上記第２のゲート絶縁膜上に第２のゲート電極を形成する工程（ｂ）と、
上記第１のゲート電極をマスクにして、上記第１の領域のみに、第２導電型の第１の不純物を選択的にイオン注入して第１のエクステンション領域を形成する工程（ｃ）と、
上記第２のゲート電極をマスクにして、上記第２の領域に、第２導電型の第２の不純物をイオン注入して第２のエクステンション領域を形成する工程（ｄ）とを備え、
上記第１のゲート電極と上記第１のエクステンション領域とのゲート長方向におけるオーバーラップ幅は、上記第２のゲート電極と上記第２のエクステンション領域とのゲート長方向におけるオーバーラップ幅に比べて広く形成することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
上記第１のＭＩＳトランジスタは、ＳＲＡＭ回路に用いられており、
上記第２のＭＩＳトランジスタは、ロジック回路に用いられていることを特徴とする半導体装置の製造方法。
【請求項７】
請求項５又は６記載の半導体装置の製造方法において、
上記第１のエクステンション領域は、上記第２のエクステンション領域に比べて拡散深さを浅く形成することを特徴とする半導体装置の製造方法。
【請求項８】
請求項５〜７のうちのいずれか１項に記載の半導体装置の製造方法において、
上記工程（ｃ）の後で上記工程（ｄ）の前に、上記第１のゲート電極及び上記第２のゲート電極の側面上にそれぞれオフセットスペーサを形成する工程を有し、
上記工程（ｄ）では、上記第２のゲート電極及び上記オフセットスペーサをマスクにして、上記第２の不純物をイオン注入して上記第２のエクステンション領域を形成することを特徴とする半導体装置の製造方法。
【請求項９】
請求項５〜８のうちのいずれか１項に記載の半導体装置の製造方法において、
上記工程（ｄ）の後に、上記第１のゲート電極の側面上に第１のサイドウォールを形成するとともに、上記第２のゲート電極の側面上に第２のサイドウォールを形成する工程（ｅ）と、
上記第１のゲート電極及び上記第１のサイドウォールをマスクにして、上記第１の領域に、第２導電型の第３の不純物をイオン注入して第１のソース・ドレイン領域を形成するとともに、上記第２のゲート電極及び上記第２のサイドウォールをマスクにして、上記第２の領域に、上記第３の不純物をイオン注入して第２のソース・ドレイン領域を形成する工程（ｆ）と
をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項５〜９のうちのいずれか１項に記載の半導体装置の製造方法において、
上記工程（ｃ）では、第１の不純物を注入エネルギー１ｋｅＶ以下でイオン注入して上記第１のエクステンション領域を形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項５〜１０のうちのいずれか１項に記載の半導体装置の製造方法において、
上記第１の不純物をイオン注入する際のチルト角は、上記第２の不純物をイオン注入する際のチルト角に比べて大きくすることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特にＳＲＡＭセルの誤動作を抑制するためにＳＲＡＭ回路に用いるＭＩＳトランジスタのソースとドレインを入れ替え時の特性変動を低減できるものである。
【背景技術】
【０００２】
近年のＬＳＩ開発においては、ＭＩＳトランジスタの微細化に伴い、ゲート電極とドレイン領域との間の容量低減及び短チャネル効果の抑制を目的として、ゲート電極の側面上にオフセットスペーサと呼ばれる薄膜を形成した後、オフセットスペーサ越しにイオン注入を行なって、ソース領域及びドレイン領域の一部となるエクステンション領域を形成することが検討されている（例えば、特許文献１参照）。
【０００３】
図３（ａ）〜（ｃ）は、従来の半導体装置の製造工程を示す断面図である。図中において、左半分にＳＲＡＭ部形成領域ＡｒｅａＳ、右半分にロジック部形成領域ＡｒｅａＬを示す。
【０００４】
まず、図３（ａ）に示す工程で、ｐ型の半導体基板１０１に選択的にトレンチ型の素子分離領域１０２を形成する。その後、素子分離領域１０２に囲まれたＳＲＡＭ部形成領域ＡｒｅａＳの半導体基板１０１からなる活性領域上に、ゲート絶縁膜１０３及びＳＲＡＭ用ゲート電極１０４ａを形成する。同時に、ロジック部形成領域ＡｒｅａＬの半導体基板１０１からなる活性領域上に、ゲート絶縁膜１０３及びロジック用ゲート電極１０４ｂを形成する。
【０００５】
次に、図３（ｂ）に示す工程で、ＳＲＡＭ用ゲート電極１０４ａ及びロジック用ゲート電極１０４ｂの側面上に、オフセットスペーサ１０５ａ、１０５ｂを形成する。その後、ＳＲＡＭ用ゲート電極１０４ｂ及びオフセットスペーサ１０５ａをマスクにして、ＳＲＡＭ部形成領域ＡｒｅａＳの活性領域に、ｎ型不純物をイオン注入してＳＲＡＭ用ｎ型エクステンション領域１０６ａを形成する。同時に、ロジック用ゲート電極１０４ｂ及びオフセットスペーサ１０５ｂをマスクにして、ロジック部形成領域ＡｒｅａＬの活性領域に、ｎ型不純物をイオン注入してロジック用ｎ型エクステンション領域１０６ｂを形成する。
【０００６】
次に、図３（ｃ）に示す工程で、ＳＲＡＭ用ゲート電極１０４ａ及びロジック用ゲート電極１０４ｂの側面上に、オフセットスペーサ１０５ａ、１０５ｂを挟んでサイドウォール１０７ａ、１０７ｂを形成する。その後、ゲート電極１０４ａ、１０４ｂ、オフセットスペーサ１０５ａ、１０５ｂ及びサイドウォール１０７ａ、１０７ｂをマスクにして、ｎ型不純物をイオン注入して、ソース・ドレイン領域１０８ａ、１０８ｂを形成する。
【０００７】
この構成によれば、ＳＲＡＭ用ゲート電極１０４ａとＳＲＡＭ用ｎ型エクステンション領域１０６ａとのオーバーラップ量、及び、ロジック用ゲート電極１０４ｂとロジック用ｎ型エクステンション領域１０６ｂとのオーバーラップ量を低減することができるため、容量低減及び短チャネル効果の抑制を図ることができる。
【特許文献１】特開２０００−２１６３７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記のような従来の半導体装置の製造方法では、下記のような不具合があった。
【０００９】
すなわち、図３（ｂ）に示す工程で、ｎ型エクステンション領域１０６ａ、１０６ｂを形成する際、オフセットスペーサ１０５ａ、１０５ｂのウェハ面内における厚さばらつき、イオン注入時のウェハ面内における注入角度のばらつき、及び、装置設定時のばらつきによって、ソース・ドレイン領域の一方側と他方側とでｎ型エクステンション領域１０６ａ、１０６ｂとゲート電極１０４ａ、１０４ｂとのオーバーラップ量に差が生じることがある。このため、ＭＩＳトランジスタの微細化に伴い、そのオーバーラップ量が小さくなった場合、ソース・ドレイン領域の一方側と他方側を入れ替えた時の電流量が異なるため、ソース・ドレイン領域の一方側と他方側とを入れ替え時のトランジスタ動作の非対称性が問題になっている。すなわち、ソース・ドレイン領域の一方側の領域をソースとし他方側の領域をドレインとした場合のトランジスタ特性と、ソース・ドレイン領域の一方側の領域をドレインとし他方側の領域をソースとした場合（以下、「ソースとドレインを入れ替え」と称す）のトランジスタ特性において差が生じる。
【００１０】
特にＳＲＡＭセルにおいては、ソースとドレインを入れ替え時のトランジスタ動作の非対称性は、読み出し時の誤動作となる可能性があり、ソースとドレインを入れ替えた場合のトランジスタ特性の変化量を最小限に抑えることは、ＳＲＡＭセルを有する半導体装置において非常に重要な課題となっている。
【００１１】
本発明の目的は、ソースとドレインを入れ替えたときのトランジスタ動作に対称性を有するＭＩＳトランジスタと、容量低減及び短チャネル効果が抑制されたＭＩＳトランジスタを備えた半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１２】
本発明の半導体装置は、第１導電型の半導体基板の第１の領域に形成された第１のＭＩＳトランジスタと、上記半導体基板の第２の領域に形成された第２のＭＩＳトランジスタとを有する半導体装置において、上記第１のＭＩＳトランジスタは、上記第１の領域上に形成された第１のゲート絶縁膜と、上記第１のゲート絶縁膜上に形成された第１のゲート電極と、上記第１のゲート電極の両側方下に位置する上記第１の領域に形成された第２導電型の第１のエクステンション領域とを備え、上記第２のＭＩＳトランジスタは、上記第２の領域上に形成された第２のゲート絶縁膜と、上記第２のゲート絶縁膜上に形成された第２のゲート電極と、上記第２のゲート電極の両側方下に位置する上記第２の領域に形成された第２導電型の第２のエクステンション領域とを備え、上記第１のゲート電極と上記第１のエクステンション領域とのゲート長方向におけるオーバーラップ幅は、上記第２のゲート電極と上記第２のエクステンション領域とのゲート長方向におけるオーバーラップ幅に比べて広く形成されている。
【００１３】
上記半導体装置において、上記第１のＭＩＳトランジスタは、ＳＲＡＭ回路に用いられており、上記第２のＭＩＳトランジスタは、ロジック回路に用いられている。
【００１４】
また、半導体装置において、上記第１のエクステンション領域は、上記第２のエクステンション領域に比べて拡散深さが浅く形成されている。
【００１５】
また、上記半導体装置において、上記第１のＭＩＳトランジスタは、上記第１のゲート電極の側面上に形成された第１のオフセットスペーサと、上記第１のゲート電極の側面上に形成された上記第１のオフセットスペーサを挟んで形成された第１のサイドウォールと、上記第１のサイドウォールの側方下に位置する上記第１の領域に形成された第２導電型の第１のソース・ドレイン領域とをさらに備え、上記第２のＭＩＳトランジスタは、上記第２のゲート電極の側面上に形成された第２のオフセットスペーサと、上記第２のゲート電極の側面上に形成された上記第２のオフセットスペーサを挟んで形成された第２のサイドウォールと、上記第２のサイドウォールの側方下に位置する上記第２の領域に形成された第２導電型の第２のソース・ドレイン領域とをさらに備えている。
【００１６】
本発明の半導体装置の製造方法は、第１導電型の半導体基板の第１の領域に形成された第１のＭＩＳトランジスタと、上記半導体基板の第２の領域に形成された第２のＭＩＳトランジスタとを有する半導体装置の製造方法において、上記第１の領域上に第１のゲート絶縁膜を形成するとともに、上記第２の領域上に第２のゲート絶縁膜を形成する工程（ａ）と、上記第１のゲート絶縁膜上に第１のゲート電極を形成するとともに、上記第２のゲート絶縁膜上に第２のゲート電極を形成する工程（ｂ）と、上記第１のゲート電極をマスクにして、上記第１の領域のみに、第２導電型の第１の不純物を選択的にイオン注入して第１のエクステンション領域を形成する工程（ｃ）と、上記第２のゲート電極をマスクにして、上記第２の領域に、第２導電型の第２の不純物をイオン注入して第２のエクステンション領域を形成する工程（ｄ）とを備え、上記第１のゲート電極と上記第１のエクステンション領域とのゲート長方向におけるオーバーラップ幅は、上記第２のゲート電極と上記第２のエクステンション領域とのゲート長方向におけるオーバーラップ幅に比べて広く形成する。
【００１７】
上記半導体装置の製造方法において、上記第１のＭＩＳトランジスタは、ＳＲＡＭ回路に用いられており、上記第２のＭＩＳトランジスタは、ロジック回路に用いられている。
【００１８】
また、上記半導体装置の製造方法において、上記第１のエクステンション領域は、上記第２のエクステンション領域に比べて拡散深さを浅く形成する。
【００１９】
また、上記半導体装置の製造方法において、上記工程（ｃ）の後で上記工程（ｄ）の前に、上記第１のゲート電極及び上記第２のゲート電極の側面上にそれぞれオフセットスペーサを形成する工程を有し、上記工程（ｄ）では、上記第２のゲート電極及び上記オフセットスペーサをマスクにして、上記第２の不純物をイオン注入して上記第２のエクステンション領域を形成する。
【００２０】
さらに、上記半導体装置の製造方法において、上記工程（ｄ）の後に、上記第１のゲート電極の側面上に第１のサイドウォールを形成するとともに、上記第２のゲート電極の側面上に第２のサイドウォールを形成する工程（ｅ）と、上記第１のゲート電極及び上記第１のサイドウォールをマスクにして、上記第１の領域に、第２導電型の第３の不純物をイオン注入して第１のソース・ドレイン領域を形成するとともに、上記第２のゲート電極及び上記第２のサイドウォールをマスクにして、上記第２の領域に、上記第３の不純物をイオン注入して第２のソース・ドレイン領域を形成する工程（ｆ）とを備えている。
【００２１】
また、上記半導体装置の製造方法において、上記工程（ｃ）では、第１の不純物を注入エネルギー１ｋｅＶ以下でイオン注入して上記第１のエクステンション領域を形成する。
【００２２】
また、上記半導体装置の製造方法において、上記第１の不純物をイオン注入する際のチルト角は、上記第２の不純物をイオン注入する際のチルト角に比べて大きくする。
【発明の効果】
【００２３】
以上のように本発明によれば、第１のＭＩＳトランジスタにおける第１のゲート電極と第１のエクステンション領域とのゲート長方向におけるオーバーラップ幅は、第２のＭＩＳトランジスタにおける第２のゲート電極と第２のエクステンション領域とのゲート長方向におけるオーバーラップ幅に比べて広く形成されるため、第１のＭＩＳトランジスタのソースとドレインを入れ替えた時のトランジスタ動作の対称性を向上させることができる。しかも、第２のＭＩＳトランジスタは、容量低減及び短チャネル効果を抑制することができる。従って、第１のＭＩＳトランジスタを用いてＳＲＡＭ回路を構成することにより、ソースとドレインを入れ替えた時に生じる誤動作を抑制することができ、第２のＭＩＳトランジスタをロジック回路に用いることによりロジック回路の高速化を図ることができる。
【発明を実施するための最良の形態】
【００２４】
ソースとドレインを入れ替え時のトランジスタ動作の対称性を向上させるためには、ゲート電極の両側方下に形成されるソース・ドレイン領域及びエクステンション領域の形状をまったく対称的に形成することが理想である。しかしながら、現在のＬＳＩの製造工程においては、ウェハ面内や装置の種類によって、必ず多少の差（非対称）が生じてしまう。本発明は、あくまでもソースとドレインを入れ替え時のトランジスタ特性の差を最小限とすることを目的としており、ソース・ドレイン領域及びエクステンション領域の形成の差についてのみ言及しているものではない。
【００２５】
ソースとドレインを入れ替え時のトランジスタ動作の非対称性は、ゲート電極の両側方下に形成されたエクステンション領域のどちらか一方側のエクステンション領域がゲート電極に対してオフセットとなった時に顕著に発生する。そこで、ゲート電極の両側方下に形成されたエクステンション領域の両方ともが、ゲート電極に対してオフセットとならないＭＩＳトランジスタを形成するための最良の方法を以下に提案する。
【００２６】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置の製造方法についてｎ型ＭＩＳトランジスタを用いて説明する。
【００２７】
図１（ａ）〜（ｄ）及び図２（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。図中において、左半分にＳＲＡＭ部形成領域ＡｒｅａＳ、右半分にロジック部形成領域ＡｒｅａＬを示す。
【００２８】
まず、図１（ａ）に示す工程で、ｐ型の半導体基板１に選択的にトレンチ型の素子分離領域２を形成した後、基板上の全面に保護膜３を形成する。その後、保護膜３越しに、ｐ型不純物であるボロンイオンを、ドーズ量５×１０12／ｃｍ2、注入エネルギー２０ｋｅＶの注入条件でイオン注入して、ｐ型のしきい値電圧制御領域４を形成する。
【００２９】
次に、図１（ｂ）に示す工程で、保護膜３を除去した後、例えば８００℃、５分程度の熱酸化を行なって、素子分離領域２に囲まれたＳＲＡＭ部形成領域ＡｒｅａＳ、及びロジック部形成領域ＡｒｅａＬの半導体基板１からなる活性領域上に、厚さ２ｎｍのゲート絶縁膜５を形成する。その後、ゲート絶縁膜５上にポリシリコン膜を形成した後、ポリシリコン膜をパターニングして、ＳＲＡＭ部形成領域ＡｒｅａＳ及びロジック部形成領域ＡｒｅａＬに、それぞれＳＲＡＭ用ゲート電極６ａ及びロジック用ゲート電極６ｂを形成する。
【００３０】
次に、図１（ｃ）に示す工程で、基板上に、ＳＲＡＭ部形成領域ＡｒｅａＳに開口を有しロジック部形成領域ＡｒｅａＬを覆うレジスト７を形成する。その後、レジスト７及びＳＲＡＭ用ゲート電極６ａをマスクにして、ＳＲＡＭ部形成領域ＡｒｅａＳの活性領域に、ｎ型不純物であるヒ素イオンを、ドーズ量８×１０14／ｃｍ2、注入エネルギー５ｋｅＶの注入条件でイオン注入して、ソース領域及びドレイン領域の一部となるＳＲＡＭ用ｎ型エクステンション領域８を形成する。なお、このイオン注入時の注入角度（基板面に対する垂直方向からの傾斜角度）は、０°〜７°のジャイロ注入、又は、２°〜４５°のウェハ取り出し４回転注入のどちらであってもよい。
【００３１】
次に、図１（ｄ）に示す工程で、レジスト７を除去した後、基板上の全面に厚さ１５ｎｍのＨＴＯ膜などの薄いオフセットスペーサ用絶縁膜を形成する。その後、異方性エッチングによってオフセットスペーサ絶縁膜をエッチバックして、ＳＲＡＭ用ゲート電極６ａ及びロジック用ゲート電極６ｂの側面上に、オフセットスペーサ９ａ、９ｂを形成する。
【００３２】
次に、図２（ａ）に示す工程で、基板上に、ロジック部形成領域ＡｒｅａＬに開口を有しＳＲＡＭ部形成領域ＡｒｅａＳを覆うレジスト１０を形成する。その後、レジスト１０及びロジック用ゲート電極６ｂ、オフセットスペーサ９ｂをマスクにして、ロジック部形成領域ＡｒｅａＬの活性領域に、ｎ型不純物であるヒ素イオンを、ドーズ量８×１０14／ｃｍ2、注入エネルギー５ｋｅＶの注入条件でイオン注入して、ソース領域及びドレイン領域の一部となるロジック用ｎ型エクステンション領域１１を形成する。
【００３３】
次に、図２（ｂ）に示す工程で、レジスト１０を除去した後、基板上の全面にシリコン窒化膜などのサイドウォール用絶縁膜を形成する。その後、異方性エッチングによってサイドウォール用絶縁膜をエッチバックして、ＳＲＡＭ用ゲート電極６ａ及びロジック用ゲート電極６ｂの側面上に、オフセットスペーサ９ａ、９ｂを挟んでサイドウォール１２ａ、１２ｂを形成する。その後、ゲート電極６ａ、６ｂ、オフセットスペーサ９ａ、９ｂ及びサイドウォール１２ａ、１２ｂをマスクにして、ｎ型不純物であるヒ素イオン、リンイオンあるいはこれらの両方をイオン注入して、ソース・ドレイン領域１３ａ、１３ｂを形成する。
【００３４】
次に、図２（ｃ）に示す工程で、基板上の全面に層間絶縁膜１４を形成する。その後、層間絶縁膜１４に、ソース・ドレイン領域１３ａ、１３ｂに到達するコンタクトホールを形成した後、タングステンなどの金属膜をコンタクトホール内に埋め込んでコンタクトプラグ１５を形成する。
【００３５】
その後、通常の多層配線の製造工程によって、層間絶縁膜１４上に順次配線層を形成する。
【００３６】
この構成によれば、ＳＲＡＭ用ゲート電極６ａとＳＲＡＭ用ｎ型エクステンション領域８とのオーバーラップ量は、ロジック用ゲート電極６ｂとロジック用ｎ型エクステンション領域１１とのオーバーラップ量に比べて大きく形成される。従って、ソース領域側及びドレイン領域側の両方とも、確実にＳＲＡＭ用ゲート電極６ａとＳＲＡＭ用ｎ型エクステンション領域８とをオーバーラップさせることができる。これにより、ＳＲＡＭセルにおいて、ソースとドレインとを入れ替えた場合のトランジスタ特性の変化量を抑制することができるので、ソースとドレインの入れ替え時の動作の非対称性による誤動作を低減することができる。
【００３７】
なお、本実施形態では、ＳＲＡＭ用ｎ型エクステンション領域８は、オフセットスペーサ９ａを形成する前に、ＳＲＡＭ用ゲート電極６ａをマスクにして、ｎ型不純物をイオン注入して形成したが、オフセットスペーサ９ａを形成した後に形成してもよい。この場合、ロジック用ｎ型エクステンション領域１１を形成するためのｎ型不純物の注入角度（チルト角）に比べて大きくして、確実にＳＲＡＭ用ゲート電極６ａとオーバーラップする注入角度で四方からイオン注入（４回転注入）を行なう。
【００３８】
また、本実施形態では、ロジック用ｎ型エクステンション領域１１を形成する際に、ＳＲＡＭ部形成領域ＡｒｅａＳをレジスト１０で覆ってイオン注入したが、必ずしもＳＲＡＭ部形成領域ＡｒｅａＳをレジストで覆う必要はない。この場合、ＳＲＡＭ部のＭＩＳトランジスタの短チャネル効果が劣化しないように、ＳＲＡＭ用ｎ型エクステンション領域８の不純物プロファイルを設定する必要がある。
【００３９】
また、本実施形態では、ゲート電極６ａ、６ｂとして単層構造を用いて説明したが、ポリシリコン膜からなる下部電極と金属膜からなる上部電極とで構成された積層構造であってもよい。この場合、下部電極に比べて上部電極の方がゲート長方向の幅が広く形成されやすく、０°注入でＳＲＡＭ用エクステンション領域を形成するとオフセットになりやすいことが懸念される。従って、このような積層構造のゲート電極の場合には、四方からの角度注入でＳＲＡＭ用エクステンション領域を形成することにより、ＳＲＡＭ用ゲート電極と確実にオーバーラップするように形成することが重要である。
【００４０】
（第１の実施形態の変形例）
第１の実施形態では、図１（ｃ）に示す工程で、レジスト７及びＳＲＡＭ用ゲート電極６ａをマスクにして、ＳＲＡＭ部形成領域ＡｒｅａＳの活性領域に、ｎ型不純物であるヒ素イオンを、ドーズ量８×１０14／ｃｍ2、注入エネルギー５ｋｅＶの注入条件でイオン注入して、ソース領域及びドレイン領域の一部となるＳＲＡＭ用ｎ型エクステンション領域８を形成した。
【００４１】
これに対して、この変形例では、レジスト７及びＳＲＡＭ用ゲート電極６ａをマスクにして、ＳＲＡＭ部形成領域ＡｒｅａＳの活性領域に、ｎ型不純物であるヒ素イオンを、ドーズ量１×１０15／ｃｍ2、注入エネルギー０．５ｋｅＶの注入条件でイオン注入して、ソース領域及びドレイン領域の一部となるＳＲＡＭ用ｎ型エクステンション領域８を形成する。上記以外の工程は、第１の実施形態と同様な工程によって形成する。
【００４２】
このように、ＳＲＡＭ用ｎ型エクステンション領域８を形成するためのイオン注入の注入エネルギーを１ｋｅＶ以下（好ましくは、０．５ｋｅＶ以下）にすることによって、装置で設定しているチルト角以上の注入角度で注入することができる。これは、イオン注入において、注入エネルギーを１ｋｅｖ以下にするとビームが拡散するため、自ずと角度を有する注入になるためである。
【００４３】
この製造方法によれば、ＳＲＡＭ用ｎ型エクステンション領域８を１ｋｅＶ以下の低エネルギーで注入するため、ＳＲＡＭ用ゲート電極６ａとＳＲＡＭ用ｎ型エクステンション領域８とをさらに確実にオーバーラップさせることができる。これにより、ＳＲＡＭセルにおいて、ソースとドレインとを入れ替えた場合のトランジスタ特性の変化量を抑制することができるので、ソースとドレインの入れ替え時の動作の非対称性による誤動作を低減することができる。しかも、ロジック用ｎ型エクステンション領域１１よりも拡散深さを浅く形成することができる。
【産業上の利用可能性】
【００４４】
以上説明したように、本発明は、ＳＲＡＭの誤動作抑制が可能な半導体装置及びその製造方法として有用である。
【図面の簡単な説明】
【００４５】
【図１】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図２】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図３】（ａ）〜（ｃ）は、従来の半導体装置の製造工程を示す断面図
【符号の説明】
【００４６】
１  半導体基板
２  素子分離領域
３  保護膜
４  しきい値電圧制御領域
５  ゲート絶縁膜
６ａ  ＳＲＡＭ用ゲート電極
６ｂ  ロジック用ゲート電極
７  レジスト
８  ＳＲＡＭ用ｎ型エクステンション領域
９ａ  オフセットスペーサ
９ｂ  オフセットスペーサ
１０  レジスト
１１  ロジック用ｎ型エクステンション領域
１２ａ  サイドウォール
１２ｂ  サイドウォール
１３ａ  ソース・ドレイン領域
１３ｂ  ソース・ドレイン領域
１４  層間絶縁膜
１５  コンタクトプラグ
【図１】
2005259744.tif 000003
【図２】
2005259744.tif 000004
【図３】
2005259744.tif 000005