(57)【要約】【課題】    複数チップから構成される半導体集積回路装置の、高速・高密度の三次元実装手法。【解決手段】    配線工程を施したウェハーにバンプを生成し、複数の半導体集積回路の検査済み良品ベアチップをフェースダウンで貼り付けることにより所望の機能を実現し、更にチップを貼り付けた面を平坦化し、接続端子を設けることにより、高速・高密度の実装手法を可能とする。また、さらにその工程を複数回繰り返すことにより、三次元半導体集積回路装置を構成することが可能になる。ウェハーは、ダイシングしてチップ化され、検査を経て最終製品となる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
金属配線工程を終了したウェハー上の各チップに対し、複数の動作の確認された半導体集積回路チップを金属配線にフェースダウンで物理的且つ電気的に接続し、且つ貼り付けた複数の半導体集積回路チップ側の裏面を研削して平坦化の処理が行われ、且つ前述のウェハー上の各チップに金属配線工程で設けられた接続パッドが、接続パッド上に垂直に形成された金属配線を介して平坦化された面に対して電気的に接続されていること特徴とする半導体集積回路装置。
【請求項２】
請求項１の半導体集積回路装置において、前述のウェハー上に存在するの各チップに対して貼り付けられた、複数の半導体集積回路チップ同士の隙間に金属配線工程で形成される接続パッドが配置され、且つその接続パッドが接続パッド上に垂直に形成された金属配線を介して平坦化された面と電気的に接続されることを特徴とする半導体集積回路装置。
【請求項３】
請求項１及び請求項２の半導体集積回路装置において、半導体集積回路チップを貼り付けて平坦化処理が行われ面に、絶縁層を介して外部へ電気的に接続するためのバンプが設けられ、且つ前述の接続パッド上に垂直に形成された金属配線が、新たに設けられた金属配線を介して、前述のバンプと電気的に接続される事を特徴とする半導体集積回路装置。
【請求項４】
半導体集積回路装置において、（１）金属配線工程と、（２）動作の確認された半導体集積回路チップをフェースダウンで電気的・物理的に金属配線に接続する工程と、（３）ウェハーと貼り付けられた半導体集積回路チップの隙間を絶縁物で埋める工程と、（４）貼り付けられた半導体集積回路チップ側の裏面を研削して平坦化し、金属配線工程で設けられた接続パッドより平坦化された面に対して垂直方向の金属配線を形成する工程を有し、これらの工程を１回以上繰り返すことにより製造される事を特徴とする三次元半導体集積回路装置。
【請求項５】
請求項４の半導体集積回路装置において、前述の平坦化された面に形成された垂直方向の金属配線に電気的に接続された再配線層を形成する工程と、再配線層上に外部へ接続するためのバンプあるいはボンディング・パッドを形成する工程と、ウェハーを各チップに切断する工程により製造される事を特徴とする三次元半導体集積回路装置。
【請求項６】
請求項１及び請求項２の半導体集積回路装置において、半導体集積回路チップを貼り付けて平坦化処理が行われ面に、絶縁層を介して外部へ電気的に接続するためのボンディング・パッドが設けられ、且つ平坦化された面に絶縁層を介して集積回路チップがフェースアップで配置・固定され、且つ前述のボンディング・パッドが、配置された集積回路チップ上の接続パッドと電気的に接続されている事を特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、複数の半導体集積回路チップからなる三次元半導体集積回路装置に関し、特に高速且つ高密度実装を実現した半導体集積回路装置の構造及び製造方法に関する。
【背景技術】
【０００２】  従来、半導体集積回路はムーアの法則に従い、高集積化による低コスト化・高速化・低消費電力化・高信頼性化の恩恵を享受してきた。しかし設計ルールが、１８０ナノメーターよりさらに微細になってくると、ＳＯＣ（システム・オン・チップ）と呼ばれるように、チップに集積可能なシステムの規模が非常に大きくなり、更なる高集積化のためには、ＤＲＡＭやフラッシュ等の大規模メモリー回路や、ＲＦ等の高速アナログ回路を同時に集積する必要がでてきた。しかしながら、これらを１チップ化するためにはウェハー製造プロセスが非常に複雑になり、搭載されるロジック・メモリー・アナログ等の各機能に対して製造プロセスの最適化が困難になり、リークの増加・基盤ノイズ等の問題が発生する。さらにメモリーセル・ロジックセル等は微細化に対し恩恵を得るが、インターフェース回路・アナログ回路・高耐圧回路等は微細化する事が難しいため、チップ内に占有面積の不均衡が生ずる。さらに、マスク代を含めた開発費用ならびに開発期間が著しく増大する。これは最終製品の市場におけるライフサイクルの短命化から考えても致命的である。【０００３】  このように考えていくと、特に９０ナノメーター以降のウェハー製造プロセスで、ＳＯＣ化を必要とするシステムは、非常に高い性能を追求するとともに、大量生産が可能であるシステムに限られていく。このような問題を回避するために、複数の複数の半導体集積回路チップあるいは異種のチップを１つのパッケージに収納することで、上記の問題を回避しようとするＳＩＰ（システム・イン・パッケージ）という手法が広まりつつある。この手法により、他社チップとの混載や、光・機械等の異種チップとの混載等の多機能化を進める事も可能となる。【０００４】  従来のＳＩＰの例を図１４に示す。２つの異なる半導体集積回路チップ「２０」・「２１」を重ねてリードフレーム「２２」上にスタック配置し、それぞれのチップのボンディング・パッドから、リードフレーム「２２」へワイヤー「２３」でボンディングされている。これにより高密度な半導体集積回路チップの実装を可能としている。さらに別の従来の実装技術の例として、図１５に示すＣＳＰ（チップ・サイズ・パッケージ）の様に半導体集積回路チップ「２５」上の配線「２６」に、追加配線「２７」を施した後にはんだや金や銅のバンプ「２８」を生成して基盤と圧着する手法がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】本発明が解決しようとしている問題は、複数チップからなる半導体集積回路装置の実装を、ＳＩＰの様々な従来手法より、高速・高密度且つ低いコストで実現することである。まず、ワイヤーボンディングのみを使用した場合、他ピンになるとコストが上昇する。さらに外部に接続されない内部バスにも、インダクタンス及び容量の大きいワイヤーが使用されるため、高速用途への適用が非常に難しい。半導体集積回路装置のコスト低減には、バッチ処理の可能なプロセスの導入が有効であるが、従来のＳＩＰの場合では、組立工程に依存している場合が多く、バッチ処理が難しいためコストが高くなる場合が多い。
【課題を解決するための手段】
【０００６】  本発明では、機能を搭載する複数の半導体集積回路チップ（以降ＡＳＣ）群とは別に、配線ベースチップ（以降ＷＢＣ）を使用する。搭載する複数のＡＳＣ群とＷＢＣは、ＷＢＣのパッド上に設けられたバンプを介して、お互いのパッドの存在する面どうしを接合し、その隙間を接着材料で埋めてＡＳＣをＷＢＣに固定した上で、ＡＳＣ側に研削・平坦化処理を行うと共に、ＷＢＣの金属配線で設けられた接続パッドから平坦化処理の行われた面に対し、垂直に形成された金属配線である、スルーホールを形成する。これらの工程により、平坦化された面から、スルーホール並びにＷＢＣ上の金属配線を経由して、ＡＳＣに電気的に接続することが可能になる。この構造を利用することにより、平坦化された面に、ボンディング・パッドや外部接続バンプを形成して外部に接続することや、さらにこれらの工程を繰り返すことにより、三次元の半導体装置を構成することが可能となる。【０００７】  本発明の半導体集積回路装置の製造工程を、図５から図１１を用いて説明する。まず、ウェハー基板「１５」を構成する配線ベースチップ（ＷＢＣ）「１」に、配線工程「２」を行い、バンプ「３」を形成する（図５）。ＷＢＣは、搭載する各半導体集積回路チップ（ＡＳＣ）と比べると比較的安定した緩いプロセスで製造され、高い歩留まりを実現する。次に、バンプ「３」を介して、ＡＳＣ「５」を電気的に接続する（図６）。次に、接着材料「４」で、ＡＳＣ「５」をＷＢＣ「１」に固定した後に、その裏面を研削する（図７）。その上に、絶縁膜を塗布または成長させ（図８）、さらに研削を行うことにより、面の平坦化を行う（図９）。この時点でのウェハーの状態を図１２に示す。ＡＳＣ「５」に含まれる能動素子は、この時点で自分自身の基板並びにＷＢＣに挿まれて、外部の光の影響を受けない。
ここで、最終的にＡＳＣ「５」の基板を絶縁するための、絶縁膜「１７」を形成するとともに、スルーホール「６」をＷＢＣ「１」のパッド「１９」上に設ける（図１０）。これは、エッチング後に堆積する方法とともに、リフトオフ等の工程で絶縁膜「１６」・「１７」の生成と同時に行うことも可能である。さらに再配線「７」を設けて、外部接続のためのバンプ「８」を形成する（図１１）。この時点でのウェハーの状態を図１３に示す。このように、ＡＳＣ「５」を貼り付けた面に対して外部接続のための端子を設けることが出来る。このウェハーを切断して、側面の処理を行うことにより、図１に示す構造を完成することができる。
【発明の効果】
【０００８】  本発明の効果として、以下の６つが上げられる。１：ＳＯＣと同等のバス並びに配線の性能を、チップ間で実現することができる。２：ＳＩＰと同様に、各半導体チップ（ＡＳＣ）に対して、それぞれ最適な製造プロセスを選択することができ、高性能化・少消費電力化が容易である。３：チップをスタックすることにより非常に高密度で実装することが出来る。４：各ＡＳＣの能動素子領域が半導体基板で挿まれているため、特に密封しなくても、外部の光の影響を受けにくい、５：既設計のチップの再利用あるいは流通しているベアチップの購入が可能であり、派生品の展開を考慮した設計プラットフォームの構築が容易。６：ウェハー上へのＡＳＣの貼り付け以外は、ほとんど既存の設計システム及び製造システムが利用可能であり、新規の投資が少ない。
【発明を実施するための最良の形態】
【０００９】  本発明を実施するための最良の形態は、今までＳＩＰでは実現できなかった高速の多ビットのバスを内部に含む画像処理等のアプリケーションを含む場合である。バスの転送速度を上げるため、ＳＯＣでは１０００本以上の高速バスを形成する場合もあり、ＳＩＰ化が困難な理由とされた。本発明では内部信号にバンプを使用するため、通常のワイヤーボンディングに比べ、インダクタンスを１０分の１に抑えることができる。またこのようなアプリケーションでは、熱の発生並びに局部的な温度の上昇等の問題があるが、実施例１で示すように、本発明における構造は冷却に対しても適している。また、複数のプロセスで製造されたチップを集積することが可能になるため、ＳＯＣでは混載が難しかった、アナログチップ・高耐圧チップ・大規模メモリーの高密度実装が容易になる。このように、今までＳＯＣしか考えられなかった高集積で高速なアプリケーションと、ＳＯＣでは困難であった多機能性を必要とするアプリケーションに本発明を実施することが最良形態となる。
【実施例１】
【００１０】  本発明の実施例１を、図１を用いて説明する。これは、図５から図１１に示す工程で製造されたウェハーを、切断することによって実現した、本発明の半導体集積回路装置である。比較的消費電力が大きい場合を想定しており、ＷＢＣ「１」の裏面にヒートシンク状のエッチングを行い、表面積大きくして熱抵抗を下げている。
【実施例２】
【００１１】  本発明の実施例２を、図２を用いて説明する。本実施例では、ＡＳＣ「５」を２段積みにすることにより、さらに単位面積あたりの集積度をあげた、三次元半導体集積回路装置を実現している。製造は図５から図１０に示す工程を２回繰り返したのちに、図１１のバンプの生成工程を行ったウェハーを、切断することによって実現する。
【実施例３】
【００１２】  本発明の実施例３を、図３を用いて説明する。本実施例では、ＡＳＣ「５」を３段積みにすることにより、さらに単位面積あたりの集積度をあげた、三次元半導体集積回路装置を実現している。製造は図５から図１０に示す工程を３回繰り返したのちに、図１１のバンプの生成工程を行ったウェハーを、切断することによって実現する。
【実施例４】
【００１３】  本発明の実施例４を、図４を用いて説明する。これは、本発明の構造を持つ半導体集積回路チップ「１」と、別の集積回路チップ「９」を組み合わせて、通常のスタック構造のＳＩＰを実現した例である。本発明の半導体集積回路装置は、図１０の工程の跡にパッドを形成する。半導体集積回路チップ「１」は、リードフレーム「１０」にマウントされ、その上に別の集積回路チップ「９」をマウントする。ここで、「１２」はチップ「１」とチップ「９」を接続するボンディングワイヤー、「１３」はチップ「９」とリードフレーム「１０」を接続するボンディングワイヤー、「１４」はチップ「１」とリードフレーム「１０」を接続するボンディングワイヤー、「１１」はモールド封入材である。
【産業上の利用可能性】
【００１４】  本発明により、複数の半導体集積回路チップを高速・高密度に集積することが可能になるため、携帯電話・ＰＤＡ・スチールカメラ・ディジタルビデオカメラ・腕時計型携帯機器等、小容積化・高性能・少消費電力を志向するシステムの実装に有効である。さらに、高速な内部バスを構成できる事よりグラフィックチップ関連、パーソナルコンピュータ等のシステムの小型化・高性能化に有効である。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施例１の説明図である。本構造は、図５から図１１に示す工程で製造されたウェハーを、切断することによって実現する。ＷＢＣ「１」の裏面にヒートシンク状のエッチングを行い、表面積大きくして熱抵抗を下げている。
【図２】本発明の実施例２の説明図である。ＡＳＣ「５」を２段積みにすることにより、さらに単位面積あたりの集積度をあげている。図５から図１０に示す工程を２回繰り返した後に、図１１のバンプの生成工程を行ったウェハーを、切断することによって実現する。
【図３】本発明の実施例３の説明図である。ＡＳＣ「５」を３段積みにすることにより、さらに単位面積あたりの集積度をあげている。図５から図１０に示す工程を３回繰り返した後に、図１１のバンプの生成工程を行ったウェハーを、切断することによって実現する。
【図４】本発明の実施例４の説明図である。本発明の構造の半導体集積回路チップ「１」と、別の集積回路チップ「９」を組み合わせて、通常のスタック構造のＳＩＰを実現した例である。チップ「１」には、図１０の工程の跡にパッドを形成する。半導体集積回路チップ「１」は、リードフレーム「１０」にマウントされ、その上に別の集積回路チップ「９」をマウントされ、ワイヤーボンディングをして、モールド材「１１」で封入されている。
【図５】本発明の製造工程を説明する１番目の図である。ウェハー基板「１５」を構成する配線ベースチップ（ＷＢＣ）「１」に配線工程「２」を行い、バンプ「３」を形成する。
【図６】本発明の製造工程を説明する２番目の図である。バンプ「３」を介して、ＡＳＣ「５」を電気的に接続する。
【図７】本発明の製造工程を説明する３番目の図である。接着材料「４」で、ＡＳＣ「５」をＷＢＣ「１」に固定した後に、その裏面を研削する。
【図８】本発明の製造工程を説明する４番目の図である。平坦化のための絶縁膜を塗布または成長させる。
【図９】本発明の製造工程を説明する５番目の図である。研削を行うことにより、ＡＳＣ「５」を貼り付けた面の平坦化を行う。
【図１０】本発明の製造工程を説明する６番目の図である。ＡＳＣ「５」の基板を絶縁するための、絶縁膜「１７」を形成するとともに、スルーホール「６」をＷＢＣ「１」のパッド「１９」上に設ける。
【図１１】本発明の製造工程を説明する７番目の図である。再配線「７」を設けて、外部接続のためのバンプ「８」を形成する。
【図１２】図９の本発明の製造工程におけるウェハーの状態を説明する図である。
【図１３】図１１の本発明の製造工程におけるウェハーの状態を説明する図である。
【図１４】従来のＳＩＰの例である。半導体チップ「２０」はリードフレーム「２２」にマウントされ、半導体チップ「２１」はチップ「２０」にマウントされる。チップ「２０」及び「２１」上のボンディング・パッドは、ワイヤー「２３」を介してリードフレーム「２２」のリード部と接続される。「２４」はモールド封入材である。
【図１５】従来のＣＳＰの例である。半導体集積回路チップ「２５」上の配線「２６」に、追加配線「２７」を施した後にはんだや金や銅のバンプ「２８」を生成して、プリント基板等と圧着する。「２９」は、保護膜である。
【符号の説明】
【００１６】  １：ベースとなる配線工程を含むチップ（ＷＢＣ）
２：配線チップ「１」の金属配線
３：金属配線「２」と半導体集積回路チップ「５」を電気的に接続するバンプ
４：配線チップ「１」に、半導体集積回路チップ「５」を固定するための接着材料
５：配線チップ「１」に、貼り付けられる半導体集積回路チップ（ＡＳＣ）
６：金属配線「２亅と、半導体集積回路チップ「５」を貼り付けた後平坦化される面を接続するために、垂直に形成された金属配線である、スルーホール
７：スルーホール「６」と、外部接続のためのバンプ「８」を接続する配線
８：外部接続のためのバンプ
９：平坦化された面にフェースアップで貼り付けられた集積回路チップ
１０：配線チップ「１」がマウントされるリードフレーム
１１：モールド封入材
１２：チップ「１」とチップ「９」を接続するボンディングワイヤー
１３：チップ「９」とリードフレーム「１０」を接続するボンディングワイヤー
１４：チップ「１」とリードフレーム「１０」を接続するボンディングワイヤー
１５：チップ「１」を構成するウェハー
１６：平坦化のための絶縁膜
１７：半導体集積回路チップ「５」の基板と、配線「７」を絶縁する層間膜
１８：配線「７」の保護膜
１９：配線チップ「１」に設けられた接続パッド
２０〜２１：半導体集積回路チップ
２２：リードフレーム
２３：ボンディングワイヤー
２４：モールド封入材
２５：半導体基板
２６：金属配線層
２７：再配線層
２８：外部接続のためのバンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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