(57)【要約】【課題】キャパシタ素子の基板上の占有面積を小さくし、基板の面積を縮小して小型化することが可能な半導体装置を提供する。【解決手段】半導体装置１０では、薄膜抵抗素子αを構成するＣｒＳｉ膜１４にＴＥＯＳ膜１７を介してＡｌ合金膜１９を積層し、それら各膜１４，１９によってキャパシタ素子βを構成している。つまり、シリコン基板１１上において、薄膜抵抗素子αとキャパシタ素子βとが積層構造になっている。キャパシタ素子βの一方の電極を構成するＡｌ合金膜１９と配線層２０とは、薄膜抵抗素子αのリード線を構成する各配線層１８ａ，１８ｂの形成工程と同一工程で同時に形成することができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１絶縁膜を挟んで上下に対向する第１導電膜と第２導電膜とを備えた半導体装置であって、
前記第１導電膜からなる薄膜抵抗素子と、
前記第１絶縁膜を誘電体膜として前記第１導電膜と前記第２導電膜とからなるキャパシタ素子と
を備えたことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
基板上に形成された前記第１導電膜と、
前記第１導電膜上に形成された前記第１絶縁膜と、
前記第１絶縁膜上に形成された前記第２導電膜と
を備えたことを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
基板上に形成された第３導電膜と、
その第３導電膜上に形成された第２絶縁膜と、
その第２絶縁膜上に形成された前記第１導電膜と、
前記第１導電膜上に形成された前記第１絶縁膜と、
前記第１絶縁膜上に形成された前記第２導電膜と
を有し、
前記第１導電膜からなる薄膜抵抗素子と、
前記第１絶縁膜を誘電体膜として前記第１導電膜と前記第２導電膜とからなる第１キャパシタ素子と、
前記第２絶縁膜を誘電体膜として前記第３導電膜と前記第１導電膜とからなる第２キャパシタ素子と
を備えたことを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
基板上に形成された前記第２導電膜と、
前記第２導電膜上に形成された前記第１絶縁膜と、
前記第１絶縁膜上に形成された前記第１導電膜と
を備えたことを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記薄膜抵抗素子と前記キャパシタ素子とは並列接続されてＲＣ共振回路を構成することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、詳しくは、導電膜からなる薄膜抵抗素子およびキャパシタ素子を備えた半導体装置に関するものである。
【背景技術】
【０００２】
従来より、半導体基板上に形成された拡散層と、その拡散層上に形成された絶縁膜と、その絶縁膜上に形成された金属配線層とを備え、拡散層および金属配線層が対向する電極を構成してキャパシタ素子を形成し、絶縁膜が誘電体膜として機能するＭＩＳ（Metal Insulator Semiconductor ）キャパシタ素子が提案されている（例えば、特許文献１参照）。
【０００３】
また、半導体基板上に形成された第１絶縁膜上に形成された第１金属配線層と、その第１金属配線層上に形成された第２絶縁膜と、その第２絶縁膜上に形成された第２金属配線層とを備え、各金属配線層が対向する電極を構成してキャパシタ素子を形成し、第２絶縁膜が誘電体膜として機能するキャパシタ素子も提案されている
【特許文献１】特開２００３−３０９１８２号公報（第２〜５頁、図１、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来のキャパシタ素子は、半導体基板上にキャパシタ素子のみを形成するための専用の領域を設ける必要があることから、半導体基板の面積（チップ面積）を縮小して小型化するのが難しいという問題があった。特に、静電容量の大きなキャパシタ素子を形成する場合には、キャパシタ素子の電極を形成するために基板上の占有面積を大きくとらなければならず、半導体基板の面積縮小化の障害となっている。
【０００５】
本発明は上記問題を解決するためになされたものであって、その目的は、キャパシタ素子の基板上の占有面積を小さくし、基板の面積を縮小して小型化することが可能な半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
（請求項１）
請求項１に記載の発明は、第１絶縁膜を挟んで上下に対向する第１導電膜と第２導電膜とを備えた半導体装置であって、前記第１導電膜からなる薄膜抵抗素子と、前記第１絶縁膜を誘電体膜として前記第１導電膜と前記第２導電膜とからなるキャパシタ素子とを備えたことを技術的特徴とする。
【０００７】
（請求項２：第１実施形態に該当）
請求項２に記載の発明は、請求項１に記載の半導体装置において、基板上に形成された前記第１導電膜と、前記第１導電膜上に形成された前記第１絶縁膜と、前記第１絶縁膜上に形成された前記第２導電膜とを備えたことを技術的特徴とする。
【０００８】
（請求項３：第２実施形態に該当）
請求項３に記載の発明は、請求項１に記載の半導体装置において、基板上に形成された第３導電膜と、その第３導電膜上に形成された第２絶縁膜と、その第２絶縁膜上に形成された前記第１導電膜と、前記第１導電膜上に形成された前記第１絶縁膜と、前記第１絶縁膜上に形成された前記第２導電膜とを有し、前記第１導電膜からなる薄膜抵抗素子と、前記第１絶縁膜を誘電体膜として前記第１導電膜と前記第２導電膜とからなる第１キャパシタ素子と、前記第２絶縁膜を誘電体膜として前記第３導電膜と前記第１導電膜とからなる第２キャパシタ素子とを備えたことを技術的特徴とする。
【０００９】
（請求項４：第３実施形態に該当）
請求項４に記載の発明は、請求項１に記載の半導体装置において、基板上に形成された前記第２導電膜と、前記第２導電膜上に形成された前記第１絶縁膜と、前記第１絶縁膜上に形成された前記第１導電膜とを備えたことを技術的特徴とする。
【００１０】
（請求項５：第１〜第３実施形態に該当）
請求項５に記載の発明は、請求項１〜４のいずれか１項に記載の半導体装置において、前記薄膜抵抗素子と前記キャパシタ素子とは並列接続されてＲＣ共振回路を構成することを技術的特徴とする。
【発明の効果】
【００１１】
（請求項１）
請求項１に記載の発明では、薄膜抵抗素子を構成する第１導電膜を他方の電極とし、その第１導電膜と第１絶縁膜を挟んで上下に対向する第２導電膜を一方の電極とするキャパシタ素子を形成している。つまり、キャパシタ素子の他方の電極（第１導電膜）を薄膜抵抗素子と共用することにより、薄膜抵抗素子とキャパシタ素子とが積層構造になっている。そのため、基板上にキャパシタ素子のみを形成する領域を設ける必要がある従来技術に対して、請求項１に記載の発明によれば、キャパシタ素子のみを形成する領域を基板上に設ける必要が無く、キャパシタ素子の形成領域を薄膜抵抗素子の形成領域と兼用させることが可能になるため、基板の面積を縮小して小型化できる。
【００１２】
そして、薄膜抵抗素子は抵抗値を大きくするために基板上の占有面積が大きいため、薄膜抵抗素子上にキャパシタ素子を積層すれば、静電容量の大きなキャパシタ素子を簡単に形成することができる。尚、薄膜抵抗素子を形成するための第１導電膜の形成材料には、広い温度範囲にわたって抵抗値がほとんど変化しないクロムシリサイド（ＣｒＳｉ）が好適である。
【００１３】
（請求項２）
請求項２に記載の発明では、第１導電膜、第１絶縁膜、第２導電膜を基板上にこの順番で形成することにより、請求項１に記載の半導体装置を実現できる。つまり、請求項２に記載の発明では、第１導電膜からなる既存の薄膜抵抗素子の上に、第１絶縁膜を介して第２導電膜を形成することによってキャパシタ素子を形成しているわけである。
【００１４】
（請求項３）
請求項３に記載の発明では、第３導電膜、第２絶縁膜、第１導電膜、第１絶縁膜、第２導電膜を基板上にこの順番で形成することにより、第１キャパシタ素子と薄膜抵抗素子と第２キャパシタ素子とを備えた半導体装置を実現できる。つまり、第１キャパシタ素子および第２キャパシタ素子のそれぞれの他方の電極（第１導電膜）を薄膜抵抗素子と共用することにより、薄膜抵抗素子と２つのキャパシタ素子とが積層構造になっている。すなわち、請求項３に記載の発明では、第１導電膜からなる既存の薄膜抵抗素子の上に、第１絶縁膜を介して第２導電膜を形成することによって第１キャパシタ素子を形成すると共に、当該薄膜抵抗素子の下に、第２絶縁膜を介して第３導電膜を形成することによって第２キャパシタ素子を形成しているわけである。
【００１５】
（請求項４）
請求項４に記載の発明では、第２導電膜、第１絶縁膜、第１導電膜を基板上にこの順番で形成することにより、請求項１に記載の半導体装置を実現できる。つまり、請求項４に記載の発明では、第１導電膜からなる既存の薄膜抵抗素子の下に、第１絶縁膜を介して第２導電膜を形成することによってキャパシタ素子を形成しているわけである。
【００１６】
（請求項５）
請求項５に記載の発明では、薄膜抵抗素子とキャパシタ素子とが並列接続されたＲＣ共振回路を得られる。このＲＣ共振回路を基板上に集積化された他の回路素子と電極パッドとの間に接続して挿入すれば、電極パッドに印加されたサージ電圧をＲＣ共振回路で減衰させることが可能になり、回路素子に高いサージ電圧が印加されるのを防いで回路素子の故障を防止し、耐サージ性を高めることができる。また、キャパシタ素子の一方の電極を構成する第２導電膜（および第２キャパシタ素子の一方の電極を構成する第３導電膜）が回路素子に接続されることになるため、回路素子が発生した熱が第２導電膜に伝搬して第２導電膜から放熱され、回路素子の温度上昇による故障を防止することもできる。特に、回路素子としてＭＯＳ（Metal Oxide Semiconductor）トランジスタのドレインまたはゲートを第２導電膜（および第３導電膜）に接続した場合には、そのＭＯＳトランジスタの放熱性を大幅に向上させることができる。
【００１７】
（用語の説明）
尚、上述した［課題を解決するための手段］に記載した構成要素と、後述する［発明を実施するための最良の形態］に記載した構成部材との対応関係は以下のようになっている。
【００１８】
「第１導電膜」は、クロムシリサイド（ＣｒＳｉ）膜１４に該当する。
「第１絶縁膜」は、第１実施形態および第２実施形態ではＴＥＯＳ膜１７に該当し、第３実施形態ではＴＥＯＳ膜４２に該当する。
「第２導電膜」は、第１実施形態および第２実施形態ではアルミニウム（Ａｌ）合金膜１９に該当し、第３実施形態では多結晶シリコン膜４１に該当する。
「第２絶縁膜」は、ＴＥＯＳ膜３２に該当する。
「第３導電膜」は、アルミニウム（Ａｌ）合金膜３１に該当する。
「第１キャパシタ素子」は、キャパシタ素子βに該当する。
「第２キャパシタ素子」は、キャパシタ素子γに該当する。
【発明を実施するための最良の形態】
【００１９】
以下、本発明を具体化した各実施形態について図面を参照しながら説明する。尚、各実施形態において、第１実施形態と同一構成部材については符号を等しくして説明を省略してある。
【００２０】
（第１実施形態）
図１（Ａ）は、第１実施形態の半導体装置１０を説明するための概略断面図である。図１（Ｂ）は、半導体装置１０の平面図である。尚、図１（Ａ）は、図１（Ｂ）のＸ−Ｘ線断面図である。
【００２１】
シリコン基板（半導体基板）１１上にはＢＰＳＧ（Boron-doped Phosphor-Silicate Glass ）膜１２が形成され、そのＢＰＳＧ膜１２上にはＴＥＯＳ（Tetra EthOxy Silage ）膜１３が形成され、そのＴＥＯＳ膜１３上に所定寸法形状（図示例では矩形状）にパターニングされたクロムシリサイド（ＣｒＳｉ）膜１４が形成されている。
【００２２】
ＣｒＳｉ膜１４の両端部上にはそれぞれチタンタングステン（ＴｉＷ）合金膜１５ａ，１５ｂが形成され、各ＴｉＷ合金膜１５ａ，１５ｂ上にはそれぞれ純粋なアルミニウム（Ａｌ）膜１６ａ，１６ｂが形成されている。そして、ＴＥＯＳ膜１３、ＣｒＳｉ膜１４、Ａｌ膜１６ａ，１６ｂの上にはＴＥＯＳ膜１７が形成され、そのＴＥＯＳ膜１７の表面（デバイス表面）は平坦化されている。
【００２３】
ＴＥＯＳ膜１７には、各Ａｌ膜１６ａ，１６ｂに接続される各コンタクトホール１７ａ，１７ｂが形成されている。ＴＥＯＳ膜１７上には、各コンタクトホール１７ａ，１７ｂにて各Ａｌ膜１６ａ，１６ｂに接続されるアルミニウム合金膜からなる各配線層１８ａ，１８ｂが形成されている。また、ＴＥＯＳ膜１７上において、ＣｒＳｉ膜１４の上方の部分には、所定寸法形状（図示例では矩形状）にパターニングされたアルミニウム（Ａｌ）合金膜１９と、そのＡｌ合金膜１９と接続されるＡｌ合金膜からなる配線層２０が形成されている。
【００２４】
そして、ＣｒＳｉ膜１４によって薄膜抵抗素子αが形成され、ＴｉＷ合金膜１５ａ，１５ｂおよびＡｌ膜１６ａ，１６ｂを介して薄膜抵抗素子αの両端部に接続される各配線層１８ａ，１８ｂによって薄膜抵抗素子αのリード線が形成されている。尚、ＣｒＳｉは広い温度範囲にわたって抵抗値がほとんど変化しないため、薄膜抵抗素子αに好適である。
【００２５】
また、ＴＥＯＳ膜１７を挟んで上下に対向するＡｌ合金膜１９とＣｒＳｉ膜１４とによってキャパシタ素子βが形成され、各膜１４，１９に挟まれたＴＥＯＳ膜１７がキャパシタ素子βの誘電体膜として機能する。
【００２６】
［第１実施形態の製造方法］
図２は、第１実施形態の半導体装置１０の製造方法を説明するための概略断面図である。
【００２７】
工程１（図２（Ａ））：シリコン基板１１上にＢＰＳＧ膜１２とＴＥＯＳ膜１３を順次形成する。そして、ＰＶＤ（Physical Vapor Deposition ）法を用い、ＴＥＯＳ膜１３の全面にＣｒＳｉ膜ＭＬを形成する。
【００２８】
工程２（図２（Ｂ））：ＣｒＳｉ膜ＭＬ上にフォトレジスト膜ＦＲを形成し、フォトリソグラフィ法を用い、薄膜抵抗素子αの形成部分のフォトレジスト膜ＦＲだけを残し、それ以外の部分のフォトレジスト膜ＦＲを除去する。
【００２９】
工程３（図２（Ｃ））：工程２で残したフォトレジスト膜ＦＲをエッチング用マスクとして使用し、ドライエッチング法またはウェットエッチング法を用いてフォトレジスト膜ＦＲから露出しているＣｒＳｉ膜ＭＬを除去することにより、ＣｒＳｉ膜ＭＬを所望の形状にパターニングしてＣｒＳｉ膜１４を形成する。その後、フォトレジスト膜ＦＲをアッシングして除去する。
【００３０】
工程４（図３（Ａ））：ＣｒＳｉ膜１４の全面にＴｉＷ合金膜を形成し、上記と同様にフォトリソグラフィ法およびエッチング法を用い、ＴｉＷ合金膜を所望の形状にパターニングしてＴｉＷ合金膜１５ａ，１５ｂを形成する。そして、ＴｉＷ合金膜１５ａ，１５ｂの全面に純粋なＡｌ膜を形成し、フォトリソグラフィ法およびエッチング法を用い、Ａｌ膜を所望の形状にパターニングしてＡｌ膜１６ａ，１６ｂを形成する。
【００３１】
工程５（図３（Ｂ））：シリコン基板１１の全面（ＴＥＯＳ膜１３、ＣｒＳｉ膜１４、Ａｌ膜１６ａ，１６ｂの上）にＴＥＯＳ膜１７を形成し、ＴＥＯＳ膜１７の表面を平坦化する。そして、フォトリソグラフィ法およびエッチング法を用い、ＴＥＯＳ膜１７に各コンタクトホール１７ａ，１７ｂを形成する。
【００３２】
工程６（図３（Ｃ））：ＴＥＯＳ膜１７の全面にＡｌ合金膜ＡＬを形成し、そのＡｌ合金膜ＡＬによって各コンタクトホール１７ａ，１７ｂ内を埋め込み、Ａｌ合金膜ＡＬとＡｌ膜１６ａ，１６ｂとを接続させる。尚、ＴｉＷ合金膜１５ａ，１５ｂおよびＡｌ膜１６ａ，１６ｂを設けるのは、Ａｌ合金膜ＡＬ（配線層１８ａ，１８ｂ）とＣｒＳｉ膜１４とを直接接続できないためである。つまり、各膜１５ａ，１５ｂ，１６ａ，１６ｂは、Ａｌ合金膜ＡＬとＣｒＳｉ膜１４との接続用バッファ層として機能する。
【００３３】
工程７（図１（Ａ））：フォトリソグラフィ法およびエッチング法を用い、Ａｌ合金膜ＡＬを所望の形状にパターニングして各配線層１８ａ，１８ｂ，２０およびＡｌ合金膜１９を同時に形成する。
【００３４】
［第１実施形態の作用・効果］
第１実施形態の半導体装置１０によれば、以下の作用・効果を得ることができる。
【００３５】
（１−１）半導体装置１０では、薄膜抵抗素子αを構成するＣｒＳｉ膜１４にＴＥＯＳ膜１７を介してＡｌ合金膜１９を積層し、それら各膜１４，１９によってキャパシタ素子βを構成している。つまり、シリコン基板１１上において、薄膜抵抗素子αとキャパシタ素子βとが積層構造になっている。すなわち、ＣｒＳｉ膜１４からなる既存の薄膜抵抗素子αの上に、ＴＥＯＳ膜１７を介してＡｌ合金膜１９を形成することによってキャパシタ素子βを形成しているわけである。
【００３６】
そのため、シリコン基板１１上にキャパシタ素子βのみを形成する領域を設ける必要がある従来技術に対して、第１実施形態によれば、キャパシタ素子βのみを形成する領域をシリコン基板１１上に設ける必要が無く、キャパシタ素子βの形成領域を薄膜抵抗素子αの形成領域と兼用させることが可能になるため、シリコン基板（半導体チップ）１１の面積を縮小して半導体チップを小型化できる。
【００３７】
そして、薄膜抵抗素子αは抵抗値を大きくするためにシリコン基板１１上の占有面積が大きいため、薄膜抵抗素子α上にキャパシタ素子βを積層すれば、静電容量の大きなキャパシタ素子βを簡単に形成することができる。
【００３８】
（１−２）キャパシタ素子βの一方の電極を構成するＡｌ合金膜１９と配線層２０とは、薄膜抵抗素子αのリード線を構成する各配線層１８ａ，１８ｂの形成工程（工程６および工程７）と同一工程で同時に形成することができる。そのため、キャパシタ素子βを形成するための特別な工程の追加が不要であり、キャパシタ素子βを形成することによる製造コストの増大がない。
【００３９】
（１−３）図４は、半導体装置１０の薄膜抵抗素子αおよびキャパシタ素子βの接続状態を示す等価回路図である。各素子α，βの一方の端子は図１に示す半導体装置１０内で接続された状態となっており、その接続箇所のノードＮａは、シリコン基板１１上に集積化された他の回路素子ＣＭ（例えば、ＭＯＳトランジスタのドレインまたはゲート）に対して、配線層１８ａ（または１８ｂ）を介して接続されている。
【００４０】
また、薄膜抵抗素子αの配線層１８ｂ（または１８ａ）と、キャパシタ素子βの配線層２０とは図１に示す半導体装置１０の外部にて接続され、その接続箇所のノードＮｂはシリコン基板１１上に形成された電極パッドＰＤに接続されている。
【００４１】
このように、各素子α，βの並列回路からなるＲＣ共振回路を、回路素子ＣＭと電極パッドＰＤとの間に接続して挿入することにより、電極パッドＰＤに印加されたサージ電圧を前記ＲＣ共振回路で減衰させることが可能になり、回路素子ＣＭに高いサージ電圧が印加されるのを防いで回路素子ＣＭの故障を防止し、耐サージ性を高めることができる。
【００４２】
また、キャパシタ素子βの一方の電極を構成するＡｌ合金膜１９が回路素子ＣＭに接続されることになるため、回路素子ＣＭが発生した熱がＡｌ合金膜１９に伝搬してＡｌ合金膜１９から放熱され、回路素子ＣＭの温度上昇による故障を防止することもできる。特に、回路素子ＣＭとしてＭＯＳトランジスタのドレインまたはゲートをＡｌ合金膜１９に接続した場合には、そのＭＯＳトランジスタの放熱性を大幅に向上させることができる。
【００４３】
（第２実施形態）
図５は、第２実施形態の半導体装置３０を説明するための概略断面図である。第２実施形態の半導体装置３０において、第１実施形態の半導体装置１０と異なるのは、ＴＥＯＳ膜１３上にＣｒＳｉ膜１４と同一寸法形状のＡｌ合金膜３１が形成され、そのＡｌ合金膜３１上に表面が平坦なＴＥＯＳ膜３２が形成され、そのＴＥＯＳ膜３２上にＣｒＳｉ膜１４が形成されている点である。
【００４４】
そのため、ＴＥＯＳ膜３２を挟んで上下に対向するＣｒＳｉ膜１４とＡｌ合金膜３１とによってキャパシタ素子γが形成され、各膜１４，３１に挟まれたＴＥＯＳ膜３２がキャパシタ素子γの誘電体膜として機能する。つまり、シリコン基板１１上において、薄膜抵抗素子αとキャパシタ素子γとが積層構造になっている。
【００４５】
すなわち、ＣｒＳｉ膜１４からなる既存の薄膜抵抗素子αの上に、ＴＥＯＳ膜１７を介してＡｌ合金膜１９を形成することによってキャパシタ素子βを形成すると共に、薄膜抵抗素子αの下に、ＴＥＯＳ膜３２を介してＡｌ合金膜３１を形成することによってキャパシタ素子γを形成しているわけである。従って、第２実施形態によれば、第１実施形態の前記（１−１）と同様の作用・効果を得ることができる。
【００４６】
図６は、半導体装置３０の薄膜抵抗素子αおよび各キャパシタ素子β，γの接続状態を示す等価回路図である。各素子α〜γの一方の端子は図６に示す半導体装置３０内で接続された状態となっており、その接続箇所のノードＮａは配線層１８ａ（または１８ｂ）を介してシリコン基板１１上に形成された他の回路素子ＣＭに接続されている。
【００４７】
また、薄膜抵抗素子αの配線層１８ｂ（または１８ａ）と、キャパシタ素子βの配線層２０と、キャパシタ素子γの配線層（図５では図示略）とは図５に示す半導体装置３０の外部にて接続され、その接続箇所のノードＮｂはシリコン基板１１上に形成された電極パッドＰＤに接続されている。つまり、各素子α〜γの並列回路からなるＲＣ共振回路が、回路素子ＣＭと電極パッドＰＤとの間に挿入されている。
【００４８】
従って、第２実施形態によれば、キャパシタ素子γの静電容量の分だけＲＣ共振回路のキャパシタ分を高めることが可能になることに加え、キャパシタ素子γの一方の電極を構成するＡｌ合金膜３１が回路素子ＣＭに接続されることになるため回路素子ＣＭの放熱性を高めることが可能になり、第１実施形態の前記（１−３）の作用・効果を更に高めることができる。
【００４９】
（第３実施形態）
図７は、第３実施形態の半導体装置４０を説明するための概略断面図である。第３実施形態の半導体装置４０において、第１実施形態の半導体装置１０と異なるのは、Ａｌ合金膜１９が省かれてキャパシタ素子βが省かれている点と、ＴＥＯＳ膜１３上にＣｒＳｉ膜１４と同一寸法形状の多結晶シリコン膜４１が形成され、その多結晶シリコン膜４１上に表面が平坦なＴＥＯＳ膜４２が形成され、そのＴＥＯＳ膜４２上にＣｒＳｉ膜１４が形成されている点である。
【００５０】
そのため、ＴＥＯＳ膜４２を挟んで上下に対向するＣｒＳｉ膜１４と多結晶シリコン膜４１とによってキャパシタ素子δが形成され、各膜１４，４１に挟まれたＴＥＯＳ膜４２がキャパシタ素子δの誘電体膜として機能する。つまり、シリコン基板１１上において、薄膜抵抗素子αとキャパシタ素子δとが積層構造になっている。
【００５１】
すなわち、ＣｒＳｉ膜１４からなる既存の薄膜抵抗素子αの下に、ＴＥＯＳ膜４２を介して多結晶シリコン膜４１を形成することによってキャパシタ素子δを形成しているわけである。尚、半導体装置４０の等価回路は、図４に示す第１実施形態の半導体装置１０の等価回路と同様である。従って、第３実施形態によれば、第１実施形態の前記（１−１）（１−３）と同様の作用・効果を得ることができる。
【００５２】
［別の実施形態］
ところで、本発明は上記各実施形態に限定されるものではなく、以下のように具体化してもよく、その場合でも、上記各実施形態と同等もしくはそれ以上の作用・効果を得ることができる。
【００５３】
［１］上記各実施形態において、ＢＰＳＧ膜１２およびＴＥＯＳ膜１３はシリコン基板８１上に素子α〜γを配置する領域の下地であるため省いてもよい。つまり、各実施形態から各膜１２，１３を省き、シリコン基板１１上に各膜１４，３１，４１を直接形成してもよい。
【００５４】
［２］ＣｒＳｉ膜１４は、例えば、Ａｌ合金、多結晶シリコン、各種高融点金属（タングステン、チタン、ニッケル、クロムなど）の単体または合金、銅および銅合金、各種シリサイドなど、どのような導電材料からなる導電膜に置き換えてもよい。また、Ａｌ合金膜１９，３１や多結晶シリコン膜４１についても、どのような導電材料からなる導電膜に置き換えてもよい。
【００５５】
［３］ＴＥＯＳ膜１７，３２，４２は、例えば、ＣＶＤ（Chemical Vapor Deposition ）法によって形成された酸化シリコン，窒化シリコン，ＰＳＧ（Phosphor-Silicate Glass ），ＢＳＧ（Boron-Silicate Glass），ＢＰＳＧ（Boron-doped Phosphor-Silicate Glass）や、ＳＯＧ（Spin coating On Glass ），ポリイミド，メチルシロキサン系ポリマーなどの塗布絶縁膜など、どのような絶縁材料からなる絶縁膜に置き換えてもよい。
【００５６】
［４］上記各実施形態はシリコン基板８１上に作成したデバイスに適用したものであるが、その他の半導体基板（例えば、ガリウム・ヒ素基板、インジウム・ガリウム・ヒ素基板など）やＳＯＩ（Silicon On Insulator）基板の上に作成したデバイスに適用してもよい。
【図面の簡単な説明】
【００５７】
【図１】図１（Ａ）は、本発明を具体化した第１実施形態の半導体装置１０を説明するための概略断面図。図１（Ｂ）は半導体装置１０の平面図。
【図２】第１実施形態の半導体装置１０の製造方法を説明するための概略断面図。
【図３】第１実施形態の半導体装置１０の製造方法を説明するための概略断面図。
【図４】半導体装置１０の薄膜抵抗素子αおよびキャパシタ素子βの接続状態を示す等価回路図である。
【図５】本発明を具体化した第２実施形態の半導体装置３０を説明するための概略断面図。
【図６】半導体装置３０の薄膜抵抗素子αおよび各キャパシタ素子β，γの接続状態を示す等価回路図。
【図７】本発明を具体化した第３実施形態の半導体装置４０を説明するための概略断面図。
【符号の説明】
【００５８】
１０，３０，４０…半導体装置
１１…シリコン基板
１４…クロムシリサイド（ＣｒＳｉ）膜
１７，３２，４２…ＴＥＯＳ膜
１９，３１…アルミニウム（Ａｌ）合金膜
４１…多結晶シリコン膜
α…薄膜抵抗素子
β，γ，δ…キャパシタ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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