(57)【要約】【課題】  半導体記憶装置のメモリセルとリファレンスセルにバイアス電圧を印加して、両メモリセルの電流差を高速に検知可能なバイアス電圧印加回路を提供する。【解決手段】  選択メモリセルとリファレンスセルに各別に電流供給する２つのバイアス回路２０は同じ回路構成で、各バイアス回路は、電源ノードＶｃｃと結合ノードＮｃａ，Ｎｃｂの間に、前記結合ノードの電圧レベルの変動を抑制するように電流が制御される第１能動素子２１ａ，２１ｂを、前記電源ノードと出力ノードＮｏｕｔａ，Ｎｏｕｔｂの間に、前記出力ノードの電圧レベルが、他方側のバイアス回路の結合ノードの電圧レベルと逆方向に変化するように電流が制御される第２能動素子２２ａ，２２ｂを、前記結合ノードと電流供給ノードＮｓａ，Ｎｓｂの間及び前記出力ノードと前記電流供給ノードの間に、バイアス電圧を調整する第３能動素子２３ａ，２３ｂと第４能動素子２４ａ，２４ｂを、夫々備える。【選択図】  図３
2005259330.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルを複数配列してなる主メモリアレイ中から選択された選択メモリセルとリファレンスメモリセルの夫々に対して、所定のバイアス電圧を各別に印加することで、前記選択メモリセルと前記リファレンスメモリセルに夫々の記憶状態に応じて流れる各メモリセル電流を電圧レベルに変換して出力するバイアス電圧印加回路であって、
前記選択メモリセル側に電流供給する第１バイアス回路と、前記リファレンスメモリセル側に電流供給する第２バイアス回路とを備え、
前記第１バイアス回路と前記第２バイアス回路は同じバイアス回路で構成され、
前記各バイアス回路は、
電源ノードと結合ノードの間に、前記結合ノードの電圧レベルの変動を抑制するように電流が制御される第１能動素子を、
前記電源ノードと出力ノードの間に、前記出力ノードの電圧レベルが、他方側の前記バイアス回路の前記結合ノードの電圧レベルと逆方向に変化するように電流が制御される第２能動素子を、
前記結合ノードと電流供給ノードの間に、前記第１能動素子から供給される電流を前記選択メモリセルまたは前記リファレンスメモリセルに供給するとともに、前記電流供給ノードの電圧レベルを所定レベルに抑制する第３能動素子を、
前記出力ノードと前記電流供給ノードの間に、前記第２能動素子から供給される電流を前記選択メモリセルまたは前記リファレンスメモリセルに供給するとともに、前記電流供給ノードの電圧レベルを所定レベルに抑制する第４能動素子を、夫々備えて構成されることを特徴とするバイアス電圧印加回路。
【請求項２】
前記第１能動素子と前記第２能動素子がＰチャネルＭＯＳＦＥＴで形成されていることを特徴とする請求項１に記載のバイアス電圧印加回路。
【請求項３】
前記第３能動素子と前記第４能動素子がＮチャネルＭＯＳＦＥＴで形成されていることを特徴とする請求項１または２に記載のバイアス電圧印加回路。
【請求項４】
前記第１バイアス回路の前記第１能動素子と前記第２バイアス回路の前記第２能動素子がカレントミラー接続し、
前記第２バイアス回路の前記第１能動素子と前記第１バイアス回路の前記第２能動素子がカレントミラー接続している
ことを特徴とする請求項１〜３の何れか１項に記載のバイアス電圧印加回路。
【請求項５】
同じバイアス条件において、前記第１能動素子と前記第２能動素子の電流供給能力が同じで、前記第３能動素子と前記第４能動素子の電流供給能力が同じであることを特徴とする請求項１〜４の何れか１項に記載のバイアス電圧印加回路。
【請求項６】
同じバイアス条件において、前記第１能動素子と前記第２能動素子の電流供給能力が異なり、前記第３能動素子と前記第４能動素子の電流供給能力が異なることを特徴とする請求項１〜４の何れか１項に記載のバイアス電圧印加回路。
【請求項７】
前記第１能動素子が、ソースが前記電源ノードと接続し、ゲートとドレインが前記結合ノードと接続するＰチャネルＭＯＳＦＥＴで形成され、
前記第２能動素子が、ソースが前記電源ノードと接続し、ドレインが前記出力ノードと接続し、ゲートが他方側の前記バイアス回路の前記結合ノードと接続するＰチャネルＭＯＳＦＥＴで形成され、
前記第３能動素子が、ゲートが前記電流供給ノードと接続し、ドレインが前記結合ノードと接続し、ゲートに所定の中間電圧が供給されるＮチャネルＭＯＳＦＥＴで形成され、
前記第４能動素子が、ゲートが前記電流供給ノードと接続し、ドレインが前記出力ノードと接続し、ゲートに前記中間電圧が供給されるＮチャネルＭＯＳＦＥＴで形成されることを特徴とする請求項１に記載のバイアス電圧印加回路。
【請求項８】
メモリセルを複数配列してなる主メモリアレイ中から選択された選択メモリセルとリファレンスメモリセルの夫々に対して、所定のバイアス電圧を各別に印加することで、前記選択メモリセルと前記リファレンスメモリセルに夫々の記憶状態に応じて流れる各メモリセル電流を電圧レベルに変換して出力するバイアス電圧印加回路であって、
前記選択メモリセル側に電流供給する第１バイアス回路と、前記リファレンスメモリセル側に電流供給する第２バイアス回路とを備え、
前記第１バイアス回路と前記第２バイアス回路は同じバイアス回路で構成され、
前記各バイアス回路は、
第１電源ノードと内部ノードとの間に、前記内部ノードの電圧レベルの変動を抑制する第１能動素子を、
前記内部ノードと電流供給ノードとの間に、前記第１能動素子から供給される電流を前記選択メモリセルまたは前記リファレンスメモリセルに供給するとともに、前記電流供給ノードの電圧レベルを所定レベルに抑制する第２能動素子を、
前記第１電源ノードと出力ノードとの間に、前記電流供給ノードから電流を供給される前記選択メモリセルまたは前記リファレンスメモリセルの電流量の変化に比例して電流量が変化する第３能動素子を、
結合ノードと前記出力ノードとの間に、前記出力ノードの電圧レベルの変動を抑制するように電流が制御される第４能動素子と、前記出力ノードの電圧レベルが、他方側の前記バイアス回路の前記出力ノードの電圧レベルと逆方向に変化するように電流が制御される第５能動素子とを、
第２電源ノードと前記結合ノードとの間に、前記バイアス回路の動作時に前記第４能動素子及び前記第５能動素子の動作を有効にし、前記バイアス回路の非動作時に前記第４能動素子及び前記第５能動素子の動作を無効にする第６能動素子を、夫々備え、
前記第１バイアス回路の前記結合ノードと、前記第２バイアス回路の前記結合ノードとが接続されていることを特徴とするバイアス電圧印加回路。
【請求項９】
前記第１能動素子と前記第３能動素子とがＰチャネルＭＯＳＦＥＴで形成され、
前記第２能動素子と前記第４能動素子と前記第５能動素子と前記第６能動素子とがＮチャネルＭＯＳＦＥＴで形成されていることを特徴とする請求項８に記載のバイアス電圧印加回路。
【請求項１０】
前記第１バイアス回路の前記第４能動素子と前記第２バイアス回路の前記第５能動素子がカレントミラー接続し、
前記第２バイアス回路の前記第４能動素子と前記第１バイアス回路の前記第５能動素子がカレントミラー接続し、
前記第１バイアス回路の前記第１能動素子と前記第１バイアス回路の前記第３能動素子とがカレントミラー接続し、
前記第２バイアス回路の前記第１能動素子と前記第２バイアス回路の前記第３能動素子とがカレントミラー接続している
ことを特徴とする請求項８または９に記載のバイアス電圧印加回路。
【請求項１１】
同じバイアス条件において、前記第４能動素子と前記第５能動素子の電流供給能力が同じで、前記第１能動素子と前記第３能動素子の電流供給能力が同じであることを特徴とする請求項８〜１０の何れか１項に記載のバイアス電圧印加回路。
【請求項１２】
前記第１能動素子が、ソースが前記第１電源ノードと接続し、ゲートとドレインが前記内部ノードと接続するＰチャネルＭＯＳＦＥＴで形成され、
前記第２能動素子が、ソースが前記電流供給ノードと接続し、ドレインが前記内部ノードと接続し、ゲートに所定の中間電圧が供給されるＮチャネルＭＯＳＦＥＴで形成され、
前記第３能動素子が、ソースが前記第１電源ノードと接続し、ゲートが前記内部ノードと接続し、ドレインが前記出力ノードと接続するＰチャネルＭＯＳＦＥＴで形成され、
前記第４能動素子が、ソースが前記結合ノードと接続し、ゲートとドレインが前記出力ノードと接続するＮチャネルＭＯＳＦＥＴで形成され、
前記第５能動素子が、ソースが前記結合ノードと接続し、ドレインが前記出力ノードと接続し、ゲートが他方側の前記バイアス回路の前記出力ノードと接続するＮチャネルＭＯＳＦＥＴで形成され、
前記第６能動素子が、ソースが前記第２電源ノードと接続し、ドレインが前記結合ノードと接続し、ゲートに所定の動作制御電圧が供給されるＮチャネルＭＯＳＦＥＴで形成されることを特徴とする請求項８に記載のバイアス電圧印加回路。
【請求項１３】
メモリセルを複数配列してなる主メモリアレイ中から選択された選択メモリセルとリファレンスメモリセルの夫々に対して、所定のバイアス電圧を各別に印加することで、前記選択メモリセルと前記リファレンスメモリセルに夫々の記憶状態に応じて流れる各メモリセル電流を電圧レベルに変換して出力するバイアス電圧印加回路であって、
前記選択メモリセル側に電流供給する第１バイアス回路と、前記リファレンスメモリセル側に電流供給する第２バイアス回路とを備え、
前記第１バイアス回路と前記第２バイアス回路は同じバイアス回路で構成され、
前記各バイアス回路は、
第１電源ノードと内部ノードとの間に、前記内部ノードの電圧レベルの変動を抑制する第１能動素子を、
前記内部ノードと電流供給ノードとの間に、前記第１能動素子から供給される電流を前記選択メモリセルまたは前記リファレンスメモリセルに供給するとともに、前記電流供給ノードの電圧レベルを所定レベルに抑制する第２能動素子を、
前記第１電源ノードと第１結合ノードとの間に、前記電流供給ノードから電流を供給される前記選択メモリセルまたは前記リファレンスメモリセルの電流量の変化に比例して電流量が変化する第３能動素子を、
前記第１電源ノードと出力ノードとの間に、前記電流供給ノードから電流を供給される前記選択メモリセルまたは前記リファレンスメモリセルの電流量の変化に比例して電流量が変化する第４能動素子を、
前記第１結合ノードと第２結合ノードとの間に、前記第１結合ノードの電圧レベルの変動を抑制するように電流が制御される第５能動素子を、
前記第２結合ノードと前記出力ノードとの間に、前記出力ノードの電圧レベルが、他方側の前記バイアス回路の前記出力ノードの電圧レベルと逆方向に変化するように電流が制御される第６能動素子を、
第２電源ノードと前記第２結合ノードとの間に、前記バイアス回路の動作時に前記第５能動素子及び前記第６能動素子の動作を有効にし、前記バイアス回路の非動作時に前記第５能動素子及び前記第６能動素子の動作を無効にする第７能動素子を、夫々備え、
前記第１バイアス回路の前記第２結合ノードと、前記第２バイアス回路の前記第２結合ノードとが接続されていることを特徴とするバイアス電圧印加回路。
【請求項１４】
前記第１能動素子と前記第３能動素子と前記第４能動素子とがＰチャネルＭＯＳＦＥＴで形成され、
前記第２能動素子と前記第５能動素子と前記第６能動素子と前記第７能動素子とがＮチャネルＭＯＳＦＥＴで形成されていることを特徴とする請求項１３に記載のバイアス電圧印加回路。
【請求項１５】
前記第１能動素子と前記第３能動素子とがカレントミラー接続し、
前記第１能動素子と前記第４能動素子とがカレントミラー接続し、
前記第１バイアス回路の前記第５能動素子と前記第２バイアス回路の前記第６能動素子がカレントミラー接続し、
前記第２バイアス回路の前記第５能動素子と前記第１バイアス回路の前記第６能動素子がカレントミラー接続している
ことを特徴とする請求項１３または１４に記載のバイアス電圧印加回路。
【請求項１６】
同じバイアス条件において、前記第５能動素子と前記第６能動素子の電流供給能力が同じで、前記第３能動素子と前記第４能動素子と第１能動素子の電流供給能力が同じであることを特徴とする請求項１３〜１５の何れか１項に記載のバイアス電圧印加回路。
【請求項１７】
同じバイアス条件において、前記第５能動素子と前記第６能動素子の電流供給能力が同じで、
前記第３能動素子と前記第４能動素子の電流供給能力が同じで、且つ、前記第１能動素子と前記第３能動素子の電流供給能力が異なり、前記第１能動素子と前記第４能動素子の電流供給能力が異なることを特徴とする請求項１３〜１５の何れか１項に記載のバイアス電圧印加回路。
【請求項１８】
同じバイアス条件において、前記第５能動素子と前記第６能動素子の電流供給能力が同じで、
前記第３能動素子と前記第４能動素子の電流供給能力が異なることを特徴とする請求項１３〜１５の何れか１項に記載のバイアス電圧印加回路。
【請求項１９】
前記第１能動素子が、ソースが前記第１電源ノードと接続し、ゲートとドレインが前記内部ノードと接続するＰチャネルＭＯＳＦＥＴで形成され、
前記第２能動素子が、ソースが前記電流供給ノードと接続し、ドレインが前記内部ノードと接続し、ゲートに所定の中間電圧が供給されるＮチャネルＭＯＳＦＥＴで形成され、
前記第３能動素子が、ソースが前記第１電源ノードと接続し、ゲートが前記内部ノードと接続し、ドレインが前記第１結合ノードと接続するＰチャネルＭＯＳＦＥＴで形成され、
前記第４能動素子が、ソースが前記第１電源ノードと接続し、ゲートが前記内部ノードと接続し、ドレインが前記出力ノードと接続するＰチャネルＭＯＳＦＥＴで形成され、
前記第５能動素子が、ソースが前記第２結合ノードと接続し、ゲートとドレインとが前記第１結合ノードと接続するＮチャネルＭＯＳＦＥＴで形成され、
前記第６能動素子が、ソースが前記第２結合ノードと接続し、ドレインが前記出力ノードと接続し、ゲートが他方側の前記バイアス回路の前記出力ノードと接続するＮチャネルＭＯＳＦＥＴで形成され、
前記第７能動素子が、ソースが前記第２電源ノードと接続し、ドレインが第２結合ノードと接続し、ゲートに所定の動作制御電圧が供給されるＮチャネルＭＯＳＦＥＴで形成されることを特徴とする請求項１３に記載のバイアス電圧印加回路。
【請求項２０】
メモリセルをアレイ状に複数配列してなる主メモリアレイと、
リファレンスメモリセルと、
前記主メモリアレイの中から特定の前記メモリセルを選択するアドレス選択回路と、
前記アドレス選択回路で選択された選択メモリセルに接続するビット線と前記リファレンスメモリセルに接続するビット線の夫々に対して所定のバイアス電圧を各別に印加することで、前記選択メモリセルと前記リファレンスメモリセルに夫々の記憶状態に応じて流れる各メモリセル電流を電圧レベルに変換して出力するバイアス電圧印加回路と、
前記バイアス電圧印加回路の前記選択メモリセル側と前記リファレンスメモリセル側の各出力電圧を比較増幅して前記選択メモリセルに記憶されたデータに対応する電圧を出力するセンス回路と、を備えてなる半導体記憶装置であって、
前記バイアス電圧印加回路が、請求項１〜１９の何れか１項に記載のバイアス電圧印加回路であり、
前記バイアス電圧印加回路の前記第１バイアス回路と前記第２バイアス回路の何れか一方の前記電流供給ノードが前記選択メモリセル側の前記ビット線に連通した場合、前記第１バイアス回路と前記第２バイアス回路の他方の前記電流供給ノードが前記リファレンスメモリセル側の前記ビット線に連通することを特徴とする半導体記憶装置。
【請求項２１】
前記バイアス電圧印加回路の前記第１バイアス回路が、前記主メモリアレイ中の第１領域内の前記メモリセルの中から選択される選択メモリセルに電流供給可能に構成され、
前記バイアス電圧印加回路の前記第２バイアス回路が、前記主メモリアレイ中の前記第１領域とは異なる第２領域内の前記メモリセルの中から選択される選択メモリセルに電流供給可能に構成され、
前記第１バイアス回路による前記第１領域内の前記選択メモリセルへの電流供給と、前記第２バイアス回路による前記第２領域内の前記ビット線に連通する前記リファレンスメモリセルへの電流供給が１つの読み出し動作として発生し、
前記第２バイアス回路による前記第２領域内の前記選択メモリセルへの電流供給と、前記第１バイアス回路による前記第１領域内の前記ビット線に連通する前記リファレンスメモリセルへの電流供給が別の読み出し動作として発生することを特徴とする請求項２０に記載の半導体記憶装置。
【請求項２２】
前記選択メモリセルに接続するビット線と前記リファレンスメモリセルに接続するビット線の寄生容量が相等しくなるように構成されていることを特徴とする請求項２０または２１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、更に詳細には、半導体記憶装置のメモリセルに流れる電流を検知して、その記憶状態を高速に判定する読み出し技術に関する。
【背景技術】
【０００２】
半導体記憶装置においては、そのメモリセルの記憶状態を読み出すために、様々な手法が利用されている。不揮発性の半導体記憶装置の１つであるフラッシュメモリを例に説明する。フラッシュメモリは、各メモリセルがフローティングゲート構造のメモリトランジスタを備えて構成され、各メモリセルのフローティングゲートに注入された電荷（電子）の蓄積量に従って情報を記憶している。具体的には、フローティングゲートに電子が多く注入されている状態においては、チャネル領域には反転層が形成されにくく、このためメモリセルの閾値電圧は高くなる（プログラム状態と定義する）。一方、フローティングゲートから電子が放出されている状態では、チャネル領域には反転層が形成されやすく、このメモリセルの閾値電圧は低くなる（消去状態と定義する）。選択したメモリセルの状態が上記プログラム状態か上記消去状態かを高速に判定するために、プログラム状態と消去状態の中間の閾値電圧を有するリファレンスメモリセルを用意して差動入力型のセンスアンプ回路に入力する。
【０００３】
このようなメモリセルの読み出し回路の基本的な回路構成を図８に示す（適宜、従来例１と称す）。図８に示す読み出し回路は、複数のメモリセルの中から読み出し対象として選択された選択メモリセル１００とリファレンスメモリセル１０１の夫々に対して、所定のバイアス電圧を各別に印加することで、選択メモリセル１００とリファレンスメモリセル１０１に夫々の記憶状態に応じて流れる各メモリセル電流を供給するバイアス電圧印加回路１０２を備えて構成される。バイアス電圧印加回路１０２は、負荷回路１０３と、選択メモリセル１００とリファレンスメモリセル１０１に印加されるバイアス電圧を調整するバイアス調整回路１０４に分離して構成されている。従って、上記バイアス電圧は、所定の内部電源電圧から負荷回路１０３とバイアス調整回路１０４を介して、選択メモリセル１００とリファレンスメモリセル１０１の各ビット線Ｂｍａｉｎ、Ｂｒｅｆに印加され、最終的に選択メモリセル１００とリファレンスメモリセル１０１に印加される。
【０００４】
バイアス電圧印加回路１０２は、選択メモリセル１００の記憶状態に応じたメモリセル電流Ｉｍａｉｎを第１出力ノードＮｏｕｔ１において電圧レベルに変換し、リファレンスメモリセル１０１の記憶状態に応じたリファレンスセル電流Ｉｒｅｆを第２出力ノードＮｏｕｔ２において電圧レベルに変換し、次段の差動増幅型のセンスアンプ１０５で、両出力ノードの電圧差を検知して、選択メモリセル１００の記憶状態の判定を行う。従って、高速読み出しを実現するためには、両出力ノードの電圧差を十分に確保する必要がある。
【０００５】
負荷回路１０３は一般的に、図示するようにトランジスタで構成され、トランジスタに代えて抵抗素子で構成される場合もある。しかし、上記の要請から、図８に示す従来例１のように、簡単な構成で比較的高いゲインの得られるカレントミラー型の負荷回路１０３が一般的に多く利用されている。従来例１では、ＰチャネルＭＯＳＦＥＴ（以下、ＰＭＯＳと称す。）で構成されている。
【０００６】
しかし、メモリ容量の大容量化に伴い、バイアス電圧印加回路１０２に接続するメモリセル数が増大し、バイアス電圧印加回路１０２が駆動すべき電気的容量は増大傾向にあり、また、低電圧での読み出し動作の要請等から、ノイズに強く、より高速な読み出しを実現する必要がある。かかる対策として、選択メモリセル１００とリファレンスメモリセル１０１の各ビット線Ｂｍａｉｎ、Ｂｒｅｆに寄生する寄生容量が等しくなるようにメモリセルアレイを構成し、両電流経路における負荷を平衡させ、読み出し動作における過渡応答特性を等しくすることが提案され、実践されている。
【０００７】
具体的には、選択メモリセルが含まれるメモリアレイブロックに隣接した別のメモリアレイブロックのビット線を選択状態にして、リファレンスメモリセル側のビット線に接続することで、センスアンプの各入力に繋がる寄生容量を等しくし、読み出し動作の高速化を図る手法がある（例えば、下記特許文献１及び非特許文献１を参照）。
【０００８】
かかるビット線間で寄生容量の平衡化を図った構成の場合、選択メモリセルのアドレス（メモリアレイ内の位置）に応じて、両ビット線の何れか一方が選択メモリセルに接続し、他方がリファレンスメモリセルに接続する。バイアス電圧印加回路の負荷回路に、図８に示すようなカレントミラー型の負荷回路を使用する場合、非対称な構成となっているため、当該非対称性による読み出し性能の低下を防止する工夫がなされている。例えば、上記特許文献１に開示されているバイアス電圧印加回路（以下適宜、従来例２と称す。）では、図９に示すように、選択トランジスタ２００を設け、選択メモリセルのアドレスに応じて選択トランジスタのオンオフを制御し、選択メモリセル側のビット線が非対称な負荷回路の一方側に固定的に接続するようにする構成が提案されている。また、上記非特許文献１に開示されているバイアス電圧印加回路（以下適宜、従来例３と称す。）では、図１０に示すように、カレントミラーの向きを切り替えるためのスイッチトランジスタ３００を設け、選択メモリセルのアドレスに応じて何れか一方のスイッチトランジスタ３００をオンさせて、選択メモリセル側のビット線が非対称な負荷回路の一方側に固定的に接続するようにする構成が提案されている。
【特許文献１】特開２００３−７７２８２号公報
【非特許文献１】Ｄ．Ｅｌｍｈｕｒｓｔ、他、“Ａ  １．８Ｖ  １２８Ｍｂ  １２５ＭＨｚ  Ｍｕｌｔｉ−ｌｅｖｅｌ  Ｃｅｌｌ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  ｗｉｔｈ  Ｆｌｅｘｉｂｌｅ  Ｒｅａｄ  Ｗｈｉｌｅ  Ｗｒｉｔｅ”、ＩＳＳＣＣ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ、ｐｐ．２８６−２８７、２００３年２月
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、図９に示す従来例２のバイアス電圧印加回路では、左右のビット線の入れ替えに選択トランジスタ２００が１段余分に必要となるため、メモリセル電流経路に余分な抵抗成分が付加されるため、ビット線のＣＲ（容量抵抗積）が増加して過渡特性が劣化して高速読み出しを阻害する要因となる。
【００１０】
また、図１０に示す従来例３のバイアス電圧印加回路では、ＰＭＯＳのスイッチトランジスタ３００のＶｄｓ（ドレイン・ソース間電圧）が略０Ｖになるため、そのオン抵抗が高くなり、負荷回路１０３のＰＭＯＳのゲート電位がドレイン電位と等しくなるまでに時間を要する。従って、その間は、正しくカレントミラー動作しないため、高速読み出しを阻害する要因となる。
【００１１】
また、従来例２及び３の何れのバイアス電圧印加回路も、負荷回路１０３が非対称であるため、次段のセンスアンプの入力ノードの負荷容量に差が生じて、かかる過渡応答特性の違いにより高速読み出しが阻害される虞がある。
【００１２】
本発明は、上記問題点に鑑みてなされたもので、その目的は、上記非対称型負荷回路の問題点を解消し、完全対称型で高ゲインを実現でき、高速且つ安定した読み出し動作を可能とするバイアス電圧印加回路、及び、当該バイアス電圧印加回路を備えた半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１３】
上記目的を達成するための本発明に係るバイアス電圧印加回路は、メモリセルを複数配列してなる主メモリアレイ中から選択された選択メモリセルとリファレンスメモリセルの夫々に対して、所定のバイアス電圧を各別に印加することで、前記選択メモリセルと前記リファレンスメモリセルに夫々の記憶状態に応じて流れる各メモリセル電流を電圧レベルに変換して出力するバイアス電圧印加回路であって、前記選択メモリセル側に電流供給する第１バイアス回路と、前記リファレンスメモリセル側に電流供給する第２バイアス回路とを備え、前記第１バイアス回路と前記第２バイアス回路は同じバイアス回路で構成され、前記各バイアス回路は、電源ノードと結合ノードの間に、前記結合ノードの電圧レベルの変動を抑制するように電流が制御される第１能動素子を、前記電源ノードと出力ノードの間に、前記出力ノードの電圧レベルが、他方側の前記バイアス回路の前記結合ノードの電圧レベルと逆方向に変化するように電流が制御される第２能動素子を、前記結合ノードと電流供給ノードの間に、前記第１能動素子から供給される電流を前記選択メモリセルまたは前記リファレンスメモリセルに供給するとともに、前記電流供給ノードの電圧レベルを所定レベルに抑制する第３能動素子を、前記出力ノードと前記電流供給ノードの間に、前記第２能動素子から供給される電流を前記選択メモリセルまたは前記リファレンスメモリセルに供給するとともに、前記電流供給ノードの電圧レベルを所定レベルに抑制する第４能動素子を、夫々備えて構成されることを第１の特徴とする。
【００１４】
本発明に係るバイアス電圧印加回路は、上記第１の特徴において、前記第１能動素子と前記第２能動素子がＰチャネルＭＯＳＦＥＴで形成されているのが、好ましく、更に、前記第３能動素子と前記第４能動素子がＮチャネルＭＯＳＦＥＴで形成されているのが好ましい。
【００１５】
上記第１の特徴を備えた本発明に係るバイアス電圧印加回路によれば、選択メモリセル側に電流供給する第１バイアス回路と、リファレンスメモリセル側に電流供給する第２バイアス回路が、同じバイアス回路で構成されているので、完全対称型の回路構成を採用でき、従来の非対称型負荷回路の問題点が解消される。また、第１能動素子の存在によって、結合ノードは電流供給するメモリセル電流の大小に応じて電圧レベルを変化させるものの、その振幅はある程度抑制されるため、メモリセル電流の変化に対する追従性は高い。一方、第２能動素子の存在によって、抑制された振幅の相手方の結合ノードの変化が、自己の出力ノードの電圧変化となって現れるため、自己のメモリセル電流が相手方のメモリセル電流より大きい場合は、結合ノードの電圧レベルは相手方の方が高くなり、第２能動素子の電流供給能力が低下し、自己の出力ノードの電圧レベルが低下する。同時に、相手方の第２能動素子の電流供給能力は上昇し、相手方の出力ノードの電圧レベルが上昇する。従って、２つのバイアス回路の出力ノード間の電圧差は、各メモリセル電流の電流差に応じて大きく増幅されるため、高いゲインが得られる。更に、電流供給ノードの電圧レベルは、第３及び第４能動素子によって抑制されているため、電流供給ノードの電圧振幅を抑制しながら、出力ノードに大きな電圧振幅を得ることができる。つまり、大きなビット線容量を出力ノードと分離することで高速読み出しを可能とするものである。逆に、自己のメモリセル電流が相手方のメモリセル電流より小さい場合は、上記と全く逆の現象が発生するが、選択メモリセルとリファレンスメモリセルが反転したのと同様の結果となる。従って、バイアス回路に選択メモリセルが接続しても同様の高速読み出しが可能となる。
【００１６】
本発明に係るバイアス電圧印加回路は、上記第１の特徴において、前記第１バイアス回路の前記第１能動素子と前記第２バイアス回路の前記第２能動素子がカレントミラー接続し、前記第２バイアス回路の前記第１能動素子と前記第１バイアス回路の前記第２能動素子がカレントミラー接続していることを第２の特徴とする。
【００１７】
上記第２の特徴を備えた本発明に係るバイアス電圧印加回路によれば、基本的に上記第１の特徴のバイアス電圧印加回路が実現されるため、同様の作用効果を奏することができる。具体的には、バイアス電圧印加回路の差動出力の夫々にカレントミラー接続による高ゲイン出力が得られるため、通常のカレントミラー接続より更に高ゲイン出力が得られる。
【００１８】
本発明に係るバイアス電圧印加回路は、第１または第２の特徴において、同じバイアス条件において、前記第１能動素子と前記第２能動素子の電流供給能力が同じで、前記第３能動素子と前記第４能動素子の電流供給能力が同じである。或いは、同じバイアス条件において、前記第１能動素子と前記第２能動素子の電流供給能力が異なり、前記第３能動素子と前記第４能動素子の電流供給能力が異なる。本発明に係るバイアス電圧印加回路は、第１能動素子と第２能動素子の電流供給能力の調整、及び、第３能動素子と第４能動素子の電流供給能力の調整により、ゲインや過渡応答特性を調整することができる。
【００１９】
本発明に係るバイアス電圧印加回路は、更に、上記第１の特徴に加えて、前記第１能動素子が、ソースが前記電源ノードと接続し、ゲートとドレインが前記結合ノードと接続するＰチャネルＭＯＳＦＥＴで形成され、前記第２能動素子が、ソースが前記電源ノードと接続し、ドレインが前記出力ノードと接続し、ゲートが他方側の前記バイアス回路の前記結合ノードと接続するＰチャネルＭＯＳＦＥＴで形成され、前記第３能動素子が、ゲートが前記電流供給ノードと接続し、ドレインが前記結合ノードと接続し、ゲートに所定の中間電圧が供給されるＮチャネルＭＯＳＦＥＴで形成され、前記第４能動素子が、ゲートが前記電流供給ノードと接続し、ドレインが前記出力ノードと接続し、ゲートに前記中間電圧が供給されるＮチャネルＭＯＳＦＥＴで形成されることを第３の特徴とする。
【００２０】
上記第３の特徴を備えた本発明に係るバイアス電圧印加回路によれば、基本的に上記第１の特徴のバイアス電圧印加回路が実現されるため、同様の作用効果を奏することができる。更に、具体的に、上記第２の特徴のバイアス電圧印加回路が実現されるため、同様の作用効果を奏することができる。
【００２１】
上記目的を達成するための本発明に係るバイアス電圧印加回路は、メモリセルを複数配列してなる主メモリアレイ中から選択された選択メモリセルとリファレンスメモリセルの夫々に対して、所定のバイアス電圧を各別に印加することで、前記選択メモリセルと前記リファレンスメモリセルに夫々の記憶状態に応じて流れる各メモリセル電流を電圧レベルに変換して出力するバイアス電圧印加回路であって、前記選択メモリセル側に電流供給する第１バイアス回路と、前記リファレンスメモリセル側に電流供給する第２バイアス回路とを備え、前記第１バイアス回路と前記第２バイアス回路は同じバイアス回路で構成され、前記各バイアス回路は、第１電源ノードと内部ノードとの間に、前記内部ノードの電圧レベルの変動を抑制する第１能動素子を、前記内部ノードと電流供給ノードとの間に、前記第１能動素子から供給される電流を前記選択メモリセルまたは前記リファレンスメモリセルに供給するとともに、前記電流供給ノードの電圧レベルを所定レベルに抑制する第２能動素子を、前記第１電源ノードと出力ノードとの間に、前記電流供給ノードから電流を供給される前記選択メモリセルまたは前記リファレンスメモリセルの電流量の変化に比例して電流量が変化する第３能動素子を、結合ノードと前記出力ノードとの間に、前記出力ノードの電圧レベルの変動を抑制するように電流が制御される第４能動素子と、前記出力ノードの電圧レベルが、他方側の前記バイアス回路の前記出力ノードの電圧レベルと逆方向に変化するように電流が制御される第５能動素子とを、第２電源ノードと前記結合ノードとの間に、前記バイアス回路の動作時に前記第４能動素子及び前記第５能動素子の動作を有効にし、前記バイアス回路の非動作時に前記第４能動素子及び前記第５能動素子の動作を無効にする第６能動素子を、夫々備え、前記第１バイアス回路の前記結合ノードと、前記第２バイアス回路の前記結合ノードとが接続されていることを第４の特徴とする。
【００２２】
本発明に係るバイアス電圧印加回路は、上記第４の特徴において、前記第１能動素子と前記第３能動素子とがＰチャネルＭＯＳＦＥＴで形成され、前記第２能動素子と前記第４能動素子と前記第５能動素子と前記第６能動素子とがＮチャネルＭＯＳＦＥＴで形成されているのが好ましい。
【００２３】
また、本発明に係るバイアス電圧印加回路は、上記第４の特徴において、前記第１バイアス回路の前記第４能動素子と前記第２バイアス回路の前記第５能動素子がカレントミラー接続し、前記第２バイアス回路の前記第４能動素子と前記第１バイアス回路の前記第５能動素子がカレントミラー接続し、前記第１バイアス回路の前記第１能動素子と前記第１バイアス回路の前記第３能動素子とがカレントミラー接続し、前記第２バイアス回路の前記第１能動素子と前記第２バイアス回路の前記第３能動素子とがカレントミラー接続しているのも好適である。
【００２４】
更に、本発明に係るバイアス電圧印加回路は、上記第４の特徴において、同じバイアス条件において、前記第４能動素子と前記第５能動素子の電流供給能力が同じで、前記第１能動素子と前記第３能動素子の電流供給能力が同じであるのも好適である。
【００２５】
更に、また、本発明に係るバイアス電圧印加回路は、上記第４の特徴において、前記第１能動素子が、ソースが前記第１電源ノードと接続し、ゲートとドレインが前記内部ノードと接続するＰチャネルＭＯＳＦＥＴで形成され、前記第２能動素子が、ソースが前記電流供給ノードと接続し、ドレインが前記内部ノードと接続し、ゲートに所定の中間電圧が供給されるＮチャネルＭＯＳＦＥＴで形成され、前記第３能動素子が、ソースが前記第１電源ノードと接続し、ゲートが前記内部ノードと接続し、ドレインが前記出力ノードと接続するＰチャネルＭＯＳＦＥＴで形成され、前記第４能動素子が、ソースが前記結合ノードと接続し、ゲートとドレインが前記出力ノードと接続するＮチャネルＭＯＳＦＥＴで形成され、前記第５能動素子が、ソースが前記結合ノードと接続し、ドレインが前記出力ノードと接続し、ゲートが他方側の前記バイアス回路の前記出力ノードと接続するＮチャネルＭＯＳＦＥＴで形成され、前記第６能動素子が、ソースが前記第２電源ノードと接続し、ドレインが前記結合ノードと接続し、ゲートに所定の動作制御電圧が供給されるＮチャネルＭＯＳＦＥＴで形成されるのも好適である。
【００２６】
上記目的を達成するための本発明に係る他のバイアス電圧印加回路は、メモリセルを複数配列してなる主メモリアレイ中から選択された選択メモリセルとリファレンスメモリセルの夫々に対して、所定のバイアス電圧を各別に印加することで、前記選択メモリセルと前記リファレンスメモリセルに夫々の記憶状態に応じて流れる各メモリセル電流を電圧レベルに変換して出力するバイアス電圧印加回路であって、前記選択メモリセル側に電流供給する第１バイアス回路と、前記リファレンスメモリセル側に電流供給する第２バイアス回路とを備え、前記第１バイアス回路と前記第２バイアス回路は同じバイアス回路で構成され、前記各バイアス回路は、第１電源ノードと内部ノードとの間に、前記内部ノードの電圧レベルの変動を抑制する第１能動素子を、前記内部ノードと電流供給ノードとの間に、前記第１能動素子から供給される電流を前記選択メモリセルまたは前記リファレンスメモリセルに供給するとともに、前記電流供給ノードの電圧レベルを所定レベルに抑制する第２能動素子を、前記第１電源ノードと第１結合ノードとの間に、前記電流供給ノードから電流を供給される前記選択メモリセルまたは前記リファレンスメモリセルの電流量の変化に比例して電流量が変化する第３能動素子を、前記第１電源ノードと出力ノードとの間に、前記電流供給ノードから電流を供給される前記選択メモリセルまたは前記リファレンスメモリセルの電流量の変化に比例して電流量が変化する第４能動素子を、前記第１結合ノードと第２結合ノードとの間に、前記第１結合ノードの電圧レベルの変動を抑制するように電流が制御される第５能動素子を、前記第２結合ノードと前記出力ノードとの間に、前記出力ノードの電圧レベルが、他方側の前記バイアス回路の前記出力ノードの電圧レベルと逆方向に変化するように電流が制御される第６能動素子を、第２電源ノードと前記第２結合ノードとの間に、前記バイアス回路の動作時に前記第５能動素子及び前記第６能動素子の動作を有効にし、前記バイアス回路の非動作時に前記第５能動素子及び前記第６能動素子の動作を無効にする第７能動素子を、夫々備え、前記第１バイアス回路の前記第２結合ノードと、前記第２バイアス回路の前記第２結合ノードとが接続されていることを第５の特徴とする。
【００２７】
本発明に係るバイアス電圧印加回路は、上記第５の特徴において、前記第１能動素子と前記第３能動素子と前記第４能動素子とがＰチャネルＭＯＳＦＥＴで形成され、前記第２能動素子と前記第５能動素子と前記第６能動素子と前記第７能動素子とがＮチャネルＭＯＳＦＥＴで形成されているのも好適であるし、前記第１能動素子と前記第３能動素子とがカレントミラー接続し、前記第１能動素子と前記第４能動素子とがカレントミラー接続し、前記第１バイアス回路の前記第５能動素子と前記第２バイアス回路の前記第６能動素子がカレントミラー接続し、前記第２バイアス回路の前記第５能動素子と前記第１バイアス回路の前記第６能動素子がカレントミラー接続しているのも好適である。
【００２８】
本発明に係るバイアス電圧印加回路は、上記第５の特徴において、同じバイアス条件において、前記第５能動素子と前記第６能動素子の電流供給能力が同じで、前記第３能動素子と前記第４能動素子と第１能動素子の電流供給能力が同じであっても良いし、または、同じバイアス条件において、前記第５能動素子と前記第６能動素子の電流供給能力が同じで、前記第３能動素子と前記第４能動素子の電流供給能力が同じで、且つ、前記第１能動素子と前記第３能動素子の電流供給能力が異なり、前記第１能動素子と前記第４能動素子の電流供給能力が異なっていても良いし、または、同じバイアス条件において、前記第５能動素子と前記第６能動素子の電流供給能力が同じで、前記第３能動素子と前記第４能動素子の電流供給能力が異なっていても良い。
【００２９】
本発明に係るバイアス電圧印加回路は、上記第５の特徴において、前記第１能動素子が、ソースが前記第１電源ノードと接続し、ゲートとドレインが前記内部ノードと接続するＰチャネルＭＯＳＦＥＴで形成され、前記第２能動素子が、ソースが前記電流供給ノードと接続し、ドレインが前記内部ノードと接続し、ゲートに所定の中間電圧が供給されるＮチャネルＭＯＳＦＥＴで形成され、前記第３能動素子が、ソースが前記第１電源ノードと接続し、ゲートが前記内部ノードと接続し、ドレインが前記第１結合ノードと接続するＰチャネルＭＯＳＦＥＴで形成され、前記第４能動素子が、ソースが前記第１電源ノードと接続し、ゲートが前記内部ノードと接続し、ドレインが前記出力ノードと接続するＰチャネルＭＯＳＦＥＴで形成され、前記第５能動素子が、ソースが前記第２結合ノードと接続し、ゲートとドレインとが前記第１結合ノードと接続するＮチャネルＭＯＳＦＥＴで形成され、前記第６能動素子が、ソースが前記第２結合ノードと接続し、ドレインが前記出力ノードと接続し、ゲートが他方側の前記バイアス回路の前記出力ノードと接続するＮチャネルＭＯＳＦＥＴで形成され、前記第７能動素子が、ソースが前記第２電源ノードと接続し、ドレインが第２結合ノードと接続し、ゲートに所定の動作制御電圧が供給されるＮチャネルＭＯＳＦＥＴで形成されるのも好適である。
【００３０】
上記目的を達成するための本発明に係る半導体記憶装置は、メモリセルをアレイ状に複数配列してなる主メモリアレイと、リファレンスメモリセルと、前記主メモリアレイの中から特定の前記メモリセルを選択するアドレス選択回路と、前記アドレス選択回路で選択された選択メモリセルに接続するビット線と前記リファレンスメモリセルに接続するビット線の夫々に対して所定のバイアス電圧を各別に印加することで、前記選択メモリセルと前記リファレンスメモリセルに夫々の記憶状態に応じて流れる各メモリセル電流を電圧レベルに変換して出力する上記何れかの特徴を有するバイアス電圧印加回路と、前記バイアス電圧印加回路の前記選択メモリセル側と前記リファレンスメモリセル側の各出力電圧を比較増幅して前記選択メモリセルに記憶されたデータに対応する電圧を出力するセンス回路とを備え、前記バイアス電圧印加回路の前記第１バイアス回路と前記第２バイアス回路の何れか一方の前記電流供給ノードが前記選択メモリセル側の前記ビット線に連通した場合、前記第１バイアス回路と前記第２バイアス回路の他方の前記電流供給ノードが前記リファレンスメモリセル側の前記ビット線に連通することを第１の特徴とする。
【００３１】
上記第１の特徴を備えた本発明に係る半導体記憶装置によれば、本発明に係るバイアス電圧印加回路の作用効果を奏する高速読み出し可能な半導体記憶装置を実現することができる。
【００３２】
本発明に係る半導体記憶装置は、上記第１の特徴に加えて、前記バイアス電圧印加回路の前記第１バイアス回路が、前記主メモリアレイ中の第１領域内の前記メモリセルの中から選択される選択メモリセルに電流供給可能に構成され、前記バイアス電圧印加回路の前記第２バイアス回路が、前記主メモリアレイ中の前記第１領域とは異なる第２領域内の前記メモリセルの中から選択される選択メモリセルに電流供給可能に構成され、前記第１バイアス回路による前記第１領域内の前記選択メモリセルへの電流供給と、前記第２バイアス回路による前記第２領域内の前記ビット線に連通する前記リファレンスメモリセルへの電流供給が１つの読み出し動作として発生し、前記第２バイアス回路による前記第２領域内の前記選択メモリセルへの電流供給と、前記第１バイアス回路による前記第１領域内の前記ビット線に連通する前記リファレンスメモリセルへの電流供給が別の読み出し動作として発生することを第２の特徴とする。
【００３３】
上記第２の特徴を備えた本発明に係る半導体記憶装置によれば、選択メモリセルのアドレスによって接続するバイアス回路を特定の選択回路を使って選択する必要がなく、選択メモリセルの主メモリアレイ中の位置に拘わらずに一定の読み出し性能を確保できる。
【００３４】
本発明に係る半導体記憶装置は、第１または第２の特徴に加えて、前記選択メモリセルに接続するビット線と前記リファレンスメモリセルに接続するビット線の寄生容量が相等しくなるように構成されていることを第３の特徴とする。
【００３５】
また、上記第３の特徴を備えた本発明に係る半導体記憶装置によれば、選択メモリセル側とリファレンスメモリセル側の両ビット線における過渡応答特性のバラツキを抑制でき、高速読み出しが図れる。
【発明を実施するための最良の形態】
【００３６】
［第一実施形態］
本発明に係る半導体記憶装置とバイアス電圧印加回路（以下、適宜「本発明装置」及び「本発明回路」という。）の第一実施形態について、図面を基に説明する。
【００３７】
本発明装置１は、図１に示すように、主メモリアレイ２、リファレンス回路３、行デコーダ４、列デコーダ５、本発明に係るバイアス電圧印加回路６、センスアンプ７等を備えて構成される。尚、図示しないが、必要なアドレス信号や読み出し制御信号（チップイネーブル信号、出力イネーブル信号等）が別途夫々の入力回路を介して各部に供給される。また、センスアンプ７の出力Ｄｏｕｔは、所定の出力回路を介して外部に出力される。
【００３８】
主メモリアレイ２は、読み出し対象のメモリセルを行方向及び列方向にアレイ状に複数配列して構成されている。本実施形態では、メモリセルとしてフローティングゲート型ＦＥＴ構造のフラッシュメモリトランジスタを備えてフラッシュメモリセルとして構成される場合を想定する。従って、メモリセルはその記憶状態を、フローティングゲートに蓄積される電子の多寡で設定し、その記憶状態が、メモリトランジスタの閾値電圧の差となって現れる。
【００３９】
リファレンス回路３は、主メモリアレイ２のメモリセルと同じ構造のフラッシュメモリセルからなるリファレンスメモリセルを備えて構成される。２値メモリの場合は、主メモリアレイ２のメモリセルの閾値電圧は、データの０／１に応じて高閾値電圧と低閾値電圧に、所定のフラッシュメモリの書き込み回路で設定されデータの書き込みが実行される。従って、主メモリアレイ２のメモリセル電流は、当該閾値電圧の高低に応じて変化するが、リファレンスメモリセルの閾値電圧は、データの０／１に応じた２つのメモリセル電流の中間的なメモリセル電流となるようにテスト時に調整される。
【００４０】
行デコーダ４と列デコーダ５は、外部から入力されたアドレス信号に応じて、前者が主メモリアレイ２内のメモリセルを行方向に沿って選択し、後者が主メモリアレイ２内のメモリセルを列方向に沿って選択し、主メモリアレイ２の中から読み出し対象のメモリセルを選択する回路である。以下、読み出し動作のために選択されたメモリセルを選択メモリセルと呼ぶ。
【００４１】
図２に、主メモリアレイ２、リファレンス回路３、列デコーダ５、及び、本発明回路６との接続関係の一例を具体的に示す。図２では、主メモリアレイ２が左右の２つの記憶領域に分割され構成されている。また、リファレンス回路３も、主メモリアレイ２と同様の左右に分割されたアレイ構成を採用している。本実施形態では、主メモリアレイ２は階層ビット線構造を採用し、メモリセルの高密度実装を実現している。具体的には、主メモリアレイ２をビット線方向（列方向）に沿って複数のブロックに分割し、ブロック毎に各列にローカルビット線ＬＢ１、ＬＢ２を設け、同一ブロック内の同一列の複数のメモリセル８、９のドレインが同じローカルビット線ＢＬ１、ＢＬ２に並列に接続され、所謂ＮＯＲ型メモリ構造を呈している。尚、図中、メモリセルは簡略的に１つだけを図示している。また、同一ブロック内の各メモリセル８、９は同一のソース線Ｓ１、Ｓ２に接続し、ブロック単位で一括消去可能に構成されている。各ローカルビット線ＬＢ１、ＬＢ２は、夫々ビット線選択トランジスタ１０、１１を介してグローバルビット線ＧＢ１、ＧＢ２に接続している。グローバルビット線ＧＢ１、ＧＢ２は列方向に複数のブロックに亘って共通に接続する。本実施形態では、列デコーダ５は、左右夫々の記憶領域の複数列のグローバルビット線中から１本ずつを選択して、本発明回路６に接続する。ここで、主メモリアレイ２の右側または左側の何れかの記憶領域内のブロックが選択されると、リファレンスメモリセルは、リファレンス回路の反対側の領域から選択される。ブロックの選択は、ビット線選択トランジスタ１０、１１のオンオフで制御される。
【００４２】
リファレンス回路３は、主メモリアレイ２のように列方向にブロック分割されていないが、本発明回路６から主メモリアレイ２の選択メモリセルを通ってグランド電位までの電流経路と、本発明回路６からリファレンス回路３のリファレンスメモリセル１２、１３を通ってグランド電位までの電流経路が、少なくともＤＣ的に等価となるように構成されている。従って、主メモリアレイ２のローカルビット線ＬＢ１、ＬＢ２に相当するリファレンスビット線ＲＢ１、ＲＢ２を備え、リファレンスビット線ＲＢ１、ＲＢ２とグローバルビット線ＧＢ１、ＧＢ２の中間にリファレンスビット線選択トランジスタ１４、１５を設け、リファレンスメモリセル１２、１３の選択制御を可能にしている。
【００４３】
以上、本発明回路６と主メモリアレイ２中の選択メモリセル及びリファレンスメモリセルとの接続関係を説明したので、次に、本発明回路６の回路構成及び回路動作について説明する。
【００４４】
図３に示すように、本発明回路６は、全く等価な２つのバイアス回路２０を備えて構成されている。以下、便宜的に一方を第１バイアス回路２０ａ、他方を第２バイアス回路２０ｂと称す。尚、図中、２つの電流源Ｉａ、Ｉｂは、何れか一方が選択メモリセルのメモリセル電流Ｉｃｅｌｌ、他方がリファレンスメモリセルのメモリセル電流Ｉｒｅｆを表している。選択メモリセルのメモリセル電流Ｉｃｅｌｌは、記憶情報に対応する閾値電圧の高低によって変化する。
【００４５】
バイアス回路２０ａ（２０ｂ）は夫々４つのＭＯＳＦＥＴからなる能動素子で構成されている。第１能動素子２１ａ（２１ｂ）は、ソースが電源ノードＶｃｃと接続し、ゲートとドレインが結合ノードＮｃａ（Ｎｃｂ）と接続するＰチャネルＭＯＳＦＥＴ（ＰＭＯＳ）で形成され、第２能動素子２２ａ（２２ｂ）は、ソースが電源ノードＶｃｃと接続し、ドレインが出力ノードＮｏｕｔａ（Ｎｏｕｔｂ）と接続し、ゲートが他方側のバイアス回路の結合ノードＮｃｂ（Ｎｃａ）と接続するＰＭＯＳで形成され、第３能動素子２３ａ（２３ｂ）は、ソースが電流供給ノードＮｓａ（Ｎｓｂ）と接続し、ドレインが結合ノードＮｃａ（Ｎｃｂ）と接続し、ゲートに所定の中間電圧Ｖｂｉａｓが供給されるＮチャネルＭＯＳＦＥＴ（ＮＭＯＳ）で形成され、第４能動素子２４ａ（２４ｂ）が、ソースが電流供給ノードＮｓａ（Ｎｓｂ）と接続し、ドレインが出力ノードＮｏｕｔａ（Ｎｏｕｔｂ）と接続し、ゲートに中間電圧Ｖｂｉａｓが供給されるＮＭＯＳで形成される。尚、上記説明においてカッコ内の符号は、第２バイアス回路２０ｂの説明に対応する。
【００４６】
ここで、各第１能動素子２１ａ、２１ｂはドレイン電圧（結合ノードＮｃａ、Ｎｃｂ）の電圧レベルの変動を抑制するように電流が制御され、第２能動素子２２ａ、２２ｂはドレイン電圧（出力ノードのＮｏｕｔａ、Ｎｏｕｔｂ）の電圧レベルが、他方側のバイアス回路２０の結合ノードＮｃｂ、Ｎｃａの電圧レベルと逆方向に変化するように電流が制御される。
【００４７】
より具体的には、第１バイアス回路２０ａの第１能動素子２１ａと第２バイアス回路２０ｂの第２能動素子２２ｂがカレントミラー接続し、第２バイアス回路２０ｂの第１能動素子２１ｂと第１バイアス回路２０ａの第２能動素子２２ａがカレントミラー接続している構成となっている。
【００４８】
また、第３能動素子２３ａ、２３ｂは、第１能動素子２１ａ、２１ｂから供給される電流を選択メモリセルまたはリファレンスメモリセルに供給するとともに、中間電圧Ｖｂｉａｓの設定により電流供給ノードＮｓａ、Ｎｓｂの電圧レベルを所定レベルに抑制する。同様に、第４能動素子２４ａ、２４ｂは、第２能動素子２２ａ、２２ｂから供給される電流を選択メモリセルまたはリファレンスメモリセルに供給するとともに、中間電圧Ｖｂｉａｓの設定により電流供給ノードＮｓａ、Ｎｓｂの電圧レベルを所定レベルに抑制する。
【００４９】
本実施形態では、第１能動素子２１ａ、２１ｂ及び第２能動素子２２ａ、２２ｂのトランジスタサイズ（ゲート長及びゲート幅）が夫々等しく、同じバイアス条件での電流供給能力を等しく揃えてある。また、第３能動素子２３ａ、２３ｂ及び第４能動素子２４ａ、２４ｂのトランジスタサイズが夫々等しく、同じバイアス条件での電流供給能力を等しく揃えてある。この結果、上述のカレントミラー接続における各ミラー比は１対１となる。
【００５０】
本発明回路６は、上記回路構成によって、第１バイアス回路２０ａと第２バイアス回路２０ｂの何れに選択メモリセルまたはリファレンスメモリセルが接続しても、完全に対称な回路構成となっている。具体的には、第１バイアス回路２０ａの電流供給ノードＮｓａに主メモリアレイ２中の例えば左側の記憶領域の中から選択される選択メモリセルが接続し、第２バイアス回路２０ｂの電流供給ノードＮｓｂに主メモリアレイ２中の右側の記憶領域の中から選択される選択メモリセルが接続する。但し、第１バイアス回路２０ａの電流供給ノードＮｓａに選択メモリセルが接続するようにアドレス選択された場合は、第２バイアス回路２０ｂの電流供給ノードＮｓｂにはリファレンス回路３中の右側領域のリファレンスメモリセルが接続する。逆に、第２バイアス回路２０ｂの電流供給ノードＮｓｂに選択メモリセルが接続するようにアドレス選択された場合は、第１バイアス回路２０ａの電流供給ノードＮｓａにはリファレンス回路３中の左側領域のリファレンスメモリセルが接続する。
【００５１】
次に、本発明装置１のセンスアンプ７について簡単に説明する。センスアンプ７は、図４に示すような差動アンプで構成され、本発明回路６の２つの出力ノードＮｏｕｔａ、Ｎｏｕｔｂが夫々、センスアンプ７の各入力に接続する。本実施形態では、センスアンプ７として図４に示すようなダイナミック型のラッチ機能を有する回路を使用するが、センスアンプ７の回路構成は、図４の構成に限定されるものではない。
【００５２】
次に、本発明回路６の回路動作について、図５の回路シミュレーション（過渡応答シミュレーション）の電圧波形図を参照して説明する。尚、本実施形態では、本発明回路６の２つの電流供給ノードＮｓａ、Ｎｓｂに列デコーダ５を介して連通するグローバルビット線ＧＢ１、ＧＢ２の間に、両グローバルビット線ＧＢ１、ＧＢ２を一時的に導通させて平衡化するためのイコライズトランジスタを設けている。このため、本発明回路６は、両グローバルビット線ＧＢ１、ＧＢ２の平衡化処理中（図５中、イコライズ信号ＥＱが高レベル時）から動作を開始するものの、当該平衡化処理中は、両グローバルビット線ＧＢ１、ＧＢ２の電位が等しいため、選択メモリセルのメモリセル電流Ｉｃｅｌｌとリファレンスメモリセルのメモリセル電流Ｉｒｅｆの電流差が、２つのバイアス回路２０ａ、２０ｂから供給される電流差となって現れないので、本発明回路６の２つの出力ノードＮｏｕｔａ、Ｎｏｕｔｂには電圧差が現れない。
【００５３】
図５の電圧波形を参照して説明すると、先ず、イコライズ信号ＥＱが高レベルに遷移して平衡化処理を開始する。引き続き、アドレス信号の入力レベルに応じて行デコーダ４により、選択メモリセルの制御ゲートに入力するワード線ＷＬが選択され、選択されたワード線ＷＬの電圧が上昇し、選択メモリセルが行方向に沿って選択される。同時に、アドレス信号の入力レベルに応じてリファレンス回路３により、リファレンスメモリセルの制御ゲートに入力する電圧レベルが上昇し、リファレンスメモリセルが選択される。次に、選択メモリセルに接続するローカルビット線ＬＢ１または２を選択してグローバルビット線ＧＢ１またはＧＢ２に接続するためにビット線選択トランジスタ１０または１１をオン状態にすべくビット線選択信号ＢＬｓｅｌｅｃｔが高レベルに遷移する。同時に、リファレンス回路３のリファレンスビット線選択トランジスタ１４または１５もオン状態にすべく所定の選択信号が高レベルに遷移する。
【００５４】
グローバルビット線が、ローカルビット線及びリファレンスビット線と導通すると、本発明回路６の２つのバイアス回路２０ａ、２０ｂから、選択メモリセル及びリファレンスメモリセルへの各電流経路が形成され、ローカルビット線及びリファレンスビット線の電圧が上昇し始め、同時に、本発明回路６の２つの出力ノードＮｏｕｔａ、Ｎｏｕｔｂも、本発明回路６の各第２能動素子による電圧降下で電圧が低下するが、平衡化処理中であるため、両出力ノードの電圧差は０Ｖである。ローカルビット線及びリファレンスビット線が選択された後、イコライズ信号ＥＱが低レベルに遷移して平衡化処理を終了すると、グローバルビット線ＧＢ１及びＧＢ２はもはや短絡状態でないので、選択メモリセル及びリファレンスメモリセルの各メモリセル電流Ｉｃｅｌｌ、Ｉｒｅｆに応じた電圧差が、２つの出力ノードＮｏｕｔａ、Ｎｏｕｔｂに生じる。２つの出力ノードＮｏｕｔａ、Ｎｏｕｔｂの電圧は、選択メモリセルの記憶状態によって、一方が高電圧で他方が低電圧となるが、その電圧差は、選択メモリセルの記憶状態に関係なく一定である。つまり、データの“１”を読み出す場合と、“０”を読み出す場合で読み出し速度に変わりはない。また、選択メモリセルのアドレスによって、選択メモリセルが第１バイアス回路２０ａと第２バイアス回路２０ｂの何れかに接続するが、そのアドレスに拘わらず、読み出し特性に変化はない。
【００５５】
図６に、図８に示す従来例１のバイアス電圧印加回路に対して同じ条件で回路シミュレーションを行った結果を示す。図６より明らかなように、従来例１の通常のカレントミラー型のバイアス電圧印加回路では、選択メモリセルの記憶状態によって、或いは、選択メモリセルが何れの電流供給ノードに接続されるかで、２つの出力ノードＮｏｕｔａ、Ｎｏｕｔｂの電圧が大きく変化し、また、その電圧差にも変化が生じるため、データの“１”を読み出す場合と、“０”を読み出す場合で読み出し特性に差が生じ、何れかのデータ読み出し時の動作マージン並びに読み出し速度を低下させることになる。
【００５６】
以上から明らかなように、本発明回路６を用いて、選択メモリセルとリファレンスメモリセルにバイアス電圧を印加することで、安定した高速読み出しが可能となる。
【００５７】
［第二実施形態］
次に、本発明に係る半導体記憶装置の第二実施形態について、図面を基にその回路構成及び回路動作について説明する。
【００５８】
本実施形態の本発明回路６は、図１１に示すように、全く等価な２つのバイアス回路３０を備えて構成されている。第一実施形態と同様に、一方を第１バイアス回路３０ａ、他方を第２バイアス回路３０ｂと称す。尚、図中、２つの電流源Ｉａ、Ｉｂは、第一実施形態と同様に、何れか一方が選択メモリセルのメモリセル電流Ｉｃｅｌｌ、他方がリファレンスメモリセルのリファレンスメモリセル電流Ｉｒｅｆを表している。選択メモリセルのメモリセル電流Ｉｃｅｌｌは、記憶情報に対応する閾値電圧の高低によって変化する。
【００５９】
本実施形態のバイアス回路３０ａ（３０ｂ）は、夫々６つのＭＯＳＦＥＴからなる能動素子で構成されている。第１能動素子３１ａ（３１ｂ）は、ソースが第１電源ノードＶｃｃと接続し、ゲートとドレインが内部ノードＮｌａ（Ｎｌｂ）と接続するＰＭＯＳで形成される。第２能動素子３２ａ（３２ｂ）は、ソースが電流供給ノードＮｓａ（Ｎｓｂ）と接続し、ドレインが内部ノードＮｌａ（Ｎｌｂ）と接続し、ゲートに中間電圧Ｖｂｉａｓが供給されるＮＭＯＳで形成される。第３能動素子３３ａ（３３ｂ）は、ソースが第１電源ノードＶｃｃと接続し、ゲートが内部ノードＮｌａ（Ｎｌｂ）と接続し、ドレインが出力ノードＮｏｕｔａ（Ｎｏｕｔｂ）と接続するＰＭＯＳで形成される。第４能動素子３４ａ（３４ｂ）は、ソースが結合ノードＮｅｎと接続し、ゲートとドレインが結合ノードＮｃａ（Ｎｃｂ）と接続するＮＭＯＳで形成される。第５能動素子３５ａ（３５ｂ）は、ソースが結合ノードＮｅｎと接続し、ドレインが出力ノードＮｏｕｔａ（Ｎｏｕｔｂ）と接続し、ゲートが他方側のバイアス回路３０の結合ノードＮｃｂ（Ｎｃａ）と接続するＮＭＯＳで形成される。第６能動素子３６ａ（３６ｂ）は、ソースが第２電源ノードＶｓｓと接続し、ドレインが結合ノードＮｅｎと接続し、ゲートに本バイアス回路の動作時にはＶｃｃとなり非動作時にはＶｓｓとなる入力信号ＥＮが供給されるＮＭＯＳで形成される。尚、上記説明においてカッコ内の符号は、第２バイアス回路３０ｂの説明に対応する。また、第２電源ノードＶｓｓは、本実施形態では、接地電位に固定されている。
【００６０】
ここで、第１能動素子は、内部ノードＮｌａの電圧レベルの変動を抑制するように電流が制限される。第２能動素子３２ａ、３２ｂは、第１能動素子３１ａ、３１ｂから供給される電流を選択メモリセルまたはリファレンスメモリセルに供給するとともに、中間電圧Ｖｂａｉｓの設定により電流供給ノードＮｓａ、Ｎｓｂの電圧レベルを所定レベルに抑制する。
【００６１】
また、第３能動素子３３ａ、３３ｂは、夫々第１能動素子３１ａ、３１ｂとカレントミラー接続している構成となっており、第３能動素子３３ａと第１能動素子３１ａに流れる電流量は等価となるように制御され、同様に、第３能動素子３３ｂと第１能動素子３１ｂに流れる電流量が等価となるように制御される。
【００６２】
第４能動素子３４ａ、３４ｂはドレイン電圧（出力ノードＮｏｕｔａ、Ｎｏｕｔｂ）の電圧レベルの変動を抑制するように電流が制限され、第５能動素子３５ａ、３５ｂはドレイン電圧（出力ノードＮｏｕｔａ、Ｎｏｕｔｂ）の電圧レベルが、他方側のバイアス回路３０の出力ノードＮｏｕｔａ、Ｎｏｕｔｂの電圧レベルと逆方向に変化するように電流が制御される。より具体的には、第１バイアス回路３０ａの第４能動素子３４ａと第２バイアス回路３０ｂの第５能動素子３５ｂとがカレントミラー接続し、第２バイアス回路３０ｂの第４能動素子３４ｂと第１バイアス回路３０ａの第５能動素子３５ａとがカレントミラー接続している構成となっている。
【００６３】
第６能動素子３６ａ、３６ｂは、本バイアス回路の動作時にゲート電圧がＶｃｃとなることで、結合ノードＮｅｎと第２電源ノードＶｓｓとを短絡し、第４能動素子３４ａと３４ｂ、第５能動素子３５ａと３５ｂの動作を有効にする。非動作時にはゲート電圧がＶｓｓとなり、結合ノードＮｅｎと第２電源ノードＶｓｓは切り離され、第４能動素子３４ａと３４ｂ、第５能動素子３５ａと３５ｂの動作は無効となる。
【００６４】
本実施形態における本発明回路６は、第１能動素子３１ａ、３１ｂ及び第３能動素子３３ａ、３３ｂのトランジスタサイズ（ゲート長及びゲート幅）が夫々等しく揃えてある。更に、第２能動素子３２ａ、３２ｂのトランジスタサイズが夫々等しく揃えてある。また、第４能動素子３４ａ、３４ｂ及び第５能動素子３５ａ、３５ｂのトランジスタサイズが夫々等しく揃えてある。第６能動素子３６ａ、３６ｂのトランジスタサイズが夫々等しく揃えてある。この結果、本実施形態の本発明回路６は、第１能動素子３１ａ、３１ｂと第３能動素子３３ａ、３３ｂとの間、及び、第４能動素子３４ａ、３４ｂと第５能動素子３５ａ、３５ｂとの間のカレントミラー接続におけるミラー比は１対１となる。
【００６５】
本実施形態の本発明回路６は、上記回路構成によって、第１バイアス回路３０ａと第２バイアス回路３０ｂの何れに選択メモリセルまたはリファレンスメモリセルが接続しても、完全に対称な回路構成となっている。具体的には、例えば、第一実施形態と同様に主メモリアレイ２中の選択メモリセルを接続する等して、電流供給ノードＮｓａ、Ｎｓｂの電圧を第一実施形態のバイアス回路２０のＮｓａ、Ｎｓｂと同じ電圧に設定することで、メモリセル電流Ｉｃｅｌｌまたはリファレンスメモリセル電流Ｉｒｅｆは、第一実施形態のバイアス回路２０におけるメモリセル電流Ｉｃｅｌｌまたはリファレンスメモリセル電流Ｉｒｅｆと同じ電流量が流れることが期待できる。そして、この電流をカレントミラー接続により、第１能動素子から第３能動素子へコピーし、これが第４能動素子と第５能動素子とで構成されるカレントミラー接続に入力されることで、メモリセル電流Ｉｃｅｌｌ、リファレンスメモリセル電流Ｉｒｅｆに応じた電位差が２つの出力ノードＮｏｕｔａ、Ｎｏｕｔｂの間に生じる。
【００６６】
本実施形態における出力ノードＮｏｕｔａ、Ｎｏｕｔｂの電圧増幅幅の上限は、メモリセル電流Ｉｃｅｌｌとリファレンスメモリセル電流Ｉｒｅｆとの差が大きい場合でほぼＶｃｃとなる。下限は、メモリセル電流Ｉｃｅｌｌまたはリファレンスメモリセル電流Ｉｒｅｆがゼロの場合でほぼＶｓｓとなる。ここで、第一実施形態の本発明回路６における出力ノードＮｏｕｔａ、Ｎｏｕｔｂの電圧増幅幅の上限は、メモリセル電流Ｉｃｅｌｌまたはリファレンスメモリセル電流Ｉｒｅｆが０（ゼロ）Ａの場合でＶｃｃとなる。下限は、メモリセルまたはリファレンスメモリセルのドレインに相当するノードＮｓａ、Ｎｓｂの電圧となる。従って、本実施形態では、特に、電源電圧が低く設定されている場合に、適当な感度で読み出し動作を行うために必要な振幅を持つ出力電流を得ることができ、より大きな出力電位差を得ることができる。
【００６７】
更に、本発明回路６の出力ノードＮｏｕｔａ、Ｎｏｕｔｂの電圧は、次段回路であるセンスアンプへ入力されるが、この入力電位差が大きいほどセンスアンプ動作の安定化や高速化が期待できる。しかし、近年の低電源電圧傾向を考慮すると、電流供給ノードＮｓａ、Ｎｓｂの電圧と電源電圧との差が小さくなることで、出力ノードＮｏｕｔａ、Ｎｏｕｔｂの電圧範囲は更に狭くなる傾向にある。本実施形態の本発明回路６は、上述したように、より大きな出力を得ることができるので、電流供給ノードＮｓａ、Ｎｓｂの電圧と電源電圧との差が小さくなることによる悪影響を低減し、次段のセンスアンプの動作をより安定化させることが期待できる。従って、本実施形態の本発明回路６は、出力ノードＮｏｕｔａ、Ｎｏｕｔｂ間の電圧差を、読み出し動作の感度を下げることなく大きく得ることができ、低電源電圧仕様の回路に適用しても、電流供給ノードＮｓａ、Ｎｓｂの電圧の影響を受けないようにできる。
【００６８】
尚、本実施形態では、第一実施形態の場合と同様に、２つの出力ノードＮｏｕｔａ、Ｎｏｕｔｂ間の電圧差は、選択メモリセルの記憶状態に関係なく一定である。つまり、データの“１”を読み出す場合と、“０”を読み出す場合とで読み出し速度に変わりはない。
【００６９】
［第三実施形態］
次に、本発明に係る半導体記憶装置の第三実施形態について、図面を基にその回路構成及び回路動作について説明する。第二実施形態では、第１能動素子から第３能動素子にコピーしたメモリセル電流Ｉｃｅｌｌまたはリファレンスメモリセル電流Ｉｒｅｆを電流経路を分割して用いていたが、本実施形態では、電流経路の分割を行わず、第１能動素子から第３能動素子及び第４能動素子に電流を夫々コピーする。
【００７０】
本実施形態の本発明回路６は、図１２に示すように、全く等価な２つのバイアス回路４０を備えて構成されている。第１及び第２実施形態と同様に、一方を第１バイアス回路４０ａ、他方を第２バイアス回路４０ｂと称す。尚、図中、２つの電流源Ｉａ、Ｉｂは、第一及び第二実施形態と同様に、何れか一方が選択メモリセルのメモリセル電流Ｉｃｅｌｌ、他方がリファレンスメモリセルのメモリセル電流Ｉｒｅｆを表している。選択メモリセルのメモリセル電流Ｉｃｅｌｌは、記憶情報に対応する閾値電圧の高低によって変化する。
【００７１】
本実施形態のバイアス回路４０ａ（４０ｂ）は、夫々７つのＭＯＳＦＥＴからなる能動素子で構成されている。第１能動素子４１ａ（４１ｂ）は、ソースが第１電源ノードＶｃｃと接続し、ゲートとドレインが内部ノードＮｌａ（Ｎｌｂ）と接続するＰＭＯＳで形成される。第２能動素子４２ａ（４２ｂ）は、ソースが電流供給ノードＮｓａ（Ｎｓｂ）と接続し、ドレインが内部ノードＮｌａ（Ｎｌｂ）と接続し、ゲートに中間電圧Ｖｂｉａｓが供給されるＮＭＯＳで形成される。第３能動素子４３ａ（４３ｂ）は、ソースが第１電源ノードＶｃｃと接続し、ゲートが内部ノードＮｌａ（Ｎｌｂ）と接続し、ドレインが結合ノードＮｃａ（Ｎｃｂ）と接続するＰＭＯＳで形成される。第４能動素子４４ａ（４４ｂ）は、ソースが第１電源ノードＶｃｃと接続し、ゲートが内部ノードＮｌａ（Ｎｌｂ）と接続し、ドレインが出力ノードＮｏｕｔａ（Ｎｏｕｔｂ）と接続するＰＭＯＳで形成される。第５能動素子４５ａ（４５ｂ）は、ソースが結合ノードＮｅｎと接続し、ゲートとドレインが結合ノードＮｃａ（Ｎｃｂ）と接続するＮＭＯＳで形成される。第６能動素子４６ａ（４６ｂ）は、ソースが結合ノードＮｅｎと接続し、ドレインが出力ノードＮｏｕｔａ（Ｎｏｕｔｂ）と接続し、ゲートが他方側のバイアス回路４０の出力ノードＮｃｂ（Ｎｃａ）と接続するＮＭＯＳで形成される。第７能動素子４７ａ（４７ｂ）は、ソースが第２電源ノードＶｓｓと接続し、ドレインが結合ノードＮｅｎと接続し、ゲートに本バイアス回路の動作時にはＶｃｃとなり非動作時にはＶｓｓとなる入力信号ＥＮが供給されるＮＭＯＳで形成される。尚、上記説明においてカッコ内の符号は、第２バイアス回路４０ｂの説明に対応する。また、第２電源ノードＶｓｓは、本実施形態では、接地電位に固定されている。
【００７２】
ここで、第１能動素子４１ａ、４１ｂは、内部ノードＮｌａの電圧レベルの変動を抑制するように電流が制限される。第２能動素子４２ａ、４２ｂは、第１能動素子４１ａ、４１ｂから供給される電流を選択メモリセルまたはリファレンスメモリセルに供給するとともに、中間電圧Ｖｂａｉｓの設定により電流供給ノードＮｓａ、Ｎｓｂの電圧レベルを所定レベルに抑制する。
【００７３】
また、第３能動素子４３ａ、４３ｂと第４能動素子４４ａ、４４ｂは、夫々第１能動素子４１ａ、４１ｂとカレントミラー接続している構成となっている。これによって、第１能動素子４１ａ、第３能動素子４３ａ及び第４能動素子４４ａに流れる電流量は等価となるように制御される。同様に、第１能動素子４１ｂ、第３能動素子４３ｂ及び第４能動素子４４ｂに流れる電流量も等価となるように制御される。
【００７４】
第５能動素子４５ａ、４５ｂはドレイン電圧（結合ノードＮｃａ、Ｎｃｂ）の電圧レベルの変動を抑制するように電流が制限される。第６能動素子４６ａ、４６ｂはドレイン電圧（出力ノードＮｏｕｔａ、Ｎｏｕｔｂ）の電圧レベルが、他方側のバイアス回路４０の出力ノードＮｏｕｔａ、Ｎｏｕｔｂの電圧レベルと逆方向に変化するように電流が制御される。より具体的には、第１バイアス回路４０ａの第５能動素子４５ａと第２バイアス回路４０ｂの第６能動素子４６ｂがカレントミラー接続し、第２バイアス回路４０ｂの第５能動素子４５ｂと第１バイアス回路４０ａの第６能動素子４６ａがカレントミラー接続している構成となっている。
【００７５】
第７能動素子４７ａ、４７ｂは、本バイアス回路の動作時にゲート電圧がＶｃｃとなることで、結合ノードＮｅｎと第２電源ノードＶｓｓとを短絡し、第５能動素子４５ａと４５ｂ、第６能動素子４６ａと４６ｂの動作を有効にする。非動作時にはゲート電圧がＶｓｓとなり、結合ノードＮｅｎと第２電源ノードＶｓｓは切り離され、第５能動素子４５ａと４５ｂ、第６能動素子４６ａと４６ｂの動作は無効となる。
【００７６】
本実施形態における本発明回路６は、第１能動素子４１ａ、４１ｂ及び第３能動素子４３ａ、４３ｂ及び第４能動素子４４ａ、４４ｂのトランジスタサイズ（ゲート長及びゲート幅）が夫々等しく揃えてある。また、第２能動素子４２ａ、４２ｂのトランジスタサイズが夫々等しく揃えてある。更に、第５能動素子４５ａ、４５ｂ及び第６能動素子４６ａ、４６ｂのトランジスタサイズが夫々等しく揃えてある。第７能動素子４７ａ、４７ｂのトランジスタサイズが夫々等しく揃えてある。この結果、本実施形態の本発明回路６は、第１能動素子と第３能動素子との間、第１能動素子と第４能動素子との間、及び、第５能動素子と第６能動素子との間のカレントミラー接続におけるミラー比は１対１となる。
【００７７】
本実施形態の本発明回路６は、上記回路構成によって、第１バイアス回路４０ａと第２バイアス回路４０ｂの何れに選択メモリセルまたはリファレンスメモリセルが接続しても、完全に対称な回路構成となっている。具体的には、例えば、第一実施形態のバイアス回路２０のＮｓａ、Ｎｓｂと同様に、主メモリアレイ２中の選択メモリセルを接続して、電流供給ノードＮｓａ、Ｎｓｂの電圧を第一実施形態のバイアス回路２０のＮｓａ、Ｎｓｂと同じ電圧に設定することで、メモリセル電流Ｉｃｅｌｌまたはリファレンスメモリセル電流Ｉｒｅｆは前記バイアス回路２０におけるメモリセル電流Ｉｃｅｌｌ、リファレンスメモリセル電流Ｉｒｅｆと同じ電流量が流れることが期待できる。そして、この電流をカレントミラー接続により、第１能動素子から第３能動素子と第４能動素子とにコピーし、これが第５能動素子と第６能動素子とで構成されるカレントミラー接続に入力されることで、メモリセル電流Ｉｃｅｌｌ、リファレンスメモリセル電流Ｉｒｅｆに応じた電位差が２つの出力ノードＮｏｕｔａ、Ｎｏｕｔｂの間に生じる。
【００７８】
本実施形態における出力ノードＮｏｕｔａ、Ｎｏｕｔｂの電圧増幅幅の上限は、メモリセル電流Ｉｃｅｌｌとリファレンスメモリセル電流Ｉｒｅｆとの差が大きい場合でほぼＶｃｃとなり、下限は、メモリセル電流Ｉｃｅｌｌまたはリファレンスメモリセル電流Ｉｒｅｆが０Ａの場合でほぼＶｓｓとなる。このため、本実施形態では、より大きな出力電位差を得ることができる。
【００７９】
更に、本実施形態では、出力ノードＮｏｕｔａ、Ｎｏｕｔｂを駆動する出力電流は、第４能動素子４４ａ、４４ｂにコピーしたメモリセル電流Ｉｃｅｌｌまたはリファレンスメモリセル電流Ｉｒｅｆが１００％用いられる。ここで、本実施形態では、第４能動素子４４ａ、４４ｂにコピーしたメモリセル電流Ｉｃｅｌｌまたはリファレンスメモリセル電流Ｉｒｅｆの電流経路が分割されていないため、メモリセル電流Ｉｃｅｌｌまたはリファレンスメモリセル電流Ｉｒｅｆを１００％出力電流として使用することができる。更に、出力ノードＮｏｕｔａ、Ｎｏｕｔｂの出力速度は、メモリセル電流Ｉｃｅｌｌ、リファレンスメモリセル電流Ｉｒｅｆの変化に比例して電流量が変化する出力電流に依存しているため、出力速度の高速化を図ることができる。
【００８０】
また、本実施形態の本発明回路６において、第１能動素子から第３能動素子と第４能動素子へメモリセル電流Ｉｃｅｌｌまたはリファレンスメモリセル電流Ｉｒｅｆをコピーするミラー比を調節することで、更に出力速度の高速化を図ることも可能である。この場合には、第１能動素子４１ａ、４１ｂに対して、第３能動素子４３ａ、４３ｂと第４能動素子４４ａ、４４ｂのトランジスタサイズや並列数等を調節し、これと同じ比で第５能動素子と第６能動素子のトランジスタサイズ等を大きく構成することで出力速度の高速化を実現できる。
【００８１】
更に、本実施形態の本発明回路６は、出力速度を高速化できるため、出力ノードＮｏｕｔａ、Ｎｏｕｔｂ間の電位差が、次段のセンスアンプが感知可能なレベルまで到達する時間を短縮することができ、センスアンプの動作を高速化することができる。
【００８２】
次に、本発明装置１の別実施の形態につき説明する。
【００８３】
〈１〉上記実施形態では、リファレンス回路３として、各グローバルビット線ＧＢ１、ＧＢ２に個別のリファレンスメモリセルを個別に設ける構成を例示したが、例えば、図７に示すように、１つのリファレンスメモリセル１６を２つの選択トランジスタ１７、１８の何れかをオン状態にする制御により、選択メモリセルが接続しない方のグローバルビット線ＧＢ１またはＧＢ２に連通させるようにしても構わない。
【００８４】
尚、２つのグローバルビット線ＧＢ１、ＧＢ２に寄生する負荷容量を均等にすることで、本発明回路６のバイアス電圧印加による電流差検出動作における過渡応答特性が大幅に改善されることから、２つのグローバルビット線ＧＢ１、ＧＢ２に対して、一方に選択メモリセルの含まれるブロックのローカルビット線を接続し、他方に選択メモリセルの含まれない隣接ブロックのローカルビット線を接続するようにして、ローカルビット線に寄生する負荷容量を等しくグローバルビット線ＧＢ１、ＧＢ２の夫々に付加することができる。但し、選択メモリセルの含まれない隣接ブロックに対しては、ワード線が選択されないように制御が必要である。
【００８５】
〈２〉上記第一実施形態の本発明回路６では、第１能動素子２１ａ、２１ｂ及び第２能動素子２２ａ、２２ｂのトランジスタサイズを夫々等しく、また、第３能動素子２３ａ、２３ｂ及び第４能動素子２４ａ、２４ｂのトランジスタサイズを夫々等しく、同じバイアス条件での電流供給能力を等しく揃えて構成したが、各能動素子のトランジスタサイズは、第１バイアス回路２０ａと第２バイアス回路２０ｂ間では対応するもの同士夫々等しくするが、各バイアス回路２０内で、第１能動素子２１ａ、２１ｂと第２能動素子２２ａ、２２ｂのトランジスタサイズを異ならせても構わない。また、第３能動素子２３ａ、２３ｂと第４能動素子２４ａ、２４ｂのトランジスタサイズを異ならせても構わない。このようなフレキシビリティにより、本発明回路６におけるゲインや過渡応答特性の調整が可能となる。
【００８６】
〈３〉上記各実施形態では、メモリセルとしてフラッシュメモリセルを想定したが、メモリセルはこれに限定されるものではない。また、メモリセルは、記憶状態の違いがメモリトランジスタの閾値電圧の違いとなって現れるもの以外に、ＭＲＡＭ、ＯＵＭ、ＲＲＡＭ等のように可変抵抗素子型のメモリセルであっても構わない。更に、その他の構成のメモリセルであっても構わない。また、本発明は、不揮発性のメモリセルに限らず、揮発性のメモリセルに適用してもよい。
【図面の簡単な説明】
【００８７】
【図１】本発明に係る半導体記憶装置の一実施形態における概略構成を示すブロック図
【図２】本発明に係る半導体記憶装置の一実施形態における読み出し回路系統を示すブロック図
【図３】本発明に係るバイアス電圧印加回路の第一実施形態を示す回路図
【図４】本発明に係る半導体記憶装置で使用可能なセンスアンプの一例を示す回路図
【図５】本発明に係るバイアス電圧印加回路の回路動作を示す回路シミュレーション結果の電圧波形図
【図６】図８に示す従来のバイアス電圧印加回路の回路動作を示す回路シミュレーション結果の電圧波形図
【図７】本発明に係る半導体記憶装置のリファレンス回路の他の実施形態を示す回路図
【図８】従来のフラッシュメモリにおけるカレントミラー型のバイアス電圧印加回路の一例を示す回路図
【図９】従来のフラッシュメモリにおけるカレントミラー型のバイアス電圧印加回路の改良例を示す回路図
【図１０】従来のフラッシュメモリにおけるカレントミラー型のバイアス電圧印加回路の他の改良例を示す回路図
【図１１】本発明に係るバイアス電圧印加回路の第二実施形態を示す回路図
【図１２】本発明に係るバイアス電圧印加回路の第三実施形態を示す回路図
【符号の説明】
【００８８】
１                      半導体記憶装置
２                      主メモリアレイ
３                      リファレンス回路
４                      行デコーダ
５                      列デコーダ
６                      バイアス電圧印加回路
７                      センスアンプ
８、９                  メモリセル
１０、１１              ビット線選択トランジスタ
１２、１３              リファレンスメモリセル
１４、１５              リファレンスビット線選択トランジスタ
１６                    リファレンスメモリセル
１７、１８              選択トランジスタ
２０、３０、４０        バイアス回路
２０ａ、３０ａ、４０ａ  第１バイアス回路
２０ｂ、３０ｂ、４０ｂ  第２バイアス回路
２１ａ、２１ｂ、３１ａ、３１ｂ、４１ａ、４１ｂ  第１能動素子
２２ａ、２２ｂ、３２ａ、３２ｂ、４２ａ、４２ｂ  第２能動素子
２３ａ、２３ｂ、３３ａ、３３ｂ、４３ａ、４３ｂ  第３能動素子
２４ａ、２４ｂ、３４ａ、３４ｂ、４４ａ、４４ｂ  第４能動素子
３５ａ、３５ｂ、４５ａ、４５ｂ  第５能動素子
３６ａ、３６ｂ、４６ａ、４６ｂ  第６能動素子
４７ａ、４７ｂ          第７能動素子
１００                  選択メモリセル
１０１                  リファレンスメモリセル
１０２                  バイアス電圧印加回路
１０３                  負荷回路
１０４                  バイアス調整回路
１０５                  センスアンプ
２００                  選択トランジスタ
３００                  スイッチトランジスタ
Ｄｏｕｔ                センスアンプの出力ノード
ＧＢ１、ＧＢ２          グローバルビット線
ＬＢ１、ＬＢ２          ローカルビット線
Ｓ１、Ｓ２              ソース線
ＲＢ１、ＲＢ２          ノード（ビット線）
Ｎｏｕｔａ、Ｎｏｕｔｂ  バイアス回路の出力ノード
Ｎｓａ、Ｎｓｂ          電流供給ノード
Ｎｃａ、Ｎｃｂ          結合ノード
Ｉａ、Ｉｂ              電流源
Ｖｃｃ                  電源ノード、第１電源ノード
Ｖｂｉａｓ              中間電圧
Ｉｃｅｌｌ              メモリセル電流
Ｉｒｅｆ                リファレンスメモリセル電流
ＷＬ                    ワード線
ＥＱ                    イコライズ信号
ＢＬｓｅｌｅｃｔ        ビット線選択信号
Ｂｍａｉｎ、Ｂｒｅｆ    ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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