(57)【要約】【課題】  インダクターパターンのインダクタンスを容易に微調整することが出来る回路モジュールを提供する。【解決手段】  本発明に係る回路モジュールは、複数のセラミック層60、61、62から形成される積層セラミック基板を具え、該積層セラミック基板の１つのセラミック層61の表面には、インダクターパターン40が形成されると共に、該インダクターパターンに沿って、制御用線路パターン50が形成され、該制御用線路パターン50の一端がグランド端子23に接続されると共に、該制御用線路パターン50の他端が、基板表面に搭載された制御用コンデンサチップ１を介してグランド端子21に接続されている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
１或いは複数の誘電体層から形成される誘電体基板と、該誘電体基板の１つの誘電体層の表面に形成されたインダクターパターンとを具え、該インダクターパターンを含む複数の回路素子パターンが互いに接続されて、所定の機能を発揮すべき電子回路を構成しており、該誘電体基板にはグランド端子を含む複数の端子が設けられている回路モジュールにおいて、前記１つの誘電体層の表面には、前記インダクターパターンに沿って、制御用線路パターンが形成され、該制御用線路パターンの一端がグランド端子に接続されると共に、該制御用線路パターンの他端が、基板表面に搭載された制御用コンデンサチップを介してグランド端子に接続されていることを特徴とする回路モジュール。
【請求項２】
前記誘電体基板は複数の誘電体層を積層して構成され、最上層の誘電体層の表面に前記制御用コンデンサチップが搭載されると共に、下層の１或いは複数の誘電体層の表面に前記複数の回路素子パターンが形成されている請求項１に記載の回路モジュール。
【請求項３】
前記インダクターパターンに対して並列にキャパシターが接続されて、並列ＬＣ共振回路(トラップ回路)が構成されている請求項１又は請求項２に記載の回路モジュール。
【請求項４】
前記インダクターパターンに対して直列にキャパシターが接続されて、直列ＬＣ共振回路(発振回路)が構成されている請求項１又は請求項２に記載の回路モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯電話機等の電子機器に装備される積層型複合デバイス等の回路モジュールに関するものである。
【背景技術】
【０００２】
携帯電話機においては、１本のアンテナを受信系と送信系で共用するためにアンテナ共用器が装備されており、該アンテナ共用器は、一般に図１２に示す如き積層型複合デバイス(30)によって構成されている。
該積層型複合デバイス(30)においては、図１３に示す如く複数のセラミック層(60)〜(69)から積層セラミック基板(６)が構成されており、最上層のセラミック層(60)の表面には複数のチップ部品(７)が搭載されると共に、第２層以降のセラミック層(61)〜(69)の表面には、インダクターパターンやキャパシターパターンが形成され、これらのチップ部品(７)や回路素子パターンが互いに接続されて、アンテナ共用回路が構成されている(特許文献１、２参照)。
【特許文献１】特許第３０４８５９２号
【特許文献２】特許第３０６７６１２号
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述の如き積層型複合デバイスにおいては、インダクターパターンが発揮すべきインダクタンスの微調整が必要となった場合、インダクターパターンの形状を変更する必要がある。
しかしながら、インダクターパターンは積層セラミック基板の層間に形成されているため、積層セラミック基板の作製後にはインダクタンスの微調整を行なうことが出来ない問題があった。
そこで本発明の目的は、インダクターパターンが発揮すべきインダクタンスを容易に微調整することが出来る回路モジュールを提供することである。
【課題を解決するための手段】
【０００４】
本発明に係る回路モジュールは、１或いは複数の誘電体層から形成される誘電体基板と、該誘電体基板の１つの誘電体層の表面に形成されたインダクターパターンとを具え、該インダクターパターンを含む複数の回路素子パターンが互いに接続されて、所定の機能を発揮すべき電子回路を構成しており、該誘電体基板にはグランド端子を含む複数の端子が設けられている。
そして、前記１つの誘電体層の表面には、前記インダクターパターンに沿って、制御用線路パターンが形成され、該制御用線路パターンの一端がグランド端子に接続されると共に、該制御用線路パターンの他端が、基板表面に搭載された制御用コンデンサチップを介してグランド端子に接続されている。
【０００５】
具体的には、前記誘電体基板は複数の誘電体層を積層して構成され、最上層の誘電体層の表面に前記制御用コンデンサチップが搭載されると共に、下層の１或いは複数の誘電体層の表面に前記複数の回路素子パターンが形成されている。
【０００６】
上記本発明の回路モジュールにおいては、インダクターパターンに沿って形成されている制御用線路パターンの両端がそれぞれグランド端子に繋がって閉回路が構成されているため、インダクターパターンに高周波信号が流れることによって、該インダクターパターンと制御用信号線路パターンとが電磁気的に結合する。ここで、前記制御用線路パターンの他端とグランド端子の間には制御用コンデンサチップが介在しているため、該制御用コンデンサチップの容量値に応じて制御用信号線路パターンのグランドに対する結合度が決まり、これに伴ってインダクターパターンのインダクタンスが決まることになる。従って、制御用コンデンサチップの容量値を変化させることによって、インダクターパターンのインダクタンスを微調整することが出来る。
【０００７】
ここで、インダクターパターンに対して、キャパシターパターン等の各種の回路素子パターンを接続することによって、各種の電子回路を構成することが出来る。例えば、インダクターパターンに対して並列にキャパシターを接続すれば、並列ＬＣ共振回路(トラップ回路)を構成することが出来、制御用コンデンサチップを容量値の異なるものと交換することによって、ＬＣ共振回路の共振周波数を変化させることが出来る。
又、インダクターパターンに対して直列にキャパシターを接続すれば、直列ＬＣ共振回路(発振回路)を構成することが出来、制御用コンデンサチップを容量値の異なるものと交換することによって、ＬＣ共振回路の共振周波数を変化させることが出来る。
【発明の効果】
【０００８】
本発明に係る回路モジュールによれば、基板表面に搭載されている制御用コンデンサチップを異なる容量値を有するものと交換することによって、インダクターパターンが発揮すべきインダクタンスを容易に微調整することが出来る。
【発明を実施するための最良の形態】
【０００９】
以下、本発明を積層型複合デバイスに実施した形態につき、図面に沿って具体的に説明する。
本発明に係る積層型複合デバイス(３)は、携帯電話機に装備されるアンテナ共用器を構成するものであって、図１２及び図１３に示す従来の積層型複合デバイス(30)と同様に複数のセラミック層(60)〜(69)から積層セラミック基板(６)が構成されている。
【００１０】
図１(ａ)に示す如く第１層のセラミック層(60)の表面には、アンテナ共用回路を構成すべき弾性表面波フィルター(71)、ダイオード(72)、コイル(73)、コンデンサ(74)等の複数のチップ部品が搭載されると共に、制御用コンデンサチップ(１)が搭載されている。
制御用コンデンサチップ(１)の一端はグランド端子(21)に接続されると共に、他端は、垂直方向に伸びる信号線路であるヴィア(８)に接続されている。
【００１１】
図１(ｂ)に示す如く第２層のセラミック層(61)の表面には、アンテナ共用回路を構成すべきキャパシターパターン(41)やインダクターパターン(40)が形成されると共に、該インダクターパターン(40)に沿って、制御用線路パターン(50)が形成されている。
又、図１(ｃ)に示す如く第３層のセラミック層(62)の表面には、前記第２層のセラミック層(61)のキャパシターパターン(41)と対向すべきキャパシターパターン(42)が形成されている。
制御用線路パターン(50)の一端はグランド端子(23)に接続されると共に、他端はヴィア(８)を介して前記制御用コンデンサチップ(１)の他端と接続されている。
尚、第４層以降のセラミック層の表面にも、アンテナ共用回路を構成すべき複数の回路素子パターンが形成されており、全てのセラミック層に、グランド端子(21)(23)、アンテナ端子(22)等の必要な端子が設けられている。
【００１２】
この様にして、積層型複合デバイス(３)を構成する第２層のセラミック層(61)の表面に形成されている制御用線路パターン(50)は、その一端がグランド端子(23)に接続されると共に、他端が、第１層のセラミック層(60)の表面に搭載されている制御用コンデンサチップ(１)を介してグランド端子(21)と接続され、制御用線路パターン(50)、制御用コンデンサチップ(１)及びグランド端子(21)(23)からなる閉ループ回路が形成されることになる。
【００１３】
電子計算機を用いたシミュレーションを行なって本発明の効果を確認した。
図２は、シミュレーションで採用したインダクターパターンと制御用線路パターンの形状を表わしており、積層セラミック基板(６)の１つのセラミック層の表面にはインダクターパターン(４)と制御用線路パターン(５)とがそれぞれＵ字状に形成され、その全長に亘って互いに近接して伸びており、インダクターパターン(４)の両端はポートＰ１とポートＰ２に接続され、制御用線路パターン(５)の両端はポートＰ３とポートＰ４に接続されている。
【００１４】
シミュレーションにおいては、先ず、制御用線路パターン(５)の両端(ポートＰ３、Ｐ４)をオープン状態として、インダクターパターン(４)の両端(ポートＰ１、Ｐ２)間のインダクタンスの周波数特性を調べたところ、図３に示す結果が得られた。この結果から明らかな様に、周波数の増大に応じてインダクタンスＬは低下する。
【００１５】
次に、図４に示す如くポートＰ３を接地すると共に、ポートＰ４は制御用コンデンサＣ１を介して接地した回路モジュールにおいて、該制御用コンデンサＣ１のキャパシタンスＣを１ｐＦ〜５ｐＦの範囲で変化させて、各キャパスタンスにおけるインダクターパターン(４)の両端(ポートＰ１、Ｐ２)間のインダクタンスの周波数特性を調べた。
図５はその結果を表わしており、制御用コンデンサＣ１のキャパシタンスの増大に応じてインダクタンスＬが増大しており、特に周波数の低い領域では、インダクタンスＬの増大は僅かものとなっている。
【００１６】
更に、図６に示す如くポートＰ３を接地すると共に、ポートＰ４を制御用コンデンサＣ１を介して接地し、ポートＰ１とＰ２に対してコンデンサＣ２の両端を接続して、該コンデンサＣ２と積層セラミック基板(６)のインダクターパターンとによってＬＣ共振回路を構成した回路モジュールにおいて、制御用コンデンサＣ１のキャパシタンスＣを０.５ｐＦ、１ｐＦ、２ｐＦの３種類に変化させて、各キャパスタンスにおける減衰量の周波数特性を調べた。尚、コンデンサＣ２のキャパシタンスは１０ｐＦで一定とした。
【００１７】
図６の如く制御用コンデンサＣ１のキャパシタンスＣを０.５ｐＦに設定した場合においては図７の結果が得られ、図８の如く制御用コンデンサＣ１のキャパシタンスＣを１ｐＦに設定した場合においては図９の結果が得られ、更に図１０の如く制御用コンデンサＣ１のキャパシタンスＣを２ｐＦに設定した場合においては図１１の結果が得られた。
図７、図９及び図１１の結果から、制御用コンデンサＣ１のキャパシタンスＣの増大に応じて共振周波数が僅かに低下していることが分かる。この共振周波数の変化は、制御用コンデンサＣ１のキャパシタンスＣの増大に応じてインダクターパターンのインダクタンスＬが増大するためである。
【００１８】
上述の計算機シミュレーションにより、制御用コンデンサＣ１のキャパシタンスＣに応じてインダクターパターン(４)のインダクタンスＬが変化することが確認された。
従って、図１に示す本発明の積層型複合デバイス(３)においては、積層セラミック基板の製造後、インダクターパターン(40)のインダクタンスを微調節する必要が生じた場合は、制御用コンデンサチップ(１)を異なるキャパシタンスを有するものと交換すればよい。制御用コンデンサチップ(１)は基板表面に実装されるものであるから、交換は容易である。
【００１９】
尚、本発明の各部構成は上記実施の形態に限らず、特許請求の範囲に記載の技術的範囲内で種々の変形が可能である。例えば、本発明は複数のセラミック層からなる積層型複合デバイスに限らず、単層の誘電体基板からなるデバイスに応用することが可能である。
又、制御用信号線路は、その全長がインダクターパターンに沿って伸びている必要はなく、少なくともその一部がインダクターパターンに沿って伸びていればよい。
更に本発明は、アンテナ共用器を構成するＬＣ共振回路(トラップ回路)に限らず、インダクターを用いた種々の回路モジュールに実施することが出来る。
【図面の簡単な説明】
【００２０】
【図１】本発明に係る積層型複合デバイスの第１層、第２層及び第３層の平面図である。
【図２】計算機シミュレーションに用いたインダクターパターンと制御用線路パターンを示す平面図である。
【図３】インダクターパターン単体のインダクタンスの周波数特性を示すグラフである。
【図４】制御用線路パターンの一端を接地すると共に他端は制御用コンデンサチップを介して接地した回路モジュールの回路図である。
【図５】該回路モジュールにおけるインダクタンスの周波数特性を示すグラフである。
【図６】更にインダクターパターンの両端にコンデンサを接続した回路モジュールの回路図である。
【図７】該回路モジュールにおける減衰量の周波数特性を示すグラフである。
【図８】制御用コンデンサチップのキャパシタンスを変更した回路モジュールの回路図である。
【図９】該回路モジュールにおける減衰量の周波数特性を示すグラフである。
【図１０】制御用コンデンサチップのキャパシタンスを更に変更した回路モジュールの回路図である。
【図１１】該回路モジュールにおける減衰量の周波数特性を示すグラフである。
【図１２】従来の積層型複合デバイスの斜視図である。
【図１３】該積層型複合デバイスの分解斜視図である。
【符号の説明】
【００２１】
(１)  制御用コンデンサチップ
(21)  グランド端子
(22)  アンテナ端子
(23)  グランド端子
(３)  積層型複合デバイス
(４)  インダクターパターン
(40)  インダクターパターン
(５)  制御用線路パターン
(50)  制御用線路パターン
(６)  積層セラミック基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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