(57)【要約】【課題】  パルス電圧を印加してエミッタを接合破壊するプログラマブルＲＯＭを、小型で経済的に提供する。【解決手段】  同一アイソレーションウェル内に、書き込み用の複数のエミッタ接合を配置し小型化した。このうちの指定されたエミッタ接合のみを破壊し、そのコレクタ及び隣接するエミッタ接合に影響を及ぼさない高破壊抵抗、低エネルギー領域が存在することを見いだした。【効果】  ＲＯＭトランジスタ部の面積が大幅に小さくでき、経済的になる。特に、高電圧トランジスタプロセスや多ビット応用での効果が大きく、応用範囲が拡大する。また、書き込み電流が小さくなるので書き込み回路、書き込みプローブ等も経済的になる。【選択図】  図１
2005209831.tif 000002
【特許請求の範囲】
【請求項１】
夫々定電流源を通して電源に接続された複数の半導体接合部と、これら複数の半導体接合部の１つあるいは複数の接合をパルス状の電圧又は電流を印加し破壊することにより各半導体接合部の電気抵抗特性の差としてディジタルデータを書き込む書き込み手段と、前記複数の半導体接合部の両端電圧を夫々入力する複数の論理閾値回路を備え、書き込まれたディジタルデータを前記複数の論理閾値回路を介して出力するプログラマブルＲＯＭにおいて、前記複数の半導体接合部を同一アイソレーションウェル内に配置したことを特徴とするプログラマブルＲＯＭ。
【請求項２】
夫々定電流源に直列接続された複数の半導体接合部と、これら複数の半導体接合部のうち接合を破壊された１つの半導体接合部と、前記複数の半導体接合部の両端電圧を夫々入力する複数の論理閾値回路と、前記複数の半導体接合部を同一アイソレーションウェル内に配置した半導体を備えたことを特徴とするプログラマブルＲＯＭ。
【請求項３】
請求項１又は２において、前記半導体の共通の分離領域内に、複数の前記半導体接合部を、マルチ接合構造として備えたことを特徴とするプログラマブルＲＯＭ。
【請求項４】
請求項１〜３のいずれかのプログラマブルＲＯＭを含み、基準電圧を分圧トリミングする分圧トリミング回路と、主スイッチング回路と、前記分圧トリミング回路が出力する前記基準電圧を帰還電圧と比較して前記主スイッチング回路を制御する制御部を備えたことを特徴とする集積化電源装置。
【請求項５】
集積回路内に、スイッチング素子を駆動するゲート信号を出力するゲートドライバと、請求項４の集積化電源装置とを内蔵したことを特徴とするドライバ集積回路。
【請求項６】
電源に対して直列に夫々定電流源を通して接続されたトランジスタの複数のエミッタ接合と、これら複数のエミッタ接合のうち１つ又は複数に対してその接合を破壊するパルス状の電圧又は電流を印加する書き込み手段と、前記複数のエミッタ接合の両端電圧を夫々入力とする複数の論理閾値回路と、書き込まれたディジタルデータを前記複数の論理閾値回路を介して出力するプログラマブルＲＯＭにおいて、前記トランジスタの複数の前記エミッタ接合を同一アイソレーションウェル内に配置したことを特徴とするプログラマブルＲＯＭ。
【請求項７】
夫々定電流源に直列接続されたトランジスタの複数のエミッタ接合と、これら複数のエミッタ接合のうち接合を破壊されたエミッタ接合と、その他のエミッタ接合の両端電圧を夫々入力とする複数の論理閾値回路と、前記複数のエミッタ接合を同一アイソレーションウェル内に配置したトランジスタを備えたことを特徴とするプログラマブルＲＯＭ。
【請求項８】
請求項６又は７において、複数の前記エミッタ接合を、前記トランジスタの共通のベース領域内に、マルチエミッタ構造として備えたことを特徴とするプログラマブルＲＯＭ。
【請求項９】
請求項６〜８のいずれかのプログラマブルＲＯＭを含み、基準電圧を分圧トリミングする分圧トリミング回路と、主スイッチング回路と、前記分圧トリミング回路が出力する前記基準電圧を帰還電圧と比較して前記主スイッチング回路を制御する制御部を備えたことを特徴とする集積化電源装置。
【請求項１０】
集積回路内に、スイッチング素子を駆動するゲート信号を出力するゲートドライバと、請求項９の集積化電源装置とを内蔵したことを特徴とするドライバ集積回路。
【請求項１１】
電源に対して直列に夫々定電流源を通して接続された複数の半導体接合部と、これら複数の半導体接合部の１つ又は複数に対してその接合を破壊するパルス状の電圧又は電流を印加する書き込み手段と、前記複数の半導体接合部の両端電圧を夫々入力する複数の論理閾値回路と、書き込まれたディジタルデータを前記複数の論理閾値回路を介して出力するプログラマブルＲＯＭにおいて、前記複数の半導体接合部を同一アイソレーションウェル内に配置するとともに、前記書き込み手段は、流し込む電流の二乗と時間の積を、該当するエミッタ接合を破壊しかつそのコレクタ接合及び隣接する他の接合を破壊しない領域とした定電流性のパルス電圧発生回路を備えたことを特徴とするプログラマブルＲＯＭ。
【請求項１２】
電源に対して直列に夫々定電流源を通して接続されたトランジスタの複数のエミッタ接合と、これら複数のエミッタ接合の１つ又は複数に対してその接合を破壊するパルス状の電圧又は電流を印加する書き込み手段と、前記複数のエミッタ接合の両端電圧を夫々入力する複数の論理閾値回路と、書き込まれたディジタルデータを前記複数の論理閾値回路を介して出力するプログラマブルＲＯＭにおいて、前記トランジスタの複数の前記エミッタ接合を同一アイソレーションウェル内に配置するとともに、前記書き込み手段は、流し込む電流の二乗と時間の積を、該当するエミッタ接合を破壊しかつそのコレクタ接合及び隣接する他の接合を破壊しない領域とした定電流性のパルス電圧発生回路を備えたことを特徴とするプログラマブルＲＯＭ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はプログラマブルＲＯＭの改良に係り、また、それを用いた集積化電源装置及びドライバ集積回路に関する。
【背景技術】
【０００２】
半導体回路において、比較的低接合電圧であるエミッタ接合を逆電圧・電流を印加して短絡破壊することにより書き込むプログラマブルＲＯＭは、所謂ツェナーザップ回路として知られている。この回路の特長は、各種プロセスに対する適合性が高い、小規模で経済的、電気的に書き込み可能で書き込み後の信頼性が高い、などであり、アナログ、ディジタル応用とも広く利用されている。例えば，アナログ応用例は、数個の直列抵抗毎に並列に配置した小接合寸法素子に２００〜３００［ｍＡ］の大電流を流して素子を短絡破壊し、当該抵抗を短絡するインピーダンストリミング回路応用が、非特許文献１に示されている。また、ディジタル応用については、特許文献１にプログラマブルＲＯＭとしての応用例が示されている。
【０００３】
【特許文献１】特開昭６３−１１９０９９号公報（全体）
【０００４】
【非特許文献１】Grebene. A. B: Bipolar and MOS Analog Integrated Circuit Design, pp.156-157, John Wiley & Sons (1984)（全体）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このプログラマブルＲＯＭは、エミッタ接合を破壊した後のオーミックな抵抗状態を利用するため前述の文献例のように、小接合面積に大きなエネルギーを与えており、可及的に低抵抗値にすることが望ましいとされてきた。そして、これまでのプログラマブルＲＯＭでは書き込みの各トランジスタは、全て独立した素子を必要とされてきた。このため、必然的にＲＯＭ領域の面積が大きくなり、経済的ではなかった。特に、高耐圧プロセス等では分離に要する面積が大きく、適用が制限されてきた。また、多くのビット数を必要とする応用でも、所要面積が大きくなり、同様に経済的でなく適用が制限されてきた。
【０００６】
このため本発明は、小型で経済的なプログラマブルＲＯＭを提供することを目的とする。
【課題を解決するための手段】
【０００７】
これまでのプログラマブルＲＯＭにおいては、前述したように、書き込み用の各トランジスタが、全て独立していた。そこで検討すると、エミッタ接合破壊時の破壊エネルギーを、近接したコレクタ接合に波及しないようにし、また、隣接ビットの接合部に影響を及ぼさないように工夫すれば、ＲＯＭ領域の面積を大きくすることなく、小型で経済的なプログラマブルＲＯＭを実現できることが分った。
【０００８】
そこで本発明は、このような観点に立ち、書き込み用の複数の半導体接合部を同一アイソレーションウェル内に配置したことを特徴とする。
【０００９】
本発明の望ましい実施態様においては、電源に対して直列に夫々定電流源を通して接続されたトランジスタの複数のエミッタ接合の１つ又は複数に対して選択的にその接合を破壊するパルス状の電圧又は電流を印加する書き込み手段を備え、前記トランジスタの複数の前記エミッタ接合を同一アイソレーションウェル内に配置している。
【００１０】
さらに本発明の望ましい実施態様においては、エミッタ接合破壊に要する注入パルスエネルギーとして、該当するエミッタ接合部分を確実に破壊し、かつ、そのコレクタ接合及び隣接する他の接合を破壊しない、両立した小電力パルスエネルギー領域の存在を実験的に見出して適用している。
【発明の効果】
【００１１】
本発明によれば、ＲＯＭ内の半導体部の面積を小さくし、小型で経済的なプログラマブルＲＯＭを提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の詳細を実施例により説明する。
【００１３】
図１は、本発明の一実施例によるプログラマブルＲＯＭの構成図である。図では、ＲＯＭとして、３ビットの例を示し、分り易くするためＮＰＮトランジスタ部は断面図で示し、また、回路図は説明の簡略化のため保護素子等は省略している。ＮＰＮトランジスタの２つのアイソレーション３５，３６で囲まれたＮ型共通コレクタ領域内にそれぞれベース電極２１，２２，２３が接続された３個のＰ型ベースが配置されている。これら、それぞれのベース領域内には、エミッタ電極１１，１２，１３が接続されたＮ＋エミッタがある。各ベースの電極２１，２２，２３は、コレクタ領域の電極３１，３２と共通に接続され、書き込み用の共通電極パッド５０へ接続するとともに、抵抗Ｒ１０を介して接地されている。
【００１４】
各エミッタ電極１１，１２，１３には、それぞれ定電流回路４１，４２，４３を介して電源６０（Ｖｃｃ）に接続されている。そして、各接続点には重み２０，２１，２２に対応したパッド５１，５２，５３及び論理閾値回路（以下、論理インバータと称す）７１，７２，７３が接続され、各論理インバータの出力端子６１，６２，６３がプログラマブルＲＯＭの出力端子となる。このように、書き込み用の複数の半導体接合部を同一アイソレーションウェル内に配置している。もっと具体的に言えば、書き込み用のＮＰＮトランジスタのベース電極２１〜２３が接続された３個のＰ型ベース及びエミッタ電極１１〜１３が接続されたエミッタ接合を、２つのアイソレーション３５，３６で囲まれたＮ型共通コレクタ領域内に配置している。
【００１５】
以上の構成で、各インバータの論理しきい値は、通常の電源６０電圧Ｖｃｃの半分（Ｖｃｃ／２）である。定電流回路４１，４２，４３は、電流設定端子４０において、電流値Ｉｓｅｔが設定されており、パルス書き込み後のエミッタ破壊抵抗のばらつきを見込んだ上限抵抗との積が、ほぼＶｃｃ／２未満になるように設定してある。
【００１６】
以上の構成及び設定で、書き込み共通パッド５０に対して、各ビットの書き込みパッド５１，５２，５３を用いて正の電圧パルスを印加して書き込む。すると、書き込まれたエミッタ接合の抵抗のＩＲ降下はＶｃｃ／２未満となり、書き込まれないビットのＩＲ降下はＶｃｃ／２より大きくなる。したがって、その書き込み結果（各抵抗値）は、論理インバータ７１〜７３で論理電圧に変換され、論理信号としてＲＯＭの出力端子６１，６２，６３から何時でも読み出すことができる。
【００１７】
本発明のＲＯＭトランジスタ構成にとって、書き込みエネルギー範囲の把握は重要であり、図２〜４を用いて説明する。
【００１８】
図２は、本発明の一実施例による書き込み用の定電流性のパルス電圧発生回路図である。入力端子７７０にパルス状の入力電圧を印加し、インバータ７７１に入力する。このインバータの出力端子と動作電源７７２（電圧Ｖｓ）との間には、抵抗７７３、ツェナーダイオード７７４（ツェナー電圧Ｖｚ＝４〜５Ｖ）及びダイオード７７５が接続されている。前記動作電源７７２からエミッタ／ベース間抵抗７７６（抵抗値Ｒｓ）を通してトランジスタ７７７のエミッタに至り、入力電圧が与えられている期間には、そのエミッタ／ベース間には前記ツェナーダイオード７７４のツェナー電圧Ｖｚが印加される。トランジスタ７７７のコレクタは出力端子７８０となり、図１の所望の書き込みパッド５１〜５３のいずれかに接続される。
【００１９】
このパルス電圧発生回路の出力電圧Ｖは、Ｖ＝Ｖｓ−Ｖｚ，出力電流Ｉは、Ｉ＝Ｖｚ／Ｒｓと設定できる。印加出力電圧Ｖは、接合ブレークダウン電圧の２倍以上で、数１０Ｖ以下、電流Ｉは、数１０ｍＡから数１００ｍＡ，印加時間は数１０μｓ〜数ｍｓの範囲である。
【００２０】
図３は、図２の実施例による書き込み用の定電流性のパルス電圧発生回路の出力電圧及び出力電流波形図である。適用対象トランジスタのエミッタ接合に印加される波形は、概略図３のような電圧Ｖ及び電流Ｉの波形となる。すなわち、電圧ＶのパルスをＴ時間印加した波形で、破壊前の強制ブレークダウンと破壊開始後のＩＲｓ抵抗降下を示している。
【００２１】
図４は、実験したトランジスタ（３μｍルール素子）の実験結果をもとに計算した、印加パルス入力のエネルギーＩ２Ｔと破壊後のエミッタ／ベース間抵抗Ｒｓのばらつきの上下限（±３σ）の概略関係を示す。特性１はばらつき上限、特性２は下限であるが、望ましい特性に対して全体の領域は次の３つの領域に分けられることが分かった。
【００２２】
Ａ領域：必ず書き込めてかつ、コレクタ接合その他の隣接接合が破壊されない領域。ただし、ばらつきは幾分大きい。中心はこの場合数ｋΩ〜１０ｋΩ位になる入力である。
【００２３】
Ｂ領域：抵抗値、ばらつきとも小さいが、破壊がコレクタ領域や隣接接合に及ぶ可能性のある領域。
【００２４】
Ｃ領域：エネルギーが不足して、単一パルスでは確実に書き込みができない、若しくは複数パルスでも書き込みできない領域で、ばらつきも大きい。
【００２５】
使用するのはＡ領域で、接合破壊後の抵抗中心値が数ｋ〜１０ｋΩになる入力である。確実に書き込める抵抗値は、ばらつきを含めた許容値として数１００ｋΩ以下、近接接合に影響が無い許容値としては数１００Ω以上と考えられ、許容範囲は設計上十分な広さがある。
【００２６】
したがって、図４の特性例の素子における書き込みの手順は、１）合理的な書き込み入力値は、実験的に数ｋ〜１０ｋΩが得られる入力条件とする。また、２）定電流の設定値は、検知すべき抵抗の上限値数１００ｋΩ以内で検知できるように、抵抗電圧降下としきい値の関係（ＩＲｓ＜Ｖｃｃ／２）を決めるのがよい。
【００２７】
なお、トランジスタ寸法がより微細化したものにあっては、要件を満足する書き込みエネルギーは、より小さくなり、図４の左側にシフトすることは勿論であるが、数ｋ〜１０ｋΩが要件を外れる可能性は少ない。
【００２８】
以上のような構成、動作により、図１の実施例のように、プログラマブルＲＯＭのトランジスタの個別アイソレーションを無くして大幅に小型化（ビット数にもよるが半減）でき、かつ、信頼性の高い書き込み、検知動作が可能になる。また、流す電流が従来よりも少なくできるので書き込みパッドも小さくできるほか、書き込み時に使用するテスタプローブ（電針）の寿命が延び経済的である。
【００２９】
図５は、本発明の第２の実施例によるプログラマブルＲＯＭの構成図である。図５において、図１と同一機能部については同一符号を付けて重複説明は避ける。この例は、６ビット構成で、トランジスタにはマルチエミッタ（共通ベース）構造を用いている。ベース電極２１，２２が接続されているＰベース領域にＮ＋のマルチエミッタが作られており、各エミッタにはエミッタ電極１１〜１６が存在する。これらエミッタ電極１１〜１６には、それぞれに定電流回路４１〜４６を接続し、各接続点には書き込みパッド５１〜５６、論理インバータ７１〜７６が接続され、２０〜２５のビットを構成している。共通パッド５０は、ベース電極２１，２２、コレクタ電極３１，３２に接続され、抵抗Ｒ１０を介して接地してある。
【００３０】
以上のような構成における書き込み条件、定電流値設定、論理しきい値、及び動作は、図１と同様の手順で決める。すなわち、書き込み条件は、使用するトランジスタ寸法に応じて、図４に示したＡ領域を実験的に推定し、それを元に行うことは勿論である。
【００３１】
この実施例図からも明確なように、プログラマブルＲＯＭのトランジスタ面積は、図１の共通コレクタ方式よりもさらに小型化される。その低減効果は、ビット数にも依存するが、従来の個別アイソレーションに比較して１／３以下にできる。
【００３２】
ここまでの本発明の実施例を要約すると次の通りである。まず、電源６０（Ｖｃｃ）に対して、トランジスタの複数のエミッタ接合（エミッタ電極１１，１２，…が接続された＋Ｎエミッタ）に直列に、夫々定電流源（定電流回路）４１，４２，…を接続している。これら複数のエミッタ接合の１つに対して、その接合を破壊するパルス状の電圧又は電流を印加する書き込み手段（書き込みパッド５１，５２，…）を備えている。これら複数のエミッタ接合の両端電圧を夫々入力する複数の論理閾値回路７１，７２，…と、書き込まれたディジタルデータを複数の論理閾値回路を介して出力するプログラマブルＲＯＭを前提としている。ここで、トランジスタの複数のエミッタ接合を同一アイソレーションウェル内（アイソレーション３５，３６で囲まれたＮ型共通コレクタ領域内）に配置している。また、書き込み手段として、流し込む電流Ｉの二乗Ｉ２と時間Ｔの積Ｉ２Ｔを、該当するエミッタ接合を破壊し、かつそのコレクタ接合及び隣接する他の接合を破壊しない領域（図４）とした定電流性のパルス電圧発生回路としている。
【００３３】
図６は、本発明の第３の実施例によるプログラマブルＲＯＭの詳細応用構成図である。ここでは、ディジタル／アナログ（Ｄ／Ａ）変換器への応用を示している。図６で破線部ＲＯＭＴＲＳは、既述の図１、図２のトランジスタ相当部を示しており、図１、図２の原理図で省略した保護回路が加えられている。すなわち、まず、書き込み時の大きなパルス電圧から、定電流回路４１，４２，…４８をブロックして保護する保護ダイオードＤ１１，Ｄ１２，…Ｄ１８である。次に、同じく書き込み時の大きなパルス電圧から論理インバータ７１，７２，…７８を保護する抵抗Ｒ２１，Ｒ２２，…Ｒ２８及びダイオードＤ２１，Ｄ２２，…Ｄ２８からなる電圧リミッタであり、電源６０の電圧Ｖｃｃに抑制される。
【００３４】
図６のプログラマブルＲＯＭとしての基本動作は既述の図１と同じである。インバータ７１〜７８から出力されるＲＯＭの２進符号は、デコーダＤＥＣで入力された値に対応した点のスイッチ選択信号に変換される。そして、Ｄ／Ａ変換器のＭＯＳトランジスタスイッチＳＷ０からＳＷ７のうち１つだけをオンし、予め印加した基準電圧Ｖｒｅｆ１の分圧電圧Ｖｒｅｆ２として出力する。
【００３５】
この実施例によるプログラマブルＲＯＭ応用のＤ／Ａ変換器は、従来のプログラマブルＲＯＭよりトランジスタ領域が小型にできる。また、ウエハー状態でテスタで電気的に書き込むので、設定時間が短く自動的にできる。さらに、望む精度に設計が容易でかつ、周囲外乱に対する安定性が高い。しかも、適用プロセス上の制約が少ない等の特長がある。
【００３６】
図７は、本発明の第４の実施例による集積化電源装置の概略回路図である。この実施例では、図６のプログラマブルＲＯＭを基準電圧源として用いた高精度の集積化スイッチング電源装置である。分圧トリミング回路ＤＴＣは、図６にも示す基準電圧源Ｖｒｅｆ１にバンドギャップ（Band Gap）回路を用い、そのばらつき分（±５％）を図６のＲＯＭの右端のＤ／Ａ変換部で微調整し、高い電圧精度と安定度を得る。調整ビット数が６ビットとすると、調整後の絶対誤差は±５％／６４＝０．１％以下（０．０７８％）になる。図６のプログラマブルＲＯＭにテスタで書き込み、対応するアナログ電圧を分圧抵抗Ｒ０〜Ｒ７の可変出力端子から調整した基準電圧Ｖｒｅｆ２として出力する。この基準電圧Ｖｒｅｆ２を誤差増幅器Ｅａｍｐに与え、主スイッチング回路ＳＷＣの出力電圧Ｖｃｃを抵抗Ｒ７１，Ｒ７２で分圧した帰還電圧Ｖｆと突合せ、偏差をゼロとするようにＰＷＭ制御部ＰＷＭを制御する電圧制御系を構成している。主スイッチング回路ＳＷＣの構成は周知の回路であり、図示及び説明は省略する。
【００３７】
ウエハー状態での調整手順を示すと、１）Ｖｃｃの５．００Ｖからの偏差を測定し、ディジタル値に変換して書き込みパッドから論理信号レベルで与える。２）Ｖｃｃの偏差が±ＬＳＢ／２以下になったことを確認したらそのディジタル値をレジスタに記憶する。３）レジスタから順次ディジタル値を読み出して書き込みパッドを介して１ビットずつ書き込む。４）Ｖｃｃの偏差が±ＬＳＢ／２以下になったことを確認して終了する。
【００３８】
図７の回路方式の特長は、テスタを使って純電気的に閉ループで行えるので、調整時間が短く、かつ確実にできる。調整精度が高く、安定度も高い等である。
【００３９】
図８は、本発明の第５の実施例によるインバータモータ制御回路のブロック図である。この実施例においては、図７で述べた高精度の集積化スイッチング電源装置１２０を内蔵したドライバ集積回路１００を適用している。この実施例における命題は、内臓Ａ／Ｄ変換器２５０を有するマイクロプロセッサ２００の制御の基準電源に帰因した精度問題を解決することにある。ＭＰＵ２００に内臓されたＡ／Ｄ変換器２５０は、通常、基準電源を持たない比率変換（ratio-metric）方式でＭＰＵ２００と電源を共用するようになっている。しかし、近年のＭＰＵは、低電圧、大電流動作でかつ、クロック可変動作による電流変動も大きいため、電圧変動が大きく、精度的に共用が困難である。この実施例では、この問題を解決し、前述した図７の高精度スイッチング電源装置１２０から、Ａ／Ｄ変換器２５０に高精度の電源電圧Ｖｃｃ＝５Ｖ／３．３Ｖを供給している。
【００４０】
制御対象のモータ４００は、インバータ３００で駆動され、インバータ３００は、Ａ／Ｄ変換器２５０を内蔵したマイクロプロセッサ（ＭＰＵ）２００を介してドライバ集積回路１００で制御される構成である。ドライバ集積回路１００には、ゲートドライバ１１０、前述した高精度のスイッチング電源装置１２０、論理回路１４０、プリアンプ１３０等を内蔵している。高精度スイッチング電源装置１２０の出力電圧は、内部の電子回路１３０，１４０へ給電されると共に、端子１２６を介してＡ／Ｄ変換器２５０の基準電圧入力端子２５５へ給電されている。プリアンプ１３０の出力は端子１３３を介しＡ／Ｄ変換器入力端子２５１へ接続される。端子１２８の信号は、高精度電源１２０の出力電圧５Ｖ／３．３Ｖの選択指令であり、ＭＰＵ側の動作電圧に応じて選択される。
【００４１】
以上のように構成された基準電圧の給電法は、低電圧、大電流、大電流変動のＭＰＵ応用にあっても、Ａ／Ｄ変換器２５０への高精度な電源の供給を可能にし、高精度電源チップが不要であるため経済的である。また、電源配線が容易で、Ａ／Ｄ変換器２５０の信号源と電源が同一チップであるため、ノイズ問題も軽減でき信頼性が高くなる。
【図面の簡単な説明】
【００４２】
【図１】本発明の一実施例によるプログラマブルＲＯＭの構成図。
【図２】本発明の一実施例による書き込み用の定電流性のパルス電圧発生回路図。
【図３】図２の実施例による書き込み用パルス電圧発生回路の出力電圧電流波形図。
【図４】書き込み印加パルスエネルギーＩ２Ｔと破壊後のエミッタ／ベース間抵抗Ｒｓのばらつきの上下限（±３σ）の概略関係の一例特性図。
【図５】本発明の第２の実施例によるプログラマブルＲＯＭの構成図。
【図６】本発明の第３の実施例によるプログラマブルＲＯＭの詳細応用構成図。
【図７】本発明の第４の実施例による集積化電源装置の概略回路図。
【図８】本発明の第５の実施例によるドライバ集積回路の概略ブロック図。
【符号の説明】
【００４３】
１１〜１３…エミッタ電極、３５，３６…アイソレーション（これらの間が同一アイソレーションウェル内）、４１〜４３…定電流回路、６０…電源（Ｖｃｃ）、５０，５１〜５３…書き込みパッド（パルス電圧印加用）、７１〜７３…論理閾値回路（論理インバータ）、６１〜６３…プログラマブルＲＯＭの出力端子、Ｉｓｅｔ…定電流回路の電流設定値。
【図１】
2005209831.tif 000003
【図２】
2005209831.tif 000004
【図３】
2005209831.tif 000005
【図４】
2005209831.tif 000006
【図５】
2005209831.tif 000007
【図６】
2005209831.tif 000008
【図７】
2005209831.tif 000009
【図８】
2005209831.tif 000010