(57)【要約】【課題】  三次元チップ積層技術において再配置配線を可能にし、しかも半導体チップの製造工程に悪影響を与えることのない技術として、半導体チップ間の電気的接続をなすための接続用中間チップと、この接続用中間チップを備えた半導体装置、及び回路基板、電子機器を提供する。【解決手段】  半導体チップ間の電気的接続をなすための中間チップである。基板２と、基板２の表裏面のうちの少なくとも一方の面側に突出する貫通電極３と、基板２の他方の面側において、平面視した状態で貫通電極３とは異なる位置に配置されたポスト電極４と、基板２中または基板２面に配置されて貫通電極３とポスト電極４とを導通させる配線部５と、を備えた接続用中間チップ１。【選択図】    図１
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【特許請求の範囲】
【請求項１】
半導体チップ間の電気的接続をなすための中間チップであって、
基板と、該基板の表裏面のうちの少なくとも一方の面側に突出する貫通電極と、基板の他方の面側において、平面視した状態で前記貫通電極とは異なる位置に配置されたポスト電極と、基板中または基板面に配置されて前記貫通電極とポスト電極とを導通させる配線部と、を備えてなることを特徴とする接続用中間チップ。
【請求項２】
基板がシリコンからなることを特徴とする請求項１記載の接続用中間チップ。
【請求項３】
貫通電極とポスト電極とこれらを導通させる配線部とからなる組が複数形成されてなることを特徴とする請求項１又は２記載の接続用中間チップ。
【請求項４】
異なる組の配線部が平面視した状態で交差してなることを特徴とする請求項３記載の接続用中間チップ。
【請求項５】
一つの配線部に複数の貫通電極が導通していることを特徴とする請求項１〜４のいずれか一項に記載の接続用中間チップ。
【請求項６】
一つの配線部に複数のポスト電極が導通していることを特徴とする請求項１〜５のいずれか一項に記載の接続用中間チップ。
【請求項７】
前記貫通電極、ポスト電極、配線部は、少なくとも一つが銅からなることを特徴とする請求項１〜６記載のいずれか一項に記載の接続用中間チップ。
【請求項８】
基板を貫通する接続用電極を有する第１の半導体チップと、基板を貫通する接続用電極を有する第２の半導体チップと、請求項１〜７のいずれか一項に記載の接続用中間チップとを備えてなり、
前記接続用中間チップの一方の面側に、前記第１の半導体チップがその接続用電極を接続用中間チップの貫通電極に導通した状態で接続され、
前記接続用中間チップの他方の面側に、前記第２の半導体チップがその接続用電極を接続用中間チップのポスト電極に導通した状態で接続されてなることを特徴とする半導体装置。
【請求項９】
接続用中間チップが複数積層されており、それぞれのチップの所定の電極どうしが導通せしめられていることを特徴とする請求項８記載の半導体装置。
【請求項１０】
第１の半導体チップと第２の半導体チップとは互いに異種のチップであることを特徴とする請求項８又は９記載の半導体装置。
【請求項１１】
接続用中間チップの基板が、第１の半導体チップの基板または第２の半導体チップの基板と略同一の厚さであることを特徴とする請求項８〜１０のいずれか一項に記載の半導体装置。
【請求項１２】
請求項８〜１１のいずれか一項に記載の半導体装置を実装することを特徴とする回路基板。
【請求項１３】
請求項８〜１１のいずれか一項に記載の半導体装置を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ間の電気的接続をなすための接続用中間チップと、この接続用中間チップにより電気的接続がなされた半導体チップを具備する半導体装置、及び回路基板、電子機器に関する。
【背景技術】
【０００２】
現在、主として携帯電話機、ノート型パーソナルコンピュータ、ＰＤＡ（Personal data assistance）などの携帯性を有する電子機器では、小型化及び軽量化のため、内部に設けられている半導体チップなどの各種の電子部品の小型化が図られており、さらにその電子部品を実装するスペースも極めて制限されている。このため、例えば半導体チップにおいては、そのパッケージング方法が工夫され、現在ではＣＳＰ（Chip Scale Package）といわれる超小型のパッケージングが提供されている。このＣＳＰ技術を用いて製造された半導体チップは、実装面積が半導体チップの面積と同程度でよいため、高密度実装を実現するものとなっている。
【０００３】
また、前記電子機器は、今後益々小型化及び多機能化が求められることが予想されており、半導体チップの実装密度をさらに高める必要がある。かかる背景の下、三次元チップ積層技術が提案されてきた。この三次元チップ積層技術は、同様の機能を有する半導体チップどうし、又は異なる機能を有する半導体チップどうしを積層し、各半導体チップ間を配線接続することにより、半導体チップの高密度実装を図る技術である（例えば、特許文献１、特許文献２参照）。
【特許文献１】特開２００２−１７０９１９号公報
【特許文献２】特開２００２−１００７２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、三次元チップ積層技術においては、半導体チップの高密度化に伴って端子間ピッチが狭くなってきていることなどから、これを外部端子に接続することが困難になってきており、したがって再配置配線の必要性が生じている。
しかしながら、前記特許文献１の技術では、各半導体チップの接合部が同一箇所にあることから、この技術のみで再配置配線を行うことはできない。また、特許文献２の技術では、半導体チップ上で再配置配線を行うことにより、外部端子への接続を容易にしているものの、半導体回路上にさらに配線加工をしているため、製造工程が複雑になり、歩留まりが低下するといった新たな問題が生じている。
【０００５】
本発明は前記事情に鑑みてなされたもので、その目的とするところは、三次元チップ積層技術において再配置配線を可能にし、しかも半導体チップの製造工程に悪影響を与えることのない技術として、半導体チップ間の電気的接続をなすための接続用中間チップと、この接続用中間チップを備えた半導体装置、及び回路基板、電子機器を提供することにある。
【課題を解決するための手段】
【０００６】
前記目的を達成するため本発明の接続用中間チップは、半導体チップ間の電気的接続をなすための中間チップであって、基板と、該基板の表裏面のうちの少なくとも一方の面側に突出する貫通電極と、基板の他方の面側において、平面視した状態で前記貫通電極とは異なる位置に配置されたポスト電極と、基板中または基板面に配置されて前記貫通電極とポスト電極とを導通させる配線部と、を備えてなることを特徴としている。
この接続用中間チップによれば、その一方の面側と他方の面側のそれぞれに半導体チップを接続することにより、半導体チップの製造工程には影響を与えることなく、該接続用中間チップを介して半導体チップを三次元実装することが可能になる。また、接続用中間チップには配線部を設けて貫通電極とポスト電極との位置を変えているので、この配線部を所望の位置に引き回すことで半導体チップ間で再配置配線を行うことが可能になる。
【０００７】
また、前記接続用中間チップにおいては、基板がシリコンからなるのが好ましい。
このようにすれば、この接続用中間チップの熱膨張率がシリコンからなる半導体チップの熱膨張率と同じとなり、したがって、接続用中間チップと半導体チップとの間での、熱膨張率差に起因する接続部剥離、割れ、などの不都合が防止される。
【０００８】
また、前記接続用中間チップにおいては、貫通電極とポスト電極とこれらを導通させる配線部とからなる組が複数形成されていてもよい。
このようにすれば、半導体チップ間の電気的接続を、一つの接続用中間チップで同時に複数行うことが可能になる。
【０００９】
また、前記接続用中間チップにおいては、異なる組の配線部が平面視した状態で交差していてもよい。
このようにすれば、複雑な再配置配線が可能になる。
【００１０】
また、前記接続用中間チップにおいては、一つの配線部に複数の貫通電極が導通していてもよい。
このようにすれば、一方の半導体チップの複数の電極と他方の半導体チップの一つの電極との電気的接続が可能になる。
【００１１】
また、前記接続用中間チップにおいては、一つの配線部に複数のポスト電極が導通していてもよい。
このようにすれば、一方の半導体チップの一つの電極と他方の半導体チップの複数の電極との電気的接続が可能になる。
なお、このような接続用中間チップにおいては、前記貫通電極、ポスト電極、配線部のうちの少なくとも一つを銅によって形成するのが、導電性に有利になるなどの理由で好ましい。
【００１２】
本発明の半導体装置は、基板を貫通する接続用電極を有する第１の半導体チップと、基板を貫通する接続用電極を有する第２の半導体チップと、請求項１〜６のいずれか一項に記載の接続用中間チップとを備えてなり、前記接続用中間チップの一方の面側に、前記第１の半導体チップがその接続用電極を接続用中間チップの貫通電極に導通した状態で接続され、前記接続用中間チップの他方の面側に、前記第２の半導体チップがその接続用電極を接続用中間チップのポスト電極に導通した状態で接続されてなることを特徴としている。
この半導体装置によれば、半導体チップの製造工程には影響を与えることなく、前記接続用中間チップを介して半導体チップを三次元実装することが可能になる。また、接続用中間チップの配線部を所望の位置に引き回すことにより、半導体チップ間で再配置配線を行うことが可能になる。
【００１３】
また、前記半導体装置においては、接続用中間チップが複数積層されており、それぞれのチップの所定の電極どうしが導通せしめられていてもよい。
このようにすれば、一つの接続用中間チップでは対応できないような複雑な再配置配線を必要とする場合にも、複数の接続用中間チップを組み合わせることでこれが可能になる。
【００１４】
また、前記半導体装置においては、第１の半導体チップと第２の半導体チップとは互いに異種のチップであってもよい。
このようにすれば、三次元実装された半導体装置の構造上の自由度が高まり、したがって多機能化などの特性向上を図ることが可能になる。
【００１５】
また、前記半導体装置においては、接続用中間チップの基板が、第１の半導体チップの基板または第２の半導体チップの基板と略同一の厚さであるのが好ましい。
このようにすれば、基板の共通化が可能になることによって製造コストの低減化が可能になる。また、チップの厚さがほぼ標準化されることから、これらが積層されてなる半導体装置の高さが、積層されたチップの数によってほぼ決まるようになり、したがってこの半導体装置を搭載する機器の設計が標準化される。
【００１６】
本発明の回路基板は、前記の半導体装置を実装することを特徴としている。
この回路基板によれば、接続用中間チップを介して半導体チップが三次元実装された半導体装置を実装しているので、高密度化がなされたものとなり、また、半導体装置が半導体チップ間で再配置配線されるようになっているので、回路基板上への実装についての自由度が高いものとなる。
【００１７】
本発明の電子機器は、前記の半導体装置を有することを特徴としている。
この電子機器によれば、接続用中間チップを介して半導体チップが三次元実装された半導体装置を有しているので、高密度化が可能となり、また、半導体装置が半導体チップ間で再配置配線されるようになっているので、電子機器内への実装についての自由度が高いものとなる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明を詳しく説明する。
図１は、本発明の接続用中間チップの第１の実施形態を示す図であり、図１中符号１は接続用中間チップである。この接続用中間チップ１は、シリコンからなる基板２と、この基板２の裏面側に突出する貫通電極３と、基板２の表面側に設けられたポスト電極４と、これら貫通電極３とポスト電極４とを導通させる配線部５と、を備えて構成されたものである。なお、貫通電極３が突出した側を基板２の表面側とし、ポスト電極４が設けられた側を基板２の裏面側としてもよいのはもちろんである。
【００１９】
貫通電極３は、本実施形態ではその一端側が基板２の裏面側に突出し、他端側が基板２の表面側に露出するよう、基板２内を貫通して形成されたものである。ポスト電極４は、前記貫通電極３の突出部３ａとは平面視した状態で異なる位置に配置されたものである。配線部５は、基板２の表面側に形成されたもので、貫通電極３の他端部とポスト電極４との間を引き回されることにより、これらの間を導通させるものである。そして、このような構成のもとに接続用中間チップ１は、前記貫通電極３の突出部３ａの位置からポスト電極４の位置にまで再配置配線を行うものとなっている。
【００２０】
なお、図１に示した接続用中間チップ１では、貫通電極３とポスト電極４とこれらを導通させる配線部５とからなる組が複数（２組）形成されており、これによって後述するように半導体チップ間の異なる複数組（２組）の端子間の接続を、この接続用中間チップ１のみで行うことができるようになっている。
また、特に図１には示していないものの、一つの配線部５に複数の貫通電極３と一つのポスト電極４とを導通させるようにしてもよく、逆に、一つの配線部５に一つの貫通電極３と複数のポスト電極４とを導通させるようにしてもよい。さらに、一つの配線部５に複数の貫通電極３と一つのポスト電極４とを導通させるようにしてもよい。このようにすれば、一方の半導体チップの一又は複数の電極と、他方の半導体チップの一又は複数の電極との電気的接続を、この接続用中間チップ１のみで行うことができる。
【００２１】
図２（ａ）は、本発明の接続用中間チップの第２の実施形態を示す図であり、図２（ａ）中符号３０は接続用中間チップである。この接続用中間チップ３０が図１に示した接続用中間チップ１と異なるところは、貫通電極とポスト電極と配線部とからなる組の一つが多層配線構造となっている点である。すなわち、この接続用中間チップ３０では、その基板３１が、シリコン基板３１ａと、これの上に形成された層間絶縁膜からなる絶縁層３１ｂとによって形成されており、このような構成の基板３１に、貫通電極とポスト電極と配線部とからなる組が３組形成されている。
【００２２】
これら３組のうちの一つの組Ａでは、貫通電極３２が、その突出部３２ａと反対の側の端部をシリコン基板３１ａの表面上にまで延ばし、そこで配線部３３に接続（導通）している。そして、配線部３３は、シリコン基板３１ａの表面上にて所望箇所にまで引き回され、そこで、絶縁層３１ｂの表面上に形成されたポスト電極３４に接続（導通）している。このような構成のもとに、これら貫通電極３２と配線部３３とポスト電極３４とからなる構造は、前述した多層配線構造となっている。
【００２３】
また、前記３組のうちの他の一つの組Ｂでは、その貫通電極３２、ポスト電極３４、配線部３３は、前記接続用中間チップ１における貫通電極３、ポスト電極４、配線部５と同じ構成となっている。ただし、この組Ｂにおける貫通電極３２は、特にシリコン基板３１ａと絶縁層３１ｂとを貫通し、その一方の端部を絶縁層３１ｂ上に露出させている。そして、ポスト電極３４、配線部３３は、共に絶縁層３１ｂ上に形成されたことにより、貫通電極３２と接続（導通）した構成となっている。
また、さらに他の一つの組Ｃも、前記組Ｂとほぼ同じ構成となっている。ただし、この組Ｃでは、特に、その貫通電極３２の突出部３２ａと反対の側の端部にもポスト電極３４ａが形成されており、したがって、この貫通電極３２に接続する配線部３３には、二つのポスト電極３４、３４ａが形成されている。
【００２４】
ここで、前記３組のうちの組Ａと組Ｃとは、それぞれの配線部３３が、図２（ｂ）に示すように非接触に配置され、かつ平面視した状態で交差している。すなわち、このように非接触でかつ平面視した状態で交差してしまうような再配置配線を、本実施形態では、一方の組を多層配線構造とすることによって可能にしているのである。
したがって、このような多層配線構造を有することにより、本実施形態の接続用中間チップ３０は複雑な再配置配線を可能にしたものとなっている。
【００２５】
次に、このような接続用中間チップ１、３０を用いた本発明の半導体装置について説明する。
図３は、図１に示した接続用中間チップ１を備えた半導体装置の一例を示す図であって、図３中符号４０は半導体装置である。この半導体装置４０は、第１の半導体チップ４１と、接続用中間チップ１と、第２の半導体チップ４２と、接続用中間チップ６と、第３の半導体チップ４３とをこの順に積層した構造となっている。
第１の半導体チップ４１、第２の半導体チップ４２、第３の半導体チップ４３は、いずれも、素子部や回路部（図示せず）とは別に、三次元実装用の接続部材として、貫通電極４４とポスト電極４５とを接続用電極として形成したものである。すなわち、これら半導体チップ４１、４２、４３は、素子部や回路部を形成した基板の能動面側にポスト電極４５を形成し、このポスト電極４５に導通する貫通電極４４を、能動面と反対の側の面（裏面）に突出させてなるものである。なお、本例の半導体装置４０では、第１の半導体チップ４１と第２の半導体チップ４２とはその基板形状が同じに形成されており、第３の半導体チップ４３はこれらより基板形状が小さく形成されている。
【００２６】
一方、接続用中間チップ１は図１に示した構造のものであり、接続用中間チップ６は、接続用中間チップ１に対して貫通電極３、ポスト電極４、配線部５の位置を変更しただけのものである。
そして、これらこれら半導体チップ４１、４２、４３と接続用中間チップ１、６とは、半導体チップ側のポスト電極４５と接続用中間チップ１、６側の貫通電極３とが例えば鉛フリーのはんだ（図示せず）によって接続し、また、半導体チップ側の貫通電極４４と接続用中間チップ１、６側のポスト電極４とが例えば鉛フリーのはんだ（図示せず）によって接続することにより、積層されたものとなっている。
【００２７】
このような構成のもとに、接続用中間チップ１、６を介して各半導体チップ４１、４２、４３を順次積層したことにより、平面視した状態で異なる位置に形成された各貫通電極３およびポスト電極４の位置を、再配置配線することができる。そして、本例では、特に異なる大きさの異種チップである第２の半導体チップ４２と第３の半導体チップ４３とを接続用中間チップ６によって積層させているため、三次元実装された半導体装置４０の構造上の自由度を高めることができ、したがって、例えば半導体装置４０の多機能化などの特性向上を図ることができる。
【００２８】
なお、本例においては、各半導体チップ４１、４２、４３を形成する基板と、接続用中間チップ１、６を形成する基板とをいずれもシリコン基板としている。このような構成により、接続用中間チップ１、６の熱膨張率が半導体チップ４１、４２、４３の熱膨張率と同じとなり、したがって、接続用中間チップ１、６と半導体チップ４１、４２、４３との間での、熱膨張率差に起因する電極間の接続部（はんだ）の剥離などを防止することができる。
また、特に第１の半導体チップ４１および第２の半導体チップ４２を形成する基板と、接続用中間チップ１、６を形成する基板とをいずれも同じ厚さでかつ同じ形状の基板としている。これにより、基板の共通化を可能にして製造コストの低減化を図ることができる。また、チップの厚さをほぼ標準化できることから、これらが積層されてなる半導体装置４０の高さが、積層されたチップの数によってほぼ決まるようになる。したがって、この半導体装置４０を搭載する機器の収納空間の設計を、例えばチップの厚さの倍数に標準化することができる。
【００２９】
図４は、図１に示した接続用中間チップ１を備えた半導体装置の他の例を示す図であって、図４中符号５０は半導体装置である。この半導体装置５０は、第４の半導体チップ５１と、接続用中間チップ７と、第５の半導体チップ５２と、接続用中間チップ８および接続用中間チップ６と、第６の半導体チップ５３とをこの順に積層した構造となっている。
本例の半導体装置５０では、特に第５の半導体チップ５２と第６の半導体チップ５３との間において、第５の半導体チップ５２における一つのポスト電極５４ａの位置と、第６の半導体チップ５３における一つの貫通電極５５ａの位置とが平面視した状態でほぼ同じ箇所にあり、かつ、これらを互いに接続しない場合に適用される構造となっている。
【００３０】
すなわち、一つの接続中間チップを用いて第５の半導体チップ５２と第６の半導体チップ５３とを積層しようとした場合に、この接続中間チップでは、第５の半導体チップ５２のポスト電極５４ａに接続させるための貫通電極と第６の半導体チップ５３の貫通電極５５ａに接続させるためのポスト電極とが同じ位置に設けられることになり、したがってこれらの間が短絡してしまう。そこで、接続中間チップとして接続用中間チップ８と接続用中間チップ６とを積層して用いることにより、このような短絡を防止して各電極間の再配置配線を可能にしているのである。
このように複数（二つ）の接続用中間チップ８、６を組み合わせることにより、一つの接続用中間チップでは対応できないような複雑な再配置配線も可能になり、したがって再配置の自由度を格段に高めることができる。
【００３１】
図５は、図２に示した接続用中間チップ３０を備えた半導体装置の一例を示す図であって、図５中符号６０は半導体装置である。この半導体装置６０は、第７の半導体チップ６１と、前記接続用中間チップ３０と、第８の半導体チップ６２および第９の半導体チップ６３とをこの順に積層した構造となっている。
本例の半導体装置５０では、第７の半導体チップ６１に対して第８の半導体チップ６２および第９の半導体チップ６３を異種チップとし、第８、第９の半導体チップ６２、６３については共に接続用中間チップ３０上に積層するようにしている。そして、第７の半導体チップ６１における一つのポスト電極６５ａを、第８、第９の半導体チップ６２、６３における各貫通電極６４ａ、６４ａに導通させるようにしている。
【００３２】
すなわち、本例の半導体装置６０では、前記接続用中間チップ３０を用いることにより、平面視した状態で交差してしまうような再配置配線を可能にしている。したがって、図３、図４に示した接続用中間チップ１、６、７、８のような単層構造のものでは困難となる複雑な再配置配線を、複数積層することなく一つの接続用中間チップ３０で再配置配線することができ、これにより再配置の自由度を格段に高めることができる。
なお、半導体装置とは、これまでに示してきた積層した半導体チップを、ひとつのパッケージとしてモジュール化したものも当然含むものである。
【００３３】
次に、このような構成からなる半導体装置４０、５０、６０における、各半導体チップの貫通電極およびポスト電極の構造を、その製造方法に基づいて説明する。
まず、貫通電極およびポスト電極を形成する前の、半導体チップの構成について説明する。図６（ａ）において、図示しないトランジスタ、メモリ素子、その他の電子素子からなる集積回路が形成されたシリコン基板１０の表面には、絶縁膜１２が形成されている。この絶縁膜１２は、例えば基板１０の材料であるＳｉ（シリコン）の酸化膜（ＳｉＯ２）で形成されている。
【００３４】
絶縁膜１２上には、硼燐珪酸ガラス（以下、ＢＰＳＧという）からなる層間絶縁膜１４が形成されており、層間絶縁膜１４上には、図示しない箇所で基板１０に形成された集積回路と電気的に接続された電極としての電極パッド１６が形成されている。この電極パッド１６は、例えばＴｉ（チタン）からなる第１層１６ａ、ＴｉＮ（窒化チタン）からなる第２層１６ｂ、ＡｌＣｕ（アルミニウム／銅）からなる第３層１６ｃ、及びＴｉＮからなる第４層（キャップ層）１６ｄが順に積層されて形成されている。
【００３５】
電極パッド１６は、例えばスパッタリングによって第１層１６ａ〜第４層１６ｄからなる積層構造が層間絶縁膜１４上の全面に形成され、レジスト等を用いて所定の形状（例えば、円形形状）にパターニングされることにより、形成されたものである。なお、本例では、電極パッド１６が前記の積層構造により形成されている場合を例に挙げて説明するが、電極パッド１６がＡｌのみで形成されていてもよい。ただし、電気抵抗の低い銅を用いて形成するのが好ましいのはもちろんである。また、電極パッド１６は、前記の構成に限られず、必要とされる電気的特性、物理的特性、及び化学的特性に応じて適宜変更してもよい。なお、電極パッド１６の下方には電子回路が形成されない構造となっている。
【００３６】
また、層間絶縁膜１４上には電極パッド１６を覆うように、絶縁層としてのパッシベーション膜１８が形成されている。このパッシベーション膜１８は、ＳｉＯ２（酸化珪素）、ＳｉＮ（窒化珪素）、ポリイミド樹脂等により形成することができる。
【００３７】
パッシベーション膜１８については、ＳｉＯ２若しくはＳｉＮで形成される。また、パッシベーション膜１８の膜厚としては、０．５μｍ程度以上とするのが好ましい。
【００３８】
次に、以上の構成の半導体チップに対して、貫通電極およびポスト電極を形成するための各工程を順次説明する。まず、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示省略）をパッシベーション膜１８上の全面に塗布する。なお、このレジストは、電極パッド１６上を覆っているパッシベーション膜１８を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。
【００３９】
パッシベーション膜１８上にレジストを塗布したら、これのプリベークを行った後、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、レジストを所定形状にパターニングする。なお、レジストの形状は、電極パッド１６の開口形状及び基板１０に形成する孔の断面形状に応じて設定される。レジストのパターニングが終了したら、ポストベークを行った後、図６（ｂ）に示すように、電極パッド１６を覆うパッシベーション膜１８の一部をエッチングして開口部Ｈ１を形成する。図６（ｂ）は、パッシベーション膜１８を開口して開口部Ｈ１を形成した状態を示す断面図である。
【００４０】
なお、エッチングにはドライエッチングが好適に用いられ、具体的には、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）が好適に用いられる。ただし、エッチングとしてウェットエッチングを用いることもできる。その開口サイズは、次工程で電極パッド１６に形成される開口の径及び基板１０に形成される孔の径より大きく、パッドサイズより小さいサイズ、例えば９０μｍ程度に設定される。その後、レジストを、剥離液あるいはアッシング等により除去する。なお、ここまでの工程は、従来の半導体チップの加工と何ら異なるところはない。
【００４１】
以上の工程が終了したら、電極パッド１６と、その下の層間絶縁膜１４および絶縁膜１２に開口部Ｈ２を形成する。これにより基板１０の一部を露出させる。この開口はレジストを用い、前述と同様のフォトリソプロセスで所望のサイズに開口する。図６（ｃ）は電極パッドおよび層間絶縁膜１４、絶縁膜１２を開口して、基板１０の一部を露出させた状態を示す断面図である。なおＨ２の開口径は、Ｈ１より小さく、次工程で開口するプラグ
【００４２】
次に、基板全面にドライエッチング時のマスクとなるエッチングマスク１９を形成する。この材料としては、ＳｉＯ２もしくはＳｉＮで形成する。あるいはこれらの積層膜でも良い。この膜厚としては、基板に穿孔する穴の深さを実現できるに足る選択比から算出するが、２μｍ以上とするのが望ましい。２μｍ以上とするのは、前述の選択比を確保する上で必要であるからである。このエッチングマスクの開口はレジストを用い、前述と同様のフォトリソプロセスでパターン形成を行う。図７（ａ）はエッチングマスクを所定の大きさに開口した状態を示す断面図である。その径は、プラグ径と同程度、例えば３０μｍ程度に設定される。
【００４３】
このエッチングマスク１９をマスクとして、ドライエッチングにより図７（ｂ）に示すように、基板１０を穿孔する。なお、ここでは、ドライエッチングとしてＲＩＥのほかにＩＣＰ（Inductively Coupled Plasma）を用いることもできる。図７（ｂ）は、基板１０を穿孔して、孔部Ｈ３を形成した状態を示す断面図である。なお、孔部Ｈ３の深さについては、最終的に形成する半導体チップの厚みに応じて適宜設定されるが、例えば深さ７０μｍ程度とされる。
【００４４】
また、図７（ｂ）に示したように、基板１０に孔部Ｈ３を形成すると、ドライエッチングによりエッチングマスク１９は、穿孔時に緩やかにエッチングされ、孔部Ｈ３の形成終了時には、残膜がほとんどなくなっている。図７（ｂ）以降は、パッシベーション１８にエッチングマスクの残膜１９を含め、エッチングマスクの残膜１９を省略して図示している。
【００４５】
以上の工程が終了したら、次に、パッシベーション膜１８上並びに孔部Ｈ３の内壁及び底面に、絶縁膜２０を形成する。図７（ｃ）は、電極パッド１６の上方並びに孔部Ｈ３の内壁及び底面に絶縁膜２０を形成した状態を示す断面図である。
この絶縁膜２０は、電流リークの発生、酸素及び水分等による基板１０の浸食等を防止するために設けられ、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）を用いて形成したテトラエトキシシラン（以下、ＴＥＯＳという）、すなわちＰＥ−ＴＥＯＳによって形成される。この絶縁膜２０の厚みとしては、例えば２μｍとされる。なお、絶縁膜２０としては、ＰＥ−ＴＥＯＳに代えて、オゾンＣＶＤを用いて形成したＴＥＯＳ（Ｏ３−ＴＥＯＳ）、又はＣＶＤを用いて形成した酸化シリコンを用いることもできる。
【００４６】
続いて、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示せず）をパッシベーション膜１８上の全面に塗布する。あるいは、ドライフィルムレジストを用いても良い。なお、このレジストは、電極パッド１６の一部の上方を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。
【００４７】
パッシベーション膜１８上にレジストを塗布したら、これのプリベークを行った後、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、電極パッド１６の表面の一部のみが露出されるようにレジストが残された形状、例えば孔部Ｈ２を中心とした円環形状にレジストをパターニングする。
レジストのパターニングが終了したら、ポストベークを行った後、エッチングで電極パッド１６の一部を覆う絶縁膜２０を除去し、電極パッド１６の一部を開口する。なお、エッチングにはドライエッチングを用いるのが好ましく、特に反応性イオンエッチングを用いるのが好ましい。また、エッチングとしてウェットエッチングを用いることもできる。なお、このとき、電極パッド１６を構成する第４層１６ｄも併せて除去する。
【００４８】
図８（ａ）は、電極パッド１６を覆う絶縁膜２０の一部を除去した状態を示す断面図である。図８（ａ）に示すように、電極パッド１６の上方は、外径が８０μｍ程度、内径が７０μｍ程度の円環状の開口部Ｈ４となり、電極パッド１６の一部が露出した状態となる。この開口部Ｈ４によって、後の工程で形成される接続端子（電極部）と電極パッド１６とを接続することができる。したがって、開口部Ｈ４は電極パッド１６上であれば、孔部Ｈ３が形成された部位以外の箇所に形成されていればよく、隣接していてもよい。
【００４９】
本例では、電極パッド１６のほぼ中央に孔部Ｈ３を形成する場合を例に挙げている。よって、開口部Ｈ４は、この孔部Ｈ３を取り囲むように、つまり電極パッド１６の露出面積を大きくするのが、電極パッド１６と後に形成される接続端子との接続抵抗を小さくする上で好ましい。また、孔部Ｈ３の形成場所は電極パッドのほぼ中央でなくてもよく、複数の孔が形成されていてもよい。なお、電極パッド１６を覆う絶縁膜２０の一部を除去して電極パッド１６の一部を露出させたら、除去する際に用いたレジストを剥離液によって除去する。
【００５０】
以上の工程が終了したら、電極パッド１６の露出部並びに孔部Ｈ３の内壁及び底部に下地膜２２を形成する。ここで、下地膜２２は、バリア層及びシード層からなり、まずバリア層を形成した後で、バリア層上にシード層を形成することで成膜される。ここで、バリア層は例えばＴｉおよびＴｉＮによって形成され、シード層はＣｕによって形成される。これらは、例えばＩＭＰ（イオンメタルプラズマ）法、又は、真空蒸着、スパッタリング、イオンプレーティング等のＰＶＤ（Phisical Vapor Deposition）法で形成される。なお、バリア層及びシード層は本段階ではウェハ全面に形成し、最後に不要部をエッチングで除去する。
【００５１】
図８（ｂ）は、下地膜２２を形成した状態を示す断面図である。下地膜２２を構成するバリア層の膜厚は、例えば０．１μｍ程度とされ、シード層の膜厚は、例えば０．３μｍ程度とされる。なお、ここでいう不要部とは、例えば電極パッドを除くパッシベーション膜１８上に形成されているバリア層及びシード層を指す。
【００５２】
下地膜２２の形成を終了したら、次に、接続端子を形成する領域を内径１２０μｍで露出させ、それ以外にレジストが形成されるようにパターニングを行う。レジストによるパターニング工程は従前のプロセスと全く同じである。ここで用いるレジストは、次に行うメッキに対する耐性が高いものを使用し、また膜厚も、ポスト電極の高さ以上に形成しておく。次に、電気化学プレーティング（ＥＣＰ）法を用いて、孔部Ｈ３の内部及び電極パッド１６上にメッキ処理を施して、孔部Ｈ３内部を銅で埋め込むとともに、電極パッド１６上に突出した形状の、金属層としてのポスト電極２４を高さ１０μｍ程度となるように形成する。このようにして、電極パッド１６の上方に電極パッド１６と電気的に接続され、かつ基板１０の表面側の外部電極となる、前述の半導体チップにおけるポスト電極２４が形成される。なお、このポスト電極２４上には、はんだとして鉛フリーのもの、例えばＳｎＡｇ（図示せず）を形成しておく。
【００５３】
次いで、レジストを剥離し、バリア層及びシード層の不要部（図示省略）をエッチングによって除去することにより、図９（ａ）に示すような状態が形成される。なお、シード層のエッチングはウェット方式でエッチング液によりエッチングする方法が一般的である。また、バリア層はウェット方式でもよいが、ＲＩＥ等によるドライエッチングでもよい。この際、ポスト電極２４がエッチングされるのを防ぐため、ポスト電極２４を囲むようにレジストを形成した後、エッチングを行ってもよい。
【００５４】
その後、例えば孔部Ｈ３に埋め込んだ銅（貫通電極）が基板の裏面に露出するまで基板１０の裏面を例えば基板１０の厚さが５０μｍ程度となるまで薄膜化し、これによってポスト電極２４に連続した貫通電極部分を基板１０の裏面から突出させる。この薄膜化には、機械的研磨または化学的なエッチング、ウェットあるいはドライエッチングが単独で採用され、あるいは併用される。さらに、基板１０の裏面から突出した金属部分の端面の、絶縁層２０と下地層２２とを機械的研磨、ウェットあるいはドライエッチング等によって除去し、これによって図９（ｂ）に示すようにポスト電極２４と電気的に接続された貫通電極２６を形成する。
そして、ダイシングによって個片化することにより、ポスト電極２４と貫通電極２６とを有した各半導体チップを得る。
【００５５】
次に、前記半導体装置４０、５０、６０における、接続用中間チップの貫通電極およびポスト電極の構造を、その製造方法に基づいて説明する。なお、本例では、特に図１に示したような単層構造の接続用中間チップについて説明する。
まず、図１０（ａ）に示すようにシリコンからなる基板７０を用意する。ここで、この基板７０は、前述のシリコン基板１０とは異なり、各種素子からなる集積回路を形成していないものである。したがって、この接続用中間チップの製造は、前記半導体チップとは全く別に形成されることから、この接続用中間チップの歩留まりが半導体チップの歩留まりに影響を及ぼすことはない。
【００５６】
このような基板７０を用意したら、これの表面側に表面あるいは両面、側面に熱酸化膜、またはプラズマＴＥＯＳなどによるＳｉＯ２からなる酸化膜７１を、厚さ１μｍ程度に形成する。続いて、この酸化膜７１上の所定位置に、再配置配線となる導電パターン７２を形成する。この導電パターン７２としては、例えばＴｉ（チタン）からなる第１層と、ＴｉＮ（窒化チタン）からなる第２層と、Ａｌからなる第３層とを順に積層することで導電層を形成し、さらにこの導電層を所望形状にパターニングすることで形成する。
【００５７】
次いで、この導電パターン７２を覆ってＳｉＯ２またはＳｉＮからなるパッシベーション膜７３を形成し、さらにこれをパターニングしてポストおよび貫通電極を形成する領域のパッシベーション膜開口する。
図１０（ａ）は、パッシベーション膜を２ヶ所開口した状態を示す断面図である。なお、パッシベーション膜は、必ずしも必要ではなく、そのまま次工程に進んでも良い。
【００５８】
次に、パッシベーション上にレジスト（図示せず）を形成し、パッシベーションの開口部より小さい径、例えば６０μｍに導電パターン７２を、さらにはその下の絶縁膜７１をドライエッチングにより開口する。これにより開口部Ｈ６が形成できる。
続いて、剥離液によりレジストを剥離後、プラズマＴＥＯＳ法等により、エッチングマスク用のＳｉＯ２からなる酸化膜７４を堆積する。
このエッチングマスク上に再びレジスト（図示せず）を形成し、フォト、エッチングプロセスにより、開口部Ｈ６より内側に貫通電極と同等の径の開口部Ｈ７を形成する。この後、剥離液によりレジストを剥離する。
図１０（ｂ）は、導電パターン７２および絶縁膜７１を開口し、そののちエッチングマスク用のＳｉＯ２からなる酸化膜７４を堆積、開口部Ｈ７を形成した状態の断面図を図示したものである。
【００５９】
そして、このエッチングマスク７４をマスクにしてＲＩＥ等のドライエッチングを行い、基板７０を穿孔して孔部Ｈ８を形成する。
なお、ここでは、ドライエッチングとしてＲＩＥのほかにＩＣＰ（Inductively Coupled Plasma）を用いることもできる。図１１（ａ）は、基板１０を穿孔して、孔部Ｈ３を形成した状態を示す断面図である。なお、孔部Ｈ８の深さについては、最終的に形成する半導体チップの厚みに応じて適宜設定されるが、例えば深さ７０μｍ程度とされる。
この時点では、エッチングマスク７４は、穿孔時に緩やかにエッチングされ、孔部Ｈ８の形成終了時には、残膜がほとんどなくなっている。
【００６０】
次いで、酸化膜７４上並びに孔部Ｈ８の内壁面及び底面に、図１１（ｂ）に示すようにＳｉＯ２又はＳｉＮあるいはそれらの積層膜からなる絶縁膜７５を形成する。
この絶縁膜２０は、電流リークの発生、酸素及び水分等による基板１０の浸食等を防止するために設けられ、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）を用いて形成したテトラエトキシシラン（以下、ＴＥＯＳという）、すなわちＰＥ−ＴＥＯＳによって形成される。この絶縁膜２０の厚みとしては、例えば２μｍとされる。なお、絶縁膜２０としては、ＰＥ−ＴＥＯＳに代えて、オゾンＣＶＤを用いて形成したＴＥＯＳ（Ｏ３−ＴＥＯＳ）、又はＣＶＤを用いて形成した酸化シリコンを用いることもできる。
【００６１】
続いて、レジスト層（図示せず）を形成し、さらにマスクを用いてこれを露光・現像することにより、所望パターン形状にする。そして、この所望パターン形状のレジストをマスクとして絶縁膜７５をエッチングすることにより、図１２（ａ）に示すように、孔Ｈ８の周囲に円環状の開口部Ｈ７９を形成するとともに、ポスト電極形成箇所に開口部Ｈ１０を形成する。これら開口部Ｈ９、Ｈ１０については、いずれもドライエッチングによりその底部に導電パターン７２が露出するように形成する。この後、レジストを剥離液によって剥離する。
【００６２】
次いで、図１２（ｂ）に示すように、導電パターン７２の露出部（開口部Ｈ９、Ｈ１０の内壁を含む）並びに孔部Ｈ８、の内壁及び底部に下地膜７６を形成する。ここで、下地膜７６は前記下地膜２２と同様に、バリア層及びシード層からなるものであり、バリア層としては例えばＴｉおよびＴｉＮが、またシード層としてはＣｕが用いられている。これらは、例えばＩＭＰ（イオンメタルプラズマ）法、又は、真空蒸着、スパッタリング、イオンプレーティング等のＰＶＤ（Phisical Vapor Deposition）法で形成される。なお、バリア層及びシード層は本段階ではウェハ全面に形成し、最後に不要部をエッチングで除去する。
【００６３】
次いで、開口部Ｈ９に囲まれた部分と開口部Ｈ１０とを露出させるようにしてレジストパターンを形成し、さらに電気化学プレーティング（ＥＣＰ）法を用いて、孔部Ｈ６の内部及び開口部７内にメッキ処理を施す。ここで用いるレジストは、メッキに対する耐性が高いものを使用し、また膜厚も、ポスト電極の高さ以上に形成しておく。これにより、図１３（ａ）に示すように孔部Ｈ８内部を銅で埋め込むとともに、開口部Ｈ９内の導電パターン７２上にも銅を埋め込む。また、これと同時に、開口部Ｈ１０内の導電パターン７２上にも銅を埋め込み、ポスト電極を形成する。ここで、孔部Ｈ８内および開口部Ｈ９内への埋め込みと、開口部Ｈ１０内への埋め込みとは別工程で行ってもよく、その場合、孔部Ｈ８内および開口部Ｈ９内への埋め込みには埋め込み性の良いメッキ材料を用い、開口部Ｈ１０内への埋め込みにはレベリング性の良いメッキ材料を用いるのが好ましい。
【００６４】
このようにして孔部Ｈ８内および開口部Ｈ９内に埋め込まれた銅により、貫通電極７７が形成され、また、開口部Ｈ１０内に埋め込まれた銅により、ポスト電極８が形成される。さらに、これら貫通電極７７とポスト電極７８との間を接続する導電パターン７２が、配線部７９となる。なお、ポスト電極７８上には、はんだとして鉛フリーのもの、例えばＳｎＡｇ（図示せず）を形成しておく。
【００６５】
次いで、レジストを剥離し、下地層７６（バリア層及びシード層）の不要部（図示省略）をエッチングにより除去する。なお、シード層のエッチングはウェット方式でエッチング液によりエッチングする方法が一般的である。また、バリア層はウェット方式でもよいが、ＲＩＥ等によるドライエッチングでもよい。この際、ポスト電極７８がエッチングされるのを防ぐため、ポスト電極２４を囲むようにレジストを形成した後、エッチングを行ってもよい。
その後、例えば貫通電極７７が基板の裏面に露出するまで基板７０の裏面を薄膜化し、これによってその突出部を形成する。この薄膜化には、機械的研磨または化学的なエッチングが単独で採用され、あるいは併用される。さらに、図１３（ｂ）に示すように基板７０の裏面から突出した金属部分の端面の、絶縁層７５と下地層７６とを機械的研磨、あるいはエッチング等によって除去し、これによってポスト電極７８に電気的に接続された貫通電極７７を得る。
そして、ダイシングによって個片化することにより、貫通電極７７とポスト電極７８とこれらの間を導通させる配線部７９とを有した、接続用中間チップを得る。
このようにして作製した半導体チップならびに中間チップを積層して、貫通電極の先端部と、ポスト電極の表面を接合することにより、図３や図４に示された、中間チップと半導体チップが積層された半導体装置を得ることができる。
【００６６】
次に、前記の半導体装置４０を備えた回路基板及び電子機器の例について説明する。
図１４は本発明の回路基板の一実施形態の概略構成を示す斜視図である。図１４に示すようにこの実施形態の回路基板１０００には、前記の半導体装置４０が搭載されている。
なお、半導体装置４０は、積層後パッケージ化されたものを実装するのが一般的であるが、積層した半導体装置をそのまま実装してもよい。図１４においては、回路基板上に実装された形態がわかりやすいように、パッケージを省略し、前記半導体装置をそのまま示している。
回路基板１０００は、例えばガラスエポキシ基板等の有機系基板からなるもので、例えば銅等からなる配線パターン（図示せず）が所望の回路となるように形成され、さらにこれら配線パターンに電極パッド（図示せず）が接続されている。そして、この電気パッドに半導体装置４０における前記第１の半導体チップ４１の貫通電極４４が、パッケージ化する際に一次実装された基板を介して、電気的に接続されることにより、半導体装置４０は回路基板１０００上に実装されたものとなっている。
このような構成の回路基板１０００にあっては、実装密度が高く、しかも再配置配線がなされた半導体装置４０を備えていることから、小型化、軽量化が図られたものとなり、また配線接続の信頼性も高いものとなる。
【００６７】
図１５は本発明の電子機器の一実施形態としての、携帯電話の概略構成を示す斜視図である。図１５に示すようにこの携帯電話３００は、前記の半導体装置４０又は前記回路基板１０００を、その筐体内部に配設したものである。
このような構成の携帯電話３００（電子機器）にあっても、実装密度が高く再配置配線がなされた半導体装置２を備えていることから、小型化、軽量化が図られたものとなり、また配線接続の信頼性も高いものとなる。
【００６８】
なお、電子機器としては、前記の携帯電話に限られることなく、種々の電子機器に適用することができる。例えば、ノート型コンピュータ、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置等の電子機器に適用することができる。
【図面の簡単な説明】
【００６９】
【図１】本発明の接続用中間チップの第１の実施形態を示す図である。
【図２】（ａ）、（ｂ）は接続用中間チップの第２の実施形態を示す図である。
【図３】本発明の半導体装置の一例を示す図である。
【図４】本発明の半導体装置の他の例を示す図である。
【図５】本発明の半導体装置の他の例を示す図である。
【図６】半導体チップの貫通電極及びポスト電極の製造方法説明図である。
【図７】半導体チップの貫通電極及びポスト電極の製造方法説明図である。
【図８】半導体チップの貫通電極及びポスト電極の製造方法説明図である。
【図９】半導体チップの貫通電極及びポスト電極の製造方法説明図である。
【図１０】接続用中間チップの貫通電極及びポスト電極の製造方法説明図である。
【図１１】接続用中間チップの貫通電極及びポスト電極の製造方法説明図である。
【図１２】接続用中間チップの貫通電極及びポスト電極の製造方法説明図である。
【図１３】接続用中間チップの貫通電極及びポスト電極の製造方法説明図である。
【図１４】本発明の回路基板の一実施形態の概略構成図である。
【図１５】本発明の電子機器の一実施形態の概略構成図である。
【符号の説明】
【００７０】
１、６、７、８、３０…接続用中間チップ、２、３１…基板、３、３２…貫通電極、
３ａ、３２ａ…突出部、４、３４、３４ａ…ポスト電極、５、３３…配線部、
４０、５０、６０…半導体装置、４１…第１の半導体チップ、
４２…第２の半導体チップ、４３…第３の半導体チップ、４４…貫通電極、
４５…ポスト電極、５１…第４の半導体チップ、５２…第５の半導体チップ、
５３…第６の半導体チップ、５４、５４ａ…貫通電極、５５、５５ａ…ポスト電極、
６１…第７の半導体チップ、６２…第８の半導体チップ、６３…第９の半導体チップ、
６４…貫通電極、６５、６５ａ…ポスト電極
【図１】
2005101460.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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