(57)【要約】【課題】  部品実装時に実装不良を起こすことがなく、信頼性の高い部品実装を可能にする実装用回路基板とその製造方法を提供する。【解決手段】  絶縁基材１と、その絶縁基材１の表面または／および内部に配線されている少なくとも１層の導体回路５と、導体回路のランド部５ａの表面に一体化物として形成され、かつ絶縁基材１の表面１ａから突出しているバンプ端子２と、そのバンプ端子２の先端部２ｃに一体形成されているはんだ端子３とを備えている実装用回路基板。【選択図】      図２
2005109165.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基材と、前記絶縁基材の表面または／および内部に配線されている少なくとも１層の導体回路と、前記導体回路のランド部表面に一体化物として形成され、かつ前記絶縁基材の表面から突出しているバンプ端子と、前記バンプ端子の先端部に一体形成されているはんだ端子とを備えていることを特徴とする実装用回路基板。
【請求項２】
導電基板と、前記導電基板の少なくとも片面に形成されている導体薄層と、前記導体薄層に積層され、かつ前記導体薄層の表面にまで至る深さの第１凹孔を有する第１電着層と、前記第１電着層の表面と面一に前記第１凹孔に充填されているはんだ材料から成るはんだ端子と、前記第１電着層に積層され、かつ前記第１凹孔に連通して前記はんだ端子の表面にまで至る深さの第２凹孔を有する第２電着層と、前記第２電着層の表面と面一に前記第２凹孔に充填されている導電材料から成るバンプ端子と、前記バンプ端子と一体化したランド部を有し、前記バンプ端子の導電材料と同一の材料で形成され、かつ前記第２電着層の表面から突出して前記第２電着層に配線されている導体回路とを有する部材Ａを製造する工程Ａ；
前記部材Ａの前記導体回路側の表面を絶縁基材に熱圧着して、前記導体回路が前記絶縁基材に埋設されている部材Ｂを製造する工程Ｂ；ならびに、
前記部材Ｂから前記導電基板を剥離したのち、前記導電薄層、前記第１電着層、および前記第２電着層をこの順序で除去して、先端部にはんだ端子が一体形成されているバンプ端子を前記絶縁基材の表面に表出させる工程Ｃ；
を備えていることを特徴とする実装用回路基板の製造方法。
【請求項３】
前記工程Ａは、
導電基板の少なくとも片面を被覆する導体薄層を、電気めっき法で形成する工程Ａ1；
前記導体薄層の表面を被覆して第１レジスト層を形成したのち、前記第１レジスト層に露光・現像処理を施し、はんだ端子の形成予定箇所に位置する前記第１レジスト層は残置せしめ、他の箇所の前記第１レジスト層を除去して、そこに前記導体薄層の表面を露出させる工程Ａ2；
導体薄層の前記露出表面に、残置せしめた前記第１レジスト層と面一に第１導電材料を電気めっき法で電着して第１電着層を積層する工程Ａ3；
前記第１レジスト層を除去して、前記第１電着層に、前記導体薄層の表面にまで至る深さの第１凹孔を形成する工程Ａ4；
前記第１凹孔に、前記第１電着層の表面と面一にはんだ材料を充填してはんだ端子を形成する工程Ａ5；
前記第１電着層の表面および前記はんだ端子の表面を被覆して第２レジスト層を形成したのち、前記第２レジスト層に露光・現像処理を施し、前記はんだ端子の表面を被覆する前記第２レジスト層のみを残置せしめて他の第２レジスト層を除去して、そこに前記第１電着層の表面を露出させる工程Ａ6；
第１電着層の前記露出表面に、残置せしめた第２レジスト層と面一に第２導電材料を電気めっき法で電着して第２電着層を積層する工程Ａ7；
前記第２レジスト層を除去して、前記第２電着層に、前記はんだ端子の表面にまで至る深さの第２凹孔を形成する工程Ａ8；
前記第２電着層の表面および前記第２凹孔の開口を被覆して第３レジスト層を形成したのち、前記第３レジスト層に露光・現像処理を施し、前記第３レジスト層に、前記第２凹孔と連通する第３凹孔、および形成すべき導体回路の平面パターンに相当する溝パターンを形成する工程Ａ9；
無電解めっきと電気めっきを順次行って、前記第２凹孔、前記第３凹孔、および前記溝パターンのそれぞれに、共通する第３導電材料を充填してバンプ端子、導体回路のランド部、および導体回路を一括して形成する工程Ａ10；ならびに、
前記第３レジスト層を除去して、前記第２電着層の表面を露出させると同時に、前記導体回路のランド部および前記導体回路を前記第２電着層の表面に突出させる工程Ａ11；
を備えている請求項２の実装用回路基板の製造方法。
【請求項４】
絶縁基材と、前記絶縁基材の表面または／および内部に配線されている少なくとも１層の導体回路と、前記導体回路のランド部表面に一体形成され、かつ前記絶縁基材の表面から突出しているはんだ端子とを備えていることを特徴とする実装用回路基板。
【請求項５】
導電基板と、前記導電基板の少なくとも片面に形成されている導体薄層と、前記導体薄層に積層され、かつ前記導体薄層の表面にまで至る深さの第１凹孔を有する第１電着層と、前記第１電着層の表面と面一に前記第１凹孔に充填されているはんだ材料から成るはんだ端子と、前記はんだ端子と接触するランド部を備え、かつ前記第１電着層の表面から突出して前記第１電着層の表面に配線されている導体回路とを有する部材ａを製造する工程ａ；
前記部材ａの前記導体回路側の表面を絶縁基材に熱圧着して、前記導体回路が前記絶縁基材に埋設されている部材ｂを製造する工程ｂ；ならびに、
前記部材ｂから前記導電基板を剥離したのち、前記導体薄層および第１電着層をこの順序で除去して、前記はんだ端子を前記絶縁基材の表面から突出させる工程ｃ；
を備えていることを特徴とする実装用回路基板の製造方法。
【請求項６】
前記工程ａは、
導電基板の少なくとも片面を被覆する導体薄層を、電気めっき法で形成する工程ａ1；
前記導体薄層の表面を被覆して第１レジスト層を形成したのち、前記第１レジスト層に露光・現像処理を施し、はんだ端子の形成予定箇所に位置する前記第１レジスト層は残置せしめ、他の箇所の前記第１レジスト層を除去して、そこに前記導体薄層の表面を露出させる工程ａ2；
導体薄層の前記露出表面に、残置せしめた前記第１レジスト層と面一に第１導電材料を電気めっき法で電着して第１電着層を積層する工程ａ3；
前記第１レジスト層を除去して、前記第１電着層に、前記導体薄層の表面にまで至る深さの第１凹孔を形成する工程ａ4；
前記第１凹孔に、前記第１電着層の表面と面一にはんだ材料を充填してはんだ端子を形成する工程ａ5；
前記第１電着層の表面および前記はんだ端子の表面を被覆して第２レジスト層を形成したのち、前記第２レジスト層に露光・現像処理を施し、前記第２レジスト層に、前記はんだ端子の表面にまで至る深さの第２凹孔、および形成すべき導体回路の平面パターンに相当する溝パターンを形成する工程ａ6；
無電解めっきと電気めっきを順次行って、前記第２凹孔および前記溝パターンのそれぞれに、共通する第２導電材料を充填して導体回路のランド部、および導体回路を一括して形成する工程ａ7；ならびに、
前記第２レジスト層を除去して、前記第１電着層の表面を露出させると同時に、前記導体回路のランド部および前記導体回路を前記第１電着層の表面に突出させる工程ａ8；
を備えている請求項５の実装用回路基板の製造方法。
【請求項７】
前記はんだ端子が位置している箇所と、他の前記はんだ端子が位置している箇所との間に高低差がある請求項１または４の実装用回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はマザーボードのような実装用回路基板とその製造方法に関し、更に詳しくは、実装部品を接合するためのはんだ端子を自らが備えている実装用回路基板であって、寸法形状のばらつきが極めて小さく、また基板の面内における位置座標の精度も高いはんだ端子を実装しているので、信頼性に富む部品実装を行うことができる実装用回路基板とそれを製造する方法に関する。
【背景技術】
【０００２】
高密度実装という観点からすると、実装面に所定の位置座標で配列するバンプ端子を有する実装用回路基板に半導体素子パッケージを実装した方が、ワイヤボンディング法で実装した場合よりも有利である。
その場合、バンプ端子と半導体素子パッケージの接合に関しては、通常、半導体素子パッケージの接合面におけるランド部（信号端子部）に、例えば湿式めっきではんだを電着したり、またはクリームはんだをパターン印刷してはんだ端子を形成し、このはんだ端子と実装用回路基板のバンプ端子を位置合わせして重ね合わせたのち、リフロー装置に導入し、両者を一括してはんだ付けする方法が採用されている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記した方法には次のような問題がある。
すなわち、湿式めっきではんだ端子を形成する場合や、クリームはんだのパターン印刷ではんだ端子を形成する場合のいずれにおいても、形成されている多数のはんだ端子の大きさ（容量）にばらつきが生じて、半導体素子パッケージのランド部を高さ基準にしたときに、当該ランド部から突出しているはんだ端子の高さにばらつきが生ずることである。
【０００４】
この高さのばらつきが大きくなると、はんだ端子と実装用回路基板のバンプ端子を位置合わせした場合、仮にバンプ端子の高さにばらつきが存在していないとしても、バンプ端子と接触せずに浮き上がっているはんだ端子も存在しているので、リフロー処理を行っても、この箇所のはんだ付けは実現されなくなる。
しかも、一般にバンプ端子は、回路基板の最上層に位置する導体回路の表面所定箇所に例えば湿式めっきでバンプ端子用の材料を電着して形成されているので、その高さはやはりばらついているのが通例である。
【０００５】
そのため、前記したはんだ端子の大きさのばらつきに、上記したバンプ端子の高さのばらつきも加味されることにより、リフロー処理後にはんだ付けされていない箇所が発生する確率は高くなり、実装時の信頼性は低くなる。
本発明は上記した問題を解決することができ、寸法形状のばらつきが極めて小さいはんだ端子を自装し、また同じく寸法形状のばらつきが小さいバンプ端子を備えているので、部品実装を高い信頼性の下で実施することができる実装用回路基板とその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００６】
上記した目的を達成するために、本発明においては、絶縁基材と、前記絶縁基材の表面または／および内部に配線されている少なくとも１層の導体回路と、前記導体回路のランド部表面に一体化物として形成され、かつ前記絶縁基材の表面から突出しているバンプ端子と、前記バンプ端子の先端部に一体形成されているはんだ端子とを備えていることを特徴とする実装用回路基板（以下、このタイプの基板を基板Ｉという）が提供される。
【０００７】
そして、本発明においては、導電基板と、前記導電基板の少なくとも片面に形成されている導体薄層と、前記導体薄層に積層され、かつ前記導体薄層の表面にまで至る深さの第１凹孔を有する第１電着層と、前記第１電着層の表面と面一に前記第１凹孔に充填されているはんだ材料から成るはんだ端子と、前記第１電着層に積層され、かつ前記第１凹孔に連通して前記はんだ端子の表面にまで至る深さの第２凹孔を有する第２電着層と、前記第２電着層の表面と面一に前記第２凹孔に充填されている導電材料から成るバンプ端子と、前記バンプ端子と一体化したランド部を有し、前記バンプ端子の導電材料と同一の材料で形成され、かつ前記第２電着層の表面から突出して前記第２電着層に配線されている導体回路とを有する部材Ａを製造する工程Ａ；
前記部材Ａの前記導体回路側の表面を絶縁基材に熱圧着して、前記導体回路が前記絶縁基材に埋設されている部材Ｂを製造する工程Ｂ；ならびに、
前記部材Ｂから前記導電基板を剥離したのち、前記導電薄層、前記第１電着層、および前記第２電着層をこの順序で除去して、先端部にはんだ端子が一体形成されているバンプ端子を前記絶縁基材の表面に表出させる工程Ｃ；
を備えていることを特徴とする実装用回路基板（基板Ｉ）の製造方法が提供される。
【０００８】
具体的には、前記工程Ａは、
導電基板の少なくとも片面を被覆する導体薄層を、電気めっき法で形成する工程Ａ1；
前記導体薄層の表面を被覆して第１レジスト層を形成したのち、前記第１レジスト層に露光・現像処理を施し、はんだ端子の形成予定箇所に位置する前記第１レジスト層は残置せしめ、他の箇所の前記第１レジスト層を除去して、そこに前記導体薄層の表面を露出させる工程Ａ2；
導体薄層の前記露出表面に、残置せしめた前記第１レジスト層と面一に第１導電材料を電気めっき法で電着して第１電着層を積層する工程Ａ3；
前記第１レジスト層を除去して、前記第１電着層に、前記導体薄層の表面にまで至る深さの第１凹孔を形成する工程Ａ4；
前記第１凹孔に、前記第１電着層の表面と面一にはんだ材料を充填してはんだ端子を形成する工程Ａ5；
前記第１電着層の表面および前記はんだ端子の表面を被覆して第２レジスト層を形成したのち、前記第２レジスト層に露光・現像処理を施し、前記はんだ端子の表面を被覆する前記第２レジスト層のみを残置せしめて他の第２レジスト層を除去して、そこに前記第１電着層の表面を露出させる工程Ａ6；
第１電着層の前記露出表面に、残置せしめた第２レジスト層と面一に第２導電材料を電気めっき法で電着して第２電着層を積層する工程Ａ7；
前記第２レジスト層を除去して、前記第２電着層に、前記はんだ端子の表面にまで至る深さの第２凹孔を形成する工程Ａ8；
前記第２電着層の表面および前記第２凹孔の開口を被覆して第３レジスト層を形成したのち、前記第３レジスト層に露光・現像処理を施し、前記第３レジスト層に、前記第２凹孔と連通する第３凹孔、および形成すべき導体回路の平面パターンに相当する溝パターンを形成する工程Ａ9；
無電解めっきと電気めっきを順次行って、前記第２凹孔、前記第３凹孔、および前記溝パターンのそれぞれに、共通する第３導電材料を充填してバンプ端子、導体回路のランド部、および導体回路を一括して形成する工程Ａ10；ならびに、
前記第３レジスト層を除去して、前記第２電着層の表面を露出させると同時に、前記導体回路のランド部および前記導体回路を前記第２電着層の表面に突出させる工程Ａ11；
を備えている実装用回路基板（基板Ｉ）の製造方法が提供される。
【０００９】
また、本発明においては、絶縁基材と、前記絶縁基材の表面または／および内部に配線されている少なくとも１層の導体回路と、前記導体回路のランド部表面に一体形成され、かつ前記絶縁基材の表面から突出しているはんだ端子とを備えていることを特徴とする実装用回路基板（以下、このタイプの基板を基板IIという）が提供される。
そして、本発明においては、導電基板と、前記導電基板の少なくとも片面に形成されている導体薄層と、前記導体薄層に積層され、かつ前記導体薄層の表面にまで至る深さの第１凹孔を有する第１電着層と、前記第１電着層の表面と面一に前記第１凹孔に充填されているはんだ材料から成るはんだ端子と、前記はんだ端子と接触するランド部を備え、かつ前記第１電着層の表面から突出して前記第１電着層の表面に配線されている導体回路とを有する部材ａを製造する工程ａ；
前記部材ａの前記導体回路側の表面を絶縁基材に熱圧着して、前記導体回路が前記絶縁基材に埋設されている部材ｂを製造する工程ｂ；ならびに、
前記部材ｂから前記導電基板を剥離したのち、前記導体薄層および第１電着層をこの順序で除去して、前記はんだ端子を前記絶縁基材の表面から突出させる工程ｃ；
を備えていることを特徴とする実装用回路基板（基板II）の製造方法が提供される。
【００１０】
具体的には、前記工程ａは、
導電基板の少なくとも片面を被覆する導体薄層を、電気めっき法で形成する工程ａ1；
前記導体薄層の表面を被覆して第１レジスト層を形成したのち、前記第１レジスト層に露光・現像処理を施し、はんだ端子の形成予定箇所に位置する前記第１レジスト層は残置せしめ、他の箇所の前記第１レジスト層を除去して、そこに前記導体薄層の表面を露出させる工程ａ2；
導体薄層の前記露出表面に、残置せしめた前記第１レジスト層と面一に第１導電材料を電気めっき法で電着して第１電着層を積層する工程ａ3；
前記第１レジスト層を除去して、前記第１電着層に、前記導体薄層の表面にまで至る深さの第１凹孔を形成する工程ａ4；
前記第１凹孔に、前記第１電着層の表面と面一にはんだ材料を充填してはんだ端子を形成する工程ａ5；
前記第１電着層の表面および前記はんだ端子の表面を被覆して第２レジスト層を形成したのち、前記第２レジスト層に露光・現像処理を施し、前記第２レジスト層に、前記はんだ端子の表面にまで至る深さの第２凹孔、および形成すべき導体回路の平面パターンに相当する溝パターンを形成する工程ａ6；
無電解めっきと電気めっきを順次行って、前記第２凹孔および前記溝パターンのそれぞれに、共通する第２導電材料を充填して導体回路のランド部、および導体回路を一括して形成する工程ａ7；ならびに、
前記第２レジスト層を除去して、前記第１電着層の表面を露出させると同時に、前記導体回路のランド部および前記導体回路を前記第１電着層の表面に突出させる工程ａ8；
を備えている実装用回路基板（基板II）の製造方法が提供される。
【発明の効果】
【００１１】
基板Ｉと基板IIに形成されるはんだ端子の高さ、更にはバンプ端子の高さや導体回路の厚みは、設計基準値に則って制御された厚みで形成される各レジスト層の当該厚み（それは面一に電気めっき法で形成される各電着層の厚みと等価である）で規定される。
したがって、はんだ端子とバンプ端子の高さ、導体回路の厚みは、いずれも、ばらつきが極めて小さくなり、非常に均一になる。
【００１２】
また、はんだ端子やバンプ端子の面内位置座標や断面形状の大きさは、高精度で実施される露光・現像処理によって規定されるので、面内位置のばらつきや断面形状のばらつきも極めて小さくなる。
そのため、例えばはんだ端子の場合、その位置座標とその容量の誤差は設計基準値に対比して極めて小さくなる。その結果、部品実装は設計基準を満たす状態で進行するので、実装部品との接合不良は起こりづらくなる。すなわち、実装時における信頼性は非常に高くなる。
【００１３】
また、基板Ｉの場合、部品実装後にあっては、基板Ｉと実装部品との間にはバンプ端子の高さに相当する間隙が形成されているので、実装部品の動作時に発生する熱量に対する放熱性も優れている。
更に、はんだ端子やバンプ端子を電気めっきで形成するときの導電路は、大きな面積の導電基板、導体薄層、各電着層であるため、大電流通電が可能であり、電気めっき時の電流密度を高めることができる。
【００１４】
そのため、短時間ではんだ端子やバンプ端子を形成することができる。
【発明を実施するための最良の形態】
【００１５】
本発明の基板Ｉは、導体回路のランド部にバンプ端子が一体化物として形成され、更にこのバンプ端子の上にはんだ端子が一体形成されている実装用回路基板であり、基板IIは、導体回路のランド部の上に、直接、はんだ端子が一体形成されている実装用回路基板である。
最初に基板Ｉとその製造方法につき、図面に則して説明する。
【００１６】
図１は基板Ｉの１例を示す斜視図であり、図２は図１のＸ1−Ｘ1線に沿う断面図である。
図１，図２において、絶縁基板１の表面１ａには、当該表面１ａと面一状態で導体回路５の表面５Ａが表出している。導体回路５の一端はランド部５ａになっていて、ここに、所定の位置座標で配列するバンプ端子２とその先端部２ｃに一体形成されているはんだ端子３とから成る突起構造４が形成されている。
【００１７】
導体回路の他端もランド部５ｂになっていて、これは、基板Ｉそれ自体のランド部として機能する。なお、これらランド部５ａ，５ｂを一括して導体回路のランド部ということがある。
バンプ端子２とランド部５ａ、ランド部５ａから面内方向に所定の配線パターンで延びている導体回路５とその終点である基板Ｉのランド部５ｂは、いずれも、別種の導電材料を順次電着して成る多層構造体（図では２層構造体）になっている。そして、ランド部５ａ、バンプ端子２、導体回路５およびランド部５ｂにおけるそれぞれの外側を構成する外層部２ａはいずれも同じ導電材料から成り、また内側を構成する内層部２ｂは上記した導電材料とは別種の導電材料で形成されている。
【００１８】
その場合、外層部２ａは、後述する製造方法で用いるエッチャントに対するバリア層として機能させることからして、それを構成する導電材料はそのエッチャントに対して耐食性を有する材料になっている。例えば前記エッチャントが銅をエッチング除去するものであれば、外層部２ａを構成する導電材料としては、金、ニッケル、ニッケル−コバルト合金などを好適例としてあげることができる。また、内層部２ｂは導電性が優れている銅で構成することが好ましい。
【００１９】
この基板Ｉは、図１の仮想線で示したように、突起構造４の上に実装部品Ｓを位置合わせして配置したのち、リフロー装置に導入して使用される。このリフロー処理により、実装部品Ｓのランド部とバンプ端子２が溶融したはんだ端子３を介して接合される。
なお、実装部品Ｓがベアチップであれば、この基板Ｉは半導体素子パッケージの組み立てに用いる実装用回路基板として使用することができ、実装部品Ｓが半導体素子パッケージであれば、基板Ｉをマザーボードとして使用することができる。
【００２０】
次に、基板Ｉの製造方法を説明する。
この製造方法における最大の特徴は、まず最初に例えば円柱形状をしたはんだ端子が形成され、このはんだ端子３の一方の表面に例えば円柱形状をしたバンプ端子２が一体形成されて、図１で示したような段付の突起構造４が形成され、更にこの突起構造４の他方の表面（はんだ端子側とは反対の表面）に、ランド部５ａ、導体回路５、および基板Ｉのランド部５ｂが同時に一括して形成されることである。
【００２１】
その場合、基板Ｉは、前記した工程Ａ、工程Ｂ、工程Ｃをこの順序で進めることによって製造されるが、工程Ａでは、表面に導体回路５（とランド部５ａ、５ｂ）のみが突出している部材Ａが製造され、工程Ｂでは、上記導体回路５（とランド部５ａ、５ｂ）のみが絶縁基材１に埋設されている部材Ｂが製造され、工程Ｃでは、目的とする基板Ｉが製造される。
【００２２】
まず、工程Ａにより部材Ａが次のようにして製造される。
工程Ａ1：
図３で示したように、比較的厚く、剛性を有する例えばステンレス鋼板や銅板のような導電基板６の片面６ａに、通常の電気めっき法で、例えば銅を薄く電気めっきして厚みが２〜３μｍ程度の導体薄層７を形成する。
【００２３】
工程Ａ2：
ついで、図４で示したように、導体薄層７の表面７ａを被覆して第１レジスト層８Ａを形成する。
この第１レジスト層８Ａの形成に関しては、例えば公知のドライフィルムを使用したり、また液体レジストを印刷して形成することができる。
【００２４】
なお、第１レジスト層８Ａの厚みは、形成すべきはんだ端子３の高さと略同じとなるような厚みに制御されることが必要である。
ついで、この第１レジスト層８Ａに露光・現象処理を施し、はんだ端子３の形成予定箇所に位置している第１レジスト層８Ａは残置せしめ、それ以外の第１レジスト層はエッチング除去して、図５で示したように、第１レジスト層を除去した箇所に導体薄層７の表面７ａを露出させる。
【００２５】
工程Ａ3：
ついで、導電基板６をマイナス極にした状態で電気めっきを行い、図６で示したように、導体薄層の露出表面７ａに、残置せしめた第１レジスト層８Ａの表面８ａと面一に第１導電材料を電着して第１電着層９Ａを形成する。
このときに用いる第１導電材料は格別限定されるものではなく、例えば銅、銀、アルミニウム、金などをあげることができる。通常、銅が用いられる。
【００２６】
工程Ａ4：
ついで、第１レジスト層８Ａをエッチング除去する。その結果、図７で示したように、第１電着層９Ａには、導体薄層７の表面７ａにまで至る深さの第１凹孔１０Ａが形成される。この第１凹孔は、はんだ端子３の形成予定箇所に位置し、その深さは形成すべきはんだ端子３の高さと略同じであり、その底面には導体薄層７の表面７ａが表出している。
【００２７】
工程Ａ5：
ついで、図８で示したように、第１凹孔１０Ａにはんだ材料を充填してはんだ端子３を形成する。このとき、はんだ材料は第１電着層９Ａの表面９ａと面一に充填されることが必要である。
そのためには、次のような方法が適用される。
【００２８】
第１の方法は、導電基板６をマイナス極にした状態で電気めっきを行い、第１凹孔１０Ａの底面と側面にはんだ材料を電着して当該第１凹孔１０Ａの中にはんだ材料を充填する方法である。
このとき、第１電着層９Ａの表面９ａにもはんだ材料が電着するので、第１凹孔へのはんだ材料の充填が終了した時点で、全体の表面を薄く研削して、はんだ端子３の表面３ａと第１電着層９Ａの表面９ａを面一状態にする。
【００２９】
第２の方法は、パターン印刷法で第１凹孔１０Ａに例えばクリームはんだを充填する方法である。この場合も、充填が終了した時点で、レベリングを行い、はんだ端子３の表面３ａと第１電着層９Ａの表面９ａを面一状態にする。
第３の方法は、いわゆるフロート法を適用して第１凹孔１０Ａへはんだ材料を充填する方法である。
【００３０】
具体的には、例えばアルコール系溶剤に粒径０.３〜１０μｍ程度のはんだ微粒子を分散させた分散液のなかに、図７で示した部材を第１凹孔１０Ａが上を向く状態で浸漬する。比重差ではんだ微粒子は沈降して第１凹孔１０Ａ内に順次堆積して当該第１凹孔１０Ａ内に充填されていく。
しかし、このままでは微粒子の堆積物でしかないので、その後、部材を取り出して乾燥し、ついで、加熱することにより、第１凹孔内に堆積しているはんだ微粒子の堆積物を溶融したのち冷却・凝固して鋳造組織のはんだ端子３にする。
【００３１】
この場合、第１電着層９Ａの表面９ａにもはんだ微粒子の沈降・堆積は進むので、電気めっき法の場合と同様に、最後には表面９ａの堆積物を除去してはんだ端子の表面と第１電着層９Ａの表面９ａを面一状態にすることが必要である。
工程Ａ6：
ついで、はんだ端子３の表面３ａと第１電着層９Ａの表面９ａを被覆して第２レジスト層８Ｂを形成する。この第２レジスト層８Ｂの形成に関しては、工程Ａ2の場合と同様に、公知のドライフィルムを使用したり、または液体レジストを印刷して形成することができる。
【００３２】
なお、この第２レジスト層８Ｂの厚みは、形成すべきバンプ端子の高さと略同じとなるような厚みに制御することが必要である。
ついで、この第２レジスト層８Ｂに露光・現像処理を施し、はんだ端子３の表面３ａを被覆している第２レジスト層８Ｂのみを残置せしめ、それ以外の第２レジスト層はエッチング除去して、図９で示したように、第１電着層９Ａの表面９ａを露出させる。
【００３３】
なおこのとき、はんだ端子３の表面３ａが第２レジスト層８Ｂで確実に被覆されるように、当該第２レジスト層８Ｂを残置せしめることが好ましい。具体的には、はんだ端子３の表面３ａの第２レジスト層８Ｂによる被覆部においては、残置させる第２レジスト層８Ｂの断面形状をはんだ端子３の表面３ａと同じかそれよりも広くする。
工程Ａ7：
ついで、導電基板６をマイナス極にした状態で電気めっきを行い、図１０で示したように、第１電着層９Ａの露出表面９ａに、残置せしめた第２レジスト層８Ｂの表面８ｂと面一に第２導電材料を電着して第２電着層９Ｂを積層する。
【００３４】
このときに用いる第２導電材料としては、工程Ａ3で用いた第１導電材料と同じであってもよく、また異なっていてもよい。
工程Ａ8：
ついで、第２レジスト層８Ｂをエッチング除去する。その結果、図１１で示したように、第２電着層９Ｂには、はんだ端子３の表面３ａにまで至る深さの第２凹孔１０Ｂが形成される。
【００３５】
この第２凹孔１０Ｂは、バンプ端子の形成予定箇所に位置し、その深さは形成すべきバンプ端子の高さと略同じであり、一端が開口し、その底面にははんだ端子３の表面３ａが表出し、その側面には第２電着層９Ｂが表出している。
なお、第２凹孔１０Ｂの断面形状の方がはんだ端子３の表面３ａの断面形状よりも大きくなっているので、この第２凹孔１０Ｂの場合、その底面の周縁部には、第１電着層９Ａの表面９ａの一部が例えば円環状に表出している。
【００３６】
工程Ａ9：
ついで、第２電着層９Ｂの表面９ｂと第２凹孔１０Ｂの開口を被覆して第３レジスト層８Ｃを形成し、この第３レジスト層８Ｃに露光・現像処理を施す。
なお、第３レジスト層８Ｃの形成に関しては、液体レジストを用いてもよいが、通常、ドライフィルムが用いられる。
【００３７】
そして、第３レジスト層８Ｃの厚みは、形成すべき導体回路の厚みと同じ厚みとなるように制御される。
その結果、図１２で示したように、第２凹孔１０Ｂと連通する第３凹孔１０Ｃと、形成すべき導体回路の平面パターンと同じ平面パターンで前記第３凹孔１０Ｃから面内方向に延在する所定幅の溝パターン１１が形成される。
【００３８】
なお、このときに形成される第３凹孔１０Ｃの断面形状は、これに連通する第２凹孔１０Ｂの断面形状より大きくなっている。したがって、図１２の部材においては、第２凹孔１０Ｂと第３凹孔１０Ｃで一端が開口する１個の空洞が形成されていて、その空洞のうち、大きい断面形状の第３凹孔１０Ｃからは当該第３凹孔１０Ｃと同じ深さの溝パターン１１が延出している。
【００３９】
そして、第３凹孔１０Ｃと溝パターン１１の底面には第２電着層９Ｂが表出しているが、それらの側面は、いずれも第３レジスト層８Ｃで構成されている。
工程Ａ10：
ついで、一旦、無電解めっきを行って、第３凹孔１０Ｃの側面と溝パターン１１の両側にある第３レジスト層８Ｃの表面に導電性を付与したのち、導電基板６をマイナス極にした状態で電気めっきを行う。
【００４０】
このときの電気めっきは、めっき浴を変えて少なくとも２回行う。すなわち、第１電着層９Ａや第２電着層９Ｂが銅から成る場合、換言すれば前記した第１導電材料や第２導電材料が銅であった場合には、最初の電気めっきでは、金、ニッケル、ニッケル−コバルト合金のように、後述する工程Ｃのエッチング処理時に用いるエッチャントによって侵食されないような耐食性を有する導電材料の電着が行われる。
【００４１】
この最初の電気めっきで、第２凹孔１０Ｂの底面、すなわち既に形成されているはんだ端子３の表面３ａと第１電着層９Ａの円環状表面、および第２凹孔１０Ｂの側面、すなわち第２電着層９Ｂの表面に導電材料が層状に電着する。また、第３凹孔１０Ｃの側面にも同じ導電材料が層状に電着し、更に溝パターン１１の底面、すなわち第２電着層９Ｂの表面９ｂと第３レジスト層８Ｃから成る側面にも同じ導電材料が層状に電着する。このようにして、最初の電気めっきで図２で示した外層部２ａが形成される。
【００４２】
この最初の電気めっきに続けて、更に次の電気めっきが行われ、既に形成されている層状体の上に、別の導電材料が順次堆積されて内層部２ｂが形成されていき、最終的には、第２凹孔１０Ｂの中、第３凹孔１０Ｃの中、および溝パターン１１の中が２種類の導電材料の積層体で充填される。
２回目の電気めっきで用いる導電材料は、導電性が優れているものであれば何であってもよく、例えば銅、アルミニウムなどが好適である。
【００４３】
なお、上記した少なくとも２種類の導電材料から成る積層体のうち、外層部２ａが前記した第１導電材料（第１電着層の材料）、第２導電材料（第２電着層の材料）とは異種類であるという点で、ここでは、積層体を構成する２種類の導電材料を合わせて第３導電材料という。
工程Ａ10の終了時点においては、図１３で示したように、第２凹孔１０Ｂの中には、互いに異なる導電材料から成る外層部２ａと内層部２ｂの積層体が充填されることによりバンプ端子が形成されている。そしてこのバンプ端子２の先端部ははんだ端子３の表面３ａと一体化している。
【００４４】
また、第３凹孔１０Ｃの中にも、バンプ端子と同様の積層体が充填されて、導体回路５の一方のランド部５ａが形成されている。そして、このランド部５ａは、上記バンプ端子２と一体化物になっている。
更に、溝パターン１１にも同じ層構造の積層体が充填されて、導体回路５と基板Ｉのランド部５ｂが形成されている。そして、これら導体回路５とランド部５ｂも、上記したランド部５ａと一体化物になっている。
【００４５】
なお、この工程Ａ10において、電気めっきは２回に限定されるものではなく、必要に応じて２回以上行ってもよい。しかし、その場合でも、最初の電気めっきでは、前記したような耐食性に優れた導電材料を層状に電着することが必要である。
工程Ａ11：
工程Ａ10で、第２凹孔１０Ｂ、第３凹孔１０Ｃ、および溝パターン１１が導電材料の積層体（第３導電材料）で充填された時点、すなわち、第３レジスト層８Ｃの表面８ｃと全体のめっき面が面一状態になった時点で電気めっきを停止し、ついで第３レジスト層８Ｃをエッチング除去する。
【００４６】
その結果、図１４で示したように、第２電着層９Ｂの表面９ｂが露出し、その表面９ｂからは導体回路５、そのランド部５ａ、基板Ｉのランド部５ｂが突出している部材Ａが得られる。
本発明の基板Ｉは、図１４で示した部材Ａを用い、更に工程Ｂ、工程Ｃを順次進めることによって製造される。
【００４７】
工程Ｂ：
図１５で示したように、部材Ａの導体回路側の表面を、絶縁基材１の一方の面１ａと重ね合わせたのち両者を熱圧着する。その結果、図１６で示したように、表面１ａが部材Ａの第２電着層９Ｂの表面９ｂに接着している絶縁基材１の中に、導体回路５、そのランド部５ａ、基板のランド部５ｂが埋設されている部材Ｂが製造される。
【００４８】
絶縁基材１としては、例えばプリプレグ材のように、常温下では半硬化状態にあり、加熱時には一旦軟化し、その後、熱硬化するような材料であることが好ましい。しかし、絶縁基材がリジット材であっても、例えば部材Ａの導体回路側の表面に例えば未硬化のエポキシ樹脂の層を形成し、それに絶縁基材１を熱圧着して使用することができる。
この部材Ｂに対し、工程Ｃが適用される。
【００４９】
工程Ｃ：
まず、導電基板６を剥離する。その結果、図１７で示したように、導体薄層７が表出している部材が得られる。
ついで、導体薄層７、第１電着層９Ａ、および第２電着層を、それぞれにつき所定のエッチャントを用いて順次選択的にエッチング除去して絶縁基材１の表面１ａを表出させる。
【００５０】
この過程で、はんだ端子３はエッチング除去されず、またバンプ端子３、導体回路５、そのランド部５ａ、基板のランド部５ｂは、耐食性に優れた外層部２ａの働きによりエッチング除去されることはない。
その結果、図２で示したように、絶縁基材１には、表面だけは絶縁基材１の表面１ａに表出して面一状態にある導体回路５、そのランド部５ａ、および基板Ｉのランド部５ｂが埋設されていて、絶縁基材１の表面１ａと面一なランド部５ａの上から突出するバンプ端子３とその先端部に一体形成されているはんだ端子３とから成る突起構造４を有する基板Ｉが得られる。
【００５１】
次に、本発明の基板IIとその製造方法について説明する。
図１８は基板IIの１例を示す斜視図であり、図１９は図１８のＸ2−Ｘ2線に沿う断面図である。
基板IIは、絶縁基材１の表面１ａに、当該表面１ａと面一状態で導体回路５の表面５Ａが表出していて、導体回路の一端はランド部５ａになっており、そのランド部５ａにはんだ端子３が一体形成されて突出した構造になっている。導体回路５の他端は基板IIそれ自体のランド部５ｂになっていて、そこにははんだ端子は形成されていない。
【００５２】
導体回路５、そのランド部５ａ、および基板IIそれ自体のランド部５ｂは、いずれも、図２で示した基板Ｉの場合と同様に、少なくとも２種類の導電材料を積層して成る多層積層体（図では２層構造体）になっている。
結局、基板IIは、基板Ｉの構造においてはんだ端子３とランド部５ａの間にバンプ端子を形成することなく、はんだ端子３は導体回路のランド部の上に直接形成されて絶縁基材１の表面１ａから突出した構造になっている。
【００５３】
そして、このはんだ端子３の上に実装部品が位置合わせして配置されたのち、リフロー装置に導入されて実装部品のランド部と導体回路５のランド部５ａが溶融したはんだ端子３を介して、直接、接合される。
この基板IIは、前記した工程ａ、工程ｂ、および工程ｃをこの順序で進めることにより製造される。その場合の最大の特徴は、まず最初にはんだ端子が形成され、このはんだ端子の表面に、導体回路５、そのランド部５ａ、基板IIのランド部５ｂが一体形成されることである。
【００５４】
工程ａでは、表面に導体回路５（とそのランド部５ａ、基板IIのランド部５ｂ）のみが突出している部材ａが製造され、工程ｂでは、上記導体回路５（とランド部５ａ、５ｂ）が絶縁基材１に埋設されている部材ｂが製造され、工程ｃでは、目的とする基板IIが製造される。
まず、部材ａの製造工程である工程ａについて説明する。
【００５５】
工程ａは、前記したように工程ａ1〜工程ａ8で構成されているが、これら一連の工程のうち、工程ａ1〜工程ａ5までは、はんだ端子３を形成するための工程である。
そして、工程ａ1〜工程ａ5は、基板Ｉの製造時における工程Ａ1〜工程Ａ5と同様に進められる。
したがって、工程ａ5が終了した時点では、第１導電材料ａ1の第１凹孔１０Ａ内にはんだ端子３を有する図８で示した部材が製造される。
【００５６】
ついで、この部材に対して工程ａ6〜工程ａ8が順次適用される。
工程ａ6：
図８の部材に対し、図２０で示したように、第１電着層９Ａの表面９ａとはんだ端子３の表面３ａを被覆して第２レジスト層８Ｂが形成される。
なお、この第２レジスト層８Ｂの厚みは、形成すべき導体回路（とそのランド部）の厚みと略同じ厚みとなるように制御される。
【００５７】
ついで、この第２レジスト層８Ｂに露光・現象処理を施し、図２１で示したように、はんだ端子３の表面３ａを被覆する部分を除去して第２凹孔１０Ｂを形成し、同時に、第２凹孔１０Ｂから所定の平面パターンで面内方向に延びる溝パターン１１を形成する。
ここで、第２凹孔１０Ｂの断面形状は、はんだ端子３の断面形状よりも大きくなっており、また溝パターン１１の幅は形成すべき導体回路の線幅と同じになっている。
【００５８】
したがって、このようにして形成された第２凹孔１０Ｂの底面には、はんだ端子３の表面３ａと第１電着層９Ａの表面９ａの一部が表出しており、また溝パターン１１の底面には、第１電着層９Ａの表面９ａが表出している。しかし、第２凹孔１０Ｂおよび溝パターン１１の側面は、いずれも第２レジスト層８Ｂになっている。
工程ａ7：
ついで、一旦、無電解めっきを行って、第２凹孔１０Ｂと溝パターン１１の側面に導電性を付与したのち、導電基板６をマイナス極にした状態で電気めっきを行う。
【００５９】
この工程ａ7は、基板Ｉの製造時における工程Ａ10と同様に進められる。その結果、図２２で示したように、第２凹孔１０Ｂと溝パターン１１は、外層部２ａが耐食性に富む導電材料から成り、内層部２ｂが導電性に優れる導電材料から成る２層構造の積層体で充填され、導体回路５、そのランド部５ａ、基板IIのランド部５ｂが同時にかつ一括して形成される。
【００６０】
工程ａ8：
ついで、第２レジスト層８Ｂをエッチング除去する。その結果、図２３で示したように、第１電着層９Ａの表面９ａから導体回路５、そのランド部５ａ、基板IIのランド部５ｂのみが突出している部材ａが得られる。
この部材ａに対し、工程ｂを適用して部材ｂが製造され、更に部材ｂに工程ｃを適用して目的とする基板IIが製造される。
【００６１】
工程ｂ：
基板Ｉの製造時における工程Ｂの場合と同様に、部材ａの導体回路側の表面を絶縁基材１の表面１ａと重ね合わせたのち両者を熱圧着する。その結果、図２４で示したように、導体回路、そのランド部、基板IIのランド部のみが絶縁基材１に埋設されている部材ｂが得られる。
【００６２】
工程ｃ：
ついで、基板Ｉの製造時における工程Ｃの場合と同様に、部材ｂからまず導電基板６を剥離したのち、導体薄層７と第１電着層９Ａを順次選択エッチングして除去する。この過程で、基板Ｉの製造時における工程Ｃに関して説明したように、耐食性に富む導電材料から成る外層部２ａの働きで、導体回路５、そのランド部５ａ、基板IIのランド部５ｂがエッチング除去されることはない。
【００６３】
かくして、工程ｃが終了すると、図１９で示した基板IIが得られる。
この基板IIの場合も、基板Ｉの場合と同様に、第１凹孔１０Ａの深さは第１レジスト層８Ａの厚み制御で規定され、またその断面形状は露光・現像処理で規定されるので、形成されるはんだ端子の寸法形状におけるばらつきは極めて小さくなり、その結果、実装時の信頼性は向上する。
【００６４】
また、第１レジスト層８Ａの厚みを変化させることにより第１凹孔の深さを変化させることができるので、はんだ端子を任意の高さに、しかもばらつきのない状態で形成することができる。
図２５は、本発明の基板Ｉの変形例Ｉ’を示す断面図である。
この基板Ｉ’は、１枚の絶縁基材１の表面に、バンプ端子２とはんだ端子３から成る突起構造４が突出していることは図２で示した基板Ｉの場合と同じである。
【００６５】
しかし、この基板Ｉ’の場合、絶縁基材１の表面に凹没部１２が形成されていて、かつこの凹没部の表面にも、前記したバンプ端子とはんだ端子が一体化している突起構造が形成されている点で基板Ｉと異なっている。
したがって、この基板Ｉ’は、突起構造の高さ方向において、凹没部１２内のはんだ端子と凹没部以外の箇所に位置しているはんだ端子との間に高低差が発生していることを構造上の特徴としている。
【００６６】
この基板Ｉ’は、図２５の仮想線で示したように、凹没部内に位置している突起構造に実装部品Ｓを、また基板の表面に位置している突起構造に別の実装部品Ｓ’をそれぞれ実装して使用される。
したがって、この基板Ｉ’を使用することにより、実装部品の間で高低差を確保することができるので、部品実装の態様に関する設計の自由度が大きくなる。
【００６７】
例えば、凹没部内に比較的形状が小型の部品を実装し、その上を跨ぐようにして形状が大型な部品を実装することにより、それぞれの部品を平面的に配置して実装したときに比べて、実質的な部品の実装面積を小さくすることができる。すなわち、この基板Ｉ’を使用することにより、部品の立体的な実装が可能となり、実質的に部品の実装密度を高めることができる。
【００６８】
この基板Ｉ’の製造に際しては、工程Ａを例えば次のように変形すればよい。
すなわち、工程Ａ1では、導電基板として、図２６で示したように、片面に凹没部１２Ａが形成されている導電基板６’を用い、その凹没部１２Ａの表面を含む片面を被覆して導体薄層７を形成する。
そして、この導電基板を用いて、前記した工程Ａ2〜工程Ａ11を順次行い、最終的には、図２７で示したような構造の部材Ａ’を製造する。
【００６９】
なお、この基板Ｉ’における凹没部の大きさ、深さ、または形成箇所などは、製造目的の基板との関係で適宜に設計変更すればよい。
そして、この部材Ａ’を用いて、前記した工程Ｂ、工程Ｃを進めることにより、図２５で示した基板Ｉ’が得られる。
なお、この基板Ｉ’の構造は、基板IIに対しても適用することができる。その場合も、工程ａ1で、片面に凹没部が形成されている導電基板を用いて導体薄層を形成し、以後、工程ａ2〜工程ａ8を順次進めて、図２８で示したような部材ａ’を製造し、更に工程ｂ、工程ｃを順次進めればよい。
【産業上の利用可能性】
【００７０】
本発明の実装用回路基板は、実装部品が例えばベアチップであれば半導体素子パッケージを組み立てるときの実装用回路基板として使用することができ、実装部品が例えば半導体素子パッケージであればマザーボードとして使用することができる。
いずれの場合においても、はんだ端子の高さや形状のばらつきは極めて小さいので、実装不良は起こらず、高い実装信頼性を発揮する。
【図面の簡単な説明】
【００７１】
【図１】本発明の実装用回路基板の１例Ｉを示す斜視図である。
【図２】図１のＸ1−Ｘ1線に沿う断面図である。
【図３】工程Ａ1で、導電基板に導体薄層を形成した部材を示す断面図である。
【図４】導体薄層に第１レジスト層が形成された部材を示す断面図である。
【図５】工程Ａ2の終了時点で得られた部材を示す断面図である。
【図６】工程Ａ3の終了時点で得られた部材を示す断面図である。
【図７】工程Ａ4の終了時点で得られた部材を示す断面図である。
【図８】工程Ａ5の終了時点で得られた部材を示す断面図である。
【図９】工程Ａ6の終了時点で得られた部材を示す断面図である。
【図１０】工程Ａ7の終了時点で得られた部材を示す断面図である。
【図１１】工程Ａ8の終了時点で得られた部材を示す断面図である。
【図１２】工程Ａ9の終了時点で得られた部材を示す断面図である。
【図１３】工程Ａ10の終了時点で得られた部材を示す断面図である。
【図１４】工程Ａ11の終了時点で得られた部材Ａを示す断面図である。
【図１５】工程Ｂで、部材Ａに絶縁基材を重ね合わせる状態を示す断面図である。
【図１６】工程Ｂの終了時点で得られた部材Ｂを示す断面図である。
【図１７】部材Ｂから導電基板を剥離した部材を示す断面図である。
【図１８】本発明の実装用回路基板の他の例IIを示す斜視図である。
【図１９】図１８のＸ2−Ｘ2線に沿う断面図である。
【図２０】工程ａ6において、第１電着層の表面に第２レジスト層を形成した状態を示す断面図である。
【図２１】工程ａ6の終了時点で得られた部材を示す断面図である。
【図２２】工程ａ7の終了時点で得られた部材を示す断面図である。
【図２３】工程ａ8の終了時点で得られた部材を示す断面図である。
【図２４】部材ａの製造に続けて工程ｂを進めることによって得られた部材ｂを示す断面図である。
【図２５】基板Ｉの変形例Ｉ’を示す断面図である。
【図２６】基板Ｉ’の製造時に用いる導電基板の例を示す断面図である。
【図２７】基板Ｉ’の製造に用いる部材Ａ’を示す断面図である。
【図２８】基板IIの変形例の製造時に用いる部材ａ’を示す断面図である。
【符号の説明】
【００７２】
１        絶縁基材
１ａ      絶縁基材１の表面
２        バンプ端子
２ａ      充填された導電材料の外層部
２ｂ      充填された導電材料の内層部
２ｃ      バンプ端子の先端部
３        はんだ端子
３ａ      はんだ端子３の表面
４        突起構造
５        導体回路
５Ａ      導体回路５の表面
５ａ      導体回路のランド部
５ｂ      基板Ｉそれ自体のランド部
６，６’  導電基板
７        導体薄層
７ａ      導体薄層７の表面
８Ａ      第１レジスト層
８ａ      第１レジスト層８Ａの表面
８Ｂ      第２レジスト層
８ｂ      第２レジスト層８Ｂの表面
８Ｃ      第３レジスト層
８ｃ      第３レジスト層８Ｃの表面
９Ａ      第１電着層
９ａ      第１電着層９Ａの表面
９Ｂ      第２電着層
９ｂ      第２電着層９Ｂの表面
１０Ａ    第１凹孔
１０Ｂ    第２凹孔
１０Ｃ    第３凹孔
１１      溝パターン
１２      凹没部
【図１】
2005109165.tif 000003
【図２】
2005109165.tif 000004
【図３】
2005109165.tif 000005
【図４】
2005109165.tif 000006
【図５】
2005109165.tif 000007
【図６】
2005109165.tif 000008
【図７】
2005109165.tif 000009
【図８】
2005109165.tif 000010
【図９】
2005109165.tif 000011
【図１０】
2005109165.tif 000012
【図１１】
2005109165.tif 000013
【図１２】
2005109165.tif 000014
【図１３】
2005109165.tif 000015
【図１４】
2005109165.tif 000016
【図１５】
2005109165.tif 000017
【図１６】
2005109165.tif 000018
【図１７】
2005109165.tif 000019
【図１８】
2005109165.tif 000020
【図１９】
2005109165.tif 000021
【図２０】
2005109165.tif 000022
【図２１】
2005109165.tif 000023
【図２２】
2005109165.tif 000024
【図２３】
2005109165.tif 000025
【図２４】
2005109165.tif 000026
【図２５】
2005109165.tif 000027
【図２６】
2005109165.tif 000028
【図２７】
2005109165.tif 000029
【図２８】
2005109165.tif 000030