(57)【要約】    【課題】  配線や部品を複雑化することなくチップの歩留まりを向上することのできる積層型の半導体記憶装置を提供する。    【解決手段】  複数の半導体チップ層Ｃ１〜Ｃ４を積層してなり、個々のチップ層を選択するチップ選択信号が各チップ層に共通に入力されるようチップ層同士で接続されたチップ選択パッドＣＳ１、ＣＳ２を、各チップ層に備える。各チップ層は、出力信号をプログラム可能なプログラム回路ＰＧ１、ＰＧ２と、前記チップ選択信号と前記プログラム回路の出力信号とに基づいてチップ選択を判定するチップ選択判定回路１０と、を備える。プログラム回路で事後的にアドレス情報を設定できるので、チップの製造段階では１種類のチップで済む。チップ選択信号は共通のチップ選択パッドに入力するので、各チップへの別個の配線は不要である。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数の半導体チップ層を積層してなる半導体記憶装置であって、
個々のチップ層を選択するチップ選択信号が各チップ層に共通に入力されるようチップ層同士で接続されたチップ選択パッドを、各チップ層に備え、
各チップ層は、
出力信号をプログラム可能なプログラム回路と、
前記チップ選択信号と前記プログラム回路の出力信号とに基づいてチップ選択を判定するチップ選択判定回路と、
を備えた半導体記憶装置。
【請求項２】
請求項１において、
前記プログラム回路は、切断可能なヒューズと、当該ヒューズに接続され当該ヒューズの切断／未切断によって異なる信号を出力する論理回路とを備えた、半導体記憶装置。
【請求項３】
請求項１又は請求項２において、
前記チップ選択判定回路は、前記チップ選択信号と前記プログラム回路の出力信号との一致状態を判定する排他的論理和回路を備えた、半導体記憶装置。
【請求項４】
請求項１乃至請求項３の何れか一項において、
各チップ層の前記チップ選択パッドは、それぞれ各チップ層の同一の位置に形成される、半導体記憶装置。
【請求項５】
請求項１乃至請求項４の何れか一項において、
前記各チップ層は同一の素子配置を備えた、半導体記憶装置。
【請求項６】
請求項１乃至請求項５の何れか一項において、
前記チップ選択パッドは、前記複数のチップ層にそれぞれ複数備えられて前記チップ選択判定回路に接続され、前記複数のチップ層の対応するチップ選択パッド同士でそれぞれ接続されており、
前記チップ選択判定回路は、前記チップ選択パッドの数に対応する数の前記プログラム回路を備え、各チップ選択パッドに入力されたチップ選択信号と、対応するプログラム回路の出力信号との一致状態をそれぞれ判定する、半導体記憶装置。
【請求項７】
請求項１乃至請求項６の何れか一項において、
各チップ層を駆動するチップイネーブル信号が各チップ層に共通に入力されるようチップ層同士で接続されたチップイネーブルパッドを、各チップ層に更に備え、
前記チップ選択信号及び前記チップイネーブル信号が入力された場合に、前記チップ選択信号が前記プログラム回路の出力信号と符合したチップ層で、前記チップイネーブル信号を有効にする、半導体記憶装置。
【請求項８】
請求項１乃至請求項７の何れか一項に記載の半導体記憶装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は強誘電体メモリ装置などの半導体記憶装置に関し、特に、複数の半導体チップ層を積層して三次元実装し、面積あたりのメモリ容量を積層チップ数倍にするパッケージ技術において、個々のチップ層を任意に選択できるようにする技術に関する。
【背景技術】
【０００２】
半導体集積回路を高密度化するため、複数の半導体チップを積層することが知られている。積層された半導体チップを駆動するためには、何段目のチップをアクティブにするかを選択するための構成が必要となる。例えば、特開平５−６３１３８号公報は、キャリヤ基板上に積層された半導体チップに、それぞれリード線の一端を接続し、これらリード線の他端を、キャリヤ基板に立設した導電ピンに接続する構成を開示している。
【特許文献１】特開平５−６３１３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記特開平５−６３１３８号公報では、積層したチップの各々から個別のリード線と導電ピンとにそれぞれ繋げる必要があり、配線数や部品数が多く複雑な構成となっている。
【０００４】
これを避けるために、個々のチップ内に、他のチップと区別可能な構造を設けることも考えられる。しかし、チップを区別するために、別々の種類のチップを製造する必要がある。その場合、異なるチップを製造するために異なるメタルマスクが必要となるばかりか、あるチップだけ歩留まりが低いなどの問題があると他のチップが余ってしまい経済性に欠けるという問題がある。
【０００５】
本発明は、上記従来技術の問題を解決し、配線や部品を複雑化することなくチップの歩留まりを向上することのできる積層型の半導体記憶装置を提供することを課題とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明の半導体記憶装置は、複数の半導体チップ層を積層してなる半導体記憶装置であって、個々のチップ層を選択するチップ選択信号が各チップ層に共通に入力されるようチップ層同士で接続されたチップ選択パッドを、各チップ層に備えている。各チップ層は、出力信号をプログラム可能なプログラム回路と、前記チップ選択信号と前記プログラム回路の出力信号とに基づいてチップ選択を判定するチップ選択判定回路と、を備えている。これにより、何段目のチップかによって異なるチップを製造する必要がなく、チップ製造後にプログラム回路にプログラムすることにより各チップの選択用アドレスを設定すればよいので、チップ歩留まりを向上することができる。
【０００７】
上記半導体記憶装置において、前記プログラム回路は、切断可能なヒューズと、当該ヒューズに接続され当該ヒューズの切断／未切断によって異なる信号を出力する論理回路とを備えることが望ましい。これにより、簡単な回路構成でプログラム回路を実現することができる。
【０００８】
上記半導体記憶装置において、前記チップ選択判定回路は、前記チップ選択信号と前記プログラム回路の出力信号との一致状態を判定する排他的論理和回路を備えることが望ましい。これにより、チップ選択の判定を、ハードウェアのみで迅速に行うことができる。
【０００９】
上記半導体記憶装置において、各チップ層の前記チップ選択パッドは、それぞれ各チップ層の同一の位置に形成されることが望ましい。こうすることで、チップ選択パッドをチップ間で接続するためにはチップを貫通する電極を設ければよくなり、チップ間の接続が容易となる。また、チップが同一構成になるので、チップ歩留まりも向上する。
【００１０】
上記半導体記憶装置において、前記各チップ層は同一の素子配置を備えることが望ましい。これにより、チップが同一となり、チップ歩留まりが向上する。
【００１１】
上記半導体記憶装置において、前記チップ選択パッドは、前記複数のチップ層にそれぞれ複数備えられて前記チップ選択判定回路に接続され、前記複数のチップ層の対応するチップ選択パッド同士でそれぞれ接続されており、前記チップ選択判定回路は、前記チップ選択パッドの数に対応する数の前記プログラム回路を備え、各チップ選択パッドに入力されたチップ選択信号と、対応するプログラム回路の出力信号との一致状態をそれぞれ判定することが望ましい。チップ選択パッドを複数備えることにより、チップ選択パッドの数以上のチップを積層して、各チップを識別することも可能となる。
【００１２】
上記半導体記憶装置において、各チップ層を駆動するチップイネーブル信号が各チップ層に共通に入力されるようチップ層同士で接続されたチップイネーブルパッドを、各チップ層に更に備え、前記チップ選択信号及び前記チップイネーブル信号が入力された場合に、前記チップ選択信号が前記プログラム回路の出力信号と符合したチップ層で、前記チップイネーブル信号を有効にするのが好ましい。チップイネーブル信号を加えることにより、チップ選択信号によって必ず何れかのチップが選択されてしまうという状況を回避することができる。ｎ個のチップ選択パッドを用いればｎビットのチップ選択信号がフルに使え、２n枚のチップを積層しても個々のチップを識別することができる。
【００１３】
本発明の電子機器は、上記の半導体記憶装置を備えたことを特徴とする。このため、低面積で大容量の記憶手段を備えた電子機器を低価格で提供することができる。
【発明を実施するための最良の形態】
【００１４】
次に、図面を参照しながら本発明の実施の形態について説明する。
【００１５】
＜１．半導体記憶装置の積層＞
図１は、本発明の実施形態による積層型の半導体記憶装置の一例である、３次元実装の概略斜視図である。この半導体記憶装置は、同一の４枚のメモリセルアレイチップＣ１〜Ｃ４を積層してなり、面積あたり４倍の記憶容量を得ようとするものである。これらチップＣ１〜Ｃ４が本発明のチップ層に相当する。
【００１６】
チップＣ１〜Ｃ４には、それぞれ複数のチップ選択パッドＣＳ１、ＣＳ２と、１つのチップイネーブルパッドＣＥとが形成されている。また、簡略化の為、図１には記載していないが、メモリ動作に必要なその他のパッド、例えばアドレスやI/O、コントロールパッドなども形成されている。チップ選択パッドの数は、積層するチップの数に応じて任意に設計できる。チップＣ１〜Ｃ４では、パッドを貫通する電極により、全パッドは全チップにおいて対応するパッド同士がそれぞれ電気的に接続され、同じ信号が入力されるようになっている。即ち、各チップのチップ選択パッドＣＳ１にはチップ選択信号の一部が、各チップのチップ選択パッドＣＳ２にはチップ選択信号の他の一部が、各チップのチップイネーブルパッドＣＥにはチップイネーブル信号が、それぞれ入力される。
【００１７】
チップＣ１〜Ｃ４には、図２の説明で述べるチップ選択判定回路がそれぞれ形成されており、各チップにおいて、チップ選択判定回路とパッドＣＳ１、ＣＳ２及びＣＥとが接続されている。
【００１８】
以上述べたチップＣ１〜Ｃ４は、同一のチップであるが、チップ選択パッドとチップ選択判定回路を設けたことで、個々の積層段用に接続を変えたチップを製造する必要はない。チップを選択するためのアドレスは、１種類のチップを製造し良品検査した後で、事後的にプログラムすれば良いので、特定のチップの歩留まりが悪いとか特定のチップが不足するという問題をなくすことができる。
【００１９】
＜２．チップ選択判定回路＞
図２は、各チップに設けられたチップ選択判定回路１０の論理回路図である。このチップ選択判定回路１０は、チップ選択パッドＣＳ１、ＣＳ２に入力されるチップ選択信号に基づいて、当該チップが選択されたか否かを判定するものである。
【００２０】
チップ選択判定回路１０は、出力信号をプログラム可能なプログラム回路ＰＧ１、ＰＧ２を備えている。プログラム回路の数は、チップ選択パッドＣＳ１、ＣＳ２に対応した数とする。プログラム回路ＰＧ１、ＰＧ２の詳細は図４の説明で述べる。
【００２１】
チップ選択判定回路１０は、更に排他的論理和回路ＥＸ１、ＥＸ２を備えている。チップ選択パッドＣＳ１に入力されたチップ選択信号の一部と、プログラム回路ＰＧ１の出力とが、一方の排他的論理和回路ＥＸ１に入力され、同様に、チップ選択パッドＣＳ２に入力されたチップ選択信号の他の一部と、プログラム回路ＰＧ２の出力とが、他方の排他的論理和回路ＥＸ２に入力される。そして、排他的論理和回路ＥＸ１、ＥＸ２の出力はＮＯＲゲートＧ１に入力される。更にＮＯＲゲートＧ１の出力とチップイネーブルパッドＣＥに入力されたチップイネーブル信号とが最終段のＮＡＮＤゲートＧ２に入力される。ＮＡＮＤゲートＧ２の出力がチップ選択判定回路１０の最終出力となる。
【００２２】
排他的論理和回路ＥＸ１、ＥＸ２は、チップ選択パッドＣＳ１及びプログラム回路ＰＧ１からの信号が一致した場合、およびチップ選択パッドＣＳ２及びプログラム回路ＰＧ２からの信号が一致した場合に、それぞれＬ論理を出力し、一致しない場合はＨ論理を出力する。そして、ＮＯＲゲートＧ１は、排他的論理和回路ＥＸ１、ＥＸ２の出力がともにＬ論理である場合のみ、Ｈ論理を出力し、排他的論理和回路ＥＸ１、ＥＸ２の出力の何れかがＨ論理であれば、Ｌ論理を出力する。従って、チップ選択パッドＣＳ１、ＣＳ２及びプログラム回路ＰＧ１、ＰＧ２からの信号が完全に一致した場合のみ、ＮＯＲゲートＧ１はＨ論理を出力する。
【００２３】
最終段のＮＡＮＤゲートＧ２は、ＮＯＲゲートＧ１の出力がＨ論理である場合のみチップイネーブル信号に応じた信号を出力し、ＮＯＲゲートＧ１の出力がＬ論理である場合はチップイネーブル信号の如何に拘らずＨ論理しか出力しない。従って、ＮＯＲゲートＧ１の出力がＨ論理である場合、即ち、チップ選択パッドＣＳ１、ＣＳ２で受信した信号とプログラム回路ＰＧ１、ＰＧ２からの信号とが完全に一致した場合のみ、チップイネーブル信号がそのチップにおいてアクティブになる。
【００２４】
本実施形態では、２つのチップ選択パッドＣＳ１、ＣＳ２を用いると２ビットのチップ選択信号を指定できるので、２つのプログラム回路ＰＧ１、ＰＧ２を備えたチップ選択判定回路１０を各チップに備えることで、４通りのチップ選択信号を識別できる。よって、４枚のチップを積層してこれらを識別し任意のチップを駆動することができる。
【００２５】
仮に、ｎ個（ｎは自然数）のチップ選択パッドＣＳ１〜ＣＳｎを用いてｎビットのチップ選択信号を指定できるようにした場合、ｎ個のプログラム回路ＰＧ１〜ＰＧｎを備えたチップ選択判定回路をチップ上に形成すればよい。この場合のチップ選択判定回路は、（１）チップ選択パッドＣＳ１及びプログラム回路ＰＧ１からの信号、（２）チップ選択パッドＣＳ２及びプログラム回路ＰＧ２からの信号、・・・、（ｎ）チップ選択パッドＣＳｎ及びプログラム回路ＰＧｎからの信号を、それぞれ排他的論理和回路ＥＸ１、ＥＸ２、・・・ＥＸｎに入力する。そしてこれらの出力を１つのＮＯＲゲートＧ１に入力することにより、ｎビットのチップ選択信号を識別できる。よって、２n枚のチップを積層しても任意のチップを駆動することができる。
【００２６】
図３は、チップ選択判定回路に用いられる排他的論理和回路のＭＯＳトランジスタによる一構成例を示した回路図である。この排他的論理和回路ＥＸｎは、入力端子ＣＳｎ及び入力端子ＰＧｎの入力が一致した場合のみ、出力端子ＯＵＴでＬ論理を出力する。具体的には、排他的論理和回路ＥＸｎは、第１のＮＯＴ回路１１と、伝送ゲート１２と、第２のＮＯＴ回路１３を組み合わせてなる。
【００２７】
第１のＮＯＴ回路１１は、直列のｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのゲートに入力信号ＣＳｎを受信すると、出力端子Ｓ１からＣＳｎの論理否定を出力する。
【００２８】
伝送ゲート１２は、並列のｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのゲートにそれぞれ入力信号ＣＳｎ及びＣＳｎの否定（Ｓ１）を受信し、ソース又はドレインに入力信号ＰＧｎを受信する。よって、出力端子Ｓ２から、ＣＳｎの否定とＰＧｎとの論理積を出力する。
【００２９】
第２のＮＯＴ回路１３は、直列のｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのゲートに入力信号ＰＧｎを受信し、ソース又はドレインのうちｐＭＯＳ側に入力信号ＣＳｎを、ｎＭＯＳ側にＣＳｎの否定をそれぞれ受信する。よって、出力端子Ｓ３から、ＰＧｎの論理否定とＣＳｎとの論理積を出力する。
【００３０】
出力端子Ｓ２と出力端子Ｓ３は合流して出力ＯＵＴとなる。よって出力ＯＵＴは、入力端子ＣＳｎ及び入力端子ＰＧｎの信号が不一致の場合にＨ論理となり、一致する場合にＬ論理となる。これにより、図２中の排他的論理和回路ＥＸ１、ＥＸ２と同様に、チップ選択信号とプログラム回路出力との一致状態を判定することができる。
【００３１】
排他的論理和回路の具体的構成は以上説明したものに限らず、他の種々の回路構成を採用することができる。
【００３２】
＜３．プログラム回路＞
図４（Ａ）は、図２のチップ選択判定回路に備えられるプログラム回路の一例を示す回路図であり、図４（Ｂ）は、プログラム回路の他の一例を示す回路図である。図４（Ａ）のプログラム回路ＰＧ１は、電源端子に接続されたヒューズＦ１と、このヒューズＦ１に一方の端子が接続されたｎＭＯＳトランジスタＴ１と、２段のインバータ（ＮＯＴゲート）Ｇ３、Ｇ４とを備えている。トランジスタＴ１の他方の端子は接地されている。１段目のインバータＧ３の出力はトランジスタＴ１のゲートに接続されている。
【００３３】
ヒューズＦ１が導通状態にある場合、１段目のインバータＧ３にＨ論理が入力され、Ｌ論理が出力される。このＬ論理がｎＭＯＳトランジスタＴ１のゲートに入力されるので、１段目のインバータＧ３の入力電位が接地電位と導通することなくインバータＧ３の信号状態が維持され、最終的に２段目のインバータＧ４からＨ論理が出力される。
【００３４】
逆にヒューズＦ１が非導通状態にある場合、１段目のインバータＧ３にＬ論理が入力され、Ｈ論理が出力される。このＨ論理がｎＭＯＳトランジスタＴ１のゲートに入力されるので、１段目のインバータＧ３の入力電位が接地電位と導通状態となりインバータＧ３の信号状態が維持され、最終的に２段目のインバータＧ４からＬ論理が出力される。
【００３５】
従って、予めレーザ等でヒューズＦ１を焼き切ってから使うか、そのまま使うかを選択することにより、任意の信号を出力させることができる。本実施形態はこのようにヒューズを用いているので、簡単な回路構成でプログラム回路を形成することができる。
【００３６】
図４（Ｂ）のプログラム回路ＰＧ１’は、電源端子に接続された抵抗器Ｒ１と、この抵抗器に一方の端子が接続されたヒューズＦ１’と、２段のインバータＧ５、Ｇ６とを備えている。ヒューズＦ１’の他方の端子は接地されている。
【００３７】
ヒューズＦ１’が導通状態にある場合、１段目のインバータＧ５にＬ論理が入力され、２段のインバータＧ５、Ｇ６で反転、再反転されてノイズ除去され、最終的に２段目のインバータＧ６からＬ論理が出力される。
【００３８】
逆にヒューズＦ１’が非導通状態にある場合、１段目のインバータＧ５にＨ論理が入力され、２段のインバータを介して最終的に２段目のインバータＧ６からＨ論理が出力される。
【００３９】
プログラム回路は以上例示したものに限らず、例えばヒューズを使用せず強誘電体キャパシタなどで構成した不揮発性メモリ素子を用いてプログラム設定を可能にしたものでもよい。
【００４０】
＜４．プログラム回路とチップ選択信号との関係＞
図５は、プログラム回路のヒューズの切断パターンを示す図である。ここでは図４（Ａ）に示す構成のヒューズＦ１を備えたプログラム回路ＰＧ１と、同一構成のヒューズＦ２とを備えたプログラム回路ＰＧ２が、それぞれチップＣ１〜Ｃ４のチップ選択判定回路１０に組み込まれているものとする。この場合、例えば１枚目のチップＣ１についてはヒューズＦ１、Ｆ２の何れも切断しない。２枚目のチップＣ２についてはヒューズＦ１のみ切断する。３枚目のチップＣ３についてはヒューズＦ２のみ切断する。４枚目のチップＣ４についてはヒューズＦ１、Ｆ２の両者を切断する。
【００４１】
このような４枚のチップのうち、１枚目のチップＣ１を選択するときは、チップ選択パッドＣＳ１、ＣＳ２の両者にＨ論理のチップ選択信号を入力する。するとチップ選択信号とプログラム回路ＰＧ１、ＰＧ２の出力とが一致するので、チップイネーブルパッドＣＥで入力されるチップイネーブル信号が１枚目のチップＣ１でアクティブになる。他のチップでは信号が一致しないので、スタンバイ状態となる。
【００４２】
同様に、２枚目のチップＣ２を選択するときは、チップ選択パッドＣＳ１、ＣＳ２にそれぞれＬ論理、Ｈ論理のチップ選択信号を入力する。するとチップ選択信号とプログラム回路ＰＧ１、ＰＧ２の出力とが一致するので、チップイネーブル信号が２枚目のチップＣ２でアクティブになる。
【００４３】
同様に、３枚目のチップＣ３を選択するときは、チップ選択パッドＣＳ１、ＣＳ２にそれぞれＨ論理、Ｌ論理のチップ選択信号を入力する。するとチップ選択信号とプログラム回路ＰＧ１、ＰＧ２の出力とが一致するので、チップイネーブル信号が３枚目のチップＣ３でアクティブになる。
【００４４】
同様に、４枚目のチップＣ４を選択するときは、チップ選択パッドＣＳ１、ＣＳ２の両者にＬ論理のチップ選択信号を入力する。するとチップ選択信号とプログラム回路ＰＧ１、ＰＧ２の出力とが一致するので、チップイネーブル信号が４枚目のチップＣ４でアクティブになる。
【００４５】
なお、チップイネーブル信号をＬ論理とした場合、これがチップ選択判定回路１０のＮＡＮＤゲートＧ２に入力されるので、チップ選択信号の如何に拘らず、すべてのチップがスタンバイ状態となる。
【００４６】
以上のように、４種類の切断パターンを備えたチップＣ１〜Ｃ４を積層することで、各チップを識別することができる。どの切断パターンを何枚目に配置するかは任意である。但し同一切断パターンを積層してしまうと、チップを特定することができなくなる。
【００４７】
ところで、上記４つの切断パターンのうち３つだけ用いて、３枚のチップのみを積層した場合は、この３つの切断パターンに対応するチップ選択信号は３つのみとなる。従って、どのチップにも該当しないチップ選択信号は、全チップスタンバイを意味することになる。従って、３枚のチップのみの場合は上述のチップイネーブル信号が不必要となり、各チップのチップイネーブルパッドＣＥも、チップ選択判定回路１０の最終段のＮＡＮＤゲートＧ２も、不必要となる。このような方法でチップイネーブルパッドＣＥを不要にすれば、１チップあたりのパッド数ｎ個（ｎは２以上の整数）で、最大（２n−１）枚のチップを積層して各チップを駆動することができる。
【００４８】
＜５．電子機器の例＞
図６は、本発明の一実施形態に係る電子機器の一例であるパーソナルコンピュータ１０００の構成を示す斜視図である。図６において、パーソナルコンピュータ１０００は、表示パネル１００２と、キーボード１００４を有する本体部１００６とを備えて構成されている。当該パーソナルコンピュータ１０００の本体部１００４の記憶媒体、特に不揮発性メモリとして、本発明の積層型半導体記憶装置が利用されている。このため、低面積で大容量の記憶手段を備えた電子機器を低価格で提供することができる。
【００４９】
また、本発明の電子機器はこれに限らず、ＩＣカード、携帯情報機器、家庭用電気製品など、強誘電体記憶装置を備えたあらゆる電子機器に適用することが可能である。
【００５０】
上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施形態による積層型の半導体記憶装置の概略斜視図である。
【図２】各チップに設けられたチップ選択判定回路１０の論理回路図である。
【図３】図２のチップ選択判定回路に用いられる排他的論理和回路のＭＯＳトランジスタによる構成例を示した回路図である。
【図４】図２のチップ選択判定回路に備えられるプログラム回路の例を示す回路図である。
【図５】ヒューズの切断パターンを示す図である。
【図６】本発明の実施形態における電子機器の一例であるパーソナルコンピュータの構成を示す斜視図である。
【符号の説明】
【００５２】
Ｃ１〜Ｃ４  チップ（チップ層）
ＣＳ１、ＣＳ２  チップ選択パッド
ＣＥ  チップイネーブルパッド
１０  チップ選択判定回路
ＰＧ１、ＰＧ２  プログラム回路
ＥＸ１、ＥＸ２  排他的論理和回路
Ｇ１  ＮＯＲゲート
Ｇ２  ＮＡＮＤゲート
Ｆ１、Ｆ２  ヒューズ
Ｔ１  トランジスタ
Ｇ３〜Ｇ６  インバータ
【図１】
2005209814.tif 000003
【図２】
2005209814.tif 000004
【図３】
2005209814.tif 000005
【図４】
2005209814.tif 000006
【図５】
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【図６】
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