(57)【要約】【課題】集積回路、特に無線周波数のアプリケーションのための、集積回路内のＬＤＭＯＳトランジスタ装置を提供する。【解決手段】半導体基板（１１）、ＬＤＭＯＳゲート領域（１７）、ＬＤＭＯＳソース（１４）とドレイン（１５）領域およびＬＤＭＯＳゲート領域の下に配置されたチャネル領域（１３）を含み、チャネル領域がＬＤＭＯＳソースとドレイン領域を相互結合する集積ＬＤＭＯＳトランジスタ。ＬＤＭＯＳゲート領域は、第１（１８ａ）および第２（１８ｂ）のゲート絶縁領域、その間に備えられる中央配置ゲート分割絶縁領域（１９）、およびそれぞれ第１および第２のゲート絶縁領域上に備えられ、中央配置ゲート分割絶縁領域のスペーサ領域の外側で各々エッチングされる第１（２０ａ）および第２（２０ｂ）の個別ゲート導電層領域を含む。【選択図】図１
2005159352.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板（１１）と、
前記基板上のＬＤＭＯＳゲート領域（１７）と、
ＬＤＭＯＳソース領域（１４）およびＬＤＭＯＳドレイン領域（１５）と、
前記ＬＤＭＯＳゲート領域の下で前記基板内に配置されたチャネル領域（１３）であり前記ＬＤＭＯＳソース領域およびドレイン領域を相互結合する前記チャネル領域とを含む、集積回路特に無線周波数アプリケーションのための集積回路内のＬＤＭＯＳトランジスタ装置であって、
第１ゲート絶縁層領域（１８ａ）および第２ゲート絶縁層領域（１８ｂ）と、
前記第１および第２の絶縁層領域の間に供給される中央配置絶縁層領域（１９）と、
第１ゲート導電層領域（２０ａ）および第２ゲート導電層領域（２０ｂ）であって、これらの各々は前記第１および第２のゲート絶縁層領域のそれぞれ一つの上に供給され、前記中央配置絶縁層領域において各々エッチングされた外側スペーサ領域であって前記中央配置絶縁層領域の長さ（Ｌｇｄ）よりも短い長さ（Ｌｇ）を各々有するものとを、前記ＬＤＭＯＳゲート領域が含むことを特徴とする前記ＬＤＭＯＳトランジスタ装置。
【請求項２】
前記第１ゲート導電層および前記第２ゲート導電層が電気接続のための個別接点を備えている請求項１記載のＬＤＭＯＳトランジスタ装置。
【請求項３】
前記チャネル領域（１３）が前記第１および第２のゲート導電層領域の一つ（２０ａ）の直接下に少なくとも部分的に位置し、また、一つのドレイン・ドリフト領域（１２）が前記第１および第２のゲート導電層領域のもう一つのもの（２０ｂ）の直接下に少なくとも部分的に位置している請求項１または請求項２記載のＬＤＭＯＳトランジスタ装置。
【請求項４】
前記第１および第２のゲート導電層領域の前記一つが制御電圧へ接続され、また、前記第１および第２のゲート導電層領域のもう一つのものがバイアス電圧、好ましくは高いバイアス電圧へ接続されて、前記ドレイン・ドリフト領域内のチャネル・キャリアを反転させる請求項３記載のＬＤＭＯＳトランジスタ装置。
【請求項５】
前記第１および第２のゲート導電層領域がドープされた多結晶シリコンで各々作られている請求項１ないし請求項４のいずれかに記載のＬＤＭＯＳトランジスタ装置。
【請求項６】
前記第１および第２のゲート導電層領域が珪素化合物化（２２ａ、２２ｂ）、特にニッケル珪素化合物化されている請求項５記載のＬＤＭＯＳトランジスタ装置。
【請求項７】
前記ＬＤＭＯＳトランジスタ装置が無線周波数パワー・トランジスタである請求項１ないし請求項６のいずれかに記載のＬＤＭＯＳトランジスタ装置。
【請求項８】
請求項１ないし請求項７のいずれかに記載のＬＤＭＯＳトランジスタ装置を含むモノリシック集積回路。
【請求項９】
一つのＬＤＭＯＳトランジスタ装置を含むモノリシック集積回路の製造方法であって、
半導体基板（１１）を供給するステップと、
前記半導体基板上にＬＤＭＯＳゲート領域（１７）を形成するステップと、  
ＬＤＭＯＳソース領域（１４）およびＬＤＭＯＳドレイン領域（１５）を形成するステップと、
前記ＬＤＭＯＳゲート領域の下に前記基盤内に配置されたチャネル領域（１３）を形成し、前記チャネル領域が前記ＬＤＭＯＳソース領域と前記ＬＤＭＯＳドレイン領域を相互接続するステップとを含み、前記基板上にＬＤＭＯＳゲート領域を形成する前記ステップが、
中央配置絶縁層領域（１９）を形成するステップと、
前記中央配置絶縁層領域の反対側に第１ゲート絶縁層領域（１８ａ）および第２ゲート絶縁層領域（１８ｂ）を形成するステップと、
前記中央配置絶縁層領域および前記第１および第２のゲート絶縁層領域の上に導電物質の層を等角的にデポジットするステップと、
前記導電物質の等角的にデポジットされた層を異方的にエッチングして、前記第１および第２のゲート絶縁層領域上で、前記中央配置絶縁層領域の反対側に外側スペーサ領域の形に第１ゲート導電層領域（２０ａ）および第２ゲート導電層領域（２０ｂ）を形成するステップとを含むことを特徴とする前記方法。
【請求項１０】
前記中央配置絶縁層領域（１９）が第１長さ（Ｌｇｄ）により形成され、また、前記第１ゲート導電層領域（２０ａ）および第２ゲート導電層領域（２０ｂ）が第２長さ（Ｌｇ）により形成され、前記第１長さ（Ｌｇｄ）が前記第２長さ（Ｌｇ）よりも長い請求項９記載の方法。
【請求項１１】
絶縁物質の層をデポジットして前記絶縁物質の層をエッチングすることにより、前記中央配置絶縁層領域が形成される請求項９または請求項１０に記載の方法。
【請求項１２】
前記導電物質が、ドープされた好ましくは厚くドープされた半導体物質特に多結晶シリコンである請求項９ないし請求項１１のいずれかに記載の方法。
【請求項１３】
前記外側スペーサ領域のレイアウトは、前記導電物質の前記層のマスキングおよび等方性エッチングにより設定される請求項９ないし請求項１２のいずれかに記載の方法。
【請求項１４】
前記外側スペーサ領域が珪素化合物化され、特にニッケル珪素化合物化（２２ａ、２２ｂ）されている請求項９ないし請求項１３のいずれかに記載の方法。
【請求項１５】
前記ＬＤＭＯＳソース領域および前記ＬＤＭＯＳドレイン領域が、前記外側スペーサ領域の珪素化合物化（２２ａ、２２ｂ）と同時に珪素化合物化（２３、２４）される請求項１４記載の方法。
【請求項１６】
ドープされ好ましくは厚くドープされた半導体物質特に多結晶シリコンで特に作られた前記第１および第２の接触領域が、それらの各々が前記外側スペーサ領域のそれぞれの一つに接続されて形成される請求項９ないし１５のいずれかに記載の方法。
【請求項１７】
前記モノリシック集積回路が金属化され、前記第１および第２の接触領域の各々が前記金属化の間に個別に接続される請求項１６記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に集積回路技術の分野に関し、特に、ＬＤＭＯＳ（側方二重拡散ＭＯＳ）トランジスタ装置、ＬＤＭＯＳトランジスタ装置を含む集積回路、およびＬＤＭＯＳトランジスタ装置を有する集積回路の製造方法に、それぞれ関係する。
【背景技術】
【０００２】
ＬＤＭＯＳトランジスタの速度は、相互コンダクタンスｇｍおよび入力キャパシタンスＣｉｎにより決定され、特にこの速度は、ｇｍ／Ｃｉｎに比例する。相互コンダクタンスを変更せずにこのキャパシタンスを減少させることにより、プロセス・リソグラフィーへ影響することなく何も欠点を加えずに速度を増すことができる。
【０００３】
今日のプロセス・リソグラフィが許容する最少のマスク寸法よりも短いチャネル長さを有する縮小装置を使用する改良された効率が、いくつかの方法により得られている。一つの一般的な方法は、チャネル長さまたはゲートの長さなどのクリティカルな長さを定義する拡散ステップを使用することであって、たとえば、公表された米国特許出願番号２００２００５５２２０  A１を参照されたい。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
いくつかの先行技術の解決法は、充分な改良可能性を考慮に入れていない。たとえば、いくつかの先行技術の上記に指摘した種類のＬＤＭＯＳトランジスタは、依然として不必要に高い入力キャパシタンスを有し、それにより、不必要に遅い速度を有する。
【０００５】
前記の米国特許出願に描かれたような、ＬＤＭＯＳトランジスタのためのいくつかの更なる先行技術の解決法は、サブ・リソグラフィ的仕様サイズを有する装置を製作するための追加の処理ステップを必要とする。
【０００６】
従って本発明の一つの目的は、集積回路、特に無線周波数のアプリケーションのための、集積回路内のＬＤＭＯＳトランジスタ装置を提供することであり、このＬＤＭＯＳトランジスタ装置は、上述の先行技術に関連する諸問題を克服するものである。
【０００７】
さらに本発明の一つの目的は、そうしたＬＤＭＯＳトランジスタ装置を含む集積回路を供給することである。
【０００８】
さらにまた本発明の一つの目的は、集積回路特に無線周波数アプリケーションのための集積回路の製造方法を供給することであり、これには上述の目的を達成するＬＤＭＯＳトランジスタが含まれる。
【課題を解決するための手段】
【０００９】
本発明によりこれらの諸目的は、添付の特許請求の範囲に記載されるＬＤＭＯＳトランジスタ装置、集積回路および製造方法で達成される。
【００１０】
集積回路とくに新規な分割ゲート構造を含む無線周波数アプリケーションのための、集積回路内のＬＤＭＯＳトランジスタ装置を供給することにより、ゲート長さが著しく減少し、これにより入力キャパシタンスが減少して、ＬＤＭＯＳトランジスタ装置の速度が増加する。
【００１１】
この新規な分割ゲート構造は、第１および第２のゲート絶縁層領域と、これら第１および第２のゲート絶縁層領域の間に供給される中央配置絶縁層領域と、前記第１および第２のゲート絶縁層領域の上に供給される第１および第２のゲート導電層領域とを含む。第１および第２のゲート導電層は、中央配置絶縁層領域の反対側でエッチングされた外部スペーサ領域であり、それぞれ中央配置絶縁層領域の長さよりも短い、好ましくは著しく短い長さをそれぞれ有する。好ましくは中央配置絶縁層領域の長さがマスクにより設定されるが、これらのゲート長さは、現在のプロセス・リソグラフィが許容する最少のマスク寸法よりも短い。
【００１２】
さらに好ましくは、ＬＤＭＯＳトランジスタ装置の第１および第２のゲート導電層領域は、電気接続の個別接点を備えている。この方法により、第１および第２のゲート導電層領域の一つが制御電圧へ接続されることができ、第１および第２のゲート導電層領域のもう一つが、バイアス電圧、好ましくは高いバイアス電圧へ接続されて、ＬＤＭＯＳトランジスタ装置のドレイン・ドリフト領域内のチャネル・キャリアを反転させることができる。
【００１３】
さらに本発明のＬＤＭＯＳトランジスタの製造方法は、好ましくはマスキングまたはエッチングにより半導体基板の上に一つの中央配置絶縁層を形成するステップと、前記中央配置絶縁層領域の反対側に第１および第２の絶縁層領域を形成するステップと、前記中央配置絶縁層領域および前記第１および第２のゲート絶縁層領域の上に一つの導電物質の層を等角的にデポジットさせるステップと、一つの導電物質の等角的にデポジットされた層を異方性にエッチングして、前記第１および第２のゲート絶縁層領域の上で前記中央配置絶縁層領域の反対側に、外側スペーサ領域の形に第１および第２のゲート導電層領域を形成するステップとを含む。
【００１４】
本発明の製造方法により、最新技術のBｉＣＭＯＳおよびＣＭＯＳプロセスにすでに含まれている典型的な処理ステップを使用して、あるゲート長さを有する小型仕様の装置が製造される。
【００１５】
本発明の更なる諸特徴およびその諸利点は、以下に示す本発明の好ましい実施例の詳細な説明および添付の図１ないし図１０により明らかになるが、これらは例示の方法によってのみ示され、したがって本発明を限定するものではない。
【実施例】
【００１６】
図１に、本発明の好ましい第１実施例によるシリコンＬＤＭＯＳトランジスタを拡大断面図で示す。このＬＤＭＯＳトランジスタは、高出力無線周波数アプリケーションに特に適合し、半導体基板１１を含み、その中に、ｎ−型ドープ・ドレイン・ドリフト１２、ｐ型ドープ・チャネル・ポケット１３、ｎ＋型ドープ・ソース１４およびｎ+型ドープ・ドレイン１５の諸領域が形成されている。基板１１内のドープ領域１２ないし１５は、フィールド酸化物１６またはシャロウ・トレンチ絶縁（ＳＴＩ）領域など他の種類の絶縁領域により横方向に取り巻かれている。
【００１７】
本発明のＬＤＭＯＳゲート構造１７が、基板１１の上に配置されている。ゲート構造１７は、電気絶縁物質の中央配置スプリット・ゲート分割セパレータ１９および、このスプリット・ゲート分割セパレータ１９のそれぞれの側面上の第１ゲート絶縁層領域１８ａおよび第２ゲート絶縁層領域１８ｂを含む。スプリット・ゲート分割セパレータ１９は、長さＬｇｄおよび高さｈｇを有し、これらは比較的なサイズであって、典型的に０．５ないし１ミクロンの間にある。
【００１８】
好ましくは、ドープされた多結晶シリコンの第１ゲート導電層領域２０ａおよび第２ゲート導電層領域２０ｂが、第１ゲート絶縁層領域１８ａおよび第２ゲート絶縁層領域１８ｂの上に配置され、ゲート導電層領域２０ａおよび２０ｂの各々は、中央配置スプリット・ゲート分割セパレータ１９に隣接するエッチング外側スペーサ領域である。さらにゲート導電層領域２０ａと２０ｂの各々は、中央配置スプリット・ゲート分割セパレータ１９の長さＬｇｄよりも、小さいないしは、非常に小さい長さＬｇを有する。このゲート長さＬｇｄは、好ましくは、０．５ミクロンよりも小さく、一層好ましくは、０．２ミクロンよりも小さく、最も好ましくは、たとえば、約５０ないし７０ｎｍのように、０．１ミクロンよりも小さい。こうして、ゲート長さは、リソグラフィ的に定義されるゲートを有する従来のＬＤＭＯＳトランジスタにおいてよりも遥かに小さく作られる。
【００１９】
チャネル・ポケット領域１３は、少なくとも部分的には、ゲート導電層領域の一つ２０ａの下に直接位置しており、またドレイン・ドリフト領域１２は、少なくとも部分的には、ゲート導電層領域の他の一つ２０ｂの下に直接に配置されている。
【００２０】
好ましくは、第１および第２のゲート導電層領域２０ａと、２０ｂおよびソース領域１４およびドレイン領域１５は、珪素化合物にされている。こうして第１および第２のゲート外側スペーサ領域２０ａと２０ｂは、シリコン領域２１ａと２１ｂおよび、その上の珪素化合物領域２２ａと２２ｂからなる。ソースおよびドレインの珪素化合物領域は２３および２４と記述されている。
【００２１】
ゲート導電層領域２０ａと２０ｂは、電気接続のための個別接点を備えている。好ましくは、ソース１４に最も近いゲート導電層領域２０ａは、通常のゲート機能のために制御電圧へ接続され、またドレイン１５へ最も近いゲート導電層領域２０ｂは、バイアス電圧へ接続され、これはドレイン・ドリフト領域１２内のそれ自体の下横で、できるだけ多くのチャネル・キャリアを反転させるために、好ましくは高いバイアス電圧へ接続されている。さらにドレイン・ドリフト領域１２は、好ましくは対応する単一系統ゲート・トランジスタのドレイン・ドリフト領域よりも厚くドープされていて、これによりドレイン１５に最も近いゲート導電層領域２０ｂの電圧と共に、スレッショルドを超える制御電圧においてチャネル・キャリアが反転されるのを確実にする。
【００２２】
ゲート導電層領域２０ａと２０ｂの間の適切な間隔を確実に取って、ゲート導電層領域２０ａと２０ｂの間の容量結合を防止する。こうして、この分離は好ましくは、ゲート絶縁層領域１８ａと１８ｂの厚さよりも大きい。
【００２３】
図２に、本発明の２重スペーサ・ゲートＬＤＭＯＳトランジスタの基板内の種々の領域の典型的なドーピング濃度分布を図示する。また、このトランジスタの典型的な機能寸法を示す。破線はソース・チャネルとチャネル・ドレインのｐｎ接合を示す。
【００２４】
図３に、本発明の２重スペーサ・ゲートＬＤＭＯＳトランジスタおよび従来の先行技術のＬＤＭＯＳトランジスタの、水平的なチャネル・ドーピング濃度分布を示す。これら二つのトランジスタのソースの異なった位置を無視すると、スレッショルド電圧を決定するドーピング濃度分布の部分が、両方の場合において、同一のスレッショルド電圧ＶＴを与える同一のピーク値を有することが分かる。
【００２５】
図４に示すのは、本発明の２重スペーサ・ゲートＬＤＭＯＳトランジスタおよび従来の先行技術ＬＤＭＯＳトランジスタについて、ドレイン・バイアス電圧ＶＤＳ＝１０Ｖにおいて、ゲート電圧に対する、それぞれ、ドレイン電流および相互コンダクタンスである。これらのトランジスタが同一のスレッショルド電圧ＶＴを有することがわかる。
【００２６】
図５および図６は、本発明の２重スペーサ・ゲートＬＤＭＯＳトランジスタおよび従来の先行技術ＬＤＭＯＳトランジスタについて、ドレイン電流に対する入力キャパシタンスおよび単一利得周波数ｆＴを、それぞれ示す。図５から分かるのは、本発明の２重スペーサ・ゲートＬＤＭＯＳトランジスタについて、入力キャパシタンスが、ほぼ２倍も低くなっている、ことである。変化しない相互コンダクタンスと、減少したキャパシタンスの組み合わせは、改良された利得と、対応する増加した単一利得遷移周波数ｆＴを与える。図６から分かるのは、単一利得遷移周波数ｆＴは、本発明の２重スペーサ・ゲートＬＤＭＯＳトランジスタについて、ほぼ２倍も高くなっていることである。
【００２７】
さらに理解すべきは、例示したＬＤＭＯＳトランジスタの好ましい実施例はｎチャネル装置であるが、本発明はこの点において限定されないことである。本発明はＰチャネル装置にも同様に応用できる。
【００２８】
さらに理解すべきは、本発明が主として無線周波数パワー・シリコンＬＤＭＯＳトランジスタ装置を目指しているが、シリコン・ベースの集積無線周波数回路におけるより小さな装置にも、それは充分利用できることである。さらに本発明の２重スペーサ・ゲートＬＤＭＯＳトランジスタは、たとえばＳｉＣ、ＧａＡｓなどの他の物質により実現できる。
【００２９】
以下に図７ないし図１０を参照しながら、本発明の集積ＬＤＭＯＳトランジスタの製造の好ましい実施例を説明する。この製造は、ＢｉＣＭＯＳプロセスまたは純粋なＣＭＯＳプロセスにおいて遂行できる。これらのプロセスにおける多くのステップ、たとえばウエル領域およびソース領域およびドレイン領域を形成するためのイオン注入ステップは、当業者に良く知られているので、本書には全く説明しないかまたは図式的に示すだけにする。主な目標は、どのようにＬＤＭＯＳトランジスタのゲート構造が形成されるかに置かれている。
【００３０】
フィールド酸化物領域１６が、ｎ−タイプにドープされた上部を有する半導体基盤１１の表面内に、形成される。フィールド酸化物領域１６は、水平方向寸法においてＬＤＭＯＳトランジスタを取り囲むように、形成される。厚めのシリコン酸化物の層が基板１１の上にデポジットされて、それからパターン化され、エッチングされて、中央配置スプリット・ゲート分割セパレータ１９を形成する。それから薄いゲート酸化物層７１がこの構造の上にデポジットされ、またこれに続いて本発明のＬＤＭＯＳトランジスタの２重スペーサ・ゲート構造のために、等角多結晶シリコン層７２がデポジットされる。
【００３１】
等角多結晶シリコン層７２は、好ましくは、結果するゲート層内の適切な導電性を確実にするために、厚くドープされる。図７に、結果する構造の断面図を図示する。
【００３２】
注意すべきは、スプリット・ゲート分割構造の高さが、スプリット・ゲート分割セパレータ１９を形成するシリコン酸化物の厚い層の厚さと、薄いゲート酸化物７１の厚さの合計に等しいこと、およびスプリット・ゲート分割構造の長さが、スプリット・ゲート分割セパレータ１９を形成するシリコン酸化物の厚い層の長さと、薄いゲート酸化物層７１の厚さの２倍との合計に等しいことである。スプリット・ゲート分割セパレータ１９を形成するシリコン酸化物の厚い層のデポジット厚さとエッチングは、そのように選択される。
【００３３】
それから等角デポジット多結晶シリコン層７２が異方性にエッチングされて、薄いゲート酸化物層７１の上で、中央配置スプリット・ゲート分割セパレータ１９の反対側に、外側スペーサ領域２１ａおよび２１ｂの形に、第１および第２のゲート導電層領域を形成する。このエッチングは、下にあるゲート酸化物層７１に関して選択的である。結果する構造の断面図を、図８に図示する。
【００３４】
外側スペーサ領域２１ａおよび２１ｂの接点を形成するために、マスク（図示なし）を貫通して異方性のエッチングが遂行され、それによりＬＤＭＯＳトランジスタの基板領域の外側領域で、フィールド酸化物１６が形成されていない所に、外側スペーサ領域２１ａと２１ｂの広がりの上に、多結晶シリコン接触領域９１ａおよび９１ｂが形成される。図９に、そうした構造の断面を図示する。この多結晶シリコン接触領域９１ａおよび９１ｂは、後にこの構造の金属化の間に、この構造の金属層（図示なし）へ、個別に接続される。多結晶シリコン接触領域９１ａおよび９１ｂを形成するためのマスキングとエッチング、または他のマスキングとエッチングは、外側スペーサ領域２１ａおよび２１ｂのレイアウトを決定するため、またそれらが互いに他と電気的に絶縁されるのを確実にするために、使用される。
【００３５】
それから薄いゲート酸化物層７１がエッチングされるが、これは外側スペーサ領域２１ａおよび２１ｂをマスクとして使用し、第１ゲート酸化物層領域１８ａと第２ゲート酸化物層領域１８ｂを形成する。以前に遂行されていない基板のドーピングが、この処理でイオン注入により遂行されて、チャネル・ポケット領域１３、ソース領域１４およびドレイン領域１５を形成する。結果する構造の断面を、図１０に図示する。
【００３６】
処理は、外側スペーサ・ゲート領域２１ａと２１ｂおよびソース領域１４およびドレイン領域１５の珪素化合物化に続いて、図１に図示したような構造を得る。注意すべきは、多結晶シリコン接触領域９１ａおよび９１ｂであって、多結晶シリコン接触領域９１ａと９１ｂの下の外側スペーサ領域２１ａと２１ｂの延長でないものが、同時にニッケル珪素化合物化されることである。
【００３７】
好ましくは、珪素化合物化のためにニッケル、プラチナまたはパラヂウムが使用される。これらの原子は、珪素化合物化の間に本質的にシリコンの中に移動するので、ソース領域１４またはドレイン領域１５および外側スペーサ領域２１ａ、２１ｂの間で、ブリッジする危険が全くない。注意すべきは、これは珪素化合物化の間にシリコン原子が金属の中へ移動するチタンまたはコバルトなどいくつかの他の一般的な金属珪素化合物と対照をなすことである。この場合、珪素化合物化は、酸化物へじわじわと増大して横切ることにより、ソース領域１４またはドレイン領域１５と外側スペーサ・ゲート領域２１ａ、２１ｂの間に、回路の短絡を引き起こす。しかしながら、そうした回路短絡の危険がないアプリケーションにおいては、チタンまたはコバルトを、珪素化合物化のために同等に使用できる。
【００３８】
珪素化合物の形成の後に、ソース領域１４とドレイン領域１５、および多結晶シリコン接触領域９１ａ、９１ｂは、装置の金属化の間に接続される。
【図面の簡単な説明】
【００３９】
【図１】本発明の好ましい実施例によるモノリシック集積ＬＤＭＯＳトランジスタを高度に拡大した断面図である。
【図２】図１に例示した本発明のＬＤＭＯＳトランジスタのゲート構造の下の基板における典型的なドーピング濃度を図示する。
【図３】図１に示した本発明のＬＤＭＯＳトランジスタの種々なシミュレートされた特性を、従来のＬＤＭＯＳトランジスタと比較して図示する図表である。
【図４】図１に示した本発明のＬＤＭＯＳトランジスタの種々なシミュレートされた特性を、従来のＬＤＭＯＳトランジスタと比較して図示する図表である。
【図５】図１に示した本発明のＬＤＭＯＳトランジスタの種々なシミュレートされた特性を、従来のＬＤＭＯＳトランジスタと比較して図示する図表である。
【図６】図１に示した本発明のＬＤＭＯＳトランジスタの種々なシミュレートされた特性を、従来のＬＤＭＯＳトランジスタと比較して図示する図表である。
【図７】本発明のさらなる好ましい実施例による処理の間の半導体構造の一部分を高度に拡大した断面図である。
【図８】本発明のさらなる好ましい実施例による処理の間の半導体構造の一部分を高度に拡大した断面図である。
【図９】本発明のさらなる好ましい実施例による処理の間の半導体構造の一部分を高度に拡大した断面図である。
【図１０】本発明のさらなる好ましい実施例による処理の間の半導体構造の一部分を高度に拡大した断面図である。
【００４０】
これらの図面を通じて使用された同一の参照番号は、種々な実施例の同一または類似の構成要素、部分、詳細などを示す。
【符号の説明】
【００４１】
１１  半導体基板
１２  ドレイン・ドリフト領域
１３  チャネル領域
１４  ＬＤＭＯＳソース領域
１５  ＬＤＭＯＳドレイン領域
１８ａ  第１ゲート絶縁層領域
１８ｂ  第２ゲート絶縁層領域
１９  中央配置絶縁層領域
２０ａ  第１ゲート導電層領域
２０ｂ  第２ゲート導電層領域
２２ａ、２２ｂ  外側スペーサ領域の珪素化合物
２３  ＬＤＭＯＳソース領域の珪素化合物
２４  ＬＤＭＯＳドレイン領域の珪素化合物
Ｌｇｄ  中央配置絶縁層領域（１９）の長さ
Ｌｇ  第１ゲート導電層（２０ａ）および第２ゲート導電層（２０ｂ）の長さ
【図１】
2005159352.tif 000003
【図２】
2005159352.tif 000004
【図３】
2005159352.tif 000005
【図４】
2005159352.tif 000006
【図５】
2005159352.tif 000007
【図６】
2005159352.tif 000008
【図７】
2005159352.tif 000009
【図８】
2005159352.tif 000010
【図９】
2005159352.tif 000011
【図１０】
2005159352.tif 000012