(57)【要約】    【課題】遅延固定ループの初期状態においてクロックのデューティ誤差を減少させるのに用いられるデューティ補正電圧を迅速に正常化させることができるデューティ補正電圧発生回路を提供すること。    【解決手段】遅延固定ループで用いられるクロックのデューティを補正するデューティ補正電圧発生回路であって、入力される遅延固定ループをリセットさせるリセット信号（ｒｓｔ）に応じて、所定時間の間第１論理レベルを維持する制御信号（ｃｈｇ＿ｓ）を生成して出力する制御信号生成手段（５１０）と、入力される制御信号（ｃｈｇ＿ｓ）によって、所定時間の間電源電圧（Ｖｄｄ）をクロックのデューティの補正に用いられるデューティ補正電圧（Ｖｄｃｃ、Ｖｄｃｃｂ）の出力ラインに印加する電源電圧印加手段（５２０）とを備える。【選択図】図５Ａ
2005136949.tif 000002
【特許請求の範囲】
【請求項１】
遅延固定ループで用いられるクロックのデューティを補正するデューティ補正電圧発生回路であって、
入力される前記遅延固定ループをリセットさせるリセット信号に応じて、所定時間の間第１論理レベルを維持する制御信号を生成して出力する制御信号生成手段と、
入力される前記制御信号によって、前記所定時間の間電源電圧を前記クロックのデューティの補正に用いられるデューティ補正電圧の出力ラインに印加する電源電圧印加手段と
を備えることを特徴とするデューティ補正電圧発生回路。
【請求項２】
前記制御信号生成手段が、
前記リセット信号によって、ショットパルスを発生させるショットパルス発生手段を備えることを特徴とする請求項１に記載のデューティ補正電圧発生回路。
【請求項３】
前記制御信号生成手段が、
前記リセット信号の反転信号を遅延させて出力する遅延部と、
入力される前記遅延部の出力信号及び前記リセット信号の反転信号に対して論理演算を行う論理演算部と
を備えることを特徴とする請求項１に記載のデューティ補正電圧発生回路。
【請求項４】
前記遅延部の出力端子と前記論理演算部の入力端子との間に容量性負荷をさらに備えることを特徴とする請求項３に記載のデューティ補正電圧発生回路。
【請求項５】
前記遅延部が、前記リセット信号の反転信号をさらに反転させて出力し、
前記論理演算部が、ＮＡＮＤゲートであることを特徴とする請求項３に記載のデューティ補正電圧発生回路。
【請求項６】
前記電源電圧印加手段が、前記制御信号がゲートに入力され、前記電源電圧の供給ラインと前記デューティ補正電圧の出力ラインとの間に接続されるＰＭＯＳトランジスタを備えることを特徴とする請求項１に記載のデューティ補正電圧発生回路。
【請求項７】
遅延固定ループで用いられるクロックのデューティを補正するデューティ補正電圧発生方法であって、
入力される前記遅延固定ループをリセットさせるリセット信号に応じて、所定時間の間第１論理レベルを維持する制御信号を生成して出力する第１ステップと、
入力される前記制御信号によって、前記所定時間の間に電源電圧を前記クロックのデューティの補正に用いられるデューティ補正電圧の出力ラインに印加する第２ステップと
を含むことを特徴とするデューティ補正電圧発生方法。
【請求項８】
前記第１ステップが、
前記リセット信号の反転信号を遅延させて出力する第３ステップと、
入力される前記第３ステップによる出力信号及び前記リセット信号の反転信号に対して論理演算を行う第４ステップと
を含むことを特徴とする請求項７に記載のデューティ補正電圧発生方法。
【請求項９】
遅延固定ループで用いられるクロックのデューティを補正するデューティ補正電圧発生回路であって、
ショットパルスの入力に応答してデューティ補正電圧の出力ラインに電源電圧を印加する電源電圧印加手段
を備えることを特徴とするデューティ補正電圧発生回路。
【請求項１０】
前記ショットパルスが、リセット信号を利用して生成されることを特徴とする請求項９に記載のデューティ補正電圧発生回路。
【請求項１１】
前記ショットパルスが、前記リセット信号を遅延させて出力する遅延部と、前記リセット信号及び前記遅延部から出力される信号が入力される制御信号生成部とを備える制御信号生成手段によって生成されることを特徴とする請求項１０に記載のデューティ補正電圧発生回路。
【請求項１２】
遅延固定ループで用いられるクロックのデューティを補正するデューティ補正電圧発生回路であって、
前記クロックが入力され、デューティ補正電圧に対応してクロックのデューティを補正するデューティ補正手段と、
該デューティ補正手段からの出力クロックが入力され、前記出力クロックのデューティ誤差を感知し、前記デューティ補正電圧を生成するデューティ感知手段と、
所定時間の間所定レベルまで前記デューティ補正電圧の電圧レベルを上昇させる電圧プルアップ手段とを備え、
該電圧プルアップ手段が、
前記遅延固定ループをリセットさせるリセット信号に対応して、前記所定時間の間第１論理レベルの制御信号を出力する制御信号生成手段と、
前記制御信号に応答して、前記所定時間の間に電源電圧を前記デューティ補正電圧の出力ラインに印加する電源電圧印加手段と
を備えることを特徴とするデューティ補正電圧発生回路。
【請求項１３】
前記制御手段が、前記リセット信号を利用して、ショットパルス波形の前記制御信号を生成するショットパルス発生手段を備えることを特徴とする請求項１２に記載のデューティ補正電圧発生回路。
【請求項１４】
前記制御手段が、
反転された前記リセット信号を遅延させて出力する遅延手段と、
反転された前記リセット信号及び前記遅延手段の出力信号が入力されて前記所定時間の間前記第１論理レベルを維持する制御信号を発生する論理演算手段を備えることを特徴とする請求項１２に記載のデューティ補正電圧発生回路。
【請求項１５】
前記第１論理レベルが、ローレベルであることを特徴とする請求項１４に記載のデューティ補正電圧発生回路。
【請求項１６】
前記制御手段が、前記遅延手段及び前記論理演算手段の間にキャパシタをさらに備えることを特徴とする請求項１４に記載のデューティ補正電圧発生回路。
【請求項１７】
前記遅延手段が、反転された前記リセット信号をさらに反転させて出力し、
前記制御手段が、ＮＡＮＤゲートを備えることを特徴とする請求項１４に記載のデューティ補正電圧発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶素子内の遅延固定ループで用いられるクロックのデューティ補正回路に関し、特に、クロックのデューティの補正に使用する電圧を、初期状態において迅速に正常状態で要求される所定レベルに上昇させるデューティ補正電圧発生回路及びデューティ補正電圧発生方法に関する。
【背景技術】
【０００２】
近年、同期式メモリ（ＳＤＲＡＭ）動作の高速化に伴い、ＤＤＲ  ＳＤＲＡＭは遅延固定ループ（Delay Locked Loop；以下「ＤＬＬ」という）の性能に大きく影響されるようになってきた。そのため、ＤＬＬで用いられるクロックのデューティも重要な問題として浮上するようになったが、図１に示したようにクロックのデューティ誤差（信号がハイレベルの時間ｔ1及びローレベルの時間ｔ2の差に対応する）が大きくなれば、回路を設計するにあたって、設計マージンが減少する。したがって、設計マージンを十分確保するために、図２に示すようなクロックのデューティを補正するためのデューティ補正回路が用いられている。デューティ補正回路は、出力クロックｃｌｋｏｕｔ、ｃｌｋｏｕｔｂ（通常、ｃｌｋｏｕｔのレベルを反転した信号）をフィードバックされ、出力クロックｃｌｋｏｕｔ、ｃｌｋｏｕｔｂのデューティ誤差を感知し、デューティ誤差に対応する第１及び第２デューティ補正電圧Ｖｄｃｃ、Ｖｄｃｃｂを出力するデューティ補正電圧発生部２２０と、デューティ補正電圧発生部２２０から出力される第１及び第２デューティ補正電圧Ｖｄｃｃ、Ｖｄｃｃｂを外部から入力されるクロックｃｌｋ、ｃｌｋｂに追加することによって、クロックのデューティを補正するためのデューティ補正部２１０とを備える。このような構成及び動作のため、正常状態では図３に示すようなクロック波形がデューティ補正部２１０から出力される。一方、上記のデューティ補正回路の一般的な動作は、本願の出願人が２００１年９月２０日に出願（出願番号２００１−５８１５３）した下記特許文献１において詳細に開示されており、本発明はこれを要旨としないため、具体的な説明はここでは省略する。
【０００３】
従来技術によれば、半導体記憶素子を初期化するとき、デューティ補正回路内で用いられる第１及び第２デューティ補正電圧Ｖｄｃｃ、Ｖｄｃｃｂを、速かに所定の電圧レベルまで上昇させることができないという問題がある。このため、クロックｃｌｋ、ｃｌｋｂのデューティ誤差を補正するのに多くの時間がかかってしまい、結果的にＤＬＬのロック時間にも影響を与え、ロックに時間がかかるという問題があった。
【０００４】
図４Ａは、従来技術に係るデューティ補正電圧発生部２２０の一例を示す回路図であって、デューティ補正電圧発生部２２０はデューティ補正部２１０で用いられる第１及び第２デューティ補正電圧Ｖｄｃｃ、Ｖｄｃｃｂを発生させる。デューティ補正部２１０に、ＤＬＬをリセットさせる論理レベルがハイレベル（以下「Ｈ」レベルと記す）のリセット信号ｒｓｔが入力すると、第１及び第２デューティ補正電圧Ｖｄｃｃ、Ｖｄｃｃｂはいずれも接地される。すなわち、クロックパルスｃｌｋｏｕｔが「Ｈ」レベルである場合、トランジスタ４０３、４０１及び４０４を経て第１デューティ補正電圧Ｖｄｃｃを出力するラインは接地される。そして、第２デューティ補正電圧Ｖｄｃｃｂを出力するラインはトランジスタ４０３、４０１、４０４及び４０６を経て接地される。また、クロックバーパルスｃｌｋｏｕｔｂが「Ｈ」レベルである場合にも、第１及び第２デューティ補正電圧Ｖｄｃｃ、Ｖｄｃｃｂは接地される。これは当業者にとっては、当然の事項に過ぎないため、詳細な説明は省略する。一方、電圧信号Ｖｃｎはデューティ補正電圧発生部２２０にバイアス電圧を印加するための信号である。
【０００５】
すなわち、第１及び第２デューティ補正電圧Ｖｄｃｃ、Ｖｄｃｃｂは、図４Ｂに示すように、セットアップ時間ｔｓの間に初期状態の接地電位から正常状態の電圧レベルまで緩やかに増加する。従って、従来技術の回路構成であれば、上述したような問題が発生する。
【特許文献１】大韓民国特許第１０−０４０１５２２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記した従来技術の問題点に鑑みてなされたものであって、その目的とするところは、遅延固定ループの初期状態においてクロックのデューティ誤差を減少させるのに用いられるデューティ補正電圧を迅速に所定の正常レベルまで上昇させることにある。
【課題を解決するための手段】
【０００７】
上記の目的を達成するために、本発明に係るデューティ補正電圧発生回路（１）は、遅延固定ループで用いられるクロックのデューティを補正するデューティ補正電圧発生回路であって、入力される前記遅延固定ループをリセットさせるリセット信号に応じて、所定時間の間第１論理レベルを維持する制御信号を生成して出力する制御信号生成手段と、入力される前記制御信号によって、前記所定時間の間電源電圧を前記クロックのデューティの補正に用いられるデューティ補正電圧の出力ラインに印加する電源電圧印加手段とを備えることを特徴としている。
【０００８】
また、本発明に係るデューティ補正電圧発生方法は、遅延固定ループで用いられるクロックのデューティを補正するデューティ補正電圧発生方法であって、入力される前記遅延固定ループをリセットさせるリセット信号に応じて、所定時間の間第１論理レベルを維持する制御信号を生成して出力する第１ステップと、入力される前記制御信号によって、前記所定時間の間に電源電圧を前記クロックのデューティの補正に用いられるデューティ補正電圧の出力ラインに印加する第２ステップとを含むことを特徴としている。
【０００９】
また、本発明に係るデューティ補正電圧発生回路（２）は、遅延固定ループで用いられるクロックのデューティを補正するデューティ補正電圧発生回路であって、ショットパルスの入力に応答してデューティ補正電圧の出力ラインに電源電圧を印加する電源電圧印加手段を備えることを特徴としている。
【００１０】
また、本発明に係るデューティ補正電圧発生回路（３）は、遅延固定ループで用いられるクロックのデューティを補正するデューティ補正電圧発生回路であって、前記クロックが入力され、デューティ補正電圧に対応してクロックのデューティを補正するデューティ補正手段と、該デューティ補正手段からの出力クロックが入力され、前記出力クロックのデューティ誤差を感知し、前記デューティ補正電圧を生成するデューティ感知手段と、所定時間の間所定レベルまで前記デューティ補正電圧の電圧レベルを上昇させる電圧プルアップ手段とを備え、該電圧プルアップ手段が、前記遅延固定ループをリセットさせるリセット信号に対応して、前記所定時間の間、第１論理レベルの制御信号を出力する制御信号生成手段と、前記制御信号に応答して、前記所定時間の間に電源電圧を前記デューティ補正電圧の出力ラインに印加する電源電圧印加手段とを備えることを特徴としている。
【発明の効果】
【００１１】
本発明によれば、遅延固定ループにおけるクロックのデューティの補正に要する時間を短縮でき、これにより半導体記憶素子の高速動作に必須の機能である遅延固定ループ全体のロック時間を大きく短縮できるという効果を奏する。
【発明を実施するための最良の形態】
【００１２】
以下、添付する図面を参照して本発明の望ましい実施の形態を詳細に説明する。
【００１３】
図５Ａは、本発明の実施の形態に係るデューティ補正電圧発生部を示す回路図である。図５Ａに示した回路図は、図４Ａとは制御信号生成部５１０と電源電圧印加部５２０とがさらに加わっている点で異なる。その他の部分は、図４Ａと同じ構成であるので、説明を省略する。ここで、図５Ａに示した回路（デューティ補正電圧発生部）において制御信号生成部５１０及び電源電圧印加部５２０は、後述するようにデューティ補正電圧を迅速に上昇させる電圧プルアップ手段であり、これに対して、その他の部分（図４Ａに示した回路）はデューティ誤差を感知してデューティ補正電圧を生成するデューティ感知手段である。即ち、制御信号生成部５１０は、入力されるリセットバー信号ｒｓｔｂ（リセット信号ｒｓｔの反転信号）を利用して、所定時間の間、通常時と異なる論理レベルの制御信号ｃｈｇ＿ｓを生成して出力することができる。そして、電源電圧印加部５２０は、制御信号生成部５１０から出力される制御信号ｃｈｇ＿ｓを利用して所定時間の間、デューティ補正電圧の出力ラインに電源電圧を印加できる。
【００１４】
本実施の形態によれば、制御信号生成部５１０は、入力されるリセットバー信号ｒｓｔｂを反転させるインバータ５１１と、インバータ５１１の出力及びリセットバー信号ｒｅｔｂを論理演算するＮＡＮＤゲート５１２とを備え、インバータ５１１の出力端子及びＮＡＮＤゲート５１２の入力端子の間にキャパシタを備えている（図５Ａ）。このような構成からなる制御信号生成部５１０は、ＤＬＬをリセットさせるリセット信号ｒｓｔを利用して、インバータ５１１による信号の遅延効果によって、所定時間の間のみ論理レベルがローレベル（以下「Ｌ」レベルと記す）となるショットパルスの制御信号ｃｈｇ＿ｓを出力することができる（従って、制御信号生成部５１０はショットパルス発生手段とも言える）。すなわち、制御信号生成部５１０は、通常は「Ｈ」レベルの論理信号を出力しており、リセットバー信号ｒｓｔｂが入力されたときにのみ「Ｌ」レベルの信号を発生する。「Ｌ」レベルになった制御信号ｃｈｇ＿ｓは、所定時間の間「Ｌ」レベルを維持した後、再び「Ｈ」レベルに戻る。
【００１５】
一方、デューティ補正電圧発生部に論理素子を追加するか、一部の論理素子を置換することによって所定時間の間、制御信号生成部５１０から「Ｈ」レベルの制御信号を出力させ、その制御信号を同様に利用することもできるということは、当業者であれば当然理解できるであろう。インバータ５１１は入力信号を遅延させるためのものであり、例えば、信号を反転させずに遅延させる素子を使用する場合、ＮＡＮＤゲートの代わりに別の論理演算素子を使用することで、上記と同様のショットパルスを生成することが可能である。
【００１６】
また、インバータ５１１の出力及びＮＡＮＤゲート５１２の入力との間に接続された容量性負荷であるキャパシタは、「Ｌ」レベルである時間をより長く維持するためのものである。このときに要求されるキャパシタ容量は、例えばＭＯＳトランジスタを複数使用することによって達成することができる。
【００１７】
そして、制御信号ｃｈｇ＿ｓが「Ｌ」レベルの論理信号になることにより、電源電圧印加部５２０において、ＰＭＯＳトランジスタ５２１、５２２がオンとなり、その結果、制御信号ｃｈｇ＿ｓが「Ｌ」レベルに維持されている間、第１及び第２デューティ補正電圧Ｖｄｃｃ、Ｖｄｃｃｂの出力ラインに外部電源電圧Ｖｄｄが印加される。これにより、図５Ｂに示すように、第１及び第２デューティ補正電圧Ｖｄｃｃ、Ｖｄｃｃｂは、第１セットアップ時間ｔI内に一定レベルまで上昇し、その後、従来技術のセットアップ時間ｔsよりも短い第２セットアップ時間ｔs’内に正常状態での電圧レベルになることができる。
【００１８】
図６は、本発明の実施の形態に係るデューティ補正電圧発生部における第１及び第２デューティ補正電圧Ｖｄｃｃ、Ｖｄｃｃｂのシミュレーション結果を示すタイミングチャートである。図６において、縦軸は各信号の電圧、横軸は時間を表している。図６から分かるように、制御信号生成部５１０から出力される制御信号ｃｈｇ＿ｓを利用して、第１及び第２デューティ補正電圧Ｖｄｃｃ、Ｖｄｃｃｂの出力ラインに外部電源電圧Ｖｄｄを印加することによって、第１及び第２デューティ補正電圧Ｖｄｃｃ、Ｖｄｃｃｂが要求される所定レベルの電圧まで短時間で上昇することが確認できた。
【００１９】
尚、本発明は、上記した実施の形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更して実施することが可能である。
【図面の簡単な説明】
【００２０】
【図１】デューティを補正する前のクロックを示すタイミングチャートである。
【図２】従来技術のデューティ補正回路を示す回路図である。
【図３】デューティを補正した後のクロックを示すタイミングチャートである。
【図４Ａ】従来技術に係るデューティ補正電圧発生回路を示す回路図である。
【図４Ｂ】従来技術に係るデューティ補正電圧の立ち上がりを示す波形図である。
【図５Ａ】本発明の実施の形態に係るデューティ補正電圧発生回路を示す回路図である。
【図５Ｂ】本発明の実施の形態に係るデューティ補正電圧発生回路が出力するデューティ補正電圧Ｖｄｃｃ、Ｖｄｃｃｂの立ち上がりを示す波形図である。
【図６】本発明の実施の形態に係るデューティ補正電圧発生回路が出力する第１及び第２デューティ補正電圧Ｖｄｃｃ、Ｖｄｃｃｂのシミュレーション結果を示すタイミングチャートである。
【符号の説明】
【００２１】
２１０    デューティ補正部
２２０    デューティ補正電圧発生部
５１０    制御信号生成部
５１１    インバータ
５１２    ＮＡＮＤゲート
５２０    電源電圧印加部
Ｖｄｃｃ  第１デューティ補正電圧
Ｖｄｃｃｂ  第２デューティ補正電圧
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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