(57)【要約】【課題】  半導体メモリ装置において、メモリアレイをメモリセルサイズの縮小可能な構造とする。【解決手段】  第１の方向に延びるワード線１と、第２の方向に延びるビット線２とをマトリックス状に配置し、前記ワード線とビット線との交差部にメモリセルを配置してなるメモリセルアレイ１０１ａを備えた半導体メモリ装置１０１において、メモリセル１１０ａ及び１１０ｂを構成するメモリセルトランジスタの活性領域１６を、第１の方向Ｄ１を長手方向とする長方形形状とし、ワード線１から分岐して第２の方向Ｄ２に延びる信号線１１を、メモリセルトランジスタのゲートとした。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１の方向に延びるワード線と、第２の方向に延びるビット線とをマトリックス状に配置し、前記ワード線とビット線との交差部にメモリセルを配置してなるメモリセルアレイを備えた半導体メモリ装置であって、
前記メモリセルは、メモリセルトランジスタとメモリセルキャパシタとから構成され、
前記メモリセルトランジスタの活性領域は、前記第１の方向を長手方向とする長方形を基本とする形状を有し、
前記メモリセルトランジスタのドレインは、前記ビット線に接続され、
前記メモリセルトランジスタのソースは、前記メモリセルキャパシタの一方の電極に接続され、
前記メモリセルトランジスタのゲートは、前記第１の方向に延びるワード線から分岐し前記第２の方向に延びている、
ことを特徴とする半導体メモリ装置。
【請求項２】
請求項１記載の半導体メモリ装置において、
２つのメモリセルのドレインが共通でビット線に接続されている、
ことを特徴とする半導体メモリ装置。
【請求項３】
請求項２記載の半導体メモリ装置において、
前記第１の方向に延びるワード線から分岐し前記第２の方向に延びる１つのゲート信号線に対して、１つのメモリセルが選択される、
ことを特徴とする半導体メモリ装置。
【請求項４】
請求項２記載の半導体メモリ装置において、
前記第１の方向に延びるワード線から分岐し前記第２の方向に延びる１つのゲート信号線に対して、２つのメモリセルが選択される、
ことを特徴とする半導体メモリ装置。
【請求項５】
請求項１記載の半導体メモリ装置において、
１つのメモリセルのドレインが単独でビット線に接続されている、
ことを特徴とする半導体メモリ装置。
【請求項６】
請求項５記載の半導体メモリ装置において、
前記第１の方向に延びるワード線から分岐し前記第２の方向に延びる１つのゲート信号線に対して、１つのメモリセルが選択される、
ことを特徴とする半導体メモリ装置。
【請求項７】
請求項５記載の半導体メモリ装置において、
前記第１の方向に延びるワード線から分岐し前記第２の方向に延びる１つのゲート信号線に対して、２つのメモリセルが選択される、
ことを特徴とする半導体メモリ装置。
【請求項８】
請求項１乃至７のうちいずれか１つに記載の半導体メモリ装置において、
前記ビット線の配線層が前記メモリセルのキャパシタより下層に配置されている、
ことを特徴とする半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、特にそのメモリセルアレイ構造に関するものである。
【背景技術】
【０００２】
従来の半導体メモリ装置は、第１の方向に沿って構成されたワード線と、第２の方向に沿って構成されたビット線とをマトリックス状に配置し、ワード線とビット線の交差部にメモリセルを配置してなるメモリセルアレイを有している。ここで、１つのメモリセルは、メモリセルトランジスタとメモリセルキャパシタとから構成されている。メモリセルトランジスタの活性領域は、前記第２の方向に長い長方形を基本とする形状であり、メモリセルトランジスタのドレインは、前記ビット線に接続され、そのソースは上記メモリセルキャパシタの一方の電極に接続されている（例えば、特許文献１）。
【０００３】
図９は、従来の半導体メモリ装置の具体的な構成を示している。
この半導体メモリ装置１００は、メモリセルアレイ１００ａを有している。該メモリセルアレイ１００ａでは、第１の方向Ｄ１に沿った複数のワード線１と、第２の方向Ｄ２に沿った複数のビット線２とがマトリックス状に配置されている。ワード線１とビット線２の交差部にメモリセルが配置されており、各メモリセルは、メモリセルトランジスタとメモリセルキャパシタとから構成されている。ここで、メモリセルトランジスタの活性領域５６は各ビット線２に沿って、隣接する２つのワード線１にまたがるよう一定間隔で配置されており、隣接する活性領域間には１つのワード線が配置されている。また、各活性領域５６は、第２の方向Ｄ２を長手方向とする長方形形状を有しており、１つの活性領域５６上には２つのメモリセルトランジスタが形成されている。
【０００４】
図１０は、上記メモリセルを構成するメモリセルトランジスタ及びメモリセルキャパシタを説明する図であり、図９に示す、メモリセルアレイ１００ａのメモリセル５０ａ及び５０ｂの配置部分を拡大して示している。
【０００５】
隣接する２つのワード線１にまたがって位置する活性領域５６上には、ドレインを共通とする、それぞれ上記メモリセル５０ａ、及び５０ｂを構成する２つのメモリセルトランジスタ５１ａ、及び５１ｂが形成されている。
【０００６】
簡単に説明すると、隣接する２つのワード線１の、活性領域５６上に位置する部分は、それぞれ上記２つのメモリセルトランジスタ５１ａ及び５１ｂのゲート信号線１ａ、１ｂとなっている。活性領域５６の、隣接するゲート信号線１ａとゲート信号線１ｂの間の部分は、２つのメモリセルトランジスタ５１ａ及び５１ｂの共通ドレインであり、活性領域５６の、ゲート信号線１ａ、１ｂに対して共通ドレインの反対側に位置する部分は、それぞれメモリセルトランジスタ５１ａ、５１ｂのソースである。
【０００７】
２つのトランジスタ５１ａ及び５１ｂの共通ドレインは、ビット線２からその側方側に延びる配線２ａにコンタクトホール５を介して接続されている。また、トランジスタ５１ａ及び５１ｂのソース上にはメモリセルキャパシタが配置されており、このメモリセルキャパシタは、対向する１対の電極と、該電極間に挿入された絶縁層とからなる。キャパシタの下部電極３は、ビット線１を構成する配線層より上層の配線層により構成されており、メモリセルトランジスタ５１ａ及び５１ｂのソースは、対応するメモリセルキャパシタの下部電極３にコンタクトホール４を介して接続されている。なお、ここでは、メモリセルキャパシタの上部電極（図示せず）は、その電位を設定する信号線（図示せず）に接続されている。
【０００８】
このように従来の半導体メモリ装置１００では、メモリセルアレイ１００ａを構成するメモリセル、例えばメモリセル５０ａ、及び５０ｂは、上記メモリセルトランジスタ５１ａ、及び５１ｂと、そのソースに下部電極３が接続されたメモリセルキャパシタとから構成されている。また、従来の半導体メモリ装置１００では、メモリセルアレイ上で比較的大きな面積を占めるキャパシタの密集を緩和するため、１つのビット線につながる活性領域と、このビット線に隣接するビット線につながる活性領域とは、コンタクトホール１つ分だけビット線方向Ｄ２に沿ってずらして配置している。これにより、１つのビット線につながる活性領域上の一方のメモリセルキャパシタは、隣接するビット線につながる活性領域上のメモリセルキャパシタと対向しない配置となり、メモリセルアレイ上でのメモリセルキャパシタの配置が均一化される。
【特許文献１】特開平２００２−２８８９８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところが、従来のメモリアレイ構成では、ビット線は、メモリセルキャパシタを構成する配線層よりも下層の配線層により形成されているので、ビット線は、メモリセルキャパシタの下部電極とメモリセルトランジスタのソースとを接続するキャパシタコンタクト部を避けて配置する必要がある。このため、ビット線のレイアウトに対する制約は、デザインルール的に厳しいものとなり、メモリセル面積を小さくすることが難しいという課題がある。例えば、ビット線とメモリセルトランジスタとを接続するビット線コンタクト部は、ビット線が直線状に形成されている場合、ビット線直下の領域からビット線側方側にずれた位置に形成しなければならず、ビット線の配線ピッチは、上記ビット線コンタクト部の配置スペースより縮小することはできない。
【００１０】
また、実際には、図９に示されたビット線とは別に、上記ビット線の抵抗を低減させる裏打ちビット線やビット線間の容量ノイズを低減させるシールド線を、ビット線を構成する配線層より上層の配線層で形成する場合もある。従って、裏打ちビット線やシールド線の配線スペースを確保しなければならないという制約から、ビット線の配線ピッチを縮小することが難しい場合もある。
【００１１】
また、メモリセルアレイの、同じビット線につながる隣接する２つの活性領域が対向する部分では、メモリセルアレイ上で比較的大きな面積を占めるメモリセルキャパシタが隣接し、しかもこれらの対向するメモリセルキャパシタの間にはワード線が配置されることとなる。このワード線とこれらのメモリセルキャパシタとは電気的に分離されるよう、ワード線とその両側のメモリセルキャパシタとの間には一定の距離を確保する必要があり、このことは、ワード線の配線ピッチ縮小の障害となっている。
【００１２】
さらには、メモリセルアレイ上の、マトリックス状に配置したワード線とビット線により区分されるセル領域には、キャパシタコンタクト部が配置される領域Ｒａと、ビット線コンタクト部が配置される領域Ｒｂとがあるが、セル領域の広さはすべて、占有面積の大きなキャパシタコンタクト部に応じた広さとされ、占有面積の小さいビット線コンタクト部が位置するセル領域Ｒｂは、必要以上に大きな広さとなっている。
【００１３】
本発明は、上記のような課題を解決するためになされたもので、メモリセルアレイを構成するメモリセルのサイズを縮小可能な半導体メモリ装置を得ることを目的とする。
【課題を解決するための手段】
【００１４】
本願請求項１に係る発明は、第１の方向に延びるワード線と、第２の方向に延びるビット線とをマトリックス状に配置し、前記ワード線とビット線との交差部にメモリセルを配置してなるメモリセルアレイを備えた半導体メモリ装置であって、前記メモリセルは、メモリセルトランジスタとメモリセルキャパシタとから構成され、前記メモリセルトランジスタの活性領域は、前記第１の方向を長手方向とする長方形を基本とする形状を有し、前記メモリセルトランジスタのドレインは、前記ビット線に接続され、前記メモリセルトランジスタのソースは、前記メモリセルキャパシタの一方の電極に接続され、前記メモリセルトランジスタのゲートは、前記第１の方向に延びるワード線から分岐し前記第２の方向に延びている、ものである。
【００１５】
本願請求項２に係る発明は、請求項１記載の半導体メモリ装置において、２つのメモリセルのドレインが共通でビット線に接続されている、ものである。
【００１６】
本願請求項３に係る発明は、請求項２記載の半導体メモリ装置において、前記第１の方向に延びるワード線から分岐し前記第２の方向に延びる１つのゲート信号線に対して、１つのメモリセルが選択される、ものである。
【００１７】
本願請求項４に係る発明は、請求項２記載の半導体メモリ装置において、前記第１の方向に延びるワード線から分岐し前記第２の方向に延びる１つのゲート信号線に対して、２つのメモリセルが選択される、ものである。
【００１８】
本願請求項５に係る発明は、請求項１記載の半導体メモリ装置において、１つのメモリセルのドレインが単独でビット線に接続されている、ものである。
【００１９】
本願請求項６に係る発明は、請求項５記載の半導体メモリ装置において、前記第１の方向に延びるワード線から分岐し前記第２の方向に延びる１つのゲート信号線に対して、１つのメモリセルが選択される、ものである。
【００２０】
本願請求項７に係る発明は、請求項５記載の半導体メモリ装置において、前記第１の方向に延びるワード線から分岐し前記第２の方向に延びる１つのゲート信号線に対して、２つのメモリセルが選択される、ものである。
【００２１】
本願請求項８に係る発明は、請求項１乃至７のうちいずれか１つに記載の半導体メモリ装置において、前記ビット線の配線層が前記メモリセルのキャパシタより下層に配置されている、ものである。
【発明の効果】
【００２２】
本願請求項１の発明によれば、メモリセルアレイを有する半導体メモリ装置において、メモリセルトランジスタの活性領域を、ワード線の延びる方向と平行な方向を長手方向とする長方形を基本とする形状としたので、活性領域をビット線に接続するビット線コンタクト部と、活性領域をメモリセルキャパシタの下部電極に接続するキャパシタコンタクト部とを、ビット線と垂直なワード線に沿って配置して、ワード線の配列方向におけるビット線コンタクト部の配置スペースを削減することができる。これにより、ワード線の配線ピッチを縮小して、メモリセルサイズを縮小することができる。
【００２３】
本願請求項２の発明によれば、請求項１記載の半導体メモリ装置において、２つのメモリセルのドレインが共通でビット線に接続されているので、１つのビット線を２つのメモリセルで共用することができ、ビット線の配線本数を削減することができる。
【００２４】
本願請求項３の発明によれば、請求項２記載の半導体メモリ装置において、前記第１の方向に延びるワード線から分岐し前記第２の方向に延びる１つのゲート信号線に対して、１つのメモリセルが選択されるので、１つのゲート信号線の長さを短くすることができる。
【００２５】
本願請求項４の発明によれば、請求項２記載の半導体メモリ装置において、前記第１の方向に延びるワード線から分岐し前記第２の方向に延びる１つのゲート信号線に対して、２つのメモリセルが選択されるので、１つのゲート信号線により選択される２つのメモリセルは、その一方がその他方の動作の影響を受けにくいものとなる。このため、これらのメモリセルを構成するメモリセルトランジスタの間では、素子分離などのレイアウト面積を縮小可能となる。また、１つの分岐信号線により選択される２つのメモリセルをワード線と垂直な方向に並べて配置することにより、ワード線の長さを短くでき、メモリセルに対するデータアクセス速度の高速化を図ることもできる。
【００２６】
本願請求項５の発明によれば、請求項１記載の半導体メモリ装置において、１つのメモリセルのドレインが単独でビット線に接続されているので、１つの活性領域上には１つのメモリセルトランジスタのみを配置して、メモリセルアレイにおけるゲートの配置を均一化することができる。
【００２７】
本願請求項６の発明によれば、請求項５記載の半導体メモリ装置において、前記第１の方向に延びるワード線から分岐し前記第２の方向に延びる１つのゲート信号線に対して、１つのメモリセルが選択されるので、１つのゲート信号線の長さを短くすることができる。
【００２８】
本願請求項７の発明によれば、請求項５記載の半導体メモリ装置において、前記第１の方向に延びるワード線から分岐し前記第２の方向に延びる１つのゲート信号線に対して、２つのメモリセルが選択されるので、１つのゲート信号線により選択される２つのメモリセルは、その一方がその他方の動作の影響を受けにくいものとなる。このため、これらのメモリセルを構成するメモリセルトランジスタの間では、素子分離などのレイアウト面積を縮小可能となる。また、１つの分岐信号線により選択される２つのメモリセルをワード線と垂直な方向に並べて配置することにより、ワード線の長さを短くでき、メモリセルに対するデータアクセス速度の高速化を図ることもできる。
【００２９】
本願請求項８の発明によれば、請求項１乃至７のうちいずれか１つに記載の半導体メモリ装置において、前記ビット線の配線層が前記メモリセルのキャパシタより下層に配置されているので、メモリセルキャパシタを構成する層の上側には、ビット線の抵抗を低減する裏打ちビット線やシールド層を配置するスペースを確保することができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施の形態について図面を参照しながら説明する。
（実施の形態１）
図１は本発明の実施の形態１による半導体メモリ装置を説明する図である。
この実施の形態１の半導体メモリ装置１０１は、メモリセルアレイ１０１ａを有し、該メモリセルアレイ１０１ａでは、第１の方向Ｄ１に沿った複数のワード線１と、第２の方向Ｄ２に沿った複数のビット線２とがマトリックス状に配置されている。ワード線１とビット線２の交差部にメモリセルが配置されており、各メモリセルは、メモリセルトランジスタとメモリセルキャパシタとから構成されている。
【００３１】
そして、この実施の形態１では、メモリセルトランジスタの活性領域１６は、隣接するワード線１の間に第１の方向Ｄ１に沿って一定間隔で配置されており、各活性領域１６は、第１の方向Ｄ１を長手方向とする長方形を基本とする平面形状を有している。なお、この活性領域１６は、必要に応じて上記長方形形状を変形させた形状とすることもある。ここで、１つの活性領域１６上には２つのメモリセルトランジスタが形成されており、また、１つのワード線に沿ってその両側に並んでいる２列の活性領域１６は、一方の列の活性領域の配置を、もう一方の列の活性領域１６の配置に対して、第１の方向Ｄ１の活性領域の配置ピッチの半分だけずらした配置となっている。また、上記一方の列の活性領域１６は、その中央部分が隣接するビット線の一方の直下に位置し、上記もう一方の列の活性領域１６は、その中央部分が隣接するビット線のもう一方の直下に位置している。
【００３２】
また、この実施の形態１では、メモリセルアレイ１０１ａは、ワード線１から分岐した１つの分岐信号線１１により１つのメモリセルを選択する構成としている。
【００３３】
図２は、上記メモリセルを構成するメモリセルトランジスタ及びメモリセルキャパシタを具体的に説明する図であり、図１に示す、メモリセルアレイ１０１ａのメモリセル１１０ａ及び１１０ｂの配置部分を拡大して示している。
１つのトランジスタ活性領域１６上に形成された、ドレインを共通とする２つのメモリセルトランジスタ１０ａ、及び１０ｂはそれぞれ、図１に示すメモリセル１１０ａ、及び１１０ｂを構成している。
【００３４】
つまり、隣接するワード線１の各々からは信号線が分岐しており、これらの分岐信号線１１ａ、１１ｂは、上記隣接するワード線１の間の活性領域１６を横切るよう第２の方向Ｄ２に延びている。そして、これらの分岐信号線がそれぞれ、上記メモリセルトランジスタ１０ａ及び１０ｂのゲートとなっている。
【００３５】
上記活性領域１６の、分岐信号線１１ａと分岐信号線１１ｂの間の部分は、上記両メモリセルトランジスタ１０ａ及び１０ｂの共通ドレインとなっており、該共通ドレインは、コンタクトホール５を介してビット線２に接続されている。また、上記活性領域１６上の、分岐信号線１１ａに対して共通ドレインの反対側に位置する部分は、メモリセルトランジスタ１０ａのソースであり、上記活性領域１６上の、分岐信号線１１ｂに対して共通ドレインの反対側に位置する部分は、メモリセルトランジスタ１０ｂのソースである。
【００３６】
上記各メモリセルトランジスタ１０ａ、１０ｂのソース上にはメモリセルキャパシタが配置されており、該メモリセルキャパシタは、対向する１対の電極と、該電極間に挿入された絶縁層とからなる。該メモリセルキャパシタの下部電極３は、ビット線１を構成する配線層より上層の配線層により構成されており、メモリセルキャパシタの下部電極３は、対応するメモリセルトランジスタ１０ａ、１０ｂのソースにコンタクトホール４を介して接続されている。なお、ここでは、メモリセルキャパシタの上部電極（図示せず）は、基準電位を供給する信号線（図示せず）に接続されている。
【００３７】
次に動作について説明する。
本実施の形態１の半導体メモリ装置１０１では、メモリセルアレイ１０１ａ上の１つのワード線１が選択されると、１つの活性領域１６上の、分岐信号線１１ａ及び１１ｂの一方の電位がトランジスタオン電位となり、１つの活性領域１６上の２つのメモリセルトランジスタ１０ａ及び１０ｂの一方が導通状態となる。これにより、１つの活性領域１６を共用するメモリセル１１０ａ及び１１０ｂの一方が選択される。そして、選択されたメモリセルのメモリセルキャパシタに保持されている電位をビット線２に読み出すデータ読み出し動作、あるいは、選択されたメモリセルのメモリセルキャパシタにビット線２の電位を書き込むデータ書き込み動作が行われる。
【００３８】
このような構成の実施の形態１では、メモリセルトランジスタの活性領域１６をビット線２と垂直な方向Ｄ１を長手方向とする長方形形状としたので、コンタクトホール５、つまり活性領域をビット線２に接続するビット線コンタクト部と、コンタクトホール４、つまり活性領域１６をメモリセルキャパシタの下部電極３に接続するキャパシタコンタクト部とを、ビット線と垂直なワード線に沿って配置して、ワード線の配列方向Ｄ２におけるビット線コンタクト部の配置スペースを削減することができる。これにより、ワード線１の配線ピッチを縮小することが可能となる。
【００３９】
また、この実施の形態１では、上記メモリセルトランジスタの活性領域１６を、ビット線と交差するよう配置し、該活性領域とビット線とをその交差部で接続しているので、ビット線１の形状は、直線的な加工しやすい形状とすることができる。これにより、メモリセルアレイの製造工程で不良が発生しにくくなり、半導体メモリ装置の高い製造歩留まりを期待することができる。さらに、活性領域とビット線とをその交差部で接続していることから、ワード線１とビット線２とにより囲まれる個々のセル領域を、占有面積がキャパシタコンタクト部より小さいビット線コンタクト部が占有するといった効率の悪いレイアウトを避けることができ、同時に、メモリセルキャパシタの配置を、各メモリセルキャパシタが各セル領域内に位置する均一なものとできる。これにより、メモリセルアレイ上でメモリセルが占める面積を縮小化することができる。
【００４０】
さらに、実施の形態１では、各活性領域を共用する２つのメモリセルトランジスタのドレインを、活性領域毎にビット線に共通接続しているので、１つのビット線を２つのメモリセルで共用して、ビット線の配線本数を削減することができる。
【００４１】
なお、上記実施の形態１では、ビット線を構成する配線層を、メモリセルキャパシタの下部電極を構成する配線層より下層に配置している場合について説明したが、ビット線は、メモリセルキャパシタを構成する配線層より上層の配線層により構成してもよい。
【００４２】
また、上記実施の形態１では、メモリセルキャパシタの具体的な構造は特に示していないが、メモリセルキャパシタは、基板上の凹部に配線層、絶縁層及び配線層を順次埋め込んだスタック型のもの、基板上に配線層、絶縁層及び配線層を順次積層した平面構造のもの、あるいは、対向する配線層と、その間の絶縁層とを基板に垂直な方向に重ね合わせた立体構造のものであってもよい。
【００４３】
また、上記実施の形態１では、半導体メモリ装置の種類は特に示していないが、半導体メモリ装置はＤＲＡＭであっても、あるいは強誘電体メモリであってもよい。上記実施の形態の半導体メモリ装置が強誘電体メモリ装置である場合は、メモリセルキャパシタの上部電極に接続されるセルプレート線は、一般に、ワード線に平行な第１の方向に沿って延びる配線とされる。
【００４４】
（実施の形態２）
図３は本発明の実施の形態２による半導体メモリ装置を説明する図である。
この実施の形態２の半導体メモリ装置１０２は、実施の形態１の半導体メモリ装置１０１とは、主に、隣接するワード線１の間にメモリセルトランジスタの活性領域２６を２列に並べて配置し、ワード線から分岐した１つの分岐信号線１２により２つのメモリセルを選択するようにした点が異なっている。
【００４５】
すなわち、この実施の形態２の半導体メモリ装置１０２は、メモリセルアレイ１０２ａを有し、該メモリセルアレイ１０２ａでは、実施の形態１と同様、ワード線とビット線とがマトリックス状に配置され、ワード線とビット線との交差部に、メモリセルトランジスタ及びメモリセルキャパシタからなるメモリセルが配置されている。
【００４６】
そして、この実施の形態２では、メモリセルトランジスタの活性領域２６は、隣接するワード線１の間に２列に並べて、第１の方向Ｄ１に沿って一定間隔で配置されており、各活性領域２６は、第１の方向Ｄ１を長手方向とする長方形を基本とする平面形状を有している。なお、この活性領域２６は、必要に応じて上記長方形形状を変形させた形状とすることもある。
【００４７】
ここで、１つの活性領域２６には２つのメモリセルトランジスタが形成されており、隣接するワード線１の間に位置する２列の活性領域２６は、一方の列の活性領域の配置をもう一方の列の活性領域の配置に対して、第１の方向Ｄ１における活性領域の配置ピッチの半分だけずらした配置となっている。また、上記一方の列の活性領域２６は、その中央部分が隣接するビット線の一方の直下に位置し、上記もう一方の列の活性領域２６は、その中央部分が隣接するビット線のもう一方の直下に位置している。
【００４８】
図４は、上記メモリセルを構成するメモリセルトランジスタ及びメモリセルキャパシタを説明する図であり、図３に示す、メモリセルアレイ１０２ａのメモリセル１２０ａ〜１２０ｄの配置部分を拡大して示している。
【００４９】
隣接するワード線１の間に位置する２列の活性領域のうちの、一方の列の活性領域２６ａ上には、ドレインを共通とする２つのメモリセルトランジスタ２０ａ及び２０ｂが形成されており、該メモリセルトランジスタ２０ａ、及び２０ｂは、それぞれ上記メモリセル１２０ａ、及び１２０ｂを構成している。また、上記２列の活性領域のうちの、もう一方の列のトランジスタ活性領域２６ｄ上にも、ドレインを共通とする２つのメモリセルトランジスタ２０ｃ及び２０ｄが形成されており、該メモリセルトランジスタ２０ｃ、及び２０ｄは、それぞれ上記メモリセル１２０ｃ、及び１２０ｄを構成している。
【００５０】
また、隣接するワード線１の一方からは信号線１２ａ、１２ｃが、もう一方のワード線１からは信号線１２ｂが分岐しており、これらの分岐信号線１２ａ〜１２ｃは、隣接するワード線１の間の活性領域２６ａ〜２６ｄを横切るよう第２の方向Ｄ２に延びている。但し、この実施の形態２では、隣接するワード線１の間には活性領域が２列配置され、これら２列の活性領域の配置は、その一方の列のものをもう一方の列のものより第１の方向に配置ピッチの半分だけずらした配置となっているので、上記分岐信号線は、根元部が一方の列の活性領域上に、先端部がもう一方の列の活性領域上に位置するよう、折れ曲がった形状となっている。
【００５１】
具体的には、分岐信号線１２ａの根元部１２１は活性領域２６ｂを横切るよう、上記分岐信号線１２ａの先端部１２３は活性領域２６ａを横切るよう、第２の方向Ｄ２に延びており、根元部１２１と先端部１２３とは、第１の方向Ｄ１に延びる中間部１２２を介してつながっている。分岐信号線１２ｂの根元部１２４は活性領域２６ａを横切るよう、上記分岐信号線１２ｂの先端部１２６は活性領域２６ｄを横切るよう、第２の方向Ｄ２に延びており、根元部１２４と先端部１２６とは、第１の方向Ｄ１に延びる中間部１２５を介してつながっている。分岐信号線１２ｃの根元部１２７は活性領域２６ｄを横切るよう、上記分岐信号線１２ｃの先端部１２９は活性領域２６ｃを横切るよう、第２の方向Ｄ２に延びており、根元部１２７と先端部１２９とは、第１の方向Ｄ１に延びる中間部１２８を介してつながっている。
【００５２】
そして、上記分岐信号線１２ａの先端部１２３、及び上記分岐信号線１２ｂの根元部１２４がそれぞれ、上記活性領域２６ａ上のメモリセルトランジスタ２０ａ、及び２０ｂのゲートとなっており、上記分岐信号線１２ｂの先端部１２６、及び上記分岐信号線１２ｃの根元部１２７がそれぞれ、上記活性領域２６ｄ上のメモリセルトランジスタ２０ｃ、及び２０ｄのゲートとなっている。
【００５３】
上記活性領域２６ａの、分岐信号線１２ａの先端部１２３と分岐信号線１２ｂの根元部１２４との間の部分は、上記メモリセルトランジスタ２０ａ及び２０ｂの共通ドレインとなっており、該共通ドレインは、コンタクトホール５を介してビット線２に接続されている。また、上記活性領域２６ａ上の、分岐線先端線１２３に対して共通ドレインと反対側に位置する部分は、メモリセルトランジスタ２０ａのソースであり、上記活性領域２６ａ上の、分岐線根元部１２４に対して共通ドレインと反対側に位置する部分は、メモリセルトランジスタ２０ｂのソースである。
【００５４】
同様に、上記活性領域２６ｄの、分岐信号線１２ｂの先端部１２６と分岐信号線１２ｃの根元部１２７の間の部分は、上記メモリセルトランジスタ２０ｃ及び２０ｄの共通ドレインとなっており、該共通ドレインは、コンタクトホール５を介してビット線２に接続されている。また、上記活性領域２６ｄ上の、分岐線先端部１２６に対して共通ドレインと反対側に位置する部分は、メモリセルトランジスタ２０ｃのソースであり、上記活性領域２６ｄ上の、分岐線根元部１２７に対して共通ドレインと反対側に位置する部分は、メモリセルトランジスタ２０ｄのソースである。
【００５５】
上記各メモリセルトランジスタ２０ａ〜２０ｄのソース上には、実施の形態１と同じ構成のメモリセルキャパシタが配置されており、上記メモリセルトランジスタ２０ａ〜２０ｄのソースはメモリセルキャパシタの下部電極３にコンタクトホール４を介して接続されている。
【００５６】
次に動作について説明する。
本実施の形態２の半導体メモリ装置１０２では、実施の形態１の半導体メモリ装置１０１と同様、メモリセルアレイ１０２ａ上の１つのワード線１が選択されると、１つの分岐信号線により２つのメモリセルが選択される。例えば、図４に示す隣接する２つのワード線１の一方（図面左側のもの）が選択されると、分岐信号線１２ｂの電位がトランジスタオン電位となり、トランジスタ活性領域２６ａ上のメモリセルトランジスタ２０ｂと、トランジスタ活性領域２６ｄ上のメモリセルトランジスタ２０ｃが導通状態となる。つまり、１つの分岐信号線１２ｂにつながる２つのメモリセルが選択される。そして、選択されたメモリセルのメモリセルキャパシタに保持されている電位をビット線２に読み出すデータ読み出し動作、あるいは、選択されたメモリセルのメモリセルキャパシタにビット線２の電位を書き込むデータ書き込み動作が行われる。
【００５７】
このような構成の実施の形態２では、メモリセルトランジスタの活性領域２６をビット線２と垂直な方向Ｄ１を長手方向とする長方形形状としたので、実施の形態１と同様にワード線の配列方向Ｄ２におけるビット線コンタクト部の配置スペースを削減することができ、これにより、ワード線１の配線ピッチを縮小することが可能となる。
【００５８】
また、上記メモリセルトランジスタの活性領域２６を、ビット線と交差するよう配置し、該活性領域とビット線とをその交差部で接続しているので、実施の形態１と同様、ビット線１の形状は、直線的な加工しやすい形状とすることができ、半導体メモリ装置の高い製造歩留まりを期待することができる。さらに、活性領域２６とビット線２とをその交差部で接続していることから、実施の形態１と同様、メモリセルアレイ上でビット線コンタクト部が必要以上の面積を占有する効率の悪いレイアウトを避けることができ、同時にメモリセルアレイ上でメモリセルキャパシタを均一に配置することができる。これにより、メモリセルアレイ上でメモリセルが占める面積の縮小化を図ることができる。
【００５９】
さらに、各活性領域を共用する２つのメモリセルトランジスタのドレインを、活性領域毎にビット線に共通接続しているので、実施の形態１と同様、ビット線の配線本数を削減することができる。
【００６０】
そして、この実施の形態２では、隣接するワード線１の間には、ワード線に沿ってトランジスタ活性領域２６を２列に並べて配列し、ワード線から分岐した１つの分岐信号線により２つのメモリセルトランジスタが選択されるようにしているため、隣接する２つの活性領域上のメモリセルが同時に選択されることとなって、一方が他方の動作の影響を受けにくくなり、素子分離などのレイアウト面積を縮小可能となる。また、ワード線から分岐した１つの分岐信号線により２つのメモリセルが選択されるため、ワード線の長さを短くでき、メモリセルに対するデータアクセス速度の高速化を図ることもできる。
【００６１】
（実施の形態３）
図５は本発明の実施の形態３による半導体メモリ装置を説明する図である。
この実施の形態３の半導体メモリ装置１０３は、実施の形態２の半導体メモリ装置１０２における活性領域を、その上には１つのメモリセルトランジスタのみを形成した領域とし、ビット線の延びる方向に並ぶ活性領域の列毎にビット線を配置したものであり、ワード線から分岐した１つの分岐信号線１３により２つのメモリセルを選択するようにしている。
【００６２】
すなわち、この実施の形態３の半導体メモリ装置１０３は、メモリセルアレイ１０３ａを有し、該メモリセルアレイ１０３ａでは、実施の形態１と同様、ワード線とビット線とがマトリックス状に配置され、ワード線とビット線の交差部には、メモリセルトランジスタ及びメモリセルキャパシタからなるメモリセルが配置されている。
【００６３】
そして、この実施の形態３では、メモリセルトランジスタの活性領域３６は、隣接するワード線１の間に２列に並べて、第１の方向Ｄ１に沿って一定間隔で配置されており、各活性領域３６は、第１の方向Ｄ１を長手方向とする長方形を基本とする平面形状を有している。なお、この活性領域３６は、必要に応じて上記長方形形状を変形させた形状とすることもある。
【００６４】
ここで、１つの活性領域３６には１つのメモリセルトランジスタが形成されており、隣接するワード線１の間に位置する２列の活性領域３６は、一方の列の活性領域をもう一方の列の活性領域に対して、該活性領域の長手方向サイズの半分程度ずらした配置となっている。
【００６５】
また、この実施の形態３のメモリセルアレイ１０３ａでは、１つのビット線２ｂと、その一方の側に位置するビット線２ａ（図５では、ビット線２ｂの上側に位置しているビット線２ａ）とは、これらのビット線の間にメモリセルが配置されるよう所定の間隔を隔てて配置されているが、上記１つのビット線２ｂと、そのもう一方の側に位置するビット線２ａ（図５では、ビット線２ｂの下側に位置しているビット線２ａ）とは、これらのビット線の間にはメモリセルは配置されないため、これらの電気的な分離が確保できる程度の狭い間隔で配置されている。
【００６６】
図６は、上記メモリセルを構成するメモリセルトランジスタ及びメモリセルキャパシタを説明する図であり、図５に示す、メモリセルアレイ１０３ａのメモリセル１３０ａ〜１３０ｄの配置部分を拡大して示している。
【００６７】
隣接するワード線１の間に位置する２列のトランジスタ活性領域のうちの、一方の列のトランジスタ活性領域３６ａ、３６ｃ上にはそれぞれ、メモリセルトランジスタ３０ａ、３０ｃが１つ形成されており、該メモリセルトランジスタ３０ａ、３０ｃは、それぞれ上記メモリセル１３０ａ、及び１３０ｃを構成している。同様に、上記２列のトランジスタ活性領域のうちの、もう一方の列のトランジスタ活性領域３６ｂ、３６ｄ上にはそれぞれ、メモリセルトランジスタ３０ｂ及び３０ｄが１つ形成されており、該メモリセルトランジスタ３０ｂ、及び３０ｄは、それぞれ上記メモリセル１３０ｂ、及び１３０ｄを構成している。
【００６８】
また、隣接するワード線１の一方からは信号線１３ａが、そのもう一方からは信号線１３ｂが分岐しており、これらの分岐信号線１３ａ、１３ｂは、隣接するワード線１の間の活性領域３６ａ及び３６ｂ、活性領域３６ｃ及び３６ｄを横切るよう第２の方向Ｄ２に延びている。但し、この実施の形態３では、隣接するワード線１の間には活性領域が２列に並べて配置され、これら２列の活性領域の配置は、その一方の列のものを他方の列のものより活性領域の長手サイズの半分程度ずらした配置となっているので、上記分岐信号線は、根元部が一方の列の活性領域に、先端部がもう一方の列の活性領域上に位置するよう、折れ曲がった形状となっている。
【００６９】
具体的には、上記分岐信号線１３ａの根元部１３１は活性領域３６ａを横切るよう、上記分岐信号線１３ａの先端部１３３は活性領域３６ｂを横切るよう、第２の方向Ｄ２に延びており、根元部１３１と先端部１３３とは、第１の方向Ｄ１に延びる中間部１３２を介してつながっている。同様に、上記分岐信号線１３ｂの根元部１３４は活性領域３６ｄを横切るよう、上記分岐信号線１３ｂの先端部１３６は活性領域３６ｃを横切るよう、第２の方向Ｄ２に延びており、根元部１３４と先端部１３６とは、第１の方向Ｄ１に延びる中間部１３５を介してつながっている。
【００７０】
そして、上記分岐信号線１３ａの根元部１３１、及び先端部１３３がそれぞれ、上記メモリセルトランジスタ３０ａ、及び３０ｂのゲートとなっており、上記分岐信号線１３ｂの根元部１３４、及び先端部１３６がそれぞれ、上記メモリセルトランジスタ３０ｄ、及び３０ｃのゲートとなっている。また、上記メモリセルトランジスタ３０ａ、３０ｃのドレインは、コンタクトホール５を介してビット線２ａと接続され、メモリセルトランジスタ３０ｂ、３０ｄのドレインは、コンタクトホール５を介してビット線２ｂに接続されており、上記メモリセルトランジスタ３０ａ〜３０ｄのソースは、実施の形態１と同じ構成のメモリセルキャパシタの下部電極３にコンタクトホール４を介して接続されている。
【００７１】
次に動作について説明する。
本実施の形態３の半導体メモリ装置１０３では、実施の形態１の半導体メモリ装置１０１と同様、メモリセルアレイ１０３ａ上の１つのワード線１が選択されると、１つの分岐ゲート信号線により２つのメモリセルが選択される。例えば、図６に示す隣接する２つのワード線１の一方（図面左側のもの）が選択されると、分岐ゲート信号線１３ａの電位がトランジスタオン電位となり、活性領域３６ａ上のメモリセルトランジスタ３０ａと、活性領域３６ｂ上のメモリセルトランジスタ３０ｂが導通状態となる。つまり、１つの分岐ゲート信号線１３ａにより２つのメモリセルが選択される。そして、選択された２つのメモリセルのメモリセルキャパシタに保持されている電位を、対応するビット線２ａ、２ｂに読み出すデータ読み出し動作、あるいは、選択されたメモリセルの２つのキャパシタに、対応するビット線２ａ、２ｂの電位を書き込むデータ書き込み動作が行われる。
【００７２】
このような構成の実施の形態３では、メモリセルトランジスタの活性領域３６をビット線２と垂直な方向Ｄ１を長手方向とする長方形形状としたので、実施の形態１と同様にワード線の配列方向Ｄ２におけるビット線コンタクト部の配置スペースを削減することができ、これにより、ワード線１の配線ピッチを縮小することが可能となる。
【００７３】
また、上記メモリセルトランジスタの活性領域３６を、ビット線と交差するよう配置し、該活性領域とビット線とをその交差部で接続しているので、実施の形態１と同様、ビット線１の形状は、直線的な加工しやすい形状とすることができ、半導体メモリ装置の高い製造歩留まりを期待することができる。さらに、活性領域３６とビット線２とをその交差部で接続していることから、実施の形態１と同様、メモリセルアレイ上でビット線コンタクト部が必要以上の面積を占有する効率の悪いレイアウトを避けることができ、同時に、メモリセルアレイ上でメモリセルキャパシタを均一に配置することができる。これにより、メモリセルアレイ上でメモリセルが占める面積の縮小化を図ることができる。
【００７４】
また、隣接するワード線１の間には、ワード線に沿って活性領域３６を２列に並べて配列し、ワード線から分岐した１つの分岐信号線により２つのメモリセルトランジスタが選択されるようにしているため、実施の形態２と同様、隣接する２つの活性領域上のメモリセルが同時に選択されることとなって、一方が他方の動作の影響を受けにくくなり、素子分離などのレイアウト面積を縮小可能となる。また、ワード線から分岐した１つの分岐信号線により２つのメモリセルが選択されるため、ワード線の長さを短くでき、メモリセルに対するデータアクセス速度の高速化を図ることもできる。
【００７５】
そして、この実施の形態３では、活性領域３６毎に１つのメモリセルトランジスタを形成しているので、１つの活性領域上には１つのゲートのみが配置されることとなり、メモリセルアレイにおけるゲートの配置を均一化することができる。
【００７６】
また、この実施の形態３では、ワード線と垂直な方向Ｄ２に沿って並ぶメモリセル列毎に１つのビット線２を設けているため、ビット線の数は、２つのメモリセル列に対して１つのビット線を設けている実施の形態１あるいは２に比べて多くなっているが、ビット線の数が多い分、ビット線の配線加工ピッチを縮小しやすい製造工程では、ビット線の配列方向Ｄ１におけるメモリセルサイズの縮小を効果的に行うことができる。
【００７７】
（実施の形態４）
図７は本発明の実施の形態４による半導体メモリ装置を説明する図である。
この実施の形態４の半導体メモリ装置１０４は、実施の形態３の半導体メモリ装置１０３とは、主に、メモリセルアレイを、ワード線から分岐した１つの信号線１４により１つのメモリセルが選択される構成とした点が異なっている。
【００７８】
すなわち、この実施の形態４の半導体メモリ装置１０４は、メモリセルアレイ１０４ａを有し、該メモリセルアレイ１０４ａでは、実施の形態１と同様、ワード線とビット線とがマトリックス状に配置され、ワード線とビット線との交差部には、メモリセルトランジスタ及びメモリセルキャパシタからなるメモリセルが配置されている。
【００７９】
そして、この実施の形態４では、メモリセルトランジスタの活性領域４６が、各ワード線１の両側に第１の方向Ｄ１に沿って一定間隔で配置されており、各活性領域４６は、第１の方向Ｄ１を長手方向とする長方形を基本とする平面形状を有している。なお、この活性領域は、必要に応じて上記長方形形状を変形させた形状とすることもある。
【００８０】
ここで、１つの活性領域４６には１つのメモリセルトランジスタが形成されており、ワード線１両側での活性領域の配置は、ワード線の一方側の列の活性領域４６を、ワード線１のもう一方の列の活性領域４６に対して、該活性領域の長手方向サイズの半分程度ずらした配置となっている。
【００８１】
また、この実施の形態４のメモリセルアレイ１０４ａでは、実施の形態３と同様、メモリセルアレイを、隣接するビット線の間の、メモリセルキャパシタを配置する領域と、隣接するビット線の間の、メモリセルキャパシタを配置しない領域とを交互に設けた構造としている。
【００８２】
図８は、上記メモリセルを構成するトランジスタ及びキャパシタを説明する図であり、図７に示す、メモリセルアレイ１０４ａのメモリセル１４０ａ〜１４０ｄの配置部分を拡大して示している。
【００８３】
ワード線の両側の活性領域４６ａ〜４６ｄ上にはそれぞれ、メモリセルトランジスタ４０ａ〜４０ｄが形成されており、該メモリセルトランジスタ４０ａ〜４０ｄは、それぞれ上記メモリセル１４０ａ〜１４０ｄを構成している。ここで、ワード線１からその一方側に信号線１４ａ、１４ｃが、そのもう一方側に信号線１４ｂ、１４ｄが分岐しており、分岐信号線１４ａ〜１４ｄはそれぞれ、活性領域４６ａ〜４６ｄを横切るよう第２の方向Ｄ２に延び、上記メモリセルトランジスタ４０ａ〜４０ｄのゲートとなっている。
【００８４】
上記メモリセルトランジスタ４０ａ、４０ｃのドレインは、コンタクトホール５を介してビット線２ａに、上記メモリセルトランジスタ４０ｂ、４０ｄのドレインはコンタクトホール５を介してビット線２ｂに接続されている。メモリセルトランジスタ４０ａ〜４０ｄのソースは、その上に形成された、実施の形態１と同じ構成のメモリセルキャパシタの下部電極３にコンタクトホール４を介して接続されている。
【００８５】
次に動作について説明する。
本実施の形態４の半導体メモリ装置１０４では、メモリセルアレイ１０４ａ上の１つのワード線１が選択されると、実施の形態１の半導体メモリ装置１０１と同様、１つの分岐信号線により１つのメモリセルが選択される。そして、選択されたメモリセルのキャパシタに保持されている電位を、それぞれ、対応するビット線２ａ、２ｂに読み出すデータ読み出し動作、あるいは、選択されたメモリセルの２つのキャパシタにビット線２ａ、２ｂの電位を書き込むデータ書き込み動作が行われる。
【００８６】
このような構成の本実施の形態４の半導体メモリ装置１０４では、メモリセルトランジスタの活性領域４６をビット線２と垂直な方向Ｄ１を長手方向とする長方形形状としたので、実施の形態１と同様にワード線の配列方向Ｄ２におけるビット線コンタクト部の配置スペースを削減することができ、これにより、ワード線１の配線ピッチを縮小することが可能となる。
【００８７】
また、上記メモリセルトランジスタの活性領域４６を、ビット線と交差するよう配置し、該活性領域とビット線とをその交差部で接続しているので、実施の形態１と同様、ビット線１の形状は、直線的な加工しやすい形状とすることができ、半導体メモリ装置の高い製造歩留まりを期待することができる。さらに、活性領域４６とビット線２とをその交差部で接続していることから、実施の形態１と同様、メモリセルアレイ上でビット線コンタクト部が必要以上の面積を占有する効率の悪いレイアウトとなるのを避けることができ、同時にメモリセルアレイ上でメモリセルキャパシタを均一に配置することができる。これにより、メモリセルアレイ上でメモリセルが占める面積の縮小化を図ることができる。
【００８８】
また、活性領域４６毎に１つのメモリセルトランジスタを形成しているので、実施の形態３と同様、メモリセルアレイにおけるゲートの配置を均一化することができる。
【００８９】
さらに、この実施の形態４では、異なるワード線１につながる隣接する２つの活性領域の間には、ワード線１は配置されないので、これらの活性領域の間では、素子分離等のレイアウト面積が縮小可能である。
【００９０】
なお、上記実施の形態１ないし４では、メモリセルアレイにおける、ビット線を構成する配線層より上層の配線層は示していないが、半導体メモリ装置は、ビット線やワード線を低抵抗化するための裏打ち等のメタル配線層や、ビット線間の容量ノイズを低減させるシールド線を、ビット線を構成する配線層より上層の配線層で形成したものでもよい。また、この場合、前記裏打ちビット線とシールド線とを同層の配線層により形成してもよい。上記各実施の形態では、ビット線を構成する配線層を、メモリセルキャパシタの下部電極を構成する層の下側に配置しているので、メモリセルキャパシタを構成する層の上側には、ビット線の抵抗を低減する裏打ちビット線やシールド層を配置するスペースを簡単に確保することができる。
【００９１】
また、上記各実施の形態では、１ビットのデータを記憶する具体的なメモリセルの構成については示していないが、メモリセルの構成は、メモリセルを１ビットあたり、１個のトランジスタおよび１個のキャパシタにより構成した、１ビットのデータを記憶するのに１キャパシタを用いる１Ｔ１Ｃ型構成のものでも、メモリセルを１ビットあたり、２個のトランジスタと２個のキャパシタで構成した、１ビットのデータを記憶するのに２キャパシタを用いる２Ｔ２Ｃ型構成のものでもよい。
【００９２】
例えば、メモリセルの構成を１Ｔ１Ｃ型構成とした場合は、半導体メモリ装置は、上記各実施の形態に示されたメモリセルアレイをセンスアンプの両側に配置したオープンビット線構造とすることができる。
【００９３】
また、上記半導体メモリ装置は、上記各実施の形態に示されたメモリセルアレイを１つのセンスアンプの両側に２つ配置し、一方のメモリセルアレイにおけるビット線を形成する配線層と、もう一方のメモリセルアレイにおけるビット線を形成する配線層とを、異なる配線層とした折り返し型ビット線構造とすることも可能である。
【００９４】
さらに、この折り返し型ビット線構造の半導体メモリ装置では、一方のメモリセルアレイにおけるビット線を形成する配線層と、もう一方のメモリセルアレイにおけるビット線を形成する配線層とを、同一の配線層で構成することもできる。この場合、センスアンプに近い方のメモリセルアレイでは、センスアンプに遠い方のメモリセルアレイにつながるビット線を、メモリセルに接続されないビット線として、メモリセルに接続される本来のビット線とともに配置する必要がある。
【産業上の利用可能性】
【００９５】
本発明の半導体メモリ装置は、メモリセルサイズをより縮小できるものであり、半導体メモリ装置、特にメモリアレイ構造に対して有効である。
【図面の簡単な説明】
【００９６】
【図１】本発明の実施の形態１による半導体メモリ装置のメモリセルアレイ構造を示す図である。
【図２】上記実施の形態１のメモリセルアレイを構成するメモリセルを説明する図である。
【図３】本発明の実施の形態２による半導体メモリ装置のメモリセルアレイ構造を示す図である。
【図４】上記実施の形態２のメモリセルアレイを構成するメモリセルを説明する図である。
【図５】本発明の実施の形態３による半導体メモリ装置のメモリセルアレイ構造を示す図である。
【図６】上記実施の形態３のメモリセルアレイを構成するメモリセルを説明する図である。
【図７】本発明の実施の形態４による半導体メモリ装置のメモリセルアレイ構造を示す図である。
【図８】上記実施の形態４のメモリセルアレイを構成するメモリセルを説明する図である。
【図９】従来の半導体メモリ装置のメモリセルアレイ構造を示す図である。
【図１０】従来のメモリセルアレイ構造を構成するメモリセルを説明する図である。
【符号の説明】
【００９７】
１  ワード線
２、２ａ、２ｂ  ビット線
３  メモリセルキャパシタ（下部電極）
４、５  コンタクトホール
１０ａ、１０ｂ、２０ａ〜２０ｄ、３０ａ〜３０ｄ、４０ａ〜４０ｄ  メモリセルトランジスタ
１１、１１ａ、１１ｂ、１２、１２ａ〜１２ｃ、１３、１３ａ、１３ｂ、１４ａ〜１４ｄ  分岐信号線
１６、２６、２６ａ〜２６ｄ、３６、３６ａ〜３６ｄ、４６、４６ａ〜４６ｄ  活性領域
１０１〜１０４  半導体メモリ装置
１０１ａ〜１０４ａ  メモリセルアレイ
１１０ａ、１１０ｂ、１２０ａ〜１２０ｄ、１３０ａ〜１３０ｄ、１４０ａ〜１４０ｄ  メモリセル
１２１、１２４、１２７、１３１、１３４  分岐線根元部
１２２、１２５、１２８、１３２、１３５  分岐線中間部
１２３、１２６、１２９、１３３、１３６  分岐線先端部
Ｄ１  第１の方向
Ｄ２  第２の方向
【図１】
2005159153.tif 000003
【図２】
2005159153.tif 000004
【図３】
2005159153.tif 000005
【図４】
2005159153.tif 000006
【図５】
2005159153.tif 000007
【図６】
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【図７】
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【図８】
2005159153.tif 000010
【図９】
2005159153.tif 000011
【図１０】
2005159153.tif 000012