(57)【要約】【課題】  ＦＰＧＡに内蔵するＦｅＲＡＭの省スペース化を図るとともに、その実装の高密度化を図るようにＦＰＧＡの提供。【解決手段】  ＦｅＲＡＭは、複数のメモリセルＭ００〜Ｍｎｎからなる。メモリセルＭ００は、ＳＲＡＭ４と、ＦｅＲＡＭ５−０〜５−ｎとからなる。ＳＲＡＭ４は、インバータ６、７と、ＭＯＳトランジスタ８、９とからなる。ＦｅＲＡＭ５−０〜５−ｎは、強誘電体キャパシタＣ０１、Ｃ０２のみから構成されている。このため、ＦｅＲＡＭ５−０〜５−ｎはトランジスタを含まないので、ＦｅＲＡＭは省スペース化が図れるとともに、その実装の高密度化を実現可能となる。【選択図】  図２
2005109960.tif 000002
【特許請求の範囲】
【請求項１】
各種の論理ブロックを基板上に多数搭載し、これらの論理ブロックの間の配線を、前記基板上に搭載させたＦｅＲＡＭを使用してプログラムできるフィールド・プログラマブル・ゲート・アレイであって、
前記ＦｅＲＡＭは、複数のメモリセルと、前記メモリセルを選択するワード線と、前記メモリセルに対してデータの読み出し書き込みを行う一対の第１および第２のビット線とを含み、
前記各メモリセルは、１つのＳＲＡＭセルと複数のＦｅＲＡＭセルとを含み、
前記ＳＲＡＭセルは、データを記憶するフリップフロップと、前記フリップフロップに対してデータの読み出し書き込みを行う第１および第２のトランジスタとからなり、
前記各ＦｅＲＡＭセルは、データを記憶する２つの強誘電体キャパシタからなり、
前記第１および第２のトランジスタは、その制御端子を前記ワード線にそれぞれ接続させ、その第１の端子を前記第１および第２のビット線にそれぞれ接続させ、その第２の端子を前記フリップフロップの入出力端子と一対の第１および第２の出力線とにそれぞれ接続させ、
かつ、２つの強誘電体キャパシタは、その一方の電極を前記第１および第２の出力線にそれぞれ接続させ、その他方の電極をポンプ線にそれぞれ共通接続させていることを特徴とするフィールド・プログラマブル・ゲート・アレイ。
【請求項２】
前記２つの強誘電体キャパシタへデータを書き込むときには、前記ポンプ線の電圧を、所定の電圧値からなる第１の電圧とそれよりもレベルの低い所定の電圧値からなる第２の電圧との中間電圧を基準に、前記第１の電圧、前記第２の電圧、および前記中間電圧の順序で変化させ、
前記２つの強誘電体キャパシタのデータを前記両出力線に読み出して再書き込みするときには、前記ポンプ線の電圧を、前記中間電圧を基準に、前記第２の電圧および前記第１の電圧の順序で変化させ、次に前記第２の電圧および前記第１の電圧の順序でまたは前記第１の電圧および前記第２の電圧の順序で変化させる過程を経たのち、前記中間電圧に復帰させるようにしたことを特徴とする請求項１に記載のフィールド・プログラマブル・ゲート・アレイ。
【請求項３】
前記第１の電圧は電源電圧であり、前記第２の電圧は接地電圧であり、前記中間電圧は前記電源電圧と前記接地電圧との中間の電圧であることを特徴とする請求項２に記載のフィールド・プログラマブル・ゲート・アレイ。
【請求項４】
前記複数のメモリセルは、ＳＲＡＭセルを構成する各トランジスタを第１の形成層に独立に形成するとともに、前記ＦｅＲＡＭセルを構成する各強誘電体キャパシタを第２の形成層に独立に構成するようにし、
前記第１の形成層と前記第２の形成層とは、対応するセル同士が対向する状態となるように上下に重ねて一体に形成するようにし、
かつ、前記両層とが一体となったときに、その両層に形成される対応するセル同士が電気的に接続されるようになっていることを特徴とする請求項１、請求請２または請求請３に記載のフィールド・プログラマブル・ゲート・アレイ。
【請求項５】
各種の論理ブロックを基板上に多数搭載し、これらの論理ブロックの間の配線を、前記基板上に搭載させたＦｅＲＡＭを使用してプログラムできるフィールド・プログラマブル・ゲート・アレイであって、
前記ＦｅＲＡＭは、複数のメモリセルと、前記メモリセルを選択するワード線と、前記メモリセルに対してデータの読み出し書き込みを行うビット線とを含み、
前記各メモリセルは、１つのＳＲＡＭセルと複数のＦｅＲＡＭセルとを含み、
前記ＳＲＡＭセルは、データを記憶するフリップフロップと、前記フリップフロップに対してデータの読み出し書き込みを行う第１のトランジスタとからなり、
前記各ＦｅＲＡＭセルは、データを記憶する２つの強誘電体キャパシタからなり、
前記第１のトランジスタは、制御端子を前記ワード線に接続させ、第１の端子をビット線に接続させ、第２の端子を前記フリップフロップの入力端子に接続させ、かつ、前記フリップフロップの入出力端子に一対の第１および第２の出力線をそれぞれ接続させ、
さらに、２つの強誘電体キャパシタは、その一方の電極を前記第１および第２の出力線にそれぞれ接続させ、その他方の電極をポンプ線にそれぞれ共通接続させていることを特徴とするフィールド・プログラマブル・ゲート・アレイ。
【請求項６】
前記２つの強誘電体キャパシタへデータを書き込むときには、前記ポンプ線の電圧を、所定の電圧値からなる第１の電圧とそれよりもレベルの低い所定の電圧値からなる第２の電圧との中間電圧を基準に、前記第１の電圧、前記第２の電圧、および前記中間電圧の順序で変化させ、
前記２つの強誘電体キャパシタのデータを前記両出力線に読み出して再書き込みするときには、前記ポンプ線の電圧を、前記中間電圧を基準に、前記第２の電圧および前記第１の電圧の順序で変化させ、次に前記第２の電圧および前記第１の電圧の順序でまたは前記第１の電圧および前記第２の電圧の順序で変化させる過程を経たのち、前記中間電圧に復帰させるようにしたことを特徴とする請求項５に記載のフィールド・プログラマブル・ゲート・アレイ。
【請求項７】
前記第１の電圧は電源電圧であり、前記第２の電圧は接地電圧であり、前記中間電圧は前記電源電圧と前記接地電圧との中間の電圧であることを特徴とする請求項６に記載のフィールド・プログラマブル・ゲート・アレイ。
【請求項８】
前記複数のメモリセルは、ＳＲＡＭセルを構成する各トランジスタを第１の形成層に独立に形成するとともに、前記ＦｅＲＡＭセルを構成する各強誘電体キャパシタを第２の形成層に独立に構成するようにし、
前記第１の形成層と前記第２の形成層とは、対応するセル同士が対向する状態となるように上下に重ねて一体に形成するようにし、
かつ、前記両層とが一体となったときに、その両層に形成される対応するセル同士が電気的に接続されるようになっていることを特徴とする請求項５、請求請６または請求項７に記載のフィールド・プログラマブル・ゲート・アレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理ゲートまたはマルチプレクサ等からなる各種の論理ブロックを基板上に多数搭載し、これらの論理ブロックの間の配線を、上記の基板上に搭載させたＦｅＲＡＭ（強誘電体メモリ）を使用してプログラムできるフィールド・プログラマブル・ゲート・アレイ（以下、ＦＰＧＡという）に関するものである。
【背景技術】
【０００２】
この種の従来のＦＰＧＡとしては、論理回路を決定するプログラムを、外付けのＲＯＭ（Read Only Memory）に書き込んでおき、ＦＰＧＡの使用時（電源投入時）にその外付けのＲＯＭから読み出して使用するものが知られている。
しかし、このようなＦＰＧＡでは、ＦＰＧＡの他の外付けのＲＯＭが必要となる上に、プログラムの変更が必要な場合にはそのＲＯＭを交換する必要がある。また、ＲＯＭからのプログラムの読み出しには、一般に時間がかかるという不具合がある。さらに、複数のプログラムを持つようにするには、複数のＲＯＭが必要になるという不都合がある。
【０００３】
また、従来の他のＦＰＧＡとしては、論理回路を決定するプログラムを格納するＥＥＰＲＯＭ（電気的に消去できるリード・オンリ・メモリ）を内蔵するものが知られている。
しかし、このようなＦＰＧＡでは、内蔵するＥＥＰＲＯＭの内容を書き換えできるが、ＥＥＰＲＯＭのデータの消去・書き込み時に高い電圧が必要となる。このため、今日のように電源電圧が低電圧の環境下では、別途、電源が必要になるという不具合がある。また、複数のプログラムを持つようにするには、そのプログラムの個数に応じて複数のＥＥＰＲＯＭを内蔵する必要があるので、ＥＥＰＲＯＭの占有面積が大きくなり、論理回路を構築するための面積が小さくなるので、現実的ではない。
【０００４】
そこで、このような不都合を解決するＦＰＧＡとして、論理回路を決定するプログラムを格納するメモリとしてＦｅＲＡＭ（ＦｅＲＡＭ）を内蔵し、ＦＰＧＡの回路構成を動的に変化させるようにしたものが知られている（例えば、非特許文献１参照）。
【非特許文献１】日経マイクロデバイス  ２００２年７月号（Ｐ１２６〜Ｐ１２７の記載内容およびＰ１２７の図３参照）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、非特許文献１に記載されるＦＰＧＡでは、複数のプログラムを格納すべきＦｅＲＡＭをＦＰＧＡに内蔵する必要がある。しかし、その従来のＦＰＧＡでは、ＦＰＧＡに内蔵（搭載）するＦｅＲＡＭの省スペース化を図ることができない上に、その実装の高密度化を図ることがきないという不都合が考えられる。
そこで、本発明の目的は、ＦＰＧＡに内蔵するＦｅＲＡＭの省スペース化を図るとともに、その実装の高密度化を図るようにしたフィールド・プログラマブル・ゲート・アレイを提供することにある。
【課題を解決するための手段】
【０００６】
上記の課題を解決し本発明の目的を達成するために、第１〜第８の各発明は、以下のように構成した。
すなわち、第１の発明は、各種の論理ブロックを基板上に多数搭載し、これらの論理ブロックの間の配線を、前記基板上に搭載させたＦｅＲＡＭを使用してプログラムできるフィールド・プログラマブル・ゲート・アレイであって、前記ＦｅＲＡＭは、複数のメモリセルと、前記メモリセルを選択するワード線と、前記メモリセルに対してデータの読み出し書き込みを行う一対の第１および第２のビット線とを含み、前記各メモリセルは、１つのＳＲＡＭセルと複数のＦｅＲＡＭセルとを含み、前記ＳＲＡＭセルは、データを記憶するフリップフロップと、前記フリップフロップに対してデータの読み出し書き込みを行う第１および第２のトランジスタとからなり、前記各ＦｅＲＡＭセルは、データを記憶する２つの強誘電体キャパシタからなり、前記第１および第２のトランジスタは、その制御端子を前記ワード線にそれぞれ接続させ、その第１の端子を前記第１および第２のビット線にそれぞれ接続させ、その第２の端子を前記フリップフロップの入出力端子と一対の第１および第２の出力線とにそれぞれ接続させ、かつ、２つの強誘電体キャパシタは、その一方の電極を前記第１および第２の出力線にそれぞれ接続させ、その他方の電極をポンプ線にそれぞれ共通接続させるようにした。
【０００７】
第２の発明は、第１の発明において、前記２つの強誘電体キャパシタへデータを書き込むときには、前記ポンプ線の電圧を、所定の電圧値からなる第１の電圧とそれよりもレベルの低い所定の電圧値からなる第２の電圧との中間電圧を基準に、前記第１の電圧、前記第２の電圧、および前記中間電圧の順序で変化させ、前記２つの強誘電体キャパシタのデータを前記両出力線に読み出して再書き込みするときには、前記ポンプ線の電圧を、前記中間電圧を基準に、前記第２の電圧および前記第１の電圧の順序で変化させ、次に前記第２の電圧および前記第１の電圧の順序でまたは前記第１の電圧および前記第２の電圧の順序で変化させる過程を経たのち、前記中間電圧に復帰させるようにした。
【０００８】
第３の発明は、第２の発明において、前記第１の電圧は電源電圧であり、前記第２の電圧は接地電圧であり、前記中間電圧は前記電源電圧と前記接地電圧との中間の電圧とした。
第４の発明は、第１、第２または第３の発明において、前記複数のメモリセルは、ＳＲＡＭセルを構成する各トランジスタを第１の形成層に独立に形成するとともに、前記ＦｅＲＡＭセルを構成する各強誘電体キャパシタを第２の形成層に独立に構成するようにし、前記第１の形成層と前記第２の形成層とは、対応するセル同士が対向する状態となるように上下に重ねて一体に形成するようにし、かつ、前記両層とが一体となったときに、その両層に形成される対応するセル同士が電気的に接続されるようにした。
【０００９】
第５の発明は、各種の論理ブロックを基板上に多数搭載し、これらの論理ブロックの間の配線を、前記基板上に搭載させたＦｅＲＡＭを使用してプログラムできるフィールド・プログラマブル・ゲート・アレイであって、前記ＦｅＲＡＭは、複数のメモリセルと、前記メモリセルを選択するワード線と、前記メモリセルに対してデータの読み出し書き込みを行うビット線とを含み、前記各メモリセルは、１つのＳＲＡＭセルと複数のＦｅＲＡＭセルとを含み、前記ＳＲＡＭセルは、データを記憶するフリップフロップと、前記フリップフロップに対してデータの読み出し書き込みを行う第１のトランジスタとからなり、前記各ＦｅＲＡＭセルは、データを記憶する２つの強誘電体キャパシタからなり、前記第１のトランジスタは、制御端子を前記ワード線に接続させ、第１の端子をビット線に接続させ、第２の端子を前記フリップフロップの入力端子に接続させ、かつ、前記フリップフロップの入出力端子に一対の第１および第２の出力線をそれぞれ接続させ、さらに、２つの強誘電体キャパシタは、その一方の電極を前記第１および第２の出力線にそれぞれ接続させ、その他方の電極をポンプ線にそれぞれ共通接続させるようにした。
【００１０】
第６の発明は、第５の発明において、前記２つの強誘電体キャパシタへデータを書き込むときには、前記ポンプ線の電圧を、所定の電圧値からなる第１の電圧とそれよりもレベルの低い所定の電圧値からなる第２の電圧との中間電圧を基準に、前記第１の電圧、前記第２の電圧、および前記中間電圧の順序で変化させ、前記２つの強誘電体キャパシタのデータを前記両出力線に読み出して再書き込みするときには、前記ポンプ線の電圧を、前記中間電圧を基準に、前記第２の電圧および前記第１の電圧の順序で変化させ、次に前記第２の電圧および前記第１の電圧の順序でまたは前記第１の電圧および前記第２の電圧の順序で変化させる過程を経たのち、前記中間電圧に復帰させるようにした。
【００１１】
第７の発明は、第６の発明において、前記第１の電圧は電源電圧であり、前記第２の電圧は接地電圧であり、前記中間電圧は前記電源電圧と前記接地電圧との中間の電圧とした。
第８の発明は、第５、第６または第７の発明において、前記複数のメモリセルは、ＳＲＡＭセルを構成する各トランジスタを第１の形成層に独立に形成するとともに、前記ＦｅＲＡＭセルを構成する各強誘電体キャパシタを第２の形成層に独立に構成するようにし、前記第１の形成層と前記第２の形成層とは、対応するセル同士が対向する状態となるように上下に重ねて一体に形成するようにし、かつ、前記両層とが一体となったときに、その両層に形成される対応するセル同士が電気的に接続されるようにした。
【００１２】
このような構成からなる第１〜第８の各発明では、各ＦｅＲＡＭセルを強誘電体キャパシタのみから構成でき、スイッチ素子であるトランジスタを各ＦｅＲＡＭセルから省略できる。このため、ＦＰＧＡに搭載するＦｅＲＡＭの省スペース化が図れる上に、その実装の高密度化を図ることが可能となる。
例えば、第４また第８の発明にように構成すれば、その実装の高密度化を実現することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明のＦＰＧＡの第１実施形態の構成について、図面を参照して説明する。
第１実施形態に係るＦＰＧＡは、論理ゲートまたはマルチプレクサ等からなる複数の論理ブロックを基板上に多数搭載し、これらの論理ブロックの間の配線を、基板上に搭載させたＦｅＲＡＭ（強誘電体メモリ）を使用してプログラムできるものであり、そのＦｅＲＡＭの構成の概要を図１に示す。
【００１４】
第１実施形態に係るＦＰＧＡに搭載されるプログラム用のＦｅＲＡＭ１は、図１に示すように、複数のメモリセルＭ００〜Ｍｎｎが２次元マトリクス状に配置され、そのメモリセルＭ００〜Ｍｎｎに対応して、図中の縦方向にメモリセルＭ００〜Ｍｎｎに対してデータの読み書きを行うためのビット線ＢＬ０，ＸＢＬ０，ＢＬ１，ＸＢＬ１・・・・ＢＬｎ，ＸＢＬｎがそれぞれ配置され、かつ、図中の横方向にメモリセルＭ００〜Ｍｎｎを選択するためのワード線ＷＬ０〜ＷＬｎがそれぞれ配置されている。
【００１５】
一対のビット線ＢＬ０，ＸＢＬ０、ビット線ＢＬ１，ＸＢＬ１、・・・・ビット線ＢＬｎ，ＸＢＬｎの各一端側は、対応する差動変換器２−０，２−１，・・・・２−ｎの各出力側にそれぞれ接続されている。また、一対のビット線ＢＬ０，ＸＢＬ０，ビット線ＢＬ１，ＸＢＬ１、・・・・ビット線ＢＬｎ，ＸＢＬｎの各他端側は、対応する差動アンプ３−０，３−１，・・・・３−ｎの各入力側にそれぞれ接続されている。
【００１６】
従って、差動変換器２−０〜２−ｎは、書き込みデータＤｉｎ０〜Ｄｉｎｎを反転させた反転データと非反転データとをそれぞれ出力するようになっており、非反転データがビット線ＢＬ０，ＢＬ１・・・・ＢＬｎに出力され、反転データがビット線ＸＢＬ０，ＸＢＬ１・・・・ＸＢＬｎに出力されるようになっている。
ここで、差動変換器２−０〜２−ｎは、イネーブル信号ＥＮＢＡによりその動作が制御されるようになっている。
【００１７】
また、差動アンプ３−０〜３−ｎは、ビット線ＢＬ０とビット線ＸＢＬ０の出力差、ビット線ＢＬ１とビット線ＸＢＬ１の出力差、・・・・ビット線ＢＬｎとビット線ＸＢＬｎの出力差をそれぞれ差動増幅し、出力データＤｏｕｔ０〜Ｄｏｕｔｎとして取り出すようになっている。
ビット線ＢＬ０，ＸＢＬ０、ビット線ＢＬ１，ＸＢＬ１、・・・・ビット線ＢＬｎ，ＸＢＬｎは、対応するＭＯＳトランジスタＱ０，Ｑ０’、ＭＯＳトランジスタＱ１，Ｑ１’・・・・ＭＯＳトランジスタＱｎ、Ｑｎ’のオン動作のときに、同時に接地されるようになっている。
【００１８】
また、ＭＯＳトランジスタＱ０，Ｑ０，Ｑ１，Ｑ１’・・・・Ｑｎ，Ｑｎ’の各ゲートには同一の制御信号ＰＲＥＧが供給され、そのオンオフ制御が行われるようになっている。
このように構成されるＦｅＲＡＭ１における複数のメモリセルＭ００〜Ｍｎｎは、ＦＰＧＡ内に設けられている所望の論理回路を形成するための各スイッチ、またはＦＰＧＡ内に設けられているアンド回路やオア回路を用いて組み合わせ回路を形成するためのルックアップ・テーブル（Ｌｏｏｋ−ｕｐ  Ｔａｂｌｅ）の保持データに対応する。
【００１９】
次に、図１に示すメモリセルＭ００〜Ｍｎｎは同様に構成されるので、その一例としてメモリセルＭ００の構成について、図２を参照して説明する。
メモリセルＭ００は、図２に示すように、一点鎖線で囲まれたＳＲＡＭセル４と、複数のＦｅＲＡＭセル５−０〜５−ｎとから構成されている。
また、メモリセルＭ００は、ＳＲＡＭセル４に外部から１ビットのデータをいったん書き込み、そのデータをＦｅＲＡＭセル５−０〜５−ｎのうちの１つに選択的に書き込んで保持できるようになっている。従って、ＦｅＲＡＭセル５−０〜５−ｎには、ＦＰＧＡに係るｎ個またはｎ種類のプログラムのデータを保持できるようになっている。
【００２０】
さらに、メモリセルＭ００は、ＳＲＡＭセル４に書き込んだデータを外部に読み出したり、またはＦｅＲＡＭセル５−０〜５−ｎに保持されるデータのうちの１つを選択的に読み出してＳＲＡＭセル４に格納することができるようになっている。
また、メモリセルＭ００は、出力線ＯＵＴＨと出力線ＯＵＴＬとを同電位（接地電位）とするために、上記のようにビットラインＢＬ０がＭＯＳトランジスタＱ０を介して接地され、ビットラインＸＢＬ０がＭＯＳトランジスタＱ０’を介して接地されている。また、ＭＯＳトランジスタＱ０、Ｑ０’の各ゲートには、制御信号ＰＲＥＧが供給されるようになっている。
【００２１】
このような構成により、ＭＯＳトランジスタＱ０、Ｑ０’をオンにさせ、ＭＯＳトランジスタＱ８、Ｑ９をオンにすることを条件に、メモリセルＭ００の出力線ＯＵＴＨと出力線ＯＵＴＬの電位を同時に接地電位にできるのみならず、他のメモリセルＭ１０、Ｍ２０・・・・Ｍｎ０の出力線ＯＵＴＨと出力線ＯＵＴＬの電位を同時に接地電位にできる（図１参照）。
【００２２】
さらに詳述すると、ＳＲＡＭセル４は、互いに逆接続されるインバータ６、７から構成され１ビットのデータを記憶するフリップフロップと、このフリップフロップに対してデータを読み書きするための２つのＮ型のＭＯＳトランジスタ８、９とで構成され、電源がオフにならなければ、フリップフロップに１ビットのデータを保持できるようになっている。
【００２３】
このために、ビット線ＢＬ０とビット線ＸＢＬ０との間に、ＭＯＳトランジスタ８、インバータ６、およびＭＯＳトランジスタ９が直列に接続されるとともに、インバー６にインバータ７が逆接続されている。また、ＭＯＳトランジスタ８、９の各ゲートは、ワード線ＷＬ０にそれぞれ接続されている。さらに、インバータ６、７の一方の共通接続部は出力線ＯＵＴＨに接続され、その他方の共通接続部は出力線ＯＵＴＬに接続されている。
【００２４】
インバータ６、７は、電源電圧線ＰＷＲＨおよび接地電圧線ＰＷＲＬとで図３に示す電源制御回路１０と接続され、電源制御回路１０により電源がオンオフ制御されるようになっている。この点については後述する。
次に、ＦｅＲＡＭセル５−０は、２つの強誘電体キャパシタＣ０１、Ｃ０２により構成され、これらによって１ビットのデータを保持できるようになっている。
【００２５】
また、同様に、ＦｅＲＡＭセル５−１は、強誘電体キャパシタＣ１１、Ｃ１２により構成され、・・・・ＦｅＲＡＭセル５−ｎは、強誘電体キャパシタＣｎ１、Ｃｎ２により構成されている。
さらに詳述すると、強誘電体キャパシタＣ０１の一方の端子が出力線ＯＵＴＨに接続され、強誘電体キャパシタＣ０２の一方の端子が出力線ＯＵＴＬに接続されている。また、強誘電体キャパシタＣ０１，Ｃ０２の他方の各端子は、ポンプ線（ポンプ線）ＰＵＭＰ１に共通接続されている。
【００２６】
強誘電体キャパシタＣ１１の一方の端子が出力線ＯＵＴＨに接続され、強誘電体キャパシタＣ１２の一方の端子が出力線ＯＵＴＬに接続されている。また、強誘電体キャパシタＣ１１，Ｃ１２の他方の各端子は、ポンプ線ＰＵＭＰ２に共通接続されている。
強誘電体キャパシタＣｎ１の一方の端子が出力線ＯＵＴＨに接続され、強誘電体キャパシタＣｎ２の一方の端子が出力線ＯＵＴＬに接続されている。また、強誘電体キャパシタＣｎ１，Ｃｎ２の他方の各端子は、ポンプ線ＰＵＭＰｎに共通接続されている。
【００２７】
次に、インバータ６、７の電源を制御する電源制御回路１０の構成について、図３を参照して説明する。
この電源制御回路１０は、図３に示すように、インバータ１１と、Ｐ型のＭＯＳトランジスタ１２と、Ｎ型のＭＯＳトランジスタ１３とからなる。そして、この電源制御回路１０は、イネーブルパワー信号ＥＮＢＰにより、ＭＯＳトランジスタＱ１２、１３が同時にオンすると、電源電圧線ＰＷＲＨを介してインバータ６、７に電源電圧ＶＤＤが供給され、ＭＯＳトランジスタＱ１２、１３が同時にオフすると、電源電圧ＶＤＤの供給が停止されるようになっている。
【００２８】
このように、インバータ６、７の電源のオンオフを制御するのは、後述のように、ＦｅＲＡＭセル５−０〜５−ｎからデータを読み出すときに、オフにする必要があるからである。
なお、電源制御回路１０は、図１に示す複数のメモリセルＭ００〜Ｍｎｎに個別に設けるようにしても良いが、その配置面積を減らすために、複数のメモリセルＭ００〜Ｍｎｎに共通に使用するのが好ましい。
【００２９】
次に、図１に示すＦｅＲＡＭ１の物理的な構造の概要について、図１、図２、および図１０〜図１２を参照して説明する。
このＦｅＲＡＭ１は、図１に示すようにメモリセルＭ００〜Ｍｎｎからなる。また、その各メモリセルＭ００〜Ｍｎｎは、図２に示すように、ＭＯＳトランジスタからなるＳＲＡＭセル４の部分と、強誘電体キャパシタからなるＦｅＲＡＭセル５−０〜５−ｎの部分と、を含んでいる。
【００３０】
そこで、ＦｅＲＡＭ１は、ＭＯＳトランジスタからなるＳＲＡＭセル４と、強誘電体キャパシタからなるＦｅＲＡＭセル５−０〜５−ｎとを異なる層に独立に形成させ、その両者を上下方向に重ねることにより、省スペース化、および実装の高密度化を図るようにした。
すなわち、ＦｅＲＡＭ１は、例えば半導体基板（図示せず）上に構成するが、図１０に示すように、ＳＲＡＭセル４を構成するＭＯＳトランジスタをＭＯＳ回路構成層３１に形成するとともに、ＦｅＲＡＭセル５−０〜５−ｎを構成する強誘電体キャパシタを強誘電体キャパシタ層３２に形成するようにした。そして、その両層は、対応するセル同士が対向する状態になるように上下に重ね合わせるようにし、重ね合わせたときに、その両層に形成される各セル同士を電気的に接続するようにした。
【００３１】
次に、強誘電体キャパシタ層３２に形成されるメモリセルＭ００〜Ｍｎｎの強誘電体キャパシタの構造の概略について、図１１、図１２を参照して説明する。
図１１は、メモリセルＭ００，Ｍ０１の強誘電体キャパシタの構造を示す斜視図である。図１２は、図１１に示すような構造からなるメモリセルＭ００〜Ｍｎｎの強誘電体キャパシタの全体のレイアウトを示す図である。
【００３２】
図１１に示すように、メモリセルＭ００，Ｍ０１の各ＦｅＲＡＭセル５−０〜５−ｎは、ポンプ線ＰＵＭＰ１，ＰＵＭＰ２・・・ＰＵＭＰｎを形成する平板状の導体３３−１，３３−２・・・３３−ｎと、ビット線ＢＬ０，ＸＢＬ０，ＢＬ１，ＸＢＬ１を形成する平板状の導体３４〜３７とから構成される。
すなわち、導体３３−１，３３−２・・・３３−ｎを、図１１に示すように、前後方向に所定間隔ごとに配列するとともに、導体３４、３５を導体３３−１，３３−２・・・３３−ｎの長さ方向と立体的に交差するように配列し、導体３４、３５と導体３３−１，３３−２・・・３３−ｎとが立体交差する各交差部分に、誘電体キャパシタＣ０１，Ｃ１１・・・をそれぞれ形成するようにした。
【００３３】
さらに、図１１に示すように、導体３６、３７を導体３４、３５と同様に配列し、導体３６、３７と導体３３−１，３３−２・・・３３−ｎとが立体交差する各交差部分に、誘電体キャパシタＣ０３，Ｃ１３・・・をそれぞれ形成するようにした。
そして、メモリセルＭ００は、ビット線ＢＬ０，ＸＢＬ０を形成する導体３４、３５の各一端側に、図１２に示すような接続端子４１、４２を設けるようにした。さらに、その接続端子４１、４２を、ＭＯＳ回路構成層３１に形成されるＳＲＡＭセル４の出力線ＯＵＴＨ，ＯＵＴＬを形成する導体に設けた接続端子（図示せず）と電気的に接続するようにした。他のメモリセルＭ０１〜Ｍｎｎについても、図１２に示すように、メモリセルＭ００と同様に接続するようにした。
【００３４】
次に、このような構成からなる第１実施形態では、ＦｅＲＡＭセル５−０〜５−ｎの強誘電体キャパシタＣ０１，Ｃ０２に供給する供給電圧として、第１の電圧である電源電圧ＶＤＤと第２の電圧である接地電圧との中間の電圧である中間電圧ＶＤＤ／２を利用するようにしたので、この場合の強誘電体キャパシタの印加電圧と電荷の関係について図４および図５を参照して説明する。
【００３５】
ここで、図５（Ａ）に示すように、強誘電体キャパシタの一端側の電圧をＶＡ、その他端側の電圧をＶＢとする。そして、電圧ＶＡを、図５（Ｂ）に示すように、電源電圧ＶＤＤと接地電圧（ＧＮＤ）の中間電圧ＶＤＤ／２、接地電圧、電源電圧ＶＤＤ、およびＶＤＤ／２の順序で変化させるものとする。一方、電圧ＶＢを、図５（Ｂ）に示すようにＶＤＤ／２に固定したままとする。
【００３６】
この状態で、分極方向として下向きを保持していた場合の動作を、図４のヒステリシス特性を用いて説明する。
図５（Ｂ）の期間Ｔ１では、強誘電体キャパシタの一端側の電圧ＶＡはＶＤＤ／２であり、その他端側の電圧ＶＢはＶＤＤ／２である。このため、強誘電体キャパシタの両端には電位差が生じていないので、分極量は残留分極点ａ１になる。
【００３７】
次に、図５（Ｂ）の期間Ｔ２では、強誘電体キャパシタの一端側の電圧ＶＡは０Ｖであり、その他端側の電圧ＶＢはＶＤＤ／２である。このため、強誘電体キャパシタの両端の電位差（ＶＡ−ＶＢ）は−ＶＤＤ／２になるので、分極量は残留分極点ａ１から点ａ２に移動する。
次に、図５（Ｂ）の期間Ｔ３では、強誘電体キャパシタの一端側の電圧ＶＡはＶＤＤであり、その他端側の電圧ＶＢはＶＤＤ／２である。このため、強誘電体キャパシタの両端の電位差（ＶＡ−ＶＢ）はＶＤＤ／２になるので、分極量は点ａ２から点ａ３に移動する。
【００３８】
次に、図５（Ｂ）の期間Ｔ４では、強誘電体キャパシタの一端側の電圧ＶＡはＶＤＤ／２であり、その他端側の電圧ＶＢはＶＤＤ／２である。このため、強誘電体キャパシタの両端に電位差は生じていないので、分極量は点ａ３から点ａ１に移動する。
同様に、強誘電体キャパシタの分極方向として上向きを保持していた場合の動作を、図４のヒステリシス特性を用いて説明する。
【００３９】
図５（Ｂ）の期間Ｔ１では、強誘電体キャパシタの一端側の電圧ＶＡはＶＤＤ／２であり、その他端側の電圧ＶＢはＶＤＤ／２である。このため、強誘電体キャパシタの両端には電位差が生じていないので、分極量は残留分極点ａ４になる。
次に、図５（Ｂ）の期間Ｔ２では、強誘電体キャパシタの一端側の電圧ＶＡは０Ｖであり、その他端側の電圧ＶＢはＶＤＤ／２である。このため、強誘電体キャパシタの両端の電位差（ＶＡ−ＶＢ）は−ＶＤＤ／２になるので、分極量は残留分極点ａ４から点ａ５に移動する。
【００４０】
次に、図５（Ｂ）の期間Ｔ３では、強誘電体キャパシタの一端側の電圧ＶＡはＶＤＤであり、その他端側の電圧ＶＢはＶＤＤ／２である。このため、強誘電体キャパシタの両端の電位差（ＶＡ−ＶＢ）はＶＤＤ／２になるので、分極量は点ａ５から点ａ６に移動する。
次に、図５（Ｂ）の期間Ｔ４では、強誘電体キャパシタの一端側の電圧ＶＡはＶＤＤ／２であり、その他端側の電圧ＶＢはＶＤＤ／２である。このため、強誘電体キャパシタの両端に電位差は生じていないので、分極量は点ａ６から点ａ４に移動する。
【００４１】
次に、第１実施形態に係るＦＰＧＡに搭載されるプログラム用のＦｅＲＡＭ１の動作例について、図６〜図８を参照して説明する。
まず、図２に示すメモリセルＭ００のＳＲＡＭセル４にデータを書き込み、その書き込んだデータをＦｅＲＡＭセル５−０に保持する場合の動作について、図６を参照して説明する。
【００４２】
ここで、電源投入時の各部の初期状態は重要ではないので、図６に示すように、ビット線ＢＬ０，ＸＢＬ０および出力線ＯＵＴＬ、ＯＵＴＨのデータは不定とし、他の部分の信号はＬレベル（ローレベル）にしている。また、この動作では、ＦｅＲＡＭセル５−０からのデータの読み出しも行わないので、制御信号ＰＲＥＧもＬレベルとする。
いま、図６に示すように、時刻ｔ１において電源が投入されて、電源電圧ＶＤＤが立ち上がると、ポンプ線ＰＵＭＰ１，ＰＵＭＰ２・・・ＰＵＭＰｎの各電圧をＶＤＤ／２にする。これは、強誘電体キャパシタにＣ０１，Ｃ０２・・・に保持した分極方向のデータを破壊しないためである。
【００４３】
すなわち、時刻ｔ２において、イネーブルパワー信号ＥＮＢＰがＨレベル（ハイレベル）に立ち上がると、図３に示すＭＯＳトランジスタ１２がオンして、電源電圧ＶＤＤが電源電圧線ＰＷＲＨを介してインバータ６、７に供給され、インバータ６、７を動作状態にする。このとき、出力線ＯＵＴＨ，ＯＵＴＬの出力は不定であるが、ＨまたはＬレベルの電位になる。ここで、ポンプ線ＰＵＭＰ１，ＰＵＭＰ２・・・ＰＵＭＰｎの各電圧がＶＤＤ／２でないときには、図４および図５から明らかなように、分極方向のデータの書き込みを行ってしまう。そこで、これを防ぐために、イネーブルパワー信号ＥＮＢＰをＨレベルにする前に、ポンプ線ＰＵＭＰ１，ＰＵＭＰ２・・・ＰＵＭＰｎの各電圧をＶＤＤ／２にしておくようにした。
【００４４】
時刻ｔ２では、上記のようにインバータ６、７は動作可能となるが、このときの出力線ＯＵＴＨ，ＯＵＴＬの出力は不定である。
次に、書き込みデータＤｉｎ０をＳＲＡＭセル４に書き込む。ここでは、書き込みデータＤｉｎ０としてＨレベルを書き込むので、時刻ｔ３において、書き込みデータＤｉｎ０をＨレベルにする。その後、時刻ｔ４において、イネーブル信号ＥＮＢＡをＨレベルにし、差動変換器２−０をアクティブの状態にする。
【００４５】
ここで、差動変換器２−０は、入力としてＨレベルが入力されると、＋出力端子からはＨレベルが出力され、−出力端子からはＬレベルが出力されるようになっている。この結果、図６に示すように、ビット線ＢＬ０はＨレベル、ビット線ＸＢＬ０はＬレベルとなる。
次に、時刻ｔ５において、ワード線ＷＬ０をＨレベルとするので、ＭＯＳトランジスタ８、９がオンとなる。この結果、ビット線ＢＬ０と出力線ＯＵＴＨが接続され、ビット線ＸＢＬ０と出力線ＯＵＴＬが接続される。
【００４６】
ここで、差動変換器２−０は、インバータ６、７のよりも、出力インピーダンスが低い（ドライブ能力が高い）ように設計されている。このため、差動変換器２−０の出力により、出力線ＯＵＴＨ側はＨレベル、出力線ＯＵＴＬ側はＬレベルとなる（図６参照）。
その後、時刻ｔ６においてワード線ＷＬ０をＨレベルからＬレベルとし、時刻ｔ７においてイネーブル信号ＥＮＢＡをＨレベルからＬレベルとする。
【００４７】
ここで、ワード線ＷＬ０をＬレベルにさせ、ビット線ＢＬ０と出力線ＯＵＴＨを切断するとともに、ビット線ＸＢＬ０と出力線ＯＵＴＬを切断しても、互いに逆接続されるインバータ６、７はデータを保持しているので、出力線ＯＵＴＨはＨレベルを保持し、出力線ＯＵＴＬはＬレベルを保持する。この状態は、ＳＲＡＭセル４にデータを新たに書き換えるか、または電源がオフとならない限り維持される。
【００４８】
その後、時刻ｔ８において、書き込みデータＤｉｎ０をＨレベルからＬレベルに変化させる。
次に、時刻ｔ３から時刻８の期間Ｔ１にＳＲＡＭセル４に書き込まれたデータを、ＦｅＲＡＭセル５−０に格納（保管）しておくことにより、ＦＰＧＡ内に回路を構築できるので、そのＦｅＲＡＭセル５−０へのデータの格納動作について以下に説明する。
【００４９】
この場合には、図６に示すように、ポンプ線ＰＵＭＰ１の電圧を、時刻ｔ９に中間電位（ＶＤＤ／２）から接地電圧（ＧＮＤ）に変化させ、時刻ｔ１０に接地電圧から電源電圧ＶＤＤに変化させ、時刻ｔ１１に電源電圧ＶＤＤから中間電位（ＶＤＤ／２）に変化させる。
この結果、図２に示す強誘電体キャパシタＣ０１，Ｃ０２の分極方向は、図６に示すようになってデータが格納されるので、以下にこの分極方向について説明する。
【００５０】
ここで、強誘電体キャパシタＣ０１、Ｃ０２の分極方向は、図６に示すように矢印で示すものとし、矢印の向きはＨレベルからＬレベルの方向に一致するものとする。
例えば、図２において、出力線ＯＵＴＨの出力がＨレベルで、ポンプ線ＰＵＭＰ１の電圧がＬレベルのときに、強誘電体キャパシタＣ０１の分極方向を下向きの矢印「↓」とし、出力線ＯＵＴＨの出力がＬレベルで、ポンプ線ＰＵＭＰ１の電圧がＨレベルのときに、強誘電体キャパシタＣ０１の分極方向を上向きの矢印「↑」とする。
【００５１】
また、図２において、出力線ＯＵＴＬの出力がＨレベルで、ポンプ線ＰＵＭＰ１の電圧がＬレベルのときに、強誘電体キャパシタＣ０２の分極方向を下向きの矢印「↓」とし、出力線ＯＵＴＬの出力がＬレベルで、ポンプ線ＰＵＭＰ１の電圧がＨレベルのときに、強誘電体キャパシタＣ０２の分極方向を上向きの矢印「↑」とする。
以上の条件の下で、図６の期間Ｔ２における強誘電体キャパシタＣ０１，Ｃ０２の分極方向の書き込みを見ていく。
【００５２】
まず、時刻ｔ９〜時刻ｔ１０において、ポンプ線ＰＵＭＰ１の電圧をＬレベル（接地電位）にした場合について検討する。
この場合には、出力線ＯＵＴＨの電圧が電源電圧ＶＤＤで、ポンプ線ＰＵＭＰ１の電圧が接地電位であるので、強誘電体キャパシタＣ０１には、「１」のデータとして下向きの分極方向が書き込まれる。また、出力線ＯＵＴＬの電圧が接地電位で、ポンプ線ＰＵＭＰ１の電圧が接地電位であるので、強誘電体キャパシタＣ０２の分極方向は不定のままである。
【００５３】
次に、時刻ｔ１０〜時刻ｔ１１において、ポンプ線ＰＵＭＰ１の電圧を電源電圧ＶＤＤ（Ｈレベル）にした場合について検討する。
この場合には、出力線ＯＵＴＨの電圧が電源電圧ＶＤＤで、ポンプ線ＰＵＭＰ１の電圧が電源電圧ＶＤＤであるので、強誘電体キャパシタＣ０１は変化がなく前の状態を維持するので、「１」のデータとして分極方向は下向きのままである。また、出力線ＯＵＴＬの電圧が接地電位で、ポンプ線ＰＵＭＰ１の電圧が電源電圧ＶＤＤであるので、強誘電体キャパシタＣ０２には、「１」のデータとして上向きの分極方向が書き込まれる。
【００５４】
次に、時刻ｔ１１以後においては、ポンプ線ＰＵＭＰ１の電圧を中間電位（ＶＤＤ／２）にした場合について検討する。
この場合には、強誘電体キャパシタＣ０１にはＶＤＤ／２の電圧が印加され、強誘電体キャパシタＣ０２には−ＶＤＤ／２の電圧が印加される。しかし、図４および図５の説明により明らかのように、各分極方向は変化しない。
【００５５】
以上の説明により、ポンプ信号ＰＵＭＰ１を電圧を、中間電圧（ＶＤＤ／２）から接地電位、電源電圧ＶＤＤ、および中間電圧（ＶＤＤ／２）の順序で変化させることにより、強誘電体キャパシタＣ０１，Ｃ０２に分極方向を書き込むことができる。
このような動作により、強誘電体キャパシタＣ０１、Ｃ０２に分極が残り、データの保存が完了する。この分極の方向は電源がオフされても残るので、メモリセルＭ００は、不揮発性ＲＡＭとなる。
【００５６】
ここで、図６では、ＦｅＲＡＭ５−０に「１」のデータを書き込む場合であり、そのデータ「１」は書き込み後には、強誘電体キャパシタＣ０１に下向きの分極方向で保持され、強誘電体キャパシタＣ０２に上向きの分極方向で保持される。
同様に、ＦｅＲＡＭ５−０に「０」のデータを書き込む場合には、そのデータ「０」は書き込み後には、強誘電体キャパシタＣ０１に上向きの分極方向で保持され、強誘電体キャパシタＣ０２に下向きの分極方向で保持される。
【００５７】
なお、以上の説明は、ＦｅＲＡＭセル５−０へのデータの格納動作であるが、他のＦｅＲＡＭセル５−１〜５−ｎについても同様な動作により所望のデータを格納することができる。
次に、上記のように、メモリセルＭ００のＳＲＡＭセル４にデータを書き込み、その書き込んだデータをＦｅＲＡＭセル５−０に保持したのち、ＳＲＡＭセル４に書き込んだデータを外部に読み出してチェックする場合の動作について、図７を参照して説明する。
【００５８】
このときには、インバータ６、７からなるフリップフロップにデータが格納されており、出力線ＯＵＴＨはＨレベル、出力線ＯＵＴＬはＬレベルとする。また、メモリセルＭ００の各部の状態は、図７に示すものとする。
図７に示すように、時刻ｔ１においてワード線ＷＬ０をＨレベルにすると、ＭＯＳトランジスタ８、９がいずれもオンとなる。この結果、ビット線ＢＬ０と出力線ＯＵＴＨが接続され、ビット線ＸＢＬ０と出力線ＯＵＴＬが接続されるので、出力線ＯＵＴＨと出力線ＯＵＴＬの各電位が、ビット線ＢＬ０とビット線ＸＢＬ０に伝達される。
【００５９】
このため、時刻ｔ１〜ｔ２の期間Ｔ１において、図１に示す差動アンプ３−０は、ビット線ＢＬ０とビット線ＸＢＬ０との電位差を検出し、それに応じた出力データＤｏｕｔ０を読み出す。その後、時刻ｔ２にワード線ＷＬ０をＨレベルからＬレベルにすると、読み出し動作を終了する。
ここで、データの高速な読み出しのために、予め制御信号ＰＲＥＧをＨレベル、すなわちビット線ＢＬ０とビット線ＸＢＬ０をＬレベルにしておき、その後にワード線ＷＬ０をＨレベルにするようにしても良い。なお、このときには、ワード線ＷＬ０をＨレベルにする直前に、制御信号ＰＲＥＧをＨレベルからＬレベルにするようにしてもかまわない。
【００６０】
次に、上記のように、メモリセルＭ００のＦｅＲＡＭセル５−０に保持させたデータを、出力線ＯＵＴＨ、ＯＵＴＬに読み出す場合の動作について、図８を参照して説明する。このときの各部の信号の設定と状態は、図８に示す通りである。
ここで、図８に示す制御では、ポンプ線ＰＵＭＰ１の電圧制御については、図示のように「ａ」、「ｂ」、「ｃ」の場合があり、これらの差異については後述する。
【００６１】
これらの３つの電圧制御には共通点があるので、以下の説明では「ａ」の場合について主に説明し、必要に応じて「ｂ」、「ｃ」の場合について説明する。また、上記の３つのポンプ線ＰＵＭＰ１の電圧制御に対応して、強誘電体キャパシタＣ０１，Ｃ０２の分極方向は図示のように「ａ」、「ｂ」、「ｃ」のようになる。
図８において、図１に示す差動変換器２−０に供給されるイネーブル信号ＥＮＢＡはＬレベルであるので、差動変換器２−０の出力はオフ（ハイインピーダンス状態）である。また、書き込みデータＤｉｎ０はＬレベルである。
【００６２】
なお、上記のように差動変換器２−０の出力はオフであり、他の回路に影響を与えることはないので、書き込みデータＤｉｎ０は、Ｈレベルであっても良い。
この例では、ＦｅＲＡＭセル５−０の強誘電体キャパシタＣ０１，Ｃ０２に記憶されるデータの読み出しと再書き込みとを行うので、図８に示すように、ポンプ線ＰＵＭＰ１線の電圧のみを変化させ、他のポンプ線ＰＵＭＰ２〜ＰＵＭＰｎの電圧は中間電圧（ＶＤＤ／２）に固定させておく。
【００６３】
まず、期間Ｔ１（時刻ｔ１〜時刻ｔ４）に、強誘電体キャパシタＣ０１，Ｃ０２からのデータ読み出しの準備を行うので、この準備について図８を参照して説明する。
図８に示すように、時刻ｔ１では、イネーブルパワー信号ＥＮＢＰをＨレベルからＬレベルにさせるので、電源電圧ＶＤＤのインバータ６、７への供給が停止されて、インバータ６、７がオフの状態になる。この状態は、時刻ｔ５まで継続される。
【００６４】
また、時刻ｔ１では、制御信号ＰＲＥＧをＬレベルからＨレベルに変化させるので、ＭＯＳトランジスタＱ０、Ｑ０’がいずれもオンになる。この結果、ビット線ＢＬ０およびビット線ＸＢＬ０はいずれも接地され、Ｌレベルとなる。この状態は、時刻ｔ４まで継続される。
さらに、時刻ｔ１では、ワード線ＷＬ０をＬレベルとするので、ＭＯＳトランジスタ８、９がいずれもオフである。この結果、ビット線ＢＬ０と出力線ＯＵＴＨ、およびビット線ＸＢＬ０と出力線ＯＵＴＬは、いずれも接続されていない状態となる。この状態は、時刻ｔ２まで継続される。
【００６５】
また、時刻ｔ１では、ポンプ線ＰＵＭＰ１の電圧を中間電圧（ＶＤＤ／２）とする。この状態は、時刻ｔ２まで継続される。
次に、時刻ｔ２では、図８に示すように、ワード線ＷＬ０をＬレベルからＨレベルに変化させるので、ＭＯＳトランジスタ８、９がいずれもオンとなる。この結果、ビット線ＢＬ０と出力線ＯＵＴＨ、およびビット線ＸＢＬ０と出力線ＯＵＴＬは、いずれも接続されて、その電位がＬレベルとなる。この状態は、時刻ｔ４まで維持される。
【００６６】
また、時刻ｔ２では、ポンプ線ＰＵＭＰ１の電圧が中間電圧（ＶＤＤ／２）から接地電位（０Ｖ）に変化する。この接地電位は、時刻ｔ４まで継続される。
以上説明したように、時刻ｔ１〜時刻ｔ４の期間Ｔ１は、強誘電体キャパシタＣ０１，Ｃ０２からのデータ読み出しのための準備段階である。これは、出力線ＯＵＴＨ，ＯＵＴＬの各電圧を接地電圧に保った状態とし、この状態でハイインピーダンス（高抵抗）状態にするためであり、さらに、ポンプ線ＰＵＭＰ１の電圧を接地電圧にするためである。
【００６７】
次に、期間Ｔ２（時刻ｔ４〜時刻ｔ６）では、強誘電体キャパシタＣ０１，Ｃ０２からのデータの読み出しを行うので、このデータの読み出し動作について図８を参照して説明する。
図８に示すように、時刻ｔ４では、イネーブルパワー信号ＥＮＢＰがＬレベルであるので、電源電圧ＶＤＤのインバータ６、７への供給が停止されて、インバータ６、７がオフの状態にある。
【００６８】
また、時刻ｔ４では、制御信号ＰＲＥＧがＨレベルからＬレベルに変化するので、ＭＯＳトランジスタＱ０、Ｑ０’がいずれもオフになる。この結果、ビット線ＢＬ０およびビット線ＸＢＬ０はいずれも接地されていない状態となる。
ここで、制御信号ＰＲＥＧは、時刻ｔ４においてＨレベルのままでも動作上問題はないが、ここではＬレベルにさせている。これは、出力線ＯＵＴＬと出力線ＯＵＴに存在する寄生容量を小さくするためであり、図２において、ＭＯＳトランジスタ８、９のオフ時における容量を小さくできる。
【００６９】
すなわち、制御信号ＰＲＥＧがＨレベルのときには、ビット線ＢＬ０およびビット線ＸＢＬ０はいずれも接地電位となり、ＭＯＳトランジスタ８、９のオフ時の容量がそのままビット線ＢＬ０とビット線ＸＢＬ０に加わることになる。しかし、制御信号ＰＲＥＧがＬレベルのときには、ビット線ＢＬ０とビット線ＸＢＬ０の寄生容量がＭＯＳトランジスタ８、９のオフ時の容量にグランドに対して直列に加わる。このため、ビット線ＢＬ０とビット線ＸＢＬ０に加わる容量は、小さくなるからである。
【００７０】
このように容量が小さくなることによって、強誘電体キャパシタＣ０１，Ｃ０２から出力される電荷に対する電圧変動幅が大きくなるので、データの検出が容易になる。
また、時刻ｔ４では、ポンプ線ＰＵＭＰ１の電圧が、接地電位（０Ｖ）から電源電圧ＶＤＤに変化する。このため、出力線ＯＵＴＬ，ＯＵＴＨの各電圧は、図８のように変化する。
【００７１】
次に、出力線ＯＵＴＬ，ＯＵＴＨの各出力電圧の変化について、図９を参照しながら説明する。
図９（ａ）に示すように、図２の回路の出力線ＯＵＴＨ、出力線ＯＵＴＬには、各パターンやＭＯＳトランジスタ８、９等による浮遊容量がグランドに対して存在する。また、出力線ＯＵＴＨの浮遊容量と、出力線ＯＵＴＬの浮遊容量とが同じ容量値Ｃ１になるように設計されている。この浮遊容量Ｃ１は、回路動作に最適化された値になっている。
【００７２】
図９は、図８の時刻ｔ４〜ｔ５の期間のときの強誘電体キャパシタＣ０１，Ｃ０２のそれぞれの等価回路である。
図８の時刻ｔ４〜ｔ５の期間の動作のときには、強誘電体キャパシタＣは図９（ａ）に示す状態になり、ポンプ線ＰＵＭＰをＨレベルにし、出力線ＯＵＴからデータを出力するようにしている。ここで、出力線ＯＵＴのレベル（電圧値）は、ポンプ線ＰＵＭＰの電圧を強誘電体キャパシタＣとキャパシタＣ１の各容量値で分割した値になる。
【００７３】
このときの出力線ＯＵＴの電圧レベルの変化ΔＶは、強誘電体キャパシタＣの分極方向の変化に依存する。これは、分極方向の変化がある場合とない場合では、強誘電体キャパシタＣから出力される電荷の量に違いがあるからである。すなわち、強誘電体キャパシタＣからの出力される電荷量は、分極方向に大きな変化があるときには多く、その変化がないときに少ない。このため、出力線ＯＵＴの電圧レベルは以下のようになる。
【００７４】
図９（ｂ）は強誘電体キャパシタＣに分極方向の変化がない場合を示し、このときの時間と出力線ＯＵＴの電圧との関係は、強誘電体キャパシタＣから出力される電荷の量が少ないので、図９（ｃ）に示すようになる。
図９（ｄ）は強誘電体キャパシタＣに分極方向の変化がある場合を示し、このときの時間と出力線ＯＵＴの電圧との関係は、強誘電体キャパシタＣから出力される電荷の量が多いので、図９（ｅ）に示すようになる。
【００７５】
図９（ｃ）（ｅ）からわかるように、強誘電体キャパシタＣの分極方向に変化がある場合とない場合では、その出力線ＯＵＴには電圧差がΔＶあるので、これを利用して、図２のインバータ６とインバータ７により信号を取り出すことができる。
図８に示すように、強誘電体キャパシタＣ０１には下向きの分極方向のデータが、強誘電体キャパシタＣ０２には上向きの分極方向データが書き込まれており、これは、「１」のデータが書き込まれていることになる。
【００７６】
ここで、上記の図９の説明を参考にして、図８の時刻ｔ４〜ｔ５の期間における出力線ＯＵＴＨと出力線ＯＵＴＬの各電圧の変化を考える。
その期間では、ポンプ線ＰＵＭＰ１の電圧が電源電圧ＶＤＤになるので、強誘電体キャパシタＣ０１，Ｃ０２は、ポンプ線ＰＵＭＰ１側の電極の電圧が電源電圧ＶＤＤとなって、その分極方向はともに上向きとなる。
【００７７】
すなわち、強誘電体キャパシタＣ０１の分極方向は下向きから上向きに変化し、その分極方向が逆向きとなるので、図９（ｄ）に示すようになり、出力線ＯＵＴＨの出力電圧は図９（ｅ）に示すように高い電圧が出力される。
一方、強誘電体キャパシタＣ０２の分極方向は上向きから上向きに変化し、その分極方向に変化がないので、図９（ｂ）に示すようになり、出力線ＯＵＴＨの出力電圧は図９（ｃ）に示すように低い電圧が出力される。
【００７８】
従って、時刻ｔ４〜ｔ５の期間では、出力線ＯＵＴＨと出力線ＯＵＴＬの各出力電圧は図８に示すようになる。
次に、図８に示すように、時刻ｔ５では、イネーブルパワー信号ＥＮＢＰがＬレベルからＨレベルに変化するので、電源電圧ＶＤＤがインバータ６、７へ供給されて、インバータ６、７がオンの状態になる。
【００７９】
また、時刻ｔ５では、ポンプ線ＰＵＭＰ１の電圧が、電源電圧ＶＤＤから中間電圧（ＶＤＤ／２）に変化する。
このように、時刻ｔ５では、インバータ６、７が動作状態になり、この互いに逆接続されるインバータ６、７がアンプとして動作し、出力線ＯＵＴＨの出力電圧と出力線ＯＵＴＬの出力電圧との差をさらに広げる。このため、図８に示すように、出力線ＯＵＴＨの出力電圧をＨレベルにし、出力線ＯＵＴＬの出力電圧をＬレベルにする。
【００８０】
以上のように、期間Ｔ２では、強誘電体キャパシタＣ０１，Ｃ０２の分極方向のデータの読み出しを行っていることになる。
次に、期間Ｔ３（時刻ｔ６〜時刻ｔ８）では、強誘電体キャパシタＣ０１、強誘電体キャパシタＣ０２の順序でデータの再書き込みを行うので、この再書き込みの動作について説明する。
【００８１】
まず、時刻ｔ６〜時刻ｔ７の期間では、強誘電体キャパシタＣ０１に、下向きの分極方向データの再書き込みを行うので、この動作について説明する。
図８に示すように、時刻ｔ６では、ポンプ線ＰＵＭＰ１の電圧を、中間電圧（ＶＤＤ／２）から接地電圧に変化させる。ここで、時刻ｔ６〜時刻ｔ７の期間には、他の各部の状態は変化させない。
【００８２】
この状態で、強誘電体キャパシタＣ０１，Ｃ０２の両端の電圧（印加電圧）を考える。まず、強誘電体キャパシタＣ０１は、出力線ＯＵＴＨ側の電圧が電源電圧ＶＤＤであり、ポンプ線ＰＵＭＰ１側の電圧が接地電圧であるので、強誘電体キャパシタＣ０１の印加電圧はＶＤＤとなり、分極方向は下向きとなる。一方、強誘電体キャパシタＣ０２は、出力線ＯＵＴＬ側の電圧が接地電圧であり、ポンプ線ＰＵＭＰ１側の電圧が接地電圧であるので、強誘電体キャパシタＣ０２の両端には電位差がなく、分極方向のデータは破壊されたままである。
【００８３】
次に、時刻ｔ７〜時刻ｔ８の期間では、強誘電体キャパシタＣ０２に、上向きの分極方向データの再書き込みを行うので、この動作について説明する。
図８に示すように、時刻ｔ７では、ポンプ線ＰＵＭＰ１の電圧を、接地電圧から電源電圧ＶＤＤに変化させる。ここで、時刻ｔ７〜時刻ｔ８の期間には、他の各部の状態は変化させない。
【００８４】
この状態で、強誘電体キャパシタＣ０１，Ｃ０２の印加電圧を考える。まず、強誘電体キャパシタＣ０１は、出力線ＯＵＴＨ側の電圧が電源電圧ＶＤＤであり、ポンプ線ＰＵＭＰ１側の電圧が電源電圧ＶＤＤであるので、強誘電体キャパシタＣ０１の両端には電位差がなく、分極方向は下向きのままとなる。一方、強誘電体キャパシタＣ０２は、出力線ＯＵＴＬ側の電圧が接地電圧であり、ポンプ線ＰＵＭＰ１側の電圧が電源電圧ＶＤＤになるので、強誘電体キャパシタＣ０２の印加電圧は−ＶＤＤとなり、その分極方向は上向きとなる。
【００８５】
このように、期間Ｔ３では、破壊されたデータの再書き込みを行い、その後は、強誘電体キャパシタＣ０１，Ｃ０２にその分極方向データが保持された状態になる。
以上の説明は、ポンプ線ＰＵＭＰ１の電圧制御が図８の「ａ」の場合である。しかし、図８に示す時刻ｔ５では、強誘電体キャパシタＣ０１，Ｃ０２からデータを読み出した後であるので、ポンプ線ＰＵＭＰ１の電圧は、電源電圧ＶＤＤ、接地電圧、または中間電圧（ＶＤＤ／２）のうちのいずれであっても、動作上の問題がない。
【００８６】
このため、強誘電体キャパシタＣ０１，Ｃ０２からデータの読み出し・再書き込みの場合のポンプ線ＰＵＭＰ１の電圧制御としては、上記の「ａ」の場合の制御の他に、「ｂ」や「ｃ」のような場合の制御が可能となる。
そこで、これらの３種類のポンプ線ＰＵＭＰ１の電圧制御について、図８を参照して説明する。
【００８７】
「ａ」の場合には、図８に示すように、ポンプ線ＰＵＭＰ１の電圧を、Ｌレベル（接地電圧：例えば０Ｖ）、Ｈレベル（電源電圧ＶＤＤ）、中間電圧（例えばＶＤＤ／２）、Ｌレベル、Ｈレベル、中間電圧の順序で変化させていく。
「ｂ」の場合には、図８に示すように、ポンプ線ＰＵＭＰ１の電圧を、Ｌレベル、Ｈレベル、Ｌレベル、Ｈレベル、中間電圧（ＶＤＤ／２）の順序で変化させていく。
【００８８】
「ｃ」の場合には、図８に示すように、ポンプ線ＰＵＭＰ１の電圧を、Ｌレベル、Ｈレベル、Ｌレベル、中間電圧（ＶＤＤ／２）の順序で変化させていく。
これらのポンプ線ＰＵＭＰ１の電圧制御は、時刻ｔ５までは同じである。そこで、ポンプ線ＰＵＭＰ１の電圧制御のうち、時刻ｔ５以後における「ｂ」および「ｃ」の場合の電圧制御について、「ａ」の場合の電圧制御と比較しながら説明する。
【００８９】
時刻ｔ５〜時刻ｔ６の期間では、「ａ」の場合の電圧制御においてはデータの確定を行うが、「ｂ」および「ｃ」の場合の電圧制御では、データの確定と分極方向の読み出しによって破壊された分極方向の再書き込み（片側）を行う。
すなわち、時刻ｔ５〜時刻ｔ６の期間では、「ｂ」の場合の制御では、ポンプ線ＰＵＭＰ１の電圧が接地電圧であるので、強誘電体キャパシタＣ０１に下向きの分極方向データの再書き込みを行う（図８の丸枠で囲んだ部分を参照）。一方、「ｃ」の場合の制御では、ポンプ線ＰＵＭＰ１の電圧が電源電圧ＶＤＤであるので、強誘電体キャパシタＣ０２に上向きの分極方向データの再書き込みを行う（図８の丸枠で囲んだ部分を参照）。
【００９０】
次に、時刻ｔ６〜時刻ｔ７の期間では、「ｂ」の場合の制御では、ポンプ線ＰＵＭＰ１の電圧が電源電圧ＶＤＤであるので、強誘電体キャパシタＣ０２に上向きの分極方向データの再書き込みを行う。一方、「ｃ」の場合の制御では、ポンプ線ＰＵＭＰ１の電圧が接地電圧であるので、強誘電体キャパシタＣ０１に下向きの分極方向データの再書き込みを行う。
【００９１】
以上の説明からわかるように、「ｂ」、「ｃ」の場合の電圧制御では、時刻ｔ５〜ｔ７の期間に、破壊されたデータの再書き込みを行い、時刻ｔ７以後は、強誘電体キャパシタＣ０１，Ｃ０２は分極方向データを保持したままラッチ状態になる。
次に、以上述べた「ａ」〜「ｃ」の場合の各電圧制御の利点について説明する。
「ａ」の場合の制御は、ポンプ線ＰＵＭＰ１の電圧を、Ｌレベル、Ｈレベル、中間電圧（ＶＤＤ／２）の順序で変化させ、これは図６の期間Ｔ２におけるデータの書き込み動作におけるポンプ線ＰＵＭＰ１の電圧制御に対応する。このため、このような動作をするシーケンス回路を構成すれば、データの書き込み・読み出し・再書き込みを同じ命令により動作させることができる。
【００９２】
「ｂ」の場合には、時刻ｔ４〜時刻ｔ７の期間で、強誘電体キャパシタからのデータの読み出し・再書き込みの動作を行うので、その動作を短時間で行うことができる。また、上記のように、ポンプ線ＰＵＭＰ１の電圧をＬレベル、Ｈレベルの順序で２回繰り返すので、Ｌレベル、Ｈレベルの順序で動作をするシーケンス回路を構成すれば、データの読み出し・再書き込みの際に同じ命令により動作させることができる。
【００９３】
「ｃ」の場合には、時刻ｔ４〜時刻ｔ７の期間で、強誘電体キャパシタからのデータの読み出し・再書き込みの動作を行うので、その動作を短時間で行うことができる。
以上説明したように、第１実施形態によれば、メモリセルＭ００〜Ｍｎｎの各ＦｅＲＡＭセル５−０、５−２・・・５−ｎを強誘電体キャパシタのみから構成するようにしたので（図２参照）、スイッチ素子であるトランジスタを各ＦｅＲＡＭセルから省略することができる。
【００９４】
また、第１実施形態では、ＦｅＲＡＭ１のメモリセルＭ００〜Ｍｎｎを、ＭＯＳトランジスタからなるＳＲＡＭセル４と、強誘電体キャパシタのみからなるＦｅＲＡＭセル５−０〜５−ｎとを異なる層に独立に形成させ（図１０参照）、その両者を上下方向に重ねるようにした。このため、省スペース化、および実装の高密度化を図ることができる。
また、メモリセルＭ００〜Ｍｎｎは、複数のＦｅＲＡＭセル５−０〜５−ｎを備えているので、複数のプログラムを書き込むことができ、１つのＦＰＧＡで複数の論理回路を構成してその使い分けができる。
【００９５】
従って、例えばこのＦＰＧＡを無線通信に使用する場合には、データの処理方法が違う通信を、１つのＦＰＧＡでプログラムを切り替えながらデータの処理をすることができる。また、そのプログラムの切り替えも高速にできる。
さらに、この第１実施形態では、メモリセルＭ００〜Ｍｎｎが、複数のＦｅＲＡＭセル５−０〜５−ｎを含むようにしたので、製品の仕様に対して、余分にＦｅＲＡＭセルを確保しておくようにすれば、不良メモリを良メモリに置き換えて仕様を満足することができる。このため、歩留りの改善となり、製品のコストダウンに寄与できる。
【００９６】
さらにまた、この第１実施形態では、メモリセルＭ００〜Ｍｎｎが、それぞれ複数のＦｅＲＡＭセル５−０〜５−ｎを含むようにしたので、その全てのＦｅＲＡＭセル５−０〜５−ｎに同一のデータを書き込み、ＦｅＲＡＭセル群（プログラム）毎にデータを比較し、同じであれば良品、違いがあるときには不良品と判断できる。
次に、第１実施形態に係るＦＰＧＡの使用方法の例について説明する。
【００９７】
まず、第１実施形態に係るＦＰＧＡの第１の使用方法について説明する。
この第１の使用方法は、複数のメモリセルＭ００〜Ｍｎｎに含まれる複数のＦｅＲＡＭセル５−０〜５−ｎのうち、例えばＦｅＲＡＭセル５−０にＦＰＧＡのプログラムを予め格納するとともに、ＦｅＲＡＭセル５−１にその同じプログラムをバックアップ用プログラムとして予め格納しておくものとする。
【００９８】
そして、ＦｅＲＡＭセル５−０に格納されるプログラムと、ＦｅＲＡＭセル５−１に格納されるバックアップ用プログラムとを随時または定期的に比較し、両者の内容が正しかい否かを判断する。
このようにすると、その判断の結果により適切処理ができ、ＦＰＧＡの信頼性を向上できる。
【００９９】
ここで、ＦＰＧＡを書き換え可能なハードウエアキーとして使用するような場合には、ＦｅＲＡＭセル５−１、５−２・・・などに２以上のバックアップ用プログラムを予め格納しておくようにする。
そして、ＦｅＲＡＭセル５−０に格納されるプログラムと、ＦｅＲＡＭセル５−１、５−２・・・・に格納される２以上のバックアップ用プログラムとそれぞれ比較し、多数決によりプログラムの内容が正しかい否かを決定する。
【０１００】
このようにすると、ＦＰＧＡを書き換え可能なハードウエアキーとして使用するような場合に、より高い信頼性を確保できる。
なお、第１の使用例の変形例として、複数のＦｅＲＡＭセル５−０〜５−ｎのうち、例えばＦｅＲＡＭセル５−０、５−１にＦＰＧＡの２種類類のプログラムというように、複数種類のプログラムを予め格納するとともに、ＦｅＲＡＭセル５−２、５−３にその同じ複数種類のプログラムを、バックアップ用プログラムとして予め格納しておくようにしてもよい。
【０１０１】
このようにすると、ＦＰＧＡで複数種類のプログラムを使用する場合に、上記と同様に使用できる上に、上記と同様な効果が得られる。
次に、第１実施形態に係るＦＰＧＡの第２の使用方法について説明する。
この第２の使用方法は、複数のメモリセルＭ００〜Ｍｎｎに含まれる複数のＦｅＲＡＭセル５−０〜５−ｎのうち、例えばＦｅＲＡＭセル５−０にＦＰＧＡのプログラムを予め格納するとともに、ＦｅＲＡＭセル５−１にその同じプログラムを予め格納しておくものとする。
【０１０２】
そして、ＦＰＧＡの使用時には、ＦｅＲＡＭセル５−０に格納されるプログラムと、ＦｅＲＡＭセル５−１に格納されるプログラムとを、例えば交互というように、所定の順序で読み出して使用するようにした。
このように、複数のＦｅＲＡＭセル５−０〜５−ｎのうちの２以上に、同一のプログラムを格納しておき、ＦＰＧＡの使用時に、その各プログラムを所定の順番に読み出して使用すれば、ＦｅＲＡＭの寿命を延ばすことができる。それは、強誘電体キャパシタは、その材料の特性上、使用回数とデータの保持時間に制限があるためである。
【０１０３】
なお、第２の使用例の変形例として、複数のＦｅＲＡＭセル５−０〜５−ｎのうち、例えばＦｅＲＡＭセル５−０、５−１にＦＰＧＡの２種類類のプログラムというように、複数種類のプログラムを予め格納するとともに、ＦｅＲＡＭセル５−２、５−３にその同じ複数種類のプログラムを予め格納しておくようにしてもよい。
このようにすると、ＦＰＧＡで複数種類のプログラムを使用する場合に、上記と同様に使用できる上に、上記と同様な効果が得られる。
【０１０４】
次に、本発明のＦＰＧＡの第２実施形態の構成について、図１３および図１４を参照して説明する。
この第２実施形態に係るＦＰＧＡは、第１実施形態に係るＦＰＧＡに搭載する図１に示すＦｅＲＡＭ１を、図１３に示すＦｅＲＡＭ２１に置き換えたものである。
第２実施形態に係るＦＰＧＡに搭載されるプログラム用のＦｅＲＡＭ２１は、図１３に示すように、複数のメモリセルＭＥ００〜ＭＥｎｎが２次元マトリクス状に配置され、そのメモリセルＭＥ００〜ＭＥｎｎに対応して、図中の縦方向にメモリセルＭＥ００〜ＭＥｎｎに対するデータの読み書きを行うためのビット線ＢＬ００〜ＢＬｎが配置され、かつ、図中の横方向にメモリセルＭＥ００〜ＭＥｎｎを選択するためのワード線ＷＬ０〜ＷＬｎが配置されている。
【０１０５】
ビット線ＢＬ００、ＢＬ１、・・・・ＢＬｎの各一端側は、対応する入力用のバッファ２２−０、２２−１、・・・・２２−ｎの各出力側にそれぞれ接続されている。また、ビット線ＢＬ００、ＢＬ１、・・・・ＢＬｎの各他端側は、対応する出力用のバッファ２３−０、２３−１、・・・・２３−ｎの各入力側にそれぞれ接続されている。
ワード線ＷＬ０は、メモリセルＭＥ００、ＭＥ０１・・・・ＭＥ０ｎを選択できるようになっている。ワード線ＷＬ１は、メモリセルＭＥ１０、ＭＥ１１・・・・ＭＥ１ｎを選択できるようになっている。同様に、ワード線ＷＬｎは、メモリセルＭＥｎ０、ＭＥｎ１・・・・ＭＥｎｎを選択できるようになっている。
【０１０６】
ビット線ＢＬ００、ＢＬ１、・・・・ＢＬｎは、対応するＭＯＳトランジスタＱ０、Ｑ１、・・・・Ｑｎを介して接地されるようになっている。すなわち、ビット線ＢＬ００、ＢＬ１、・・・・ＢＬｎは、ＭＯＳトランジスタＱ０、Ｑ１、・・・・Ｑｎのオン動作により、同時に接地されるようになっている。
このように構成されるＦｅＲＡＭ２１における複数のメモリセルＭＥ００〜ＭＥｎｎは、ＦＰＧＡ内に設けられている所望の論理回路を形成するための各スイッチ、またはＦＰＧＡ内に設けられているアンド回路やオア回路を用いて組み合わせ回路を形成するためのルックアップ・テーブルの保持データに対応する。
【０１０７】
次に、図１３に示すメモリセルＭＥ００〜ＭＥｎｎは同様に構成されるので、その一例としてメモリセルＭＥ００の構成について、図１４を参照して説明する。
メモリセルＭＥ００は、図１４に示すように、一点鎖線で囲まれたＳＲＡＭセル２４と、複数のＦｅＲＡＭセル５−０〜５−ｎとから構成されている。
また、メモリセルＭＥ００は、ＳＲＡＭセル２４に外部からデータをいったん書き込み、そのデータをＦｅＲＡＭセル５−０〜５−ｎのうちの１つに選択的に書き込んで保持できるようになっている。従って、ＦｅＲＡＭセル５−０〜５−ｎには、ＦＰＧＡに係るｎ個またはｎ種類のプログラムのデータを保持できるようになっている。
【０１０８】
さらに、メモリセルＭＥ００は、ＳＲＡＭセル２４に書き込んだデータを読み出すことができるとともに、ＦｅＲＡＭセル５−０〜５−ｎに保持されるデータのうちの１つを選択的に読み出すことができるようになっている。
また、メモリセルＭＥ００は、出力線ＯＵＴＨと出力線ＯＵＴＬとを同電位（接地電位）とするために、ビットラインＢＬ０がＭＯＳトランジスタＱ０を介して接地され、出力線ＯＵＴＬがＭＯＳトランジスタ２５を介して接地されるようになっている。また、ＭＯＳトランジスタＱ０とＭＯＳトランジスタ２５の各ゲートには、制御信号ＰＲＥＧが供給されるようになっている。
【０１０９】
このような構成により、ＭＯＳトランジスタＱ０とＭＯＳトランジスタ２５をオンにさせると、ＭＯＳトランジスタ８をオンにさせることを条件に、メモリセルＭＥ００の出力線ＯＵＴＨと出力線ＯＵＴＬの電位を同時に接地電位にできるのみならず、他のメモリセルＭＥ１０、ＭＥ２０・・・・ＭＥｎ０の出力線ＯＵＴＨと出力線ＯＵＴＬの電位を同時に接地電位にできる（図１３参照）。
【０１１０】
さらに詳述すると、ＳＲＡＭセル２４は、互いに逆接続されるインバータ６、７から構成されるフリップフロップと、このフリップフロップに対して読み書きを行うＮ型のＭＯＳトランジスタ８とで構成され、電源がオフにならなければ、１ビットのデータを保持できるようになっている。
このために、ビット線ＢＬ０にＭＯＳトランジスタ８が接続され、これにインバータ６が直列に接続されるとともに、インバー６にインバータ７が逆接続されている。また、ＭＯＳトランジスタ８ゲートは、ワード線ＷＬ０に接続されている。さらに、インバータ６、７の一方の共通接続部は出力線ＯＵＴＨに接続され、その他方の共通接続部は出力線ＯＵＴＬに接続されている。
【０１１１】
インバータ６、７は、電源電圧線ＰＷＲＨおよび接地電圧線ＰＷＲＬとで図３に示す電源制御回路１０と接続され、電源制御回路１０により電源がオンオフ制御するようになっている。
なお、ＦｅＲＡＭセル５−０〜５−ｎの構成は、出力線ＯＵＴＨがＭＯＳトランジスタＱ２５により接地される点を除けば、図２に示すＦｅＲＡＭセル５−０〜５−ｎの構成と同一であるので、その説明は省略する。
【０１１２】
次に、図１３に示す第２実施形態に係るＦｅＲＡＭ２１の物理的な構造の概要について、図１０〜図１２を参照して説明する。
このＦｅＲＡＭ２１は、図１３に示すようにメモリセルＭＥ００〜ＭＥｎｎからなる。また、その各メモリセルＭＥ００〜ＭＥｎｎは、図１４に示すように、ＭＯＳトランジスタからなるＳＲＡＭセル２４の部分と、強誘電体キャパシタのみからなるＦｅＲＡＭセル５−０〜５−ｎの部分と、を含んでいる。
【０１１３】
そこで、ＦｅＲＡＭ２１は、ＭＯＳトランジスタからなるＳＲＡＭセル２４と、強誘電体キャパシタのみからなるＦｅＲＡＭセル５−０〜５−ｎとを異なる層に独立に形成させ、その両者を上下方向に重ねることにより、省スペース化、および実装の高密度化を図るようにした。
すなわち、ＦｅＲＡＭ２１は、例えば半導体基板（図示せず）上に構成するが、図１０に示すように、ＳＲＡＭセル２４を構成するＭＯＳトランジスタをＭＯＳ回路構成層３１に形成するとともに、ＦｅＲＡＭセル５−０〜５−ｎを構成する強誘電体キャパシタ（図１４参照）を強誘電体キャパシタ層３２に形成するようにした。そして、その両層は、対応するセル同士が対向する状態となるように上下に重ね合わせるようにし、重ね合わせたときに、その両層に形成される各セル同士を電気的に接続するようにした。
【０１１４】
次に、強誘電体キャパシタ層３２に形成されるメモリセルＭＥ００〜ＭＥｎｎの強誘電体キャパシタの構造は、図１１、図１２に示す第１実施形態のメモリセルＭ００〜Ｍｎｎの強誘電体キャパシタの構造と同じであるので、その説明は省略する。
そして、メモリセルＭＥ００〜ＭＥｎｎでは、強誘電体キャパシタ層３２側に形成されるＦｅＲＡＭセル５−０〜５−ｎと、ＭＯＳ回路構成層３１側に形成されるＳＲＡＭセル２４とを電気的に接続するが、この接続は第１実施形態のメモリセルＭ００〜Ｍｎｎの場合と同様であるので、その説明は省略する。
【０１１５】
次に、このような構成からなる第２実施形態に係るＦＰＧＡに搭載されるプログラム用のＦｅＲＡＭ２１の動作例について、図１５〜図１７を参照して説明する。
まず、図１４に示すメモリセルＭＥ００のＳＲＡＭセル２４にデータを書き込み、その書き込んだデータをＦｅＲＡＭセル５−０に保持する場合の動作について、図１５を参照して説明する。
【０１１６】
ここで、電源投入時の各部の初期状態は重要ではないので、図１５に示すように、ビット線ＢＬ０、ＸＢＬ０および出力線ＯＵＴＬ、ＯＵＴＨのデータは不定とし、他の部分の信号はＬレベルにしている。また、この動作では、ＦｅＲＡＭセル５−０からのデータの読み出しも行わないので、制御信号ＰＲＥＧもＬレベルとする。
いま、図１５に示すように、時刻ｔ１において電源が投入されて、電源電圧ＶＤＤが立ち上がると、ポンプ線ＰＵＭＰ１，ＰＵＭＰ２・・・ＰＵＭＰｎの各電圧をＶＤＤ／２にする。これは、第１実施形態の場合と同様に、強誘電体キャパシタにＣ０１，Ｃ０２・・・に保持した分極方向のデータを破壊しないためである。
【０１１７】
次に、時刻ｔ２では、イネーブルパワー信号ＥＮＢＰがＨレベルに立ち上がるので、図３に示すＭＯＳトランジスタ１２がオンし、電源電圧ＶＤＤが電源電圧線ＰＷＲＨを介してインバータ６、７に供給され、インバータ６、７を動作状態になる。このとき、図１５に示すように、出力線ＯＵＴＨ，ＯＵＴＬの出力は不定である。
次に、書き込みデータＤｉｎ０をＳＲＡＭセル２４に書き込む。ここでは、書き込みデータＤｉｎ０としてＨレベルを書き込むので、時刻ｔ３において、書き込みデータＤｉｎ０をＨレベルにする。その後、時刻ｔ４において、イネーブル信号ＥＮＢＡをＨレベルにし、図１３に示すバッファ２２−０をアクティブの状態にする。
【０１１８】
次に、時刻ｔ５では、ワード線ＷＬ０をＨレベルとするので、ＭＯＳトランジスタ８がオンとなる。この結果、ビット線ＢＬ０と出力線ＯＵＴＨが接続される。
ここで、バッファ２２−０は、インバータ７よりも、出力インピーダンスが低い（ドライブ能力が高い）ように設計されているので、出力線ＯＵＴＨ側はＨレベル、出力線ＯＵＴＬ側はＬレベルとなる（図１５参照）。
【０１１９】
その後、時刻ｔ６においてワード線ＷＬ０をＨレベルからＬレベルとし、時刻ｔ７においてイネーブル信号ＥＮＢＡをＨレベルからＬレベルとする。
ここで、ワード線ＷＬ０をＬレベルにさせ、ビット線ＢＬ０と出力線ＯＵＴＨを切断しても、インバータ６、７は互いに逆接続されてデータを保持しているので、出力線ＯＵＴＨはＨレベルを保持し、出力線ＯＵＴＬはＬレベルを保持する。この状態は、ＳＲＡＭセル２４にデータを新たに書き換えるか、または電源がオフとならない限り維持される。
【０１２０】
その後、時刻ｔ８において、書き込みデータＤｉｎ０をＨレベルからＬレベルに変化させる。
次に、時刻ｔ３から時刻ｔ８までの期間Ｔ１にＳＲＡＭセル２４に書き込まれたデータを、ＦｅＲＡＭセル５−０である強誘電体キャパシタＣ０１，Ｃ０２に格納しておくことにより、ＦＰＧＡ内に回路を構築できるので、そのＦｅＲＡＭセル５−０へのデータの格納動作について以下に説明する。
【０１２１】
この場合には、図１５に示すように、ポンプ線ＰＵＭＰ１の電圧を、時刻ｔ９に中間電位（ＶＤＤ／２）から接地電位（ＧＮＤ）に変化させ、時刻ｔ１０に接地電位から電源電圧ＶＤＤに変化させ、時刻ｔ１１に電源電圧ＶＤＤから中間電位（ＶＤＤ／２）に変化させる。
この結果、図１４に示す強誘電体キャパシタＣ０１，Ｃ０２の分極方向は、図１５に示すようになってデータが格納されるので、以下にこの分極方向について説明する。
【０１２２】
まず、時刻ｔ９〜時刻ｔ１０では、出力線ＯＵＴＨの電圧が電源電圧ＶＤＤで、ポンプ線ＰＵＭＰ１の電圧が接地電位であるので、強誘電体キャパシタＣ０１には、「１」のデータとして下向きの分極方向が書き込まれる。また、このときには、出力線ＯＵＴＬの電圧が接地電位で、ポンプ線ＰＵＭＰ１の電圧が接地電位であるので、強誘電体キャパシタＣ０２の分極方向は不定のままである。
【０１２３】
次に、時刻ｔ１０〜時刻ｔ１１では、出力線ＯＵＴＨの電圧が電源電圧ＶＤＤで、ポンプ線ＰＵＭＰ１の電圧が電源電圧ＶＤＤであるので、強誘電体キャパシタＣ０１は変化がなく前の状態を維持するので、「１」のデータとして分極方向は下向きのままである。また、このときには、出力線ＯＵＴＬの電圧が接地電位で、ポンプ線ＰＵＭＰ１の電圧が電源電圧ＶＤＤであるので、強誘電体キャパシタＣ０２には、「１」のデータとして上向きの分極方向が書き込まれる。
【０１２４】
次に、時刻ｔ１１以後では、ポンプ線ＰＵＭＰ１の電圧が中間電位（ＶＤＤ／２）となる。この場合には、強誘電体キャパシタＣ０１にはＶＤＤ／２の電圧が印加され、強誘電体キャパシタＣ０２には−ＶＤＤ／２の電圧が印加されるが、図４および図５の説明により明らかのように、強誘電体キャパシタＣ０１，Ｃ０２の各分極方向は変化しない。
以上の説明により、ポンプ信号ＰＵＭＰ１を電圧を、中間電圧（ＶＤＤ／２）から接地電位、電源電圧ＶＤＤ、および中間電圧（ＶＤＤ／２）の順序で変化させることにより、強誘電体キャパシタＣ０１，Ｃ０２に分極方向を書き込むことができる。
【０１２５】
このような動作により、強誘電体キャパシタＣ０１、Ｃ０２に分極が残り、データの保存が完了する。この分極の方向は電源がオフされても残るので、メモリセルＭＥ００は、不揮発性ＲＡＭとなる。
ここで、図１５は、ＦｅＲＡＭセル５−０に「１」のデータを書き込む場合であり、そのデータ「１」は書き込み後には、強誘電体キャパシタＣ０１に下向きの分極方向で保持され、強誘電体キャパシタＣ０２に上向きの分極方向で保持される。
【０１２６】
同様に、ＦｅＲＡＭセル５−０に「０」のデータを書き込む場合には、そのデータ「０」は書き込み後には、強誘電体キャパシタＣ０１に上向きの分極方向で保持され、強誘電体キャパシタＣ０２に下向きの分極方向で保持される。
なお、以上の説明は、ＦｅＲＡＭセル５−０へのデータの格納動作であるが、他のＦｅＲＡＭセル５−１〜５−ｎについても同様な動作により所望のデータを格納することができる。
【０１２７】
次に、上記のように、メモリセルＭＥ００のＳＲＡＭセル２４にデータを書き込み、その書き込んだデータをＦｅＲＡＭセル５−０に保持したのち、ＳＲＡＭセル２４に書き込んだデータを外部に読み出してチェックする場合の動作について、図１６を参照して説明する。
このときには、インバータ６、７からなるフリップフロップにデータが格納されており、出力線ＯＵＴＨはＨレベル、出力線ＯＵＴＬはＬレベルとする。また、メモリセルＭＥ００の各部の状態は、図１６に示すものとする。
【０１２８】
図１６に示すように、時刻ｔ１においてワード線ＷＬ０をＨレベルにすると、ＭＯＳトランジスタ８がオンになる。この結果、ビット線ＢＬ０と出力線ＯＵＴＨが接続されるので、出力線ＯＵＴＨの電位がビット線ＢＬ０に伝達される。
このため、時刻ｔ１〜ｔ２の期間Ｔ１において、バッファ２３−０は出力線ＯＵＴＨの電位を出力する。その後、時刻ｔ２にワード線ＷＬ０をＨレベルからＬレベルにすると、ＳＲＡＭセル２４からのデータの読み出し動作を終了する。
【０１２９】
次に、上記のように、メモリセルＭＥ００のＦｅＲＡＭセル５−０に保持させたデータを、出力線ＯＵＴＨ、ＯＵＴＬに読み出す場合の動作について、図１７を参照して説明する。このときの各部の信号の設定と状態は、図１７に示す通りである。
ここで、図１７に示す制御では、ポンプ線ＰＵＭＰ１の電圧制御については、図示のように「ａ」、「ｂ」、「ｃ」の場合がある。この点は、第１実施形態のポンプ線ＰＵＭＰ１の電圧制御（図８参照）の場合と同様であり、以下の説明では「ａ」の場合について主に説明し、必要に応じて「ｂ」、「ｃ」の場合について説明する。
【０１３０】
図１７において、図１３に示すバッファ２２−０に供給されるイネーブル信号ＥＮＢＡはＬレベルであるので、バッファ２２−０の出力はオフ（ハイインピーダンス状態）である。また、書き込みデータＤｉｎ０はＬレベルである。
なお、上記のようにバッファ２２−０の出力はオフであり、他の回路に影響を与えることはないので、書き込みデータＤｉｎ０は、Ｈレベルであっても良い。
【０１３１】
この例では、図１４に示すＦｅＲＡＭセル５−０の強誘電体キャパシタＣ０１，Ｃ０２に記憶されるデータの読み出しと再書き込みとを行うので、図１７に示すように、ポンプ線ＰＵＭＰ１線の電圧のみを変化させ、他のポンプ線ＰＵＭＰ２〜ＰＵＭＰｎの電圧は中間電圧（ＶＤＤ／２）に固定させておく。
まず、期間Ｔ１（時刻ｔ０〜時刻ｔ４）に、強誘電体キャパシタＣ０１，Ｃ０２からのデータ読み出しの準備を行うので、この準備について図１７を参照して説明する。
【０１３２】
図１７に示すように、時刻ｔ０では、イネーブルパワー信号ＥＮＢＰをＨレベルからＬレベルにさせるので、電源電圧ＶＤＤのインバータ６、７への供給が停止されて、インバータ６、７がオフの状態になる。この状態は、時刻ｔ５まで継続される。
また、時刻ｔ０では、ワード線ＷＬ０をＬレベルとするので、ＭＯＳトランジスタ８がオフである。このため、ビット線ＢＬ０と出力線ＯＵＴＨが切断された状態であり、この状態は時刻ｔ２まで継続される。
【０１３３】
さらに、時刻ｔ０では、ポンプ線ＰＵＭＰ１の電圧を中間電圧（ＶＤＤ／２）とし、この状態は時刻ｔ２まで継続される。
次に、時刻ｔ１では、制御信号ＰＲＥＧをＬレベルからＨレベルに変化させるので、ＭＯＳトランジスタＱ０およびＭＯＳトランジスタ２５がオンになる。この結果、ビット線ＢＬ０および出力線ＯＵＴＬが接地されてＬレベルとなり、この状態は時刻ｔ４まで継続される。
【０１３４】
その後、時刻ｔ２では、図１７に示すように、ワード線ＷＬ０をＬレベルからＨレベルに変化させるので、ＭＯＳトランジスタ８がオンとなる。この結果、ビット線ＢＬ０と出力線ＯＵＴＨとが接続されて、その出力線ＯＵＴＨの電位がＬレベルとなり、この状態は時刻ｔ４まで維持される。
また、時刻ｔ２では、ポンプ線ＰＵＭＰ１の電圧を中間電圧（ＶＤＤ／２）から接地電位（０Ｖ）に変化させ、この接地電位は時刻ｔ４まで継続される。
【０１３５】
以上説明したように、時刻ｔ０〜時刻ｔ４の期間Ｔ１は、強誘電体キャパシタＣ０１，Ｃ０２からのデータ読み出しのための準備段階である。これは、出力線ＯＵＴＨ，ＯＵＴＬの各電圧を接地電位に保った状態とし、この状態でハイインピーダンス（高抵抗）状態にするためであり、さらに、ポンプ線ＰＵＭＰ１の電圧を接地電圧にするためである。
次に、期間Ｔ２（時刻ｔ４〜時刻ｔ６）では、強誘電体キャパシタＣ０１，Ｃ０２からのデータの読み出しを行うので、このデータの読み出し動作について図１７を参照して説明する。
【０１３６】
図１７に示すように、時刻ｔ４では、イネーブルパワー信号ＥＮＢＰがＬレベルであるので、電源電圧ＶＤＤのインバータ６、７への供給が停止されて、インバータ６、７がオフの状態になる。
また、時刻ｔ４では、制御信号ＰＲＥＧがＬレベルであるので、ＭＯＳトランジスタＱ０がオフである。このため、ビット線ＢＬ０は接地されていない状態である。
【０１３７】
さらに、時刻ｔ４では、ポンプ線ＰＵＭＰ１の電圧が、接地電位（０Ｖ）から電源電圧ＶＤＤに変化する。このため、時刻ｔ４〜時刻ｔ５の期間では、出力線ＯＵＴＬ，ＯＵＴＨの各電圧が図１７に示すように変化する。これは、図８に示す場合と同様であるので、その詳細な説明は省略する。
次に、図１７に示すように、時刻ｔ５では、イネーブルパワー信号ＥＮＢＰがＬレベルからＨレベルに変化するので、電源電圧ＶＤＤがインバータ６、７へ供給されて、インバータ６、７がオンの状態になる。
【０１３８】
また、時刻ｔ５では、ポンプ線ＰＵＭＰ１の電圧が、電源電圧ＶＤＤから中間電圧（ＶＤＤ／２）に変化する。
このように、時刻ｔ５では、インバータ６、７が動作状態になり、このインバータ６、７が互いに逆接続された回路が、アンプとして動作し、出力線ＯＵＴＨの出力電圧と出力線ＯＵＴＬの出力電圧との差をさらに広げる。このため、図１７に示すように、出力線ＯＵＴＨの出力電圧をＨレベルにし、出力線ＯＵＴＬの出力電圧をＬレベルにする。
【０１３９】
以上のように、期間Ｔ２では、強誘電体キャパシタＣ０１，Ｃ０２の分極方向のデータの読み出しを行っていることになる。
次に、期間Ｔ３（時刻ｔ６〜時刻ｔ８）では、強誘電体キャパシタＣ０１、強誘電体キャパシタＣ０２の順序でデータの再書き込みを行うので、この再書き込み動作について説明する。
【０１４０】
まず、時刻ｔ６〜時刻ｔ７の期間では、強誘電体キャパシタＣ０１に、下向きの分極方向データの再書き込みを行う。次に、時刻ｔ７〜時刻ｔ８の期間では、強誘電体キャパシタＣ０２に、上向きの分極方向データの再書き込みを行う。これらの動作は、第１実施形態の図８に示す動作と同様であるので、その説明は省略する。
以上の説明は、ポンプ線ＰＵＭＰ１の電圧制御が図１７の「ａ」の場合である。しかし、図１７に示す時刻ｔ５では、強誘電体キャパシタＣ０１，Ｃ０２からデータを読み出した後であるので、ポンプ線ＰＵＭＰ１の電圧は、電源電圧ＶＤＤ、接地電圧、または中間電圧（ＶＤＤ／２）のうちのいずれであっても、動作上の問題がない。
【０１４１】
このため、強誘電体キャパシタＣ０１，Ｃ０２からデータの読み出し・再書き込みの場合のポンプ線ＰＵＭＰ１の電圧制御としては、上記の「ａ」の場合の制御の他に、「ｂ」や「ｃ」のような場合の制御が可能となる。
ここで、「ｂ」や「ｃ」のような制御は、上記の第１実施形態の制御と同様であるので、その説明は省略する。
【０１４２】
以上説明したように、第２実施形態によれば、メモリセルＭＥ００〜ＭＥｎｎの各ＦｅＲＡＭセル５−０、５−２・・・５−ｎを強誘電体キャパシタのみから構成するようにしたので（図１４参照）、各ＦｅＲＡＭセル５−０、５−２・・・５−ｎからスイッチ素子であるトランジスタを省略できる。
また、第２実施形態では、ＦｅＲＡＭ２１のメモリセルＭＥ００〜ＭＥｎｎを、ＭＯＳトランジスタからなるＳＲＡＭセル２４と、強誘電体キャパシタのみからなるＦｅＲＡＭセル５−０〜５−ｎとを異なる層に独立に形成させ、その両者を上下方向に重ねるようにした。このため、省スペース化、および実装の高密度化を図ることができる。
【０１４３】
また、第２実施形態では、メモリセルＭＥ００〜ＭＥｎｎは、複数のＦｅＲＡＭセル５−０〜５−ｎを備えているので、複数のプログラムを書き込むことができ、１つのＦＰＧＡで複数の論理回路を構成してその使い分けができる。
さらに、この第２実施形態では、メモリセルＭＥ００〜ＭＥｎｎが、複数のＦｅＲＡＭセル５−０〜５−ｎを含むようにしたので、製品の仕様に対して、余分にＦｅＲＡＭセルを確保しておくようにすれば、不良メモリを良メモリに置き換えて仕様を満足することができる。このため、歩留りの改善となり、製品のコストダウンに寄与できる。
【０１４４】
さらにまた、この第２実施形態では、メモリセルＭＥ００〜ＭＥｎｎが、それぞれ複数のＦｅＲＡＭセル５−０〜５−ｎを含むようにしたので、その全てのＦｅＲＡＭセル５−０〜５−ｎに同一のデータを書き込み、ＦｅＲＡＭセル群（プログラム）毎にデータを比較し、同じであれば良品、違いがあるときには不良品と判断できる。
なお、第２実施形態に係るＦＰＧＡは、第１実施形態に係るＦＰＧＡの使用方法と同様の使用方法が適用できること勿論であり、その説明は重複するので、ここではその説明は省略する。
【図面の簡単な説明】
【０１４５】
【図１】本発明のＦＰＧＡの第１実施形態に搭載されるＦｅＲＡＭの構成を示す図である。
【図２】図１に示すＦｅＲＡＭのメモリセルの具体的な構成を示す回路図である。
【図３】図２に示すインバータの電源を制御する電源制御回路の回路図である。
【図４】図２に示す強誘電体キャパシタのヒステリス特性の一例を示す図である。
【図５】その強誘電体キャパシタの両端に供給する各電圧と分極方向との関係を説明する図である。
【図６】第１実施形態に係るＦｅＲＡＭのメモリセルにデータを書き込む場合の各部の波形例を示す波形図である。
【図７】第１実施形態に係るＦｅＲＡＭのメモリセル（ＳＲＡＭセル）からデータを読み出す場合の各部の波形例を示す図である。
【図８】第１実施形態に係るＦｅＲＡＭのメモリセル（強誘電体キャパシタ）からのデータの読み出し・再書き込みの場合の各部の波形例を示す図である。
【図９】強誘電体キャパシタからデータを読み出す場合にその動作を説明する説明図である。
【図１０】本発明のＦＰＧＡの第１実施形態に搭載されるＦｅＲＡＭの構造の概念を説明するための斜視図である。
【図１１】メモリセルの強誘電体キャパシタの構造を示す斜視図である。
【図１２】図１１に示すような構造からなる強誘電体キャパシタの全体のレイアウトを示す図である。
【図１３】本発明のＦＰＧＡの第２実施形態に搭載されるＦｅＲＡＭの構成を示す図である。
【図１４】図１３に示すＦｅＲＡＭのメモリセルの具体的な構成を示す回路図である。
【図１５】第２実施形態に係るＦｅＲＡＭのメモリセルにデータを書き込む場合の各部の波形例を示す波形図である。
【図１６】第２実施形態に係るＦｅＲＡＭのメモリセル（ＳＲＡＭセル）からデータを読み出す場合の各部の波形例を示す図である。
【図１７】第２実施形態に係るＦｅＲＡＭのメモリセル（強誘電体キャパシタ）からのデータの読み出し・再書き込みの場合の各部の波形例を示す図である。
【符号の説明】
【０１４６】
Ｍ００〜Ｍｎｎ、ＭＥ００〜ＭＥｎｎ・・・メモリセル、ＢＬ０、ＸＢＬ０、ＢＬ１、ＸＢＬ１・・・・ＢＬｎ、ＸＢＬｎ・・・ビット線、ＷＬ０〜ＷＬｎ・・・ワード線、Ｑ０、Ｑ０’、Ｑ１、Ｑ１’・・・・Ｑｎ、Ｑｎ’・・・ＭＯＳトランジスタ、１、２１・・・ＦｅＲＡＭ、４、２４・・・ＳＲＡＭセル、５−１〜５−ｎ・・・ＦｅＲＡＭセル、６、７・・インバータ、８、９・・・ＭＯＳトランジスタ、１０・・・電源制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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