(57)【要約】【課題】  簡易な構成で、安定したバースト送信が可能なディジタル変調器を提供する。【解決手段】  送信用スロットは、スプリアスの発生を抑えるために、通常送信区間を挟む先頭部分と末尾部分とに２シンボルのランプ処理区間を備える。変調信号は、図１（ａ）のゲート信号と乗算され、立上り／立下りが滑らかなバースト信号が出力される。ノーマルモードＮＯＲにおいて、ゲート信号は、２シンボルのランプ処理区間を過渡応答期間とするランプ波形である。このとき、過渡応答終了時点であるスタートシンボル（ＳＳ）の開始点において、変調精度に劣化が生じうる。このため、図１（ｂ）のように、ランプ波形の過渡応答期間をランプ処理区間の２シンボルよりも短くしたショートモードＳＨＴをさらに備える。ショートモードの過渡応答期間は、スプリアスと変調精度との相関を考慮して、およそ３／２シンボルを最適値とする。【選択図】        図１
2005109768.tif 000002
【特許請求の範囲】
【請求項１】
ディジタルのベースバンド信号を発生する上位プロセッサ手段と、
前記ベースバンド信号を連続する複数ビットごとに直並列変換する手段と、
前記連続する複数ビットごとに、直交する同相と直交位相とからなるシンボルマッピングデータを一意的に与えるマッピング手段と、
前記同相および直交位相のシンボルマッピングデータを帯域制限して、搬送波信号との乗算を時分割多重的に行ない、変調信号を生成するディジタルフィルタ手段と、
前記変調信号のバースト立上り区間と、前記変調信号を送信する通常送信区間と、前記変調信号のバースト立下り区間とのタイミングを検出する手段と、
前記バースト立上り区間および前記バースト立下り区間におけるランプ波形を記憶する手段と、
前記バースト立上り区間および前記バースト立下り区間におけるランプ波形と前記変調信号とを乗算する手段と、
前記乗算手段の出力をアナログの変調信号に変換する手段とを備え、
前記ランプ波形記憶手段は、前記バースト立上り区間および前記バースト立下り区間に対して、前記バースト立上り区間およびバースト立下り区間の範囲内のシンボル長を有する第１の過渡応答期間を与える第１のランプ波形と、前記バースト立上り区間およびバースト立下り区間の範囲内であり、前記第１の過渡応答期間とは互いに異なるシンボル長を有する第２の過渡応答期間を与える第２のランプ波形とを記憶し、
前記上位プロセッサ手段は、前記第１および第２の過渡応答期間のいずれかを選択する選択信号を発生する手段をさらに含み、
前記ランプ波形記憶手段は、前記タイミング検出手段からの検出信号と前記選択信号とに応じて、前記第１および第２のランプ波形を選択的に出力する、ディジタル変調器。
【請求項２】
前記ランプ波形記憶手段は、前記通常送信区間に対して、前記変調信号のゲインに相当する一定値を出力する手段をさらに含み、
前記通常送信区間を指示する前記検出信号に応じて、前記一定値を選択的に出力し、
前記乗算手段は、前記通常送信区間における前記一定値と前記変調信号とを乗算する、請求項１に記載のディジタル変調器。
【請求項３】
前記第１の過渡応答期間は、前記変調信号の先頭部分と末尾部分とに設けられる既知のランプ信号区間に等しいとし、前記第２の過渡応答期間は、前記既知のランプ信号区間よりも短いとする、請求項２に記載のディジタル変調器。
【請求項４】
前記タイミング検出手段は、前記変調信号のシンボル長をカウントするカウント手段を含み、前記カウント手段のカウント値に基づいて、前記バースト立上り区間と前記バースト立下り区間と前記通常送信区間とのタイミングを検出する、請求項３に記載のディジタル変調器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ディジタル変調器に関し、より特定的には、変調信号をバースト送信するディジタル変調器に関する。
【背景技術】
【０００２】
近年、急速に発達しつつある移動体通信システムでは、電波の周波数利用効率を高めるために、無線伝送路を複数のユーザがシェアリングして同時に通信を行なう多重接続が種々提案され、その一部は実用化されている。
【０００３】
例えば、ＰＨＳ（Personal Handyphone System）においては、伝送チャネルを分離する方法として、無線チャネルを時間で分離する時分割多重接続（Time Division Multiple Access：ＴＤＭＡ）が一般的に用いられている。
【０００４】
図１５は、４チャネル多重ＴＤＭＡ／ＴＤＤ（Time Division Multiple Access / Time Division Duplex）方式の送信タイミングを示す図である。図１５に示すように、１つの周波数を使用する時間（１フレーム）は、８つのタイムスロットに分割される。１スロットの長さは、６２５μｓｅｃで２４０ビットであり、１フレームの長さは、５ｍｓｅｃで、８スロットである。無線基地局（ＣＳ）から見て、前半４スロットＴＸ１〜ＴＸ４は、移動端末装置（ＰＳ）への送信用であり、後半４スロットＲＸ１〜ＲＸ４はＰＳからの受信用である。１つの送信用スロットＴＸと１つの受信用のスロットＲＸとを１組として、３組のスロットが３ユーザに対する通話チャネルに、残りの１組のスロットが制御チャネルにそれぞれ割当てられている。
【０００５】
この構成において、ＣＳからは、各ＰＳに対して５ｍｓｅｃ間の情報が６２５μｓｅｃでバースト信号として、図１５に示したタイミングで送信される。各ＰＳは、ＣＳからの信号を受信した時刻から２．５ｍｓｅｃ後に自局の送信情報を６２５μｓｅｃに圧縮し、バースト的に送信する。
【０００６】
ここで、送信情報をそのままバースト送信しようすると、送信信号の急峻な立上りによって、帯域外漏れ電力である、いわゆるスプリアスが大きくなり、送信信号の周波数帯域が広がってしまうという問題が生じる。このため、送信情報の送信の前後に一定のランプ期間を設け、このランプ期間において、送信信号が滑らかな包絡線にしたがって立上り、また立下るようにする方法が知られている（例えば、特許文献１，２参照）。この処理を、一般にランプ処理という。
【０００７】
図１６は、１送信用スロットにおけるランプ期間の割当と生成されるランプ波形の一例を説明するための図である。
【０００８】
図１６（ａ）を参照して、ＰＨＳのＴＤＭＡ／ＴＤＤフレームの１送信用スロットは、６２５μｓｅｃの長さを有し、伝送レート３８４ｋｂｉｔ／ｓｅｃで、２４０ビットのデータを伝送する。スロットの先頭部分には、４ビットのバースト立上りのランプビット（Ｒ）が設けられる。
【０００９】
さらに、スロットの末尾１６ビットには、１６ビットのガードビット（Ｇ）が設けられる。ガードビットは、同一ＣＳと通信する各ＣＳの同期制御、およびＣＳからの距離の違いから各ＣＳからの信号到達時間が異なることなどにより、ＣＳにおいてＰＳからのバースト信号が衝突しないために設けられた無送信区間である。図１６（ａ）に示すように、ガードビット（Ｇ）の先頭４ビットは、４ビットのバースト立下りのランプビット（Ｒ）に割当てられている。以下において、バースト立上りと立下りとに対応して配され、ランプ処理が実行される信号区間をランプ処理区間とも称する。
【００１０】
１スロットのうち、これらのランプビット（Ｒ）とガードビット（Ｇ）とを除く２２０ビット（図中の斜線部分に相当）の区間には、実際の送信内容を表わした変調信号が入力される。以下において、この区間を通常送信区間とも称する。例えば、通話用スロットの通常送信区間には、ＰＳからのバースト情報の開始を示すスタートシンボル（ＳＳ）と、ビット同期を確立するためのプリアンブル（ＰＲ）と、バースト信号のワード同期を確立するためのユニークワード（ＵＷ）と、データ（Ｉ）と、伝送品質を確認するための誤り検査用ビット（ＣＲＣ）とが含まれる。
【００１１】
図１６（ｂ）を参照して、ゲート信号は、送信信号のゲインを表わし、“０”と“１”との間を遷移する関数で与えられる。ゲート信号は、ランプ処理区間において、滑らかに増大または減少し、通常送信区間において、信号レベルを“１”に保持する。
【００１２】
バーストの立上りと立下りとに対応した４ビットのランプビット（Ｒ）には、ダミーデータを表わすベースバンド信号が入力され、該ベースバンド信号に基づいて図１６（ｃ）に示すようなランプ波形が出力される。このランプ波形は、図１６（ｂ）に示すゲート信号を、該ベースバンド信号に基づいて合成された変調信号に乗算することによって得られる。
【特許文献１】特公平９−２６７５４６８号公報
【特許文献２】特開平９−１５３９１９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
以上のように、ランプ処理を施すことによって、バースト信号は、滑らかな包絡線にしたがって立上り、または立下ることから、スプリアスの発生を抑えることができる。
【００１４】
ここで、バースト信号の立上りおよび立下りに伴なう過渡応答特性について述べる。
【００１５】
まず、バースト信号の立上りに伴なう過渡応答については、通話用スロットおよび制御用スロットのいずれにおいても、先頭のランプビット（Ｒ）と通常送信区間のスタートシンボル（ＳＳ）との境界点を過渡応答終了時点とし、スタートシンボル（ＳＳ）以降の通常送信区間の初期位相識別点とする。
【００１６】
次に、バースト信号の立下りに伴なう過渡応答については、通常送信区間の最終シンボルの誤り検査用ビット（ＣＲＣ）とガードビット（Ｇ）内のランプビット（Ｒ）との境界点を過渡応答開始時点とする。
【００１７】
ここで、バースト信号の立上りに伴なう過渡応答終了時点は、同時に初期位相識別点でもあることから、この時点でバースト信号は確実に過渡応答が終了していることが必要とされる。なぜなら、バースト信号の立上りが不完全であれば、初期位相の識別において、変調精度の劣化が起こりうるからである。
【００１８】
図１７は、変調精度を説明するためのベクトル図である。
【００１９】
変調精度は、周知のように、変調信号の品質を表わすものであり、図１７の位相平面において、実際の変調ベクトルと理想変調ベクトルとの差である誤差ベクトルの大きさで表現される。このベクトル誤差は、振幅誤差成分と位相誤差成分に分けられ、直交変調器の振幅／位相誤差とパワーアンプの非線形性等に起因する。ＰＨＳでは、ベクトル誤差が１２．５％以下であることが規格されている（ＲＣＲ  ＳＴＤ−２８）。
【００２０】
従来のディジタル変調器では、ランプ処理は、スプリアスの発生を抑えるのに有効である一方で、通常送信区間の変調精度を劣化させてしまう要因となることから、バースト信号を安定的に送信することが困難なものとなっていた。
【００２１】
それゆえ、この発明の目的は、簡易な構成で、安定したバースト送信が可能なディジタル変調器を提供することである。
【課題を解決するための手段】
【００２２】
この発明に従うディジタル変調器は、ディジタルのベースバンド信号を発生する上位プロセッサ手段と、ベースバンド信号を連続する複数ビットごとに直並列変換する手段と、連続する複数ビットごとに、直交する同相と直交位相とからなるシンボルマッピングデータを一意的に与えるマッピング手段と、同相および直交位相のシンボルマッピングデータを帯域制限して、搬送波信号との乗算を時分割多重的に行ない、変調信号を生成するディジタルフィルタ手段と、変調信号のバースト立上り区間と、変調信号を送信する通常送信区間と、変調信号のバースト立下り区間とのタイミングを検出する手段と、バースト立上り区間およびバースト立下り区間におけるランプ波形を記憶する手段と、バースト立上り区間およびバースト立下り区間におけるランプ波形と変調信号とを乗算する手段と、乗算手段の出力をアナログの変調信号に変換する手段とを備える。ランプ波形記憶手段は、バースト立上り区間および前記バースト立下り区間に対して、バースト立上り区間およびバースト立下り区間の範囲内のシンボル長を有する第１の過渡応答期間を与える第１のランプ波形と、バースト立上り区間およびバースト立下り区間の範囲内であり、第１の過渡応答期間とは互いに異なるシンボル長を有する第２の過渡応答期間を与える第２のランプ波形とを記憶する。上位プロセッサ手段は、第１および第２の過渡応答期間のいずれかを選択する選択信号を発生する手段をさらに含む。ランプ波形記憶手段は、タイミング検出手段からの検出信号と選択信号とに応じて、第１および第２のランプ波形を選択的に出力する。
【００２３】
好ましくは、ランプ波形記憶手段は、通常送信区間に対して、変調信号のゲインに相当する一定値を記憶する手段をさらに含み、通常送信区間を指示する検出信号に応じて、一定値を選択的に出力し、乗算手段は、通常送信区間における一定値と変調信号とを乗算する。
【００２４】
好ましくは、第１の過渡応答期間は、変調信号の先頭部分と末尾部分とに設けられる既知のランプ信号区間に等しいとし、第２の過渡応答期間は、既知のランプ信号区間よりも短いとする。
【００２５】
好ましくは、タイミング検出手段は、変調信号のシンボル長をカウントするカウント手段を含み、カウント手段のカウント値に基づいて、バースト立上り区間とバースト立下り区間と通常送信区間とのタイミングを検出する。
【発明の効果】
【００２６】
この発明によれば、スプリアスの発生を抑えるためのランプ処理によって生じうる変調精度の劣化を回避し、安定したバースト送信を実現することができる。
【００２７】
さらに、この発明に係るディジタル変調器は、従来のディジタル変調器にわずかな変更を加えた構成であることから、回路規模の増大を伴なうことなく、簡易に実現することができる。
【発明を実施するための最良の形態】
【００２８】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００２９】
［実施の形態］
図１は、この発明の動作原理を概念的に示す図である。なお、以下の実施の形態では、変調方式として、ＰＨＳ規格で定められるπ／４シフトＱＰＳＫ（Quadrature Phase Shift Keying）を用いる。π／４シフトＱＰＳＫでは、１シンボルは２ビットに相当する。
【００３０】
図１を参照して、送信用スロットは、先頭部分と図示しない末尾部分とにそれぞれ設けられる４ビット（２シンボル）のランプ処理区間と、スタートシンボル（ＳＳ）以降の実際の送信情報を含む通常送信区間とからなる。送信スロットは、シリアルのベースバンド信号（変調波信号）として、ディジタル変調器に入力されると、帯域制限された変調信号が生成される。
【００３１】
さらに、この変調信号に送信信号のゲインを示すゲート信号が乗算され、送信バースト信号として出力される。ゲート信号は、図１（ａ）に示すように、通常、２シンボルのランプ処理区間において滑らかに増大または減少し、通常送信区間において“１”を示す関数である。このゲート信号によって、変調信号は、バースト信号の立上りと立下りとにおいて滑らかに増大または減少する波形に処理される。以下において、バースト信号の立上りおよび立下りの過渡応答期間をランプ処理区間の２シンボルとする通常のモードをノーマルモードとも称し、符号ＮＯＲを用いて表記する。
【００３２】
ここで、前述のように、ノーマルモードにおいては、過渡応答終了時点である、ランプビット（Ｒ）とスタートシンボル（ＳＳ）との境界点において、信号レベルが確定せず、変調精度が劣化してしまうという問題がある。これを解決するためには、通常送信区間の開始点においては、ゲート信号が“１”に安定していることが必要である。
【００３３】
そこで、本実施の形態では、バースト信号の立上りおよび立下りの過渡応答期間を通常のランプ処理区間の２シンボルよりも短くし、この短縮した区間において、ゲート信号を増大または減少する構成を採用する。以下において、この過渡応答期間を短縮したモードをショートモードとも称し、符号ＳＨＴを用いて表記する。
【００３４】
ショートモードにおける過渡応答期間の長さについては、短くすれば通常送信区間の開始点での変調精度が向上する一方で、立上りおよび立下りが急峻となり、ランプ処理区間におけるスプリアスが増加してしまうといった問題が生じる。すなわち、変調精度とスプリアスの発生とはトレードオフの関係にあることが分かる。したがって、過渡応答期間は、このトレードオフを考慮して最適な長さを検討する必要がある。なお、過渡応答期間は、図１（ｂ）に示すように、３／２シンボル付近が最適であることが経験的に得られていることから、本実施の形態においては、ショートモードの過渡応答期間をノーマルモードの期間の３／４である３／２シンボルに設定する。以下に、図１の動作原理を具現化するためのディジタル変調器の構成について詳細に説明する。
【００３５】
図２は、この発明の実施の形態に従うディジタル変調器の構成を示すブロック図である。以下においては、π／４シフトＱＰＳＫ変調方式に対応するディジタル変調器の構成について提案する。
【００３６】
図２を参照して、ディジタル変調器は、ＣＰＵ（中央演算処理装置）１０と、タイミング信号発生回路２０と、シリアル／パラレル変換回路（Ｓ／Ｐ）３０と、マッピング回路４０と、ディジタルフィルタ５０と、ランプ波形記憶部１００と、ディジタル／アナログ変換器（Ｄ／Ａ）８０と、ローパスフィルタ（ＬＰＦ）９０とを備える。
【００３７】
ＣＰＵ１０は、ディジタル変調器全体の変調処理を制御するための上位プロセッサであり、バースト送信時において、シリアルのベースバンド信号（変調波信号）ＡＮを発生する。
【００３８】
ＣＰＵ１０は、さらに、バースト信号の過渡応答期間をノーマルモードの２シンボルとするか、あるいはショートモードの３／２シンボルとするかを判断し、モードを指定するための１ビットのモード選択信号ＮＯＲ／ＳＨＴを出力する。なお、モード選択信号ＮＯＲ／ＳＨＴは、ノーマルモードの選択時において“０”（「Ｌ」レベルに相当）を示し、ショートモードの選択時において“１”（「Ｈ」レベルに相当）を示す信号である。
【００３９】
タイミング信号発生回路２０は、シンボル速度よりも高速の入力クロック信号ＣＬＫによって駆動され、クロック信号Ｔ２，Ｔ３，Ｔ６と、ディジタルフィルタ５０およびランプ波形記憶部１００に与える時間情報Ｔ１［０：３］（＝Ｔ１−０〜Ｔ１−３）とを発生する。
【００４０】
タイミング発生回路２０は、図２に示すように、送信バースト信号が、立上りランプ処理区間、通常送信区間および立下りランプ処理区間のいずれかにあるかを検出するためのランプ区間検出回路２１を備える。ランプ区間検出回路２１は、シンボル周期のクロック信号をカウントすることによって上記のいずれの区間にあるかを検出し、検出結果として２ビットの検出信号ＵＰ／ＤＯＷＮ［０：１］を発生する。検出信号ＵＰ／ＤＯＷＮは、ランプ波形記憶部１００に入力される。
【００４１】
図３は、図２に示すタイミング信号発生回路２０の構成を示す回路図である。
【００４２】
図３を参照して、タイミング信号発生回路２０は、入力クロック信号ＣＬＫをカウントするカウンタ回路２１と、デコーダ２３，２４とを備える。
【００４３】
タイミング信号発生回路２０は、さらに、ランプ区間検出回路２１として、シンボル周期のクロック信号ＣＬＫ−ＳＹＭＢＯＬをカウントするカウンタ回路２５と、デコーダ２６〜２９と、ＯＲ回路Ｇ２１，Ｇ２２とを備える。
【００４４】
カウンタ回路２１は、図示は省略するが、縦続接続された５段のフリップフロップを含み、３２進アップカウンタを構成する。シンボル速度よりも高い周波数を有するクロック信号ＣＬＫが１段目のフリップフロップに入力されると、入力クロック信号ＣＬＫ２の周波数が１／２に分周された出力パルスとして、クロック信号Ｔ６が出力される。このクロック信号Ｔ６は、後述するように、ディジタルフィルタ５０をＩ相のデータとＱ相のデータとの間で時分割多重利用するために用いられる。
【００４５】
クロック信号Ｔ６が２段目のフリップフロップに入力されると、さらに１／２に分周された出力パルスＴ１−０が出力される。３段目、４段目および５段目のフリップフロップにおいても同様に、１段ごとに１／２ずつ分周された出力パルスＴ１−１，Ｔ１−２，Ｔ１−３が出力される。これらの出力パルスＴ１−０〜Ｔ１−３は、図２に示すディジタルフィルタ５０およびランプ波形記憶部１００に与えられる４ビットの時間情報Ｔ１［０：３］となる。
【００４６】
出力パルスＴ１−０〜Ｔ１−３のうちの入力クロック信号ＣＬＫの１／１６（＝１／２４）に分周された出力パルスＴ１−２は、ＮＯＴ回路Ｇ２０によって反転され、クロック信号ＣＬＫ―ＳＹＭＢＯＬとして出力される。クロック信号ＣＬＫ―ＳＹＭＢＯＬは、シンボル速度と同速度の信号である。クロック信号ＣＬＫ−ＳＹＭＢＯＬは、ランプ区間検出回路２１に伝達される。
【００４７】
さらに、出力パルスＴ１−０，Ｔ１−１は、デコーダ２３においてデコードされ、クロック信号Ｔ２を発生する。クロック信号Ｔ２は、π／４シフトＱＰＳＫ変調方式のデータレートに等しい速度を有する。
【００４８】
出力パルスＴ１−０，Ｔ１−１，Ｔ１−２は、デコーダ２４においてデコードされ、クロック信号Ｔ３を発生する。クロック信号Ｔ３は、シンボル周期に等しい信号となる。
【００４９】
シンボル周期のクロック信号ＣＬＫ―ＳＹＭＢＯＬは、ランプ区間検出回路２１のカウンタ回路２５に入力される。カウンタ回路２５は、クロック信号ＣＬＫ−ＳＹＭＢＯＬを１シンボルずつカウントアップする。カウント値は、６ビットの信号Ｃ０〜Ｃ５として出力される。６ビットのカウント値は、デコーダ２６〜２９にそれぞれ入力される。
【００５０】
デコーダ２６〜２９は、デコードしたカウント値と予め設定された所定の値とが一致したことに応じて、活性化（「Ｈ」レベル）した信号を出力する。詳細には、デコーダ２６は、“０”を設定値とし、カウント値が“０”となったことに応じて「Ｈ」レベルの信号を出力する。なお、設定値の“０”は、図１６に示す１送信用スロットの０シンボル目に相当し、バースト送信が開始したことを指示する。
【００５１】
デコーダ２７は、設定値を“１”とし、カウント値が“１”になったことに応じて「Ｈ」レベルの信号を出力する。すなわち、デコーダ２７は、デコーダ２６に対して１シンボル遅れて、「Ｈ」レベルの信号を出力する。デコーダ２６，２７の出力信号は、ＯＲ回路Ｇ２１に入力される。ＯＲ回路Ｇ２１は、これらの２信号の論理和を演算し、検出信号ＵＰ／ＤＯＷＮ０を出力する。検出信号ＵＰ／ＤＯＷＮ０は、バースト送信の開始に応答して“１”となり、送信バースト信号が立上りランプ処理区間にあることを示す。
【００５２】
デコーダ２８は、設定値を“１１３”とし、カウント値が“１１３”になったことに応じて「Ｈ」レベルの信号を出力する。設定値の“１１３”は、図１６に示す１スロットの１１３シンボル目を示し、ガードビット（Ｇ）に含まれるランプビット（Ｒ）の先頭部分に相当する。
【００５３】
デコーダ２９は、設定値を“１１４”とし、カウント値が“１１４”になったことに応じて「Ｈ」レベルの信号を出力する。すなわち、デコーダ２９は、デコーダ２８に対して１シンボル遅れて、「Ｈ」レベルの信号を出力する。デコーダ２８，２９の出力信号は、ＯＲ回路Ｇ２２に入力される。ＯＲ回路Ｇ２２は、これらの２信号の論理和を演算し、検出信号ＵＰ／ＤＯＷＮ１を出力する。検出信号ＵＰ／ＤＯＷＮ１は、通常送信区間の終了に応じて“１”となり、送信バースト信号が立下りランプ処理区間にあることを示す。
【００５４】
このようにして、ランプ期間検出回路２１は、送信バースト信号の状態を検出して、２ビットの検出信号ＵＰ／ＤＯＷＮ［０：１］を発生する。詳細には、検出信号ＵＰ／ＤＯＷＮ［０：１］（＝（ＵＰ／ＤＯＷＮ１，ＵＰ／ＤＯＷＮ０））は、立上りランプ処理区間のときに（０，１）となり、通常送信区間のときに（０，０）となり、立下りランプ処理区間のときに（１，０）となる。なお、以下においては、検出信号ＵＰ／ＤＯＷＮ［０：１］を総称するときには、符号ＵＰ／ＤＯＷＮを用いて称する。
【００５５】
図４は、図３のタイミング信号発生回路２０で発生する各種の信号を説明するための動作波形図である。
【００５６】
図４を参照して、１スロットあたり１２０シンボルの信号区間において、先頭部分の２シンボルと末尾の２シンボルとの信号区間は、それぞれ立上りランプ処理区間と立下りランプ処理区間となる。通常送信区間は、これらのランプ処理区間に前後を挟まれた１１０シンボル（２２０ビット）の信号区間である。
【００５７】
π／４シフトＱＰＳＫ変調方式では、１シンボルにつき２ビットのベースバンド信号ＡＮが伝送される。時間情報Ｔ１［０：３］は、２シンボル期間中の経過時間を表わす。クロック信号Ｔ２は、データレートと同速度の信号である。クロック信号Ｔ３は、シンボル周期と等しい周期の信号である。クロック信号Ｔ６は、時間情報Ｔ１［０：３］の最下位ビットＴ１−０の２倍の速度で“１”と“０”との間を遷移する信号である。
【００５８】
検出信号ＵＰ／ＤＯＷＮ［０：１］は、先述のように、立上りランプ処理区間において（０，１）を示し、通常送信区間において（０，０）を示し、立下りランプ処理区間において（１，０）を示す。
【００５９】
再び図２を参照して、シリアル／パラレル変換回路３０は、ＣＰＵ１０からシリアルのベースバンド信号ＡＮが与えられると、クロック信号Ｔ２，Ｔ３に同期して、パラレルの２ビットのデータ（Ｙｋ，Ｘｋ）に変換する。
【００６０】
図５は、図２に示すシリアル／パラレル変換回路３０の構成を示す回路図である。
【００６１】
図５を参照して、シリアル／パラレル変換回路３０は、縦続接続される２個のフリップフロップ３１，３２と、フリップフロップ３１，３２のそれぞれの出力に対応して接続される２個のフリップフロップ３３，３４とを含む。
【００６２】
入力端子を介して入力されるシリアルのベースバンド信号ＡＮは、タイミング信号発生回路２０から与えられるデータレートのクロック信号Ｔ２のタイミングでサンプリングされて、フリップフロップ３１，３２に２ビット分保持される。図５に示すように、フリップフロップ３１，３２からは、クロック信号Ｔ２に応答して、２ビットのパラレルデータ（Ｙｋ−１，Ｘｋ−１）が保持されて出力される。
【００６３】
さらに、２ビットのパラレルデータ（Ｙｋ−１，Ｘｋ−１）は、タイミング信号発生回路２０から与えられるシンボル周期のクロック信号Ｔ３のタイミングでサンプリングされて、フリップフロップ３３，３４の各々に保持される。
【００６４】
フリップフロップ３３，３４は、クロック信号Ｔ３に応答して、２ビットのパラレルデータ（Ｙｋ，Ｘｋ）を出力する。
【００６５】
再び図２を参照して、パラレルの２ビットのデータ（Ｙｋ，Ｘｋ）は、マッピング回路４０へ伝達される。マッピング回路４０は、シンボル周期のクロック信号Ｔ３に応じて、２ビットのパラレルデータをマッピングする。
【００６６】
図６は、図２に示すマッピング回路４０の構成を示す回路図である。
【００６７】
図６を参照して、マッピング回路４０は、図５のシリアル／パラレル変換回路３０から入力される２ビットのパラレルデータ（Ｙｋ，Ｘｋ）を差動符号化してマッピングを行なう部位であり、４ビットパラレルレジスタ４１と、ＥＸＯＲ回路Ｇ４０と、加算器４２と、ＥＸＮＯＲ回路Ｇ４１，Ｇ４２，Ｇ４４，Ｇ４５と、ＮＯＴ回路Ｇ４３とを含む。
【００６８】
ＥＸＯＲ回路Ｇ４０は、２ビットのパラレルデータ（Ｙｋ，Ｘｋ）の一致比較を行ない、一致比較結果として、両者が等しいときに“０”（＝「Ｌ」に相当）を出力し、異なるときに“１”（＝「Ｈ」に相当）を出力する。一致比較結果信号は、加算器４２の入力Ａ２に入力される。
【００６９】
さらに、２ビットパラレルデータのうち（Ｘｋ）は、加算器４２の入力Ａ３に入力される。図６に示すように、加算器４２の入力Ａ２，Ａ３と、電源電圧および接地電圧がそれぞれ与えられる入力Ａ１，Ａ４とは、位相変化を示す４ビットのデータ［Ａ４；Ａ１］を構成する。
【００７０】
加算器４２は、１シンボル前のシンボル点に、２ビットパラレルデータ（Ｗｋ，Ｖｋ）によって示される位相変化を加算して、現シンボルでのシンボル点を導出する。シンボル点は、加算器４２の出力Ｓ１〜Ｓ３から出力される３ビットの信号（ＳＭ２，ＳＭ１，ＳＭ０）として表示される。
【００７１】
４ビットパラレルレジスタ４１は、シンボル周期のクロック信号Ｔ３に応答して、１シンボル前のシンボル点を示す３ビットの信号（ＳＭ２，ＳＭ１，ＳＭ０）を保持する。さらに、現シンボルのタイミングで、これらの３ビットの信号を加算器４２の入力Ｂ１〜Ｂ３に入力する。加算器４２の入力Ｂ１〜Ｂ３と、接地電圧が与えられる入力Ｂ４とは、１シンボル前のシンボル点を示す４ビットのデータ［Ｂ４；Ｂ１］を構成する。
【００７２】
加算器４２は、入力データの［Ａ４；Ａ１］と［Ｂ４；Ｂ１］との加算結果を、出力Ｓ１〜Ｓ４に出力する。図６に示すように、加算結果の最上位のビットを示す出力Ｓ４は不使用状態とされ、出力Ｓ１〜Ｓ３によって３ビットの２進数（ＳＭ２，ＳＭ１，ＳＭ０）に符号化される。３ビットの２進符号（ＳＭ２，ＳＭ１，ＳＭ０）は、後段の論理回路Ｇ４１〜Ｇ４５に入力されるとともに、４ビットパラレルレジスタ４１に保持される。
【００７３】
ＥＸＮＯＲ回路Ｇ４１，Ｇ４２，Ｇ４４，Ｇ４５とＮＯＴ回路Ｇ４３とは、３ビットの２進符号（ＳＭ２，ＳＭ１，ＳＭ０）をデコードして、４ビットのシンボルマッピングデータ（Ｉ１，Ｉ０，Ｑ１，Ｑ０）を発生する。
【００７４】
以下において、π／４シフトＱＰＳＫ変調方式におけるマッピング回路４０の動作原理について詳細に説明する。
【００７５】
π／４シフトＱＰＳＫ変調方式では、通常、連続するシンボル間の相対位相からデータを判別するという差動符号化が行なわれる。π／４シフトＱＰＳＫ変調方式におけるシンボル点の配置図をπ／８だけ位相シフトすれば、図７に示すように、Ｉ相およびＱ相のデータは、それぞれ３値レベルを有することとなる。このような差動符号化を用いたπ／４シフトＱＰＳＫ変調を一般にπ／４シフトＤＱＰＳＫ変調と称する。
【００７６】
図７は、π／４シフトＤＱＰＳＫ変調方式によるシンボル点の配置を示す図である。
【００７７】
図７を参照して、π／４シフトＤＱＰＳＫ変調では、位相を表わすのに必要なシンボル点は、３ビットの２進符号の形で表示される。以下に示すマッピング動作においては、計算の簡略化のため、これらのシンボル点を“０”〜“７”の１０進数で表現することとする。すなわち、シンボル点（０００），（００１），（０１０），・・・（１１１）は、それぞれ、“０，１，２，・・・７”で表示される。
【００７８】
さらに、シンボル点を１０進数で表わしたことに伴なって、２ビットのパラレルデータ（Ｙｋ，Ｘｋ）で示される位相変化についても、１０進数表記（ＡＤＤ−ＤＡＴＡ）に変換させる。
【００７９】
図８は、π／４シフトＱＰＳＫ変調方式におけるマッピング動作を説明するための真理値表である。
【００８０】
図８を参照して、２ビットパラレルデータ（Ｙｋ，Ｘｋ）は、（０，０）のときに“１”，（１，０）のときに“３”，（１，１）のときに“５”，（０，１）のときに“７”というように、１０進数のデータ（以下、ＡＤＤ−ＤＡＴＡとも称する）で表わされる。このＡＤＤ−ＤＡＴＡを１シンボル前のシンボル点を示す“０”〜“７”に加算し、その結果にＭＯＤ８演算処理を施すことにより、現シンボルのシンボル点を示す“０”〜“７”の数値を得ることができる。なお、ＭＯＤ８演算処理とは、ある数値を８で割った余りを求める演算をいう。先述のように、現実の回路では、シンボル点を示す“０”〜“７”の数値は、３ビットの２進符号（ＳＭ２，ＳＭ１，ＳＭ０）で表わされる。したがって、“１”，“３”，“５”，“７”で示されるＡＤＤ−ＤＡＴＡについても、図６に示すＥＸＯＲ回路Ｇ４０によって、２進符号化される。
【００８１】
図９は、π／４シフトＱＰＳＫ変調方式におけるシンボル点の算出方法を説明するための真理値表である。
【００８２】
図９を参照して、現シンボルのシンボル点を示す“０”〜“７”の数値は、３ビットの２進符号（ＳＭ２，ＳＭ１，ＳＭ０）として表わされる。これらの３ビットの２進符号は、さらにデコードされ、４ビットのシンボルマッピングデータ（Ｉ１，Ｉ０，Ｑ１，Ｑ０）が生成される。例えば、位相ポイント“０”は、３ビットの２進符号（ＳＭ２，ＳＭ１，ＳＭ０）＝（０，０，０）で表わされ、この２進符号はさらに、４ビットのシンボルマッピングデータ（Ｉ１，Ｉ０，Ｑ１，Ｑ０）＝（１，１，１，０）に変換される。
【００８３】
出力されたシンボルマッピングデータは、図２のディジタルフィルタ５０へ伝達される。ディジタルフィルタ５０は、シンボルマッピングデータ（Ｉ１，Ｉ０，Ｑ１，Ｑ０）で与えられるベースバンド信号を帯域制限して搬送波信号と乗算し、ディジタルデータを出力する。
【００８４】
図１０は、図２に示すディジタルフィルタ５０の構成を示す回路図である。図１０のディジタルフィルタ５０は、基本的に、シンボルタップＲＯＭ（Read Only Memory）分割法を用いる。
【００８５】
シンボルタップＲＯＭ分割法とは、ディジタルフィルタ５０を複数のＲＯＭで構成し、ナイキストフィルタで帯域制限したベースバンド信号と搬送波信号との乗算結果を各シンボル間ごとに対応するＲＯＭにそれぞれ蓄積しておき、それぞれのＲＯＭの出力を加算する方法である。本実施の形態では、中心シンボル区間を挟んで、前後にそれぞれ４シンボル区間ずつ、すなわち合計９シンボル区間に対応するデータが蓄積され、ナイキストフィルタを通過したベースバンド信号と搬送波信号とを乗算して得られるデータが出力されるものとする。
【００８６】
図１０を参照して、ディジタルフィルタ５０は、シンボルマッピングデータ蓄積回路５１と、シンボル区間ごとに配される９個のＲＯＭ５１Ａ〜５１Ｉと、各ＲＯＭ５１Ａ〜５１Ｉの出力の総和を出力する加算器５２とを備える。
【００８７】
シンボルマッピングデータ蓄積回路５１は、図６に示すマッピング回路４０において生成されたシンボルマッピングデータ（Ｉ１，Ｉ０，Ｑ１，Ｑ０）が入力されると、シンボル周期のクロック信号Ｔ３のタイミングで、９シンボル区間分のデータを蓄積する。
【００８８】
図１１は、シンボルマッピングデータ蓄積回路５１の詳細な構成を示す回路図である。
【００８９】
図１１を参照して、シンボルマッピングデータ蓄積回路５１は、４個の８ビットシフトレジスタ５４Ａ〜５４Ｄと、４個のフリップフロップ５５Ａ〜５５Ｄと、１０個のマルチプレクサ５６〜６５とを含む。なお、以下において、８ビットシフトレジスタ５４Ａ〜５４Ｄおよびフリップフロップ５５Ａ〜５５Ｄを総称するときには、それぞれ符号５４および５５を用いる。
【００９０】
８ビットシフトレジスタ５４は、図示は省略するが、縦続接続された８段の遅延素子を含む。Ｉ相のシンボルマッピングデータ（Ｉ１，Ｉ０）とＱ相のシンボルマッピングデータ（Ｑ１，Ｑ０）とは、８ビットシフトレジスタ５４にサンプリング周期（シンボル周期のクロック信号ＣＬＫ２に相当）ごとに順次入力される。図示しない遅延素子のそれぞれは、サンプリング周期ごとに遅延させながら、入力されるシンボルマッピングデータを順次保持していく。８ビットシフトレジスタ５４の各段の出力Ｑ０〜Ｑ７のうち、出力Ｑ７は、さらに縦続接続されるフリップフロップ５５において、サンプリング周期を遅延した出力Ｑとして出力される。すなわち、８ビットシフトレジスタ５４とフリップフロップ５５とによって９段の遅延素子が構成される。各段の出力Ｑ０〜Ｑ７，Ｑは、後述するように、ディジタルフィルタ５０の９個のタップ出力を形成する。
【００９１】
８ビットシフトレジスタ５４およびフリップフロップ５５の出力Ｑ０〜Ｑ７，Ｑは、５個のマルチプレクサ５６〜６０または６１〜６５に分割して与えられる。詳細には、Ｉ相のシンボルマッピングデータＩ１を保持する８ビットシフトレジスタ５４Ａの出力Ｑ０〜Ｑ７のうち、出力Ｑ０，Ｑ１は、マルチプレクサ５６の入力Ａ０，Ｂ０に入力される。出力Ｑ２，Ｑ３は、マルチプレクサ５７の入力Ａ０，Ｂ０に入力される。出力Ｑ４，Ｑ５は、マルチプレクサ５８の入力Ａ０，Ｂ０に入力される。出力Ｑ６，Ｑ７は、マルチプレクサ５９の入力Ａ０，Ｂ０に与えられる。フリップフロップ５５Ａの出力Ｑは、サンプリング周期だけ遅延されてマルチプレクサ６０の入力Ａ０に入力される。
【００９２】
同様に、Ｑ相のシンボルマッピングデータＱ１を保持する８ビットシフトレジスタ５４Ｂの出力Ｑ０〜Ｑ７のうち、出力Ｑ０，Ｑ１は、マルチプレクサ５６の入力Ａ１，Ｂ１に入力される。出力Ｑ２，Ｑ３は、マルチプレクサ５７の入力Ａ１，Ｂ１に入力される。出力Ｑ４，Ｑ５は、マルチプレクサ５８の入力Ａ１，Ｂ１に入力される。出力Ｑ６，Ｑ７は、マルチプレクサ５９の入力Ａ１，Ｂ１に与えられる。フリップフロップ５５Ｂの出力Ｑは、サンプリング周期だけ遅延されてマルチプレクサ６０の入力Ａ１に入力される。
【００９３】
マルチプレクサ５６〜６５は、図１１に示すように、入力（Ａ０，Ａ１，Ｂ０，Ｂ１）に出力Ｑ０〜Ｑ７を受けるとともに、出力を選択する制御入力ＳＥとして、クロック信号Ｔ６を受ける。なお、クロック信号Ｔ６は、前述のタイミング信号発生回路２０で発生し、時間情報Ｔ１［０：３］の最下位ビットＴ１−０の２倍の速度で“１”と“０”との間を遷移する信号である。
【００９４】
マルチプレクサ５６〜６５は、このクロック信号Ｔ６に応答して、４ビットの入力（Ａ０，Ａ１，Ｂ０，Ｂ１）のうちの２ビットを選択的に出力Ａ，Ｂとして出力する。詳細には、クロック信号Ｔ６が“０”のとき、マルチプレクサ５６〜６５は、入力（Ａ０，Ｂ０）を選択して出力Ａ，Ｂに出力する。一方、クロック信号Ｔ６が“１”のとき、マルチプレクサ５６〜６５は、入力（Ａ１，Ｂ１）を選択して出力Ａ，Ｂに出力する。
【００９５】
以上の動作を、８ビットシフトレジスタ５４Ａ，５４Ｂからの出力Ｑ０〜Ｑ７を受けるマルチプレクサ５６〜６０に照らしてみると、クロック信号Ｔ６が“０”のときには、各マルチプレクサ５６〜６０の入力（Ａ０，Ｂ０）に入力されるＩ相のシンボルマッピングデータＩ１に基づく出力Ｑ０〜Ｑ７が選択されて出力される。マルチプレクサ６０については、入力Ｂ０が接地電位とされることから、入力Ａ０に与えられる出力Ｑ７が出力Ａに出力される。
【００９６】
したがって、クロック信号Ｔ６が“０”のときには、マルチプレクサ５６〜６０からは、Ｉ相のマッピングデータＩ１の９シンボル区間分のデータが選択されて、図１１に示すように、データ（Ｍ４１，Ｍ３１，Ｍ２１，Ｍ１１，ＰＭ０１，Ｐ１１，Ｐ２１，Ｐ３１，Ｐ４１）として出力されることとなる。
【００９７】
一方、クロック信号Ｔ６が“１”のときには、各マルチプレクサ５６〜６０の入力（Ａ１，Ｂ１）に入力されるＱ相のシンボルマッピングデータＱ１に基づく出力Ｑ０〜Ｑ７が選択されて出力される。マルチプレクサ６０については、入力Ｂ１が接地電位とされることから、入力Ａ１に与えられる出力Ｑ７が出力Ａに出力される。
【００９８】
したがって、クロック信号Ｔ６が“１”のときには、マルチプレクサ５６〜６０からは、Ｑ相のシンボルマッピングデータＱ１の９シンボル区間分のデータが選択されて、図１１に示すように、データ（Ｍ４１，Ｍ３１，Ｍ２１，Ｍ１１，ＰＭ０１，Ｐ１１，Ｐ２１，Ｐ３１，Ｐ４１）として出力されることとなる。
【００９９】
なお、Ｉ相のシンボルマッピングデータＩ０およびＱ相のシンボルマッピングデータＱ０についても同様に、８ビットシフトレジスタ５４Ｃ，５４Ｄとフリップフロップ５５Ｃ，５５Ｄとによって、サンプリング周期ＣＬＫ２ごとに蓄積されたデータＱ０〜Ｑ７は、マルチプレクサ６１〜６５の入力（Ａ０，Ａ１，Ｂ０，Ｂ１）に入力される。
【０１００】
マルチプレクサ６１〜６５は、クロック信号Ｔ６に応じて、Ｉ相のシンボルマッピングデータＩ１の９シンボル区間分のデータと、Ｑ相のシンボルマッピングデータＱ１の９シンボル区間分のデータとを交互に選択し、データ（Ｍ４０，Ｍ３０，Ｍ２０，Ｍ１０，ＰＭ００，Ｐ１０，Ｐ２０，Ｐ３０，Ｐ４０）として出力する。
【０１０１】
以上のように、Ｉ相のシンボルマッピングデータ（Ｉ０，Ｉ１）とＱ相のシンボルマッピングデータ（Ｑ０，Ｑ１）とは、クロック信号Ｔ６に応答して交互に出力される。このような構成とすることにより、１個のディジタルフィルタを時分割多重的に利用することができることから、Ｉ相およびＱ相のそれぞれにディジタルフィルタを設ける必要がなく、回路構成を簡略化することができる。
【０１０２】
一般に、ディジタル無線通信においては、電波の有効利用の観点から、ディジタルフィルタを用いて、ディジタルデータの狭帯域化が図られており、この狭帯域化を実現するディジタルフィルタとして、符号間干渉のない伝送特性（ナイキスト特性）を有する周知のナイキストフィルタが用いられる。
【０１０３】
ナイキストフィルタの基本的な処理は次のとおりである。すなわち、インパルス入力に対する所望のインパルス応答波形のサンプリング点ごとのタップ係数を保持し、入力ディジタルデータを所定のタップ数のシフトレジスタに順次保持させながら、それぞれのタップ出力と対応するタップ係数との乗算を行なって、その総和をとることにより、フィルタ出力が得られる。
【０１０４】
図１２は、ナイキスト特性を実現するディジタルフィルタのインパルス応答波形である。
【０１０５】
図１２を参照して、インパルス応答波形は、メインローブを中心に急激に減衰する波形を有している。このインパルス応答波形は、所定のサンプリング（シンボル）間隔で、ディジタルフィルタのタップ出力の数に相当するサンプリング点において離散的に量子化される。各サンプリング点において量子化される拡幅が前述のタップ係数に相当する。
【０１０６】
本実施の形態において採用されるシンボルタップＲＯＭ分割法では、上記のサンプリング点ごとに、タップ出力と対応するタップ係数とを乗算して得られる帯域制限されたベースバンド信号と搬送波信号とを乗算してフィルタ出力データを求め、そのフィルタ出力データをタップ出力ごとに配された複数のＲＯＭに予め格納しておく。フィルタ出力は、入力ディジタルデータをアドレスとして、ＲＯＭごとに乗算結果を読出し、これらを加算することによって求めることができる。なお、各ＲＯＭに格納される乗算結果のデータ長は、ロールオフファクタα＝０．５のナイキストフィルタのインパルス応答波形の各シンボル区間ごとのダイナミックレンジによって、ＲＯＭごとに異なる。
【０１０７】
再び図１０を参照して、シンボルマッピングデータ蓄積回路５１に蓄積されるＩ相およびＱ相のシンボルマッピングデータの９シンボル区間分のデータは、９個のＲＯＭ５１Ａ〜５１Ｉに分割して入力される。このＲＯＭ５１Ａ〜５１Ｉの総数９個は、前述のディジタルフィルタ５０におけるタップ出力の総数に相当する。
【０１０８】
クロック信号Ｔ６が“０”のときには、Ｉ相のシンボルマッピングデータ（Ｉ０，Ｉ１）の９シンボル区間分のデータが、それぞれのシンボル区間ごとに、対応するＲＯＭ５１Ａ〜５１Ｉに与えられる。一方、クロック信号Ｔ６が“１”のときには、Ｑ相のシンボルマッピングデータ（Ｑ０，Ｑ１）の９シンボル区間分のデータが、それぞれのシンボル区間ごとに、対応するＲＯＭ５１Ａ〜５１Ｉに与えられる。
【０１０９】
ＲＯＭ５１Ａ〜５１Ｉは、図３のタイミング信号発生回路２０から与えられる４ビットの時間情報Ｔ１［０：３］と、対応するシンボル区間の２ビットのシンボルマッピングデータとをアドレス入力Ａ０〜Ａ５とする。各ＲＯＭ５１Ａ〜５１Ｉは、アドレス入力Ａ０〜Ａ５に応じて、所定のデータ長のフィルタ出力データがシンボルデータＤとしてそれぞれ読出される。
【０１１０】
詳細には、各シンボル区間のダイナミックレンジを考慮して、蓄積数−４のシンボル区間に対応するＲＯＭ５１Ａおよび蓄積数４のシンボル区間に対応するＲＯＭ５１Ｉのそれぞれからは、３ビットのデータ長のシンボルデータＤ０〜Ｄ２が出力される。同様に、蓄積数−３のシンボル区間に対応するＲＯＭ５１Ｂおよび蓄積数３のシンボル区間に対応するＲＯＭ５１Ｈのそれぞれからは、４ビットのデータ長のシンボルデータＤ０〜Ｄ３が出力される。さらに、蓄積数−２のシンボル区間に対応するＲＯＭ５１Ｃおよび蓄積数２のシンボル区間に対応するＲＯＭ５１Ｇのそれぞれからは、６ビットのデータ長のシンボルデータＤ０〜Ｄ５が出力される。さらに、蓄積数−１のシンボル区間に対応するＲＯＭ５１Ｄおよび蓄積数１のシンボル区間に対応するＲＯＭ５１Ｆのそれぞれからは、９ビットのデータ長のシンボルデータＤ０〜Ｄ８が出力される。最後に、蓄積数０のシンボル区間に対応するＲＯＭ５１Ｅからは、１０ビットのデータ長のシンボルデータＤ０〜Ｄ９が出力される。
【０１１１】
これらのフィルタ出力データは、加算器５２において加算され、１０ビットのディジタル信号ＤＡ０〜ＤＡ９に変換される。このディジタル信号ＤＡ０〜ＤＡ９は、図２に示すように、乗算器７０に入力される。乗算器７０には、ディジタル信号ＤＡ０〜ＤＡ９に加えて、ランプ波形記憶部１００に格納されるランプ波形データが入力される。
【０１１２】
図１３は、図２に示すランプ波形記憶部１００の構成を示すブロック図である。
【０１１３】
図１３を参照して、ランプ波形記憶部１００は、ランプ波形データを格納するためのＲＯＭ１１０と、ＡＮＤ回路Ｇ１００と、セレクタ回路１２０とを含む。
【０１１４】
ＲＯＭ１１０は、タイミング発生回路２０で発生する時間情報Ｔ１［０：３］と、ランプ区間検出回路２１で発生する検出信号ＵＰ／ＤＯＷＮ１と、ＣＰＵ１０の出力するモード選択信号ＮＯＲ／ＳＨＴとをアドレス入力Ａ［０：５］として、ランプ波形データを記憶する。
【０１１５】
図１４は、ＲＯＭ１１０に記憶されるランプ波形データを説明するための概略図である。
【０１１６】
図１４を参照して、ランプ処理区間におけるランプ波形データ記憶領域は、ランプ処理区間のランプ長さがノーマルモード（２シンボル）のときのランプ波形データを記憶する領域と、ショートモード（３／２シンボル）のときのランプ波形データを記憶する領域とに分けられる。ノーマルモードおよびショートモードの記憶領域においては、立上りランプ波形データと立下りランプ波形データがそれぞれ記憶される。
【０１１７】
ここで、ランプ処理区間におけるランプ波形データ記憶領域に格納されるランプ波形データについて説明する。ランプ波形データは、図１に示すように、送信信号のゲインを示すゲート信号であり、ランプ処理区間において滑らかに増大もしくは減少する。例えば、立上りランプ波形データとしては、式（１）のような関数を用いる。
【０１１８】
【数１】
2005109768.tif 000003
【０１１９】
また、立下りランプ波形データとしては、式（２）のような関数を用いる。
【０１２０】
【数２】
2005109768.tif 000004
【０１２１】
なお、式（１），（２）において、Ｎは、シンボル周期の８倍のオーバサンプリング周期のサンプリング点であり、２シンボルのランプ処理区間において、総数１６となる。また、ｎは、時間情報Ｔ１［０：３］で与えられるＮ以下の自然数であり、“０”から“１５”までのいずれかの値をとる。
【０１２２】
このように、ランプ波形データは、ノーマルモードにおいて、２シンボルの信号区間を使って、“０”と“１”との間を滑らかに増大または減少する波形となる。ここで、ランプ処理区間が３／２シンボルのショートモードにおいては、式（１），（２）に示す関数において、Ｎを１２（＝１６×３／４），ｎを０以上１２以下の自然数とする。これにより、ランプ波形データは、ショートモードにおいては、３／２シンボルの信号区間を使って、“０”と“１”との間を遷移する波形となる。なお、時間情報Ｔ１［０：３］で与えられるＮ＝１３，１４，１５については、ランプ波形データを“１”に固定すればよい。
【０１２３】
次に、ランプ波形記憶部１００に格納される通常送信区間に対応するデータについて説明する。格納されるデータは、通常送信区間でのゲート信号のレベルであり、“１”に固定される。このデータ“１”は、アドレス入力Ａ［０：５］に依らず、常に後段のセレクタ回路１２０に出力される。
【０１２４】
再び図１３を参照して、ＲＯＭ１１０からは、上記の記憶領域から、時間情報Ｔ１［０：３］と検出信号ＵＰ／ＤＯＷＮ１とモード選択信号ＮＯＲ／ＳＨＴとに応じたランプ波形データＤが読出され、セレクタ回路１２０の第１の入力端子に入力される。これと並行して、セレクタ回路１２０の第２の入力端子には、データ“１”が常時入力されている。
【０１２５】
詳細には、例えば、検出信号ＵＰ／ＤＯＷＮ１が“０”（検出対象のシンボルが立上りランプ処理区間または通常送信区間にあることに相当）のときには、モード選択信号ＮＯＲ／ＳＨＴが“０”（ノーマルモードに相当）に応じて、ランプ処理区間の記憶領域からノーマルモードの立上りランプ波形データＤが時間情報Ｔ１［０：３］にしたがって読出される。立上りランプ波形データＤは、セレクタ回路１２０に入力される。一方、モード選択信号ＮＯＲ／ＳＨＴが“１”（ショートモードに相当）に応じて、ランプ処理区間の記憶領域からショートモードの立上りランプ波形データが時間情報Ｔ１［０：３］にしたがって読出される。
【０１２６】
セレクタ回路１２０は、データ“１”と立上りランプ波形データＤとが入力されると、制御信号に応じていずれか一方を選択して出力する。制御信号は、ＡＮＤ回路Ｇ１００において、検出信号ＵＰ／ＤＯＷＮ［０：１］の論理積の演算結果として出力される信号である。すなわち、制御信号は、立上りランプ処理区間および立下りランプ処理区間において、（０，１）および（１，０）に応じて“０”となり、通常送信区間において、（０，０）に応じて“１”となる。
【０１２７】
したがって、制御信号が“０”のときには、セレクタ回路１２０は、対応する立上りランプ波形データＤを選択して出力する。一方、制御信号が“１”のときには、セレクタ回路１２０は、通常送信区間を表わすデータ“１”を選択して出力する。セレクタ回路１２０の出力データは、図２に示す乗算器７０に与えられる。
【０１２８】
同様に、検出信号ＵＰ／ＤＯＷＮ０が“１”（検出対象のシンボルが立下りランプ処理区間にあることに相当）のときには、モード選択信号ＮＯＲ／ＳＨＴが“０”（ノーマルモードに相当）に応じて、ランプ処理区間の記憶領域からノーマルモードの立下りランプ波形データＤが時間情報Ｔ１［０：３］にしたがって読出される。一方、モード選択信号ＮＯＲ／ＳＨＴが“１”（ショートモードに相当）に応じて、ランプ処理区間の記憶領域からショートモードの立上りランプ波形データが時間情報Ｔ１［０：３］にしたがって読出される。読出された立下りランプ波形データＤは、セレクタ回路１２０に入力される。
【０１２９】
セレクタ回路１２０は、制御信号が“０”のときには、対応する立下りランプ波形データＤを選択して出力する。一方、制御信号が“１”のときには、通常送信区間を表わすデータ“１”を選択して出力する。
【０１３０】
このようにして、ランプ波形記憶部１００からは、ランプ処理区間に対応するランプ波形データと通常送信区間に対応するデータ“１”とがサンプリング点ごとに順次読出される。
【０１３１】
再び図２を参照して、ディジタルフィルタ５０から出力される帯域制限されたディジタル信号ＤＡ［９：０］と、ランプ波形記憶部１００から出力されるランプ波形データとは、乗算器７０において乗算される。乗算器７０からは、送信バースト信号が出力される。送信バースト信号は、ノーマルモードにおいて、１スロットの先頭と末尾に配される２シンボルのランプ処理区間を過渡応答期間とする。一方、ショートモードにおいては、ランプ処理区間のうちの３／２シンボルを過渡応答期間とする。
【０１３２】
乗算器７０の出力信号は、ディジタル／アナログ変換器８０においてアナログ変換されると、ＬＰＦ９０によって標本化ノイズが除去されて、変調信号Ｓ（ｔ）として出力される。
【０１３３】
なお、本実施の形態では、変調方式をπ／４シフトＱＰＳＫ変調方式として、ディジタル変調器の構成について述べたが、１６ＱＡＭ（Quadrature Amplitude Modulation）などのより多値数の多い変調方式にも適用できることは明らかである。
【０１３４】
また、バースト信号の過渡応答期間を、ＣＰＵからの選択信号に応じて通常の２シンボルとより短いシンボル長との間で選択する構成としたが、短いシンボル長に固定した構成とすることもできる。この構成においても、本実施の形態と同様の効果を得ることができる。
【０１３５】
さらに、本実施の形態では、ディジタル変調器に搭載されるディジタルフィルタとして、フィルタ出力を予め演算してＲＯＭに格納しておき、入力データをアドレスとして出力波形を得るＲＯＭ型フィルタを採用したが、ディジタルシグナルプロセッサ（ＤＳＰ）を用いたソフトウェア処理で実現するソフトウェア的フィルタおよび、シフトレジスタと乗算器と加算器とを用いてハードウェアで構成したトランスバーサル型フィルタを採用してもよい。
【０１３６】
以上のように、この発明の実施の形態によれば、バースト送信の立下りと立下りとに施すランプ処理において、バースト信号の過渡応答期間を、通常のランプ処理区間である２シンボルに加えて、より短いシンボルにも設定できることから、送信スプリアスの発生と変調精度とのトレードオフを改善することができる。
【０１３７】
さらに、従来のディジタル変調器に対してわずかな変更を加えるのみで構成できることから、回路規模の増大および複雑化を伴なわずに、簡易に実現することができる。
【０１３８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１３９】
【図１】この発明の動作原理を概念的に示す図である。
【図２】この発明の実施の形態に従うディジタル変調器の構成を示すブロック図である。
【図３】図２に示すタイミング信号発生回路２０の構成を示す回路図である。
【図４】図３のタイミング信号発生回路２０で発生する各種の信号を説明するための動作波形図である。
【図５】図２に示すシリアル／パラレル変換回路３０の構成を示す回路図である。
【図６】図２に示すマッピング回路４０の構成を示す回路図である。
【図７】π／４シフトＤＱＰＳＫ変調方式によるシンボル点の配置を示す図である。
【図８】π／４シフトＱＰＳＫ変調方式におけるマッピング動作を説明するための真理値表である。
【図９】π／４シフトＱＰＳＫ変調方式におけるシンボル点の算出方法を説明するための真理値表である。
【図１０】図２に示すディジタルフィルタ５０の構成を示す回路図である。
【図１１】シンボルマッピングデータ蓄積回路５１の詳細な構成を示す回路図である。
【図１２】ナイキスト特性を実現するディジタルフィルタのインパルス応答波形である。
【図１３】図２に示すランプ波形記憶部１００の構成を示すブロック図である。
【図１４】ＲＯＭ１１０に記憶されるランプ波形データを説明するための概略図である。
【図１５】４チャネル多重ＴＤＭＡ／ＴＤＤ方式の送信タイミングを示す図である。
【図１６】１送信スロットにおけるランプ期間の割当と生成されるランプ波形の一例を説明するための図である。
【図１７】変調精度を説明するためのベクトル図である。
【符号の説明】
【０１４０】
１０  ＣＰＵ、２０  タイミング信号発生回路、２１  ランプ区間検出回路、２２，２５  カウンタ回路、２６〜２９  デコーダ、３０  シリアル／パラレル変換回路、３１〜３４，５５Ａ〜５５Ｄ  フリップフロップ、４０  マッピング回路、４１  ４ビットパラレルレジスタ、４２  加算器、５０  ディジタルフィルタ、５１  シンボルマッピングデータ蓄積回路、５１Ａ〜５１Ｉ，５４Ａ〜５４Ｄ  ８ビットシフトレジスタ、５６〜６５  マルチプレクサ、７０  乗算器、８０  ディジタル／アナログ変換器、９０  ＬＰＦ、１００  ランプ波形記憶部、１１０  ＲＯＭ、１２０  セレクタ回路、Ｇ２０，Ｇ４３  ＮＯＴ回路、Ｇ２１，Ｇ２２  ＯＲ回路、Ｇ４０  ＥＸＯＲ回路、Ｇ４１，Ｇ４２，Ｇ４４，Ｇ４５  ＥＸＮＯＲ回路、Ｇ１００  ＡＮＤ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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