(57)【要約】【課題】  ゲート溝などに導電膜などを埋め込む場合に、膜の剥がれを防止することができる半導体装置の製造方法を提供する。【解決手段】  半導体基板101上の第1の領域に素子分離領域103を形成する工程と、第2の領域に素子形成領域102を形成する工程と、素子形成領域102上に、ダミーパターン107を形成する工程と、ダミーパターン107をマスクとして用いて不純物を導入して拡散層を形成する工程と、第1の絶縁性材料109を堆積し、ダミーパターン107の上部が露出するまで平坦化する工程と、ダミーパターン107を除去し、溝部110を形成する工程と、半導体基板101上に膜の引っ張り応力が500MPa以下となるように第1の導電性材料112，114を堆積し、溝部110に第1の導電性材料112，114を埋め込み、配線パターン116を形成する工程とを具備した半導体装置の製造方法である。【選択図】  図1
2005109260.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の第1の領域に素子分離領域を形成する工程と、
前記素子分離領域以外の第2の領域に素子形成領域を形成する工程と、
前記素子形成領域上の一部に膜をパターン形成して、ダミーパターンを形成する工程と、前記素子形成領域の表面に、前記半導体基板と反対のキャリア種の不純物を、前記ダミーパターンをマスクとして用いて導入して、拡散層を形成する工程と、
前記半導体基板及び前記ダミーパターン上に第1の絶縁性材料を堆積し、前記ダミーパターンの上部が露出するまで平坦化する工程と、
前記ダミーパターンを除去し、溝部を形成する工程と、
前記溝部に、膜との引っ張り応力が500MPa以下となるように第1の導電性材料を堆積し、平坦化することによって、前記溝部に前記第1の導電性材料を埋め込み、配線パターンを形成する工程と、
前記第1の絶縁性材料及び前記配線パターン上に、第2の絶縁性材料を堆積する工程と、
前記拡散層及び前記配線パターンの表面を露出させるように開口部を形成し、前記開口部に第2の導電性材料を形成してコンタクトを形成する工程と、
を具備したことを特徴とする半導体装置の製造方法。
【請求項２】
前記配線パターンを構成する導電膜のうち、少なくとも最下層は、CVD法を用いて堆積された膜であることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項３】
前記ダミーパターンは、その高さが100nm以上350nm以下であることを特徴とする請求項1または請求項2に記載の半導体装置の製造方法。
【請求項４】
前記配線パターンを形成する工程は、前記溝部にバリアメタルとメタル材料の積層膜を埋め込む工程であることを特徴とする請求項1乃至請求項3のいずれか1項に記載の半導体装置の製造方法。
【請求項５】
前記メタル材料は、高融点金属であることを特徴とする請求項4に記載の半導体装置の製造方法。
【請求項６】
前記高融点金属は、タングステンであることを特徴とする請求項5に記載の半導体装置の製造方法。
【請求項７】
前記バリアメタルの上に前記タングステンを堆積する工程では、前記半導体基板を500度以上に加熱して形成する工程、或いは成膜時にソースガスとしてWF6及びH2を用い、流量比WF6/（WF6+H2）が0.025以上0.05以下となるような条件で形成する工程、のうち少なくとも一方の工程を行うことを特徴とする請求項6に記載の半導体装置の製造方法。
【請求項８】
半導体基板上の第1の領域に素子分離領域を形成する工程と、
前記素子分離領域以外の第2の領域に素子形成領域を形成する工程と、
前記素子形成領域上の一部に膜をパターン形成して、ダミーパターンを形成する工程と、前記素子形成領域の表面に、前記半導体基板と反対のキャリア種の不純物を、前記ダミーパターンをマスクとして用いて導入して、拡散層を形成する工程と、
前記半導体基板及びダミーパターン上に第1の絶縁性材料を堆積し、前記ダミーパターンの上部が露出するまで平坦化する工程と、
前記ダミーパターンを除去し、溝部を形成する工程と、
引っ張り応力を有する膜と圧縮応力を有する膜を積層させて堆積し、平坦化することによって前記溝部に埋め込み、配線パターンを形成する工程と、
前記第1の絶縁性材料及び前記配線パターン上に、第2の絶縁性材料を堆積する工程と、
前記拡散層及び前記配線パターンの表面を露出させるように開口部を形成し、前記開口部に導電性材料を形成してコンタクトを形成する工程と、
を具備したことを特徴とする半導体装置の製造方法。
【請求項９】
前記引っ張り応力を有する膜は、CVD法を用いて形成することを特徴とし、前記圧縮応力を有する膜は、スパッタ法によって形成することを特徴とする請求項8に記載の半導体装置の製造方法。
【請求項１０】
前記引っ張り応力を有する膜は、CVD法を用いて形成することを特徴とし
、前記圧縮応力を有する膜は、前記引っ張り応力を有する膜を酸化することによって形成することを特徴とし、さらに、前記配線パターンを形成する工程を行った後に、前記圧縮応力を有する膜を還元する工程を追加して行うことを特徴とする請求項8に記載の半導体装置の製造方法。
【請求項１１】
前記引っ張り応力を有する膜は、バリアメタルとメタル材料の積層膜によって構成され、前記圧縮応力を有する膜は、メタル材料によって構成されていることを特徴とする請求項8乃至10のいずれか1項に記載の半導体装置の製造方法。
【請求項１２】
前記メタル材料は、高融点金属であることを特徴とする請求項11に記載の半導体装置の製造方法。
【請求項１３】
前記高融点金属は、タングステンであることを特徴とする請求項12に記載の半導体装置の製造方法。
【請求項１４】
前記素子形成領域の一部に膜をパターン形成してダミーパターンを形成する工程において、前記ウェハ上で駆動可能なデバイスが形成されない領域、或いは、前記ウェハの外側の縁から駆動可能なデバイスが形成されない領域までの外周部のいずれかの領域には、前記ダミーパターンを形成しないことを特徴とする請求項1または請求項8に記載の半導体装置の製造方法。
【請求項１５】
前記ダミーパターンを形成しない領域は、前記ダミーパターンを形成する他の領域に、前記ダミーパターンを形成する際に、レジストパターンを形成せずにダミーパターンを構成する膜のエッチングを行って除去することを特徴とする請求項14に記載の半導体装置の製造方法。
【請求項１６】
前記ダミーパターンを形成しない領域は、一度形成した前記ダミーパターンをエッチングによって除去することを特徴とする請求項14に記載の半導体装置の製造方法。
【請求項１７】
前記配線パターンを形成する工程において、前記ウェハ上で駆動可能なデバイスが形成されない領域、或いは、前記ウェハの外側の縁から駆動可能なデバイスが形成されない領域までの外周部のいずれかの領域には、前記配線パターンを形成しないことを特徴とする請求項1または請求項8に記載の半導体装置の製造方法。
【請求項１８】
前記配線パターンを形成しない領域は、前記配線パターンを形成する他の領域において、前記溝部及び前記第1の絶縁性材料上に堆積した膜を平坦化する工程の前に、前記溝部に堆積した膜を除去する工程を行うことによって、配線パターンを形成しないことを特徴とする請求項17に記載の半導体装置の製造方法。
【請求項１９】
溝部に導電性材料を埋め込む工程を含む多層配線のプラグの形成工程において、前記溝部に埋め込む膜の引っ張り応力が500MPa以下となるように膜を堆積し、平坦化することによって前記溝部に埋め込むことを特徴とする半導体装置の製造方法。
【請求項２０】
溝部に導電性材料を埋め込む工程を含む多層配線のプラグの形成工程において、前記溝部に引っ張り応力を有する膜と圧縮応力を有する膜を積層させて堆積し、平坦化することによって前記溝部に埋め込むことを特徴とする半導体装置の製造方法。
【請求項２１】
ウェハ上で駆動可能なデバイスが形成されない領域、或いは、ウェハの外側の縁から駆動可能なデバイスが形成される領域までの外周部のいずれかの領域には、前記溝部を形成しないことを特徴とする請求項19または請求項20に記載の半導体装置の製造方法。
【請求項２２】
ウェハ上で駆動可能なデバイスが形成されない領域、或いは、ウェハの外側の縁から駆動可能なデバイスが形成される領域までの外周部のいずれかの領域には、他の領域において、前記溝部に堆積した膜を平坦化する工程を行う前に、前記溝部に堆積した膜を除去する工程を行うことを特徴とする請求項19または請求項20に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、特にゲート電極に高融点金属を用い、埋め込み法によってゲート電極を形成するトランジスタの製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置は高集積化及び高速化が進められている。特に、ゲート電極の低抵抗化は、MOSトランジスタの微細化において、高速化を達成する上で重要な役割を果たしている。ゲート長が100nm以下の世代のトランジスタでは通常用いられる多結晶シリコンのゲート電極ではゲート抵抗が高くなり、またゲート電極側で空乏層が形成されることにより実効的な絶縁膜厚が厚く、その結果、短チャネル効果やドレイン電流の低減などのトランジスタ特性の劣化を招いている。
【０００３】
ゲート電極の低抵抗化の問題に対する解決策の1つとして、高融点金属などの導電性材料をバリアメタルを介して形成することによって、ゲート電極の低抵抗化をはかる方法がある。ゲート電極に導電性材料としてメタル材料を用いる場合、自己整合性や高温熱処理工程に対する耐熱性の問題などから、いわゆるダマシンゲートプロセスを用いて形成される。
【０００４】
以下に従来の半導体装置の製造方法として、ゲート電極に高融点金属を用い、埋め込み法によってゲート電極を形成する相補型MOSトランジスタ（CMOS）の製造方法について詳細に述べる。
【０００５】
まず、図12(a)に示すように、通常の半導体基板901の任意の領域に厚いシリコン酸化膜を形成し、素子形成領域902と素子分離領域903を形成する。この素子分離工程は、例えば、STI（Shallow  Trench  Isolation）法などを用いて行う。CMOS型トランジスタを形成する場合、所望の不純物をイオン注入法にて導入し、半導体基板901に、n型或いはp型それぞれのウェルを形成する。次に、前記素子形成領域902の表面を酸化し、薄いバッファ酸化膜904を形成する。
【０００６】
次に、図12(b)に示すように、ダミーゲートの材料として多結晶シリコン905とシリコン窒化膜906を順に積層させる。膜厚はそれぞれ200nmと50nm程度である。次に、図示しないレジストを塗布してレジスト膜を形成し、露光及び現像を施すリソグラフィ技術を用いて、レジストパターンを形成する。また、図15に、この半導体基板901を含むウェハ全面の上面図を示す。図15に示すように、ウェハ1101上の複数のチップ1102にトランジスタを形成する場合、前記レジストパターンは、駆動可能なトランジスタが形成されないウェハ周縁の領域1103を含むウェハ全面に形成されている。続いて、図12（ｂ）に示すように、図示しない前記レジストパターンをマスクとしてRIE等の異方性エッチングを行い、前記シリコン窒化膜906と前記多結晶シリコン905をエッチングすることによってダミーゲート907を形成する。次に、前記ダミーゲート907をマスクとして用いてAsやBなどの不純物をイオン注入法によって導入し、活性化アニールを行うことによって、ソース・ドレインの拡散領域を形成する。
【０００７】
次に、図12(c)に示すように、シリコン窒化膜からなる側壁保護膜908を形成した後、それをマスクに不純物のイオン注入を行い、続いて活性化アニールを行うことでソース・ドレイン領域を形成する。
【０００８】
次に、図13(d)に示すように、例えばTEOS膜を280nm程度ウェハ全面に堆積させ、第1の
層間絶縁膜909を形成する。続いてCMP（Chemical  Mechanical  Polishing）法を用いて前記第1の層間絶縁膜909を、前記ダミーゲート907の上面が露出するまでエッチングして平坦化する。
【０００９】
次に、図13(e)に示すように、熱リン酸処理とCDE（Chemical  Dry  Etching）を用い、露出した前記ダミーゲート907の前記シリコン窒化膜906と前記多結晶シリコン905を順に除去することによって、前記ダミーゲート907を除去し、ゲート溝910を形成する。続いて、前記バッファ酸化膜904を希フッ酸によって除去した後、ゲート絶縁膜911を形成する。前記ゲート絶縁膜911は露出した半導体基板901表面を酸化することによってシリコン酸化膜を形成し、ゲート絶縁膜として用いることができる。
【００１０】
図13(f)に示すように、前記ゲート絶縁膜911を形成した後、バリアメタル912としてTiN913を全面に形成する。膜厚は例えば10nm程度である。続いてメタル材料914として高融点金属であるタングステン915を250nm程度、全面に形成する。前記タングステン915の成膜時のウェハ温度は400℃程度、成膜時のソースガスであるWF6とH2の流量比WF6/（WF6+H2）は0.1程度である。次に、CMP法を用いて前記タングステン915及び前記TiN913をエッチング及び平坦化し、前記ゲート溝910に埋め込むことによってゲート電極916を形成する。
【００１１】
次に、図13(g)に示すように、前記ゲート電極916、第1の層間絶縁膜909上の全面に第2の層間絶縁膜917を形成した後、前記ゲート電極916及びソース・ドレイン領域にコンタクトを形成するためのコンタクトホールを、異方性エッチングによって形成する。次に、Ti/TiN/Alの積層膜を堆積させ、所望の形状にエッチングし、配線電極918を形成することによって、CMOSトランジスタを形成する。この種の半導体装置の製造方法は、特許文献１に記載されている。
【００１２】
上記の半導体装置の製造方法において、前記ゲート電極916のバリアメタル912である前記TiN913をスパッタ法により形成していたが、ウェハ上の位置によって分子の飛んでくる方向が異なるため、結晶の配向性にばらつきが生じ、デバイスとして構成した場合、ゲート電圧などのトランジスタ特性にばらつきが生じるという問題があった。また、前記TiN913を高イオンエネルギーの分子を用いるスパッタ法によって形成することにより、前記ゲート絶縁膜911に対して大きなダメージを与えるという問題があった。
【００１３】
すなわち、TiN分子を高イオンエネルギーでゲート絶縁膜上に堆積させる際、図13（f）及び図13（g）に示すように、ゲート絶縁膜911中にTiN分子が入り込み、実効的なゲート絶縁膜911の膜厚が小さくなったり、或いは導通状態を引き起こすため、耐圧の低下によるリーク電流の増大やソース・ドレイン電流の制御が不能となるなどの問題があった。したがって、バリアメタル912である前記TiN913の形成をCVD法によって行うことにより、上記した問題を解消することが可能である。
【特許文献１】特開平１１−２４３１５０号公報（図４）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、CVD法により形成したバリアメタル912であるTiN913は、ゲート絶縁膜911への入り込みがなく、下地との密着性が劣るという問題がある。さらに、CVD法によって形成された第1層目のTiN913は、その膜応力がメタル材料914として用いた第2層目のタングステン915と同じ引っ張り応力（溝の中心方向へ向かう応力）であり、タングステンは1Gpa以上の大きな引っ張り応力を有するため、図14に示すような膜の剥がれが生じてしまうという問題がある。但し、図14中の矢印は、膜の引っ張り応力を示す。よって、膜の剥がれが生じると、所定の機能を有するデバイスを構成することができないため、歩留まり
が低下する。また、この膜の剥がれは溝のないウェハ全面に堆積される場合より、ダマシンゲート構造などのように溝に埋め込む場合に、より低い膜応力で生じるため、特に問題となっている。
【００１５】
また、従来の技術においては、ウェハ周縁の本来駆動可能なトランジスタが形成されない領域にもダミーゲートが形成されているが、図15に示すように、このウェハ周縁は、ゲート溝にバリアメタルとメタル材料を埋め込んで平坦化する工程でCMP工程において、パッドからの圧力が大きいため、特に周縁領域1104において、膜の剥がれが生じやすいという問題があった。  CMP工程中に膜の剥がれが生じると、剥がれたバリアメタル或いはメタル材料が、ウェハの回転に伴って他の領域に付着して汚染することにより、ダメージを与え、デバイスとして構成した場合、歩留まりが低下する。
【００１６】
本発明は上記の問題点を解決すべくなされたもので、特にダマシンゲート構造などのようにゲート溝などの溝に導電性材料などの材料を埋め込む場合の膜の剥がれを防止することが可能となる半導体装置の製造方法を提供することを第1の目的としている。また、より膜の剥がれが生じやすいウェハ周縁においても膜の剥がれを防止することが可能となる半導体装置の製造方法を提供することを第2の目的としている。
【課題を解決するための手段】
【００１７】
上記した目的の一つを達成する本発明の半導体装置の製造方法の一態様は、
半導体基板上の第1の領域に素子分離領域を形成する工程と、
前記素子分離領域以外の第2の領域に素子形成領域を形成する工程と、
前記素子形成領域上の一部に膜をパターン形成して、ダミーパターンを形成する工程と、前記素子形成領域の表面に、前記半導体基板と反対のキャリア種の不純物を、前記ダミーパターンをマスクとして用いて導入して、拡散層を形成する工程と、
前記半導体基板及び前記ダミーパターン上に第1の絶縁性材料を堆積し、前記ダミーパターンの上部が露出するまで平坦化する工程と、
前記ダミーパターンを除去し、溝部を形成する工程と、
前記溝部に、膜の引っ張り応力が500MPa以下となるように第1の導電性材料を堆積し、平坦化することによって、前記溝部に前記第1の導電性材料を埋め込み、配線パターンを形成する工程と、
前記第1の絶縁性材料及び前記配線パターン上に、第2の絶縁性材料を堆積する工程と、
前記拡散層及び前記配線パターンの表面を露出させるように開口部を形成し、前記開口部に第2の導電性材料を形成してコンタクトを形成する工程と、
を具備したことを特徴とする。
【発明の効果】
【００１８】
本発明によれば、ダマシンゲート構造などのように、深さが250nm程度のゲート溝や特に形状が限定されない溝に、導電性材料などの材料を埋め込む場合であっても、膜の剥がれを防止することができる。また、より膜の剥がれが生じやすいウェハ周縁領域における膜の剥がれを防止することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
（第1の実施の形態）
本実施の形態おいては、ゲート電極に高融点金属を用い、埋め込み法によってゲート電極を形成する相補型MOSトランジスタ（CMOS）の製造方法について述べる。
【００２０】
まず、図1(a)に示すように、通常の半導体基板101の任意の領域に厚いシリコン酸化膜を形成し、素子形成領域102と素子分離領域103を形成する。この素子分離工程は、例えば
、STI（Shallow  Trench  Isolation）または、LOCOS（Local Oxidation of Silicon）法などを用いて行う。CMOS型トランジスタを形成する場合、所望の不純物をイオン注入法にて導入し、半導体基板101に、n型或いはp型それぞれのウェルを形成し、nMOS形成領域及びpMOS形成領域を作る。必要に応じて、前記素子形成領域102上の所望の領域に不純物をイオン注入し、トランジスタのチャネル部分の不純物濃度の調整を行って、しきい値の調整を行う。なお、チャネルイオン注入は通常ゲート電極の形成前の工程で行われるが、本実施の形態ではゲート溝を形成した後に不純物をイオン注入することが可能であるため、必ずしもこの段階で行う必要はない。次に、前記素子形成領域102の表面を酸化し、薄いバッファ酸化膜104を形成する。
【００２１】
次に図1(b)に示すように、ダミーゲートの材料として多結晶シリコン105とシリコン窒化膜106を順に積層させる。第2層目のシリコン窒化膜はエッチングの際のストッパーとして用いられる。膜厚はそれぞれ200nmと50nm程度である。ダミーパターンであるこのダミーゲートは、後の工程でダミーゲートを除去して溝部を形成し、その溝部に導電性材料を埋め込む必要があり、100ｎｍ以上350ｎｍ以下程度の高さで形成することが好ましい。次に、レジストを塗布して図示しないレジスト膜を形成し、露光及び現像を施すリソグラフィ技術を用いてレジストパターンを形成する。次に、図示しない前記レジストパターンをマスクとしてRIE等の異方性エッチングを行い、前記シリコン窒化膜106と前記多結晶シリコン105をエッチングすることによってダミーゲート107を形成する。続いて、前記ダミーゲート107をマスクとして用いてAsやBなどの不純物をイオン注入法によって導入し、活性化アニールを行うことによって、ソース・ドレインの拡散領域を形成する。
【００２２】
次に図1(c)に示すように、ダミーゲート107にシリコン窒化膜からなる側壁保護膜108を形成した後、それをマスクに不純物のイオン注入を行い活性化アニールを行うことでソース・ドレイン領域を形成する。
【００２３】
次に図2(d)に示すように、例えばTEOS膜を280nm程度ウェハ全面に堆積させ、第1の層間絶縁膜109を形成する。続いてCMP（Chemical  Mechanical  Polishing）法を用いて前記第1の層間絶縁膜109を、前記ダミーゲート107の上面が露出するまでエッチングして平坦化する。
【００２４】
次に図2(e)に示すように、熱リン酸処理とCDE（Chemical  Dry  Etching）を用い、露出した前記ダミーゲート107の前記シリコン窒化膜106と前記多結晶シリコン105を順に除去することによって、前記ダミーゲート107を除去し、ゲート溝110を形成する。続いて前記バッファ酸化膜104を希フッ酸にて除去した後、ゲート絶縁膜111を形成する。前記ゲート絶縁膜111は酸化タンタル等の高誘電体膜を堆積することによって形成してもよいし、露出した半導体基板101表面を酸化することによってシリコン酸化膜を形成し、ゲート絶縁膜として用いてもよい。
【００２５】
次に、図2(f)に示すように、前記ゲート絶縁膜111を形成した後バリアメタル112としてチタンナイトライド（TiN）113を、CVD法を用いて全面に形成する。膜厚は例えば10nm程度である。続いてメタル材料114として高融点金属であるタングステン（W）115を250nm程度、全面に形成する。
【００２６】
この時、Wの成膜時の膜の引っ張り応力を500MPa以下に抑える。特に、本実施の形態に示すように、前記ゲート溝110に埋め込む導電性材料がTiN及びWの積層膜である場合、図3に示すように、Wの成膜時のウェハ温度を500℃以上とする、或いは、成膜時のソースガスであるWF6とH2の流量比WF6/（WF6+H2）を0.05以下とする。WF6とH2の流量比WF6/（WF6+H2）を低下させると、ゲート溝内に埋め込む導電性材料にシームなどの欠陥が発生しやすくなるため、WF6とH2の流量比WF6/（WF6+H2）は0.025以上であることが好ましい。
【００２７】
続いて、CMP法を用いて前記W115及び前記TiN113をエッチング及び平坦化し、前記ゲート溝110に埋め込むことによってゲート電極116を形成する。
【００２８】
次に、図2(g)に示すように、前記ゲート電極116、第1の層間絶縁膜109上の全面に第2の層間絶縁膜117を形成した後、前記ゲート電極116及びソース・ドレイン領域にコンタクトを形成するためのコンタクトホールを、異方性エッチングによって形成する。次に、Ti/TiN/Alの積層膜を堆積させ所望の形状にエッチングし、配線電極118を形成し、CMOSトランジスタを形成する。
【００２９】
本実施の形態によれば、図4に示すように、溝の深さが250nm程度の場合、溝の径が大きいほど膜の剥がれが生じやすいが、成膜時の膜の引っ張り応力を500MPa以下に抑えることによって、前記ゲート溝110に埋め込む導電性材料に限定されることなく、膜の剥がれを防止することが可能となる。なお、図4中の矢印は膜の引っ張り応力を示す。
【００３０】
特に、溝に埋め込む導電性材料がTiN及びWの積層膜である場合、Wの成膜時のウェハ温度を500℃以上とする、或いは、成膜時のソースガスであるWF6とH2の流量比WF6/（WF6+H2）を0.05以下とすることにより、成膜時の膜の引っ張り応力を500MPa以下に抑えることができ、膜の剥がれ防止することが可能となり、歩留まりをより一層向上させることができる。
【００３１】
（第2の実施の形態）
本実施の形態おいては、前記した第1の実施の形態と同様に、ゲート電極に高融点金属を用い、埋め込み法によってゲート電極を形成する相補型MOSトランジスタ（CMOS）の製造方法について述べる。前記した第1の実施の形態と同一部分の詳細な説明は省略する。ゲート絶縁膜を形成する工程までの工程は、前記した第1の実施の形態と同一であるため、詳細な説明は省略する。
【００３２】
図1(a)乃至図2(e)に示すように、ゲート絶縁膜111を形成した後、図2(f)に示すように、バリアメタル112としてTiN113をCVD法を用いて全面に形成する。膜厚は例えば10nm程度である。続いてメタル材料114として高融点金属であるW115をCVD法によって100nmほど薄くウェハ全面に堆積させた後、その上面にスパッタ法によって150nm程度さらに堆積させる。
【００３３】
次に、前記した第1の実施の形態と同様に、CMP法を用いて前記W115及び前記TiN113をエッチング及び平坦化し、前記ゲート溝110に埋め込むことによってゲート電極116を形成する。その後、図2(g)に示すように、第2の層間絶縁膜117の形成、コンタクトホールの形成、配線電極118の形成等の工程を行い、CMOSトランジスタを形成する。
【００３４】
本実施の形態において、積層された前記W115によって形成されるゲート電極の膜応力は、図5に示すように、CVD法によって形成された第1層目のW115aが引っ張り応力であるのに対し、スパッタ法によって形成された第2層目のW115bは、引っ張り応力と逆方向の圧縮応力である。したがって、図5に示すように、積層された前記W115a，115bの膜全体での引っ張りの膜応力は低減され、膜の剥がれを防止することが可能となる。但し、図5中の矢印は膜の引っ張り応力及び引っ張り応力と逆方向の圧縮応力を示す。第1層目の前記W115aをスパッタ法によって形成してもよいが、前記W115aが前記バリアメタル112を貫通し、前記ゲート絶縁膜111にダメージを与える可能性があるため、好ましくない。また、溝の形状及び溝に埋め込む導電性材料は、特に限定されない。
【００３５】
本実施の形態によれば、CVD法とスパッタ法を用いて膜を成膜することにより、引っ張
り応力を有する膜と圧縮応力を有する膜を形成し、積層膜の引っ張り応力を低減させることができ、膜の剥がれを防止することが可能となり、歩留まりをより一層向上させることが可能となる半導体装置の製造方法を提供することができる。CVD法による堆積及びスパッタ法による堆積は複数回行ってもよく、また、第1層目にCVD法によって膜を堆積した後は、それらの堆積順序を自由に変化させて行っても、同様の効果が得られる。
【００３６】
（第3の実施の形態）
本実施の形態おいては、前記した第1の実施の形態と同様に、ゲート電極に高融点金属を用い、埋め込み法によってゲート電極を形成する相補型MOSトランジスタ（CMOS）の製造方法について述べる。前記した第1の実施の形態と同一部分の詳細な説明は省略する。ゲート絶縁膜を形成する工程までの工程は、前記した第1の実施の形態と同一であるため、詳細な説明は省略する。
【００３７】
図1(a)乃至図2(e)に示すように、ゲート絶縁膜109を形成した後、図2(f)に示すように、バリアメタル112としてTiN113をCVD法を用いて全面に形成する。膜厚は例えば10nm程度である。続いてメタル材料114として高融点金属であるW115をCVD法によって100nmほど薄くウェハ全面に堆積させた後、O2雰囲気中で、400度で10分間のアニールを行う。アニール温度と時間は特に限定されない。この時、100nmほどウェハ全面に堆積させた前記W115はその一部が、酸化され150nm程度の膜厚を有するWO2となる。
【００３８】
次に、前記した第1の実施の形態と同様に、CMP法を用いて前記WO2、前記W113及び前記TiN111をエッチング及び平坦化し、前記ゲート溝108に埋め込む。続いて、前記WO2に水素処理を施して還元し、Wとすることによってゲート電極114を形成する。その後、図2(g)に示すように、第2の層間絶縁膜117の形成、コンタクトホールの形成、配線電極118の形成等の工程を行い、CMOSトランジスタを形成する。
【００３９】
本実施の形態において、前記W113と前記WO2によって積層して形成されるゲート電極の膜応力は、CVD法によって形成された第1層目のWが引っ張り応力であるのに対し、体積膨張を伴う酸化によって形成された第2層目のWO2は、引っ張り応力と逆方向の圧縮応力である。したがって、積層された膜全体での引っ張り応力は低減され、膜の剥がれを防止することが可能となる。また、溝の形状は特に限定されないが、溝に埋め込む導電性材料は、Wなどのように還元することによって、元に戻ることが可能である材料が好ましい。
【００４０】
また、第1層目のW膜厚や酸化時のアニール温度と時間は、溝の深さや径の大きさに合わせて選択する。本実施の形態によれば、CVD法と、膜の酸化及び還元を行って、膜を成膜することにより、引っ張り応力を有する膜と圧縮応力を有する膜を形成し、積層膜の引っ張り応力を低減させることができ、膜の剥がれを防止することが可能となり、歩留まりをより一層向上させることが可能となる半導体装置の製造方法を提供することができる。
【００４１】
（第4の実施の形態）
本実施の形態おいては、ゲート電極に高融点金属を用い、埋め込み法によってゲート電極を形成する相補型MOSトランジスタ（CMOS）の製造方法において、特にウェハ周縁の領域の製造方法について述べる。前記した第1乃至第3の実施の形態と同一部分の詳細な説明は省略する。nMOS形成領域及びpMOS形成領域を形成する工程までの工程及びウェハ中央の領域の製造方法は、前記第1乃至第3の実施の形態と同一であるため、前記第1乃至第3の実施の形態の詳細な説明で用いた図1(a)乃至図2(f)を参照し、詳細な説明は省略する。
【００４２】
図1(a)に示すように、nMOS形成領域及びpMOS形成領域を形成し、素子形成領域102の表面を酸化して薄いバッファ酸化膜104を形成した後、図1(b)に示すように、ダミーゲート材料として多結晶シリコン105とシリコン窒化膜106を順に積層させる。第2層目のシリコ
ン窒化膜はエッチングの際のストッパーとして用いられる。膜厚はそれぞれ200nmと50nm程度である。ダミーパターンであるこのダミーゲートは、後の工程でダミーゲートを除去して溝部を形成し、その溝部に導電性材料を埋め込む必要があり、100ｎｍ以上350ｎｍ以下程度の高さで形成することが好ましい。次に、レジストを塗布して図示しないレジスト膜を形成する。
【００４３】
また、図7（a）に、この半導体基板101を含むウェハ全面の上面図を示す。図7(a)に示すように、ウェハ601上の複数のチップ602にトランジスタを形成する場合、駆動可能なトランジスタが形成されるウェハ中央の領域603は露光及び現像を施すリソグラフィ技術を用いてレジストパターンを形成するが、一方、駆動可能なトランジスタが形成されないウェハ周縁の領域604には、レジストパターンを形成しない。ここで、前記ウェハ周縁の領域604とは、駆動可能なトランジスタが形成される領域以外の領域605、或いは、駆動可能なトランジスタが形成されないウェハの外周から5mm程度の領域606のいずれか示す。ここでは、駆動可能なトランジスタが形成される領域以外の領域605とする。
【００４４】
次に、前記ウェハ中央の領域603は、図示しないレジストパターンをマスクとしてRIE等の異方性エッチングを行い、前記シリコン窒化膜106と前記多結晶シリコン105をエッチングすることによって、ダミーゲート107を形成する。一方、前記ウェハ周縁の領域604は、前記レジストパターンを形成していないため、前記ダミーゲート107は形成されない。次に、前記ダミーゲート107が形成されているウェハ中央の領域603は、前記ダミーゲート107をマスクとして用いてAsやBなどの不純物をイオン注入法によって導入し、活性化アニールを行うことによって、ソース・ドレインの拡散領域を形成する。
【００４５】
次に、図1(c)に示すように、前記ダミーゲート107にシリコン窒化膜からなる側壁保護膜108を形成した後、それをマスクに不純物のイオン注入を行い、活性化アニールを行うことでソース・ドレイン領域を形成する。
【００４６】
次に、図2(d)に示すように、例えばTEOS膜を280nm程度ウェハ全面に堆積させ、第1の層間絶縁膜109を形成する。ウェハ周縁の領域604は、図6に示すように、ダミーゲート107が形成されていないため、全面に、第1の層間絶縁膜109が形成されている。続いてCMP（Chemical  Mechanical  Polishing）法を用いて前記第1の層間絶縁膜109を、前記ダミーゲート107の上面が露出するまでエッチングして平坦化する。
【００４７】
次に、図2（e）に示すように、前記ウェハ中央の領域603は、熱リン酸処理とCDE（Chemical  Dry  Etching）を用い、露出した前記ダミーゲート107の前記シリコン窒化膜106と前記多結晶シリコン105を順に除去することによって、前記ダミーゲート107を除去し、ゲート溝110を形成する。一方、前記ウェハ周縁の領域604は、前記ダミーゲート107が形成されていないため、前記ゲート溝110も形成されていない。続いて、前記ウェハ中央の領域603は、前記ゲート溝110内の前記バッファ酸化膜104を希フッ酸にて除去した後、ゲート絶縁膜111を形成する。
【００４８】
次に、図2（f）に示すように、導電性材料を堆積させ、CMP法を用いて前記導電性材料をエッチング及び平坦化し、前記ゲート溝110に埋め込むことによってゲート電極116を形成する。後のCMOSトランジスタを構成する工程は、前記した第1の実施の形態と同一であるため省略する。
【００４９】
本実施の形態において、溝の形状及び溝に埋め込む導電性材料は、特に限定されない。本実施の形態によれば、前記ウェハ周縁の領域604は、前記ゲート溝110が形成されていないため、前記導電性材料を埋め込むことがなく、CMP工程中にパッドからの大きな圧力かかることによって生じる膜の剥がれ防止することができる。また、前記ウェハ周縁の領域
604が、駆動可能なトランジスタが形成されないウェハの外周から5mm程度の領域606であっても同様の効果が得られる（図7(b)参照）。
【００５０】
したがって、本実施の形態を適用することによって、CMP工程中の膜の剥がれを防止し、剥がれた導電性材料が、ウェハの回転に伴って他の領域に付着して汚染することにより、ダメージを与えて欠陥が発生することがなく、歩留まりをより一層向上させることが可能となる半導体装置の製造方法を提供することができる。また、本実施の形態は、駆動可能なトランジスタが形成されないウェハ周縁の領域にレジストパターンを形成しないよう、露光時に露光のチューニングを行うことによって実現できるため、量産に特に適した半導体装置の製造方法である。
【００５１】
（第5の実施の形態）
本実施の形態おいては、ゲート電極に高融点金属を用い、埋め込み法によってゲート電極を形成する相補型MOSトランジスタ（CMOS）の製造方法において、特にウェハ周縁の領域の製造方法について述べる。前記した第1乃至第3の実施の形態と同一部分の詳細な説明は省略する。nMOS形成領域及びpMOS形成領域を形成する工程までの工程及びウェハ中央の領域の製造方法は、前記第1乃至第3の実施の形態と同一であるため、前記第1乃至第3の実施の形態の詳細な説明で用いた図1(a)乃至図2(f)を参照し、詳細な説明は省略する。
【００５２】
駆動可能なトランジスタが形成されないウェハ周縁の領域において、図8(a)に示すように、nMOS形成領域及びpMOS形成領域を形成し、素子形成領域102の表面を酸化して薄いバッファ酸化膜104を形成した後、図8(b)に示すように、ダミーゲート材料として前記多結晶シリコン105と前記シリコン窒化膜106を順に積層させる。第2層目のシリコン窒化膜はエッチングの際のストッパーとして用いられる。膜厚はそれぞれ200nmと50nm程度である。次に、レジストを塗布して図示しないレジスト膜を形成し、露光及び現像を施すリソグラフィ技術を用いてレジストパターンを形成する。次に、図示しない前記レジストパターンをマスクとしてRIE等の異方性エッチングを行い、前記シリコン窒化膜106と前記多結晶シリコン105をエッチングすることによってダミーゲート107を形成する。
【００５３】
次に図8(c)に示すように、駆動可能なトランジスタが形成されないウェハ周縁の領域の前記ダミーゲート107は、RIE或いは薬理処理によって除去される。駆動可能なトランジスタが形成されるウェハ中央の領域は、前記ダミーゲート107をマスクとして用いてAsやBなどの不純物をイオン注入法によって導入し、活性化アニールを行うことによって、ソース・ドレインの拡散領域を形成する。
【００５４】
ここで、図7(a)及び図7(b)に示すように、ウェハ周縁の領域604とは、駆動可能なトランジスタが形成される領域以外の領域605、或いは、駆動可能なトランジスタが形成されないウェハの外周から5mm程度の領域606のいずれかを示す。ここでは、前記した第4の実施の形態と同様、駆動可能なトランジスタが形成される領域以外の領域605とする。
【００５５】
次に、前記ウェハ中央の領域603の前記ダミーゲート107が形成されている領域には、前記ダミーゲート107にシリコン窒化膜からなる側壁保護膜108を形成した後、それをマスクに不純物のイオン注入を行い、活性化アニールを行うことでソース・ドレイン領域を形成する（図1(c)参照）。一方、前記ダミーゲート107が形成されていないウェハ周縁の領域604は、図9（d）に示すように、シリコン窒化膜を形成した後、除去する。
【００５６】
次に、例えばTEOS膜を280nm程度ウェハ全面に堆積させ、第1の層間絶縁膜109を形成する。ウェハ周縁の領域604は、図9(e)に示すように、ダミーゲート107が形成されていないため、全面に、第1の層間絶縁膜109が形成されている。続いてCMP（Chemical  Mechanical  Polishing）法を用いて前記第1の層間絶縁膜109を、前記ダミーゲート107の上面が露
出するまでエッチングして平坦化する（図2(d)参照）。
【００５７】
次に、ウェハ中央の領域は、熱リン酸処理とCDE（Chemical  Dry  Etching）を用い、露出した前記ダミーゲート107のシリコン窒化膜と多結晶シリコンを順に除去することによって、前記ダミーゲート107を除去し、ゲート溝110を形成する（図2(e)参照）。一方、ウェハ周縁の領域604では、図9(f)に示すように、前記ダミーゲート107を除去しているため、前記ゲート溝110も形成されていない。
【００５８】
続いて前記ゲート溝110内の前記バッファ酸化膜104を希フッ酸にて除去した後、ゲート絶縁膜111を形成する。次に、導電性材料を堆積させ、CMP法を用いて前記導電性材料をエッチング及び平坦化し、前記ゲート溝110に埋め込むことによってゲート電極116を形成する（図2(f)参照）。後のCMOSトランジスタを構成する工程は、前記した第1の実施の形態と同一であるため省略する。
【００５９】
本実施の形態において、溝の形状及び溝に埋め込む導電性材料は、特に限定されない。本実施の形態によれば、ウェハ周縁の領域604は、前記ゲート溝110が形成されていないため、前記導電性材料を埋め込むことがなく、CMP工程中にパッドからの大きな圧力かかることによって生じる膜の剥がれ防止することができる。また、ウェハ周縁の領域604が、駆動可能なトランジスタが形成されないウェハの外周から5mm程度の領域606であっても同様の効果が得られる。
【００６０】
したがって、本実施の形態を適用することによって、CMP工程中の膜の剥がれを防止し、剥がれた導電性材料が、ウェハの回転に伴って他の領域に付着して汚染することにより、ダメージを与えて欠陥が発生することがなく、歩留まりをより一層向上させることが可能となる半導体装置の製造方法を提供することができる。
【００６１】
（第6の実施の形態）
本実施の形態おいては、ゲート電極に高融点金属を用い、埋め込み法によってゲート電極を形成する相補型MOSトランジスタ（CMOS）の製造方法において、特にウェハ周縁の領域の製造方法について述べる。前記した第1乃至第3の実施の形態と同一部分の詳細な説明は省略する。nMOS形成領域及びpMOS形成領域を形成する工程までの工程及びウェハ中央の領域の製造方法は、前記第1乃至第3の実施の形態と同一であるため、前記第1乃至第3の実施の形態の詳細な説明で用いた図1(a)乃至図2(f)を参照し、詳細な説明は省略する。
【００６２】
駆動可能なトランジスタが形成されないウェハ周縁の領域において、図10(a)に示すように、nMOS形成領域及びpMOS形成領域を形成し、素子形成領域102の表面を酸化して薄いバッファ酸化膜104を形成した後、図10(b)に示すように、ダミーゲート材料として多結晶シリコン105とシリコン窒化膜106を順に積層させる。第2層目のシリコン窒化膜はエッチングの際のストッパーとして用いられる。膜厚はそれぞれ200nmと50nm程度である。ダミーパターンであるこのダミーゲートは、後の工程でダミーゲートを除去して溝部を形成し、その溝部に導電性材料を埋め込む必要があり、100ｎｍ以上350ｎｍ以下程度の高さで形成することが好ましい。次に、レジストを塗布して図示しないレジスト膜を形成し、露光及び現像を施すリソグラフィ技術を用いてレジストパターンを形成する。
【００６３】
次に、図示しない前記レジストパターンをマスクとしてRIE等の異方性エッチングを行い、シリコン窒化膜と多結晶シリコンをエッチングすることによってダミーゲート107を形成する。次に、前記ダミーゲート107をマスクとして用いてAsやBなどの不純物をイオン注入法によって導入し、活性化アニールを行うことによって、ソース・ドレインの拡散領域を形成する。
【００６４】
次に、図10(c)に示すように、シリコン窒化膜からなる側壁保護膜108を形成した後、それをマスクに不純物のイオン注入を行い活性化アニールを行うことでソース・ドレイン領域を形成する。
次に、図11(d)に示すように、例えばTEOS膜を280nm程度ウェハ全面に堆積させ、第1の層間絶縁膜109を形成する。続いてCMP（Chemical  Mechanical  Polishing）法を用いて前記第1の層間絶縁膜109を、前記ダミーゲート107の上面が露出するまでエッチングして平坦化する。
【００６５】
次に、図11(e)に示すように、熱リン酸処理とCDE（Chemical  Dry  Etching）を用い、露出した前記ダミーゲート107の前記シリコン窒化膜106と前記多結晶シリコン105を順に除去することによって、前記ダミーゲート107を除去し、ゲート溝110を形成する。続いて、前記バッファ酸化膜104を希フッ酸にて除去した後、ゲート絶縁膜111を形成する。前記ゲート絶縁膜111は酸化タンタル等の高誘電体膜を堆積することによって形成することもできるし、露出した半導体基板101表面を酸化することによってシリコン酸化膜を形成し、ゲート絶縁膜として用いることもできる。次に、ゲート電極を構成する導電性材料801をウェハ全面に堆積させる。
【００６６】
次に、図11(f)に示すように、駆動可能なトランジスタが形成されないウェハ周縁の領域に堆積された前記導電性材料801をRIEなどによって除去する。ここで、図7(a)及び図7(b)に示すように、ウェハ周縁の領域604とは、駆動可能なトランジスタが形成される領域以外の領域605、或いは、駆動可能なトランジスタが形成されないウェハの外周から5mm程度の領域606のいずれかを示す。ここでは、前記した第4の実施の形態と同様、駆動可能なトランジスタが形成される領域以外の領域605とする。
【００６７】
次に、ウェハ中央の領域603は、CMP法を用いて、前記導電性材料801をエッチング及び平坦化し、前記ゲート溝110に埋め込むことによってゲート電極116を形成する（図2(f)参照）。続いて、ウェハの中央領域603及びウェハの周縁領域に、それぞれ図2（g）及び図11（g）に示すように、第1の層間絶縁膜109等上の全面に第2の層間絶縁膜117を形成する。後のCMOSトランジスタを構成する工程は、前記した第1の実施の形態と同一であるため省略する。
【００６８】
本実施の形態において、溝の形状及び溝に埋め込む導電性材料は、特に限定されない。本実施の形態によれば、ウェハ周縁の領域604の前記ゲート溝110に形成された前記導電性材料801は、CMP工程の前に除去されているため、CMP工程中にパッドからの大きな圧力かかることによって生じる膜の剥がれ防止することができる。また、ウェハ周縁の領域604が、駆動可能なトランジスタが形成されないウェハの外周から5mm程度の領域606であっても同様の効果が得られる（図7(b)参照）。
【００６９】
したがって、本実施の形態を適用することによって、CMP工程中の膜の剥がれを防止し、剥がれた導電性材料が、ウェハの回転に伴って他の領域に付着して汚染することにより、ダメージを与えて欠陥が発生することがなく、歩留まりをより一層向上させることが可能となる半導体装置の製造方法を提供することができる。
【００７０】
以上、第1乃至第6の実施の形態について、各々説明を行ったが、本発明はゲート電極の形成ではなく、多層配線のプラグを形成する場合であっても、適用することが可能である。さらに、形成する半導体デバイスはCMOSトランジスタに限定されず、MOSトランジスタ、メモリ等であっても溝の埋め込み工程に適用することが可能であり、同様の効果が得られ、歩留まりをより一層向上させることが可能となる。
【図面の簡単な説明】
【００７１】
【図１】本発明の第1の実施の形態における半導体装置の製造方法の工程の一部を示す要部断面図である。
【図２】本発明の第1の実施の形態における半導体装置の製造方法の工程の一部を示す要部断面図である。
【図３】本発明の第1の実施の形態に係り、膜の成膜温度及びソースガスの流量比を変化させたときの膜の引っ張り応力を示す図である。
【図４】本発明の第1の実施の形態に係り、溝に膜を成膜したときの一部拡大断面図である。
【図５】本発明の第2の実施の形態に係り、溝に膜を成膜したときの一部拡大断面図である。
【図６】本発明の第4の実施の形態における半導体装置の製造方法の工程の一部を示す要部断面図である。
【図７】本発明の第4乃至第6の実施の形態における半導体装置の製造方法のウェハ全面を示す上面図である。
【図８】本発明の第5の実施の形態における半導体装置の製造方法の工程の一部を示す要部断面図である。
【図９】本発明の第5の実施の形態における半導体装置の製造方法の工程の一部を示す要部断面図である。
【図１０】本発明の第6の実施の形態における半導体装置の製造方法の工程の一部を示す要部断面図である。
【図１１】本発明の第6の実施の形態における半導体装置の製造方法の工程の一部を示す要部断面図である。
【図１２】従来の技術における半導体装置の製造方法の工程の一部を示す要部断面図である。
【図１３】従来の技術における半導体装置の製造方法の工程の一部を示す要部断面図である。
【図１４】従来の技術に係り、溝に膜を成膜したときの一部拡大断面図である。
【図１５】従来の技術における半導体装置の製造方法のウェハ全面を示す上面図である。
【符号の説明】
【００７２】
101，901…半導体基板
102，902…素子形成領域
103，903…素子分離領域
104，904…バッファ酸化膜
105，905…多結晶シリコン
106，906…シリコン窒化膜
107，907…ダミーゲート
108，908…側壁保護膜
109，909…第1の層間絶縁膜
110，910…ゲート溝
111，911…ゲート絶縁膜
112，912…バリアメタル
113，913…TiN
114，914…メタル材料
115，115a，115b，915…W
116，916…ゲート電極
117，917…第2の層間絶縁膜
118，918…配線電極
601…ウェハ
602…チップ
603…駆動可能なトランジスタが形成されるウェハ中央の領域
604…駆動可能なトランジスタが形成されないウェハ周縁の領域
605…駆動可能なトランジスタが形成される領域以外の領域
606…駆動可能なトランジスタが形成されないウェハの外周から5mm程度の領
801…導電性材料
1101…ウェハ
1102…チップ
1103…駆動可能なトランジスタが形成されないウェハ周縁の領域
1104…膜の剥がれが生じやすい周縁領域
【図１】
2005109260.tif 000003
【図２】
2005109260.tif 000004
【図３】
2005109260.tif 000005
【図４】
2005109260.tif 000006
【図５】
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【図６】
2005109260.tif 000008
【図７】
2005109260.tif 000009
【図８】
2005109260.tif 000010
【図９】
2005109260.tif 000011
【図１０】
2005109260.tif 000012
【図１１】
2005109260.tif 000013
【図１２】
2005109260.tif 000014
【図１３】
2005109260.tif 000015
【図１４】
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【図１５】
2005109260.tif 000017