(57)【要約】【課題】メッシュパターンのトレンチを有するトレンチ横型パワーＭＯＳＦＥＴのゲート抵抗を低減し、それによってゲート電圧の伝達速度を上げ、高速でスイッチング動作をおこなうこと。【解決手段】ポリシリコンよりなるゲート電極２２を素子表面に引き出し、ソース配線１５やドレイン配線１６と平行に伸びるゲート配線１７を設ける。このゲート配線１７に、ポリシリコンよりも抵抗が小さいアルミニウムなどの導電材よりなる裏打ち配線１４を電気的に接続し、ゲート抵抗を下げる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体層にメッシュ状の平面パターンをなすように形成されたトレンチの内側に電極を有する複数の第２導電型のパワー半導体素子と、
第１の方向に伸び、かつ前記電極に電気的に接続するポリシリコンよりなる配線と、
前記配線に沿って設けられ、かつ前記配線に電気的に接続する、ポリシリコンよりも抵抗の小さい導電材よりなる裏打ち配線と、
を具備することを特徴とする半導体装置。
【請求項２】
前記配線および前記裏打ち配線は、前記トレンチの、前記第１の方向に伸びる部分のピッチと同じピッチで設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記配線および前記裏打ち配線は、前記トレンチの、前記第１の方向に伸びる部分のピッチよりも大きいピッチで設けられているとともに、前記配線を所定のピッチで横切る非トレンチエッチング領域が設けられており、該非トレンチエッチング領域の側部を介して、第２の方向に隣り合うセルの前記電極同士が接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
第２導電型の第２の半導体層にメッシュ状の平面パターンをなすように形成された第２のトレンチの内側に第２の電極を有する複数の第１導電型のパワー半導体素子と、
第１の方向に伸び、かつ前記第２の電極に電気的に接続するポリシリコンよりなる第２の配線と、
前記第２の配線に沿って設けられ、かつ前記第２の配線に電気的に接続する、ポリシリコンよりも抵抗の小さい導電材よりなる第２の裏打ち配線と、
をさらに具備することを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
前記第２の配線および前記第２の裏打ち配線は、前記第２のトレンチの、前記第１の方向に伸びる部分のピッチと同じピッチで設けられていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２の配線および前記第２の裏打ち配線は、前記第２のトレンチの、前記第１の方向に伸びる部分のピッチよりも大きいピッチで設けられているとともに、前記第２の配線を所定のピッチで横切る第２の非トレンチエッチング領域が設けられており、該第２の非トレンチエッチング領域の側部を介して、第２の方向に隣り合うセルの前記第２の電極同士が接続されていることを特徴とする請求項４または５に記載の半導体装置。
【請求項７】
さらに、前記パワー半導体素子とともに、同一半導体基板上に、前記パワー半導体素子を制御するＭＯＳＦＥＴが集積されていることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
【請求項８】
さらに、前記パワー半導体素子とともに、同一半導体基板上にバイポーラトランジスタが集積されていることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
【請求項９】
さらに、前記パワー半導体素子とともに、同一半導体基板上に抵抗素子が集積されていることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。
【請求項１０】
さらに、前記パワー半導体素子とともに、同一半導体基板上に容量素子が集積されていることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。
【請求項１１】
第１導電型の半導体層にメッシュ状の平面パターンをなすように形成されたトレンチの底部に沿って、前記トレンチの下側に第２導電型のソース領域が設けられ、前記トレンチの側部に沿って、前記半導体層の表面領域に第２導電型のドレイン領域が設けられ、前記トレンチの内側にゲート絶縁膜を介してゲート電極が設けられ、前記トレンチの、第１の方向に伸びる部分に沿って、前記ゲート電極の内側に層間絶縁膜を介してプラグが設けられ、該プラグが前記トレンチの底面で前記ソース領域に電気的に接続した構成の複数の第２導電型のパワーＭＯＳＦＥＴと、
前記第１の方向に沿って設けられ、かつ前記プラグに電気的に接続するソース配線と、
前記第１の方向に沿って設けられ、かつ前記ドレイン領域に電気的に接続するドレイン配線と、
前記第１の方向に沿って設けられ、かつ前記ゲート電極に電気的に接続するポリシリコンよりなるゲート配線と、
前記ゲート配線に沿って設けられ、かつ前記ゲート配線に電気的に接続する、ポリシリコンよりも抵抗の小さい導電材よりなる裏打ち配線と、
を具備することを特徴とする半導体装置。
【請求項１２】
前記ソース領域を囲む第１導電型のボディ領域をさらに具備することを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記ゲート配線および前記裏打ち配線は、前記ソース配線のピッチと同じピッチで設けられていることを特徴とする請求項１１または１２に記載の半導体装置。
【請求項１４】
前記ゲート配線および前記裏打ち配線は、前記ソース配線のピッチよりも大きいピッチで設けられているとともに、前記ゲート配線を所定のピッチで横切る非トレンチエッチング領域が設けられており、該非トレンチエッチング領域の側部を介して、第２の方向に隣り合うセルのゲート電極同士が接続されていることを特徴とする請求項１１または１２に記載の半導体装置。
【請求項１５】
第２導電型の第２の半導体層にメッシュ状の平面パターンをなすように形成された第２のトレンチの底部に沿って、前記第２のトレンチの下側に第１導電型の第２のソース領域が設けられ、前記第２のトレンチの側部に沿って、前記第２の半導体層の表面領域に第１導電型の第２のドレイン領域が設けられ、前記第２のトレンチの内側に第２のゲート絶縁膜を介して第２のゲート電極が設けられ、前記第２のトレンチの、第１の方向に伸びる部分に沿って、前記第２のゲート電極の内側に層間絶縁膜を介して第２のプラグが設けられ、該第２のプラグが前記第２のトレンチの底面で前記第２のソース領域に電気的に接続した構成の複数の第１導電型のパワーＭＯＳＦＥＴと、
前記第１の方向に沿って設けられ、かつ前記第２のプラグに電気的に接続する第２のソース配線と、
前記第１の方向に沿って設けられ、かつ前記第２のドレイン領域に電気的に接続する第２のドレイン配線と、
前記第１の方向に沿って設けられ、かつ前記第２のゲート電極に電気的に接続するポリシリコンよりなる第２のゲート配線と、
前記第２のゲート配線に沿って設けられ、かつ前記第２のゲート配線に電気的に接続する、ポリシリコンよりも抵抗の小さい導電材よりなる第２の裏打ち配線と、
をさらに具備することを特徴とする請求項１１〜１４のいずれか一つに記載の半導体装置。
【請求項１６】
前記第２のソース領域を囲む第２導電型の第２のボディ領域をさらに具備することを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記第２のゲート配線および前記第２の裏打ち配線は、前記第２のソース配線のピッチと同じピッチで設けられていることを特徴とする請求項１５または１６に記載の半導体装置。
【請求項１８】
前記第２のゲート配線および前記第２の裏打ち配線は、前記第２のソース配線のピッチよりも大きいピッチで設けられているとともに、前記第２のゲート配線を所定のピッチで横切る第２の非トレンチエッチング領域が設けられており、該第２の非トレンチエッチング領域の側部を介して、第２の方向に隣り合うセルの第２のゲート電極同士が接続されていることを特徴とする請求項１５または１６に記載の半導体装置。
【請求項１９】
第１導電型の半導体層にメッシュ状の平面パターンをなすように形成されたトレンチの底部に沿って、前記トレンチの下側に第２導電型のドレイン領域が設けられ、前記トレンチの側部に沿って、前記半導体層の表面領域に第２導電型のソース領域が設けられ、前記トレンチの内側にゲート絶縁膜を介してゲート電極が設けられ、前記トレンチの、第１の方向に伸びる部分に沿って、前記ゲート電極の内側に層間絶縁膜を介してプラグが設けられ、該プラグが前記トレンチの底面で前記ドレイン領域に電気的に接続した構成の複数の第２導電型のパワーＭＯＳＦＥＴと、
前記第１の方向に沿って設けられ、かつ前記プラグに電気的に接続するドレイン配線と、
前記第１の方向に沿って設けられ、かつ前記ソース領域に電気的に接続するソース配線と、
前記第１の方向に沿って設けられ、かつ前記ゲート電極に電気的に接続するポリシリコンよりなるゲート配線と、
前記ゲート配線に沿って設けられ、かつ前記ゲート配線に電気的に接続する、ポリシリコンよりも抵抗の小さい導電材よりなる裏打ち配線と、
を具備することを特徴とする半導体装置。
【請求項２０】
前記ゲート配線および前記裏打ち配線は、前記ドレイン配線のピッチと同じピッチで設けられていることを特徴とする請求項１９に記載の半導体装置。
【請求項２１】
前記ゲート配線および前記裏打ち配線は、前記ドレイン配線のピッチよりも大きいピッチで設けられているとともに、前記ゲート配線を所定のピッチで横切る非トレンチエッチング領域が設けられており、該非トレンチエッチング領域の側部を介して、第２の方向に隣り合うセルのゲート電極同士が接続されていることを特徴とする請求項１９に記載の半導体装置。
【請求項２２】
第２導電型の第２の半導体層にメッシュ状の平面パターンをなすように形成された第２のトレンチの底部に沿って、前記第２のトレンチの下側に第１導電型の第２のドレイン領域が設けられ、前記第２のトレンチの側部に沿って、前記第２の半導体層の表面領域に第１導電型の第２のソース領域が設けられ、前記第２のトレンチの内側に第２のゲート絶縁膜を介して第２のゲート電極が設けられ、前記第２のトレンチの、第１の方向に伸びる部分に沿って、前記第２のゲート電極の内側に層間絶縁膜を介して第２のプラグが設けられ、該第２のプラグが前記第２のトレンチの底面で前記第２のドレイン領域に電気的に接続した構成の複数の第１導電型のパワーＭＯＳＦＥＴと、
前記第１の方向に沿って設けられ、かつ前記第２のプラグに電気的に接続する第２のドレイン配線と、
前記第１の方向に沿って設けられ、かつ前記第２のソース領域に電気的に接続する第２のソース配線と、
前記第１の方向に沿って設けられ、かつ前記第２のゲート電極に電気的に接続するポリシリコンよりなる第２のゲート配線と、
前記第２のゲート配線に沿って設けられ、かつ前記第２のゲート配線に電気的に接続する、ポリシリコンよりも抵抗の小さい導電材よりなる第２の裏打ち配線と、
をさらに具備することを特徴とする請求項１１〜１４および請求項１９〜２１のいずれか一つに記載の半導体装置。
【請求項２３】
前記第２のゲート配線および前記第２の裏打ち配線は、前記第２のドレイン配線のピッチと同じピッチで設けられていることを特徴とする請求項２２に記載の半導体装置。
【請求項２４】
前記第２のゲート配線および前記第２の裏打ち配線は、前記第２のドレイン配線のピッチよりも大きいピッチで設けられているとともに、前記第２のゲート配線を所定のピッチで横切る第２の非トレンチエッチング領域が設けられており、該第２の非トレンチエッチング領域の側部を介して、第２の方向に隣り合うセルの第２のゲート電極同士が接続されていることを特徴とする請求項２２に記載の半導体装置。
【請求項２５】
さらに、前記パワーＭＯＳＦＥＴとともに、同一半導体基板上に、前記パワーＭＯＳＦＥＴを制御するＭＯＳＦＥＴが集積されていることを特徴とする請求項１１〜２４のいずれか一つに記載の半導体装置。
【請求項２６】
さらに、前記パワーＭＯＳＦＥＴとともに、同一半導体基板上にバイポーラトランジスタが集積されていることを特徴とする請求項１１〜２５のいずれか一つに記載の半導体装置。
【請求項２７】
さらに、前記パワーＭＯＳＦＥＴとともに、同一半導体基板上に抵抗素子が集積されていることを特徴とする請求項１１〜２６のいずれか一つに記載の半導体装置。
【請求項２８】
さらに、前記パワーＭＯＳＦＥＴとともに、同一半導体基板上に容量素子が集積されていることを特徴とする請求項１１〜２７のいずれか一つに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に低オン抵抗、高耐圧および高スイッチングスピードを必要とする、電源用ＩＣやモーター駆動用ＩＣなどのパワーＩＣに適用されるトレンチ横型パワーＭＯＳＦＥＴを備えた半導体装置に関する。
【０００２】
【従来の技術】
トレンチ横型パワーＭＯＳＦＥＴ（以下、ＴＬＰＭとする）は、半導体基板に形成されたトレンチの底部にソース領域が設けられ、基板表面に沿ってトレンチの外側にドレイン領域が設けられた構成となっている。トレンチ内には、ゲート酸化膜を介して、ポリシリコンよりなるゲート電極（以下、ゲートポリシリコン電極とする）が設けられている。このゲートポリシリコン電極は、ＭＯＳＦＥＴの活性領域以外の領域で基板表面に引き出され、ゲート用のアルミニウム配線に電気的に接続されている。
【０００３】
ゲートポリシリコン電極の内側には、層間絶縁膜を介して、ポリシリコンよりなるプラグが設けられている。ソース領域は、プラグを介して、基板表面上に設けられたソース用のアルミニウム配線に電気的に接続されている。また、ドレイン領域は、基板表面上に設けられたドレイン用のアルミニウム配線に電気的に接続されている。ドレイン領域とソース領域が逆に設けられたＴＬＰＭの構成も同様である。
【０００４】
ところで、トレンチの平面的なレイアウト形状をメッシュ形状とし、トレンチで囲まれる島状の半導体部分を多数形成した構成のＴＬＰＭが公知である（たとえば、特許文献１参照。）。このようなレイアウト形状にすると、ＭＯＳＦＥＴの単位面積当たりのチャネル幅が増加するので、単位面積当たりのオン抵抗を小さくすることができる。
【０００５】
図１７は、従来のメッシュパターンのトレンチを有するＴＬＰＭのソース配線、ドレイン配線およびゲート配線の概略を示す要部平面図である。図１７において、斜線を付した部分はトレンチ１である。符号２は、島状の半導体部分である。トレンチ１の側壁に沿って形成されたゲートポリシリコン電極（図示省略）は、トレンチ１とともにＴＬＰＭ形成領域外まで伸び、ゲート引き出し用ポリシリコン３として基板表面に引き出されている。ゲート引き出し用ポリシリコン３は、図示しないコンタクト部を介して、ゲート用のアルミニウム配線４に接続されている。
【０００６】
ソース領域がトレンチ底部に設けられているＴＬＰＭでは、ソース用のアルミニウム配線５は、トレンチ１の、図１７において縦方向に伸びる直線状部分の上を通るように配線されている。ドレイン用のアルミニウム配線６は、図１７において縦方向に並ぶ複数の島状の半導体部分２の上を通るように配線されている。ドレイン領域がトレンチ底部に設けられているＴＬＰＭでは、ソース用のアルミニウム配線５とドレイン用のアルミニウム配線６の配線位置が入れ代わる。
【０００７】
【特許文献１】
特開２００２−３５３４４７号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、上述した従来構成のＴＬＰＭでは、ゲート引き出し用ポリシリコン３から遠い場所（たとえば、図１７のＡ点）では、ゲートポリシリコン電極が長くなるため、ゲート抵抗が高くなるという問題点がある。ゲート抵抗が高いと、ポリシリコン抵抗（Ｒ）と寄生容量（Ｃ）の影響により、ゲート引き出し用ポリシリコン３に印加されたゲート電圧が、ゲート引き出し用ポリシリコン３から遠い場所（たとえば、図１７のＡ点）に伝達されるまでに遅延が生じてしまう。その結果、ＴＬＰＭのスイッチング速度が遅くなってしまう。
【０００９】
本発明は、上記問題点に鑑みてなされたものであって、メッシュパターンのトレンチを有するＴＬＰＭのゲート抵抗を低減し、それによってゲート電圧の伝達速度を上げ、高速でスイッチング動作をおこなうことが可能な半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかる半導体装置は、第１導電型の半導体層にメッシュ状の平面パターンをなすように形成されたトレンチの内側に電極を有する複数の第２導電型のパワー半導体素子と、第１の方向に伸び、かつ前記電極に電気的に接続するポリシリコンよりなる配線と、前記配線に沿って設けられ、かつ前記配線に電気的に接続する、ポリシリコンよりも抵抗の小さい導電材よりなる裏打ち配線と、を具備することを特徴とする。
【００１１】
この発明において、前記配線および前記裏打ち配線は、前記トレンチの、前記第１の方向に伸びる部分のピッチと同じピッチで設けられていてもよい。あるいは、前記配線および前記裏打ち配線は、前記トレンチの、前記第１の方向に伸びる部分のピッチよりも大きいピッチで設けられていてもよく、その場合には、前記配線を所定のピッチで横切る非トレンチエッチング領域が設けられており、該非トレンチエッチング領域の側部を介して、第２の方向に隣り合うセルの前記電極同士が接続されている構成とすればよい。
【００１２】
また、第２導電型の第２の半導体層にメッシュ状の平面パターンをなすように形成された第２のトレンチの内側に第２の電極を有する複数の第１導電型のパワー半導体素子と、第１の方向に伸び、かつ前記第２の電極に電気的に接続するポリシリコンよりなる第２の配線と、前記第２の配線に沿って設けられ、かつ前記第２の配線に電気的に接続する、ポリシリコンよりも抵抗の小さい導電材よりなる第２の裏打ち配線と、をさらに具備する構成としてもよい。
【００１３】
この第１導電型のパワー半導体素子において、前記第２の配線および前記第２の裏打ち配線は、前記第２のトレンチの、前記第１の方向に伸びる部分のピッチと同じピッチで設けられていてもよい。あるいは、前記第２の配線および前記第２の裏打ち配線は、前記第２のトレンチの、前記第１の方向に伸びる部分のピッチよりも大きいピッチで設けられていてもよく、その場合には、前記第２の配線を所定のピッチで横切る第２の非トレンチエッチング領域が設けられており、該第２の非トレンチエッチング領域の側部を介して、第２の方向に隣り合うセルの前記第２の電極同士が接続されている構成とすればよい。
【００１４】
そして、上述した各発明において、さらに、前記パワー半導体素子とともに、同一半導体基板上に、前記パワー半導体素子を制御するＭＯＳＦＥＴや、バイポーラトランジスタや抵抗素子や容量素子が集積された構成としてもよい。
【００１５】
この発明によれば、ポリシリコンよりなる電極に、ポリシリコンよりも抵抗の小さい導電材よりなる裏打ち配線が電気的に接続されているので、その電極の配線抵抗が低減される。
【００１６】
また、上記目的を達成するため、本発明にかかる半導体装置は、第１導電型の半導体層にメッシュ状の平面パターンをなすように形成されたトレンチの底部に沿って、前記トレンチの下側に第２導電型のソース領域が設けられ、前記トレンチの側部に沿って、前記半導体層の表面領域に第２導電型のドレイン領域が設けられ、前記トレンチの内側にゲート絶縁膜を介してゲート電極が設けられ、前記トレンチの、第１の方向に伸びる部分に沿って、前記ゲート電極の内側に層間絶縁膜を介してプラグが設けられ、該プラグが前記トレンチの底面で前記ソース領域に電気的に接続した構成の複数の第２導電型のパワーＭＯＳＦＥＴと、前記第１の方向に沿って設けられ、かつ前記プラグに電気的に接続するソース配線と、前記第１の方向に沿って設けられ、かつ前記ドレイン領域に電気的に接続するドレイン配線と、前記第１の方向に沿って設けられ、かつ前記ゲート電極に電気的に接続するポリシリコンよりなるゲート配線と、前記ゲート配線に沿って設けられ、かつ前記ゲート配線に電気的に接続する、ポリシリコンよりも抵抗の小さい導電材よりなる裏打ち配線と、を具備することを特徴とする。
【００１７】
この発明において、前記ソース領域を囲む第１導電型のボディ領域をさらに具備する構成としてもよい。また、前記ゲート配線および前記裏打ち配線は、前記ソース配線のピッチと同じピッチで設けられていてもよい。あるいは、前記ゲート配線および前記裏打ち配線は、前記ソース配線のピッチよりも大きいピッチで設けられていてもよく、その場合には、前記ゲート配線を所定のピッチで横切る非トレンチエッチング領域が設けられており、該非トレンチエッチング領域の側部を介して、第２の方向に隣り合うセルのゲート電極同士が接続されている構成とすればよい。
【００１８】
また、第２導電型の第２の半導体層にメッシュ状の平面パターンをなすように形成された第２のトレンチの底部に沿って、前記第２のトレンチの下側に第１導電型の第２のソース領域が設けられ、前記第２のトレンチの側部に沿って、前記第２の半導体層の表面領域に第１導電型の第２のドレイン領域が設けられ、前記第２のトレンチの内側に第２のゲート絶縁膜を介して第２のゲート電極が設けられ、前記第２のトレンチの、第１の方向に伸びる部分に沿って、前記第２のゲート電極の内側に層間絶縁膜を介して第２のプラグが設けられ、該第２のプラグが前記第２のトレンチの底面で前記第２のソース領域に電気的に接続した構成の複数の第１導電型のパワーＭＯＳＦＥＴと、前記第１の方向に沿って設けられ、かつ前記第２のプラグに電気的に接続する第２のソース配線と、前記第１の方向に沿って設けられ、かつ前記第２のドレイン領域に電気的に接続する第２のドレイン配線と、前記第１の方向に沿って設けられ、かつ前記第２のゲート電極に電気的に接続するポリシリコンよりなる第２のゲート配線と、前記第２のゲート配線に沿って設けられ、かつ前記第２のゲート配線に電気的に接続する、ポリシリコンよりも抵抗の小さい導電材よりなる第２の裏打ち配線と、をさらに具備する構成としてもよい。
【００１９】
この第１導電型のパワーＭＯＳＦＥＴにおいても、前記第２のソース領域を囲む第２導電型の第２のボディ領域をさらに具備する構成としてもよい。また、前記第２のゲート配線および前記第２の裏打ち配線は、前記第２のソース配線のピッチと同じピッチで設けられていてもよい。あるいは、前記第２のゲート配線および前記第２の裏打ち配線は、前記第２のソース配線のピッチよりも大きいピッチで設けられていてもよく、その場合には、前記第２のゲート配線を所定のピッチで横切る第２の非トレンチエッチング領域が設けられており、該第２の非トレンチエッチング領域の側部を介して、第２の方向に隣り合うセルの第２のゲート電極同士が接続されている構成とすればよい。
【００２０】
また、上記目的を達成するため、本発明にかかる半導体装置は、第１導電型の半導体層にメッシュ状の平面パターンをなすように形成されたトレンチの底部に沿って、前記トレンチの下側に第２導電型のドレイン領域が設けられ、前記トレンチの側部に沿って、前記半導体層の表面領域に第２導電型のソース領域が設けられ、前記トレンチの内側にゲート絶縁膜を介してゲート電極が設けられ、前記トレンチの、第１の方向に伸びる部分に沿って、前記ゲート電極の内側に層間絶縁膜を介してプラグが設けられ、該プラグが前記トレンチの底面で前記ドレイン領域に電気的に接続した構成の複数の第２導電型のパワーＭＯＳＦＥＴと、前記第１の方向に沿って設けられ、かつ前記プラグに電気的に接続するドレイン配線と、前記第１の方向に沿って設けられ、かつ前記ソース領域に電気的に接続するソース配線と、前記第１の方向に沿って設けられ、かつ前記ゲート電極に電気的に接続するポリシリコンよりなるゲート配線と、前記ゲート配線に沿って設けられ、かつ前記ゲート配線に電気的に接続する、ポリシリコンよりも抵抗の小さい導電材よりなる裏打ち配線と、を具備することを特徴とする。
【００２１】
この発明において、前記ゲート配線および前記裏打ち配線は、前記ドレイン配線のピッチと同じピッチで設けられていてもよい。あるいは、前記ゲート配線および前記裏打ち配線は、前記ドレイン配線のピッチよりも大きいピッチで設けられているとともに、前記ゲート配線を所定のピッチで横切る非トレンチエッチング領域が設けられており、該非トレンチエッチング領域の側部を介して、第２の方向に隣り合うセルのゲート電極同士が接続されている構成としてもよい。
【００２２】
また、第２導電型の第２の半導体層にメッシュ状の平面パターンをなすように形成された第２のトレンチの底部に沿って、前記第２のトレンチの下側に第１導電型の第２のドレイン領域が設けられ、前記第２のトレンチの側部に沿って、前記第２の半導体層の表面領域に第１導電型の第２のソース領域が設けられ、前記第２のトレンチの内側に第２のゲート絶縁膜を介して第２のゲート電極が設けられ、前記第２のトレンチの、第１の方向に伸びる部分に沿って、前記第２のゲート電極の内側に層間絶縁膜を介して第２のプラグが設けられ、該第２のプラグが前記第２のトレンチの底面で前記第２のドレイン領域に電気的に接続した構成の複数の第１導電型のパワーＭＯＳＦＥＴと、前記第１の方向に沿って設けられ、かつ前記第２のプラグに電気的に接続する第２のドレイン配線と、前記第１の方向に沿って設けられ、かつ前記第２のソース領域に電気的に接続する第２のソース配線と、前記第１の方向に沿って設けられ、かつ前記第２のゲート電極に電気的に接続するポリシリコンよりなる第２のゲート配線と、前記第２のゲート配線に沿って設けられ、かつ前記第２のゲート配線に電気的に接続する、ポリシリコンよりも抵抗の小さい導電材よりなる第２の裏打ち配線と、をさらに具備する構成としてもよい。
【００２３】
この第１導電型のパワーＭＯＳＦＥＴにおいても、前記第２のゲート配線および前記第２の裏打ち配線は、前記第２のドレイン配線のピッチと同じピッチで設けられていてもよいし、前記第２のドレイン配線のピッチよりも大きいピッチで設けられていてもい。ピッチが大きい場合には、前記第２のゲート配線を所定のピッチで横切る第２の非トレンチエッチング領域が設けられており、該第２の非トレンチエッチング領域の側部を介して、第２の方向に隣り合うセルの第２のゲート電極同士が接続されている構成とすればよい。
【００２４】
そして、上述した各発明において、さらに、前記パワーＭＯＳＦＥＴとともに、同一半導体基板上に、前記パワーＭＯＳＦＥＴを制御するＭＯＳＦＥＴや、バイポーラトランジスタや抵抗素子や容量素子が集積された構成としてもよい。
【００２５】
この発明によれば、ポリシリコンよりなるゲート電極に、ポリシリコンよりも抵抗の小さい導電材よりなる裏打ち配線が電気的に接続されているので、ゲート配線の抵抗が低減される。
【００２６】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。なお、図１〜図１６において、同一の構成要素については同じ符号を付す。
【００２７】
実施の形態１．
図１は、本発明の実施の形態１にかかる半導体装置の要部の構成を模式的に示す斜視図である。図２、図３および図４は、それぞれ図１のＩＩ−ＩＩ、ＩＩＩ−ＩＩＩおよびＩＶ−ＩＶにおける縦断面図である。また、図５は、平面レイアウト図である。なお、図が繁雑になるのを避けるため、図１では、ゲート酸化膜および層間絶縁膜が省略されている。
【００２８】
図５に示すように、斜線を付したトレンチは、第１の方向（Ｙ方向とする）に伸びる複数の主トレンチ部１１ａと、Ｙ方向に直交する第２の方向（Ｘ方向とする）に伸びる複数の副トレンチ部１１ｂとにより、メッシュ状の平面パターンを形成している。隣り合う主トレンチ部１１ａ、および隣り合う副トレンチ部１１ｂにより囲まれる領域は、トレンチエッチング時にエッチングされずに残る島状の半導体部分１２ａ，１２ｂである。この島状の半導体部分１２ａ，１２ｂのそれぞれがデバイスセルである。
【００２９】
たとえばアルミニウムよりなるソース配線１５は、主トレンチ部１１ａの上を通り、Ｙ方向に伸びるように配線されている。たとえばアルミニウムよりなるドレイン配線１６は、Ｙ方向に並ぶ複数の島状の半導体部分１２ａ，１２ｂの上を通り、Ｙ方向に伸びるように配線されている。ポリシリコンよりなるゲート配線１７は、Ｙ方向に並ぶ複数の島状の半導体部分１２ｂの上を通り、Ｙ方向に伸びるように配線されている。ゲート配線１７の上には、たとえばアルミニウムよりなる裏打ち配線１４が、ゲート配線１７に沿ってＹ方向に伸びるように配線されている。
【００３０】
図１に示すように、主トレンチ部１１ａには、Ｙ方向に伸びるプラグ２１が形成されている。ソース配線１５は、プラグ２１の表面上に形成されており、プラグ２１に電気的に接続している。プラグ２１は、後述するように、トレンチ底部に形成されたソース領域に電気的に接続している（図２参照）。ドレイン配線１６は、後述するように、島状の半導体部分１２ａ，１２ｂに形成されたドレイン領域に電気的に接続している（図２参照）。ゲート配線１７は、後述するように、島状の半導体部分１２ａ，１２ｂの周囲に形成されたゲート電極２２に電気的に接続している（図３参照）。ゲート電極２２は、ゲート引き出し用ポリシリコン１３に接続されている。
【００３１】
図２は、ＭＯＳＦＥＴとして電流を駆動する活性領域の断面図である。ｐ型半導体基板３１の表面層にｐ型ウェル領域３２が形成されている。主トレンチ部１１ａは、ｐ型ウェル領域３２内に形成されている。ｐ型ウェル領域３２内において、トレンチ底部にはｎ型ソース領域３３が形成されている。主トレンチ部１１ａ内には、外側から順に、ゲート絶縁膜となるゲート酸化膜３４、たとえばポリシリコンよりなるゲート電極２２、層間絶縁膜３５が形成されている。層間絶縁膜３５の内側のトレンチ部分は、たとえばポリシリコンよりなるプラグ２１により埋められている。
【００３２】
ｐ型ウェル領域３２内において、トレンチ側部の表面領域にはｎ型ドレイン領域３６が形成されている。ドレイン配線１６は、コンタクト部３７を介してｎ型ドレイン領域３６に電気的に接続している。また、ドレイン配線１６から離れた位置に、ゲート配線１７が設けられている。裏打ち配線１４は、コンタクト部３８を介してゲート配線１７に電気的に接続している。なお、図２において、符号３９はバリアメタルである。
【００３３】
図３は、ゲート配線１７が配線された領域の断面図であり、図４は、ドレイン配線１６が配線された領域の断面図である。副トレンチ部１１ｂは、ｐ型ウェル領域３２内に形成されている。副トレンチ部１１ｂは、主トレンチ部１１ａよりもトレンチ開口幅が狭く、ゲート酸化膜３４を介してゲート電極２２により埋め込まれている。これによって、副トレンチ部１１ｂを間に挟んでＹ方向に並ぶ島状の半導体部分１２ｂ（デバイスセル）のゲート電極２２が相互に接続されている。
【００３４】
図３に示すゲート配線領域では、副トレンチ部１１ｂ内のゲート電極２２は、副トレンチ部１１ｂの両側の島状の半導体部分１２ｂの上に引き出され、ゲート配線１７に連なっている。ゲート配線１７は、ゲート酸化膜３４により、ｎ型ドレイン領域３６から絶縁されている。ゲート配線１７上には、裏打ち配線１４があり、コンタクト部３８を介して電気的に接続されている。
【００３５】
図４に示すドレイン配線領域では、ゲート電極２２は、副トレンチ部１１ｂ内に埋め込まれているだけであり、島状の半導体部分１２ｂの上に引き出されていない。ドレイン配線１６は、層間絶縁膜３５によりゲート電極２２から絶縁されている。
【００３６】
ここで、図５に示すように、半導体装置には、Ｙ方向に複数のデバイスセルを並べたデバイスセル列がＸ方向に複数並ぶ構成となっているが、すべてのデバイスセル列に対してゲート配線１７および裏打ち配線１４が配線されているわけではない。たとえば図５に示す例では、ゲート配線１７および裏打ち配線１４のピッチは、隣り合うソース配線１５のピッチよりも大きい。つまり、隣り合うゲート配線１７（裏打ち配線１４）間には、ゲート配線１７および裏打ち配線１４はなく、ソース配線１５とドレイン配線１６が交互に配線されているだけである。
【００３７】
そのため、ソース配線１５とドレイン配線１６が交互に配線されている領域では、Ｘ方向に並ぶ島状の半導体部分１２ａ（デバイスセル）のゲート電極２２は互いにつながっていない。本実施の形態では、図５に示すように、Ｘ方向に直線状に伸びる１本以上の非トレンチエッチング領域４０が設けられている。この非トレンチエッチング領域４０の側面には、ゲート電極２２を形成する際にポリシリコンが生成される。そのポリシリコンによって、Ｘ方向に並ぶ島状の半導体部分１２ａ（デバイスセル）のゲート電極２２が互いに接続されている。
【００３８】
また、ゲート配線１７および裏打ち配線１４が配線されている領域では、ゲート配線１７および裏打ち配線１４の両側にそれぞれドレイン配線１６を配線する必要があるため、島状の半導体部分１２ｂの幅が広くなっている。それに対して、ソース配線１５とドレイン配線１６が交互に配線されている領域では、ゲート配線１７および裏打ち配線１４が不要であり、また、ドレイン配線１６が１本で済むので、島状の半導体部分１２ａの幅は狭い。
【００３９】
一例として、上述した構成の半導体装置の各部の寸法および不純物濃度を示す。主トレンチ部１１ａの開口幅は３μｍであり、深さは２μｍである。副トレンチ部１１ｂの開口幅は０．５μｍであり、深さは２μｍである。ｐ型ウェル領域３２の表面濃度は１×１０１６ｃｍ−２であり、深さは４μｍである。島状の半導体部分１２ａ，１２ｂのＹ方向の長さは５．０μｍであり、幅が狭い方の島状の半導体部分１２ａのＸ方向の長さは５．０μｍである。
【００４０】
また、２０〜５０Ｖ程度の耐圧を確保するには、ｎ型ドレイン領域３６の表面濃度は１×１０１７ｃｍ−２であり、ｎ型ソース領域３３の表面濃度は１×１０２０ｃｍ−２である。ゲート配線１７および裏打ち配線１４の線幅は１．５μｍである。ゲート配線１７および裏打ち配線１４のピッチは５０μｍである。また、非トレンチエッチング領域４０のピッチは５０μｍである。
【００４１】
このような寸法の場合、図５に示すレイアウトにおいて、裏打ち配線１４から最も遠い点（図５のＢ点）は、隣り合う裏打ち配線１４と隣り合う非トレンチエッチング領域４０とで囲まれる領域の中心点である。したがって、Ｂ点は、裏打ち配線１４の最も近い点（たとえば図５のＣ点）からＸ方向に２５μｍ離れ、かつ非トレンチエッチング領域４０からもＹ方向に２５μｍ離れているので、Ｃ点から合計で５０μｍ離れていることになる。
【００４２】
また、ゲートの幅は、トレンチの深さであるから、２μｍである。よって、Ｂ点は２５□（＝５０μｍ×２μｍ）程度となるので、ポリシリコンのシート抵抗を２５Ω／□とすると、Ｂ点のゲート抵抗は６２５Ω（＝２５Ω／□×２５□）程度となる。
【００４３】
それに対して、図１７に示す従来構成の場合、図１７のＡ点がゲート引き出し用ポリシリコン３から５００μｍ離れており、ゲートの幅（トレンチの深さ）を２μｍとすると、Ａ点のゲート抵抗は６．２５ｋΩ（＝２５Ω／□×５００μｍ／２μｍ）程度となる。ただし、ポリシリコンのシート抵抗を２５Ω／□とする。
【００４４】
上述したように、実施の形態１によれば、従来構成のＴＬＰＭよりもゲート抵抗をたとえば１／１０に低減することができるので、ＴＬＰＭのスイッチング時のゲート電圧の立ち上がりを１０倍程度速くすることができる。また、オン抵抗も従来構成のＴＬＰＭとほぼ同じである。
【００４５】
実施の形態２．
図６は、本発明の実施の形態２にかかる半導体装置の要部の構成を模式的に示す斜視図である。また、図７は、平面レイアウト図である。なお、図が繁雑になるのを避けるため、図６では、ゲート酸化膜および層間絶縁膜が省略されている。図５および図６に示すように、実施の形態２の半導体装置では、すべてのデバイスセル列に対してゲート配線１７および裏打ち配線１４が配線されている。
【００４６】
このような構成の場合には、ゲート配線１７および裏打ち配線１４の両側にそれぞれドレイン配線１６を配線する必要があるため、すべての島状の半導体部分１２ｂの幅が広くなっている。また、実施の形態１のように非トレンチエッチング領域を設けることにより、Ｘ方向に並ぶ島状の半導体部分１２ｂ（デバイスセル）のゲート電極２２を互いに接続する必要はない。
【００４７】
実施の形態２の半導体装置の各部の寸法および不純物濃度は、ゲート配線１７および裏打ち配線１４のピッチを除いて、実施の形態１と同じである。実施の形態２では、ゲート抵抗は、裏打ち配線１４の抵抗により決まる。したがって、たとえばゲート引き出し用ポリシリコン１３から５００μｍ離れた点でのゲート抵抗は、裏打ち配線１４の線幅を１．５μｍとすると、２１Ω（＝５００μｍ／１．５μｍ×５０ｍΩ／□）程度となる。
【００４８】
ただし、実施の形態２において、裏打ち配線１４がアルミニウムでできているものとし、アルミニウムのシート抵抗を５０ｍΩ／□とする。それに対して、図１７に示す従来構成において、ゲート引き出し用ポリシリコン３から５００μｍ離れたＡ点のゲート抵抗は、実施の形態１で説明したように、６．２５ｋΩ程度である。
【００４９】
上述したように、実施の形態２によれば、従来構成のＴＬＰＭよりもゲート抵抗をたとえば１／３００程度に低減することができるので、ＴＬＰＭのスイッチング時のゲート電圧の立ち上がりを３００倍程度速くすることができる。
【００５０】
ここで、図８に示すように、ＴＬＰＭを、ｎ型ソース領域３３を囲むｐ型ボディ領域４１を備えた構成としてもよい。また、図９〜図１１に示すように、トレンチ底部にドレイン領域３６が配置され、トレンチ側部にソース領域３３が配置された構成としてもよい。その場合には、ドレイン領域３６とドレイン配線１６とがプラグ２１を介して電気的に接続される。この構成では、ゲート−プラグ間容量Ｃｇｄが大きくなるため、高速化の点ではトレンチ底部にソース領域を配置した方が有利である。なお、図９、図１０および図１１は、それぞれ図１のＩＩ−ＩＩ、ＩＩＩ−ＩＩＩおよびＩＶ−ＩＶに相当する断面おける縦断面図である。
【００５１】
つぎに、上述した各実施の形態のＴＬＰＭが集積された構成について説明する。図１２には、ｎチャネルのＴＬＰＭとｐチャネルのＴＬＰＭとが集積された様子が示されている。図１２に示すように、ｎチャネルのＴＬＰＭ１００は、上述した各実施の形態のＴＬＰＭと同じものであり、ｐ型ウェル領域３２内に形成されている。
【００５２】
ｐチャネルのＴＬＰＭ２００は、ｐ型半導体基板３１に形成されたｎ型ウェル領域５２内に形成されている。ｐチャネルのＴＬＰＭ２００は、トレンチ底部にｐ型ソース領域５３（ｐ型ドレイン領域でもよい）を有し、トレンチ側部にｐ型ドレイン領域５６（ｐ型ソース領域でもよい）を有している。そして、ｎチャネルのＴＬＰＭ１００と同様に、ｐチャネルのＴＬＰＭ２００においてもゲート配線１７が設けられており、そのゲート配線１７に裏打ち配線１４が電気的に接続した構成となっている。
【００５３】
図１３には、ｎチャネルのＴＬＰＭ１００と制御用ＭＯＳＦＥＴとが集積された様子が示されている。ｐチャネルのＭＯＳＦＥＴ３００は、ｐ型半導体基板３１に形成されたｎ型ウェル領域６２内に形成されている。ｐチャネルのＭＯＳＦＥＴ３００では、ｎ型ウェル領域６２の表面上に選択的にゲート酸化膜６１およびゲート電極６３が形成されている。また、ｎ型ウェル領域６２の表面層に、ゲート電極６３を挟むようにｐ型ソース領域６４およびｐ型ドレイン領域６５が形成されている。ソース配線６６およびドレイン配線６７は、それぞれコンタクト部を介して、ｐ型ソース領域６４およびｐ型ドレイン領域６５に電気的に接続している。
【００５４】
また、ｎチャネルのＭＯＳＦＥＴ３０１は、ｐ型半導体基板３１に形成されたｐ型ウェル領域７２内に形成されている。ｎチャネルのＭＯＳＦＥＴ３０１では、ｐ型ウェル領域７２の表面上に選択的にゲート酸化膜７１およびゲート電極７３が形成されている。また、ｐ型ウェル領域７２の表面層に、ゲート電極７３を挟むようにｎ型ソース領域７４およびｎ型ドレイン領域７５が形成されている。ソース配線７６およびドレイン配線７７は、それぞれコンタクト部を介して、ｎ型ソース領域７４およびｎ型ドレイン領域７５に電気的に接続している。
【００５５】
図１４には、ｎチャネルのＴＬＰＭ１００とバイポーラトランジスタとが集積された様子が示されている。バイポーラトランジスタ４００は、ｐ型半導体基板３１に形成されたｎ型ウェル領域６２内に形成されている。バイポーラトランジスタ４００では、ｎ型ウェル領域６２内にｐ型オフセット領域８１およびｎ型コレクタ領域８３が形成されている。ｐ型オフセット領域８１内にはｐ型ベース領域８４およびｎ型エミッタ領域８５が形成されている。コレクタ領域８３、ベース領域８４およびエミッタ領域８５にはそれぞれコレクタ電極８６、ベース電極８７およびエミッタ電極８８が電気的に接続している。
【００５６】
図１５には、ｎチャネルのＴＬＰＭ１００と抵抗素子とが集積された様子が示されている。抵抗素子５００は、ｐ型半導体基板３１に形成されたｐ型ウェル領域７２内に形成されている。抵抗素子５００では、ｐ型ウェル領域７２内にｎ型ウェル領域９０が形成されている。ｎ型ウェル領域９０内にはｐ型オフセット領域９１により分離された高濃度のｎ型コンタクト領域９２，９３が形成されている。ｎ型コンタクト領域９２，９３には電極９４，９５が電気的に接続している。
【００５７】
図１６には、ｎチャネルのＴＬＰＭ１００と容量素子とが集積された様子が示されている。容量素子６００は、ｐ型半導体基板３１に形成されたｎ型ウェル領域６２内に形成されている。容量素子６００では、ｎ型ウェル領域６２内にｐ型オフセット領域９６が形成されている。ｐ型オフセット領域９６内には高濃度ｐ型領域９７が形成されている。高濃度ｐ型領域９７上には、キャパシタンス絶縁膜９８を介してキャパシタンス電極９９が設けられている。
【００５８】
以上において本発明は、上述した各実施の形態に限らず、種々変更可能である。たとえば、裏打ち配線１４は、ポリシリコンよりも抵抗が小さければ、アルミニウム以外の金属やその他の導電材でできていてもよい。実施の形態では、第１導電型をｐ型とし、第２導電型をｎ型として説明したが、その逆でも本発明は成り立つ。また、上述した寸法や抵抗値や濃度等は一例であり、本発明はこれに限定されるものではない。また、本発明は、パワーＭＯＳＦＥＴに限らず、絶縁ゲート型電界効果トランジスタ（ＩＧＢＴ）などの他のパワー半導体素子にも適用可能である。
【００５９】
【発明の効果】
本発明によれば、ゲート電極が、抵抗の小さい導電材よりなる裏打ち配線により裏打ちされていることにより、ゲート配線の抵抗が低減される。したがって、ゲート電圧の伝達速度が上がり、高速でスイッチング動作をおこなう半導体装置が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる半導体装置の要部の構成を模式的に示す斜視図である。
【図２】図１のＩＩ−ＩＩにおける縦断面図である。
【図３】図１のＩＩＩ−ＩＩＩにおける縦断面図である。
【図４】図１のＩＶ−ＩＶにおける縦断面図である。
【図５】本発明の実施の形態１にかかる半導体装置の要部の平面レイアウトを示す平面図である。
【図６】本発明の実施の形態２にかかる半導体装置の要部の構成を模式的に示す斜視図である。
【図７】本発明の実施の形態２にかかる半導体装置の要部の平面レイアウトを示す平面図である。
【図８】本発明にかかる半導体装置の他の構成の一部を示す縦断面図である。
【図９】本発明にかかる半導体装置のさらに他の構成の一部を示す縦断面図である。
【図１０】本発明にかかる半導体装置のさらに他の構成の一部を示す縦断面図である。
【図１１】本発明にかかる半導体装置のさらに他の構成の一部を示す縦断面図である。
【図１２】導電型が異なるＴＬＰＭを集積した構成の要部を示す縦断面図である。
【図１３】ＴＬＰＭと制御用ＭＯＳＦＥＴとを集積した構成の要部を示す縦断面図である。
【図１４】ＴＬＰＭとバイポーラトランジスタとを集積した構成の要部を示す縦断面図である。
【図１５】ＴＬＰＭと抵抗素子とを集積した構成の要部を示す縦断面図である。
【図１６】ＴＬＰＭと容量素子とを集積した構成の要部を示す縦断面図である。
【図１７】従来のＴＬＰＭのソース配線、ドレイン配線およびゲート配線の概略を示す要部平面図である。
【符号の説明】
１１ａ，１１ｂ  トレンチ
１４  裏打ち配線
１５  ソース配線
１６  ドレイン配線
１７  ゲート配線
２１  プラグ
２２  ゲート電極
３２  半導体層（ウェル領域）
３３  ソース領域
３４  ゲート絶縁膜（ゲート酸化膜）
３５  層間絶縁膜
３６  ドレイン領域
４０  非トレンチエッチング領域
４１  ボディ領域
１００  第２導電型のパワーＭＯＳＦＥＴ（ｎチャネルのＴＬＰＭ）
２００  第１導電型のパワーＭＯＳＦＥＴ（ｐチャネルのＴＬＰＭ）
３００，３０１  制御用ＭＯＳＦＥＴ
４００  バイポーラトランジスタ
５００  抵抗素子
６００  容量素子
【図１】
2005012019.tif 000003
【図２】
2005012019.tif 000004
【図３】
2005012019.tif 000005
【図４】
2005012019.tif 000006
【図５】
2005012019.tif 000007
【図６】
2005012019.tif 000008
【図７】
2005012019.tif 000009
【図８】
2005012019.tif 000010
【図９】
2005012019.tif 000011
【図１０】
2005012019.tif 000012
【図１１】
2005012019.tif 000013
【図１２】
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【図１３】
2005012019.tif 000015
【図１４】
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【図１５】
2005012019.tif 000017
【図１６】
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【図１７】
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