(57)【要約】【課題】チップ面積の小さい、多層配線を用いた自己走査型発光素子アレイチップを提供する。【解決手段】２層配線構造を用い、下層の第１配線層は、転送部クロックパルスライン４，５、ＶGAライン３、接続ライン３８よりなり、上層の第２配線層は、発光信号ライン６であり、転送部クロックパルスライン４の上に第２絶縁膜３４を介して重なっている。最上層の配線は、発光信号ライン６のみである。配線を２層化することで、チップ面積が低減し、極細チップを実現できる。また、最上層の配線は、発光信号ライン１本のみであるから、保護膜が不要である。【選択図】図５
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に、第１導電型の第１の半導体層、第１導電型とは逆導電型の第２導電型の第２の半導体層、第１導電型の第３の半導体層、第２導電型の第４の半導体層が積層されたＰＮＰＮ構造により形成される長方形状の自己走査型発光素子アレイチップであって、
前記ＰＮＰＮ構造上に形成される配線を多層配線とし、各配線層を電気的に独立させた構造とした自己走査型発光素子アレイチップ。
【請求項２】
絶縁性基板上に、第１導電型の第１の半導体層、第１導電型とは逆導電型の第２導電型の第２の半導体層、第１導電型の第３の半導体層、第２導電型の第４の半導体層が積層されたＰＮＰＮ構造により形成される長方形状の自己走査型発光素子アレイチップであって、
前記ＰＮＰＮ構造上に形成される配線を多層配線とし、各配線層を電気的に独立させた構造とした自己走査型発光素子アレイチップ。
【請求項３】
最上部絶縁膜上の配線は１本である、請求項１または２に記載の自己走査型発光素子アレイチップ。
【請求項４】
第１導電型の半導体基板上に、第１導電型の第１の半導体層、第１導電型とは逆導電型の第２導電型の第２の半導体層、第１導電型の第３の半導体層、第２導電型の第４の半導体層が積層されたＰＮＰＮ構造により形成される長方形状の自己走査型発光素子アレイチップであって、
前記ＰＮＰＮ構造により形成されるスイッチ素子が複数個直線状に配列されたスイッチ素子列と、
前記ＰＮＰＮ構造により形成される発光素子が複数個直線状に配列され、発光点列がチップ長辺に沿って配列された発光素子列と、
前記スイッチ素子に２相のクロックパルスを供給する２本のクロックパルスラインと、
前記発光素子に発光信号を供給する１本の発光信号ラインとを備え、
前記１本の発光信号ラインと、前記２本のクロックパルスラインのうちの１本のクロックパルスラインとを、２層配線構造とした、自己走査型発光素子アレイチップ。
【請求項５】
第１導電型の半導体基板上に、第１導電型の第１の半導体層、第１導電型とは逆導電型の第２導電型の第２の半導体層、第１導電型の第３の半導体層、第２導電型の第４の半導体層が積層されたＰＮＰＮ構造により形成される長方形状の自己走査型発光素子アレイチップであって、
前記ＰＮＰＮ構造により形成されるスイッチ素子が複数個直線状に配列されたスイッチ素子列と、
前記ＰＮＰＮ構造により形成される発光素子が複数個直線状に配列され、発光点列がチップ長辺に沿って配列された発光素子列と、
前記スイッチ素子に２相のクロックパルスを供給する２本のクロックパルスラインと、
前記発光素子列の奇数番目の発光素子に発光信号を供給する第１の発光信号ラインと、
前記発光素子列の偶数番目の発光素子に発光信号を供給する第２の発光信号ラインとを備え、
前記第１の発光信号ラインと第２の発光信号ラインとを、２層配線構造とした自己走査型発光素子アレイチップ。
【請求項６】
第１の発光信号ライン上に成膜された第１の絶縁膜と、
第２の発光信号ライン上に成膜された第２の絶縁膜とをさらに備え、
前記第２の絶縁膜は、奇数番目または偶数番目の発光点上では、除去されている、請求項５に記載の自己走査型発光素子アレイチップ。
【請求項７】
１本の電源ラインと、
前記電源ラインと前記各スイッチ素子の制御電極との間に設けられた負荷抵抗とをさらに備え、
前記負荷抵抗は、チップ長辺に平行に設けられ、
前記電源ラインは、前記負荷抵抗の真上を通り、
前記負荷抵抗の一端の電極は、接続ラインに接続され、
前記負荷抵抗の他端の電極は、前記電源ラインに接続される、請求項４，５または６に記載の自己走査型発光素子アレイチップ。
【請求項８】
前記抵抗は、前記ＰＮＰＮ層のうちの１つの半導体層で構成されている、請求項７に記載の自己走査型発光素子アレイチップ。
【請求項９】
前記電源ラインと前記第２の発光信号ラインとは、同一の配線層にあり、
前記電源ラインのボンディングパッドと、前記第２発光信号ラインのボンディングパッドとは、チップの両端に分かれて設けられている請求項７または８に記載の自己走査型発光素子アレイチップ。
【請求項１０】
前記電源ラインと前記第２の発光信号ラインとは、同一の配線層にあり、
前記電源ラインのボンディングパッドと、前記第２の発光信号ラインのボンディングパッドとは、共にチップの片端に設けられている請求項７または８に記載の自己走査型発光素子アレイチップ。
【請求項１１】
絶縁性基板上に、第１導電型の第１の半導体層、第１導電型とは逆導電型の第２導電型の第２の半導体層、第１導電型の第３の半導体層、第２導電型の第４の半導体層が積層されたＰＮＰＮ構造により形成される長方形状の自己走査型発光素子アレイチップであって、
前記ＰＮＰＮ構造により形成されるスイッチ素子が複数個直線状に配列されたスイッチ素子列と、
前記ＰＮＰＮ構造により形成される発光素子が複数個直線状に配列され、発光点列がチップ長辺に沿って配列された発光素子列と、
前記スイッチ素子に２相のクロックパルスを供給する２本のクロックパルスラインと、
前記発光素子列の奇数番目の発光素子に発光信号を供給する第１の発光信号ラインと、
前記発光素子列の偶数番目の発光素子に発光信号を供給する第２の発光信号ラインとを備え、
前記第１の発光信号ラインと第２の発光信号ラインとを、２層配線構造とし、前記発光点列とチップ長辺との間に形成している自己走査型発光素子アレイチップ。
【請求項１２】
絶縁性基板上に、第１導電型の第１の半導体層、第１導電型とは逆導電型の第２導電型の第２の半導体層、第１導電型の第３の半導体層、第２導電型の第４の半導体層が積層されたＰＮＰＮ構造により形成される長方形状の自己走査型発光素子アレイチップであって、
前記ＰＮＰＮ構造により形成されるスイッチ素子が複数個直線状に配列されたスイッチ素子列と、
前記ＰＮＰＮ構造により形成される発光素子が複数個直線状に配列され、発光点列がチップ長辺に沿って配列された発光素子列と、
前記スイッチ素子列と発光素子列との間の、前記第１の半導体層上に形成された共通電極と、
前記スイッチ素子に２相のクロックパルスを供給する２本のクロックパルスラインと、
前記共通電極の真上を通る、前記発光素子に発光信号を供給する１本の発光信号ラインとを備える、自己走査型発光素子アレイチップ。
【請求項１３】
前記スイッチ素子の制御電極と前記発光素子の制御電極とを接続する接続ラインをさらに備え、
前記接続ラインと前記発光信号ラインとを、２層配線構造とした、請求項１２に記載の自己走査型発光素子アレイチップ。
【請求項１４】
前記接続ラインは下層配線であり、前記発光信号ラインは上層配線である、請求項１３に記載の自己走査型発光素子アレイチップ。
【請求項１５】
前記接続ラインは上層配線であり、前記発光信号ラインは下層配線である、請求項１３に記載の自己走査型発光素子アレイチップ。
【請求項１６】
第１導電型の半導体基板上に、第１導電型の第１の半導体層、第１導電型とは逆導電型の第２導電型の第２の半導体層、第１導電型の第３の半導体層、第２導電型の第４の半導体層が積層されたＰＮＰＮ構造により形成される長方形状の自己走査型発光素子アレイチップであって、
前記ＰＮＰＮ構造により形成されるスイッチ素子が複数個直線状に配列されたスイッチ素子列と、
前記ＰＮＰＮ構造により形成される発光素子が複数個直線状に配列され、発光点列がチップ長辺に沿って配列された発光素子列と、
前記スイッチ素子に２相のクロックパルスを供給する２本のクロックパルスラインと、
前記発光素子に発光信号を供給する３本の発光信号ラインとを備え、
前記３本の発光信号ラインのうちの１本の発光信号ラインを、前記発光信号ライン列とチップ長辺との間に形成し、
前記３本の発光信号ラインのうちの２本の発光信号ラインを、２層配線構造とし、前記発光点列の側とは反対側に設けた、自己走査型発光素子アレイチップ。
【請求項１７】
第１導電型の半導体基板上に、第１導電型の第１の半導体層、第１導電型とは逆導電型の第２導電型の第２の半導体層、第１導電型の第３の半導体層、第２導電型の第４の半導体層が積層されたＰＮＰＮ構造により形成される長方形状の自己走査型発光素子アレイチップであって、
前記ＰＮＰＮ構造により形成されるスイッチ素子が複数個直線状に配列されたスイッチ素子列と、
前記ＰＮＰＮ構造により形成される発光素子が複数個直線状に配列され、発光点列がチップ長辺に沿って配列された発光素子列と、
前記スイッチ素子に２相のクロックパルスを供給する２本のクロックパルスラインと、
前記発光素子に発光信号を供給する４本の発光信号ラインとを備え、
前記４本の発光信号ラインのうちの２本の発光信号ラインを、２層配線構造とし、前記発光信号ライン列とチップ長辺との間に形成し、
前記４本の発光信号ラインのうちの他の２本の発光信号ラインを、２層配線構造とし、前記発光点列の側とは反対側に設けた、自己走査型発光素子アレイチップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自己走査型発光素子アレイチップ、特に、多層配線を用いた自己走査型発光素子アレイチップに関する。
【背景技術】
【０００２】
多数個の発光素子を同一基板上に集積した発光素子アレイは、その駆動用ＩＣと組み合わせて光プリンタヘッド等の光書込みヘッドとして利用されている。本発明者らは、発光素子アレイの構成要素としてＰＮＰＮ構造を持つ３端子発光サイリスタに注目し、発光点の自己走査が実現できることを既に特許出願（特許文献１，２，３，４参照）し、光プリンタ用ヘッドとして実装上簡便となること、発光素子ピッチを細かくできること、コンパクトな自己走査型発光素子アレイ（ＳＬＥＤ）を作製できること等を示した。
【０００３】
さらに本発明者らは、スイッチ素子（発光サイリスタ）アレイを転送部として、発光部である発光素子（発光サイリスタ）アレイと分離した構造の自己走査型発光素子アレイを提案している（特許文献５参照）。
【０００４】
図１に、転送部と発光部を分離したタイプの自己走査型発光素子アレイチップの等価回路図を示す。この自己走査型発光素子アレイは、サイリスタＴ1 ，Ｔ2 ，Ｔ3 ，…を含む転送部１と、サイリスタＬ1 ，Ｌ2 ，Ｌ3 ，…を含む発光部２とを備えている。転送部の構成は、ダイオード接続を用いている。すなわち、サイリスタのゲート間は、ダイオードＤ1 ，Ｄ2 ，…で結合されている。ＶGAは電源であり、ＶGAライン３から負荷抵抗ＲL を経て各転送部サイリスタのゲートに接続されている。また、転送部サイリスタのゲートは、対応する発光部サイリスタのゲートにも接続される。サイリスタＴ1 のゲートは、スタートパルスφS 端子に接続されている。転送部サイリスタのカソードは、交互に転送用クロックパルスφ１，φ２ライン４，５を経て、クロックパルスφ１，φ２端子に接続されている。発光部サイリスタのカソードは、発光信号ライン（φI ライン）６を経て、発光信号φI 端子に接続されている。
【０００５】
このような構造の自己走査型発光素子アレイチップは、転送部サイリスタのオン状態が転送され、これに対応して発光部サイリスタを順次オンしていく。すなわち、φI 配線１本あたり１個の発光部サイリスタ（発光点）のみ点灯できる自己走査型発光素子アレイチップである。
【０００６】
このような自己走査型発光素子アレイチップが複数個配列され、正立等倍光学系と組合わされて、光書込みヘッドを構成する。このような光書込みヘッドは、例えば光プリンタの感光ドラムの近くに配置される。
【０００７】
自己走査型発光素子アレイチップの価格は、通常の集積回路同様、１ウエファから取れる個数によって決まる。このため、チップの幅を細くした方が安価になる。本出願人は、自己走査型発光素子アレイを使って、できる限り細幅のチップを実現する構成として、ボンディングパッドを両端（もしくは片端）に寄せたチップを千鳥状に配置することを提案している。この方式の模式図を図２に示す。図２は、千鳥状に配列された２個のチップと、拡大したチップ間の重なり部分とを示している。
【０００８】
千鳥状配列では、図２に示されるように、自己走査型発光素子アレイチップ７を、発光点８がｘ方向に間隔ｐとなるように並べ、発光点間のｙ方向距離ｄを、ｙ方向解像度ｒの整数倍にとる。なお、図中、９はボンディングパッドを示す。
【０００９】
この発光点列の点／滅を正立等倍光学系（例えば、ロッドレンズアレイ）を介して、感光ドラム上に投影して潜像を得る。ただし、このままでは、チップ間の発光点列は距離ｄだけ離れているので、ｄ／ｒ本分だけ時間的にずれた画像のラインデータを使わなければならない。
【００１０】
距離ｄはある程度大きい方が組立が容易であるが、ｄが大きくなるにつれて、チップ間の、光学系伝達効率や焦点位置のズレが大きくなるので、ｄをむやみと大きくすることはできない。また、ｄを大きくすることは、遅延させるデータ量が増加することとなり、必要メモリを増加させる。
【００１１】
上述の構成の発光点列および正立等倍光学系よりなる書込みヘッドで、より高光出力のものを得たい場合、各発光点に流れる電流を増やすか、発光デューティを増加させるために、同時に点灯できる発光点数を増やす必要がある。電流値は寿命に大きく影響するため、むやみに大きくできない場合が多い。そこで、１チップあたり同時に点灯できる発光点の数を２個にするために、φI ラインを２本にすると、多層配線を使わない限り、発光点列の両側をφI ラインが通ることになる。このため、発光点とチップ長辺までの距離が長くなって、距離ｄが大きくなってしまう。
【００１２】
従来技術の範囲では、同時に発光できる発光点の数を３個以上にすることはできない。３個以上を実現するためには、多層配線を使わなければならない。
【００１３】
高光出力を得る他の方法の一つは、絶縁性基板を用いることである（特許文献６参照）。図３に、絶縁性基板を用いた自己走査型発光素子アレイチップの部分断面を示す。
【００１４】
絶縁性基板１０上に、Ｐ型半導体層１４，Ｎ型半導体層１６，Ｐ型半導体層１８，Ｎ型半導体層２０を積層し、Ｎ型半導体層２０上にカソード電極２２を、Ｐ型半導体層１８上にゲート電極２４を、Ｐ型半導体層１４上にアノード電極２６を形成する。絶縁膜２８が全面に設けられ、カソード電極２２は、絶縁膜に設けられたスルーホールを介して、発光信号ライン（φI ライン）６に接続されている。
【００１５】
この構造では、図に矢印で示すように、カソード電極２２からの電流は、カソード電極直下に向かって流れず、アノード電極２６に向かって横方向に流れる。したがって、カソード電極２２とアノード電極２６との間に発光効率の高い領域が位置し、カソード電極自体によって発光が遮蔽され外部に取り出される光量が減少することがないので、高光出力を得ることができる。
【００１６】
また、絶縁性基板を用い、かつ、発光デューティを増加させるために、同時に点灯できる発光点の数を２個とする場合、図４に示すように、一直線上に並んだ発光領域３０へ接続される発光信号ラインは、発光点列の両側に設けられ、各発光信号ライン６−１，６−２は奇数番目の発光点および偶数番目の発光点に、それぞれ接続される。
【特許文献１】特開平１−２３８９６２号公報
【特許文献２】特開平２−１４５８４号公報
【特許文献３】特開平２−９２６５０号公報
【特許文献４】特開平２−９２６５１号公報
【特許文献５】特開平２−２６３６６８号公報
【特許文献６】特開平９−２８３７９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
自己走査型発光素子アレイチップにおいて、多層配線を用いる場合および絶縁性基板を用いる場合には、次のような問題がある。
【００１８】
問題点（１）
多層配線において、異なる配線層を接続するためには、配線層間の絶縁膜にスルーホールを形成しなければならない。多層配線の場合は、スルーホールを確保するための面積と、スルーホール内の接続配線と周辺の配線とを電気的に絶縁するための絶縁膜を確保するための面積との分だけ、単層の配線の場合よりもチップ面積が大きくなってしまう。チップ面積が大きくなると、発光素子アレイの価格が上昇する。
【００１９】
問題点（２）
多層配線がｎ層配線の場合（ｎ＝２，３，…）、基板と第１配線層の間の絶縁膜が１層、第ｎ配線層と第（ｎ＋１）配線層の間の絶縁膜が（ｎ−１）層、および最上層である保護膜が１層で、合計（ｎ＋１）層の絶縁膜，保護膜が必要である。これらの膜の材料に関わらず、ｎが大きくなるにつれて、発光点から出た光の光路長が長くなるから、最終的に外部へ取り出される光量が低下する。すなわち、外部発光効率が低下する。
【００２０】
問題点（３）
絶縁性基板を用いたとき、できる限り発光領域の近くにアノード電極を置くのが良く、また高出力の発光領域を隠さない配線構造が求められる。最も外部発光効率が高くなる構造は、図３に示したように、カソード電極とアノード電極との間に発光効率の高い領域が位置する場合である。しかし、この構造では、発光信号ライン６が発光点列とチップ長辺との間に設けられているので、チップを千鳥配列した場合に、発光信号ライン幅の約２倍だけ、チップ間の発光点間隔ｄが増えてしまう。
【００２１】
問題点（４）
絶縁性基板を用い、２点同時発光の図４に示した構造では、サイリスタの発光領域３０のうち、発光信号ライン６−１，６−２とカソード電極が、発光領域の一部を隠すため、発光領域の形状は、奇数番目発光点と偶数番目発光点とでは、図において上下反対の形状を持つ。しかしながら、アノード電極は、奇数番目，偶数番目の発光点に関わらず、発光点列の片側に位置するから、カソード電極−アノード電極間の電位分布の偏りから、隣接する２個の発光点の光量差が大きくなる。
【００２２】
本発明の目的は、チップ面積の小さい、多層配線を用いた自己走査型発光素子アレイチップを提供することにある。
【００２３】
本発明の他の目的は、外部発光効率の低下の小さい、多層配線を用いた自己走査型発光素子アレイチップを提供することにある。
【００２４】
本発明のさらに他の目的は、チップを千鳥状に配列した場合に、チップ間の発光点間距離ｄを短くすることのできる、絶縁性基板を用いた自己走査型発光素子アレイチップを提供することにある。
【００２５】
本発明のさらに他の目的は、偶数番目と奇数番目の発光点で光量差を生じさせずに高精細化を実現できる、絶縁性基板を用いた自己走査型発光素子アレイチップを提供することにある。
【課題を解決するための手段】
【００２６】
本発明によれば、多層配線において異なる配線間の接続を行わず、各配線層は電気的に完全に独立させる。このように配線の層間接続を行わないことで、接続のためのスルーホールを作製する必要がなくなり、その分チップ面積は小さくなる。
【００２７】
また、最上部絶縁膜上の配線を１本のみにすると、導電性付着物による配線間の短絡や、リーク電流による電解腐食の発生頻度は、従来のように配線が密集していたときより格段に下がる。したがって保護膜は不要となり、発光点上の総膜厚を小さくでき、光量を低下させずに済む。
【００２８】
また、ＶGAラインをチップ上部に配列された負荷抵抗（図１のＲL ）の真上に通し、負荷抵抗の両端の電極へそれぞれ２層配線の上下の配線と接続すると、さらにチップ面積は小さくなる。
【００２９】
ＶGAラインのボンディングパッドは、最上部配線層の発光信号ラインのボンディングパッドとはチップの反対側の端に置くことで、リーク電流による影響を低減することが可能である。
【００３０】
また本発明によれば、２個の発光点を同時に発光させる場合、２本の発光信号ラインを２層配線で構成し、これらを、発光点列がチップ長辺に沿って並ぶように、上下に重ね合わせる。このようにして、発光点への信号ラインを、同じ方向に伸ばすことができるため、絶縁性基板の場合に、全発光点におけるカソード電極−アノード電極間の電位分布の形状が等しくなり、奇数番目および偶数番目の発光点の光量差を低減でき、光量の高精細化が実現される。また、発光点列とチップ長辺との間には、発光信号ラインが存在しないので、チップ幅が細くなり、かつ、チップ間の発光点間隔ｄを小さくできる。
【００３１】
また本発明によれば、絶縁性基板を用い、かつ１本のみの発光信号ラインを設ける場合は、その発光信号ラインを発光素子のアノード電極とスイッチ素子のゲート電極との間の接続配線の直上に通す。最上部絶縁膜上は１本の発光信号ラインとし、保護膜は設けない。
【００３２】
この構造では、高効率発光領域を遮蔽しないように発光信号ラインを設けることができ、チップ間の発光点間隔ｄを大きくせずに済み、また、従来よりチップ幅が小さくなる。
【００３３】
また本発明によれば、第１配線層で形成される発光信号ラインを２本とし、第２配線層で形成される発光信号ラインを１本あるいは２本とし、発光信号ラインを合計３本かあるいは４本とする。この構造によれば、同時発光点数と等しい本数の発光信号ラインが必要になるが、同時３点発光あるいは同時４点発光が実現される。
【００３４】
本発明は、基板上にＰ型半導体層，Ｎ型半導体層，Ｐ型半導体層，Ｎ型半導体層をこの順序で積層して形成したＰＮＰＮ構造のものに限定されるものではなく、基板上にＮ型半導体層，Ｐ型半導体層，Ｎ型半導体層，Ｐ型半導体層をこの順序で積層して形成したＰＮＰＮ構造であってもよい。この場合には、上記の説明において、カソード電極はアノード電極と、アノード電極はカソード電極に置き換えることになる。
【発明の効果】
【００３５】
本発明によれば、以下の効果が得られる。
（１）チップの面積の小さい、多層配線を用いた自己走査型発光素子アレイチップを実現できる。
（２）外部発光効率の低下の小さい、多層配線を用いた自己走査型発光素子アレイチップを実現できる。
（３）チップを千鳥状に配列した場合に、チップ間の発光点間距離ｄを短くすることのできる、絶縁性基板を用いた自己走査型発光素子アレイチップを実現できる。
（４）偶数番目と奇数番目の発光点で光量差を生じさせずに高精細化を図ることのできる、絶縁性基板を用いた自己走査型発光素子アレイチップを実現できる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の実施例を説明する。
【第１実施例】
【００３７】
以下、本発明の第１実施例を図５を参照して説明する。本実施例は、１本の発光信号ラインを有し、２層配線を用いた細幅の自己走査型発光素子アレイチップに関する。
【００３８】
図５（Ａ）は本実施例の自己走査型発光素子アレイチップの一部平面図、図５（Ｂ）はそのＡ−Ａ′線断面図、図５（Ｃ）はそのＢ−Ｂ′線断面図である。
【００３９】
Ｐ型半導体基板１２上にＰ型半導体層１４，Ｎ型半導体層１６，Ｐ型半導体層１８，Ｎ型半導体層２０を積層して形成したＰＮＰＮ構造上に、カソード電極２２などの電極を成膜し、第１絶縁膜２８を成膜する。電極上にコンタクトホールをドライエッチングにより形成し、その上に、第１配線材料を成膜する。一方、半導体基板１２の底面には、アノード電極３２を成膜する。
【００４０】
図中、結合ダイオードをＤで、負荷抵抗をＲL で示している。なお、結合ダイオードおよび負荷抵抗はＰＮＰＮ構造の一部を利用して形成される。
【００４１】
第１配線材料に適当なエッチング処理をして第１配線層を形成する。その上に第２絶縁膜３４を成膜し、発光領域のコンタクトホールをエッチングにより形成した後、第２配線材料を成膜する。これにエッチング処理を施して第２配線層とする。その後、第２絶縁膜３４のエッチングを再び行って、ボンディングパッド３６を露出させる。
【００４２】
第１配線層は、転送部クロックパルスライン４，５、ＶGAライン３、接続ライン３８よりなり、第２配線層は、発光信号ライン６であり、転送部クロックパルスライン４の上に第２絶縁膜３４を介して重なっている。最上層の配線は、発光信号ライン６のみである。
【００４３】
また、発光点間の発光信号ライン６の延長部分４０は、発光点の半導体側面からの反射光を外に出さないためのものであり、これは設けても、設けなくても良い。
【００４４】
本実施例によれば、１本の発光信号ライン６を１本の転送部クロックパルスライン４の上部に重ねて通し、配線を２層化することで、チップ面積が低減し、極細チップを実現できる。また、最上層の配線は、発光信号ライン１本のみであるから、保護膜が不要である。
【第２実施例】
【００４５】
以下、本発明の第２実施例を図６を参照して説明する。本実施例は、２本の発光信号ラインを有し、２層配線を用いた２点同時発光の細幅の自己走査型発光素子アレイチップに関する。
【００４６】
図６（Ａ）は本実施例の自己走査型発光素子アレイチップの一部平面図、図６（Ｂ）はそのＣ−Ｃ′線断面図である。図６において、図５と同一の構成要素には、同一の参照番号を付して示す。なお、図６（Ａ）においては、図面を簡単にするためクロックパルスラインは省略している。
【００４７】
図６に示すように、ＰＮＰＮ構造上に、カソード電極２２などの電極を成膜し、第１絶縁膜２８を成膜する。奇数番目発光点のカソード電極上にコンタクトホールをドライエッチングにより形成し、その上に、第１配線材料を成膜する。第１配線材料に適当なエッチング処理をして第１配線層を形成する。その上に第２絶縁膜３４を成膜し、偶数番目発光点のカソード電極上に、コンタクトホールをエッチングにより形成した後、第２配線材料を成膜する。これにエッチング処理を施して第２配線とする。その後、第２絶縁膜３４のエッチングを再び行って、ボンディングパッド３６を露出させる。
【００４８】
第１配線は、偶数番目発光点への発光信号ライン６−１、ＶGAライン３、接続ライン３８であり、第２配線は、奇数番目発光点への発光信号ライン６−２である。図中、４２は発光信号ライン６−２のボンディングパッドを示す。
【００４９】
これら２本の発光信号ライン６−１，６−２が第２絶縁膜を介して重なるように配置され、各発光信号ラインは、それぞれ奇数番目発光点、偶数番目発光点のカソード電極上のコンタクトホールまで伸びている。
【００５０】
本実施例によれば、２本の発光信号ラインを２層に重ねることで、チップ面積が低減し、かつ２点同時発光の極細チップを実現できる。
【００５１】
以下、第２実施例の第１の変形例を図７を参照して説明する。図７（Ａ）は本実施例の自己走査型発光素子アレイチップの一部平面図、図７（Ｂ）はそのＤ−Ｄ′線断面図である。
【００５２】
上記第２実施例では、図６（Ｂ）からわかるように、第２配線層と電極２２を結ぶコンタクトホールが第１配線層と電極２２との間のものよりも深い。特にドライエッチングで形成されたコンタクトホールは、ホールの内壁がほぼ垂直であり、このような垂直で深いホールへの配線材料の成膜は、配線のカバレッジを悪くする。
【００５３】
そこで、第２絶縁膜３４を成膜した後、ボンディングパッド部３６のエッチングと同時に、第２配線層と接続される電極２２上をエッチングし、絶縁膜の総膜厚を小さくする。
【００５４】
この変形例では、コンタクトホールの深さが小さくなり、配線材料の膜付けが良好となる。また、コンタクトホール内部の配線の細りによる寄生抵抗を無くすことができる。
【００５５】
第２実施例の第２の変形例を図８，図９を参照して説明する。図８は本実施例の自己走査型発光素子アレイチップの一部平面図、図９（Ａ）はそのＥ−Ｅ′線断面図であり、図９（Ｂ）はそのＦ−Ｆ′線断面図である。
【００５６】
第２の変形例では、第１の変形例において、負荷抵抗ＲL をチップ長辺と平行になるように置き、ＶGAラインを第２層配線として負荷抵抗の真上をＶGAライン３が通るようにする。ＶGAラインは、第２配線層の発光信号ライン６−２の形成と同時に成膜し、形成される。ＶGAライン３は、図８に示すように、結合ダイオードＤとの接続のための配線３８とは、第２絶縁膜３４により絶縁されている。負荷抵抗ＲL 両端の電極４４は、一方は配線３８と接続され、他方はＶGAライン３とコンタクトホール４８を通して接続される。
【００５７】
第２配線層の配線ラインの２つのボンディングパッド４２，５２は、図８に示すようにチップの左右の端に分けるか、図１０に示すようにボンディングパッド４２と５２との間に、第１配線層のボンディングパッド５４，５６を設けて、第２配線層の配線間の短絡を抑えるようにする。
【００５８】
この第２の変形例では、負荷抵抗ＲL の直上にＶGAラインを通すことで、チップ幅が小さくなり、チップ面積が小さくなる。
【第３実施例】
【００５９】
以下、本発明の第３実施例を図１１を参照して説明する。本実施例は、絶縁性基板を用い、２本の発光信号ラインを有し、偶数番目と奇数番目の発光点で光量差を生じさせずに高精細化を実現できる２点同時発光の自己走査型発光素子アレイチップに関する。
【００６０】
図１１（Ａ）は本実施例の自己走査型発光素子アレイチップの一部平面図、図１１（Ｂ）はそのＧ−Ｇ′線断面図である。なお、図１１（Ａ）は、発光部と、転送部のスイッチ素子の一部とのみ示している。
【００６１】
図１１（Ｂ）に示すように、絶縁性基板１０上に、Ｐ型半導体層１４，Ｎ型半導体層１６，Ｐ型半導体層１８，Ｎ型半導体層２０を積層してＰＮＰＮ構造を形成する。発光部では、Ｎ型半導体層２０上にカソード電極２２を、Ｐ型半導体層１８上にゲート電極２４を成膜する。転送部では、スイッチ素子のゲート電極４６を成膜する。
【００６２】
発光部と転送部との間のＰ型半導体層１４上に、アノード電極２６を形成する。第１絶縁膜２８を、全面に成膜する。
【００６３】
奇数番目の発光点のカソード電極２２とゲート電極２４直上にコンタクトホールを形成し、第１配線層を成膜する。その上に第２絶縁膜２８を成膜し、偶数番目の発光点のカソード電極２２上にコンタクトホールを形成して、その上に第２配線層を成膜する。図中、５８はアノード電極２６のためのボンディングパッドを示す。
【００６４】
第１配線層は、第１発光信号ライン６−１および接続ライン６０であり、第２配線層は、第２発光信号ライン６−２である。
【００６５】
第１発光信号ライン６−１および第２発光信号ライン６−２は、発光点列とチップ長辺との間にあり、両者は第２絶縁膜３４を介して上下で重なっている。
【００６６】
本実施例によれば、第１発光信号ライン６−１および第２発光信号ライン６−２は、発光点列に対して同じ側にあるので、奇数番目，偶数番目の両発光点におけるカソード−アノード電極間の電位分布が一様になり、奇数番目，偶数番目の両発光点で光量に差の無い高精細な発光が実現される。
【第４実施例】
【００６７】
以下、本発明の第４実施例を図１２を参照して説明する。本実施例は、絶縁性基板を用い、１本の発光信号ラインを有し、発光点間隔ｄを小さくすることができる自己走査型発光素子アレイチップに関する。
【００６８】
図１２（Ａ）は本実施例の自己走査型発光素子アレイチップの一部平面図、図１２（Ｂ）はそのＨ−Ｈ′線断面図である。図１１と同一の構成要素には、同一の参照番号を付して示す。
【００６９】
図１２（Ｂ）に示すように、発光部では、Ｎ型半導体層２０上にカソード電極２２を、Ｐ型半導体層１８上にゲート電極２４を成膜する。転送部では、スイッチ素子のゲート電極４６を成膜する。発光部と転送部との間のＰ型半導体層１４上にアノード電極２６を形成する。第１絶縁膜２８が全面に成膜される。ゲート電極２４，４６の直上にコンタクトホールを形成し、第１配線層を成膜する。その上に第２絶縁膜３４を成膜し、カソード電極２２上にコンタクトホールを形成して、その上に第２配線層を成膜する。
【００７０】
第１配線層は接続ライン６０であり、第２配線層は、発光信号ライン６である。
【００７１】
発光信号ライン６は、アノード電極２６と接続ライン６０の上に位置し、発光領域への給電は、発光信号ラインから発光点と発光点の間を通り、横へ伸びる給電線６２によって行われる。
【００７２】
以上の例では、接続ライン６０を下層配線、配線発光信号ライン６を上層配線としたが、逆に、発光信号ライン６を下層配線、接続信号ライン６０を上層配線にしてもよい。
【００７３】
図１３には、このような構造の自己走査型発光素子アレイチップを示す。
【００７４】
図１３（Ａ）はその一部平面図、図１３（Ｂ）はそのＩ−Ｉ′線断面図である。
【００７５】
本実施例では、発光信号ラインをアノード電極上に重ねて形成できるので、図３に示した従来構造のように、発光信号ラインを発光点列とチップ長辺との間に設けなくてよい。したがって、チップを千鳥配列したときに、発光点間隔ｄを小することができる。
【第５実施例】
【００７６】
以下、本発明の第５実施例を図１４を参照して説明する。本実施例は、３本の発光信号ラインを有し、３点同時発光を可能とする自己走査型発光素子アレイチップに関する。本実施例は、図６に示した第２実施例の自己走査型発光素子アレイチップにおいて、発光点とチップ長辺との間に、第１配線層としてさらに１本の発光信号ラインを形成した構造である。
【００７７】
図１４（Ａ）は本実施例の自己走査型発光素子アレイチップの一部平面図、図１４（Ｂ）はそのＪ−Ｊ′線断面図である。なお、図６と同一の構成要素には同一の参照番号を付して示す。
【００７８】
本実施例では、発光点列の両側に、第１配線層として、２本の発光信号ライン６−１，６−３を形成する。図中６４は、発光信号ライン６−３のためのボンディングパッドを示す。発光信号ライン６−２は、第２絶縁膜を介して、発光信号ライン６−１に重なっている。
【００７９】
第１番目の発光点のカソード電極は、発光信号ライン６−３に接続され、第２番目の発光点のカソード電極は、発光信号ライン６−１に接続され、第３番目の発光点のカソード電極は、発光信号ライン６−２に接続される。以下、同様に、各発光点のカソード電極が３本の発光信号ラインに順番に接続される。
【００８０】
隣接する３個の発光点の点灯は、ボンディングパッド３６，４２，６４からの入力信号パルスによって駆動される。発光信号ラインをΦI1，ΦI2，ΦI3とすると、
ΦI1は、第ａ発光点の発光信号ライン（ａ≡０（ｍｏｄ３））
ΦI2は、第ｂ発光点の発光信号ライン（ｂ≡１（ｍｏｄ３））
ΦI3は、第ｃ発光点の発光信号ライン（ｃ≡２（ｍｏｄ３））
である。ただし、ΦI1，ΦI2，ΦI3発光信号ライン６−１，６−２，６−３のどれであってもよい。
【００８１】
本実施例の自己走査型発光素子アレイチップによれば、同時発光点数を３個にすることができ、より高い光出力が得られる。また、最上層の配線は、発光信号ライン１本のみであるから、保護膜が不要である。
【第６実施例】
【００８２】
以下、本発明の第６実施例を図１５を参照して説明する。本実施例は、４本の発光信号ラインを有し、４点同時発光を可能とする自己走査型発光素子アレイチップに関する。本実施例は、図１４に示した第５実施例の自己走査型発光素子アレイチップにおいて、発光信号ライン６−３上に、さらに、発光信号ライン６−４を第２配線層として形成した構造である。
【００８３】
図１５は、本実施例の自己走査型発光素子アレイチップの一部平面図である。なお、図１４と同一の構成要素には、同一の参照番号を付して示す。
【００８４】
第５実施例において、発光信号ライン６−１，６−２が２層で重なっているのと同様に、発光信号ライン６−３の上に、発光信号ライン６−４を重ねている。この場合、発光信号ライン６−４、および、そのボンディングパッド６６は、発光信号ライン６−２、およびそのボンディングパッド４２を成膜するときに同時に形成され、また同時にエッチングなどの処理を施されて形成される。
【００８５】
第１番目の発光点のカソード電極は、発光信号ライン６−３に接続され、第２番目の発光点のカソード電極は、発光信号ライン６−１に接続され、第３番目の発光点のカソード電極は、発光信号ライン６−２に接続され、第４番目の発光信号ラインのカソード電極は、発光信号ライン６−４に接続される。以下、同様に、各発光点のカソード電極が４本の発光信号ラインに順番に接続される。
【００８６】
第６実施例によれば、２本の発光信号ラインを２層に重ねることで、チップ面積が低減し、極細チップを実現できる。さらには、同時発光点数を４個にすることができ、より高い光出力が得られる。
【第７実施例】
【００８７】
以上のような自己走査型発光素子アレイチップは実装基板上に千鳥状に配列されて発光素子アレイを構成する。このような発光素子アレイは、ロッドレンズアレイや平板マイクロレンズアレイを用いた正立等倍光学系と組合わせて光書込みヘッドを構成できる。
【００８８】
光書込みヘッドを用いた光プリンタの例を、以下に説明する。図１６は、光書込みヘッド７０を備える光プリンタの構成を示す。円筒形の感光ドラム７２の表面に、アモルファスＳｉ等の光導電性を持つ材料（感光体）が作られている。このドラムはプリントの速度で回転している。回転しているドラムの感光体表面を、帯電器７４で一様に帯電させる。そして、光書込みヘッド７０で、印字するドットイメージの光を感光板上に照射し、光の当たったところの帯電を中和する。続いて、現像器７６で感光体上の帯電状態にしたがって、トナーを感光体上につける。そして、転写器７８でカセット８０中から送られてきた用紙８２上に、トナーを転写する。用紙は、定着器８４にて熱等を加えられ定着され、スタッカ８６に送られる。一方、転写の終了したドラムは、消去ランプ８８で帯電が全面にわたって中和され、清掃器９０で残ったトナーが除去される。
【図面の簡単な説明】
【００８９】
【図１】転送部と発光部を分離したタイプの自己走査型発光素子アレイチップの等価回路図である。
【図２】自己走査型発光素子アレイチップの千鳥状配列を示す図である。
【図３】絶縁性基板を用いた自己走査型発光素子アレイチップの部分断面図である。
【図４】絶縁性基板を用いた２点同時発光の自己走査型発光素子アレイチップの概略平面図である。
【図５】第１実施例の自己走査型発光素子アレイチップを示す図である。
【図６】第２実施例の自己走査型発光素子アレイチップを示す図である。
【図７】第２実施例の第１の変形例である自己走査型発光素子アレイチップを示す図である。
【図８】第２実施例の第２の変形例である自己走査型発光素子アレイチップを示す図である。
【図９】第２実施例の第２の変形例である自己走査型発光素子アレイチップを示す図である。
【図１０】第２実施例の第２の変形例である自己走査型発光素子アレイチップを示す図である。
【図１１】第３実施例の自己走査型発光素子アレイチップを示す図である。
【図１２】第４実施例の自己走査型発光素子アレイチップを示す図である。
【図１３】第４実施例の自己走査型発光素子アレイチップを示す図である。
【図１４】第５実施例の自己走査型発光素子アレイチップを示す図である。
【図１５】第６実施例の自己走査型発光素子アレイチップを示す図である。
【図１６】光プリンタの構成を示す図である。
【符号の説明】
【００９０】
１  転送部
２  発光部
３  ＶGAライン
４  φ１ライン
５  φ２ライン
６  発光信号ライン
１０  絶縁性基板
１４，１８  Ｐ型半導体層
１６，２０  Ｎ型半導体層
２２  カソード電極
２４  ゲート電極
２６  アノード電極
２８  第１絶縁膜
３２  アノード電極
３４  第２絶縁膜
３６，４２，５２，５４，５６  ボンディングパッド
３８  接続ライン
６０  ゲート電極間接続ライン
６２  給電線
【図１】
2005259856.tif 000003
【図２】
2005259856.tif 000004
【図３】
2005259856.tif 000005
【図４】
2005259856.tif 000006
【図５】
2005259856.tif 000007
【図６】
2005259856.tif 000008
【図７】
2005259856.tif 000009
【図８】
2005259856.tif 000010
【図９】
2005259856.tif 000011
【図１０】
2005259856.tif 000012
【図１１】
2005259856.tif 000013
【図１２】
2005259856.tif 000014
【図１３】
2005259856.tif 000015
【図１４】
2005259856.tif 000016
【図１５】
2005259856.tif 000017
【図１６】
2005259856.tif 000018