(57)【要約】  【課題】  過電流保護回路にて、過電流の検知後、安定して出力段のリセットを行うこと。  【解決手段】  出力電流検出用トランジスタＱ１０２と、カレントミラー回路Ｑ１０４、Ｑ１０５と、リセット段と、遅延回路２とを備え、出力の過電流を検出した後、カレントミラー回路により電流を制限することにより、安定して出力トランジスタＱ１０１をオフすることができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
モータを含めた負荷を駆動するための出力段パワートランジスタと、並列接続された出力電流値を検知するＮＰＮトランジスタと、その電流をリセット部へ供給するカレントミラー回路と、出力段をオフにするためのスイッチングトランジスタとを備えた過電流保護回路。
【請求項２】
前記出力段を安定してオンおよびオフさせるための遅延回路を備えた請求項１に記載の過電流保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モータ等の負荷を駆動する回路で、地絡と短絡保護を目的とした過電流保護回路に関するものである。
【背景技術】
【０００２】
従来の過電流保護回路は、トランジスタＱ１とＱ２の面積比１０対１のＶＢＥ差により生じた電流を用いてリセット用トランジスタＱ４をオンさせ出力段をオフさせるもので、特許文献１に記載されているようなものがあった。図４は、このような従来回路の一例を示す構成図である。また、出力トランジスタとのＶＢＥ差により検知する回路として別に図３に記載の回路が知られている。
【特許文献１】実開平６−７５０１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、前記従来の構成である図４の場合は、このまま実施すると、出力トランジスタＱ１と並列に動作するＰＮＰトランジスタＱ２のコレクタ電流がＮＰＮトランジスタＱ４のベースに流れ込むため、出力トランジスタＱ１に過電流が流れて飽和状態になる。このため、ＮＰＮトランジスタＱ４のベース・エミッタ間接続に過大な電流が流れて、これにより、ＮＰＮトランジスタＱ４が破損する危険性がある。しかし、ＮＰＮトランジスタＱ４のベースとＰＮＰトランジスタＱ２のコレクタとの間に電流制限用の抵抗（図示せず）を設けると、ＰＮＰトランジスタＱ２が飽和状態になり、寄生トランジスタが発生し、基板（ＳＵＢ）へのリーク電流を引き起こし、コレクタへ十分に電流を供給することができず、安定して次段のスイッチング動作を行うことができなかった。
【０００４】
また、図３の場合は、出力トランジスタＱ１０１と並列に動作するＮＰＮトランジスタ１０２のコレクタ電流がＰＮＰトランジスタＱ１０５のベースより電流を引くため、出力トランジスタＱ１０１に過電流が流れたとき、ＰＮＰトランジスタＱ１０５が飽和状態になり、寄生トランジスタが発生しＳＵＢへリーク電流が流れる。このため、スイッチングトランジスタＱ１０６へベース電流が十分に流れないために、Ｑ１０６が十分オンせず、保護回路を通した後のＮＰＮトランジスタＱ３０１の動作が不十分で出力段を完全にオフさせることができなかった。
【０００５】
図５は、寄生トランジスタ１６が発生しＳＵＢへのリーク電流を引き起こす際の半導体デバイスの構造図を示す。飽和状態以外ではＰＮＰトランジスタ１７が動作し、ＳＵＢへのリーク電流はほとんど無いが、飽和状態になると寄生トランジスタ１６が発生し、リーク電流ＩＬがＳＵＢへ流れてしまうため、コレクタ電流が十分に供給できなくなる。
【０００６】
本発明は、前記従来の課題を解決するために、ＶＢＥ差の検知で生じた電流をカレントミラーにして電流を制限し、次段のスイッチング動作を安定して行うことができる過電流保護回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
前記従来の課題を解決するために、本発明の過電流保護回路は、過電流となる出力電流を検出後、カレントミラーにより検出電流を供給し、出力段のリセットを行う。
【０００８】
本構成によって、適正な電流でリセット用トランジスタを動作させ、出力をリセットすることができる。
【発明の効果】
【０００９】
本発明によれば、半導体回路で構成した場合でも寄生の影響を少なくし、安定して過電流保護回路を動作させることができる。
【発明を実施するための最良の形態】
【００１０】
以下本発明の実施の形態について、図面を参照しながら説明する。
【００１１】
（実施の形態１）
図１は、本発明の実施の形態１に係る過電流保護回路の一構成例を示す回路図である。図１において、図３と同じ構成要素については同じ符号を用い、説明を省略する。
【００１２】
図１において、ＮＰＮトランジスタＱ１０２は出力トランジスタＱ１０１と並列に接続され、ＰＮＰトランジスタＱ１０４とＱ１０５はカレントミラー回路を形成し、次段のリセット用トランジスタＱ１０５とＱ１１３のベース電流を供給し、ＮＰＮトランジスタＱ１１３をオンし出力段をオフさせる構成をしている。また、出力発振防止用にＱ１１３とＱ１０５の間には遅延回路を設けてある。
【００１３】
かかる構成によれば、Ｑ１０１とＱ１０２との面積比２５対１によるVBE差により、Ｑ１０２にコレクタ電流が発生するが、抵抗Ｒ１０１無しにＰＮＰトランジスタＱ１０４とＱ１０５でカレントミラー回路を形成すると、出力電流が通常動作の場合やＰＮＰトランジスタＱ１０２のリーク電流などでＰＮＰトランジスタＱ１０５にコレクタ電流が流れてリセット回路が働き、誤動作の原因となってしまう。
【００１４】
そこで、抵抗Ｒ１０１を入れることで、ＰＮＰトランジスタＱ１０４がオンするには抵抗Ｒ１０１両端の電位差がＶＢＥ以上になる必要があり、Ｒ１０１を調節することで通常動作時の誤動作を防ぐことができる。
【００１５】
一方、ＰＮＰトランジスタＱ１０４がオンすると、ＰＮＰトランジスタＱ１０５とカレントミラー回路を構成し、Ｑ１０４とＱ１０５のエミッタ電流ＩＥは等しくなる。ここで、ＰＮＰトランジスタＱ１０５にＳＵＢへのリーク電流ＩＬ１が流れてもＩＥが一定になるため、コレクタ電流ＩＣに比べてリーク電流は十分に小さく、コレクタ電流ＩＣは、次段のリセット用トランジスタＱ１０６とＱ１１３のベースへ供給することができる。
【００１６】
（実施の形態２）
図２は、本発明の実施の形態２に係る過電流保護回路における遅延回路２の一構成例を示す回路図である。
【００１７】
図２において、遅延回路２は、コンパレータ３と、コンデンサＣ２０１と、リセット出力トランジスタＱ２０２と、タイマリセット用ＮＰＮトランジスタＱ２０１とで構成されている。
【００１８】
かかる構成によれば、通常動作時は、遅延回路２の出力はオフになっており、過電流検知後に入力がＨｉｇｈとなりＮＰＮトランジスタＱ２０１がオフし、コンデンサＣ２０１の電位がＶｒｅｆまで上昇すると、リセット出力トランジスタＱ２０２がオフし、リセット段を解除する。一方、コンデンサＣ２０１の電位がＶｒｅｆまで上昇する間は、出力段をリセットさせることができる。
【産業上の利用可能性】
【００１９】
本発明に係る過電流保護回路は、半導体回路で構成した場合でも寄生の影響を少なくすることで、安定動作を可能したという利点を有し、モータ等の負荷を駆動する回路等の用途に有用である。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態１に係る過電流保護回路の一構成例を示す回路図
【図２】本発明の実施の形態２に係る過電流保護回路における遅延回路の一構成例を示す回路図
【図３】従来例２を示す回路図
【図４】従来例１を示す回路図
【図５】ＰＮＰトランジスタに過大なベース電流が流れた場合のＳＵＢリーク構成図
【符号の説明】
【００２１】
Ｑ０１、Ｑ１０２、Ｑ１０３、Ｑ１０６、Ｑ１１１〜Ｑ１１３  ＮＰＮトランジスタ
Ｑ１０４、Ｑ１０５、Ｑ１０７〜Ｑ１１０  ＰＮＰトランジスタ
Ｒ１０１〜Ｒ１０９  抵抗
Ｃ２０１  コンデンサ
Ｒ１  抵抗
Ｑ１、Ｑ２  ＰＮＰトランジスタ
Ｑ３、Ｑ４  ＮＰＮトランジスタ
１  プリドライブ
２  遅延回路
３  コンパレータ
４  保護回路
５  入力端子
６  エピタキシャル層
７  ＳＵＢ
８  保護膜
１３  コレクタ
１４  エミッタ
１５  ベース
１６  寄生トランジスタ
１７  通常時のＰＮＰトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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