(57)【要約】【課題】  ガラス基板などの上に半導体層が形成設けられた薄膜トランジスタを形成する場合に有用な半導体装置およびその製造方法に関する。【解決手段】  本発明の半導体装置は、半導体層２６を単結晶化する際の起点となる第１溝部２２ａと、アライメントの際の照準となり、該第１溝部２２ａと比して大きい幅を有する第２溝部２２ｂとが設けられた絶縁層２０と、  前記絶縁層２０の上方に設けられた半導体層２６と、を含む。【選択図】      図１
2005209786.tif 000002
【特許請求の範囲】
【請求項１】
半導体層を単結晶化する際の起点となる第１溝部と、アライメントの際の照準となり、該第１溝部と比して大きい幅を有する第２溝部とが設けられた絶縁層と、
前記絶縁層の上方に設けられた半導体層と、を含む、半導体装置。
【請求項２】
請求項１において、
少なくとも前記第１溝部が設けられている前記絶縁層の上方の半導体層は、単結晶化されている、半導体装置。
【請求項３】
請求項１または２において、
少なくとも前記第２溝部が設けられている前記絶縁層の上方の半導体層は、非晶質もしくは多結晶質である、半導体装置。
【請求項４】
請求項１〜３のいずれかにおいて、
前記第１溝部が設けられている前記絶縁層上の半導体層に設けられたＭＩＳトランジスタと、
前記ＭＩＳトランジスタが形成される領域を画定するための素子分離領域と、を含み、
前記ＭＩＳトランジスタが形成される領域には、単結晶半導体層の境界が存在しない、半導体装置。
【請求項５】
請求項１〜４のいずれかにおいて、
前記第１溝部は、前記素子分離領域を介して向合う位置に設けられ、該素子分離領域と該第１溝部との距離は、ほぼ同一である、半導体装置。
【請求項６】
（ａ）半導体層の単結晶化の際の起点となる複数の第１溝部と、アライメントの際の照準となり、該第１溝部と比して大きい幅を有する第２溝部とを絶縁層に形成する工程と、
（ｂ）前記絶縁層の上方に、半導体層を形成する工程と、
（ｃ）少なくとも前記第１溝部が形成された前記絶縁層の上方の半導体層を単結晶化することを含む、半導体装置の製造方法。
【請求項７】
請求項６において、
前記（ｂ）の前に、少なくとも前記第１溝部の内面に他の絶縁層を形成する工程を含む、半導体装置の製造方法。
【請求項８】
請求項６または７において、
前記第１溝部を含む前記絶縁層の上方の半導体層に形成されるＭＩＳトランジスタ領域を画定する素子分離領域を形成する工程と、
前記ＭＩＳトランジスタを形成する工程と、をさらに含み、
前記素子分離領域の形成は、単結晶半導体層の境界を含む領域の前記半導体層を除去することを含む、半導体装置の製造方法。
【請求項９】
請求項６〜８のいずれかにおいて、
前記第１溝部は、前記素子分離領域を介して向合う位置に設けられ、該第１溝部と、該素子分離領域との距離は、ほぼ同一である、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、薄膜トランジスタは、非晶質シリコン膜などを用いて、チャネル形成領域等の活性領域を形成している。また、多結晶シリコン層を用いて活性領域を形成した薄膜トランジスタも実用化されている。多結晶シリコン膜を用いることにより、非晶質シリコン層を用いた場合と比して移動度などの電気特性が向上し、薄膜トランジスタの性能を向上させることができる。
【０００３】
また、薄膜トランジスタの性能を向上させるために、大きな結晶粒からなる半導体膜を形成し、この穴を結晶成長の起点として半導体膜の単結晶化を行なうことにより、大粒径のシリコンの結晶粒を形成する技術が提案されている。このような技術は、特許文献１に記載されており、たとえば、基板上に微細な穴（凹部）を形成し、この穴を結晶成長の起点として半導体膜の結晶化を行なうことにより、大粒径のシリコンの結晶粒を形成することができるという技術である。
【特許文献１】特開平１１−８７２４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述の技術により、トランジスタの活性領域となる半導体層を形成すると、起点となる凹部からそれぞれ半導体層が単結晶化され、結果として島状に単結晶半導体層間の境界が生じることとなる。このような、単結晶半導体層間の境界がトランジスタの活性領域（チャネル領域）に組み込まれることにより、特性の劣化や、信頼性の向上を十分に図れないことがある。
【０００５】
本発明の目的は、ガラス基板などの上に半導体層が形成設けられた薄膜トランジスタを形成する場合に有用な半導体装置およびその製造方法に関する。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、半導体層を単結晶化する際の起点となる第１溝部と、アライメントの際の照準となり、該第１溝部と比して大きい幅を有する第２溝部とが設けられた絶縁層と、
前記絶縁層の上方に設けられた半導体層と、を含む。
【０００７】
本発明の半導体装置によれば、同一の絶縁層上にＭＩＳトランジスタなどの素子を構成する各種層のパターニング位置を確定するための基準となるアライメントマークと、半導体層を結晶化する際の起点となる溝部とが設けられている。そのため、溝部とその上方に形成される半導体素子のための各層との位置関係の制御が容易に行なわれ、所望の領域に半導体素子が設けられた半導体装置を提供することができる。その結果、特性および信頼性の向上が図られた半導体装置を提供することができる。
【０００８】
本発明の半導体装置は、さらに下記の態様をとることができる。
【０００９】
本発明の半導体装置において、少なくとも、前記第１溝部が設けられている前記絶縁層の上方の半導体層は、単結晶化されていることができる。この態様によれば、少なくとも活性領域となる半導体層を単結晶化することが可能となり、高速で動作することが可能な薄膜トランジスタを含む半導体装置を製造することが可能となる。
【００１０】
本発明の半導体装置において、少なくとも、前記第２溝部が設けられている前記絶縁層の上方の半導体層は、非晶質もしくは多結晶質であることができる。この態様によれば、アライメントの際の照準となる第２溝部には、単結晶半導体層の境界が形成されないこととなる。そのため、平坦な面に十分な段差を有する第２溝部を形成することができる。その結果、後の工程で形成される各種層のパターンの合わせ精度を向上させることができる。
【００１１】
本発明の半導体装置において、前記第１溝部が設けられている前記絶縁層上の半導体層に設けられたＭＩＳトランジスタと、
前記ＭＩＳトランジスタが形成される領域を画定するための素子分離領域と、を含み、
前記ＭＩＳトランジスタが形成される領域には、単結晶半導体層の境界が存在しないものであることができる。
【００１２】
この態様によれば、ＭＩＳトランジスタが形成される領域には、単結晶半導体層の境界が存在しない。そのため、ＭＩＳトランジスタ形成時の各種パターニング工程において、の合わせ精度を向上させることができ、より、信頼性の高い半導体装置を製造することができる。
【００１３】
本発明の半導体装置において、前記第１溝部は、前記素子分離領域を介して向合う位置に設けられ、該素子分離領域と該第１溝部との距離は、ほぼ同一であることができる。
【００１４】
本発明の半導体装置の製造方法は、
（ａ）半導体層の単結晶化の際の起点となる複数の第１溝部と、アライメントの際の照準となり該第１溝部と比して大きい幅を有する第２溝部とを絶縁層に形成する工程と、
（ｂ）前記絶縁層の上方に、半導体層を形成する工程と、
（ｃ）少なくとも前記第１溝部が形成された前記絶縁層の上方の半導体層を単結晶化することを含む。
【００１５】
本発明の半導体装置の製造方法によれば、半導体層の結晶化の際の起点となる第１溝部と、同一の絶縁層上に各種素子を構成する各種層のパターニング位置を確定（アライメント）するための基準となる第２溝部とを同一の絶縁層上に形成する。そのため、絶縁層に形成される溝部と、半導体層上の形成される素子の位置関係の制御を容易に行なうことができる。また、半導体層を単結晶化した後に、島状に単結晶間に境界が生じることとなる。このような単結晶間の境界の凹凸が光を乱反射し、パターニングの際の合わせ精度を損ねることがある。しかし、本発明の半導体装置の製造方法によれば、表面が平坦な面に、十分な深さのアライメントマークを形成することで、そのような問題を回避することができる。その結果、特性および信頼性の向上が図られた半導体装置を製造する方法を提供することができる。
【００１６】
本発明の半導体装置の製造方法は、さらに下記の態様をとることができる。
【００１７】
本発明の半導体装置の製造方法において、前記（ｂ）の前に、少なくとも前記第１溝部の内面に他の絶縁層を形成する工程を含むことができる。
【００１８】
本発明の半導体装置の製造方法において、前記第１溝部を含む前記絶縁層の上方の半導体層に形成されるＭＩＳトランジスタ領域を画定する素子分離領域を形成する工程と、
前記ＭＩＳトランジスタを形成する工程と、をさらに含み、
前記素子分離領域の形成は、単結晶半導体層の境界を含む領域の前記半導体層を除去することを含むことができる。
【００１９】
本発明の半導体装置の製造方法において、前記第１溝部は、前記素子分離領域を介して向合う位置に設けられ、該第１溝部と、該素子分離領域との距離は、ほぼ同一であることができる。
【発明を実施するための最良の形態】
【００２０】
１．半導体装置
以下に、本実施の形態にかかる半導体装置の構造について図１を参照しながら説明する。図１（Ａ）は、たとえば、ＭＩＳトランジスタなどの半導体素子が形成される素子領域１０Ａの構造を模式的に示す断面図であり、図１（Ｂ）は、アライメントの際の照準となるアライメントマークが形成されるアライメントマーク領域１０Ｂの構造を模式的に示す断面図である。
【００２１】
まず、素子領域１０Ａについて説明する。
【００２２】
図１（Ａ），（Ｂ）に示されるように、本実施の形態の半導体装置は、基体１０の上に絶縁層２０が設けられている。素子領域１０Ａの絶縁層２０には、所定の間隔をおいて半導体層を単結晶化する際の起点となる第１溝部２２ａが設けられている。一方、アライメントマーク領域１０Ｂには、アライメントの際の照準となる第２溝部２２ｂが設けられている。第２溝部２２ｂは、半導体素子を形成する各種層のパターニングの際に位置を合わせる基準となる。第２溝部は２２ｂは、第１溝部２２ａと比して大きい幅を有する。
【００２３】
絶縁層２０の上には、他の絶縁層２４が形成されている。絶縁層２４は、特に、第１溝部２２ａの幅をより小さくするために設けられている。半導体層を単結晶化する際、良好に単結晶化をさせるためには、第１溝部２２ａの幅が小さいことが好ましい。しかし、通常のパターニングでは、単結晶化の際の起点とするには十分に微細な溝を形成することが困難な場合がある。そのため、上述のように、第１溝部２２ａの内面に絶縁層を形成することで、第１溝部２２ａの幅を狭くすることができるのである。
【００２４】
絶縁層２４の上には、半導体層２６が設けられている。素子領域１０Ａの半導体層２６は、単結晶化されており、たとえば、単結晶シリコン層である。一方、アライメントマーク領域１０Ｂの半導体層２６は非晶質もしくは多結晶質の半導体層であり、たとえば、アモルファスシリコン層である。すなわち、少なくともＭＩＳトランジスタのチャネル領域などの活性領域となる箇所が単結晶化されていればよい。
【００２５】
素子領域１０Ａの半導体層２６は、素子分離領域２８により分離されて素子形成領域が画定されている。このとき、素子分離領域２８は、素子分離領域２８を介して向合う位置に設けられている複数の第１溝部２２ａとの距離が、それぞれほぼ同一となるような位置に設けられている。すなわち、図１（Ａ）において、一の第１溝部２２ａと素子分離領域２８との距離ｘと、他の第１溝部２２ａと素子分離領域２８との距離ｙとがほぼ等しくなるように設けられている。
【００２６】
素子領域１０Ａの半導体層部には、薄膜トランジスタであるＭＯＳトランジスタ１００が形成されている。ＭＯＳトランジスタ１００は、半導体層２６の上に設けられたゲート絶縁層３０と、ゲート絶縁層３０の上に設けられたゲート電極３２と、ゲート電極３２の側面に設けられたサイドウォール絶縁層３６と、半導体層２６に設けられたソース領域およびドレイン領域３４およびエクステンション領域３８とを含む。
【００２７】
次に、アライメントマーク領域１０Ｂについて説明する。なお、以下の説明では、素子領域１０Ａと共通する構成については詳細な説明を省略し、異なる箇所について説明する。
【００２８】
素子領域１０Ａと同様に、基体１０の上に絶縁層２０が設けられ、この絶縁層２０には、アライメントの際の照準となる第２溝部２２ｂが形成されている。第２溝部２２ｂは、素子領域１０Ａの第１溝部２２ｂと同じ深さを有し、第１溝部２２ａと比して大きい幅を有する。
【００２９】
絶縁層２０の上には、絶縁層２４および半導体層２６が設けられている。半導体層２６には、第３溝部２２ｃを設けることができる。第３溝部２２ｃは、第２溝部２２ｂと同様にアライメントの際の照準とすることができ、素子領域１０Ａの素子分離領域２８と同様の深さを有する。
【００３０】
半導体層２６の上に、絶縁層４０および導電層４２が設けられている。絶縁層４０は、素子領域１０Ａのゲート絶縁層３０と同一の工程で形成されることができる。導電層４２は、素子領域１０Ａのゲート電極３２の形成と同一の工程で形成されることができる。導電層４２には、第４溝部２２ｄが設けられている。第４溝部２２ｄは、ゲート電極のパターニングの際に同時に形成されることができる。
【００３１】
本実施の形態の半導体装置によれば、同一の絶縁層２０上にＭＩＳトランジスタなどの素子を構成する各種層のパターニング位置を確定するための基準となる第２溝部２２ｂと、半導体層を単結晶化する際の起点となる第１溝部２２ａとが設けられている。そのため、第１溝部２２ａと、その上方に形成される半導体素子の位置関係の制御が容易に行なわれ、所望の領域に半導体素子が設けられた半導体装置を提供することができる。その結果、特性および信頼性の向上が図られた半導体装置を提供することができる。
【００３２】
２．半導体装置の製造方法
次に本実施の形態にかかる半導体装置の製造方法について、図２〜７を参照しながら説明する。各図において、（Ａ）は、素子領域１０Ａについての製造工程を模式的に示す断面図であり、（Ｂ）は、アライメントマーク領域１０Ｂについての製造工程を模式的に示す断面図である。
【００３３】
（１）図２に示すように、たとえばガラス基板などの基体１０の上に絶縁層２０を形成する。
【００３４】
（２）次に、図３に示すように、素子領域１０Ａにおいては、単結晶化の際の起点となる第１溝部２２ａを、アライメントマーク領域１０Ｂにおいては、アライメントの際の照準となる第２溝部２２ｂを形成する。本工程は、たとえば、公知のリソグラフィ及びエッチング技術により行なわれる。第２溝部２２ｂは、第１溝部２２ａと比して大きい幅を有する。
【００３５】
（３）次に、図４に示すように、絶縁層２０の上に絶縁層２４を形成する。絶縁層２４は、公知の一般的な手法により形成することができる。この絶縁層２４は、第１溝部２２ａの幅を制御することを目的として形成されるものである。半導体層の単結晶化の起点となる溝は、たとえば、０．１〜０．３μｍほどの微細な溝であることが好ましい。しかし、半導体層の単結晶化の起点とするに好ましい幅の溝をパターニングにより形成することは困難なことがある。そのような場合には、本実施の形態のように、ある程度の幅を有する溝の内壁に絶縁層を形成することで、所望の幅の溝を得ることができる。
【００３６】
（４）次に、図５に示すように、絶縁層２４の上に半導体層２６を形成する。半導体層２６としては、たとえば、アモルファスシリコン層などを挙げることができる。アモルファスシリコン層の形成は、たとえば、ＣＶＤ法、ＬＰＣＶＤ法などにより行なうことができる。このアモルファスシリコン層に代えて多結晶質のシリコン層でもよい。
【００３７】
（５）次に、図６に示すように、レーザー照射を行ない、単結晶化を行なう。このとき、素子領域１０Ａにのみレーザー照射を行ない、アライメントマーク領域１０Ｂに対してはレーザー照射は行なわない。このように、素子領域１０Ａにのみレーザー照射を選択的に行なうため、アライメントマーク領域１０Ｂには、単結晶半導体層の島状の欠陥が生じない。よって、アライメントマーク領域１０Ｂの半導体層２６は平坦な表面を有し、十分な段差を有する第２溝部２２ｂを形成することができるのである。このレーザー照射は、たとえば、ＸｅＣｌエキシマレーザーを用いて行なうことができる。
【００３８】
（６）次に、図７に示すように、素子領域１０Ａにおいて、ＭＯＳトランジスタ形成領域を画定するための素子分離領域２８の形成を行なう。このとき、アライメントマーク領域１０Ｂにおいては、第３溝部２２ｃが素子分離領域２８の形成と同一の工程で形成される。第３溝部２２ｃは、第２溝部２２ｂと同様に、各種層をパターニングする際に照準として用いることができる。素子分離領域２８および第３溝部２２ｃの形成は、一般的なリソグラフィおよびエッチング技術により行なわれる。
【００３９】
（７）次に、図１に示すように、素子領域１０ＡにおいてＭＯＳトランジスタ１００を形成する。ＭＯＳトランジスタ１００の形成は、公知の一般的な形成方法により行なうことができる。以下に、ＭＯＳトランジスタ１００の形成方法の一例について述べる。
【００４０】
まず、半導体層２６の上に、ゲート絶縁層３０として、たとえば、酸化シリコン層を形成する。ゲート絶縁層３０の形成方法として、熱酸化法、ＣＶＤ法などを挙げることができる。このとき、アライメントマーク領域１０Ｂでは、このゲート絶縁層３０のための絶縁層の形成と同一の工程で、絶縁層４０が形成される。
【００４１】
ついで、ゲート電極３２となる導電層（図示せず）を形成する。導電層の形成は、公知の一般的な技術により行なうことができる。そして、この導電層をパターニングすることによりゲート電極３２が形成される。このとき、アライメントマーク領域１０Ｂでは、ゲート電極３２のための導電層の形成と同一の工程で導電層４２が形成され、導電層をパターニングしてゲート電極３２を形成する工程と同一の工程で、導電層４２に第４溝部２２ｄを形成することができる。
【００４２】
ついで、素子領域１０Ａでは、ゲート電極３２をマスクとして、半導体層２６に不純物を導入し、必要に応じて拡散処理を行なうことにより、エクステンション領域３８が形成される。その後、ゲート電極３２の側面にサイドウォール絶縁層３６を形成する。サイドウォール絶縁層３６の形成は、基板の全面に絶縁層（図示せず）を形成した後、異方性エッチングを施すことにより行われる。ついで、公知の技術により半導体層２６に不純物を導入し、必要に応じて拡散処理を行なうことにより、ソース／ドレイン領域となる不純物層３４を形成する。このようにして、素子領域１０Ａには、ＭＯＳトランジスタ１００が形成される。
【００４３】
上述のようにして、本実施の形態にかかる半導体装置が製造される。
【００４４】
本実施の形態の半導体装置の製造方法によれば、半導体層２６の単結晶化の際の起点となる第１溝部２２ａと、各種層のパターニング位置を確定するための基準となる第２溝部２２ｂとを同一の絶縁層２０上に形成する。そのため、絶縁層２０に形成される第１溝部２２ａと、半導体層２６に形成される半導体素子（ＭＯＳトランジスタ）との位置関係の制御を容易に行なうことができる。
【００４５】
また、本実施の形態にかかる半導体装置の製造方法に記載した方法で単結晶化された半導体層２６を絶縁層上に形成する場合には、島状に単結晶間の境界が生じることとなる。このような単結晶間の境界の凹凸は、フォトリソグラフィ工程で光を乱反射し、パターニングの際の合わせ精度を損ねることがある。しかし、本実施の形態の半導体装置の製造方法によれば、表面が平坦な面に、十分な深さのアライメントマークを形成することで、そのような問題を回避することができる。その結果、特性および信頼性の向上が図られた半導体装置を製造することができる。
【００４６】
本実施の形態の半導体装置およびその製造方法は、特に薄膜トランジスタや、３次元状にトランジスタが集積された半導体装置に適用する場合に有用であり、信頼性が高く、かつ特性（高速動作性など）が向上した半導体装置を提供することができる。
【図面の簡単な説明】
【００４７】
【図１】本実施の形態にかかる半導体装置を模式的に示す断面図。
【図２】本実施の形態の半導体装置の製造工程を模式的に示す断面図。
【図３】本実施の形態の半導体装置の製造工程を模式的に示す断面図。
【図４】本実施の形態の半導体装置の製造工程を模式的に示す断面図。
【図５】本実施の形態の半導体装置の製造工程を模式的に示す断面図。
【図６】本実施の形態の半導体装置の製造工程を模式的に示す断面図。
【図７】本実施の形態の半導体装置の製造工程を模式的に示す断面図。
【符号の説明】
【００４８】
１０  基体、  ２０  絶縁層、  ２２ａ〜ｄ  第１〜第４溝部、  ２４  絶縁層、      ２６  半導体層、  ２８  素子分離領域、  ３０  ゲート絶縁層、  ３２  ゲート電極、  ３４  不純物層（ソース領域およびドレイン領域）、  ３６  サイドウォール絶縁層、  ３８  エクステンション領域、  ４０  絶縁層、  ４２  導電層  １００  ＭＯＳトランジスタ
【図１】
2005209786.tif 000003
【図２】
2005209786.tif 000004
【図３】
2005209786.tif 000005
【図４】
2005209786.tif 000006
【図５】
2005209786.tif 000007
【図６】
2005209786.tif 000008
【図７】
2005209786.tif 000009