(57)【要約】      （修正有）【課題】熱応力に十分耐えることができる剛性を有し、かつデカップリングコンデンサの機能実現に必要な静電容量も確保しやすいコンデンサ内蔵中間基板を提供する。【解決手段】コンデンサ内蔵中間基板１は、第一種焼成電極導体層５７と第二種焼成電極導体層５４とが、焼成セラミック誘電体層５２と交互に積層された積層セラミックコンデンサ基体６０を有する。また、その第一主表面上には、第一種電極導体層１４と、第二種電極導体層１７とが形成され、高分子誘電体層１３と交互に積層された高分子積層コンデンサ部１０が形成される。又第一種電極導体層１４と第二種電極導体層１７とにそれぞれ導通する第一種端子５ａと第二種端子５ｂとからなる第一端子アレー５が形成される。また、積層セラミックコンデンサ基体６０の第二主表面には、第一種基体側端子７ａと第二種基体側端子７ｂとからなる第二端子アレー７が形成される。【選択図】      図４
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【特許請求の範囲】
【請求項１】
直流的に互いに分離された第一種焼成電極導体層と第二種焼成電極導体層とが、それら焼成電極導体と同時焼成された焼成セラミック誘電体層と交互に積層された積層セラミックコンデンサ基体と、
前記積層セラミックコンデンサ基体の第一主表面上に設けられ、前記第一種焼成電極導体層に導通する前記第一種電極導体層と、前記第二種焼成電極導体層に導通する第二種電極導体層とが、直流的に互いに分離された形で高分子誘電体層と交互に積層された高分子積層コンデンサ部とを有し、
前記高分子積層コンデンサの第一主表面に、前記第一種電極導体層と第二種電極導体層とにそれぞれ導通する第一種端子と第二種端子とからなる第一端子アレーが形成され、
前記積層セラミックコンデンサ基体の第二主表面に、前記第一種焼成電極導体層と第二種焼成電極導体層とにそれぞれ導通する第一種基体側端子と第二種基体側端子とからなる第二端子アレーが形成されてなることを特徴とするコンデンサ内蔵中間基板。
【請求項２】
焼成セラミック誘電体層は高誘電率セラミックからなる請求項１記載のコンデンサ内蔵中間基板。
【請求項３】
前記高誘電率セラミックはチタン酸バリウム、チタン酸ストロンチウム及びチタン酸鉛の１種又は２種以上からなる請求項２記載のコンデンサ内蔵中間基板。
【請求項４】
前記焼成セラミック誘電体層がアルミナ、ガラスセラミック、窒化アルミニウム、窒化珪素、ムライト、二酸化珪素及び酸化マグネシウムのいずれかからなる請求項１記載のコンデンサ内蔵中間基板。
【請求項５】
前記高分子積層コンデンサ部の前記第一主表面において、前記第一端子アレーをなす第一種端子と前記第二種端子とが、前記第一主表面に最も近い前記第一種電極導体層及び前記第二種電極導体層に対し、それぞれ直接又は補助ビア導体を介して積層方向に結合されてなる請求項１ないし請求項４のいずれか１項に記載のコンデンサ内蔵中間基板。
【請求項６】
前記第二端子アレーの端子配列間隔が前記第一端子アレーの端子配列間隔よりも広く設定されてなる請求項１ないし請求項５のいずれか１項に記載のコンデンサ内蔵中間基板。
【請求項７】
前記高分子積層コンデンサ部において、複数の前記第一種電極導体層と複数の前記第二種電極導体層とが、前記高分子誘電体層を介して交互に積層され、複数の前記第一種電極導体層同士及び複数の前記第二種電極導体層同士がそれぞれビア導体部にて積層方向に結合され、
前記電極導体層の少なくとも一層が、前記第一端子アレー側から当該電極導体層に前記ビア導体部が第一配列間隔にて接続する一方、前記第二端子アレー側から当該電極導体層に前記第一配列間隔よりも広い第二配列間隔にて前記ビア導体部が接続する間隔変換用層とされている請求項６記載のコンデンサ内蔵中間基板。
【請求項８】
前記積層セラミックコンデンサ基体において、複数の前記第一種焼成電極導体層と複数の前記第二種焼成電極導体層とが、前記焼成セラミック誘電体層を介して交互に積層され、複数の前記第一種焼成電極導体層同士及び複数の前記第二種焼成電極導体層同士がそれぞれビア導体部にて積層方向に結合され、
前記焼成電極導体層の少なくとも一層が、前記第一端子アレー側から当該焼成電極導体層に前記ビア導体部が第一配列間隔にて接続する一方、前記第二端子アレー側から当該焼成電極導体層に前記第一配列間隔よりも広い第二配列間隔にて前記ビア導体部が接続する間隔変換用層とされている請求項６又は請求項７に記載のコンデンサ内蔵中間基板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はコンデンサ内蔵中間基板に関する。
【０００２】
【従来の技術】
【特許文献１】
特開２００３−１４２６２４号公報
【０００３】
ＣＰＵやその他のＬＳＩなどの高速動作する集積回路デバイスにおいては、集積回路内の複数の回路ブロックに対し、共通の電源から分岐する形で電源線が割り振られているが、回路ブロック内の多数の素子が同時に高速でスイッチングすると、電源から一度に大きな電流が引き出され、電源電圧の変動が一種のノイズとなり、電源線を介して各回路ブロックに伝播してしまう問題がある。そこで、各回路ブロック毎に電源インピーダンスを下げるためのデカップリングコンデンサを設けることが、電源電圧変動によるブロック間ノイズ伝播を抑制する上で有効である。また、サージノイズなどの外来性ノイズを交流フィルタリング的に除去するバイパスコンデンサ（「パスコン」と通称される）が、同様の接続形態で設けられる場合もある。
【０００４】
ところで、ＣＰＵなどの大規模な集積回路の場合、作りこまれる回路ブロックの数も多く、電源端子やグランド端子の数も増加する傾向にあり、端子間距離も縮小しつつある。デカップリングコンデンサは各回路ブロックに向かう電源線毎に接続する必要があり、多数の端子が密集した集積回路にコンデンサを個別接続するのが実装技術的に困難であるばかりでなく、小型化等の流れにも逆行する。
【０００５】
そこで、特許文献１には、薄膜コンデンサを用いた中間基板型デカップリングコンデンサが開示されている。これにより、多数の回路ブロックにて使用するデカップリングコンデンサを中間基板内に集約できる。また、高速スイッチング時の電源電圧変動によるノイズ問題が特に表面化しやすい高周波領域（特に１００ＭＨｚ以上）においては、電源インピーダンスに占める誘導性リアクタンス項の比重が大きくなる。従って、デカップリングコンデンサ（あるいはパスコン）として機能するコンデンサを、中間基板の形で半導体素子に直結することで、デカップリングコンデンサを半導体素子により近づけることができ、電源端子とデカップリングコンデンサとの配線長を短縮できる。その結果、コンデンサ端子部のインダクタンスを低減することができ、デカップリングコンデンサの低インピーダンス化に寄与する。
【０００６】
【発明が解決しようとする課題】
しかし、前述の特許文献１においては、薄膜コンデンサを単独で中間基板化した構成となっている。この構成は、薄膜コンデンサの剛性がそれほど高くないため、接続先となる主基板が、マザーボードや、２段目の中間基板をなすオーガニックパッケージ基板など、高分子材料を主体とするものであった場合、半田リフローなどの熱履歴が加わると、その熱応力により、半田剥がれや薄膜コンデンサ自体が剛性不足のため損傷する、といった不具合につながる惧れがある。
【０００７】
本発明の課題は、半田リフローなどの熱履歴が加わわった場合でも、半導体素子と主基板との線膨張係数係数差による熱応力に十分耐えることができる剛性を有し、かつデカップリングコンデンサの機能実現に必要な静電容量も確保しやすいコンデンサ内蔵中間基板を提供することにある。
【０００８】
【課題を解決するための手段及び作用・効果】
上記の課題を解決するために、本発明のコンデンサ内蔵中間基板は、
直流的に互いに分離された第一種焼成電極導体層と第二種焼成電極導体層とが、それら焼成電極導体と同時焼成された焼成セラミック誘電体層と交互に積層された積層セラミックコンデンサ基体と、
積層セラミックコンデンサ基体の第一主表面上に設けられ、第一種焼成電極導体層に導通する第一種電極導体層と、第二種焼成電極導体層に導通する第二種電極導体層とが、直流的に互いに分離された形で高分子誘電体層と交互に積層された高分子積層コンデンサ部とを有し、
高分子積層コンデンサの第一主表面に、第一種電極導体層と第二種電極導体層とにそれぞれ導通する第一種端子と第二種端子とからなる第一端子アレーが形成され、
積層セラミックコンデンサ基体の第二主表面に、第一種焼成電極導体層と第二種焼成電極導体層とにそれぞれ導通する第一種基体側端子と第二種基体側端子とからなる第二端子アレーが形成されてなることを特徴とする。
【０００９】
上記本発明のコンデンサ内蔵中間基板では、積層セラミックコンデンサ基体上に高分子積層コンデンサが一体化されている。そして、高分子積層コンデンサの第一主表面に形成された第一端子アレーには、シリコン集積回路チップ等で構成された半導体素子側の電源端子及びグランド端子をそれぞれ半田接続できる。また、積層セラミックコンデンサ基体の第二主表面に形成された第二端子アレーには、電源端子及びグランド端子をそれぞれ接続できる。従って、該構造のコンデンサは、半導体素子と主基板との中間に位置して両者の接続の仲立ちをする中間基板として機能させることができる。高分子積層コンデンサは誘電率が比較的小さい高分子材料を誘電体として用いるので、それほど大きな静電容量は期待できず剛性も小さいが、これに誘電率の高いセラミックを用いた積層セラミックコンデンサを基体として複合化することで、静電容量向上と中間基板としての剛性向上とを同時に図ることができる。その結果、半田リフローなどの熱履歴が加わわった場合でも、半導体素子と主基板との線膨張係数係数差による熱応力に十分耐えることができる剛性を有し、かつデカップリングコンデンサ用としての静電容量も確保しやすいコンデンサ内蔵中間基板が実現する。
【００１０】
当然、デカップリングコンデンサ（あるいはパスコン）として機能するコンデンサが、これを内蔵した中間基板の形で半導体素子に直結されるので、デカップリングコンデンサを半導体素子により近づけることができ、電源端子とデカップリングコンデンサとの配線長を短縮できる。その結果、コンデンサ端子部のインダクタンスを低減することができ、デカップリングコンデンサの低インピーダンス化に寄与する。また、中間基板内にデカップリングコンデンサが組み込まれるので、デカップリングコンデンサを別素子として主基板の裏面側に配置する必要がなくなり、部品点数の削減あるいは装置の小型化とを図ることができる。なお、剛性向上の観点においては、積層セラミックコンデンサ基体をは、剛性の低い高分子積層コンデンサよりも厚く形成しておくとより有利である。
【００１１】
セラミック誘電体の誘電率が高分子材料の誘電率よりも一般には高いので、積層セラミックコンデンサ基体の静電容量を高分子積層コンデンサの静電容量よりも大きく設定することがきわめて容易である。これにより、積層セラミックコンデンサ基体は、高分子積層コンデンサの静電容量を補う効果を当然有するほか、比較的大容量のコンデンサと、それよりも容量的には小さいコンデンサとの並列的な組合せを一素子で実現でき、インピーダンス低減効果をより広い周波数帯域にて確保できる場合もある。
【００１２】
積層セラミックコンデンサ基体に使用する誘電体層は、高誘電率セラミック（比誘電率が５０以上のセラミックと定義する：例えば強誘電性セラミック）にて構成すると、その静電容量を大幅に高めることができ、ひいては高分子積層コンデンサの静電容量の不足をより効果的に補填することができる。また、同容量のコンデンサを得る観点においては、電極面積を縮小できるので、中間基板の小型化の観点においても有利である。さらに、高誘電率セラミックとしては、ペロブスカイト型結晶構造を有した複合酸化物、例えばチタン酸バリウム、チタン酸ストロンチウム及びチタン酸鉛の１種又は２種以上にて構成されたものが特に高誘電率であり、本発明に好適に採用できる。
【００１３】
一方、インピーダンス低減を図る周波数帯域によっては、積層セラミックコンデンサ基体側の静電容量をそれほど高めなくてもよい場合があり、この場合は使用するセラミックを、線膨張係数が低く、他方、剛性率（ヤング率）の高い材質とするのがよい。これにより、半導体素子（例えばシリコン）と中間基板間、及び中間基板と高分子材料を主体とする主基板間との各膨張係数差を縮小し、ひいては半田リフロー時等において中間基板の両面に形成された各端子に加わる熱的な剪断応力のレベルを低減して、端子における半田剥がれ等を防止することができる。
【００１４】
室温から半田リフローに使用される３００℃付近までのシリコンの線膨張係数は２〜３ｐｐｍ／℃と低く、逆に、主基板（マザーボードあるいはオーガニックパッケージ基板）を構成するエポキシ樹脂等の高分子材料は１７〜２０ｐｐｍ／℃と高い。そして、高分子積層コンデンサの誘電体層もまた、感光性エポキシ樹脂などの線膨張係数の高い高分子材料にて構成されるので、なるべく線膨張係数の小さいセラミック材料にて板状基体を構成することが、上記の各線膨張係数差の縮小、ひいては端子に働く剪断応力の軽減により効果的である。このようなセラミック材料としては、アルミナ（７〜８ｐｐｍ／℃）や、ホウケイ酸系ガラスあるいはホウケイ酸鉛系ガラスにアルミナ等の無機セラミックフィラーを４０〜６０重量部添加したガラスセラミックなどを使用できる。また、その他のセラミック材料としては、窒化アルミニウム、窒化珪素、ムライト、二酸化珪素、酸化マグネシウムなども使用可能である。
【００１５】
次に、特許文献１においては、その図２に示されているように、コンデンサ電極とは別に、端子間隔変換のための引き回し配線部（符号３２：第三の導電体層）を最上層位置にわざわざ設けており、層数増加により製造工程が長くなるばかりでなく、半導体素子の端子部に直結する位置に長い引き回し配線部が形成されるために、端子部のインダクタンスが大きく増加し、低インピーダンス化及び広帯域化を図ることが困難である。
【００１６】
この問題を解決するためには、高分子積層コンデンサ部の第一主表面において、第一端子アレーをなす第一種端子と第二種端子とが、第一主表面に最も近い第一種電極導体層及び第二種電極導体層に対し、それぞれ直接又は補助ビア導体を介して積層方向に結合されてなる構造を採用することが有効である。この構造によると、端子に直結する導体部が、コンデンサをなす電極導体層か、又はその電極導体層に導通する積層方向の補助ビア導体となる。その結果、インダクタンス増加の原因となる特許文献１のような引き回し配線部を効果的に排除でき、ひいてはコンデンサの低インピーダンス化及び広帯域化を図ることができる。また、電極導体層と別に引き回し配線部を設ける必要がなくなるので、構造が単純化され、製造工程の簡略化も図ることができる。
【００１７】
次に、本発明のコンデンサ内蔵中間基板は、第二端子アレーの端子配列間隔を第一端子アレーの端子配列間隔よりも広く設定することができる。コンデンサの接続対象となる集積回路素子の端子間隔は、集積回路素子の小型化と高密度化により、近年より狭くなる傾向にある。他方、主基板側の端子間隔は、製造コスト上の観点からむやみに狭くできない場合があり、この場合、集積回路素子の端子間隔と主基板側の端子間隔とが一致しないケースが生ずる。しかし、上記のように、コンデンサ内蔵中間基板において、高分子積層コンデンサの第一主表面に形成する第一端子アレーよりも、板状基体の第二主表面に形成される第二端子アレーの端子配列間隔を広く設定しておけば、中間基板をなすコンデンサの表裏において、上記のような端子間隔の不一致が生じていても、両者を問題なく接続できる。
【００１８】
上記構成の高分子積層コンデンサにおいては、電極導体層の少なくとも一層を、第一端子アレー側から当該電極導体層にビア導体部（高分子積層コンデンサのビア導体部である）が第一配列間隔にて接続する一方、第二端子アレー側から当該電極導体層に第一配列間隔よりも広い第二配列間隔にてビア導体部（高分子積層コンデンサのビア導体部又は基体側結合導体部のいずれかである）が接続する間隔変換用層とすることができる。本明細書において第一配列間隔及び第二配列間隔は、いずれもビア導体部の平均的な間隔を意味するものとして定義する。該間隔変換用層の上下に接続するビア導体部の、対応するもの同士の位置を互いに異ならせることで、端子間隔の変換をきわめて簡単に行なうことができる。
【００１９】
この場合、高分子積層コンデンサにおいて、第一種電極導体層の少なくとも一層と、第二種電極導体層の少なくとも一層とを、それぞれ間隔変換用層とすることができる。これにより、第一種端子と第二種端子の直流的な分離状態を維持しつつ、それぞれ独立に端子間隔の変換を容易に行なうことができる。つまり、第一種電極導体層を第一種端子に導通するビア導体部の間隔拡張に使用し、第二種電極導体層を第二種端子に導通するビア導体部の間隔拡張に使用することで、各種別の端子の間隔を、積層方向において互いに異なる位置で拡張変換することができる。
【００２０】
異なる種別の端子の間隔を、積層方向の同じ位置で行なおうとすると、第一極性（第一種及び第二種の一方）の電極導体層中に貫通孔を穿ち、その貫通孔内に第二極性（第一種及び第二種の他方）の導体層を、誘電体にて隔てられた形で、端子間隔拡張のため比較的大面積で配置しなければならない。この第二極性の導体層は、高分子誘電体層を隔てて隣接する導体層と同極性になるため、静電容量形成にはほとんど寄与しない。他方、第一極性の電極導体層は、高分子誘電体層を隔てて隣接する導体層と異極性になるため、静電容量形成の主体となるが、第二極性の導体層を配置するために貫通孔を大きく形成しなければならないので、電極実効面積が減少し、静電容量の低下につながる。
【００２１】
しかし、各種別の端子の間隔を、積層方向において互いに異なる位置で拡張変換すれば、積層方向の同一位置において、第一極性の導体層に上記のような第二極性の導体層を混在させる必要がなくなるので、静電容量の低下を防止することができる。より具体的には、第一種電極導体層及び第二種電極導体層は、間隔変換用層に対して第一端子アレー側に最も近い同種の電極導体層を変換前層として定義し、同じく第二端子アレー側に最も近い同種の電極導体層を変換後層として定義したとき、変換前層と間隔変換用層との間、及び間隔変換用層と変換後層との間で、各ビア導体部の結合位置が面内方向にてそれぞれ互いに一致してなり、かつ、変換前層と間隔変換用層との間、及び間隔変換用層と変換後層との間にそれぞれ位置する２つの他種の電極導体層に、ビア導体部を通すための第二貫通孔を互いにずれた位置関係で形成した構成とすることができる。これにより、端子間隔変換を行なうにもかかわらず、第一種電極導体層及び第二種電極導体層に形成する貫通孔は、ビア導体部を通す必要最小限の面積で済み、貫通孔形成による静電容量低下の影響を可及的に排除することができる。
【００２２】
上記のように端子間隔の拡張変換を行なう場合、第一端子アレーと第二端子アレーとの面積差を利用して、高分子積層コンデンサの第二主表面側に配列する、第一種電極導体層と第二種電極導体層との組の一部のものを、第一主表面側に配列する第一種電極導体層と第二種電極導体層との組よりも大面積とすることができる。これにより、コンデンサの静電容量を一層高めることができる。
【００２３】
また、積層セラミックコンデンサ基体においても上記と類似の構造を採用でき、同様の効果を達成することができる。すなわち、積層セラミックコンデンサ基体において、焼成電極導体層の少なくとも一層を、第一端子アレー側から当該焼成電極導体層にビア導体部が第一配列間隔にて接続する一方、第二端子アレー側から当該焼成電極導体層に第一配列間隔よりも広い第二配列間隔にてビア導体部が接続する間隔変換用層とすることができる。この場合、第一種焼成電極導体層の少なくとも一層と、第二種焼成電極導体層の少なくとも一層とを、それぞれ間隔変換用層とすることができる。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を用いて説明する。
図１は、本発明の一実施形態をなすコンデンサ内蔵中間基板（以下、単に中間基板ともいう）１を、半導体集積回路素子２と主基板３との間に配置される中間基板として構成した例である。また、本実施形態において板状部材の第一主表面は、図中にて上側に表れている面とし、第二主表面は下側に表れている面とする。
【００２５】
半導体集積回路素子２は第二主表面に各々複数の信号端子、電源端子及びグランド端子からなる素子側端子アレー４を有し、中間基板１の第一主表面に形成された第一端子アレー５に対し、半田接続部６を介してフリップチップ接続されている。他方、主基板３はマザーボード、あるいは２段目の中間基板をなすオーガニック積層パッケージ基板であり、いずれもセラミック粒子あるいは繊維をフィラーとして強化された高分子材料を主体に構成されており、半田ボールあるいは金属ピンからなる主基板側端子アレー８において、中間基板１の第二主表面に形成された第二端子アレー７に対し、半田接続部６を介して接続されている。中間基板をなすコンデンサ内蔵中間基板１は、図２に示すように、半導体集積回路素子２の電源ラインに並列接続されるデカップリングコンデンサとして機能する。なお、図２の等価回路では、電源ライン毎に独立したデカップリングコンデンサを設けているように描いているが、これらのデカップリングコンデンサは全て、同一電圧の電源ラインとグランドとの間に並列接続されるので、以下の実施形態においては、該デカップリングコンデンサを、単一のコンデンサとして電源ライン間で共用化した構成により代表させて説明する（ただし、これに限られるものではない）。
【００２６】
図３に示すように、コンデンサ内蔵中間基板１は、積層セラミックコンデンサ基体６０と、その積層セラミックコンデンサ基体６０の第一主表面に、高分子積層コンデンサ部１０が接合された構造を有する。高分子積層コンデンサ部１０の第一主表面には、一方が電源端子、他方がグランド端子として使用される第一種端子５ａと第二種端子５ｂとが互い違いの格子状（あるいは千鳥状でもよい）に配列され、第一端子アレー５を形成している。また、積層セラミックコンデンサ基体６０の第二主表面には、一方が電源端子、他方がグランド端子として使用される第一種基体側端子７ａと第二種基体側端子７ｂとが、第一端子アレー５の端子配列に対応した互い違いの格子状（あるいは千鳥状でもよい）に配列され、第二端子アレー７を形成している。なお、いずれのアレー５，７も、電源端子とグランド端子との格子状配列を取り囲む形態で複数の信号用端子５ｓ及び信号用基体側端子７ｓを有している。
【００２７】
図４は、中間基板１の詳細構造を示すものである。
高分子積層コンデンサ部１０は、複数の高分子誘電体層１３と複数の電極導体層１４，１７とが交互に積層されたものである。電極導体層１４，１７は、第一種端子５ａに導通する第一種電極導体層１４と、第二種端子５ｂに導通する第二種電極導体層１７とが、高分子誘電体層１３により隔てられた形で積層方向に交互に配列している。そして、一部拡大例示するように、積層方向に隣接する一方の同種電極導体層（ここでは、第二種電極導体層）１７（Ａ）と、他方の同種電極導体層１７（Ｂ）との間に、第一の高分子誘電体層１３（Ａ）と、他種電極導体層（ここでは、第一種電極導体層）１４と、第二の高分子誘電体層１３（Ｂ）とがこの順序で配列してなる。第一の高分子誘電体層１３（Ａ）に形成された第一貫通孔１３ｈ（Ａ）と、他種電極導体層１４に形成された第二貫通孔１６とは面内投影にて重なりを有し、該第二貫通孔１６と第二の高分子誘電体層１３（Ｂ）に形成された第三貫通孔１３ｈ（Ｂ）とが面内投影にて重なりを有している（例示した部分では、これらの貫通孔は円形断面により同軸的に配置されている）。
【００２８】
そして、第一貫通孔１３ｈ（Ａ）と第三貫通孔１３ｈ（Ｂ）とをそれぞれ充填する形で、一方の同種電極導体層１７（Ａ）と、他方の同種電極導体層１７（Ｂ）とを結合するビア導体部１９が形成されている。ここでは、２つの高分子誘電体層１３，１３に個別に形成されたビア同士を互いに結合した、いわゆるスタックドビア形態が採用されている。そして、第二貫通孔１６内において、第一の高分子誘電体層１３（Ａ）及び第二の高分子誘電体層１３（Ｂ）とそれぞれ一体化（結合）された誘電体孔内充填部１３ｖにより、ビア導体部１９の外周面と該第二貫通孔１６の内周面とが直流的に分離されてなる。上記構造において、第一電極導体層１４と第二電極導体層１７とが反転した構造部も同様に形成されている。
なお、図４では、貫通孔１６，１８の図示に伴い、電極導体層１４，１７は面内方向に分断されているように見えるが、実際は図５のごとく、貫通孔１６，１８以外の部分では面内方向に連続層を形成している。また、高分子誘電体層１３についても同様である。
【００２９】
上記構造の高分子積層コンデンサ部１０は、周知のビルドアップ法にて形成されるものであり、高分子誘電体層１３は、エポキシ樹脂などの樹脂組成物からなるビルドアップ層として、厚さが例えば２０μｍ以上５０μｍ以下に形成される。本実施形態において高分子誘電体層１３はエポキシ樹脂にて構成され、ＳｉＯ２からなる誘電体フィラーを１０質量％以上３０質量％以下の比率にて配合したものであり、比誘電率εが２〜４（例えば３程度）に調整されている。他方、さらなる比誘電率向上のため、高誘電率セラミック（具体的には、ペロブスカイト型結晶構造を有した複合酸化物、例えばチタン酸バリウム、チタン酸ストロンチウム及びチタン酸鉛の１種又は２種以上にて構成されたもの）からなるフィラーを用いてもよい。
【００３０】
電極導体層１４，１７は、該ビルドアップ層上へのパターンメッキ層（例えば電解Ｃｕメッキ層である）として、厚さが例えば１０μｍ以上２０μｍ以下に形成される。ビア導体部１５，１９は、高分子誘電体層１３にフォトビアプロセス（高分子誘電体層１３は感光性樹脂組成物、例えば紫外線硬化型エポキシ樹脂にて構成される）、あるいはレーザー穿孔ビアプロセス（高分子誘電体層１３は非感光性樹脂組成物にて構成される）などの周知の手法によりビアホールを穿設し、その内側をメッキ等によるビア導体で充填もしくは覆った構造を有する。なお、高分子積層コンデンサ部１０の第一主表面は、第一種端子５ａと第二種端子５ｂとを露出させる形で、感光性樹脂組成物よりなるソルダーレジスト層１１にて覆われている。
【００３１】
次に、ビア導体部１５（１９）にて結合される同種の電極導体層１４（１７）は、直流抵抗増大を防止するために、電極導体層１４（１７）毎に、同じ主表面側にて該電極導体層１４（１７）に導通するビア導体部１５（１９）を複数個形成してあり、具体的には、第一端子アレー５の各端子と同数にて、ビア導体部１５（１９）が分散形成されてなる。
【００３２】
また、第一端子アレー５内の第一種端子５ａと第二種端子５ｂとは、該第一主表面に最も近い第一種電極導体層１４及び第二種電極導体層１７に対し、それぞれ直接（本実施形態では第一種電極導体層１４側）又は補助ビア導体部１９’（本実施形態では第二種電極導体層１７側）を介して層厚方向に結合された構造となっている。
【００３３】
次に、積層セラミックコンデンサ基体６０は、基本構造は高分子積層コンデンサ部１０と略同様であり、直流的に互いに分離された第一種焼成電極導体層５７と第二種焼成電極導体層５４（いずれも、厚さ：例えば０．５μｍ以上５μｍ以下）とが、それら焼成電極導体層５７，５４と同時焼成された焼成セラミック誘電体層５２（厚さ：例えば１μｍ以上１０μｍ以下）と交互に積層された構造を有する。このような積層セラミックコンデンサ基体６０は、構成セラミックの原料粉末を含有した周知のセラミックグリーンシートを用いて製造でき、焼成電極導体層５７，５４のパターンは、金属ペーストの印刷塗布により形成することができる。また、ビア導体部５９，５５は、セラミックグリーンシートにパンチングあるいはレーザー穿孔等により形成したビアホールに、金属粉末ペーストを充填し、焼成することにより形成される。同極性となる電極導体層５７同士あるいは５４同士は、ビア導体部５９，５５により積層方向に連結され、極性の異なる電極導体層５７，５４とビア導体部５９，５５同士は、金属ペーストの印刷パターンニング時において各電極導体層５７，５４に形成された貫通孔５８，５６により直流的に分離される。
【００３４】
第二端子アレー７内の第一種基体側端子７ａと第二種基体側端子７ｂとは、積層セラミックコンデンサ基体６０の第二主表面に最も近い第一種焼成電極導体層５７及び第二種焼成電極導体層５４に、ビア導体部５５，５９を介して層厚方向に結合された構造となっている。そして、高分子積層コンデンサ部１０の第二主表面（積層セラミックコンデンサ基体６０の第一主表面）において、積層セラミックコンデンサ基体６０側のビア導体部５９，５５は、高分子積層コンデンサ部１０側の対応する極性の電極導体層１４，１７に、直接又はビア導体部１５”を介して接続されてなる。
【００３５】
積層セラミックコンデンサ基体６０に使用する焼成誘電体層５２は、静電容量向上を優先したい場合は、高誘電率セラミック、例えばチタン酸バリウム、チタン酸ストロンチウム及びチタン酸鉛の１種または２種以上からなるペロブスカイト型酸化物層として構成するのがよい。他方、中間基板１全体の線膨張係数を下げ、また、剛性を高める効果を優先したい場合は、焼成誘電体層５２を、アルミナやガラスセラミックなど、常誘電性のセラミックで構成することも可能である。
【００３６】
次に、本実施形態のコンデンサ（中間基板）１においては、第二端子アレー７の端子配列間隔が、第一端子アレー５の端子配列間隔よりも広く設定されている。積層セラミックコンデンサ基体６０の第一主表面には、第一種基体側端子７ａに導通する第一種基体側結合導体部５１ａと、第二種基体側端子７ｂに導通する第二種基体側結合導体部５１ｂとの各端部が、第一端子アレー５の端子間隔よりも（平均値にて）大間隔にて配列している。この場合、第一端子アレー５側の狭い端子間隔を、広い第二端子アレー７の端子配列に合わせるために、コンデンサ内蔵中間基板１の内部で端子間隔の変換を行なう必要がある。
【００３７】
次に、電極導体層１４，１７は、その少なくとも一層が間隔変換用層ＬＴとされている。間隔変換用層ＬＴにおいては当該電極導体層１４，１７に対し、第一端子アレー５側からはビア導体部１５（Ｂ）（１９（Ｂ））が第一配列間隔ｄ１にて接続し、第二端子アレー７側からは、該第一配列間隔ｄ１よりも広い第二配列間隔ｄ２にてビア導体部１５”（５５）が接続する。つまり、間隔変換用層ＬＴは、その上下に接続するビア導体部の接続位置を互いに異ならせることで、端子間隔の変換を実現している。なお、間隔変換用層ＬＴの上下に接続するビア導体部１５（Ｂ）（１９（Ｂ））及び１５”（５５）の配列間隔は、例えば等間隔配列を基本に設計できるが、異極性のビア導体部との干渉回避などのため局所的に間隔変更されることもあり、最終的な配列間隔は必ずしも等間隔になるとは限らない。上記の第一配列間隔ｄ１及び第二配列間隔ｄ２は、こうした場合も考慮して、複数のビア導体部の各縁間間隔の平均値にて表すものとしている。
【００３８】
本実施形態のコンデンサ内蔵中間基板１においては、上記のように端子間隔の拡張変換を行なっており、第二端子アレー７の方が第一端子アレー５よりもアレー面積が大きくなっている。そこで、その面積差を利用して、高分子積層コンデンサ部１０の第二主表面側に配列する、第一種電極導体層１４と第二種電極導体層１７との組の一部のもの、ここでは最下層の２層１４（Ｗ），１７（Ｗ）を、第一主表面側に配列する第一種電極導体層１４と第二種電極導体層１７との組よりも大面積としている。これにより、コンデンサ内蔵中間基板１の静電容量を一層高めることができる。
【００３９】
また、第一種電極導体層１４と第二種電極導体層１７との双方が、それぞれ間隔変換用層ＬＴとして利用され、第一種電極導体層１４は第一種端子５ａに導通するビア導体部１５の間隔拡張に使用され、第二種電極導体層１７は第二種端子５ｂに導通するビア導体部１９の間隔拡張に使用されている。具体的には、間隔変換量を大きく確保できることから、他の膜よりも面積拡張された第一種電極導体層１４と第二種電極導体層１７との組（すなわち、最下層の２層１４（Ｗ），１７（Ｗ））を、間隔変換用層ＬＴ，ＬＴとして用いている（ただし、最上層を除く各々全ての電極導体層１４，１７を間隔変換用層ＬＴとしてもよい）。
【００４０】
次に、高分子積層コンデンサ部１０の第一主表面には、第一種端子５ａ及び第二種端子５ｂの他に、第一端子アレー５の外周領域を割り当てる形で、前述の信号用端子５ｓが複数形成されている。ここれら信号用端子５ｓは、積層セラミックコンデンサ基体６０の第二主表面に形成された信号用基体側端子７ｓに対し、高分子積層コンデンサ部１０内にて電極導体層１４，１７に導通しない形で（本実施形態では、電極導体層１４，１７を面内方向外側に迂回する形で）、高分子積層コンデンサ部１０内の信号用ビア導体部２２及び積層セラミックコンデンサ基体６０内の信号用ビア導体部５１ｓを介して接続されている。
【００４１】
なお、図４の実施形態では、第一端子アレー５は第二端子アレー７内に投影関係において包含されるように形成されており、アレーの外側に位置する端子ほど、配置間隔拡大に伴うアレー間の対応端子同士の位置ずれ量が大きい。従って、第一端子アレー５の外周領域に配置される信号用端子５ｓは、対応する信号用基体側端子７ｓに接続するために、高分子積層コンデンサ部１０内に形成される面内方向の引き回し配線部２１も長く確保する必要がある。本実施形態では、第一端子アレー５から第二端子アレー７への端子間隔変換量が比較的大きく設定されているため、内側に位置する信号用端子５ｓの引き回し配線部２１が、外側の信号用端子５ｓの引き回し配線部２１と面内方向に干渉することを避けるため、両配線部２１，２１を、互いに異なる層に作りこんでいる。しかし、端子間隔変換量がそれほど大きくない場合は、内外の信号用端子５ｓの引き回し配線部２１を同一層内に形成することも可能である。また、上記の実施形態では、第一端子アレー５の外周領域を割り当てる形で、信号用端子５ｓが形成されているが、信号ラインのシールド性を高めクロストーク抑制を図るために、信号用端子５ｓ（及びこれに導通する信号ライン）を、グランド端子（及びこれに導通するグランドライン）にて包囲することも可能である。
【００４２】
以下、本発明のコンデンサ内蔵中間基板の変形例について説明する。
図６の中間基板１００は、積層セラミックコンデンサ基体６０内の焼成電極導体層５７，５４を、薄膜コンデンサ１０における間隔変換用薄膜ＬＴと同様に、上下のビア導体部５９，５５の連結位置が異なる端子間隔変換層ＬＴ’とされ、該積層セラミックコンデンサ基体６０にて端子間隔変換を行なうようにしているい。ここでは、薄膜コンデンサ１０内にも間隔変換用薄膜ＬＴを設けて適当な間隔までビア導体部１５，１９の配列間隔を広げ、さらに、積層セラミックコンデンサ基体６０内の端子間隔変換層ＬＴ’により、基体側結合導体部５９，５５の配列間隔を広げることにより、端子間隔変換を２段階にて行なっている（もちろん、積層セラミックコンデンサ基体６０内でのみ、端子間隔変換を行なうようにしてもよい）。
【００４３】
また、図７の中間基板１００においては、第一端子アレー５との第二端子アレー７との端子配列間隔が同一に設定されている。この場合、図８に示すように、間隔変換用層ＬＴ，ＬＴは形成されない。
【図面の簡単な説明】
【図１】本発明のコンデンサを中間基板として構成した一例を示す側面模式図。
【図２】集積回路用のデカップリングコンデンサの使用形態の一例を示す等価回路図。
【図３】図１の本発明のコンデンサを取り出して示す平面図及び側面断面模式図。
【図４】図３のコンデンサの詳細構造を示す断面図。
【図５】電極導体層の平面形態を例示して示す模式図。
【図６】図４のコンデンサの第一変形例を示す断面図。
【図７】同じく第二変形例を示す平面図及び側面断面模式図。
【図８】図７の要部拡大断面模式図。
【符号の説明】
１，１００，２００  コンデンサ内蔵中間基板
５  第一端子アレー
５ａ  第一種端子
５ｂ  第二種端子
５ｓ  信号用端子
７  第二端子アレー
７ａ  第一種基体側端子
７ｂ  第二種基体側端子
７ｓ  信号用基体側端子
１０  高分子積層コンデンサ
１３  高分子誘電体層
１３ｈ  貫通孔
１３ｖ  誘電体孔内充填部
１４  第一種電極導体層
１５，１９  ビア導体部
１７  第二種電極導体層
１６，１８  貫通孔
５７  第一種焼成電極導体層
５４  第二種焼成電極導体層
５９，５５  ビア導体部
６０  積層セラミックコンデンサ基体
ＬＴ，ＬＴ’  間隔変換用層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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