(57)【要約】【課題】  サイクリックＡＤ変換器は変換処理速度や変換精度が必要以上に高く設計されることがあった。【解決手段】  ＡＤ変換器１０において、入力アナログ信号Ｖｉｎはサンプルホールド回路２０に保持されるとともに、ＡＤ変換回路１６によりデジタル値に変換され、ＤＡ変換回路１８はＡＤ変換回路１６が出力するデジタル値をアナログ値に変換し、減算回路２２はＡＤ変換回路１６の出力するアナログ値とサンプルホールド回路２０が保持するアナログ値の差を出力し、増幅回路２４は減算回路２２の出力を増幅してサンプルホールド回路２０とＡＤ変換回路１６にフィードバックする。このフィードバックによる循環処理過程において循環の経過に応じて増幅制御回路２６が増幅回路２４の増幅率を変化させる。【選択図】        図１
2005101999.tif 000002
【特許請求の範囲】
【請求項１】
入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、
前記ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、
前記ＤＡ変換回路の出力を前記入力アナログ信号から減算する減算回路と、
前記減算回路の出力を増幅して前記ＡＤ変換回路の入力にフィードバックする増幅回路と、
前記フィードバックによる循環処理の経過に応じて前記ＡＤ変換回路、ＤＡ変換回路、減算回路、増幅回路のうち少なくともいずれかの仕様を変化させる回路と、
を有することを特徴とするアナログデジタル変換器。
【請求項２】
入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、
前記ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、
前記ＤＡ変換回路の出力を前記入力アナログ信号から減算する減算回路と、
前記減算回路の出力を増幅して前記ＡＤ変換回路の入力にフィードバックする増幅回路と、
前記フィードバックによる循環処理の経過に応じて前記増幅回路の増幅率を変化させる増幅制御回路と、
を有することを特徴とするアナログデジタル変換器。
【請求項３】
前記増幅制御回路は、前記循環処理の初期段階において前記増幅率を低く設定し、前記循環処理の経過にしたがって前記増幅率が高くなるよう変化させることを特徴とする請求項２に記載のアナログデジタル変換器。
【請求項４】
入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、
前記ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、
前記ＤＡ変換回路の出力を前記入力アナログ信号から減算する減算回路と、
前記減算回路の出力を増幅して前記ＡＤ変換回路の入力にフィードバックする増幅回路と、
前記フィードバックによる循環処理の経過に応じて各回路への供給電力を変化させる電力制御回路と、
を有することを特徴とするアナログデジタル変換器。
【請求項５】
前記電力制御回路は、前記循環処理の初期段階において前記供給電力を高く設定し、前記循環処理の経過にしたがって前記供給電力が低くなるよう変化させることを特徴とする請求項４に記載のアナログデジタル変換器。
【請求項６】
入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、
前記ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、
前記ＤＡ変換回路の出力を前記入力アナログ信号から減算する減算回路と、
前記減算回路の出力を増幅して前記ＡＤ変換回路の入力にフィードバックする増幅回路と、
前記フィードバックによる循環処理の経過に応じて、少なくとも前記ＡＤ変換回路へ入力される制御信号のパルス幅を変化させるクロック制御回路と、
を有することを特徴とするアナログデジタル変換器。
【請求項７】
前記クロック制御回路は、前記循環処理の初期段階において前記パルス幅を長く設定し、前記循環処理の経過にしたがって前記パルス幅が短くなるよう変化させることを特徴とする請求項６に記載のアナログデジタル変換器。
【請求項８】
入力アナログ信号を保持するサンプルホールド回路と、
前記入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、
前記ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、
前記ＤＡ変換回路の出力を前記入力アナログ信号から減算する減算回路と、
前記減算回路の出力を増幅して前記ＡＤ変換回路の入力にフィードバックする増幅回路と、
前記フィードバックによる循環処理の経過に応じて、前記サンプルホールド回路および前記増幅回路のうち少なくともいずれかの容量値を変化させる容量制御回路と、
を有することを特徴とするアナログデジタル変換器。
【請求項９】
前記容量制御回路は、前記循環処理の初期段階において前記容量値を大きく設定し、前記循環処理の経過にしたがって前記容量値が小さくなるよう変化させることを特徴とする請求項８に記載のアナログデジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログデジタル変換器に関する。本発明は特に、循環型のアナログデジタル変換技術に関する。
【背景技術】
【０００２】
近年、携帯電話に画像撮影機能、画像再生機能、動画撮影機能、動画再生機能など様々な付加機能が搭載されるようになり、アナログデジタル変換器（以下、「ＡＤ変換器」という。）の小型化や省電力化の要求が高まっている。そうしたＡＤ変換器の形態として、循環型に構成されたサイクリックＡＤ変換器が知られている（例えば、特許文献１参照）。図１３は、従来のサイクリックＡＤ変換器の構成を示す。このＡＤ変換器１５０においては、第１スイッチ１５２を介して入力されるアナログ信号Ｖｉｎが第１増幅回路１５６によってサンプリングされるとともに、ＡＤ変換回路１５８により１ビットのデジタル値に変換される。そのデジタル値はＤＡ変換回路１６０によりアナログ値に変換され、入力アナログ信号Ｖｉｎから減算回路１６２により減算される。減算回路１６２の出力は第２増幅回路１６４により増幅され、第２スイッチ１５４を介して第１増幅回路１５６へフィードバックされる。このフィードバックによる循環処理を１２回繰り返して１２ビットのデジタル値を得る。
【特許文献１】特開平１１−１４５８３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記のサイクリックＡＤ変換器は、多段パイプライン型のＡＤ変換器と比べて構成する素子数が少ないので回路面積を抑えられる点で有利である。しかしながら、回路面積を小さくできる反面、循環処理の全段階にわたって同じ回路を同じ条件で繰り返し利用する。したがって、サイクリックＡＤ変換器に含まれる各回路の仕様は、特に高い変換処理速度や変換精度を要求される上位ビットの変換時を基準に設計せざるを得ず、循環処理過程全体としては必要以上に変換処理速度や変換精度を保証しなければならない場合があった。一方、循環処理の全段階にわたって変換処理速度や変換精度を必要以上に保証するほど電力消費も増大しやすい。
【０００４】
本発明はこうした状況に鑑みなされたものであり、その目的はＡＤ変換器における変換精度の最適化または低電力化を図る点にある。
【課題を解決するための手段】
【０００５】
本発明のある態様は、アナログデジタル変換器である。このアナログデジタル変換器は、入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、ＤＡ変換回路の出力を入力アナログ信号から減算する減算回路と、減算回路の出力を増幅してＡＤ変換回路の入力にフィードバックする増幅回路と、フィードバックによる循環処理の経過に応じてＡＤ変換回路、ＤＡ変換回路、減算回路、増幅回路のうち少なくともいずれかの仕様を変化させる回路と、を有する。
【０００６】
ここで、各回路の「仕様」は、例えば信号増幅の増幅率、供給される電力、制御信号のパルス幅、内包する容量の値、等のパラメータであってもよい。本態様によれば、各パラメータを循環処理の経過に応じて変化させることができるので、必要に応じて高い変換精度を得ることができ、また必要に応じて省電力化を図ることができる。
【０００７】
本発明の別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、ＤＡ変換回路の出力を入力アナログ信号から減算する減算回路と、減算回路の出力を増幅してＡＤ変換回路の入力にフィードバックする増幅回路と、フィードバックによる循環処理の経過に応じて増幅回路の増幅率を変化させる増幅制御回路と、を有する。
【０００８】
増幅回路は、その増幅率が高いほどセトリングタイムが長いため、増幅率の高い増幅回路を採用すると適切な出力が得られない場合があり、アナログデジタル変換器全体の変換精度を落とすおそれがある。本態様によれば、比較的高い変換精度を要する処理時には増幅回路の増幅率を低くして要求通りの変換精度を得ることができる。特に、アナログデジタル変換を複数段階に分けて処理する場合、比較的高い精度が要求される初期段階において増幅回路の増幅率を低くして必要な変換精度を得る。
【０００９】
本発明のさらに別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、ＤＡ変換回路の出力を入力アナログ信号から減算する減算回路と、減算回路の出力を増幅してＡＤ変換回路の入力にフィードバックする増幅回路と、フィードバックによる循環処理の経過に応じて各回路への供給電力を変化させる電力制御回路と、を有する。
【００１０】
従来のサイクリックＡＤ変換器では、複数段階に分けられたアナログデジタル変換処理の中で比較的高い変換精度を要する処理時においてもそれ以外の処理と同様の構成にて同じ条件で処理が実行されていた。本態様によれば、比較的高い変換精度を要する処理時、すなわち比較的高い変換速度を要する処理時に、処理時間はそのままにして供給電力を高めることにより必要な変換精度を得ることができる。特に、循環型のアナログデジタル変換器のようにアナログデジタル変換を複数段階に分けて処理する場合、比較的高い精度が要求される初期段階において増幅回路等の構成回路への供給電力を高めて必要な変換精度を得る。逆に、第２段階以降は供給電力を下げて省電力化を図ることができる。
【００１１】
本発明のさらに別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、ＤＡ変換回路の出力を入力アナログ信号から減算する減算回路と、減算回路の出力を増幅してＡＤ変換回路の入力にフィードバックする増幅回路と、フィードバックによる循環処理の経過に応じて、少なくともＡＤ変換回路へ入力される制御信号のパルス幅を変化させるクロック制御回路と、を有する。
【００１２】
本態様によれば、比較的高い変換精度を要する処理時、すなわち比較的高い変換速度を要する処理時に、変換速度自体は高めずに、アナログデジタル変換器を構成する回路の動作を制御するクロック信号のパルス幅を長くする。これにより、ＡＤ変換の動作時間を長くして必要な変換精度を得ることができる。特に、循環型のアナログデジタル変換器のようにアナログデジタル変換を複数段階に分けて処理する場合、比較的高い精度が要求される初期段階においてＡＤ変換回路、ＤＡ変換回路、増幅回路等の構成回路を制御するクロック信号のパルス幅を長くすることにより、必要な変換精度を得る。逆に、第２段階以降はＡＤ変換の動作時間を短くして省電力化を図ることもできる。
【００１３】
本発明のさらに別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、入力アナログ信号を保持するサンプルホールド回路と、入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、ＤＡ変換回路の出力を入力アナログ信号から減算する減算回路と、減算回路の出力を増幅してＡＤ変換回路の入力にフィードバックする増幅回路と、フィードバックによる循環処理の経過に応じて、サンプルホールド回路および増幅回路のうち少なくともいずれかの容量値を変化させる容量制御回路と、を有する。
【００１４】
本態様によれば、比較的高い変換精度を要する処理時に、サンプルホールド回路および増幅回路の容量値を比較的高く設定することにより、アナログデジタル変換器の変換精度を低減させてしまう熱雑音等の影響を小さくすることができる。特に、循環型のアナログデジタル変換器のようにアナログデジタル変換を複数段階に分けて処理する場合、比較的高い精度が要求される初期段階においてサンプルホールド回路および増幅回路の容量値を比較的高く設定することにより、必要な変換精度を得る。逆に、第２段階以降は容量値を下げて省電力化を図ることができる。
【００１５】
なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１６】
本発明によれば、ＡＤ変換器における変換精度の最適化または低電力化を図ることができる。
【発明を実施するための最良の形態】
【００１７】
（第１実施形態）
本実施形態においては、循環型のＡＤ変換器に含まれる増幅回路の増幅率を、その循環処理の経過に応じて変化させる。具体的には、比較的高い変換精度が要求される初期段階だけ増幅率が低くなるよう制御する。これにより、必要時にだけ変換精度を高めることができる。
【００１８】
図１は、第１実施形態におけるＡＤ変換器の構成を示す。ＡＤ変換器１０において、入力アナログ信号Ｖｉｎが第１スイッチ１２を介してサンプルホールド回路２０およびＡＤ変換回路１６に入力される。ＡＤ変換回路１６は、入力されたアナログ信号を最大４ビットのデジタル値に変換して出力する。ＤＡ変換回路１８は、ＡＤ変換回路１６から出力された最大４ビットのデジタル値をアナログ信号に変換する。サンプルホールド回路２０は、入力されたアナログ信号をサンプリングして保持する回路であり、その増幅率は２倍である。減算回路２２は、ＤＡ変換回路１８から出力されたアナログ値と、サンプルホールド回路２０が保持するアナログ値の差を出力する。増幅回路２４は、減算回路２２の出力を増幅してサンプルホールド回路２０およびＡＤ変換回路１６へフィードバックする回路であり、その増幅率は可変である。増幅制御回路２６は、増幅切替信号ＡＭＣによって増幅回路２４の増幅率を制御する。増幅回路２４の出力は第２スイッチ１４を介してフィードバックされる。ＡＤ変換回路１６は、フィードバックされたアナログ値を３ビットのデジタル値に変換して出力する。
【００１９】
増幅回路２４のフィードバックによる循環処理の回数は３回である。初期の段階である第１段階では、第１スイッチ１２がオンされて第２スイッチ１４がオフされ、最終的にＡＤ変換器１０が出力する１０ビットのデジタル値の上位から１〜４ビットの値（Ｄ９〜Ｄ６）をＡＤ変換回路１６が生成する。第２、３段階では、第１スイッチ１２がオフされて第２スイッチ１４がオンされ、最終的な１０ビットのデジタル値のうち上位から５〜７ビット（Ｄ５〜Ｄ３）の値と、８〜１０ビットの値（Ｄ２〜Ｄ０）をＡＤ変換回路１６が生成する。これら３段階のＡＤ変換のうち、より上位のビットを変換する段階ほど高い変換精度が要求される。そこで増幅制御回路２６は、第１段階での増幅回路２４の増幅率を第２、３段階よりも低くし、セトリングタイムを短縮させることでより高い変換精度を得る。
【００２０】
図２は、増幅制御回路２６および増幅回路２４の詳細な構成を示す。増幅回路２４は、主にオペアンプ２８、第１容量３０および第２容量３２を含む。第１容量３０はオペアンプ２８の入力側に位置し、その容量値は固定である。第２容量３２はオペアンプ２８の入出力間に位置し、その容量値が可変である。第２容量３２の容量値は、増幅制御回路２６が出力する増幅切替信号ＡＭＣによって切り替えられる。第１容量３０の容量値をＣ１とし、第２容量３２の容量値をＣ２とすると、増幅回路２４の増幅率はＣ１／Ｃ２となる。本実施形態では、増幅回路２４の増幅率として２倍と４倍で切り替えるために、第２容量３２の容量値として２通りの値を設定できる構成とする。例えば、第２容量３２を、スイッチを介して並列接続した二つの同容量のコンデンサで構成してもよい。その場合、コンデンサの接続数をスイッチで切り替えるために、増幅切替信号ＡＭＣがそのスイッチのオンオフを制御する。
【００２１】
図３は、ＡＤ変換器１０の動作過程を示すタイムチャートである。以下、図の上から順に説明する。３つの信号波形は、クロック信号ＣＬＫ、スイッチ信号ＳＷおよび増幅切替信号ＡＭＣを示す。クロック信号ＣＬＫは、サンプルホールド回路２０、増幅回路２４、ＡＤ変換回路１６およびＤＡ変換回路１８の動作を制御する。スイッチ信号ＳＷは、第１スイッチ１２および第２スイッチ１４のオンオフを制御する。増幅切替信号ＡＭＣは、増幅回路２４の増幅率を変化させるために第２容量３２の容量値を制御する。
【００２２】
クロック信号ＣＬＫの周波数は、スイッチ信号ＳＷの周波数の３倍である。スイッチ信号ＳＷは、その立ち上がりがクロック信号ＣＬＫの立ち上がりと同期した後、次の立ち下がりがクロック信号ＣＬＫの次の立ち上がりと同期する。増幅切替信号ＡＭＣは、その周期がスイッチ信号ＳＷの周期と同じでありパルス波形も同形であるが、クロック信号ＣＬＫの半周期分だけ位相が遅れている。
【００２３】
第１スイッチ１２は、スイッチ信号ＳＷがハイのときにオンされ、スイッチ信号ＳＷがローのときにオフされる。第２スイッチ１４は、スイッチ信号ＳＷがローのときにオンされ、スイッチ信号ＳＷがハイのときにオフされる。サンプルホールド回路２０は、入力されたアナログ信号をクロック信号ＣＬＫがローのときに増幅し、クロック信号ＣＬＫがハイのときにオートゼロ動作をする。増幅回路２４は、入力されたアナログ信号をクロック信号ＣＬＫがハイのときに増幅し、クロック信号ＣＬＫがローのときにオートゼロ動作をする。ＡＤ変換回路１６は、クロック信号ＣＬＫがローのときにＡＤ変換を処理し、クロック信号ＣＬＫがハイのときにオートゼロ動作をする。ＤＡ変換回路１８は、クロック信号ＣＬＫがハイのときにＤＡ変換を処理し、クロック信号ＣＬＫがローのときは不定状態となる。増幅制御回路２６に制御される増幅回路２４の増幅率は、増幅切替信号ＡＭＣがハイのときに２倍となり、増幅切替信号ＡＭＣがローのときに４倍となる。
【００２４】
以上のように、本実施形態のＡＤ変換器１０は、循環処理過程における初期段階である第１段階に増幅回路２４の増幅率を低くし、第２、３段階と進むにつれて増幅回路２４の増幅率を高くしている。これにより、第１段階において変換精度の悪化を防止することができる。
【００２５】
（第２実施形態）
本実施形態のＡＤ変換器は、第１実施形態におけるＡＤ変換器１０とほぼ同様の構成を有する。但し、第１実施形態の増幅制御回路２６に代わって電力制御回路が設けられている点で異なる。この電力制御回路は、サンプルホールド回路および増幅回路に供給される電力を制御する。
【００２６】
図４は、第２実施形態におけるＡＤ変換器の構成を示す。ＡＤ変換器１０において、第１スイッチ１２、第２スイッチ１４、ＡＤ変換回路１６、ＤＡ変換回路１８、サンプルホールド回路２０、減算回路２２および増幅回路２４は、図１に示す第１実施形態の同名称、同符号の構成とそれぞれほぼ同様の構成である。但し、サンプルホールド回路２０および増幅回路２４に供給される電力は、電力制御回路３４により制御される。具体的には、電力制御回路３４は第１段階の増幅時に流れる電流の値を最も高くし、第２、３段階に進むにつれてその電流値を徐々に下げていく。これらの制御のために、電力制御回路３４は、サンプルホールド回路２０へ第１電流切替信号Ｖｂｐ１および第２電流切替信号Ｖｂｎ１を送り、増幅回路２４へ第３電流切替信号Ｖｂｐ２および第４電流切替信号Ｖｂｎ２を送る。
【００２７】
図５は、電力制御回路３４およびサンプルホールド回路２０の詳細な構成を示す。サンプルホールド回路２０は差動増幅回路であり、主に第１トランジスタＴｒ１０、第２トランジスタＴｒ１１、第３トランジスタＴｒ１２、第４トランジスタＴｒ１３および第５トランジスタＴｒ１４を含む。第１トランジスタＴｒ１０および第２トランジスタＴｒ１１はｐチャネルＭＯＳトランジスタであり、第３トランジスタＴｒ１２、第４トランジスタＴｒ１３および第５トランジスタＴｒ１４はｎチャネルＭＯＳトランジスタである。
【００２８】
第１トランジスタＴｒ１０と第３トランジスタＴｒ１２は直列に接続される。第１トランジスタＴｒ１０は、ソースが電流源に接続され、ドレインが第３トランジスタＴｒ１２のドレインに接続される。第３トランジスタＴｒ１２のソースは、第５トランジスタＴｒ１４のドレインに接続される。第２トランジスタＴｒ１１と第４トランジスタＴｒ１３もまた直列接続される。第２トランジスタＴｒ１１は、ソースが電流源に接続され、ドレインが第４トランジスタＴｒ１３のドレインに接続される。第４トランジスタＴｒ１３のソースは、第５トランジスタＴｒ１４のドレインに接続される。第５トランジスタＴｒ１４のソースは接地される。
【００２９】
第１トランジスタＴｒ１０および第２トランジスタＴｒ１１は、それぞれのゲートに第１電流切替信号Ｖｂｐ１が入力され、それぞれのドレインがサンプルホールド回路２０の出力端子Ｖｏｕｔｐ、Ｖｏｕｔｍとなる。第３トランジスタＴｒ１２および第４トランジスタＴｒ１３のそれぞれのゲートはサンプルホールド回路２０の入力端子Ｖｉｎｐ、Ｖｉｎｍとなる。第５トランジスタＴｒ１４のゲートには第２電流切替信号Ｖｂｎ１が入力される。ここで、第１段階においては、第１電流切替信号Ｖｂｐ１の値を小さくして第２電流切替信号Ｖｂｎ１の値を大きくする。これにより、入力端子Ｖｉｎｐと出力端子Ｖｏｕｔｐの間、および入力端子Ｖｉｎｍと出力端子Ｖｏｕｔｍの間を流れる電流の値が大きくなる。第２、３段階においては、第１電流切替信号Ｖｂｐ１の値を大きくして第２電流切替信号Ｖｂｎ１の値を小さくする。これにより、入力端子Ｖｉｎｐと出力端子Ｖｏｕｔｐの間、および入力端子Ｖｉｎｍと出力端子Ｖｏｕｔｍの間を流れる電流の値が小さくなる。
【００３０】
なお、増幅回路２４もサンプルホールド回路２０と同様の内部構成を含み、増幅回路２４に入力される第３電流切替信号Ｖｂｐ２および第４電流切替信号Ｖｂｎ２は、それぞれサンプルホールド回路２０に入力される第１電流切替信号Ｖｂｐ１および第２電流切替信号Ｖｂｎ１と同様に働く。
【００３１】
図６は、ＡＤ変換器１０の動作過程を示すタイムチャートである。以下、図の上から順に説明する。６つの信号波形は、クロック信号ＣＬＫ、スイッチ信号ＳＷ、第１電流切替信号Ｖｂｐ１、第２電流切替信号Ｖｂｎ１、第３電流切替信号Ｖｂｐ２および第４電流切替信号Ｖｂｎ２を示す。クロック信号ＣＬＫおよびスイッチ信号ＳＷの周波数、周期、波形は、すべて第１実施形態のクロック信号ＣＬＫおよびスイッチ信号ＳＷと同様である。  
【００３２】
第１電流切替信号Ｖｂｐ１、第２電流切替信号Ｖｂｎ１、第３電流切替信号Ｖｂｐ２および第４電流切替信号Ｖｂｎ２のそれぞれの周期は、スイッチ信号ＳＷと同様にクロック信号ＣＬＫの３周期分の長さを有する。第１電流切替信号Ｖｂｐ１は、クロック信号ＣＬＫの立ち上がりとともに最も低い値になった後、クロック信号ＣＬＫの次の立ち上がりで中間の値に上がり、クロック信号ＣＬＫのさらに次の立ち上がりで最も高い値になる。一方、第２電流切替信号Ｖｂｎ１のパルス波形は第１電流切替信号Ｖｂｐ１のパルス波形を反転した形となっており、クロック信号ＣＬＫの立ち上がりとともに最も高い値になった後、クロック信号ＣＬＫの次の立ち上がりで中間の値に下がり、クロック信号ＣＬＫのさらに次の立ち上がりで最も低い値になる。第３電流切替信号Ｖｂｐ２は第１電流切替信号Ｖｂｐ１と同じパルス波形であり、第１電流切替信号Ｖｂｐ１よりもクロック信号ＣＬＫの半周期分だけ位相が遅れている。第４電流切替信号Ｖｂｎ２は第２電流切替信号Ｖｂｎ１と同じパルス波形であり、第２電流切替信号Ｖｂｎ１よりもクロック信号ＣＬＫの半周期分だけ位相が遅れている。
【００３３】
第１スイッチ１２、第２スイッチ１４、サンプルホールド回路２０、増幅回路２４、ＡＤ変換回路１６およびＤＡ変換回路１８は、それぞれ図３に示される第１実施形態の同じ名称、同じ符号の構成と同様のタイミングで動作する。ここで、第１電流切替信号Ｖｂｐ１の値が最も低い期間、すなわち第２電流切替信号Ｖｂｎ１の値が最も高い期間に、サンプルホールド回路２０の電流値は最も高い値ａ１となる。第１電流切替信号Ｖｂｐ１および第２電流切替信号Ｖｂｎ１の値がそれぞれ中間値である期間に、サンプルホールド回路２０の電流値は中間値ａ２となる。第１電流切替信号Ｖｂｐ１の値が最も高い期間、すなわち第２電流切替信号Ｖｂｎ１の値が最も低い期間に、サンプルホールド回路２０の電流値は最も低い値ａ３となる。増幅回路２４もこれらと同様であり、第３電流切替信号Ｖｂｐ２の値が最も低い期間、すなわち第４電流切替信号Ｖｂｎ２の値が最も高い期間に、増幅回路２４の電流値は最も高い値ｂ１となる。第３電流切替信号Ｖｂｐ２および第４電流切替信号Ｖｂｎ２の値がそれぞれ中間値である期間に、増幅回路２４の電流値も中間値ｂ２となる。第３電流切替信号Ｖｂｐ２の値が最も高い期間、すなわち第４電流切替信号Ｖｂｎ２の値が最も低い期間に、増幅回路２４の電流値は最も低い値ｂ３となる。
【００３４】
以上のように、本実施形態のＡＤ変換器１０は、循環処理過程において初期段階である第１段階にサンプルホールド回路２０および増幅回路２４に流れる電流の値を高くすることにより、第１段階での供給電力を高くする。これにより、処理時間はそのままで必要な処理能力を確保することができる。第２段階以降は、循環の経過に応じてサンプルホールド回路２０および増幅回路２４に流れる電流の値を徐々に低くして省電力化を図ることができる。
【００３５】
（第３実施形態）
本実施形態のＡＤ変換器は、第１、２実施形態におけるＡＤ変換器とほぼ同様の構成を有する。但し、第１実施形態の増幅制御回路２６や第２実施形態の電力制御回路３４に代わってクロック制御回路が設けられている点で異なる。このクロック制御回路は、各回路に入力されるクロック信号のパルス幅を制御する。
【００３６】
図７は、第３実施形態におけるＡＤ変換器の構成を示す。ＡＤ変換器１０において、第１スイッチ１２、第２スイッチ１４、ＡＤ変換回路１６、ＤＡ変換回路１８、サンプルホールド回路２０、減算回路２２および増幅回路２４は、図１に示す第１実施形態の同名称、同符号の構成とそれぞれほぼ同様の構成である。但し、ＡＤ変換回路１６、ＤＡ変換回路１８、サンプルホールド回路２０および増幅回路２４に入力されるクロック信号ＣＬＫのパルス幅はクロック制御回路３６により制御される。このクロック信号ＣＬＫのパルス幅はＡＤ変換器１０における循環処理の経過に応じて制御される。具体的には、クロック制御回路３６は、第１段階ではクロック信号ＣＬＫがハイとなる期間のパルス幅を最も長くし、第２、３段階に進むにつれてそのパルス幅を徐々に短くする。
【００３７】
図８は、ＡＤ変換器１０の動作過程を示すタイムチャートである。以下、図の上から順に説明する。２つの信号波形は、クロック信号ＣＬＫおよびスイッチ信号ＳＷを示す。クロック信号ＣＬＫは、その周期が一定のまま、ハイの期間とローの期間が変化する。第１段階ではハイの期間ｔ１がローの期間ｔ１’より長く、第２段階ではハイの期間ｔ２とローの期間ｔ２’が同じであり、第３段階ではハイの期間ｔ３がローの期間ｔ３’より短い。スイッチ信号ＳＷは、その周期がクロック信号ＣＬＫの周期の３倍であり、最初の立ち上がりから立ち下がりまでの期間がクロック信号ＣＬＫの１周期分である。
【００３８】
第１スイッチ１２は、スイッチ信号ＳＷがハイのときにオンされ、スイッチ信号ＳＷがローのときにオフされる。第２スイッチ１４は、スイッチ信号ＳＷがローのときにオンされ、スイッチ信号ＳＷがハイのときにオフされる。サンプルホールド回路２０は、入力されたアナログ信号をクロック信号ＣＬＫがローのときに増幅し、クロック信号ＣＬＫがハイのときにオートゼロ動作をする。増幅回路２４は、入力されたアナログ信号をクロック信号ＣＬＫがハイのときに増幅し、クロック信号ＣＬＫがローのときにオートゼロ動作をする。ＡＤ変換回路１６は、クロック信号ＣＬＫがローのときにＡＤ変換を処理し、クロック信号ＣＬＫがハイのときにオートゼロ動作をする。ＤＡ変換回路１８は、クロック信号ＣＬＫがハイのときにＤＡ変換を処理し、クロック信号ＣＬＫがローのときは不定状態となる。
【００３９】
以上のように、循環処理の経過に応じてクロック信号ＣＬＫのパルス幅が制御され、特に初期段階である第１段階ではクロック信号ＣＬＫがハイとなる期間のパルス幅が長くされる。これにより、ＡＤ変換回路１６によるＡＤ変換の処理期間が長くなるので、上位ビットの変換精度を下位ビットよりも高くすることができる。第２段階以降は、ＡＤ変換の処理期間を徐々に短くして省電力化を図ることができる。
【００４０】
（第４実施形態）
本実施形態のＡＤ変換器は、第１〜３実施形態におけるＡＤ変換器とほぼ同様の構成を有する。但し、第１実施形態の増幅制御回路２６、第２実施形態の電力制御回路３４および第３実施形態のクロック制御回路３６に代わって容量制御回路が設けられている点で異なる。この容量制御回路は、サンプルホールド回路および増幅回路に含まれる容量値を制御する。
【００４１】
図９は、第４実施形態におけるＡＤ変換器の構成を示す。ＡＤ変換器１０において、第１スイッチ１２、第２スイッチ１４、ＡＤ変換回路１６、ＤＡ変換回路１８および減算回路２２は、図１に示す第１実施形態の同名称、同符号の構成とそれぞれほぼ同様の構成である。一方、サンプルホールド回路２０および増幅回路２４に含まれる容量値は、容量制御回路３８から出力される第１容量切替信号ＣＣ１、第２容量切替信号ＣＣ２、第３容量切替信号ＣＣ３および第４容量切替信号ＣＣ４により制御される。容量制御回路３８は、サンプルホールド回路２０および増幅回路２４の容量値を、それぞれ第１段階で最も大きくし、第２、３段階に進むにつれて容量値を徐々に小さくする。
【００４２】
図１０は、容量制御回路３８およびサンプルホールド回路２０の詳細な構成を示す。サンプルホールド回路２０は、第１容量４０、第２容量４２および第１オペアンプ４４を主に含む。第１容量４０は第１オペアンプ４４の入力側に位置し、第２容量４２は第１オペアンプ４４の入出力間に位置する。サンプルホールド回路２０の増幅率を２倍とするために、第１容量４０はスイッチを介して並列接続された容量値の等しい６つのコンデンサで構成され、第２容量４２はスイッチを介して並列接続された容量値の等しい３つのコンデンサで構成される。これら９つのコンデンサの容量値をそれぞれ１Ｃとすると、第１段階における第１容量４０の容量値は６Ｃ、第２容量４２の容量値は３Ｃである。サンプルホールド回路２０の増幅率は６Ｃ／３Ｃ＝２倍であり、その増幅率をそのまま維持しつつ容量値を下げる場合、第１容量４０の容量値と第２容量４２の容量値の比を維持しながら下げればよい。例えば第２段階では第１容量４０の容量値を４Ｃ、第２容量４２の容量値を２Ｃとし、第３段階では第１容量４０の容量値を２Ｃ、第２容量４２の容量値を１Ｃとするように、第１容量切替信号ＣＣ１および第２容量切替信号ＣＣ２に基づいて容量値を徐々に下げていく。
【００４３】
図１１は、容量制御回路３８および増幅回路２４の詳細な構成を示す。増幅回路２４は、第３容量４６、第４容量４８および第２オペアンプ５０を主に含む。第３容量４６は第２オペアンプ５０の入力側に位置し、第４容量４８は第２オペアンプ５０の入出力間に位置する。増幅回路２４の増幅率を４倍とするために、第３容量４６はスイッチを介して並列接続された容量値の等しい６つのコンデンサで構成され、第４容量４８はスイッチを介して並列接続された容量値の等しい３つのコンデンサで構成される。これら９つのコンデンサの容量値をそれぞれ１Ｃとすると、第１段階における第３容量４６の容量値は１２Ｃ、第４容量４８の容量値は３Ｃである。増幅回路２４の増幅率は１２Ｃ／３Ｃ＝４倍であり、その増幅率をそのまま維持しつつ容量値を下げる場合、第３容量４６の容量値と第４容量４８の容量値の比を維持しながら下げればよい。例えば第２段階では第３容量４６の容量値を８Ｃ、第４容量４８の容量値を２Ｃとし、第３段階では第３容量４６の容量値を４Ｃ、第４容量４８の容量値を１Ｃとするように、第１容量切替信号ＣＣ１および第２容量切替信号ＣＣ２に基づいて容量値を徐々に下げていく。
【００４４】
図１２は、ＡＤ変換器１０の動作過程を示すタイムチャートである。以下、図の上から順に説明する。６つの信号波形は、クロック信号ＣＬＫ、スイッチ信号ＳＷ、第１容量切替信号ＣＣ１、第２容量切替信号ＣＣ２、第３容量切替信号ＣＣ３および第４容量切替信号ＣＣ４を示す。クロック信号ＣＬＫおよびスイッチ信号ＳＷの周波数、周期、波形は、すべて第１実施形態のクロック信号ＣＬＫおよびスイッチ信号ＳＷと同様である。第１〜４容量切替信号ＣＣ１〜ＣＣ４の各周期は、スイッチ信号ＳＷの周期と同じであり、クロック信号ＣＬＫの３周期分である。第１容量切替信号ＣＣ１は、立ち上がりがクロック信号ＣＬＫの立ち上がりと同期し、ハイの期間がクロック信号ＣＬＫの２周期分である。第２容量切替信号ＣＣ２は、立ち上がりが第１容量切替信号ＣＣ１の立ち上がりと同期し、ハイの期間がクロック信号ＣＬＫの１周期分である。第３容量切替信号ＣＣ３は、第１容量切替信号ＣＣ１の立ち上がりからクロック信号ＣＬＫの半周期分遅れて立ち上がり、ハイの期間がクロック信号ＣＬＫの２周期分である。第４容量切替信号ＣＣ４は、立ち上がりが第３容量切替信号ＣＣ３の立ち上がりと同期し、ハイの期間がクロック信号ＣＬＫの１周期分である。
【００４５】
第１スイッチ１２、第２スイッチ１４、サンプルホールド回路２０、増幅回路２４、ＡＤ変換回路１６およびＤＡ変換回路１８は、それぞれ図３に示される第１実施形態の同じ名称、同じ符号の構成と同様のタイミングで動作する。サンプルホールド回路２０の容量値は、第１容量切替信号ＣＣ１および第２容量切替信号ＣＣ２の双方ともハイである期間に６Ｃ＋３Ｃ＝９Ｃとなり、第１容量切替信号ＣＣ１がハイで第２容量切替信号ＣＣ２がローである期間に４Ｃ＋２Ｃ＝６Ｃとなり、第１容量切替信号ＣＣ１および第２容量切替信号ＣＣ２の双方ともローである期間に２Ｃ＋１Ｃ＝３Ｃとなる。増幅回路２４の容量値は、第３容量切替信号ＣＣ３および第４容量切替信号ＣＣ４の双方ともハイである期間に１２Ｃ＋３Ｃ＝１５Ｃとなり、第３容量切替信号ＣＣ３がハイで第４容量切替信号ＣＣ４がローである期間に８Ｃ＋２Ｃ＝１０Ｃとなり、第３容量切替信号ＣＣ３および第４容量切替信号ＣＣ４の双方ともローである期間に４Ｃ＋１Ｃ＝５Ｃとなる。
【００４６】
以上のように、本実施形態のＡＤ変換器１０は、循環処理の経過にしたがってサンプルホールド回路２０および増幅回路２４の容量値を徐々に減らしている。比較的高い変換精度が要求される初期段階である第１段階においてサンプルホールド回路２０および増幅回路２４の容量値を大きくとり、熱雑音等の影響を小さくして変換精度を高める。第１段階ほど変換精度が要求されない第２、３段階では、サンプルホールド回路２０および増幅回路２４の容量値を徐々に減らして省電力化を図る。
【００４７】
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、その各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、変形例を挙げる。
【００４８】
各実施形態において減算回路とその出力を増幅する増幅回路を別々に設けたが、変形例においてはこれらを減算増幅回路として一体的に構成してもよい。
【００４９】
各実施形態に記載したＡＤ変換回路の変換ビット数とその配分、増幅回路の増幅率、クロック周波数、変換速度、電流値、パルス幅、容量値等のパラメータは一例に過ぎず、変形例においてはこれらのパラメータに他の数値を採用してもよい。
【００５０】
第２実施形態においては、電流値を変化させることにより供給電力を変化させる構成を説明した。変形例においては、電圧値を変化させることにより供給電力を変化させてもよい。
【図面の簡単な説明】
【００５１】
【図１】第１実施形態におけるＡＤ変換器の構成を示す図である。
【図２】増幅制御回路および増幅回路の詳細な構成を示す図である。
【図３】ＡＤ変換器の動作過程を示すタイムチャートである。
【図４】第２実施形態におけるＡＤ変換器の構成を示す図である。
【図５】電力制御回路およびサンプルホールド回路の詳細な構成を示す図である。
【図６】ＡＤ変換器の動作過程を示すタイムチャートである。
【図７】第３実施形態におけるＡＤ変換器の構成を示す図である。
【図８】ＡＤ変換器の動作過程を示すタイムチャートである。
【図９】第４実施形態におけるＡＤ変換器の構成を示す図である。
【図１０】容量制御回路およびサンプルホールド回路の詳細な構成を示す図である。
【図１１】容量制御回路および増幅回路の詳細な構成を示す図である。
【図１２】ＡＤ変換器の動作過程を示すタイムチャートである。
【図１３】従来のサイクリックＡＤ変換器の構成を示す図である。
【符号の説明】
【００５２】
１０  ＡＤ変換器、  １６  ＡＤ変換回路、  １８  ＤＡ変換回路、  ２０  サンプルホールド回路、  ２２  減算回路、  ２４  増幅回路、  ２６  増幅制御回路、  ３０  第１容量、  ３２  第２容量、  ３４  電力制御回路、  ３６  クロック制御回路、  ３８  容量制御回路、  ４０  第１容量、  ４２  第２容量、  ４６  第３容量、  ４８  第４容量。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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