(57)【要約】      （修正有）【課題】  メモリセル選択のための回路素子数を削減した低コストの磁気メモリとその製造方法を提供すること。【解決手段】  メモリセルのマトリクスを含み、メモリセルから書き込み線が分離された構成を有する、メモリデバイス。書き込み線は、データをメモリセルに書き込むように構成され、逆電流防止デバイスに電気的に接続される構成を有する。【選択図】図１２
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【特許請求の範囲】
【請求項１】
メモリセル（１０）のマトリクス（４２）と、
前記メモリセル（１０）から電気的に分離され、データを前記メモリセル（１０）に書き込むように構成された書き込み線（５０）構成とを含み、
前記書き込み線（５０）のそれぞれが、逆電流防止デバイス（１４０）に電気的に接続される構成を有する、メモリデバイス。
【請求項２】
前記逆電流防止デバイス（１４０）がダイオードを含む、請求項１に記載のメモリデバイス。
【請求項３】
前記ダイオードがショットキーバリアダイオードである、請求項１に記載のメモリデバイス。
【請求項４】
前記メモリセル（１０）のマトリクス（４２）が、前記メモリデバイスの異なる層を占めるメモリセル（１０）の複数のマトリクスのうちの１つであり、前記メモリデバイスの各層が、その層の前記メモリセル（１０）から電気的に分離された書き込み線（５０）の構成を有し、前記書き込み線（５０）のそれぞれが、逆電流防止デバイス（１４０）に電気的に接続される構成を有する、請求項１に記載のメモリデバイス。
【請求項５】
前記書き込み線（５０）のそれぞれが、ブリッジスイッチ（８４）およびラダースイッチ（９０）によってアドレス指定可能である、請求項４に記載のメモリデバイス。
【請求項６】
書き込み線（５０）に電気的に接続された前記逆電流防止デバイス（１４０）が、その書き込み線をアドレス指定するように構成された前記ブリッジスイッチと前記ラダースイッチとの間に電気的に配置される、請求項５に記載のメモリデバイス。
【請求項７】
前記メモリデバイスの各層について、その層のメモリセル（１０）に電気的に接続された読み出し線の構成と、その層のメモリセル（１０）に電気的に接続された読み出し／書き込み線の構成とをさらに含む、請求項４に記載のメモリデバイス。
【請求項８】
メモリデバイスの第１の層を占めるメモリセル（１０）の第１のマトリクスと、
前記メモリセル（１０）の第１のマトリクスから電気的に分離され、データを前記メモリセル（１０）の第１のマトリクスに書き込むように構成される、第１の書き込み線構成であって、前記第１の書き込み線構成の書き込み線のそれぞれが、逆電流を制限するように構成された薄膜ダイオード（１４０）に電気的に接続される、第１の書き込み線構成と、
前記メモリデバイスの第２の層を占めるメモリセル（１０）の少なくとも第２のマトリクスと、
前記メモリセル（１０）の第２のマトリクスから電気的に分離され、データを前記メモリセル（１０）の第２のマトリクスに書き込むように構成される、第２の書き込み線構成であって、前記第２の書き込み線構成の書き込み線のそれぞれが、逆電流を制限するように構成された薄膜ダイオード（１４０）に電気的に接続される、第２の書き込み線構成と、
からなるメモリデバイス。
【請求項９】
半導体面積を低減したメモリデバイスを製造する方法であって、
メモリセル（１０）の少なくとも第１の層を設けるステップと、
メモリセル（１０）の各層に関する書き込み線の構成（Ａ２）を定め、各書き込み線を前記メモリセル（１０）から電気的に分離するステップと、
逆電流を制限するように構成された薄膜ダイオード（１４０）を各書き込み線に電気的に組み込むステップと
からなる方法。
【請求項１０】
メモリセル（１０）のマトリクス、データを前記メモリセル（１０）に書き込むように構成された書き込み線構成（Ａ２）、および複数の書き込みトランジスタを有する書き込みアドレス指定システム（７６）からなるメモリデバイスであって、
前記書き込みトランジスタが全体として、選択された書き込み線を通って電流が流れることを条件付で可能にすることによって、各書き込み線に対する書き込み選択性を与えるように構成され、
前記書き込みアドレス指定システムが、複数のダイオード論理ゲートを含む論理サブシステムを含み、
前記論理サブシステムが、前記書き込みトランジスタを選択的に作動させ、選択された書き込み線を通って電流が流れることを可能にするように構成される、メモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は磁気メモリに関し、詳しくは逆電流防止デバイスを備え、回路素子数を削減した低コストの磁気メモリとその製造方法に関する。
【背景技術】
【０００２】
磁気抵抗ランダムアクセスメモリは、電荷の代わりに、磁気的な状態を用いてデータビットを記憶する。一般に揮発性である従来の半導体ランダムアクセスメモリとは異なり、ＭＲＡＭは不揮発性である。不揮発性とは、連続的な電源供給を受けなくても、記憶された情報を保持することを意味する。さらに、ＭＲＡＭは、高速な読み出しおよび書き込みの速度を有し、望ましい密度特性を有する。従って、ＭＲＡＭは様々な用途に応用が期待される有望なメモリ技術である。
【０００３】
ＭＲＡＭは通常、回路素子（トランジスタやダイオードなど）を画定するための土台となる半導体製ウェーハの一部を含む。他の集積回路の場合と同様に、ＭＲＡＭの価格も、半導体の単位面積当たりに画定される回路素子の数に反比例する。半導体上に画定される各回路素子の利用率を最大限に向上させる設計により、コストをさらに削減できる場合もある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、磁気メモリとその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
本発明は、メモリセルのマトリクスと、該メモリセルから電気的に分離された書き込み線の構成とを有するメモリデバイスを提供する。書き込み線はデータをメモリセルに書き込むように構成され、各書き込み線が逆電流防止デバイスに電気的に接続される構成を有する。
【発明を実施するための最良の形態】
【０００６】
図１は、絶縁層１６によって分離された基準層１２および記憶層１４を有するメモリセル１０を示す概略図である。基準層１２は通常、その磁気モーメント１８が容易に回転しないことを特徴とする。一方、記憶層１４は通常、その磁気モーメント２０が、基準層の磁気モーメントと同じ向きと、基準層の磁気モーメントとは反対の向きとの間で、選択的に切り替えられることを特徴とする。メモリセルは、基準層の磁気モーメントの向きが記憶層の磁気モーメントの向きと一致するときに平行状態にあると言われ、基準層の磁気モーメントの向きが記憶層の磁気モーメントの向きと反対であるときに反平行状態にあると言われる。
【０００７】
絶縁層１６は基準層を記憶層から分離する。しかしながら、絶縁層１６の厚さは、電子がその絶縁層を通過できるくらいに十分に薄くすることもでき、それにより、メモリセルの中を通る電荷経路が形成される。メモリセル全体の抵抗値はメモリセルの状態によって決まり、平行状態のメモリセルは一般に、その抵抗値が反平行状態のメモリセルよりも小さい。抵抗値の相対レベルには二値論理値を割り当てることができる。たとえば、反平行状態に対応する高い方の抵抗値に論理値「０」を割り当て、平行状態に対応する低い方の抵抗値に論理値「１」を割り当てる場合がある。あるいは、その逆も可能である。
【０００８】
メモリセルに関する論理値は実質的に、メモリセルの記憶層の磁気モーメントの向きによって定義される。メモリセルは、記憶層の磁気モーメントの向きが制御可能な磁界に応じて選択的に切り替わるように構成される。具体的には、メモリセルは、列導体２２と行導体２４の中を同時に流れる２つの電流による総合的な磁気的作用に応じて、記憶層の磁気モーメントが切り替わるように構成される。列導体２２および行導体２４はメモリセルの両側にそれぞれ配置され、互いに概ね垂直に交差する。そのような構成では、電流が列導体と行導体のうちのいずれか一方を通って流れる場合、または電流が導体に全く流れない場合、一般に記憶層の磁気モーメントは切り替わらない。後で詳しく説明するように、通常ならば列導体２２によって実行される書き込み機能を実施するために列導体書き込み線２６を設け、および／または、通常ならば行導体２４によって実行される書き込み機能を実施するために行導体書き込み線３０を設ける場合がある。
【０００９】
列導体と行導体が別々に制御され、所望の大きさまたは所望範囲の大きさの電流が選択的に流される。さらに、構成によっては、電流の方向が制御される場合もある。たとえば、行導体、列導体、または行導体と列導体の両方に流れる電流が、順方向または逆方向に導かれる。実施形態によっては、列導体を通る軸のような一方の軸に沿って流れる電流は順方向にだけ流し、列導体を通る軸のようなもう一方の軸に沿って流れる電流は順方向または逆方向のいずれか一方に選択的に流すものもある。その場合、一方の方向が論理値「０」への切り替えに使用され、他方の方向が論理値「１」への切り替えに使用される。電流を選択的に流してメモリセルの状態を切り替える構成の場合、列導体２２および行導体２４は書き込み線と呼ばれることがある。
【００１０】
メモリセル１０の状態は、テスト電流またはテスト電圧を用いてそのメモリセルに選択的に問合せをすることよって、判定することができる。一般に、メモリセルの抵抗値はメモリセルの状態（平行または反平行など）に応じて決まる。従って、メモリセルの抵抗値を測定することにより、特定の状態に割り当てられた論理値を判定することができる。メモリセルの状態を判定する処理は一般に、メモリセルの読み出しと呼ばれる。メモリセルを読み出す際には、セルの両端に既知の電位差を作ると、セルの抵抗値の測定が容易になる。列導体２２および行導体２４は通常、メモリセルに電気的に接続され、そのような電位差を作り出すように構成される。メモリセルに接続されたそれらの導体を用いると、電荷が一方の導体からメモリセルを通って他方の導体まで通り抜けるため、メモリセルの抵抗値を測定することができる。一方、列導体２６および行導体３０は通常、メモリセルから電気的に分離されているので、電荷が一方の導体からメモリセルを通って他方の導体まで通り抜けることはできない。列導体２２および行導体２４は、メモリセルを読み出すように構成される場合、読み出し線と呼ばれることがある。一実施形態において、列導体２２および／または行導体２４は、メモリセルに対するデータの読み出しと書き込みの両方を行うように構成される場合がある。そのような実施形態の場合、それらの導体は読み出し／書き込み線と呼ばれることがある。
【００１１】
メモリセルから電気的に分離された列導体書き込み線２６は、メモリセルに対するデータの書き込みに使用される。列導体２２および行導体２４に関して説明したように、列導体書き込み線２６に電流を選択的に流し、メモリセル１０の磁界に影響を与えると、メモリセルに対するデータの書き込みが容易になる。絶縁層２８は、列導体書き込み線２６を列導体２２およびメモリセル１０から絶縁するのに使用される。絶縁された書き込み線２６を設ける場合、列導体２２は、読み出し動作のみを実施するように構成することができる。行導体２４は、読み出し動作と書き込み動作の両方に使用される場合もあるし、行書き込み線３０を設ける場合、読み出し動作だけにしか使用されない場合もある。行書き込み線３０を行導体２４およびメモリセル１０から電気的に分離するために、絶縁層３２を設ける場合がある。読み出し機能と書き込み機能を別々の導体に分離することにより、メモリデバイスを形成するのに使用される半導体面積を削減することができる。
【００１２】
上記のように、メモリセルに対する書き込みおよび読み出しは、多数の様々な構成で行なうことができる。２導体構成の場合、列導体２２および行導体２４がそれぞれ、読み出し／書き込み線として構成され、各線がメモリセルに対するデータの読み出しと書き込みの両方を行なう機能を持つ。３導体構成の場合、書き込み線が１本追加され、１本の書き込み線、１本の読み出し線、および１本の読み出し／書き込み線からなる構成となる。４導体構成の場合、データ書き込み用の２本の書き込み線が存在し、データ読み出し用の２本の読み出し線が存在する。他の構成を実施することもできる。上記の説明は限定意図のない単なる例として記載したものである。読み出し機能と書き込み機能を２本の導体に分割することにより、読み出し線の制御に使用されるトランジスタ等のようなスイッチのサイズを小さくすることができ、それらのスイッチを形成するのに使用される半導体面積を削減することができる。
【００１３】
メモリセル１０は通常不揮発性である。不揮発性とは、メモリセルに書き込まれた論理値を保持ために、連続的な電源供給が不要であることを意味する。記憶層の磁気モーメントは、新たなデータがメモリセルに書き込まれるまで安定した状態を維持するように構成される。書き込みは通常、メモリセルに関連する書き込み線に対して適当な大きさおよび方向の電流を同時に流すことによって行なわれる。メモリセル１０は通常、書き込まれた論理値を連続的な電源供給を受けることなく記憶することができるので、メモリセルに記憶された情報ビットを保持するために、メモリセルが電気コンセントや電池などのような電源から電源供給を常に受け続ける必要はない。したがって、メモリデバイスは、電源供給を受けなくても、論理値をそのままの状態に保持することができる。それにもかかわらず、論理値は選択的に変更することができる。論理値を上書きしたい場合、関連する書き込み線に電流を流すことにより、メモリセルの記憶層の磁気モーメントの切り替えることができる。このようにして、論理値１を論理値０に、または論理値０を論理値１に変更することができる。
【００１４】
上記のように、１つのメモリセルが１ビットの情報を記憶するように構成され、複数のメモリセルは全体として、対応する複数ビットの情報を記憶することができる。図２および図３は、複数ビットの情報を記憶するように構成されたメモリデバイス４０を示す概略図である。図２および図３に概略的に示すように、メモリデバイス４０はメモリセルのマトリクス４２を有する。マトリクス４２は、メモリセル１０のような１以上のメモリセルを含む。図示したマトリクス４２には９個のメモリセルしか描いていないが、メモリセルのマトリクス４２は通常、もっと多くのメモリセルを有する。本明細書におけるメモリセルの説明および図は大抵、９個のメモリセル、３つの列導体、および３つの行導体を有するマトリクスを使用する。しかしながら、このマトリクスは簡略化した例であって、限定の意図で構成されたものと解釈してはならない。図２に概略を示すように、メモリデバイス４０は、符号４４で示すような１以上のメモリセルマトリクスをさらに含んでもよい。各マトリクスは、実質的に幾つのメモリセルを含むものであってもよい。そのようなメモリセルには、半導体メモリセルが含まれる。
【００１５】
読み出しおよび書き込みの際のメモリセルのアドレス指定を容易にするために、各マトリクスは、長方形アレイとして構成される場合がある。必須ではないが、長方形のアレイは、２ｎ列×２ｍ行で構成することができる。ただし、ｎおよびｍは、負以外の整数の集合｛０、１、２、３、４、．．．｝の要素である。たとえば、マトリクスは１、２、４、８、１６等の数の行および／または列を有することができる。マトリクス内のメモリセルの総数は一般に、その中の行数と列数の積に等しい。上記のように、各メモリセルは１ビットの情報を記憶することができる。従って、マトリクスの記憶容量（サイズ）は、そのマトリクスのメモリセルの数に対応する。同様に、メモリデバイスのサイズも、その中のマトリクスの数および各マトリクスのサイズに対応する。
【００１６】
メモリデバイス４０は、メモリセルに対する論理値の書き込み、および／またはメモリセルからの論理値を読み出しの際に、内部のメモリセルを個別にアドレス指定するように構成される。したがって、メモリデバイス４０は実質的に、任意のデバイスのためのランダムアクセスメモリとして構成される。図２および図３に概略を示すように、マトリクス４２は、複数の行導体読み出し／書き込み線４６Ａ、４６Ｂ、４６Ｃ、列導体読み出し線４８Ａ、４８Ｂ、４８Ｃ、および列導体書き込み線５０Ａ、５０Ｂ、５０Ｃを有する場合がある。図示のように、各メモリセルは、行導体読み出し／書き込み線が列導体書き込み線に対して平行に延びる列導体読み出し線と交差する交差点に１つづつ配置される。したがって、書き込みの場合、各メモリセルは、読み出し／書き込み線と列書き込み線の様々な対によってアドレス指定することができる。たとえば、書き込みの場合、メモリセル１０は、行導体読み出し／書き込み線４６Ｂと列導体書き込み線５０Ｂによってアドレス指定される場合がある。図２および図３は３導体構成を示しているが、４導体構成または他の構成を使用してもよい。また、読み出しについても同様に、各メモリセルは読み出し線、および／または読み出し／書き込み線の対によってアドレス指定することができる。
【００１７】
図４および図５に概略を示すように、メモリセルのマトリクスと、対応する読み出し線、書き込み線、および／または読み出し／書き込み線は、層６０および層６２のような層として形成することができる。図示のように、各層は、メモリセルのマトリクスと、対応する読み出し線および書き込み線とを含む。図示の実施形態は３導体構成として描かれていて、各層が、列読み出し線、列書き込み線、および行読み出し／書き込み線を含む。しかしながら、層は４導体構成で構成してもよい。また、１つのメモリデバイス中に３導体層構成、４導体層構成、および／または他の構成を混在させることもでき、１つのメモリデバイスが３以上の層を含んでもよい。隣り合った層間には、絶縁層６４が配置される場合がある。
【００１８】
次に図３に戻り、書き込みを行なうためには、列書き込み線５０Ｂと行読み出し／書き込み線４６Ｂを通して電流を同時に流すことにより、メモリセル１０の論理値を変更する。列書き込み線５０Ｂと行読み出し／書き込み線４６Ｂは、メモリセル１０に「対応する」と言われる対を形成する。同様に、他のメモリセルもそれぞれ、交差する書き込み線の様々な対に「対応する」と言われる場合がある。マトリクス４２の各メモリセルの論理値は、対応する一対の交差する書き込み線に電流を流すことにより変更することができる。所望の値０または１を書き込むためには、関連する導体に電流を適当な方向で流す。以下で説明するように、書き込みアドレス指定システムは、電流を制御するように構成され、所望の論理値がメモリに書き込まれるようにする。個々のメモリセルにデータを書き込むためには通常、対応する一対の書き込み線に対して選択的に電流を流すとともに、他の書き込み線に電流が流れることを防止し、他のメモリセルに対する不要な書き込みが発生しないようにする必要がある。以下では例示のために、３導体構成の列導体書き込み線を参照して、書き込み線に流れる電流を制御するための様々な構成について説明する。しかしながら、以下で説明する構成は、行導体書き込み線、および／または他の書き込み線の場合にも適し、４導体構成または他の構成の場合にも同じく適している。
【００１９】
図６は、上記のように行導体書き込み線または行導体読み出し／書き込み線（同じく図示せず）と協動し、データをメモリセル（図示せず）に書き込むように構成された、複数の列導体書き込み線７０を示す図である。簡略化のために３本の書き込み線しか図示していないが、もっと多くの書き込み線を設けることもでき、書き込み線の数を増やせば、それに応じてメモリセルの列数も増加するものと考えて欲しい。書き込み線７０は、書き込みアドレス指定システム７２に接続される。書き込みアドレス指定システム７２は、様々な書き込み線に流れる電流を選択的に制御するように構成される。書き込みアドレス指定システム７２は、電流を制御するためのスイッチ７４のような１以上のスイッチを有する場合がある。一実施形態においてスイッチ７４は、半導体基板に形成された書き込みトランジスタのような、書き込みトランジスタを含む場合がある。他のスイッチを用いてもよい。また、以下で説明するように、書き込みアドレス指定システムは、内蔵スイッチを制御するための論理サブシステム７６をさらに有する場合がある。
【００２０】
図７は、複数のメモリセルを書き込みアドレス指定するための構成の一例（Ａ１）を示す概略図である。図示の構成は、書き込みトランジスタ７８を両端に有する列導体書き込み線７０を含む。書き込みトランジスタ７８は、書き込み線７０を流れる電流を選択的に制御することができる。各書き込み線について２個のトランジスタを使用する図７に示すような構成は、２ｎ構成と呼ばれることがある。２ｎ構成を用いるとデータをメモリセルに効率的に書き込むことが可能になるが、列導体書き込み線それぞれについて２個のトランジスタが使用される。したがって、ｎ本の列導体書き込み線がある場合、２ｎ個の書き込みトランジスタが存在する。これは、図８に全体を示すようなメモリデバイスの、全ての層について当てはまる。各層の列数が同じであるものと仮定した場合、ｍ個の層を有する２ｎ構成は、２ｎｍ個の書き込みトランジスタを有することになる。図８は、メモリデバイスの２つの層を占める複数のメモリセルを書き込みアドレス指定するための、多層２ｎ構成の概略を示す図である（メモリセル、列読み出し線、および行導体は描いていない）。上層を実線で示し、下層を破線で示している。メモリデバイスの各書き込みトランジスタは一般に、メモリデバイスの形成に使用される半導体材料の面積を占有する。
【００２１】
図９は、もっと少数のトランジスタを用いた他の構成を示す図である。トランジスタが半導体材料を占める面積が小さいので、コストを削減できる可能性がある。図示の構成に描かれている部分は、３本の列導体書き込み線をそれぞれ含む上層および下層を含む（上層には８０Ａ、８０Ｂおよび８０Ｃが含まれ、下層には８２Ａ、８２Ｂおよび８２Ｃが含まれる）。各層について書き込み線がその一端において同じ層の他の書き込み線と電気的に接続され、各層の書き込み線は、スイッチ（上層の場合スイッチ８４、下層の場合スイッチ８６）として機能するように構成されたトランジスタを共有することができる。この種の共有は「水平共有」と呼ばれることがあり、このようにして共有されたスイッチは「ブリッジスイッチ」と呼ばれることがある。
【００２２】
書き込み線の他端側、すなわちブリッジスイッチの反対側では、一方の層における書き込み線が他方の層における対応する書き込み線と電気的に接続され、必須ではないが、それらの書き込み線が互いに概ね上下に配置される。たとえば、図示の実施形態の場合、書き込み線８０Ａと８２Ａが互いに接続され、書き込み線８０Ｂと８２Ｂが互いに接続され、書き込み線８０Ｃと８２Ｃが互いに接続される。したがって、異なる層を占める書き込み線が１つのスイッチを共有することができる。たとえば、書き込み線８０Ａと８２Ａはスイッチ８８を共有し、書き込み線８０Ｂと８２Ｂはスイッチ９０を共有し、書き込み線８０Ｃと８２Ｃはスイッチ９２を共有する。この種の共有は「垂直共有」と呼ばれることがあり、そのようなスイッチを共有する導体は、実際には同一の垂直平面内に存在していなくても、「同一の垂直平面内にある」と言われることがある。導体間で共有される同一の垂直平面内にあるスイッチは、ラダースイッチと呼ばれることがある。図９の構成Ａ２は、水平共有と垂直共有を利用しているので、混合共有構成と呼ばれることがある。
【００２３】
ｍ個の層を有し、各層内にｎ個の列を有する混合共有構成は一般に、スイッチとして全部でｎ＋ｍ個の書き込みトランジスタを使用する。ｎおよびｍの全ての正の整数値について、ｎ＋ｍが２ｎｍ以下であること、および、ｎまたはｍが増加するのにしたがってｎ＋ｍが２ｎｍよりも大幅に小さくなってゆくことが、容易に分かるであろう。例えば、２つの層を有し、各層が１０２４列を有するメモリデバイスは、２ｎの多層構成で構成した場合、４０９６個の書き込みトランジスタを使用すことになるが、上記のような混合共有構成で構成すれば、１０２６個の書き込みトランジスタで済むことになる。１つのメモリデバイスが３つの層を有する場合、２ｎ構成だと６１４４個の書き込みトランジスタを使用することになるが、混合共有構成だと１０２７個の書き込みトランジスタで済むことになる。このように、混合共有構成は、書き込みトランジスタの総数を削減し、メモリデバイスを形成するのに必要とされる半導体面積を低減することができる。
【００２４】
混合共有構成を用いると、様々な書き込み線に流れる電流を制御することができる。たとえば、書き込み線８０Ａに電流を流すためには、書き込みトランジスタ８４および８８を切り替えて（作動させる）、電流が流れるようにする。図面では、書き込み線８０Ａを流れる電流が太線９４で示されている。各書き込み導体は、その書き込み線に電流を流すのに使用される一対の書き込みトランジスタに一意に接続される。以下の表は、図示の書き込み線のそれぞれに電流を流すために使用されるトランジスタの組み合わせを示す表である。
【００２５】
【表１】
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【００２６】
トランジスタ８４および８８を作動させると、トランジスタ８４からトランジスタ８８までの電流経路が、書き込み線８０Ａだけではなくなる。図面に矢印付きの線９６で示したように、両方の層の書き込み線を通る他の電流経路が現れる。実際には、図９には具体的に記していない幾つかの他の電流経路も存在する。
【００２７】
図１０は、図９に示した構成に類似した混合共有構成を示す図である。この構成は、各書き込み線に関連する書き込みトランジスタ間に、９８Ａ〜９８Ｃおよび１００Ａ〜１００Ｃのような逆電流防止デバイスを含む。図１０に示すように、逆電流防止デバイスはダイオードの形をとることができる。しかしながら、逆電流防止デバイスには、電流の流れる方向を制御する他のデバイスを使用してもよい。逆電流防止デバイスがあると、逆電流防止デバイスが、通常ならば書き込みアドレス指定構成システムの選択性を低下させるであろう不要な電荷経路を遮断する。たとえば、逆電流防止デバイス９８Ｂは、図１０の破線９６’に示すように、図９の電荷経路９６を遮断する。選択された書き込み線に対応する書き込みトランジスタが作動されたとき、それらの逆電流防止デバイスは全体として、望ましくない電荷経路をすべて遮断し、その選択された書き込み線を所望の方向に流れる所望の経路だけを残す。したがって、各書き込み線について逆電流防止デバイスを有する混合共有構成は一般に、２ｎ構成に比べて遥かに少ない数のトランジスタを使用しても、２ｎ構成の場合と同じ選択性を有することができる。
【００２８】
逆電流防止デバイスは、各書き込み線に対する選択性を得るために必要となる書き込みトランジスタの数を少なくするように構成された単層構成で実施することができる。たとえば、図１１は、２ｎ構成よりも少ない数の書き込みトランジスタを用いた単層書き込みアドレス指定構成（Ａ３）の一部を示す概略図である。図示のように、構成Ａ３は２√ｎ個の書き込みトランジスタを使用する。構成Ａ３は複数の書き込み線１１０を有し、各書き込み線１１０が電流制限デバイス１１２に電気的に接続される。図に示されるように、書き込み線はトランジスタ１１４、１１６、１１８、１２０、１２２、１２４を共有し、各書き込み線が固有のトランジスタ対によって制御される。以下の表は、図示の書き込み線のそれぞれに電流を流すために使用されるトランジスタの組み合わせを示す表である。
【００２９】
【表２】
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【００３０】
構成Ａ２およびＡ３は、各書き込み線に対する書き込み選択性を得るのに必要となる書き込みトランジスタの数を少なくする書き込み線の構成例を示す。他の構成、単層、または多層も可能である。また、構成Ａ２および構成Ａ３はそれぞれ、ｎ＋ｍおよび２√ｎ個よりも多くの書き込みトランジスタ、または少ない書き込みトランジスタを使用するように変更することもできる。
【００３１】
図１０および図１１に示すような逆電流防止デバイスは、ショットキーバリアダイオード（金属−半導体障壁ダイオード）を含む場合がある。たとえば、ショットキーバリアダイオードは、書き込み導体線と、書き込みトランジスタを形成するのに使用されるＣＭＯＳ半導体基板との間の接合部に形成される。さらに、または代替として、導体線の隣接するセグメント間に、ショットキーバリアダイオードおよび／または他の薄膜ダイオードを電気的に挿入してもよい。そのような構成によると、所望の書き込み選択性を得るために半導体基板に形成されるデバイスが小さく、および／または少数で済むため、逆電流防止デバイスを形成するのに必要となる半導体面積を低減することができる。したがって、逆電流防止デバイスを有する混合共有構成は、同じように構成された多層２ｎ構成よりも小さい半導体面積で形成することができ、一般的には遥かに小さな半導体面積で形成することができる。他の逆電流防止デバイスを用いることもでき、そのようなデバイスも通常同じように、特定のメモリデバイスを形成するために必要とされる半導体面積の大きさを低減する。たとえば、ＰＩＮ（Ｐ型、絶縁体、Ｎ型）やＰＮ（Ｐ型、Ｎ型）ダイオードを使用することができる。薄膜デバイスとして実施されるダイオード、トランジスタおよび／または他のデバイスが、半導体面積を小さくするのに特に有用であろう。
【００３２】
３導体構成の場合、一般に、メモリセルから電気的に分離された書き込み線における逆電流防止デバイスとして使用するのに、ダイオードが適している。ダイオードがあれば、電流は書き込み線を通って実質的に一方向にしか流れない。したがって、交差する読み出し／書き込み線を流れる電流を特定の方向へ選択的に誘導することにより、論理値０から論理値１へ変更することができ、それとは逆の方向に向けることにより、論理値１から論理値０へ変更することができる。
【００３３】
４導体構成の場合、ダイオードは、メモリセルから電気的に分離された列書き込み線または行書き込み線のいずれか一方に使用される。ダイオードを有する書き込み線と交差する他の書き込み線は、電流をいずれか一方の方向において選択的に遮断する作用を有する逆電流防止デバイスを備える。したがって、電流はいずれか一方の方向へ選択的に誘導され、他の電流経路は遮断される。そのような構成には、薄膜トランジスタを用いることができる。
【００３４】
図１２は、半導体基板１３２上に形成されるようなメモリデバイス１３０の一部を示す概略図である。メモリデバイス１３０の図示した部分は２つの層を有し、各層が複数のメモリセル１３４を含む。各メモリセルは、行読み出し／書き込み線１３６と列書き込み線１３８との交点に配置される。列書き込み線１３８は、メモリセルから電気的に分離される。列書き込み線１３８はそれぞれ、逆電流防止デバイス１４０に電気的に接続される。逆電流防止デバイスは薄膜ダイオードの形を有し、メモリセルと半導体基板１３２との間に配置され、および／または、それらの薄膜ダイオードが導体の隣接するセグメント間に電気的に挿入され、逆電流を抑制するように構成される。そのようなダイオードとしては、上で述べたような、ショットキーバリアダイオードまたは他のダイオードを用いることができる。同じ層の書き込み線は、相互接続１４２および１４２’などによって互いに電気的に接続され、ブリッジトランジスタ１４４および１４４’のような共通トランジスタを共有することができる。
【００３５】
図１３は、メモリデバイス１３０の別の部分を示す図であり、列書き込み線１３８の逆電流防止デバイス１４０（図示せず）とは反対側の端部を示している。図１３に示すように、異なる層の書き込み線が、相互接続１５０、１５２および１５４などによって互いに電気的に接続され、ラダートランジスタ１５６、１５８および１６０のような共通のトランジスタを共有する。上記のように、同じ書き込み線が、その一端で同じ層の他の書き込み線と電気的に接続され、他端で他の層の書き込み線と電気的に接続される。したがって、各書き込み線は、その一端でブリッジスイッチに接続され、他端でラダースイッチに接続される。それらのスイッチ間、たとえば書き込み線導体と半導体基板との間の接合部や、書き込み線の隣接するセグメント間などには、逆流防止デバイスが配置される。
【００３６】
書き込みアドレス指定システムで使用されるようなスイッチは、図６および図１０に示す論理サブシステム７６のような論理サブシステムによって制御することができる。たとえば、ブリッジスイッチおよび／またはラダースイッチ、ならびに他のスイッチは、１以上のトランジスタを含み、論理サブシステムによって制御されるものであってもよい。論理サブシステム７６は、スイッチの種々の組み合わせを選択的に作動させ、特定の書き込み線、または書き込み線の対（読み出し／書き込み線）のような、所望の電荷経路に所望の電流を流すことができるように構成される。論理サブシステム７６は、書き込みトランジスタを作動させるための様々な論理トランジスタ構成を有する。論理サブシステム７６は、さらに、または代替として、書き込みトランジスタを作動させるように構成された様々なダイオード論理ゲートを含む場合がある。
【００３７】
図１４は、ダイオード論理サブシステムで書き込みトランジスタの制御に使用されるダイオード論理ＯＲゲートの例を示す図である。図１５は、ダイオード論理サブシステムで書き込みトランジスタの制御に使用されるダイオード論理ＡＮＤゲートの例を示す図である。図１４および図１５に示すダイオード１６２、１６４、１６６および１６８のようなダイオード論理サブシステムのダイオードは、図１２のダイオード１４０と同様に薄膜ダイオードとして形成することができ、メイン半導体基板に隣接した位置にも、メイン半導体基板から離れた位置にも形成することができるので、特定のデバイスを形成するために必要となる半導体面積を最小限に抑えることができる。逆電流防止デバイスとして実施されるダイオードに関して上で述べたように、デバイスを形成するのに必要とされる半導体面積を削減すると、一般に、そのデバイスを形成するコストも削減される。ダイオード論理ＯＲゲートおよび／またはダイオード論理ＡＮＤゲートは、論理トランジスタのような他のデバイスと協動して、書き込みトランジスタを制御することができる。
【００３８】
本明細書の説明は上記のように幾つかの実施形態を参照しているが、当業者であれば、それらの実施形態に多数の変形を施すことも可能であることは、明らかであろう。発明の詳細な説明は、そこに記載した要素の新規の自明でないあらゆる組み合わせを含むものとして解釈しなければならない。本願または後の出願において、特許請求の範囲には、それらの要素の新規の自明でない組み合わせのいずれを記載する場合もある。上記の実施形態は例であり、本願または後の出願において特許請求の範囲に記載する可能性がある全ての組み合わせにとって、必須とされる特徴または要素が１つだけであるとは限らない。特許請求の範囲において、要素の数量が規定されていない場合、「第１の」と記載されている場合、またはそれと同様の記載がなされている場合、その発明は、２以上の要素を含む場合も除外することなく、そのような要素を１以上含むものとして解釈しなければならない。
【図面の簡単な説明】
【００３９】
【図１】メモリセルと、そのメモリセルに対してデータの書き込みおよび読み出しを行うための導体を示す概略図である。
【図２】メモリセルのマトリクスを含むメモリデバイスを示す概略図である。
【図３】メモリセルのマトリクスを示す概略図である。
【図４】多層構成における２つのメモリセルと関連導体を示す概略図である。
【図５】多層メモリデバイスの一部を示す概略図である。
【図６】メモリセルに対するデータの書き込みに使用される列導体書き込み線および関連するアドレス指定システムを示すブロック図である。
【図７】書き込み線１本当たり２個の書き込みトランジスタを有する列導体書き込み線を示す概略図である。
【図８】書き込み線１本当たり２個の書き込みトランジスタを有する多層書き込み構成を示す概略図である。
【図９】書き込み線１本当たり２個未満のトランジスタを有する多層列導体書き込み線構成を示す概略図である。
【図１０】図９の構成において各書き込み線に逆電流防止デバイスを電気的に接続した構成を示す概略図である。
【図１１】書き込み線１本当たり２個未満のトランジスタを有し、各書き込み線に逆電流防止デバイスが電気的に接続される、単層書き込み線構成を示す概略図である。
【図１２】逆電流防止デバイスに電気的に接続された書き込み線を有する多層メモリデバイスの一部を示す概略図である。
【図１３】図１２のメモリデバイスの一部を示す概略図であり、層間に電気的に接続され、ラダースイッチを共有する書き込み線を示している。
【図１４】ダイオード論理サブシステムで使用されるダイオード論理ＯＲゲートを示す概略図である。
【図１５】ダイオード論理サブシステムで使用されるダイオード論理ＡＮＤゲートを示す概略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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