(57)【要約】  【課題】  外部電源電圧の立ち上がり特性や電圧レベルに依らず、安定したパワーオン検出が可能な半導体集積回路装置を提供する。  【解決手段】  半導体集積回路装置は、パワーオン検出回路を有し、前記パワーオン検出回路は、外部電源電圧がそれらの間に供給される第１及び第２の電源端子と、前記第１及び第２の電源端子間に直列接続された第１の抵抗と第１のダイオードを有し、前記第１の抵抗と第１のダイオードの接続ノードを第１の電圧検出ノードとする第１のダイオード回路と、前記第１及び第２の電源端子間に直列接続された第２の抵抗、第３の抵抗及び前記第１のダイオードより電流容量の大きい第２のダイオードを有し、前記第２の抵抗と第３の抵抗の接続ノードを第２の電圧検出ノードとする第２のダイオード回路と、前記第２のダイオード回路の第２の電圧検出ノードの電圧が前記第１のダイオード回路の第１の電圧検出ノードのそれより高くなったこと検知してパワーオン信号を出力する第１のコンパレータとを有する。  【選択図】  図５
2005109659.tif 000002
【特許請求の範囲】
【請求項１】
パワーオン検出回路を有する半導体集積回路装置において、
前記パワーオン検出回路は、
外部電源電圧がそれらの間に供給される第１及び第２の電源端子と、
前記第１及び第２の電源端子間に直列接続された第１の抵抗と第１のダイオードを有し、前記第１の抵抗と第１のダイオードの接続ノードを第１の電圧検出ノードとする第１のダイオード回路と、
前記第１及び第２の電源端子間に直列接続された第２の抵抗、第３の抵抗及び前記第１のダイオードより電流容量の大きい第２のダイオードを有し、前記第２の抵抗と第３の抵抗の接続ノードを第２の電圧検出ノードとする第２のダイオード回路と、
前記第２のダイオード回路の第２の電圧検出ノードの電圧が前記第１のダイオード回路の第１の電圧検出ノードのそれより高くなったこと検知してパワーオン信号を出力する第１のコンパレータとを有する
ことを特徴とする半導体集積回路装置。
【請求項２】
前記パワーオン検出回路は更に、
前記第１の電圧検出ノードと前記第２の電源端子の間に介在させた第１のキャパシタと、
前記第２の電圧検出ノードと前記第２の電源端子の間に介在させた第２のキャパシタとを有する
ことを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記第１の抵抗と第２の抵抗は実質同じ抵抗値を有し、
前記第２のダイオードは、前記第１のダイオードと実質同じ大きさの複数個並列接続されたダイオードにより構成され、
前記第２のキャパシタは、前記第１のキャパシタより大きい容量を持つ
ことを特徴とする請求項２記載の半導体集積回路装置。
【請求項４】
前記パワーオン検出回路は更に、前記第１の電源端子と前記第１及び第２の抵抗との間に挿入された電圧リミッタを有する
ことを特徴とする請求項１記載の半導体集積回路装置。
【請求項５】
電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイの読み出し及び書き込みを行う読み出し／書き込み回路と、
前記パワーオン検出回路が出力するパワーオン信号を受けて、前記メモリセルアレイ内に設定されたブートデータ記憶領域の自動的読み出しを行うために前記読み出し／書き込み回路を起動する読み出し起動回路とを有する
ことを特徴とする請求項１記載の半導体集積回路装置。
【請求項６】
前記メモリセルアレイは、制御ゲートがそれぞれ異なるワード線に接続された複数の直列接続されたメモリセルを有するＮＡＮＤセルユニットを配列して構成され、各ＮＡＮＤセルユニットの一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続されている
ことを特徴とする請求項５記載の半導体集積回路装置。
【請求項７】
前記読み出し起動回路は、
前記第１及び第２の電源端子間に直列接続された、少なくとも一方が可変の第３及び第４の抵抗を有する抵抗分圧回路と、
前記パワーオン検出回路が出力するパワーオン信号により起動されて、前記第１及び第２の電源端子間に与えられる外部電源電圧に基づいてそれより低い参照電圧を発生する参照電圧発生回路と、
前記抵抗分圧回路が出力する分圧電圧が前記参照電圧発生回路が出力する参照電圧を越えたことを検出して読み出しイネーブル信号を出力する第２のコンパレータとを有する
ことを特徴とする請求項５記載の半導体集積回路装置。
【請求項８】
前記パワーオン検出回路が出力するパワーオン信号により起動されて、前記第１及び第２の電源端子間に与えられる外部電源電圧に基づいて内部電源電圧を出力する内部電源回路を更に備えた
ことを特徴とする請求項１又は５記載の半導体集積回路装置。
【請求項９】
前記内部電源回路は、
前記第１及び第２の電源端子間に与えられる外部電源電圧に基づいて内部電源電圧を内部電源端子に出力するための内部電圧生成回路と、
前記第１の電源端子と前記内部電源端子の間に介在し、前記パワーオン信号によりオフにされるスイッチ素子と、
前記内部電源端子と前記第２の電源端子の間に介在し、前記外部電源電圧の供給開始から一定時間、前記内部電源端子の電荷を放電させる放電経路とを有する
ことを特徴とする請求項８記載の半導体集積回路装置。
【請求項１０】
電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイの読み出し及び書き込みを行う読み出し／書き込み回路と、
前記メモリセルアレイの読み出し、書き込み及び消去の制御を行うステートマシンと、
外部電源の投入を検出してパワーオン信号を出力するパワーオン検出回路を備えて、内部回路の初期化動作を行うパワーオンリセット回路とを有し、
前記パワーオン検出回路は、
外部電源電圧がそれらの間に供給される第１及び第２の電源端子と、
前記第１及び第２の電源端子間に直列接続された第１の抵抗と第１のダイオードを有し、前記第１の抵抗と第１のダイオードの接続ノードを第１の電圧検出ノードとする第１のダイオード回路と、
前記第１及び第２の電源端子間に直列接続された第２の抵抗、第３の抵抗及び前記第１のダイオードより電流容量の大きい第２のダイオードを有し、前記第２の抵抗と第３の抵抗の接続ノードを第２の電圧検出ノードとする第２のダイオード回路と、
前記第２のダイオード回路の第２の電圧検出ノードの電圧が前記第１のダイオード回路の第１の電圧検出ノードのそれより高くなったこと検知してパワーオン信号を出力する第１のコンパレータとを有する
ことを特徴とする半導体集積回路装置。
【請求項１１】
前記パワーオン検出回路は更に、
前記第１の電圧検出ノードと前記第２の電源端子の間に介在させた第１のキャパシタと、
前記第２の電圧検出ノードと前記第２の電源端子の間に介在させた第２のキャパシタとを有する
ことを特徴とする請求項１０記載の半導体集積回路装置。
【請求項１２】
前記第１の抵抗と第２の抵抗は実質同じ抵抗値を有し、
前記第２のダイオードは、前記第１のダイオードと実質同じ大きさの複数個並列接続されたダイオードにより構成され、
前記第２のキャパシタは、前記第１のキャパシタより大きい容量を持つ
ことを特徴とする請求項１１記載の半導体集積回路装置。
【請求項１３】
前記パワーオン検出回路は更に、前記第１の電源端子と前記第１及び第２の抵抗との間に挿入された電圧リミッタを有する
ことを特徴とする請求項１０記載の半導体集積回路装置。
【請求項１４】
前記パワーオンリセット回路は、
前記パワーオン信号により起動されて、前記第１及び第２の電源端子間に与えられる外部電源電圧に基づいて内部電源電圧を出力する内部電源回路と、
前記パワーオン信号を受けて、前記メモリセルアレイ内に設定されたブートデータ記憶領域の自動的読み出しを行うために前記読み出し／書き込み回路を起動する読み出し起動回路とを有する
ことを特徴とする請求項１０記載の半導体集積回路装置。
【請求項１５】
前記内部電源回路は、
前記第１及び第２の電源端子間に与えられる外部電源電圧に基づいて内部電源電圧を内部電源端子に出力するための内部電圧生成回路と、
前記第１の電源端子と前記内部電源端子の間に介在し、前記パワーオン信号によりオフにされるスイッチ素子と、
前記内部電源端子と前記第２の電源端子の間に介在し、前記外部電源電圧の供給開始から一定時間、前記内部電源端子の電荷を放電させる放電経路とを有する
ことを特徴とする請求項１４記載の半導体集積回路装置。
【請求項１６】
前記読み出し起動回路は、
前記第１及び第２の電源端子間に直列接続された、少なくとも一方が可変の第３及び第４の抵抗を有する抵抗分圧回路と、
前記パワーオン信号により起動されて、前記第１及び第２の電源端子間に与えられる外部電源電圧に基づいてそれより低い参照電圧を発生する参照電圧発生回路と、
前記抵抗分圧回路が出力する分圧電圧が前記参照電圧発生回路が出力する参照電圧を越えたことを検出して読み出しイネーブル信号を出力する第２のコンパレータとを有する
ことを特徴とする請求項１４記載の半導体集積回路装置。
【請求項１７】
前記メモリセルアレイは、制御ゲートがそれぞれ異なるワード線に接続された複数個直列接続されたメモリセルを有するＮＡＮＤセルユニットを配列して構成され、各ＮＡＮＤセルユニットの一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続されている
ことを特徴とする請求項１０記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、パワーオン検出回路を有する半導体集積回路装置に関する。
【背景技術】
【０００２】
電気的書き換え可能な不揮発性半導体メモリ（ＥＥＰＲＯＭ）として、例えばＮＡＮＤ型フラッシュメモリが知られている。通常フラッシュメモリは、電源投入を検出して内部回路を自動的に初期設定するためのパワーオンリセット回路を備える。メモリセルアレイ内に初期設定データを記憶する領域を設定する技術は既に提案されている。また、メモリセルアレイ内にメモリシステムのスタートアップ（即ちブート）用データを記憶するブート用データ記憶領域を設け、電源投入を検出して自動的にブート用データを読み出す動作を行うフラッシュメモリも提案されている（例えば、特許文献１参照）。
【０００３】
従来のフラッシュメモリに用いられているパワーオン検出回路は、外部電源電圧を抵抗分割して得られる電圧レベルが所定値を越えたことを検出して、パワーオン信号を出力するように構成されている。このパワーオン信号を受けて、内部電源電圧を出力する内部電源回路が起動され、また前述した初期設定動作やブート用データ読み出し動作等が行われる。
【０００４】
【特許文献１】特開２００３−１６２４５３公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
フラッシュメモリに内蔵するパワーオン検出回路には、立ち上がり特性や電圧レベルが種々異なる外部電源電圧に対応できることが要求される。しかし従来一般に用いられているパワーオン検出回路では、外部電源電圧の立ち上がり特性やレベルに応じてパワーオン信号の出力タイミングが変化する。例えば、急峻な立ち上がりの外部電源電圧に対しては、電源投入から早いタイミングでパワーオン信号が出力される。そうすると、パワーオン信号により起動される内部電源回路が安定な内部電源電圧を出力することができなくなる。内部電源電圧が安定しなければ、パワーオンリセット動作にも悪影響が生じる。例えば、ブート用データ読み出し動作が、内部電源電圧が安定化する前に開始されると、誤動作の原因となる。
この発明は、外部電源電圧の立ち上がり特性やレベルに依らず、安定したパワーオン検出が可能なパワーオン検出回路を有する半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明の一態様による半導体集積回路装置は、パワーオン検出回路を有し、前記パワーオン検出回路は、外部電源電圧がそれらの間に供給される第１及び第２の電源端子と、前記第１及び第２の電源端子間に直列接続された第１の抵抗と第１のダイオードを有し、前記第１の抵抗と第１のダイオードの接続ノードを第１の電圧検出ノードとする第１のダイオード回路と、前記第１及び第２の電源端子間に直列接続された第２の抵抗、第３の抵抗及び前記第１のダイオードより電流容量の大きい第２のダイオードを有し、前記第２の抵抗と第３の抵抗の接続ノードを第２の電圧検出ノードとする第２のダイオード回路と、前記第２のダイオード回路の第２の電圧検出ノードの電圧が前記第１のダイオード回路の第１の電圧検出ノードのそれより高くなったこと検知してパワーオン信号を出力する第１のコンパレータとを有する。
【発明の効果】
【０００７】
この発明による半導体集積回路装置では、外部電源電圧の立ち上がり特性や電圧レベルに依らず、安定したパワーオン検出が可能になる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、一実施の形態によるＮＡＮＤ型フラッシュメモリの機能ブロック構成を示している。メモリセルアレイ１は、後述するように電気的書き換え可能な不揮発性メモリセルを配列して構成される。読み出し／書き込み回路２は、メモリセルアレイ１のデータ読み出し及び書き込みを行うもので、カラム制御回路２１、ロウ制御回路２２、ウェル制御回路２３及びソース線制御回路２４を有する。
【０００９】
カラム制御回路２１は、セルデータをセンスし、書き込みデータを保持するセンスアンプ回路（ページバッファ）と、ビット線選択を行うカラムゲートとを含む。ロウ制御回路２２は、ワード線選択を行うロウデコーダと、選択及び非選択のワード線に必要な駆動電圧を与えるワード線ドライバを有する。ウェル制御回路２３は、メモリセルアレイ１が形成された半導体基板のｐ型ウェルに所定の電圧を印加する駆動回路である。ソース線制御回路２４は、メモリセルアレイの共通ソース線に所定の電圧を印加する駆動回路である。
図では省略したが、メモリセルアレイ１の読み出し、書き込み及び消去に用いられる種々の電圧を発生する高電圧発生回路が用意される。
【００１０】
図２は、メモリセルアレイ１が複数のブロックＢＬＫｉ（ｉ＝０，１，…，１０２３）により構成されることを示している。図３は、そのブロックＢＬＫｉの具体的な構成を示している。複数のフローティングゲート型メモリセルＭ０−Ｍ１５が直列接続されて、ＮＡＮＤセルユニットＮＵが構成される。ＮＡＮＤセルユニットの一端は、選択ゲートトランジスタＳＧ１を介してビット線ＢＬに接続され、他端は選択ゲートトランジスタＳＧ２を介してソース線ＳＬに接続される。各メモリセルＭ（Ｍ０−Ｍ１５）の制御ゲートは、異なるワード線ＷＬ（ＷＬ０−ＷＬ１５に接続される。選択ゲートトランジスタＳＧ１，ＳＧ２のゲートは、ワード線ＷＬと並行する選択ゲート線ＳＧＤ，ＳＧＳに接続される。
【００１１】
図３の例では、ワード線ＷＬ方向に並ぶＮＡＮＤセルユニットが交互に、偶数番のビット線ＢＬｅｊ（ｊ＝０，１，…，４２２５）と奇数番のビット線ＢＬｏｊに接続されている。データ読み出し及び書き込みは、偶数番の全ビット線ＢＬｅｊ或いは奇数番の全ビット線ＢＬｏｊと一つのワード線ＷＬにより選択されるメモリセルの範囲を１ページとして、ページ単位で行われる。従って図３の例では、１ワード線ＷＬに沿って配列されるメモリセルの集合が２ページとなる。また、ワード線ＷＬ方向に配列されたＮＡＮＤセルユニットＮＵの集合が、通常データ消去の単位となるブロックＢＬＫｉを構成する。
【００１２】
この実施の形態においては、図１及び図２に示すように、メモリセルアレイ１に、システムブート用データを記憶する領域として、一つのブロックがブートブロック“ＢＯＯＴＢＬＫ”として用意されている。このブートブロックＢＯＯＴＢＬＫのブートデータは、後に説明するように、電源投入を検出して自動的に読み出しが行われる。
【００１３】
データ入出力バッファ５は、外部Ｉ／Ｏ端子に接続されて、書き込みデータの受け取り、読み出しデータの出力の他、アドレスデータやコマンドデータの受け取りを行う。ステートマシン４は、外部制御信号に基づいて、メモリセルアレイ１のデータ読み出し、書き込み及び消去の制御を行うコントローラである。
【００１４】
コマンド・インタフェース６は、外部制御信号を受けて、データ入出力バッファ５に入力されたデータが書き込みデータかコマンドデータか、或いはアドレスデータかを判断し、コマンドデータであればステートマシン６に転送し、アドレスデータであれば、ステートマシン６を介してロウ制御回路２２及びカラム制御回路２１に転送し、書き込みデータであればカラム制御回路２１に転送する。
【００１５】
メモリセルアレイ１の読み出しデータは、カラム制御回路２１内のページバッファに一時保持され、読み出しイネーブル信号ＲＥｎを入力することによって、データ入力バッファ５を介して、外部Ｉ／Ｏ端子に出力される。書き込みデータは、データ入出力バッファ５を介してカラム制御回路２１に転送され、保持される。そしてステートマシン４のシーケンス制御により、ページ単位の書き込みが行われる。
【００１６】
パワーオンリセット回路３は、電源投入を検出して、内部電源電圧Ｖｄｄを出力し、自動的にメモリ内部回路の初期化動作を行い、またメモリセルアレイ１に設定されたブートブロックＢＯＯＴＢＬＫの自動的なブートデータ読み出しのための読み出しイネーブル信号ＲＤＥＮＢを出力する。このパワーオンリセット回路３の具体構成は、図４に示されている。
【００１７】
即ちパワーオンリセット回路３は、高レベル側の第１の電源端子（以下、Ｖｃｃ端子という）１０と、低レベル側の通常接地電位とされる第２の電源端子（以下、Ｖｓｓ端子という）１１とを有する。またこれらのＶｃｃ端子１０とＶｓｓ端子１１間に接続されて、パワーオン検出回路３０、読み出し起動回路４０及び内部電源回路５０が配置されている。
【００１８】
パワーオン検出回路３０は、外部電源電圧の立ち上がりを検出して、パーオン信号ＰＷＲＯＮを出力する。内部電源回路５０はパワーオン信号ＰＷＲＯＮにより制御されて、Ｖｃｃ端子１０とＶｓｓ端子１１間に供給される外部電源電圧を受けて内部電源電圧Ｖｄｄを出力する。読み出し起動回路４０は、パワーオン信号ＰＷＲＯＮを受けて、ブート用データの自動読み出しを可能とするための読み出しイネーブル信号ＲＤＥＮＢを出力する。
【００１９】
図５は、パワーオン検出回路３０の基本的な構成を示している。パワーオン検出回路３０は、Ｖｃｃ端子１０とＶｓｓ端子１１の間に構成された二つのダイオード回路３１，３２と、これらのダイオード回路３１，３２の電圧検出ノードＮ１，Ｎ２の電圧差を検知するためのコンパレータ３３とを有する。一方のダイオード回路３１は、抵抗Ｒ１とｐｎ接合ダイオードＤ１の直列接続回路である。ダイオードＤ１はカソードがＶｓｓ端子１１に接続され、アノードが抵抗Ｒ１を介してＶｃｃ端子１０に接続されている。ダイオードＤ１のアノードが第１の電圧検出ノードＮ１となる。他方のダイオード回路３２は、抵抗Ｒ２、Ｒ３及びｐｎ接合ダイオードＤ２の直列回路である。ダイオードＤ２は、カソードがＶｓｓ端子１１に接続され、アノードが抵抗Ｒ３及びＲ２を介して、Ｖｃｃ端子１０に接続されている。抵抗Ｒ２とＲ３の接続ノードが第２の電圧検出ノードＮ２となる。
【００２０】
このパワーオン検出回路３０において重要なことは、第１に、ダイオードＤ２の電流容量がダイオードＤ１のそれより大きいことである。具体的にダイオードＤ２は、ダイオードＤ１と同じ大きさの複数のダイオードを並列接続して構成される。或いはダイオードＤ２は、ダイオードＤ１のカソード面積の複数倍のカソード面積を持つ一つのダイオードであってもよい。そして第２に、ダイオード回路３２側では、ダイオードＤ２のアノードと検出ノードＮ２の間に抵抗Ｒ３が挿入され、実質的にダイオードＤ２のアノード抵抗がダイオードＤ１のそれより大きく設定されていることである。抵抗Ｒ１とＲ２は、それぞれダイオード回路３１，３２の負荷抵抗であって、実質同じ抵抗値に設定される。
【００２１】
以上のような二つのダイオード回路３１，３２では、電源電圧の立ち上がり時、電圧（Ｖ）−電流（Ｉ）曲線がある点で交差する。コンパレータ３３は、二つの入力ノードがそれぞれ検出ノードＮ１，Ｎ２に接続されており、検出ノードＮ２の電圧が検出ノードＮ１のそれを越えたときに、その出力が反転して、Ｈレベルのパワーオン信号ＰＷＲＯＮを出力することになる。
【００２２】
図１０Ａは、このパワーオン検出回路３０の二つのダイオード回路３１，３２のＶ−Ｉ曲線を示している。曲線Ａが、第１のダイオード回路３１のダイオードＤ１の順方向立ち上がり特性である。ダイオードＤ２は、ダイオードＤ１よりカソード面積が大きいから、もし抵抗Ｒ３がないものとすると、曲線Ａより電流立ち上がりが早い曲線Ｂ（破線で示す）となる。しかし実際には、抵抗Ｒ３が挿入されていることから、第２のダイオード回路３２の立ち上がり特性は、曲線Ｃのようになる。即ち曲線Ａ，Ｃは、電源立ち上がり後、ほぼ一定の電圧Ｖｒで交差する。この交差電圧Ｖｒをコンパレータ３３で検出することにより、パワーオン信号ＰＷＲＯＮが得られる。
図１０Ｂは、電源投入時のパワーオン検出回路３０の各部電圧波形を示している。
【００２３】
以上のようにこの実施の形態のパワーオン検出回路３０は、特性の異なる二つのダイオードの順方向立ち上がり特性を利用して、外部電源電圧の立ち上がり検出を行う。これは、電源電圧を抵抗分割した値によりパワーオン検出を行う従来方式と異なり、パワーオン検出の精度が高いものとなる。即ち、図１０Ａに示したように、Ｖｃｃ＝１．６５Ｖ〜３．６Ｖといった幅広い外部電源電圧に対して、ほぼ一定の電圧Ｖｒでパワーオン信号ＰＷＲＯＮを出力することが可能になる。このパワーオン検出回路３０は、外部電源電圧Ｖｃｃが内部電源電圧Ｖｄｄに等しい場合にも、或いはそれより高い場合にも有効である。
【００２４】
また、図５に示すパワーオン検出回路３０は、温度特性の点でも優れている。ダイオードＤ１，Ｄ２は、同様の温度依存性を示すから、図１０Ａに示した曲線Ａ，Ｃは温度変化に応じて同方向にシフトする。従って、パワーオン検出電圧Ｖｒが温度に依らずほぼ一定になる。
【００２５】
急峻な立ち上がり特性を有する外部電源電圧に対して、パワーオン検出回路３０があまり速やかに応答することは、内部電源回路５０にとって問題である。具体的に内部電源回路５０は、後述するように、電源投入初期は、外部電源電圧に追随する出力を出し、その後パワーオン信号ＰＷＲＯＮにより活性化されて内部電源電圧Ｖｄｄを出力する。電源投入の直後にパワーオン信号ＰＷＥＲＯＮが発生されると、内部電源電圧が外部電源電圧に追随できなくなり、安定した内部電源電圧Ｖｄｄが得られなくなる。また、パワーオン信号ＰＷＲＯＮにより制御されて読み出し起動回路４０が読み出しイネーブル信号ＲＤＥＮＢを出力した後にも、内部電源回路５０の出力が安定していないとすると、誤動作の原因となる。
【００２６】
以上の点を考慮した、より好ましいパワーオン検出回路３０の構成例を、図６に示す。これは、図５の構成を基本として更に、検出ノードＮ１，Ｎ２とＶｓｓ端子の間にそれぞれキャパシタＣ１，Ｃ２を挿入して構成されている。これにより、ダイオード回路３１，３２にそれぞれ、ＣＲ時定数回路（遅延回路）が付加され、検出ノードＮ１，Ｎ２の電圧立ち上がりに一定の遅延が与えられる。この結果、急峻な立ち上がり特性の外部電源電圧が与えられた場合にも、一定の遅延を持ってパワーオン信号ＰＷＥＲＯＮを出力することが可能になる。
【００２７】
具体的には、急峻な立ち上がりの外部電源電圧に対して、直後にパワーオン信号ＰＷＲＯＮを出力することなく、外部電源電圧が安定してからパワーオン信号ＰＷＲＯＮを出力することができる。これにより、内部電源回路５０の安定制御が可能になる。言い換えれば、種々の立ち上がり特性の外部電源電圧に対して、パワーオン信号ＰＷＲＯＮが出力されたときには、内部電源電圧Ｖｄｄが安定化されているという状態を実現することができる。
【００２８】
抵抗Ｒ１，Ｒ２，Ｒ３及びキャパシタＣ１，Ｃ２がそれぞれ、抵抗値、容量値をも表すものとすると、ダイオード回路３１のＣＲ時定数は、Ｃ１・Ｒ１であり、ダイオード回路３２のそれは、Ｃ２（Ｒ２＋Ｒ３）／Ｒ２・Ｒ３である。従って、両ダイオード回路３１，３２の時定数を等しくするためには、Ｃ１＜Ｃ２を満たすように、キャパシタＣ１，Ｃ２を選択すればよい。
【００２９】
図７に示すパワーオン検出回路３０は、更に、抵抗Ｒ１，Ｒ２とＶｃｃ端子１０の間に電圧リミッタ３４を介在させた例である。外部電源電圧Ｖｃｃが内部電源電圧Ｖｄｄより高い場合には、この様に電圧リミッタ３４を用いることにより、パワーオン信号ＰＷＲＯＮのレベルを内部電源電圧Ｖｄｄ或いはそれに近いレベルにすることができる。
【００３０】
図８は、パワーオンリセット回路３内の読み出し起動回路４０の構成を示している。読み出し起動回路４０は、Ｖｃｃ端子１０とＶｓｓ端子１１間に供給される外部電源電圧を分圧する抵抗分圧回路４３、参照電圧発生回路４１及びコンパレータ４２を有する。分圧回路４３は、可変抵抗Ｒ１１，Ｒ１２を端子１０，１１間に直列接続して構成され、これら抵抗Ｒ１１，Ｒ１２の接続ノードＮＤに分圧出力を出す。ここでは、抵抗Ｒ１１，Ｒ１２の両方を可変抵抗としているが、少なくとも一方が可変であればよい。
【００３１】
参照電圧発生回路４１は、パワーオン信号ＰＷＲＯＮにより起動されて、電源電圧に依らず一定の参照電圧ＶＲＥＦを生成する回路であり、公知のバンドギャップリファレンス（ＢＧＲ）回路を用いることができる。コンパレータ４２は、分圧回路４２の分圧出力ノードＮＤの電圧を参照電圧ＶＲＥＦと比較して、ノードＮＤの電圧が参照電圧ＶＲＥＦを越えると、読み出しイネーブル信号ＲＤＥＮＢを出力する。
【００３２】
この様な構成により、読み出し起動回路４０は、パワーオン信号ＰＷＲＯＮを受け且つ、外部電源電圧が所定レベルになったことを検知して、読み出しイネーブル信号ＲＤＥＮＢを出力することができる。分圧回路４３に可変抵抗Ｒ１１，Ｒ１２を用いることにより、ブートブロック読み出しを開始する外部電源電圧を選択することができる。言い換えれば、パワーオン信号ＰＷＲＯＮが出力されてから、読み出しイネーブル信号ＲＤＥＮＢが出力されるまでの遅延時間を最適設定することができる。これにより、内部電源電圧Ｖｄｄが安定化した後にブートデータの読み出し動作を行うことが可能になる。
【００３３】
内部読み出しイネーブル信号ＲＤＥＮＢはステートマシン４に入力され、メモリセルアレイ１に設定されたブートブロックＢＯＯＴＢＬＫのブートデータの自動的な読み出し動作が起動される。即ちブート用データは、外部制御信号の入力を要せず、電源投入後自動的に読み出されてカラム制御回路２１内のページバッファに保持される。チップ外部から読み出しイネーブル信号を入力すれば、そのブート用データをチップ外部に出力することができる。
【００３４】
図９は、内部電源回路５０の構成を示している。内部電源回路５０は、Ｖｃｃ端子１０とＶｓｓ端子１１との間に与えられる外部電源電圧から一定の内部電源電圧Ｖｄｄを生成する内部電圧生成回路５１を有する。内部電圧生成回路５１は、電圧レギュレータ或いは、降圧回路であり、パワーオン信号ＰＷＲＯＮにより起動される。
【００３５】
Ｖｃｃ端子１０と内部電源電圧Ｖｄｄを出力する内部電源端子５３との間には、パワーオン信号ＰＷＲＯＮにより制御されるスイッチ素子としてのＰＭＯＳトランジスタＰ１が設けられている。パワーオン信号ＰＷＲＯＮが立ち上がるまでは、ＰＭＯＳトランジスタＰ１はオンであり、Ｖｃｃ端子１０が内部電源端子５３に接続されている。即ち電源投入初期、パワーオン信号ＰＷＲＯＮが発生されるまでは、内部電圧生成回路５１は活性化されないので、外部電源電圧Ｖｃｃがそのまま内部電源電圧Ｖｄｄとして出力される。
【００３６】
また、内部電源端子５３とＶｓｓ端子１１の間には、スイッチ素子であるＰＭＯＳトランジスタＰ２と、抵抗を含む放電経路５２が直列接続されている。ＰＭＯＳトランジスタＰ２は例えば、読み出しイネーブル信号ＲＤＥＮＢにより制御され、読み出しイネーブル信号ＲＤＥＭＢが立ち上がるまではオンして、内部電源端子５３に放電経路５２が接続された状態となる。
【００３７】
図１１は、この様な内部電源回路５０の動作電圧波形を示している。前述のように外部電源投入後、パワーオン信号ＰＷＲＯＮが発生されるまでの間、内部電圧生成回路５１は非活性であるが、外部電源電圧Ｖｃｃに追随した内部電源電圧Ｖｄｄを出力する。これは、パワーオン信号ＰＷＲＯＮ発生後の内部電圧生成回路５１の出力、即ち内部電源電圧Ｖｄｄの立ち上がりの遅れを補償することになる。
【００３８】
一方、図１１では、外部電源電圧Ｖｃｃに比べて内部電源電圧Ｖｄｄが低い場合を示している。このときパワーオン信号ＰＷＲＯＮを受けて内部電圧生成回路５１は、一旦外部電源電圧Ｖｃｃまで上昇した内部電源端子５３の電圧を引き下げなければならない。もし、放電経路５２が設けられていないとすると、この内部電源端子５３の電圧引き下げに時間がかかる。従って、図１１に破線で示したように、読み出しイネーブル信号ＲＤＥＮＢが発生された後も、内部電源電圧Ｖｄｄが安定していないという事態が生じる危険がある。これは、読み出しイネーブル信号ＲＤＥＮＢに基づいたブートデータの読み出し動作その他の内部動作の誤動作の原因になる。
【００３９】
この実施の形態では、放電経路５２により内部電源端子５３の電荷を放電させることにより、図１１に実線で示したように、外部電源電圧Ｖｃｃまで上昇した内部電源電圧Ｖｄｄを速やかに降下させ、安定させることができる。具体的には、読み出しイネーブル信号ＲＤＥＮＢが発生されるまでに内部電源電圧Ｖｄｄが安定するように、内部電圧生成回路５１の能力との兼ね合いで放電経路５２を設計すればよい。内部電源電圧Ｖｄｄが安定化した後は、放電経路５２は無用となるので、切り離される。以上により、電源投入後、ブートブロック読み出し動作の開始までに、速やかに安定化した内部電源電圧Ｖｄｄを得ることができる。
【００４０】
次に、上記実施の形態による不揮発性半導体記憶装置（フラッシュメモリ）或いはメモリシステムを搭載した電子カードと、その電子カードを用いた電子装置の実施の形態を説明する。
図１２は、この実施の形態による電子カードと、この電子カードを用いた電子装置の構成を示す。ここでは電子装置は、携帯電子機器の一例としてのディジタルスチルカメラ１０１を示す。電子カードは、ディジタルスチルカメラ１０１の記録媒体として用いられるメモリカード６１である。メモリカード６１は、先の実施の形態で説明したフラッシュメモリ或いはメモリシステムが集積化され封止されたＩＣパッケージＰＫ１を有する。
【００４１】
ディジタルスチルカメラ１０１のケースには、カードスロット１０２と、このカードスロット１０２に接続された、図示しない回路基板が収納されている。メモリカード６１は、カードスロット１０２に取り外し可能に装着される。メモリカード６１は、カードスロット１０２に装着されると、回路基板上の電気回路に電気的に接続される。
【００４２】
電子カードが例えば、非接触型のＩＣカードである場合、カードスロット１０２に収納し、或いは近づけることによって、回路基板上の電気回路に無線信号により接続される。
【００４３】
図１３は、ディジタルスチルカメラの基本的な構成を示す。被写体からの光は、レンズ１０３により集光されて撮像装置１０４に入力される。撮像装置１０４は例えばＣＭＯＳイメージセンサであり、入力された光を光電変換し、アナログ信号を出力する。このアナログ信号は、アナログ増幅器（ＡＭＰ）により増幅された後、Ａ／Ｄコンバータによりディジタル変換される。変換された信号は、カメラ信号処理回路１０５に入力され、例えば自動露出制御（ＡＥ）、自動ホワイトバランス制御（ＡＷＢ）、及び色分離処理を行った後、輝度信号と色差信号に変換される。
【００４４】
画像をモニターする場合、カメラ信号処理回路１０５から出力された信号はビデオ信号処理回路１０６に入力され、ビデオ信号に変換される。ビデオ信号の方式としては、例えばＮＴＳＣ（Ｎａｔｉｏｎａｌ  Ｔｅｌｅｖｉｓｉｏｎ  Ｓｙｓｔｅｍ  Ｃｏｍｍｉｔｔｅｅ）を挙げることができる。ビデオ信号は、表示信号処理回路１０７を介して、ディジタルスチルカメラ１０１に取り付けられた表示部１０８に出力される。表示部１０８は例えば液晶モニターである。
【００４５】
ビデオ信号は、ビデオドライバ１０９を介してビデオ出力端子１１０に与えられる。ディジタルスチルカメラ１０１により撮像された画像は、ビデオ出力端子１１０を介して、例えばテレビジョン等の画像機器に出力することができる。これにより、撮像した画像を表示部１０８以外でも表示することができる。撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５は、マイクロコンピュータ１１１により制御される。
【００４６】
画像をキャプチャする場合、操作ボタン例えばシャッタボタン１１２を操作者が押す。これにより、マイクロコンピュータ１１１が、メモリコントローラ１１３を制御し、カメラ信号処理回路１０５から出力された信号がフレーム画像としてビデオメモリ１１４に書き込まれる。ビデオメモリ１１４に書き込まれたフレーム画像は、圧縮／伸張処理回路１１５により、所定の圧縮フォーマットに基づいて圧縮され、カードインタフェース１１６を介してカードスロット１０２に装着されているメモリカード６１に記録される。
【００４７】
記録した画像を再生する場合、メモリカード６１に記録されている画像を、カードインタフェース１１６を介して読み出し、圧縮／伸張処理回路１１５により伸張した後、ビデオメモリ１１４に書き込む。書き込まれた画像はビデオ信号処理回路１０６に入力され、画像をモニターする場合と同様に、表示部１０８や画像機器に映し出される。
【００４８】
なおこの構成では、回路基板１００上に、カードスロット１０２、撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５、ビデオ信号処理回路１０６、メモリコントローラ１１３、ビデオメモリ１１４、圧縮／伸張処理回路１１５、及びカードインタフェース１１６が実装される。
但しカードスロット１０２については、回路基板１００上に実装される必要はなく、コネクタケーブル等により回路基板１００に接続されるようにしてもよい。
【００４９】
回路基板１００上には更に、電源回路１１７が実装される。電源回路１１７は、外部電源、或いは電池からの電源の供給を受け、ディジタルスチルカメラの内部で使用する内部電源電圧を発生する。電源回路１１７として、ＤＣ−ＤＣコンバータを用いてもよい。内部電源電圧は、上述した各回路に供給される他、ストロボ１１８、表示部１０８にも供給される。
【００５０】
以上のようにこの実施の形態の電子カードは、ディジタルスチルカメラ等の携帯電子機器に用いることが可能である。更にこの電子カードは、携帯電子機器だけでなく、図１４Ａ−１４Ｊに示すような他の各種電子機器に適用することができる。即ち、図１４Ａに示すビデオカメラ、図１４Ｂに示すテレビジョン、図１４Ｃに示すオーディオ機器、図１４Ｄに示すゲーム機器、図１４Ｅに示す電子楽器、図１４Ｆに示す携帯電話、図１４Ｇに示すパーソナルコンピュータ、図１４Ｈに示すパーソナルディジタルアシスタント（ＰＤＡ）、図１４Ｉに示すヴォイスレコーダ、図１４Ｊに示すＰＣカード等に、上記電子カードを用いることができる。
【００５１】
この発明は上記実施の形態に限られない。例えば上記実施の形態では、ＮＡＮＤ型フラッシュメモリを説明したが、他のフラッシュメモリは勿論、フラッシュメモリ以外の各種メモリデバイス、更には論理ＬＳＩ等にもこの発明を適用することが可能である。
【図面の簡単な説明】
【００５２】
【図１】この発明の実施の形態によるフラッシュメモリの機能ブロック構成を示す図である。
【図２】同フラッシュメモリのメモリセルアレイのブロック構成を示す図である。
【図３】同フラッシュメモリのメモリセルアレイの構成を示す図である。
【図４】同フラッシュメモリのパワーオンリセット回路の構成を示す図である。
【図５】同パワーオンリセット回路におけるパワーオン検出回路の基本構成を示す図である。
【図６】パワーオン検出回路の具体構成例を示す図である。
【図７】パワーオン検出回路の他の構成例を示す図である。
【図８】同パワーオンリセット回路における読み出し起動回路の構成を示す図である。
【図９】同パワーオンリセット回路における内部電源回路の構成を示す図である。
【図１０Ａ】パワーオン検出回路におけるダイオード回路の電圧−電流特性を示す図である。
【図１０Ｂ】パワーオン検出回路の各部電圧波形を示す図である。
【図１１】内部電源回路の動作波形を示す図である。
【図１２】ディジタルスチルカメラに適用した実施の形態を示す図である。
【図１３】同ディジタルスチルカメラの内部構成を示す図である。
【図１４Ａ】ビデオカメラに適用した実施の形態を示す図である。
【図１４Ｂ】テレビジョンに適用した実施の形態を示す図である。
【図１４Ｃ】オーディオ機器に適用した実施の形態を示す図である。
【図１４Ｄ】ゲーム機器に適用した実施の形態を示す図である。
【図１４Ｅ】電子楽器に適用した実施の形態を示す図である。
【図１４Ｆ】携帯電話に適用した実施の形態を示す図である。
【図１４Ｇ】パーソナルコンピュータに適用した実施の形態を示す図である。
【図１４Ｈ】パーソナルディジタルアシスタント（ＰＤＡ）に適用した実施の形態を示す図である。
【図１４Ｉ】ヴォイスレコーダに適用した実施の形態を示す図である。
【図１４Ｊ】ＰＣカードに適用した実施の形態を示す図である。
【符号の説明】
【００５３】
１…メモリセルアレイ、２…読み出し／書き込み回路、３…パワーオンリセット回路、４…ステートマシン、５…データＩ／Ｏバッファ、６…コマンド・インタフェース、１０…電源端子（Ｖｃｃ端子）、１１…電源端子（Ｖｓｓ端子）、２１…カラム制御回路、２２…ロウ制御回路、２３…ウェル制御回路、２４…ソース線制御回路、３０…パワーオン検出回路、３１，３２…ダイオード回路、３３…コンパレータ、３４…電圧リミッタ、４０…読み出し起動回路、４１…参照電圧発生回路、４２…コンパレータ、４３…抵抗分圧回路、５０…内部電源回路、５１…内部電圧生成回路、５２…放電経路、５２…内部電源端子、Ｐ１，Ｐ２…ＰＭＯＳトランジスタ（スイッチ素子）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１４Ｄ】
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【図１４Ｅ】
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【図１４Ｆ】
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【図１４Ｇ】
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【図１４Ｈ】
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【図１４Ｉ】
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【図１４Ｊ】
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