(57)【要約】【課題】  全体セル面積が大きくならずにラッチアップ対策を設けた絶縁ゲート型バイポーラトランジスタ装置とその製造方法を提供する。【解決手段】  第１導電型の高抵抗層１１とその下部に位置する第１導電型のバッファ層１２と、第１導電型の高抵抗層１１の上部に形成された第２導電型のベース層１３と、第２導電型のベース層１３の上面に形成された第１導電型のエミッタ領域１５と、エミッタ領域１５に接続されるエミッタ電極１６と、第２導電型のベース層１３のチャネル領域１７上に絶縁して形成されたゲート電極１８と、セル領域周囲の拡散を深くしたガードリング部１９と、第１導電型のバッファ層１２の下面に形成され、ガードリング部１９が設けられた領域の直下では、他の領域よりも不純物濃度を小さくした第２導電型のコレクタ層２０，２１と、コレクタ層２０，２１に接続されるコレクタ電極２２とを備えた。【選択図】    図１        
2005136092.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の高抵抗層とその下部に位置する第１導電型のバッファ層と、
前記第１導電型の高抵抗層の上部に形成された第２導電型のベース層と、
前記第２導電型のベース層の上面に形成された第１導電型のエミッタ領域と、
前記エミッタ領域に接続されるエミッタ電極と、
前記第２導電型のベース層のチャネル領域上にシリコン酸化膜を介して形成されたゲート電極と、
セル領域周囲の拡散を深くしたガードリング部と、
前記第１導電型のバッファ層の下面に形成され、ガードリング部が設けられた領域の直下では、他の領域よりも不純物濃度を小さくした第２導電型のコレクタ層と、
前記コレクタ層に接続されるコレクタ電極とを備えたことを特徴とする半導体装置。
【請求項２】
前記ガードリング部の直下の前記第２導電型のコレクタ層の不純物濃度は、前記他の領域での前記第２導電型のコレクタ層の不純物濃度に比べて１桁小さいことを特徴とする請求項１記載の半導体装置。
【請求項３】
バッファ層となる第１導電型の半導体基板の上面に第１導電型の高抵抗層を形成する工程と、
第２導電型ベース層と第２導電型のガードリング部を形成する工程と、
前記第２導電型のベース層の上面に第１導電型のエミッタ領域を形成する工程と、
前記エミッタ領域に接合されるエミッタ電極を形成する工程と、
前記第２導電型のベース層のチャネル領域上にシリコン酸化膜を介してゲート電極を形成する工程と、
第１導電型の半導体基板の下面側からガードリング部が設けられた領域の直下での不純物濃度が他の領域での不純物濃度よりも小さい濃度で第２導電型不純物の添加を行うコレクタ層形成工程と、
前記コレクタ層にコレクタ電極を接合する工程を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
前記コレクタ層形成工程は、前記第１導電型の半導体基板の下面全面に第２導電型となる不純物を均一にイオン注入する工程と、
前記ガードリング部が設けられた領域の直下の前記半導体基板の裏面にマスクをして前記他の領域の直下の前記半導体基板の裏面のみにイオン注入する工程から成ることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記コレクタ層形成工程は、前記ガードリング部が設けられた領域の直下の方が前記他の領域の直下よりも厚さを厚くしたマスクを前記半導体基板の下面に形成するマスク形成工程と、
前記第１導電型の半導体基板の下面全面に第２導電型となる不純物をイオン注入する工程と、から成ることを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関し、特に、ラッチアップ耐性を向上させた絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）装置等の半導体装置とその製造方法に関するものである。
【背景技術】
【０００２】
比較的大電流を制御するスイッチング半導体素子としてパワーデバイスが知られている。パワーデバイスにはパワートランジスタやパワーＭＯＳＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等があり、このうちＩＧＢＴは、電圧駆動による駆動の容易性と伝導度変調効果による低損失性の長所を持つデバイスとして電動車両のインバータ等に用いられている。
【０００３】
図１０は、特許文献１に記載される従来のＩＧＢＴのセル領域およびその外側に配置される高耐圧化手段としてのガードリング部の断面積である。従来のＩＧＢＴ１００は、Ｐ＋型半導体層１０１（コレクタ層）上に高抵抗のｎ−型半導体層１０２が形成されており、１〜６ミクロンの深さにＰ型半導体層１０３（ベース層）、Ｐ型半導体層１０４およびＰ型半導体層１０５（ガードリング部）が形成されている。そして、また、Ｎ＋型半導体層１０６（エミッタ層）が形成されている。Ｎ−型半導体層１０２の表面を酸化して形成されたゲート絶縁膜としてのゲート酸化膜１０７の上に形成されたゲート電極１０８が形成されている。また、層間絶縁膜１０９を形成して、Ｐ型半導体層１０３およびＮ＋型半導体層１０６およびＰ型半導体層１０４にオーミック接触が形成されたエミッタ電極１１０、ゲート電極引き回し線１１１、エミッタ電極引き回し線１１０ａが形成されている。また、Ｐ＋型半導体層１０１の裏面に金属膜が蒸着されたコレクタ電極１１２が形成されている。
【０００４】
従来のＩＧＢＴは、その特性上、ラッチアップによる破壊が問題となっている。上記のように素子の耐圧向上のためにガードリング部を備えたＩＧＢＴにおいては、ガードリング部直下のコレクタ層より、大量の正孔が注入され、それに伴う大量の電流が最外周のセルに集中し、ラッチアップによる破壊を起こす。
【０００５】
このラッチアップのメカニズムは、特許文献１によると次のようなものである。すなわち、上記構成において、ゲート電極１０８への電圧印加によるチャネルの形成にてコレクタ電極１１２とエミッタ電極１１０の間に電流路が形成される。このような通常の動作に対し、コレクタ電極１１２とエミッタ電極１１０の間に通常使用電圧以上のサージ電圧が印加されることがある。このような場合、高抵抗のｎ−型半導体層１０２に空乏層が広がる。ここでＡ領域においては隣り合うベース領域１０３およびその間に位置するＮ−型半導体層１０２に空乏層が伸び互いに重なることにより電界の緩和が達成される。そしてベース領域１０３の底部のｐｎ接合部で最大の電界値ＥＡをとる。
【０００６】
一方、ベース領域１０３の終端部より外側には、Ｐ型半導体層１０４が形成され、このＰ型半導体層１０４の終端部よりＮ−型半導体層１０２の終端部に至る領域（Ｂ領域）では上記電界緩和効果がなくなり、Ｐ型半導体層１０４の外周部ないしその近傍のＮ−半導体層１０２表面で最大電界値ＥＢをとる。ＥＢ値を減少させ、ＥＡ値に近づけＢ領域の耐圧を向上するために、繰り返し配置されたガードリング部１０５を設け、Ｂ領域の最大電界ＥＢを小さくし、素子の耐圧を向上させるようにしている。
【０００７】
このガードリング領域での電界値ＥＣは、コレクタ電極１１２にサージ電圧が印加された場合上昇し、衝突イオン化による電子−正孔対がガードリング領域内における最外周に位置するガードリング部の外側で大量に発生する。この時ガードリング領域での電界値ＥＣは、ガードリング部１０５の平面パターンにおいて、直線パターン部よりも、ある曲率半径で曲がっているコーナーパターン部でより大きくなる。上記発生したキャリアのうち正孔は近傍のエミッタ電極１１０あるいはエミッタ電極引き回し線１１０ａに流れ出し、電子はＰ＋型半導体層基板１０１に流れ、新たな正孔が注入される。この時電流は図８中の矢印で示される流れを発生する。このうち正孔電流ａは、Ｐ型半導体層１０４に沿って引き回される細いエミッタ電極引き回し線１１０ａを介してエミッタ電極パッドまで至るため、その配線により抵抗が大きく、エミッタ電極１１０に直接流れる電流ｂに比べ量が少ない。これによりガードリング部の曲線パターン部近傍のセル領域に、より多くの電流が集中する。
【０００８】
この結果、ガードリング曲線パターン部近傍のセル領域のＰ型半導体層１０３を大電流ａが流れ、電圧降下の発生によりＮ＋半導体層１０６−ｐ型半導体層１０３間のｐｎ接合が順バイアスされ、寄生トランジスタの動作を誘発し電流集中により破壊し易い。
【０００９】
そのため、このラッチアップによる破壊を回避するために、セル領域とガードリング部との間のＮ−半導体層表面にｐ型半導体層を形成し、セル領域におけるエミッタ電極を外周に延在させてＰ型半導体層１０３に接触させるようにし、サージ電圧が印加されたときにガードリング部近傍に発生する電流集中をＰ型半導体層１０３に接触したエミッタ電極１１０にバイパスする技術が開発されている（例えば、特許文献１参照）。
【００１０】
しかしながら、ＩＧＢＴにおいてラッチアップ耐性を持たせるため、特許文献１記載の技術を用いた場合、ガードリング部とセル領域との間に幅の広いＰ型半導体層を設けるため、全体のセル面積が大きくなる問題があった。
【００１１】
また、ラッチアップ耐性についても、まだ十分ではなく、より効果的なラッチアップ対策が求められていた。
【特許文献１】特開平７−２４９７６５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の課題は、ＩＧＢＴにおいて、ラッチアップ耐性を持たせるために問題となる全体のセル面積が大きくなるということを解消させた効果的なラッチアップ対策を行うことにある。
【００１３】
本発明の目的は、上記の課題を鑑み、全体セル面積が大きくならずにラッチアップ対策を設けた半導体装置とその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明に係る半導体装置とその製造方法は、上記の目的を達成するために、次のように構成される。
【００１５】
第１の半導体装置（請求項１に対応）は、第１導電型の高抵抗層とその下部に位置する第１導電型のバッファ層と、第１導電型の高抵抗層の上部に形成された第２導電型のベース層と、第２導電型のベース層の上面に形成された第１導電型のエミッタ領域と、エミッタ領域及びベース領域に接続されるエミッタ電極と、第２導電型のベース層のチャネル領域上にシリコン酸化物を介して形成されたゲート電極と、ガードリング部と、第１導電型のバッファ層の下面に形成され、ガードリング部が設けられた領域の直下では、他の領域よりも不純物濃度を小さくした第２導電型のコレクタ層と、コレクタ層に接続されるコレクタ電極とを備えたことで特徴づけられる。
【００１６】
第２の半導体装置（請求項２に対応）は、上記の装置において、好ましくはガードリング部の直下の第２導電型のコレクタ層の不純物濃度は、他の領域での第２導電型のコレクタ層の不純物濃度に比べて１桁小さいことで特徴づけられる。
【００１７】
第１の半導体装置の製造方法（請求項３に対応）は、バッファ層となる第１導電型の半導体基板の上面に第１導電型の高抵抗層を形成する工程と、第２導電型ベース層と第２導電型のガードリング部を形成する工程と、第２導電型のベース層の上面に第１導電型のエミッタ領域を形成する工程と、エミッタ領域に接合されるエミッタ電極を形成する工程と、第２導電型のベース層のチャネル領域上にシリコン酸化膜を介してゲート電極を形成する工程と、第１導電型の半導体基板の下面側からガードリング部が設けられた領域の直下での不純物濃度が他の領域での不純物濃度よりも小さい濃度で第２導電型不純物の添加を行うコレクタ層形成工程と、コレクタ層にコレクタ電極を接合する工程を備えたことで特徴づけられる。
【００１８】
第２の半導体装置の製造方法（請求項４に対応）は、上記の方法において、好ましくはコレクタ層形成工程は、第１導電型の半導体基板の下面全面に第２導電型となる不純物を均一にイオン注入する工程と、ガードリング部が設けられた領域の直下の半導体基板の裏面にマスクをして他の領域の直下の半導体基板の裏面のみにイオン注入する工程から成ることで特徴づけられる。
【００１９】
第３の半導体装置の製造方法（請求項５に対応）は、上記の方法において、好ましくはコレクタ層形成工程は、ガードリング部が設けられた領域の直下の方が他の領域の直下よりも厚さを厚くしたマスクを半導体基板の下面に形成するマスク形成工程と、第１導電型の半導体基板の下面全面に第２導電型となる不純物をイオン注入する工程と、から成ることで特徴づけられる。
【発明の効果】
【００２０】
第１導電型の高抵抗層とその下部に位置する第１導電型のバッファ層と、第１導電型の高抵抗層の上部に形成された第２導電型のベース層と、第２導電型のベース層の上面に形成された第１導電型のエミッタ領域と、エミッタ領域に接続されるエミッタ電極と、第２導電型のベース層のチャネル領域上にシリコン酸化膜を介して形成されたゲート電極と、セル領域周囲の拡散を深くしたガードリング部と、第１導電型のバッファ層の下面に形成され、ガードリング部が設けられた領域の直下では、他の領域よりも不純物濃度を小さくした第２導電型のコレクタ層と、コレクタ層に接続されるコレクタ電極とを備えたため、絶縁ゲート型バイポーラトランジスタの弱点であるラッチアップ耐性がデバイス面積の拡大を行うことなく向上させることが可能となる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の好適な実施形態（実施例）を添付図面に基づいて説明する。
【００２２】
図１は、本実施形態に係るＩＧＢＴの一部の断面図である。ＩＧＢＴ１０は第１導電型の高抵抗層（Ｎ−型半導体層）１１とその下部に位置する第１導電型のバッファ層（Ｎ＋型半導体層）１２と、第１導電型の高抵抗層の上部に形成された第２導電型のベース層（Ｐ型半導体層）１３とＰ型半導体層１４と、第２導電型のベース層の上面に形成された第１導電型のエミッタ領域（Ｎ＋型半導体層）１５と、エミッタ領域１５に接続されるエミッタ電極１６と、第２導電型のベース層１３のチャネル領域１７上に絶縁して形成されたゲート電極１８と、エミッタ領域周囲の拡散を深くしたガードリング部１９と、第１導電型のバッファ層１２の下面に形成され、ガードリング部が設けられた領域の直下では、他の領域よりも不純物濃度を小さくした第２導電型のコレクタ層（Ｐ＋型半導体層）２０，２１と、コレクタ層２０，２１に接続されるコレクタ電極２２とを備えた。好ましくはガードリング部の直下の第２導電型のコレクタ層２１の不純物濃度は、他の領域での第２導電型のコレクタ層２０の不純物濃度に比べて１桁小さい。すなわち、コレクタ層の濃度について、ガードリング直下をその他の領域より低濃度としている。具体的には、ガードリング直下を１．０×１０１８（ｃｍ−３）以上１．０×１０１９（ｃｍ−３）以下の範囲で、その他の領域を１．０×１０１９（ｃｍ−３）以上１．０×１０２０（ｃｍ−３）以下の範囲で形成することが望ましい。
【００２３】
上記構成において、ゲート電極１８への電圧印加によるチャネルの形成にてコレクタ電極２２とエミッタ電極１６の間に電流路が形成される。このような通常の動作に対し、コレクタ電極２２とエミッタ電極１６の間に通常使用電圧以上のサージ電圧が印加されると、高抵抗のＮ−型半導体層１１に空乏層が広がる。ここでＡ領域においては隣り合うベース領域１３およびその間に位置するＮ−型半導体層１１に空乏層が伸び互いに重なることにより電界の緩和が達成される。そしてベース領域１３の底部のｐｎ接合部で最大の電界値ＥＡをとる。
【００２４】
一方、ベース領域１３の終端部より外側には、Ｐ型半導体層１４が形成され、このＰ型半導体層１４の終端部よりＮ−型半導体層１１の終端部に至る領域（Ｂ領域）では上記電界緩和効果がなくなり、Ｐ型半導体層１４の外周部ないしその近傍のＮ−型半導体層１１表面で最大電界値ＥＢをとる。ここで一般にＥＡ＜ＥＢとなる。ＥＢ値を減少させ、ＥＡ値に近づけＢ領域の耐圧を向上するために、繰り返し配置されたガードリング部１９を設け、Ｂ領域の最大電界ＥＢを小さくし、素子の耐圧を向上させるようにしている。
【００２５】
このガードリング領域での電界値ＥＣは、コレクタ電極２２にサージ電圧が印加された場合上昇し、衝突イオン化による電子−正孔対がガードリング領域内における最外周に位置するガードリング部１９の外側で大量に発生する。この時ガードリング領域での電界値ＥＣは、ガードリング部１９の平面パターンにおいて、直線パターン部よりも、ある曲率半径で曲がっているコーナーパターン部でより大きくなる。上記発生したキャリアのうち正孔は近傍のエミッタ電極１６あるいはエミッタ電極引き回し線１６ａに流れ出し、電子はＰ＋型半導体層基板２１に流れ、新たな正孔が注入される。しかしながら、このとき、ガードリング部直下のＰ型半導体層２１の不純物濃度はその他の領域２０に比べて低いので、正孔の注入が少なくなる。その結果、電流集中が緩和され、ラッチアップ破壊を防止する。
【００２６】
図２は、本発明の実施形態に係る半導体装置の製造方法により絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を製造する工程を示すフローチャートである。本発明に係る半導体装置の製造方法は、第１導電型の半導体基板上に第１導電型の高抵抗層を形成する工程（ステップＳ１０）と、第２導電型のベース層と第２導電型のガードリング部を形成する工程（ステップＳ１１）と、第２導電型のベース層の上面に第１導電型のエミッタ領域を形成する工程（ステップＳ１２）と、エミッタ領域に接合されるエミッタ電極を形成する工程（ステップＳ１３）と、第２導電型のベース層のチャネル領域上に絶縁してゲート電極を形成する工程（ステップＳ１４）と、第１導電型の半導体基板を研削する工程（ステップＳ１５）と、第２導電型の半導体基板の下面からガードリング部が設けられた領域の直下での不純物濃度が他の領域での不純物濃度よりも小さい濃度で不純物添加を行うコレクタ層形成工程（ステップＳ１６）と、コレクタ層にコレクタ電極を接合する工程（ステップＳ１７）を備えている。
【００２７】
第１導電型の半導体基板上に第１導電型の高抵抗層を形成する工程（ステップＳ１０）では、まず、比較的低抵抗のＮ＋型シリコン基板（第１導電型の半導体基板）１２Ａを準備する（図３（ａ））。このＮ＋型シリコン基板１２Ａ上に比較的高抵抗のＮ−型半導体層（第１導電型の高抵抗層）１１をエピタキシャル成長させる（図３（ｂ））。
【００２８】
第２導電型のベース層と第２導電型のガードリング部を形成する工程（ステップＳ１１）では、まず、エピタキシャル成長させたＮ−型半導体層１１の表面にＰ型の不純物を選択的に添加してＰ型ベース領域（第２導電型のベース層）１３とＰ型半導体層１４とガードリング部１９を形成する（図４（ａ））。第２導電型のベース層の上面に第１導電型のエミッタ領域を形成する工程（ステップＳ１２）では、Ｐ型ベース領域１３の表面にＮ型の不純物を選択的に添加してＮ＋型エミッタ領域（第１導電型のエミッタ領域）１５を形成する（図４（ｂ））。Ｎ＋型エミッタ領域１５とＮ−型半導体層１１とによって挟まれるＰ型ベース領域１３の表面部分がチャネル領域１７となる。
【００２９】
次に、第２導電型のベース層のチャネル領域上に絶縁してゲート電極を形成する工程（ステップＳ１４）では、各チャネル領域１７上にゲート酸化膜２３を介してゲート電極１８を形成し、また、エミッタ領域に接合されるエミッタ電極を形成する工程（ステップＳ１３）では、各Ｎ＋型エミッタ領域１５とＰ型ベース領域１３との一部にかけてエミッタ電極１６を形成する（図４（ｃ））。
【００３０】
次に、第１導電型の半導体基板を研削する工程（ステップＳ１５）では、第１導電型の半導体基板であるＮ＋型シリコン基板１２Ａを所定の厚さまで研削する。
【００３１】
第１導電型の半導体基板の下面からガードリング部が設けられた領域の直下での不純物濃度が他の領域での不純物濃度よりも小さい濃度で不純物添加を行うコレクタ層形成工程（ステップＳ１６）では、ステップＳ１５で研削された第１導電型の半導体基板１２Ａの下面全面に第２導電型となる不純物を均一にイオン注入する工程（図５（ａ））と、ガードリング部が設けられた領域の直下の半導体基板の裏面にマスク（例えば、酸化膜や窒化膜）２４をして他の領域の直下の半導体基板の裏面のみにイオン注入する工程（図５（ｂ））から成る。これにより、ガードリング部が設けられた領域の直下のコレクタ層２１での不純物濃度が他の領域２０での不純物濃度よりも小さくすることができる。
【００３２】
コレクタ層にコレクタ電極を接合する工程（ステップＳ１７）では、コレクタ層２１と他の領域２０の下面にコレクタ電極２２を形成する（図５（ｃ））。
【００３３】
なお、第２導電型の半導体基板の第１導電型のバッファ層とは反対側の面からガードリング部が設けられた領域の直下での不純物濃度が他の領域での不純物濃度よりも小さい濃度で不純物添加を行うコレクタ層形成工程（ステップＳ１６）では、図６に示すように、ガードリング部が設けられた領域の直下の方が他の領域の直下よりも厚さを厚くしたマスク（例えば、酸化膜や窒化膜）を半導体基板１２Ａの裏面に形成するマスク形成工程（図６（ａ））と、第１導電型の半導体基板の下面全面に第２導電型となる不純物をイオン注入する工程（図６（ｂ））と、から成るように工程を行っても良い。これにより、ガードリング部が設けられた領域の直下のコレクタ層２１での不純物濃度が他の領域２０での不純物濃度よりも小さくすることができる。
【００３４】
図７は、以上のようにして作製されたＩＧＢＴのＩＧＢＴ部とガードリング部におけるＰ＋型半導体層の不純物濃度分布を示すグラフである。曲線Ｃ１０はＩＧＢＴ部の不純物濃度の深さ分布を示し、曲線Ｃ１１はガードリング部の不純物濃度の深さ分布を示す。不純物濃度がガードリング部の方がＩＧＢＴ部よりも小さいことが分かる。
【００３５】
図８は、オン動作時のカットライン１における正孔電流密度を示すグラフである。曲線Ｃ１２は従来構造での正孔電流密度であり、曲線Ｃ１３は新構造での正孔電流密度である。新構造での方が正孔電流密度が小さくなっていることが分かる。
【００３６】
図９は、デバイスシミュレーションドリフト拡散モデルによるラッチアップ特性を示すグラフである。横軸はコレクタ−エミッタ電圧であり、縦軸は、コレクタ電流を示す。曲線Ｃ１４は従来構造を示し、曲線Ｃ１５は新構造を示す。ラッチアップ耐量が増加していることが分かる。
【００３７】
以上のように、本発明によれば、絶縁ゲート型バイポーラトランジスタの弱点であるラッチアップ耐性がデバイス面積の拡大を行うことなく向上させることが可能となる。
【産業上の利用可能性】
【００３８】
本発明は、ラッチアップ耐性を増加させた絶縁ゲート型バイポーラトランジスタを製造するために利用することができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施形態に係る絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）の一部の断面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法により絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を製造する工程を示すフローチャートである。
【図３】各工程での半導体基板の断面図である。
【図４】各工程での半導体基板の断面図である。
【図５】各工程での半導体基板の断面図である。
【図６】各工程での半導体基板の断面図である。
【図７】ガードリング部におけるＰ＋型半導体層のキャリア濃度分布を示すグラフである。
【図８】オン動作時のカットライン１における正孔電流密度を示すグラフである。
【図９】ラッチアップ特性を示すグラフである。
【図１０】従来の絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）の一部の断面図である。
【符号の説明】
【００４０】
１０      ＩＧＢＴ
１１      Ｎ−型半導体層
１２      Ｎ＋型半導体層
１３      Ｐ型半導体層（ベース領域）
１５      エミッタ領域
１７      チャネル領域
１８      ゲート電極
１９      ガードリング部
２０      コレクタ層
２１      コレクタ層
２２      コレクタ電極
【図１】
2005136092.tif 000003
【図２】
2005136092.tif 000004
【図３】
2005136092.tif 000005
【図４】
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【図５】
2005136092.tif 000007
【図６】
2005136092.tif 000008
【図７】
2005136092.tif 000009
【図８】
2005136092.tif 000010
【図９】
2005136092.tif 000011
【図１０】
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