(57)【要約】【課題】デバイスの破壊電圧を大きく低下させずにＬＤＭＯＳデバイスのオン抵抗を減少可能にすること。【解決手段】半導体デバイスが、第１導電型の基板、基板の少なくとも一部分上に形成された絶縁層、および絶縁層の少なくとも一部分上に形成された第２導電型のエピタキシャル層を備える。第１、第２導電型のソース／ドレイン領域が、エピタキシャル層内でその上面に近接して形成され、第１、第２ソース／ドレイン領域は互いに横に間隔を置いて設置される。ゲートは、エピタキシャル層の上でその上面に近接して、少なくとも部分的に第１および第２ソース／ドレイン領域の間に形成される。このデバイスはさらに、エピタキシャル層と、絶縁層を貫通して形成され、基板、第１ソース／ドレイン領域、およびエピタキシャル層と直接に電気的に接続するように構成された第１のソース／ドレイン接点と、エピタキシャル層を貫通して形成され、第２ソース／ドレイン領域に直接に電気的に接続できるように構成された第２ソース／ドレイン接点とを備える。【選択図】図１
2005159349.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の基板と、
前記基板の少なくとも一部分上に形成された第１の絶縁層と、
前記第１絶縁層の少なくとも一部分上に形成された第２導電型のエピタキシャル層と、
前記エピタキシャル層内でその上面に近接して形成され、互いに横に間隔を置いて設置された第２導電型の第１および第２ソース／ドレイン領域と、
前記エピタキシャル層の上にその上面に近接して、少なくとも部分的に前記第１および第２ソース／ドレイン領域の間に形成されたゲートと、
前記エピタキシャル層および第１絶縁層を貫通して形成され、前記基板、前記第１ソース／ドレイン領域および前記エピタキシャル層を直接に電気接続するように構成された第１ソース／ドレイン接点と、
前記エピタキシャル層を少なくとも部分的に貫通して形成され、前記第２ソース／ドレイン領域と直接に電気接続するように構成された第２ソース／ドレイン接点とを備える、半導体デバイス。
【請求項２】
前記第１ソース／ドレイン接点が、前記デバイスに関連する寄生的バイポーラ・トランジスタのトリガを妨げるように構成され、前記寄生的バイポーラ・トランジスタが、前記基板と前記第１ソース／ドレイン領域の間に形成されたベース−エミッタ領域、および前記基板と前記エピタキシャル層の間に形成されたベース−コレクタ領域を備える、請求項１に記載のデバイス。
【請求項３】
前記第１ソース／ドレイン接点が、前記エピタキシャル層、前記基板、および前記第１ソース／ドレイン領域を互いに実質的に短絡させることによって前記寄生的バイポーラ・トランジスタのトリガを妨げる、請求項２に記載のデバイス。
【請求項４】
エピタキシャル層の上面に近接して前記ゲートと前記第２ソース／ドレイン領域の間に形成された遮蔽構造をさらに備え、前記遮蔽構造が前記第１ソース／ドレインに電気接続され、前記ゲートから横に間隔を置いて設置されており、前記ゲートと実質的に重ならない、請求項１に記載のデバイス。
【請求項５】
前記ゲートおよび前記遮蔽構造の少なくとも一部分の下に形成された第２絶縁層をさらに備える、請求項４に記載のデバイス。
【請求項６】
前記ゲートおよび遮蔽構造の下に形成された第２絶縁層が互いに異なる厚みである請求項５に記載のデバイス。
【請求項７】
デバイスが側方拡散ＭＯＳ（ＬＤＭＯＳ）を備える、請求項１に記載のデバイス。
【請求項８】
前記基板、第１絶縁層およびエピタキシャル層がウェハ・ボンディング法で形成され、第１半導体ウェハは第１導電型の基板を備えて提供され、第２半導体ウェハは第２導電型の基板を備えて提供され、前記第１および第２半導体ウェハの少なくとも一方はそれぞれの基板上に形成された前記第１絶縁層の少なくとも一部分をさらに備え、前記第２半導体ウェハは裏返しにされ前記第１絶縁層で前記第１半導体ウェハと接合される、請求項１に記載のデバイス。
【請求項９】
半導体ウェハ内に金属酸化膜デバイスを形成する方法であって、
第１導電型の半導体基板の少なくとも一部分上に第１絶縁層を形成する工程と、
前記第１絶縁層の少なくとも一部分上に第２導電型のエピタキシャル層を形成する工程と、
前記半導体ウェハの上面にゲートを形成する工程と、
前記エピタキシャル層内でその上面に近接して第１導電型の本体領域を形成する工程であって、前記本体領域が、前記ゲートの下に少なくとも部分的に形成される工程と、
前記エピタキシャル層内に第２導電型の第１および第２ソース／ドレイン領域を形成する工程であって、前記ゲートが、前記第１および第２ソース／ドレイン領域より上で、少なくとも前記第１および第２ソース／ドレイン領域の間に形成される工程と、
前記エピタキシャル層および前記第１絶縁層を貫通して第１ソース／ドレイン接点を形成する工程であって、前記第１ソース／ドレイン接点が、前記基板、前記第１ソース／ドレイン領域および前記エピタキシャル層と直接に電気接続される工程と、
前記エピタキシャル層を少なくとも部分的に貫通して第２ソース／ドレイン接点を形成する工程であって、前記第２ソース／ドレイン接点が、前記第２ソース／ドレイン領域と直接に電気接続されるように構成される工程とを含む、方法。
【請求項１０】
少なくとも１つの半導体デバイスを備えた集積回路であって、前記少なくとも１つの半導体デバイスが、
第１導電型の基板と、
前記基板の少なくとも一部分上に形成された第１絶縁層と、
前記第１絶縁層の少なくとも一部分上に形成された第２導電型のエピタキシャル層と、
前記エピタキシャル層内でその上面に近接して形成され、互いに横に間隔を置いて設置されている前記第２導電型の第１および第２ソース／ドレイン領域と、
前記エピタキシャル層の上でその上面に近接して、少なくとも部分的に前記第１および第２ソース／ドレイン領域の間に形成されたゲートと、
前記エピタキシャル層および前記第１絶縁層を貫通して形成され、前記基板、前記第１ソース／ドレイン領域および前記エピタキシャル層と直接に電気的に接続するように構成された第１ソース／ドレイン接点と、
前記エピタキシャル層を少なくとも部分的に貫通して形成され、前記第２ソース／ドレイン領域と直接に電気接続するように構成された第２ソース／ドレイン接点とを備える、集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に金属酸化膜半導体（ＭＯＳ）デバイスに関し、より詳しくはシリコン・オン・インシュレータ（ＳＯＩ）内に改良されたＭＯＳを製造する技術に関する。
【背景技術】
【０００２】
側方拡散ＭＯＳ（ＬＤＭＯＳ）を備えたパワー用ＭＯＳデバイスは、ＳＯＩプロセスを使用してディスクリートＬＤＭＯＳデバイスまたは集積ＬＤＭＯＳデバイスの高周波特性、特に無線周波数（ＲＦ）の動作帯域（すなわち、１ギガヘルツより上）での特性を向上させるという利点はあるが、一般にＳＯＩ内で製造することは困難である。
【０００３】
Ｊ．Ｃａｉらの論文、「Ａ  Ｐａｒｔｉａｌ  ＳＯＩ  Ｔｅｃｈｎｏｌｏｇｙ  ｆｏｒ  Ｓｉｎｇｌｅ−Ｃｈｉｐ  ＲＦ  Ｐｏｗｅｒ  Ａｍｐｌｉｆｉｅｒｓ」、ＩＥＥＥ  ＩＥＤＭ、ｐｐ．４０．３．１−４０．３．４、２００１には、複数のトレンチと誘電体エッチングを使用して、シリコンの薄い「ウォール」を形成し、次いで、これらのウォールを酸化してＲＦ−ＬＤＭＯＳのドレイン領域の下に、かつチャネル領域から離してＳＯＩの１層を形成することにより、部分的にＳＯＩ内にあるＲＦ−ＬＤＭＯＳを構築する方法が記載されている。しかし、この方法は、望ましくないことに、デバイスの低濃度ドープ・ドレイン（ＬＤＤ）領域のかなりの部分をｐ型基板と接触させ、したがって、ＬＤＤ領域のドーピングを増加することによってデバイスのオン抵抗を減少させることができない。さらに、部分ＳＯＩプロセスを用いたＲＦ−ＬＤＭＯＳデバイスの製造は難しく、したがってコスト高である。
【０００４】
Ｓ．Ｍａｔｓｕｍｏｔｏら著の別の論文、「Ａ  Ｑｕａｓｉ−ＳＯＩ  Ｐｏｗｅｒ  ＭＯＳＦＥＴ  ｆｏｒ  Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ａｐｐｌｉｃａｔｉｏｎｓ  Ｆｏｒｍｅｄ  ｂｙ  Ｒｅｖｅｒｓｅｄ  Ｓｉｌｉｃｏｎ  Ｗａｆｅｒ  Ｄｉｒｅｃｔ  Ｂｏｎｄｉｎｇ」（ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ、Ｖｏｌ．４８、Ｎｏ．７、ｐｐ．１４４８  １４５３、Ｊｕｌｙ  ２００１）には、ＬＤＭＯＳデバイスの製造後、メタライゼーション前にこのデバイス・ウェハ上に薄い酸化物層を堆積させ、第２ウェハをこのデバイス・ウェハ上にボンディングする方法が記載されている。次いで、デバイス・ウェハを裏返し先端領域のみが残るようにかなり薄くする。次いで、さらに処理を行ってデバイスの活性領域の先端上に誘電体酸化物を構築し、次いでメタラーゼーションを付加する。ソース端子、ドレイン端子、およびゲート端子は、デバイス・ウェハの上面からだけ引き出す。この方法を使用して形成されたＲＦ−ＬＤＭＯＳデバイスでは、ＬＤＤ領域内のドープが破壊電圧に大きく影響し、したがって、一般的には、破壊電圧の低下を伴わずにＬＤＤ領域のドープ濃度を下げることはできない。それゆえ、前述の方法と同様に、この方法を使用して形成されたＬＤＭＯＳデバイスでは、一般にオン抵抗を下げることができない。さらに、製造プロセスを実施するのが難しく高コストになる。
【特許文献１】米国特許出願第１０／６２３，９８３号
【非特許文献１】Ｊ．Ｃａｉら、「Ａ  Ｐａｒｔｉａｌ  ＳＯＩ  Ｔｅｃｈｎｏｌｏｇｙ  ｆｏｒ  Ｓｉｎｇｌｅ−Ｃｈｉｐ  ＲＦ  Ｐｏｗｅｒ  Ａｍｐｌｉｆｉｅｒｓ」、ＩＥＥＥ  ＩＥＤＭ、ｐｐ．４０．３．１−４０．３．４、２００１
【非特許文献２】Ｓ．Ｍａｔｓｕｍｏｔｏら、「Ａ  Ｑｕａｓｉ−ＳＯＩ  Ｐｏｗｅｒ  ＭＯＳＦＥＴ  ｆｏｒ  Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ａｐｐｌｉｃａｔｉｏｎｓ  Ｆｏｒｍｅｄ  ｂｙ  Ｒｅｖｅｒｓｅｄ  Ｓｉｌｉｃｏｎ  Ｗａｆｅｒ  Ｄｉｒｅｃｔ  Ｂｏｎｄｉｎｇ」、ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ、Ｖｏｌ．４８、Ｎｏ．７、ｐｐ．１４４８  １４５３、Ｊｕｌｙ  ２００１
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって、本発明は、従来のＭＯＳデバイスに伴う上記の１つまたは複数の欠点を免れた、改善された性能および信頼性が可能なＭＯＳデバイスを形成する技術を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の態様によれば、ＭＯＳデバイスは、第１導電型の半導体基板、少なくともこの基板の一部分上に形成された絶縁層、およびこの絶縁層の少なくとも一部分上に形成された第２導電型のエピタキシャル層を備える。このエピタキシャル層内で上面に近接して、第２導電型の第１および第２ソース／ドレイン領域を、互いに横方向に間隔を置いて形成する。このエピタキシャル層の上でエピタキシャル層の上面に近接して、少なくとも部分的に第１および第２ソース／ドレイン領域の間に、ゲートを形成する。このデバイスは、さらに、エピタキシャル層および絶縁層を貫通して形成され、基板、第１ソース／ドレイン領域、およびエピタキシャル層に直接電気接続されるように構成された第１ソース／ドレイン接点と、エピタキシャル層を貫通して形成され、第２ソース／ドレイン領域に直接電気的に接続されるように構成された第２ソース／ドレイン接点を備える。
【０００７】
本発明は、特に、高周波領域（たとえば、約１ギガヘルツより上）の動作において、高性能、高信頼性である半導体装置を形成する技術を提供する。独創的な半導体の構成により、破壊電圧を大きく低下させることなく、デバイスのオン抵抗を実質的に下げることが可能になる。さらに、この構成は、ＭＯＳデバイスに関係のある寄生的バイポーラ・トランジスタのトリガを妨げるのに役に立つ。本発明の技法は、それだけには限定はされないが、ＣＭＯＳ、バイポーラ等の従来の半導体製造プロセス技術を用いて、集積回路（ＩＣ）デバイス、たとえば、ＬＤＭＯＳ装置を製造するのに有利に使用することができる。したがって、ＩＣの製造コストは、それほど増大しない。
本発明のこれらおよび他の特徴は、以下の例示的な実施形態の詳細な説明を添付図面と共に読めば明らかになるであろう。
【発明を実施するための最良の形態】
【０００８】
本発明を、ここでは、ディスクリートＲＦ−ＬＤＭＯＳトランジスタ、および他のデバイスおよび／または回路の形成に適する例示的なＭＯＳ集積回路の製造技術の状況において説明する。しかし、当然のことながら、本発明は、このまたは任意の特定のデバイスまたは回路の製造に限定されるものではない。そうではなくて、本発明は、より一般的に、性能が改善し信頼性が向上した部分的ＳＯＩ半導体デバイスを形成する技術に適用可能である。
【０００９】
本発明の実施を、ここでは特にＬＤＭＯＳデバイスおよび相補的金属酸化膜半導体（ＣＭＯＳ）の製造プロセスに関して説明するが、本発明は、当業者なら理解されるように、変更なしにまたは変更を伴って、それだけに限られないが、ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）、バイポーラ接合トランジスタ（ＢＪＴ）、垂直拡散ＭＯＳ（ＤＭＯＳ）デバイス、拡張ドレインＭＯＳＦＥＴデバイス等の他の製造プロセス（たとえば、バイポ−ラ）および／または他のデバイスの形成にも当然のことながら同様に適用可能である。さらに、本発明は、本明細書ではｎチャネルＭＯＳデバイスの状況で記述するが、ｐチャネルＭＯＳデバイスも、極性をｎチャネルの実施形態の場合に示した極性と反対の極性に単に置き換えるだけで形成できること、および本発明の技術と利点は代替形態にも同様に適用できることは、当業者ならよく理解している。
【００１０】
添付図面に示す様々な層および／または領域は原寸に比例して示していないこともあること、およびこのような集積回路構造に一般に使用されるタイプの、１つまたは複数の半導体層および／または領域は、説明し易くするためにある図では具体的に示していないこともあることを理解されたい。このことは、具体的に示していない半導体層および／または領域が、実際の集積回路構造内で省略されていることを意味するものではない。
【００１１】
図１は、本発明の技術を実施するために修正できる半導体ウェハ１００の少なくとも一部分の断面図を示す。ウェハ１００は、基板１０２上に形成されたＬＤＭＯＳデバイスを備える。ＬＤＭＯデバイスは、ウェハ１００のエピタキシャル層１０４中に形成された、ソース領域１０６およびドレイン領域１０８を備える。ＬＤＭＯＳデバイスはさらに、デバイスの本体領域（Ｐ本体）１１２より上に形成されたゲート１１０を備える。本体領域１１２は、少なくとも部分的にソース領域とドレイン領域の間に形成される。ｎ型ドリフト領域は一般に、本体領域１１２とドレイン領域１０８の間に形成された、第１ＬＤＤ領域（ｌｄｄ１）１１４および第２ＬＤＤ領域（ｌｄｄ２）１１６を備えることができるＬＤＭＯＳのエピタキシャル層１０４内に形成される。ＬＤＭＯＳデバイスのソース領域１０６は、ソース領域１０６に隣接し本体領域１１２とは反対側に横に延びるエピタキシャル層１０４内に形成されたｐ型エンハンスメント領域１１８を備えることができる。このエンハンスメント領域１１８は、たとえばシリサイドを含む導電層１３０によってソース領域１０６に電気的に接続することができる。酸化物層１２４は、一般にウェハ１００上面に形成され、ソース領域、ドレイン領域、ゲート領域を電気的に絶縁し、かつデバイスを保護する。
【００１２】
ＬＤＭＯＳ領域はさらに、それぞれ酸化物層１２４を貫通して形成され、それぞれドレイン領域１０８およびソース領域１０６に電気的に接続する、ドレイン接点１２０およびソース接点１２２を備えることができる。基板１０２の底面から、ソース領域１０６と基板１０２の間に低抵抗（たとえば、約８オーム／スクエアより低い）の電気経路をもたらすエピタキシャル層１０４を貫通して形成された１つまたは複数のトレンチ・シンカ１２８を経由して、ソース領域１０６への電気接続を形成してもよい。ゲート１１０への電気接続をもたらすためのゲート接点１２６も含まれる。
【００１３】
多くの用途、たとえば、電力用の用途や、無線周波数（ＲＦ）（たとえば、１ギガヘルツ（ＧＨｚ）より高い）など高周波での動作が所望される用途では、ＭＯＳデバイスに関連するオン抵抗ＲＤＳを最小にすることが望ましい。ＬＤＭＯＳデバイスでは、オン抵抗は主にＬＤＤ領域の特性によって決まるので、オン抵抗を下げる１つの公知の方法はＬＤＤ領域のドープ濃度を増大させるものである。しかし、ＬＤＤ領域のドープ濃度を増大させると、望ましくないことにデバイスの破壊電圧も減少し、デバイス内のホットキャリアの劣下が増大する。デバイスの破壊電圧を大きく低下させずにＬＤＭＯＳデバイスのオン抵抗を減少可能にするために、以下本明細書で詳細に説明する独創的な部分ＳＯＩ半導体構造を提案する。
【００１４】
図２は、本発明の技術が実施された半導体ウェハ２００の少なくとも一部分の断面図を示す。このウェハ２００は一般に、（たとえば、＜１００＞または＜１１１＞結晶方位の）単結晶シリコンで形成され、これだけに限らないが、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）等も使用することができる基板２０２を備える。そして、この基板を、不純物すなわちドーパントの添加によって改変して、材料の導電性（たとえば、ｎ型またはｐ型）を変更させることが好ましい。本発明の好ましい実施形態では、基板２０２はｐ導電型であり、したがってｐ＋基板ということができる。ｐ＋基板は、たとえば拡散工程または注入工程によりｐ型不純物すなわちドーパント（たとえば、ホウ素）を所望の濃度（たとえば、約５×１０１８から約５×１０１９原子／立方センチメートル）で基板に添加することによって形成し、材料の導電性を望むように変化させることができる。
【００１５】
ウェハ２００はさらに、基板２０２の少なくとも一部分上に形成された絶縁層２０４を備える。この絶縁層２０４は、たとえば、酸化物（たとえば、二酸化ケイ素）、窒化物（たとえば、窒化ケイ素）、または別の絶縁材料を含むことができる。絶縁層２０４は、たとえば、従来の酸化物成長または堆積プロセスを使用して、所望の厚さ（たとえば、約０．４ミクロンから約２ミクロン）に形成することができるが、当業者なら分かるように別の絶縁基板形成方法を使用することもできる。絶縁基板２０４の少なくとも一部分上にエピタキシャル層２０６を形成することが好ましい。選択したタイプの不純物（たとえば、ホウ素、リン、ヒ素等）をこのエピタキシャル層中にもたらすことにより、エピタキシャル層の抵抗率を望みのように改変することができる。エピタキシャル層の厚さは、通常約４から６マイクロメートルであるが、本発明は、エピタキシャル層のどんな特定の厚さにも限定されるものではない。エピタキシャル層は、通常シリコンを含むので、ウェハ２００の構成はＳＯＩ構造ということができる。
【００１６】
本発明の好ましい実施形態では、エピタキシャル層２０６をｎ型不純物（たとえば、ヒ素またはリン）でドープする。エピタキシャル層２０６のドープ濃度は、通常約１０１６〜約１０１７原子／平方メートルである従来のエピタキシャル層またはＬＤＤ領域のドープ濃度に比べてかなり高い濃度（たとえば、約２×１０１６〜約２×１０１７原子／平方センチメートル）であることが好ましい。すなわち、エピタキシャル層２０６のドープ濃度は従来のＬＤＤ領域のドープ濃度にほぼ一致する。エピタキシャル層２０６のドープ濃度をこのようにしてかなり増大させることにより、エピタキシャル層２０６はＬＤＭＯＳデバイスのＬＤＤ領域として働き、したがってＬＤＤの追加注入工程および駆動工程の必要性をなくすことができる。
【００１７】
本発明の代替形態では、ウェハ・ボンディング法を用いて、ＳＯＩ構造を使用することができる。当業者ならわかるように、一般に、ウェハ・ボンディング法では、ｐ型基板を備える第１のウェハとｎ型基板を備える第２のウェハを設ける。好ましくは、次いで酸化物または窒化物（たとえば、二酸化ケイ素、窒化ケイ素）を含む絶縁層を、第１および／または第２ウェハの上面に（たとえば、成長し、または堆積して）形成する。各ウェハは絶縁層を含むことができるが、当然のことながら、ウェハの一方の上にのみ絶縁層を形成する必要がある。次いで、第２基板を裏返して２枚のウェハをそれぞれの絶縁層で結合させて、第１ウェハのｐ型基板が基板２０２を形成し、第２ウェハのｎ型基板が図２に示すＳＯＩ構造のエピタキシャル層２０６を形成するようにする。
【００１８】
このエピタキシャル層を、比較的薄く（たとえば、約０．５ミクロン）形成する場合は、絶縁層２０４は、たとえば、酸素注入分離（ＳＩＭＯＸ）法を使用して、埋め込み絶縁層として形成することができる。ＳＩＭＯＸプロセス中、基板２０２上に絶縁層２０４を形成し、絶縁層の上にエピタキシャル層を形成するのではなく、たとえば、従来のエピタキシ法の使用などによって基板２０２の少なくとも一部分上に、エピタキシャル層２０６を直接形成する。次いで、エピタキシャル層２０６を貫通して酸素イオンまたは窒素イオンを注入して、シリコンウェハ内に層を形成する。高温（約１０００℃の温度）炉によって、（例えば、二酸化ケイ素または窒化ケイ素を含む）埋め込み絶縁層２０４の形成が完了し、図２に示すＳＯＩウェハ構造が形成される。
【００１９】
「ウェハ」という用語は、しばしば「シリコン本体」という用語とほとんど同義に使用される。というのは、シリコンは、通常ウェハを含む半導体材料として使用されるからである。本発明は、ここでは半導体ウェハの一部分を使用して説明されているが、当然のことながら、「ウェハ」という用語は、複数ダイ・ウェハ、単一ダイ・ウェハ、または半導体構造をその上に形成することができる半導体材料の他のどんな構成を含んでもよい。
【００２０】
図３は、本発明の例示的な実施形態に従ってＳＯＩウェハ３００上に形成された例示的なＬＤＭＯＳデバイスの少なくとも一部分を示す。このＳＯＩウェハ３００は、前に図２に関して説明したＳＯＩウェハ２００の形成と同じ方法で形成してもよいが、別のＳＯＩ構造も、同様に使用できる。具体的には、ウェハ３００は、単結晶シリコンにたとえば所望の濃度（たとえば、約５×１０１８から約５×１０１９原子／立方センチメートル）のｐ型不純物すなわちドーパント（たとえば、ホウ素）を高濃度にドープすることによって形成することができる基板３０２を備えることが好ましい。たとえば、酸化物（たとえば、二酸化ケイ素）を含む第１絶縁層３０４を、基板３０２の少なくとも一部分上に形成する。基板３０２の導電型と反対の導電型のエピタキシャル層３０６を、第１絶縁層３０４の少なくとも一部分上に形成する。本発明の好ましい実施形態では、エピタキシャル層３０６を、所望の濃度（たとえば、約１０１７から約１０１８原子／立方センチメートル）のｎ型不純物すなわちドーパント（たとえば、ヒ素またはリン）でドープする。
【００２１】
エピタキシャル層３０６の特性（たとえば、厚さ、ドープ・レベル等）は、デバイスの電流密度および／または電力損に影響を及ぼすことがある。たとえば、エピタキシャル層３０６の厚さは、デバイスの熱損を補償するように調節できる。すなわち、エピタキシャル層３０６の厚さが増加するにつれ、デバイス内の熱を放射させる能力は高まる。さらに、エピタキシャル層３０６内のドープ濃度を増加させることによって、デバイスの破壊電圧をそれほど低下させずにデバイスに関連するオン抵抗ＲＤＳを有益に低下させることができる。ＬＤＭＯＳデバイスに関連する相互コンダクタンスはＯＮ抵抗に反比例するので、デバイスのオン抵抗を低下させると相互コンダクタンスが有益に増加し、それによってデバイスの高周波性能が向上する。
【００２２】
例示的なＬＤＭＯＳデバイスはさらに、注入法または堆積法などによってウェハ３００のエピタキシャル層３０６内に形成されたソース領域３１０およびドレイン領域３１４を備える。これらのソース領域３１０およびドレイン領域３１４は、たとえば注入法によって、既知の濃度レベルの不純物（たとえば、ホウ素、リン、ヒ素、等）をドープして、材料の導電性を望むように選択的に変化させることが好ましい。ソース領域３１０およびドレイン領域３１４は、基板３０２の導電型と反対の導電型を有することが好ましい。本発明の好ましい実施形態では、ソース領域３１０およびドレイン領域３１４は、ｎ導電型である。
【００２３】
簡単なＭＯＳデバイスの場合は、ＭＯＳデバイスが本来対称であり、したがって二方向性であるので、当然のことながら、ＭＯＳデバイス内におけるソースとドレインの名称の割り当ては本質的に任意である。したがって、ソース領域およびドレイン領域は、一般にそれぞれ第１および第２ソース／ドレイン領域と呼ばれるが、この状況で「ソース／ドレイン」はソース領域またはドレイン領域を意味する。ＬＤＭＯＳデバイスでは、一般に二方向性ではなく、このようなソースおよびドレインの名称は任意に割り当てることができない。
【００２４】
本体領域３０８およびドリフト領域は、ＬＤＤ領域３１２を備えることができるが、例示的ＬＯＭＯＳデバイスの上面に近接し、シリコンのエピタキシャル層３０６および第２絶縁層３２４の界面直下に形成される。この第２絶縁層は、好ましい実施形態では酸化物（たとえば、二酸化ケイ素（ＳｉＯ２）等）で形成されるが、他の適切な絶縁材料（たとえば、窒化ケイ素）を使用してもよい。エピタキシャル層３０６は、しばしばシリコンを含むので、エピタキシャル層３０６と第２絶縁層３２４の界面は、シリコン／酸化物界面と呼ぶことができる。本体領域３０８は、少なくとも一部はソース領域３１０の下にソース領域３１０に隣接して形成されており、他方、ＬＤＤ領域３１２はドレイン領域３１４から本体領域に向かって横に延びている。本体領域３０８は、基板と同じ導電型、好ましくはｐ型の材料で例示的なＬＤＭＯＳデバイス内に形成することができ、したがってｐ本体と呼ぶことができる。ＬＤＤ領域は、ソースおよびドレイン領域と同じ導電型、好ましくはｎ型の材料で形成することができるが、ＬＤＤ領域の相対ドープ濃度は、一般にソースおよびドレイン領域に比べて低い。
【００２５】
例示的なＬＤＭＯＳデバイスはさらに、本体領域３０８の少なくとも一部分の上、ウェハ３００のシリコン／酸化物界面に隣接して形成されたゲート３２０を備える。このゲートは、たとえば、ポリシリコン材料を含むことができるが、別の適切な材料（たとえば、金属）も同様に使用することができる。ゲート３２０は、第２絶縁層３２４によってウェハの活性領域から電気的に分離されている。ゲート３２０の下の絶縁層は好ましくは酸化物（たとえば、二酸化ケイ素）を含むので、絶縁層３２４のゲート３２０の下の部分は本明細書でゲート酸化物と呼ぶことがある。
【００２６】
遮蔽電極３２２は、本明細書でダミー・ゲートと呼ぶことがあり、好ましくは、例示的なＬＤＭＯＳデバイスのゲート３２０とドレイン領域３１４の間に形成される。このダミー・ゲート３２２は、たとえば、ポリシリコンを含むことができ、ゲート３２０から横に間隔を置いて設置され、ゲートに対して実質的に重なっていないことが好ましい。例示的なＬＤＭＯＳデバイス内のダミー・ゲート３２２を使用する場合は、図示しないが、たとえば、ダミー・ゲートとソース領域の間に導電層（たとえば、アルミニウム、金等）を形成することによりダミー・ゲートをソース領域３１０と電気的に接続する（たとえば、固定する）ことが好ましい。ゲート３２０と同様、ダミー・ゲート３２２もウェハ３００の活性領域から電気的に分離する第２絶縁層３２４上に形成することが好ましい。
【００２７】
ダミー・ゲート３２２は、同じ処理工程中でゲート３２０と同時に形成することができる。このようにしてダミー・ゲート３２２をゲート３２０と自己整合させることが好ましい。第２絶縁層（たとえば、二酸化ケイ素）３２４の厚さは、ゲート３２０の下およびダミー・ゲート３２２の下でほぼ同じにすることができる。したがって、ゲート３２０と同じく、ダミー・ゲート３２２は、ウェハ３００のシリコン／酸化物界面に相対的に近接（たとえば、２００ナノ・メートル（ｎｍ））して形成されることが好ましい。しかし、当然のことながら、第２絶縁層３２４の、ゲート３２０下の相対厚さとダミー・ゲート３２２下の相対厚さは、同じである必要はない。さらに、ダミー・ゲート３２２の寸法および形状はゲート３２０とほぼ同じであるが、ゲートおよび／またはダミー・ゲートの構成は、図示したとおりの寸法および形状に限定されず、当業者なら分かるように、別の構成でもよい。
【００２８】
ダミー・ゲート３２２は、ゲート３２０の隅部の近傍のシリコン／酸化物界面に近接した所でのホットキャリア注入（ＨＣＩ）効果を有益に減少させる。本発明と共に使用するのに適したダミー・ゲートは、たとえば、参照により本明細書に組み込まれる、２００３年７月１５日出願の、「Ｓｈｉｅｌｄｉｎｇ  Ｓｔｒｕｃｔｕｒｅ  ｆｏｒ  Ｕｓｅ  ｉｎ  ａ  Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅ」という名称の関連米国特許出願第１０／６２３，９８３号に見出すことができる。ダミー・ゲート３２２は、基板３０２とほぼ同じ電位に結合されているので、ダミー・ゲートと基板は、それぞれ第２絶縁基板３２４および第１絶縁基板３０４を貫通する電気的遮蔽領域として有効に働き、したがって表面電界減少効果（ＲＥＳＵＲＦ）として知られる現象を利用する。ドリフト領域を適当なドーピング・プロファイルで拡散させ、かつ／またはドリフト領域の厚さを調節して、本体領域３０８とソース領域３１０の間、および本体領域と基板３０２の間の逆バイアス接合がチャージ・キャリアのドリフト領域全体を空乏化させるように、例示的なＬＤＭＯＳデバイスを構成することができる。この条件では、一般に、早期の電子なだれ降伏をもたらすかもしれないキャリアのイオン化を開始するはずの電界のピークをほぼなくすことにより、少なくとも一態様において、デバイスに関連する破壊電圧を効果的に最大にする比較的均一な電界が作り出される。本発明の構造は、前記のように、２つの電界遮蔽領域を設けることにより、デバイス内のＲＥＳＵＲＦ現象の効果を本質的に２倍にする。したがって、この現象を、本明細書ではダブルＲＥＳＵＲＦ効果と呼ぶことがある。
【００２９】
ソース接点３１６およびドレイン接点３１８は、それぞれソース領域３１０およびドレイン領域３１４に電気接続をもたらすために、たとえば、従来のフォトリソグラフィ・パターニングおよびエッチングなどにより、ウェハ３００の上面に形成することができる。これらのソース接点およびドレイン接点は、たとえば、アルミニウムまたは金などの金属を含むことができる。ゲート接点（図示せず）も、ゲート３２０に電気接続をもたらすために、ウェハ３００の上面または別の位置に形成することができる。ソース接点３１６とゲート３２０の間の距離が、かなり大きい（たとえば、約数マイクロメートル以上の）場合は、例示的なＬＤＭＯＳデバイスはさらに、従来使用されてきたような、ウェハ３００の上面に近接して形成され、本体領域３０８からドレイン領域３１４と反対の方向に横に延びるソース領域３１０の導電型と反対の導電型のエンハンスメント領域（図示せず）を備えることもできる。
【００３０】
本発明の重要な一態様は、ソース接点３１６の独創的な形成方法にある。この図から明らかなように、第２絶縁層３２４、エピタキシャル層３０６、および第１絶縁層３０４を貫通してトレンチを形成して、基板３０２を少なくとも部分的に露出させることにより、ソース接点３１６を設けることができる。次に、たとえば金やアルミニウムなどの導電材料でトレンチを充填する。したがって、ソース接点３１６自体が有利にエピタキシャル層３０６、基板３０２、およびソース領域３１０の間に低抵抗の電気接続を提供する。追加の利益として、ソース接点３１６は、エピタキシャル層３０６、基板３０２、およびソース領域３１０を有効に一緒に短絡させることにより、ＬＤＭＯＳデバイスに関連する寄生的ｎｐｎバイポーラ・トランジスタ（図示せず）のトリガを妨げる。寄生的ｎｐｎトランジスタが形成され、ｐ型基板３０２は寄生的トランジスタのベースとして働き、ｎ型エピタキシャル層３０６はコレクタとして働き、ｎ型ソース３１０はエミッタとして働く。
【００３１】
図４から図６は、本発明の一実施形態に従って図３に示した例示的なＬＤＭＯＳデバイスを形成するのに使用することができる１つの例示的な方法の諸工程を示している。この例示的な方法は、従来のＣＭＯＳ互換の半導体製造技法の状況で説明する。本発明は、この、または任意の特定の、デバイスの製造方法に限定されないことを理解されたい。さらに、上述のように図に示した様々な層および／または領域は、原寸に比例して示していないことがあり、一般に使用されるある種の半導体層は、説明し易くするために省略していることがある。
【００３２】
図４は、本発明の技術を実施することができる１枚の例示的なウェハ４００の少なくとも一部分の断面を示す。この例示的なウェハ４００では、図２に示したＳＯＩと同じ方法で作製することができ、基板４０２、基板の少なくとも一部分上に形成された第１絶縁層４０４、および第１絶縁層４０４の少なくとも一部分上に形成されたエピタキシャル層４０６を備えるＳＯＩ構造を使用する。基板４０２は、高い不純物濃度（たとえば、約５×１０１８〜約５×１０１９原子／平方センチメートル）のｐ型基板が好ましいが、代わりにｎ＋型基板を使用してもよい。この第１絶縁層４０４は、所望の厚さ（たとえば、従来の０．３５マイクロメートルのＣＭＯＳの場合は約０．４マイクロメートル〜約２マイクロメートル）の酸化物（たとえば、二酸化ケイ素）を含むことが好ましいが、別の絶縁材料（たとえば、窒化ケイ素）および厚さを使用することもできる。このエピタキシャル層４０６は、従来のエピタキシャル層またはＬＤＤ領域に比べてかなり高い不純物ドープ濃度（たとえば、約２×１０１６から約２×１０１７原子／平方センチメートル）のｎ型シリコンを含むことが好ましい。
【００３３】
たとえば、ディープ拡散工程または注入工程を使用して、エピタキシャル層４０６内にｐ本体領域４２２を形成することができる。拡散工程中では、既知の濃度レベルのｐ型不純物（たとえば、ホウ素）４１４を使用することが好ましい。本体領域４２２の少なくとも一部は例示的なＬＤＭＯＳデバイスの本体領域を形成する。たとえば、拡散法または注入法により、ＬＤＤ領域４２４をエピタキシャル層内に形成することもできる。この拡散工程中では、既知のレベルのｎ型不純物（たとえば、リンまたはヒ素）４１６を使用することが好ましい。このＬＤＤ領域４２４は、ウェハ４００の上面に近接して形成され、ｐ本体領域４２２から横に間隔を置いて設置されている。エピタキシャル層４０６は、少なくとも従来のＬＤＭＯＳデバイスに比べてより高濃度でドープされているので、従来なされていたような第２ＬＤＤの拡散工程または注入工程は省略することができる。
【００３４】
ゲート４１０が、酸化物（たとえば、二酸化ケイ素）を含むことができる第２絶縁層４０８の上面に形成される。このゲート４１０は、たとえば、化学的気相成長法（ＣＶＤ）を使用して薄い（たとえば、約３００〜４００オングストローム）絶縁層４０８の上に形成される多結晶シリコン（ポリシリコン）から作製することができる。ゲート４１０の下の第２絶縁層４０８は、しばしばゲート酸化膜といわれる。このポリシリコン層は、一般に、当業者なら分かるように、たとえば、従来のフォトリソグラフィ法とその後のエッチング工程（たとえば、ドライ・エッチング）を使用してパターン化されてゲート３０８を形成する。第２絶縁層４０８の少なくとも一部分上にダミー・ゲート４１２を作製してもよい。このダミー・ゲート４１２を使用する場合は、ダミー・ゲートはゲート４１０からｐ本体領域４２２と反対方向に間隔を置いて設置され、ゲートと重ならないことが好ましい。ゲート４１０と同様にダミー・ゲート４１２も、ポリシリコン材料を含んでよい。
【００３５】
ソース領域４１８がｐ本体領域４２２内に形成され、ドレイン領域４２０がＬＤＤ領域４２４内に形成される。これらのソース領域４１８およびドレイン領域４２０は、たとえば、既知の濃度レベルのｎ型不純物（たとえば、ヒ素またはリン）をデバイスのそれぞれの領域４２２、４２４に拡散または注入することによって形成することができる。ソース領域４１８は、好ましくはゲート４１０の周辺端を使用して少なくとも部分的にソース領域を画定し、これによってソース領域がゲートと自己整合すると考えることができる。
【００３６】
図５は、第２絶縁層４０８、ソース領域４１８、エピタキシャル層４０６、および第１絶縁層４０４を貫通し、基板４０２を少なくとも部分的に露出させる、少なくとも１つのソース接点開口４２６の形成を示す。同様に、少なくとも１つのドレイン接点開口４２８が、ＬＤＤ領域４２４、ドレイン領域４２０、およびエピタキシャル層４０６を貫通して形成され、第１絶縁層４０４で止まっている。これらの接点開口４２６、４２８は、たとえば、従来のフォトグラフィ法とそれに続くエッチング工程を使用して第２絶縁層４０８を選択的にパターン化してシャロー・トレンチとして形成することができる。
【００３７】
フォトリソグラフィ・パターン化プロセス中、まずウェハ４００の上面にフォトレジストの層（図示せず）を堆積させて、後続のエッチング法で第２絶縁層４０８が除去されないようにする。次いで、開口４２６が形成されるウェハの領域でフォトレジストを除去可能にするようにフォトレジストを（たとえば、紫外線で）露光する。たとえば、異方性ドライエッチングを含むエッチング法では、第１絶縁層４０４はエッチ・ストップとして使われるのが好ましい。同様に、接点開口形成に、たとえば、それだけには限らないが、反応性イオン・エッチング（ＲＩＥ）、ウェット・エッチングなど別のエッチング法を使用することもできる。次いで、ソース領域の開口４２６をフォトレジストによって露出させ、第１絶縁層４０４を形成する開口の底面の酸化物を除去し、それによって基板４０２が露出される。当然のことながら、接点開口４２６、４２８は、たとえば、従来のｖ溝法など別の方法で形成してもよい。
【００３８】
トレンチ４２６、４２８の１つまたは複数の側壁および底面壁上に残存した有機材料は、たとえば、エッチング法（たとえば、ドライ・エッチング、またはウェット・エッチング）を使用して除去することが好ましい。このようにすると、エピタキシャル層４０６は、トレンチ４２６の側壁４３２の少なくとも一部分を通して露出される。同様にソース領域４１８および基板４０２は、それぞれトレンチ４２６の側壁４３０および底面４３４を通して少なくとも部分的に露出される。ドレイン領域４２０は、トレンチ４２８の側壁４３６を通して少なくとも部分的に露出される。
【００３９】
図６は、ＬＤＭＯＳデバイスのソース接点およびドレイン接点の例示的な形成方法を示す。図示していないが、トレンチを実質的にライニングするためにそれぞれのトレンチの側壁上および底面壁上にシリサイド層を形成することが好ましい。シリサイド層は、たとえば堆積法（たとえば、ＣＶＤ）を使用して堆積することができるが、当業者なら分かるように別の技法を使用してもよい。ソース接点開口については、図５に示すように、シリサイド層は、通常シリコンを含む、基板４０２、エピタキシャル層４０６、およびソース領域４１８とソース接点開口４２６内に堆積された導電材料４３８の間の低抵抗電気接続を容易にする。同様に、ドレイン接点開口については、図５に示すように、シリサイド層は、ドレイン領域４２０とドレイン接点開口４２８内に堆積された導電材料４４０の間の低抵抗電気接続も容易にする。シリサイド層の特性により、シリサイド層は、シリコンと、また金属（たとえば、金、アルミニウムなど）でもよい導電材料とボンドを形成することができる。開口を実質的に充填し、それによってそれぞれソース接点およびドレイン接点を形成するために、導電材料４３８、４４０を対応する接点開口に堆積する。
【００４０】
前記で説明したように、本発明の１つの重要な態様は、ソース接点４３８が基板４０２、ソース領域４１８、およびエピタキシャル層４０６の間に局所的な低抵抗の電気接続をもたらし、それによってｐ基板４０２とｎエピタキシャル層４０６の間のｐｎ接合およびｐ基板とｎソース領域４１８の間のｐｎ接合によって生成される寄生的バイポーラｎｐｎトランジスタのトリガを効果的に妨げることである。さらに、この局所的な接続は、ドレインおよびソース領域に近接した第１絶縁層の連続性をほとんど乱さずに第１絶縁層４０４を貫通して作製される。その結果、ドレイン領域４２０に近接したエピタキシャル層４０６で基板４０２に直接接触する部分はほとんどないので、少なくともドレイン領域に近接したエピタキシャル層４０６の部分はより高濃度にドープすることができ、したがって追加的なＬＤＤ領域およびこのようなＬＤＤ領域を形成するのに必要な対応する方法工程が不要になる。
【００４１】
本明細書で説明した、部分ＳＯＩ内に半導体デバイスを形成する技術を使用して、デバイスに関連する破壊電圧をそれほど低下させず、かつデバイスの製造コストをそれほど増加させずに、デバイスのオン抵抗を有利に低下させることができる。本発明の追加の利点は、それだけには限らないが、他の能動部品および／または受動部品と容易に一体化でき、たとえば集積ＲＦ増幅器をもたらし、その結果、デバイスのドレイン−ソース（出力）容量をかなり低下させ、特に（たとえば、約２００℃より高い）高温でドレイン・リーク電流を低下させ、ソースの寄生的特性、特にソース抵抗を低下させ、ドレイン−ソース出力容量の電圧依存性を減少させてデバイスの線形性を向上させる。出力容量の値も電圧依存性も、本明細書で説明した本発明の方法を使用してかなり低下させ、それによって、高周波特性、線形性、および／またはデバイスの効率を向上させることができる。
【００４２】
本明細書では、本発明の例示的な実施形態を添付図面を参照して説明してきたが、本発明は、これらのとおりの実施形態に限定されず、添付の特許請求の範囲から逸脱することなく様々な他の変形、変更が、当業者によってそれに加えられることは理解されよう。
【図面の簡単な説明】
【００４３】
【図１】本発明の技法を実施することができるＬＤＭＯＳの少なくとも一部分を示す断面図である。
【図２】本発明の技法を実施することができるＳＯＩウェハの少なくとも一部分を示す断面図である。
【図３】本発明の例示的な実施形態に従って形成された例示的なＬＤＭＯＳの少なくとも一部分を示す断面図である。
【図４】本発明の例示的な実施形態に従って、例示的なＭＯＳデバイスを形成するのに使用することができる半導体製造方法の諸工程を示す断面図である。
【図５】本発明の例示的な実施形態に従って、例示的なＭＯＳデバイスを形成するのに使用することができる半導体製造方法の諸工程を示す断面図である。
【図６】本発明の例示的な実施形態に従って、例示的なＭＯＳデバイスを形成するのに使用することができる半導体製造方法の諸工程を示す断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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