(57)【要約】【課題】レベル変換回路の工程数を低減して、任意の論理レベルの入力信号のレベル変換を行なうことのできるレベル変換回路を実現する。【解決手段】出力ノード（２）を駆動するＮチャネルドライブトランジスタ（６）のゲート（９）を、容量素子（８）を介して入力信号ＩＮに従って駆動する。このドライブトランジスタ（６）のソースノード（４）の電圧を出力信号として出力ノードに出力することにより、このソースノード電圧（−ＶＬ）よりも高い電圧（ＶＤＤおよびＧＮＤ）を有する入力信号ＩＮのローレベルの電圧のレベル変換を行なうことができる。【選択図】        図１
2005012356.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源と第２の電源とを有し、前記第１および第２の電源の電圧の差よりも小さな振幅を有する入力信号を前記第１および第２の電源の電圧に対応する電圧レベルの間で変化する信号に変換するレベル変換回路であって、
出力ノードと前記第１の電源との間に結合される第１の絶縁ゲート型電界効果トランジスタ、
前記入力信号を受けるノードと前記第１の絶縁ゲート型電界効果トランジスタのゲートとの間に結合される第１の容量素子、
前記第１の絶縁ゲート型電界効果トランジスタのゲートと前記第１の電源との間に結合される第１の電流駆動素子、および
前記第２の電源と前記出力ノードとの間に結合される第２の電流駆動素子を備える、レベル変換回路。
【請求項２】
前記第１の電源は、前記第２の電源の電圧よりも低い電圧を供給し、前記入力信号は、前記第１の電源の電圧よりも高い電圧レベルを有し、前記第１の絶縁ゲート型電界効果トランジスタはＮチャネル絶縁ゲート型電界効果トランジスタである、請求項１記載のレベル変換回路。
【請求項３】
前記入力信号のローレベルは、接地電圧レベルである、請求項２記載のレベル変換回路。
【請求項４】
前記第１の電源は、前記第２の電源よりも高い電圧を供給し、前記入力信号は、前記第１の電源の電圧よりも低い電圧レベルを有し、
前記第１の絶縁ゲート型電界効果トランジスタは、Ｐチャネル絶縁ゲート型電界効果トランジスタである、請求項１記載のレベル変換回路。
【請求項５】
前記第１の電流駆動素子は、電流制限素子である、請求項１記載のレベル変換回路。
【請求項６】
前記第１の電流駆動素子は、前記第１の電源と前記第１の絶縁ゲート型電界効果トランジスタのゲートとの間に結合され、かつそのゲートが前記出力ノードに結合される前記第１の絶縁ゲート型電界効果トランジスタと同一導電型の第２の絶縁ゲート型電界効果トランジスタを備える、請求項１記載のレベル変換回路。
【請求項７】
前記第２の絶縁ゲート型電界効果トランジスタと並列に接続される電流制限素子をさらに備える、請求項６記載のレベル変換回路。
【請求項８】
リセット信号に応答して前記第１の絶縁ゲート型電界効果トランジスタのゲートと前記第１の電源とを短絡する、前記第１の絶縁ゲート型電界効果トランジスタと同一導電型の第２の絶縁ゲート型電界効果トランジスタをさらに備える、請求項６記載のレベル変換回路。
【請求項９】
前記第２の電流駆動素子は、電流制限素子である、請求項１記載のレベル変換回路。
【請求項１０】
前記第２の電流駆動素子は、
前記第２の電源と前記出力ノードとの間に結合される、前記第１の絶縁ゲート型電界効果トランジスタと同一導電型の第２の絶縁ゲート型電界効果トランジスタと、
前記第２の電源と前記第２の絶縁ゲート型電界効果トランジスタのゲートとの間に結合されかつ前記第２の電源から順方向にダイオード接続される、前記第１の絶縁ゲート型電界効果トランジスタと同一導電型の第３の絶縁ゲート型電界効果トランジスタと、
前記出力ノードと前記第２の絶縁ゲート型電界効果トランジスタのゲートとの間に接続される第２の容量素子とを備え、前記出力ノードにレベル変換後の信号が生成される、請求項１記載のレベル変換回路。
【請求項１１】
前記第２の電流駆動素子は、
前記第２の電源と前記出力ノードとの間に結合される、前記第１の絶縁ゲート型電界効果トランジスタと同一導電型の第２の絶縁ゲート型電界効果トランジスタと、
前記第２の電源と前記第２の絶縁ゲート型電界効果トランジスタのゲートとの間に結合されかつ前記第２の電源から順方向にダイオード接続される、前記第１の絶縁ゲート型電界効果トランジスタと同一導電型の第３の絶縁ゲート型電界効果トランジスタと、
前記出力ノードと前記第２の絶縁ゲート型電界効果トランジスタのゲートとの間に接続される第２の容量素子とを備え、
前記レベル変換回路は、さらに、
前記第２の電源と最終出力ノードとの間に結合されかつそのゲートが前記第２の絶縁ゲート型電界効果トランジスタのゲートに接続される、前記第１の絶縁ゲート型電界効果トランジスタと同一導電型の第４の絶縁ゲート型電界効果トランジスタと、
前記最終出力ノードと前記第１の電源との間に結合されかつそのゲートが前記第１の絶縁ゲート型電界効果トランジスタのゲートに接続される、前記第１の絶縁ゲート型電界効果トランジスタと同一導電型の第５の絶縁ゲート型電界効果トランジスタとを備え、前記最終出力ノードからレベル変換後の信号が出力される、請求項１記載のレベル変換回路。
【請求項１２】
前記第２の電流駆動素子は、
前記第２の電源と前記出力ノードとの間に結合される、前記第１の絶縁ゲート型電界効果トランジスタと同一導電型の第２の絶縁ゲート型電界効果トランジスタと、
前記第２の電源と前記第２の絶縁ゲート型電界効果トランジスタのゲートとの間に結合されかつ前記第２の電源から順方向にダイオード接続される、前記第１の絶縁ゲート型電界効果トランジスタと同一導電型の第３の絶縁ゲート型電界効果トランジスタと、
前記出力ノードと前記第２の絶縁ゲート型電界効果トランジスタのゲートとの間に接続される第２の容量素子とを備え、
前記レベル変換回路は、さらに、
前記出力ノードの信号と前記第１の絶縁ゲート型電界効果トランジスタのゲートの信号とに従って第１の内部ノードを駆動する、前記第１の絶縁ゲート型電界効果トランジスタと同一導電型の絶縁ゲート型電界効果トランジスタで構成されるプッシュプル段と、
前記第１の内部ノードの信号に従って第２の内部ノードを駆動する前記第１の絶縁ゲート型電界効果トランジスタと同一導電型の絶縁ゲート型電界効果トランジスタで構成される内部駆動段と、
少なくとも前記出力ノードの信号と前記第１および第２の内部ノードの信号とに従って最終出力ノードを駆動してレベル変換後の信号を出力する、前記第１の絶縁ゲート型電界効果トランジスタと同一導電型の絶縁ゲート型電界効果トランジスタで構成される最終出力段をさらに備える、請求項１記載のレベル変換回路。
【請求項１３】
前記プッシュプル段は、
前記第１の内部ノードとの間に結合され、そのゲートが前記第１の絶縁ゲート型電界効果トランジスタのゲートに結合される、前記第１の絶縁ゲート型電界効果トランジスタと同一導電型の第４の絶縁ゲート型電界効果トランジスタと、
前記第２の電源と前記第１の内部ノードとの間に結合されかつそのゲートが前記出力ノードに接続される、前記第１の絶縁ゲート型電界効果トランジスタと同一導電型の第５の絶縁ゲート型電界効果トランジスタを備える、請求項１２記載のレベル変換回路。
【請求項１４】
前記内部駆動段は、
前記第２の内部ノードと前記第１の電源との間に結合されかつそのゲートが前記第１の内部ノードに結合される、前記第１の絶縁ゲート型電界効果トランジスタと同一導電型の第４の絶縁ゲート型電界効果トランジスタと、
前記第２の電源と前記第２の内部ノードとの間に結合される、前記第１の絶縁ゲート型電界効果トランジスタと同一導電型の第５の絶縁ゲート型電界効果トランジスタと、
前記第２の電源と前記第５の絶縁ゲート型電界効果トランジスタのゲートとの間に接続されかつ前記第２の電源から順方向にダイオード接続される、前記第１の絶縁ゲート型電界効果トランジスタと同一導電型の第６の絶縁ゲート型電界効果トランジスタと、
前記第２の内部ノードと前記第５の絶縁ゲート型電界効果トランジスタのゲートとの間に接続される第２の容量素子とを備える、請求項１２記載のレベル変換回路。
【請求項１５】
前記最終出力段は、
第３の内部ノードと前記第１の電源との間に結合されかつそのゲートが前記最終出力ノードに結合される、前記第１の絶縁ゲート型電界効果トランジスタと同一導電型の第４の絶縁ゲート型電界効果トランジスタと、
第４の内部ノードと前記第１の電源との間に結合されかつそのゲートが第３の内部ノードに接続される、前記第１の絶縁ゲート型電界効果トランジスタと同一導電型の第６の絶縁ゲート型電界効果トランジスタと、
前記第４の内部ノードと前記第２の電源との間に結合されかつそのゲートが第５の内部ノードに接続される、前記第１の絶縁ゲート型電界効果トランジスタと同一導電型の第７の絶縁ゲート型電界効果トランジスタと、
前記第４の内部ノードと第５の内部ノードとの間に接続される第３の容量素子と、
前記第５の内部ノードと前記第１の電源との間に結合されかつそのゲートが前記第１の内部ノードに接続される、前記第１の絶縁ゲート型電界効果トランジスタと同一導電型の第８の絶縁ゲート型電界効果トランジスタと、
前記第５の内部ノードと前記第２の電源との間に結合されかつそのゲートが前記第２の内部ノードに接続される、前記第１の絶縁ゲート型電界効果トランジスタと同一導電型の第９の絶縁ゲート型電界効果トランジスタと、
前記最終出力ノードと前記第１の電源との間に結合されかつそのゲートが前記第１の内部ノードに接続される、前記第１の絶縁ゲート型電界効果トランジスタと同一導電型の第１０の絶縁ゲート型電界効果トランジスタと、
前記最終出力ノードと前記第２の電源との間に結合されかつそのゲートが前記第５の内部ノードに接続される、前記第１の絶縁ゲート型電界効果トランジスタと同一導電型の第１１の絶縁ゲート型電界効果トランジスタとを備える、請求項１２記載のレベル変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、信号の振幅を変換するためのレベル変換回路に関し、特に、１種類の導電型の絶縁ゲート型電界効果トランジスタを用いるレベル変換回路に関する。
【０００２】
【従来の技術】
半導体装置においては、ＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）とＮチャネルＭＯＳトランジスタとで構成されるＣＭＯＳ回路が広く用いられる。このＣＭＯＳ回路においては、ＭＯＳトランジスタのしきい値電圧の特性から、Ｈレベル（論理ハイレベル）の信号出力時には、ＰチャネルＭＯＳトランジスタを導通させ、Ｌレベル（論理ローレベル）の信号の出力時には、ＮチャネルＭＯＳトランジスタを導通させるのが一般的である。ＣＭＯＳ回路は、その出力信号の変化時において充放電電流が流れるものの、出力信号の安定時には電流は流れないため、消費電力を低減することができる。
【０００３】
また、半導体装置内においては、電源電圧および接地電圧と異なる電圧レベルの内部電圧が用いられることがある。内部電圧が、電源電圧よりも高いまたは接地電圧よりも低い場合には、電源電圧および接地電圧の間で変化する信号を、内部電圧および接地電圧の間または電源電圧および内部電圧の間または第１および第２の内部電圧の間で変化する信号に変換するレベル変換回路が必要となる。
【０００４】
このようなレベル変換回路をＣＭＯＳ回路で構成した場合、ＰおよびＮチャネルのＭＯＳトランジスタを用いる必要があり、製造工程数が増大するため、１種類のＭＯＳトランジスタを用いてレベル変換回路を構成する例が、特許文献１（特開２００２−３２８６４３号公報）において開示されている。
【０００５】
この特許文献１に示されるレベル変換回路においては、接地電圧と電源電圧ＶＤＤ１の間で変化する信号を、接地電圧と電源電圧ＶＤＤ１よりも高い内部電圧ＶＤＤ２の間で変化する信号に変換する。この特許文献１に示されるレベル変換回路においては、ダイオード接続される負荷素子と直列に接続されかつ入力信号をゲートに受けるＮチャネルＭＯＳドライブトランジスタとで構成される入力段と、内部電圧供給ノードと接地ノードとの間に直列に接続されるＮチャネルＭＯＳトランジスタで構成されるプッシュプル出力段と、このプッシュプル出力段の出力ノードと入力段の出力ノードの間に接続される容量素子とを含む。この出力段のハイ側のＭＯＳドライブトランジスタのゲートが入力段の出力ノードに結合され、出力段のロー側ＭＯＳドライブトランジスタのゲートへ入力信号が与えられる。
【０００６】
容量素子がブートストラップ容量として利用される。いま、入力信号がローレベルであり、入力段においてドライブトランジスタがオフ状態となり、また、出力段においてロー側ドライブトランジスタがオフ状態となる状態を考える。この状態において、入力信号に従って出力段からの出力信号の電圧レベルが上昇する場合、この容量素子のブートストラップ効果により、出力段のハイ側ＭＯＳドライブトランジスタのゲート電圧を内部電圧ＶＤＤ２よりも高くして、電圧ＶＤＤ２のレベルの信号を生成する。
【０００７】
入力信号がハイレベルのときには、出力段のロー側ＭＯＳドライブトランジスタにより、出力信号を接地電圧レベルに駆動する。このとき、入力段の出力信号が、ダイオード接続された負荷ＭＯＳトランジスタとドライブトランジスタのオン抵抗により決定される電圧レベルのローレベルとなり、出力段のハイ側ＭＯＳドライブトランジスタがオフ状態となる。
【０００８】
この特許文献１は、レベル変換回路においてＮチャネルＭＯＳトランジスタのみを用いて、ＰチャネルＭＯＳトランジスタを形成する工程を不要とし、工程数を低減することを図っている。
【０００９】
【特許文献１】
特開２００２−３２８６４３号公報
【００１０】
【発明が解決しようとする課題】
この特許文献１に示されるレベル変換回路の構成においては、出力段のハイ側ＭＯＳドライブトランジスタのゲートをフローティング状態に設定し、容量素子のブートストラップ作用によりそのゲート電圧レベルを上昇させて、入力信号のハイレベル電圧ＶＤＤ１よりも高いハイレベル電圧ＶＤＤ２を有する信号を生成している。入力信号のローレベル電圧および出力信号のローレベル電圧は、ともに接地電圧である。入力段のドライブトランジスタおよび出力段のロー側ＭＯＳドライブトランジスタのゲートに共通に入力信号を与えることにより、入力信号のハイレベル電圧のレベル変換を行なうことができる。
【００１１】
しかしながら、ＮチャネルＭＯＳトランジスタを用いた場合、その出力信号のローレベル電圧を、接地電圧よりも低くすることはできない。出力段のロー側ＭＯＳトランジスタを接地ノードではなく負電圧源に結合した場合、出力段のロー側ＭＯＳドライブトランジスタのゲートが接地電圧となっても、オフ状態とならないため、出力段に貫通電流が流れ、また、出力信号のハイレベル電圧のレベルが低下する。
【００１２】
この接地電圧よりも低い負電圧レベルのローレベルの信号を生成する場合、この特許文献１の構成において電圧極性を反対とし、またＭＯＳトランジスタをＰチャネルとすることにより負電圧レベルのローレベル電圧を生成することができる。しかしながら、この場合、ハイレベル電圧は、入力信号および出力信号において同じ電源電圧レベルとなる。
【００１３】
したがって、この特許文献１の構成の場合、ＮチャネルＭＯＳトランジスタのみを用いて入力信号のローレベル電圧をそのローレベル電圧よりも低い電圧レベルに変換することはできない。同様、ＰチャネルＭＯＳトランジスタのみを用いて、入力信号のハイレベル電圧よりも高い電圧レベルのハイレベル電圧を有する出力信号を生成することはできない。
【００１４】
また、この特許文献１の構成の場合、入力信号のハイレベル電圧およびローレベル電圧両者のレベル変換を、共通の回路構成で行なうことはできない。
【００１５】
それゆえ、この発明の目的は、単一導電型のＭＯＳトランジスタを用いて、いずれの論理レベルの信号電圧をも容易にレベル変換することのできるレベル変換回路を提供することである。
【００１６】
この発明の他の目的は、ＮチャネルＭＯＳトランジスタのみを用いて、ローレベル電圧を、これより低い電圧レベルに変換することのできるレベル変換回路を提供することである。
【００１７】
この発明のさらに他の目的は、ＰチャネルＭＯＳトランジスタのみを用いて、ハイレベル電圧を、これより高い電圧レベルに変換することのできるレベル変換回路を提供することである。
【００１８】
【課題を解決するための手段】
この発明に係るレベル変換回路は、第１の電源と第２の電源とを有し、第１および第２の電源の電圧差よりも小さな振幅を有する入力信号を第１および第２の電源の電圧に対応する電圧レベルの間で変化する信号に変換するレベル変換回路であり、出力ノードと第１の電源との間に結合される第１のＭＯＳトランジスタと、入力信号を受けるノードと第１のＭＯＳトランジスタのゲートとの間に結合される第１の容量素子と、第１のＭＯＳトランジスタのゲートと第１の電源との間に結合される第１の電流駆動素子と、第２の電源と出力ノードとの間に結合される第２の電流駆動素子を含む。
【００１９】
第１のＭＯＳトランジスタのゲート電位は、容量素子の容量結合またはチャージポンプ動作により、第１の電源の電圧レベルを基準として入力信号の振幅で変化する。したがって、確実に第１のＭＯＳトランジスタを入力信号に従って導通／非導通状態に設定することができ、入力信号の第１の電源電圧に対応する論理レベルの電圧レベルを、第１の電源電圧レベルに変換することができる。
【００２０】
たとえば、第１のＭＯＳトランジスタがＮチャネルＭＯＳトランジスタであり、第１の電源電圧が負電圧の場合、この第１のＭＯＳトランジスタのゲートは、負電圧とそれより高い電圧との間で変化する。したがって、入力信号がハイレベルのときには第１のＭＯＳトランジスタが導通して出力信号が負電圧レベルとなり、入力信号がローレベルのときには、第１のＭＯＳトランジスタのゲート電位が負電圧レベルのローレベルとなって非導通状態となり、出力信号を第２の電流駆動素子によりハイレベルに設定することができる。
【００２１】
第１のＭＯＳトランジスタがＰチャネルＭＯＳトランジスタの場合、第１のＭＯＳトランジスタのゲート電位は、容量素子により、第１の電源電圧とそれより低い電圧レベルの間で変化し、入力信号に従って第１のＭＯＳトランジスタを確実に導通／非導通状態に設定することができる。入力信号がローレベルのときに、第１のＭＯＳトランジスタのゲート電位がローレベルとなって導通状態となり、出力信号として、第１の電源電圧レベルの信号が生成される。
【００２２】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従うレベル変換回路の構成を示す図である。この図１に示すレベル変換回路は、ハイレベルが電圧ＶＤＤ、ローレベルが基準電圧レベルＧＮＤの信号ＩＮを、ハイレベルが電圧ＶＤＤより高い正電圧ＶＨとローレベルが基準電圧ＧＮＤよりも低い負電圧−ＶＬの信号／ＯＵＴを生成する。電圧ＶＤＤと正電圧ＶＨは、同じ電圧レベルであってもよく、また、電圧ＶＨは、電圧ＶＤＤと異なる電圧レベルであってもよい。基準電圧ＧＮＤは、各電圧の測定基準レベルを与え、通常、接地電圧レベルである。
【００２３】
図１において、レベル変換回路は、ハイ側電源ノード３と出力ノード２の間に接続される抵抗素子５と、出力ノードと負電源ノード４の間に接続されるＮチャネルＭＯＳトランジスタ６と、信号入力ノード１とＭＯＳトランジスタ６のゲートノード９の間に接続される容量素子８と、ゲートノード９とロー側電源ノード４の間に接続される抵抗素子７を含む。
【００２４】
ハイ側電源ノード３には、正電圧ＶＨが供給され、ロー側電源ノード４には、負電圧−ＶＬが供給される。
【００２５】
抵抗素子５は、抵抗値ＲＬを有し、また、抵抗素子７は、抵抗値ＲＧを有する。これらの抵抗素子５および７は、電流駆動素子として機能する。容量素子８は、容量値Ｃｃを有する。
【００２６】
入力信号ＩＮは、電圧ＶＤＤと基準電圧ＧＮＤの間で変化する。出力ノード２に、入力信号ＩＮを反転した出力信号／ＯＵＴが生成される。
【００２７】
図２は、図１に示すレベル変換回路の動作を示す信号波形図である。以下、図２を参照して、図１に示すレベル変換回路の動作について説明する。
【００２８】
時刻ｔ０において、レベル変換回路が、定常状態であり、入力ノード１に与えられる入力信号ＩＮが、基準電圧ＧＮＤレベルであるとする。このとき、ゲートノード９が、抵抗素子７により、負電圧−ＶＬレベルに維持され、ＭＯＳトランジスタ６が、ゲートおよびソースの電圧が等しく、非導通状態にある。この状態においては、出力ノード２からの出力信号／ＯＵＴは、抵抗素子５を介してハイ側電源ノード３から充電され、正電圧ＶＨレベルにある。
【００２９】
時刻ｔ１において、入力ノード１へ与えられる入力信号ＩＮが、基準電圧ＧＮＤから電圧ＶＤＤレベルに上昇すると、この電圧変化が、容量素子８を介してゲートノード９に伝達される。ゲートノード９には、ＭＯＳトランジスタ６のゲート容量、およびゲートノード９の配線容量等の寄生容量が存在するため、これらの寄生的な容量は、ゲートノード９に容量素子８により結合される電圧のレベルを減少させる。ここでは、このような寄生的な容量に対し容量素子８の容量値Ｃｃが十分大きく設定されており、ゲートノード９には、電圧ＶＤＤの電位変化が伝達されるとする。
【００３０】
また、抵抗素子７の抵抗値ＲＧと容量素子８の容量値Ｃｃの積で決定される時定数が、入力信号ＩＮのハイレベルの期間よりも十分に大きく設定されているとすると、ゲートノード９の電圧は、負電圧−ＶＬから電圧ＶＤＤだけ上昇し、抵抗素子７および容量素子８により決定される時定数に従ってわずかずつ、その電圧レベルが低下する。
【００３１】
時刻ｔ１において、ゲートノード９の電圧上昇により、ＭＯＳトランジスタ６のゲート−ソース間に、電圧ＶＤＤが印加される。ＭＯＳトランジスタのしきい値電圧が、この電圧ＶＤＤよりも十分低く設定されているとすると、ＭＯＳトランジスタが導通し、出力ノード２の電圧レベルが、−ＶＬ＋ΔＶＬ１まで低下する。ここで、電圧ΔＶＬ１は、抵抗素子５とＭＯＳトランジスタ６のオン抵抗の比により決定される出力オフセット電圧である。したがって、ゲートノード９の電圧レベルが、抵抗素子７による放電により低下した場合、ＭＯＳトランジスタ６のオン抵抗が上昇し、この出力オフセット電圧ΔＶＬ１も高くなる。
【００３２】
時刻ｔ２において、入力信号ＩＮが、電圧ＶＤＤから基準電圧ＧＮＤに低下すると、この電圧変化が、容量素子８を介してゲートノード９に伝達され、ゲートノード９の電圧は、電圧ＶＤＤだけ低下する。時刻ｔ２において、ゲートノード９の電圧レベルが、時刻ｔ１に較べて、抵抗素子７を介しての放電により電圧ΔＶＨだけ低下していると、ゲートノード９の電圧レベルは、負電圧−ＶＬよりもさらに低い電圧レベルとなる。これにより、ＭＯＳトランジスタ６が非導通状態となり、出力ノード２が、抵抗素子５により充電され、その電圧レベルが、再び正電圧ＶＨレベルとなる。
【００３３】
ここで、出力ノード２の電圧レベルが、時刻ｔ２において、−ＶＬ＋ΔＶＬ２から正電圧ＶＨに上昇しているのは、ＭＯＳトランジスタ６のオン抵抗が、そのゲート電位の低下に従って徐々に増大し、出力オフセット電圧レベルが上昇するためである。
【００３４】
この出力ノード２からの出力信号／ＯＵＴのハイレベルおよびローレベル両者が、次段の回路の入力論理しきい値レベル外にあるように、電圧ΔＶＨおよびΔＶＬ２を設定することにより、電圧ＶＤＤおよびＧＮＤの間で変化する入力信号ＩＮを、電圧ＶＨと電圧ΔＶＬ２−ＶＬの間で変化する信号に変換することができる。
【００３５】
なお、電圧ΔＶＨは、容量素子８の容量値Ｃｃと抵抗素子７の抵抗値ＲＧと入力信号ＩＮのハイレベル期間とにより決定される。電圧ＶＬ２は、ＭＯＳトランジスタ６のゲート−ソース間電圧が電圧ＶＤＤ−ΔＶＨのときのチャネル抵抗と、抵抗素子５の抵抗値ＲＬとにより決定される。これらのパラメータを適当に設定することにより、電圧ΔＶＨおよびΔＶＬ２を、十分に小さくすることが出来る。
【００３６】
［変更例１］
図３（Ａ）は、図１に示す抵抗素子５の変更例を示す図である。この図３（Ａ）においては、抵抗素子５に代えて、この抵抗素子５と同程度の電流駆動力を有する定電流源５ａが、ハイ側電源ノード３と出力ノード２の間に接続される。
【００３７】
図３（Ｂ）は、抵抗素子７の変更例を示す図である。この図３（Ｂ）に示す構成においては、抵抗素子７に代えて、この抵抗素子７と同程度の電流駆動力を有する定電流源７ａが、ゲートノード９とロー側電源ノード４の間に接続される。
【００３８】
すなわち、これらの図３（Ａ）および（Ｂ）に示す構成においては、図１に示すレベル変換回路において抵抗素子５および７を、定電流源５ａおよび７ａでそれぞれ置換する。この場合、出力信号／ＯＵＴの立上がり速度を、定電流源５ａの駆動電流により正確に設定することができる。出力信号／ＯＵＴのローレベルは、定電流源５ａの供給する電流とＭＯＳトランジスタ６のオン抵抗に従って決定される。また、ゲートノード９の放電速度を、この定電流源７ａにより正確に設定することができ、定電流源７ａの駆動電流量を十分小さくすることにより、ゲートノード９の電位低下量ΔＶＨを十分小さくすることができる。
【００３９】
［変更例２］
図４（Ａ）は、図１に示す抵抗素子５のさらに他の変更例を示す図である。図４（Ａ）において、抵抗素子５に代えて、そのドレインとゲートがともにハイ側電源ノード３に結合されて、抵抗モードで動作するＮチャネルＭＯＳトランジスタ５ｂが用いられる。
【００４０】
図４（Ｂ）は、図１に示す抵抗素子７のさらに他の変更例を示す図である。この図４（Ｂ）においては、抵抗素子７に代えて、ゲートおよびドレインがゲートノード９に接続されて、抵抗モードで動作するＮチャネルＭＯＳトランジスタ７ｂが用いられる。
【００４１】
これらのＭＯＳトランジスタ５ｂおよび７ｂは、飽和領域で動作し、そのオン抵抗により、抵抗素子として機能する。これらのＭＯＳトランジスタ５ｂおよび７ｂの電流駆動力を、それぞれ抵抗素子５および７の駆動電流と同程度に設定することにより、小占有面積の駆動電流が制限された電流駆動素子を実現することができる。
【００４２】
また、ＭＯＳトランジスタ６とこれらのＭＯＳトランジスタ５ｂおよび７ｂを同一製造プロセスで作製することができ、製造工程数を低減することができる。
【００４３】
以上のように、この発明の実施の形態１に従えば、出力信号をローレベルに駆動するＮチャネルＭＯＳドライブトランジスタのゲート電位を、入力信号に従って容量結合により変化させており、入力信号のローレベル電圧を、それよりも低い電圧レベルに変換することができる。
【００４４】
［実施の形態２］
図５は、この発明の実施の形態２に従うレベル変換回路の構成を示す図である。図１３において、レベル変換回路は、ハイ側電源ノード１３と出力ノード１２の間に接続されるＰチャネルＭＯＳトランジスタ１６と、出力ノード１２とロー側電源ノード１４の間に接続される電流駆動素子１５と、ハイ側電源ノード１３とＭＯＳトランジスタ１６のゲートノード１９の間に接続される電流駆動素子１７と、入力信号ＩＮを受ける入力ノード１１とゲートノード１９の間に接続される容量素子１８を含む。
【００４５】
入力信号ＩＮは、実施の形態１と同様、電圧ＶＤＤと基準電圧ＧＮＤの間で変化する。ハイ側電源ノード１３へは、電圧ＶＨＧが与えられ、ロー側電源ノード１４へは、電圧ＶＬＷが与えられる。このハイ側電源電圧ＶＨＧは、入力信号ＩＮのハイレベル電圧ＶＤＤよりも高い電圧レベルである。ロー側電源電圧ＶＬＷは、基準電圧ＧＮＤであってもよく、また、それより低い電圧であってもよい。また、このロー側電源電圧ＶＬＷは、基準電圧ＧＮＤよりも高い電圧であってもよい。
【００４６】
電流駆動素子１５および１７は、それぞれ、抵抗素子、定電流源または抵抗モードで動作するＰチャネルＭＯＳトランジスタで構成される。
【００４７】
図６は、図５に示すレベル変換回路の動作を示す信号波形図である。以下、図６を参照して、図５に示すレベル変換回路の動作について説明する。
【００４８】
今、時刻ｔ１０において、入力信号ＩＮが電圧ＶＤＤレベルにあり、ゲートノード１９は、電圧ＶＨＧレベルにあり、出力ノード１２からの出力信号／ＯＵＴが電圧ＶＬＷレベルにある状態を考える。
【００４９】
時刻ｔ１１において、入力信号ＩＮが電圧ＶＤＤから基準電圧ＧＮＤに低下すると、この入力信号ＩＮの電位変化が、容量素子１８を介してゲートノード１９へ伝達され、ノード１９の電圧レベルが、電圧ＶＨＧから電圧ＶＨＧ−ＶＤＤのレベルに低下する。ゲートノード１９における寄生容量は無視している。電圧ＶＤＤが、ＭＯＳトランジスタ１６のしきい値電圧の絶対値よりも十分大きい電圧レベルであれば、ＭＯＳトランジスタ１６のゲート−ソース間電圧が、そのしきい値電圧よりも低くなり、ＭＯＳトランジスタ１６が導通し、出力ノード１２へ電流を供給し、出力信号／ＯＵＴの電圧レベルが上昇する。
【００５０】
この出力信号／ＯＵＴのハイレベルは、電圧ＶＨＧよりも、出力オフセット電圧ΔＶ２低い電圧レベルである。この出力オフセット電圧ΔＶ２は、ＭＯＳトランジスタ１６のオン抵抗と電流駆動素子１５の駆動する電流量または抵抗値により決定される。ゲートノード１９は、入力信号ＩＮの低下に従ってその電圧レベルがＶＤＤ低下した後、電流駆動素子１７によりハイ側電源ノード１３から電流を供給されて、その電圧レベルが上昇する。このゲートノード１９の電圧レベル上昇に応じて、ＭＯＳトランジスタ１６のオン抵抗が増大し、出力信号／ＯＵＴの電圧レベルが低下する。これらのゲートノード１９の電位変化および出力信号／ＯＵＴの電位変化は、入力信号ＩＮのＬレベル期間ほぼ無視することができる程度に、電流駆動素子１５および１７の駆動電流量または抵抗値およびＭＯＳトランジスタのオン抵抗を設定する。これらの条件は、実施の形態１の場合と同様である。
【００５１】
時刻ｔ１２において入力信号ＩＮが、基準電圧ＧＮＤから電圧ＶＤＤレベルに上昇する。この入力信号ＩＮの電圧上昇に従ってゲートノード１９の電位が上昇し、電圧ＶＨＧ−ＶＤＤ＋ΔＶ１から電圧ＶＤＤだけ上昇する。このゲートノード１９の電位上昇に従ってＭＯＳトランジスタ１６が非導通状態となり、出力ノード１２が電流駆動素子１５により放電され、その電圧レベルが、ロー側電源電圧ＶＬＷレベルにまで低下する。ここで、時刻ｔ１２の立下り前には、電流駆動素子１７からの電流によるゲートノード１９の電位上昇に応じてＭＯＳトランジスタ１６のオン抵抗が増大し、出力信号／ＯＵＴは、電圧ＶＨＧ−ΔＶ３の電圧レベルにまで低下している。
【００５２】
この図５に示すレベル変換回路を利用する場合、入力信号ＩＮのハイレベル電圧ＶＤＤを、それより高い電圧ＶＨＧに対応する電圧レベルにまで上昇させることができ、電圧ＶＨＧ−ΔＶ３（＞ＶＤＤ）のハイレベル電圧を有する出力信号／ＯＵＴを生成することができる。特に、このレベル変換回路の出力ノード１２の次段回路の入力論理しきい値を超えて、この出力信号／ＯＵＴが十分にハイ側およびロー側に変化すれば、この図５に示すレベル変換回路を、ハイレベル電圧のレベル変換回路として利用することができる。
【００５３】
以上のように、この発明の実施の形態２に従えば、出力信号をハイレベルに駆動するＰチャネルＭＯＳトランジスタのゲート電位を、入力信号に従って容量結合により変化させており、入力信号のハイレベル電圧よりも高いハイレベル電圧を有する信号を、ＭＯＳトランジスタとしてＰチャネルＭＯＳトランジスタのみを用いて生成することができる。
【００５４】
［実施の形態３］
図７は、この発明の実施の形態３に従うレベル変換回路の構成を示す図である。この図７に示すレベル変換回路は、図１に示すレベル変換回路の抵抗素子５に代えてブートストラップ型負荷回路２０が用いられる。このブートストラップ型負荷回路２０は、ハイ側電源ノード３と出力ノード２の間に接続されるＮチャネルＭＯＳトランジスタ２１と、ゲートおよびドレインがハイ側電源ノードに接続されかつソースがＭＯＳトランジスタ２１のゲートノード２４に接続されるＮチャネルＭＯＳトランジスタ２２と、出力ノード２とノード２４の間に接続される容量素子２３を含む。
【００５５】
ＭＯＳトランジスタ２２は、導通時、ノード２４を、電圧ＶＨ−Ｖｔｈｎの電圧レベルに充電する。ここで、Ｖｔｈｎは、ＭＯＳトランジスタ２２のしきい値電圧を示す。この図７に示すレベル変換回路の他の構成は、図１に示すレベル変換回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００５６】
また、この図７に示すレベル変換回路の入力信号ＩＮと出力信号／ＯＵＴのタイミング関係は、図２に示すものと同様である。
【００５７】
この図７に示すレベル変換回路において、入力信号ＩＮが電圧ＶＤＤレベルのハイレベルのときには、ゲートノード９は、電圧ＶＤＤ−ＶＬのレベルであり、ＭＯＳトランジスタ６が導通し、出力ノード２からの出力信号／ＯＵＴは電圧−ＶＬレベルに対応する電圧レベルのローレベルとなる。
【００５８】
このとき、ブートストラップ型負荷回路２０において、ＭＯＳトランジスタ２１は、そのソースノードが出力ノード２となる。出力ノード２の電位低下に従って容量素子２３によりノード２４の電位が低下しても、ＭＯＳトランジスタ２２がオン状態であり、ＭＯＳトランジスタ２２によりＭＯＳトランジスタ２１のゲート電位を電圧ＶＨ−Ｖｔｈｎに設定する。通常、電圧ＶＨ−Ｖｔｈｎ−（−ＶＬ）は、ＭＯＳトランジスタ２１のしきい値電圧よりも高いため、ＭＯＳトランジスタ２１はオン状態となり、出力信号／ＯＵＴの電圧レベルは、ＭＯＳトランジスタ２１および６の電流駆動力（オン抵抗）により決定される電圧レベルとなる。ＭＯＳトランジスタ２１の電流駆動力（オン抵抗）を、ＭＯＳトランジスタ６の電流駆動力（またはオン抵抗）よりも十分に小さくすることにより、出力信号／ＯＵＴは、十分に電圧−ＶＬに近い電圧レベルに設定することができる。
【００５９】
入力信号ＩＮが、電圧ＶＤＤレベルから基準電圧ＧＮＤレベルに低下すると、ゲートノード９の電圧レベルが低下し、ＭＯＳトランジスタ６が非導通状態となる。したがって、この場合には、出力ノード２は、ＭＯＳトランジスタ２１により充電され、その電圧レベルが上昇する。出力ノード２の電圧レベルが上昇した場合、この電圧上昇が、容量素子２３を介してノード２４へ伝達される。ノード２４の電圧レベルが、電圧ＶＨ−Ｖｔｈｎよりも高くなると、ＭＯＳトランジスタ２２が非導通状態となり、ノード２４はフローティング状態となる。したがって、この出力ノード２からの出力信号／ＯＵＴの上昇に従って、ノード２４の電圧レベルが電圧ＶＨ−Ｖｔｈｎからさらに上昇し、電圧ＶＨ＋Ｖｔｈｎよりも高くなると、ＭＯＳトランジスタ２１は、この出力ノード２へ、電圧ＶＨを供給し、出力信号／ＯＵＴの電圧レベルが、電圧ＶＨレベルとなる。
【００６０】
容量素子２３のブートストラップ作用により、高速で、ＭＯＳトランジスタ２１を深いオン状態とすることができ、抵抗素子などを利用する構成に比べて、高速で、出力信号／ＯＵＴを立ち上げることができる。
【００６１】
また、この出力信号／ＯＵＴのハイレベルからローレベルへの低下時において、ブートストラップ型負荷回路２０においてＭＯＳトランジスタ２２が最初は非導通状態であるため、容量素子２３の容量結合により、ノード２４の電圧レベルが低下し、高速で、このノード２４の電圧レベルが電圧ＶＨ−Ｖｔｈｎレベルにまで低下され、ＭＯＳトランジスタ２１は、その電流駆動力が十分小さくされ（またはオン抵抗が十分小さくされ）、高速で、出力ノード２をＭＯＳトランジスタ６により放電することができる。
【００６２】
したがって、この図７に示すブートストラップ型負荷回路２０を利用することにより、高速で出力信号／ＯＵＴを変化させることのできるレベル変換回路を実現することができる。
【００６３】
特に、この図７に示すレベル変換回路においては、図１に示すレベル変換回路の構成に較べて、出力信号／ＯＵＴの立上がり速度を速くすることができる。
【００６４】
［変更例］
図８は、この発明の実施の形態３に従うレベル変換回路の変更例の構成を示す図である。この図８に示すレベル変換回路は、図５に示すレベル変換回路の電流駆動素子１５を、ブートストラップ型負荷回路３０で置換えたものと等価である。この図８に示すレベル変換回路の他の構成は、図５に示すレベル変換回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００６５】
ブートストラップ型負荷回路３０は、出力ノード１２とロー側電源ノード１４の間に結合されかつゲートがノード３４に接続されるＰチャネルＭＯＳトランジスタ３１と、ゲートおよびドレインがロー側電源ノード１４に接続されかつソースがノード３４に接続されるＰチャネルＭＯＳトランジスタ３２と、出力ノード１２とノード３４の間に接続される容量素子３３を含む。
【００６６】
ＭＯＳトランジスタ３２は、導通時、ノード３４を、電圧ＶＬＷ＋Ｖｔｈｐのレベルに維持する。ここで、Ｖｔｈｐは、ＭＯＳトランジスタ３２のしきい値電圧の絶対値を示す。
【００６７】
図９は、図８に示すレベル変換回路の動作を示す信号波形図である。この図８に示すレベル変換回路の動作は、図６の信号波形で示すものと同様である。入力信号ＩＮが、電圧ＶＤＤレベルのハイレベルから電圧ＧＮＤレベルのローレベルに低下すると、ノード１９の電圧レベルが低下し、ＭＯＳトランジスタ１６が導通し、出力ノード１２からの出力信号／ＯＵＴが、ハイレベルとなる。この出力信号／ＯＵＴの立ち上がり時においては、容量素子３３の容量結合によりノード３４の電位が上昇しても、ＭＯＳトランジスタ３２がオン状態となり、ノード３４の電位が電圧ＶＬＷ＋Ｖｔｈｐの電圧レベルに維持される。出力ノード１２の電位上昇に従って上昇し、ＭＯＳトランジスタ３１は、そのソースが出力ノード１２である。通常、電圧ＶＨ−（Ｖｔｈｐ＋ＶＬＷ）はしきい値電圧の絶対値Ｖｔｈｐよりも大きいため、ＭＯＳトランジスタ３１はオン状態を維持する。出力信号／ＯＵＴは、ＭＯＳトランジスタ１６および３１の電流駆動力（またはオン抵抗）により決定される電圧レベルとなる。ＭＯＳトランジスタ３１の電流駆動力をＭＯＳトランジスタ１６の電流駆動力よりも十分に小さくすることにより、出力信号／ＯＵＴを電圧ＶＨのレベルに上昇させることが出来る。
【００６８】
入力信号ＩＮが基準電圧ＧＮＤから電圧ＶＤＤに上昇すると、ゲートノード１９の電圧レベルが上昇し、ＭＯＳトランジスタ１６が非導通状態へ移行する。このとき、出力ノード１２は、ＭＯＳトランジスタ３１により放電され、その電圧レベルが低下する。この出力ノード１２の電圧レベル低下が、容量素子３３によりノード３４に伝達される。このノード３４の電圧レベルが、電圧ＶＬＷ＋Ｖｔｈｐよりも低下すると、ＭＯＳトランジスタ３２が非導通状態となる。従って、ノード３４がフローティング状態となり、容量素子３３の容量結合により、ノード３４の電圧レベルが、出力ノード１２の電位低下に従ってさらに低下し、ＭＯＳトランジスタ３１が深いオン状態となる。従って、ＭＯＳトランジスタ３１が大きな電流駆動力で出力ノード１２を放電し、ノード３４の電位が電圧ＶＬＷ−Ｖｔｈｐ以下に低下すると、出力信号／ＯＵＴを、ローレベル電圧ＶＬＷ（−ＶＬ）レベルにまで低下させる。
【００６９】
このノード３４の電圧変化量は、容量素子３３の容量値とノード３４の寄生容量との容量分割により設定される。したがって、容量素子３３の容量値を十分大きく設定することにより、ノード３４の電圧レベルを出力信号／ＯＵＴに従って十分に変化させて、ＭＯＳトランジスタ３１を深いオン状態と浅いオン状態との間で切替えることができ、出力ノード１２からの出力信号／ＯＵＴを変化させることが出来る。
【００７０】
すなわち、この図８に示すレベル変換回路は、ハイレベル電圧のレベル変換機能を有し、さらに出力信号／ＯＵＴの立下げを、図５に示す電流駆動素子を用いる場合に比べて、より高速で行なうことができる。
【００７１】
以上のように、この発明の実施の形態３に従えば、出力ノードの負荷素子として、ブートストラップ型負荷回路を利用しており、レベル変換された信号を高速で出力することができる。
【００７２】
［実施の形態４］
図１０は、この発明の実施の形態４に従うレベル変換回路の構成を示す図である。この図１０に示すレベル変換回路の構成においては、出力ノード２に生成される信号に従って、最終出力ノード５０へレベル変換後の信号／ＯＵＴを生成する出力補助回路４０がさらに設けられる。入力ノード１に与えられる入力信号ＩＮに従って出力ノード２へ信号を生成する回路の部分は、図１に示すレベル変換回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００７３】
この出力補助回路４０は、ハイ側電源ノード３と最終出力ノード５０の間に接続されかつそのゲートがノード４５に接続されるＮチャネルＭＯＳトランジスタ４１と、ゲートおよびドレインがハイ側電源ノード３に接続されかつソースがノード４５に接続されるＮチャネルＭＯＳトランジスタ４２と、ハイ側電源ノード３と出力ノード２の間に接続されかつそのゲートがノード４５に接続されるＮチャネルＭＯＳトランジスタ４３と、出力ノード２とノード４５の間に接続される容量素子４５と、最終出力ノード５０とロー側電源ノード４の間に接続されかつそのゲートがゲートノード９に接続されるＮチャネルＭＯＳトランジスタ４６を含む。
【００７４】
図１０に示すレベル変換回路の入力信号ＩＮを受けて出力ノード２を放電する入力初段の構成は、図１に示すレベル変換回路の構成と同じであり、対応する部分には同一参照番号を付して、その詳細説明は省略する。
【００７５】
図１１は、図１０に示すレベル変換回路の動作を示す信号波形図である。以下、図１１を参照して、図１０に示すレベル変換回路の動作について説明する。
【００７６】
入力ノード１に与えられる入力信号ＩＮは、電圧ＶＤＤと基準電圧ＧＮＤの間で変化する。この入力信号ＩＮに従って、ゲートノード９は、その電圧レベルが、電圧−ＶＬと電圧ＶＤＤ−ＶＬの間で変化する。ここで、抵抗素子７における放電による電圧変化ΔＶは、十分小さいものとする。また、ゲートノード９の寄生容量は容量素子８の容量値に比べて十分に小さく、無視することができる程度とする。
【００７７】
出力ノード２が、電圧−ＶＬレベルのローレベルのときには、ノード４５は、ＭＯＳトランジスタ４２により、電圧ＶＨ−Ｖｔｈｎのレベルに維持される。
【００７８】
入力信号ＩＮが、基準電圧ＧＮＤから電圧ＶＤＤに上昇すると、ゲートノード９の電圧レベルが上昇し、ＭＯＳトランジスタ６のオン抵抗が小さくなり、出力ノード２の電圧レベルが低下する。この状態においては、ノード４５の電圧レベルは、ＭＯＳトランジスタ４２により、電圧ＶＨ−Ｖｔｈｎのレベルに維持される。したがって、ＭＯＳトランジスタ４１はオン状態を維持し、出力ノード２の電圧レベルは、ＭＯＳトランジスタ４３および６の電流駆動力（またはオン抵抗）により決定される電圧レベルに維持される。
【００７９】
このときまた、ＭＯＳトランジスタ４６が導通し、最終出力ノード５０からの出力信号／ＯＵＴの電圧レベルが低下する。この出力信号／ＯＵＴのローレベルの電圧は、ＭＯＳトランジスタ４１もオン状態にあるため、ＭＯＳトランジスタ４１および４６の電流駆動力（またはオン抵抗）により決定される。ＭＯＳトランジスタ４１の電流駆動力をＭＯＳトランジスタ４６の電流駆動力よりも十分に小さくするか、または、このＭＯＳトランジスタ４１のオン抵抗をＭＯＳトランジスタ４６のオン抵抗よりも十分高くすることにより、出力信号／ＯＵＴのローレベル電圧を、ほぼ電圧−ＶＬレベルに設定することができる。
【００８０】
入力信号ＩＮが、電圧ＶＤＤから基準電圧ＧＮＤに低下すると、ゲートノード９の電圧レベルが低下し、ＭＯＳトランジスタ６は、そのゲートおよびソースノード間の電圧が、そのしきい値電圧以下となり、非導通状態となる。応じて、出力ノード２がＭＯＳトランジスタ４３により充電されその電圧レベルが上昇する。この出力ノード２の電圧上昇が容量素子４４により、ノード４５に伝達され、ＭＯＳトランジスタ４２が非導通状態となり、ノード４５の電圧レベルがさらにそのプリチャージ電圧レベルから上昇する。応じてＭＯＳトランジスタ４３のオン抵抗が小さくなり（電流駆動力が大きくなり）、出力ノード２の電圧レベルが高速で上昇し、再びこの出力ノード２の電圧上昇がノード４５へフィードバックされる。これにより、出力ノード２が、ＭＯＳトランジスタ４３により、電圧ＶＨレベルにまで充電される。このノード４５の電圧レベルは、プリチャージ電圧ＶＨ−Ｖｔｈｎから、ＶＨ＋ＶＬ−ΔＶだけ上昇する。このノード４５の電圧上昇により、ＭＯＳトランジスタ４１も同様深いオン状態となり、高速で、出力ノード５０を充電し、出力信号／ＯＵＴを、電圧ＶＨレベルにまで立上げる。このときには、ＭＯＳトランジスタ４６は、ＭＯＳトランジスタ６と同様、ゲートおよびソース間電圧が、しきい値電圧以下であり、非導通状態である。
【００８１】
ここで、導通状態および非導通状態は、電流を遮断する状態／電流を駆動する状態を示す。
【００８２】
この図１０に示すレベル変換回路を用いても、電圧ＶＤＤおよび基準電圧ＧＮＤの間で変化する信号を、電圧ＶＨと電圧−ＶＬ（＋ΔＶ）の間で変化する信号に変換することができる。特に、出力ノード５０を、ＭＯＳトランジスタ４１を用いて充電するため、出力ノード５０に容量性負荷が接続される場合においても、その容量性負荷の影響を受けることなく、ノード４５の電圧レベルを、高速で電圧ＶＨ＋ＶＬ−ΔＶ上昇させることができ、図７に示す回路よりも高速で、出力信号／ＯＵＴをローレベル電圧からハイレベル電圧へ上昇させることができる。また、出力信号／ＯＵＴの立下り時においても、ノード４５の電位を容量性負荷の影響を受けることなく、高電圧レベルからプリチャージ電圧ＶＨ−Ｖｔｈｎのレベルに復帰させてＭＯＳトランジスタ４１の電流駆動力を小さくすることができ、高速で出力信号／ＯＵＴはハイレベルからローレベルに立ち下げることができる。
【００８３】
［変更例］
図１２は、この発明の実施の形態４のレベル変換回路の変更例を示す図である。この図１２に示すレベル変換回路は、図８に示すレベル変換回路において、ゲートノード１９の電圧とノード３４の電圧とに従って最終出力ノード６２を駆動するプッシュプル段６０が設けられる。この図１２に示すレベル変換回路の他の構成は、図８に示すレベル変換回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００８４】
プッシュプル段６０は、ハイ側電源ノード１３と最終出力ノード６２の間に接続され、かつそのゲートがノード１９に接続されるＰチャネルＭＯＳトランジスタ６５と、最終出力ノード６２とロー側電源ノード１４の間に接続されかつそのゲートがノード３４に接続されるＰチャネルＭＯＳトランジスタ６６を含む。
【００８５】
この図１２に示すレベル変換回路の構成の場合、ブートストラップ型負荷回路３０の容量素子３３が、最終出力ノード６２から分離されている。したがって、この容量素子３３のブートストラップ効果を最終出力ノード６２の容量性負荷の影響を受けることなく十分に大きくすることができ、高速で出力信号／ＯＵＴを生成することができる。この図１２に示すレベル変換回路の動作波形は、図９に示す動作波形と同様である。出力信号／ＯＵＴを電圧ＶＨＧから電圧ＶＬＷ（＝−ＶＬ）へ高速で立下げることができる（寄生容量などの要因を無視する）。
【００８６】
以上のように、この発明の実施の形態４に従えば、ブートストラップ型負荷回路を最終出力ノードから切り離し、最終出力ノードをプッシュプル段で駆動しており、高速で出力信号を変化させることができる。
【００８７】
［実施の形態５］
図１３は、この発明の実施の形態５に従うレベル変換回路の構成を示す図である。図１３において、レベル変換回路は、入力ノード１に与えられる入力信号ＩＮを電圧ＶＨおよび−ＶＬの間で変化する信号に変換してノードＡに出力する入力段１００と、入力段１００からの相補信号に従ってノードＢを駆動するプッシュプル段１１０と、プッシュプル段１１０の出力信号に従ってノードＣを駆動するブートストラップ型駆動段１２０と、入力段１００の出力信号とプッシュプル段１１０の出力信号とブートストラップ型駆動段１２０の出力信号と最終出力信号ＯＵＴとに従って出力ノード１５０を駆動する最終駆動段１３０を含む。
【００８８】
入力段１００は、図７に示すレベル変換回路と同様の構成を備え、入力信号ＩＮをゲートノード９に伝達する容量素子８と、ゲートノード９とロー側電源線１０４の間に接続される抵抗素子７と、ゲートノード９の電圧レベルに従って選択的に導通し、導通時、ノードＡをロー側電源線１０４上の電圧−ＶＬレベルに対応する電圧レベルに駆動するＮチャネルＭＯＳトランジスタ６と、ハイ側電源線１０２とノードＡの間に接続されるＮチャネルＭＯＳトランジスタＱ１と、導通時、ＭＯＳトランジスタＱ１のゲートへ電圧ＶＨ−Ｖｔｈｎを伝達するＮチャネルＭＯＳトランジスタＱ２と、ＭＯＳトランジスタＱ１のゲートとノードＡの間に接続される容量素子ＣＰ１を含む。
【００８９】
この入力段１００は、その動作は、図７に示すレベル変換回路の動作と同じであり、電圧ＶＤＤおよびＧＮＤの間で変化する入力信号ＩＮを、電圧ＶＨおよび電圧−ＶＬに対応する電圧の間で変化する信号に変換してノードＡに出力する。
【００９０】
なお、以下の説明においては、内部ノードの寄生容量、抵抗素子７による放電およびＭＯＳトランジスタの電流駆動力（またはオン抵抗）による出力信号および内部信号の電圧レベルに対する影響を無視し、各回路はレシオ回路のように動作して、各段の出力信号は電圧ＶＨおよび−ＶＬの間で変化するとする。また、ＭＯＳトランジスタ６およびＱ１からＱ１５は、しきい値電圧Ｖｔｈｎを有するとする。
【００９１】
プッシュプル段１１０は、ノードＡの信号に従って、ハイ側電源線１０２からノードＢに電流を供給するＮチャネルＭＯＳトランジスタＱ３と、ゲートノード９の信号に従ってノードＢからロー側電源線１０４へ電流を供給するＮチャネルＭＯＳトランジスタＱ４を含む。
【００９２】
このプッシュプル段１１０においては、入力信号ＩＮがローレベルからハイレベルに立上がると、ＭＯＳトランジスタＱ４が導通し、ノードＢの電圧レベルを低下させる。このとき、入力段１００の出力ノードＡの電圧レベルが低下し、ノードＡおよびＢの電圧差がＶｔｈｎ以下となると、ＭＯＳトランジスタＱ３が非導通状態となり、ノードＢは、ロー側電源電圧−ＶＬまで低下する。一方、入力信号ＩＮの電圧レベルが低下するときには、ゲートノード９の電圧レベルが低下し、ＭＯＳトランジスタＱ４が非導通状態となる。ノードＡが、ＭＯＳトランジスタＱ１により、電圧ＶＨレベルにまで上昇し、応じて、ノードＢは、このＭＯＳトランジスタＱ３により、電圧ＶＨ‐Ｖｔｈｎレベルにまで充電される。
【００９３】
このプッシュプル段１１０においては、ＭＯＳトランジスタＱ４のゲート電位が変化した後に、ＭＯＳトランジスタＱ３のゲート電位が変化する。したがって、ノードＢの充電時においては、ＭＯＳトランジスタＱ４が非導通状態となった後に、ＭＯＳトランジスタＱ３が導通し、貫通電流がほとんど生じない。一方、このノードＢを放電するときには、ＭＯＳトランジスタＱ４が導通状態となった後に、ＭＯＳトランジスタＱ３が非導通状態へ移行する。このＭＯＳトランジスタＱ３のゲート電位は、オフセット電圧を考慮すると、−ＶＬ＋ΔＶである。したがって、この電圧ΔＶ（入力段１００における出力オフセット電圧）がＭＯＳトランジスタＱ３のしきい値電圧Ｖｔｈｎよりも十分小さい場合には、ＭＯＳトランジスタＱ３を確実にオフ状態に設定することができる。したがって、このプッシュプル段１１０においては、ノードＢの放電時に、貫通電流が流れるだけであり、スイッチング期間のごく短い期間に電流（直流電流）が消費されるだけである。
【００９４】
ブートストラップ型駆動段１２０は、プッシュプル段１１０の出力ノードＢ上の信号に従ってノードＣをロー側電源電圧−ＶＬレベルに駆動するＮチャネルＭＯＳトランジスタＱ７と、ハイ側電源線１０２とノードＣの間に接続されるＮチャネルＭＯＳトランジスタＱ５と、ＭＯＳトランジスタＱ５のゲートとノードＣの間に接続される容量素子ＣＰ２と、導通時、ＭＯＳトランジスタＱ５のゲートを電圧ＶＨ−Ｖｔｈｎに充電するＮチャネルＭＯＳトランジスタＱ６を含む。
【００９５】
このブートストラップ型駆動段１２０は、その動作は、実質的に、入力段１００の動作と同じである。プッシュプル段１１０の出力ノードＢの電圧レベルが上昇すると、ＭＯＳトランジスタＱ７が導通し、ノードＣがロー側電源電圧−ＶＬレベル（ＭＯＳトランジスタＱ５およびＱ７のオン抵抗または電流駆動力で決定される電圧レベル）へ駆動される。プッシュプル段１１０の出力ノードＢの電圧レベルが低下すると、ＭＯＳトランジスタＱ７が非導通状態となる。この場合、ノードＣが、ＭＯＳトランジスタＱ５により充電され、応じて容量素子ＣＰ２のブートストラップ作用により、そのゲート電位がさらに上昇し、ノードＣを電圧ＶＨレベルまで駆動する。したがって、ノードＣは、電圧ＶＨと電圧−ＶＬの間で変化する。
【００９６】
レシオレスブートストラップ型出力駆動段１３０は、入力段１００の出力ノードＡの信号に従ってノードＤをハイ側電源線１０２からの電流により充電するＮチャネルＭＯＳトランジスタＱ８と、最終出力ノード１５０上の出力信号ＯＵＴに従ってノードＤから電流をロー側電源線１０４に放電するＮチャネルＭＯＳトランジスタＱ１２と、ノードＤの電圧レベルがハイレベルのとき導通し、導通時、ノードＧをロー側電源線１０４の電圧レベルへ放電するＮチャネルＭＯＳトランジスタＱ１３と、ノードＥとノードＦの間に接続される容量素子ＣＰ３と、プッシュプル段１１０の出力ノードＢ上の信号に従ってノードＦを放電するＮチャネルＭＯＳトランジスタＱ１４と、ブートストラップ型駆動段１２０の出力ノードＣからの信号に従ってノードＦをハイ側電源線１０２から充電するＮチャネルＭＯＳトランジスタＱ１０と、ハイ側電源線１０２とノードＥの間に接続されかつそのゲートがノードＦに接続されるＮチャネルＭＯＳトランジスタＱ９と、ノードＦの信号電圧に従ってハイ側電源線１０２から出力ノード１５０へ電流を供給するＮチャネルＭＯＳトランジスタＱ１１と、プッシュプル段１１０の出力ノードＢからの信号に従って、選択的に導通し、導通時、最終出力ノード１５０を電圧−ＶＬレベルに駆動するＮチャネルＭＯＳトランジスタＱ１５を含む。
【００９７】
レシオレスブートストラップ型最終出力駆動段１３０においては、以下に詳細にその動作を説明するように、信号の変化の遅延を利用して、ハイ側電源線１０２からロー側電源線１０４へ電流が流れる経路を遮断し、消費電流を低減する。また、このレシオレス型ブートストラップ型出力駆動段１３０により、正確に、電圧ＶＨおよび−ＶＬの間で変化する出力信号ＯＵＴが生成される。
【００９８】
図１４は、図１３に示すレベル変換回路の動作を示す信号波形図である。以下、図１４を参照して、図１３に示すレベル変換回路の動作について説明する。
【００９９】
入力ノード１に与えられる入力信号ＩＮが、基準電圧ＧＮＤからハイレベル電圧ＶＤＤに上昇すると、入力段１００において、ＭＯＳトランジスタ６が導通し、ノードＡが、ハイ側電源電圧ＶＨからほぼロー側電源電圧−ＶＬに近い電圧レベルにまで低下する。ここで、ＭＯＳトランジスタＱ１および６の電流駆動力またはオン抵抗が調整され、この入力段１００の出力オフセット電圧は、ほぼ無視することができるものとする。
【０１００】
プッシュプル段１１０においては、この入力段１００のゲートノード９の電圧レベルの上昇に従ってＭＯＳトランジスタＱ４が導通してノードＢを放電し、その電圧レベルを低下させる。次いで、入力段１００の出力ノードＡの電圧レベルがロー側電源電圧−ＶＬレベルに低下すると、ＭＯＳトランジスタＱ３が、ゲート−ソース間電圧がしきい値電圧以下となり、非導通状態となる。したがって、ノードＢは、ＭＯＳトランジスタＱ４により、ロー側電源電圧−ＶＬレベルまで放電される。
【０１０１】
ブートストラップ型駆動段１２０においては、ノードＢの電圧レベルの低下に従って、ＭＯＳトランジスタＱ７が非導通状態へ移行し、ノードＣがＭＯＳトランジスタＱ５により充電され、容量素子ＣＰ２のブートストラップ作用によりノードＣがハイ側電源電圧ＶＨレベルまで充電される。このとき、ノードＢは、ロー側電源電圧−ＶＬレベルまで放電されるため、ＭＯＳトランジスタＱ７は非導通状態に維持される。
【０１０２】
レシオレスブートストラップ型出力駆動段１３０においては、以下の動作を行なわれる。まず、出力信号ＯＵＴは、ロー側電源電圧−ＶＬレベルのローレベルであり、ＭＯＳトランジスタＱ１２は非導通状態にある。また、入力段１００の出力ノードＡの電圧レベルは、ロー側電源電圧−ＶＬレベルであり、ＭＯＳトランジスタＱ８も非導通状態にある。先のサイクルで、ノードＤが、ローレベルの入力信号ＩＮに従って、電圧ＶＨ−Ｖｔｈｎレベルにある。一方、プッシュプル段１１０の出力ノードＢの信号に従って、ＭＯＳトランジスタＱ１４およびＱ１５が、まず非導通状態に設定される。
【０１０３】
次いで、ブートストラップ型駆動段１２０の出力ノードＣの電圧レベルが上昇すると、ＭＯＳトランジスタＱ１０が導通し、ノードＦを充電する。このＭＯＳトランジスタＱ１０によるノードＦの充電動作時、ＭＯＳトランジスタＱ１４は、既に、ノードＢの電位に従って非導通状態にあり、ＭＯＳトランジスタＱ１０およびＱ１４の経路を介してハイ側電源線１０２からロー側電源線１０４へ電流が流れるのが防止される。
【０１０４】
ノードＦの電圧レベルが上昇すると、ＭＯＳトランジスタＱ１１が導通し、出力ノード１５０を充電し、出力信号ＯＵＴの電圧レベルを上昇させる。この出力ノード１５０の充電動作時においても、ＭＯＳトランジスタＱ１５がプッシュプル段１１０の出力ノードＢ上の信号に従って非導通状態となった後に、ＭＯＳトランジスタＱ１１が導通するため、ハイ側電源線１０２からロー側電源線１０４への電流が流れる経路は存在しない。このノードＤが、電圧ＶＨ−Ｖｔｈｎレベルに維持されているときは、ノードＥはロー側電源電圧−ＶＬレベルであり、ノードＦの充電を行なって、その電圧レベルをロー側電源電圧−ＶＬから電圧ＶＨ‐Ｖｔｈｎレベルにまで上昇させることができる。
【０１０５】
出力信号ＯＵＴの電圧レベルが上昇し、ＭＯＳトランジスタＱ１２のゲート−ソース間電圧が、そのしきい値電圧よりも高くなると、ノードＤがＭＯＳトランジスタＱ１２により放電されて、その電圧レベルが低下し、ＭＯＳトランジスタＱ１３が非導通状態へ移行する。
【０１０６】
ＭＯＳトランジスタＱ１３が非導通状態となると、ＭＯＳトランジスタＱ９がノードＦの電圧レベルに従ってノードＥの電圧レベルを上昇させる。このノードＥの電圧上昇時、ノードＦの電圧レベルが上昇すると、ＭＯＳトランジスタＱ１０が非導通状態となるため、ノードＦは、フローティング状態となり、容量素子ＣＰ３の容量結合により、ノードＥの電圧レベル上昇に従って、ノードＦの電圧レベルは、電圧ＶＨ＋ΔＶＢにまで上昇する。したがって、ノードＥは、ＭＯＳトランジスタＱ９により電圧ＶＨレベルにまで充電される。ノードＦの電圧レベルの上昇に従って、さらにＭＯＳトランジスタＱ１１のゲート電位が上昇するため、出力ノード１５０からの出力信号ＯＵＴが高速で、電圧ＶＨレベルにまで駆動される。
【０１０７】
したがって、出力信号ＯＵＴの電圧レベルを上昇させるとき、ＭＯＳトランジスタＱ９およびＱ１３の経路に電流が流れる。しかしながら、これらのＭＯＳトランジスタＱ９およびＱ１３の電流駆動力を十分に小さくすることにより、消費電流を低減することができる。また、ＭＯＳトランジスタＱ９およびＱ１３において直流電流（ハイ側電源線１０２からロー側電源線１０４へ流れる電流）が流れる期間は、出力信号ＯＵＴの遷移時間であり、十分短くすることができる。ＭＯＳトランジスタＱ１１の電流駆動力を十分に大きくすることにより、出力ノード１５０の負荷が大きい場合でも、高速で出力信号ＯＵＴを電圧ＶＨレベルにまで駆動することができる。
【０１０８】
入力信号ＩＮが、ハイレベル電圧ＶＤＤからローレベル電圧（基準電圧）ＧＮＤに低下する場合、入力段１００において、まず、ノード９の電圧レベルは、電圧−ＶＬに近い電圧レベルとなる。ノードＡの電圧レベルが上昇し、ノードＡの電圧レベルは、ハイ側電源電圧ＶＨとなる。
【０１０９】
このノードＡの電圧レベルの上昇に従って、プッシュプル段１１０において、ＭＯＳトランジスタＱ３が導通し、ノードＢが電圧レベルＶＨ−Ｖｔｈｎの電圧レベルにまで駆動される。このとき、既にノード９の電圧レベルにより、ＭＯＳトランジスタＱ４は非導通状態にあるために、ノードＢ充電時において、ハイ側電源線１０２からロー側電源線１０４へ電流が流れる経路は存在しない。
【０１１０】
プッシュプル段１１０の出力ノードＢの電圧レベルが上昇すると、ブートストラップ型駆動段１２０において、ノードＣが、ＭＯＳトランジスタＱ７により放電され、その電圧レベルが低下する。
【０１１１】
最終出力段１３０において、プッシュプル段１１０の出力ノードＢの電圧レベルの上昇に従って、ＭＯＳトランジスタＱ１４およびＱ１５が導通し、ノードＦを電圧−ＶＬレベルにまで低下させ、また、出力信号ＯＵＴの電圧レベルを低下させる。応じて、ＭＯＳトランジスタＱ９およびＱ１１が非導通状態となり、出力ノード１５０からの出力信号ＯＵＴは、ＭＯＳトランジスタＱ１５によりロー側電源電圧−ＶＬレベルにまで駆動される。
【０１１２】
入力段１００の出力ノードＡの電圧レベル上昇に従ってＭＯＳトランジスタＱ８が導通し、ノードＤが充電され、その電圧レベルが電圧ＶＨ−Ｖｔｈレベルにまで充電され、応じてＭＯＳトランジスタＱ１３が導通し、ノードＥが電圧−ＶＬレベルにまで駆動される。このＭＯＳトランジスタＱ１３の導通時、既にＭＯＳトランジスタＱ９は、ノードＢの電位変化に応答するノードＦの電位低下に応じて非導通状態となっており、ノードＥの電圧レベル低下時、ＭＯＳトランジスタＱ９およびＱ１３を介して流れる電流経路は存在しない。
【０１１３】
出力信号ＯＵＴの電圧レベルが低下すると、ＭＯＳトランジスタＱ１２が非導通状態となる。この場合、ＭＯＳトランジスタＱ８およびＱ１２の経路において、出力信号ＯＵＴの電圧レベルが低下し、ＭＯＳトランジスタＱ１２が非導通状態となるまで、ＭＯＳトランジスタＱ８およびＱ１２を介してハイ側電源線１０２からロー側電源線１０４へ電流が流れる。しかしながら、出力信号ＯＵＴは高速でロー側電源電圧−ＶＬレベルへ駆動されるため、これらのＭＯＳトランジスタＱ８およびＱ１２を介して流れる電流量は十分小さくすることができる。
【０１１４】
定常状態時においては、この最終出力段１３０においてハイ側電源線１０２からロー側電源線１０４へ直流電流が流れる経路は存在しないため、ＭＯＳトランジスタＱ１１およびＱ１５の駆動能力を大きくすることができ、出力ノード１５０の出力負荷容量が大きい場合でも、高速に最終出力ノードを駆動して出力信号ＯＵＴを変化させることができる。
【０１１５】
入力段１００およびブートストラップ型駆動段１２０は、レシオ回路であり、ＭＯＳトランジスタＱ１および６ならびにＭＯＳトランジスタＱ５およびＱ７において、電流が流れる。しかしながら、入力段１００およびブートストラップ型駆動段１２０においては、ノードＡおよびＣの電圧レベルは相補的に変化するために、入力信号ＩＮの論理レベルに従って、入力段１００およびブートストラップ型駆動段１２０の一方においてローレベル信号を出力するときに電流が流れるだけであり、その消費電力は、１つのブートストラップ型負荷回路しか設けないレベル変換回路の消費電力と同程度に設定することができる。
【０１１６】
また、図１３に示すレベル変換回路の構成においても、ＮチャネルＭＯＳトランジスタに代えてＰチャネルＭＯＳトランジスタを用い、かつ電圧極性を逆にする（電源線１０２に電圧−ＶＬを供給し、電源線１０４に電圧ＶＨを供給する）ことにより、同様のレベル変換回路を実現することができる。
【０１１７】
以上のように、この発明の実施の形態５に従えば、レシオレス回路を用いて初段のレベル変換段の出力信号に従って最終出力ノードを駆動しており、高速で出力信号を変化させることのできる低消費電流のレベル変換回路を実現することができる。
【０１１８】
［実施の形態６］
図１５は、この発明の実施の形態６に従うレベル変換回路の要部の構成を示す図である。図１５においては、入力信号ＩＮに従って、出力ノード２を駆動する入力初段変換段の構成を示す。この図１５に示す入力初段変換段は、実施の形態１から５のいずれと組合せて用いられてもよい。この図１５に示す入力初段変換段においては、ノード９とロー側電源ノード４の間に、出力ノード２上の信号に従って選択的に導通するＮチャネルＭＯＳトランジスタ２００が設けられる。すなわち、図１に示すレベル変換回路を例にとると、ＭＯＳトランジスタ２００が、抵抗素子７に代えて用いられる。
【０１１９】
図１６は、図１５に示す入力変換段の動作を示す信号波形図である。以下、図１６を参照して、この図１５に示す入力初段変換段の動作について説明する。入力信号ＩＮが基準電圧ＧＮＤレベルのとき、出力ノード２の電圧レベルは電圧ＶＨレベルであり、ノード９は、ＭＯＳトランジスタ２００により、ロー側電源電圧−ＶＬレベルに維持される。
【０１２０】
入力信号ＩＮがローレベル（ＧＮＤ）からハイレベル（ＶＤＤ）に上昇すると、ノード９の電圧レベルが上昇し、応じて、ＭＯＳトランジスタ６が導通しノード２の電圧レベルが低下する。この出力ノード２の電圧レベルは、レベル変換段の出力ノード２を駆動する回路部分が、レシオ回路であり、ロー側電源電圧−ＶＬよりも高い電圧レベルとなる。しかしながら、出力オフセット電圧を十分小さくすることにより、ＭＯＳトランジスタ２００を非導通状態に設定することができる。この場合、ノード９は、ＭＯＳトランジスタ２００においてリーク電流が流れるだけであり、抵抗素子を利用する場合のようなノード９の電圧レベルの低下の問題は生じず、応じて入力信号ＩＮのハイレベル期間に対する制約がなくなり、回路の柔軟性が改善される。
【０１２１】
また、ＭＯＳトランジスタ６のゲート電位を一定に維持することができ、応じて、出力ノード２の電圧レベルが一定に維持されるため、出力ノード２のローレベル電圧が上昇する問題を解消でき、出力ノード２の電圧を受ける回路のロー側電圧に対する動作マージンを改善することができる。
【０１２２】
［変更例］
図１７は、この発明の実施の形態６の変更例を示す図である。この図１７においては、Ｐチャネル１６を用いて、入力信号ＩＮのハイレベル電圧レベルのレベル変換を行なう。この入力初段変換段においては、ハイ側電源ノード３とＭＯＳトランジスタ１６のゲートノード１９の間に、出力ノード１２上の電圧に応答して選択的に導通するＰチャネルＭＯＳトランジスタ２０２が接続される。すなわち、この図１７に示す入力変換段は、図５に示すレベル変換回路の電流駆動素子１７に代えて、出力ノード１２の信号に応答するＰチャネルＭＯＳトランジスタ２０２が利用される。
【０１２３】
この図１７に示す入力変換段の構成の場合、入力信号ＩＮがローレベルとなり、容量素子１８によりノード１９の電圧レベルが低下したとき、ノード１２は、ＭＯＳトランジスタ１６により充電され、ハイ側電源電圧ＶＨに近い電圧レベルとなる。したがって、この場合は、出力ノード１２のオフセット電圧を、ＭＯＳトランジスタ２０２を非導通状態に維持する電圧レベルに設定することにより、ＭＯＳトランジスタ２０２を非導通状態に維持することができる。したがって、入力信号ＩＮがローレベルのときに、ノード１９の電圧レベルが、充電電流により上昇するのを防止でき、入力信号ＩＮのローレベル期間に対する制約をなくすことができる。
【０１２４】
入力信号ＩＮがハイレベルに立上がったときには、容量素子１８によりノード１９がハイ側電源電圧ＶＨの電圧レベルに駆動され、ＭＯＳトランジスタ１６が非導通状態となり、出力ノード１２のローレベル電圧に対して何ら悪影響を及ぼさない。このときには、ＭＯＳトランジスタ２０２によりノード１９がハイ側電源電圧ＶＨレベルに維持される。
【０１２５】
以上のように、この発明の実施の形態６に従えば、入力信号を容量素子を介してゲートに受ける出力駆動ＭＯＳトランジスタのゲートノードに、この出力駆動ＭＯＳトランジスタのドライブノードの電圧をそのゲートに受けるＭＯＳトランジスタを接続しており、出力駆動ＭＯＳトランジスタのゲートノードの電位が変化するのを抑制することができ、入力信号のハイレベル期間およびローレベル期間に対する制約をなくすことができる。
【０１２６】
［実施の形態７］
図１８は、この発明の実施の形態７に従うレベル変換回路の要部の構成を示す図である。この図１８に示すレベル変換回路は、図１５に示すレベル変換回路の構成において、さらに、ゲートノード９とロー側電源ノード４の間に、高抵抗の抵抗素子２１０を接続する。図１８に示す回路の他の構成は、図１５に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１２７】
抵抗素子２１０の抵抗値ＲＩを十分に大きくする。抵抗素子２１０を利用することにより、ゲートノード９の初期電位をロー側電源電圧−ＶＬに設定する。抵抗素子２１０の抵抗値ＲＩを十分大きく、その駆動電流量を、ＭＯＳトランジスタ２００のリーク電流以下とすることにより、定常状態時におけるゲートノード９の電位レベルの不要な変化を確実に抑制することともに、正確にゲートノード９の電位を初期設定して、入力信号ＩＮに従って出力ノード２に信号を生成することができる。
【０１２８】
なお、図には示さないが、図１７に示す構成においても、この発明の実施の形態７に従って、ＭＯＳトランジスタ２０２と並列に高抵抗の抵抗素子を接続することにより、ゲートノード１９の電圧レベルをハイ側電源電圧ＶＨに初期設定することができる。
【０１２９】
以上のように、この発明の実施の形態７に従えば、入力信号を容量素子を介してゲートに受ける出力駆動ＭＯＳトランジスタのゲートに、そのゲートに出力ノード電位を受けるＭＯＳトランジスタと並列に高抵抗の抵抗素子（電流制限素子）を接続しており、確実に、出力駆動ＭＯＳトランジスタのゲート電位を所定電圧レベルに初期設定することができる。
【０１３０】
［実施の形態８］
図１９は、この発明の実施の形態８に従うレベル変換回路の要部の構成を示す図である。この図１９に示すレベル変換回路においては、図１８に示す高抵抗の抵抗素子２１０に代えて、パワーオンリセット（ＰＯＲ）回路２３０の出力信号（パワーオンリセット信号）ＰＯＲに従って導通し、ゲートノード９をロー側電源ノード４に結合するＮチャネルＭＯＳトランジスタ２２０が設けられる。図１９に示すレベル変換回路の他の構成は、図１８に示すレベル変換回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１３１】
パワーオンリセット回路２３０は、ハイ側電源電圧ＶＨとロー側電源電圧−ＶＬを両動作電源電圧として動作し、これらの電圧ＶＨおよび−ＶＬの投入時、パワーオンリセット信号ＰＯＲを所定期間Ｈレベル（電圧ＶＨレベル）に駆動する。パワーオンリセット信号ＰＯＲは、定常状態時においては、ロー側電源電圧−ＶＬレベルに維持される。
【０１３２】
すなわち、図２０に示すように、電源投入前において電圧ＶＨおよび−ＶＬは、ともに、基準電圧ＧＮＤレベルである。電源が投入されると、このハイ側電源電圧ＶＨの電圧レベルが上昇して所定の電圧レベル（ＶＨ）に到達し、またロー側電源電圧−ＶＬも所定の電圧レベル（−ＶＬ）に到達する。この電源投入に応答して、電圧ＶＨおよび−ＶＬが所定の電圧レベルに到達するかまたは安定化すると、パワーオンリセット回路２３０からのパワーオンリセット信号ＰＯＲが電圧ＶＨレベルに上昇し、応じて、ＭＯＳトランジスタ２２０が導通する。したがって、ゲートノード９が、ロー側電源ノード４に接続され、ゲートノード９が電圧−ＶＬレベルに初期設定される。
【０１３３】
所定期間が経過すると、このパワーオンリセット回路２３０からのパワーオンリセット信号ＰＯＲが電圧−ＶＬレベルとなり、ＭＯＳトランジスタ２２０が非導通状態となる。通常動作時には、このＭＯＳトランジスタ２２０は非導通状態に維持されるため、入力信号ＩＮのレベル変換動作に対しては、何らこのＭＯＳトランジスタ２２０は悪影響を及ぼさない。
【０１３４】
図２１は、図１９に示すパワーオンリセット回路２３０の構成の１例を概略的に示す図である。図２１において、パワーオンリセット回路２３０は、電圧ＶＤＤおよびＧＮＤを動作電圧として受け、ハイ側電源電圧ＶＨの投入を検出するＶＨ投入検出回路２４０と、電圧ＶＤＤおよびＧＮＤを動作電源電圧として受け、ロー側電源電圧−ＶＬの投入を検出するＶＬ投入検出回路２４２と、電圧ＶＤＤおよびＧＮＤを両動作電源電圧として受けて動作し、投入検出回路２４０および２４２から電圧投入検出信号ＰＵＰＨおよびＰＵＰＬを受けるＮＡＮＤ回路２４４と、ＮＡＮＤ回路２４４の出力信号のレベルを変換するレベル変換回路２４６と、レベル変換回路２４６の出力信号ＭＰＯＲの立上りに応答してワンショットのパルス信号を発生するワンショットパルス発生回路２４８を含む。
【０１３５】
ＶＨ投入検出回路２４０は、たとえばハイ側電源ノードと接地ノードとの間に直列に接続される容量素子および抵抗素子を含み、この容量素子の容量結合による電圧変化により、ハイ側電源電圧ＶＨが投入されたかをインバータなどを用いて検出し、この投入時、電圧投入検出信号ＰＵＰＨをＨレベルに駆動する。
【０１３６】
ＶＬ投入検出回路２４２は、たとえば、電圧ＶＤＤを受ける電源ノードとロー側電源電圧−ＶＬを受けるロー側電源ノードと間に直列に接続される抵抗素子および容量素子を含み、容量素子の容量結合により、ロー側電源電圧−ＶＬの投入を検出する。このＶＬ投入検出回路２４２は、電圧−ＶＬの投入時、その出力信号ＰＵＰＬをＨレベルに駆動する。
【０１３７】
ＮＡＮＤゲート２４２は、これらの電圧投入検出信号ＰＵＰＨおよびＰＵＰＬがともにＨレベル（電圧ＶＤＤレベル）のときに、その出力信号を電圧ＧＮＤレベルに駆動する。電圧投入検出信号ＰＵＰＨおよびＰＵＰＬの少なくとも一方がローレベルのときには、このＮＡＮＤ回路２４４は、電圧ＶＤＤレベルの信号を出力する。
【０１３８】
レベル変換回路２４６は、たとえば図１で示す構成を有し、ＮＡＮＤ回路２４４の出力信号を、電圧ＶＨおよび−ＶＬの間で変化する信号に変換する。
【０１３９】
ワンショットパルス変換回路２４８は、電圧ＶＨおよび−ＶＬを動作電源電圧として動作し、レベル変換回路２４６からの信号ＭＰＯＲの立上がりに応答してワンショットのパルス信号を生成し、パワーオンリセット信号ＰＯＲを生成する。
【０１４０】
図２２は、図２１に示すパワーオンリセット回路２３０の動作を示す信号波形図である。以下、図２２を参照して、図２１に示すパワーオンリセット回路２３０の動作について説明する。
【０１４１】
このパワーオンリセット回路２３０においては、電圧ＶＤＤおよびＧＮＤが、電圧ＶＨおよび−ＶＬよりも先に安定状態にあることを前提としている。
【０１４２】
電圧ＶＨが投入され、その電圧レベルが上昇すると、ＶＨ投入検出回路２４０が、内部の容量素子の容量結合によりこの電圧上昇を検出し、電圧投入検出信号ＰＵＰＨをハイレベルに立上げる。同様に、電圧−ＶＬが投入され、その電圧レベルが低下すると、ＶＬ投入検出回路２４２を、その内部の容量素子の容量結合によりこの電圧レベル低下を検出し、電圧投入検出信号ＰＵＰＬをハイレベルに駆動する。これらの検出信号ＰＵＰＨおよびＰＵＰＬがともに電圧ＶＤＤレベルのハイレベルとなると、ＮＡＮＤ回路２４４の出力信号が電圧ＧＮＤレベルのローレベルとなる。
【０１４３】
レベル変換回路２４６は、たとえば図１に示す構成を維持し、ＮＡＮＤ回路２４４の出力信号の論理レベルを反転しかつその信号振幅を変換する。したがって、ＮＡＮＤ回路２４４の出力信号の立下がりに応答してレベル変換回路２４６からの信号ＭＰＯＲが、電圧ＶＨレベルに上昇する。この信号ＭＰＯＲの立上がりに応答してワンショットパルス発生回路２４８が、所定期間電圧ＶＨレベルへその出力信号ＰＯＲを駆動し、所定時間経過後に、この信号ＰＯＲを電圧−ＶＬレベルに駆動する。
【０１４４】
したがって、この図２１に示すパワーオンリセット回路２３０の構成により、電圧ＶＨおよび−ＶＬがともに所定電圧レベルに到達した後に、パワーオンリセット信号ＰＯＲをワンショットパルスの形態で生成することができる。
【０１４５】
なお、この図２１に示すパワーオンリセット回路２３０の構成により、検出回路２４０および２４２が電圧ＶＨおよび−ＶＬの投入を検出した後に、パワーオンリセット信号ＰＯＲを、これらの電圧の投入シーケンスにかかわらず生成することができる。
【０１４６】
なお、この発明の実施の形態８においても、図１９に示す構成において、ＮチャネルＭＯＳトランジスタをすべてＰチャネルＭＯＳトランジスタに設定し、電源ノード４にハイ側電源電圧ＶＨを供給することにより、ハイ側信号の振幅変換を行なうことができる。その場合、パワーオンリセット信号として、図２１に示すワンショットパルス発生回路２４８の出力信号ＰＯＲの反転信号を初期設定用のＰチャネルＭＯＳトランジスタのゲートに与える。
【０１４７】
以上のように、この発明の実施の形態８に従えば、レベル変換回路の内部ノードを、パワーオンリセット信号に従って初期設定しており、正確に内部ノードを所定電圧レベルに設定し、かつ通常動作モード時、この内部ノードをフローティング状態に設定し、容量素子の容量結合により、正確に、その電圧レベルを設定することができる。
【０１４８】
なお、上述の実施の形態１から８において、ＭＯＳトランジスタとしては、電界効果トランジスタであればよく、半導体基板上に形成されるＭＯＳトランジスタであってもよく、またガラスなどの絶縁性基板上に形成される薄膜トランジスタ（ＴＦＴ）であってもよい。
【０１４９】
【発明の効果】
以上のように、この発明に従えば、１種類のＭＯＳトランジスタを用いてレベル変換回路を構成し、かつ出力ドライブトランジスタのゲートを容量素子を介して入力信号に従って駆動している。従って、出力ドライブトランジスタのソースノードの電圧を、その出力信号として入力信号の対応の論理レベルの電圧レベルに係らず出力することができる。これにより、工程数が低減された低消費電力のレベル変換回路を実現することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１に従うレベル変換回路の構成を示す図である。
【図２】図１に示すレベル変換回路の動作を示す信号波形図である。
【図３】（Ａ）および（Ｂ）は、図１に示す抵抗素子の代替例を示す図である。
【図４】（Ａ）および（Ｂ）は、図１に示す抵抗素子のさらに他の代替例を示す図である。
【図５】この発明の実施の形態２に従うレベル変換回路の構成を概略的に示す図である。
【図６】図５に示すレベル変換回路の動作を示す信号波形図である。
【図７】この発明の実施の形態３に従うレベル変換回路の構成を示す図である。
【図８】この発明の実施の形態３の変更例を示す図である。
【図９】図８に示すレベル変換回路の動作を示す信号波形図である。
【図１０】この発明の実施の形態４に従うレベル変換回路の構成を示す図である。
【図１１】図１０に示すレベル変換回路の動作を示す信号波形図である。
【図１２】この発明の実施の形態４の変更例を示す図である。
【図１３】この発明の実施の形態５に従うレベル変換回路の構成を示す図である。
【図１４】図１３に示すレベル変換回路の動作を示す信号波形図である。
【図１５】この発明の実施の形態６に従うレベル変換回路の要部の構成を示す図である。
【図１６】図１５に示す回路の動作を示す信号波形図である。
【図１７】この発明の実施の形態６の変更例を示す図である。
【図１８】この発明の実施の形態７に従うレベル変換回路の要部の構成を示す図である。
【図１９】この発明の実施の形態８に従うレベル変換回路の要部の構成を示す図である。
【図２０】図１９に示すパワーオンリセット回路の動作を示す信号波形図である。
【図２１】図１９に示すパワーオンリセット回路の構成の一例を概略的に示す図である。
【図２２】図２１に示すパワーオンリセット回路の動作を示す信号波形図である。
【符号の説明】
１  入力ノード、２  出力ノード、３  ハイ側電源ノード、４  ロー側電源ノード、５，７  抵抗素子、８  容量素子、６  ＭＯＳトランジスタ、１１  入力ノード、１２  出力ノード、１３  ハイ側電源ノード、１４  ロー側電源ノード、１６  ＭＯＳトランジスタ、１５，１７  電流駆動素子、１８  容量素子、２０  ブートストラップ型負荷回路、２３  容量素子、２２，２４  ＭＯＳトランジスタ、３０  ブートストラップ型負荷回路、３３，３２  ＭＯＳトランジスタ、３３  容量素子、４０  出力駆動回路、４１−４３，４５，４６  ＭＯＳトランジスタ、４４  容量素子、５０  最終出力ノード、６０  プッシュプル段、６２  最終出力ノード、１００  入力変換段、１１０  プッシュプル段、１２０  ブートストラップ型駆動段、１３０  レシオレスブートストラップ型最終出力段、１６０  最終出力ノード、Ｑ１−Ｑ１５  ＭＯＳトランジスタ、ＣＰ１−ＣＰ３  容量素子、２００  ＭＯＳトランジスタ、２１０  抵抗素子、２２０  ＭＯＳトランジスタ、２３０  パワーオンリセット回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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