(57)【要約】【課題】  最適化された書き込みタイミングを有し、低消費電力の半導体記憶装置を提供する。【解決手段】  半導体記憶装置は、ワード線、ビット線対、メモリセル１、ビット線プリチャージ回路２、およびライトアンプ３に加えて、ダミーワード線、ダミービット線対、ダミーメモリセル１ａ〜ｃ、およびメモリセル記憶ノード検知回路６を備える。ダミーメモリセル１ｂ、１ｃの作用により、ダミーメモリセル１ａに対する書き込みタイミングは、メモリセル１に対する書き込みタイミングとほぼ同じになる。メモリセル記憶ノード検知回路６は、ダミーメモリセル１ａに含まれる記憶ノードＳ１、Ｓ２の状態変化に基づき、書き込み完了信号ＷＲＳＴを生成する。【選択図】  図１ 
2005078714.tif 000002
【特許請求の範囲】
【請求項１】
ダミーメモリセルを備えた半導体記憶装置であって、
複数のワード線と、
複数のビット線対と、
前記ワード線と前記ビット線対との交点に配置された複数のメモリセルと、
ダミーワード線と、
ダミービット線対と、
前記ダミーワード線と前記ダミービット線対との交点に配置された第１のダミーメモリセルと、
前記ダミーワード線と前記ビット線対との交点に配置された複数の第２のダミーメモリセルと、
前記ワード線と前記ダミービット線対との交点に配置された複数の第３のダミーメモリセルと、
前記ビット線対および前記ダミービット線対のそれぞれに対応して設けられ、各信号線対のプリチャージ状態を制御する複数のビット線プリチャージ回路と、
前記ビット線対および前記ダミービット線対の各信号線対を書き込みデータに基づき駆動する少なくとも１つのライトアンプと、
前記第１のダミーメモリセルに含まれる記憶ノードの状態変化に基づき、書き込み完了信号を生成する書き込み完了検知回路とを備えた、半導体記憶装置。
【請求項２】
前記第１のダミーメモリセルに含まれる記憶ノードの状態は、前記ダミーワード線が駆動されたときに、所定の状態に初期化されることを特徴とする、請求項１に記載の半導体記憶装置。
【請求項３】
前記ダミーワード線は、書き込み動作時において前記ワード線のいずれかが選択されたときにのみ、選択されたワード線に同期して駆動されることを特徴とする、請求項１または２に記載の半導体記憶装置。
【請求項４】
前記書き込み完了検知回路は、前記第１のダミーメモリセルに含まれる記憶ノードにおける論理値の変化に基づき、前記書き込み完了信号を生成することを特徴とする、請求項１〜３のいずれかに記載の半導体記憶装置。
【請求項５】
前記書き込み完了検知回路は、前記第１のダミーメモリセルに含まれる記憶ノードにおける論理値を入力として、前記書き込み完了信号を出力するインバータ回路を含むことを特徴とする、請求項４に記載の半導体記憶装置。
【請求項６】
前記書き込み完了検知回路は、
ソース端子が電源端子に接続され、ゲート端子が前記ダミーワード線に基づき制御される第１のトランジスタと、
ソース端子が前記第１のトランジスタのドレイン端子に接続され、ゲート端子が前記第１のダミーメモリセルに含まれる記憶ノードに接続されている第２のトランジスタと、
ソース端子が接地され、ドレイン端子が前記第２のトランジスタのドレイン端子に接続され、ゲート端子が前記ダミーワード線に基づき制御される第３のトランジスタとを含み、
前記第２および第３のトランジスタに共通したドレイン端子の状態を、前記書き込み完了信号として出力することを特徴とする、請求項４に記載の半導体記憶装置。
【請求項７】
前記第１のトランジスタのソース端子には、前記メモリセル、前記第１ないし第３のダミーメモリセル、および前記ビット線プリチャージ回路に供給される電源電圧よりも高い電源電圧が印加されることを特徴とする、請求項６に記載の半導体記憶装置。
【請求項８】
前記第３のダミーメモリセルは、前記第１のダミーメモリセルに対する書き込みデータの反転データを固定的に記憶していることを特徴とする、請求項１〜７のいずれかに記載の半導体記憶装置。
【請求項９】
前記第１のダミーメモリセルを複数個備え、
前記書き込み完了検知回路は、前記第１のダミーメモリセルに含まれる記憶ノードの状態変化のうちで、最も遅い状態変化が起こったときに、前記書き込み完了信号を書き込み完了を示す値に変化させることを特徴とする、請求項１〜８のいずれかに記載の半導体記憶装置。
【請求項１０】
前記ライトアンプは、書き込み動作時において前記書き込み完了信号が書き込み未完了を示す値を取る間に限り、各信号線対を前記書き込みデータに基づき駆動することを特徴とする、請求項１〜９のいずれかに記載の半導体記憶装置。
【請求項１１】
ワード数およびビット数を可変に設定できるコンパイラブルメモリであることを特徴とする、請求項１〜１０のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、より特定的には、ダミーメモリセルを備えた半導体記憶装置に関する。
【背景技術】
【０００２】
一般に、半導体記憶装置は、メモリセルにデータを書き込むときには、プリチャージ状態にあるビット線対のプリチャージを解除し、選択されたワード線、および選択されたビット線対に接続されたライトアンプをオン状態に駆動する。また、半導体記憶装置は、データの書き込み完了後に、選択されていたワード線およびライトアンプをオフ状態に戻し、ビット線対をプリチャージ状態に戻す。
【０００３】
図８は、従来の半導体記憶装置の構成図である。図８に示す半導体記憶装置は、メモリセル１、ビット線プリチャージ回路２、ライトアンプ３、およびライトアンプ制御回路４を備えている。ライトアンプ制御回路４は、２入力ＡＮＤ回路ＭＡ１、および遅延回路５を含んでいる。図８において、ＷＬ１〜２はワード線を、ＢＬ１〜２および／ＢＬ１〜２はビット線対を、ＰＣＧはビット線プリチャージ制御信号を、ＷＥＮはライトイネーブル信号を、ＷＡＥはライトアンプ制御信号を、ＣＡ１〜２はカラム選択信号を、ＩＮ１〜２はライトデータを表す。
【０００４】
各メモリセル１は、図８に示すように、１本のワード線と１対のビット線対とに接続されている。図９は、メモリセル１の具体的構成を示した回路図である。図９に示すメモリセル１は、アクセストランジスタＱ１およびＱ２、ドライブトランジスタＱ３およびＱ４、並びにロードトランジスタＱ５およびＱ６を備えている。図９おいて、ＷＬはワード線を、ＢＬおよび／ＢＬはビット線対を、Ｓ１およびＳ２はメモリセル記憶ノードを、ＶＤＤは電源端子を表す。アクセストランジスタＱ１およびＱ２のゲート端子はいずれもワード線ＷＬに、ドレイン端子はビット線対｛ＢＬ、／ＢＬ｝に、ソース端子はメモリセル記憶ノードＳ１およびＳ２にそれぞれ接続されている。
【０００５】
ドライブトランジスタＱ３とロードトランジスタＱ５とは、第１のインバータを構成し、ドライブトランジスタＱ４とロードトランジスタＱ６とは、第２のインバータを構成する。第１のインバータの出力端子（メモリセル記憶ノードＳ２）は、第２のインバータの入力端子に接続され、第２のインバータの出力端子（メモリセル記憶ノードＳ１）は、第１のインバータの入力端子に接続されている。これにより、第１および第２のインバータは、ラッチ回路を構成する。このラッチ回路は、データを記憶し保持する。メモリセル１は、ワード線ＷＬがＨレベルであるときに、ビット線対｛ＢＬ、／ＢＬ｝を通じて伝送された相補のデータを入力する動作、または、メモリセル記憶ノードＳ１およびＳ２に記憶されているデータをビット線対｛ＢＬ、／ＢＬ｝に出力する動作のいずれかを行う。
【０００６】
図１０は、ビット線プリチャージ回路２の具体的構成を示した回路図である。図１０に示すビット線プリチャージ回路２は、プリチャージトランジスタＱ７およびＱ８、並びにイコライズトランジスタＱ９を備えている。図１０において、ＢＬおよび／ＢＬはビット線対を、ＰＣＧはビット線プリチャージ制御信号を、ＶＤＤは電源端子を表す。
【０００７】
プリチャージトランジスタＱ７およびＱ８、並びにイコライズトランジスタＱ９のゲート端子は、いずれも、ビット線プリチャージ制御信号ＰＣＧに接続されている。プリチャージトランジスタＱ７およびＱ８のドレイン端子はビット線対｛ＢＬ、／ＢＬ｝に、ソース端子はいずれも電源端子ＶＤＤに接続されている。イコライズトランジスタＱ９のソース端子およびドレイン端子は、ビット線対｛ＢＬ、／ＢＬ｝に接続されている。
【０００８】
ビット線プリチャージ回路２は、ビット線プリチャージ制御信号ＰＣＧがＬレベルのときに活性状態となり、ビット線対｛ＢＬ、／ＢＬ｝をＨレベル（ＶＤＤレベル）にプリチャージする。また、ビット線プリチャージ回路２は、ビット線プリチャージ制御信号ＰＣＧがＨレベルのときに非活性状態となる。このとき、ビット線対｛ＢＬ、／ＢＬ｝は、ハイインピーダンス状態になる。
【０００９】
図１１は、ライトアンプ３の具体的構成を示した回路図である。図１１に示すライトアンプ３は、Ｐ型ＭＯＳトランジスタＱＰ１およびＱＰ２、Ｎ型ＭＯＳトランジスタＱＮ１およびＱＮ２、インバータＭＩ１〜３、並びに３入力ＮＡＮＤ回路ＭＮ１およびＭＮ２を備えている。図１１において、ＢＬおよび／ＢＬはビット線対を、ＣＡはカラム選択信号を、ＷＡＥはライトアンプ制御信号を、ＩＮはライトデータを、ＶＤＤは電源端子を表す。
【００１０】
Ｐ型ＭＯＳトランジスタＱＰ１およびＱＰ２のソース端子は、いずれも電源端子ＶＤＤに接続され、Ｎ型ＭＯＳトランジスタＱＮ１およびＱＮ２のソース端子は、いずれも接地されている。Ｐ型ＭＯＳトランジスタＱＰ１およびＮ型ＭＯＳトランジスタＱＮ１のドレイン端子は、いずれもビット線対のＢＬ側に接続されている。Ｐ型ＭＯＳトランジスタＱＰ２およびＮ型ＭＯＳトランジスタＱＮ２のドレイン端子は、いずれもビット線対の／ＢＬ側に接続されている。
【００１１】
３入力ＮＡＮＤ回路ＭＮ１の入力端子には、カラム選択信号ＣＡ、ライトアンプ制御信号ＷＡＥ、およびライトデータＩＮが入力端子に接続されたインバータＭＩ３の出力が接続されている。３入力ＮＡＮＤ回路ＭＮ１の出力は、Ｐ型ＭＯＳトランジスタＱＰ２のゲート端子およびインバータＭＩ１の入力端子に接続されている。３入力ＮＡＮＤ回路ＭＮ２の入力端子には、カラム選択信号ＣＡ、ライトアンプ制御信号ＷＡＥ、およびライトデータＩＮが接続されている。３入力ＮＡＮＤ回路ＭＮ２の出力は、Ｐ型ＭＯＳトランジスタＱＰ１のゲート端子およびインバータＭＩ２の入力端子に接続されている。インバータＭＩ１およびＭＩ２の出力は、それぞれ、Ｎ型ＭＯＳトランジスタＱＮ１およびＱＮ２のゲート端子に接続されている。
【００１２】
ライトアンプ制御信号ＷＡＥは、書き込み動作を行うときに、後述する書き込み時間だけＨレベルになる。ライトアンプ３は、カラム選択信号ＣＡおよびライトアンプ制御信号ＷＡＥがいずれもＨレベルのときに活性状態になり、ライトデータＩＮ（ＨレベルまたはＬレベル）に応じたデータをビット線対｛ＢＬ、／ＢＬ｝に出力する。例えば、カラム選択信号ＣＡおよびライトアンプ制御信号ＷＡＥがいずれもＨレベルであり、さらにライトデータＩＮもＨレベルである場合、３入力ＮＡＮＤ回路ＭＮ１の出力はＨレベル、３入力ＮＡＮＤ回路ＭＮ２の出力はＬレベルとなる。このとき、インバータＭＩ１の出力はＬレベル、インバータＭＩ２の出力はＨレベルとなる。したがって、Ｐ型ＭＯＳトランジスタＱＰ１およびＮ型ＭＯＳトランジスタＱＮ２はオンし、Ｎ型ＭＯＳトランジスタＱＮ１およびＰ型ＭＯＳトランジスタＱＰ２はオフする。このため、ビット線対のＢＬ側はＨレベル、／ＢＬ側はＬレベルとなる。同様に、カラム選択信号ＣＡおよびライトアンプ制御信号ＷＡＥがいずれもＨレベルであり、ライトデータＩＮがＬレベルである場合、ビット線対のＢＬ側はＬレベル、／ＢＬ側はＨレベルとなる。
【００１３】
一方、カラム選択信号ＣＡまたはライトアンプ制御信号ＷＡＥのいずれかがＬレベルのときには、３入力ＮＡＮＤ回路ＭＮ１およびＭＮ２の出力は、ライトデータＩＮに関わらずＨレベルとなり、インバータＭＩ１およびＭＩ２の出力はいずれもＬレベルとなる。したがって、Ｐ型ＭＯＳトランジスタＱＰ１およびＱＰ２、並びにＮ型ＭＯＳトランジスタＱＮ１およびＱＮ２は、すべてオフする。このため、ライトアンプ３は非活性状態となり、ビット線対｛ＢＬ、／ＢＬ｝はハイインピーダンス状態になる。
【００１４】
ライトアンプ制御回路４は、上述したように、２入力ＡＮＤ回路ＭＡ１、および遅延回路５を含んでいる。遅延回路５は、一般的に、多段に接続された奇数個のインバータによって構成される。遅延回路５からは、ライトイネーブル信号ＷＥＮの反転信号が、信号入力から各インバータの遅延時間を合計した時間だけ遅れて出力される。
【００１５】
図８に示すように、ライトイネーブル信号ＷＥＮと遅延回路５の出力との論理積が、ライトアンプ制御信号ＷＡＥとなる。ライトイネーブル信号ＷＥＮがＬレベルである間、遅延回路５の出力はＨレベルとなり、ライトアンプ制御信号ＷＡＥはＬレベルとなる。この状態でライトイネーブル信号ＷＥＮがＨレベルに変化すると、ライトアンプ制御信号ＷＡＥは、遅延回路５における遅延時間の長さ（以下、書き込み時間という）だけＨレベルとなる。その後、ライトイネーブル信号ＷＥＮがＨレベルに変化してから書き込み時間が経過すると、遅延回路５の出力はＨレベルからＬレベルに変化し、これに伴い、ライトアンプ制御信号ＷＡＥもＨレベルからＬレベルに変化する。このようにライトアンプ制御回路４は、ライトイネーブル信号ＷＥＮがＬレベルからＨレベルに変化したときに、所定時間（書き込み時間）だけＨレベルとなるライトアンプ制御信号ＷＡＥを出力する。
【００１６】
以下、以上のように構成された従来の半導体記憶装置の動作を説明する。すべてのワード線がＬレベルのとき、すべてのメモリセル１はハイインピーダンス状態（データ入出力を行わない状態）となる。このとき、ライトイネーブル信号ＷＥＮおよびライトアンプ制御信号ＷＡＥはいずれもＬレベルとなり、ライトアンプ３は非活性状態となる。また、ビット線プリチャージ制御信号ＰＣＧはＬレベルとなり、ビット線プリチャージ回路２は活性状態となる。このため、すべてのビット線対は、ビット線プリチャージ回路２によってＨレベルにプリチャージされる。
【００１７】
この状態で、あるメモリセル１にデータを書き込むためには、ビット線プリチャージ制御信号ＰＣＧ、ライトイネーブル信号ＷＥＮ、すべてのワード線のうちから選択した１本のワード線、およびすべてのカラム選択信号のうちから選択した１本のカラム選択信号を所定のタイミングで、いずれもＨレベルに変化させる処理が行われる。ビット線プリチャージ制御信号ＰＣＧがＨレベルに変化すると、ビット線プリチャージ回路２は、非活性状態（ハイインピーダンス状態）となる。ライトイネーブル信号ＷＥＮがＨレベルに変化すると、ライトアンプ制御信号ＷＡＥは、書き込み時間だけＨレベルになる。
【００１８】
例えば、ワード線ＷＬ１およびカラム選択信号ＣＡ１が選択された場合、ワード線ＷＬ１に接続されたメモリセル１はワード線がＨレベルである間は活性状態となり、ビット線対｛ＢＬ１、／ＢＬ１｝に接続されたライトアンプ３は書き込み時間だけ活性状態となる。これにより、ビット線対｛ＢＬ１、／ＢＬ１｝には、ライトデータＩＮ１に基づくデータが出力される。このとき、ワード線ＷＬ１に接続されたメモリセル１では、アクセストランジスタＱ１およびＱ２がオンするため、アクセストランジスタＱ１およびＱ２に接続されたビット線対｛ＢＬ１、／ＢＬ１｝を介して、ドライブトランジスタＱ３およびＱ４、並びにロードトランジスタＱ５およびＱ６によって構成されるラッチ回路に対して、データの書き込みが行われる。
【００１９】
ライトアンプ制御信号ＷＡＥは、Ｈレベルに変化してから書き込み時間が経過すると、Ｌレベルに変化する。これに伴い、ライトアンプ３は、非活性状態となる。また、選択されていたワード線は、ライトアンプ制御信号ＷＡＥの変化に合わせてＬレベルに変化するため、選択されていたメモリセル１は、ハイインピーダンス状態になる。その後、ビット線プリチャージ制御信号ＰＣＧがＬレベルに変化すると、ビット線プリチャージ回路２は活性状態となる。このため、すべてのビット線対は、ビット線プリチャージ回路２によってＨレベルにプリチャージされる。いずれのメモリセル１にデータを書き込む場合にも、以上に述べた処理が行われる。
【００２０】
ここまで、一般的な半導体記憶装置におけるデータの書き込み処理について説明したが、これとは別に半導体記憶装置については、通常のメモリセルとは別のダミーメモリセル（レプリカ回路とも呼ばれる）を追加する技術が、従来から知られている（例えば、特許文献１および２）。特許文献１には、一般的な半導体記憶装置に対して、ダミーメモリセルと、通常のワード線とは別のダミーワード線と、通常のビット線対とは別のダミービット線対とを追加し、さらに、ダミーワード線およびダミービット線対に対応して負荷用のダミーメモリセルを追加することが記載されている。このような構成を有する半導体記憶装置では、通常のワード線が駆動されるときにダミーワード線も同時に駆動され、ダミーメモリセルは通常のメモリセルと同じ動作を行う。この半導体記憶装置では、センスアンプ起動用信号は、ダミーメモリセルに接続されたダミービット線対の電圧の変化に基づき生成される。
【００２１】
ダミーメモリセルを備えた半導体記憶装置に関する技術のうちでは、読み出し動作に関する技術、特に、センスアンプ起動タイミングの生成や、その最適化に関する技術が、大多数を占めている。ダミーメモリセルを備えた半導体記憶装置の書き込み動作に関する技術としては、特許文献２に記載されたものがある。特許文献２には、ダミーメモリセルを備えた半導体記憶装置に関して、ダミーメモリセルに対してデータの書き込みを行い、その書き込み動作に基づき発生する信号に基づき、タイミング信号を生成する技術が開示されている。しかし、特許文献２に記載されたダミーメモリセルは、ダミーワード線やダミービット線対と共に使用されるものではない。
【特許文献１】特開２００２−３６７３７７号公報（図１）
【特許文献２】特開平１１−９６７６８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
上記従来の半導体記憶装置には、以下に述べるような問題がある。半導体記憶装置では、書き込み時間（ライトアンプ制御信号ＷＡＥがＨレベルとなる時間）を、すべてのメモリセル１で確実に書き込みを完了できる長さにする必要がある。上述したように、書き込み時間は、ライトアンプ制御回路４に含まれる遅延回路５の遅延時間によって決定される。このため、半導体記憶装置の電源電圧依存性、温度依存性、プロセスばらつきなどを考慮すると、遅延回路５を設計するときには、大きなマージンを見込んでおく必要がある。
【００２３】
ここで、書き込み時間を十分に長くすれば、メモリセルに対する書き込みを安定的に行うことができる。しかし、書き込み時間を必要以上に長くすると、半導体記憶装置に対するアクセスが遅くなってしまう。これに加えて、書き込み時間が長くなると、選択されたワード線に接続されたメモリセルのビット線対への充放電電流が増加し、半導体記憶装置の消費電力が増加してしまう。
【００２４】
また、ワード数およびビット数を可変に構成できる、いわゆるコンパイラブルメモリについては、生成可能な最大の構成に合わせて遅延回路５のタイミング設計を行う場合がある。しかし、最大の構成に合わせて遅延回路５のタイミング設計を行うと、例えば最小の構成のコンパイラブルメモリにおける書き込み時間も、最大の構成のときと同じ長さになる。このため、コンパイラブルメモリについては、アクセス時間の増大と消費電力の増加とが、特に問題となる。なお、生成できる各構成に対して異なる遅延時間を有する遅延回路５を予め用意しておくことは、原理的には可能であるが、現実的ではない。
【００２５】
それ故に、本発明は、いかなる構成を有する場合でも最適な書き込みタイミングを生成できる、低消費電力の半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００２６】
本発明の半導体記憶装置は、ワード線と、ビット線対と、メモリセルと、ビット線プリチャージ回路と、ライトアンプとに加えて、ダミーワード線と、ダミービット線対と、第１ないし第３のダミーメモリセルと、書き込み完了検知回路とを備える。メモリセルはワード線とビット線対との交点に、第１のダミーメモリセルはダミーワード線とダミービット線対との交点に、第２のダミーメモリセルはダミーワード線とビット線対との交点に、第３のダミーメモリセルはワード線とダミービット線対との交点にそれぞれ配置される。ビット線プリチャージ回路は、ビット線対およびダミービット線対のプリチャージ状態を制御し、ライトアンプは、ビット線対およびダミービット線対を書き込みデータに基づき駆動する。書き込み完了検知回路は、第１のダミーメモリセルに含まれる記憶ノードの状態変化に基づき、書き込み完了信号を生成する。
【００２７】
この場合、第１のダミーメモリセルに含まれる記憶ノードの状態は、ダミーワード線が駆動されたときに所定の状態に初期化されてもよい。
【００２８】
また、ダミーワード線は、書き込み動作時においてワード線のいずれかが選択されたときにのみ、選択されたワード線に同期して駆動されてもよい。
【００２９】
また、書き込み完了検知回路は、第１のダミーメモリセルに含まれる記憶ノードにおける論理値の変化に基づき、書き込み完了信号を生成してもよい。
【００３０】
より好ましくは、書き込み完了検知回路は、第１のダミーメモリセルに含まれる記憶ノードにおける論理値を入力として、書き込み完了信号を出力するインバータ回路を含んでいてもよい。
【００３１】
あるいは、書き込み完了検知回路は、ソース端子が電源端子に接続され、ゲート端子がダミーワード線に基づき制御される第１のトランジスタと、ソース端子が第１のトランジスタのドレイン端子に接続され、ゲート端子が第１のダミーメモリセルに含まれる記憶ノードに接続されている第２のトランジスタと、ソース端子が接地され、ドレイン端子が第２のトランジスタのドレイン端子に接続され、ゲート端子がダミーワード線に基づき制御される第３のトランジスタとを含み、第２および第３のトランジスタに共通したドレイン端子の状態を書き込み完了信号として出力してもよい。
【００３２】
特にこの場合、第１のトランジスタのソース端子には、メモリセル、第１ないし第３のダミーメモリセル、およびビット線プリチャージ回路に供給される電源電圧よりも高い電源電圧が印加されてもよい。
【００３３】
また、第３のダミーメモリセルは、第１のダミーメモリセルに対する書き込みデータの反転データを固定的に記憶していてもよい。
【００３４】
また、半導体記憶装置は第１のダミーメモリセルを複数個備えており、書き込み完了検知回路は、第１のダミーメモリセルに含まれる記憶ノードの状態変化のうちで、最も遅い状態変化が起こったときに、書き込み完了信号を書き込み完了を示す値に変化させてもよい。
【００３５】
また、ライトアンプは、書き込み動作時において書き込み完了信号が書き込み未完了を示す値を取る間に限り、各信号線対を書き込みデータに基づき駆動してもよい。
【００３６】
また、半導体記憶装置は、ワード数およびビット数を可変に設定できるコンパイラブルメモリであってもよい。
【発明の効果】
【００３７】
本発明の半導体記憶装置は、通常のメモリセルとほぼ同じタイミングでデータを書き込める第１のダミーメモリセルを備え、第１のダミーメモリセルに含まれる記憶ノードの状態変化に基づき書き込み完了信号を生成する。したがって、いかなる構成を有する半導体記憶装置についても、すべてのメモリセルに対する書き込みを保証できる、最適な書き込みタイミングを生成することができる。また、書き込みタイミングが最適化されることに伴い、メモリセルからビット線対への不必要な充放電電流が減少するので、書き込み動作時の消費電力を低減することができる。
【００３８】
また、ダミーワード線を、書き込み動作時においてワード線のいずれかが選択されたときにのみ駆動することとすれば、読み出し動作時にはダミーワード線は駆動されないので、読み出し動作時におけるダミーワード線の充放電電流による分だけ、消費電力を低減することができる。
【００３９】
また、書き込み完了検知回路が上記第１ないし第３のトランジスタを含むこととすれば、ダミーメモリセルに含まれる記憶ノードの状態が変化する遷移期間において、書き込み完了検知回路の電源端子から接地へ貫通電流が流れることを防止することができる。
【００４０】
また、上記第１のトランジスタのソース端子に他の部分よりも高い電源電圧を印加することとすれば、メモリセルアレイ用および周辺回路用に２種類の電源電圧が供給され、メモリセルアレイ用の電源電圧が周辺回路用の電源電圧より低い場合でも、半導体記憶装置は１種類の電源電圧が供給された場合と同様の動作を行うことができ、２種類の電圧間のレベルシフトを容易に実現することができる。
【００４１】
また、第３のダミーメモリセルが、第１のダミーメモリセルに対する書き込みデータの反転データを固定的に記憶することとすれば、より確実に書き込みタイミングを生成することができる。
【００４２】
また、書き込み完了検知回路が、複数の第１のダミーメモリセルに含まれる記憶ノードの状態変化のうちで、最も遅い状態変化が起こったときに、書き込み完了信号を書き込み完了を示す値に変化させることとすれば、より確実に書き込みタイミングを生成することができる。
【００４３】
また、ライトアンプが、書き込み動作時において書き込み完了信号が書き込み未完了を示す値を取る間に限り、各信号線対を駆動することとすれば、ライトアンプが活性状態となる時間が短縮されるので、書き込み動作時の消費電力を低減することができる。
【００４４】
また、ワード数およびビット数を可変に設定できるコンパイラブルメモリでは、メモリセルの増減に応じてダミーメモリセルも増減し、ワード線の負荷とダミーワード線の負荷とは同様に増減し、ビット線対の負荷とダミービット線対の負荷とは同様に増減する。したがって、メモリセルに対する書き込みタイミングとダミーメモリセルに対する書き込みタイミングとは常にほぼ等しくなるので、いかなる構成の半導体記憶装置についても、最適な書き込みタイミングを生成することができる。
【発明を実施するための最良の形態】
【００４５】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体記憶装置の構成図である。図１に示す半導体記憶装置は、メモリセル１、ダミーメモリセル１ａ〜１ｃ、ビット線プリチャージ回路２、ライトアンプ３、メモリセル記憶ノード検知回路６、およびライトアンプ制御回路７を備えている。図１において、ＷＬ１〜２はワード線を、ＤＷＬはダミーワード線を、ＢＬ１〜２および／ＢＬ１〜２はビット線対を、ＤＢＬおよび／ＤＢＬはダミービット線対を、ＰＣＧはビット線プリチャージ制御信号を、ＷＥＮはライトイネーブル信号を、ＷＡＥはライトアンプ制御信号を、ＤＣＡおよびＣＡ１〜２はカラム選択信号を、ＤＩＮおよびＩＮ１〜２はライトデータを、ＷＲＳＴは書き込み完了信号を、Ｓ１およびＳ２はダミーメモリセル１ａに含まれるメモリセル記憶ノードを表す。
【００４６】
メモリセル１およびダミーメモリセル１ａ〜１ｃは、２次元状に並べて配置される。図１に示す半導体記憶装置では、メモリセル１は、ワード線ＷＬ１〜２とビット線対｛ＢＬ１〜２、／ＢＬ１〜２｝との４個の交点に、それぞれ１個ずつ配置される。ダミーメモリセル１ａは、ダミーワード線ＤＷＬとダミービット線対｛ＤＢＬ、／ＤＢＬ｝との１個の交点に、１個配置される。ダミーメモリセル１ｂは、ダミーワード線ＤＷＬとビット線対｛ＢＬ１〜２、／ＢＬ１〜２｝との２個の交点に、それぞれ１個ずつ配置される。ダミーメモリセル１ｃは、ワード線ＷＬ１〜２とダミービット線対｛ＤＢＬ、／ＤＢＬ｝との２個の交点に、それぞれ１個ずつ配置される。
【００４７】
本実施形態では、メモリセル１、ビット線プリチャージ回路２、およびライトアンプ３として、従来の半導体記憶装置と同じ回路を使用する。各回路の詳細は、図９から図１１を参照して既に説明したので、ここでは説明を省略する。
【００４８】
ダミーメモリセル１ａは、書き込み完了信号ＷＲＳＴを生成するために設けられる。ダミーメモリセル１ｂは、ダミーワード線ＤＷＬの負荷を、通常のワード線ＷＬ１〜２の１本分の負荷と等しくするために設けられる。ここでいう負荷には、ワード線またはダミーワード線の配線抵抗および配線容量成分、並びにワード線またはダミーワード線に接続されるトランジスタの容量成分などが含まれる。ダミーメモリセル１ｃは、ダミービット線対｛ＤＢＬ、／ＤＢＬ｝の負荷を、通常のビット線対｛ＢＬ１〜２、／ＢＬ１〜２｝の１対分の負荷と等しくするために設けられる。ここでいう負荷には、ビット線対またはダミービット線対の配線抵抗および配線容量成分、並びにビット線対またはダミービット線対に接続されるトランジスタの容量成分などが含まれる。
【００４９】
ダミーメモリセル１ａ〜１ｃは、いずれもメモリセル１と同一の構成、すなわち、図９に示す構成を有する。ただし、図１に示すように、ダミーメモリセル１ａ〜１ｃの接続状態は、メモリセル１とは異なる。より詳細には、ダミーメモリセル１ａに含まれるメモリセル記憶ノードＳ１およびＳ２は、メモリセル記憶ノード検知回路６の各端子に接続されている。また、ダミーメモリセル１ｂは、いずれのビット線対にも接続されておらず、ダミーメモリセル１ｃのワード線入力は、接地されている。
【００５０】
本実施形態では、メモリセル記憶ノード検知回路６は、書き込み完了検知回路として動作する。図２は、メモリセル記憶ノード検知回路６の具体的構成を示した回路図である。図２に示すメモリセル記憶ノード検知回路６は、Ｐ型ＭＯＳトランジスタＱＰ３、Ｎ型ＭＯＳトランジスタＱＮ３、およびインバータＭＩ４〜５を備えている。図２において、ＤＷＬはダミーワード線を、ＷＲＳＴは書き込み完了信号を、Ｓ１およびＳ２はダミーメモリセル１ａに含まれるメモリセル記憶ノードを、ＶＤＤは電源端子を表す。
【００５１】
Ｐ型ＭＯＳトランジスタＱＰ３のゲート端子にはダミーワード線ＤＷＬが、ソース端子には電源端子ＶＤＤが、ドレイン端子にはダミーメモリセル１ａのメモリセル記憶ノードＳ１がそれぞれ接続されている。Ｎ型ＭＯＳトランジスタＱＮ３のゲート端子には、ダミーワード線ＤＷＬが入力端子に接続されているインバータＭＩ４の出力が、ドレイン端子にはダミーメモリセル１ａのメモリセル記憶ノードＳ２がそれぞれ接続されており、ソース端子は接地されている。インバータＭＩ５は、ダミーメモリセル１ａのメモリセル記憶ノードＳ１の状態を反転して、書き込み完了信号ＷＲＳＴを出力する。
【００５２】
ダミーワード線ＤＷＬがＬレベルである間、Ｐ型ＭＯＳトランジスタＱＰ３はオンするので、ダミーメモリセル１ａのメモリセル記憶ノードＳ１はＨレベルとなり、書き込み完了信号ＷＲＳＴはＬレベルとなる。また、インバータＭＩ４の出力はＨレベルとなるので、Ｎ型ＭＯＳトランジスタＱＮ３はオンし、ダミーメモリセル１ａのメモリセル記憶ノードＳ２はＬレベルとなる。
【００５３】
ダミーワード線ＤＷＬがＨレベルに変化すると、Ｐ型ＭＯＳトランジスタＱＰ３およびＮ型ＭＯＳトランジスタＱＮ３は、いずれもオフする。このため、書き込み完了信号ＷＲＳＴは、ダミーメモリセル１ａのメモリセル記憶ノードＳ１の状態を反転した信号となる。このようにして求めた書き込み完了信号ＷＲＳＴは、以下に示すように、例えば、ライトアンプ３のタイミング制御に使用される。また、書き込み完了信号ＷＲＳＴは、半導体記憶装置の外部に出力され、半導体記憶装置を始めとする各種回路のタイミング制御に使用される。
【００５４】
図３は、ライトアンプ制御回路７の具体的構成を示した回路図である。図３に示すライトアンプ制御回路７は、２入力ＮＯＲ回路ＭＲ１〜２、インバータＭＩ６、および２入力ＡＮＤ回路ＭＡ２を備えている。図３において、ＷＥＮはライトイネーブル信号を、ＷＡＥはライトアンプ制御信号を、ＷＲＳＴは書き込み完了信号を、Ａは２入力ＡＮＤ回路ＭＡ２の出力信号を表す。
【００５５】
２入力ＡＮＤ回路ＭＡ２の各入力端子には、ライトイネーブル信号ＷＥＮと、ライトイネーブル信号ＷＥＮが入力端子に接続されているインバータＭＩ６の出力とが接続されている。このため、ライトイネーブル信号ＷＥＮがＬレベルからＨレベルに変化したときに、２入力ＡＮＤ回路ＭＡ２の出力信号Ａには、Ｈレベルの狭パルスが発生する。２入力ＮＯＲ回路ＭＲ１およびＭＲ２は、ＲＳラッチを構成する。このＲＳラッチのセット入力には、２入力ＡＮＤ回路ＭＡ２の出力信号Ａが接続され、リセット入力には書き込み完了信号ＷＲＳＴが接続されている。２入力ＮＯＲ回路ＭＲ２の出力が、ライトアンプ制御信号ＷＡＥとなる。
【００５６】
図４は、図３に示すライトアンプ制御回路７のタイミングチャートを示す図である。初期状態、すなわち、ワード線およびダミーワード線がいずれもＬレベルである状態では、ライトイネーブル信号ＷＥＮ、ライトアンプ制御信号ＷＡＥおよび書き込み完了信号ＷＲＳＴは、いずれもＬレベルである。この状態でライトイネーブル信号ＷＥＮがＬレベルからＨレベルに変化すると、２入力ＡＮＤ回路ＭＡ２の出力信号Ａには、Ｈレベルの狭パルスが現れる。出力信号Ａは、２入力ＮＯＲ回路ＭＲ１およびＭＲ２によって構成されるＲＳラッチのセット入力となり、ＲＳラッチの一方の出力であるライトアンプ制御信号ＷＡＥをＨレベルに変化させる。その後、ＲＳラッチのリセット入力である書き込み完了信号ＷＲＳＴがＨレベルに変化したときに、ライトアンプ制御信号ＷＡＥはＬレベルに変化する。
【００５７】
ダミービット線対｛ＤＢＬ、／ＤＢＬ｝に接続されたライトアンプ３では、カラム選択信号ＤＣＡはＨレベルに、ライトデータＤＩＮはＬレベルにそれぞれ固定されている。したがって、このライトアンプ３は、ライトアンプ制御信号ＷＡＥのみによって制御され、ライトアンプ制御信号ＷＡＥがＬレベルである間は非活性状態となり、ライトアンプ制御信号ＷＡＥがＨレベルである間は活性状態となる。また、ライトアンプ制御信号ＷＡＥがＨレベルである間、ダミービット線対のＤＢＬ側は常にＬレベルになり、／ＤＢＬ側は常にＨレベルになる。
【００５８】
以下、以上のように構成された本実施形態に係る半導体記憶装置の動作を説明する。まず、図１に示すように、ダミーメモリセル１ｂはビット線対に接続されておらず、ダミーメモリセル１ｃのワード線入力は接地されているため、ダミーメモリセル１ｂおよび１ｃは、ビット線対にもダミービット線対にも影響を与えない。
【００５９】
初期状態では、ワード線ＷＬ１〜２、ダミーワード線ＤＷＬ、ビット線プリチャージ制御信号ＰＣＧ、およびライトイネーブル信号ＷＥＮは、いずれもＬレベルに制御される。この状態では、すべてのメモリセル１およびダミーメモリセル１ａは、ハイインピーダンス状態（データ入出力を行わない状態）となる。また、ダミーワード線ＤＷＬがＬレベルであるので、メモリセル記憶ノード検知回路６の作用により、ダミーメモリセル１ａのメモリセル記憶ノードＳ１はＨレベルに、メモリセル記憶ノードＳ２はＬレベルにそれぞれ初期化され、書き込み完了信号ＷＲＳＴはＬレベルとなる。また、ライトイネーブル信号ＷＥＮがＬレベルであるので、ライトアンプ制御信号ＷＡＥはＬレベルとなり、ライトアンプ３は非活性状態となる。また、ビット線プリチャージ制御信号ＰＣＧがＬレベルであるので、ビット線プリチャージ回路２は活性状態となり、すべてのビット線対｛ＢＬ１〜２、／ＢＬ１〜２｝並びにダミービット線対｛ＤＢＬ、／ＤＢＬ｝は、ビット線プリチャージ回路２によってＨレベルにプリチャージされる。
【００６０】
この状態で、あるメモリセル１にデータを書き込むためには、従来の半導体記憶装置と同様に、ビット線プリチャージ制御信号ＰＣＧ、ライトイネーブル信号ＷＥＮ、すべてのワード線のうちから選択した１本のワード線、およびすべてのカラム選択信号のうちから選択した１本のカラム選択信号を所定のタイミングで、いずれもＨレベルに変化させる処理が行われる。ビット線プリチャージ制御信号ＰＣＧがＨレベルに変化すると、ビット線プリチャージ回路２は、非活性状態（ハイインピーダンス状態）となる。ライトイネーブル信号ＷＥＮがＨレベルに変化すると、ライトアンプ制御信号ＷＡＥは、従来の半導体記憶装置と同様に、書き込み時間だけＨレベルになる。
【００６１】
例えば、ワード線ＷＬ１およびカラム選択信号ＣＡ１が選択された場合、ワード線ＷＬ１に接続されたメモリセル１はワード線がＨレベルである間は活性状態となり、ビット線対｛ＢＬ１、／ＢＬ１｝に接続されたライトアンプ３は書き込み時間だけ活性状態となる。これにより、ビット線対｛ＢＬ１、／ＢＬ１｝には、ライトデータＩＮ１に基づくデータが出力される。このとき、ワード線ＷＬ１に接続されたメモリセル１では、アクセストランジスタＱ１およびＱ２がオンするため、アクセストランジスタＱ１およびＱ２に接続されたビット線対｛ＢＬ１、／ＢＬ１｝を介して、ドライブトランジスタＱ３およびＱ４、並びにロードトランジスタＱ５およびＱ６によって構成されるラッチ回路に対して、データの書き込みが行われる。
【００６２】
ダミーワード線ＤＷＬは、ワード線ＷＬ１〜２のいずれかが選択されたときに、選択されたワード線に同期して駆動される。例えば、ダミーワード線ＤＷＬは、ワード線ＷＬ１〜２のいずれかがＬレベルからＨレベルに変化したときに、これと同じタイミングでＬレベルからＨレベルに変化する。また、ライトイネーブル信号ＷＥＮがＬレベルからＨレベルに変化すると、ライトアンプ制御信号ＷＡＥはＨレベルに変化し、ダミービット線対｛ＤＢＬ、／ＤＢＬ｝に接続されたライトアンプ３は活性状態となる。このライトアンプ３に入力されるライトデータＤＩＮはＬレベルに固定されているので、ライトアンプ３が活性状態である間、ダミービット線対のＤＢＬ側はＬレベル、／ＤＢＬ側はＨレベルとなる。このようにして、ダミーメモリセル１ａに対して、メモリセル１と同様に、データの書き込みが行われる。ただし、ダミーメモリセル１ａのメモリセル記憶ノードＳ１にはＬレベルが、メモリセル記憶ノードＳ２にはＨレベルが必ず書き込まれる。
【００６３】
上述したように、ダミーワード線ＤＷＬの負荷は、ワード線ＷＬ１〜２の１本分の負荷と等しく、ダミービット線対｛ＤＢＬ、／ＤＢＬ｝の負荷は、ビット線対｛ＢＬ１〜２、／ＢＬ１〜２｝の１対分の負荷と等しくなるように構成されている。したがって、メモリセル１に対する書き込み完了タイミングと、ダミーメモリセル１ａに対する書き込み完了タイミングとは、ほぼ一致する。この点は、他のメモリセル１に対して書き込みを行った場合も、同様である。
【００６４】
メモリセル１に対する書き込みが完了するのとほぼ同時に、ダミーメモリセル１ａのメモリセル記憶ノードＳ１がＨレベルからＬレベルに変化すると、書き込み完了信号ＷＲＳＴは、ＬレベルからＨレベルに変化する（図２の説明を参照）。これに伴い、ライトアンプ制御信号ＷＡＥは、ＨレベルからＬレベルに変化する（図３の説明を参照）。
【００６５】
ライトアンプ制御信号ＷＡＥがＬレベルに変化すると、ライトアンプ３は非活性状態となる。その後、ライトアンプ制御信号ＷＡＥに同期して、あるいは所定の時間が経過したときに、選択されていたワード線およびダミーワード線ＤＷＬは、Ｌレベルに変化するように制御される。これにより、選択されていたメモリセル１およびダミーメモリセル１ａは、ハイインピーダンス状態に変化する。ダミーワード線ＤＷＬがＬレベルに変化すると、ダミーメモリセル１ａのメモリセル記憶ノードＳ１はＨレベルに、メモリセル記憶ノードＳ２はＬレベルにそれぞれ再び初期化され、書き込み完了信号ＷＲＳＴはＨレベルからＬレベルに変化する。また、ビット線プリチャージ制御信号ＰＣＧがＬレベルに変化すると、ビット線プリチャージ回路２は活性状態となり、すべてのビット線対｛ＢＬ１〜２、／ＢＬ１〜２｝およびダミービット線対｛ＤＢＬ、／ＤＢＬ｝は、いずれもＨレベルにプリチャージされる。いずれのメモリセル１にデータを書き込む場合にも、以上に述べた処理が行われる。
【００６６】
以上に示すように、本実施形態に係る半導体記憶装置は、通常のメモリセルとほぼ同じタイミングでデータを書き込めるダミーメモリセルを備え、当該ダミーメモリセルに含まれる記憶ノードの状態変化に基づき書き込み完了信号を生成する。したがって、いかなる構成を有する半導体記憶装置についても、すべてのメモリセルに対する書き込みを保証できる、最適な書き込みタイミングを生成することができる。また、書き込みタイミングが最適化されることに伴い、メモリセルからビット線対への不必要な充放電電流が減少するので、書き込み動作時の消費電力を低減することができる。
【００６７】
特に、ダミーワード線を、書き込み動作時においてワード線のいずれかが選択されたときにのみ駆動することとすれば、読み出し動作時にはダミーワード線は駆動されないので、読み出し動作時におけるダミーワード線の充放電電流による分だけ、消費電力を低減することができる。
【００６８】
また、ライトアンプが、書き込み動作時において書き込み完了信号がＬレベルである間に限り、ビット線対およびダミービット線対を駆動することとすれば、ライトアンプが活性状態となる時間が短縮されるので、書き込み動作時の消費電力を低減することができる。
【００６９】
（第２の実施形態）
本発明の第２の実施形態に係る半導体記憶装置は、第１の実施形態に係る半導体記憶装置において、メモリセル記憶ノード検知回路６を、図５に示す回路に置換したものである。図５は、本実施形態に係る半導体記憶装置におけるメモリセル記憶ノード検知回路６の具体的構成を示す回路図である。図５に示すメモリセル記憶ノード検知回路６は、Ｐ型ＭＯＳトランジスタＱＰ４〜６、Ｎ型ＭＯＳトランジスタＱＮ４〜５、およびインバータＭＩ７を備えている。図５において、ＤＷＬはダミーワード線を、ＷＲＳＴは書き込み完了信号を、Ｓ１およびＳ２はダミーメモリセル１ａに含まれるメモリセル記憶ノードを、ＶＤＤおよびＶＤＤ２は電源端子を表す。
【００７０】
Ｐ型ＭＯＳトランジスタＱＰ４のゲート端子にはダミーワード線ＤＷＬが、ソース端子には電源端子ＶＤＤが、ドレイン端子にはダミーメモリセル１ａのメモリセル記憶ノードＳ１がそれぞれ接続されている。Ｎ型ＭＯＳトランジスタＱＮ４のゲート端子にはダミーワード線ＤＷＬが入力端子に接続されているインバータＭＩ７の出力が、ドレイン端子にはダミーメモリセル１ａのメモリセル記憶ノードＳ２がそれぞれ接続されており、ソース端子は接地されている。Ｐ型ＭＯＳトランジスタＱＰ５のソース端子には電源端子ＶＤＤ２が、ゲート端子にはインバータＭＩ７の出力がそれぞれ接続されている。Ｐ型ＭＯＳトランジスタＱＰ６のソース端子にはＰ型ＭＯＳトランジスタＱＰ５のドレイン端子が、ゲート端子にはダミーメモリセル１ａのメモリセル記憶ノードＳ１がそれぞれ接続されている。Ｎ型ＭＯＳトランジスタＱＮ５のソース端子は接地され、ドレイン端子にはＰ型ＭＯＳトランジスタＱＰ５のドレイン端子が、ゲート端子にはインバータＭＩ７の出力がそれぞれ接続されている。Ｐ型ＭＯＳトランジスタＱＰ６およびＮ型ＭＯＳトランジスタＱＮ５に共通したドレイン端子の状態が、書き込み完了信号ＷＲＳＴとして出力される。
【００７１】
以下、以上のように構成された本実施形態に係る半導体記憶装置の動作を説明する。まず、電源端子ＶＤＤおよびＶＤＤ２に同じレベルの電源電圧が印加された場合の動作を説明する。ダミーワード線ＤＷＬがＬレベルである間、Ｐ型ＭＯＳトランジスタＱＰ４はオンするので、ダミーメモリセル１ａのメモリセル記憶ノードＳ１はＨレベルとなる。また、インバータＭＩ７の出力はＨレベルとなるので、Ｎ型ＭＯＳトランジスタＱＮ４はオンし、ダミーメモリセル１ａのメモリセル記憶ノードＳ２はＬレベルとなる。さらに、Ｐ型ＭＯＳトランジスタＱＰ５およびＱＰ６はいずれもオフし、Ｎ型ＭＯＳトランジスタＱＮ５はオンするので、書き込み完了信号ＷＲＳＴはＬレベルとなる。
【００７２】
ダミーワード線ＤＷＬがＨレベルに変化すると、Ｐ型ＭＯＳトランジスタＱＰ４およびＮ型ＭＯＳトランジスタＱＮ４は、いずれもオフする。また、インバータＭＩ７の出力はＬレベルとなるので、Ｐ型ＭＯＳトランジスタＱＰ５はオンし、Ｎ型ＭＯＳトランジスタＱＮ５はオフする。したがって、Ｐ型ＭＯＳトランジスタＱＰ６がオンするか否かに応じて、書き込み完了信号ＷＲＳＴは変化する。Ｐ型ＭＯＳトランジスタＱＰ６のゲート端子には、ダミーメモリセル１ａのメモリセル記憶ノードＳ１が接続されているので、書き込み完了信号ＷＲＳＴは、結局のところ、ダミーメモリセル１ａのメモリセル記憶ノードＳ１の状態を反転した信号となる。ダミーメモリセル１ａに対する書き込みが完了したときに、メモリセル記憶ノードＳ１はＨレベルからＬレベルに変化する。これに伴い、Ｐ型ＭＯＳトランジスタＱＰ６はオンし、書き込み完了信号ＷＲＳＴはＬレベルからＨレベルに変化する。
【００７３】
このように、本実施形態に係るメモリセル記憶ノード検知回路（図５）は、第１の実施形態に係るメモリセル記憶ノード検知回路（図２）と、ほぼ同じように動作する。ただし、本実施形態に係るメモリセル記憶ノード検知回路では、ダミーワード線ＤＷＬがＨレベルに変化してから、ダミーメモリセル１ａのメモリセル記憶ノードＳ１がＬレベルに変化するまでの間、Ｐ型ＭＯＳトランジスタＱＰ６がオフしているので、この間、書き込み完了信号ＷＲＳＴはハイインピーダンス状態になる。実際の半導体記憶装置では、容量（配線やトランジスタによる容量成分）が存在するため、書き込み完了信号ＷＲＳＴは、ハイインピーダンス状態に変化した後でも、しばらくの間は直前のＬレベルを保っている。したがって、本実施形態に係るメモリセル記憶ノード検知回路と、第１の実施形態に係るメモリセル記憶ノード検知回路とは、論理レベルでは同じ動作を行う。よって、本実施形態に係る半導体記憶装置は、第１の実施形態に係る半導体記憶装置と同じ効果を奏する。
【００７４】
これに加えて、本実施形態に係るメモリセル記憶ノード検知回路では、ダミーワード線ＤＷＬに基づき、書き込み完了信号ＷＲＳＴの出力が制御されている。これにより、ダミーメモリセル１ａのメモリセル記憶ノードＳ１の状態がＨレベルからＬレベルに変化する遷移期間において、Ｐ型ＭＯＳトランジスタＱＰ５およびＱＰ６、並びにＮ型ＭＯＳトランジスタＱＮ５を介して、電源端子ＶＤＤ２から接地へ貫通電流が流れることを防止することができる。一般に電源電圧が低下するほど、メモリセルにおけるデータ遷移時間（メモリセル記憶ノードＳ１およびＳ２の状態が変化する遷移時間に等しい）は長くなる。したがって、図５に示すメモリセル記憶ノード検知回路を用いることによる貫通電流防止の効果は、電源電圧が低い半導体記憶装置において特に顕著となる。
【００７５】
次に、電源端子ＶＤＤおよびＶＤＤ２に異なるレベルの電源電圧が印加された場合の動作を説明する。半導体記憶装置のメモリセルアレイ部分と周辺回路部分とに、異なるレベルの電源電圧を供給する方法が考えられる。この方法によれば、メモリセルアレイ部分には相対的に低レベルの電源電圧を供給し、周辺回路部分には相対的に高レベルの電圧を供給することにより、周辺回路の高速性を保ちつつ、メモリセルアレイ部分を低消費電力化することができるので、高速で低消費電力の半導体記憶装置を得ることができる。この場合、本実施形態に係るメモリセル記憶ノード検知回路（図５）を用いることより、以下に示すように、２種類の電源電圧間のレベルシフトを容易に実現することができる。
【００７６】
本実施形態では、メモリセル１、ダミーメモリセル１ａ〜ｃ、およびビット線プリチャージ回路２に対しては電源電圧Ｖ１が印加され、上記以外の回路には電源電圧Ｖ１よりも高い電源電圧Ｖ２が印加され、各回路の接地は共通であるとする。この場合、図５に示すメモリセル記憶ノード検知回路６では、インバータＭＩ７には、電源電圧Ｖ２が供給されている。また、Ｐ型ＭＯＳトランジスタＱＰ５のソース端子は電源端子ＶＤＤ２に接続されており、このソース端子には電源電圧Ｖ２が印加される。
【００７７】
ダミーワード線ＤＷＬは、周辺回路用の電源電圧Ｖ２で駆動されている。ダミーワード線ＤＷＬがＬレベルである間、ダミーワード線ＤＷＬがゲート端子に接続されているＰ型ＭＯＳトランジスタＱＰ４はオンするので、ダミーメモリセル１ａのメモリセル記憶ノードＳ１はＨレベル（電圧レベルＶ１）となる。このとき、Ｐ型ＭＯＳトランジスタＱＰ６のゲート端子はＨレベルとなるが、その電圧レベルはＶ１であるので、Ｐ型ＭＯＳトランジスタＱＰ６は、完全なオフ状態とはならない。一方、インバータＭＩ７に供給される電源電圧はＶ２であり、インバータＭＩ７の出力はＨレベル（電圧レベルＶ２）であるので、Ｐ型ＭＯＳトランジスタＱＰ５は確実にオフする。したがって、Ｐ型ＭＯＳトランジスタＱＰ６が完全にオフしないとしても、これに直列に接続されたＰ型ＭＯＳトランジスタＱＰ５が確実にオフするので、電源端子ＶＤＤ２から接地へ貫通電流は流れない。また、Ｎ型ＭＯＳトランジスタＱＮ４はオンするので、ダミーメモリセル１ａのメモリセル記憶ノードＳ２はＬレベルになる。さらに、Ｎ型ＭＯＳトランジスタＱＮ５もオンするので、書き込み完了信号ＷＲＳＴはＬレベルとなる。
【００７８】
ダミーワード線ＤＷＬがＨレベル（電圧レベルＶ２）に変化すると、Ｐ型ＭＯＳトランジスタＱＰ４およびＮ型ＭＯＳトランジスタＱＮ４は、いずれもオフする。このとき、インバータＭＩ７の出力はＬレベルとなるので、Ｐ型ＭＯＳトランジスタＱＰ５はオンし、Ｎ型ＭＯＳトランジスタＱＮ５はオフする。したがって、Ｐ型ＭＯＳトランジスタＱＰ６がオンするか否かに応じて、書き込み完了信号ＷＲＳＴは変化する。Ｐ型ＭＯＳトランジスタＱＰ６のゲート端子には、ダミーメモリセル１ａのメモリセル記憶ノードＳ１が接続されているので、書き込み完了信号ＷＲＳＴは、結局のところ、ダミーメモリセル１ａのメモリセル記憶ノードＳ１の状態を反転した信号となる。
【００７９】
しかし、ダミーワード線ＤＷＬがＨレベルに変化してから、ダミーメモリセル１ａへの書き込みが開始されるまでの間、ダミーメモリセル１ａのメモリセル記憶ノードＳ１の電圧レベルはＶ１であるので、Ｐ型ＭＯＳトランジスタＱＰ６は完全なオフ状態とはならず、書き込み完了信号ＷＲＳＴはＬレベルから徐々に上昇してしまう可能性がある。ところが、一般的な半導体記憶装置では、ワード線およびダミーワード線が駆動されてから、メモリセルおよびダミーメモリセルへデータを書き込むまでの時間は、わずか数ナノ秒である。さらに、Ｐ型ＭＯＳトランジスタＱＰ６は完全なオフ状態ではない状態にあるので、Ｐ型ＭＯＳトランジスタＱＰ６を流れる電流は微小であり、書き込み完了信号ＷＲＳＴに流れ込む電荷量は極めて少ない。よって、書き込み完了信号ＷＲＳＴに接続される後段回路が受ける影響は、極めて小さいと言える。
【００８０】
Ｐ型ＭＯＳトランジスタＱＰ５のソース端子はＨレベル（電圧レベルＶ２）であるので、書き込み完了信号ＷＲＳＴはＨレベル（電圧レベルＶ２）となる。このように、本実施形態に係るメモリセル記憶ノード検知回路（図５）は、Ｈレベル時に電圧レベルＶ１を有する信号に基づき、Ｈレベル時に電圧レベルＶ２を有する書き込み完了信号ＷＲＳＴを出力する。このように、本実施形態に係るメモリセル記憶ノード検知回路（図５）を用いることより、２種類の電圧間のレベルシフトを容易に実現することができる。
【００８１】
以上に示すように、Ｐ型ＭＯＳトランジスタＱＰ５のソース端子に他の部分よりも高い電源電圧Ｖ２を印加することにより、メモリセルアレイ用および周辺回路用に２種類の電源電圧が供給され、メモリセルアレイ用の電源電圧が周辺回路用の電源電圧より低い場合でも、半導体記憶装置は１種類の電源電圧が供給された場合と同様の動作を行うことができ、２種類の電圧間のレベルシフトを容易に実現することができる。
【００８２】
（第３の実施形態）
本発明の第３の実施形態に係る半導体記憶装置は、第１の実施形態に係る半導体記憶装置において、ダミーメモリセル１ｃを、図６に示す回路に置換したものである。図６は、本実施形態に係る半導体記憶装置におけるダミーメモリセル１ｃの具体的構成を示す回路図である。図６に示すダミーメモリセル１ｃは、メモリセル記憶ノードＳ２が接地されている点を除き、第１の実施形態に係る半導体記憶装置におけるダミーメモリセル１ｃ（図９）と同じである。
【００８３】
以下、以上のように構成された本実施形態に係る半導体記憶装置の動作を説明する。図１に示すように、ダミーメモリセル１ｃのワード線入力は接地されているので、ダミーメモリセル１ｃの回路構成は、半導体記憶装置の論理的な動作には影響を与えない。したがって、本実施形態に係る半導体記憶装置は、第１の実施形態に係る半導体記憶装置とほぼ同じように動作する。
【００８４】
近年、半導体記憶装置の微細化の進行に伴い、トランジスタのオフリーク電流が増加している。このため、ダミーメモリセル１ｃにおいて、ワード線入力を接地することにより、アクセストランジスタＱ１およびＱ２がいずれもオフしていたとしても、アクセストランジスタＱ１およびＱ２には微小なオフリーク電流が流れる。したがって、この微小なオフリーク電流が、アクセストランジスタＱ１およびＱ２を介して、ダミービット線対｛ＤＢＬ、／ＤＢＬ｝に影響を与える。
【００８５】
第１の実施形態のようにメモリセル１と同じ構成のダミーメモリセル１ｃ（図９）を使用した場合、ダミーメモリセル１ｃのメモリセル記憶ノードＳ１およびＳ２は、電源投入後に、ダミーメモリセル１ｃごとにばらばらになる。すなわち、あるダミーメモリセル１ｃでは、メモリセル記憶ノードＳ１がＨレベルに、メモリセル記憶ノードＳ２がＬレベルになり、別のダミーメモリセル１ｃではその逆になるといった状況が発生する。ここで、すべてのダミーメモリセル１ｃのメモリセル記憶ノードＳ１およびＳ２を、それぞれ同一の状態となるように設定すれば、アクセストランジスタＱ１およびＱ２を流れるオフリーク電流がダミービット線対｛ＤＢＬ、／ＤＢＬ｝に与える影響は最大となる。
【００８６】
第１の実施形態で述べたように、ダミーメモリセル１ａに対する書き込み動作時には、ダミービット線対のＤＢＬ側が常にＬレベルとなり、ダミービット線対の／ＤＢＬ側が常にＨレベルとなる。そこで、図６に示すように、ダミーメモリセル１ｃのメモリセル記憶ノードＳ２を接地して、メモリセル記憶ノードＳ１をＨレベルに、メモリセル記憶ノードＳ２をＬレベルに固定することとする。これにより、ダミーメモリセル１ａに書き込むためのダミービット線対｛ＤＢＬ、／ＤＢＬ｝の状態（ダミービット線対のＤＢＬ側がＬレベル、／ＤＢＬ側がＨレベル）と、ダミーメモリセル１ｃのオフリーク電流によるダミービット線対｛ＤＢＬ、／ＤＢＬ｝への影響（ダミービット線対のＤＢＬ側がＨレベル、／ＤＢＬ側がＬレベル）とが逆方向に作用するため、ダミーメモリセル１ａに対する書き込み動作に最も時間がかかる状態となる。
【００８７】
メモリセル１への書き込み動作も、上記のような状態の場合（同じビット線対に接続されているメモリセルのメモリセル記憶ノードがすべて同じで、同じビット線対に接続されている選択されたメモリセルに対して、メモリセル記憶ノードの反転データを書き込む場合）が、最も時間がかかる。
【００８８】
したがって、図６に示すダミーメモリセル１ｃを用いれば、すべてのメモリセル１のメモリセル記憶ノードがいかなる状態であっても、より確実に書き込み動作を行うことができる。
【００８９】
以上に示すように、ダミービット線対｛ＤＢＬ、／ＤＢＬ｝に接続されたダミーメモリセル１ｃが、ダミーメモリセル１ａに対する書き込みデータの反転データを固定的に記憶することにより、より確実に書き込みタイミングを生成することができる。
【００９０】
（第４の実施形態）
図７は、本発明の第４の実施形態に係る半導体記憶装置の構成図である。図７に示す半導体記憶装置は、メモリセル１、ダミーメモリセル１ａ〜１ｃ、ビット線プリチャージ回路２、ライトアンプ３、メモリセル記憶ノード検知回路６、ライトアンプ制御回路７、および２入力ＡＮＤ回路ＭＡ３を備えている。図７において、ＷＲＳＴおよびＷＲＳＴ１〜２は書き込み完了信号を、Ｓ１ａおよびＳ１ｂはあるダミーメモリセル１ａのメモリセル記憶ノードを、Ｓ２ａおよびＳ２ｂは他のダミーメモリセル１ａのメモリセル記憶ノードを表す。上記以外の符号は、第１の実施形態と同じである。
【００９１】
本実施形態では、メモリセル１、ビット線プリチャージ回路２、およびライトアンプ３として、従来の半導体記憶装置と同じ回路を使用する。各回路の詳細は、図９から図１１を参照して既に説明したので、ここでは説明を省略する。また、ダミーメモリセル１ａ〜１ｃ、メモリセル記憶ノード検知回路６、およびライトアンプ制御回路７として、第１の実施形態に係る半導体記憶装置と同じ回路を使用する。各回路の詳細は、第１の実施形態で既に説明したので、ここでは説明を省略する。
【００９２】
本実施形態に係る半導体記憶装置は、第１の実施形態に係る半導体記憶装置（図１）において、１個のダミーメモリセル１ｃをダミーメモリセル１ａに置換した上で、メモリセル記憶ノード検知回路６と２入力ＡＮＤ回路ＭＡ３とを１個ずつ追加したものである。この場合、ダミーメモリセル１ｃをダミーメモリセル１ａに置換しても、ダミービット線対｛ＤＢＬ、／ＤＢＬ｝の負荷は変化しないものとする。
【００９３】
本実施形態では、２個のメモリセル記憶ノード検知回路６と２入力ＡＮＤ回路ＭＡ３とは、書き込み完了検知回路として動作する。各メモリセル記憶ノード検知回路６は、それぞれ、書き込み完了信号ＷＲＳＴ１およびＷＲＳＴ２を出力する。２入力ＡＮＤ回路ＭＡ３は、書き込み完了信号ＷＲＳＴ１およびＷＲＳＴ２の論理積を求め、求めた論理積を書き込み完了信号ＷＲＳＴとして出力する。
【００９４】
以下、以上のように構成された本実施形態に係る半導体記憶装置の動作を説明する。本実施形態に係る半導体記憶装置は、第１の実施形態に係る半導体記憶装置とほぼ同じように動作する。ただし、両者は、以下の点で相違する。本実施形態に係る半導体記憶装置は、ダミーメモリセル１ａとメモリセル記憶ノード検知回路６とを２個ずつ備えている。２個のメモリセル記憶ノード検知回路６は、各ダミーメモリセル１ａに含まれているメモリセル記憶ノードの状態に基づき、それぞれ、書き込み完了信号ＷＲＳＴ１およびＷＲＳＴ２を出力する。２入力ＡＮＤ回路ＭＡ３は、この２つの書き込み完了信号の論理積を求める。このようにして、２個のメモリセル記憶ノード検知回路６と２入力ＡＮＤ回路ＭＡ３とによって構成される書き込み完了検知回路は、２個のダミーメモリセル１ａのメモリセル記憶ノードの状態変化のうちで、最も遅い状態変化が起こったときに、書き込み完了信号ＷＲＳＴを書き込み完了を示す値（Ｈレベル）に変化させる。
【００９５】
半導体記憶装置に含まれるメモリセルは、プロセスばらつきなどにより、完全に同じ特性を持つことはない。このため、各メモリセルの書き込み完了時間には、多少のばらつきが生じる。そこで、本実施形態に係る半導体記憶装置のように、複数のダミーメモリセル１ａのメモリセル記憶ノードの状態変化のうちで、最も遅い状態変化が起こったときに、書き込み完了信号を書き込み完了を示す値に変化させることにより、より確実に書き込みタイミングを求めることができる。
【００９６】
なお、本実施形態に係る半導体記憶装置においても、第２の実施形態で説明したように、図５に示すメモリセル記憶ノード検知回路６を使用してもよく、第３の実施形態で説明したように、図６に示すダミーメモリセル１ｃを使用してもよい。また、本実施形態に係る半導体記憶装置は、ダミーメモリセル１ａとメモリセル記憶ノード検知回路６とをそれぞれ３個以上備えていてもよい。
【００９７】
以上の説明では、発明の理解を容易にするために、本発明の半導体記憶装置は、図１および図７に示すように、少数のメモリセル、ダミーメモリセル、ワード線、ビット線対、ビット線プリチャージ回路、およびライトアンプを備えることとしたが、上記各構成要素を複数個（または多数）備えていてもよい。そのような構成を有する半導体記憶装置が、各実施形態に係る半導体記憶装置と同じ効果を奏することは、説明するまでもない。
【００９８】
また、本発明の半導体記憶装置は、ワード数およびビット数を可変に設定できるコンパイラブルメモリであってもよい。コンパイラブルメモリでは、メモリセルの増減に応じてダミーメモリセルも増減し、ワード線の負荷とダミーワード線の負荷とは同様に増減し、ビット線対の負荷とダミービット線対の負荷とは同様に増減する。したがって、メモリセルに対する書き込みタイミングとダミーメモリセルに対する書き込みタイミングとは常にほぼ等しくなるので、いかなる構成の半導体記憶装置についても、最適な書き込みタイミングを生成することができる。
【産業上の利用可能性】
【００９９】
本発明の半導体記憶装置は、最適な書き込みタイミングを生成でき、低消費電力であるなどの特徴を有するので、単体のメモリデバイス、メモリ回路およびロジック回路を内蔵したシステムデバイスなど、各種の半導体装置に使用することができる。
【図面の簡単な説明】
【０１００】
【図１】本発明の第１の実施形態に係る半導体記憶装置の構成図
【図２】本発明の第１の実施形態に係る半導体記憶装置に含まれるメモリセル記憶ノード検知回路の具体的構成を示す回路図
【図３】本発明の第１の実施形態に係る半導体記憶装置に含まれるライトアンプ制御回路の具体的構成を示す回路図
【図４】本発明の第１の実施形態に係る半導体記憶装置に含まれるライトアンプ制御回路のタイミングチャートを示す図
【図５】本発明の第２の実施形態に係る半導体記憶装置に含まれるメモリセル記憶ノード検知回路の具体的構成を示す回路図
【図６】本発明の第３の実施形態に係る半導体記憶装置に含まれるダミーメモリセルの具体的構成を示す回路図
【図７】本発明の第４の実施形態に係る半導体記憶装置の構成図
【図８】従来の半導体記憶装置の構成図
【図９】メモリセルの具体的構成を示す回路図
【図１０】ビット線プリチャージ回路の具体的構成を示す回路図
【図１１】ライトアンプの具体的構成を示す回路図
【符号の説明】
【０１０１】
１…メモリセル
１ａ、１ｂ、１ｃ…ダミーメモリセル
２…ビット線プリチャージ回路
３…ライトアンプ
４…ライトアンプ制御回路
５…遅延回路
６…メモリセル記憶ノード検知回路
７…ライトアンプ制御回路
Ｑ１、Ｑ２…アクセストランジスタ
Ｑ３、Ｑ４…ドライブトランジスタ
Ｑ５、Ｑ６…ロードトランジスタ
Ｑ７、Ｑ８…プリチャージトランジスタ
Ｑ９…イコライズトランジスタ
ＱＰ１〜６…Ｐ型ＭＯＳトランジスタ
ＱＮ１〜５…Ｎ型ＭＯＳトランジスタ
ＭＩ１〜７…インバータ
ＭＡ１〜３…２入力ＡＮＤ回路
ＭＮ１〜２…３入力ＮＡＮＤ回路
ＭＲ１〜２…２入力ＮＯＲ回路
ＷＬ、ＷＬ１〜２…ワード線
ＤＷＬ…ダミーワード線
ＢＬ、ＢＬ１〜２、／ＢＬ、／ＢＬ１〜２…ビット線対
ＤＢＬ、／ＤＢＬ…ダミービット線対
ＰＣＧ…ビット線プリチャージ制御信号
ＣＡ、ＣＡ１〜２、ＤＣＡ…カラム選択信号
ＩＮ、ＩＮ１〜２、ＤＩＮ…ライトデータ
ＷＥＮ…ライトイネーブル信号
ＷＡＥ…ライトアンプ制御信号
ＷＲＳＴ、ＷＲＳＴ１〜２…書き込み完了信号
Ｓ１、Ｓ１ａ、Ｓ１ｂ、Ｓ２、Ｓ２ａ、Ｓ２ｂ…メモリセル記憶ノード
Ａ…２入力ＡＮＤ回路ＭＡ１の出力信号
ＶＤＤ、ＶＤＤ２…電源端子
【図１】
2005078714.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【手続補正書】
【提出日】平成16年9月17日(2004.9.17)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００７０
【補正方法】変更
【補正の内容】
【００７０】
Ｐ型ＭＯＳトランジスタＱＰ４のゲート端子にはダミーワード線ＤＷＬが、ソース端子には電源端子ＶＤＤが、ドレイン端子にはダミーメモリセル１ａのメモリセル記憶ノードＳ１がそれぞれ接続されている。Ｎ型ＭＯＳトランジスタＱＮ４のゲート端子にはダミーワード線ＤＷＬが入力端子に接続されているインバータＭＩ７の出力が、ドレイン端子にはダミーメモリセル１ａのメモリセル記憶ノードＳ２がそれぞれ接続されており、ソース端子は接地されている。Ｐ型ＭＯＳトランジスタＱＰ５のソース端子には電源端子ＶＤＤ２が、ゲート端子にはインバータＭＩ７の出力がそれぞれ接続されている。Ｐ型ＭＯＳトランジスタＱＰ６のソース端子にはＰ型ＭＯＳトランジスタＱＰ５のドレイン端子が、ゲート端子にはダミーメモリセル１ａのメモリセル記憶ノードＳ１がそれぞれ接続されている。Ｎ型ＭＯＳトランジスタＱＮ５のソース端子は接地され、ドレイン端子にはＰ型ＭＯＳトランジスタＱＰ６のドレイン端子が、ゲート端子にはインバータＭＩ７の出力がそれぞれ接続されている。Ｐ型ＭＯＳトランジスタＱＰ６およびＮ型ＭＯＳトランジスタＱＮ５に共通したドレイン端子の状態が、書き込み完了信号ＷＲＳＴとして出力される。