(57)【要約】【課題】スイッチング素子を効果的に保護できる出力回路を提供する。【解決手段】過電流検出回路１６は、オペアンプＯＰ１によって、出力トランジスタの電圧降下がしきい値Ｖｒｅｆを超えたことを検出すると、スイッチＳＷ２をオンにする。シャットダウン信号生成回路２２では、キャパシタＣＰ２が、出力トランジスタの電圧降下に依存する電流Ｉ１に基づく充電電流Ｉ５で充電される。シャットダウン信号生成回路２２は、キャパシタＣＰ２の電位がオペアンプＯＰ３の反転入力端子の電位Ｖｒｅｆ２より高くなると、出力スイッチ１１をオフにするためのシャットダウン信号を生成する。【選択図】    図６
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【特許請求の範囲】
【請求項１】
負荷に直列に接続されて負荷電流を供給する出力トランジスタと、該出力トランジスタを保護する保護回路とを備える出力回路において、前記保護回路が、
負荷電流がしきい値を超えたか否かを検出する電流検出回路と、
前記電流検出回路が、前記負荷電流がしきい値を超えた旨を検出した時刻から、前記出力トランジスタの電圧降下に依存した経過時間の後に前記出力トランジスタをオフにするオフ信号を発生するオフ信号生成回路とを備えることを特徴とする出力回路。
【請求項２】
前記オフ信号生成回路は、前記オフ信号の発生時刻から一定の経過時間の後に前記オフ信号を解除する、請求項１に記載の出力回路。
【請求項３】
前記オフ信号生成回路は、前記オフ信号の発生時刻から、前記電圧降下に依存した別の経過時間の後に前記オフ信号を解除する、請求項１に記載の出力回路。
【請求項４】
前記電流検出回路は、前記出力トランジスタの電圧降下がしきい値を超えたか否かによって、前記負荷電流がしきい値を超えたか否かを検出する、請求項１から３の何れかに記載の出力回路。
【請求項５】
前記オフ信号生成回路は、前記電圧降下に依存した電流を生成する電流生成部と、該電流生成部によって生成された電流によって充電されるキャパシタとを備え、該キャパシタの端子電圧が所定の電圧値を超えると前記オフ信号を発生する、請求項１から４の何れかに記載の出力回路
【請求項６】
前記電流生成部はカレントミラーを備え、該カレントミラーは、前記出力トランジスタの電圧降下に依存した電流が流れるリファレンス側トランジスタと、前記キャパシタと直列に接続された出力側トランジスタとを備える、請求項５に記載の出力回路。
【請求項７】
前記オフ電流生成回路は、前記電圧降下に依存した周期を有するクロック信号を生成するクロック生成回路と、前記クロック信号をカウントし、所定のクロック数をカウントすると前記オフ信号を発生するカウンタとを備える、請求項１から４の何れかに記載の出力回路。
【請求項８】
前記クロック信号生成回路は、前記電圧降下に依存した電流を生成する電流生成部と、該電流生成部によって生成された電流によって充電されるキャパシタとを備え、前記クロック信号は、該キャパシタの充電時間に依存した周期を有する、請求項７に記載の出力回路。
【請求項９】
前記電流生成部はカレントミラーを備え、該カレントミラーは、前記出力トランジスタの電圧降下に依存した電流が流れるリファレンス側トランジスタと、前記キャパシタと直列に接続された出力側トランジスタとを備える、請求項８に記載の出力回路。
【請求項１０】
ゲートとソースとが相互に接続されたＭＯＳトランジスタと、該ＭＯＳトランジスタと直列に接続された少なくとも１つのツェナーダイオードとから成る負荷素子が、前記カレントミラーのリファレンス側トランジスタと直列に接続される、請求項６又は９に記載の出力回路。
【請求項１１】
前記負荷素子が、複数並列に接続されて前記リファレンス側トランジスタに接続される、請求項１０に記載の出力回路。
【請求項１２】
前記負荷素子と並列に、ゲートとソースとが相互に接続された別のＭＯＳトランジスタが接続される、請求項１０又は１１に記載の出力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、出力回路に関し、更に詳しくは、過電流保護機能を有する出力回路に関する。
【０００２】
【従来の技術】
出力回路は、スイッチング素子を有し、入力する制御信号に基づいて、負荷に供給する電力のオン・オフを制御する。スイッチング素子には、例えばパワーＭＯＳ等のトランジスタが使用される。このようなスイッチング素子に過大な電流が流れると、スイッチング素子が発熱等により破壊される。通常、出力回路には、スイッチング素子を破壊から保護するための過電流保護機能が設けられる。
【０００３】
スイッチング素子の過電流保護機能に関する技術としては、特公平７−１１４３５１号公報（特許文献１）や特開平１０−１０７６０５号公報（特許文献２）に記載された技術がある。例えば、特許文献１に記載された技術では、スイッチング素子を構成する出力用トランジスタのエミッタ側に電流検知素子として抵抗素子を配置し、その電流検知素子によって出力用トランジスタに過電流が流れている状態を検知する。キャパシタは、出力用トランジスタをオフにするための別のトランジスタのベースと、出力用トランジスタのベースとを接続しており、キャパシタは、電流検知素子によって過電流が検知されると充放電され、出力用トランジスタが間欠的に断続されて、スイッチング素子が保護される。
【０００４】
【特許文献１】
特公平７−１１４３５１号公報
【特許文献２】
特開平１０−１０７６０５号公報
【０００５】
【発明が解決しようとする課題】
一般に、スイッチング素子の過電流保護では、特許文献１及び２に記載された技術を含め、過電流を検出してからスイッチング素子をオフにするまでの時間（シャットダウン時間）が、キャパシタの充放電時間、つまり、キャパシタの容量値や、キャパシタへの充放電電流値を決める抵抗値によって設定されている。このようにして設定されるシャットダウン時間は、負荷に発生した異常の度合いにかかわらず一定となっている。
【０００６】
ところで、スイッチング素子の発熱は、スイッチング素子を流れる電流値と時間とに依存する。このため、負荷に発生した異常の度合いが高く、スイッチング素子に大電流が流れる場合には、スイッチング素子が、強制的にオフにされる前に破壊されることがないように、シャットダウン時間を短めに設定する必要がある。しかし、シャットダウン時間が短く設定され、かつ、過電流検出のしきい値電流（異常電流の最小値）が低めに設定されているときには、負荷に異常が発生していない場合であっても、オンとなった直後のラッシュ電流によって、スイッチング素子が強制的にオフにされるという問題があった。
【０００７】
上記した問題は、過電流検出のしきい値電流を上げることで回避できる。しかし、ラッシュ電流によって、スイッチング素子が強制的にオフにされることがないように、過電流検出のしきい値電流値を高めに設定すると、上記したように、スイッチング素子の発熱は、スイッチング素子を流れる電流の値と時間とに依存するため、負荷に発生した異常の度合いが低く、負荷の定常電流よりは大きいが、過電流検出回路のしきい値電流ほどは大きくない電流が長時間流れ続けたときには、発熱による破壊から、スイッチング素子を効果的に保護することができない。
【０００８】
本発明は、上記問題点を解消し、シャットダウン時間を、負荷に発生した異常の度合いに応じて変化させることができ、異常電流に起因する破壊からスイッチング素子を効果的に保護できる出力回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明の出力回路は、負荷に直列に接続されて負荷電流を供給する出力トランジスタと、該出力トランジスタを保護する保護回路とを備える出力回路において、前記保護回路が、負荷電流がしきい値を超えたか否かを検出する電流検出回路と、前記電流検出回路が、前記負荷電流がしきい値を超えた旨を検出した時刻から、前記出力トランジスタの電圧降下に依存した経過時間の後に前記出力トランジスタをオフにするオフ信号を発生するオフ信号生成回路とを備えることを特徴とする。
【００１０】
本発明の出力回路では、保護回路が、電流検出回路によって、出力トランジスタを流れる負荷電流がしきい値を超えたことを検出した時刻、つまり、負荷に異常が発生したことを検出した時刻から、オフ信号生成回路によって、出力トランジスタの電圧降下に依存した経過時間の後に、出力トランジスタをオフにするための信号を生成する。このため、出力トランジスタに異常電流が流れる時間を、負荷に発生した異常の度合い（程度）に応じて変化させることができ、例えば、負荷に発生した異常の度合いが高いときには直ちに出力トランジスタをオフにし、異常の度合いが低いときには比較的長い時間が経過した後に出力トランジスタをオフにして、負荷に発生した異常の度合いが高いときと低いときの双方で、発熱による破壊から、効果的に出力トランジスタを保護することができる。
【００１１】
本発明の出力回路では、前記オフ信号生成回路が、前記オフ信号の発生時刻から一定の経過時間の後に前記オフ信号を解除する構成を採用することができ、或いは、前記オフ信号の発生時刻から、前記電圧降下に依存した別の経過時間の後に前記オフ信号を解除する構成を採用することができる。保護回路によって出力トランジスタがオフにされた後に、オフ信号生成回路が生成するオフ信号を解除する構成を採用するときには、オフ信号が解除されるまでに負荷に発生した異常が解消されていると、出力回路は、通常の動作に復帰できる。
【００１２】
本発明の出力回路では、前記電流検出回路は、前記出力トランジスタの電圧降下がしきい値を超えたか否かによって、前記負荷電流がしきい値を超えたか否かを検出する構成を採用することができる。この場合、電流検出回路は、出力トランジスタの電圧降下の大小に基づいて、擬似的に負荷電流の大小を検出する。
【００１３】
本発明の出力回路では、前記オフ信号生成回路は、前記電圧降下に依存した電流を生成する電流生成部と、該電流生成部によって生成された電流によって充電されるキャパシタとを備え、該キャパシタの端子電圧が所定の電圧値を超えると前記オフ信号を発生する構成を採用することができる。この場合、オフ信号を生成するまでの所定の経過時間を、キャパシタの充電時間によって決定させることができる。
【００１４】
本発明の出力回路では、前記電流生成部はカレントミラーを備え、該カレントミラーは、前記出力トランジスタの電圧降下に依存した電流が流れるリファレンス側トランジスタと、前記キャパシタと直列に接続された出力側トランジスタとを備えることができる。この場合、キャパシタは、出力トランジスタによって充電される。カレントミラーのリファレンス側トランジスタと、出力側トランジスタとは、異なる電源系統に接続することができる。
【００１５】
本発明の出力回路では、上記構成に代えて、前記オフ信号生成回路が、前記電圧降下に依存した周期を有するクロック信号を生成するクロック生成回路と、前記クロック信号をカウントし、所定のクロック数をカウントすると前記オフ信号を発生するカウンタとを備える構成を採用することができる。この場合、オフ信号生成回路が、出力トランジスタの電圧降下に依存した周期を有するクロック信号のクロックパルスを、所定数カウントするのに要する時間によって、オフ信号を生成するまでの所定の経過時間を決定させることができる。
【００１６】
本発明の出力回路では、前記クロック信号生成回路は、前記電圧降下に依存した電流を生成する電流生成部と、該電流生成部によって生成された電流によって充電されるキャパシタとを備えることで、前記クロック信号が、キャパシタの充電時間に依存した周期を有する構成を採用することができる。クロック信号の周期を、負荷に発生した異常の度合いに依存して変化させることで、オフ信号を生成するまでの所定の経過時間を、負荷に発生した異常の度合いに依存した時間とすることができる。
【００１７】
本発明の出力回路では、前記電流生成部はカレントミラーを備え、該カレントミラーは、前記出力トランジスタの電圧降下に依存した電流が流れるリファレンス側トランジスタと、前記キャパシタと直列に接続された出力側トランジスタとを備える構成を採用することができる。この場合、キャパシタは、出力トランジスタを流れる電流に依存した充放電電流によって充電される。カレントミラーのリファレンス側トランジスタと、出力側トランジスタとは、異なる電源系統に接続することができる。
【００１８】
本発明の出力回路では、ゲートとソースとが相互に接続されたＭＯＳトランジスタと、該ＭＯＳトランジスタと直列に接続された少なくとも１つのツェナーダイオードとから成る負荷素子が、前記カレントミラーのリファレンス側トランジスタと直列に接続される構成を採用することができる。
出力回路では、カレントミラーのリファレンス側トランジスタの電流−電圧特性によって、出力トランジスタの電圧降下がしきい値を超えてから、オフ信号生成回路がオフ信号を生成するまでの時間が決定する。ツェナーダイオードを、ゲートとソースとが相互に接続されたＭＯＳトランジスタ又は抵抗と直列に接続することで、カレントミラーのリファレンス側トランジスタの電圧電流特性を変更することができる。ツェナーダイオードの接続数は、カレントミラーのリファレンス側トランジスタの電流−電圧特性が所望の特性となるように、適宜設計することができる。
【００１９】
本発明の出力回路では、前記負荷素子が、複数並列に接続されて前記リファレンス側トランジスタに接続される構成を採用することができる。この場合、それぞれに電流−電圧特性が異なる負荷素子を複数並列に接続することで、カレントミラーのリファレンス側トランジスタの電流−電圧特性を、所望の特性にすることができる。
【００２０】
本発明の出力回路では、前記負荷素子と並列に、ゲートとソースとが相互に接続された別のＭＯＳトランジスタが接続される構成を採用することもできる。
【００２１】
【発明の実施の形態】
以下、図面を参照し、本発明の実施形態例に基づいて、本発明を更に詳細に説明する。図１は、本発明の第１実施形態例の出力回路の構成を示している。出力回路１０は、出力スイッチ１１、ゲート制御回路１２、電流制限回路１３、ＡＮＤ回路１４、カウンタ１５、過電流検出回路１６、電流生成回路１７、１８、及び、クロック発生器１９を備える。本実施形態例の出力回路１０は、クロック発生器１９が生成するクロック信号“Ｃ”のクロックパルス幅（クロック信号の周期）を、電源端子Ｖｂｂと出力端子ＯＵＴの間の電位差Ｖｏｎに依存して変化させることができる回路構成を採用する。
【００２２】
出力スイッチ１１は、例えば、パワーＭＯＳ等の半導体スイッチング素子で構成され、バッテリ等の電源が接続される電源端子Ｖｂｂと、ランプやソレノイドコイル等の負荷が接続される出力端子ＯＵＴとの間に配置される。ゲート制御回路１２は、出力スイッチ１１のスイッチングを制御する。電流制限回路１３は、出力スイッチ１１に短絡電流等の大電流が流れるのを防止する。ＡＮＤ回路１４は、入力端子ＩＮから入力される制御信号“Ｅ”と、カウンタ１５の出力信号“Ｄ”との論理積信号“Ｆ”を、ゲート制御回路１２に入力する。
【００２３】
カウンタ１５、過電流検出回路１６、電流生成回路１７、１８、及び、クロック発生器１９は、保護回路を構成する。過電流検出回路１６は、出力スイッチ１１に、しきい値を超える異常電流が流れているか否かを検出する。第１の電流生成回路１７は、電源端子Ｖｂｂと出力端子ＯＵＴとの間の電位差に依存した電流Ｉ１を生成する。第２の電流生成回路１８は、第１の電流生成回路１７が生成する電流Ｉ１に基づいた電流Ｉ２を生成する。クロック発生器１９は、第２の電流生成回路１７が生成する電流Ｉ２に基づく周期のクロック信号“Ｃ”を生成する。カウンタ１５は、クロック信号“Ｃ”のクロックパルスをカウントし、Ｈレベル又はＬレベルの信号“Ｄ”を出力する。
【００２４】
図２は、ゲート制御回路１２の構成例を示している。ゲート制御回路１２は、インバータ１２１と、チャージポンプ回路１２２と、ｐＭＯＳ２１と、ｎＭＯＳ２２、２３と、抵抗Ｒ２１、Ｒ２２とを備える。チャージポンプ回路１２２は、インバータ１２３、１２４と、ダイオードＤ２１〜Ｄ２３と、キャパシタＣ２１、Ｃ２２と、チャージポンプ用クロック発生器１２５を備える。ゲート制御回路１２は、入力する論理積信号“Ｆ”に基づいたゲート制御信号“Ｇ”を出力して、出力スイッチ１１のスイッチングを制御する。
【００２５】
ゲート制御回路１２では、インバータ１２１を介して入力する、Ｈレベルの論理積信号“Ｆ”に応答して、チャージポンプ用クロック発生器１２５が活性化され、チャージポンプ回路１２２は、電源電圧Ｖｂａｔを、例えばＶｂａｔ＋１０Ｖに昇圧した電圧を生成する。このとき、ｐＭＯＳ２１はオンに、ｎＭＯＳ２２及びｎＭＯＳ２３はオフになって、ゲート制御回路１２は、チャージポンプ回路１２２で昇圧された電圧をＨレベルとするゲート制御信号“Ｇ”を出力して、出力スイッチ１１をオンにする。ゲート制御回路１２は、インバータ１２１を介して入力する、Ｌレベルの論理積信号“Ｆ”に応答して、ｎＭＯＳ２２及びｎＭＯＳ２３がオンになり、ｐＭＯＳ２１がオフとなる。このときには、ゲート制御回路１２は、ゲート制御回路１２と出力スイッチ１１とを接続する信号ラインを出力端子ＯＵＴとショートし、出力スイッチ１１をオフにする。
【００２６】
図１に戻り、ＡＮＤ回路１４は、入力端子ＩＮから入力される制御信号“Ｅ”と、カウンタ１５の出力信号“Ｄ”との論理積信号“Ｆ”を、ゲート制御回路１２に入力する。カウンタ１５は、過電流検出回路１６が、出力スイッチ１１に異常電流が流れている旨を検出しない通常時には、Ｈレベルの信号“Ｄ”を出力し、過電流検出回路１６が異常電流が流れている旨を検出するときには、後述する所定の条件で、Ｌレベルの信号“Ｄ”を出力する。ＡＮＤ回路１４は、カウンタ１５がＨレベルの信号“Ｄ”を出力するときには、制御信号“Ｅ”に基づいた論理積信号“Ｆ”を出力する。
【００２７】
電流制限回路１３は、ｎＭＯＳ２と、ダイオードＤ１〜Ｄ４とを備える。ｎＭＯＳ２とダイオードＤ１〜Ｄ４とは、ゲート制御回路１２と出力スイッチ１１とを接続する信号ラインと、出力端子ＯＵＴとの間に直列に挿入され、ｎＭＯＳ２のゲートは電源端子Ｖｂｂに接続される。電流制限回路１３は、以下に説明するように動作して、負荷に異常が発生した際に、ゲート制御信号“Ｇ”のレベル（電位）を下げ、出力スイッチに流れる電流を所定の値に制限し、出力スイッチ１１に、例えば６００Ａを超える短絡電流等の大電流が流れるのを防止する。
【００２８】
出力スイッチ１１がオンのとき、負荷に異常が発生していなければ、出力端子ＯＵＴと接地間の電圧（出力電圧）Ｖｏｕｔは、電源電圧Ｖｂａｔとほぼ等しく、ｎＭＯＳ２はオフなり、ダイオードＤ１〜Ｄ４には電流が流れない。負荷に異常が発生し、例えば、図１中に点線で示すように、出力端子ＯＵＴが等価的に接地されると、出力電圧Ｖｏｕｔはほぼ接地電位となる。この場合には、ｎＭＯＳ２がオンとなって、ゲート制御回路１２と出力スイッチ１１とを接続する信号ラインから、ダイオードＤ１〜Ｄ４を介して、出力端子ＯＵＴに向けて電流が流れる。これにより、ゲート制御信号“Ｇ”のレベルが下がり、出力スイッチ１１を流れる電流を抑制させることができる。電流制限回路１３が制限する電流値は、例えば、出力スイッチ１１がオンとなった直後のラッシュ電流の最大値が１００Ａであるとすると、その２倍程度の２００Ａ程度に設定される。
【００２９】
第１の電流生成回路１７は、ｐＭＯＳ１及び抵抗Ｒ０を備える。ｐＭＯＳ１と抵抗Ｒ０とは、電源端子Ｖｂａｔと出力端子ＯＵＴの間に直列に挿入され、ｐＭＯＳ１のゲートは、ドレインに接続される。第１の電流生成回路１７は、電源端子Ｖｂｂと出力端子ＯＵＴの間の電位差Ｖｏｎ（＝Ｖｂａｔ−Ｖｏｕｔ）に依存して変化する電流Ｉ１を生成する。
【００３０】
第２の電流生成回路１８は、ｐＭＯＳ３及びｎＭＯＳ４を備える。ｐＭＯＳ３とｎＭＯＳ４とは、電源Ｖ１の双方の電源ライン間に挿入される。第２の電流生成回路１８では、ｎＭＯＳ４のゲートはｐＭＯＳ３のドレインに接続されており、ｐＭＯＳ３のゲートは、第１の電流生成回路１７のｐＭＯＳ１のゲートと接続される。つまり、第２の電流生成回路１８のｐＭＯＳ３と第１の電流生成回路のｐＭＯＳ１とはカレントミラーを構成し、第２の電流生成回路１８は、第１の電流生成回路１７が生成する電流Ｉ１に依存した電流Ｉ２を生成する。
【００３１】
第２の電流生成回路１８は、後述するように、クロック発生器１９において、クロック発生器１９が生成するクロック信号“Ｃ”の周期を決定する充電電流Ｉ３及び放電電流Ｉ４を決定する。第２の電流生成回路１８が生成する電流Ｉ２は、第１の電流生成回路１７が生成する電流Ｉ１に比例した電流であるため、クロック発生器１９で生成されるクロック信号“Ｃ”の周期は、電源端子Ｖｂｂと出力端子ＯＵＴとの間の電位差の大小に依存した周期となる。
【００３２】
過電流検出回路１６は、オペアンプＯＰ１とスイッチＳＷ１を備え、出力スイッチ１１に異常電流が流れているか否かを検出する。オペアンプＯＰ１は、反転入力端子がスイッチＳＷ１に接続され、非反転入力端子がしきい値電圧を定める電源Ｖｒｅｆを介して電源端子Ｖｂｂに接続される。スイッチＳＷ１は、入力端子ＩＮから入力する制御信号“Ｅ”に基づいて、電源端子ＶｂｂとオペアンプＯＰ１の反転入力端子とを接続し、或いは、出力端子ＯＵＴとオペアンプＯＰ１の反転入力端子とを接続する。過電流検出回路１６は、オペアンプＯＰ１の反転入力端子に入力される電位が、非反転入力端子に入力される電位（Ｖｂａｔ−Ｖｒｅｆ）よりも低くなると、Ｈレベルの過電流検出信号を出力する。
【００３３】
制御信号“Ｅ”がＬレベルのとき、つまり、出力スイッチ１１をオフにすべきとき、スイッチＳＷ１は、オペアンプの反転入力端子と、電源端子Ｖｂｂとを接続する。このとき、過電流検出回路１６は、反転入力端子に入力される電位が、非反転入力端子に入力される電位に比して高くなり、Ｌレベルの過電流検出信号を出力する。制御信号“Ｅ”がＨレベルのとき、つまり、出力スイッチ１１をオンにすべきとき、スイッチＳＷ１は、オペアンプＯＰ１の反転入力端子と、出力端子ＯＵＴとを接続する。このとき、過電流検出回路１６は、反転入力端子に入力される出力端子ＯＵＴの電位が非反転入力端子に入力される電位に比して低いと、つまり、出力端子ＯＵＴの電位が（Ｖｂａｔ−Ｖｒｅｆ）よりも低いと、Ｈレベルの過電流検出信号を出力する。
【００３４】
上記動作により、過電流検出回路１６は、出力スイッチ１１をオンにすべきとき、電源端子Ｖｂｂと出力端子ＯＵＴの間の電位差Ｖｏｎがしきい値Ｖｒｅｆを超えると、出力スイッチ１１に異常電流が流れた旨を検出して、Ｈレベルの過電流検出信号を出力する。例えば出力スイッチ１１のオン抵抗が１０ｍΩであり、出力スイッチ１１に、異常電流として２０Ａ以上の電流が流れた状態を検出するときには、しきい値Ｖｒｅｆを０．２Ｖに設定すればよい。
【００３５】
カウンタ１５は、Ｈレベルの過電流検出信号に応答して、クロック発生器１９が生成するクロック信号“Ｃ”のクロックパルスをカウントする。カウンタ１５は、クロック信号“Ｃ”のクロックパルスのカウント数が所定の値になると、Ｌレベルの信号“Ｄ”（オフ信号）を出力する。また、カウンタ１５は、カウント数が所定数となった後に、クロック信号“Ｃ”のクロックパルスを別の所定数だけカウントすると、オフ信号を解除し、信号“Ｄ”をＨレベルに戻す。カウンタ１５は、カウントを開始してから、クロック信号“Ｃ”のクロックパルスを例えば５０カウントすると、Ｌレベルの信号“Ｄ”を出力し、それから更にクロック信号“Ｃ”のクロックパルスを例えば１００カウントすると、Ｈレベルの信号“Ｄ”を出力する。
【００３６】
クロック発生器１９は、充電用ｐＭＯＳ５と、放電用ｎＭＯＳ６と、バイパス用ｐＭＯＳ７と、オペアンプＯＰ２と、キャパシタＣＰ１と、抵抗Ｒ１〜Ｒ３と、スイッチＳＷ２と、ＡＮＤ回路２０と、インバータ２１とを備える。クロック発生器１９は、オペアンプＯＰ２の反転入力端子と非反転入力端子の電位差に基づいて、Ｈレベル又はＬレベルとなるクロック信号“Ｃ”を生成し、そのクロック信号“Ｃ”を、カウンタ１５に入力する。
【００３７】
抵抗Ｒ１〜Ｒ３は、電源Ｖ１の双方の電源ライン間に直列に挿入され、バイパス用ｐＭＯＳ７は、抵抗Ｒ１と並列に接続される。バイパス用ｐＭＯＳ７のゲートには、クロック信号“Ｃ”がインバータ２１を介して入力される。バイパス用ｐＭＯＳ７は、クロック信号“Ｃ”がＨレベルのときオンになり、クロック信号“Ｃ”がＬレベルのとき、オフになる。抵抗Ｒ２と抵抗Ｒ３とを接続するノードＢは、オペアンプＯＰ２の非反転入力端子に接続される。キャパシタＣＰ１は、一方の端子がオペアンプＯＰ２の反転入力端子（ノードＡ）に接続され、他方の端子が電源Ｖ１の低電位側の電源ラインに接続される。
【００３８】
ＡＮＤ回路２０は、過電流検出回路１６が出力する過電流検出信号と、クロック信号“Ｃ”との論理積を出力する。スイッチＳＷ２は、ＡＮＤ回路２０の出力に基づいて制御され、キャパシタＣＰ１の充放電を制御する。スイッチＳＷ２は、ＡＮＤ回路２０からＨレベルの信号を入力するときには、ノードＡと、充電用ｐＭＯＳ５のドレインとを接続してキャパシタＣＰ１を充電し、ＡＮＤ回路２０からＬレベルの信号を入力するときには、ノードＡと放電用ｎＭＯＳ６のドレインとを接続して、キャパシタＣＰ１を放電する。過電流検出回路１６からＬレベルの過電流検出信号が出力されるとき、スイッチＳＷ２は、ノードＡと放電用ｎＭＯＳ６のドレインとを接続しており、ノードＡの電位は、ノードＢの電位よりも低くなって、オペアンプＯＰ１の出力であるクロック信号“Ｃ”は、Ｈレベルを維持する。
【００３９】
充電用ｐＭＯＳ５は、電源Ｖ１の高電位側の電源ラインと、スイッチＳＷ２との間に挿入される。充電用ｐＭＯＳ５のゲートは、第２の電流生成回路１８のｐＭＯＳ３のゲートに接続され、充電用ｐＭＯＳ５と第２の電流生成回路１８のｐＭＯＳ３とはカレントミラーを構成する。スイッチＳＷ２がノードＡと充電用ｐＭＯＳ５のドレインとを接続するとき、キャパシタＣＰ１は、充電用ｐＭＯＳ５を介して、第２の電流生成回路１８が生成する電流Ｉ２に基づく電流Ｉ３で充電される。
【００４０】
放電用ｎＭＯＳ６は、電源Ｖ１の低電位側の電源ラインと、スイッチＳＷ２との間に挿入される。放電用ｎＭＯＳ６のゲートは、第２の電流生成回路１８のｎＭＯＳ４のゲートに接続され、放電用ｎＭＯＳ６と第２の電流生成回路１８のｎＭＯＳ４とはカレントミラーを構成する。スイッチＳＷ２がノードＡと放電用ｎＭＯＳ６のドレインとを接続するとき、キャパシタＣＰ１は、放電用ｎＭＯＳ６を介して、第２の電流生成回路１８が生成する電流Ｉ２に基づく電流Ｉ４で放電される。
【００４１】
図３は、クロック発生器１９におけるクロック信号“Ｃ”の生成の様子を波形図として示している。同図では、負荷の短絡状態が進行し、時刻ｔ３０で出力スイッチ１１がオンになってから、出力電圧Ｖｏｕｔが時間経過と共に減少する例について示している。過電流検出回路１６が電源端子Ｖｂｂと出力端子ＯＵＴの間の電位差Ｖｏｎがしきい値Ｖｒｅｆを超えていることを検出すると、クロック発生器１９では、スイッチＳＷ２が、Ｈレベルのクロック信号“Ｃ”と、Ｈレベルとなった過電流検出信号との論理積に基づいて、ノードＡと充電用ｐＭＯＳ５のドレインとを接続し、キャパシタＣＰ１の充放電が開始される。
【００４２】
時刻ｔ３０〜時刻ｔ３１では、クロック信号“Ｃ”はＨレベルであり、バイパス用ｐＭＯＳ７はオンとなっている。このときのオペアンプＯＰ２の非反転入力端子（ノードＢ）の電位をＶＢ１とすると、ＶＢ１＝Ｖ１×（Ｒ３／（Ｒ２＋Ｒ３））となる。また、スイッチＳＷ２は、Ｈレベル出力するＡＮＤ回路２０からの信号に基づいて、充電用ｐＭＯＳ５側を選択し、クロック発生器１９では、第１の電流生成回路１７とカレントミラーを構成する第２の電流生成回路１８が生成する電流Ｉ２に基づいた充電電流Ｉ３で、キャパシタＣＰ１の充電が開始される。
【００４３】
キャパシタＣＰ１の充電により、オペアンプＯＰ２の反転入力端子（ノードＡ）の電位は上昇する。時刻ｔ３１で、オペアンプＯＰ２の反転入力端子の電位が、非反転入力端子の電位ＶＢ１を超えると、オペアンプＯＰ２の出力が反転し、クロック信号“Ｃ”がＬレベルに反転する。クロック信号“Ｃ”がＬレベルになると、バイパス用ｐＭＯＳ７はオフとなる。このときのオペアンプＯＰ２の非反転入力端子の電位ＶＢ２は、ＶＢ２＝Ｖ１×（Ｒ３／（Ｒ１＋Ｒ２＋Ｒ３））（＜ＶＢ１）となる。また、ＡＮＤ回路２０は、Ｌレベルとなったクロック信号“Ｃ”に基づいてＬレベルの信号を出力し、スイッチＳＷ２は、選択を切り替えて、放電用ｎＭＯＳ６側を選択する。クロック発生器１９では、第１の電流生成回路１７とカレントミラーを構成する第２の電流生成回路１８が生成する電流Ｉ２に基づいた放電電流Ｉ４で、キャパシタＣＰ１の放電が開始される。
【００４４】
キャパシタＣＰ１の放電により、オペアンプＯＰ２の反転入力端子の電位が下降し、時刻ｔ３２で、オペアンプＯＰ２の反転入力端子の電位が、非反転入力端子の電位ＶＢ２を下回ると、オペアンプＯＰ２の出力は再び反転し、クロック信号“Ｃ”がＨレベルに反転する。クロック信号“Ｃ”がＨレベルになると、バイパス用ｐＭＯＳ７は、再びオンとなり、オペアンプＯＰ２の非反転入力端子の電位は、ＶＢ１になる。また、スイッチＳＷ２は、再び選択状態を切り替えて、充電用ｐＭＯＳ５側を選択し、クロック発生器１９では、キャパシタＣＰ１の充電が開始される。クロック発生器１９では、このようにして、キャパシタＣＰ１の充放電が繰り返し行われ、クロック信号“Ｃ”が生成される。
【００４５】
キャパシタＣＰ１の充電電流Ｉ３及び放電電流Ｉ４は、第２の電流生成回路１８が生成する電流Ｉ２が、電源端子Ｖｂｂと出力端子ＯＵＴの間の電位差Ｖｏｎに依存して変化する、第１の電流生成回路１７が生成する電流Ｉ１に基づいて定まるため、電源端子Ｖｂｂと出力端子ＯＵＴの間の電位差Ｖｏｎに依存した値の電流となる。キャパシタＣＰ１の充放電電流によって、クロック信号“Ｃ”の各クロックパルスのＨレベル期間及びＬレベル期間が定まるため、クロック信号“Ｃ”の周期は、電源端子Ｖｂｂと出力端子ＯＵＴの間の電位差Ｖｏｎに依存する。
【００４６】
図３の例では、時間経過と共に短絡状態が進行し、電源端子Ｖｂｂと出力端子ＯＵＴの間の電位差Ｖｏｎが大きくなっていくため、充電電流Ｉ３及び放電電流Ｉ４は、時間経過と共に大きくなる。このため、時刻ｔ３１〜ｔ３２間のＬレベル期間Ｔ１と、時刻ｔ３３〜ｔ３４間のＬレベル期間Ｔ３と、時刻ｔ３５〜ｔ３６間のＬレベル期間Ｔ５とを相互に比較すると、Ｔ１＞Ｔ３＞Ｔ５となる。また、時刻ｔ３２〜ｔ３３間のＨレベル期間Ｔ２と、時刻ｔ３４〜ｔ３５間のＨレベル期間Ｔ４とを比較すると、Ｔ２＞Ｔ４となり、時間経過と共に、クロック信号“Ｃ”の周期が短くなっている。
【００４７】
図４は、電源端子Ｖｂｂと出力端子ＯＵＴの間の電位差Ｖｏｎとクロック信号“Ｃ”の周期との関係をグラフとして示している。第１の電流生成回路１７が図１に示すようにｐＭＯＳ１と抵抗Ｒ０との直列回路によって構成されているときには、クロック信号“Ｃ”の周期は、電源端子Ｖｂｂと出力端子ＯＵＴの間の電位差Ｖｏｎに基づいて、図４に示すように変化する。この場合、クロック信号“Ｃ”の周期は、電源端子Ｖｂｂと出力端子ＯＵＴの間の電位差Ｖｏｎが、過電流検出回路１６でのしきい値電圧Ｖｒｅｆをわずかに超える範囲では、急激に短くなり、電源端子Ｖｂｂと出力端子ＯＵＴの間の電位差Ｖｏｎがある程度高い範囲では、緩やかに短くなる。
【００４８】
上記のように、クロック信号“Ｃ”の周期が電源端子Ｖｂｂと出力端子ＯＵＴの間の電位差Ｖｏｎに基づいて変化するため、カウンタ１５が、クロック信号“Ｃ”のクロックパルスを所定数だけカウントするのに要する時間は、電源端子Ｖｂｂと出力端子ＯＵＴの間の電位差Ｖｏｎに基づいて定まることになる。時刻ｔ３７（図３）で、カウンタ１５がクロック信号“Ｃ”のクロックパルスを所定数だけカウントすると、カウンタ１５は、Ｌレベルの信号“Ｄ”を出力する。このような働きにより、出力スイッチ１１は、強制的にオフにされて、破壊から保護される。
【００４９】
通常、負荷に短絡が発生した際には、短絡によって見かけ上の負荷抵抗が５０％になったのか、或いは、０％になったのかは、電源端子Ｖｂｂと出力端子ＯＵＴの間の電位差Ｖｏｎとして観察される。言い換えると、電源端子Ｖｂｂと出力端子ＯＵＴの間の電位差Ｖｏｎによって、負荷に発生した異常の度合いを判断することができる。本実施形態例では、クロック信号“Ｃ”の周期を、電源端子Ｖｂｂと出力端子ＯＵＴの間の電位差Ｖｏｎに基づいて変化させることができる構成を採用するため、負荷に異常が発生してから、出力スイッチ１１を強制的にオフにするまでの時間（シャットダウン時間）を、負荷に発生した異常の度合いに応じて変化させることができる。
【００５０】
従来の出力回路のように、シャットダウン時間が、電源端子Ｖｂｂと出力端子ＯＵＴの間の電位差の大小にかかわらず一定であるときには、負荷に発生した異常の度合いが高いときと低いときの双方で、出力スイッチを効果的に破壊から保護することができない。本実施形態例の出力回路１０では、例えば、負荷に発生した異常の度合いが高く、電源端子Ｖｂｂと出力端子ＯＵＴの間の電位差Ｖｏｎが大きいときには、直ちに出力スイッチ１１を強制的にオフにすることができ、また、異常の度合いが低いときには、ある程度の時間が経過した後に、出力スイッチ１１を強制的にオフにすることができ、異常の度合いに応じて、出力スイッチ１１を効果的に破壊から保護することができる。
【００５１】
出力回路１０では、カウンタ１５が、クロック信号“Ｃ”のクロックパルスを、出力スイッチ１１を強制的にオフするための所定数だけカウントし、出力スイッチ１１が強制的にオフにされたのちにも、入力端子ＩＮから入力する制御信号“Ｅ”がＨレベルであれば、電源端子Ｖｂｂと出力端子ＯＵＴの間の電位差がＶｂａｔとなって、過電流検出回路１６は、継続してＨレベルの過電流検出信号を出力し、クロック発生器１９は、継続してクロック信号“Ｃ”を生成する。このときのクロック信号“Ｃ”の周期は、第１の電流生成回路１７が生成する、電源電圧Ｖｂａｔと、接地電位との間の電位差に依存する電流Ｉ１に基づいて定まり、一定の周期となる。
【００５２】
カウンタ１５は、クロック信号“Ｃ”のクロックパルスのカウントを開始し、そのカウント数が所定数となってから、言い換えると、出力スイッチ１１を強制的にオフにしてから、クロック信号“Ｃ”のクロックパルスを更に別の所定数だけカウントすると、出力する信号“Ｄ”をＨレベルに戻す。カウンタ１５が出力する信号“Ｄ”がＨレベルに戻ると、出力スイッチ１１は、入力端子ＩＮから入力する制御信号“Ｅ”に基づいて、再びオンとなる。出力スイッチ１１が再びオンとなったとき、出力スイッチ１１は、負荷の異常が解消されていれば、オン状態を維持して負荷に電源Ｖｂａｔを供給する。出力スイッチ１１が再びオンとなったのちにも、負荷の異常が継続しているときには、上述した動作により、カウンタ１５がクロック信号“Ｃ”のクロックパルスを再び所定数だけカウントし、出力スイッチ１１が再び強制的にオフにされる。
【００５３】
図５は、シャットダウン時間の変化の様子をタイミングチャートとして示している。時刻ｔ５０で、制御信号“Ｅ”がＨレベルに立ち上がると、ゲート制御回路１２にはＨレベルの論理積信号“Ｆ”が入力され、出力スイッチ１１がオンとなる。このとき負荷に異常が発生しており、出力電圧Ｖｏｕｔが、電源端子Ｖｂｂに供給される電圧Ｖｂａｔの半分程度の値であると、出力回路１０では、カウンタ１５が電源端子Ｖｂｂと出力端子ＯＵＴの間の電位差Ｖｏｎ１によって周期が定まるクロック信号“Ｃ”のクロックパルスをカウントする。時刻ｔ５１で、カウント数が所定の値となると、カウンタ１５はＬレベルの信号“Ｄ”をＡＮＤ回路１４に入力し、ゲート制御回路１２に入力される論理積信号“Ｆ”がＬレベルに立ち下がり、出力スイッチ１１が強制的にオフにされる。
【００５４】
カウンタ１５は、時刻ｔ５１でＬレベルの信号“Ｄ”を出力してから、一定周期のクロック信号“Ｃ”を別の所定数だけカウントするのに要する所定時間（ＴＯＦＦ）の経過後、時刻ｔ５２で、信号“Ｄ”をＨレベルに立ち上げる。これにより、ゲート制御回路１２に入力される論理積信号“Ｆ”がＨレベルに立ち上がり、出力スイッチ１１が再びオンになる。出力スイッチ１１がオンとなった後に、負荷に発生した異常が解消されていないときには、図５の例では時刻ｔ５３で、出力スイッチ１１が再び強制的にオフにされる。時刻ｔ５２〜ｔ５３において、負荷に発生した異常が、時刻ｔ５０〜ｔ５１のときに比して進行し、出力電圧Ｖｏｕｔが、電源端子Ｖｂｂに供給される電圧Ｖｂａｔの１／４程度の値であると、電源端子Ｖｂｂと出力端子ＯＵＴの間の電位差Ｖｏｎ２はＶｏｎ１に比して高く、クロック信号“Ｃ”の周期が、時刻ｔ５０〜ｔ５１のときに比して短くなって、シャットダウン時間が短くなる。
【００５５】
時刻ｔ５４で、カウンタ１５がＨレベルの信号“Ｄ”を出力すると、出力スイッチ１１はオンになる。このとき、負荷に発生した異常が更に進行していると、電源端子Ｖｂｂと出力端子ＯＵＴの間の電位差Ｖｏｎ３は、Ｖｏｎ２に比して高く、出力スイッチ１１は、時刻ｔ５５で、強制的にオフにされる。時刻ｔ５０で出力スイッチ１１がオンになってから時刻ｔ５１で強制的にオフにされるまでの時間ＴＯＮ１と、時刻ｔ５２で出力スイッチ１１がオンになってから時刻ｔ５３で強制的にオフにされるまでの時間ＴＯＮ２と、時刻ｔ５４で出力スイッチ１１がオンになってから時刻ｔ５５で強制的にオフにされるまでの時間ＴＯＮ２とを相互に比較すると、負荷に発生した異常の度合い（進行）に基づいて、
ＴＯＮ１＞ＴＯＮ２＞ＴＯＮ３
となる。このように、本実施形態例では、負荷に発生した異常の進行に従ってシャットダウン時間を短くでき、出力スイッチ１１を効果的に破壊から保護することができる。
【００５６】
図６は、本発明の第２実施形態例の出力回路の構成を示している。本実施形態例は、図１に示す第１実施形態例の出力回路１０に比して、回路構成が簡略化されている。出力回路１０ａは、出力スイッチ１１、ゲート制御回路１２ａ、過電流検出回路１６、電流生成回路１７、及び、シャットダウン信号生成回路２２を備える。ゲート制御回路１２ａは、第１実施形態例におけるゲート制御回路１２（図１）が有する機能に加えて、所定のシャットダウン信号を受信すると、出力スイッチ１１を強制的にオフにする機能と、出力スイッチ１１に流れる電流を所定の値を超えないように、出力スイッチ１１に入力する信号のレベルを制御する機能とを有する。
【００５７】
シャットダウン信号生成回路２２は、充電用ｐＭＯＳ８と、キャパシタＣＰ２と、スイッチＳＷ３と、オペアンプＯＰ３とを備える。充電用ｐＭＯＳ８及びキャパシタＣＰ２は、電源Ｖ１の双方の電源ライン間に直列に挿入され、充電用ｐＭＯＳ８とキャパシタＣＰ２の間には、スイッチＳＷ３が挿入される。充電用ｐＭＯＳ８のゲートは、電流生成回路１７のｐＭＯＳ１のゲートに接続され、充電用ｐＭＯＳ８と電流生成回路１７のｐＭＯＳ１とは、カレントミラーを構成する。オペアンプＯＰ３の反転入力端子は、電源Ｖｒｅｆ２を介して、電源Ｖ１の低電位側の電源ラインに接続され、非反転入力端子は、キャパシタＣＰ２を介して、電源Ｖ１の低電位側の電源ラインに接続される。スイッチＳＷ３は、過電流検出回路１６からの信号に基づいて、スイッチングされる。
【００５８】
出力スイッチ１１がオンのとき、負荷に異常が発生し、過電流検出回路１６が、電源端子Ｖｂｂと出力端子ＯＵＴの間の電位差Ｖｏｎがしきい値Ｖｒｅｆを超えたことを検出すると、シャットダウン信号生成回路２２では、スイッチＳＷ３が閉じる。このとき、電流生成回路１７は、電源端子Ｖｂｂと出力端子ＯＵＴの間の電位差に依存した電流Ｉ１を生成している。キャパシタＣＰ２は、充電用ｐＭＯＳ８を介して、電流Ｉ１に基づいて決まる充電電流Ｉ５で充電され、オペアンプＯＰ３の非反転入力端子の電位は、キャパシタＣＰ２の充電によって徐々に上昇する。オペアンプＯＰ３の非反転入力端子の電位が、反転入力端子の電位を超えると、シャットダウン信号生成回路２２は、ゲート制御回路１２ａに、出力スイッチ１１を強制的にオフにするための所定のシャットダウン信号を送信する。
【００５９】
本実施形態例では、第１実施形態例に比して簡易な回路構成を採用しながらも、第１実施形態例と同様に、シャットダウン時間を、負荷に発生した異常の度合いに応じて変化させることができる。このため、例えば、負荷に発生した異常の度合いが高く、電源端子Ｖｂｂと出力端子ＯＵＴの間の電位差Ｖｏｎが大きいときには、直ちに出力スイッチ１１を強制的にオフにすることができ、また、異常の度合いが低いときには、ある程度の時間が経過した後に、出力スイッチ１１を強制的にオフにすることができ、出力スイッチ１１を効果的に破壊から保護することができる。
【００６０】
なお、電流生成回路１７は、上記した回路構成には限定されず、その他の回路構成を採用することもできる。本発明の出力回路では、電流生成回路１７の回路構成を変更し、出力端子ＯＵＴに接続する負荷に応じて、電源端子Ｖｂｂと出力端子ＯＵＴの間の電位差Ｖｏｎと、電流生成回路１７が生成する電流Ｉ１との特性を適切に設定することで、電源端子Ｖｂｂと出力端子ＯＵＴの間の電位差Ｖｏｎとシャットダウン時間との関係を調整することができる。図７〜図９（ａ）は、それぞれ、電流生成回路１７の回路構成の別の例を示し、図７〜図９（ｂ）は、それぞれ、出力回路１０において電流生成回路１７を図７〜図９（ａ）のように構成した際における電源端子Ｖｂｂと出力端子ＯＵＴの間の電位差Ｖｏｎとクロック信号“Ｃ”の周期との関係をグラフとして示している。
【００６１】
例えば、電流生成回路１７（図１）の、ｐＭＯＳ１の負荷素子である抵抗Ｒ０を、ソースがゲートに接続されたデプレション型のｎＭＯＳ９で置き換えた電流生成回路１７ａ（図７（ａ））では、電源端子Ｖｂｂと出力端子ＯＵＴの間の電位差Ｖｏｎに依存して、クロック信号“Ｃ”の周期は、図７（ｂ）に示すように変化する。図７（ｂ）と、電流生成回路１７における電源端子Ｖｂｂと出力端子ＯＵＴの間の電位差Ｖｏｎとクロック信号“Ｃ”との関係（図４）とを比較すると、図７（ｂ）では、電源端子Ｖｂｂと出力端子ＯＵＴの間の電位差Ｖｏｎがある程度以上大きい領域でのクロック信号“Ｃ”の周期の変化が小さくなっている。
【００６２】
ｐＭＯＳ１の負荷素子として、図７（ａ）に示す回路構成を有する電流生成回路１７ａのｐＭＯＳ１とｎＭＯＳ９との間にツェナーダイオードＤ５を挿入した回路構成を有する電流生成回路１７ｂ（図８（ａ））では、電源端子Ｖｂｂと出力端子ＯＵＴの間の電位差Ｖｏｎに依存して、クロック信号“Ｃ”の周期は、図８（ｂ）に示すように変化する。図８（ｂ）と図７（ｂ）とを比較すると、図８（ｂ）では、ツェナーダイオードＤ５によって、図７（ｂ）に示すグラフが、電源端子Ｖｂｂと出力端子ＯＵＴの間の電位差Ｖｏｎの高電位側にシフトしている。
【００６３】
電流生成回路は、電流−電圧特性が異なる複数の負荷素子を並列に接続する構成を採用することもできる。例えば電流生成回路１７ｃ（図９（ａ））では、電流生成回路１７ａ（図７（ａ））におけるｐＭＯＳ１の負荷素子であるｎＭＯＳ９ａと、電流生成回路１７ｂ（図８（ａ））におけるｐＭＯＳ１の負荷素子である直列接続されたｎＭＯＳ９ｂ及びツェナーダイオードＤ５とが並列に接続されている。この電流生成回路１７ｃでは、図９（ｂ）に示すように、電源端子Ｖｂｂと出力端子ＯＵＴの間の電位差Ｖｏｎとクロック信号“Ｃ”の周期との関係が、図７（ｂ）と図８（ｂ）とを組み合わせたような関係になり、クロック信号“Ｃ”の周期が２段階で大きく変化する。
【００６４】
また、図５では、カウンタ１５が、Ｌレベルの信号“Ｄ”を出力してから、信号“Ｄ”をＨレベルに立ち上げるまでのオフ時間（ＴＯＦＦ）を、直前のシャットダウン時間に関係なく、一定とする例について説明したが、これに代えて、オフ時間ＴＯＦＦを、直前のシャットダウン時間に応じて変化させてもよい。例えば、出力回路１０に、直前のシャットダウン時間を参照して、オフ時間を生成するタイマ回路を更に配置して、そのタイマ回路によって、カウンタ１５の出力信号“Ｄ”をＨレベルに立ち上げる構成を採用してもよい。この場合、そのタイマ回路は、直前のシャットダウン時間が短いときには、オフ時間ＴＯＦＦを長く設定し、直前のシャットダウン時間が長いときには、オフ時間ＴＯＦＦを短く設定する構成を採用することができる。
【００６５】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の出力回路は、上記実施形態例にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施した出力回路も、本発明の範囲に含まれる。
【００６６】
【発明の効果】
以上説明したように、本発明の出力回路は、保護回路が、電流検出回路によって、出力トランジスタを流れる負荷電流がしきい値を超えたことを検出した時刻、つまり、負荷に異常が発生したことを検出した時刻から、オフ信号生成回路によって、出力トランジスタの電圧降下に依存した経過時間の後に、出力トランジスタをオフにするための信号を生成する構成を採用するため、出力トランジスタに異常電流が流れる時間を、負荷に発生した異常の度合い（程度）に応じて変化させることができる。このため、例えば、負荷に発生した異常の度合いが高いときには直ちに出力トランジスタをオフにし、異常の度合いが低いときには比較的長い時間が経過した後に出力トランジスタをオフにして、負荷に発生した異常の度合いが高いときと低いときの双方で、異常電流による破壊から、効果的に出力トランジスタを保護することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態例の出力回路の構成を示すブロック図。
【図２】ゲート制御回路１２の構成例を示すブロック図。
【図３】クロック信号“Ｃ”の生成の様子を示すタイミングチャート。
【図４】電位差Ｖｏｎとクロック信号“Ｃ”の周期との関係を示すグラフ。
【図５】シャットダウン時間の変化の様子を示すタイミングチャート。
【図６】本発明の第２実施形態例の出力回路の構成を示すブロック図。
【図７】図７（ａ）は、電流生成回路１７の回路構成の別の例を示す回路図、図７（ｂ）は、電位差Ｖｏｎとクロック信号“Ｃ”の周期との関係を示すグラフ。
【図８】図８（ａ）は、電流生成回路１７の回路構成の別の例を示す回路図、図８（ｂ）は、電位差Ｖｏｎとクロック信号“Ｃ”の周期との関係を示すグラフ。
【図９】図９（ａ）は、電流生成回路１７の回路構成の別の例を示す回路図、図９（ｂ）は、電位差Ｖｏｎとクロック信号“Ｃ”の周期との関係を示すグラフ。
【符号の説明】
１０：出力回路
１１：出力スイッチ
１２：ゲート制御回路
１３：電流制限回路
１４：ＡＮＤ回路
１５：カウンタ
１６：過電流検出回路
１７、１８：電流生成回路
１９：クロック発生器
２０：ＡＮＤ回路
２１：インバータ
２２：シャットダウン信号生成回路
ＯＰ１、ＯＰ２：オペアンプ
ＣＰ１、ＣＰ２：キャパシタ
Ｄ１〜Ｄ５：ダイオード
Ｒ０〜Ｒ３、Ｒ２１、Ｒ２２：抵抗
ＳＷ１、ＳＷ２：切替えスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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