(57)【要約】【課題】  リーク電流が小さく、サイズの小さい、ラテラル構造の半導体素子を実現する。【解決手段】  アイソレーション領域１８に囲まれたベース領域１３の表面領域に、コレクタ領域１４と、エミッタ領域１５と、ベースコンタクト領域１６と、エミッタ領域１５とベースコンタクト領域１６とに跨り、ベース領域１３よりも不純物濃度が高くベースコンタクト領域１６よりも不純物濃度の低いＮ型整流領域１７と、が形成される。整流領域１７とエミッタ領域１５との界面の順方向電圧は、ベース領域１３とエミッタ領域１５との界面の順方向電圧よりも高い。従って、エミッタ領域１５から流れる電流は、エミッタ領域１５とベース領域１３との界面を通って対向するコレクタ領域１４に流れ、アイソレーション領域１８へはあまり流れず、漏れ電流が小さい。また、コレクタ領域１４がエミッタ領域１５を包囲する構造ではないため、素子サイズが小さい。【選択図】  図１
2005101563.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体領域と、
前記第１半導体領域の側面に接触し、前記第１半導体領域を包囲するように形成された第２導電型の第２半導体領域と、
前記第１半導体領域の表面領域に形成された第２導電型の第３半導体領域と、
前記第１半導体領域の表面領域に前記第３半導体領域と所定距離を隔てて形成され、前記第１半導体領域よりも高い不純物濃度を有する第１導電型の第４半導体領域と、
前記第１半導体領域の表面領域に形成され、前記第３半導体領域と前記第４半導体領域との間に前記第３半導体領域及び前記第４半導体領域と所定距離を隔てて設けられた第２導電型の第５半導体領域と、
前記第１半導体領域の表面領域に形成され、前記第４半導体領域と前記第５半導体領域との間の領域を含み、前記第５半導体領域に接するように設けられた、前記第１半導体領域よりも高い不純物濃度を有する第１導電型の第６半導体領域と、
前記第３半導体領域に電気的に接続された第１の電極と、
前記第４半導体領域に電気的に接続された第２の電極と、
前記第５半導体領域に電気的に接続された第３の電極と、
を備えることを特徴とする半導体素子。
【請求項２】
前記第６半導体領域は、前記第４半導体領域及び前記第５半導体領域よりも深く形成されている、
ことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第６半導体領域は、前記第４半導体領域と前記第５半導体領域とに跨るように形成されている、
ことを特徴とする請求項１又は２に記載の半導体素子。
【請求項４】
前記第６半導体領域は、前記第５半導体領域の前記第４半導体領域に対向する面を覆うように形成されている、
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体素子。
【請求項５】
前記第６半導体領域は、さらに、前記第５半導体領域の前記第２半導体領域に対向する面の少なくとも一部を覆うように形成されている、
ことを特徴とする請求項４に記載の半導体素子。
【請求項６】
前記第６半導体領域は、前記第４半導体領域よりも低い不純物濃度を有する、ことを特徴とする請求項１乃至５のいずれか１項に記載の半導体素子。
【請求項７】
前記第６半導体領域の不純物濃度は、前記第１半導体領域の不純物濃度の１．５倍乃至１０倍の範囲にある、ことを特徴とする請求項１乃至６のいずれか１項に記載の半導体素子。
【請求項８】
第２導電型の半導体基板をさらに備え、
前記第１半導体領域と前記第２半導体領域とは、前記半導体基板の一方の面上に形成されている、
ことを特徴とする請求項１乃至７のいずれか１項に記載の半導体素子。
【請求項９】
前記第１の電極はコレクタ電極であり、
前記第２の電極はベース電極であり、
前記第３の電極はエミッタ電極であり、
前記第３半導体領域はコレクタ領域として機能し、
前記第１半導体領域及び前記第４半導体領域はベース領域として機能し、
前記第５半導体領域はエミッタ領域として機能する、
ことを特徴とする請求項１乃至８のいずれか１項に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ラテラル構造を有する半導体素子に関し、特に素子のサイズが小さい、ラテラル構造を有する半導体素子に関する。
【背景技術】
【０００２】
アナログ集積回路において、エミッタ領域とコレクタ領域とベース領域とが水平方向に隣接して形成された構成を有するラテラルＰＮＰトランジスタが使用される。ラテラルＰＮＰトランジスタに用いられる半導体素子は、図８に平面図で示すように、Ｎ−型のベース領域３３とＰ＋型のコレクタ領域３４とＰ＋型のエミッタ領域３５とＮ＋型のベースコンタクト領域３６とＰ＋型のアイソレーション領域３８とから構成される。このような構造を持つ半導体素子（トランジスタ）に電流を流すと、エミッタ領域３５からの電流は、コレクタ領域３４に向かって流れるだけでなく、矢印ＹＢで示すように、ベースコンタクト領域３６とアイソレーション領域３８にも向かって流れる。このような電流の分散により、トランジスタの動作時にリーク電流が発生する。その結果、トランジスタの電流増幅率が低下する。そこでリーク電流の発生を防止するために、エミッタ領域３５の周りをコレクタ領域３４で囲むラテラルＰＮＰトランジスタが考えられている（例えば、特許文献１）。
【特許文献１】特開平１０−２７０４５８号公報（例えば、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図９は、エミッタ領域をコレクタ領域で囲む構造を有する半導体素子の平面図である。図１０は、図９のＣ−Ｃ’線における断面図である。図９及び図１０に示すように、コレクタ領域４４は、エミッタ領域４５と所定距離を隔て、エミッタ領域４５を包囲するように形成されている。このため、矢印ＹＣで示すように、エミッタ領域４５から流れる電流のほとんどがコレクタ領域４４に流れ込む。これにより、トランジスタの動作時におけるリーク電流の発生が防止される。
【０００４】
しかし、コレクタ領域４４はエミッタ領域４５を包囲するように形成されているため、コレクタ領域４４の面積は必然的に増大する。それに伴って、半導体素子全体の面積も大きくなってしまう。そこで、コレクタ領域４４とエミッタ領域４５との間隔ＷＢ（ベース幅ＷＢ）を狭くすることによって半導体素子のサイズを小さくすることが考えられる。しかし、トランジスタの耐圧を維持するためにはベース幅ＷＢを一定以上に保たねばなない。このため、半導体素子のサイズを小型化するには限界がある。したがって、コレクタ領域４４がエミッタ領域４５を包囲するような構造を持つ半導体素子では、所望のサイズのものを得ることが困難であった。
【０００５】
従って、本発明は、上記実状に鑑みてなされたものであり、リーク電流を抑え、且つ小さなサイズの、ラテラル構造を有する半導体素子を実現すること目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の半導体素子は、第１導電型の第１半導体領域と、前記第１半導体領域の側面に接触し、前記第１半導体領域を包囲するように形成された第２導電型の第２半導体領域と、前記第１半導体領域の表面領域に形成された第２導電型の第３半導体領域と、前記第１半導体領域の表面領域に前記第３半導体領域と所定距離を隔てて形成され、前記第１半導体領域よりも高い不純物濃度を有する第１導電型の第４半導体領域と、前記第１半導体領域の表面領域に形成され、前記第３半導体領域と前記第４半導体領域との間に前記第３半導体領域及び前記第４半導体領域と所定距離を隔てて設けられた第２導電型の第５半導体領域と、前記第１半導体領域の表面領域に形成され、前記第４半導体領域と前記第５半導体領域との間の領域を含み、前記第５半導体領域に接するように設けられた、前記第１半導体領域よりも高い不純物濃度を有する第１導電型の第６半導体領域と、前記第３半導体領域に電気的に接続された第１の電極と、前記第４半導体領域に電気的に接続された第２の電極と、前記第５半導体領域に電気的に接続された第３の電極と、を備えることを特徴とする。
【０００７】
この構成によれば、第４半導体領域と第５半導体領域との間に、高い不純物濃度を有する第６半導体領域が形成されている。このため、第５半導体領域と第６半導体領域との接触面における順方向電圧は大きい。したがって、第１〜第３の電極に電圧が印加された際、第５半導体領域から流れる電流の多くは、第６半導体領域に流れ込まず、第３半導体領域内へと流れ込む。
【０００８】
前記第６半導体領域は、前記第４半導体領域及び前記第５半導体領域よりも深く形成されていてもよい。また、前記第６半導体領域は、前記第４半導体領域と前記第５半導体領域とに跨るように形成されていてもよい。
【０００９】
この構成によれば、第５半導体領域の底部から流れる電流を、第３半導体領域内へとより多く流れ込ませることが可能となる。
【００１０】
前記第６半導体領域は、前記第５半導体領域の前記第４半導体領域に対向する面を覆うように形成されていてもよい。さらに、前記第６半導体領域は、前記第５半導体領域の前記第２半導体領域に対向する面の少なくとも一部を覆うように形成されていてもよい。
【００１１】
この構成によれば、第５半導体領域から水平方向に流れる電流を、第３半導体領域内により多く流れ込ませることが可能となる。
【００１２】
前記第６半導体領域は、前記第４半導体領域よりも低い不純物濃度を有してもよい。また、前記第６半導体領域の不純物濃度は、前記第１半導体領域の不純物濃度の１．５倍乃至１０倍の範囲にあってもよい。
【００１３】
この構成によれば、第５半導体領域から流れる電流を第３半導体領域内に流れ込ませるための、最適な第１半導体領域と第４半導体領域と第６半導体領域との間の不純物濃度の関係を達成することが可能となる。
【００１４】
第２導電型の半導体基板をさらに備え、前記第１半導体領域と前記第２半導体領域とは、前記半導体基板の一方の面上に形成されていてもよい。
【００１５】
この構成によれば、前記第１半導体領域は、第２導電型の半導体基板と第２半導体領域とで包囲される。これにより、半導体素子と他の半導体素子とをほぼ完全に絶縁することができる。
【００１６】
前記第１の電極はコレクタ電極であり、前記第２の電極はベース電極であり、前記第３の電極はエミッタ電極であり、前記第３半導体領域はコレクタ領域として機能し、前記第１半導体領域及び前記第４半導体領域はベース領域として機能し、前記第５半導体領域はエミッタ領域として機能する、ものであってもよい。
【００１７】
この構成により、本発明の半導体素子をトランジスタとして動作させることが可能となる。
【発明の効果】
【００１８】
本発明によれば、リーク電流の発生を抑え、且つサイズの小さい、ラテラル構造を有する半導体素子を実現することが可能となる。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照しつつ、本発明の実施の形態に係る半導体素子について説明する。
【００２０】
図１は、本実施の形態に係る半導体素子１の断面図である。図２は、半導体素子１の平面図である。なお、図１は、図２のＡ−Ａ’線における半導体素子１の断面図である。
【００２１】
半導体素子１は、図１及び図２に示すように、半導体基体１１と、コレクタ電極２１と、エミッタ電極２２と、ベース電極２３と、を備える。なお、図２において、コレクタ電極２１、エミッタ電極２２、及び、ベース電極２３は省略されている。
【００２２】
半導体基体１１は、Ｐ型半導体基板１２と、Ｐ型半導体基板１２の上に形成されたＮ型半導体層２０と、Ｎ型半導体層２０の上に設けられた絶縁膜１９とから構成される。
Ｐ型半導体基板１２は、シリコン単結晶基板にＰ型不純物（例えば、ボロン）を拡散することによって形成される。
【００２３】
Ｎ型半導体層２０は、Ｐ型半導体基板１２上にＮ型半導体層をエピタキシャル成長させることによって形成される。Ｎ型半導体層２０は、ベース領域１３と、コレクタ領域１４と、エミッタ領域１５と、ベースコンタクト領域１６と、整流領域１７と、アイソレーション領域１８とを有する。
【００２４】
ベース領域１３は、Ｎ型半導体層２０のうち、アイソレーション領域１８によって区切られた島状の領域である。ベース領域１３の導電型はＮ型である。ベース領域１３の表面領域には、コレクタ領域１４と、エミッタ領域１５と、ベースコンタクト領域１６と、整流領域１７とが形成されている。
【００２５】
コレクタ領域１４は、ベース領域１３の表面領域に略方形状に形成されている。コレクタ領域１４の導電型はＰ型である。コレクタ領域１４は、ベース領域１３よりも高い不純物濃度を有する。
【００２６】
エミッタ領域１５は、ベース領域１３の表面領域に形成されている。エミッタ領域１５の導電型はＰ型である。エミッタ領域１５は、ベース領域１３よりも高い不純物濃度を有し、コレクタ領域１４から所定距離を隔てた位置に形成されている。
【００２７】
ベースコンタクト領域１６は、ベース領域１３の表面領域に形成されている。ベースコンタクト領域１６の導電型はＮ型である。ベースコンタクト領域１６は、ベース領域１３よりも高い不純物濃度を有する。ベースコンタクト領域１６は、エミッタ領域１５から所定距離を隔てた位置に、エミッタ領域１５を挟んでコレクタ領域１４と対向するように形成されている。なお、半導体素子１（トランジスタ）の耐圧を確保するためには、コレクタ領域１４とエミッタ領域１５との距離Ｌ１は、ベースコンタクト領域１６とエミッタ領域１５との距離Ｌ２よりも大きいのが望ましい。
【００２８】
整流領域１７は、ベース領域１３の表面領域に、エミッタ領域１５とベースコンタクト領域１６とに跨るように形成されている。即ち、整流領域１７は、エミッタ領域１５とベースコンタクト領域１６との間の領域を含む。整流領域１７の導電型はＮ型である。整流領域１７は、ベース領域１３よりも高い不純物濃度を有し、エミッタ領域１５及びベースコンタクト領域１６よりも低い不純物濃度を有する。
【００２９】
アイソレーション領域１８は、Ｐ型半導体基板１２上にベース領域１３を包囲するように形成されている。アイソレーション領域１８の導電型はＰ型である。アイソレーション領域１８の電位は一定に保たれる。これにより、アイソレーション領域１８は複数の素子を電気的に分離するための機能を有する。
【００３０】
絶縁膜１９は、シリコン酸化膜などから構成される。絶縁膜１９は、半導体基体１１の一方の主面ＳＡを被覆し、コレクタ電極２１とエミッタ電極２２とベース電極２３とを互いに電気的に分離する。また、絶縁膜１９は、コレクタ領域１４、エミッタ領域１５、及び、ベースコンタクト領域１６の上に形成されたコンタクトホールを有する。
【００３１】
コレクタ電極２１は、コレクタ領域１４上に形成され、絶縁膜１９に形成されたコンタクトホールを介してコレクタ領域１４と電気的に接続されている。エミッタ電極２２は、エミッタ領域１５上に形成され、絶縁膜１９に形成されたコンタクトホールを介してエミッタ領域１５と電気的に接続されている。ベース電極２３は、ベースコンタクト領域１６上に形成され、絶縁膜１９に形成されたコンタクトホールを介してベースコンタクト領域１６と電気的に接続されている。コレクタ電極２１、エミッタ電極２２、及び、ベース電極２３は、それぞれ、アルミニウム、銅、又は、ニッケル等の金属から構成されている。
【００３２】
以上の構成を有する半導体素子１は、コレクタ電極２１、エミッタ電極２２及びベース電極２３に所定の電圧を印加することによって、トランジスタとして動作する。この際、エミッタ領域１５とベース領域１３とが接している面とエミッタ領域１５と整流領域１７とが接している面との間で、電流の流れ方に差異が生じる。詳細には、ベース領域１３の不純物濃度は整流領域１７の不純物濃度よりも低いため、エミッタ領域１５とベース領域１３とが接している面における順方向電圧は、エミッタ領域１５と整流領域１７とが接している面における順方向電圧よりも小さい。このため、エミッタ領域１５から流れ出る電流は、整流領域１７へは流れにくく、そのほとんどがベース領域１３へと流れ出る。即ち、電流は、図１及び図２に矢印ＹＡで示すように、コレクタ領域１４に向かって流れる。これにより、背景技術の項で述べたリーク電流の発生が抑えられ、その結果、リーク電流によって起こるトランジスタの電流増幅率低下を防ぐことができる。
【００３３】
また、コレクタ領域１４はほぼ矩形の形状を有するため、コレクタ領域１４がエミッタ領域１５を包囲する場合よりも、半導体素子１の面積を小さく抑えることができる。たとえトランジスタの耐圧を確保するためにコレクタ領域１４とエミッタ領域１５との距離Ｌ１がベースコンタクト領域１６とエミッタ領域１５との距離Ｌ２より大きく設定されたとしても、コレクタ領域１４がエミッタ領域１５を包囲していないので、半導体素子１が有する面積の増大を小さく抑えることができる。図３（ａ）及び３（ｂ）は、本発明を適用した半導体素子１の構成と従来の半導体素子の構成とを簡略化して示す断面図である。図３（ａ）及び３（ｂ）に示すように、本発明を適用した半導体素子１では、コレクタ領域４４がエミッタ領域４５を包囲することにより存在したＬａ（コレクタ領域４４の幅と、コレクタ領域４４とベースコンタクト領域４６との間の幅との和）が存在しない。即ち、本発明を適用した場合は、半導体素子１の全体の面積が従来よりも小さくなり、これにより、半導体素子１を用いて形成される集積回路のサイズを小さく抑えることが可能となる。このように、本発明によれば、リーク電流の発生を抑え、且つサイズの小さい、ラテラル構造を有する半導体素子を実現することが可能となる。
【００３４】
次に、本発明の実施の形態に係る半導体素子の製造方法について、図４（ａ）〜図５（ｂ）を参照しながら説明する。
まず、シリコン単結晶基板にＰ型の不純物を導入して拡散することにより、Ｐ型半導体基板１２が形成される。次に、図４（ａ）に示すように、Ｐ型半導体基板１２の一方の主面上に、Ｎ型半導体層２０が、エピタキシャル成長法を用いて形成される。
【００３５】
続いて、Ｎ型半導体層２０の一面に図示せぬレジスト膜が形成される。形成されたレジスト膜のうち、整流領域１７の形成予定領域に対応する箇所が、エッチングにより選択的に除去される。これにより、整流領域１７の形成予定領域に開口が形成される。その開口を介して、Ｎ型不純物（例えば、リン）が、イオン注入法により所定の深さまで注入される。これにより、図４（ｂ）に示すように整流領域１７が形成される。
【００３６】
次に、Ｎ型半導体層２０の一面が再びレジスト膜により被覆される。レジスト膜のうち、アイソレーション領域１８の形成予定領域に対応する箇所が、エッチングにより選択的に除去される。これにより、アイソレーション領域１８の形成予定領域に開口が形成される。その開口を介して、Ｐ型不純物（例えば、ボロン）が、所定の深さまで導入されて拡散される。これにより、図４（ｃ）に示すように、Ｐ型のアイソレーション領域１８が形成される。Ｎ型半導体層２０のうち、アイソレーション領域１８によって区切られた島状領域がベース領域１３となる。
【００３７】
同様にして、Ｎ型半導体層２０の一面にレジスト膜が再び形成される。レジスト膜のうち、コレクタ領域１４とエミッタ領域１５の形成予定領域に対応する箇所が、エッチングにより選択的に除去される。これにより、コレクタ領域１４及びエミッタ領域１５の形成予定領域に開口が形成される。これらの開口を介して、Ｐ型不純物（例えば、ボロン）が所定の深さまで導入されて拡散される。これにより、図５（ａ）に示すように、コレクタ領域１４とエミッタ領域１５とが形成される。
【００３８】
次に、Ｎ型半導体層２０の一面にレジスト膜が再び形成される。レジスト膜のうち、ベースコンタクト領域１６の形成予定領域に対応する箇所がエッチングにより選択的に除去される。これにより、ベースコンタクト領域１６の形成予定領域に開口が形成される。その開口を介して、Ｎ型不純物（例えば、リン）が所定の深さまで導入されて拡散される。これにより、図５（ｂ）に示すように、ベースコンタクト領域１６が形成される。
【００３９】
レジスト膜が除去された後、Ｎ型半導体層２０の一面が絶縁膜１９で被覆される。そして、図５（ｂ）に示すように、例えばエッチングにより、絶縁膜１９の所定の領域に、エミッタ、ベース、コレクタ用のコンタクトホールが形成される。
【００４０】
続いて、絶縁膜１９上に金属（アルミニウム、銅、又は、ニッケル等）膜が真空蒸着により形成される。そして、形成された金属膜を選択的にパターニングすることにより、前述した、コンタクトホールを介してコレクタ領域１４と接触するコレクタ電極２１と、コンタクトホールを介してエミッタ領域１５と接触するエミッタ電極２２と、コンタクトホールを介してベースコンタクト領域１６と接触するベース電極２３と、が形成される。以上の工程により、本実施の形態に係る半導体素子１が形成される。
【００４１】
以上の製造方法によれば、Ｎ型半導体層２０はエピタキシャル成長法によって形成される。これにより、ベース領域１３は、比較的均一な不純物濃度の分布を持つ。また、整流領域１７はイオン注入法により形成されるため、整流領域１７の深さを容易に制御することができる。これにより、所望の深さの整流領域１７を容易に得ることができる。
【００４２】
なお、本発明は上記実施の形態に限定されず、種々の変形及び応用が可能である。
例えば、上記実施の形態では、整流領域１７は、エミッタ領域１５及びベースコンタクト領域１６よりも深く形成された。しかし、整流領域１７の深さ及びサイズは任意である。例えば、整流領域１７、エミッタ領域１５及びベースコンタクト領域１６は、互いにほぼ等しい深さを有するように形成されてもよい。
【００４３】
また、上記実施の形態の半導体素子１において、整流領域１７がエミッタ領域１５及びベースコンタクト領域１６に跨る程度は任意である。例えば、図１及び図２では、エミッタ領域１５の略半分、及び、ベースコンタクト領域１６の略半分が、整流領域１７と重なる例を示した。しかし、図６（ａ）及び図６（ｂ）に例示するように、重なる領域の面積は任意である。また、整流領域１７とエミッタ領域１５及びベースコンタクト領域１６とが重ならず、例えば、整流領域１７とエミッタ領域１５とが互いに対向する側面で接し、整流領域１７とベースコンタクト領域１６とが互いに対向する側面で接するような構成であってもよい。
【００４４】
ただし、整流領域１７がエミッタ領域１５にある程度跨ることが望ましい。さらにいえば、整流領域１７とエミッタ領域１５とが重なる領域の面積が、エミッタ領域１５の面積の半分以上を占めていることが望ましい。言い換えると、整流領域１７は、図６（ａ）及び６（ｂ）において、そのコレクタ領域１４に対向する面がエミッタ領域１５の中心線Ｍに達するように形成されることが望ましい。また逆に、整流領域１７は、そのコレクタ領域１４に対向する面がエミッタ領域１５のコレクタ領域１４に対向する面を、図６（ａ）及び６（ｂ）のｘ方向に、超えないように形成されることが望ましい。
【００４５】
また、エミッタ領域１５は、図６（ａ）又は図６（ｂ）のｙ方向における幅がコレクタ領域１４のｙ方向における幅よりも狭く形成されることが望ましい。
【００４６】
また、例えば図７に示すように、整流領域１７は、ベースコンタクト領域１６と接触していなくてもよい。このように、整流領域１７がベースコンタクト領域１６と接触していなくても、整流領域１７がエミッタ領域１５に接触していれば、上記と同様の効果を得ることができる。
【００４７】
上記実施の形態では、整流領域１７は、ベース領域１３よりも高い不純物濃度を有するものとして説明した。より具体的には、整流領域１７はベース領域１３の１．５〜１０倍程度の不純物濃度を有するように形成されることが望ましい。また、整流領域１７はエミッタ領域１５よりも低い不純物濃度を有するものとして説明した。具体的には、整流領域１７は、エミッタ領域１５の１／５〜１／１５、できれば１／８〜１／１２程度の不純物濃度を有するように形成されることが望ましい。
【００４８】
また、上述の説明ではＮ型半導体層２０がエピタキシャル成長法により形成される例が示された。しかし、これに限られず、例えばＰ型半導体基板１２にＮ型不純物を導入して拡散することによりＮ型半導体層２０を形成することも可能である。
【００４９】
また、上記実施の形態では、整流領域１７がイオン注入法により形成される例が示された。しかし、これには限定されず、例えば熱拡散法等によって整流領域１７が形成されてもよい。
【００５０】
また、本発明の半導体素子１は、ＰＮＰトランジスタに限られず、例えばＮＰＮトランジスタに用いる半導体素子として形成されることも可能である。
【００５１】
また、本発明の半導体素子１の製造方法は上記実施の形態で述べたものに限定されず、必要に応じて工程の順序を入れ換えたり、他の工程を追加したりすることが可能である。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施の形態に係る半導体素子の断面図である。
【図２】本発明の実施の形態に係る半導体素子の一方の主面を示す平面図である。
【図３】本発明の実施の形態に係る半導体素子の幅が、従来の半導体素子と比較して低減されていることを模式的に示す断面図である。
【図４】本発明の実施の形態に係る半導体素子の製造方法を説明するための断面図である。
【図５】本発明の実施の形態に係る半導体素子の製造方法を説明するための断面図である。
【図６】本発明の実施の形態における整流領域の大きさを、エミッタ領域との位置関係に基づいて説明するための図である。
【図７】本発明の他の実施の形態に係る半導体素子の断面図である。
【図８】従来の、ラテラル構造を有する半導体素子の一方の主面を示す平面図である。
【図９】コレクタ領域がエミッタ領域を包囲する構造を持つ従来の半導体素子の一方の主面を示す平面図である。
【図１０】コレクタ領域がエミッタ領域を包囲する構造を持つ従来の半導体素子の断面図である。
【符号の説明】
【００５３】
１１  半導体基体
１２  Ｐ型半導体基板
１３  ベース領域
１４  コレクタ領域
１５  エミッタ領域
１６  ベースコンタクト領域
１７  整流領域
１８  アイソレーション領域
１９  絶縁膜
２０  Ｎ型半導体層
２１  コレクタ電極
２２  エミッタ電極
２３  ベース電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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