(57)【要約】【課題】  ウエハ上に形成した単結晶以外のシリコン膜上の異常発生を抑制する。【解決手段】  ステップＳ１でウエハ上にシリコン膜を成膜し、ステップＳ１０でウエハ上に形成したシリコンの表面に、表面異常を抑制する異常抑制膜として機能する酸化膜を形成する。異常抑制膜の形成には、例えば、多結晶シリコンの表面を酸化するオゾン水、過酸化水素水等の薬液で酸化すればよい。シリコン表面に異常抑制膜を形成した上で、必要に応じて、異常抑制膜としての例えば異常成長抑制膜を除去して、シリコン膜へのパターニングや絶縁酸化膜形成等の処理を行う。【選択図】  図３
2005310990.tif 000002
【特許請求の範囲】
【請求項１】
ウエハ上に多結晶のあるいは非晶質のシリコン層を形成するステップにより形成された前記シリコン層の表面に、前記シリコン層が形成された直後に、前記シリコン層の表面異常を抑制する薄いシリコン酸化膜を形成するステップを有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記シリコン酸化膜は、２．０ｎｍ未満の厚さを有することを特徴とする半導体装置の製造方法。
【請求項３】
ウエハ上に多結晶のあるいは非晶質のシリコン層を形成するステップと、次の処理を施すステップとの間の時間を、前記シリコン層の表面に膜表面異常が発生するには不十分な時間に設定することを特徴とする半導体装置の製造方法。
【請求項４】
ウエハ上に多結晶のあるいは非晶質のシリコン層を形成するステップの後に、前記シリコン層の表面に膜表面異常が形成される前に、強制的に酸化膜を形成するステップを有することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記シリコン酸化膜は、２．０ｎｍ未満の厚さを有することを特徴とする半導体装置の製造方法。
【請求項６】
請求項１、２、４、５のいずれか１項に記載の半導体装置の製造方法において、
前記シリコン層の表面酸化は、オゾン水、もしくはオゾン水を含む薬液を用いて行うことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１、２、４、５のいずれか１項に記載の半導体装置の製造方法において、
前記シリコン層の表面酸化は、過酸化水素水、もしくは過酸化水素水を含む薬液を用いて行うことを特徴とする半導体装置の製造方法。
【請求項８】
請求項１、２、４、５のいずれか１項に記載の半導体装置の製造方法において、
前記シリコン層の表面酸化は、前記シリコン層をウエハ上に形成するシリコン形成装置内に設けた酸化手段により行うことを特徴とする半導体装置の製造方法。
【請求項９】
ウエハ上にシリコン層を形成するシリコン形成手段と、
前記シリコン形成手段により形成された前記シリコン層の表面を酸化する酸化手段とを有することを特徴とする半導体製造装置。
【請求項１０】
請求項９記載の半導体製造装置において、
前記酸化手段は、ロードロックに設けられていることを特徴とする半導体製造装置。
【請求項１１】
請求項９記載の半導体製造装置において、
前記酸化手段は、前記シリコン形成手段を有するチャンバとは別のチャンバ内に設けられていることを特徴とする半導体製造装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置で使用される単結晶を除くシリコン膜、すなわち多結晶シリコン膜およびアモルファスシリコン膜表面のシリコン異常成長などの膜表面異常発生を抑制する技術に関し、特に、多結晶シリコン膜形成の枚葉処理において適用して有効な技術である。
【背景技術】
【０００２】
以下に説明する技術は、本発明を完成するに際し、本発明者によって検討されたものであり、その概要は次のとおりである。
【０００３】
半導体装置の製造においては、シリコン膜（多結晶シリコン膜またはアモルファスシリコン膜）が、ＭＯＳトランジスタのゲート電極材、フラッシュメモリ等の浮遊電極材として使用されている。例えば、洗浄後のウエハ表面のシリコン面にＳｉＯ2からなるシリコンゲート絶縁膜を熱酸化法により形成し、形成したゲート絶縁膜上に、窒素雰囲気中でシランガス等を用いたＣＶＤ法（化学気相成長法：Chemical Vapor Deposition ）によりシリコン膜を堆積し、その堆積したシリコン膜に、リン等の不純物をドープする。もしくはシリコン膜形成時にリンなどの不純物を混入させて膜形成を行う。その後フォトリソグラフィーによりゲート電極パターンを形成する等して、ゲート電極の形成が行われる。
【０００４】
特許文献１には、多結晶シリコン中に不純物を導入しゲート電極の形成を行ったデュアゲート型ＣＭＯＳＦＥＴ（Complementary Metal Oxide Semiconductor Field Effect Transistor ）についての構成が述べられている。
【特許文献１】特開２００２−３０５２５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記のようにシリコン膜をゲート電極とする所謂シリコンゲート電極の構成を有する半導体装置が種々提案、製造されているが、シリコンゲート電極で主に使用する多結晶シリコンは、その成長を減圧下で行う減圧ＣＶＤ法により形成されている。かかる減圧ＣＶＤ法では、多数枚のウエハを、縦型の炉体内等に一括格納して処理するバッチ処理で処理されている。
【０００６】
本発明者は、枚葉処理で半導体装置を製造するラインでは、かかる枚葉処理を採用する多結晶シリコンの形成ステップで、これまでのバッチ処理では問題とならなかった多結晶シリコンの異常成長という現象が発生することを見出した。
【０００７】
枚葉処理方式では、枚葉毎にウエハ上に多結晶シリコンが形成され、多結晶シリコンが形成されたウエハを一枚ずつ、例えば所定枚数フープに格納し、次工程に送る。搬送されたフープからウエハを一枚ずつ取り出し、例えばウエハ上に形成した多結晶シリコン上に所定のパターニングを枚葉毎に施す等の処理を行う。
【０００８】
通常のラインの流れでは上記枚葉処理により特段の障害は発生しないが、クリーンルームの定期清掃時等にライン停止を行った際に、多結晶シリコンを形成した状態のウエハをフープ等に長時間格納待機させる場合が発生し、かかる待機時に、ウエハ上に形成した多結晶シリコンに異常成長が発生していた。
【０００９】
しかし、多結晶シリコンをウエハ上に形成した状態で放置することに関しては、これまでのバッチ処理でも日常的に行われていることであり、特段、かかるバッチ処理で放置される時間に比べて格段に長いという程のことでもなかった。
【００１０】
本発明者は、バッチ処理と枚葉処理とでの差異について種々検討した結果、ある事実に気がついた。すなわち、バッチ処理では、減圧ＣＶＤ法等で一括して大量のウエハに多結晶シリコンを成膜した後は、高温状態のまま大気中に搬出されるのが一般的である。そのため、ウエハ上に形成された多結晶シリコンは、その上に自然に大気中の酸素で酸化膜が形成され、その自然に形成された酸化膜のために多結晶シリコンの異常成長が抑制されているものと考えた。
【００１１】
一方、枚葉処理では、一枚毎にウエハ上に多結晶シリコンが成膜され、その後直ちにフープの密閉空間内に置かれることとなる。そのため、バッチ処理方式とは異なり、大気に曝される時間が少なく、反応性の高い多結晶シリコンがフープ内雰囲気の水蒸気等と反応して、異常成長が発生するものと判明した。
【００１２】
かかる異常成長に関しては、上記枚葉処理のみで発生するとは限らない。すなわち、処理後、ウエハを直接大気に開放することを行わないロードロック方式をとるバッチ処理、あるいは、Ｎ2雰囲気下でウエハ引き出しを行うバッチ処理に関しては、自然酸化膜が形成されないため、枚葉処理同様の上記問題は起こると考えられる。
【００１３】
本発明者の考察では、フープ内に少なくとも６時間以上放置すると、異常成長の発生が問題となることが分かった。尤も、多結晶シリコンのリンドープ量、格納されるフープ毎のフープ内雰囲気中の水分量等により、多結晶シリコンの異常成長の開始時間は大きく変動するものであり、６時間以内であれば問題となる程の多結晶シリコンの異常成長は発生しないと断言できるものではない。
【００１４】
枚葉処理のラインが正常に稼働している状態で、特に、多結晶シリコンの異常成長が問題となることはないが、装置トラブル等により、例えば６時間以上のライン停止が起きる可能性は多分にある。その度に、ウエハに形成した多結晶シリコンに異常成長が発生するのでは、製品の不良率が極めて高くなり、スループットの低下が大きく、生産効率的に大きな問題である。
【００１５】
また、かかる多結晶シリコンの異常成長に関しては、次工程に移行する間のみで発生するものではなく、多結晶シリコンにその後の工程でパターニング等が施される場合であっても、多結晶シリコンの表面が周囲の雰囲気中に曝される間は異常成長の発生の虞が十分にある。多結晶シリコンのパターニングでは、ＳＦ6等のフッ素系のガスが使用されるが、多結晶シリコンがかかるフッ素系のガスが表面に残留する状態で空気中に曝されると、短時間であっても異常成長が発生し易くなる。
【００１６】
ウエハ上に形成した多結晶シリコンの異常成長の例を、図１に示す。図１はリンがドープされた多結晶シリコンに対して、フォトリソグラフィー工程で、レジストによるエッチングマスクの形成、エッチングマスクによりエッチング、エッチングマスクのアッシングによる除去を経た後の６時間以上の長時間放置で発生した異常成長の様子を、写真で示すものである。多結晶シリコン上に、約1μmの大きさの球状異物が突起状に発生していた。かかる異常成長に基づく球状異物は、その後の洗浄でも除去できず、致命的な欠陥となった。
【００１７】
本発明の目的は、ウエハ上に形成したシリコン膜上の異常成長などの膜表面異常発生を抑制することにある。
【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２０】
すなわち、本発明では、シリコン膜形成後、所定時間以内に表面に酸化膜を形成させるか、若しくは、次の処理を膜表面異常が発生しないように所定時間以内に施行するようにした。ウエハ上に多結晶シリコンあるいは非晶質シリコンを形成した直後に、自然酸化に任せるのではなく、オゾン水等の酸化手段で、多結晶シリコンあるいは非晶質シリコンの表面側を強制酸化することで、膜表面異常を抑制する。
【発明の効果】
【００２１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２２】
本発明により、バッチ処理とは異なる枚葉処理の方式でも、ウエハ上に形成した多結晶シリコンあるいは非晶質シリコンの異常成長を抑制することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する場合がある。
【００２４】
（実施の形態１）
本実施の形態では、ウエハ上に形成した多結晶シリコンの膜表面異常としての異常成長を抑える対策として、例えば、図２に示すような多結晶シリコンの枚葉処理工程で、待機時間に制限を設け、異常成長の発生を最低限に抑える管理を行う本発明に係る半導体装置の製造方法について説明する。
【００２５】
すなわち、例えば、図２に示す工程では、ステップＳ１でウエハ上に多結晶シリコン膜をＣＶＤ法等で形成する。ステップＳ２で、形成した多結晶シリコン上にパターニングを施す。例えば、多結晶シリコン上に感光性のレジストを形成し、レジストを所定のパターンで露光し、その後現像してエッチングマスクを形成し、そのエッチングマスクに沿ってフッ素系のガス等でエッチング処理して多結晶シリコンのパターニングを行う。
【００２６】
ステップＳ３で、エッチングマスクをフッ素系のガスでエッチング処理して除去し、さらにアッシング処理して完全に除去する。除去後は、ステップＳ４で洗浄し、次のステップＳ５で、パターニングが終了した多結晶シリコン上に、層間絶縁膜（ＳｉＯ2）を形成したり、あるいは、容量酸化膜（ＳｉＯ2／Ｓｉ3Ｎ4／ＳｉＯ2）等を積層したりする。
【００２７】
かかるステップＳ１−Ｓ２間、ステップＳ２−Ｓ３間、ステップＳ３−Ｓ４間、ステップＳ４−Ｓ５間の待機時間を、異常成長が発生しないように所定時間以内に制限するようにして管理すれば上記異常成長を十分に抑制することができる。
【００２８】
すなわち、多結晶シリコン膜の形成後、次の処理を施すステップへの移行時間を、形成した多結晶シリコン膜表面に異常成長が発生しないように、異常成長が発生するには不十分な時間に設定しておけばよい。かかる時間設定では、異常成長が物理的に発生するに不十分な時間、すなわち異常成長が全く発生しないように時間設定できれば好ましい。
【００２９】
しかし、処理条件等によっては多結晶シリコン膜形成後に極めて短時間で異常成長が開始される場合も想定される。そこで、異常成長でも、例えば、後工程で支障とならない範囲、あるいは半導体装置の特性に悪影響を及ぼさない範囲で許容できる異常成長は、実質的に無視し得るものとして扱うことも可能で、かかる点を考慮して、時間設定を行っても構わない。例えば、上記異常成長が発生するに不十分な時間設定を、後工程で支障となる異常成長、あるいは半導体装置の特性に悪影響を及ぼす異常成長が発生するに不十分な時間と規定することもできる。
【００３０】
尚、待機時間を管理する上記方法は、ウエハ上に多結晶シリコンを形成する場合に限らず、例えば、非晶質シリコンを形成した場合に、当然に、有効に適用できるものである。
【００３１】
（実施の形態２）
本実施の形態では、ウエハ上に形成された多結晶シリコン異常成長抑制に対して、本発明に係る半導体装置の製造方法を適用する場合について説明する。
【００３２】
前記実施の形態１では、各ステップの待機時間を管理することで、すなわち膜表面異常が発生するのに不十分な時間に待機時間を設定することで、シリコンの異常成長等の防止を行う手法について説明したが、現場状況においては、かかる時間管理が難しい場合も十分に想定される。さらに、ライントラブル等でいずれかのステップが停止した場合にも、予め設定した待機時間が延びる可能性もあり、予定通りの時間管理が容易には行えない状態も予想される。
【００３３】
そこで、本発明者は、シリコン表面での異常が発生しないうちに、次の処理を行うという上記待機時間の管理手法以外の方法で、シリコン表面の異常を抑制する方法として、次の処理に移行する前に、すなわち、シリコン膜の形成直後に、強制酸化する手法が有効であることを着想した。本実施の形態では、かかる方法について説明する。
【００３４】
図３（ａ）は、多結晶シリコンの異常成長抑制膜の形成ステップを設けた本発明に係る半導体装置の製造方法の手順例を示すフロー図であり、（ｂ）は多結晶シリコンの異常成長抑制膜の形成ステップを設けないこれまでの半導体装置の製造方法を示す手順の一例を示すフロー図である。図４は、ウエハ上に形成した多結晶シリコン膜に異常成長抑制膜を形成した状態を模式的に示す断面図である。図５は、多結晶シリコンの異常成長の抑制に効果を発揮する酸化処理ステップを有する本発明に係る半導体装置の製造方法の手順例を示すフロー図である。
【００３５】
本発明に係る半導体装置の製造方法は、ウエハ上に多結晶シリコン膜を形成するステップを有する半導体装置の製造方法に有効に適用することができる。特に、バッチ処理とは異なり、ウエハ上に形成した多結晶シリコンの表面に十分な層厚の自然酸化膜が形成されにくい枚葉処理で有効に使用することができる。
【００３６】
尚、多結晶シリコン膜形成処理後、ウエハを直接大気に開放することを行わないロードロック方式をとるバッチ処理、あるいは、Ｎ2雰囲気下でウエハ引き出しを行うバッチ処理においても同様に有効である。
【００３７】
図３（ａ）に示すように、本発明に係る半導体装置の製造方法では、ウエハ上に多結晶シリコン膜を形成するステップＳ１を有し、そのステップＳ１の直後に、ステップＳ１で形成した多結晶シリコン上に多結晶シリコンの異常成長を抑制する異常成長抑制膜を形成するステップＳ１０が設けられている。
【００３８】
ステップＳ１０の異常成長抑制膜形成ステップでは、例えば、ステップＳ１で形成された多結晶シリコン膜の表面を酸化する等して、多結晶シリコン膜の表面を別の酸化膜等で覆い、多結晶シリコンの表面が直接に大気に触れないようにする。多結晶シリコンは、前述の如く、極めて反応性が高い。周囲の大気に触れることで、多結晶シリコン中にドープされたリンが大気中の水分と反応してリン酸となり、かかるリン酸がシリコンと反応して異常成長を引き起こす。しかし、酸化膜等の異常成長抑制膜で多結晶シリコンの表面を覆うことで、異常成長の抑制を効果的に行うことができる。
【００３９】
【表１】
2005310990.tif 000003
【００４０】
上記表１には、本発明に係る半導体装置の製造方法を適用して、多結晶シリコン上に異常成長抑制膜を形成した場合の有効性についての結果を示す。すなわち、リンをドープした多結晶シリコンをウエハ上に成膜し、その後、そのまま１０日間放置した場合（表中そのままと表示）と、多結晶シリコン膜の表面を２０ｐｐｍのオゾン水で１０秒間酸化処理して酸化膜からなる異常成長抑制膜を形成し、その後１０日間放置した場合（表中、Ｏ3水処理と表示）とでの、多結晶シリコンの異常成長の状況を比較したものである。
【００４１】
結果は、表１に示すように、異常成長抑制膜を設けずにそのまま放置した場合には、１００００ｐｃｓ／ｗｆレベルでの異常成長に基づく欠陥が見られたが、異常成長抑制膜を設けた後に放置した場合には、多結晶シリコン成膜時に確認した場合と殆ど変わらないことが分かった。このように、酸化膜を多結晶シリコンの成膜後に設けることは、異常成長の抑制に有効である。
【００４２】
異常成長抑制膜をステップＳ１０で設けた後は、ステップＳ６で、多結晶シリコンに対して、例えばゲート電極形成用にパターニングする等の多結晶シリコンの加工処理を行えばよい。かかるステップＳ６の多結晶シリコンの加工処理において、ステップＳ１０で形成した異常成長抑制膜が悪影響を及ぼす場合には、図３（ａ）に示すように、ステップＳ１１で異常成長抑制膜の除去を行っても構わない。また、異常成長抑制膜が、特段その後の工程、及び半導体装置の特性に悪影響を及ぼさない場合には、ステップＳ１１で異常成長抑制膜の除去を行わずに、異常成長抑制膜を残しておいても構わない。
【００４３】
図４には、ウエハＷの上に形成した多結晶シリコン膜１０に、酸化膜２０ａ等の異常成長抑制膜２０を形成した状態の断面図を模式的に示した。
【００４４】
これまでの半導体装置の製造方法における多結晶シリコンの形成工程では、図３（ｂ）に示すように、ステップＳ１とステップＳ６との間には、多結晶シリコンの異常成長を抑制する処理を行うステップは設けられていなかった。そのため、多結晶シリコンを形成した後で、多結晶シリコンについての処理を枚葉処理等の環境下で行うと、異常成長が発生していた。しかし、図３（ａ）に示す本発明の半導体装置の製造方法に係わる手順を採用することで、異常成長が起き易い筈の枚葉処理等において、多結晶シリコンの異常成長を効果的に抑制することができた。
【００４５】
かかる多結晶シリコンの異常成長がバッチ処理方式では顕在化されてこなかったのは、多結晶シリコンが、その表面の自然酸化が促進される環境下に置かれていたためである。しかし、図３（ａ）に示す手順の適用は、枚葉処理にのみ適用可能な構成ではなく、バッチ処理において採用しても勿論構わない。バッチ処理における多結晶シリコン形成後のウエハの扱いが異常成長の発生し易い処理で行われる場合には、有効に適用することができる。
【００４６】
すなわち、前述の如く、多結晶シリコン膜形成処理後、ウエハを直接大気に開放することを行わないロードロック方式をとるバッチ処理、あるいは、Ｎ2雰囲気下でウエハ引き出しを行うバッチ処理等に有効に適用することができる。
【００４７】
図５では、本発明の半導体装置の製造方法を、より詳細に具体的に示したものである。すなわち、ステップＳ１で、ウエハ上にＣＶＤ法等で多結晶シリコン膜を形成する。多結晶シリコン膜の形成後は、ステップＳ１００で、多結晶シリコン膜の表面を酸化する。かかる表面酸化により、多結晶シリコン膜上に形成された酸化膜が、上記説明のように、多結晶シリコンの異常成長抑制膜として機能することとなる。
【００４８】
ステップＳ１００における酸化は、例えば、多結晶シリコン膜を酸化することができる手段であれば、物理的手段でも、化学的手段でもいずれの手段でも基本的には使用することができる。しかし、本発明者は、処理時間、処理コスト、処理の安全性等の観点から、例えば、オゾン水により酸化処理、あるいは、過酸化水素水等による酸化剤として機能する薬液処理が好ましいと判断した。
【００４９】
例えば、ステップＳ１００における酸化ステップでオゾン水を用いる場合には、純水、あるいは超純水等にオゾンを溶解させたオゾン水（あるいは、オゾン添加水、オゾン溶解水とも言う場合がある）を用いればよい。オゾン濃度としては、例えば、５ｐｐｍ以上の濃度が好ましいと考えられる。５ｐｐｍ未満では、枚葉処理式でウエハ処理を行って次の工程に搬送するタクトタイムの観点から、反応が遅い場合が想定され好ましくない。
【００５０】
酸化処理により例えば、膜厚を約０．８ｎｍ程度にするのには、５ｐｐｍの濃度であれば、酸化処理時間は、約２０秒で済ませることができる。２０ｐｐｍの濃度であれば、約１０秒で酸化処理が行える。このようにオゾン水を用いれば、極めて短時間に酸化処理を終了させることができる。
【００５１】
尚、かかるオゾン水の濃度に関しては、例えば、前述の如く、ロードロック方式を採用するバッチ処理、Ｎ2雰囲気下でウエハの引き出しを行うバッチ処理等では、上記枚葉処理におけるタクトタイムに関しての考慮はそれ程厳しくなくて済むため、５ｐｐｍ未満の濃度で使用可能である。
【００５２】
また、オゾン水の使用は、環境に悪影響を及ぼす虞のない水と酸素とに分解できるため、廃棄時の環境対策的観点からも有効である。
【００５３】
また、ステップＳ１００における酸化ステップで薬液を使用する場合には、例えば、過酸化水素水を使用することができる。過酸化水素水は、半導体装置の製造分野では、ウエハの洗浄液、化学的機械研磨におけるスラリー成分等として使用されており、半導体装置の製造への適用実績が十分に検証されており安心して使用することができる。また、調達コストの面からも、これまで使用されていた薬液を使用するため有利である。
【００５４】
さらに、過酸化水素水は水と酸素とに分解され、かかる点は、オゾン水同様に、廃棄時の環境対策的観点から好ましい。勿論、かかる配慮を特段に必要としない場合には、過酸化水素水以外の酸化能力を有する薬液を使用しても構わない。例えば、洗浄液として使用されているＡＰＭ（ＮＨ4ＯＨ／Ｈ2Ｏ2／Ｈ2Ｏ）、あるいはＨＰＭ（ＨＣｌ／Ｈ2Ｏ2／Ｈ2Ｏ）を使用することができる。
【００５５】
本発明の半導体装置の製造方法では、図５に示すように、通常多結晶シリコンの酸化工程は、多結晶シリコンのパターニング工程よりも前に設けられている。すなわち、ウエハ上に多結晶シリコンを形成した後は、多結晶シリコンに成膜等の何らかの処理を行う前に、酸化処理のステップＳ１００を設けることが必要である。ステップＳ１００の酸化処理は、反応性の高い多結晶シリコン膜が直接大気等に触れて異常成長を引き起こすことを抑制する意味を有しているもので、その意味では、多結晶シリコン膜形成後の直後のステップとして設ける必要がある。
【００５６】
また、ステップＳ１００で形成する酸化膜の膜厚は、例えば、多結晶シリコンの異常成長を抑制する目的の場合には、通常の層間絶縁膜や、レジスト代わりに使用するハードマスク程にその層厚を厚くしなくても構わない。すなわち、多結晶シリコンへの現行のリンのドープ量程度（１×１０20atoms/cm3レベル）であれば、原子を１層分敷き詰めた場合に相当するモノレイヤーの層厚が少なくとも確保できれば、多結晶シリコンの異常成長の抑制が十分に図れる。
【００５７】
かかる異常成長抑制膜としての機能に必要な酸化膜の層厚は、厳密には、多結晶シリコンにドープするリンの量によっても変化するが、現行の多結晶シリコンのリンのドープ量であれば上記モノレイヤーの層厚を下限としておけば十分と考えられる。
【００５８】
勿論、現行のリンのドープ量より低いドープ量を採用する場合には、異常成長抑制膜として機能させる酸化膜の膜厚は、モノレイヤーより薄い層厚でも構わない。例えば、０．２、０．３ｎｍ等の膜厚も想定することができる。
【００５９】
図５に示すようにウエハ上に形成された多結晶シリコン膜の表面に異常成長抑制膜として機能する酸化膜が形成された状態で、ステップＳ２に送られ、多結晶シリコンのパターニング処理が行われる。このようにすれば、パターニング処理を行う迄に、多結晶シリコンの異常成長を効果的に抑制することができる。
【００６０】
例えば、一連のステップＳ２１〜Ｓ２５に示すように、レジストを用いたフォトリソグラフィーによりパターニングを行う場合は、例えば、ステップＳ１００で酸化膜を形成した後、ステップＳ１０１で異常成長抑制膜として機能させた酸化膜をエッチング等により除去する。かかるステップＳ１０１で酸化膜を除去しても、その直後の工程では、必要以上に待機時間を設けるのでなければ、多結晶シリコンに異常成長を発生させる前にパターニング処理を行うことができる。
【００６１】
ステップＳ１０１で酸化膜を除去後、ステップＳ２１で多結晶シリコン膜上に感光性のレジストを塗布する。ステップＳ２２でレチクルを介してレジストを露光し、ステップＳ２３で現像し、ステップＳ２４に示すように、多結晶シリコン膜のパターニング形成用のエッチングマスクを形成する。エッチングマスクを用いて、ステップＳ２５で多結晶シリコン膜のエッチングを行う。
【００６２】
多結晶シリコンのパターニングが終了した後は、ステップＳ３で、エッチングマスクをフッ素系のガスでエッチング処理し、さらにアッシング処理して完全に除去する。除去後は、ステップＳ４で洗浄し、次のステップＳ５で、パターニングが終了した多結晶シリコン上に、層間絶縁膜（ＳｉＯ2）を形成したりする。
【００６３】
このように本発明の半導体装置の製造方法を適用すれば、レジストを用いて多結晶シリコンのパターニングを行う場合に、万が一多結晶シリコンの膜形成後に、例えば、６時間以上の待機時間が発生しても、多結晶シリコンには酸化膜が形成されているため、パターニング加工前に多結晶シリコンの異常成長が欠陥となる程に発生することはなく、十分に異常成長を抑制することができる。
【００６４】
尚、上記説明では、ステップＳ１０１で、多結晶シリコン膜上に一旦形成した異常成長抑制膜として機能する酸化膜を除去する場合を説明したが、後工程に支障を発生させず、半導体装置としての機能上の特性に悪影響を及ぼさない範囲で、異常成長抑制膜として機能する酸化膜をステップＳ１０１で除去することなく、残しておいても構わない。酸化膜を残す場合には、ステップＳ２５でのエッチング処理では、異常成長抑制膜として機能する酸化膜と多結晶シリコンとの双方をエッチング処理することとなる。本発明者は、異常成長抑制酸化膜が２ｎｍ未満であれば、通常加工上問題ないことを確認している。
【００６５】
次に、レジストを用いてエッチングマスクを形成するのではなく、シリコン酸化膜をエッチングマスクとして使用する場合について説明する。かかる場合にも、図５に示すように、ステップＳ１でウエハ上に多結晶シリコン膜を形成する。その後、ステップＳ１００で形成した多結晶シリコン膜上に異常成長抑制膜として機能する酸化膜を形成する。かかる酸化膜を多結晶シリコン膜上に形成したままの状態で、ステップＳ２の多結晶シリコンのパターニングステップに移行する。
【００６６】
ステップＳ２の多結晶シリコンのパターニングステップでは、ステップＳ２０１で多結晶シリコンのエッチングマスク形成用の酸化膜を形成する。すなわち、ステップＳ１００で形成した酸化膜をさらに所定層厚まで積層すればよい。ステップＳ１００で形成した酸化膜上に、ステップＳ２０２で感光性のレジストを塗布する。ステップＳ２０３でレチクルを介してレジストを露光し、ステップＳ２０４で現像し、ステップＳ２０５に示すように、多結晶シリコン膜のパターニング形成用のエッチングマスクを酸化膜で形成する。ステップＳ２０６で、かかるエッチングマスクを使用して多結晶シリコン膜のエッチングを行う。
【００６７】
多結晶シリコンのパターニングが終了した後は、前述の要領の如く、ステップＳ３でエッチングマスクをフッ素系のガスでエッチング処理し、さらにアッシング処理して完全に除去する。除去後は、ステップＳ４で洗浄し、次のステップＳ５で、パターニングが終了した多結晶シリコン上に、層間絶縁膜（ＳｉＯ2）を形成したりすればよい。
【００６８】
かかる酸化膜を多結晶シリコンのパターニングに際してのエッチングマスクとして用いる場合には、一見して、異常成長抑制膜として機能するステップＳ１００での酸化処理と、ステップＳ２０１の酸化膜形成ステップとが重複するように見えるが、かかる手順は、ウエハ上に多結晶シリコン膜を形成する処理時間より、多結晶シリコン膜上にエッチングマスクとして機能させる酸化膜を形成処理する場合の方が処理時間が長い場合により有効に適用することができる。
【００６９】
すなわち、このように処理時間に差が発生する場合は、必然的に、ステップＳ１における多結晶シリコン膜形成処理終了後のウエハを、ステップＳ２０１のエッチングマスク形成用の酸化膜形成手段の前で、フープ等に取り置き待機させることとなり、ステップＳ２０２に移行する前に多結晶シリコン膜には異常成長発生の虞が十分にある。そこで、図５に示すように、ステップＳ２０１の前に、ステップＳ１００を入れることで、待機時間中に発生する多結晶シリコンの異常成長を抑制することができる。
【００７０】
また、場合によっては、ステップＳ２０１に移行する前に、ステップＳ１０１で一旦形成した異常成長抑制膜としての酸化膜を除去しても構わない。
【００７１】
上記説明では、ウエハに形成した多結晶シリコン膜にパターニングを行う場合に、パターニングステップの前に、すなわち、異常成長抑制膜として機能を発揮する酸化膜を多結晶シリコン膜形成直後に設ける場合について説明したが、例えば、図６に示すように、ウエハ上に成膜した多結晶シリコン膜上に、酸化膜以外の膜堆積を行う場合にも有効に使用することができる。
【００７２】
図６に示す場合には、ステップＳ１でウエハ上に多結晶シリコン膜をＣＶＤ法等で形成する。その後、ステップＳ１００においてステップＳ１で形成した多結晶シリコン膜表面を酸化して、異常成長抑制膜として機能する酸化膜を多結晶シリコン膜上に積層する。その後、ステップＳ１０１で酸化膜を除去して、ステップＳ７で多結晶シリコン膜上に、例えば、タングステンシリサイド（ＷＳｉ）膜等の酸化膜以外の膜を形成する。
【００７３】
尚、かかる場合に、その後の工程、及び半導体装置の特性に影響を及ぼさない範囲で、一旦形成した異常成長抑制膜として機能する酸化膜を除去することなく、残すようにしても構わない。
【００７４】
図７（ａ）には、上記説明の方法でウエハ上に形成した多結晶シリコン膜をゲート電極として使用した半導体装置の構成例を模式的に示した。すなわち、図７（ａ）に示す場合は、フラッシュメモリ１００ａとしての半導体装置１００の一例である。
【００７５】
ウエハＷのＰ型Ｓｉ基板上に、ソース（Ｎ+）領域１１０、ドレイン（Ｎ+）領域１２０が設けられ、各々の領域にコンタクトを介してアルミニウム（Ａｌ）によるソース電極１１０ａ、アルミニウム（Ａｌ）によるドレイン電極１２０ａが形成されている。
【００７６】
ソース領域１１０、ドレイン領域１２０の双方には、第１ゲート酸化膜（トンネル酸化膜）１３０が設けられ、両領域に跨がるように設けた第１ゲート酸化膜１３０内に浮遊ゲート１４０が設けられている。フィールド酸化膜１３１も、図７（ａ）に示すように設けられている。
【００７７】
浮遊ゲート１４０に対向するように、キャパシタとして機能する第２ゲート酸化膜１５０を介して制御ゲート１６０が設けられ、層間絶縁膜１７０に囲まれるようにして設けられた制御ゲート１６０にコンタクトを介してアルミニウム（Ａｌ）による制御ゲート電極１６０ａが設けられている。
【００７８】
かかる構成のフラッシュメモリ１００ａでは、浮遊ゲート１４０、制御ゲート１６０がそれぞれ多結晶シリコンで形成されている。図７（ａ）に示す場合には、多結晶シリコンで形成された浮遊ゲート１４０では、異常成長抑制膜機能を有する酸化膜は残されておらず、多結晶シリコンで形成された制御ゲート１６０には異常成長抑制膜として機能する酸化膜１８０が残されている。
【００７９】
すなわち、ウエハ上に成膜された多結晶シリコン膜の浮遊ゲート形成用のパターニングに際して、図４に示すように、ステップＳ１００で形成された多結晶シリコン膜上の異常成長抑制膜として機能するオゾン水による酸化手段で形成された酸化膜が、ステップＳ１０１で一旦除去されている。制御ゲート１６０の形成に際しては、成膜された多結晶シリコン膜の制御ゲート形成用のパターニングに際して、ステップＳ１００で形成された異常成長抑制膜として機能するオゾン水による酸化手段で形成された酸化膜１８０はそのまま残された状態で処理されている。
【００８０】
尚、異常成長抑制膜として機能させるための酸化膜１８０は、前述の如く、例えば、モノレイヤー程度の層厚を有しておればよいため、通常の層間膜等に比べて格段に薄く形成されている。そのため、かかる酸化膜１８０は還元性の金属と接触している場合にはその金属に吸収される可能性もある。そのため、図７（ａ）に示すように明確にその断面図に残存させた酸化膜１８０が確認される場合ばかりとは限らず、例えば、図７（ｂ）に示すように、制御ゲート１６０の多結晶シリコン上に残された酸化膜１８０は、制御ゲート電極１６０ａの金属であるＡｌに一部吸収されて、その残存状態が明確に確認できない場合も十分に想定される。
【００８１】
（実施の形態３）
本実施の形態３では、前記実施の形態２で説明した半導体装置の製造方法において、オゾン水や過酸化水素水等の液体の酸化剤ではなく、酸化剤として機能する気体を用いて、前記実施の形態２で説明したと同様の効果を有する異常成長抑制膜を形成することができる半導体製造装置について述べる。
【００８２】
図８は、本発明に係る半導体製造装置３０をマルチチャンバ型の多結晶シリコン形成装置としてのＣＶＤ装置（化学気相成長装置装置）３０ａに構成した場合を模式的に示した説明図である。
【００８３】
図８に示すように、ＣＶＤ装置３０ａには、ロードポート３１が設けられ、直前の工程、あるいは次工程とのウエハの受け渡しが行えるようになっている。フープ等のウエハ格納装置にウエハを複数枚一括格納した状態で、ロードポート３１を介して、搬送ロボット等により工程間のウエハの受け渡しが自動処理できるようになっている。
【００８４】
ロードポート３１は、大気ローダ室３２に隣接し、大気ローダ室３２は、ロードロック３３を介してトランスファ室３４に連絡されている。図８に示す場合には、ロードロック３３は、ウエハＷを大気ローダ室３２からトランスファ室３４に搬送する場合に使用する往き専用ロードロック３３ａと、多結晶シリコンを成膜したウエハＷをトランスファ室３４から大気ローダ室３２に返す帰り専用ロードロック３３ｂに構成されている。
【００８５】
帰り専用ロードロック３３ｂには、酸素の供給口が設けられ、帰り専用ロードロック３３ｂを通過するウエハＷが高濃度の酸素雰囲気に曝されるように構成されている。すなわち、帰り専用ロードロック３３ｂが多結晶シリコン膜形成後のウエハＷの酸化手段として 機能している。往き専用のロードロック３３ａには、かかる酸素供給口は設けられていない。
【００８６】
大気ローダ室３２内には、搬送ロボット４１が設けられ、大気ローダ室３２内に設けたアライナー４３を介して、トランスファ室３４内に設けた搬送ロボット４２との間で、ウエハＷの受け渡しが行えるようになっている。トランスファ室３４は、プロセスチャンバ３５、３６に接続されている。プロセスチャンバ３５、３６は、チャンバ内に、ウエハＷに多結晶シリコンを成膜する多結晶シリコン形成手段としてのＣＶＤ化学気相成長手段が設けられている。
【００８７】
ＣＶＤ化学気相成長手段は、図示はしないが、各プロセスチャンバ３５、３６に原料ガスの供給口と、排気口とがそれぞれ設けられ、供給された原料ガスが所定温度に加熱された状態で、チャンバ内のウエハチャックに保持されたウエハＷ上に、化学気相成長により多結晶シリコンを堆積できるように構成されている。トランスファ室３４、プロセスチャンバ３５、３６はそれぞれ所定の減圧状態が設定できるように、図示はしない真空排気系に接続されている。
【００８８】
かかる構成のマルチチャンバ型のＣＶＤ装置３０ａでは、ウエハＷに多結晶シリコンを成膜後、多結晶シリコンの異常成長を抑制する効果のある酸化膜を直ちに形成することができる。次のようにして、ウエハ上に多結晶シリコン膜と異常成長抑制膜とを同一装置内で形成する。
【００８９】
先ず、ＣＶＤ装置３０ａのロードポート３１に、直前の工程からフープに格納された複数枚のウエハＷが搬送されてくる。ロードポート３１に載置されたフープから、ウエハＷが枚葉毎に搬送ロボット４１により保持され、往き専用ロードロック３３ａを通ってトランスファ室３４内の搬送ロボット４２に渡される。搬送ロボット４２は、渡されたウエハＷをプロセスチャンバ３５内のウエハチャックに載置する。
【００９０】
ウエハチャックにウエハＷが保持されると、プロセスチャンバ３５のトランスファ室３４との間に設けた扉が閉じられ、所定圧力に減圧され、所定温度に加熱された原料ガスがチャンバ内のウエハＷ上を通過して、ウエハＷ上に多結晶シリコンの成膜処理が行われる。
【００９１】
プロセスチャンバ３５で、ウエハＷに多結晶シリコンの成膜が行われている間に、上記と同様の要領で、別のウエハＷが隣接するプロセスチャンバ３６内に搬送され、多結晶シリコンの成膜が開始される。
【００９２】
プロセスチャンバ３６内でウエハＷ上に多結晶シリコンの成膜処理が行われている間に、プロセスチャンバ３５の多結晶シリコンの成膜処理が終了し、トランスファ室３４側の扉が開けられ、ウエハチャックに保持されているウエハＷが、搬送ロボット４２により搬出され、帰り専用ロードロック３３ｂを経由して大気ローダ室３２内のアライナー４３を介して搬送ロボット４１に渡される。
【００９３】
多結晶シリコンが成膜されたウエハＷは、帰り専用ロードロック３３ｂを通過する際に、高温のままのウエハＷが帰り専用のロードロック３３ｂ内に供給される高濃度の酸素に曝され、直ちに多結晶シリコンの表面が酸化され、異常成長抑制膜としての酸化膜が形成される。
【００９４】
このようにして多結晶シリコンの表面に異常成長抑制膜としての酸化膜が形成されたウエハＷは、搬送ロボット４１によりロードポート３１に載置したフープ内に格納される。異常成長抑制膜を多結晶シリコン表面に形成したウエハＷは、所定枚数フープ内に格納され、その状態で、多結晶シリコンのパターニング等の次工程に搬送される。あるいは、所定時間待機させられる。
【００９５】
本発明に係るＣＶＤ装置３０ａは、ウエハ上への多結晶シリコンの形成手段と、多結晶シリコンの成膜直後に多結晶シリコン表面に酸化膜を形成する酸化手段とを併有することで、形成した酸化膜で多結晶シリコンの表面を覆い、多結晶シリコンの異常成長を効果的に抑制することができる。多結晶シリコンの成膜装置内に酸化手段を併有させることで、別装置として酸化手段を構成する場合に比べて、多結晶シリコンの成膜後、短時間で、連続的に酸化膜を形成することができる。
【００９６】
図８に示す場合には、ロードロック３３が往き専用と、帰り専用とに分かれている場合について説明したが、往き帰り共用のロードロックを設ける構成も知られている。そこでかかる往き帰り共用の場合には、帰りのウエハが通過する際にのみ高濃度の酸素供給を行うようにしても構わない。
【００９７】
図９に示すＣＶＤ装置３０ａでは、プロセスチャンバ３５、３６内に酸素供給を行って、ウエハ上に多結晶シリコンを成膜処理した後に、同一チャンバ内で酸化処理を行えるように構成されている。例えば、プロセスチャンバ３５、３６で多結晶シリコンの成膜が終了した時点で、プロセスチャンバ３５、３６に接続した排気系からＳＦ4等の原料ガスを完全に排気し、その後原料供給系から酸素ガスを供給して、同一チャンバ内での多結晶シリコンの成膜と、成膜直後の酸化膜の形成とを同一チャンバ内で連続的に行えばよい。酸化膜の形成後は、酸素を排気系から排気し、供給系から原料ガスを供給して再度ウエハに多結晶シリコンの成膜を行えばよい。すなわち、同一チャンバ内で多結晶シリコンの成膜と、酸化膜の形成とを交互に行うことができるように構成されている。
【００９８】
図１０に示す構成は、トランスファ室３４に異常成長抑制膜形成チャンバ３７を併設した構成を有している。異常成長抑制膜形成チャンバ３７は、図１０に示すように、プロセスチャンバ３６と帰り専用ロードロック３３ｂとの間に設けられ、プロセスチャンバ３５、３６でウエハ上に形成した多結晶シリコンの表面に、異常成長抑制膜形成チャンバ３７内で酸化膜を形成することができるようになっている。異常成長抑制膜形成チャンバ３７内には、チャンバ内に酸素を供給する酸素供給系と、チャンバ内から酸素を排気する排気系とを設けておけばよい。さらに、ヒーターも設けて、酸化処理を高温で、短時間で済ませることができるようにしても構わない。
【００９９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１００】
例えば、前記説明では、フラッシュメモリ１００ａに構成した半導体装置１００について本発明の半導体装置の製造方法を適用した場合について説明したが、半導体装置１００としては、図１１に示すような液晶で使用する薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）１００ｂ等の構成でも適用することができる。
【０１０１】
図１１に示す薄膜トランジスタ１００ｂは、ゲートドライバとソースドライバとからのゲート線とデータ線との交点に設けられる画素として使用されるもので、ガラス基板上にＳｉＯ2のアンダーコートが施され、アンダーコート上に半導体層が形成されている。図１１に示すように、アンダーコート上の半導体層としては、ソース領域２０１、ドレイン領域２０２、ゲート酸化膜、ゲート電極、ゲート配線、データ配線、画素電極、遮光膜等が設けられている。
【０１０２】
かかる半導体層の構成の内、薄膜トランジスタ１００ｂでは、ソース領域２０１、ドレイン領域２０２とが、アンダーコート上に形成されたリンドープの多結晶シリコンをパターニングすることで形成されている。かかるアンダーコート上に形成された多結晶シリコンも前述と同様に異常成長し易いため、多結晶シリコンを形成した直後に薄く酸化膜からなる異常成長抑制膜を形成しておけばよい。
【０１０３】
尚、上記実施の形態にて、多結晶シリコン膜上の酸化膜形成は、その表面の異常成長抑制膜として機能を発揮すると記したが、前記酸化膜形成は、結果として、その効果だけではなく、多結晶シリコン表面の親水性の向上、あるいは多結晶シリコン表面へのゴミ付着の防止効果等にも優れた効果を発揮する。
【０１０４】
そこで、ウエハ上に形成した多結晶シリコン上に酸化膜を設ける図５に示すステップＳ１００の酸化ステップは、異常成長抑制の目的ばかりではなく、例えば、親水性の向上目的のため、あるいはゴミ付着抑制の目的のため等のそれぞれの個別目的で採用することもできる。さらには、異常成長抑制目的、親水性向上目的、ゴミ付着抑制目的のいずれかを組み合わせた複合目的でステップＳ１００を使用しても勿論構わない。
【０１０５】
ウエハ表面等に付着するゴミに関しては、溶液中では、表面のゼータ電位が大きく影響する。表面のゼータ電位がプラスになるか、マイナスになるかで表面へのゴミの付着状況は、大きく異なる。
【０１０６】
シリコンはいかなるｐＨ値の水溶液中でもマイナスに帯電するが、その他のものは、ゴミ等の異物を含めて、酸性溶液中（ｐＨ５以下）ではプラスに帯電する。つまり、酸性溶液中では、シリコン表面は異物吸着のポテンシャルが高いのである。しかし、シリコン表面酸化を行えば、表面酸化により形成された酸化シリコンはプラスに帯電するため、異物と同様な表面電位挙動を示させることができ、異物吸着のポテンシャルは非常に低く抑えることができる。
【０１０７】
また、前記表面の親水化効果においては、シリコン表面にＳｉＯ2として形成されるウォーターマーク（円形しみ状の異常）の形成の抑制に非常に有効となる。前記ウォーターマークは、洗浄工程やパターニング（レジスト塗布および現像）などの溶液による処理、いわゆるウエット処理の最後のステップとなる乾燥工程において、空気中の酸素がウエハ表面上に存在する水滴に溶け込み、結果としてＳｉＯ2としてシリコン表面に残留し、形成される。シリコン表面が親水性となれば前記水滴の存在確率が非常に小さくなり、ウォーターマーク発生は抑制できる。
【０１０８】
つまり、前記シリコンの表面酸化膜形成は、前述のごとく、シリコン表面において洗浄工程やパターニング（レジスト塗布および現像）などの溶液による処理、いわゆるウエット処理を行う場合、結果として、前記異物吸着およびウォーターマーク発生の抑制に非常に効果を発揮する。
【０１０９】
尚、前述の如く、上記実施の形態で説明した強制的に酸化膜を形成する方法は、ウエハ上に多結晶シリコンを形成する場合に限らず、例えば、非晶質シリコンを形成した場合にも、当然に、有効に適用できるものである。
【産業上の利用可能性】
【０１１０】
本発明は、例えば、多結晶シリコンを成膜する工程を有する半導体装置の製造方法で、シリコンの異常成長等を抑制させる技術として有効に利用することができる。
【図面の簡単な説明】
【０１１１】
【図１】多結晶シリコンの異常成長の様子を示す写真である。
【図２】半導体装置の製造方法における多結晶シリコン形成後のシリコンの異常成長の抑制を待機時間の管理で行う処理手順の一例を示すフロー図である。
【図３】（ａ）本発明の一実施の形態の半導体装置の製造方法の手順の一例を示すフロー図であり、（ｂ）は（ａ）に対応するこれまでの手順の一例を示すフロー図である。
【図４】ウエハ上に形成した多結晶シリコンに異常成長抑制膜を形成した様子を模式的に示す断面図である。
【図５】本発明の一実施の形態の半導体装置の製造方法の手順の一例を示すフロー図である。
【図６】本発明の一実施の形態の半導体装置の製造方法の手順の一例を示すフロー図である。
【図７】（ａ）は本発明の半導体装置の製造方法を適用して製造される半導体装置の断面構成を模式的に示す断面図であり、（ｂ）は多結晶シリコン上に設けた酸化膜が接触する金属に吸収されている様子を示す部分断面説明図である。
【図８】本発明の一実施の形態の半導体製造装置の概略構成の一実施例を模式的に示す説明図である。
【図９】本発明の一実施の形態の半導体製造装置の変形例の概略構成の一実施例を模式的に示す説明図である。
【図１０】本発明の一実施の形態の半導体製造装置の変形例の概略構成の一実施例を模式的に示す説明図である。
【図１１】本発明の半導体装置の製造方法を適用して製造される液晶用のＴＦＴの断面構成を模式的に示す断面図である。
【符号の説明】
【０１１２】
１０      多結晶シリコン
２０      異常成長抑制膜
２０ａ    酸化膜
３０      半導体製造装置
３０ａ    ＣＶＤ装置
３１      ロードポート
３２      大気ローダ室
３３      ロードロック
３３ａ    往き専用ロードロック
３３ｂ    帰り専用ロードロック
３４      トランスファ室
３５      プロセスチャンバ
３６      プロセスチャンバ
３７      異常成長抑制膜形成チャンバ
４１      搬送ロボット
４２      搬送ロボット
４３      アライナー
１００    半導体装置
１００ａ  フラッシュメモリ
１００ｂ  薄膜トランジスタ
１１０    ソース領域
１１０ａ  ソース電極
１２０    ドレイン領域
１２０ａ  ドレイン電極
１３０    第１ゲート酸化膜
１３１    フィールド酸化膜
１４０    浮遊ゲート
１５０    第２ゲート酸化膜
１６０    制御ゲート
１６０ａ  制御ゲート電極
１７０    層間絶縁膜
１８０    酸化膜
Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ７    ステップ
Ｓ１０、Ｓ１１    ステップ
Ｓ２１、Ｓ２２、Ｓ２３、Ｓ２４、Ｓ２５      ステップ
Ｓ１００、Ｓ１０１    ステップ
Ｓ２０１、Ｓ２０２、Ｓ２０３、Ｓ２０４、Ｓ２０６、Ｓ２０７    ステップ
Ｗ        ウエハ
【図２】
2005310990.tif 000004
【図３】
2005310990.tif 000005
【図４】
2005310990.tif 000006
【図５】
2005310990.tif 000007
【図６】
2005310990.tif 000008
【図７】
2005310990.tif 000009
【図８】
2005310990.tif 000010
【図９】
2005310990.tif 000011
【図１０】
2005310990.tif 000012
【図１】
2005310990.tif 000013
【図１１】
2005310990.tif 000014