(57)【要約】    【課題】  本発明は、２個の選択ＭＯＳトランジスタと２個の駆動ＭＯＳトランジスタとで構成されるメモリセルを有するＳＲＡＭにおいて、読み出し動作時におけるメモリセルの安定性を高めることを目的とする。    【解決手段】  読み出し動作時における選択ワード線ＷＬの電圧を制御することにより、選択ワード線に接続するメモリセルの選択ＭＯＳトランジスタのゲート・ソース間電圧の大きさを電源電圧よりも低くする。【選択図】  図３
2005078741.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に延在する複数のワード線と、前記第１方向と交差する第２方向に延在する複数のビット線対と、前記複数のワード線と複数のビット線対との交点に配置される複数のメモリセルとを有する半導体記憶装置において、
前記複数のメモリセルの各々は、
第１及び第２ノードと、
前記第１ノードと前記ビット線対の一方との間にソース・ドレイン経路を有し、前記ワード線にゲートが接続される第１ＰＭＯＳトランジスタと、
前記第２ノードと前記ビット線対の他方との間にソース・ドレイン経路を有し、前記ワード線にゲートが接続される第２ＰＭＯＳトランジスタと、
前記第１ノードにドレインが接続され、前記第２ノードにゲートが接続される第１ＮＭＯＳトランジスタと、
前記第２ノードにドレインが接続され、前記第１ノードにゲートが接続される第２ＮＭＯＳトランジスタとを有し、
前記複数のメモリセルのうちの１つの読み出し動作時に、選択されるワード線に第１電圧を印加し、
前記複数のメモリセルのうちの１つの書込み動作時に、選択されるワード線に前記第１電圧よりも低い第２電圧を印加する半導体記憶装置。
【請求項２】
請求項１において、
前記第１及び第２ＰＭＯＳトランジスタの各々は、
第１半導体層と、前記第１半導体層に積層される第２半導体層と、前記第２半導体層に積層される第３半導体層とを有する縦型ＭＯＳトランジスタである半導体記憶装置。
【請求項３】
請求項１において、
前記第１及び第２ＮＭＯＳトランジスタのソース及びドレインは、半導体基板上の主面に形成され、
前記第１及び第２ＰＭＯＳトランジスタのソース及びドレインは、前記主面と異なる層に形成される半導体記憶装置。
【請求項４】
請求項１において、
前記メモリセルのデータを保持する状態において前記第１及び第２ＰＭＯＳトランジスタのリーク電流が、前記第１及び第２ＮＭＯＳトランジスタのリーク電流よりも大きい半導体記憶装置。
【請求項５】
請求項４において、
前記メモリセルのデータを保持する状態において前記複数のワード線と前記複数のビット線対とには、電源電圧を印加する半導体記憶装置。
【請求項６】
第１方向に延在する複数のワード線と、前記第１方向と交差する第２方向に延在する複数のビット線対と、前記複数のワード線と複数のビット線対との交点に配置される複数のメモリセルとを有する半導体記憶装置において、
前記複数のメモリセルの各々は、
第１及び第２ノードと、
前記第１ノードと前記ビット線対の一方との間にソース・ドレイン経路を有し、前記ワード線にゲートが接続される第１ＰＭＯＳトランジスタと、
前記第２ノードと前記ビット線対の他方との間にソース・ドレイン経路を有し、前記ワード線にゲートが接続される第２ＰＭＯＳトランジスタと、
前記第１ノードにドレインが接続され、前記第２ノードにゲートが接続される第１ＮＭＯＳトランジスタと、
前記第２ノードにドレインが接続され、前記第１ノードにゲートが接続される第２ＮＭＯＳトランジスタとを有し、
前記複数のメモリセルのうちの１つの読み出し動作時に、該メモリセルの第１及び第２ＰＭＯＳトランジスタのゲート・ソース間電圧を、前記複数のメモリセルのうちの１つの書込み動作時に、該メモリセルの第１及び第２ＰＭＯＳトランジスタのゲート・ソース間電圧よりも小さくする半導体記憶装置。
【請求項７】
請求項６において、
前記第１及び第２ＮＭＯＳトランジスタのソース及びドレインは、半導体基板の主面上に形成され、
前記第１及び第２ＰＭＯＳトランジスタのソース及びドレインは、前記主面と異なる層で形成される半導体記憶装置。
【請求項８】
請求項６において、
前記第１及び第２ＰＭＯＳトランジスタの各々は、
第１半導体層と、前記第１半導体層に積層される第２半導体層と、前記第２半導体層に積層される第３半導体層とを有する縦型ＭＯＳトランジスタである半導体記憶装置。
【請求項９】
第１方向に延在する複数のワード線と、前記第１方向と交差する第２方向に延在する複数のビット線対と、前記複数のワード線と複数のビット線との交点に配置される複数のメモリセルとを有する半導体記憶装置において、
前記複数のメモリセルの各々は、
第１及び第２ノードと、
前記第１ノードと前記ビット線対の一方との間にソース・ドレイン経路を有し、前記ワード線にゲートが接続される第１ＰＭＯＳトランジスタと、
前記第２ノードと前記ビット線対の他方との間にソース・ドレイン経路を有し、前記ワード線にゲートが接続される第２ＰＭＯＳトランジスタと、
前記第１ノードにドレインが接続され、前記第２ノードにゲートが接続される第１ＮＭＯＳトランジスタと、
前記第２ノードにドレインが接続され、前記第１ノードにゲートが接続される第２ＮＭＯＳトランジスタとを有し、
前記複数のメモリセルのうちの１つを読み出すときに、該メモリセルに接続されるワード線に電源電圧よりも低く接地電圧よりも高い電圧を印加する半導体記憶装置。
【請求項１０】
請求項９において、
前記第１及び第２ＮＭＯＳトランジスタのソース及びドレインは、半導体基板の主面上に形成され、
前記第１及び第２ＰＭＯＳトランジスタのソース及びドレインは、前記主面と異なる層に形成される半導体記憶装置。
【請求項１１】
請求項９において、
前記第１及び第２ＰＭＯＳトランジスタの各々は、
第１半導体層と、前記第１半導体層に積層される第２半導体層と、前記第２半導体層に積層される第３半導体層とを有する縦型ＭＯＳトランジスタである半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関する。特に、２個の選択ＭＯＳトランジスタと２個の駆動ＭＯＳトランジスタで構成されるメモリセルを有するＳＲＡＭの読み出し動作に関する。
【背景技術】
【０００２】
携帯機器に搭載されるメモリには、大容量、小型、低待機電流であることが要求される。ＳＲＡＭの待機電流はＤＲＡＭに比べ一桁以上小さいという特徴があるが、そのメモリセルの面積は大きく、小型化の要求を満たすことが困難である。
【０００３】
そこで、４個のＭＯＳトランジスタで構成されるメモリセルをＳＲＡＭに適用することで、大容量化、小型化を実現することが検討されている。しかしながら、４個のＭＯＳトランジスタで構成されるメモリセルは、ＭＯＳトランジスタのオフ電流でデータを保持しなければならないため、待機電流が多くなってしまうという問題がある。
【０００４】
この問題を解決するための従来技術を以下に示す。
【０００５】
特許文献１には、２個のＰＭＯＳトランジスタを選択ＭＯＳトランジスタ、２個のＮＭＯＳトランジスタを駆動ＭＯＳトランジスタとするメモリセルを有するＳＲＡＭにおいて、待機時におけるメモリセルのリーク電流を低減する技術が開示されている。
【０００６】
特許文献２には、２個のＰＭＯＳトランジスタを選択ＭＯＳトランジスタ、２個のＮＭＯＳトランジスタを駆動ＭＯＳトランジスタとするメモリセルを有するＳＲＡＭにおいて、非選択セルのワード線電圧を制御することにより、メモリセルの記憶データの保持と低リーク化を実現する回路技術が開示されている。
【０００７】
特許文献３には、２個のＮＭＯＳトランジスタを選択ＭＯＳトランジスタ、２個のＰＭＯＳトランジスタを駆動ＭＯＳトランジスタとするメモリセルを有するＳＲＡＭにおいて、読み出し動作時における選択セルのワード線電圧を電源電圧の９０％よりも低くすることにより、読み出し動作時の安定性を確保する技術が開示されている。
【０００８】
【特許文献１】特開２０００‐１２４３３３号公報
【０００９】
【特許文献２】特開２０００‐２９８９８６号公報
【特許文献３】特開２００２‐１９８４４４号公報
【特許文献４】特開２００１‐６３７０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図１３に、ＰＭＯＳトランジスタ（ＭＰ１、ＭＰ２）を選択ＭＯＳトランジスタ、ＮＭＯＳトランジスタ（ＭＮ１、ＭＮ２）を駆動ＭＯＳトランジスタとするメモリセルＭＣの構成を示す。ＰＭＯＳトランジスタＭＰ１、ＭＰ２のそれぞれのゲートはワード線ＷＬに接続される。ＰＭＯＳトランジスタＭＰ１のソースはビット線対（ＢＴ、ＢＢ）の一方（ＢＴ）に接続され、ドレインはＮＭＯＳトランジスタＭＮ１のドレインとＮＭＯＳトランジスタＭＮ２のゲートとに接続され、一方の記憶ノードＮＬを構成する。また、ＰＭＯＳトランジスタＭＰ２のソースはビット線対（ＢＴ、ＢＢ）の他方（ＢＢ）に接続され、ドレインはＮＭＯＳトランジスタＭＮ２のドレインとＮＭＯＳトランジスタＭＮ１のゲートとに接続され、他方の記憶ノードＮＲを構成する。ＮＭＯＳトランジスタＭＮ１、ＭＮ２のそれぞれのソースは、例えば０Ｖの接地電圧ＶＳＳに接続されている。メモリセルＭＣの記憶ノード対（ＮＬ、ＮＲ）のうち、一方をＨ（Ｈｉｇｈ）レベルに、他方をＬ（Ｌｏｗ）レベルに保持することで、１ビットのデータが保持される。
【００１１】
次に、図１３に示すメモリセルＭＣのデータ保持方法を説明する。このとき記憶ノードＮＬはＨレベル、記憶ノードＮＲはＬレベルであると仮定する。メモリセルＭＣは、ＰＭＯＳトランジスタＭＰ１のＯＦＦ時におけるリーク電流ＩＯＦＦ（Ｐ）を利用してＨレベルとなっている記憶ノードＮＬの電荷を保持する。すなわち、待機時（情報保持時）には、ワード線ＷＬおよびビット線対（ＢＴ、ＢＢ）のそれぞれに電源電圧ＶＤＤ（＞ＶＳＳ）が供給される。これにより、ＰＭＯＳトランジスタＭＰ１、ＭＰ２はＯＦＦ状態となり、ＯＦＦ状態のＰＭＯＳトランジスタＭＰ１、ＭＰ２のそれぞれのドレインにビット線対（ＢＴ、ＢＢ）を通じて電源電圧ＶＤＤが供給される。このとき、ＰＭＯＳトランジスタＭＰ１のリーク電流ＩＯＦＦ（Ｐ）をＯＦＦ状態にあるＮＭＯＳトランジスタＭＮ１のリーク電流ＩＯＦＦ（Ｎ）とＯＮ状態にあるＮＭＯＳトランジスタＭＮ２のリーク電流ＩＧ（Ｎ）との合計よりも大きくすることにより、ＰＭＯＳトランジスタＭＰ１を介してビット線ＢＴから記憶ノードＮＬに電流（リーク電流ＩＯＦＦ（Ｐ））が供給され、Ｈレベル（ＶＤＤ）が維持される。また、記憶ノードＮＬにゲートが電気的に接続されたＮＭＯＳトランジスタＭＮ２がＯＮ状態に維持され、記憶ノードＮＲはＬレベル（ＶＳＳ）に保持される。このようにして、待機時（情報保持時）に電荷が保持され、１ビットのデータが保持される。
【００１２】
以上のように、メモリセルＭＣでデータの保持をするためには、ＭＯＳトランジスタのしきい値ばらつきがあっても、ＰＭＯＳトランジスタ（ＭＰ１、ＭＰ２）のリーク電流ＩＯＦＦ（Ｐ）は、ＮＭＯＳトランジスタ（ＭＮ１、ＭＮ２）のリーク電流ＩＯＦＦ（Ｎ）とリーク電流ＩＧ（Ｎ）との合計よりも大きい必要がある。また、ＰＭＯＳトランジスタ（ＭＰ１、ＭＰ２）のリーク電流ＩＯＦＦ（Ｐ）は小さいことが望ましい。なぜなら、リーク電流ＩＯＦＦ（Ｐ）の大きさに応じて、データ保持電流が決まるからである。
【００１３】
リーク電流ＩＯＦＦ（Ｐ）を低減する方法として、特許文献１には、ＮＭＯＳトランジスタ（ＭＮ１、ＭＮ２）のゲート酸化膜をＰＭＯＳトランジスタ（ＭＰ１、ＭＰ２）のゲート酸化膜よりも厚くする方法が示されている。しかしながら、この方法には以下に示す問題がある。
【００１４】
微細化にともない、ＭＯＳトランジスタのゲートトンネル電流が増加する。このため、微細化にともない、ＮＭＯＳトランジスタ（ＭＮ１、ＭＮ２）のゲート酸化膜とＰＭＯＳトランジスタ（ＭＰ１、ＭＰ２）のゲート酸化膜の厚さの比を大きくする必要がある。この結果、ＮＭＯＳトランジスタ（ＭＮ１、ＭＮ２）の電流駆動能力とＰＭＯＳトランジスタ（ＭＰ１、ＭＰ２）の電流駆動能力の比（以下、セル比と呼ぶ）が小さくなってしまう。
【００１５】
さらに、微細化に伴い、加工ばらつきの増加、チャネル不純物濃度の揺らぎ、等によりＭＯＳトランジスタのしきい値ばらつきが増加する。したがって、データ保持電流を小さく抑えるためには、ＮＭＯＳトランジスタ（ＭＮ１、ＭＮ２）のしきい値を高くして、ＰＭＯＳトランジスタ（ＭＰ１、ＭＰ２）のリーク電流ＩＯＦＦ（Ｐ）との差を大きくする必要がある。この結果、さらにセル比が小さくなってしまう。
【００１６】
図１４は、読み出し動作時における記憶ノードの電圧とセル比の関係をシミュレーションした結果を示している。ここで、記憶ノードＮＲにＬレベルを保持していると仮定してシミュレーションを行っている。図１４からわかるように、セル比が小さくなるほど、記憶ノードＮＲの電圧が上昇していくことがわかる。これにより、駆動ＭＯＳトランジスタＭＮ１が記憶ノードＮＲの電圧に応じた電流を流すようになる。この結果、２個の駆動ＭＯＳトランジスタ（ＭＮ１、ＭＮ２）が電流を流すことになり、消費電力が増加したり、読み出し電流が減少したりする。また、最悪の場合、記憶データが破壊される場合もある。
【００１７】
データ保持電流が問題とならない場合には、ＰＭＯＳトランジスタ（ＭＰ１、ＭＰ２）に流れるリーク電流ＩＯＦＦ（Ｐ）を増加させる方法も考えられる。しかし、ＩＯＦＦ（Ｐ）を大きくすると、次のような問題が生じる。特許文献４に記載されているように、データ読み出し時に非選択メモリセルＭＣに流れるリーク電流ＩＯＦＦ（Ｐ）により、選択メモリセルＭＣに流れる読み出し電流が減少してしまう。最悪の場合、データが読み出せないこともある。この問題は、特許文献４に示されているように、ビット線対（ＢＴ、ＢＢ）に接続するメモリセルＭＣ数を減らすことで解決できる。しかし、ビット線対（ＢＴ、ＢＢ）に接続するメモリセルＭＣ数を減らしたことにより、チップ面積が増加してしまい、メモリセルＭＣを４トランジスタ構成にしたことによるチップ面積削減効果が損なわれてしまう。
【００１８】
本発明の目的は、読み出し動作時におけるメモリセルＭＣの安定性を高めることである。本目的が達成されれば、ＮＭＯＳトランジスタ（ＭＮ１、ＭＮ２）のゲート酸化膜を厚く、しきい値を高くすることができ、メモリセルＭＣのデータ保持電流の低減と読み出し動作時における安定性確保が同時に実現できる。
【課題を解決するための手段】
【００１９】
本願において開示される発明のうち、代表的なものの概要について簡単に説明すれば、次のとおりである。
【００２０】
本発明の半導体記憶装置は、列方向に配設されたワード線と、行方向に配設された対をなすビット線対と、前記ビット線対の一方にソースが接続された第１導電型を有する第１のトランジスタと、前記ビット線対の他方にソースが接続された第１導電型を有する第２のトランジスタと、前記第１のトランジスタのドレインに接続されたドレイン、前記第２のトランジスタのドレインに接続されたゲート、および接地線に接続されたソースから構成され、前記第１導電型より大きなキャリア移動度を有する第２導電型からなる第３のトランジスタと、前記第２のトランジスタのドレインに接続されたドレイン、前記第１のトランジスタのドレインに接続されたゲート、および接地線に接続されたソースからなり、前記第２導電型を有する第４のトランジスタとを備えたメモリセルを複数有する半導体記憶装置において、選択されたワード線に接続されたメモリセルの第１のトランジスタと第２のトランジスタの読み出し動作時におけるゲート・ソース間電圧の大きさを、選択ワード線に接続するメモリセルの第１のトランジスタと第２のトランジスタの書込み動作時におけるゲート・ソース間電圧の大きさよりも小さく設定することを特徴とする。
【００２１】
なお、特許文献２には、メモリセルＭＣのワード線ＷＬの電圧を制御する回路技術が示されている。しかし、特許文献２では非選択ワード線ＷＬの電圧を制御するのに対し、本発明では選択ワード線の電圧を制御するので、異なる技術である。
【００２２】
また、特許文献３には、読み出し動作時の選択ワード線ＷＬの電圧を電源電圧の９０％よりも低くする技術が示されている。しかし、特許文献３のメモリセルＭＣは選択ＭＯＳトランジスタがＮＭＯＳトランジスタ、駆動ＭＯＳがＰＭＯＳトランジスタであるのに対し、本発明のメモリセルＭＣは選択ＭＯＳトランジスタがＰＭＯＳトランジスタ、駆動ＭＯＳトランジスタがＮＭＯＳトランジスタで構成されるため、異なる技術である。
【発明の効果】
【００２３】
本発明によれば、２個の選択ＭＯＳトランジスタと２個の駆動ＭＯＳトランジスタとで構成されるメモリセルを有するＳＲＡＭにおいて、読み出し動作時におけるメモリセルの安定性を高めることができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する回路には同一の符号を付し、その繰り返しの説明は省略する。
【００２５】
〈実施例１〉
図１に本発明を適用したＳＲＡＭの一実施例を示す。図１に示すＳＲＡＭは、メモリアレイＭＡ、デコーダ回路ＤＥＣ、プリチャージ・イコライズ回路ＰＥ、Ｙスイッチ回路ＹＳ、センスアンプ回路ＳＡ、ライトアンプ回路ＷＡ、制御回路ＣＯＮＴから構成される。
【００２６】
メモリアレイＭＡは、複数のビット線対（ＢＴ、ＢＢ）（（ＢＴ０、ＢＢ０）、（ＢＴ１、ＢＢ１）、…）と、複数のワード線ＷＬ（ＷＬ０、ＷＬ１、…）との交点に配置された複数のメモリセルＭＣで構成される。
【００２７】
メモリセルＭＣは、ＰＭＯＳトランジスタＭＰ１、ＭＰ２とＮＭＯＳトランジスタＭＮ１、ＭＮ２で構成される。ＰＭＯＳトランジスタＭＰ１、ＭＰ２のそれぞれのゲートはワード線ＷＬ（ＷＬ０、ＷＬ１、…）に接続される。ＰＭＯＳトランジスタＭＰ１のソースはビット線ＢＴ（ＢＴ０、ＢＴ１、…）に接続され、ドレインはＮＭＯＳトランジスタＭＮ１のドレインとＮＭＯＳトランジスタＭＮ２のゲートとに接続され、一方の記憶ノードＮＬを構成する。また、ＰＭＯＳトランジスタＭＰ２のソースはビット線ＢＢ（ＢＢ０、ＢＢ１、…）に接続され、ドレインはＮＭＯＳトランジスタＭＮ２のドレインとＮＭＯＳトランジスタＭＮ１のゲートとに接続され、他方の記憶ノードＮＲを構成する。ＮＭＯＳトランジスタＭＮ１、ＭＮ２のそれぞれのソースは接地電圧ＶＳＳに接続される。
【００２８】
デコーダＤＥＣは、アドレス信号により複数のワード線ＷＬから一本のワード線を選択する回路であり、アドレスデコーダ、ワードドライバＷＤから構成される。
【００２９】
本実施例におけるワードドライバＷＤの構成例を図２に示す。ワードドライバＷＤは、ＰＭＯＳトランジスタＭＰ５１とＮＭＯＳトランジスタＭＮ５１で構成される。ＰＭＯＳトランジスタＭＰ５１のソースは電源電圧ＶＤＤに、ドレインはワード線に、それぞれ接続される。一方、ＮＭＯＳトランジスタＭＮ５１のソースは電源電圧ＶＤＤと接地電圧ＶＳＳの中間電圧ＶＳＳＷに、ドレインはワード線に、それぞれ接続される。ＰＭＯＳトランジスタＭＰ５１とＮＭＯＳトランジスタＭＮ５１のゲートには、アドレスデコーダ出力ＡＤＯが入力される。ワードドライバＷＤの出力は、アドレスデコーダ出力ＡＤＯが、Ｈレベルの場合はＶＳＳＷ、Ｌレベルの場合は電源電圧ＶＤＤとなる。したがって、選択ワード線ＷＬの電圧は中間電圧ＶＳＳＷ、非選択ワード線ＷＬの電圧は電源電圧ＶＤＤとなる。
【００３０】
プリチャージ・イコライズ回路ＰＥは、ビット線対（ＢＴ、ＢＢ）をプリチャージ、イコライズする回路であり、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２、ＭＰ１３で構成される。プリチャージ・イコライズ回路ＰＥはプリチャージ・イコライズ回路制御信号ＰＥＣにより制御される。
【００３１】
Ｙスイッチ回路ＹＳは、ビット線対（ＢＴ、ＢＢ）とセンスアンプ回路ＳＡをつなぐＰＭＯＳトランジスタＭＰ２１、ＭＰ２２と、ビット線対（ＢＴ、ＢＢ）とライトアンプ回路ＷＡをつなぐＮＭＯＳトランジスタＭＮ２１、ＭＮ２２で構成される。Ｙスイッチ回路ＹＳは読み出し用Ｙスイッチ回路制御信号ＹＳＲと書き込み用Ｙスイッチ回路制御信号ＹＳＷにより制御される。
【００３２】
センスアンプ回路ＳＡは、データ読み出し時にビット線対（ＢＴ、ＢＢ）に発生する微小電圧差を増幅するための回路であり、微小電圧差を増幅するラッチ型センスアンプ回路と増幅したデータを送るインバータ回路ＩＮＶ３１、ＩＮＶ３２で構成される。ラッチ型センスアンプ回路は、ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２とＮＭＯＳトランジスタＭＮ３１、ＭＮ３２で構成されるラッチとセンスアンプの動作状態を切りかえるＮＭＯＳトランジスタＭＮ３３で構成される。センスアンプ回路ＳＡは、センスアンプ回路制御信号ＳＡＣにより制御される。
【００３３】
ライトアンプ回路ＷＡは、書き込みデータＤＩＮ（ＤＩＮ０、ＤＩＮ１、…）をビット線対（ＢＴ、ＢＢ）に与える回路であり、インバータ回路ＩＮＶ４１、ＩＮＶ４２で構成される。
【００３４】
制御回路ＣＯＮＴは、プリチャージ・イコライズ回路ＰＥ、Ｙスイッチ回路ＹＳ、センスアンプ回路ＳＡを制御する制御信号ＰＥＣ、ＹＳＲ、ＹＳＷ、ＳＡＣを発生する回路である。
【００３５】
次に、図３の動作波形を用い本実施例におけるＳＲＡＭの動作を説明する。読み出し動作ＲＥＡＤも書き込み動作ＷＲＩＴＥも行っていない場合（ＮＯＰ）は、プリチャージ・イコライズ回路制御信号ＰＥＣはＬレベル、読み出し用Ｙスイッチ回路制御信号ＹＳＲはＨレベル、書き込み用Ｙスイッチ回路制御信号ＹＳＷはＬレベル、センスアンプ回路制御信号ＳＡＣはＬレベルとなっている。
【００３６】
読み出し動作ＲＥＡＤは次のように行われる。アドレス信号あるいはクロックが入力されると、デコーダＤＥＣによりアドレス信号がデコードされ、一本のワード線ＷＬが選択される。同時にプリチャージ・イコライズ回路制御信号ＰＥＣはＬレベルからＨレベルに、読み出し用Ｙスイッチ回路制御信号ＹＳＲはＨレベルからＬレベルに、それぞれ遷移する。これにより、ビット線対（ＢＴ、ＢＢ）とセンスアンプ回路ＳＡが接続され、ビット線対（ＢＴ、ＢＢ）に微小電圧差が発生する。センスアンプ回路制御信号ＳＡＣがＬレベルからＨレベルに遷移するとセンスアンプ回路ＳＡが活性化し、ビット線対（ＢＴ、ＢＢ）に発生した微小電圧差が増幅され、読み出されたデータが外部出力ＤＯＵＴ（ＤＯＵＴ０、ＤＯＵＴ１、…）に現れる。
【００３７】
一方、書き込み動作ＷＲＩＴＥは次のように行われる。アドレス信号あるいはクロックが入力されると、デコーダＤＥＣによりアドレス信号がデコードされ、一本のワード線ＷＬが選択される。同時にプリチャージ・イコライズ回路制御信号ＰＥＣはＬレベルからＨレベルに、書き込み用Ｙスイッチ回路制御信号ＹＳＷはＬレベルからＨレベルに、それぞれ遷移する。これにより、ビット線対（ＢＴ、ＢＢ）とライトアンプ回路ＷＡが接続され、外部入力データＤＩＮ（ＤＩＮ０、ＤＩＮ１、…）がライトアンプ回路ＷＡを介して、ビット線対（ＢＴ、ＢＢ）に入力される。ビット線対（ＢＴ、ＢＢ）に入力されたデータが選択されたワード線ＷＬに接続するメモリセルＭＣに書き込まれる。
【００３８】
次に、本実施例により読み出し動作ＲＥＡＤ時に、メモリセルＭＣの安定性が増す理由を説明する。読み出し動作ＲＥＡＤ時の選択ワード線ＷＬの電圧は、ワードドライバＷＤにより接地電圧ＶＳＳと電源電圧ＶＤＤの中間電圧ＶＳＳＷに制御される。選択ワード線ＷＬに接続するメモリセルＭＣのＰＭＯＳトランジスタＭＰ１とＭＰ２のゲート・ソース間電圧の大きさは、ワード線ＷＬとビット線（ＢＴ、ＢＢ）間の電圧差で決まるため、｜ＶＳＳＷ−ＶＤＤ｜となる。この結果、ＰＭＯＳトランジスタＭＰ１、ＭＰ２の電流駆動能力は、ゲート・ソース間電圧の大きさが｜ＶＳＳ−ＶＤＤ｜のときよりも低減する。この結果、セル比が大きくなるので、メモリセルＭＣの安定性が向上する。
【００３９】
以上説明してきた、中間電圧ＶＳＳＷは、ＳＲＡＭの電源電圧ＶＤＤあるいは入出力回路用の電源電圧ＶＣＣを降圧回路により降圧することで生成することができる。降圧回路としては、特開平３‐１７４６１２に記載されている回路等が利用できる。また、図４に示すように、ＮＭＯＳトランジスタＭＮ５１のソースと接地電圧ＶＳＳの間に抵抗Ｒ５１を直列に接続することで中間電圧ＶＳＳＷを得ることもできる。
【００４０】
本実施例により、読み出し動作ＲＥＡＤ時におけるメモリセルＭＣの安定性を向上することができる。
【００４１】
〈実施例２〉
実施例１よりもデータ書き込みを高速化することができる別の実施例を示す。本実施例におけるＳＲＡＭの構成は図１と同じであるため、異なる部分のみ説明する。
【００４２】
図５に本実施例におけるワードドライバＷＤの構成例を示す。ワードドライバＷＤは、ＰＭＯＳトランジスタＭＰ６１と、ＮＭＯＳトランジスタＭＮ６１、ＭＮ６２、ＭＮ６３と、インバータ回路ＩＮＶ６１から構成される。ＰＭＯＳトランジスタＭＰ６１のソースは電源電圧ＶＤＤに、ドレインはワード線に、それぞれ接続される。ＮＭＯＳトランジスタＭＮ６１のソースはノードＮ０に、ドレインはワード線に、それぞれ接続される。ＰＭＯＳトランジスタＭＰ６１とＮＭＯＳトランジスタＭＮ６１のゲートには、アドレスデコーダ出力ＡＤＯが入力される。ＮＭＯＳトランジスタＭＮ６２のソースは接地電圧ＶＳＳと電源電圧ＶＤＤの中間電圧ＶＳＳＷに、ドレインはノードＮ０に、それぞれ接続され、ゲートにはソース電圧制御信号ＳＶＣが入力される。ＮＭＯＳトランジスタＭＮ６３のソースは接地電圧ＶＳＳに、ドレインはノードＮ０に、それぞれ接続され、ゲートにはソース電圧制御信号ＳＶＣの反転信号が入力される。ソース電圧制御信号ＳＶＣの反転信号は、インバータ回路ＩＮＶ６１でソース電圧制御信号ＳＶＣを反転することで得られる。
【００４３】
本実施例におけるワードドライバＷＤは、ＰＭＯＳトランジスタＭＰ６１と、ＮＭＯＳトランジスタＭＮ６１で構成されるインバータ回路と、ＮＭＯＳトランジスタＭＮ６１のソース電圧を制御するＮＭＯＳトランジスタＭＮ６２、ＭＮ６３とインバータ回路６１で構成されていると見なすことができる。したがってワードドライバＷＤをインバータ回路で構成し、ソース電圧を制御する回路を複数のワードドライバＷＤで共有すれば、面積を低減することができる。
【００４４】
選択ワード線ＷＬに接続するワードドライバＷＤのソース電圧制御信号ＳＶＣは、読み出し動作ＲＥＡＤ時はＨレベルに、書き込み動作ＷＲＩＴＥ時はＬレベルに、それぞれ制御される。したがって、選択ワード線ＷＬの電圧は、読み出し動作ＲＥＡＤ時は中間電圧ＶＳＳＷ、書き込み動作ＷＲＩＴＥ時は接地電圧ＶＳＳとなる。一方、非選択ワード線ＷＬの電圧は中間電圧ＶＤＤである。
【００４５】
非選択ワード線ＷＬに接続するワードドライバＷＤのソース電圧制御信号ＳＶＣのレベルは特に規定しないが、Ｈレベルが望ましい。なぜなら、Ｈレベルにした場合、ワードドライバＷＤに印加される電圧が減少するため、ワードドライバＷＤに流れるリーク電流が低減できるからである。
【００４６】
次に、図６の動作波形を用い本実施例におけるＳＲＡＭの動作を説明する。読み出し動作ＲＥＡＤも書き込み動作ＷＲＩＴＥも行っていない場合（ＮＯＰ）は、ソース電圧制御信号ＳＶＣはＨレベル、プリチャージ・イコライズ回路制御信号ＰＥＣはＬレベル、読み出し用Ｙスイッチ回路制御信号ＹＳＲはＨレベル、書き込み用Ｙスイッチ回路制御信号ＹＳＷはＬレベル、センスアンプ回路制御信号ＳＡＣはＬレベルとなっている。
【００４７】
読み出し動作ＲＥＡＤは次のように行われる。アドレス信号あるいはクロックが入力されると、デコーダＤＥＣによりアドレス信号がデコードされ、一本のワード線ＷＬが選択される。読み出し動作ＲＥＡＤ時におけるソース電圧制御信号ＳＶＣはＨレベルなので、選択ワード線ＷＬの電圧は中間電圧ＶＳＳＷとなる。ワード線ＷＬが選択されるのと同時にプリチャージ・イコライズ回路制御信号ＰＥＣはＬレベルからＨレベルに、読み出し用Ｙスイッチ回路制御信号ＹＳＲはＨレベルからＬレベルに、それぞれ遷移する。これにより、ビット線対（ＢＴ、ＢＢ）とセンスアンプ回路ＳＡが接続され、ビット線対（ＢＴ、ＢＢ）に微小電圧差が発生する。センスアンプ回路制御信号ＳＡＣがＬレベルからＨレベルに遷移するとセンスアンプ回路ＳＡが活性化し、ビット線対（ＢＴ、ＢＢ）に発生した微小電圧差が増幅され、読み出されたデータが外部出力ＤＯＵＴ（ＤＯＵＴ０、ＤＯＵＴ１、…）に現れる。
【００４８】
一方、書き込み動作ＷＲＩＴＥは次のように行われる。アドレス信号あるいはクロックが入力されると、デコーダＤＥＣによりアドレス信号がデコードされ、一本のワード線ＷＬが選択される。同時にソース電圧制御信号ＳＶＣはＨレベルからＬレベルに、プリチャージ・イコライズ回路制御信号ＰＥＣはＬレベルからＨレベルに、書き込み用Ｙスイッチ回路制御信号ＹＳＷはＬレベルからＨレベルに、それぞれ遷移する。これにより、選択ワード線ＷＬの電圧は接地電圧ＶＳＳとなる。また、ビット線対（ＢＴ、ＢＢ）とライトアンプ回路ＷＡが接続され、外部入力データＤＩＮ（ＤＩＮ０、ＤＩＮ１、…）がライトアンプ回路ＷＡを介して、ビット線対（ＢＴ、ＢＢ）に入力される。ビット線対（ＢＴ、ＢＢ）に入力されたデータが選択されたワード線ＷＬに接続するメモリセルＭＣに書き込まれる。書き込み動作ＷＲＩＴＥ終了後にはソース電圧制御信号ＳＶＣはＨレベルに戻される。
【００４９】
次に、本実施例によりデータ書き込みを高速化できる理由を説明する。
書き込み動作ＷＲＩＴＥ時は、選択ワード線ＷＬの電圧はＶＳＳに制御されるため、選択ワード線ＷＬに接続するメモリセルＭＣのＰＭＯＳトランジスタＭＰ１とＭＰ２のゲート・ソース間電圧の大きさは｜ＶＳＳ−ＶＤＤ｜となる。この結果、ＰＭＯＳトランジスタＭＰ１、ＭＰ２の電流駆動能力は、ゲート・ソース間電圧の大きさが｜ＶＳＳＷ−ＶＤＤ｜のときよりも増加するため、書き込み時間が短くなる。
【００５０】
一方、読み出し動作ＲＥＡＤ時は、選択ワード線ＷＬの電圧は中間電圧ＶＳＳＷに制御されるため、実施例１で説明した理由により、メモリセルＭＣの安定性が向上する。
【００５１】
本実施例により、書き込み動作ＷＲＩＴＥを実施例１よりも速くすることができる。
【００５２】
〈実施例３〉
実施例１、実施例２で示したメモリセルＭＣを構成するＰＭＯＳトランジスタ（ＭＰ１、ＭＰ２）を半導体基板上に積層可能な縦型ＭＯＳトランジスタで構成した場合のレイアウト例を、図７、図８にそれぞれ示す。１０、１５は配線、１１、１３、１７、１８はコンタクトホール、１２、１６はゲート電極、１４は活性領域、である。
【００５３】
図７、図８中のＡ−Ａ’線およびＢ−Ｂ’線に沿った断面図を、図９、図１０にそれぞれ示す。１９は下部半導体層、２０は中間半導体層、２１は上部半導体層、２２はゲート絶縁膜、２３は素子分離領域、２４はｐ型ウエル、２５はｐ＋型半導体領域、２６、２７、２８はプラグ、２９はｎ＋型半導体領域（ソース、ドレイン）、３０はｎ−型半導体領域、である。
【００５４】
縦型ＭＯＳトランジスタは、下部半導体層１９（ドレイン）、中間半導体層２０、上部半導体層２１（ソース）を積層した四角柱状の積層体ＳＶと、この積層体ＳＶの側壁にゲート絶縁膜２２を介して生成されたゲート電極１６で構成される。ＰＭＯＳトランジスタ（ＭＰ１、ＭＰ２）を縦型ＭＯＳトランジスタで構成したこと、この結果、ウエル分離領域が不要となったことにより、メモリセルＭＣを構成するすべてのＭＯＳトランジスタを半導体基板上に形成した場合に比べ、メモリセルＭＣを小型化することができる。
【００５５】
また、ＰＭＯＳトランジスタ（ＭＰ１、ＭＰ２）を薄膜トランジスタ（ＴＦＴ）で構成し、ＮＭＯＳトランジスタ（ＭＮ１，ＭＮ２）上に積層しても、同様の効果を得ることができる。
【００５６】
〈実施例４〉
読み出し動作ＲＥＡＤ時におけるメモリセルＭＣの安定性を向上する別の実施例を示す。ただし、実施例１と異なる部分のみ説明する。
【００５７】
図１１に本実施例におけるメモリセルＭＣの構成を示す。メモリセルＭＣは、ＰＭＯＳトランジスタＭＰ１、ＭＰ２とＮＭＯＳトランジスタＭＮ１、ＭＮ２と抵抗Ｒ１、Ｒ２で構成される。ＰＭＯＳトランジスタＭＰ１、ＭＰ２のそれぞれのゲートはワード線ＷＬに接続される。ＭＰ１のソースはビット線対（ＢＴ、ＢＢ）の一方（ＢＴ）に、ドレインはノードＮ１に、それぞれ接続される。ＭＰ２のソースはビット線対（ＢＴ、ＢＢ）の一方（ＢＢ）に、ドレインはノードＮ２に、それぞれ接続される。ＭＮ１のゲートはノードＮＲに、ドレインはノードＮＬに、ソースは接地電圧ＶＳＳに、それぞれ接続される。ＭＮ２のゲートはノードＮＬに、ドレインはノードＮＲに、ソースは接地電圧ＶＳＳに、それぞれ接続される。抵抗Ｒ１はノードＮ１とノードＮＬに接続され、抵抗Ｒ２はノードＮ２とノードＮＲに接続される。本実施例におけるメモリセルＭＣでは、ノード対（ＮＬ、ＮＲ）が記憶ノードを構成し、一方をＨ（Ｈｉｇｈ）レベルに、他方をＬ（Ｌｏｗ）レベルに保持することで、１ビットのデータが記憶される。
【００５８】
なお、ＰＭＯＳトランジスタ（ＭＰ１、ＭＰ２）として、基板上に形成されるＭＯＳトランジスタだけでなく、実施例３に示した、縦型ＭＯＳトランジスタや薄膜トランジスタ（ＴＦＴ）を用いることができる。
【００５９】
図１２に本実施例におけるワードドライバＷＤの構成例を示す。ワードドライバＷＤは、ＰＭＯＳトランジスタＭＰ７１とＮＭＯＳトランジスタＭＮ７１で構成される。ＰＭＯＳトランジスタＭＰ７１のソースは電源電圧ＶＤＤに、ドレインはワード線に、それぞれ接続される。一方、ＮＭＯＳトランジスタＭＮ７１のソースは接地電圧ＶＳＳに、ドレインはワード線に、それぞれ接続される。ＰＭＯＳトランジスタＭＰ７１とＮＭＯＳトランジスタＭＮ７１のゲートには、アドレスデコーダ出力ＡＤＯが入力される。ワードドライバＷＤの出力は、アドレスデコーダ出力ＡＤＯが、Ｈレベルの場合は接地電圧ＶＳＳ、Ｌレベルの場合は電源電圧ＶＤＤとなる。したがって、選択ワード線ＷＬの電圧はＶＳＳ、非選択ワード線ＷＬの電圧は電源電圧ＶＤＤとなる。
【００６０】
次に、本実施例の効果を説明する。読み出し動作ＲＥＡＤ時は、選択ワード線ＷＬの電圧は接地電圧ＶＳＳに制御されるため、選択ワード線ＷＬに接続するメモリセルＭＣのＰＭＯＳトランジスタＭＰ１とＭＰ２のゲート・ソース間電圧の大きさは｜ＶＳＳ−ＶＤＤ｜となる。このため、今まで説明してきた実施例よりもＰＭＯＳトランジスタＭＰ１とＭＰ２の電流駆動能力は大きくなる。ところが、抵抗Ｒ１、Ｒ２により、記憶ノード（ＮＬ、ＮＲ）に流れる電流が低減されるため、抵抗Ｒ１、Ｒ２を調整することで、セル比を大きくすることができる。したがって、ＰＭＯＳトランジスタＭＰ１、ＭＰ２の電流駆動能力が高い場合でも、メモリセルＭＣの安定性が向上する。
【００６１】
本実施例により、読み出し動作ＲＥＡＤ時におけるメモリセルＭＣの安定性を向上することができる。
【００６２】
なお、本実施例では、抵抗を記憶ノード側に挿入したが、ビット線側に挿入しても同様の効果を得ることができる。
【００６３】
抵抗を挿入する方法は、２個のＰＭＯＳトランジスタを駆動ＭＯＳトランジスタ、２個のＮＭＯＳトランジスタを選択ＭＯＳトランジスタとするメモリセルを有するＳＲＡＭにおいても有効である。
【００６４】
また、実施例１と２に記載のワードドライバＷＤと、本実施例に記載のメモリセルＭＣとを組み合わせれば、読出し動作ＲＥＡＤ時におけるメモリセルＭＣの安定性をさらに向上することができる。
【図面の簡単な説明】
【００６５】
【図１】実施例１におけるＳＲＡＭの回路図である。
【図２】実施例１におけるワードドライバの回路図である。
【図３】実施例１におけるＳＲＡＭの動作波形である。
【図４】実施例１におけるワードドライバの回路図である。
【図５】実施例２におけるワードドライバの回路図である。
【図６】実施例２におけるＳＲＡＭの動作波形である。
【図７】実施例３におけるメモリセルのレイアウト図である。
【図８】実施例３におけるメモリセルのレイアウト図である。
【図９】実施例３におけるメモリセルのレイアウト図である。
【図１０】実施例３におけるメモリセルのレイアウト図である。
【図１１】実施例４におけるメモリセルの構成を示す図である。
【図１２】実施例４におけるワードドライバの回路図である。
【図１３】メモリセルＭＣの構成を示す図である。
【図１４】読み出し動作時におけるメモリセルＭＣの動作波形である。
【符号の説明】
【００６６】
１０…配線、
１１、１３、１７、１８…コンタクトホール、
１２、１６…ゲート電極、
１４…活性領域、
１５…配線、
１９…下部半導体層、
２０…中間半導体層、
２１…上部半導体層、
２２…ゲート絶縁膜、
２３…素子分離領域、
２４…ｐ型ウエル、
２５…ｐ＋型半導体領域、
２６、２７、２８…プラグ、
２９…ｎ＋型半導体領域（ソース、ドレイン）、
３０…ｎ−型半導体領域、
ＡＤＯ…アドレスでコーダ出力、
ＢＴ、ＢＢ、ＢＴ０、ＢＢ０、ＢＴ１、ＢＢ１…ビット線、
ＣＯＮＴ…制御回路、
ＤＥＣ…デコーダ、
ＤＩＮ０、ＤＩＮ１…入力データ、
ＤＯＵＴ０、ＤＯＵＴ１…出力データ、
ＩＮＶ３１、ＩＮＶ３２、ＩＮＶ４１、ＩＮＶ４２、ＩＮＶ６１…インバータ回路、
ＩＯＦＦ（Ｎ）、ＩＧ（Ｎ）…ＮＭＯＳトランジスタに流れるリーク電流、
ＩＯＦＦ（Ｐ）…ＰＭＯＳトランジスタに流れるリーク電流、
ＭＡ…メモリアレイ、
ＭＣ…メモリセル、
ＭＮ１、ＭＮ２、ＭＮ２１、ＭＮ２２、ＭＮ３１、ＭＮ３２、ＭＮ３３、ＭＮ５１、ＭＮ６１、ＭＮ６２、ＭＮ６３、ＭＮ７１…ＮＭＯＳトランジスタ、
ＭＰ１、ＭＰ２、ＭＰ１１、ＭＰ１２、ＭＰ１３、ＭＰ２１、ＭＰ２２、ＭＰ３１、ＭＰ３２、ＭＰ５１、ＭＰ６１、ＭＰ７１…ＰＭＯＳトランジスタ、
Ｎ０、Ｎ１、Ｎ２…ノード、
ＮＬ、ＮＲ…メモリセルの記憶ノード、
ＮＯＰ…読み出し動作も書き込み動作も行っていない不活性状態、
ＰＥ…プリチャージ・イコライズ回路、
ＰＥＣ…プリチャージ・イコライズ回路制御信号、
Ｒ１、Ｒ２、Ｒ５１…抵抗、
ＲＥＡＤ…読み出しを行っている状態、
ＳＡ…センスアンプ回路、
ＳＡＣ…センスアンプ回路制御信号、
ＳＶＣ…ソース電圧制御信号
ＶＢＮ…ｐ型ウエル給電、
ＶＣＣ…入出力回路用の電源電圧
ＶＤＤ…電源電圧、
ＶＳＳ…接地電圧、
ＶＳＳＷ…電源電圧ＶＤＤと接地電圧ＶＳＳの中間電圧、
ＷＡ…ライトアンプ回路、
ＷＤ…ワードドライバ、
ＷＬ、ＷＬ０、ＷＬ１…ワード線、
ＷＲＩＴＥ…書き込みを行っている状態、
ＹＳ…Ｙスイッチ回路、
ＹＳＲ…読み出し用Ｙスイッチ回路制御信号、
ＹＳＷ…書き込み用Ｙスイッチ回路制御信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2005078741.tif 000012
【図１１】
2005078741.tif 000013
【図１２】
2005078741.tif 000014
【図１３】
2005078741.tif 000015
【図１４】
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