(57)【要約】【課題】  ランダムアクセスが不可能な半導体メモリを制御プログラム用メモリとして搭載可能な電子機器とそのシステムを起動するための起動方法を提供する。【解決手段】  機器の各部の制御を実行するためのコントローラが、ＣＰＵ２０１と、ＮＡＮＤ型フラッシュメモリに代表され、電気的に消去及び書き込みが可能で特定アドレスに存在するデータを連続的に読み出す機能を有する不揮発性メモリ２０３とを備えた電子機器において、システムの起動を実行する際、不揮発性メモリの一部に格納したブートプログラムを、リセット信号に応じて連続する特定アドレスを発生させて連続的に読み出して起動する共に、ランダムアクセスの可能な揮発性のメモリ２０２に展開する。【選択図】  図１
2005071234.tif 000002
【特許請求の範囲】
【請求項１】
機器の各部の制御を実行するためのコントローラ部を備えた電子機器であって、当該コントローラ部は、中央処理装置と、前記中央処理装置に接続されてランダムアクセスの可能な揮発性のメモリ部と、前記中央処理装置に接続され、かつ、電気的に消去及び書き込みが可能な不揮発性のメモリ部と、システムの起動を行なうためのリセット信号を発生するリセット信号発生部とを備えており、かつ、前記不揮発性のメモリ部を、特定アドレスに存在するデータを連続的に読み出す機能を有すると共に、その一部にシステムの起動を行なうためのブートプログラムを格納したフラッシュメモリにより構成し、さらに、前記コントローラ部は、前記リセット信号発生部からのリセット信号に応じて前記特定アドレスを発生する手段を備えており、前記中央処理装置は、前記不揮発性のメモリ部から連続的に読み出されるブートプログラムにより起動することを特徴とする電子機器。
【請求項２】
前記請求項１に記載した電子機器において、前記中央処理装置は、前記不揮発性のメモリ部から連続的に読み出されるブートプログラムにより起動すると共に、前記不揮発性のメモリ部から連続的に読み出されるデータを、前記中央処理装置に接続されてランダムアクセスの可能な揮発性のメモリ部に展開することを特徴とする電子機器。
【請求項３】
前記請求項１に記載した電子機器において、前記コントローラ部は、更に、前記リセット信号発生部からのリセット信号に応じて特定のアドレスからデータを連続的に読み出すための信号を生成して前記不揮発性のメモリ部へ出力する手段を備えたことを特徴とする電子機器。
【請求項４】
前記請求項１に記載した電子機器において、前記不揮発性のメモリ部には、前記ブートプログラムが特定の連続するアドレスに順次格納されていることを特徴とする電子機器。
【請求項５】
前記請求項１に記載した電子機器において、前記コントローラ部は、更に、前記中央処理装置からのアドレスを入力してその変化を検出するためのアドレス変化検出回路を備えていることを特徴とする電子機器。
【請求項６】
前記請求項１に記載した電子機器であって、デジタル放送の受信システムに適用したことを特徴とする電子機器。
【請求項７】
前記請求項１に記載した電子機器であって、携帯電話機に適用したことを特徴とする電子機器。
【請求項８】
機器の各部の制御を実行するためのコントローラ部が、中央処理装置と、前記中央処理装置に接続され、かつ、電気的に消去及び書き込みが可能で特定アドレスに存在するデータを連続的に読み出す機能を有する不揮発性のフラッシュメモリ部とを備えた電子機器においてシステムの起動を実行するための方法であって、前記不揮発性のフラッシュメモリ部の一部にシステムの起動を行なうためのブートプログラムを格納し、当該システムの起動を行なうためのリセット信号が発生された場合、前記ブートプログラムを前記不揮発性のフラッシュメモリ部から連続的に読み出して起動することを特徴とする電子機器におけるシステムの起動方法。
【請求項９】
前記請求項８に記載した起動方法において、前記ブートプログラムは、前記不揮発性のフラッシュメモリ部において、特定の連続するアドレスに順次格納されていることを特徴とする電子機器におけるシステムの起動方法。
【請求項１０】
前記請求項８に記載した起動方法において、前記コントローラ部は、更に、前記中央処理装置に接続されてランダムアクセスの可能な揮発性のメモリ部を備えており、かつ、前記中央処理装置は、前記不揮発性のメモリ部から連続的に読み出されるブートプログラムにより起動すると共に、前記不揮発性のメモリ部から連続的に読み出されるデータを、前記中央処理装置に接続されてランダムアクセスの可能な揮発性のメモリ部に展開することを特徴とする電子機器におけるシステムの起動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部に半導体メモリ装置を備えた電子機器に関し、特に、ＡＮＤ又はＮＡＮＤ型と呼ばれるフラッシュメモリを内蔵した電子機器においてそのシステムを起動するための構成とその起動方法に関する。
【背景技術】
【０００２】
近年、マイクロコンピュータの小型化や半導体メモリ装置の大容量化などに伴い、マイクロコンピュータや半導体メモリ装置を内蔵した電子機器（以下、単に電子機器と言う）が幅広く普及しており、例えば、携帯電話や、セットトップボックス（ＳＴＢ）と呼ばれるデジタル放送受信システムなどにおいて、コントローラとして幅広く利用されている。なお、これに関連する従来技術として、以下の特許文献１〜４が既に知られている。
【０００３】
【特許文献１】特開２００３−１３４４９２号公報：図１
【特許文献２】特開２００３−１２２５７８号公報：図１
【特許文献３】特開２００３−１２４８９９号公報：図１
【特許文献４】特開２００３−１２５３０４号公報：図１
【０００４】
一方、半導体メモリ装置に関しては、特に、ＤＲＡＭ（Dynamic Random Access Memory）は、他のメモリに比較してビットコスト（１ビット当りの価格）が安いことを理由として広く普及しているが、しかしながら、電源を切った場合には記録データを保持することが出来ない（即ち、揮発性）ことから、その用途が限られている。
【０００５】
しかしながら、近年、電気的消去及び書き込みが可能な不揮発性のメモリとして、従来型のＭＲＯＭ、ＰＲＯＭ、ＵＶ−ＥＰＲＯＭ、ＥＥＰＲＯＭと共に、フラッシュＥＥＰＲＯＭと呼ばれる半導体メモリが使用されてきている。なお、このフラッシュＥＥＰＲＯＭは、大きく（１）ＮＯＲ型と（２）ＮＡＮＤ型に分類され、以下のような特性を有する。
【０００６】
すなわち、（１）ＮＯＲ型のフラッシュメモリは、ランダムアクセスが可能であり、その読み出しスピードも（２）ＮＡＮＤ型に比較して高速であることから、例えば、携帯電話等の比較的小型な電子機器において、制御プログラム用メモリとして広く用いられている。しかしながら、その反面、大容量化が困難であり、高価であり、更には、書き込みや消去時間が長いという問題点があった。
【０００７】
これに対し、（２）ＮＡＮＤ型のフラッシュメモリは、その構造からメモリサイズを大幅に削減することが可能であり、ビットコストが安いという大容量メモリとしての最大の特徴を備えているが、しかしながら、同期型読み出しであり、特定のアドレスに存在するデータを連続的に読み出すことから、その用途に関しては、ある特定のブロック・データ単位で書き換えたり、又は、読み出す分野に用いられている。例えば、デジタルカメラでは、６４Ｍバイト（５１２Ｍビット）のフラッシュメモリカードを用いることによれば、３００万画素を有するデジタルカメラで６４枚以上の写真撮影が可能であり、そのため、ＮＡＮＤ型のフラッシュメモリが広く用いられている。
【０００８】
また、以下の特許文献５によれば、上記した（２）ＮＡＮＤ型のフラッシュメモリに代表される大容量の不揮発性メモリのアクセス時間と、所謂、ＤＲＡＭに代表されるランダム・アクセス・メモリのアクセス時間の整合を図るため、換言すれば、フラッシュデータの読み出し及び書き込み速度をＳＤＲＡＭやＳＲＡＭと同等にするため、１パッケージ内に実装されるモジュールに制御回路（ＣＴＬ＿ＬＯＧＩＣ）を介してフラッシュメモリのチップとＤＲＡＭのチップを設け、フラッシュメモリのデータをＤＲＡＭに転送し、ＤＲＡＭにアクセスを行なうことにより、アクセス時間の整合を図る半導体記憶装置が知られている。
【０００９】
【特許文献５】特開２００２−３６６４２９号公報：図１
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述した従来例では、なお、以下のような問題点があった。即ち、上記特許文献１〜４により知られる放送受信装置やそのシステムでは、上記した（２）ＮＡＮＤ型のフラッシュメモリのような安価で大容量の不揮発性メモリを制御プログラム用メモリとして利用することが出来ないという課題を有している。なお、上記のような放送受信装置や携帯電話等の比較的小型の電子機器では、近年、その多機能化や高機能化が著しく、大容量の不揮発性メモリを制御プログラム用メモリとして利用することが強く望まれている。
【００１１】
また、特に、上記特許文献５により知られる半導体記憶装置では、半導体記憶装置内に、フラッシュメモリのチップと共に、更に、制御回路（ＣＴＬ＿ＬＯＧＩＣ）のチップやＤＲＡＭのチップを設けなければならず、これでは、特に携帯電話等のような比較的小型な電子機器において、制御プログラム用メモリとして採用することは困難であった。
【００１２】
そこで、本発明では、上記の従来技術における問題点に鑑み、上記した（２）ＮＡＮＤ型のフラッシュメモリに代表されるように、電気的消去及び書き込みが可能であるが、ランダムアクセスが不可能で同期読み出し機能を有するフラッシュメモリを制御プログラム用メモリとして搭載可能な電子機器における新たな構成を提供すると共に、かかる電子機器の構成においてそのシステムを起動するための起動方法を提供することをその目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するため、本発明では、まず、機器の各部の制御を実行するためのコントローラ部を備えた電子機器であって、当該コントローラ部は、中央処理装置と、前記中央処理装置に接続されてランダムアクセスの可能な揮発性のメモリ部と、前記中央処理装置に接続され、かつ、電気的に消去及び書き込みが可能な不揮発性のメモリ部と、システムの起動を行なうためのリセット信号を発生するリセット信号発生部とを備えており、かつ、前記不揮発性のメモリ部を、特定アドレスに存在するデータを連続的に読み出す機能を有すると共に、その一部にシステムの起動を行なうためのブートプログラムを格納したフラッシュメモリにより構成し、さらに、前記コントローラ部は、前記リセット信号発生部からのリセット信号に応じて前記特定アドレスを発生する手段を備えており、前記中央処理装置は、前記不揮発性のメモリ部から連続的に読み出されるブートプログラムにより起動する電子機器が提案されている。
【００１４】
なお、本発明によれば、前記に記載した電子機器において、前記中央処理装置は、前記不揮発性のメモリ部から連続的に読み出されるブートプログラムにより起動すると共に、前記不揮発性のメモリ部から連続的に読み出されるデータを、前記中央処理装置に接続されてランダムアクセスの可能な揮発性のメモリ部に展開するようにしてもよく、又は、前記コントローラ部は、更に、前記リセット信号発生部からのリセット信号に応じて特定のアドレスからデータを連続的に読み出すための信号を生成して前記不揮発性のメモリ部へ出力する手段を備える構成としてもよい。更には、前記に記載した電子機器において、前記不揮発性のメモリ部には、前記ブートプログラムが特定の連続するアドレスに順次格納されており、又は、前記コントローラ部は、更に、前記中央処理装置からのアドレスを入力してその変化を検出するためのアドレス変化検出回路を備えていてもよい。
【００１５】
加えて、本発明によれば、前記に記載した電子機器は、デジタル放送の受信システム、又は、携帯電話機等に適用される。
【００１６】
そして、本発明では、やはり上記の目的を達成するため、機器の各部の制御を実行するためのコントローラ部が、中央処理装置と、前記中央処理装置に接続され、かつ、電気的に消去及び書き込みが可能で特定アドレスに存在するデータを連続的に読み出す機能を有する不揮発性のフラッシュメモリ部とを備えた電子機器においてシステムの起動を実行するための方法であって、前記不揮発性のフラッシュメモリ部の一部にシステムの起動を行なうためのブートプログラムを格納し、当該システムの起動を行なうためのリセット信号が発生された場合、前記ブートプログラムを前記不揮発性のフラッシュメモリ部から連続的に読み出して起動する電子機器におけるシステムの起動方法が提案されている。
【００１７】
なお、本発明によれば、前記した起動方法において、前記ブートプログラムは、前記不揮発性のフラッシュメモリ部において、特定の連続するアドレスに順次格納されていることが好ましく、又は、前記コントローラ部は、更に、前記中央処理装置に接続されてランダムアクセスの可能な揮発性のメモリ部を備えており、かつ、前記中央処理装置は、前記不揮発性のメモリ部から連続的に読み出されるブートプログラムにより起動すると共に、前記不揮発性のメモリ部から連続的に読み出されるデータを、前記中央処理装置に接続されてランダムアクセスの可能な揮発性のメモリ部に展開することが好ましい。
【発明の効果】
【００１８】
以上に詳細に述べたように、本発明になる電子機器、さらには、かかる電子機器におけるシステムの起動方法によれば、安価で大容量の半導体不揮発性メモリである上記したＮＡＮＤ型のフラッシュメモリを制御プログラム用メモリとして利用してシステムの起動を行なうことを可能とし、もって、より安価でかつその機能にも優れた電子機器を提供することを可能とするという、実用的にも、極めて優れた効果を発揮する。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について、添付の図面を参照しながら説明する。
まず、図５は、本発明の実施の形態になる電子機器を、その一例として、例えば、ＣＡＴＶ（Cable Television）や、ＣＳ（Communication Satellite）デジタル放送、ＢＳデジタル放送、地上デジタル放送等において、放送にスクランブルを施し、契約者のみがそのスクランブルを解除して視聴可能な限定受信放送対応のデジタル放送の受信システム（所謂、セットトップボックス：ＳＴＢ）の例を示している。すなわち、このデジタル放送の受信システムでは、契約者のみが視聴できる限定受信の仕組みとなっている。
【００２０】
この図５において、符号１０１はアンテナ、１０２はチューナ部、１０３はスクランブルを解除するデスクランブラ、１０４は多重された信号から所望する信号を分離するデマルチプレクサ、１０５はＭＰＥＧデコーダ、１０６は受信制御を行なうコントローラ、１０７は限定受信のための契約情報や鍵の管理及び制御を行なう限定受信制御部、１０８は限定受信制御部１０７にある契約情報や鍵を保持する契約情報部を、それぞれ示している。
【００２１】
そして、上記のデジタル放送の受信システムの構成によれば、通信事業者により伝送された信号は、アンテナ１０１で受信され、中間周波数に変換した後チューナ部１０２へ送られる。チューナ部１０２は、ベースバンド信号に復調すると共にエラー訂正等を施してデスクランブラ１０３へ出力する。デスクランブラ１０３は、限定受信制御部１０７より得られるスクランブル解除鍵によりスクランブルの解除を行なう。
【００２２】
一方、ＢＳデジタル放送の例では、映像・音声・データコンテンツにスクランブルが施され、番組名などの番組付加情報にはスクランブルが施されておらず、また、限定受信のための限定受信制御信号には暗号化が施されており、前記スクランブルされたコンテンツがスクランブル解除の対象となる。スクランブル解除された信号は、デマルチプレクサ１０４において所望する信号が分離され、映像・音声信号はＭＰＥＧデコーダ１０５へ、番組付加情報や限定受信制御信号はコントローラ１０６を通して限定受信制御部１０７へ導かれる。映像・音声信号はＭＰＥＧデコーダ１０５でデコードされ、テレビ画面などに映し出されることとなる。コントローラ１０６は、上記のような受信制御を行い、特に、デマルチプレクサ１０４より得た限定受信制御信号を限定受信制御部１０７へ渡し、前記スクランブル解除鍵を限定受信制御部１０７より得てデスクランブラ１０３に設定することで、スクランブルされた放送をスクランブル解除して視聴可能とする。すなわち、コントローラ１０６は、デジタル放送の受信システムの各部の制御を、格納されたプログラムに従って実行する。
【００２３】
なお、このＢＳデジタル放送の場合には、限定受信制御部１０７はＩＣカードから成り、限定受信制御信号はＥＭＭ（Entitlement Management Message）とＥＣＭ（Entitlement Control Message）である。契約に関する情報であるＥＭＭを取得し、ＩＣカード１０７に渡すと、ＩＣカード１０７が持つマスター鍵Ｋｍで復号され、ワーク鍵Ｋｗが設定される。スクランブルされた番組と共に放送されるスクランブルを解除する情報であるＥＣＭを取得し、ＩＣカード１０７に渡すと、ＩＣカード１０７に設定されたワーク鍵Ｋｗで復号され、スクランブル鍵Ｋｓが得られる。コントローラ１０６は、ＩＣカード１０７から前記スクランブル鍵Ｋｓを得、デスクランブラ１０３へ設定する。
【００２４】
以上のように、契約情報がＩＣカード１０７内にあり、その契約情報によって契約している放送のスクランブルを解除するための鍵を得る。また、ＢＳデジタル放送では、脱着可能なＩＣカード１０７であるが、これをＩＣチップとして受信装置に組み込んでもよく、また、以上のような限定受信放送において、ユーザが複数の受信装置で視聴するには、限定受信制御部１０７に対して、ＩＥＥＥ１３９４などのネットワークを用いて、複数の機器からスクランブル解除信号ＥＣＭを渡し、スクランブル鍵Ｋｓを得てスクランブル解除して視聴可能とする方法を採用してもよい。
【００２５】
次に、添付の図１には、上記図３に示したデジタル放送の受信システムにおいて、各部の制御を実行するためのコントローラ１０６の詳細な内部構成が示されている。すなわち、図１において、コントローラは、中央処理装置であるＣＰＵ２０１と、その外部（ＣＰＵ内に一体に内蔵してもよい）に演算処理のためのデータを一時的に蓄える揮発性の記憶装置であるＤＲＡＭ２０２と、そして、上述した電気的消去及び書き込みが可能な不揮発性のフラッシュメモリである、ＡＮＤ型又はＮＡＮＤ型のフラッシュメモリ２０３とを備えている。
【００２６】
なお、上記ＤＲＡＭ２０２は、上記ＣＰＵ２０１からのアドレス信号によりランダムアクセスが可能であり、データを上記ＣＰＵとの間で読み出し又は書き込み、また、上記のＡＮＤ型又はＮＡＮＤ型のフラッシュメモリ２０３は、本装置であるデジタル放送の受信システムを起動するための制御プログラムが格納されている。また、このＡＮＤ型又はＮＡＮＤ型のフラッシュメモリ２０３は、特定のアドレスを入力することにより、特定のデータ・ブロック単位（例えば、３２バイト、又は、６４バイト）で、連続的に読み出し又は書き込みが可能であり、又、以下に説明する読み出し信号ＴＲ１、ＴＲ２…の条件によるが、例えば、初期から２５６バイト連続（すなわち、非ランダム）でデータの読み出しが可能である。また、このＡＮＤ型又はＮＡＮＤ型のフラッシュメモリ２０３は、上述したように、特に大容量化に適しており、本例では、１６Ｍバイト又はそれ以上の記憶容量を供えた不揮発性のメモリである。
【００２７】
さらに、このＡＮＤ型又はＮＡＮＤ型のフラッシュメモリ２０３には、図示のように、例えば、上記デジタル受信機に設けられたスイッチ等からなり、本デジタル放送の受信システムの制御プログラムを起動するためのリセットパルスを発生する、リセットパルス発生回路２０４と、当該リセットパルス発生回路からのリセットパルスによって、特定のアドレスからの読み出し信号ＴＲ１、ＴＲ２…を発生する読み出し信号発生回路２０５と、当該読出し信号発生からの信号ＴＲ１、ＴＲ２…等を入力し、特定アドレスへそのデータを連続的に読み出すためのアドレス信号ＡＤを発生するための特定アドレス自動発生回路２０６とを備えている。なお、図からも明らかなように、上記ＣＰＵからは、必要に応じて、制御プログラムを再起動するための信号、ソフトウェアリセット信号がリセットパルス発生回路２０４に入力されている。
【００２８】
続いて、上記に内部構成を示したコントローラ１０６の動作、特に、上記デジタル放送の受信システムのスイッチをオンした場合における制御プログラムの起動時、又は、上記ＣＰＵからソフトウェアリセット信号が発生された場合のプログラムの起動について、上記図１と共に、添付の図２をも参照しながら説明する。
【００２９】
まず、デジタル放送の受信システムのスイッチをオン、又は、ソフトウェアリセット信号が発生された場合、上記リセットパルス発生回路２０４からリセットパルス（reset）が発生される。このリセットパルスを入力として、上記読み出し信号発生２０５は、必要な特定のアドレスからのデータの読み出しを指示する信号、例えば、ＴＲ１を発生する。この読み出し信号発生２０５からの特定のアドレスの読み出し信号ＴＲ１に従って、特定アドレス自動発生回路２０６が、特定の連続したアドレスに対するアドレス信号（address）を同期し生成して、上記ＡＮＤ型又はＮＡＮＤ型のフラッシュメモリ２０３へ出力する。これにより、上記ＡＮＤ型又はＮＡＮＤ型のフラッシュメモリ２０３からは、その特定の連続したアドレスに格納された連続した３２バイト又は６４バイトのデータ・ブロック単位のデータが出力されることとなる。
【００３０】
そこで、上記ＣＰＵ２０１は、上記図２に示すようなシステムの起動方法により、その制御プログラムの起動動作を実行する。なお、図２において、その上方には上記ＡＮＤ型又はＮＡＮＤ型のフラッシュメモリ２０３内におけるデータ格納領域（エリア）が、他方、図の下方には、上記ＣＰＵ２０１からのアドレス信号によりランダムにアクセスが可能な上記ＲＡＭ２０２内におけるデータ格納領域（エリア）が、それぞれ、示されている。
【００３１】
まず、上記ＣＰＵ２０１は、上記ＡＮＤ型又はＮＡＮＤ型のフラッシュメモリ２０３内におけるブートエリアに格納されているデータであるブートプログラムを読み込んで起動する。なお、このブートプログラムは、上記ＡＮＤ型又はＮＡＮＤ型フラッシュメモリ２０３内の所定のエリアにおいて、上記のデータ・ブロック単位で連続して格納されている。
【００３２】
より具体的には、添付の図３に示すように、上記ＣＰＵ２０１は、上記フラッシュメモリ２０３のブートエリアから読み出されたデータであるブートプログラムを読み込むことにより起動し、そのブートプログラムをＲＡＭ２０２上にコピーして展開する（ステップＳ３１）。その後、ＲＡＭ２０２上にコピーされて展開されたデータによりブートプログラムを実行する。同時に、上記フラッシュメモリ２０３のプログラムエリアから読み出される、上記ブートプログラムよりもサイズの大きなプログラムを、サイズの大きいメモリであるＲＡＭ２０２上にコピーして展開する（ステップＳ３２）。さらに、上記ＲＡＭ２０２上にコピーして展開されたプログラムを実行することにより、本装置であるデジタル放送の受信システムを起動する（ステップＳ３３）。このように、本発明によれば、安価で大容量の不揮発性メモリである上記したＮＡＮＤ型のフラッシュメモリを、制御プログラム用メモリとして利用することが可能になる。更には、必要であれば、上記フラッシュメモリ２０３のデータエリア内のデータについても、上記と同様に、ＲＡＭ２０２上にコピーして展開することも可能である。
【００３３】
添付の図４には、上記のように、安価で大容量ではあるが、同期型読み出しであり、特定のアドレスに存在するデータを連続的に読み出すことが特徴である上記ＡＮＤ型又はＮＡＮＤ型のフラッシュメモリ２０３内における起動プログラムの配列構成と共に、その起動プログラムの実行手順が示されている。
【００３４】
すなわち、上記ＡＮＤ型又はＮＡＮＤ型のフラッシュメモリ２０３は、同期型読み出しにより特定のアドレスに存在するデータを連続的に読み出すことから、起動プログラムは、メモリ内において連続するアドレスに格納する必要がある。例えば、図４において、起動プログラムは、アドレスｍ＋１〜アドレスｍ＋ｎ＋２のように、メモリ内において連続するアドレスに格納されていることを意味しており、上記ＣＰＵ２０１は、これら連続したアドレス（アドレスｍ＋１〜アドレスｍ＋ｎ＋２）から順次読み出されるプログラムの処理ステップに従って起動プログラムを実行することとなる。
【００３５】
換言すれば、例えば、図４において「×」で示すように、その処理ステップがアドレスｍ＋ｎからアドレスｍ＋ｎ＋３へ飛ぶジャンプ命令を有するような、所謂、非連続な配置となってはならないことを意味する。但し、ここで、その処理ステップがアドレス間を飛ぶような場合でも、例えば、図４において「○」で示すように、上記ＣＰＵ２０１のキャッシュ容量の範囲内で戻るような場合（即ち、アドレスｍ＋ｎ＋１からアドレスｍ＋３に戻る場合）には、上記ＣＰＵのキャッシュに蓄えられたデータを利用することで処理が可能であり、かかる処理ステップの配列も可能であり、そこで、かかる処理ステップの配列は非連続な配置とは言わない。
【００３６】
次に、上記に説明した本発明の実施の形態になる電子機器の変形例について、以下に説明する。すなわち、上記図５に示した電子機器であるデジタル放送の受信システム（所謂、セットトップボックス：ＳＴＢ）のコントローラ１０６を構成するＣＰＵ（図１における符号２０１）の中には、さらに、その読み出しアドレスを変化させた時に、読み出しパルスが出力されないタイプのＣＰＵが存在する。かかる場合、上記ＣＰＵを上記したＡＮＤ型又はＮＡＮＤ型のフラッシュメモリに接続した環境においては、上記した読み出しパルスが出力されないことから、やはり、当該フラッシュメモリからのシステムの起動が不可能となってしまう。
【００３７】
これを具体的に説明すると、添付の図７に示すように、ＣＰＵのリセットを解除すると、ＣＰＵはフラッシュメモリの読み込みを開始するが、この時、ＣＰＵ側は、１回のアウトプット・イネーブル（ＯＥ：Output Enable）のアサートにより（即ち、図の波形ＯＥが“Low”となっている期間）、例えば、４回アドレスを変化させる。これに対して、フラッシュメモリ側では、上記アウトプット・イネーブル（ＯＥ）がネゲートされるタイミングで、データを２バイト出力する。すなわち、ＣＰＵ側の８バイトの読み込み動作に対し、フラッシュメモリ側は２バイトのデータ出力を行なうだけであり、同期読み出し機能を有する当該フラッシュメモリからの連続したデータの読み込みが不可能となってしまう。
【００３８】
そこで、本発明の変形例によれば、添付の図６に示すように、すなわち、上記図１に示したコントローラの基本的な構成に加え、さらに、アドレス変化検出回路２０７を加えた構成とした。なお、ここで、符号２０１’は、上記のように、１回のアウトプット・イネーブル（ＯＥ）のアサートにより複数回アドレスを変化させるタイプのＣＰＵを示しており、その他の参照番号が付された構成要素は、上記図１における構成部品と同様である。
【００３９】
なお、このアドレス変化検出回路２０７の具体的な回路構成の一例が、添付の図８に示されている。すなわち、図において、このアドレス変化検出回路２０７は、ＯＲゲート８１と、ＸＯＲゲート８２と、２個のフリップフロップ回路８３、８４から構成される簡単な回路から構成されており、その構成からも明らかなように、ＣＰＵ側からのアドレス（ＡＤＤ１）の変化を検出してパルス信号を出力する、一種の微分回路を形成するものである。
【００４０】
すなわち、上述したアドレス変化検出回路２０７によれば、添付の図９の波形図に示されるように、上記のように、ＣＰＵ側が１回のアウトプット・イネーブル（ＯＥ）のアサートにより最下位のアドレスを複数回変化させても、その変化を検出する。そして、アドレスの変化を検出して上記ＡＮＤ型又はＮＡＮＤ型のフラッシュメモリ２０３のＯＥ端子に導くことにより、ＣＰＵ動作の１回のＯＥ期間中にアドレスＡＤＤ１が複数回変化しても、そのアドレスの変化に同期してフラッシュメモリ２０３からデータを読み出すことが可能となる。すなわち、１回のアウトプット・イネーブル（ＯＥ）のアサートにより複数回アドレスを変化させるタイプのＣＰＵ２０１’によって装置全体の制御を実行するコントローラ１０６を構成するシステムにおいても、やはり、安価で大容量の不揮発性メモリである上記したＮＡＮＤ型のフラッシュメモリを制御プログラム用メモリとして利用しながら、確実にそのシステムの起動を実行することが可能となる。
【００４１】
なお、以上に述べた実施の形態においては、本発明をデジタル放送の受信システム（セットトップボックス：ＳＴＢ）に適用した例について述べたが、しかしながら、本発明は上記の実施の形態に限定されることなく、例えば、携帯電話等、比較的小型であり、特に、その制御プログラム用のメモリとして半導体メモリを使用することが望まれる電子機器にも広く適用することが可能である。
【００４２】
添付の図１０は、本発明を、上記携帯電話に、特に、標準型の携帯電話の機能に加えてＰＤＡ機能やデジタルカメラ機能を備えた、所謂、高機能型の携帯電話に適用した場合の内部構成を示すブロック図である。一般に、携帯電話は、図に示すように、高周波ユニット部１、低周波ユニット部２、液晶表示部３、システム制御用のＭＰＵ４、システム制御のプログラムや電話番号帳などを格納しているフラッシュメモリ３１、プログラムの実行およびデータのバッファとして使用するＳＲＡＭ３２などから構成されている。さらに、上述したＰＤＡ機能やデジタルカメラ機能等の高度なデータ処理機能を、携帯電話に付加するため、外部メディアへのインターフェースを搭載し、さらに大きなデータを扱うためにＤＲＡＭ７を搭載している。さらに、ＣＣＤカメラ３３も備えられている。
【００４３】
そして、上述した高機能型の携帯電話の構成において、特に、上記のフラッシュメモリ３１として、上記図１に示したように、ＡＮＤ又はＮＡＮＤ型のフラッシュメモリを使用し、かつ、リセットパルス発生回路２０４、信号発生回路２０５、特定アドレス自動発生回路２０６を備え、更には、その必要に応じてアドレス変化検出回路２０７を備えている。これによれば、やはり、上述と同様にして、安価で大容量の不揮発性メモリであるＮＡＮＤ型のフラッシュメモリを制御プログラム用メモリとして利用することが可能になる。更には、必要に応じて、上記フラッシュメモリ３１のデータエリア内のデータについても、上記と同様に、ＲＡＭ３２上にコピーして展開することも可能となる。
【００４４】
また、上記の実施の形態では、制御プログラム用メモリとして搭載可能な半導体メモリとして、上述のＡＮＤ型又はＮＡＮＤ型のフラッシュメモリを代表として説明したが、しかしながら、本発明は上記の実施の形態に限定されることなく、その他、電気的に消去及び書き込みが可能で特定アドレスに存在するデータを連続的に読み出す機能を有する不揮発性メモリであれば、本発明を利用することにより、制御プログラム用メモリとして採用することが可能であることは言うまでもなかろう。
【図面の簡単な説明】
【００４５】
【図１】本発明の一実施の形態になる、デジタル放送の受信システムにおけるコントローラ（電子機器）の内部構成を示すブロック図である。
【図２】上記図１に示したコントローラにおけるプログラムの起動動作について説明するための図である。
【図３】上記図１に示したコントローラにおけるプログラム起動時のＣＰＵの動作を説明するフローチャート図である。
【図４】上記プログラムの起動時におけるＡＮＤ型又はＮＡＮＤ型のフラッシュメモリからのデータの読み出しを説明する図である。
【図５】上記本発明になるコントローラ（電子機器）を採用したデジタル放送の受信システムの全体構成の一例を説明するブロック図である。
【図６】本発明の変形例になる、読み出しアドレス変化時に読み出しパルスを出力しないＣＰＵを採用した場合のコントローラの内部構成を示すブロック図である。
【図７】上記本発明の変形例における背景を説明するため、読み出しアドレス変化時に読み出しパルスを出力しないＣＰＵの動作を説明する出力波形図である。
【図８】上記本発明の変形例になるコントローラのアドレス変化検出回路の具体的な回路構成の一例を示す図である。
【図９】上記アドレス変化検出回路を備えた上記本発明の変形例になるコントローラにおけるＣＰＵの動作を説明する出力波形図である。
【図１０】上記本発明になるコントローラ（電子機器）を高機能型の携帯電話に採用した場合のブロック図である。
【符号の説明】
【００４６】
１０６…コントローラ
２０１、２０１’…ＣＰＵ
２０２…ＤＲＡＭ
２０３…ＡＮＤ型又はＮＡＮＤ型のフラッシュメモリ
２００…ビデオディスクレコーダ
２０４…リセットパルス発生回路
２０５…読み出し信号発生回路
２０６…特定アドレス自動発生回路
２０７…アドレス変化検出回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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