(57)【要約】【課題】  高耐圧ＭＯＳトランジスタと高駆動ＭＯＳトランジスタとを同一半導体基板上に備える半導体装置であって、高耐圧ＭＯＳトランジスタと高駆動ＭＯＳトランジスタとのサイドウオール幅を同一にする製造方法を提供する。【解決手段】  高耐圧ＭＯＳトランジスタ形成領域と高駆動ＭＯＳトランジスタ形成領域とにゲート構造６と、ＬＤＤ領域１５，２１となる低濃度拡散層を形成する。次に、第１のサイドウオール１２を形成する。ゲート構造６及び第１のサイドウオール１２をマスクとして高駆動ＭＯＳトランジスタの高濃度拡散領域１３を形成する。シリコン酸化膜を成膜後全面エッチングをすることで追加酸化膜１７を形成し、第２のサイドウオール１８を形成する。そして、ゲート構造６及び第２のサイドウオール１８をマスクとして高耐圧ＭＯＳトランジスタの高濃度拡散領域１９を形成する。【選択図】図１１
2005101064.tif 000002
【特許請求の範囲】
【請求項１】
高耐圧ＭＯＳトランジスタと高駆動ＭＯＳトランジスタとを同一半導体基板上に有する半導体装置の製造方法であって、
（ａ）前記半導体基板上に前記高耐圧ＭＯＳトランジスタの第１のゲート構造と前記高駆動ＭＯＳトランジスタの第２のゲート構造とを形成する工程と、
（ｂ）前記第１のゲート構造をマスクとして、前記高耐圧ＭＯＳトランジスタの低濃度拡散層を形成する工程と、
（ｃ）前記第２のゲート構造をマスクとして、前記高駆動ＭＯＳトランジスタの低濃度拡散層を形成する工程と、
（ｄ）前記工程（ｂ），（ｃ）の後に、前記第１のゲート構造と前記第２のゲート構造のそれぞれの側壁に第１のサイドウオールを同時に形成する工程と、
（ｅ）前記第２のゲート構造及び前記第１のサイドウオールをマスクとして、前記高駆動ＭＯＳトランジスタの前記低濃度拡散領域よりも高い不純物濃度を有する前記高駆動ＭＯＳトランジスタの高濃度拡散領域を形成する工程と、
（ｆ）前記工程（ｅ）の後に、前記第１のゲート構造と前記第２のゲート構造の側壁の前記第１のサイドウオール上に別のサイドウオールを同時に追加形成することにより、前記第１のサイドウオールと前記別のサイドウオールよりなる第２のサイドウオールを形成する工程と、
（ｇ）前記第１のゲート構造及び前記第２のサイドウオールをマスクとして、前記高耐圧ＭＯＳトランジスタの前記低濃度拡散領域よりも高い不純物濃度を有する前記高耐圧ＭＯＳトランジスタの高濃度拡散領域を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記工程（ｄ）は、シリコン窒化膜よりなる前記第１のサイドウオールを形成する工程を含み、
前記工程（ｆ）は、シリコン窒化膜よりなる前記第２のサイドウオールを形成する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法に関し、特に高耐圧ＭＯＳトランジスタ及び高駆動ＭＯＳトランジスタを同一半導体基板上に備える半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
高耐圧ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと高駆動ＭＯＳトランジスタとを同一半導体基板上に備える半導体装置において、両方のトランジスタのゲート絶縁膜膜厚が同一のとき、高耐圧ＭＯＳトランジスタはドレインに印加される電圧をより緩和するため、低濃度拡散層であるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域の水平方向の幅（ＬＤＤ長）を高駆動ＭＯＳトランジスタのＬＤＤ長に比べて長く形成する必要がある。一般に、このＬＤＤ長は、ゲート構造の対向する側壁に形成されるサイドウオールの下端部の水平方向の幅（サイドウオール幅）を変えることにより調節される。
【０００３】
例えば特許文献１に開示されている発明の製造方法では、まずゲート構造を形成し、シリコン基板全面に絶縁膜を成膜する。絶縁膜はＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等により等方的に成膜されるようにする。次に、高耐圧ＭＯＳトランジスタが形成される領域を覆うようにレジストマスクを形成する。
【０００４】
そして、シリコン基板全面に成膜された絶縁膜のうち、高駆動ＭＯＳトランジスタを形成する領域に成膜された絶縁膜をエッチングにより一旦除去する。レジストマスクの除去後再度、シリコン基板全面に絶縁膜をＣＶＤ法により成膜する。その結果、高駆動ＭＯＳトランジスタ形成領域の絶縁膜膜厚よりも、高耐圧ＭＯＳトランジスタ形成領域の絶縁膜膜厚の方が厚くなる。
【０００５】
次に、シリコン基板表面まで絶縁膜を異方的にエッチングする。この異方的エッチングはＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）等により、シリコン基板に対して垂直方向に優先的にエッチングが進むようにする。ゲート構造の側壁部分には絶縁膜が厚く成膜されているので、シリコン基板表面までエッチングした後も側壁部分の絶縁膜は残り、この絶縁膜がサイドウオールとなる。
【０００６】
ここで前述したように、高耐圧ＭＯＳトランジスタ形成領域の絶縁膜膜厚は、高駆動ＭＯＳトランジスタ形成領域の絶縁膜膜厚よりも厚く形成されている。従って、高耐圧ＭＯＳトランジスタの方が絶縁膜がより多く残ることになり、その結果、高駆動ＭＯＳトランジスタのサイドウオール幅に比べて高耐圧ＭＯＳトランジスタのサイドウオール幅は長くなる。
【０００７】
以上のようにして、高耐圧ＭＯＳトランジスタと高駆動ＭＯＳトランジスタとのサイドウオール幅の作り分けを行い、ＬＤＤ長の調節をしている。
【０００８】
一方、特許文献２に開示されている発明では、サイドウオール幅は同一ではあるが、ゲート絶縁膜の厚みを変えることで、高耐圧ＭＯＳトランジスタと高駆動ＭＯＳトランジスタの作り分けを行う発明が開示されている。
【０００９】
【特許文献１】特開２００１−９３９８４号公報
【特許文献２】特開平６−２４４３６６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
高耐圧ＭＯＳトランジスタと高駆動ＭＯＳトランジスタとを同一半導体基板上に備える半導体装置において、両方のトランジスタが同一のゲート絶縁膜膜厚を有するとき、従来技術ではＬＤＤ長を調節するために、高耐圧ＭＯＳトランジスタと高駆動ＭＯＳトランジスタとでサイドウオール幅を変える必要があった。
【００１１】
このため、高耐圧ＭＯＳトランジスタ形成領域と高駆動ＭＯＳトランジスタ形成領域とで、サイドウオールとして使われる絶縁膜の膜厚を予め変える工程が必要になる。その結果、製造工程を複雑化し製造コストを増大させていた。
【００１２】
そこで本発明の目的は、高耐圧ＭＯＳトランジスタと高駆動ＭＯＳトランジスタとでサイドウオール幅を同一にする製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明に係る半導体製造装置の製造方法は、高耐圧ＭＯＳトランジスタと高駆動ＭＯＳトランジスタとを同一半導体基板上に有する半導体装置の製造方法であって、（ａ）前記半導体基板上に前記高耐圧ＭＯＳトランジスタの第１のゲート構造と前記高駆動ＭＯＳトランジスタの第２のゲート構造とを形成する工程と、（ｂ）前記第１のゲート構造をマスクとして、前記高耐圧ＭＯＳトランジスタの低濃度拡散層を形成する工程と、（ｃ）前記第２のゲート構造をマスクとして、前記高駆動ＭＯＳトランジスタの低濃度拡散層を形成する工程と、（ｄ）前記工程（ｂ），（ｃ）の後に、前記第１のゲート構造と前記第２のゲート構造のそれぞれの側壁に第１のサイドウオールを同時に形成する工程と、（ｅ）前記第２のゲート構造及び前記第１のサイドウオールをマスクとして、前記高駆動ＭＯＳトランジスタの前記低濃度拡散領域よりも高い不純物濃度を有する前記高駆動ＭＯＳトランジスタの高濃度拡散領域を形成する工程と、（ｆ）前記工程（ｅ）の後に、前記第１のゲート構造と前記第２のゲート構造の側壁の前記第１のサイドウオール上に別のサイドウオールを同時に追加形成することにより、前記第１のサイドウオールと前記別のサイドウオールよりなる第２のサイドウオールを形成する工程と、（ｇ）前記第１のゲート構造及び前記第２のサイドウオールをマスクとして、前記高耐圧ＭＯＳトランジスタの前記低濃度拡散領域よりも高い不純物濃度を有する前記高耐圧ＭＯＳトランジスタの高濃度拡散領域を形成する工程とを備えるものである。
【発明の効果】
【００１４】
請求項１に記載の半導体装置の製造方法によれば、高耐圧ＭＯＳトランジスタの第１のゲート構造と高駆動ＭＯＳトランジスタの第２のゲート構造のそれぞれの側壁に第１のサイドウオールを同時に形成する工程と、前記第２のゲート構造及び前記第１のサイドウオールをマスクとして、前記高駆動ＭＯＳトランジスタの高濃度拡散領域を形成する工程と、前記高駆動ＭＯＳトランジスタの高濃度拡散領域を形成した後に、前記第１のゲート構造と前記第２のゲート構造の側壁の前記第１のサイドウオール上に別のサイドウオールを同時に追加形成することにより、前記第１のサイドウオールと前記別のサイドウオールよりなる第２のサイドウオールを形成する工程と、前記第１のゲート構造及び前記第２のサイドウオールをマスクとして、前記高耐圧ＭＯＳトランジスタの高濃度拡散領域を形成する工程とを備えているので、高耐圧ＭＯＳトランジスタと高駆動ＭＯＳトランジスタの第１及び第２のサイドウオール幅を同一にすることができる。このため、サイドウオール幅を作り分けるための工程を省略でき、製造コストを下げる事ができる。
【発明を実施するための最良の形態】
【００１５】
実施の形態１．
図１から図１１は本実施の形態に係る半導体装置の製造方法を工程順に示した工程断面図である。図中左側は、高耐圧ＭＯＳトランジスタが形成される領域である高耐圧ＭＯＳトランジスタ形成領域に対応する。図中右側は、高駆動ＭＯＳトランジスタが形成される領域である高駆動ＭＯＳトランジスタ形成領域に対応する。
【００１６】
まず、通常のＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）工程等に従って、半導体基板であるシリコン基板１に対し、素子分離領域（図示せず）を形成する。この素子分離領域により高耐圧ＭＯＳトランジスタと高駆動ＭＯＳトランジスタの各素子は電気的に分離される。
【００１７】
次に、シリコン基板１の表面に熱酸化法またはＣＶＤ法により、絶縁膜２を形成する。そして、多結晶シリコン膜等の導電性薄膜３をＣＶＤ法等により絶縁膜２上に成膜する（図１）。次に、フォトリソグラフィー法により、ゲート構造６となる部分を覆うようにレジストマスク（図示せず）を形成する。そして、導電性薄膜３と絶縁膜２をエッチングすることでゲート構造６を形成する。ゲート構造６はゲート絶縁膜４とゲート電極５より構成される。その後アッシング処理によりレジストマスク（図示せず）を除去する（図２）。
【００１８】
次に、高駆動ＭＯＳトランジスタ形成領域にＮ型又はＰ型の低濃度拡散層８を形成する（図３）。まず、フォトリソグラフィー法により、レジストマスク７を形成する。レジストマスク７は、高耐圧ＭＯＳトランジスタ形成領域とＰ型の高駆動ＭＯＳトランジスタが形成される領域を覆うように形成する。そして、例えばＰ（リン）、Ａｓ（砒素）等の不純物イオンをイオン注入法によりシリコン基板１に注入し、Ｎ型の低濃度拡散層８（Ｎ-層）を形成する。
【００１９】
この時、高駆動ＭＯＳトランジスタ形成領域のゲート構造６がマスクとなり、ゲート構造６の下端部に接するように、セルフアラインにＮ型の低濃度拡散層８は形成される（図３）。そして、アッシング処理によりレジストマスク７を除去する。同様にして、高耐圧ＭＯＳトランジスタ形成領域とＮ型の高駆動ＭＯＳトランジスタ形成領域を覆うようにレジストマスク７を形成し、例えばＢ（ボロン）を不純物イオンとして注入することでＰ型の低濃度拡散層８（Ｐ-層）を形成する。
【００２０】
次に、高耐圧ＭＯＳトランジスタ形成領域にＮ型又はＰ型の低濃度拡散層９を形成する（図４）。まず、フォトリソグラフィー法により、レジストマスク１０を形成する。レジストマスク１０は、高駆動ＭＯＳトランジスタ形成領域とＰ型の高耐圧ＭＯＳトランジスタが形成される領域を覆うように形成する。そしてイオン注入により、Ｐ（リン）、Ａｓ（砒素）等の不純物イオンを注入し、Ｎ型の低濃度拡散層９（Ｎ-層）を形成する。
【００２１】
この時、高耐圧ＭＯＳトランジスタ形成領域のゲート構造６がマスクとなり、ゲート構造６の下端部に接するように、セルフアラインにＮ型の低濃度拡散層９は形成される（図４）。そして、アッシング処理によりレジストマスク１０を除去する。同様にして、高駆動ＭＯＳトランジスタ形成領域とＮ型の高耐圧ＭＯＳトランジスタ形成領域を覆うようにレジストマスク１０を形成し、例えばＢ（ボロン）を不純物イオンとして注入することでＰ型の低濃度拡散層９（Ｐ-層）を形成する。  
次に、ＣＶＤ法又はＰＶＤ（Ｐｒａｓｕｍａ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等によりシリコン基板１の全面にシリコン酸化膜１１を成膜する（図５）。そして、シリコン基板１の表面まで異方的にエッチングを行う。この異方的エッチングは、シリコン酸化膜１１を、シリコン基板１に対して垂直方向に優先的にエッチングするようにする。例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）等の方法により行う。
【００２２】
この時、ゲート構造６の側壁に成膜されたシリコン酸化膜１１の厚みは、ゲート構造６の上部やシリコン基板１の表面より厚くなっている。従って、シリコン基板１の表面まで異方的にエッチングを行ったとき、ゲート構造６の側壁部分にシリコン酸化膜が残り、これが高耐圧ＭＯＳトランジスタと高駆動ＭＯＳトランジスタの第１のサイドウオール１２となる（図６）。
【００２３】
次に、高駆動ＭＯＳトランジスタ形成領域にＮ型又はＰ型の高濃度拡散層１３（ソース・ドレイン）を形成する（図７）。まず、フォトリソグラフィー法により、レジストマスク１４を形成する。例えば、レジストマスク１４は高耐圧ＭＯＳトランジスタ形成領域とＰ型の高駆動ＭＯＳトランジスタ形成領域を覆うように形成する。そして、Ｐ（リン）、Ａｓ（砒素）等の不純物イオンをイオン注入法によりシリコン基板１に注入し、Ｎ型の高濃度拡散層１３（Ｎ+層）を形成する。
【００２４】
この時、高駆動ＭＯＳトランジスタ形成領域のゲート構造６及び第１のサイドウオール１２がマスクとなり、第１のサイドウオール１２の下端部に接するように、セルフアラインにＮ+層１３が形成される（図７）。そして、アッシング処理によりレジストマスク１４を除去する。
【００２５】
同様にして、高耐圧ＭＯＳトランジスタ形成領域とＮ型の高駆動ＭＯＳトランジスタ形成領域を覆うようにレジストマスク１４を形成し、例えばＢ（ボロン）を不純物イオンとして注入することでＰ型の高濃度拡散層１３（Ｐ+層）を形成する。こうして、第１のサイドウオール１２のサイドウオール幅と略同じ長さのＬＤＤ長を持つＬＤＤ領域１５が形成される。
【００２６】
次に、ＣＶＤ法又はＰＶＤ法等によりシリコン基板１の全面にシリコン酸化膜１６を成膜する（図８）。そして、シリコン基板１の表面まで異方的にエッチングを行う。第１のサイドウオール１２の側部には他の部分に比べてシリコン酸化膜１６が厚く形成されており、この部分はエッチング後もシリコン酸化膜が残る。この第１のサイドウオール１２に追加された追加酸化膜（別のサイドウオール）１７と第１のサイドウオール１２とで、高耐圧ＭＯＳトランジスタと高駆動ＭＯＳトランジスタの第２のサイドウオール１８を構成する。その結果、第２のサイドウオール１８のサイドウオール幅は、第１のサイドウオール１２のサイドウオール幅よりも長くなる（図９）。
【００２７】
次に、高耐圧ＭＯＳトランジスタ形成領域にＮ型又はＰ型の高濃度拡散層１９（ソース・ドレイン）を形成する（図１０）。まず、フォトリソグラフィー法により、レジストマスク２０を形成する。レジストマスク２０は、高駆動ＭＯＳトランジスタ形成領域とＰ型の高耐圧ＭＯＳトランジスタ形成領域を覆うように形成する。そして、Ｐ（リン）、Ａｓ（砒素）等の不純物イオンをイオン注入によりシリコン基板１に注入し、Ｎ型の高濃度拡散層１９（Ｎ+層）を形成する。
【００２８】
この時、高耐圧ＭＯＳトランジスタ形成領域のゲート構造６と第２のサイドウオール１８がマスクとなり、第２のサイドウオール１８の下端部に接するように、セルフアラインにＮ+層１９が形成される（図１１）。そして、アッシング処理によりレジストマスク２０を除去する。
【００２９】
同様にして、高駆動ＭＯＳトランジスタ形成領域とＮ型の高耐圧ＭＯＳトランジスタ形成領域を覆うようにレジストマスクを形成し、例えばＢ（ボロン）を不純物イオンとして注入することでＰ型の高濃度拡散層１９（Ｐ+層）を形成する。
【００３０】
こうして、ＬＤＤ領域２１を持つ高耐圧ＭＯＳトランジスタが形成される。第２のサイドウオール１８のサイドウオール幅は、第１のサイドウオール１２に比べて追加酸化膜１７の幅だけ長くなっている。従って、ＬＤＤ領域２１のＬＤＤ長は、高駆動ＭＯＳトランジスタのＬＤＤ領域１５のＬＤＤ長よりも長く形成されている（図１１参照）。
【００３１】
その後、通常の半導体装置の製造工程に従って、層間酸化膜を成膜し、コンタクトホールや配線等を形成することで半導体装置を完成させる。
【００３２】
以上説明したように本発明の半導体装置の製造方法によれば、高耐圧ＭＯＳトランジスタと高駆動ＭＯＳトランジスタとで、第１のサイドウオール１２及び第２のサイドウオール１８のサイドウオール幅を同一にすることができる。サイドウオールとなるシリコン酸化膜の膜厚を予め調節する工程を必要としないので、製造工程を簡略化し製造コストを下げることができる。
【００３３】
また、本発明の製造方法によれば、高駆動ＭＯＳトランジスタの低濃度拡散層８及び高濃度拡散層１３と、高耐圧ＭＯＳトランジスタの低濃度拡散層９及び高濃度拡散層１９を別々の工程で形成する。従って、それぞれのトランジスタに適した不純物濃度に調節することができるので、より高性能な半導体装置を作成することができる。
【００３４】
なお、上記実施の形態では、高駆動ＭＯＳトランジスタの低濃度拡散層８を先に形成するようにしたが、高耐圧ＭＯＳトランジスタの低濃度拡散層９を先に形成するようにしてもよい。また、低濃度拡散層あるいは高濃度拡散層において、Ｎ型を先に形成するようにしたが、Ｐ型を先に形成するようにしてもよい。
【００３５】
実施の形態２．
実施の形態１においては、第１のサイドウオール１２及び第２のサイドウオール１８をシリコン酸化膜により形成したが、本実施の形態ではシリコン窒化膜を用いる。その他の製造方法は実施の形態１と同一であり、重複する説明は省略する。
【００３６】
本実施の形態では、実施の形態１と同様に、高耐圧ＭＯＳトランジスタと高駆動ＭＯＳトランジスタとでサイドウオール幅を同一にすることができるので、工程を簡略化し製造コストを下げることができる。
【００３７】
また、半導体装置を完成するには、高耐圧ＭＯＳトランジスタと高駆動ＭＯＳトランジスタを作成後、層間酸化膜を成膜し、ゲート電極と配線とのコンタクトを取るためのコンタクトホールを開口する必要がある。  
ここで、層間酸化膜はシリコン窒化膜に対して高い選択比を持っている。すなわち、層間酸化膜がエッチングされる速度に比べて、シリコン窒化膜のエッチングされる速度は遅い。従って、サイドウオールをシリコン窒化膜で形成したときは、コンタクトホールを開口するためのレジスタマスクの位置とゲート電極の位置とがずれを生じたとしても、そのずれがサイドウオール幅の範囲内であれば、シリコン基板の表面までエッチングが進んでゲート電極とソース・ドレインとがショートするおそれが少なくなる。すなわち、コンタクトホールを開口する際、位置合わせのマージンに余裕を持たせることができる。
【００３８】
また、サイドウオールを形成する工程には、シリコン基板全面に成膜されたシリコン窒化膜を、シリコン基板表面までエッチングする必要がある。この時、シリコン窒化膜だけでなくシリコン基板もエッチングすることで、シリコン基板に対してエッチングによるダメージを与える。シリコン窒化膜はシリコン酸化膜に比べてシリコン基板に対する選択比が高いので、サイドウオールにシリコン窒化膜用いたとき、シリコン基板に与えるエッチングダメージを緩和することができる。
【図面の簡単な説明】
【００３９】
【図１】この発明の実施の形態１に係る半導体装置の製造方法を示す工程断面図である。
【図２】この発明の実施の形態１に係る半導体装置の製造方法を示す工程断面図である。
【図３】この発明の実施の形態１に係る半導体装置の製造方法を示す工程断面図である。
【図４】この発明の実施の形態１に係る半導体装置の製造方法を示す工程断面図である。
【図５】この発明の実施の形態１に係る半導体装置の製造方法を示す工程断面図である。
【図６】この発明の実施の形態１に係る半導体装置の製造方法を示す工程断面図である。
【図７】この発明の実施の形態１に係る半導体装置の製造方法を示す工程断面図である。
【図８】この発明の実施の形態１に係る半導体装置の製造方法を示す工程断面図である。
【図９】この発明の実施の形態１に係る半導体装置の製造方法を示す工程断面図である。
【図１０】この発明の実施の形態１に係る半導体装置の製造方法を示す工程断面図である。
【図１１】この発明の実施の形態１に係る半導体装置の製造方法を示す工程断面図である。
【符号の説明】
【００４０】
１  シリコン基板、４  ゲート絶縁膜、５  ゲート電極、１２  第１のサイドウオール、１３，１９  高濃度拡散層、１５，２１  ＬＤＤ領域、１７  追加酸化膜、１８  第２のサイドウオール。
【図１】
2005101064.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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