(57)【要約】【課題】高速、かつ、半導体システムのチップ面積の増大を抑制することを目的とする。【解決手段】本発明の半導体装置は、通常モードでは使用されず、装置のテストを容易にするためのテストモードで使用されるテスト手段１３ａ〜１３ｄと、通常モードで信号線として使用される信号配線１１と、信号配線１１の近傍に絶縁膜を挟んで配置され、少なくともその一部が信号配線１１とほぼ平行に形成され、通常モードでは信号線としては使用されないテスト用配線１２ａ、１２ｂと、テストモードでテスト用配線１２ａ、１２ｂが信号線として使用される場合には導通状態となる第１のスイッチ素子１４ａ〜１４ｄと、テストモードでテスト用配線１２ａ、１２ｂが信号線として使用される場合には非導通状態となる第２のスイッチ素子１６ａ、１６ｂとを有する。【選択図】  図１
2005012052.tif 000002
【特許請求の範囲】
【請求項１】
信号線として使用される少なくとも１つの信号配線と、
前記信号配線の近傍に絶縁膜を挟んで配置され、少なくともその一部が前記信号配線とほぼ平行に形成されるテスト用配線と、
前記テスト用配線と接続され、所定の電源電位に設定されている電源配線と、
前記テスト用配線と接続されるテスト手段と、
テストモード時に前記テスト手段と前記テスト用配線とを接続する第１の接続手段と、
通常モード時に前記テスト用配線と前記電源配線とを接続し、前記第１の接続手段を非導通として前記テスト用配線をシールド配線とする第２の接続手段と
を有することを特徴とする半導体装置。
【請求項２】
前記テスト用配線は、前記信号配線に対して複数が配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電源配線は、前記信号配線に対して複数が配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記テスト手段は、前記テスト用配線の両端に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記テスト手段は、前記テスト用配線の一端に接続され、他端はテスト用端子が接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記テスト用配線は、前記信号配線を挟んで対向する位置にそれぞれ配置されていることを特徴とする請求項２に記載の半導体装置。
【請求項７】
前記第１の接続手段は、前記テスト手段と前記テスト用配線との間に設けられた第１のスイッチ素子によって構成され、
前記第２の接続手段は、前記テスト用配線と前記電源配線との間に設けられた第２のスイッチ素子によって構成され、
前記第１のスイッチ素子のゲートには制御信号が印加され、前記第２のスイッチ素子のゲートには前記制御信号の反転信号が印加されることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記テスト用配線は、前記信号配線と同じ配線層に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記テスト用配線は、前記信号線と異なる配線層に形成されていることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、テスト回路を有する半導体装置に関する。特に、高速で多機能な半導体システムを１チップに搭載したＳＯＣ（システムオンチップ）などに適用される半導体装置に関する。
【０００２】
【従来の技術】
複雑な機能を有する従来の半導体装置では、開発時の設計ミスなどに起因する回路バグを検出するために、開発テストとして動作テスト、機能テストなどが行われる。また、ユーザに対してその半導体装置の動作を保証するために、市場への出荷前に動作テスト、機能テストの他に信頼性テストなどが出荷前テストとして行われる。
【０００３】
特に、近年は、半導体プロセスの急速な微細化に伴って、数十メガゲートにおよぶシステム全体を１チップに搭載したＳＯＣ（システムオンチップ）が登場し、テスト技術はますます重要になっている。
【０００４】
このような大規模ＳＯＣに対して、テスト時間の短縮、テスター設備の効率化などを目的としてさまざまなテスト回路が半導体装置内に搭載され、高機能で信頼性の高い半導体装置の開発テスト、出荷前テストが効率よく行われている。
【０００５】
しかしながら、システムの複雑化、大規模化にしたがって必要となるテスト回路の規模も飛躍的に増大し、特に、テスト専用配線の増加が著しく、配線全体に占める割合が数パーセントに達するものも珍しくない。
【０００６】
このため、テスト回路の配線数を減らす目的で、テスト用のコマンドデータをパラレル−シリアル変換して、シリアルデータとしてテスト回路に供給する方法が提案されている（特許文献１を参照。）。しかし、この方法では、コマンドデータやアドレスなど、パラレル−シリアル変換可能な特定の配線を減少させることはできるが、テスト専用配線の大半を占める回路間信号配線を減らすことはできない。
【０００７】
ところで、近年のシステム高速化の要求により、半導体装置内の信号配線を伝搬する信号周波数は、いわゆるクリティカルパスと呼ばれる高速信号線では、ＧＨｚを越えることも多い。
【０００８】
一方で、半導体プロセスの微細化に伴って、信号配線幅が細くなりその配線間隔も狭くなる傾向にある。このため、半導体装置の設計時に信号配線間のクロストークを考慮し、必要な信号配線にはシールド配線を付随させるなどの対策を施さなければならなくなっている。
【０００９】
このようなシールド配線は、上述したテスト回路の専用配線と同様に、配線全体に占める割合が数パーセントに達するものもあり、これらによるチップ面積の増加が無視できないものとなってきている。
【００１０】
【特許文献１】
特開２００２−９３１９７号公報
【００１１】
【発明が解決しようとする課題】
上述のごとく、従来の半導体装置は、システムの複雑化、大規模化、高速化に伴い、その動作保証、信頼性確保のために必要なテスト回路およびシールド配線の飛躍的な増加によるチップ面積の増大が無視できないという問題があった。
【００１２】
本発明は、上記問題点を解決するためになされたもので、高機能で高速、かつ、高い信頼性を持つシステムであるにもかかわらず、そのチップ面積の増大を抑制した半導体装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置は、信号線として使用される少なくとも１つの信号配線と、前記信号配線の近傍に絶縁膜を挟んで配置され、少なくともその一部が前記信号配線とほぼ平行に形成される第１および第２のテスト用配線と、前記第１および第２のテスト用配線と接続され、所定の電源電位に設定されている電源配線と、前記第１および第２のテスト用配線と接続される第１および第２のテスト手段と、テストモード時に前記第１および第２のテスト手段と前記第１および第２のテスト用配線とを接続する第１の接続手段と、前記通常モード時に前記第１の接続手段を非導通として前記第１および第２のテスト用配線をシールド配線とし、前記信号配線と前記電源配線とを接続する第２の接続手段とを有することを特徴とする。
【００１４】
本発明によれば、開発テストや出荷前テストに使用されるテスト用配線を通常動作時ではクリティカルパスとなる信号配線のシールド配線として使用することができ、高機能で高速、かつ、高い信頼性を持つ半導体システムであるにもかかわらず、そのチップ面積の増加を抑制した半導体装置を実現することができる。
【００１５】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態（以下、実施形態という。）を説明する。
【００１６】
（第１の実施形態）
図１は本発明の第１の実施形態に係わる半導体装置における配線レイアウトを示すイメージ図である。ここでは、主に、シールドすべき信号配線１１、シールド配線を兼用するテスト用配線１２ａ、１２ｂとその制御にかかわる部分を示した。
【００１７】
本発明の第１の実施形態に係わる半導体装置は、シールドすべき信号配線１１、テスト用の信号線とシールド配線を兼用するテスト用配線１２ａ、１２ｂ、テストモードで使用されるテスト回路１３ａ〜１３ｄ、テスト用配線１２ａ、１２ｂとテスト回路１３ａ〜１３ｄを接続するスイッチ素子１４ａ〜１４ｄ、基準電位（Ｖｓｓ）を供給する電源配線１５ａ、１５ｂ、およびテスト用配線１２ａ、１２ｂと電源配線１５ａ、１５ｂを接続するスイッチ素子１６ａ、１６ｂを持っている。
【００１８】
信号配線１１とテスト用配線１２ａ、１２ｂは絶縁膜を介して隣接して配置され、テスト用配線１２ａ、１２ｂは信号配線１１を挟んでその両側にほぼ平行に配置されている。
【００１９】
スイッチ素子１４ａ〜１４ｄおよびスイッチ素子１６ａ、１６ｂは、例えばｎ型ＭＯＳ−ＦＥＴ（以下、ｎＭＯＳという。）で構成され、スイッチ素子１４ａ〜１４ｄのゲート電極にはテストモードを示す制御信号ＴＥＳＴが図示しない端子等から入力され、スイッチ素子１６ａ、１６ｂのゲート電極には通常モードを示す制御信号／ＴＥＳＴ（なお、“／”は制御信号ＴＥＳＴの反転信号であることを意味する。）が入力されている。
【００２０】
スイッチ素子１４ａのドレイン電極にはテスト用配線１２ａの一端が接続され、そのソース電極にはテスト回路１３ａが接続されている。
【００２１】
スイッチ素子１４ｂのドレイン電極にはテスト用配線１２ｂの一端が接続され、そのソース電極にはテスト回路１３ｂが接続されている。
【００２２】
スイッチ素子１４ｃのドレイン電極にはテスト用配線１２ａの他端が接続され、そのソース電極にはテスト回路１３ｃが接続されている。
【００２３】
スイッチ素子１４ｄのドレイン電極にはテスト用配線１２ｂの他端が接続され、そのソース電極にはテスト回路１３ｄが接続されている。
【００２４】
スイッチ素子１６ａのドレイン電極にはテスト用配線１２ａが接続され、そのソース電極には電源配線１５ａが接続されている。
【００２５】
スイッチ素子１６ｂのドレイン電極にはテスト用配線１２ｂが接続され、そのソース電極には電源配線１５ｂが接続されている。
【００２６】
信号配線１１は、通常モードでは、高速な信号を伝達するために使用されるいわゆるクリティカルパスであり、隣接する配線間でのクロストークを軽減するためにシールド配線を必要とする。ここでいう通常モードとは、一般ユーザが半導体装置の機能を利用する目的で使用する動作モードであり、一般ユーザに公開されている仕様のコマンドの入力によって設定される動作モードを意味する。
【００２７】
テスト用配線１２ａ、１２ｂは、信号配線１１と同じ配線層に形成され、テストモードではテスト回路１３ａ〜１３ｄ間の信号を伝達のための信号線として使用される。また、テスト用配線１２ａ、１２ｂは、通常モードでは信号線としては使用されず、基準電位（Ｖｓｓ）に固定されたシールド線として使用される。
【００２８】
ここでいうテストモードとは、半導体装置の動作状態が上述の通常モードとは異なり、通常モードと排他的な関係にある動作モードを意味し、一般ユーザに公開されている仕様のテストモードは含まない。即ち、このテストモードは、開発時の開発テストとしての動作テスト、機能テスト、および又は市場への出荷前に行われる出荷前テストとしての動作テスト、機能テスト、信頼性テストなどで使用されるものである。
【００２９】
スイッチ素子１４ａ〜１４ｄのゲート電極に入力される制御信号ＴＥＳＴは、テストモードの時に“Ｈ”、通常モードの時に“Ｌ”となる信号で、その“Ｈ”レベルはスイッチ素子１４ａ〜１４ｄのしきい値分だけ高いブートレベルに昇圧されている。これは、テストモードでテスト用配線１２ａ、１２ｂを信号線として使用する場合に、そこを伝搬する信号の“Ｈ”レベルがいわゆるしきい値落ちしないようにするためである。
【００３０】
スイッチ素子１６ａ、１６ｂのゲート電極に入力される制御信号／ＴＥＳＴは、テストモードの時に“Ｌ”、通常モードの時に“Ｈ”となる。また、上述のＴＥＳＴと同様に、その“Ｈ”レベルはブートレベルに昇圧されている。
【００３１】
テスト回路１３ａ〜１３ｄは、テストモードで使用されるロジック回路であり、半導体装置内の必要な場所に分散して複数が配置されている。また、テスト回路１３ａ〜１３ｄは通常モードでは使用されず、その動作は停止されている。
【００３２】
次に、上述した構成を持つ半導体装置の動作について説明する。
【００３３】
まず、開発テストや出荷前テストのテストモードでは、制御信号ＴＥＳＴを“Ｈ”にしてスイッチ素子１４ａ〜１４ｄを導通状態にし、制御信号／ＴＥＳＴを“Ｌ”にしてスイッチ素子１６ａ、１６ｂを非導通状態にし、テスト用配線１２ａをテスト回路１３ａおよび１３ｃの間の信号線として設定し、テスト用配線１２ｂをテスト回路１３ｂおよび１３ｄの間の信号線として設定する。
【００３４】
この場合、信号配線１１はシールドされていないので、信号配線１１を高速信号線として使用することはできず、したがって、信号配線１１を高速信号線として使用するような高速動作テストは行えない。しかし、テストモードで実行されるテスト全体に占める高速動作テストの比率は少なく、さらに、高速動作テストで使用されるテスト回路１３ａ〜１３ｄ、およびそれらの間の配線数はテスト回路１３ａ〜１３ｄ全体の回路間配線数からみればごくわずかであるので、設計時にテスト用配線１２ａ、１２ｂと信号配線１１の組合せを配慮すれば問題とはならない。
【００３５】
すなわち、高速動作テストで使用されるテスト回路１３ａ〜１３ｄの回路間信号をテスト用配線１２ａ、１２ｂには割り当てず、別のテスト専用配線に割当てる。そして、高速動作テストを行う場合は、制御信号ＴＥＳＴを“Ｌ”に、制御信号／ＴＥＳＴを“Ｈ”に設定して、テスト用配線１２ａ、１２ｂを一時的にテストモード時の信号線からシールド配線に切り換えて使用する。
【００３６】
信号配線１１とテスト用配線１２ａ、１２ｂの間隔は、シールド専用の配線をレイアウトする場合と同様に、信号配線１１の許容されるクロストーク量のシミュレーションにより決定されている。
【００３７】
また、通常モードでは、制御信号ＴＥＳＴを“Ｌ”に設定してスイッチ素子１４ａ〜１４ｄを非導通状態にし、制御信号／ＴＥＳＴを“Ｈ”に設定してスイッチ素子１６ａ、１６ｂを導通状態にすることにより、テスト用配線１２ａ、１２ｂをテストモード時の信号線から信号配線１１のシールド配線に切り換えて使用する。
【００３８】
上記第１の実施形態によれば、開発テストや出荷前テストに使用されるテスト用配線１２ａ、１２ｂを通常モードではクリティカルパスとなる信号配線１１のシールド配線として使用することができるので、チップ全体でのシールド配線数を大幅に減らすことができ、高機能で高速、かつ、高い信頼性を持つ半導体システムであるにもかかわらず、そのチップ面積の増加を抑制することができる。
【００３９】
上述の第１の実施形態では、制御信号ＴＥＳＴおよび制御信号／ＴＥＳＴは、スイッチ素子１４ａ〜１４ｄおよびスイッチ素子１６ａ、１６ｂのしきい値を考慮してブートレベルに昇圧するとしたが、本発明はこれに限られるものではなく、“Ｈ”レベルが電源電圧（Ｖｄｄ）でもよい。これは、一般に、テスト回路１３ａ〜１３ｄで使用される信号は低速であり、テスト用配線１２ａ、１２ｂの“Ｈ”レベルがしきい値落ちしても回路動作にほとんど支障がないためである。
【００４０】
また、テスト用配線１２ａ、１２ｂは信号配線１１の両側に平行に配置するとしたが、本発明はこれに限られるものではない。例えば、クロストーク量のシミュレーションで効果が確認できれば、信号配線１１の片側だけに配置してもよいし、信号配線１１の一部だけに配置してもよい。
【００４１】
さらに、テスト回路１３ａ〜１３ｄは分散して配置されるとしたが、本発明はこれに限られるものではなく、テスト用配線１２ａ、１２ｂは同じ回路の異なる信号端子間の配線でもよい。
【００４２】
さらに、電源配線１５ａ、１５ｂはＶｓｓで、図１では、テスト用配線１２ａ、１２ｂごとに分けて示されているが、本発明はこれに限られるものではなく、Ｖｄｄでもよいし、同じ電源配線１５ａまたは１５ｂに両方のテスト用配線１２ａ、１２ｂを電気的に接続してもよい。
【００４３】
さらに、上述の第１の実施形態では、テスト用配線１２ａ、１２ｂは、テスト回路１３ａ〜１３ｄ間の信号線であるとしたが、本発明はこれに限られるものではない。例えば、図２に示したように、テスト用パッド１７ａ、１７ｂとテスト回路１３ａ、１３ｂの信号端子を結ぶ入出力配線に適用することもできる。
【００４４】
この場合、テスト用パッド１７ａ、１７ｂとテスト用配線１２ａ、１２ｂを接続するスイッチ素子１８ａ、１８ｂはなくてもよい。
【００４５】
（第２の実施形態）
図３は、本発明の第２の実施形態に係わる半導体装置における配線レイアウトを示すイメージ図である。ここでは、主に、シールドすべき信号配線４１、テスト用の信号線とシールド配線を兼用するテスト用配線４２ａ、４２ｂとその制御にかかわる部分を示した。
【００４６】
本発明の第２の実施形態に係わる半導体装置は、シールドすべき信号配線４１、テスト用の信号線とシールド配線を兼用するテスト用配線４２ａ、４２ｂ、テストモードで使用されるテスト回路４３ａ〜４３ｄ、テスト用配線４２ａ、４２ｂとテスト回路４３ａ〜４３ｄを接続するスイッチ素子４４ａ〜４４ｄ、基準電位（Ｖｓｓ）を供給する電源配線４５、テスト用配線４２ｂと電源配線４５を接続するスイッチ素子４６、およびテスト用配線４２ａ、４２ｂの間を接続するスイッチ素子４７を持っている。
【００４７】
信号配線４１とテスト用配線４２ａ、４２ｂは、第１の実施形態と同様に、ほぼ平行に配置されている。
【００４８】
また、スイッチ素子４４ａ〜４４ｄおよびスイッチ素子４６は、例えばｎＭＯＳであり、第１の実施形態とほぼ同様にテスト用配線４２ａ、４２ｂに接続されている。
【００４９】
第１の実施形態と異なるのは、テスト用配線４２ａはスイッチ素子を介して直接基準電位（Ｖｓｓ）には接続されず、替わりにテスト用配線４２ｂとの間にスイッチ素子４７が設けられていることである。すなわち、スイッチ素子４７のゲート電極には通常モードを示す制御信号／ＴＥＳＴが入力され、ドレイン電極にはテスト用配線４２ａが接続され、そのソース電極にはテスト用配線４２ｂが接続されている。
【００５０】
信号配線４１、テスト用配線４２ａ、４２ｂ、スイッチ素子４４ａ〜４４ｄ、スイッチ素子４６、テスト回路４３ａ〜４３ｄ、および電源配線４５のそれぞれの機能、動作は第１の実施形態と同様なので説明を省略する。また、制御信号ＴＥＳＴおよび／ＴＥＳＴの電圧レベル、制御ロジックも第１の実施形態と同様である。
【００５１】
さらに、スイッチ素子４７のゲート電極に入力される制御信号／ＴＥＳＴの働きも第１の実施形態と同様である。
【００５２】
次に、上述した構成を持つ半導体装置の動作について説明する。
【００５３】
まず、開発テストや出荷前テストのテストモードでは、制御信号ＴＥＳＴを“Ｈ”に設定してスイッチ素子４４ａ〜４４ｄを導通状態にし、制御信号／ＴＥＳＴを“Ｌ”に設定してスイッチ素子４６およびスイッチ素子４７を非導通状態にし、第１の実施形態と同様に、テスト用配線４２ａ、４２ｂをテスト回路４３ａ〜４３ｄ間の信号線として設定する。
【００５４】
また、高速動作テストを行う場合に、制御信号ＴＥＳＴおよび／ＴＥＳＴを一時的に反転させて、テスト用配線４２ａ、４２ｂをテストモード時の信号線から信号配線４１のシールド配線に切り換えて使用することも、第１の実施形態と同様である。
【００５５】
さらに、信号配線４１とテスト用配線４２ａ、４２ｂの間隔も、第１の実施形態と同様に、シミュレーションにより決定されている。
【００５６】
更にまた、通常モードでは、制御信号ＴＥＳＴを“Ｌ”に設定してスイッチ素子１４ａ〜１４ｄを非導通状態にし、制御信号／ＴＥＳＴを“Ｈ”に設定してスイッチ素子１６ａ、１６ｂを導通状態にすることにより、テスト用配線１２ａ、１２ｂをテストモード時の信号線から信号配線１１のシールド配線に切り換えて使用する。
【００５７】
上記第２の実施形態によれば、第１の実施形態と同様に、シールド配線数を大幅に減らすことができるので、そのチップ面積の増加を抑制することができる。
【００５８】
上述の第２の実施形態では、第１の実施形態と同様に、制御信号ＴＥＳＴおよび制御信号／ＴＥＳＴはブートレベルに昇圧するとしたが、本発明はこれに限られるものではない。
【００５９】
また、テスト用配線４２ａ、４２ｂは信号配線４１の両側に平行に配置するとしたが、第１の実施形態と同様に、本発明はこれに限られるものではない。
【００６０】
さらに、第１の実施形態と同様に、テスト用配線４２ａ、４２ｂは同じ回路の異なる信号端子間の配線でもよい。
【００６１】
さらに、電源配線４５はＶｓｓであるとしたが、第１の実施形態と同様に、Ｖｄｄでもよい。
【００６２】
さらに、第１の実施形態と同様に、第２の実施形態をテスト回路４３ａ〜４３ｄの入出力配線などに適用することもできる。
【００６３】
（第３の実施形態）
図４は、本発明の第３の実施形態に係わる半導体装置における配線レイアウトを示すイメージ図である。ここでは、主に、シールドすべき信号配線６１、テスト用の信号線とシールド配線を兼用するテスト用配線６２ａ、６２ｂとその制御にかかわる部分を示した。また、複数の配線層を示すため、図１とは異なり、信号配線６１、テスト用配線６２ａ、６２ｂの途中までを斜視図のイメージで示した。ただし、配線層の最上層に形成されている基準電位（Ｖｓｓ）を有する電源配線は省略している。
【００６４】
本発明の第３の実施形態に係わる半導体装置は、シールドすべき信号配線６１、テスト用の信号線とシールド配線を兼用するテスト用配線６２ａ、６２ｂ、テストモードで使用されるテスト回路６３ａ、６３ｂ、テスト用配線６２ａ、６２ｂとテスト回路６３ａ、６３ｂを接続するスイッチ素子６４ａ、６４ｂ、およびテスト用配線６２ａ、６２ｂと図示しない電源配線の基準電位（Ｖｓｓ）を接続するスイッチ素子６６ａ、６６ｂを持っている。
【００６５】
信号配線６１とテスト用配線６２ａ、６２ｂは絶縁膜を介して上下方向に隣接して配置され、テスト用配線６２ａ、６２ｂは信号配線６１を挟んでその上下にほぼ平行に配置されている。また、信号配線６１、テスト用配線６２ａ、６２ｂはそれぞれ異なる配線層に形成されている。
【００６６】
スイッチ素子６４ａ、６４ｂおよびスイッチ素子６６ａ、６６ｂは、例えばｎＭＯＳであり、第１の実施形態とほぼ同様にテスト用配線６２ａ、６２ｂに接続されている。
【００６７】
第１の実施形態と異なるのは、接続されるテスト用配線６２ａ、６２ｂが、信号配線６１の上下に配置され、異なる配線層に形成されている点である。
【００６８】
信号配線６１、テスト用配線６２ａ、６２ｂ、スイッチ素子６４ａ、６４ｂ、スイッチ素子６６ａ、６６ｂ、およびテスト回路６３ａ、６３ｂのそれぞれの機能、動作は第１の実施形態と同様なので説明を省略する。また、制御信号ＴＥＳＴおよび／ＴＥＳＴの電圧レベル、制御ロジックも第１の実施形態と同様である。
【００６９】
さらに、上述した構成を持つ半導体装置の動作は、第１の実施形態と同様なので、説明は省略する。
【００７０】
上記第３の実施形態によれば、第１の実施形態と同様な効果が期待できるばかりでなく、信号配線６１の上下方向に高いシールド効果を発揮できるので、そのチップ面積の増加を抑制しながら、より高速で、より高い信頼性を持つ半導体システムを実現することができる。
【００７１】
上述の第３の実施形態では、第１の実施形態と同様に、制御信号ＴＥＳＴおよび制御信号／ＴＥＳＴはブートレベルに昇圧するとしたが、本発明はこれに限られるものではない。
【００７２】
また、テスト用配線６２ａ、６２ｂは信号配線６１の上下に平行に配置するとしたが、第１の実施形態と同様に、本発明はこれに限られるものではない。
【００７３】
さらに、第１の実施形態と同様に、テスト用配線６２ａ、６２ｂは同じ回路の異なる信号端子間の配線でもよい。
【００７４】
さらに、電源配線はＶｓｓであるとしたが、第１の実施形態と同様に、Ｖｄｄでもよい。
【００７５】
さらに、第１の実施形態と同様に、第３の実施形態をテスト回路６３ａ、６３ｂの入出力配線などに適用することもできる。
【００７６】
さらに、第２の実施形態と同様に、スイッチ素子を介してテスト用配線６２ａ、６２ｂを接続することもできる。
【００７７】
上述の第１〜３の実施形態では、スイッチ素子は、ｎＭＯＳであるとしたが、本発明はこれに限られるものではなく、例えば、ｎＭＯＳとｐ型ＭＯＳ−ＦＥＴ（以下、ｐＭＯＳという。）のドレイン電極およびソース電極をそれぞれ接続し、ｎＭＯＳのゲート電極に制御信号ＴＥＳＴを入力し、ｐＭＯＳのゲート電極に制御信号／ＴＥＳＴを入力する構成とすることもできる。
【００７８】
また、同様に、スイッチ素子もｎＭＯＳに限られるものではなく、例えば、ｐＭＯＳを使用して、電源電位を供給するＶｄｄに接続することもできる。この場合、ゲート電極に入力される制御信号／ＴＥＳＴを反転させることは言うまでもない。
【００７９】
さらに、同様に、スイッチ素子もｎＭＯＳに限られるものではない。
【００８０】
さらに、上述の第１〜３の実施形態では、高速動作テストは、テスト用配線を一時的にシールド配線に設定して行うとしたが、本発明はこれに限られるものではない。テストモードでは、通常モードとは異なり、実行するテストの種類によって動作するテスト回路やそこで使用される信号が設計段階で特定できるので、例えば、高速動作テストの種類に応じて、シールドが必要な信号配線に対応したテスト用配線だけをシールド配線に設定するように設計することもできる。
【００８１】
【発明の効果】
以上説明したように本発明によれば、開発テストや出荷前テストに使用されるテスト用配線１２ａ、１２ｂを通常モードではクリティカルパスとなる信号配線のシールド配線として使用することができ、高機能で高速、かつ、高い信頼性を持つ半導体システムであるにもかかわらず、そのチップ面積の増加を抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる半導体装置における配線レイアウトを示すイメージ図。
【図２】本発明の第１の実施形態に係わる半導体装置における別の配線レイアウトを示すイメージ図。
【図３】本発明の第２の実施形態に係わる半導体装置における配線レイアウトを示すイメージ図。
【図４】本発明の第３の実施形態に係わる半導体装置における配線レイアウトを示すイメージ図。
【符号の説明】
１１、４１、６１  信号配線
１２ａ、１２ｂ、４２ａ、４２ｂ、６２ａ、６２ｂ  テスト用配線
１３ａ〜１３ｄ、４３ａ〜４３ｄ、６３ａ、６３ｂ  テスト回路
１４ａ〜１４ｄ、１６ａ、１６ｂ、１８ａ、１８ｂ、４４ａ〜４４ｄ、４６、４７、６４ａ、６４ｂ、６６ａ、６６ｂ  スイッチ素子
１５ａ、１５ｂ、４５  電源配線
１７ａ、１７ｂ  テスト用パッド
【図１】
2005012052.tif 000003
【図２】
2005012052.tif 000004
【図３】
2005012052.tif 000005
【図４】
2005012052.tif 000006