(57)【要約】【課題】チャンネル領域を素子分離膜の上部に突出された活性領域の側壁に形成し、ランディングプラグとのコンタクトを突出した活性領域の長軸方向の側壁まで拡張してショートチャンネル効果を改善し、コンタクト抵抗を減少させることができる半導体素子のトランジスタおよびその形成方法を提供する。【解決手段】素子分離酸化膜を食刻して突出されたシリコンフィンを形成し、傾斜イオン注入でシリコンフィンの側壁にチャンネル領域を形成したあと上部が平坦化したゲート電極とソース／ドレイン領域を形成する。【選択図】図２５
2005136376.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）パッド酸化膜とパッド窒化膜の積層構造を有する半導体基板をパターニングしてＩ型活性領域を定義するトレンチ型素子分離膜を形成する段階、
（ｂ）前記素子分離膜を所定の厚さに食刻して前記素子分離膜の上部に突出されるシリコンフィンを形成する段階、
（ｃ）前記シリコンフィンの側壁に不純物を傾斜イオン注入してチャンネル領域を形成する段階、
（ｄ）前記シリコンフィンの側壁にゲート酸化膜を形成する段階、
（ｅ）全体表面の上部に平坦化したゲート電極用導電層を形成する段階、
（ｆ）前記ゲート電極用導電層および前記パッド窒化膜をパターニングしてゲート電極を形成する段階、
（ｇ）ランディングプラグコンタクトホールを備えた下部絶縁層を形成する段階、
（ｈ）イオン注入工程を行って前記ランディングプラグコンタクトホールの底部に不純物注入領域を形成する段階、
（ｉ）前記ランディングプラグコンタクトホールを介して露出したパッド酸化膜を食刻してシリコンフィンを露出させる段階、および
（ｊ）前記ランディングプラグコンタクトホールを埋め込むランディングプラグを形成する段階
を含むことを特徴とする半導体素子のトランジスタ形成方法。
【請求項２】
前記（ａ）段階は、
半導体基板上にパッド酸化膜とパッド窒化膜の積層構造を形成する段階、
隣接するゲート電極として予定された領域と所定距離離隔された活性領域を定義する露光マスクを用いた露光および現像工程を行い、Ｉ型活性領域を定義するフォトレジストパターンを形成する段階、
前記フォトレジストパターンを食刻マスクとして前記半導体基板を食刻し、トレンチを形成する段階、および
前記素子分離用トレンチを埋め込む前記トレンチ型素子分離膜を形成する段階
を含むことを特徴とする請求項１に記載の半導体素子のトランジスタ形成方法。
【請求項３】
前記（ａ）段階は、
半導体基板上にパッド酸化膜とパッド窒化膜の積層構造を形成する段階、
前記パッド窒化膜の上部にＣＶＤ酸化膜を形成する段階、
素子分離マスクを用いた写真食刻工程で前記ＣＶＤ酸化膜を食刻し、ＣＶＤ酸化膜パターンを形成する段階、
前記ＣＶＤ酸化膜パターンの表面を湿式食刻する段階、
前記表面が湿式食刻されたＣＶＤ酸化膜パターンをマスクとして前記パッド窒化膜、パッド酸化膜および半導体基板を食刻して所定深さのトレンチを形成する段階、および
前記トレンチを埋め込むトレンチ型素子分離膜を形成する段階
を含むことを特徴とする請求項１に記載の半導体素子のトランジスタ形成方法。
【請求項４】
前記（ａ）段階は、
半導体基板上にパッド酸化膜とパッド窒化膜の積層構造を形成する段階、
素子分離マスクを用いた写真食刻工程で前記パッド窒化膜を食刻し、パッド窒化膜パターンを形成する段階、
前記パッド窒化膜パターンの表面を湿式食刻する段階、
前記表面が湿式食刻されたパッド窒化膜パターンをマスクとして前記パッド酸化膜および半導体基板を食刻して所定深さのトレンチを形成する段階、および
前記トレンチを埋め込む前記トレンチ型素子分離膜を形成する段階、
を含むことを特徴とする請求項１に記載の半導体素子のトランジスタ形成方法。
【請求項５】
前記トレンチを形成した後、トレンチの表面に熱酸化膜およびライナー窒化膜を形成する段階をさらに含むことを特徴とする請求項２〜４の何れかに記載の半導体素子のトランジスタ形成方法。
【請求項６】
前記傾斜イオン注入工程は１０Ｅ１６〜１０Ｅ１９／ｃｍ3のドーピング濃度で行うことを特徴とする請求項１に記載の半導体素子のトランジスタ形成方法。
【請求項７】
前記ゲート酸化膜の厚さは５０〜１００Åであることを特徴とする請求項１に記載の半導体素子のトランジスタ形成方法。
【請求項８】
前記（ｈ）段階は、前記ランディングプラグコンタクトホールの底部にＬＤＤ用不純物を注入してＬＤＤ領域を形成する段階、およびハロー不純物をイオン注入してハロー不純物領域を形成する段階を含むことを特徴とする請求項１に記載の半導体素子のトランジスタ形成方法。
【請求項９】
前記（ｊ）段階は、前記ランディングプラグに含まれた不純物を前記シリコンフィンで不純物を拡散させ、ソース／ドレイン領域を形成する段階をさらに含むことを特徴とする請求項１に記載の半導体素子のトランジスタ形成方法。
【請求項１０】
前記ゲート電極は、その上部に平坦化した障壁金属層、金属層、ハードマスク窒化膜およびハードマスク酸化膜の積層構造をさらに含むことを特徴とする請求項１に記載の半導体素子のトランジスタ形成方法。
【請求項１１】
前記（ｇ）段階は、
全体表面の上部にスペーサ用窒化膜を形成する段階、
前記スペーサ用窒化膜の上部に平坦化した絶縁層を形成する段階、および
ＳＡＣ方法で全面食刻工程を行って窒化膜スペーサおよびランディングプラグコンタクトホールを備えた下部絶縁層を形成する段階
を含むことを特徴とする請求項１に記載の半導体素子のトランジスタ形成方法。
【請求項１２】
前記全面食刻工程は、前記パッド酸化膜およびゲート酸化膜の上部の窒化膜を全て除去する過度食刻工程であることを特徴とする請求項１１に記載の半導体素子のトランジスタ形成方法。
【請求項１３】
前記パッド酸化膜の厚さは５０〜２００Åであることを特徴とする請求項１に記載の半導体素子のトランジスタ形成方法。
【請求項１４】
前記パッド窒化膜の厚さは１００〜４００Åであることを特徴とする請求項１に記載の半導体素子のトランジスタ形成方法。
【請求項１５】
トレンチ型素子分離膜により定義され、前記トレンチ型素子分離膜の上部に突出されるシリコンフィンを含むＩ型活性領域、
前記シリコンフィンの側壁に備えられたゲート酸化膜、
前記Ｉ型活性領域と垂直の方向に延びられ、その上部が平坦なゲート電極、
前記シリコンフィンの上部面とゲート電極の下部面との界面に備えられたパッド絶縁膜、
前記ゲート電極の間のシリコンフィンおよび前記シリコンフィンの端部の側壁に備えられたソース／ドレイン領域、および
前記ゲート電極の下部のシリコンフィンの側壁に備えられるチャンネル領域
を含むことを特徴とする半導体素子のトランジスタ。
【請求項１６】
前記トレンチ型素子分離膜と前記Ｉ型活性領域との界面に熱酸化膜およびライナー窒化膜をさらに有することを特徴とする請求項１５に記載の半導体素子のトランジスタ。
【請求項１７】
前記パッド絶縁膜は、パッド酸化膜とパッド窒化膜の積層構造を有することを特徴とする請求項１５に記載の半導体素子のトランジスタ。
【請求項１８】
前記パッド酸化膜およびパッド窒化膜の厚さは、それぞれ５０〜２００Åおよび１００〜４００Åであることを特徴とする請求項１７に記載の半導体素子のトランジスタ。
【請求項１９】
前記ゲート電極の側壁に絶縁膜スペーサをさらに有することを特徴とする請求項１５に記載の半導体素子のトランジスタ。
【請求項２０】
前記ゲート電極はポリシリコン層、障壁金属層、金属層、ハードマスク窒化膜およびハードマスク酸化膜の積層構造を有することを特徴とする請求項１５に記載の半導体素子のトランジスタ。
【請求項２１】
前記ゲート酸化膜の厚さは５０〜１００Åであることを特徴とする請求項１５に記載の半導体素子のトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャンネル領域を素子分離膜の上部に突出された活性領域の側壁に形成し、ランディングプラグとのコンタクトを突出した活性領域の長軸方向の側壁まで拡張してショートチャンネル効果を改善し、コンタクト抵抗を減少させることができる半導体素子のトランジスタおよびその形成方法に関する。
【背景技術】
【０００２】
ＤＲＡＭは１つのトランジスタと１つのキャパシタで構成され、前記のトランジスタはデザインルールの減少に伴いセルトランジスタのチャンネル長さが減少することになった。
前記のチャンネル長さの減少によりショートチャンネル効果が増加し、セルトランジスタの特性を変化させることになった。
【０００３】
図１は、従来の技術に係る半導体素子のレイアウト図である。これは、活性領域２００を定義する素子分離領域３００を形成するが、活性領域２００の長軸端部がゲート領域４００と隣接することを示したものである。
図２〜図９は、図１の従来の技術に係る半導体素子のトランジスタ形成方法を示す図である。図２〜図８は、図１のＡ−Ａ切断面に沿って示す断面図である。図９は、図８のＢ−Ｂ切断面に沿って示す断面図である。
図２に示されているように、半導体基板１１にウェル（図示省略）を形成する。次には、半導体基板１１上にパッド酸化膜１３およびパッド窒化膜１５を順次形成する。
次に、素子分離マスク（図示省略）を用いた写真食刻工程で素子分離領域に予定された部分のパッド窒化膜１５、パッド酸化膜１３および所定厚さの半導体基板１１を食刻してトレンチ２１を形成する。
【０００４】
次には、トレンチ２１の表面にトレンチ熱酸化膜１７を形成してトレンチ２１を含む全体表面の上部にライナー窒化膜１９を形成する。
図３に示されているように、トレンチ２１を埋め込む素子分離用酸化膜を全体表面の上部に形成し、パッド窒化膜１５が露出するまでＣＭＰ方法で平坦化食刻して素子分離膜２３を形成する。
図４に示されているように、素子分離膜２３により露出したパッド窒化膜１５およびライナー窒化膜１９を、好ましくは湿式食刻工程で除去する。このとき、前記の湿式食刻工程はリン酸溶液を用いて行う。
次には、半導体基板１１にウェルおよびチャンネル形成用イオン注入工程を行う。
図５に示されているように、パッド酸化膜１３を湿式方法で除去して露出した半導体基板１１の表面の活性領域にゲート酸化膜２５を形成する。
ゲート酸化膜２５上にゲート電極用ポリシリコン層２７、ＷＮ層を含む障壁金属層２９、タングステン層を含む金属層３１および窒化膜からなるハードマスク層３３を順次形成する。
図６に示されているように、ゲート電極マスク（図示省略）を用いた写真食刻工程でハードマスク層３３、金属層３１、障壁金属層２９およびゲート電極用ポリシリコン層２７を順次食刻してゲート電極を形成する。
次には、ゲート電極用ポリシリコン層２７の側壁にのみ選択的に酸化膜３５を形成する。
【０００５】
次に、前記のゲート電極を含む全体表面の上部に窒化膜３７を一定の厚さに形成した後、全体表面の上部に平坦化した下部絶縁層３９を形成する。このとき、下部絶縁層３９はＢＰＳＧ（Boron Phosphorus Silicate Glass）のように流動性に優れた絶縁酸化物質で形成する。
窒化膜３７を食刻障壁にＣＭＰ工程を行って窒化膜３７が露出するよう下部絶縁層３９を平坦化食刻する。
図７に示されているように、ランディングプラグコンタクトマスク（図示省略）を用いた写真食刻工程で下部絶縁層３９および窒化膜３７を異方性食刻することにより、窒化膜スペーサと自己整合的なランディングプラグコンタクトホール４１を形成する。
次に、ランディングプラグコンタクトホール４１により露出した半導体基板にＬＤＤイオン注入工程とハローイオン注入工程を行ってソース／ドレイン領域４４を形成する。
図８および図９に示されているように、ランディングプラグコンタクトホール４１を埋め込むランディングプラグ用ポリシリコン層（図示省略）を全体表面の上部に形成し、ハードマスク層３３が露出するよう平坦化食刻してランディングプラグコンタクトホール４１を埋め込むランディングプラグ４３を形成する。
【０００６】
前述の従来の技術に係る半導体素子の形成方法では、デザインルールの減少に伴いチャンネル長さが減少することになり、ショートチャンネル効果が発生することになる。このような問題点を改善するためチャンネルの不純物濃度を増加させる方法が提案されたが、不純物の濃度を増加させる方法は電界を増加させて結果的に漏洩電流を増加させ、ＤＲＡＭのリフレッシュタイム特性を悪化させるという問題点がある。
さらに、デザインルールの減少に伴うチャンネル幅の減少は電流駆動力を低下させる。デザインルールの減少に伴い、セルトランジスタのソース／ドレイン電極であるランディングプラグと基板表面の接続面積が減少することになるので、コンタクト抵抗が増加して駆動電流をさらに減少させることになる。
【０００７】
図１０は、他の従来の技術に係る半導体素子のレイアウト図である。これはＳＯＩ（Silicon On Insulator）基板に形成したフィン型電界効果トランジスタを示したものである。
図１０に示されているように、ソース／ドレイン領域５００の間を連結するシリコンフィン領域６００がチャンネルに用いられ、シリコンフィン領域６００の上部にゲート電極領域７００が備えられている。
【０００８】
図１１〜図１６は、図１０の従来の技術に係る半導体素子のトランジスタ形成方法を示す図である。図１１〜図１５は、図１０のＡ−Ａ切断面に沿って示す断面図である。図１６は、図１５のＢ−Ｂ切断面に沿って示す断面図である。
図１１に示されているように、半導体基板５１上に埋込み酸化膜５３およびシリコンボディ５５が積層されているＳＯＩウェーハ上に第１の窒化膜（図示省略）および第１の酸化膜（図示省略）を順次形成した後、前記第１の酸化膜および第１の窒化膜をパターニングして第１の酸化膜パターン５９および第１の窒化膜パターン５７を形成する。
図１２に示されているように、第１の酸化膜パターン５９をマスクとしてシリコンボディ５５を食刻してシリコンフィン（Ｓｉ−ｆｉｎ）６１を形成する。シリコンフィン６１は、トランジスタのチャンネルの役割を果たす。
図１３に示されているように、全体表面の上部にポリシリコン層６３と第２の酸化膜６５を順次形成する。ここで、ポリシリコン層６３はトランジスタのソース／ドレイン接合領域に用いられる。
図１４に示されているように、第２の酸化膜６５およびポリシリコン層６３の積層構造をパターニングしてゲート領域を定義する溝６９を形成する。
【０００９】
次には、全体表面の上部に第３の酸化膜（図示省略）を蒸着し、異方性食刻して溝６９の側壁に酸化膜スペーサ６７を形成する。前記の異方性食刻工程は過度食刻工程で、酸化膜スペーサ６７により露出した第１の酸化膜５９および第１の窒化膜５７を食刻してシリコンフィン６１を露出させると共に所定厚さの埋込み酸化膜５３を食刻する。
図１５および図１６に示されているように、前記露出したシリコンフィン６１上にゲート酸化膜７１を形成したあと溝６９を埋め込むゲート電極７３を多結晶ＳｉＧｅに形成する。
前述の他の従来の技術に係る半導体素子の形成方法ではショートチャンネル効果を減少させることはできるが、ＳＯＩウェーハを用いることによりウェーハ費用が増加し、素子のリフレッシュ特性が減少して素子の特性が劣化するという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、単結晶シリコン基板を用いながらもショートチャンネル効果特性を改善して電流駆動力を増加させることができ、素子のリフレッシュ特性を向上させることができる半導体素子のトランジスタおよびその形成方法を提供することに目的がある。
【課題を解決するための手段】
【００１１】
本発明に係る半導体素子のトランジスタ形成方法は、（ａ）パッド酸化膜とパッド窒化膜の積層構造を有する半導体基板をパターニングしてＩ型活性領域を定義するトレンチ型素子分離膜を形成する段階と、（ｂ）前記素子分離膜を所定の厚さに食刻して前記素子分離膜の上部に突出されるシリコンフィンを形成する段階と、（ｃ）前記シリコンフィンの側壁に不純物を傾斜イオン注入してチャンネル領域を形成する段階と、（ｄ）前記シリコンフィンの側壁にゲート酸化膜を形成する段階と、（ｅ）全体表面の上部に平坦化したゲート電極用導電層を形成する段階と、（ｆ）前記ゲート電極用導電層および前記パッド窒化膜をパターニングしてゲート電極を形成する段階と、（ｇ）ランディングプラグコンタクトホールを備えた下部絶縁層を形成する段階と、（ｈ）イオン注入工程を行って前記ランディングプラグコンタクトホールの底部に不純物注入領域を形成する段階と、（ｉ）前記ランディングプラグコンタクトホールを介して露出したパッド酸化膜を食刻してシリコンフィンを露出させる段階、および（ｊ）前記ランディングプラグコンタクトホールを埋め込むランディングプラグを形成する段階を含むことを特徴とする。
【００１２】
本発明に係る半導体素子のトランジスタはトレンチ型素子分離膜により定義され、前記トレンチ型素子分離膜の上部に突出されるシリコンフィンを含むＩ型活性領域と、前記シリコンフィンの側壁に備えられたゲート酸化膜と、前記Ｉ型活性領域と垂直の方向に延びられその上部が平坦なゲート電極と、前記シリコンフィンの上部面とゲート電極の下部面との界面に備えられたパッド絶縁膜と、前記ゲート電極の間のシリコンフィンおよび前記シリコンフィンの端部の側壁に備えられたソース／ドレイン領域、および前記ゲート電極の下部のシリコンフィンの側壁に備えられるチャンネル領域を含むことを特徴とする。
【発明の効果】
【００１３】
本発明に係る半導体素子のトランジスタおよびその形成方法は、チャンネル領域を素子分離膜の上部に突出された活性領域の側壁に形成し、ランディングプラグとのコンタクトを突出した活性領域の長軸方向の側壁まで拡張してショートチャンネル効果を改善し、コンタクト抵抗を減少させることができるという効果がある。
【発明を実施するための最良の形態】
【００１４】
以下、本発明に係る半導体素子のトランジスタおよびその形成方法の一実施形態を図面を参考にして詳しく説明する。
図１７は、本発明の実施の形態に係る半導体素子のレイアウト図である。
図１７に示されているように、前記の半導体素子はソース／ドレイン接合領域からなるコンタクト領域１１００を含む活性領域８００を定義する素子分離領域９００を含み、活性領域８００の長軸端部はゲート領域１０００と接触しないよう備えられている。このとき、活性領域８００が隣接するゲート電極と接触しないよう離隔させたのは、ゲート領域１０００に形成されるゲート電極とシリコンフィン形態の突出された活性領域８００の接触による短絡が発生することを防止するためである。
【００１５】
さらに、ランディングプラグが活性領域８００の突出された側壁と接触することになり、接触面積の増加によりコンタクト特性を向上させることができる。
図１８は、本発明の実施の形態に基づき形成された半導体素子のトランジスタを示す斜視図であり、図１７の斜線部ａを示したものである。
図１８には半導体基板８１に形成された活性領域のシリコンフィン８２、チャンネル領域９７、ソース／ドレイン領域１２３、パッド絶縁膜８３、８５およびゲート電極１１０だけが示されている。
図１８の半導体素子は、半導体基板８１と半導体基板上に備えられた活性領域のシリコンフィン８２を含む。Ｉ型のシリコンフィン８２は半導体基板８１の上部に突出されており、長軸の長手方向に隣接するゲート電極１１０と一定の間隔で離隔されている。シリコンフィン８２の側壁には傾斜イオン注入工程で形成されたチャンネル領域９７が位置する。チャンネル領域９７の表面、すなわちシリコンフィン８２の側壁にゲート酸化膜（図示省略）が備えられている。シリコンフィン８２の上部面とゲート電極１１０との界面には、パッド絶縁膜のパッド酸化膜８３とパッド窒化膜８５が積層されてシリコンフィン８２の上部面がチャンネル領域に機能することを防止する。
【００１６】
平坦化した上部面を有するゲート電極１１０は、シリコンフィン８２と垂直の方向に延びられてシリコンフィン８２の上側および側壁と接触することになる。このとき、チャンネル領域９７の幅はシリコンフィン８２の高さの２倍となる。
図１９〜図２６は、本発明の実施の形態に係る半導体素子のトランジスタ形成方法を示す図である。図１９〜図２５は、図１７のＡ−Ａ切断面に沿った断面図である。図２６は、図２５のＢ−Ｂ切断面に沿った断面図である。
図１９に示されているように、半導体基板８１にウェル（図示省略）を形成する。次には、半導体基板８１上にパッド酸化膜８３およびパッド窒化膜８５の積層構造でなるパッド絶縁膜を形成する。
【００１７】
次に、後続工程で形成されるゲート電極と隣接しないよう活性領域を定義する露光マスク（図示省略）を用いた露光および現像工程を行い、Ｉ型活性領域を定義するフォトレジストパターン（図示省略）を形成した後、前記のフォトレジストパターンを食刻マスクとしてパッド窒化膜８５、パッド酸化膜８３および所定厚さの半導体基板８１を食刻して素子分離用トレンチ８７を形成する。前記の露光マスクは、たとえば最小の大きさのラインパターンの幅がＦの場合、活性領域の長軸の長さを５Ｆより短く定義する露光マスクである。パッド酸化膜８３は５０〜２００Åの厚さに形成し、パッド窒化膜８５は１００〜４００Åの厚さに形成するのが好ましい。
ここで、後続工程で形成されるゲート電極とその長軸の端部が所定距離離隔するようＩ型活性領域を形成する方法として、別途の前記の素子分離マスクを用いる方法以外に図２７〜図２８の工程、または図２９の工程のような方法で形成することもできる。
【００１８】
図２７および図２８は、従来の技術の活性領域の長軸の長さより小さい長軸を有する、本発明に係る活性領域を形成する方法の１つの実施の形態を示す断面図および平面図である。
図２７および図２８に示されているように、半導体基板８１の上部にパッド酸化膜８３およびパッド窒化膜８５と活性領域決定用ＣＶＤ酸化膜（図示省略）を積層する。
通常の素子分離マスクを用いた写真食刻工程で、前記の活性領域決定用ＣＶＤ酸化膜をパターニングしてＣＶＤ酸化膜パターン１３１を形成した後、ＣＶＤ酸化膜１３１の表面を湿式食刻する。
このとき、最初にＷ１の幅とＬ１の長さに形成された前記の活性領域決定用ＣＶＤ酸化膜１３１の構造がＷ２の幅とＬ２の長さ構造に形成される。したがって、前記の湿式食刻工程時に湿式食刻された領域１３３ほど活性領域の長軸端部と隣接するゲート電極（図示省略）が離隔される。
【００１９】
後続工程として、湿式食刻された活性領域決定用ＣＶＤ酸化膜１３１を食刻マスクとして半導体基板８１を食刻して図１９のトレンチ８７を形成する。
図２９は、図１９乃至従来の技術の活性領域の長軸の長さより小さい長軸を有する、本発明に係る活性領域を形成する方法の他の実施の形態を示す断面図および平面図である。
図２９に示されているように、半導体基板８１上にパッド酸化膜８３およびパッド窒化膜（図示省略）を蒸着し、通常の素子分離マスクを用いた写真食刻工程でパッド窒化膜パターン８５を形成する。
次には、パッド窒化膜８５パターンの表面を湿式方法で食刻し、これを食刻マスクとして半導体基板８１を食刻して図１９のトレンチ８７を形成する。
このとき、湿式食刻工程時に湿式食刻された領域８６ほど活性領域の長軸端部と隣接するゲート電極（図示省略）が離隔される。
再び図１９を参照すれば、トレンチ８７の表面にトレンチ熱酸化膜８９を形成し、トレンチ８７を含む全体表面の上部にライナー窒化膜９１を形成する。活性領域の４つの側面は、トレンチ熱酸化膜８９およびライナー窒化膜９１により取り囲まれることになる。
図２０に示されているように、トレンチ８７を埋め込む素子分離用酸化膜（図示省略）を全体表面の上部に形成し、パッド窒化膜８５が露出するまで平坦化食刻して素子分離膜９３を形成する。前記の平坦化食刻工程は、化学機械研磨（chemical mechanical polishing）方法であるのが好ましい。
【００２０】
図２１に示されているように、素子分離膜９３を所定の厚さに食刻して活性領域を素子分離膜９３の上部に突出させる。以下で、前記活性領域の突出された部分をシリコンフィン８２という。前記の食刻工程によりシリコンフィン８２の４つの側壁に形成されたライナー窒化膜９１が露出する。
次には、シリコンフィン８２の４つの側壁に不純物９５を傾斜イオン注入してチャンネル領域（図１８の「９７」）を形成する。ここで、前記の傾斜イオン注入工程は１０Ｅ１６〜１０Ｅ１９／ｃｍ3の濃度で行うのが好ましい。
図２２に示されているように、シリコンフィン８２の４つの側壁上のライナー窒化膜９１およびトレンチ熱酸化膜８９を除去する。
次には、ライナー窒化膜９１およびトレンチ熱酸化膜８９が除去されて露出したシリコンフィン８２の４つの側壁にゲート酸化膜９９を形成する。
【００２１】
次に、全体表面の上部にトレンチ８７を埋め込む平坦化したゲート電極用ポリシリコン層１０１を形成する。シリコンフィン８２は、ゲート電極用ポリシリコン層１０１により側壁および上部が取り囲まれた形態となる。次には、ゲート電極用ポリシリコン層１０１の上部に障壁金属層１０３、金属層１０５、ハードマスク窒化膜１０７およびハードマスク酸化膜１０９を順次形成する。
図２３に示されているように、ゲート電極マスク（図示省略）を用いた写真食刻工程でハードマスク酸化膜１０９、ハードマスク窒化膜１０７、金属層１０５、障壁金属層１０３、ゲート電極用ポリシリコン層１０１およびパッド窒化膜パターン８５を順次食刻してシリコンフィン８２の長軸方向と垂直のゲート電極（図１８の「１１０」）を形成する。このとき、活性領域の上部のゲート電極１１０はパッド窒化膜パターン８５、ゲート電極用ポリシリコン層１０１、障壁金属層１０３、金属層１０５およびハードマスク窒化膜１０７およびハードマスク酸化膜１０９の積層構造でなり、素子分離膜９３上のゲート電極１１０はゲート電極用ポリシリコン層１０１、障壁金属層１０３、金属層１０５およびハードマスク窒化膜１０７およびハードマスク酸化膜１０９の積層構造でなる。
【００２２】
次には、ゲート電極用ポリシリコン層１０１の表面に酸化膜１１１を形成した後、ゲート電極１１０を含む全体表面の上部に窒化膜１１３を一定の厚さに形成する。
次に、全体表面の上部にＢＰＳＧのように流動性に優れた物質で絶縁膜（図示省略）を形成した後、窒化膜１１３が露出するまで平坦化食刻して下部絶縁膜１１５を形成する。
図２４に示されているように、ランディングプラグコンタクトマスク（図示省略）を用いた写真食刻工程で下部絶縁層１１５および窒化膜１１３を異方性食刻することにより、パッド酸化膜８３を露出させる自己整合的なランディングプラグコンタクトホール１１７を形成する。前記の異方性食刻工程は、ハードマスク酸化膜１０９およびゲート酸化膜９９表面の窒化膜１１３が全て除去されるよう過度食刻工程で行う。前記の異方性食刻工程によりゲート電極の側壁にはスペーサが形成される。
次に、ランディングプラグコンタクトホール１１７の底部にＬＤＤ不純物およびハロー不純物をイオン注入する。このとき、ハロー不純物のイオン注入工程は行わないこともある。
【００２３】
図２５に示されているように、窒化膜１１３スペーサの間に露出する半導体基板８１表面の上部のパッド酸化膜８３とパッド酸化膜８３の側壁のゲート酸化膜９９を湿式食刻工程で除去する。
次には、ランディングプラグコンタクトホール１１７を埋め込むランディングプラグ用ポリシリコン層（図示省略）を全体表面の上部に形成し、ハードマスク窒化膜１０７が露出するよう平坦化食刻してランディングプラグ１２１を形成する。前記の平坦化食刻工程は、ＣＭＰ工程またはエッチバック工程で行うのが好ましい。
ランディングプラグ１２１に含まれた不純物がシリコンフィン８２に拡散されてソース／ドレイン領域１２３が形成される。
図２５の半導体素子のトランジスタは、トレンチ型素子分離膜９３により定義され、トレンチ型素子分離膜９３の上部に突出されるシリコンフィン８２を含むＩ型活性領域を含む。シリコンフィン８２の側壁にはゲート酸化膜９９が形成されており、シリコンフィン８２の上部面とゲート電極の下部面の界面にはパッド酸化膜８３およびパッド窒化膜８５の積層構造でなるパッド絶縁膜が備えられている。さらに、ゲート電極はＩ型活性領域と垂直の方向に延びられてその上部が平坦化されている。前記ゲート電極の間のシリコンフィン８２および前記シリコンフィンの端部の側壁にはソース／ドレイン領域１２３が備えられており、チャンネル領域は前記ゲート電極の下部のシリコンフィン８２の側壁に備えられている。
【００２４】
図２６は、図２５のＢ−Ｂ切断面に沿った断面図である。
図２６に示されているように、本発明に係る半導体素子のトランジスタのチャンネル幅は、素子分離膜９３の上部に突出されたシリコンフィン８２の高さ（ｈ）の２倍（２ｈ）となり、活性領域の短縮長さがチャンネル幅になる従来のトランジスタよりチャンネル幅が大きくなり、電流駆動力が増加してショートチャンネル効果を防止することができる。
【図面の簡単な説明】
【００２５】
【図１】従来の技術に係る半導体素子のレイアウト図である。
【図２】図１の従来の技術に係る半導体素子のトランジスタ形成方法を示す断面図である。
【図３】図１の従来の技術に係る半導体素子のトランジスタ形成方法を示す断面図である。
【図４】図１の従来の技術に係る半導体素子のトランジスタ形成方法を示す断面図である。
【図５】図１の従来の技術に係る半導体素子のトランジスタ形成方法を示す断面図である。
【図６】図１の従来の技術に係る半導体素子のトランジスタ形成方法を示す断面図である。
【図７】図１の従来の技術に係る半導体素子のトランジスタ形成方法を示す断面図である。
【図８】図１の従来の技術に係る半導体素子のトランジスタ形成方法を示す断面図である。
【図９】図１の従来の技術に係る半導体素子のトランジスタ形成方法を示す断面図である。
【図１０】他の従来の技術に係る半導体素子のレイアウト図である。
【図１１】図１０の従来の技術に係る半導体素子のトランジスタ形成方法を示す断面図である。
【図１２】図１０の従来の技術に係る半導体素子のトランジスタ形成方法を示す断面図である。
【図１３】図１０の従来の技術に係る半導体素子のトランジスタ形成方法を示す断面図である。
【図１４】図１０の従来の技術に係る半導体素子のトランジスタ形成方法を示す断面図である。
【図１５】図１０の従来の技術に係る半導体素子のトランジスタ形成方法を示す断面図である。
【図１６】図１０の従来の技術に係る半導体素子のトランジスタ形成方法を示す断面図である。
【図１７】本発明に係る半導体素子のレイアウト図である。
【図１８】本発明の実施の形態に基づき形成された半導体素子のトランジスタを示す斜視図である。
【図１９】本発明の実施の形態に係る半導体素子のトランジスタ形成方法を示す断面図である。
【図２０】本発明の実施の形態に係る半導体素子のトランジスタ形成方法を示す断面図である。
【図２１】本発明の実施の形態に係る半導体素子のトランジスタ形成方法を示す断面図である。
【図２２】本発明の実施の形態に係る半導体素子のトランジスタ形成方法を示す断面図である。
【図２３】本発明の実施の形態に係る半導体素子のトランジスタ形成方法を示す断面図である。
【図２４】本発明の実施の形態に係る半導体素子のトランジスタ形成方法を示す断面図である。
【図２５】本発明の実施の形態に係る半導体素子のトランジスタ形成方法を示す断面図である。
【図２６】本発明の実施の形態に係る半導体素子のトランジスタ形成方法を示す断面図である。
【図２７】従来の技術の活性領域の長軸の長さより小さい長軸を有する、本発明に係る活性領域を形成する方法の１つの実施の形態を示す断面図である。
【図２８】従来の技術の活性領域の長軸の長さより小さい長軸を有する、本発明に係る活性領域を形成する方法の１つの実施の形態を示す平面図である。
【図２９】図１９乃至従来の技術の活性領域の長軸の長さより小さい長軸を有する、本発明に係る活性領域を形成する方法の他の実施の形態を示す断面図である。
【符号の説明】
【００２６】
８１   半導体基板
８２   シリコンフィン
８３、８５   パッド絶縁膜
８６、１３３   湿式食刻された領域
８７   素子分離用トレンチ
８９   トレンチ熱酸化膜
９１   ライナー窒化膜
９３   素子分離膜
９５   不純物
９７   チャンネル領域
９９   ゲート酸化膜
１０１   ゲート電極用ポリシリコン層
１０３   障壁金属層
１０５   金属層
１０７   ハードマスク窒化膜
１０９   ハードマスク酸化膜
１１０   ゲート電極
１１１   酸化膜
１１３   窒化膜
１１５   下部絶縁層
１１７   ランディングプラグコンタクトホール
１２１   ランディングプラグ
１２３   ソース／ドレイン領域
１３１   ＣＶＤ酸化膜パターン
８００   活性領域
９００   素子分離領域
１０００   ゲート領域
１１００   コンタクト領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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