(57)【要約】      （修正有）【課題】メタル配線層を形成するために使われる露光用マスク１枚を修正するだけで、集積回路のレイアウトを変更できる。【解決手段】修正領域50には、PMOS回路やNMOS回路が形成される。PMOS回路は、ドレイン端子26、ゲート端子20、ソース端子36、P型活性部24を具えて構成され、NMOS回路は、ドレイン端子28、ゲート端子20、ソース端子38、N型活性部30を具えて構成される。修正領域には、上記の構成要素の他に、ブロックAからの出力を入力するための入力端子32及びブロックBへ出力するための出力端子34が形成される。修正領域に形成されているバッファセル52は、入力端子32および出力端子34の位置と、及びPMOS回路及びNMOS回路の実装形状とを変更することなく、PMOS回路のドレイン端子とNMOS回路のドレイン端子とをメタル配線層で接続し、かつ入力端子と出力端子との接続部を切断することにより、インバータセルに修正可能な回路パターンとして構成されている。【選択図】図２
2005259905.tif 000002
【特許請求の範囲】
【請求項１】
第1の機能ブロックと、第2の機能ブロックと、該第1の機能ブロック及び該第2の機能ブロック間に配置されたバッファセルとで構成される半導体集積回路において、
前記バッファセルは、PMOS (P-channel Metal-Oxide Semiconductor)回路とNMOS (N-channel Metal-Oxide Semiconductor)回路とを含んで構成され、
該PMOS回路のドレイン端子と該NMOS回路のドレイン端子とが分離されて構成され、及び、
前記バッファセルの入力端子と出力端子とが接続されており、
前記バッファセルは、前記入力端子位置と、前記出力端子位置と、前記PMOS回路及び前記NMOS回路の実装形状とを変更することなく、前記PMOS回路のドレイン端子と前記NMOS回路のドレイン端子とをメタル配線層で接続し、かつ前記入力端子と前記出力端子との接続部を切断することにより、当該バッファセルをインバータセルに修正することが可能である回路パターンとして、構成してある
ことを特徴とする半導体集積回路。
【請求項２】
第1の機能ブロックと、第2の機能ブロックと、該第1の機能ブロック及び該第2の機能ブロック間に配置されたインバータセルとで構成される半導体集積回路において、
前記インバータセルは、PMOS (P-channel Metal-Oxide Semiconductor)回路とNMOS (N-channel Metal-Oxide Semiconductor)回路とを含んで構成され、
該PMOS回路のドレイン端子と該NMOS回路のドレイン端子とがメタル配線層で接続され、及び、
前記入力端子と前記出力端子とが分離されて構成されており、
前記インバータセルは、前記入力端子位置と、前記出力端子位置と、前記PMOS回路及び前記NMOS回路の実装形状とを変更することなく、前記PMOS回路のドレイン端子と前記NMOS回路のドレイン端子とを切断し、前記インバータセルの入力端子と出力端子とを接続することにより、当該インバータセルをバッファセルに修正することが可能である回路パターンとして、構成してある
ことを特徴とする半導体集積回路。
【請求項３】
第1の機能ブロックと、第2の機能ブロックと、該第1の機能ブロック及び該第2の機能ブロック間に配置されたバッファセルとで構成される半導体集積回路において、
前記バッファセルは、PMOS (P-channel Metal-Oxide Semiconductor)回路とNMOS (N-channel Metal-Oxide Semiconductor)回路とを含んで構成され、
該PMOS回路のドレイン端子と該NMOS回路のドレイン端子とが分離されて構成され、
該PMOS回路のドレイン端子は、電源電位に設定されているメタル配線層に接続され、
該NMOS回路のドレイン端子は、アース電位に設定されているメタル配線層に接続され、及び、
前記バッファセルの入力端子と出力端子とが接続されており、
前記バッファセルは、前記入力端子位置と、前記出力端子位置と、前記PMOS回路及び前記NMOS回路の実装形状とを変更することなく、前記PMOS回路のドレイン端子と前記NMOS回路のドレイン端子とをメタル配線層で接続し、該PMOS回路のドレイン端子と電源電位に設定されているメタル配線層との接続部を切断し、該NMOS回路のドレイン端子とアース電位に設定されているメタル配線層との接続部を切断し、かつ前記入力端子と前記出力端子との接続部を切断することにより、当該バッファセルをインバータセルに修正することが可能である回路パターンとして、構成してある
ことを特徴とする半導体集積回路。
【請求項４】
第1の機能ブロックと、第2の機能ブロックと、該第1の機能ブロック及び該第2の機能ブロック間に配置されたバッファセルとで構成される半導体集積回路において、
前記バッファセルは、PMOS (P-channel Metal-Oxide Semiconductor)回路とNMOS (N-channel Metal-Oxide Semiconductor)回路とを含んで構成され、
該PMOS回路のドレイン端子と該NMOS回路のドレイン端子とが分離されて構成され、
該PMOS回路のドレイン端子は、電源電位に設定されているメタル配線層に接続され、
該NMOS回路のドレイン端子は、アース電位に設定されているメタル配線層に接続され、
前記バッファセルの出力端子は、前記PMOS回路及び前記NMOS回路のゲート端子とは分離されて構成され、及び、
前記第1の機能ブロックの出力端は前記第2の機能ブロックの入力端に前記PMOS回路及び前記NMOS回路のゲート端子を介さずにメタル配線層によって接続されており、
前記バッファセルは、前記出力端子位置と、前記入力端子位置と、前記PMOS回路及び前記NMOS回路の実装形状とを変更することなく、前記PMOS回路のドレイン端子と前記NMOS回路のドレイン端子とをメタル配線層で接続し、該PMOS回路のドレイン端子と電源電位に設定されているメタル配線層との接続部を切断し、該NMOS回路のドレイン端子とアース電位に設定されているメタル配線層との接続部を切断し、前記第1の機能ブロックの出力端と前記第2の機能ブロックの入力端を接続している前記メタル配線層を切断し、かつ、前記バッファセルの出力端子を前記PMOS回路及び前記NMOS回路のドレイン端子に接続し、前記バッファセルの入力端子を前記PMOS回路及び前記NMOS回路のゲート端子に接続することにより、当該バッファセルをインバータセルに修正することが可能である回路パターンとして、構成してある
ことを特徴とする半導体集積回路。
【請求項５】
第1の機能ブロックと、第2の機能ブロックと、該第1の機能ブロック及び該第2の機能ブロック間に、該第1の機能ブロック、前段インバータセル、後段インバータセル、及び該第2の機能ブロックの順に配置された当該前段インバータセル及び後段インバータセルとで構成される半導体集積回路において、
前記前段インバータセル及び前記後段インバータセルは、それぞれ、PMOS (P-channel Metal-Oxide Semiconductor)回路とNMOS (N-channel Metal-Oxide Semiconductor)回路とを含んで構成され、
該後段インバータセルのPMOS回路のドレイン端子と該後段インバータセルのNMOS回路のドレイン端子とがメタル配線層で接続され、
前記後段インバータセルの出力端子と該後段インバータセルのゲート端子とが分離されて構成され、及び
前記前段インバータセルのPMOS回路及びNMOS回路のドレイン端子と前記後段インバータセルのゲート端子とはメタル配線層を介して接続されており、
前記後段インバータセルは、前記後段インバータセルの出力端子位置と、前記後段インバータセルのゲート端子位置と、前記PMOS回路及び前記NMOS回路の実装形状とを変更することなく、前記後段インバータセルのPMOS回路のドレイン端子と前記後段インバータセルNMOS回路のドレイン端子とを切断し、かつ前記後段インバータセルの出力端子と該後段インバータセルのゲート端子とをメタル配線層で接続することにより、当該後段インバータセルを後段バッファセルに修正することが可能である回路パターンとして、構成してある
ことを特徴とする半導体集積回路。
【請求項６】
第1の機能ブロックと、第2の機能ブロックと、該第1の機能ブロック及び該第2の機能ブロック間に、該第1の機能ブロック、前段インバータセル、後段バッファセル、該第2の機能ブロックの順に配置された当該前段インバータセル及び後段バッファセルとで構成される半導体集積回路において、
前記前段インバータセル及び後段バッファセルは、それぞれ、PMOS (P-channel Metal-Oxide Semiconductor)回路とNMOS (N-channel Metal-Oxide Semiconductor)回路とを含んで構成され、
該後段バッファセルのPMOS回路のドレイン端子と該後段バッファセルのNMOS回路のドレイン端子とが分離されて構成され、
前記前段インバータセルのPMOS回路及びNMOS回路のドレイン端子と前記後段バッファセルのゲート端子とはメタル配線層を介して接続され、及び、
前記後段バッファセルの出力端子と該後段バッファセルのゲート端子とがメタル配線層で接続されており、
前記後段バッファセルは、前記後段バッファセルの出力端子位置と、前記後段バッファセルのゲート端子位置と、前記PMOS回路及び前記NMOS回路の実装形状とを変更することなく、前記後段バッファセルのPMOS回路のドレイン端子と前記後段バッファセルNMOS回路のドレイン端子とをメタル配線層で接続し、かつ前記後段バッファセルの出力端子と該後段バッファセルのゲート端子とを切断することにより、当該後段バッファセルを後段インバータセルに修正することが可能である回路パターンとして、構成してある
ことを特徴とする半導体集積回路。
【請求項７】
第1の機能ブロックと、第2の機能ブロックと、該第1の機能ブロック及び該第2の機能ブロック間に、該第1の機能ブロック、前段インバータセル、後段バッファセル、該第2の機能ブロックの順に配置された当該前段インバータセル及び後段バッファセルとで構成される半導体集積回路において、
前記前段インバータセル及び後段バッファセルは、それぞれ、PMOS (P-channel Metal-Oxide Semiconductor)回路とNMOS (N-channel Metal-Oxide Semiconductor)回路とを含んで構成され、
該後段バッファセルのPMOS回路のドレイン端子と該後段バッファセルのNMOS回路のドレイン端子とが分離されて構成され、
該後段バッファセルのPMOS回路のドレイン端子が電源電位に設定されているメタル配線層に接続され、
該後段バッファセルのNMOS回路のドレイン端子がアース電位に設定されているメタル配線層に接続され、
前記後段バッファセルの出力端子と該後段バッファセルのゲート端子とがメタル配線層で接続され、及び、
前記前段インバータセルのPMOS回路及びのNMOS回路のドレイン端子と前記後段バッファセルのゲート端子とはメタル配線層を介して接続されており、
前記後段バッファセルは、前記出力端子位置と、前記入力端子位置と、前記後段バッファセルのPMOS回路及び前記後段バッファセルのNMOS回路の実装形状とを変更することなく、該後段バッファセルのPMOS回路のドレイン端子と該後段バッファセルのNMOS回路のドレイン端子とをメタル配線層で接続し、該PMOS回路のドレイン端子と電源電位に設定されているメタル配線層との接続部を切断し、該NMOS回路のドレイン端子とアース電位に設定されているメタル配線層との接続部を切断し、前記後段バッファセルの出力端子と該後段バッファセルのゲート端子とを切断することにより、当該後段バッファセルを後段インバータセルに修正することが可能である回路パターンとして、構成してある
ことを特徴とする半導体集積回路。
【請求項８】
第1の機能ブロックと、第2の機能ブロックと、該第1の機能ブロック及び該第2の機能ブロック間に、該第1の機能ブロック、前段インバータセル、後段バッファセル、該第2の機能ブロックの順に配置された当該前段インバータセル及び後段バッファセルとで構成される半導体集積回路において、
前記前段インバータセル及び後段バッファセルは、それぞれ、PMOS (P-channel Metal-Oxide Semiconductor)回路とNMOS (N-channel Metal-Oxide Semiconductor)回路とを含んで構成され、
該後段バッファセルのPMOS回路のドレイン端子と該後段バッファセルのNMOS回路のドレイン端子とが分離され、
該後段バッファセルのPMOS回路のドレイン端子と電源電位に設定されているメタル配線層とが接続され、
該後段バッファセルのNMOS回路のドレイン端子とアース電位に設定されているメタル配線層とが接続され、
前記後段バッファセルの出力端子と前段インバータセルのPMOS回路及びNMOS回路のドレイン端子とがメタル配線層によって接続され、及び、
前記前段インバータセルのPMOS回路及びNMOS回路のドレイン端子と前記後段バッファセルのゲート端子とが分離されて構成されており、
前記前段インバータルセル及び前記後段バッファセルは、前記出力端子位置と、前記前段インバータセルの入力端子位置と、前記後段バッファセルのPMOS回路及び前記後段バッファセルのNMOS回路の実装形状とを変更することなく、該後段バッファセルのPMOS回路のドレイン端子と該後段バッファセルのNMOS回路のドレイン端子とをメタル配線層によって接続し、該PMOS回路のドレイン端子と電源電位に設定されているメタル配線層との接続部を切断し、該NMOS回路のドレイン端子とアース電位に設定されているメタル配線層との接続部を切断し、前記後段バッファセルの出力端子と前記前段インバータセルのPMOS回路及びNMOS回路のドレイン端子とを切断し、前記前段インバータセルのPMOS回路及びNMOS回路のドレイン端子と前記後段バッファセルのゲート端子とを接続することにより、当該後段バッファセルを後段インバータセルに修正することが可能である回路パターンとして、構成してある
ことを特徴とする半導体集積回路。
【請求項９】
出力端子を有する第1の機能ブロックと、
前記出力端子と接続された入力端子を有する第2の機能ブロックと、
第1のドレイン端子、第1の電源に接続された第1のソース端子、及び前記出力端子に接続された第1のゲート端子とを有するPMOS (P-channel Metal-Oxide Semiconductor)回路と、
第2のドレイン端子、第2の電源に接続された第2のソース端子、及び前記出力端子に接続された第2のゲート端子とを有するNMOS (N-channel Metal-Oxide Semiconductor)回路と、
を有することを特徴とする半導体集積回路。
【請求項１０】
前記第1のドレイン端子と前記第2のドレイン端子とが接続されていることを特徴とする請求項9に記載の半導体集積回路。
【請求項１１】
前記第1のドレイン端子は、前記第1の電源に接続され、前記第2のドレイン端子は、前記第2の電源に接続されていることを特徴とする請求項9に記載の半導体集積回路。
【請求項１２】
前記第1のドレイン端子は、前記第1の電源に接続され、前記第2のドレイン端子は、前記第2の電源に接続されており、前記第1のゲート端子と前記第2のゲート端子とが接続されていることを特徴とする請求項9に記載の半導体集積回路。
【請求項１３】
第1の機能ブロックを形成する第1の領域と、
第2の機能ブロックを形成する第2の領域とを有し、
前記第1の領域と前記第2の領域の領域間に前記第1の機能ブロックとゲート端子が接続されるPMOS (P-channel Metal-Oxide Semiconductor)回路とNMOS (N-channel Metal-Oxide Semiconductor)回路とが配置され、前記第1の領域と前記第2の領域間で前記第1の機能ブロックと前記第2の機能ブロックが接続されていることを特徴とする半導体集積回路。
【請求項１４】
前記PMOS回路のゲート端子及びドレイン端子は前記第1の電源に接続されていることを特徴とする請求項13に記載の半導体集積回路。
【請求項１５】
前記NMOS回路のゲート端子及びドレイン端子は前記第2の電源に接続されていることを特徴とする請求項13に記載の半導体集積回路。
【請求項１６】
第1の機能ブロックを形成する第1の領域と、
第2の機能ブロックを形成する第2の領域とを有し、
前記第1の領域と前記第2の領域との間には、第1のソース端子、第1のドレイン端子、及び第1のゲート端子を有する第1のPMOS (P-channel Metal-Oxide Semiconductor)回路と、第2のソース端子、第2のドレイン端子、及び第2のゲート端子を有する第2のPMOS回路と、第3のソース端子、第3のドレイン端子、及び第3のゲート端子を有する第3のNMOS (N-channel Metal-Oxide Semiconductor)回路と、第4のソース端子、第4のドレイン端子、及び第4のゲート端子を有する第4のNMOS回路と、が形成されていて、
前記第1及び前記第2のソース端子は、第1の電源に接続されていて、
前記第3及び前記第4のソース端子は、第2の電源に接続されていて、
前記第1の機能ブロックと前記第1及び第3のゲート端子が接続され、前記第1及び第3のドレイン端子の接続に応じて、第2及び第4のゲート端子、又は第2及び第4のドレイン端子と前記第2の機能ブロックとが接続されていることを特徴とする半導体集積回路。
【請求項１７】
前記第1及び第3のドレイン端子は、前記第2及び第4のゲート端子に接続されていて、前記第2および第4のドレイン端子は、前記第2の機能ブロックに接続されていることを特徴とする請求項16に記載の半導体集積回路。
【請求項１８】
前記第1及び第3のドレイン端子は、前記第2及び第4のゲート端子に接続されると共に、前記第2の機能ブロックにも接続されているとことを特徴とする請求項16に記載の半導体集積回路。
【請求項１９】
前記第2のドレイン端子は、前記第1の電源に接続され、前記第4のドレイン端子は、前記第2の電源に接続されていることを特徴とする請求項18に記載の半導体集積回路。
【請求項２０】
前記第1及び第3のドレイン端子は、前記第2の機能ブロックと接続されていて、前記第2および第4のドレイン端子は、前記第1、第3のドレイン端子、及び前記第2の機能ブロックと電気的に分離されていることを特徴とする請求項16に記載の半導体集積回路。
【請求項２１】
請求項9に記載の半導体集積回路を修正するに当たり、
前記出力端子と前記第1及び第2のドレイン端子の接続を保持しつつ、前記出力端子と前記入力端子の接続を切断するステップと、
前記第1のドレイン端子、前記第2のドレイン端子、及び前記入力端子とを接続するステップと、
を有することを特徴とする半導体集積回路の修正方法。
【請求項２２】
請求項16に記載の半導体集積回路を修正するに当たり、
前記第3のドレイン端子と前記第4のドレイン端子の接続を切断するステップと、
前記第1及び第3のドレイン端子の接続に応じて、前記第2及び第4のゲート端子、又は前記第2及び第4のドレイン端子と前記第2の機能ブロックとを接続するステップと、
を有することを特徴とする半導体集積回路の修正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路（以後単に「集積回路」ということもある。）の構成に関する。特にメタル配線層を形成するために使われる露光用マスク１枚を修正するだけで、集積回路の論理動作機能を変更できる集積回路の構成及びその修正方法に関する。
【背景技術】
【０００２】
集積回路のレイアウト設計段階における仕様変更、あるいは製造工程における動作試験での動作不良の発見等の理由で論理回路を修正する必要が生じ、そのため、回路レイアウトを変更しなければならない場合がある。この修正には相当の時間を要し、かつ製造コストを押し上げる等の問題がある。これに対し、上記回路修正を容易にして、修正に必要な時間を短縮できる方法として、セルベースのレイアウト領域の金属配線の下に回路修正に使用するための追加用のトランジスタを設置できるよう、設けるべき拡散層の種類を変更し、またゲート電極を予め配置しておく構造とする等の対策が採られている（例えば、特許文献1参照）。
【０００３】
また、金属配線工程の前工程までの製造が終わっている未完成ウェーハ（マスタースライス）を用いて、この段階でユーザから指定される回路機能に従って配線と保護膜等を成膜して完成ウェーハを得る、いわゆるマスタースライス方法も検討されている（例えば特許文献2参照）。ただし、この方法は、集積回路のレイアウトの終了後の出荷検査等の段階で回路動作上の問題点が発見され回路の一部を修正する必要が発生した場合や、集積回路の試作後に不具合が発見され、そのために集積回路に新たな回路を追加しなければならない場合等には、利用しにくい方法である。
【０００４】
集積回路の回路修正を行なう場合には、例え一部分の論理動作を反転させるだけの目的であっても、構成する全ての製造工程を変更するか、あるいは、特許文献１や特許文献2に開示されているように、回路修正を想定した特別な工夫を行なった場合でも、少なくとも、2枚の露光用マスクを修正する必要があった。すなわち、上述の特許文献1に開示されているように、追加用のトランジスタを設置できるよう予備のスペースを確保しておく方法、あるいは、特許文献2に開示されているように予備のトランジスタを利用して配線層を形成するための露光用マスクを変更する方法を採用する場合でも、少なくとも、メタル配線層を形成するための露光用マスク及びコンタクト層（あるいはスルーホール）を形成するための露光用マスクの合計2枚の露光用マスクを修正する必要があった。
【０００５】
ここで、集積回路のレイアウトの終了後や実際に集積回路の試作後に不具合が発見されたために、回路を追加しなければならない場合を想定して、構成する全ての製造工程を変更する必要のある従来技術の基本的問題点を説明する。図１を参照して、従来技術によって構成された集積回路であって、この集積回路内の2箇所の集積回路部分の間に、論理反転回路を挿入するという修正を施す必要が生じた場合を例に挙げて説明する。
【０００６】
図１は、論理反転回路を挿入する前の集積回路の実装概念図である。一方のメタル配線層10は、電源電位(VDD)に、また他方のメタル配線層14は、アース電位(VSS)に設定される。実線の四角形16及び18は、それぞれ単一の機能を有する回路で構成される機能ブロック領域であり、説明の便宜上、以後それぞれの機能ブロック領域を、ブロックA（第1の機能ブロック）16、及びブロックB（第2の機能ブロック）18と表記する。図１では、ブロックA及びブロックBとして示す領域に形成されている集積回路が、メタル配線層12によって接続されている。すなわちブロックAからの出力がそのままブロックBに入力される構成である。
【０００７】
このブロックA及びブロックBの機能ブロックの間に論理反転回路（以後「インバータセル」ということもある。）を挿入する修正が必要となった場合を考える。この場合、ブロックAとブロックBとの集積回路の間（以後「修正領域」ということもある。）には、論理反転回路を構成するために必要となる、PMOS (P-channel Metal-Oxide Semiconductor)回路やNMOS (N-channel Metal-Oxide Semiconductor)回路を形成しなければならない。
【０００８】
すなわち、ブロックAとブロックBとの間に論理反転回路(インバータセル)を挿入しなければならない。図１において、A及びBで示す正方形は、ブロックA及びブロックBを象徴的に示している。以後に示す同様の回路図において、同様にA及びBでブロックA及びブロックBを象徴的に表記する。
【０００９】
図１に示す集積回路に、論理反転回路を挿入する必要があり、このため論理反転回路をブロックAとブロックBとの集積回路の間に挿入するための修正領域を確保することが必要となり、ブロックAとブロックBとの間隔を広げる必要がある。このために、上述したインバータセルを挿入するという回路修正を行なうためには、集積回路全体のレイアウトをやり直す必要がある。すなわち集積回路を製造するために必要となる露光マスク全てを修正する必要が生じ、この回路修正の作業に多大な時間を要し、高いコスト負担となる。
【特許文献１】特開平7-130858号公報
【特許文献２】ＷＯ00/05764号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
この発明の目的は、集積回路のレイアウトの終了後や集積回路の試作後に不具合が発見され、集積回路の論理動作機能を変更しなければならない場合において、集積回路の設計変更が容易に行なえるレイアウトを有する、集積回路を提供することにある。
【課題を解決するための手段】
【００１１】
この目的の達成を図るため、この発明の集積回路は、下記に説明するような構成上の特徴を有する。
【００１２】
第1の集積回路は、ブロックA（第1の機能ブロック）とブロックB（第2の機能ブロック）と、第1の機能ブロック及び第2の機能ブロック間に配置されたバッファセルとで構成される。以後、ブロックAを第1の機能ブロック、及びブロックBを第2の機能ブロックと表記することもある。バッファセルは、PMOS回路とNMOS回路とを含んで構成され、PMOS回路のドレイン端子とNMOS回路のドレイン端子とが分離されて構成され、及びバッファセルの入力端子と出力端子とは接続されて構成されている。そして、このバッファセルは、入力端子位置と、出力端子位置と、PMOS回路及びNMOS回路の実装形状とを変更することなく、PMOS回路のドレイン端子とNMOS回路のドレイン端子とをメタル配線層で接続し、かつ入力端子と出力端子との接続部を切断することにより、当該バッファセルをインバータセルに修正することが可能である回路パターンとして構成する。
【００１３】
第2の集積回路は、第1の機能ブロックと、第2の機能ブロックと、第1の機能ブロック及び第2の機能ブロック間に配置されたインバータセルとで構成される。第1の発明と異なる点は、バッファセルの代わりにインバータセルが配置されて構成されている点である。このため、PMOS回路のドレイン端子とNMOS回路のドレイン端子とがメタル配線層で接続されており、及び入力端子と出力端子とが分離されて構成される。これに対して以下の修正が可能である。入力端子位置と、出力端子位置と、PMOS回路とNMOS回路の実装形状とを変更することなく、PMOS回路のドレイン端子とNMOS回路のドレイン端子とを切断し、かつインバータセルの入力端子と出力端子とを接続する。この修正により、当該インバータセルはバッファセルに修正される。
【００１４】
第3の集積回路は、第1の機能ブロックと、第2の機能ブロックと、第1の機能ブロック及び第2の機能ブロック間に配置されたバッファセルとで構成される半導体集積回路である。バッファセルは、PMOS回路とNMOS回路とを含んで構成され、及びPMOS回路のドレイン端子とNMOS回路のドレイン端子とが分離されて構成され、バッファセルの入力端子と出力端子とが接続されて構成されている点は、第1の集積回路と共通する。異なる点は、PMOS回路のドレイン端子は、電源電位に設定されているメタル配線層に接続され、及びNMOS回路のドレイン端子は、アース電位に設定されているメタル配線層に接続されて構成される点である。そして、このバッファセルは、入力端子位置と、出力端子位置と、PMOS回路及びNMOS回路の実装形状とを変更することなく、PMOS回路のドレイン端子とNMOS回路のドレイン端子とをメタル配線層で接続し、PMOS回路のドレイン端子と電源電位に設定されているメタル配線層との接続部を切断し、NMOS回路のドレイン端子とアース電位に設定されているメタル配線層との接続部を切断し、かつ入力端子と出力端子との接続部を切断することにより、当該バッファセルをインバータセルに修正することが可能である回路パターンとして構成する。
【００１５】
第4の集積回路は、第1の機能ブロックと、第2の機能ブロックと、第1の機能ブロック及び第2の機能ブロック間に配置されたバッファセルとで構成される。バッファセルは、PMOS回路とNMOS回路とを含んで構成され、PMOS回路のドレイン端子とNMOS回路のドレイン端子とが分離されて構成され、PMOS回路のドレイン端子は、電源電位に設定されているメタル配線層に接続され、NMOS回路のドレイン端子は、アース電位に設定されているメタル配線層に接続されて構成されている点は、第3の集積回路と共通する。異なる点は、第1の機能ブロックの出力端が第2の機能ブロックの入力端に、PMOS回路及びNMOS回路のゲート端子を介さずに、メタル配線層によって接続されている点である。
【００１６】
そして、このバッファセルは、出力端子位置と、入力端子位置と、PMOS回路及びNMOS回路の実装形状とを変更することなく、PMOS回路のドレイン端子とNMOS回路のドレイン端子とをメタル配線層で接続し、PMOS回路のドレイン端子と電源電位に設定されているメタル配線層との接続部を切断し、NMOS回路のドレイン端子とアース電位に設定されているメタル配線層との接続部を切断し、第1の機能ブロックの出力端と第2の機能ブロックの入力端を接続しているメタル配線層を切断し、かつ、バッファセルの出力端子をPMOS回路及びNMOS回路のドレイン端子に接続し、バッファセルの入力端子をPMOS回路及びNMOS回路のゲート端子に接続する。この修正によって、当該バッファセルをインバータセルに修正することが可能となる。
【００１７】
第5の集積回路は、第1の機能ブロックと、第2の機能ブロックと、第1の機能ブロック及び第2の機能ブロック間に、第1の機能ブロック、前段インバータセル、後段インバータセル、第2の機能ブロックの順に配置された当該前段インバータセル及び後段インバータセルとで構成されている。前段インバータセル及び後段インバータセルは、それぞれ、PMOS回路とNMOS回路とを含んで構成されている。後段インバータセルのPMOS回路のドレイン端子と後段インバータセルのNMOS回路のドレイン端子とはメタル配線層で接続され、前段インバータセルのPMOS回路及びのNMOS回路のドレイン端子と後段インバータセルのゲート端子とはメタル配線層を介して接続され、及び後段インバータセルの出力端子と後段インバータセルのゲート端子とは分離されて構成されている。そして、この後段インバータセルは、後段インバータセルの出力端子位置と、後段インバータセルのゲート端子位置と、PMOS回路及びNMOS回路の実装形状とを変更することなく、後段インバータセルのPMOS回路のドレイン端子と後段インバータセルNMOS回路のドレイン端子とを切断し、かつ後段インバータセルの出力端子と後段インバータセルのゲート端子とをメタル配線層で接続することにより、当該後段インバータセルを後段バッファセルに修正することが可能である回路パターンとして構成する。
【００１８】
第6の集積回路は、第1の機能ブロックと、第2の機能ブロックと、第1の機能ブロック及び第2の機能ブロック間に、第1の機能ブロック、前段インバータセル、後段バッファセル、第2の機能ブロックの順に配置された当該前段インバータセル及び後段バッファセルとで構成される。第5の集積回路と異なる点は、後段インバータセルの代わりに後段バッファセルが配置されて構成されている点である。このため、第6の集積回路の修正前の集積回路の構成は、第5の集積回路の修正後の集積回路の構成と同一である。すなわち、前段インバータセル及び後段バッファセルは、それぞれ、PMOS回路とNMOS回路とを含んで構成され、前段インバータセルのPMOS回路及びNMOS回路のドレイン端子と後段バッファセルのゲート端子とはメタル配線層を介して接続され、後段バッファセルのPMOS回路のドレイン端子と後段バッファセルのNMOS回路のドレイン端子とが分離されて構成され、及び後段バッファセルの出力端子と後段バッファセルのゲート端子とがメタル配線層で接続されて構成されている。これに対して以下の修正が可能である。後段バッファセルの出力端子位置と、後段バッファセルのゲート端子位置と、PMOS回路及びNMOS回路の実装形状とを変更することなく、後段バッファセルのPMOS回路のドレイン端子と後段バッファセルNMOS回路のドレイン端子とをメタル配線層で接続し、かつ後段バッファセルの出力端子と後段バッファセルのゲート端子とを切断する。この修正により、後段バッファセルは後段インバータセルに修正される。
【００１９】
第7の集積回路は、第1の機能ブロックと、第2の機能ブロックと、第1の機能ブロック及び第2の機能ブロック間に、第1の機能ブロック、前段インバータセル、後段バッファセル、第2の機能ブロックの順に配置された当該前段インバータセル及び後段バッファセルとで構成される。前段インバータセル及び後段バッファセルは、それぞれ、PMOS回路とNMOS回路とを含んで構成され、後段バッファセルのPMOS回路のドレイン端子と後段バッファセルのNMOS回路のドレイン端子とが分離され、後段バッファセルのPMOS回路のドレイン端子が電源電位に設定されているメタル配線層に接続され、及び後段バッファセルのNMOS回路のドレイン端子がアース電位に設定されているメタル配線層に接続されて構成されている。また、後段バッファセルの出力端子と後段バッファセルのゲート端子とがメタル配線層で接続されて構成されている。また、前段インバータセルのPMOS回路及びのNMOS回路のドレイン端子と後段インバータセルのゲート端子とはメタル配線層を介して接続されて構成されている。
【００２０】
後段インバータセルは、出力端子位置と、入力端子位置と、後段インバータセルのPMOS回路及び後段インバータセルのNMOS回路の実装形状とを変更することなく、後段バッファセルのPMOS回路のドレイン端子と後段バッファセルのNMOS回路のドレイン端子とをメタル配線層で接続し、PMOS回路のドレイン端子と電源電位に設定されているメタル配線層との接続部を切断し、NMOS回路のドレイン端子とアース電位に設定されているメタル配線層との接続部を切断し、後段バッファセルの出力端子と後段バッファセルのゲート端子とを切断することにより、当該後段バッファセルを後段インバータセルに修正することが可能である回路パターンとして、構成する。
【００２１】
第8の集積回路は、第1の機能ブロックと、第2の機能ブロックと、第1の機能ブロック及び第2の機能ブロック間に、第1の機能ブロック、前段インバータセル、後段バッファセル、第2の機能ブロックの順に配置された当該前段インバータセル及び後段バッファセルとで構成される。前段インバータセル及び後段バッファセルは、それぞれ、PMOS回路とNMOS回路とを含んで構成され、後段バッファセルのPMOS回路のドレイン端子と後段バッファセルのNMOS回路のドレイン端子とが分離され、後段バッファセルのPMOS回路のドレイン端子と電源電位に設定されているメタル配線層とが接続され、及び後段バッファセルのNMOS回路のドレイン端子とアース電位に設定されているメタル配線層とが接続されて構成されている。後段バッファセルの出力端子と前段インバータセルのPMOS回路及びNMOS回路のドレイン端子とが接続されており、前段インバータセルのPMOS回路及びNMOS回路のドレイン端子と後段バッファセルのゲート端子とが分離されて構成されている。
【００２２】
前段インバータセル及び後段バッファセルは、後段バッファセルの出力端子位置と、前段インバータセルの入力端子位置と、後段バッファセルのPMOS回路及び後段バッファセルのNMOS回路の実装形状とを変更することなく、後段バッファセルのPMOS回路のドレイン端子と後段バッファセルのNMOS回路のドレイン端子とを接続し、PMOS回路のドレイン端子と電源電位に設定されているメタル配線層との接続部を切断し、NMOS回路のドレイン端子とアース電位に設定されているメタル配線層との接続部を切断し、後段バッファセルの出力端子と前段インバータセルのPMOS回路及びNMOS回路のドレイン端子とを切断し、及び前段インバータセルのPMOS回路及びNMOS回路のドレイン端子と後段バッファセルのゲート端子とを接続することにより、当該後段バッファセルを後段インバータセルに修正することが可能である回路パターンとして、構成する。
【発明の効果】
【００２３】
上述したこの発明の第1乃至8の集積回路によれば、第1の機能ブロックと、第2の機能ブロックと、第1の機能ブロック及び第2の機能ブロック間に配置されたバッファセルとで構成されている。すなわち、PMOS回路のドレイン端子とNMOS回路のドレイン端子とが分離されており、かつバッファセルの入力端子と出力端子とは接続された状態でバッファ回路部分が形成されている。これを、PMOS回路のドレイン端子とNMOS回路のドレイン端子とを接続し、かつ入力端子と出力端子との接続部は切断することで、このバッファセルをインバータセルに修正することができる。この修正は、PMOS回路のドレイン端子とNMOS回路のドレイン端子との間及びバッファセルの入力端子と出力端子との間におけるそれぞれのメタル配線層形状の変更に対応する露光用マスクを1枚変更するだけで、既存の第1の機能ブロックや第2の機能ブロック等の移動を伴うことなく、対処できる。つまり、メタル配線層形状の変更に対応する露光用マスク以外の、例えば、ゲート、ドレイン、ソース等を構成するための露光用マスクを変更するが必要がない。
【発明を実施するための最良の形態】
【００２４】
以下、図を参照して、この発明の実施の形態につき説明する。なお、各図は、この発明が理解できる程度に各構成要素の形状、大きさ及び配置関係を概略的に示してあるに過ぎず、従って、この発明は図示例に限定されるものではない。なお、以下の説明は、単なる好適例に過ぎず、また、例示した数値的条件は何らこれに限定されない。また、各図において同様の構成要素については同一の番号を付して示し、その重複する説明を省略することもある。また、各図においては、図の見易さを優先し、この発明の趣旨が誤解されない範囲で厳密性を犠牲にした部分がある。
【００２５】
以下の実施例1乃至8の説明において、電源電位を第1の電位、アース電位を第2の電位ということもある。第1の機能ブロックを形成する領域を第1の領域、第2の機能ブロックを形成する領域を第2の領域ということもある。
【００２６】
また、PMOS回路のドレイン端子、ソース端子、ゲート端子をそれぞれ、第1のドレイン端子、第1のソース端子、第1のゲート端子といい、NMOS回路のドレイン端子、ソース端子、ゲート端子をそれぞれ、第2のドレイン端子、第2のソース端子、第2のゲート端子ということもある。
【００２７】
また、以下の実施例5乃至8においても同様に、第1の領域と第2の領域の間に配置される前段及び後段のインバータセルあるいはバッファセルを構成するドレイン端子、ソース端子、ゲート端子をそれぞれ次のとおりに言い換えることもある。前段に形成されるインバータセルあるいはバッファセルを構成するPMOS回路のドレイン端子、ソース端子、ゲート端子は、第1のドレイン端子、第1のソース端子、第1のゲート端子といい、NMOS回路のドレイン端子、ソース端子、ゲート端子をそれぞれ、第2のドレイン端子、第2のソース端子、第2のゲート端子ということもある。一方、後段に形成されるインバータセルあるいはバッファセルを構成するPMOS回路のドレイン端子、ソース端子、ゲート端子は、第3のドレイン端子、第3のソース端子、第3のゲート端子といい、NMOS回路のドレイン端子、ソース端子、ゲート端子をそれぞれ、第4のドレイン端子、第4のソース端子、第4のゲート端子ということもある。
【実施例１】
【００２８】
図2(A)及び(B)を参照して、この発明の第1の集積回路の構成を説明する。図2(A)は、この発明の第1の集積回路の配線パターンの実装概念図である。また、図2(B)は、この発明の第1の集積回路の回路図である。
【００２９】
この発明の第1の集積回路は、基本的に次の技術的思想に基づいて構成される集積回路である。すなわち、出力端子を有する第1の機能ブロックと、出力端子と接続された入力端子を有する第2の機能ブロックと、第1のドレイン端子、第1の電源に接続された第1のソース端子、及び出力端子に接続された第1のゲート端子とを有するPMOS回路と、第2のドレイン端子、第2の電源に接続された第2のソース端子、及び出力端子に接続された第2のゲート端子とを有するNMOS回路とを有することが特徴である。また、第1の機能ブロックを形成する第1の領域と、第2の機能ブロックを形成する第2の領域とを有し、第1領域と第2領域の領域間に第1の機能ブロックとゲート端子が接続されるPMOS回路とNMOS回路とが配置され、第1の領域と第2の領域間で第1の機能ブロックと第2の機能ブロックが接続されていることが特徴である。
【００３０】
第1の集積回路は、ブロックA（第1の機能ブロック）16とブロックB（第2の機能ブロック）18と、第1の機能ブロック16及び第2の機能ブロック18との間に配置されている修正領域50とで構成されている。一方のメタル配線層10は、電源電位(VDD)に、他方のメタル配線層14は、アース電位(VSS)に設定される。実線の四角形16及び18は、それぞれ単一の機能を有する回路で構成される、第1の機能ブロック及び第2の機能ブロックをそれぞれ示す。これらのセルの間の修正領域50には、PMOS回路やNMOS回路が形成される。PMOS回路は、ドレイン端子26、ゲート端子20、ソース端子36、及びP型活性部24を具えて構成される。P型イオン種をイオンインプランテーションされている領域22は、NMOS回路として動作する領域との境界を示す。一方、NMOS回路は、ドレイン端子28、ゲート端子20、ソース端子38、及びN型活性部30を具えて構成される。PMOS回路のドレイン端子26、NMOS回路のドレイン端子28は、それぞれ太い実線の四角形で囲って示してある。
【００３１】
修正領域50は、この例では、バッファセル52が形成される領域となる。修正領域50には、上記の構成要素の他に、ブロックAからの出力を入力するための入力端子32及びブロックBへ出力するための出力端子34が形成される。入力端子32及び出力端子34は、それぞれ太い破線の四角形で囲って示してある。
【００３２】
第1の集積回路は、PMOS回路のドレイン端子26とNMOS回路のドレイン端子28とが分離されて構成されており、及びバッファセル52の入力端子32と出力端子34とが接続されて形成される。また、この第1の集積回路によれば、PMOS回路のドレイン端子26とNMOS回路のドレイン端子28との間の空間には、ドレイン端子26とドレイン端子28とを接続することができるように、第1の機能ブロック16と第2の機能ブロック18とを接続するメタル配線層70が配置されている以外は、他のメタル配線層が交差して配置されない。
【００３３】
図2(B)は、図2(A)に示したブロックAとブロックBとの集積回路の間の修正領域50にバッファセル52が挿入されている場合の実装概念図に対応する回路図である。第1の機能ブロック16と第2の機能ブロック18との間にバッファセル52が挿入されている。
【００３４】
図2(A)及び(B)に示すこの発明の第1の集積回路の構成によれば、バッファセル52は、入力端子32の位置と、出力端子34の位置と、PMOS回路及びNMOS回路の実装形状とを変更することなく、PMOS回路のドレイン端子26とNMOS回路のドレイン端子28とをメタル配線層で接続し、かつ入力端子32と出力端子34との接続部72を切断することにより、当該バッファセル52をインバータセルに修正することが可能である回路パターンとして、構成される。すなわち、第1の集積回路の構成によれば、PMOS回路のドレイン端子26とNMOS回路のドレイン端子28との間の空間には、メタル配線層70以外の、他の信号線を配置するためのメタル配線層が交差して配置されないので、必要に応じて新たなメタル配線層を配置することで、PMOS回路のドレイン端子26とNMOS回路のドレイン端子28とを接続できる。このような回路修正によって、修正領域50に形成されていたバッファセル52をインバータセルに修正された集積回路は、図3を参照して以下説明する第2の集積回路となる。
【００３５】
上述したこの発明の第1の集積回路によれば、PMOS回路のドレイン端子26とNMOS回路のドレイン端子28との間及びバッファセルの入力端子32と出力端子34との間におけるそれぞれのメタル配線層形状の変更に対応する露光用マスクを1枚変更するだけで、既存の第1の機能ブロック16や第2の機能ブロック18等の位置の変更を伴うことなく、回路修正に対処できる。
【００３６】
また、上記の回路修正は、次のステップを含む半導体集積回路の修正方法によって実現する。すなわち、出力端子と第1及び第2のドレイン端子の接続を保持しつつ、出力端子と入力端子の接続を切断するステップと、第1のドレイン端子、第2のドレイン端子、及び入力端子とを接続するステップとを有する半導体集積回路の修正方法である。
【実施例２】
【００３７】
図3(A)及び(B)を参照して、この発明の第2の集積回路の構成を説明する。図3(A)は、この発明の第2の集積回路の配線パターンの実装概念図である。また、図3(B)は、この発明の第2の集積回路の回路図である。
【００３８】
この発明の第2の集積回路は、基本的に次の技術的思想に基づいて構成される集積回路である。すなわち、出力端子を有する第1の機能ブロックと、出力端子と接続された入力端子を有する第2の機能ブロックと、第1のドレイン端子、第1の電源に接続された第1のソース端子、及び出力端子に接続された第1のゲート端子とを有するPMOS回路と、第2のドレイン端子、第2の電源に接続された第2のソース端子、及び出力端子に接続された第2のゲート端子とを有するNMOS回路とを有することが特徴である。また、第1のドレイン端子と第2のドレイン端子とが接続されていることが特徴である。
【００３９】
第2の集積回路は、第1の機能ブロック16と、第2の機能ブロック18と、第1の機能ブロック16及び第2の機能ブロック18間の修正領域54に配置されたインバータセル56とで構成される。第1の集積回路と異なる点は、バッファセル52の代わりにインバータセル56が配置されて構成されている点である。このため、第2の集積回路の修正前の構成は、第1の集積回路の修正後の構成と同一である。すなわち、PMOS回路のドレイン端子26とNMOS回路のドレイン端子28とがメタル配線層74で接続されており、及び入力端子32と出力端子34とが分離されて構成されている。
【００４０】
また、この第2の集積回路によれば、入力端子32と出力端子34との間の空間は、メタル配線層を配置して、入力端子32と出力端子34とを接続することができるように、他の信号線を配置するためのメタル配線層が交差して配置されない領域として構成されている。これに対して以下の修正が可能である。出力端子34の位置と、入力端子32の位置と、PMOS回路及びNMOS回路の実装形状とを変更することなく、PMOS回路のドレイン端子26とNMOS回路のドレイン端子28とを切断(メタル配線層74を切断)し、かつインバータセル56の入力端子32と出力端子34とを接続する。この修正により、インバータセル56はバッファセル52に修正される。
【００４１】
上述したこの発明の第2の集積回路によれば、第1の集積回路の場合と同様に、PMOS回路のドレイン端子26とNMOS回路のドレイン端子28との間(メタル配線層74が配置される空間)及びバッファセルの入力端子32と出力端子34との間(入力端子32と出力端子34との接続部72(図1(A)参照))におけるそれぞれのメタル配線層形状の変更に対応する露光用マスクを1枚変更するだけで、既存の第1の機能ブロックや第2の機能ブロック等の移動を伴うことなく、回路修正に対処できる。
【実施例３】
【００４２】
図4(A)及び(B)を参照して、この発明の第3の集積回路の構成を説明する。図4(A)は、この発明の第3の集積回路の配線パターンの実装概念図である。また、図4(B)は、この発明の第3の集積回路の回路図である。
【００４３】
この発明の第3の集積回路は、基本的に次の技術的思想に基づいて構成される集積回路である。すなわち、出力端子を有する第1の機能ブロックと、出力端子と接続された入力端子を有する第2の機能ブロックと、第1のドレイン端子、第1の電源に接続された第1のソース端子、及び出力端子に接続された第1のゲート端子とを有するPMOS回路と、第2のドレイン端子、第2の電源に接続された第2のソース端子、及び出力端子に接続された第2のゲート端子とを有するNMOS回路とを有することが特徴である。また、第1のドレイン端子は、第1の電源に接続され、第2のドレイン端子は、第2の電源に接続されていることが特徴である。また、PMOS回路のゲート端子及びドレイン端子は第1の電源に接続されており、NMOS回路のゲート端子及びドレイン端子は第2の電源に接続されていることが特徴である。
【００４４】
第3の集積回路は、第1の機能ブロック16と、第2の機能ブロック18と、第1の機能ブロック16及び第2の機能ブロック18間の修正領域58に配置されたバッファセル60とで構成される。
【００４５】
バッファセル60は、PMOS回路とNMOS回路とを含んで構成され、PMOS回路のドレイン端子26とNMOS回路のドレイン端子28とが分離されて構成されており、かつバッファセル60の入力端子32と出力端子34とが接続されて構成される点は、第1の集積回路と共通する。異なる点は、PMOS回路のドレイン端子26は、電源電位(VDD)に設定されているメタル配線層10にメタル配線層76によって接続され、NMOS回路のドレイン端子28は、アース電位(VSS)に設定されているメタル配線層14にメタル配線層78によって接続されて構成される点である。
【００４６】
そして、このバッファセル60は、出力端子34の位置と、入力端子32の位置と、PMOS回路及びNMOS回路の実装形状とを変更することなく、かつ入力端子32と出力端子34との接続部72を切断し、PMOS回路のドレイン端子26と電源電位に設定されているメタル配線層10との接続部であるメタル配線層76を切断し、NMOS回路のドレイン端子28とアース電位に設定されているメタル配線層14との接続部であるメタル配線層78を切断することにより、インバータセルに修正することが可能である回路パターンとして構成する。
【００４７】
第3の集積回路は、PMOS回路のドレイン端子26とNMOS回路のドレイン端子28とが分離されて構成されており、かつバッファセルの入力端子32と出力端子34とが接続部72を介して接続されて構成される点が、第1の集積回路と共通する。また、PMOS回路のドレイン端子26とNMOS回路のドレイン端子28とは、それぞれ電源電位(VDD)及びアース電位(VSS)に固定するために、メタル配線層10及びメタル配線層14に、それぞれメタル配線層76及びメタル配線層78によって接続されて構成される。
【００４８】
したがって、PMOS回路のドレイン端子26とNMOS回路のドレイン端子28との間、及びバッファセル60の入力端子32と出力端子34との間、及びPMOS回路のドレイン端子26及びNMOS回路のドレイン端子28の、それぞれのメタル配線層形状の変更に対応する露光用マスクを1枚変更するだけで、既存の第1の機能ブロックや第2の機能ブロック等の移動を伴うことなく対処できるという利点がある点は同様である。
【００４９】
第1の集積回路と異なる点は、PMOS回路のドレイン端子26は、電源電位(VDD)に設定されているメタル配線層10にメタル配線層76によって接続され、かつNMOS回路のドレイン端子28は、アース電位(VSS)に設定されているメタル配線層14にメタル配線層78によって接続されて構成される点である。このために、上述の第1の集積回路は、PMOS回路のドレイン端子26と電源電位(VDD)に設定されているメタル配線層10との間、及びNMOS回路のドレイン端子28とアース電位(VSS)に設定されているメタル配線層14との間に、他の信号線を配置することが可能である形状であるのに対して、この第3の集積回路は、このような自由度を有していない。
【００５０】
しかし、いわゆる浮きトランジスタ効果を防止することができる。すなわち、第3の集積回路は、PMOS回路のドレイン端子26は電源電位(VDD)に固定され、NMOS回路のドレイン端子28はアース電位(VSS)に固定されているので、PMOS回路のドレイン端子26及びNMOS回路のドレイン端子28は、電位が定まらないいわゆる空き端子の状態とはなってない。この結果、集積回路図と回路レイアウトとの一致検証試験において、電位が定まらないいわゆる空き端子の存在に起因する擬似的なエラーが発生することがない。そのため、詳細は後述するが、この検証試験の際に、空き端子を電源電位あるいはアース電位に固定するための接続操作、いわゆる浮きトランジスタ処理と呼ばれる処理を必要としないという利点がある。
【実施例４】
【００５１】
図5(A)及び(B)を参照して、この発明の第4の集積回路の構成を説明する。図5(A)は、この発明の第4の集積回路の配線パターンの実装概念図である。また、図5(B)は、この発明の第4の集積回路の回路図である。
【００５２】
この発明の第4の集積回路は、基本的に次の技術的思想に基づいて構成される集積回路である。すなわち、出力端子を有する第1の機能ブロックと、出力端子と接続された入力端子を有する第2の機能ブロックと、第1のドレイン端子、第1の電源に接続された第1のソース端子、及び出力端子に接続された第1のゲート端子とを有するPMOS回路と、第2のドレイン端子、第2の電源に接続された第2のソース端子、及び出力端子に接続された第2のゲート端子とを有するNMOS回路とを有することが特徴である。また、第1のドレイン端子は、第1の電源に接続され、第2のドレイン端子は、第2の電源に接続されており、第1のゲート端子と第2のゲート端子とが接続されていることが特徴である。
【００５３】
第4の集積回路は、第1の機能ブロック16と、第2の機能ブロック18と、第1の機能ブロック16及び第2の機能ブロック18間の修正領域62に配置されたバッファセル64とで構成されている。バッファセル64が、PMOS回路とNMOS回路とを含んで構成され、PMOS回路のドレイン端子26とNMOS回路のドレイン端子28とが分離されて構成されており、PMOS回路のドレイン端子26が、電源電位(VDD)に設定されているメタル配線層10にメタル配線層76によって接続されており、かつNMOS回路のドレイン端子28が、アース電位(VSS)に設定されているメタル配線層14にメタル配線層78によって接続されて構成される点は、第3の集積回路と共通する。異なる点は、バッファセル64の入力端子32及び出力端子34が、PMOS回路及びNMOS回路のゲート端子20とは分離されて形成される点である。
【００５４】
そして、このバッファセル64は、出力端子34の位置と、入力端子32の位置と、PMOS回路及びNMOS回路の実装形状とを変更することなく、PMOS回路のドレイン端子26とNMOS回路のドレイン端子28とをメタル配線層で接続し、PMOS回路のドレイン端子26と電源電位(VDD)に設定されているメタル配線層10との接続部76を切断し、NMOS回路のドレイン端子28とアース電位(VSS)に設定されているメタル配線層14との接続部78を切断し、入力端子32と出力端子34との接続部（メタル配線層）79を切断して、かつ、バッファセルの出力端子34及び入力端子32とPMOS回路及びNMOS回路のゲート端子20とを接続することが可能である構成とされる。この修正によって、このバッファセル64をインバータセルに修正することが可能となる。
【００５５】
上述したこの発明の第4の集積回路は、PMOS回路のドレイン端子26とNMOS回路のドレイン端子28とが分離されて構成されており、PMOS回路のドレイン端子26は、電源電位(VSS)に設定されているメタル配線層10にメタル配線層76によって接続されており、NMOS回路のドレイン端子28は、アース電位(VSS)に設定されているメタル配線層14にメタル配線層78によって接続されて構成される点は、第3の集積回路と共通する。また、バッファセル64の入力端子32及び出力端子34が、PMOS回路及びNMOS回路のゲート端子20とは分離されて形成されている。
【００５６】
したがって、PMOS回路のドレイン端子26とNMOS回路のドレイン端子28との間、及びバッファセル64の入力端子32と出力端子34との間72、及びバッファセル64の入力端子32及び出力端子34とPMOS回路及びNMOS回路のゲート端子20の、それぞれのメタル配線層形状の変更に対応する露光用マスクを1枚変更するだけで、既存の第1の機能ブロックや第2の機能ブロック等の移動を伴うことなく、回路修正に対処できるという利点がある点は同様である。
【００５７】
第3の集積回路と異なる点は、バッファセルの入力端子32及び出力端子34が、PMOS回路及びNMOS回路のゲート端子20とは分離さて形成される点である。このため、ゲート端子20の面積が実質的に小さくなり、これによってトランジスタとしての静電容量が小さくなり、動作が高速化されるという利点がある。
【００５８】
ここで、図6(A)、(B)及び(C)を参照して、上述のいわゆる浮きトランジスタ処理と呼ばれる処理を必要としない理由、及びトランジスタとしての静電容量が小さくなることによる動作の高速化の理由を、NMOS回路を例に挙げて、説明する。PMOS回路の場合は、ゲート端子に対するドレイン端子(あるいはソース端子)の電位の関係がNMOS回路と逆になるだけで、本質的には以下の説明と変わるものではない。図6(A)はNMOS回路の実装断面図であり、図6(B)はゲート端子の構造に起因するNMOS回路が持つ静電容量についての説明に供する図であり、図6(C)はNMOS回路の回路図である。
【００５９】
図6(A)に示すNMOS回路は、基板100に、ソース部82及びドレイン部84が形成されて構成されている。これに対してゲート部86が、ソース部82及びドレイン部84の上部に絶縁膜88を介して形成されている。ゲート部86にはゲート電極90がつながっているが、ここでは便宜上ゲート部86とゲート電極90とを合わせてゲート端子90と呼称するものとする。図4(A)あるいは図5(A)に示すバッファセルのNMOS回路部分と、この図6(A)に示すNMOS回路とは、次のように対応する。すなわち、ソース部82及びドレイン部84は、それぞれメタル配線層80及びメタル配線層78を介してアース電位(VSS)に設定されているメタル配線層14に接続される。ソース部82及びドレイン部84は、アース電位(VSS)に設定されていることになる。
【００６０】
図4(A)及び図5(A)に示すバッファセルでは、ソース部82はソース端子38に、ドレイン部84はドレイン端子28にそれぞれ対応している。すなわち、図6(A)に示すNMOS回路の実装断面図は、図6(C)に示すNMOS回路の回路図として表される。これら図6(A)及び図6(C)から、NMOS回路のドレイン端子28及びソース端子38はアース電位(VSS)に固定されており、電位が定まらないいわゆる空き端子の状態とはなってないことが分かる。
【００６１】
図6(B)に示すように、アース電位(VSS)に設定されたソース部82及びドレイン部84とゲート部86との間は、絶縁層88を介して、コンデンサ構造が構成されている。すなわち、このように構成されるコンデンサの容量は、ゲート端子90につなげられたゲート部86の面積に依存する。この面積が狭いほど、コンデンサの容量が小さくなり、それだけNMOS回路の動作速度が高速になる。上述したように、第3の集積回路は、バッファセルの入力端子32及び出力端子34が、PMOS回路及びNMOS回路のゲート端子20とは分離さて形成されるので、ゲート端子20の面積が実質的に小さくなり、これによってトランジスタとしての静電容量が小さくなり、動作が高速化される。
【００６２】
また、上述したように、ソース部82及びドレイン部84はアース電位(VSS)に設定される。すなわち、NMOS回路のドレイン端子28及びソース端子38はアース電位(VSS)に固定されており、電位が定まらないいわゆる空き端子の状態とはなってない。これに反して、第1の集積回路のように、NMOS回路のドレイン端子28とメタル配線層14との間が接続されていない場合、NMOS回路のドレイン端子28及びソース端子38の電位は一定値に定まらず不安定となり、設計回路図と実際に試作された回路との一致検証試験の際に擬似的なエラーの出ることがあることが知られている。このために、特別な治具を用いてNMOS回路のドレイン端子28及びソース端子38を、アース電位(VSS)に設定されたメタル配線層14に臨時に接続する、いわゆる浮きトランジスタ処理をする必要がある。
【実施例５】
【００６３】
図7(A)及び(B)を参照して、この発明の第5の集積回路の構成を説明する。図7(A)は、この発明の第5の集積回路の配線パターンの実装概念図である。また、図7(B)は、この発明の第5の集積回路の回路図である。
【００６４】
この発明の第5の集積回路は、基本的に次の技術的思想に基づいて構成される集積回路である。すなわち、第1の機能ブロックを形成する第1の領域と、第2の機能ブロックを形成する第2の領域とを有し、第1の領域と第2の領域との間には、第1のソース端子、第1のドレイン端子、及び第1のゲート端子を有する第1のPMOS回路と、第2のソース端子、第2のドレイン端子、及び第2のゲート端子を有する第2のPMOS回路と、第3のソース端子、第3のドレイン端子、及び第3のゲート端子を有する第3のNMOS回路と、第4のソース端子、第4のドレイン端子、及び第4のゲート端子を有する第4のNMOS回路と、が形成されていて、第1及び第2のソース端子は、第1の電源に接続されていて、第3及び第4のソース端子は、第2の電源に接続されていて、第1の機能ブロックと第1及び第3のゲート端子が接続され、第1及び第3のドレイン端子の接続に応じて、第2及び第4のゲート端子、又は第2及び第4のドレイン端子と第2の機能ブロックとが接続されていることが特徴である。また、第1及び第3のドレイン端子は、第2及び第4のゲート端子に接続されていて、第2および第4のドレイン端子は、第2の機能ブロックに接続されていることが特徴である。
【００６５】
第5の集積回路は、第1の機能ブロック16と、第2の機能ブロック18と、第1の機能ブロック16及び第2の機能ブロック18間に、第1の機能ブロック16、前段インバータセル118、後段インバータセル120、第2の機能ブロック18の順に配置された当該前段インバータセル118及び後段インバータセル120とで構成される。前段インバータセル118及び後段インバータセル120は、それぞれ、PMOS回路とNMOS回路とを含んで構成されている。後段インバータセル120のPMOS回路のドレイン端子26と後段インバータセルのNMOS回路のドレイン端子28とはメタル配線層74で接続されて構成され、後段インバータセル120の出力端子34と後段インバータセルのゲート端子96とは切断されて構成されている。また、前段インバータセル118のPMOS回路及びのNMOS回路のドレイン端子27及び29と後段インバータセル120のゲート端子160とはメタル配線層83を介して接続されている。
【００６６】
そして、この後段インバータセル120は、後段インバータセル120の出力端子34位置と、後段インバータセル120のゲート端子96位置と、PMOS回路及びNMOS回路の実装形状とを変更することなく、後段インバータセル120のPMOS回路のドレイン端子26と後段インバータセル120のNMOS回路のドレイン端子28とを切断し、かつ後段インバータセル120の出力端子34と後段インバータセル120のゲート端子96とをメタル配線層で接続することにより、後段インバータセル120を後段バッファセルに修正することが可能である回路パターンとして構成する。
【００６７】
なお、前段インバータセル118及び後段インバータセル120は、それぞれ修正領域110の前段修正領域112及び後段修正領域114に形成される。したがって、修正領域110に形成される論理回路セルは、インバータセルが直列に2段接続されて形成されたバッファセルである。
【００６８】
また、後段インバータセルのゲート端子96と後段インバータセル120の出力端子34との間の空間には、メタル配線層を配置して、ゲート端子96と出力端子34とを接続することができるように、他の信号線を配置するためのメタル配線層が交差して配置されない。これに対して以下の修正が可能である。出力端子34の位置と、ゲート端子96の位置と、PMOS回路及びNMOS回路の実装形状とを変更することなく、後段インバータセル120のPMOS回路のドレイン端子26と後段インバータセル120のNMOS回路のドレイン端子28とを切断(メタル配線層74を切断)し、かつゲート端子96と出力端子34とを接続する。この修正により、後段インバータセル120は後段バッファセルに修正される。
【００６９】
上述したこの発明の第5の集積回路によれば、後段インバータセル120のPMOS回路のドレイン端子26と後段インバータセル120のNMOS回路のドレイン端子28との間(メタル配線層74が配置される空間)及びゲート端子96と出力端子34との間におけるそれぞれのメタル配線層形状の変更に対応する露光用マスクを1枚変更するだけで、既存の第1の機能ブロック16や第2の機能ブロック18等の移動を伴うことなく、回路修正に対処できる。
【００７０】
また、上記の回路修正は、次のステップを含む半導体集積回路の修正方法によって実現する。すなわち、第3のドレイン端子と第4のドレイン端子の接続を切断するステップと、第1及び第3のドレイン端子の接続に応じて、第2及び第4のゲート端子、又は第2及び第4のドレイン端子と第2の機能ブロックとを接続するステップとを有する半導体集積回路の修正方法である。
【実施例６】
【００７１】
次に、図8(A)及び(B)を参照して、この発明の第6の集積回路の構成を説明する。図8(A)は、この発明の第6の集積回路の配線パターンの実装概念図である。また、図8(B)は、この発明の第6の集積回路の回路図である。
【００７２】
この発明の第6の集積回路は、基本的に次の技術的思想に基づいて構成される集積回路である。すなわち、第1の機能ブロックを形成する第1の領域と、第2の機能ブロックを形成する第2の領域とを有し、第1の領域と第2の領域との間には、第1のソース端子、第1のドレイン端子、及び第1のゲート端子を有する第1のPMOS回路と、第2のソース端子、第2のドレイン端子、及び第2のゲート端子を有する第2のPMOS回路と、第3のソース端子、第3のドレイン端子、及び第3のゲート端子を有する第3のNMOS回路と、第4のソース端子、第4のドレイン端子、及び第4のゲート端子を有する第4のNMOS回路と、が形成されていて、第1及び第2のソース端子は、第1の電源に接続されていて、第3及び第4のソース端子は、第2の電源に接続されていて、第1の機能ブロックと第1及び第3のゲート端子が接続され、第1及び第3のドレイン端子の接続に応じて、第2及び第4のゲート端子、又は第2及び第4のドレイン端子と第2の機能ブロックとが接続されていることが特徴である。また、第1及び第3のドレイン端子は、第2及び第4のゲート端子に接続されると共に、第2の機能ブロックにも接続されているとことが特徴である。
【００７３】
第6の集積回路は、第1の機能ブロック16と、第2の機能ブロック18と、第1の機能ブロック16及び第2の機能ブロック18間に、第1の機能ブロック16、前段インバータセル130、後段バッファセル132、第2の機能ブロック18の順に配置された当該前段インバータセル130及び後段バッファセル132とで構成される。第5の集積回路と異なる点は、後段インバータセル120の代わりに後段バッファセル132が配置されて構成されている点である。このため、第6の集積回路の修正後の集積回路の構成は、第5の発明の修正前の集積回路の構成と同一である。すなわち、前段インバータセル130及び後段バッファセル132は、それぞれ、PMOS回路とNMOS回路とを含んで構成され、後段バッファセル132のPMOS回路のドレイン端子26と後段バッファセル132のNMOS回路のドレイン端子28とが切断されて構成されており、かつ後段バッファセル132の出力端子34と後段バッファセル132のゲート端子96とがメタル配線層72で接続されて構成される。また、前段インバータセル130のPMOS回路及びNMOS回路のドレイン端子27及び29と後段バッファセル132のゲート端子160とはメタル配線層83を介して接続される。
【００７４】
これに対して以下の修正が可能である。後段バッファセル132の出力端子34の位置と、後段バッファセル132のゲート端子96の位置と、PMOS回路及びNMOS回路の実装形状とを変更することなく、後段バッファセル132のPMOS回路のドレイン端子26と後段バッファセルNMOS回路のドレイン端子28とをメタル配線層で接続し、かつ後段バッファセル132の出力端子34と後段バッファセル132のゲート端子96とを切断（メタル配線層72を切断）する。この修正により、後段バッファセル132は後段インバータセルに修正される。
【００７５】
なお、前段インバータセル130及び後段バッファセル132は、それぞれ修正領域122の前段修正領域124及び後段修正領域126に形成される。したがって、修正領域122に形成される論理回路セルは、インバータセルとバッファセルとが直列に2段接続されて形成された、インバータセルである。
【００７６】
後段バッファセル132は、後段バッファセル132のゲート端子96の位置と、後段バッファセル132の出力端子34の位置と、PMOS回路及びNMOS回路の実装形状とを変更することなく、後段バッファセル132のPMOS回路のドレイン端子26と後段バッファセル132のNMOS回路のドレイン端子28とをメタル配線層で接続し、かつゲート端子96と出力端子34との接続部72を切断することにより、後段インバータセルに修正することが可能である回路パターンとして構成される。すなわち、後段バッファセル132のPMOS回路のドレイン端子26と後段バッファセル132のNMOS回路のドレイン端子28との間の空間は、メタル配線層70以外の、他の信号線を配置するためのメタル配線層が交差して配置されないので、必要に応じて新たなメタル配線層を配置することで、ドレイン端子26とドレイン端子28とを接続できる。このような回路修正によって、後段修正領域126に形成されていた後段バッファセル132を後段インバータセルに修正された集積回路は、図7を参照して説明した、第5の集積回路となる。
【００７７】
上述した第6の集積回路によれば、後段バッファセル132のPMOS回路のドレイン端子26と後段バッファセル132のNMOS回路のドレイン端子28との間及びゲート端子96と出力端子34との間におけるそれぞれのメタル配線層形状の変更に対応する露光用マスクを1枚変更するだけで、既存の第1の機能ブロック16や第2の機能ブロック18等の位置の変更を伴うことなく、回路修正に対処できる。
【実施例７】
【００７８】
次に、図9(A)及び(B)を参照して、この発明の第7の集積回路の構成を説明する。図9(A)は、この発明の第7の集積回路の配線パターンの実装概念図である。また、図9(B)は、この発明の第7の集積回路の回路図である。
【００７９】
この発明の第7の集積回路は、基本的に次の技術的思想に基づいて構成される集積回路である。すなわち、第1の機能ブロックを形成する第1の領域と、第2の機能ブロックを形成する第2の領域とを有し、第1の領域と第2の領域との間には、第1のソース端子、第1のドレイン端子、及び第1のゲート端子を有する第1のPMOS回路と、第2のソース端子、第2のドレイン端子、及び第2のゲート端子を有する第2のPMOS回路と、第3のソース端子、第3のドレイン端子、及び第3のゲート端子を有する第3のNMOS回路と、第4のソース端子、第4のドレイン端子、及び第4のゲート端子を有する第4のNMOS回路と、が形成されていて、第1及び第2のソース端子は、第1の電源に接続されていて、第3及び第4のソース端子は、第2の電源に接続されていて、第1の機能ブロックと第1及び第3のゲート端子が接続され、第1及び第3のドレイン端子の接続に応じて、第2及び第4のゲート端子、又は第2及び第4のドレイン端子と第2の機能ブロックとが接続されていることが特徴である。また、第2のドレイン端子は、第1の電源に接続され、第4のドレイン端子は、第2の電源に接続されていることが特徴である。
【００８０】
第7の集積回路は、第1の機能ブロック16と、第2の機能ブロック18と、第1の機能ブロック16及び第2の機能ブロック18間に、第1の機能ブロック16、前段インバータセル142、後段バッファセル144、第2の機能ブロック18の順に配置された当該前段インバータセル142及び後段バッファセル144とで構成される。前段インバータセル142及び後段バッファセル144は、それぞれ、PMOS回路とNMOS回路とを含んで構成され、後段バッファセル144のPMOS回路のドレイン端子26と後段バッファセル144のNMOS回路のドレイン端子28とが分離されており、後段バッファセル144のPMOS回路のドレイン端子26が電源電位に設定されているメタル配線層10にメタル配線層76によって接続されており、かつ後段バッファセル144のNMOS回路のドレイン端子28がアース電位に設定されているメタル配線層14にメタル配線層78によって接続されて構成される。また、後段バッファセル144の出力端子34と後段バッファセル144のゲート端子160とがメタル配線層72で接続されて構成される。また、前段インバータセル142のPMOS回路及びのNMOS回路のドレイン端子27及び29と後段バッファセル144のゲート端子160とはメタル配線層83を介して接続される。
【００８１】
なお、前段インバータセル142及び後段インバータセル144は、それぞれ修正領域134の前段修正領域136及び後段修正領域138に形成される。したがって、修正領域134に形成される論理回路セルは、インバータセルとバッファセルとが直列に2段接続されて形成された、インバータセルである。
【００８２】
後段バッファセル144は、出力端子34の位置と、後段インバータセル144のPMOS回路及びNMOS回路の実装形状とを変更することなく、後段バッファセル144のPMOS回路のドレイン端子26と後段バッファセル144のNMOS回路のドレイン端子28とをメタル配線層で接続し、後段バッファセル144の出力端子34と後段バッファセルのゲート端子160とを切断し、メタル配線層76及びメタル配線層78を切断することにより、当該後段バッファセル144を後段インバータセルに修正することが可能である回路パターンとして、構成されている。
【００８３】
上述したこの発明の第7の集積回路によれば、後段バッファセル144のPMOS回路のドレイン端子26とNMOS回路とドレイン端子28との間及び出力端子34とゲート端子160との間のメタル配線層、及びメタル配線層76及びメタル配線層78が配置される形状の変更に対応する露光用マスクを1枚変更するだけで、既存の第1の機能ブロックや第2の機能ブロック等の移動を伴うことなく後段バッファセルから後段インバータセルへの変更に対処できる。
【００８４】
この発明の第5の集積回路と異なる点は、PMOS回路のドレイン端子26と電源電位(VDD)に設定されているメタル配線層10とがメタル配線層76によって接続されており、NMOS回路のドレイン端子28とアース電位(VSS)に設定されているメタル配線層14とがメタル配線層78によって接続されている点である。このために、第3及び第4の集積回路と同様に、PMOS回路のドレイン端子26と電源電位に設定されているメタル配線層10との間、及びNMOS回路のドレイン端子28とアース電位に設定されているメタル配線層14との間に、他の信号線を配置することはできないが、いわゆる浮きトランジスタ効果を防止することができる。
【実施例８】
【００８５】
次に、図10(A)及び(B)を参照して、この発明の第8の集積回路の構成を説明する。図10(A)は、この発明の第8の集積回路の配線パターンの実装概念図である。また、図10(B)は、この発明の第8の集積回路の回路図である。
【００８６】
この発明の第8の集積回路は、基本的に次の技術的思想に基づいて構成される集積回路である。すなわち、第1の機能ブロックを形成する第1の領域と、第2の機能ブロックを形成する第2の領域とを有し、第1の領域と第2の領域との間には、第1のソース端子、第1のドレイン端子、及び第1のゲート端子を有する第1のPMOS回路と、第2のソース端子、第2のドレイン端子、及び第2のゲート端子を有する第2のPMOS回路と、第3のソース端子、第3のドレイン端子、及び第3のゲート端子を有する第3のNMOS回路と、第4のソース端子、第4のドレイン端子、及び第4のゲート端子を有する第4のNMOS回路と、が形成されていて、第1及び第2のソース端子は、第1の電源に接続されていて、第3及び第4のソース端子は、第2の電源に接続されていて、第1の機能ブロックと第1及び第3のゲート端子が接続され、第1及び第3のドレイン端子の接続に応じて、第2及び第4のゲート端子、又は第2及び第4のドレイン端子と第2の機能ブロックとが接続されていることが特徴である。また、第1及び第3のドレイン端子は、第2の機能ブロックと接続されていて、第2および第4のドレイン端子は、第1、第3のドレイン端子、及び第2の機能ブロックと電気的に分離されていることが特徴である。
【００８７】
第8の集積回路は、第1の機能ブロック16と、第2の機能ブロック18と、第1の機能ブロック16及び第2の機能ブロック18間に、第1の機能ブロック16、前段インバータセル154、後段バッファセル156、第2の機能ブロック18の順に配置された前段インバータセル154及び後段バッファセル156とで構成される。前段インバータセル154及び後段バッファセル156は、それぞれ、PMOS回路とNMOS回路とを含んで構成され、後段バッファセル156のPMOS回路のドレイン端子26と後段バッファセル156のNMOS回路のドレイン端子28とが分離されており、後段バッファセル18のPMOS回路のドレイン端子26と電源電位(VDD)に設定されているメタル配線層10とがメタル配線層76によって接続されており、かつ後段バッファセル156のNMOS回路のドレイン端子28とアース電位(VSS)に設定されているメタル配線層14とがメタル配線層78によって接続されて構成される。また、後段バッファセル156の出力端子34と前段インバータセル154のPMOS回路及びNMOS回路のそれぞれのドレイン端子27及び29とがメタル配線層85によって接続されており、前段インバータセル154のPMOS回路及びNMOS回路のドレイン端子27及び29と後段バッファセル156のゲート端子96とが切断されて構成される。
【００８８】
なお、前段インバータセル154及び後段バッファセル156は、それぞれ修正領域146の前段修正領域148及び後段修正領域150に形成される。したがって、修正領域146に形成される論理回路セルは、インバータセルとバッファセルとが直列に2段接続されて形成された、インバータセルである。
【００８９】
後段バッファセル156は、出力端子34の位置と、前段インバータセル154の入力端子92の位置と、後段バッファセル156のPMOS回路及び後段バッファセルのNMOS回路の実装形状とを変更することなく、後段バッファセル156のPMOS回路のドレイン端子26と後段バッファセル156のNMOS回路のドレイン端子28とを接続し、後段バッファセル156の出力端子34と前段インバータセル154のPMOS回路及びNMOS回路のそれぞれのドレイン端子27及び29とを接続しているメタル配線層85を切断して、新たに、図7乃至図9における、前段インバータセル154のPMOS回路及びのNMOS回路のドレイン端子27及び29と後段バッファセル156のゲート端子160とを接続しているメタル配線層83を形成し、前段インバータセル154のPMOS回路及びNMOS回路のドレイン端子27及び29と後段バッファセル156のゲート端子96とを接続し、メタル配線層76及びメタル配線層78を切断することにより、当該後段バッファセル156を後段インバータルに修正することが可能である回路パターンとして構成する。
【００９０】
上述した第8の集積回路によれば、後段バッファセル156のPMOS回路のドレイン端子26とNMOS回路のドレイン端子28との間、後段バッファセル156の出力端子34及び前段インバータセル154の入力端子92と前段インバータセル154のPMOS回路及びNMOS回路のドレイン端子27及び29との間、前段インバータセル154のPMOS回路及びNMOS回路のドレイン端子27及び29と後段バッファセル156のゲート端子96との間のメタル配線層、及びメタル配線層76及びメタル配線層79が配置される形状の変更に対応する露光用マスクを1枚変更するだけで後段バッファセルから後段インバータセルへの変更に対処できる。
【００９１】
第7の集積回路と異なる点は、後段バッファセル156のゲート端子96と前段インバータセル154のドレイン端子27及び29及び後段バッファセル156のゲート端子96とが切断されて構成される点である。このため、ゲート部の面積が実質的に小さくなり、これによってトランジスタとしての静電容量が小さくなり、動作が高速化されるという利点がある。
【００９２】
また、第5から第8の集積回路における前段及び後段の機能ブロック（インバータセル及びバッファセル）は、両者を合わせて、基本的に第1から第4の集積回路におけるバッファセルあるいはインバータセルと同一の機能を有する。したがって、後段インバータセルあるいは後段バッファセルを、それぞれ、後段バッファセルあるいは後段インバータセルに変更すれば、第1の機能ブロックと第2の機能ブロックとの間の論理を反転から非反転に、あるいは、非反転から反転に修正することが可能となる。第1の機能ブロックと第2の機能ブロックとの間に設ける、前段インバータセル及び後段バッファセルは、その基本的構成が、第1から第4の集積回路における、第1の機能ブロックと第2の機能ブロックとの間に設けられる単一の機能ブロックであるバッファセルあるいはインバータセルと、同一である。そのために、第1の機能ブロックと第2の機能ブロックとの間に設けられる論理反転機能を担う機能ブロックが、第1から第4の集積回路におけるように単一の機能ブロックから構成されている場合であっても、第5から第8の集積回路におけるように複数の機能ブロックから構成されている場合であっても、コンピュータ支援設計システムを利用する回路設計工程において、論理反転機能を担う機能ブロックの設計データを共通化できる利点がある。
【００９３】
論理反転機能を担う機能ブロックを複数第1の機能ブロックと第2の機能ブロックとの間に設ける必要が生ずるのは、第1の機能ブロックから第2の機能ブロックに渡すべき電気信号波形に歪みが生じている場合等において、この電気信号の波形の歪みを整形（波形整形）しなければならない場合等である。波形整形等の目的で、第1の機能ブロックと第2の機能ブロックとの間に論理反転機能を担う機能ブロックを複数配置する手法は、広く行なわれている。このような場合において、コンピュータ支援設計システムを利用する回路設計工程において、論理反転機能を担う機能ブロックの設計データを共通化できることは、工程を簡素化し製造コストを低く抑えるために、非常に有効である。
【図面の簡単な説明】
【００９４】
【図１】従来技術によって構成された集積回路に修正を施す場合の説明に供する図である。
【図２】この発明の第1の集積回路の構成の説明に供する図である。
【図３】この発明の第2の集積回路の構成の説明に供する図である。
【図４】この発明の第3の集積回路の構成の説明に供する図である。
【図５】この発明の第4の集積回路の構成の説明に供する図である。
【図６】浮きトランジスタ効果及びトランジスタ動作の高速化の説明に供する図である。
【図７】この発明の第5の集積回路の構成の説明に供する図である。
【図８】この発明の第6の集積回路の構成の説明に供する図である。
【図９】この発明の第7の集積回路の構成の説明に供する図である。
【図１０】この発明の第8の集積回路の構成の説明に供する図である。
【符号の説明】
【００９５】
10、12、14、70、72、74、76、78、79、80、83、85：メタル配線層
16：ブロックA（第1の機能ブロック）
18：ブロックB（第2の機能ブロック）
20、90、96、160、162：ゲート端子
22：P型イオン種をイオンインプランテーションされている領域
24：P型活性部
26、27、28、29：ドレイン端子
30：N型活性部
32、92：入力端子
34：出力端子
36、38：ソース端子
40、50、54、58、62、110、122、134、146：修正領域
42：論理反転回路（インバータセル）
52、60、64：バッファセル
56：インバータセル
82：ソース部
84：ドレイン部
86：ゲート部
88：絶縁膜
90：ゲート電極
100：基板
112、124、136、148：前段修正領域
114、126、138、150：後段修正領域
118、130、142、154：前段インバータセル
120：後段インバータセル
132、144、156：後段バッファセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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