(57)【要約】【課題】  段数を減らして回路構成を簡略化しチップサイズと信号伝搬の遅延を低減。【解決手段】  信号レベル変換回路は、低電源電圧信号用の第１端子、低電源電圧より高い高電源電圧信号用の第２端子、第１端子から第２端子への信号経路に介挿され低電源電圧信号を高電源電圧信号に変換するレベルシフタ、それぞれのゲートに第１端子が接続されたＰ１とＮ１の第１インバータと低電源電圧の電圧源からＰ１のソースへの間の１方向素子とを含む第１入力バッファを含み、レベルシフタは第１入力バッファの出力と第２端子間に介挿されて高電源電圧を用いると共に直列に接続された第２インバータの入力と第３インバータの出力には第１入力バッファの出力が供給され、高電源電圧を用いる第２インバータの回路閾値は低電源電圧から１方向素子で消費される電圧降下分を引いた電圧よりも低く設定される。信号経路の何れかに低または高電源電圧の信号を演算する第１論理回路を設け、この第１論理回路の回路閾値は低電源電圧から１方向素子で消費される電圧降下分を引いた電圧より低く設定される。【選択図】  図１
2005176172.tif 000002
【特許請求の範囲】
【請求項１】
所定の基準電圧よりも高い第１の電源電圧とこの第１の電源電圧よりも高い第２の電源電圧をそれぞれ供給する電圧源を有し、前記第１の電源電圧の信号用の第１の端子と、前記第２の電源電圧の信号用の第２の端子と、前記第１の端子と前記第２の端子との間の信号経路に介挿されて異なる電圧の前記第１の電源電圧の信号を第２の電源電圧の信号に変換するレベルシフタ回路と、を少なくとも備える信号レベル変換回路であって、
それぞれのゲートに前記第１の端子が接続された第１のＰチャネルトランジスタと第１のＮチャネルトランジスタよりなる第１のインバータと、前記第１のＰチャネルトランジスタと前記第１の電源電圧との間に介挿されると共に前記第１の電源電圧の電圧源から前記第１のＰチャネルトランジスタのソースへと電流を供給する１方向素子とを備える第１の入力バッファ回路と、
前記第１の入力バッファ回路の出力と前記第２の端子との間に介挿されて前記第２の電源電圧を使用すると共に直列に接続された第２および第３のインバータよりなり、前記第２のインバータの入力および前記第３のインバータの出力には前記第１の入力バッファ回路の出力が接続されている前記レベルシフタ回路と、
を備えると共に、
前記第２のインバータの回路閾値は前記第１の電源電圧から前記１方向素子の電圧降下分を引いた電圧よりも低く設定されていることを特徴とする信号レベル変換回路。
【請求項２】
前記信号経路に介挿されて前記第１または第２の電源電圧の信号を論理演算する第１の論理回路をさらに備えると共に、
前記第１の論理回路の回路閾値が前記第１の電源電圧から前記１方向素子の電圧降下分を引いた電圧よりも低く設定されていることを特徴とする請求項１に記載の信号レベル変換回路。
【請求項３】
前記信号経路は、前記第１の端子を入力端子とし、前記第２の端子を出力端子とする片方向信号処理経路を構成すると共にこの片方向信号処理経路は制御端子より入力される信号に基づいて制御信号を生成する制御信号生成手段により片方向の信号処理を制御され、
前記レベルシフタ回路は、前記片方向信号処理経路における少なくとも前記第１の入力バッファ回路の後段に設けられていることを特徴とする請求項２に記載の信号レベル変換回路。
【請求項４】
前記信号経路は、前記第１の端子を入力端子とし前記第２の端子を出力端子とする第１方向信号処理経路と、前記第２の端子を入力端子とし前記第１の端子を出力端子とする第２方向信号処理経路とよりなる双方向信号処理経路より構成され、
前記双方向信号処理経路は、制御端子より入力される活性化信号と方向指示端子より入力される処理方向指示信号とに基づいて、前記第１方向および第２方向制御信号をそれぞれ生成する制御信号生成手段により双方向の信号処理を制御されると共に、
前記レベルシフタ回路は、前記第１方向信号処理経路における少なくとも前記第１の入力バッファ回路の後段に設けられていることを特徴とする請求項１に記載の信号レベル変換回路。
【請求項５】
前記第１方向信号処理経路は、入力端子としての前記第１の端子を介して第１の電源電圧の信号が入力される前記第１の入力バッファ回路と、出力端子としての第２の端子を介して第２の電源電圧の信号を出力する第１の出力バッファ回路と、前記第１の入力バッファ回路と第１の出力バッファ回路との間に設けられて第１の電源電圧を第２の電源電圧にレベルシフトするレベルシフタ回路と、前記第１方向信号処理経路における前記第１の端子と前記第１の出力バッファ回路との間の何れかに介挿される第１の論理回路とを備え、
前記第２方向信号処理経路は、入力端子としての前記第２の端子を介して第２の電源電圧の信号が入力される第２の入力バッファ回路と、出力端子としての第２の端子を介して第２の電源電圧の信号を出力する第２の出力バッファ回路と、前記第２方向信号処理経路における前記第２の端子と前記第２の出力バッファ回路との間の何れかに介挿される第２の論理回路と、を備え
前記第１の論理回路の回路閾値が前記第１の電源電圧から前記１方向素子の電圧降下分を引いた電圧よりも低く設定されていると共に、
前記制御信号生成手段は、第１または第２の何れかの電源電圧の前記活性化信号と前記処理方向指示信号とを入力して前記第２電源電圧の制御信号を生成して前記第１のおよび第２の出力バッファ回路を制御することを特徴とする請求項３に記載の信号レベル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号レベル変換回路に係り、特に、異なる電源電位の間で信号の送受を行なう場合に一方の電源電位から他方の電源電位へと信号のレベルを変換する信号レベル変換回路に関する。
【背景技術】
【０００２】
一般に、ＣＰＵ（Central Processing Unit―中央処理装置―）を含むシステムにおいては、ＣＰＵと各種の周辺デバイスとの間のデータのやり取りを行なうバス（信号）ラインが多数存在しており、これら各種周辺デバイスはこのバスにぶら下がるように接続されている。ＣＰＵはその処理能力の向上に伴って消費電力が増大しているために、プロセスの微細化や電源電圧の低電圧化により消費電力の増大を抑えているが、ＣＰＵに接続されている周辺デバイス類については電源電圧の低電圧化が容易には進まない場合が多いという傾向があった。
【０００３】
このような傾向はバッテリにより駆動されるバッテリ駆動機器に多く見られ、これらのバッテリ駆動機器としては携帯電話やＰＤＡ（Personal Digital Assistant）等のアプリケーションが挙げられる。これらのアプリケーションにおいては使用時間を延ばすために低消費電力が求められており、特にＣＰＵに対する低消費電力の要求が強い。しかしながら、バスに接続されているこれらの周辺機器は、互換性を維持する必要性から電源電圧を変更することが難しいのが現状である。そのため、電源レベルの異なる信号がバスに供給されることになるが、電源レベルの異なる信号がバスに供給されると、システムの消費電流が増加したり、素子が破壊されたり素子が誤動作する原因となるため、信号の電源レベルを変換するための集積回路素子が必要となる。図２２は、異なる電源レベルで駆動される一般的な信号レベル変換回路の概略構成を示すブロック図である。このブロック図においては、ＶｃｃＡ＜ＶｃｃＢの場合を示している。
【０００４】
図２２に示す双方向レベルシフタのシステム１は、電源レベルＡで動作するＶｃｃＡ系回路２と電源レベルＢで動作するＶｃｃＢ系回路３とを備えている。端子Ａ１から端子Ｂ１へ矢印４の方向に信号が流れる場合、第１の入力バッファ回路５と、電源のレベルを変換するレベルシフタ回路６と、第１の（ＡｔｏＢ）論理回路７と、第１の出力バッファ回路８と、を備えている。なお、図２２のブロック図においては、矢印４方向の信号の流れにおけるレベルシフタ回路６と第１の出力バッファ回路８との間に第１の論理回路７を設けるようにしているが、第１の論理回路７は端子ＡからＢ端子に至る信号経路の何れかに介挿されていれば良く、例えば、図２２に点線ブロックで示すように、ＶｃｃＡ系回路２の第１の入力バッファ回路５とレベルシフタ回路６との間に設けるようにしても良い。
【０００５】
ＶｃｃＡ系回路２とＶｃｃＢ系回路３の何れが動作するかは、制御回路９により制御されている。制御回路９は、方向切換信号の入力端子ＤＩＲと動作信号の入力端子＊ＯＥから入力されたそれぞれの信号により、矢印４の方向と矢印１０の方向に動作方向が切り替えられる。端子Ｂ１から端子Ａ１へ矢印１０の方向に信号が流れる場合には、第２の入力バッファ回路１１と、第２の（ＢｔｏＡ）論理回路１２と、第２の出力バッファ回路１３とを備えている。なお、動作信号＊ＯＥにおける「＊」は、この明細書においては信号の電位が反転されていることを意味している。
【０００６】
図２２に示すシステムは、上述のように電源レベルがＶｃｃＡ＜ＶｃｃＢの場合を示しており、例えばＡ１端子が入力、Ｂ１端子が出力の場合を考えると、端子Ａ１から入った信号が第１の入力バッファ回路５を通って、レベルシフタ回路６に入力される。レベルシフタ回路６でＶｃｃＡからＶｃｃＢにレベル変換され、第１の論理回路７で所定の論理演算が行なわれた後、第１の出力バッファ回路８から端子Ｂ１にＶｃｃＢレベルの信号が出力される。レベルシフタ回路６は、第１の出力バッファ回路のＰチャンネルトランジスタを確実にオフさせるために挿入されている回路であり、「ＶｃｃＡ＜ＶｃｃＢ」のときにレベルシフタ回路６が設けられていない場合は、Ｐチャンネルトランジスタのゲートとソース間の電圧Ｖｇｓ（ゲートからソースへの電圧）が０Ｖにならず、Ｐチャンネルトランジスタがオフせず、貫通電流を流してしまうことになる。
【０００７】
Ｂ１端子が入力でＡ１端子が出力の場合、第２の（ＢｔｏＡ）論理回路１２と第２の出力バッファ回路１３との間にレベルシフタ回路を設ける必要はなく、Ｂ１端子より入力された信号は、第２の入力バッファ回路１１、第２の（ＢｔｏＡ）論理回路１２、第２の出力バッファ回路１３を介してＡ１端子にＶｃｃＡレベルの信号が出力される。
【０００８】
図２２に示した従来のシステムの具体的な構成について、図２３の回路図を用いて説明する。図２３において、端子＊ＯＥは、ＶｃｃＢレベルのときには端子Ａおよび端子Ｂの両端子がハイインピーダンス（ＨＺ）状態となり、接地（ＧＮＤ）レベルのときには端子Ａ，Ｂが入力か出力になるよう設定する端子である。端子ＤＩＲは、ＶｃｃＢレベルのとき端子Ａが入力、端子Ｂが出力となり、接地（ＧＮＤ）レベルのとき端子Ｂが入力、端子Ａが出力となるように設定する端子である。
【０００９】
いま、端子Ａが入力、端子Ｂが出力（すなわち、＊ＯＥ＝ＧＮＤ、ＤＩＲ＝ＶｃｃＢ）の場合を例に挙げて、その動作を説明する。端子ＡにＶｃｃＡレベルの信号が入力されるとαノードはＧＮＤレベルとなり、レベルシフタ回路６のＮ２，Ｐ１がオンし、Ｎ１，Ｐ２がオフして、βノードにＶｃｃＢレベルが出力されて、ＶｃｃＡからＶｃｃＢへのレベル変換が可能となる。
【００１０】
しかしながら、図２３に示す双方向システムにおける従来例のレベルシフタ回路の構成においては、回路を形成する素子数が多くなっているため、チップサイズが大きくなってしまうという欠点があった。また、第１の入力バッファ回路５（第１段）、レベルシフタ回路６（第２段、第３段）、第１の（Ａ，Ｂ）論理回路７（第４段）、第１の出力バッファ回路８（第５段、第６段）の合計６段構成となるため、信号の伝搬時間が遅くなって信号伝搬に遅延が発生するという問題も有している。
【００１１】
なお、異なる電源レベルで動作するバスシステムは、図２２、図２３に示すような双方向システムばかりでなく図２４に示す片方向システムも用いられている。これら片方向システムとしての第２の従来例について図２４を用いて説明する。
【００１２】
図２４に示す片方向システムの場合、信号の処理方向を制御する方向切換信号を入力する端子ＤＩＲが設けられていないだけで、基本的な構成は図２３の双方向システムの構成に対応しており、同一構成要素に同一の符号を付すことにより、重複説明を省略する。なお、図２４に示す片方向システムの場合も電源電圧はＶｃｃＡ＜ＶｃｃＢの関係になっており、また、この片方向システムの動作は、双方向システムにおける端子Ａから端子Ｂへと信号処理が行なわれる場合と同じである。片方向システムでは端子ＤＩＲがないため、双方向システムのような制御の煩雑さはないが、回路構成はやはり複雑であり、チップサイズが大きくなってしまう問題は、双方向システムの場合と同様である。さらに、信号伝搬時間に遅延が発生してしまうという問題も双方向の場合と同様に生じている。
【特許文献１】特開昭５９−１７２７４２号公報
【特許文献２】特開平９−２８４１２２号公報
【特許文献３】特開平５−９５２７５号公報
【特許文献４】特開平９−３２６６８７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上述したように、従来の信号レベル変換回路によれば、片方向の信号処理システムであっても双方向の信号処理システムであっても、レベルシフタ回路が２段構成となっているために、回路構成が複雑になってしまい、チップサイズが大きくなってしまうという問題があった。また、段数の多いレベルシフタ回路が設けられている信号処理系を流れる信号伝搬に遅延が発生し、信号レベルの低い端子側から信号レベルの高い端子側への信号処理方向における信号伝搬が遅れてしまうという問題もあった。
【００１４】
本発明は上記問題に鑑みてなされたものであり、レベルシフタ回路が設けられている信号処理系の段数を減らすことにより、回路構成を簡略化すると共に、チップサイズおよび信号伝搬の遅延を低減できる信号レベル変換回路を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記課題を解決するため、本発明の基本構成に係る信号レベル変換回路は、所定の基準電圧よりも高い第１の電源電圧とこの第１の電源電圧よりも高い第２の電源電圧をそれぞれ供給する電圧源を有し、前記第１の電源電圧の信号用の第１の端子と、前記第２の電源電圧の信号用の第２の端子と、前記第１の端子と前記第２の端子との間の信号経路に介挿されて異なる電圧の前記第１の電源電圧の信号を第２の電源電圧の信号に変換するレベルシフタ回路と、を少なくとも備える信号レベル変換回路であって、それぞれのゲートに前記第１の端子が接続された第１のＰチャネルトランジスタと第１のＮチャネルトランジスタよりなる第１のインバータと、前記第１のＰチャネルトランジスタと前記第１の電源電圧との間に介挿されると共に前記第１の電源電圧の電圧源から前記第１のＰチャネルトランジスタのソースへと電流を供給する１方向素子とを備える第１の入力バッファ回路と、前記第１の入力バッファ回路の出力と前記第２の端子との間に介挿されて前記第２の電源電圧を使用すると共に直列に接続された第２および第３のインバータよりなり、前記第２のインバータの入力および前記第３のインバータの出力には前記第１の入力バッファ回路の出力が接続されている前記レベルシフタ回路と、を備えると共に、前記第２のインバータの回路閾値は前記第１の電源電圧から前記１方向素子の電圧降下分を引いた電圧よりも低く設定されていることを特徴とする。
【００１６】
また、上記基本構成に係る信号レベル変換回路は、前記信号経路に介挿されて前記第１または第２の電源電圧の信号を論理演算する第１の論理回路をさらに備えると共に、前記第１の論理回路の回路閾値が前記第１の電源電圧から前記１方向素子の電圧降下分を引いた電圧よりも低く設定されるように構成されていても良い。
【発明の効果】
【００１７】
本発明は、簡単な回路構成により異なる電源電圧の信号レベルを変換することが可能となり、素子数の削減によりチップサイズを縮小できると共に、回路段数の削減により回路動作の高速化を実現することができる。
【発明を実施するための最良の形態】
【００１８】
以下、添付図面を参照しながら本発明に係る信号レベル変換回路の実施形態について詳細に説明する。なお、第１実施形態から第１０実施形態は電源電圧の低いＶｃｃＡ系の端子Ａに入力された信号をレベルシフトさせて電源電圧の高いＶｃｃＢ系の端子Ｂへと供給する場合の片方向の信号経路における信号レベル変換回路の例を説明し、第１１実施形態から第２０実施形態は、端子Ａを入力端子とし端子Ｂを出力する第１の信号経路と端子Ｂを入力端子とし端子Ａを出力端子とする第２の信号経路を有する双方向の信号レベル変換回路の例を説明する。
【第１実施形態】
【００１９】
まず、図１、図２を参照しながら本発明の最も基本的な構成としての第１実施形態に係る信号レベル変換回路について説明する。図１は、片方向の信号レベル変換回路の構成を示すブロック図である。図１の信号レベル変換回路２０は、所定の基準電圧よりも高い第１の電源電圧ＶｃｃＡとこの第１の電源電圧ＶｃｃＡよりも高い第２の電源電圧ＶｃｃＢとをそれぞれ供給する電圧源をそれぞれ有するＶｃｃＡ系回路２１およびＶｃｃＢ系回路３０を備えており、前記第１の電源電圧ＶｃｃＡの信号入力用の第１の端子Ａと、第２の電源電圧ＶｃｃＢの信号出力用の第２の端子Ｂとの間に、ＶｃｃＡ系の第１の入力バッファ回路２３と、第１の端子Ａと第２の端子Ｂとの間の信号経路に介挿されて異なる電圧の前記第１の電源電圧の信号を第２の電源電圧の信号に変換するＶｃｃＢ系のレベルシフタ回路３１と、信号経路に介挿されて第１の電源電圧ＶｃｃＡまたは第２の電源電圧ＶｃｃＢの信号を論理演算処理する第１の（ＡｔｏＢ）論理回路３３と、を少なくとも備えている。第１の論理回路３３と端子Ｂとの間には、第１の出力バッファ回路３４が接続されている。
【００２０】
第１の入力バッファ回路２３は、それぞれのゲートに第１の端子Ａが接続された第１のＰチャネルトランジスタＰ１と第１のＮチャネルトランジスタＮ１よりなる第１のインバータＩＮＶ１と、この第１のインバータＩＮＶ１の第１のＰチャネルトランジスタＰ１のソースと前記第１の電源電圧との間に介挿された１方向素子２５とを備えている。第１の入力バッファ回路２３の出力と第２の端子Ｂとの間には、第２の電源電圧を使用する第２および第３のインバータＩＮＶ２，ＩＮＶ３よりなる直列インバータ回路３２を備えるレベルシフタ回路３１が介挿されている。第２の電源電圧を使用する直列インバータ回路３２の第２のインバータＩＮＶ２の回路閾値は第１の電源電圧から１方向素子２５で消費される電圧降下分を引いた電圧よりも低く設定されていると共に、第１の論理回路３３の回路閾値が第１の電源電圧から第１の入力バッファ回路２３の１方向素子２５で消費される電圧降下分を引いた電圧よりも低く設定されている。
【００２１】
レベルシフタ回路３１，第１の論理回路３３，第１の出力バッファ回路３４は、ＶｃｃＢ系の動作信号＊ＯＥから第１の出力バッファ回路３４の制御信号を生成する制御回路３５と共にＶｃｃＢ系回路３０を構成している。なお、制御回路１７から第１の出力バッファ回路３４に出力される制御信号ＡＧ，＊ＡＧにおけるアルファベットの「Ａ」は信号の電圧レベルではなく、回路内で信号処理が行なわれる方向が端子Ａから端子Ｂ方向であることを示している。したがって、端子Ｂから端子Ａ方向への信号処理の経路を有する双方向信号処理回路（後述される）においては、制御信号ＢＧ，＊ＢＧが第２の出力バッファに対して供給される。
【００２２】
この第１実施形態に係る信号レベル変換回路は、端子Ａが入力、Ｂ端子が出力となる信号供給路が両端子間に設けられているので、この場合の動作について説明する。回路構成は、第1の入力バッファ２１の第１のインバータＩＮＶ１を構成する第１のＰｃｈトランジスタＰ１と第１の電源電圧ＶｃｃＡとの間にＶｃｃＡからＰ１へと電流を供給する１方向素子２５を設け、レベルシフタ回路３１としてＶｃｃＢを電源とした第２、第３のインバータＩＮＶ２，ＩＮＶ３を直列に接続した回路３２を有し、ＡｔｏＢ論理回路３３および第1の出力バッファ回路３４を介して端子Ｂへと出力される。１方向素子２５の具体的な構成としては、第２実施形態のように、ダイオード接続された第２のＰｃｈトランジスタＰ２を配しても良いし、第３実施形態のように、ダイオードＤ１を接続しても良い。
【００２３】
第１の端子ＡにＧＮＤレベルの信号が入力されると、第1の入力バッファ回路２３の出力ノードαは、ＶｃｃＡから１方向素子２５の電圧降下分を引いた値になる。したがって１方向素子２５がＰチャネルトランジスタで構成されるときのノードαの値は「ＶｃｃＡ−ＶｔｈＰ」（ＶｔｈＰは１方向素子のＰチャネルトランジスタの閾値）であり、１方向素子がダイオード素子で構成されるときのノードαの値は「ＶｃｃＡ−ＶＦ」（ＶＦはダイオードの閾値）となる。この電圧を受けて、第１の（ＡｔｏＢ）論理回路３３を構成する第４のＩＮＶ４は、ノードγにＧＮＤレベルを出力し、端子ＢにＧＮＤレベルを出力する。ここで、レベルシフタ回路３１の第２のインバータＩＮＶ２と、ＡｔｏＢ論理回路３３の第４のインバータＩＮＶ４との回路閾値については、「ＶｃｃＡ−ＶｔｈＰ」または「ＶｃｃＡ−ＶＦ」以下であることが必要である。その理由は、インバータＩＮＶ２，ＩＮＶ４の回路閾値が「ＶｃｃＡ−ＶｔｈＰ」または「ＶｃｃＡ−ＶＦ」よりも上の場合、ノードαが「ＶｃｃＡ−ＶｔｈＰ」または「ＶｃｃＡ−ＶＦ」になっても第２および第４のインバータＩＮＶ２，ＩＮＶ４が反転しないので、動作しない回路となってしまうためである。
【００２４】
第４のインバータＩＮＶ４の入力が、「Ｖｃｃ−ＶｔｈＰ」または「ＶｃｃＡ−ＶＦ」のままであると、第１のインバータＩＮＶ１を構成する第１のＰｃｈトランジスタＰ１のＶｇｓ（ゲート〜ソース間電圧)がＶｃｃＡ＜ＶｃｃＢであるため、ゼロにならずＰｃｈトランジスタＰ１がオンされ続けることになってしまい、第１の論理回路３３を構成する第４のインバータＩＮＶ４に対して貫通電流を流してしまうことになる。これを防止するため、ＶｃｃＢを電源とする第２，第３のインバータＩＮＶ２，ＩＮＶ３を直列に接続してノードαに接続する。これにより、ノードαが「ＶｃｃＡ−ＶｔｈＰ」または「ＶｃｃＡ−ＶＦ」になると、第２のインバータＩＮＶ２によりノードβがＧＮＤとなり、第４のインバータＩＮＶ４がＶｃｃＢを出力することにより、ノードαを第２の電源電圧ＶｃｃＢまで持ち上げてレベルシフトする。第１の入力バッファ回路２３に１方向素子２５を設けた理由は、ノードαが第２の電源電圧ＶｃｃＢになっても、第１の電源電圧ＶｃｃＡに対して電圧の逆流が起きてしまわないためである。各ノードにおける電位の状態は、図２に示されている。
【００２５】
逆に、第１の端子Ａに第１の電源電圧ＶｃｃＡレベルの信号が入力された場合、ノードαはＧＮＤレベルとなり、ノードγ（ノードβも同じ）は第２の電源電圧ＶｃｃＢレベルとなり、第２の端子Ｂに第２の電源電圧ＶｃｃＢが出力される。また、ノードαに接続される第２、第３のインバータＩＮＶ２、ＩＮＶ３よりなるインバータ直列段３２については、レベルを持ち上げる働きをするだけであり、サイズは小さくてよい。これにより、レベルシフタ回路３１の構成の簡素化が図られ、チップサイズの縮小が可能となる。また、信号が通る段数もこの第１実施形態の場合は例えば４段とすることができ、図２３に示した従来例の例えば６段に比べて段数が減少し、回路の高速化も可能となっている。
【第２実施形態】
【００２６】
図３に示すように、第２実施形態に係る信号レベル変換回路２０は、第１の入力バッファ回路２３に設けられる１方向素子２５の具体的な構成例を提供するものである。すなわち、１方向素子２５は、第１のインバータＩＮＶ１を構成するＰチャネルトランジスタＰ１のソースと第１の電源電圧ＶｃｃＡ系の電源端子との間にダイオード接続されたＰチャネルトランジスタＰ２により構成されている。したがって、第２実施形態においては、ノードαの値は「ＶｃｃＡ−ＶｔｈＰ」である。
【００２７】
１方向素子２５として第２のＰチャネルトランジスタＰ２を提供したこと以外の構成は図１に示す第１実施形態の信号レベル変換回路と同様であるので、重複説明を省略する。この第２実施形態における第２のＰチャネルトランジスタＰ２は、第１実施形態における１方向素子２５の具体的な一例であり、第１実施形態における信号レベル変換回路で説明したものと同様の作用効果を奏する。
【第３実施形態】
【００２８】
図４に示すように、第３実施形態に係る信号レベル変換回路２０は、第１の入力バッファ回路２３に設けられる１方向素子２５の具体例として第１のインバータＩＮＶ１を構成するＰチャネルトランジスタＰ１のソースと第１の電源電圧ＶｃｃＡ系の電源端子との間に１方向素子としてのダイオードＤ１を介挿した点を具体的な構成としている。
【００２９】
１方向素子２５としてダイオードＤ１を具体化した以外の構成は、図１に示す第１実施形態の信号レベル変換回路と同様であるので、重複説明を省略する。ただし、第２実施形態では１方向素子２５がＰチャネルトランジスタＰ２により構成されていたので、出力ノードαの値は（ＶｃｃＡ−ＶｔｈＰ）となっていた。この第３実施形態においては、第１実施形態における１方向素子２５の具体的例としてダイオードＤ１を用いているので、出力ノードαの値は、（ＶｃｃＡ−ＶＦ）となる。その他の構成は同一であるので、第１実施形態における信号レベル変換回路で説明したものと同様の作用効果を奏する。
【第４実施形態】
【００３０】
第１ないし第３実施形態に係る信号レベル変換回路は、レベルシフタ回路３１が第２および第３のインバータＩＮＶ２，ＩＮＶ３により構成され、第１の論理回路３３が第４のインバータＩＮＶ４により構成されていたが、本発明はこれに限定されず、第１の論理回路３３を構成している第４のインバータＩＮＶ４によって、レベルシフタ回路３１の第２のインバータＩＮＶ２の役割を代用するようにしても良い。この構成を有する実施例として第４ないし第６実施形態に係る信号レベル変換回路がある。
【００３１】
図５に示すように、第４実施形態に係る信号レベル変換回路２０はＶｃｃＡ系回路２１の第１の入力バッファ回路２３とＶｃｃＢ系回路３０とを備えており、ＶｃｃＢ系回路３０の信号経路におけるノードαとβ間に順方向に直列接続された第５のインバータＩＮＶ５と、ノードβからαに逆並列接続された第３のインバータＩＮＶ３とによりレベルシフタおよびＡｔｏＢ論理回路３６が構成されている。第５のインバータＩＮＶ５は、上述したように、第１ないし第３実施形態におけるレベルシフタ回路３１の第２のインバータＩＮＶ２と第１の（ＡｔｏＢ）論理回路３３の第４のインバータＩＮＶ４との役割を兼用するものである。このように構成することにより、回路規模の一層の簡素化を実現することができるようになり、チップサイズの低減や信号処理速度の向上を一層助長することができる。
【第５実施形態】
【００３２】
図６に示された第５実施形態は、第４実施形態の信号レベル変換回路における１方向素子２５の具体的な構成として、第１のインバータＩＮＶ１における第１のＰチャネルトランジスタＰ１のソースと第１の電源電圧ＶｃｃＡとの間に第２のＰチャネルトランジスタＰ２を介挿したものである。したがって、第１の入力バッファ回路２３の動作は第２実施形態と同様であり、レベルシフタおよびＡｔｏＢ論理回路３６の動作については第４実施形態に係る信号レベル変換回路の動作と同様である。その他の構成要素についても、第１ないし第４実施形態に係る信号レベル変換回路と同一または相当するものについては同一符号を付すことにより、重複説明を省略する。
【第６実施形態】
【００３３】
図７に示された第６実施形態は、第４実施形態の信号レベル変換回路における１方向素子２５の具体的な構成として、第１のインバータＩＮＶ１における第１のＰチャネルトランジスタＰ１のソースと第１の電源電圧ＶｃｃＡとの間に介挿されたダイオードＤ１を設けたものである。したがって、第１の入力バッファ回路２３の動作は第３実施形態と同様であり、レベルシフタおよびＡｔｏＢ論理回路３６の動作については第４実施形態に係る信号レベル変換回路の動作と同様である。その他の構成要素についても、第１ないし第５実施形態に係る信号レベル変換回路と同一または相当するものについては同一符号を付すことにより、重複説明を省略する。
【００３４】
第４ないし第６実施形態に係る信号レベル変換回路によれば、異なる回路における構成要素を兼用させること、すなわち第２の電源電圧ＶｃｃＢ系回路３０内の隣接する位置に設けられている２つのインバータを第５のインバータＩＮＶ５で兼用することにより、回路内に占める構成要素の面積を節約することができる。
【第７実施形態】
【００３５】
なお、上述した第１ないし第６実施形態に係る信号レベル変換回路においては、第１の（ＡｔｏＢ）論理回路は、単独で設けるにしても、レベルシフタ回路とその構成を兼用させるにしても、第２の電源電圧ＶｃｃＢ系回路３０側に設けられているものとして説明したが、本発明はこの構成にも限定されることなく、第１の論理回路は第１の電源電圧系回路側に設けられていても良い。従前の回路構成では第１の電源電圧ＶｃｃＡ系回路２１の構成要素としては第１の入力バッファ回路２３のみが設けられていたが、第７ないし第９実施形態においては、内部回路も構成要素として含まれている。この内部回路は具体的には、第１の（ＡｔｏＢ）論理回路である。
【００３６】
図８に示すように、第７実施形態に係る信号レベル変換回路２０は、第１の電源電圧ＶｃｃＡ系回路２１と第２の電源電圧ＶｃｃＢ系回路３０とより構成されている。第１の電源電圧ＶｃｃＡ系回路２１は、第１の電源電圧ＶｃｃＡで動作する第１の（ＡｔｏＢ）論理回路２２と、第１のＰチャネルトランジスタＰ１と第１のＮチャネルトランジスタＮ１より構成された第１のインバータＩＮＶ１よりなる第１の入力バッファ回路２３と、第１のＰチャネルトランジスタＰ１のソースと第１の電源電圧ＶｃｃＡの入力端子との間に設けられた１方向素子２５と、より構成されている。
【００３７】
この第７実施形態に係る信号レベル変換回路２０によっても、図２で説明したノードαおよびβ間のレベルで変化する信号処理の動作は同様に適用できるので、第１の出力バッファ回路３４へ信号を入力させるノードγには第２の電源電圧ＶｃｃＢレベルにまでレベルシフトされた信号が供給されることになる。１方向素子２５が設けられていることにより、第２のインバータＩＮＶ２と第１の出力バッファ回路３４との間の回路閾値も動作可能な状態で制御されているので、第１の論理回路２２が第１の入力バッファ回路２３の前段に設けられている第７実施形態の構成によっても本発明を実施することが可能となる。
【第８実施形態】
【００３８】
図９に示すように、第８実施形態に係る信号レベル変換回路２０は、第７実施形態におけるＶｃｃＡ系回路２１の１方向素子２５をダイオード接続された第２のＰチャネルトランジスタＰ２により構成したものであり、１方向素子２５の構成としては図３に示す第２実施形態および図６に示す第５実施形態と同様である。第７実施形態と同様に、第１の入力バッファ回路２３の前段であって端子Ａとの間に第１の（ＡｔｏＢ）論理回路２２が介挿されている。第１の電源電位ＶｃｃＡの信号が入力された際の信号処理動作については従前の実施形態と同様であるので重複説明を省略する。
【第９実施形態】
【００３９】
図１０に示すように、第９実施形態に係る信号レベル変換回路２０は、第７実施形態におけるＶｃｃＡ系回路２１の１方向素子２５を第１のＰチャネルトランジスタＰ１のソースと第１の電源電圧ＶｃｃＡの端子との間に接続されたダイオードＤ１により構成したものであり、１方向素子２５の構成としては図４に示す第３実施形態および図７に示す第６実施形態と同様である。第７および第８実施形態と同様に、第１の入力バッファ回路２３の前段であって端子Ａとの間に第１の（ＡｔｏＢ）論理回路２２が介挿されている。第１の電源電位ＶｃｃＡの信号が入力された際の信号処理動作については従前の実施形態と同様であるので重複説明を省略する。
【第１０実施形態】
【００４０】
以上説明した第１ないし第９実施形態に係る信号レベル変換回路は、何れも端子＊ＯＥから入力される動作信号から制御信号を生成する制御回路３５が第２の電源電圧ＶｃｃＢ系回路３０側に設けられているものとして説明したが、本発明はこれにも限定されず、制御回路は第１の電源電圧ＶｃｃＡ系回路２１側に設けられていても良い。図１１に示す第１０実施形態に係る信号レベル変換回路２０は、この例を示している。
【００４１】
図１１に示すように、第１０実施形態に係る信号レベル変換回路２０は、第１の電源電圧ＶｃｃＡ系回路２１に設けられた制御回路２７と、制御回路２７より出力される第１の電源電圧レベルＶｃｃＡの制御信号を第２の電源電圧ＶｃｃＢ系回路３０の第１の出力バッファ回路３４の制御信号として用いるために信号電位をレベルシフトする制御信号用レベルシフタ回路３７とより構成された制御信号生成手段１７を備えている。制御信号用レベルシフタ回路３７は、動作信号＊ＯＥの電位を反転させた信号を第１の電源電圧ＶｃｃＡレベルから第２の電源電圧レベルＶｃｃＢへとレベルシフトさせる第１のレベルシフタ回路と第１のレベルシフタ回路に供給される信号の電位を再度反転させた第２のレベルシフタ回路とを備えている。
【００４２】
信号の入力端子Ａと出力端子Ｂとの間に設けられるＡｔｏＢの第１の信号経路を構成する第１の入力バッファ回路２３，レベルシフタ回路３１，第１の（ＡｔｏＢ）論理回路３３，第１の出力バッファ回路３４の構成は、図１に示した第１実施形態と同様であり、これらの回路の動作も第１実施形態に係る信号レベル変換回路２０と同様であるので、重複説明を省略する。
【００４３】
第１０実施形態に係る信号レベル変換回路は、端子Ａ，Ｂ間の信号処理経路の構成については図１に示された第１実施形態と同様であり、制御信号生成手段１７の構成のみが第１実施形態と異なっているが、これと同様に、図１１に示す制御信号生成手段１７の構成を、第２ないし第９実施形態の信号レベル変換回路に適用することも可能である。換言すれば、第２ないし第９実施形態における端子Ａ，Ｂ間の信号処理経路の構成と図１１に示されたＶｃｃＡ系回路２１の制御回路２７およびＶｃｃＢ系回路３０の制御信号用レベルシフタ回路３７の構成とを組み合わせて、それぞれ対応する構成を提供することも可能である。
【第１１実施形態】
【００４４】
上述した第１ないし第１０実施形態に係る信号レベル変換回路２０は、端子Ａを入力端子とし、端子Ｂを出力端子とするＡｔｏＢ方向の片方向の信号処理経路のみを有するものであったが、本発明はこれにも限定されることなく、所定の基準電圧とこの基準電圧よりも高い第１の電源電圧ＶｃｃＡとこの第１の電源電圧ＶｃｃＡよりも高い第２の電源電圧ＶｃｃＢとをそれぞれ供給する電圧源を有し、第１の電源電圧ＶｃｃＡの信号入出力用の第１の端子Ａと第２の電源電圧ＶｃｃＢの信号入出力用の第２の端子Ｂとの間に、第１の端子Ａを入力端子とし第２の端子Ｂを出力端子とする第１方向信号処理経路４１と、第２の端子Ｂを入力端子とし第１の端子Ａを出力端子とする第２方向信号処理経路４２とよりなる双方向信号処理経路４３が形成された信号レベル変換回路４０に対して本発明を適用するようにしても良い。この双方向信号処理経路４３が形成された具体例として、第１１ないし第２０実施形態について以下に説明する。
【００４５】
図１２に示された第１１実施形態に係る信号レベル変換回路４０において、双方向信号処理経路４３は、制御端子＊ＯＥより入力される活性化信号と方向指示端子ＤＩＲより入力される処理方向指示信号とに基づいて第１方向制御信号ＡＧ，＊ＡＧおよび第２方向制御信号ＢＧ，＊ＢＧをそれぞれ生成する制御回路２７により双方向の信号処理を制御されている。また、第１方向信号処理経路４１は、それぞれのゲートに第１の端子Ａが接続された第１のＰチャネルトランジスタＰ１と第１のＮチャネルトランジスタＮ１よりなる第１のインバータＩＮＶ１およびこの第１のインバータＩＮＶ１の第１のＰチャネルトランジスタＰ１のソースと前記第１の電源電圧ＶｃｃＡとの間に介挿された１方向素子２５とを備える第１の入力バッファ回路２３と、出力端子としての第２の端子Ｂを介して第２の電源電圧ＶｃｃＢの信号を出力する第１の出力バッファ回路３４と、第１の入力バッファ回路２３の出力と第２の端子Ｂとの間に介挿されて第２の電源電圧ＶｃｃＢを使用する第２および第３のインバータＩＮＶ２，ＩＮＶ３よりなる直列インバータ回路を備えるレベルシフタ回路３１と、第１方向信号処理経路４１における第１の端子Ａと第１の出力バッファ回路３４との間の何れかに介挿される第１の論理回路３３と、を備えている。
【００４６】
第２方向信号処理経路４２は、入力端子としての第２の端子Ｂを介して第２の電源電圧ＶｃｃＢの信号が入力される第２の入力バッファ回路３８と、出力端子としての第１の端子Ａを介して第２の電源電圧ＶｃｃＢの信号を出力する第２の出力バッファ回路２４と、第２方向信号処理経路４２における入力端子としての第２の端子Ｂと第２の出力バッファ回路２６との間の何れかの箇所に介挿される第２の（ＢｔｏＡ）論理回路２６と、を備えている。
【００４７】
上記第１方向信号処理経路４１において、第２の電源電圧ＶｃｃＢを使用する直列インバータ回路の第２のインバータＩＮＶ２の回路閾値は、第１の電源電圧ＶｃｃＡから１方向素子２５で消費される電圧降下分を引いた電圧よりも低く設定されていると共に、第１の（ＡｔｏＢ）論理回路３３の回路閾値が第１の電源電圧ＶｃｃＡから第１の入力バッファ回路２３の１方向素子２５で消費される電圧降下分を引いた電圧よりも低く設定されている。
【００４８】
この第１１実施形態に係る信号レベル変換回路４０は、第１実施形態の信号レベル変換回路２０における第１および第２の端子Ａ，Ｂ間の構成を基本として、第２の端子Ｂを入力端子とし第１の端子Ａを出力端子とする第２方向信号処理経路４２を設けると共に、制御回路２７の構成が、処理方向切換信号を入力する端子ＤＩＲからの信号を用いて第１方向制御用の制御信号ＡＧ，＊ＡＧと第２方向制御用の制御信号ＢＧ，＊ＢＧをそれぞれ生成して、第１の出力バッファ回路３４と第２の出力バッファ回路２４とにそれぞれ供給する構成が付加されたものである。
【００４９】
本願発明は、所定の基準電圧よりも高い第１の電源電圧ＶｃｃＡの信号を処理すると共に第１の電源電圧ＶｃｃＡよりもさらに高い第２の電源電圧ＶｃｃＢに信号レベルを変換する第１方向信号処理経路４１が必要かつ十分な構成要素であり、第２の電源電圧ＶｃｃＢから第１の電源電圧ＶｃｃＡに信号レベルを変換する第２方向信号処理経路４２は基本的には設けられていてもいなくても良い。したがって、基本的な構成は、図１，図２を用いて説明した第１実施形態のような片方向の信号レベル変換回路であるが、第１実施形態の信号レベル変換回路２０を基本として図１２のような第１１実施形態の信号レベル変換回路４０のように構成しても実施可能である。第１１実施形態に係る信号レベル変換回路４０は、基本構成が第１実施形態に係る信号レベル変換回路２０と同じであるので、第１実施形態と同様の作用効果を有する。
【第１２実施形態】
【００５０】
第１２ないし第２０実施形態に係る信号レベル変換回路は、それぞれ第２ないし第１０実施形態に係る信号レベル変換回路に対応しているので、以下、図１３ないし図２１を参照しながら、双方向の信号処理経路を有するこれらの実施形態の構成について詳細に説明する。なお、第１ないし第１１実施形態の構成と同一または対応する構成要素は、これらの図面で用いた符号と同一の符号を使用して重複説明を省略する。
【００５１】
図１３に示すように、第１２実施形態に係る信号レベル変換回路４０は、図３に示した第２実施形態の信号レベル変換回路２０と同様に、第１の入力バッファ回路２３の第１のインバータＩＮＶ１を構成する第１のＰチャネルトランジスタＰ１のソースと第１の電源電圧ＶｃｃＡの電源との間に設けられている１方向素子２５が、前記トランジスタＰ１のソースとＶｃｃＡ電源との間にダイオード接続された第２のＰチャネルトランジスタＰ２により構成されているものである。その他の構成は、図１２に示された第１１実施形態に係る信号レベル変換回路４０と同様であるので、同一の構成要素に同一符号を付して重複説明を省略する。
【第１３実施形態】
【００５２】
図１４に示すように、第１３実施形態に係る信号レベル変換回路４０は、図４に示した第３実施形態の信号レベル変換回路２０と同様に、第１の入力バッファ回路２３の第１のインバータＩＮＶ１を構成する第１のＰチャネルトランジスタＰ１のソースと第１の電源電圧ＶｃｃＡの電源との間に設けられている１方向素子２５が、前記トランジスタＰ１のソースとＶｃｃＡ電源との間に接続されたダイオードＤ１により構成されているものである。その他の構成は、図１２に示された第１１実施形態に係る信号レベル変換回路４０と同様であるので、同一の構成要素に同一符号を付して重複説明を省略する。
【第１４実施形態】
【００５３】
図１５に示すように、第１４実施形態に係る信号レベル変換回路４０は、図５に示した第４実施形態の信号レベル変換回路２０と同様に、図１２における第１の論理回路３３を構成している第４のインバータＩＮＶ４によって、レベルシフタ回路３１の第２のインバータＩＮＶ２の役割を代用するように構成したものである。この構成を有する実施例として第１４ないし第１６実施形態に係る信号レベル変換回路４０がある。
【００５４】
図１５に示すように、第１４実施形態に係る信号レベル変換回路２０は、ＶｃｃＡ系回路２１とＶｃｃＢ系回路３０とを備えており、さらに第１方向信号処理経路４１と第２方向信号処理経路４２よりなる双方向信号処理回路４３を備えている。ＶｃｃＢ系回路３０の第１方向信号処理経路４１におけるノードαとβとの間には、順方向に直列接続された第５のインバータＩＮＶ５が設けられ、この第５のインバータＩＮＶ５とノードβからαに逆並列接続された第３のインバータＩＮＶ３とによりレベルシフタおよびＡｔｏＢ論理回路３６が構成されている。第５のインバータＩＮＶ５は、上述したように、第１ないし第３実施形態におけるレベルシフタ回路３１の第２のインバータＩＮＶ２と第１の（ＡｔｏＢ）論理回路３３の第４のインバータＩＮＶ４との役割を兼用するものである。このように構成することにより、回路規模の一層の簡素化を実現することができるようになり、チップサイズを低減させると共に信号処理速度を向上させることができる。
【第１５実施形態】
【００５５】
図１６に示すように、第１５実施形態に係る信号レベル変換回路４０は、図６に示した第５実施形態の信号レベル変換回路２０と同様に、第１の入力バッファ回路２３の第１のインバータＩＮＶ１を構成する第１のＰチャネルトランジスタＰ１のソースと第１の電源電圧ＶｃｃＡの電源との間に設けられている１方向素子２５が、前記トランジスタＰ１のソースとＶｃｃＡ電源との間にダイオード接続された第２のＰチャネルトランジスタＰ２により構成されているものである。その他の構成は、図１５に示された第１４実施形態に係る信号レベル変換回路４０と同様であるので、同一の構成要素に同一符号を付して重複説明を省略する。
【第１６実施形態】
【００５６】
図１７に示すように、第１６実施形態に係る信号レベル変換回路４０は、図７に示した第６実施形態の信号レベル変換回路２０と同様に、第１の入力バッファ回路２３の第１のインバータＩＮＶ１を構成する第１のＰチャネルトランジスタＰ１のソースと第１の電源電圧ＶｃｃＡの電源との間に設けられている１方向素子２５が、前記トランジスタＰ１のソースとＶｃｃＡ電源との間に接続されたダイオードＤ１により構成されているものである。その他の構成は、図１２に示された第１１実施形態に係る信号レベル変換回路４０と同様であるので、同一の構成要素に同一符号を付して重複説明を省略する
【第１７実施形態】
【００５７】
なお、上述した第１１ないし第１６実施形態に係る信号レベル変換回路においては、第１の（ＡｔｏＢ）論理回路は、単独で設けるにしても、レベルシフタ回路とその構成を兼用させるにしても、第２の電源電圧ＶｃｃＢ系回路３０側に設けられているものとして説明したが、本発明は双方向信号処理回路であってもこの構成に限定されることなく、第１の論理回路は第１の電源電圧系回路側に設けられていても良い。従前の回路構成では第１の電源電圧ＶｃｃＡ系回路２１の構成要素としては第１の入力バッファ回路２３のみが設けられていたが、第１７ないし第１９実施形態においては、内部回路としての第１の論理回路もＶｃｃＡ系回路２１の構成要素として含まれている。この内部回路は具体的には、第１の（ＡｔｏＢ）論理回路２２である。
【００５８】
図１８に示すように、第１７実施形態に係る信号レベル変換回路４０は、第１の電源電圧ＶｃｃＡ系回路２１と第２の電源電圧ＶｃｃＢ系回路３０とより構成されている。第１の電源電圧ＶｃｃＡ系回路２１は第１の電源電圧ＶｃｃＡで動作する第１の（ＡｔｏＢ）論理回路２２と、第１のＰチャネルトランジスタＰ１と第１のＮチャネルトランジスタＮ１より構成された第１のインバータＩＮＶ１よりなる第１の入力バッファ回路２３とより構成され、第１の入力バッファ回路２３は、第１のＰチャネルトランジスタＰ１のソースと第１の電源電圧ＶｃｃＡの入力端子との間に設けられた１方向素子２５を備えている。
【００５９】
この第１７実施形態に係る信号レベル変換回路４０によっても、図２で説明したノードαおよびβ間のレベルで変化する信号処理の動作は同様に適用できるので、第１の出力バッファ回路３４へ信号を入力させるノードγには第２の電源電圧ＶｃｃＢレベルにまでレベルシフトされた信号が供給されることになる。１方向素子２５が設けられていることにより、第２のインバータＩＮＶ２と第１の出力バッファ回路３４との間の回路閾値も動作可能な状態で制御されているので、第１の論理回路２２が第１の入力バッファ回路２３の前段に設けられている第１７実施形態の構成によっても本発明を実施することが可能となる。
【第１８実施形態】
【００６０】
図１９に示すように、第１８実施形態に係る信号レベル変換回路４０は、図１８に示した第１７実施形態の第１の入力バッファ２３に設けられた１方向素子２５を具体的な構成にしたものである。図１９において、第１の入力バッファ回路２３に設けられた１方向素子２５は、図９の第８実施形態と同様に、１方向素子２５として第１のＰチャネルトランジスタＰ１のソースと第１の電源電圧ＶｃｃＡの電源端子との間にダイオード接続された第２のＰチャネルトランジスタＰ２を備えている。その他の構成は、図１８に示す第１７実施形態による信号レベル変換回路４０と同様であり、同一符号を付すことにより重複説明を省略する。
【第１９実施形態】
【００６１】
図２０に示すように、第１９実施形態に係る信号レベル変換回路４０は、図１８に示した第１７実施形態の第１の入力バッファ２３に設けられた１方向素子２５を図１９とは異なる具体的な構成にしたものである。図２０において、第１の入力バッファ回路２３に設けられた１方向素子２５は、図１０の第９実施形態と同様に、１方向素子２５として第１のＰチャネルトランジスタＰ１のソースと第１の電源電圧ＶｃｃＡの電源端子との接続されたダイオードＤ１を備えている。その他の構成は、図１８，図１９にそれぞれ示すような第１７，第１８実施形態による信号レベル変換回路４０と同様であり、同一符号を付すことにより重複説明を省略する。
【第２０実施形態】
【００６２】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、以上説明した第１１ないし第１９実施形態に係る双方向信号処理経路４３を有する信号レベル変換回路４０は、何れのものも制御回路２７がＶｃｃＢ系回路３０側に設けられていたが、本発明はこれに限定されず、図１１に示した片方向の信号処理経路を有する第１０実施形態による信号レベル変換回路２０と同様に、第１の電源電圧ＶｃｃＡ系回路２１側に設けられる制御回路２７と、第２の電源電圧ＶｃｃＢ系回路３０側に設けられる制御信号用レベルシフタ回路３７より構成される制御信号生成手段１７を備えている。制御信号用レベルシフタ回路３７は、端子＊ＯＥから入力される動作信号と端子ＤＩＲから入力される方向指示信号の電位を反転させた動作信号とのノア出力を第１の電源電圧ＶｃｃＡレベルから第２の電源電圧レベルＶｃｃＢへとレベルシフトさせて第１方向用の制御信号ＡＧを生成する第１のレベルシフタ回路と、第１のレベルシフタ回路に供給される信号の電位を再度反転させた信号をＶｃｃＡからＶｃｃＢにレベルシフトさせて第１方向用のことなる電位の制御信号＊ＡＧを生成する第２のレベルシフタ回路とを備えている。
【００６３】
信号の入力端子Ａと出力端子Ｂとの間に設けられるＡｔｏＢの第１の信号経路を構成する第１方向信号処理経路４１と第２方向信号処理経路４２のその他の構成は、図１２に示した第１１実施形態と同様であり、これらの回路の動作も第１１実施形態に係る信号レベル変換回路４０と同様であるので、重複説明を省略する。制御信号ＡＧ，＊ＡＧは第２の電源電圧レベルＶｃｃＢであるが、論理動作の方向が第１の方向であるＡｔｏＢであるために、「ＡＧ」「＊ＡＧ」と表記されている。なお、第１の電源電圧ＶｃｃＡ系回路２１の第２の出力バッファ回路２４で用いられる制御信号ＢＧ，＊ＢＧは、レベルシフトされることなくそのままそれぞれの回路素子に供給されている。
【００６４】
第２０実施形態に係る信号レベル変換回路４０は、端子Ａ，Ｂ間の信号処理経路の構成については図１２に示された第１１実施形態と同様であり、制御信号生成手段１７の構成のみが第１１実施形態と異なっているが、これと同様に、図２１に示す制御信号生成手段１７の構成を、第１２ないし第１９実施形態の信号レベル変換回路に適用することも可能である。換言すれば、第１２ないし第１９実施形態における端子Ａ，Ｂ間の信号処理経路の構成と図２１に示されたＶｃｃＡ系回路２１の制御回路２７およびＶｃｃＢ系回路３０の制御信号用レベルシフタ回路３７の構成とを組み合わせて、それぞれ対応する構成を提供することも可能である。
【図面の簡単な説明】
【００６５】
【図１】本発明の第１実施形態に係る信号レベル変換回路の構成を示す回路ブロック図である。
【図２】第１実施形態に係る回路の基本的な動作を示す特性図である。
【図３】本発明の第２実施形態に係る信号レベル変換回路の構成を示す回路ブロック図である。
【図４】本発明の第３実施形態に係る信号レベル変換回路の構成を示す回路ブロック図である。
【図５】本発明の第４実施形態に係る信号レベル変換回路の構成を示す回路ブロック図である。
【図６】本発明の第５実施形態に係る信号レベル変換回路の構成を示す回路ブロック図である。
【図７】本発明の第６実施形態に係る信号レベル変換回路の構成を示す回路ブロック図である。
【図８】本発明の第７実施形態に係る信号レベル変換回路の構成を示す回路ブロック図である。
【図９】本発明の第８実施形態に係る信号レベル変換回路の構成を示す回路ブロック図である。
【図１０】本発明の第９実施形態に係る信号レベル変換回路の構成を示す回路ブロック図である。
【図１１】本発明の第１０実施形態の信号レベル変換回路の構成を示す回路ブロック図である。
【図１２】双方向の信号経路を有する基本構成としての本発明の第１１実施形態に係る信号レベル変換回路の構成を示す回路ブロック図である。
【図１３】本発明の第１２実施形態に係る双方向の信号レベル変換回路の構成を示す回路ブロック図である。
【図１４】本発明の第１３実施形態に係る双方向の信号レベル変換回路の構成を示す回路ブロック図である。
【図１５】本発明の第１４実施形態に係る双方向の信号レベル変換回路の構成を示す回路ブロック図である。
【図１６】本発明の第１５実施形態に係る双方向の信号レベル変換回路の構成を示す回路ブロック図である。
【図１７】本発明の第１６実施形態に係る双方向の信号レベル変換回路の構成を示す回路ブロック図である。
【図１８】本発明の第１７実施形態に係る双方向の信号レベル変換回路の構成を示す回路ブロック図である。
【図１９】本発明の第１８実施形態に係る双方向の信号レベル変換回路の構成を示す回路ブロック図である。
【図２０】本発明の第１９実施形態に係る双方向の信号レベル変換回路の構成を示す回路ブロック図である。
【図２１】本発明の第２０実施形態に係る双方向の信号レベル変換回路の構成を示す回路ブロック図である。
【図２２】本発明に係る双方向信号経路を有する信号レベル変換回路の全体構成を示すブロック図である。
【図２３】来の双方向信号経路を有する信号レベル変換回路を示すブロック図である。
【図２４】従来の片方向信号経路を有する信号レベル変換回路を示すブロック図である。
【符号の説明】
【００６６】
１７  制御信号生成手段
２０  信号レベル変換回路
２１  ＶｃｃＡ系回路
２３  第１の入力バッファ回路
２５  １方向素子
２７  制御回路
３０  ＶｃｃＢ系回路
３１  レベルシフタ回路
３３  第１の（ＡｔｏＢ）論理回路
４０  信号レベル変換回路
４１  第１方向信号処理経路
４２  第２方向信号処理経路
４３  双方向信号処理回路
【図１】
2005176172.tif 000003
【図２】
2005176172.tif 000004
【図３】
2005176172.tif 000005
【図４】
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【図５】
2005176172.tif 000007
【図６】
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【図７】
2005176172.tif 000009
【図８】
2005176172.tif 000010
【図９】
2005176172.tif 000011
【図１０】
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【図１１】
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【図１２】
2005176172.tif 000014
【図１３】
2005176172.tif 000015
【図１４】
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【図１５】
2005176172.tif 000017
【図１６】
2005176172.tif 000018
【図１７】
2005176172.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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