(57)【要約】【課題】受信バーストデータの全領域にわたる最適位相追従が可能なビット同期回路および光伝送システム局側装置を提供すること。【解決手段】受信バーストデータを多相のデータ列に変換する多相データサンプル部５０と、最適位相データ列を示す制御信号を発生する位相判定部５１と、多相データ列のうち、上記制御信号が示す最適位相データ列を選択的に通過させる出力データ選択部５５と、上記最適位相データ列を上記基準クロックに同期したデータ列に変換するデータ同期化部６０とからなり、位相判定部５１が、同一バーストデータの受信期間中に上記最適位相データ列の検出動作を繰り返して実行し、最適位相が変動した時、上記出力データ選択部５５が、上記データ同期化部６０に供給する最適位相データ列を動的に切替えるようにしたビット同期回路。【選択図】  図１
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【特許請求の範囲】
【請求項１】
時系列的に受信されるバーストデータを装置内の基準クロックに同期化するためのビット同期回路であって、
受信バーストデータを互いに位相の異なる多相のデータ列に変換する多相データサンプル部と、
上記多相データ列から基準クロックに対して最も位相余裕のある最適位相データ列を検出し、該最適位相データ列を示す制御信号を発生する位相判定部と、
上記データサンプル部から出力された多相データ列のうち、上記制御信号が示す最適位相データ列を選択的に通過させる出力データ選択部と、
上記出力データ選択部を通過したデータ列を上記基準クロックに同期したデータ列に変換して出力するデータ同期化部とを有し、
上記位相判定部が、同一バーストデータの受信期間中に上記最適位相データ列の検出動作を繰り返して実行し、最適位相が変動した時、上記出力データ選択部が、上記位相判定部から出力される制御信号に応じて、上記データ同期化部に供給する最適位相データ列を動的に切替えることを特徴とするビット同期回路。
【請求項２】
前記位相判定部が、前記基準クロック周期で最適位相データ列を検出する第１手段と、上記第１手段による最適位相データ列の検出回数を位相別に累計し、累計値が基準値に達した位相を最適位相として、前記最適位相データ列を示す制御信号を発生する第２手段とを有し、上記第２手段が、最適位相決定の都度、位相別検出回数をクリアして、上記位相別検出回数の累計を繰り返すようにしたことを特徴とする請求項１に記載のビット同期回路。
【請求項３】
前記第２手段が、各バーストデータにおける最初の最適位相を第１の累計基準値で決定し、その後は、上記第１の累計基準値とは異なる第２の累計基準値で最適位相を決定することを特徴とする請求項２に記載のビット同期回路。
【請求項４】
前記第２の累計基準値を前記第１の累計基準値よりも大きくしたことを特徴とする請求項３に記載のビット同期回路。
【請求項５】
前記最適位相データ列の動的な切替えに伴って前記出力データ選択部からの出力データ列に発生するデータ連続性の乱れを補正するための手段を備えたことを特徴とする請求項１〜請求項４の何れかに記載のビット同期回路。
【請求項６】
前記多相データサンプル部から出力された最遅位相のデータ列から欠落補充データ列を生成し、上記欠落補充データ列を前記最適位相データ列と並列的に前記データ同期化部に供給するための手段を有し、
前記位相判定部が、最適位相データの連続性を乱す所定条件の位相変動を検出して、データ列補正信号を発生するための手段を有し、
前記データ同期化部が、上記データ列補正信号に応じて、前記最適位相データ列と上記欠落補充データ列の中から出力データ列として転送すべきデータを選択するデータ転送制御手段を備えることを特徴とする請求項１〜請求項４の何れかに記載のビット同期回路。
【請求項７】
前記データ列補正信号の発生手段が、前記データ列補正信号として、最適位相が最遅位相から最進位相に変化したことを検出して第１制御信号を発生し、最適位相が最進位相から最遅位相に変化したことを検出して第２制御信号を発生し、
前記データ転送制御手段が、前記最適位相データ列に対して、上記第１制御信号の発生時に供給されたデータを削除し、上記第２制御信号発生時に供給された最適位相データの直前に、上記第２制御信号発生時に供給された欠落補充データを補充するように、前記データの選択動作を行なうことを特徴とする請求項６に記載のビット同期回路。
【請求項８】
前記データ同期化部が、前記最適位相データ列の一部を蓄積するための第１メモリと、前記欠落補充データ列の一部を蓄積するための第２メモリと、上記第１、第２メモリからの読出しデータを前記出力データ列として選択的に出力するセレクタとを有し、
前記データ転送制御手段が、前記第１、第２制御信号に応じて、上記セレクタと、上記第１、第２メモリへのデータの書込みおよび読出しを動的に制御することを特徴とする請求項７に記載のビット同期回路。
【請求項９】
１または複数の光ファイバを収容し、各光ファイバから光カプラで分岐された複数の支線光ファイバを介して複数の加入者側装置と接続される光伝送システム用の局側装置であって、
上記各光ファイバを収容する各加入者線インタフェースが、上記光ファイバから受信した光信号を電気信号に変換するための光／電気変換部に接続して、請求項１〜請求項８の何れかに記載されたビット同期回路を備えたことを特徴とする光伝送システム局側装置。
【請求項１０】
１または複数の光ファイバを収容し、各光ファイバから光カプラで分岐された複数の支線光ファイバを介して複数の加入者側装置と接続される光伝送システム用の局側装置であって、
上記各光ファイバを収容する各加入者線インタフェースが、上記光ファイバから受信した光信号を電気信号に変換するための光／電気変換部に接続して、請求項２〜請求項４の何れかに記載されたビット同期回路を有し、
上記光／電気変換部が、受信バーストデータ毎に光信号識別用の可変閾値を設定し、各バーストデータ間に発生する無信号区間内に上記閾値をオフセット値にリセットして、次バーストデータの光信号を待つ自動閾値制御（ＡＴＣ）機能を備え、
上記ビット同期回路が、上記光／電気変換部から供給される閾値リセット信号に応答して、マスク期間を開始し、次バーストデータの光信号識別用可変閾値が確定した後にマスク期間を終了させるマスク信号の発生手段を有し、
前記位相判定部の第２手段が、上記マスク信号が示すマスク期間中は、前記位相別検出回数の累計動作を休止し、検出回数をクリアした状態を維持することを特徴とする光伝送システム局側装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速バースト信号を装置内基準クロックに同期したデータ列に変換するためのビット同期回路および伝送システムに関し、更に詳しくは、位相変動追従性に優れた高速バースト信号用のビット同期回路および光伝送システム局側装置に関する。
【０００２】
【従来の技術】
複数の端末装置から送信されたバースト信号を中継する伝送システムとして、例えば、ＩＴＵ−Ｔ勧告Ｇ．９８３．１“Ｈｉｇｈ  Ｓｐｅｅｄ  Ｏｐｔｉｃａｌ  Ａｃｃｅｓｓ  Ｓｙｓｔｅｍｓ  ｂａｓｅｄ  ｏｎ  Ｐａｓｓｉｖｅ  Ｏｐｔｉｃａｌ  Ｎｅｔｗｏｒｋ  （ＰＯＮ）  Ｔｅｃｈｎｉｑｕｅｓ”（非特許文献１）に規定されたＰＯＮシステムがある。ＰＯＮシステムは、図２に示すように、局側装置ＯＬＴ（Ｏｐｔｉｃａｌ  Ｌｉｎｅ  Ｔｅｒｍｉｎａｌ）１（１Ａ、１Ｂ）に収容された光ファイバ１１（１１−１〜１１−ｍ）を光カプラ（スターカプラ）１２で複数の支線光ファイバ１３（１３−１〜１３−ｍ）に分岐し、各支線光ファイバに加入者側装置ＯＮＵ（Ｏｐｔｉｃａｌ  Ｎｅｔｗｏｒｋ  Ｕｎｉｔ）１０（１０−１〜１０−ｎ）を接続した構成をもつポイント対マルチポイントの光伝送システムである。
【０００３】
ＰＯＮ区間において、局側装置１から加入者側装置１０に向かう下り方向のデータ伝送には、例えば、５３バイトのＡＴＭセルが適用され、端末装置１０から局側装置１に向かう上り方向のデータ伝送には、例えば、ＡＴＭセルに３バイトのオーバヘッドを付与した５６バイトのセルが適用される。局側装置１は、局側装置内の基準クロックに同期した周波数ｆ０、またはその逓倍周波数で下り方向通信フレームを生成する。下り方向の通信フレームは、例えば、６２２．０８Ｍｂｉｔ／ｓの伝送速度を有し、各フレームは連続した２２４個のセルからなり、２７セルに一個の頻度で制御セルが挿入される。ＰＯＮ区間の制御セルはＰＬＯＡＭセルと呼ばれている。
【０００４】
一方、上り方向の通信フレームは、下り方向よりも遅い１００Ｍｂｉｔ／ｓから１５５．５２Ｍｂｉｔ／ｓ程度の伝送速度を有し、例えば、１５５．５２Ｍｂｉｔ／ｓの上り方向フレームは、５３セルからなり、図３に示すように、複数の加入者側装置１０−１〜１０−ｎからの転送セルＢ（Ｂ１−１、Ｂ１−２、・・・、Ｂｎ−１、Ｂｎ−２、・・・）が光ファイバ１１−１上で時分割多重される。
【０００５】
各加入者側装置１０は、下りフレームから基準クロックを抽出し、これに同期した周波数ｆ０で、３バイトのオーバヘッドＯＨと５３バイトのペイロード（ＡＴＭセル部）ＰＬＤとからなる５６バイト長のセル（バーストデータ）Ｂを送出する。セルＢの送出は、局側装置１がＰＬＯＡＭセルで各加入者側装置１０に指定したバースト期間（以下、バーストスロットと言う）Ｔｂ内に行なわれる。各バーストスロットの期間Ｔｂは、数μ秒のオーダーである。また、オーバヘッドＯＨは、無信号のガードタイムＧＴと、プリアンブルＰＲと、デリミタＤＬとからなる。
【０００６】
光スプリッタ１２で分岐される支線光ファイバ１３区間の長さは一様でないため、各加入者側装置が送信した上り伝送方向のセル（バーストデータ）は、基準クロックに対してそれぞれ異なった位相差で局側装置１に到達する。従って、局側装置１は、“１”、“０”の交番ビット列からなるプリアンブルＰＲの受信期間内に受信バースト毎のビット同期を確立し、後続するデリミタＤＬでペイロードの先頭を識別して、ＡＴＭセルを受信処理する必要がある。
【０００７】
上述したビット同期用の代表的な回路技術として、例えば、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）や弾性表面波（ＳＡＷ）フィルタからなるタイミング抽出回路によって、受信データからタイミングクロックを抽出し、該クロックに基づいて受信データをラッチするタイミングクロック抽出方式（従来技術１）と、装置内基準クロックから位相の異なる複数の内部クロックを生成しておき、受信データの位相に対して最も位相余裕のある内部クロックを選択してデータを受信処理する最適位相クロック選択方式（従来技術２）と、受信データから位相の異なる複数のデータ列を生成し、装置内基準クロック対して最も位相余裕のあるデータ列を選択する最適位相データ選択方式（従来技術３）とが知られている。
【０００８】
最適位相クロック選択型（従来技術２）のビット同期回路は、例えば、図４に示すように、受信データと同一周波数をもつ装置内基準クロックＣＬから、１／ｎ周期ずつ位相を異なるｎ相の基準クロックを生成するｎ相クロック生成部４１と、受信データを上記ｎ相の基準クロックでラッチし、位相の異なるｎ相のデータ列に変換する多相データサンプル部４２と、該多相データサンプル部４２から出力されるｎ相のデータ列について、隣接位相のデータ列間で比較処理を行うことによって、入力データの変化点を検出し、受信データ位相に対して最も位相余裕のある最適位相クロックを選択するための制御信号を発生する位相判定部４３と、上記制御信号に従ってｎ相基準クロックの中から最適位相クロックを選択するクロック選択部４４と、受信データを一時的に蓄積するためのＦＩＦＯバッファ４５とからなり、受信データを上記最適位相クロックに従ってＦＩＦＯバッファ４５に書込み、装置内基準クロックＣＬによって読出すようになっている。
【０００９】
上記最適位相クロック選択型に属するビット同期回路は、例えば、特開平７−１９３５６２号（特許文献１）、特開平９−１８１７１３号（特許文献２）、特開平１０−２４７９０３号（特許文献３）、特開平１１−３０８２０４号（特許文献４）に開示されている。
【００１０】
最適位相データ選択型（従来技術３）のビット同期回路は、例えば、図５に示すように、受信データを装置内基準クロックＣＬの１／ｎ周期ずつ位相をずらしたｎ相のデータ列に変換する多相データサンプル部４６と、該多相データサンプル部４６から出力されるｎ相のデータ列について、隣接位相のデータ列間で比較処理を行うことによって、入力データの変化点を検出し、基準クロックＣＬに対して最も位相余裕のある最適位相データ列を選択するための制御信号を発生する位相判定部４７と、多相データサンプル部４６から出力されるｎ相のデータ列のうち、上記制御信号が示す最適位相データ列を選択的に出力する出力データ選択部４８と、出力データ選択部４８からの出力データを基準クロックＣＬに同期してラッチし、リタイミングされたデータ列として出力する出力データ同期化部４９とからなる。
上記最適位相データ選択型に属するビット同期回路は、例えば、特開平９−１６２８５３号（特許文献５）、特開平９−３６８４９号（特許文献６）に開示されている。
【００１１】
ＰＯＮシステムで局側装置１が受信する光信号は、光ファイバを通過中に減衰し、光信号の受信レベルが送信元（加入者側装置）によって異なっているため、光電気変換部のＡＴＣ（Ａｕｔｏｍａｔｉｃ  Ｔｈｒｅｓｈｏｌｄ  Ｃｏｎｔｒｏｌ：自動閾値制御）機能によって、プリアンブルＰＲの受光レベルに応じて、バーストデータ毎に信号識別閾値を可変に制御している。例えば、図６に示すように、オフセット閾値ＴＨ０でバーストデータＢ１のプリアンブルＰＲ１の光信号を検出し、プリアンブルＰＲ１の受光レベルに応じて、バーストデータＢ１用のＡＴＣ閾値ＴＨ１を設定する。バーストデータＢ１の受信処理が終了すると、次バーストデータのガードタイムＧＴ期間内に、ＡＴＣ閾値をオフセット閾値ＴＨ０にリセットし、該オフセット閾値によって次バーストデータＢ２のプリアンブルＰＲ２を検出する。
【００１２】
光伝送システムでは、信号伝送媒体である光ファイバを通過中に光信号レベルが減衰するため、光伝送距離を延ばすためには、光信号の受信部における受光感度の向上が要求される。受光レベルの低いバーストデータに対して最適なＡＴＣ閾値を設定するためには、ガードタイムＧＴ期間に設定する上記オフセット閾値ＴＨ０の値をできるだけ小さくする必要がある。しかしながら、オフセット閾値ＴＨ０の値を小さくすればするほど、光電気変換部がノイズに対して敏感になるため、ビット同期回路に誤った信号が入力され、ビット同期回路が誤動作する可能性がある。
【００１３】
この問題に対処するため、例えば、特開平１０−３２７１５９号（特許文献７）では、ＡＴＣ閾値がリセットされてから次のバーストデータが受信されるまでの一定の期間、マスク信号によって、ビット同期回路の受信データを強制的に論理値“０”に固定することが提案されている。
【００１４】
【非特許文献１】
ＩＴＵ−Ｔ勧告Ｇ．９８３．１“Ｈｉｇｈ  Ｓｐｅｅｄ  Ｏｐｔｉｃａｌ  Ａｃｃｅｓｓ  Ｓｙｓｔｅｍｓ  ｂａｓｅｄ  ｏｎ  Ｐａｓｓｉｖｅ  Ｏｐｔｉｃａｌ  Ｎｅｔｗｏｒｋ  （ＰＯＮ）  Ｔｅｃｈｎｉｑｕｅｓ”
【特許文献１】
特開平７−１９３５６２号
【特許文献２】
特開平９−１８１７１３号
【特許文献３】
特開平１０−２４７９０３号
【特許文献４】
特開平１１−３０８２０４号
【特許文献５】
特開平９−１６２８５３号
【特許文献６】
特開平９−３６８４９号
【特許文献７】
特開平１０−３２７１５９号
【００１５】
【発明が解決しようとする課題】
通信ネットワークにおけるトラフィック量の増加に伴って、アクセス網に適用されるＰＯＮシステムでも伝送速度の高速化が必要となり、例えば、ＩＴＵ−Ｔ勧告Ｇ．９８４やＩＥＥＥ勧告８０２．３ａｈにおいて、従来の１００Ｍｂｉｔ／ｓオーダーの伝送速度をＧｂｉｔ／ｓクラスにまで高速化したＰＯＮシステム（以下、Ｇ−ＰＯＮと言う）の標準化が進められている。Ｇ−ＰＯＮでは、加入者側装置１０から局側装置１に向かう上り伝送方向のデータが、従来の固定長バーストデータ（ＡＴＭセル）形式に代えて、可変長バーストデータとなり、最大バースト長も従来の数μｓより遥かに長い１ｍｓ程度にまで拡張される可能性がある。
【００１６】
然るに、伝送速度が高速化されたＧ−ＰＯＮシステムの局側装置用のビット同期回路を設計する場合、本質的にクロック抽出に時間がかかるタイミングクロック抽出方式（従来技術１）では、バーストデータ毎に長いプリアンブル区間を必要とし、実効的な伝送速度の低下をまねく。従って、Ｇ−ＰＯＮシステムでは、ビット同期を高速化できる最適位相クロック選択方式（従来技術２）または最適位相データ選択方式（従来技術３）が有望となる。
【００１７】
Ｇ−ＰＯＮシステムでは、システムの柔軟性向上させるために、上り方向と下り方向のデータ周波数が非同期となったシステム構成について考慮しておく必要がある。また、加入者側装置によって上り方向のデータ転送速度が異なるシステム構成、例えば、局側装置１の基準クロック周波数ｆ０に対して、加入者側装置からの受信バーストのデータ周波数がｆ１〜ｆｎの如く多様化したシステム構成についても考慮しておく必要がある。
【００１８】
従来の最適位相クロック選択型または最適位相データ選択型のビット同期回路では、プリアンブルの受信期間中に一旦、最適位相が決まると、バーストデータの受信期間中は、最適位相クロックまたは最適位相データを変更することなく、受信データのビット同期を行なっていた。しかしながら、バーストデータ長が拡張されたＧ−ＰＯＮのビット同期回路に最適位相クロック選択方式または最適位相データ選択方式を採用した場合、プリアンブル領域で決定した最適位相クロックまたは最適位相データが、ペイロード領域で発生する位相変動や周波数非同期によって、最適位相から外れる可能性がある。この場合、プリアンブル領域で決定した最適位相クロックまたは最適位相データに基づくリタイミングデータが不定になり、出力データにビットエラーが発生する。このため、Ｇ−ＰＯＮ用のビット同期回路には、受信バーストデータの全領域にわたる位相追従機能が必要となる。
【００１９】
然るに、最適位相クロック選択方式では、ペイロード領域でのクロック切替えのタイミング制御と、クロック切替え時に発生するノイズ処理が容易でない。一方、最適位相データ選択方式では、後述するように、受信データの位相が装置内基準クロックに対して１周期以上変動した場合、最適位相データへの切替え時にデータの欠落や重複によりデータ連続性が乱れると言う問題がある。
【００２０】
本発明の目的は、バーストデータの受信期間中にも最適位相への動的な切替えが可能なビット同期回路および光伝送システム局側装置を提供することにある。
本発明の他の目的は、受信バーストデータの全領域にわたる最適位相追従が可能なビット同期回路および光伝送システム局側装置を提供することにある。
本発明の更に他の目的は、バーストデータ受信中の最適位相追従過程で発生するデータ連続性の乱れを補正可能なビット同期回路および光伝送システム局側装置を提供することにある。
【００２１】
【課題を解決するための手段】
上記目的を達成するため、本発明によるビット同期回路は、受信バーストデータを互いに位相の異なる多相のデータ列に変換する多相データサンプル部と、上記多相データ列から基準クロックに対して最も位相余裕のある最適位相データ列を検出し、該最適位相データ列を示す制御信号を発生する位相判定部と、上記データサンプル部から出力された多相データ列のうち、上記制御信号が示す最適位相データ列を選択的に通過させる出力データ選択部と、上記出力データ選択部を通過したデータ列を上記基準クロックに同期したデータ列に変換して出力するデータ同期化部とを有し、上記位相判定部が、同一バーストデータの受信期間中に上記最適位相データ列の検出動作を繰り返して実行し、最適位相が変動した時、上記出力データ選択部が、上記位相判定部から出力される制御信号に応じて、上記データ同期化部に供給する最適位相データ列を動的に切替えることを特徴とする。
【００２２】
更に詳述すると、上記位相判定部は、例えば、基準クロック周期で最適位相データ列を検出する第１手段と、上記第１手段による最適位相データ列の検出回数を位相別に累計し、累計値が基準値に達した位相を最適位相として、最適位相データ列を示す制御信号を発生する第２手段とを有し、上記第２手段が、最適位相決定の都度、位相別検出回数をクリアして、位相別検出回数の累計を繰り返すようにしたことを特徴とする。ここで、各バーストデータにおける最初の最適位相を第１の累計基準値で決定し、その後は、上記第１の累計基準値より大きい第２の累計基準値で最適位相を決定するようにすれば、ビット同期引き込みの迅速化と、バースト区間での安定したビット同期が可能となる。
【００２３】
本発明の１つの特徴は、ビット同期回路が、最適位相データ列の動的な切替えに伴って出力データ選択部からの出力データ列に発生するデータ連続性の乱れを補正するための手段を備えたことにある。
【００２４】
本発明の１実施例では、出力データ列に発生するデータ連続性の乱れを補正するために、ビット同期回路が、上記多相データサンプル部から出力された最遅位相のデータ列から欠落補充データ列を生成し、欠落補充データ列を最適位相データ列と並列的に前記データ同期化部に供給するための手段を有し、上記位相判定部が、最適位相データの連続性を乱す所定条件の位相変動を検出して、データ列補正信号を発生するための手段を有し、上記データ同期化部が、上記データ列補正信号に応じて、最適位相データ列と欠落補充データ列の中から出力データ列として転送すべきデータを選択するデータ転送制御手段を備える。
【００２５】
上記データ列補正信号の発生手段は、データ列補正信号として、例えば、最適位相が最遅位相から最進位相に変化したことを検出して第１制御信号を発生し、最適位相が最進位相から最遅位相に変化したことを検出して第２制御信号を発生する。この場合、データ転送制御手段は、最適位相データ列に対して、上記第１制御信号の発生時に供給されたデータを削除し、上記第２制御信号発生時に供給された最適位相データの直前に、上記第２制御信号発生時に供給された欠落補充データを補充するように、データの選択動作を行なう。
【００２６】
本発明は、少なくとも１本の光ファイバを収容し、各光ファイバから光カプラで分岐された複数の支線光ファイバを介して複数の加入者側装置と接続される光伝送システム用の局側装置において、上記各光ファイバを収容する各加入者線インタフェースが、上記光ファイバから受信した光信号を電気信号に変換するための光／電気変換部に接続して、上述したビット同期回路を備えたことを特徴とする。
【００２７】
本発明の他の特徴は、上記光／電気変換部が、受信バーストデータ毎に光信号識別用の可変閾値を設定し、各バーストデータ間に発生する無信号区間内に上記閾値をオフセット値にリセットして、次バーストデータの光信号を待つ自動閾値制御（ＡＴＣ）機能を備え、上記ビット同期回路が、上記光／電気変換部から供給される閾値リセット信号に応答して、マスク期間を開始し、次バーストデータの光信号識別用可変閾値が確定した後にマスク期間を終了させるマスク信号の発生手段を有し、上述した位相判定部の第２手段が、上記マスク信号が示すマスク期間中は、位相別検出回数の累計動作を休止し、検出回数をクリアした状態を維持するようにしたことにある。
本発明の更に他の特徴と動作は、図面を参照して説明する以下の実施例から明らかになる。
【００２８】
【発明の実施の形態】
図７は、本発明のビット同期回路が適用されるＧ−ＰＯＮシステムの局側装置１Ａの構成を示す。
局側装置１Ａは、ＰＯＮ区間の光ファイバ１１（１１−１〜１１−ｍ）に接続される１または複数の加入者線インタフェース２（２−１〜２−ｍ）と、中継網１４に接続される１または複数の局内／局間インタフェース４（４−１〜４−ｋ）と、これらのインタフェース間でデータ交換するスイッチ部３とからなる。
【００２９】
図８は、加入者線インタフェース２−ｉ（ｉ＝１〜ｍ）の１実施例を示す。
加入者線インタフェース２−ｉは、光ファイバ１１−ｉに接続された光送受信部２１と、光送受信部２１で受信した上り方向の光信号を電気信号に変換するための光／電気変換部２２と、光／電気変換部２２に接続されたビット同期回路２３と、ビット同期回路２３からシリアルに出力されるビット信号を所定ビット単位の並列データに変換する直並列変換部２４と、直並列変換部２４の出力データを識別して上り方向フレームの終端処理を行ない、上り方向フレームに含まれるユーザデータを上りデータバッファ２６に蓄積する上りフレーム終端部２５と、上りデータバッファ２６の蓄積データを装置内の伝送速度で読出し、必要に応じてフォーマット変換した後、スイッチ部３に転送する装置内インタフェース２７とを有する。
【００３０】
上りフレーム終端部２５は、上り方向フレームから各加入者側装置の送信データ蓄積状況を示す通知情報（キュー情報）を抽出し、上り帯域制御部２８に転送する。上り帯域制御部２８は、管理者が予め指定した帯域設定情報と、上りフレーム終端部２５から通知されたキュー情報とに基づいて、各加入者側装置に割当てるべき上り伝送方向の帯域を計算し、帯域管理テーブル２９の内容を周期的に更新している。
【００３１】
スイッチ部３から加入者線インタフェース２−ｉに振り分けられた下り伝送方向のユーザデータは、装置内インタフェース２７から下りデータバッファ３０に入力され、一時的に蓄積した後、下りフレーム生成部３１により読み出される。下りフレーム生成部３１は、下りデータバッファ３０から読み出されたユーザデータ群に監視制御データを付与して下り伝送方向フレームを生成し、電気／光変換部３２に出力する。光信号に変換された下り伝送方向フレームは、光送受信部２１を介して光ファイバ１１−ｉに送出される。
【００３２】
図１は、ビット同期回路２３の１実施例を示す。
本発明によるビット同期回路２３は、最適位相データ選択方式を改良したものであり、多相データサンプル部５０と、位相判定部５１と、出力データ選択部５５と、出力データ同期化部６０とを備えている。
【００３３】
多相データサンプル部５０は、光／電気変換部２２からシリアルに出力される受信信号（受信データ）をｎ相のデータ列ＤＴ（ＤＴ＃０〜ＤＴ＃ｎ−１）に変換して出力する。上記ｎ相データ列ＤＴ（ＤＴ＃０〜ＤＴ＃ｎ−１）は、基準クロックＣＬの位相φ０に位相整合して出力されるが、内容的には、互いに基準クロックを１／ｎ周期ずつずらしたタイミングにおける受信データのサンプリング値を示している。すなわち、多相データサンプル部５０は、例えば、基準クロックＣＬを遅延して生成したｎ相のクロックＣＬ＃０〜ＣＬ＃ｎ−１で受信信号をラッチし、ラッチされたｎ相の信号を基準クロックＣＬに同期して読み出すことによってｎ相データ列を生成する。
【００３４】
この場合、ｎ相クロックＣＬ＃０〜ＣＬ＃ｎ−１は、受信信号または基準クロックＣＬのｎ倍の周波数をもつ高速クロックをｎ分周してもよいし、受信信号のｎ／２倍の周波数をもつクロックをその立ち上がりをトリガとしてｎ／２分周し、その立ち下がりをトリガとしてｎ／２分周したものであってもよい。ｎ相クロックＣＬ＃０〜ＣＬ＃ｎ−１は、リング発振器等を含む電圧制御発振器で生成することもできる。ｎ相クロックを使用する代わりに、基準クロックのｎ倍の周波数でサンプリングした受信信号をｎビットのシフトレジスタに入力し、各ビット位置の蓄積データを基準クロック周期で並列的に読み出すようにしてもよい。
【００３５】
位相判定部５１は、上記ｎ相データ列に含まれる受信信号の変化点から最適位相を識別し、該最適位相とマスク信号生成部５４が発生するマスク信号Ｍとに基づいて、出力データ同期化部６０に与えるべき切替え制御信号ＳＣとデータ列補正信号ＳＰを発生する。
【００３６】
出力データ同期化部６０は、出力データ選択部５５とデータ転送制御部５８とからなる。上記位相判定部５１で生成した切替え制御信号ＳＣは出力データ選択部５５に与えられ、データ列補正信号ＳＰはデータ転送制御部５８に与えられる。出力データ選択部５５は、多相データサンプル部５０から出力されるｎ相データ列ＤＴ＃０〜ＤＴ＃ｎ−１の中から、上記切替え制御信号ＳＣに従って最適位相データ列Ｄ１を選択し、データ蓄積部５７に供給する。
【００３７】
本発明では、上記位相判定部５１は、各バーストデータのプリアンブル領域の受信期間中のみならず、後続するペイロード領域の受信期間中も最適位相に追従し、上記切替え制御信号ＳＣとデータ列補正信号ＳＰを適宜発生する。
【００３８】
本実施例では、多相データサンプル部５０から出力されるｎ相データ列ＤＴ＃０〜ＤＴ＃ｎ−１のうち、最遅位相のデータ列ＤＴ＃ｎ−１を欠落補充データ供給部５６に供給しておき、データ列ＤＴ＃ｎ−１を最適位相データ列切替え時に発生する欠落データの補充用データＤ２として、最適位相データ列Ｄ１と同期させてデータ蓄積部５７に供給する。
【００３９】
データ蓄積部５７は、最適位相データ列Ｄ１と欠落補充用データＤ２を一時的に蓄積するための第１、第２のバッファメモリを有し、これらのバッファメモリへのデータの書込みと読出しは、データ転送制御部５８から供給される制御信号に従って制御されている。データ転送制御部５８は、データ列補正信号ＳＰに応じて、最適位相データ列Ｄ１の書込みと読出しを制御し、第１、第２バッファメモリからの読出しデータを選択的に出力することにより、重複データの削除と欠落データの補充を行なって、最適位相切替えに伴うデータ列の乱れを補正した形の出力データ列Ｄｏｕｔを得る。
【００４０】
図９は、位相判定部５１の１実施例を示す。
位相判定部５１は、装置内基準クロックＣＬの周期毎に、ｎ相データ列ＤＴ（ＤＴ＃０〜ＤＴ＃ｎ−１）のうちで装置内基準クロック位相φ０に対して最も位相余裕のあるデータ列を検出し、該データ列の位相を示す最適位相情報を発生するための最適位相検出部５１０と、最適位相データ列の検出回数を位相別に複数周期にわたって累計し、累計値が所定の基準値に達したデータ列を最適位相データ列と決定して、この最適位相データ列を示す平均化位相情報を出力する積分部５２０と、平均化位相情報とマスク信号Ｍに基づいて切替え制御信号ＳＣとデータ列補正信号ＳＰ（進相制御信号ＳＰａと遅相制御信号ＳＰｄ）とを生成するための切替え制御部５３０とからなる。
【００４１】
最適位相検出部５１０では、ｎ相データ列ＤＴ＃０〜ＤＴ＃ｎ−１を変化点パルス生成部５１１に供給すると共に、ｎ相データ列のうちで最遅位相のデータ列ＤＴ＃ｎ−１を最遅位相データ遅延回路５１２で１周期分遅延して、変化点パルス生成部５１１に供給している。変化点パルス生成部５１１は、並列的に入力される現在周期（ｔ＝τ）におけるｎ相データ列ＤＴ＃０（τ）〜ＤＴ＃ｎ−１（τ）と、前周期（ｔ＝τ−１）における最遅位相のデータ列ＤＴ＃ｎ−１（τ−１）について、隣接位相のデータ列間の排他的論理和をとることにより、信号変化の有無を示すｎ系列のパルス（変化点パルス）を生成し、変化点エンコーダ５１３に出力する。
【００４２】
変化点エンコーダ５１３は、ｎ系列の変化点パルスから信号変化があったデータ列を検出し、該データ列の位相識別番号を出力する。信号変化が複数のデータ列で発生した場合は、複数の位相識別番号が生成されるが、同時に３つ以上のデータ列で信号変化が検出された場合は、信号変化が短周期ノイズに起因したものと判断し、位相識別番号の出力を抑制する。
【００４３】
上記位相識別番号は、遅延回路５１４と最適位相演算部５１５に供給される。最適位相演算部５１５は、変化点エンコーダ５１３から出力された現在周期における位相識別番号と、遅延回路５１４から出力された１周期前の位相識別番号とに基づいて最適な位相の識別番号を判定し、最適位相情報Ｓ５１０として出力する。このように、２周期分の位相識別番号とその個数（信号変化点の発生数）から最適位相識別番号を判定することにより、ビット同期回路への入力信号のデューティが変動した場合でも、最適位相を正確に判定することが可能となる。
【００４４】
積分部５２０は、上記最適位相情報Ｓ５１０が供給される位相別データ計数部５２１および有効データ計数部５２２と、位相別データ計数部５２１に接続された位相識別番号保持部５２３とからなる。
【００４５】
位相別データ計数部５２１は、ｎ相データ列ＤＴ＃０〜ＤＴ＃ｎ−１の位相識別番号と対応したｎ個のカウンタからなり、基準クロックＣＬの周期毎に、最適位相情報Ｓ５１０が示す位相識別番号と対応したカウンタの計数値をインクリメントする。位相別データ計数部５２１は、計数値が一定値Ｎに達した時、該カウンタの識別番号（位相識別番号）を位相識別番号保持部５２３に出力すると共に、該位相別データ計数部５２１内の全ての計数値と有効データ計数部５２２の計数値をゼロにするためのリセット信号ＲＳＴ１を発生する。位相識別番号保持部５２３に保持された位相識別番号は、平均化位相情報Ｓ５２０として切替え制御部５３０に出力される。
【００４６】
有効データ計数部５２２は、最適位相情報Ｓ５１０の入力回数、すなわち、バーストデータの入力ビット数をカウントするためのカウンタを有し、該カウンタの計数値が一定値Ｋ（但し、Ｎ≦Ｋ＜ｎ（Ｎ−１））に達した時、上記カウンタと位相別データ計数部５２１内の全ての計数値をリセットするためのリセット信号ＲＳＴ２を発生する。位相別データ計数部５２１と有効データ計数部５２２は、マスク信号生成部５４が発生するマスク信号Ｍがオフの期間中は、計数値をリセットした状態で計数動作を停止しており、マスク信号Ｍがオンの期間中に上述した計数動作を行う。
【００４７】
ビット同期回路５１において、各バーストデータの先頭部分で瞬時に同期引き込みを達成するためには、積分部５２０の平均化時間を極力短くする必要があるが、一旦、同期が確立した後は、瞬時ノイズに起因する誤った位相切替えを抑制するために、積分部５２０の平均化時間を或る程度長くすることが望まれる。
【００４８】
そこで、本発明の好ましい実施例では、上記積分部５２０において、計数値パラメータＮとしてＮ１、Ｎ２（但し、Ｎ１＜Ｎ２）、計数値パラメータＫとしてＫ１、Ｋ２（但し、Ｋ１＜Ｋ２）の２種類を用意しておき、ガードタイムＧＴの受信期間中にＡＴＣがオフセット閾値ＴＨ０にリセットされた時、計数値パラメータとしてＮ１、Ｋ１を設定することによって、プリアンブルＰＲの受信期間に高速度の同期引き込みを行い、同期引き込み後にパラメータＮ２、Ｋ２に切替える。これによって、バーストデータが長くなった場合でも、ペイロード受信期間中のノイズ誤動作を抑制でき、バーストデータ毎の高速同期引き込みとノイズ耐力の両方を満足させることが可能となる。
【００４９】
切替え制御部５３０は、位相比較部５３１と位相保持部５３２とからなる。
位相比較部５３１は、上記基準クロックの各周期で、平均化位相情報Ｓ５２０が示す位相識別番号を切替え制御信号ＳＣとして出力している。位相比較部５３１は、積分部５２０から出力される平均化位相情報Ｓ５２０と、現在位相保持部５３２に保持されている現在の位相情報とを装置内基準クロックＣＬ周期で比較し、位相情報（最適位相の識別子）に変化があった時、新たな位相情報を現在位相保持部５３２に保持する。
【００５０】
現在位相保持部５３２に保持されている現在の位相情報が最進位相（データ列ＤＴ＃０の位相）を示し、平均化位相情報Ｓ５２０が最遅位相（データ列ＤＴ＃ｎ−１の位相）を示した時、位相比較部５３１は、最遅位相への切替え制御信号ＳＣと共に、進相制御信号ＳＰａを発生する。現在位相保持部５３２に保持されている現在の位相情報が最遅位相を示し、新たな位相情報が最進位相を示した場合は、上記進相制御信号ＳＰａの代わりに、遅相制御信号ＳＰｄを発生する。
【００５１】
現在位相保持部５３２に保持された位相情報は、マスク信号Ｍがオフ状態の間はクリアされており、マスク信号がオン状態にある時、積分部５２０から出力された新たな位相情報が現在位相保持部５３２に保持される。位相比較部５３１は、マスク信号Ｍがオフ状態の間は、進相制御信号ＳＰａと遅相制御信号ＳＰｄの発生動作を抑制している。
【００５２】
図１０は、積分部５２０の他の実施例を示す。
本実施例では、位相別データ計数部５２１をｎ系列のＮビットカウンタ５２５−１〜５２５−ｎと、これらのカウンタに接続されたデコーダ５２４およびエンコーダ５２６で構成している。最適位相情報Ｓ５１０は、デコーダ５２４でデコードされ、最適位相情報Ｓ５１０が示す位相識別子と対応したＮビットカウンタにカウントパルスが入力される。カウント動作の結果、何れかのＮビットカウンタ５２５−ｊのカウント値がＮに達した時、エンコーダ５２６が上記Ｎビットカウンタ５２５−ｊと対応した位相識別子を平均化位相情報Ｓ５２０として出力する。
【００５３】
有効データ計数部５２２は、Ｋビットカウンタで構成され、デコーダ５２４の出力パルスがＯＲゲート５２７を介して上記Ｋビットカウンタに入力される。従って、Ｋビットカウンタは、最適位相情報Ｓ５１０の入力回数をカウントすることになる。Ｋビットカウンタ５２２の出力と、Ｎビットカウンタ５２５−１〜５２５−ｎの出力は、ＯＲゲート５２９に入力され、ＯＲゲート５２９の出力がこれらのカウンタのリセット信号ＲＳＴ（ＲＳＴ１＋ＲＳＴ２）となる。本実施例では、マスク信号Ｍをインバータ５２８を介して上記ＯＲゲート５２９に入力することにより、マスク信号Ｍがオフ状態にある時、Ｋビットカウンタのカウント値がＫに達した時、または何れかのＮビットカウンタ５２５のカウント値がＮに達した時、リセット信号ＲＳＴを発生するようにしている。
【００５４】
図１１は、マスク信号生成部５４の構成を示し、図１２は、受信信号とマスク区間Ｔｍとの関係を示す。ここに示した例では、各バーストは、無信号区間（ガードタイム）とプリアンブルＰＲに続いてペイロードを含んでいる。
マスク信号は、無信号区間でＡＴＣ閾値がオフセット閾値ＴＨ０にリセットされてから次バーストデータのＡＴＣ閾値が確定するまでの間にノイズによる誤動作を抑制するためのものである。
【００５５】
図１２に示した例では、マスク区間Ｔｍの最短値Ｔｍｉｎは、ＡＴＣ閾値がオフセット値ＴＨ０にリセットされてから次バーストデータＢ１２用のＡＴＣ閾値ＴＨ２が確定する迄の区間であり、その最大値Ｔｍａｘは、ＡＴＣ閾値がオフセット値ＴＨ０にリセットされてから、次バーストデータＢ１２のプリアンブルＰＲに初期ビット同期確立に必要な期間Ｔｂｓを残した期間となる。従って、マスク信号生成部５４は、プリアンブル長からＡＴＣ閾値ＴＨ２の確定所要期間Δｔとビット同期確立所要期間Ｔｂｓとを除いた期間Ｔｗ内に、プリアンブル信号を識別して、マスク区間Ｔｍを終了させる。
【００５６】
マスク信号生成部５４は、図１１に示すように、ｎ相データ列ＤＴ（ＤＴ＃０〜ＴＤ＃ｎ−１）に対してプリアンブル信号パタンを照合して、プリアンブル（ＰＲ）検出信号を発生するパタン照合部５４１と、ＡＴＣリセット信号をトリガとしてマスク信号Ｍをオフ状態にし、プリアンブル検出信号に応答してマスク信号Ｍをオン状態に戻す信号発生部５４５とからなる。
【００５７】
図１３は、パタン照合部５４１の１実施例を示す。
パタン照合部５４１は、データ列ＤＴ＃０〜ＤＴ＃ｎ−１と対応する複数の照合部５４１−１〜５４１−ｎと、ＯＲゲート５４４と、プリアンブルパタンの発生部５４５とからなる。各照合部５４１−ｉ（ｉ＝１〜ｎ）は、パタン発生部５４５から供給されるプリアンブルパタンＹ（ｔ）と入力データＸｉ（ｔ）＝ＤＴ＃ｉとの相互相関演算を行なう相互相関演算部５４２と、上記相互相関演算部５４２に接続された判定部５４３とからなり、相互相関演算部５４２の演算結果が「＋１」または「−１」の時、判定部５４３からパタン検出信号が発生する。従って、何れかの照合部がパタン検出信号が発生した時、ＯＲゲート５４４から信号発生部５４５にプリアンブル（ＰＲ）検出信号が出力される。
【００５８】
ここでは、パタン照合部５４１をデータ列ＤＴ＃０〜ＤＴ＃ｎ−１と対応するｎ個の照合部５４１−１〜５４１−ｎで構成したが、照合部の個数は相数ｎよりも少なくてもよい。例えば、ｎ＝４の場合に、２個の照合部を用意し、第１照合部にデータ列ＤＴ＃０、第２照合部にデータ列ＤＴ＃２を入力し、どちらかの照合部でプリアンブルパタンが検出された時、ＯＲゲート５４４からプリアンブル（ＰＲ）検出信号が出力されるようにしてもよい。
【００５９】
上述したプリアンブルパタンの検出所要時間（ウインドウ幅）は、図１２に示した区間Ｔｗ内に設定できればよい。本発明の特徴の１つは、パタン照合部５４１がプリアンブル検出信号を発生した時点で、信号発生部５４５がマスク信号Ｍをオン状態に戻し、最適位相への追従動作が開始されるようにした点にある。
【００６０】
最適位相データ選択型のビット同期回路では、受信信号（受信データ）の位相変動によって受信データ位相と装置内基準クロックの位相とが１周期以上ずれた場合、最適位相データの切替えに伴って、出力データ列にデータ（ビット）の欠落または重複が発生する。
【００６１】
図１４は、装置内基準クロックＣＬの周波数をｆ０、受信信号（受信データ）の周波数をｆ１とし、相数ｎ＝４とした場合のデータの欠落と重複の発生原因を示す。
図１４において、（Ａ）は受信データ列、（Ｃ）は装置内基準クロックＣＬを示す。また、（Ｂ）は、多相データサンプル部５０において、基準クロック周期の１／４ずつ位相をずらした多相クロックＣ０、Ｃ１、Ｃ２、Ｃ３（但し、クロックＣ０は基準クロックＣＬと同相）の立ち上がりのタイミングで上記受信データ列をサンプリングした場合に得られるデータ列Ｄ＃０、Ｄ＃１、Ｄ＃２、Ｄ＃３を示す。
【００６２】
（Ｄ）は、データ列Ｄ＃０、Ｄ＃１、Ｄ＃２、Ｄ＃３を基準クロックの位相φ０で位相整合した場合のデータ列ＤＴ＃０、ＤＴ＃１、ＤＴ＃２、ＤＴ＃３を示す。（Ｄ）に示したデータ列が、多相データサンプル部５０から出力されるｎ相データ列ＤＴとなる。ここで、データ列ＤＴ＃０とＤＴ＃３の内容を比較して明らかなように、最遅位相データ列ＤＴ＃３は、最進位相データ列ＤＴ＃０よりも１周期分進んだ内容となることが判る。
【００６３】
データの欠落は、例えば、局側装置と加入者側装置との間に存在する定常的な周波数偏差や、ジッタ（Ｊｉｔｔｅｒ）またはワンダ（Ｗａｎｄｅｒ）による一時的な周波数変動に起因して、周波数の関係がｆ１＞ｆ０の状態で、最適位相データ選択制御によって、最適位相が最進位相から最遅位相に切替えられた場合に発生する。現時点で最進位相データ列が選択されていると言うことは、受信データの変化点が、最進位相データ列ＤＴ＃０と最遅位相データ列ＤＴ＃３との中間付近に位置していることを意味している。従って、出力データ選択部５５が、切替え制御信号ＳＣに従って、最適位相データ列を最進位相データ列ＤＴ＃０から隣接位相である最遅位相データ列ＤＴ＃３に切替えた場合、（Ｅ）に示すように、選択部出力データＤ１において、データの一部（この例では、データｃ）が欠落する。
【００６４】
データの重複は、周波数の関係がｆ１＜ｆ０の状態で、最適位相が最遅位相から隣接位相である最進位相に切替えられた場合に発生する。すなわち、出力データ選択部５５が、切替え制御信号ＳＣに従って、最遅位相データ列ＤＴ＃３から最進位相データ列ＤＴ＃０への切替えを行なった場合、（Ｆ）に示すように、選択部出力データＤ１において、データの一部（この例では、データｃ）が重複する。
【００６５】
本発明において、上述したデータ連続性の乱れ（欠落データと重複データの発生）は、図１に示した欠落補充データ供給部５６と出力データ同期化部６０（データ蓄積部５７とデータ転送制御部５８）によって補正される。
【００６６】
図１５は、データ蓄積部５７の１実施例を示す。
データ蓄積部５７は、出力データ選択部５５から供給される最適位相データ列Ｄ１の一部を一時的に蓄積するためのメモリ５７１と、欠落補充データ供給部５６から供給される欠落補充データ列Ｄ２の一部を一時的に蓄積するためのメモリ５７２と、これらのメモリからの読出しデータを選択的に出力するセレクタ５７３とからなる。
【００６７】
メモリ５７１へのデータＤ１の書込みと読出しは、書込み制御信号ＷＡと読出し制御信号ＲＡによって制御され、メモリ５７２へのデータＤ２の書込みと読出しは、書込み制御信号ＷＢと読出し制御信号ＲＢによって制御され、セレクタ５７３によるデータ選択は、選択制御信号ＳＥＬによって制御されている。これらの制御信号は、図１７で後述するデータ転送制御部５８から与えられる。
【００６８】
図１６は、データ蓄積部５７の機能を模式的に示した図である。
（Ａ）は、図１４と対応させて、出力データ選択部５５による最進位相データ列ＤＴ＃０から最遅位相データ列ＤＴ＃３への切替え前後における最適位相データ列Ｄ１と欠落補充データ列Ｄ２を示している。図１４では、最遅位相データ列ＤＴ＃３は、最進位相データ列ＤＴ＃０よりも１周期進んだ内容となっているが、欠落補充データ供給部５６で最遅位相データ列ＤＴ＃３を所定時間遅延して出力することによって、メモリ５７１、５７２には、欠落補充データ列Ｄ２と最適位相データ列Ｄ１とが同期した形で供給されている。
【００６９】
出力データ選択部５５が、切替え制御信号ＳＣに従って最進位相データ列ＤＴ＃０から最遅位相データ列ＤＴ＃３への切替えを行なった時、メモリ５７１に供給される最適位相データ列Ｄ１からデータｃが欠落する。そこで、本発明では、上記最進位相データ列ＤＴ＃０から最遅位相データ列ＤＴ＃３への切替え直後のデータ（この例では、データｄ）をメモリ５７１から読み出すタイミングで、読出し制御信号ＲＡによるメモリ５７１からのデータ読出しを１周期分抑制する読出しディセーブル制御を行う。
【００７０】
メモリ５７１からのデータ読出しの抑制期間中は、選択制御信号ＳＥＬによって、セレクタ５７３に、メモリ５７２から読み出された欠落補充データｃを出力データＤｏｕｔとして出力させる。欠落補充データｃの読出しが完了すると、メモリ５７１と５７２の次の読出しデータが一致する。従って、選択制御信号ＳＥＬによって、セレクタ５７３の選択データをメモリ５７１側の切替え、メモリ５７１からのデータ読出し動作を通常状態に戻すことによって、メモリ５７１から読み出されたデータｄ以降の最適位相データ列を出力データＤｏｕｔとする。
【００７１】
（Ｂ）は、最遅位相データ列ＤＴ＃３から最進位相データ列ＤＴ＃０への切替え前後における最適位相データ列Ｄ１と欠落補充データ列Ｄ２を示している。この場合、メモリ５７１に供給される最適位相データ列Ｄ１で、位相切替え直後のデータｂが切替え直前のデータｂと重複している。
そこで、本発明では、メモリ５７１に上記位相切替え直後の入力データｂを書込むタイミングで、書込み制御信号ＷＡによる最適位相データ列Ｄ１のメモリ５７１への書込みを１周期分抑制する書込みディセーブル制御を行う。この書込みディセーブル制御によって、メモリ５７１には重複データｂを削除した最適位相データ列が書込まれることになり、メモリ５７１から正常な出力データ列Ｄｏｕｔを読み出すことが可能となる。
【００７２】
尚、重複データが発生すると、メモリ５７１に入力される最適位相データ列Ｄ１と、メモリ５７２に入力される欠落補充データ列Ｄ２との間で、互いに対応関係にあるデータの書込みタイミングに１周期分のずれが発生するが、メモリ５７１と５７２にそれぞれ複数周期分のデータを蓄積し、書込まれたデータを数周期遅れて読み出すようにしておけば、（Ａ）の場合と同様、出力データＤｏｕｔへの影響はない。
【００７３】
図１７は、データ転送制御部５８の１実施例を示す。
データ転送制御部５８は、書込み制御信号ＷＡを発生するための第１書込み制御部５８１と、読出し制御信号ＲＡおよび選択制御信号ＳＥＬを発生するための第１読出し制御部５８２と、書込み制御信号ＷＢを発生するための第２書込み制御部５８３と、読出し制御信号ＲＢを発生するための第２読出し制御部５８４とからなり、これらの制御部は、装置内基準クロックＣＬ（φ０）に同期してそれぞれの制御信号を生成する。
【００７４】
前述したように、位相判定部５１は、最進位相データ列ＤＴ＃０から最遅位相データ列ＤＴ＃３への切替え時（欠落データ発生時）に進相制御信号ＳＰａを発生し、最遅位相データ列ＤＴ＃３から最進位相データ列ＤＴ＃０への切替え時（重複データ発生時）に遅相制御信号ＳＰｄを発生している。これらの進相制御信号ＳＰａと遅相制御信号ＳＰｄは、第１書込み制御部５８１に入力されている。
【００７５】
第１書込み制御部５８１は、メモリ５７１のメモリ領域を循環的に使用してデータ列Ｄ１を格納するように、装置内基準クロックＣＬに同期して、循環的な書込みアドレスを発生し、書込み制御信号ＷＡとして出力する。進相制御信号ＳＰａが入力された時は、その時点でのデータ書込みアドレス（図１６の（Ａ）におけるデータｄの書込みアドレス）を第１読出し制御部５８２に通知し、このアドレスでデータを読み出す時に読出しディセーブル制御を実行すべきことを指示する。遅相制御信号ＳＰｄが入力された時は、重複データ（図１６の（Ｂ）におけるデータｂ）を廃棄するために、１周期分、メモリ５７１へのデータ書込みディセーブル制御を行なった後、通常の書込み制御信号ＷＡの発生モードに戻る。
【００７６】
第１読出し制御部５８２は、第１書込み制御部５８１と同様、メモリ５７１のメモリ領域を循環的にアクセスして受信データを読み出すように、装置内基準クロックＣＬに同期して循環的に読出しアドレスを発生し、読出し制御信号ＲＡとして出力する。但し、次の読出しアドレスが上記第１書込み制御部５８１から通知された書込みアドレスに一致する場合は、セレクタ５７３の選択制御信号ＳＥＬを切替え、１周期分、メモリ５７１のデータ読出しディセーブル制御を行ない、次の周期で、選択制御信号ＳＥＬを元に戻し、上記書込みアドレスに一致した読出しアドレスを読出し制御信号ＲＡとして出力する。
【００７７】
第２書込み制御部５８３は、第１書込み制御部５８１と同様、メモリ５７２のメモリ領域を循環的に使用してデータ列Ｄ２を格納するように、装置内基準クロックＣＬに同期して循環的に書込みアドレスを発生し、書込み制御信号ＷＢとして出力する。第２読出し制御部５８４は、第１読出し制御部５８２と同様、メモリ５７２のメモリ領域を循環的にアクセスして受信データを読み出すように、装置内基準クロックＣＬに同期して循環的に読出しアドレスを発生し、読出し制御信号ＲＢとして出力する。
【００７８】
以上の実施例によれば、バーストデータの受信期間中の位相追従が可能となり、バーストデータ受信中に位相変動や、受信データと装置内基準クロックとの間の同期ずれが発生した場合でも、出力データ選択部で基準クロックに最適な位相をもつデータ列への動的な切替えが可能となる。また、最適位相が最進位相から最遅位相、または最遅位相から最進位相に切換えられたために、出力データ選択部の出力においてデータの連続性に乱れが生じた場合でも、これらの乱れを出力データ同期化部で補正することによって、連続性を保証した正常な同期化バーストデータを得ることが可能となる。
【００７９】
【発明の効果】
以上の説明から明らかなように、本発明によれば、バーストデータの受信中に最適位相に柔軟に追従できるため、バーストデータが拡張、多様化されるＧ−ＰＯＮ用として好適なビット同期回路を提供できる。
【図面の簡単な説明】
【図１】本発明によるビット同期回路の構成を示す図。
【図２】本発明が適用されるＰＯＮシステムのネットワーク構成を示す図。
【図３】ＰＯＮ区間の上り方向のデータ伝送を説明するための図。
【図４】従来の最適位相クロック選択方式のビット同期回路の基本構成を示す図。
【図５】従来の最適位相データ選択方式のビット同期回路の基本構成を示す図。
【図６】ＰＯＮシステムにおける自動閾値制御（ＡＴＣ）を説明するための図。
【図７】本発明のビット同期回路が適用されるＰＯＮ局側装置の構成を示す図。
【図８】ＰＯＮ局側装置における加入者線インタフェースの１実施例を示す図。
【図９】図１に示したビット同期回路における位相判定部５１の１実施例を示す図。
【図１０】図９に示した位相判定部５１における積分部５２０の１実施例を示す図。
【図１１】図１に示したビット同期回路におけるマスク信号生成部５４の１実施例を示す図。
【図１２】受信信号とマスク区間Ｔｍとの関係を示す図。
【図１３】図１１に示したマスク信号生成部５４におけるパタン照合部５４１の１実施例を示す図。
【図１４】最適位相データの切替え伴うデータの欠落と重複の発生原因を説明するための図。
【図１５】図１に示したビット同期回路におけるデータ蓄積部５７の１実施例を示す図。
【図１６】データ蓄積部５７の機能を模式的に示した図。
【図１７】図１に示したビット同期回路におけるデータ転送制御部５８の１実施例を示す図。
【符号の説明】
１：局側装置、２：加入者線インタフェース、３：スイッチ部、４：局内／局間インタフェース、１０：加入者側装置、２３：ビット同期回路、５０：多相データサンプル部、５１：位相判定部、５４：マスク信号生成部、５５：出力データ選択部、５６：欠落補充データ供給部、５７：データ蓄積部、５８：データ転送制御部、６０：出力データ同期化部、５１０：最適位相検出部、５２０：積分部、５３０：切替え制御部、５４１：パタン照合部、５４５：信号発生部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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