(57)【要約】【課題】  読み取りデバイスに対する複数の制御信号およびそれに接続されるサンプル、Ａ／Ｄコンバート手段の制御信号を、任意のパターンで出力可能として、実装されたデバイスを選ばず制御可能であり、又、読み取りデバイスの転送クロック信号以外の読み取りデバイス制御信号は任意に遅延させることが可能なためデバイス実装の物理的レイアウトに起因する読み取り画像データのタイミングずれを補正することが可能とする。【解決手段】  水平同期手段、原振クロック分周手段、任意波形のパターンを格納させるレジスタ手段、任意波形を出力するシフトレジスタ、前記水平同期手段、原振クロック分周手段に同期した前記シフトレジスタを制御する制御信号を生成する信号生成手段、シフトレジスタからの出力を指定原振クロック分、遅延させるための遅延手段により構成される。【選択図】        図１
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【特許請求の範囲】
【請求項１】
読み取りデバイスに供給する水平同期信号（ラインリセット信号）を生成するＳＨ信号生成手段、原振クロックに対しこれを分周し、１／Ｎ分周出力クロックを得るクロック分周手段、前記クロック分周手段より出力される分周された基準クロックに同期しかつ、前記ＳＨ信号生成手段により生成された水平同期信号に同期され、レジスタに設定された制御信号出力周期内で、複数のレジスタに設定された任意の出力パターンを出力させる複数のパターン信号出力手段を有し、読み取りデバイスに対する複数の制御信号およびそれに接続されるアナログサンプリング、Ａ／Ｄコンバート手段の制御信号を、任意のパターンで出力可能とした読み取りデバイス制御信号生成回路。
【請求項２】
前記複数のパターン信号出力手段の出力信号に対し、レジスタ設定された原振クロック数分遅延させる遅延手段を有し、読み取りデバイスの転送クロック信号およびＡ／Ｄコンバートクロック信号以外の読み取りデバイス制御信号は、レジスタに設定された原振クロック数分、任意に遅延させることが可能であることを特徴とする請求項１記載の読み取りデバイス制御信号生成回路。
【請求項３】
レジスタに設定された制御信号出力周期内で出力される読み取りデバイスの転送クロック信号は、レジスタに設定された任意の出力パターンを出力させるモードと、レジスタに設定された或る特定ビットの値を制御信号出力周期でトグル動作させるモードを選択可能とすることを特徴とする請求項１記載の読み取りデバイス制御信号生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は原稿画像を読み取りデジタル画像のデータに変換する、ファクシミリ、デジタルコピーに使用される読み取りデバイスを制御するのに好適な読み取りデバイス制御信号生成回路、特に読み取りデバイス制御信号パターンおよびタイミングを任意に生成可能な読み取りデバイス制御信号生成回路に関する。
【背景技術】
【０００２】
図３は従来例の画像処理システムをブロック図で示したものである。この装置では、イメージセンサとしてＣＣＤ（３−１）を使用している。ＣＣＤはランプによる照射光により原稿を照射し、原稿の反射光を電気量に変換する読み取りデバイスである。
【０００３】
３−２はＣＣＤを駆動するための駆動信号を供給するドライバ回路、
３−３はＣＣＤの出力を適切なレベルまで増幅するためのプログラマブルアンプ回路、３−４はＣＣＤから１画素毎に出力される出力信号から原稿画像の出力のみを抜きだすサンプルホールド回路、３−５はサンプルホールド後のアナログビデオ信号を、デジタル信号に変換するＡ／Ｄコンバータである。３−３、３−４，３−５は現在一体化されアナログフロントエンドＡＳＩＣ（３−７）として具現化されている。
【０００４】
上記ＣＣＤおよびアナログフロントエンドの制御信号の出力タイミングは３−６読取ブロック制御回路により制御される。読取ブロック制御回路ではある同期クロックにより各制御信号が生成され、原稿から読み取られた画像信号は、Ａ／Ｄ変換されＮビットのデジタルデータとしてある同期クロック（画像クロック）に同期された状態で、１画素毎に順次以降の画像処理ブロックに送出される。ＣＣＤおよびアナログフロントエンド制御信号の出力タイミングとしては以下の様になる。
【０００５】
ＣＣＤに入力させる制御信号としてシフトゲート信号、転送クロック信号（第１）、転送クロック信号（第２）、リセットゲート信号、クランプゲート信号等がある。
【０００６】
ＣＣＤに対し、図４に示す様なタイミングで上記信号（図に示すｃｃ＿ｐｈ１，ｃｃ＿ｐｈ２は転送クロック信号（第一、第二）、ｃｃ＿ｒｓはリセットゲート信号、ｃｃ＿ｃｌｍｐはクランプゲート信号）を入力することにより、ＣＣＤは転送クロック（第１，２）に同期してリファレンスレベルと読み取り画素のデータレベルを出力する（図４に図示）。
【０００７】
アナログフロントエンドに入力させる制御信号としてはＡＤコンバートクロック信号、サンプルホールド信号、クランプ信号等がある。
【０００８】
前記ＣＣＤからのリファレンスレベルと読み取り画素のデータレベルに対し、その出力タイミングに同期してクランプ信号をアサートすることにより上記のリファレンスレベルを抽出、サンプルホールド信号をアサ−トすることにより、信号レベルを抽出し、ＡＤコンバートクロックによって抽出信号レベルをアナログ−デジタル変換する。
【０００９】
変換されたデータはＡＤコンバートクロックに同期してアナログフロントエンドから出力され、後段の処理ブロックに転送される。
【００１０】
従来これらＣＣＤ、アナログフロントエンドの制御信号生成回路３−６は各ＣＣＤ、およびアナログフロントエンドの仕様に即して設計され実装されている。
【特許文献１】特開平１１−１７７７８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
以上に述べた従来例では、前述のとおりＣＣＤおよびアナログフロントエンドの制御信号の出力タイミングを読取ブロック制御回路により制御し、読取ブロック制御回路ではある同期クロックにより各制御信号が生成され、原稿から読み取られた画像信号は、Ａ／Ｄ変換されＮビットのデジタルデータとしてある同期クロック（画像クロック）に同期された状態で、１画素毎に順次以降の画像処理ブロックに送出される。
【００１２】
近年、画像読取の高解像度化、高速化に伴い多種多様のＣＣＤデバイス、およびアナログフロントエンドデバイスが開発されている。
【００１３】
これらのデバイスにおいては基本的な制御は同一であるものの、その制御タイミングは各デバイスにより細かな部分で異なることが多い。
【００１４】
これらの多種多様なＣＣＤデバイス、アナログフロントエンドデバイスを実装したデジタルコピー、ファクシミリ等を開発する場合に、各々のデバイス仕様に即した制御信号生成回路をその都度設計していたのでは非常に開発効率が悪い。
【００１５】
又、ＣＣＤの高解像度化に伴って従来の単純な読み取りデバイス制御ではなく、間引き読み、アナログ加算読み取り等のＣＣＤデバイス内でアナログ的に画素加算や間引きを行って高解像度ＣＣＤデバイスから直接、低解像度の画素値を得る方式などが実現されている。これはデジタル変換された画素データを後段で低解像度化する必要が無くなるため非常に有用である。
【００１６】
これを実現するにはＣＣＤの、転送クロック信号、リセットゲート信号、クランプゲート信号等を複雑に制御可能とする必要がある。
【００１７】
例えば、１２００ｄｐｉの解像度を持つＣＣＤデバイスからアナログ的に画素加算、画素間引きをおこなって３００ｄｐｉの解像度を得るためには、図５のタイミング図に示すように転送クロック（ｃｃ＿ｐｈ１，２）と転送最終段クロック（ｃｃ＿ｐｈＬ１，２）、リセットゲート信号（ｃｃ＿ｒｓ）、クランプゲート信号（ｃｃ＿ｃｌｍｐ）を制御する事により、奇数画素（あるいは偶数画素）を間引き処理し、間引き処理後の画素を２画素毎加算処理を行うことによりＣＣＤデバイスから直接３００ｄｐｉの画素アナログ出力（ｖｉｄｅｏ＿ｏｕｔ）を得る事ができる。
【００１８】
当然これら間引き、加算読み取りの制御を行う場合には、アナログフロントエンドの制御信号もこのＣＣＤ出力に同期した物でなくてはならない。
【００１９】
又、これらＣＣＤデバイス、アナログフロントエンドデバイスを実装したデジタルコピー、ファクシミリ等を開発する場合に、デバイスを実装する物理的レイアウト等により、デバイスに供給する制御信号のタイミングずれ等が生じ、読み取り画質の劣化等を引き起こす可能性がある。
【００２０】
例えば、ＣＣＤデバイスの実装されているスキャナ部とアナログフロントエンドデバイスの実装されているメイン制御部が物理的に離れており、メイン制御部から出力されるＣＣＤの制御信号がケーブル等で接続されている場合、ケーブル等の負荷容量によって制御信号の遅延や読み取りデータ出力遅延が起こり、アナログフロントエンドデバイスとのタイミングずれにより画質劣化を引き起こす。
【００２１】
これらの遅延ファクターは設計上、完全には予測不可能であり、開発者が製品開発の過程でタイミング合わせをおこなわなければならなかった。
【００２２】
本発明は以上のような従来の欠点を除去するためになされたもので、読み取りデバイスに対する複数の制御信号およびそれに接続されるサンプル、Ａ／Ｄコンバート手段の制御信号を、任意のパターンで出力可能として、実装されたデバイスを選ばず制御可能で、かつアナログ画素間引き、画素加算等の制御が可能であり、読み取りデバイス制御クロック信号以外の読み取りデバイス制御信号は、読み取りデバイス制御クロックに対し、レジスタ設定数分の原振クロック数分、任意に遅延させることにより、デバイス実装の物理的レイアウトに起因するタイミングずれを補正する読み取りデバイス制御信号生成回路を構築することを目的としている。
【課題を解決するための手段】
【００２３】
この発明においては、読み取りデバイスに供給する水平同期信号（ラインリセット信号）を生成するＳＨ信号生成手段、原振クロックに対しこれを分周し、１／Ｎ分周出力クロックを得るクロック分周手段、前記クロック分周手段より出力される分周された基準クロックに同期しかつ、前記ＳＨ信号生成手段により生成された水平同期信号に同期され、レジスタに設定された制御信号出力周期内で、複数のレジスタに設定された任意の出力パターンを出力させる複数のパターン信号出力手段を有し、読み取りデバイスに対する複数の制御信号およびそれに接続されるサンプル、Ａ／Ｄコンバート手段の制御信号を、任意のパターンで出力可能とし、実装されたデバイスを選ばず制御可能で、かつアナログ画素間引き、画素加算等の制御が可能とする。
【００２４】
又、前記複数のパターン信号出力手段の出力信号に対し、レジスタ設定された原振クロック数分遅延させる遅延手段を有し、読み取りデバイス制御クロック信号以外の読み取りデバイス制御信号は、読み取りデバイス制御クロックに対し、レジスタ設定数分の原振クロック数分、任意に遅延させることを可能とし、デバイス実装の物理的レイアウトに起因するタイミングずれを補正可能とする。
【００２５】
又、任意の出力パターン長は設定するレジスタのビット長に規定されるが、より遅いタイミングでＣＣＤの制御を行いたい場合のために、レジスタに設定された制御信号出力周期内で出力される読み取りデバイス制御クロックが、レジスタに設定された任意の出力パターンを出力させるモードと、レジスタに設定された或る特定ビットの信号出力周期でのトグル動作させるモードを選択可能とし、より遅いＣＣＤデバイスにも対応可能とする。
【発明の効果】
【００２６】
この発明においては、読み取りデバイスに供給する水平同期信号（ラインリセット信号）を生成するＳＨ信号生成手段、原振クロックに対しこれを分周し、１／Ｎ分周出力クロックを得るクロック分周手段、前記クロック分周手段より出力される分周された基準クロックに同期しかつ、前記ＳＨ信号生成手段により生成された水平同期信号に同期され、レジスタに設定された制御信号出力周期内で、複数のレジスタに設定された任意の出力パターンを出力させる複数のパターン信号出力手段を有し、読み取りデバイスに対する複数の制御信号およびそれに接続されるサンプル、Ａ／Ｄコンバート手段の制御信号を、任意のパターンで出力可能とし、実装されたデバイスを選ばず制御可能で、かつアナログ画素間引き、画素加算等の制御が可能となる。
【００２７】
又、前記複数のパターン信号出力手段の出力信号に対し、レジスタ設定された原振クロック数分遅延させる遅延手段を有し、読み取りデバイス制御クロック信号以外の読み取りデバイス制御信号は、読み取りデバイス制御クロックに対し、レジスタ設定数分の原振クロック数分、任意に遅延させることを可能とし、デバイス実装の物理的レイアウトに起因するタイミングずれを補正可能とする。
【００２８】
又、任意の出力パターン長は設定するレジスタのビット長に規定されるが、より遅いタイミングでＣＣＤの制御を行いたい場合のためにレジスタに設定された制御信号出力周期内で出力される読み取りデバイス制御クロックが、レジスタに設定された任意の出力パターンを出力させるモードと、レジスタに設定された或る特定ビットの信号出力周期でのトグル動作させるモードを選択可能とし、より遅いＣＣＤデバイスにも対応可能となる。
【発明を実施するための最良の形態】
【００２９】
以下、図面を参照して本発明の一実施例を詳細に説明する。
【００３０】
図１は、本発明にかかる読み取りデバイス制御信号生成回路の一例を表したブロック図である。００１は、水平同期信号を生成するＳＨジェネレータである、ＳＨジェネレータ００１は、水平同期のタイミングを規定する水平同期信号（ｉｎｔｅｒｎａｌ＿ＳＨ）を生成する。００２は後述する複数のシフトレジ４スタ群に対してレジスタ値をロードするｌｏａｄ信号とシフトレジスタをシフトさせるシフトクロック（ｐｓ＿ｌｃｌｋ）を生成するタイミングジェネレータである。
【００３１】
シフトクロック（ｐｓ＿ｌｃｌｋ）の生成は図２−１のタイミング図に示す様に、原振（ｌＣｌｋ２ｘ）を分周するタイミングジェネレータ内蔵の分周器により生成され、レジスタｐｒｅ＿ｓｃａｌｅ＿ｌｃｌｋ２ｘによりその分周比が決定される。
【００３２】
図２−１に示す様に、ｐｒｅ＿ｓｃａｌｅ＿ｌｃｌｋ２ｘを４分周に設定すると、原振１９２ＭＨｚに対しｐｓ＿ｌｃｌｋは４８ＭＨｚとなり、シフトレジスタはｐｓ＿ｌｃｌｋに同期して動作する。
【００３３】
００３は各波形を任意に生成するためのレジスタ群である。
【００３４】
各レジスタ群には各出力制御信号の出力パターンが保持される。
【００３５】
本実施例ではレジスタ群のビット長は３２ビットであり、ｐｓ＿ｌｃｌｋの３２周期分のパターン生成が可能となっている。
【００３６】
一方、レジスタ群の各レジスタ（＊＿ｃｎｔ）からシフトレジスタにデータをロードする動作は、タイミングジェネレータ内のレジスタｖｃｌｋ＿ｉｎｔｅｒｖａｌにより設定され、ｐｓ＿ｌｃｌｋでカウントしたカウンタの値がｖｃｌｋ＿ｉｎｔｅｒｖａｌとなると各シフトレジスタへのｌｏａｄ信号がアサ−トされる。
【００３７】
これにより出力信号は、ｐｓ＿ｌｃｌｋに同期してｖｃｌｋ＿ｉｎｔｅｒｖａｌの周期でロードされたレジスタの値の出力を繰り返す。
【００３８】
００４は００３のレジスタ群よりｖｃｌｋ＿ｉｎｔｅｒｖａｌの周期でロードされｐｓ＿ｌｃｌｋに同期してシフト出力をするシフトレジスタ群である。
【００３９】
シフトレジスタ群からのデータ出力例を図２−２に示す。
各出力波形の下にあるのが各レジスタの値となる。この図ではｖｃｌｋ＿ｉｎｔｅｒｖａｌ＝２４であるので、２４×ｐｓ＿ｌｃｌｋの周期でレジスタ値の出力を繰り返す。
【００４０】
又、タイミングジェネレータ００２には水平同期信号（ｉｎｔｅｒｎａｌ＿ＳＨ）が入力されており、水平同期信号に同期して各シフトレジスタの出力の位相合わせを行う。
【００４１】
例えば、水平同期信号（ｉｎｔｅｒｎａｌ＿ＳＨ）がＳＨジェネレータ００１より入力されると、これに同期してタイミングジェネレータ００２が動作を開始させ、各シフトレジスタへのｌｏａｄ信号がアサ−トされる。
【００４２】
このｌｏａｄ信号は、ｖｃｌｋ＿ｉｎｔｅｒｖａｌの周期で出力され、各レジスタ群より所定の保持されたデータを周期的にシフトレジスタ群にｌｏａｄする。
【００４３】
一方、シフトレジスタ群にはシフトクロックとしてｐｓ＿ｌｃｌｋが入力され、本クロックに同期してロードされたデータをシフト出力する。
【００４４】
ｃｃ＿ｐｈ１、ｃｃ＿ｐｈＬ１信号の出力を見るとレジスタの値は”１１１１１１１１１１１１００００００００００００”となっており、これをシフトレジスタにロードして、ｐｓ＿ｌｃｌｋに同期して出力することにより、図２−１の様にｐｓ＿ｌｃｌｋ×１２周期‘１’ｐｓ＿ｌｃｌｋ×１２周期‘０’の周期で繰り返される波形が出力されることとなる。
【００４５】
他の出力信号に設定されているパターンデータは以下の様になっている。
【００４６】
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【００４７】
各出力信号はｐｓ＿ｌｃｌｋ×２４周期のパターンを繰り返し出力する。
【００４８】
００５はシフトレジスタからの出力を原振の指定クロック数遅延させる遅延ロジックである。
【００４９】
遅延ロジック００５の動作を図２−３で説明する。
【００５０】
図２−４ではｃｃ＿ｒｓ信号の遅延設定動作を示す、本実施例では遅延ロジックのレジスタｃｃｒｓ＿ｄｅｌａｙに２が設定されており、ｌｃｌｋ２ｘの２クロック分の遅延設定となり、シフトレジスタから出力された信号に対して、２×ｌｃｌｋ２ｘ分遅延した信号が出力される。
【００５１】
例えば、ＣＣＤデバイスの実装されているスキャナ部とアナログフロントエンドデバイスの実装されているメイン制御部が物理的に離れており、メイン制御部から出力されるＣＣＤの制御信号がケーブル等で接続されている場合、ケーブル等の負荷容量によって制御信号の遅延や読み取りデータ出力遅延が起こり、想定した出力タイミングよりＣＣＤからのデータが遅れる。
【００５２】
そのためアナログフロントエンドの制御信号を通常のタイミングでアサートするとＣＣＤの出力を遅延分ずれたタイミングでサンプリングすることとなり、正確なＣＣＤ出力を得ることができない。
【００５３】
よってこういう場合に遅延ロジックにより、アナログフロントエンドに入力されるサンプリング信号（ａｆ＿ｖｃｌｍｐ，ａｆ＿ｖｓｍｐ）を遅延させることによりＣＣＤ出力を所定のタイミングでサンプリングし、正確なＣＣＤ出力を得られる様に制御する。
【００５４】
又、ＣＣＤに入力する転送クロックに対してはｃｃｐｈ＿ｍｏｄｅレジスタをタイミングジェネレータに設け、上述したように制御信号出力周期（ｖｃｌｋ＿ｉｎｔｅｒｖａｌ）内で出力される転送クロック（ｃｃ＿ｐｈ１，ｃｃ＿ｐｈ２，ｃｃ＿ｐｈＬ１，ｃｃ＿ｐｈＬ２）が、レジスタに設定された任意の出力パターンを出力させるモード（以下パターンモード）と、レジスタに設定された値が制御信号出力周期でのトグル動作させるモード（以下トグルモード）を選択可能としている。
【００５５】
パターンモードでの動作では、転送クロックのパターン制御は前述したとおりシフトレジスタのビット長以下の制御しかできず、それ以上長い周期での転送クロック制御は不可能となる。
【００５６】
よってそれより長い周期で転送クロックを制御する場合は、ｃｃｐｈ＿ｍｏｄｅをトグルモードとし、制御信号出力周期（ｖｃｌｋ＿ｉｎｔｅｒｖａｌ）で‘０’と‘１’がトグル動作するように制御する。
【００５７】
図２−３でその動作を示す。
【００５８】
ｃｃｐｈ＿ｍｏｄｅをトグルモードで設定すると、水平同期信号（ｉｎｔｅｒｎａｌ＿ＳＨ）がＳＨジェネレータ００１より入力されると、これに同期してタイミングジェネレータ００２が動作を開始させ、タイミングジェネレータ００２は転送クロックに関るシフトレジスタ（００４−１，００４−２）に対してレジスタ（００３−１，００３−２）の値ではなく、レジスタに設定された０ビット目の値を全てのシフトレジスタビットにロードする。
【００５９】
よって始めの制御信号出力周期（ｖｃｌｋ＿ｉｎｔｅｒｖａｌ）では各レジスタの０ビットに設定された値が連続して出力される（図２−３のｃｃ＿ｐｈ１，ｃｃ＿ｐｈＬ１波形）。
【００６０】
次の制御信号出力周期（ｖｃｌｋ＿ｉｎｔｅｒｖａｌ）では、転送クロックに関るシフトレジスタ（００４−１，００４−２）に対してレジスタ（００３−１，００３−２）の値ではなく、レジスタに設定された０ビット目の値の負論理データを全てのシフトレジスタビットにロードする。
【００６１】
よって次の制御信号出力周期（ｖｃｌｋ＿ｉｎｔｅｒｖａｌ）では各レジスタの０ビットに設定された負論理値が連続して出力される。
【００６２】
この様に制御することにより、トグルモード時にはｖｃｌｋ＿ｉｎｔｅｒｖａｌ×２の周期まで転送クロックの周期を伸ばすことが可能であり、より遅い読み取りデバイスに関して制御が可能となる。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１実施例を示す図
【図２−１】本発明の第１実施例の内部動作波形示す図
【図２−２】本発明の第１実施例の内部動作波形示す図
【図２−３】本発明の第１実施例の内部動作波形示す図
【図２−４】本発明の第１実施例の内部動作波形示す図
【図３】従来の読み取りデバイス制御を示す図
【図４】従来の読み取りデバイス制御における制御波形を示す図
【図５】ＣＣＤでの間引き加算読み取りの制御波形を示す図
【符号の説明】
【００６４】
００１  ＳＨジェネレータ
００２  タイミングジェネレータ
００３  レジスタ群
００４  シフトレジスタ群
００５  遅延ロジック
【図１】
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【図２−１】
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【図２−２】
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【図２−３】
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【図２−４】
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【図３】
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【図４】
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【図５】
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