(57)【要約】【課題】ｐＦＥＴが、このデバイスに最適な結晶表面上に配置され、ｎＦＥＴが、このタイプのデバイスに最適な結晶表面上に配置される３Ｄ（３次元）集積回路を製作する３Ｄ集積化方法を提供すること。【解決手段】本発明の第１の３Ｄ集積化方法によれば、第１半導体デバイスが、第１のＳＯＩ（シリコン・オン・インシュレータ）基板の半導体表面上にあらかじめ構築され、第２半導体デバイスが、第２のＳＯＩ基板の半導体表面上にあらかじめ構築される。これら２つの構造をあらかじめ構築した後で、これらの構造を互いに結合し、ウェハを介して、すなわち貫通ビアを介して相互接続する。第２の３Ｄ集積化方法では、第１結晶方位の第１のＳＯＩ層を有するブランケットＳＯＩ（シリコン・オン・インシュレータ）基板を、第１のＳＯＩ層とは異なる結晶方位を有する第２のＳＯＩ層上に第２半導体デバイスを有するあらかじめ製作したウェハの表面に結合し、第１のＳＯＩ層上に第１半導体デバイスを形成する。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１シリコン・オン・インシュレータ基板の第１シリコン含有層の表面上に配置された少なくとも第１の半導体デバイスを備える第１相互接続構造を提供するステップであって、前記第１シリコン含有層が、前記第１半導体デバイスに最適な第１表面方位を有するステップと、
前記第１相互接続構造の表面にハンドリング・ウェハを取り付けるステップと、
第２シリコン・オン・インシュレータ基板の第２シリコン含有層の表面上に、前記第１半導体デバイスとは異なる少なくとも第２の半導体デバイスを備える第２相互接続構造を提供するステップであって、前記第２シリコン含有層が、前記第２半導体デバイスに最適な第２表面方位を有するステップと、
前記第１および第２相互接続構造を互いに結合するステップと、
前記ハンドリング・ウェハを除去ステップとを含む、３Ｄ（３次元）集積化方法。
【請求項２】
前記第１半導体デバイスと第２半導体デバイスの間に垂直相互接続部を形成するステップをさらに含む、請求項１に記載の３Ｄ集積化方法。
【請求項３】
垂直相互接続部を形成する前記ステップが、リソグラフィ、エッチングおよび導電金属の被着を含む、請求項２に記載の３Ｄ集積化方法。
【請求項４】
前記取付けステップが、前記第１相互接続構造の表面にポリマー接着剤を塗布するステップと、前記ハンドリング・ウェハ、および前記ポリマー接着剤を含む前記第１相互接続構造を互いに密着させるステップとを含む、請求項１に記載の３Ｄ集積化方法。
【請求項５】
前記接触させたハンドリング・ウェハと前記ポリマー接着剤を含む第１相互接続構造に外力を加えるステップをさらに含む、請求項４に記載の３Ｄ集積化方法。
【請求項６】
前記接触させたハンドリング・ウェハと前記ポリマー接着剤を含む第１相互接続構造を、前記ポリマー接着剤の融点よりも高い温度に加熱するステップをさらに含む、請求項４に記載の３Ｄ集積化方法。
【請求項７】
前記第１半導体デバイスがｐＦＥＴであり、前記第１半導体層が結晶方位（１１０）を有し、前記第２半導体デバイスがｎＦＥＴであり、前記第２半導体層が結晶方位（１００）を有する、請求項１に記載の３Ｄ集積化方法。
【請求項８】
前記第１半導体デバイスがｎＦＥＴであり、前記第１半導体層が結晶方位（１００）を有し、前記第２半導体デバイスがｐＦＥＴであり、前記第２半導体層が結晶方位（１１０）を有する、請求項１に記載の３Ｄ集積化方法。
【請求項９】
前記加熱ステップを、約２００℃〜約１０５０℃の温度で、約２時間〜約２０時間にわたって実施する、請求項６に記載の３Ｄ集積化方法。
【請求項１０】
前記加熱ステップを不活性雰囲気中で実施する、請求項６に記載の３Ｄ集積化方法。
【請求項１１】
第１結晶方位の第１のＳＯＩ層を有するブランケットＳＯＩ（シリコン・オン・インシュレータ）基板を、前記第１のＳＯＩ層とは異なる結晶方位を有する第２のＳＯＩ層上に少なくとも１つの第２半導体デバイスを有するあらかじめ製作したウェハの表面に結合するステップと、
前記第１のＳＯＩ層中に少なくとも１つの第１半導体デバイスを形成するステップとを含む、３Ｄ集積化方法。
【請求項１２】
前記第１半導体デバイスと第２半導体デバイスの間に垂直相互接続部を形成するステップをさらに含む、請求項１１に記載の３Ｄ集積化方法。
【請求項１３】
垂直相互接続部を形成する前記ステップが、リソグラフィ、エッチングおよび導電金属の被着を含む、請求項１２に記載の３Ｄ集積化方法。
【請求項１４】
前記第１半導体デバイスがｐＦＥＴであり、前記第１のＳＯＩ層が結晶方位（１１０）を有し、前記第２半導体デバイスがｎＦＥＴであり、前記第２のＳＯＩ層が結晶方位（１００）を有する、請求項１１に記載の３Ｄ集積化方法。
【請求項１５】
前記第１半導体デバイスがｎＦＥＴであり、前記第１のＳＯＩ層が結晶方位（１００）を有し、前記第２半導体デバイスがｐＦＥＴであり、前記第２のＳＯＩ層が結晶方位（１１０）を有する、請求項１１に記載の３Ｄ集積化方法。
【請求項１６】
前記結合ステップを、約２００℃〜約１０５０℃の温度で、約２時間〜約２０時間にわたって実施する、請求項１１に記載の３Ｄ集積化方法。
【請求項１７】
前記結合ステップを不活性雰囲気中で実施する、請求項１６に記載の３Ｄ集積化方法。
【請求項１８】
前記第１半導体デバイスがＣＭＯＳプロセスによって形成される、請求項１１に記載の３Ｄ集積化方法。
【請求項１９】
前記結合ステップの後、前記形成ステップの前に、前記ブランケットＳＯＩ基板の下部シリコン含有層および埋込み絶縁層を除去するステップをさらに含む、請求項１１に記載の３Ｄ集積化方法。
【請求項２０】
第１シリコン・オン・インシュレータ基板の第１シリコン含有層の表面上に配置された少なくとも第１の半導体デバイスを備える第１相互接続構造であって、前記第１シリコン含有層が、前記第１半導体デバイスに最適な第１表面方位を有する構造と、
第２シリコン・オン・インシュレータ基板の第２シリコン含有層の表面上に配置され、前記第１半導体デバイスとは異なる少なくとも第２の半導体デバイスを備える第２相互接続構造であって、前記第２シリコン含有層が、前記第２半導体デバイスに最適な第２表面方位を有する構造と、
前記第１相互接続構造を前記第２相互接続構造に接続する垂直相互接続部とを備える、３Ｄ（３次元）集積回路。
【請求項２１】
前記第１半導体デバイスがｐＦＥＴであり、前記第１半導体層が結晶方位（１１０）を有し、前記第２半導体デバイスがｎＦＥＴであり、前記第２半導体層が結晶方位（１００）を有する、請求項２０に記載の３Ｄ集積回路。
【請求項２２】
前記第１半導体デバイスがｎＦＥＴであり、前記第１半導体層が結晶方位（１００）を有し、前記第２半導体デバイスがｐＦＥＴであり、前記第２半導体層が結晶方位（１１０）を有する、請求項２０に記載の３Ｄ集積回路。
【請求項２３】
前記第１および第２相互接続構造が、パターン化され、内部に導電配線が配置された相互接続誘電体を少なくとも備える、請求項２０に記載の３Ｄ集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、ＣＭＯＳ（相補型金属酸化膜半導体）集積回路に関し、より詳細には、結晶方位（crystal orientation）が異なるウェハ上に構築された半導体デバイス層を有する３次元ＣＭＯＳ集積回路に関する。
【背景技術】
【０００２】
現在の半導体技術では、ｎＦＥＴまたはｐＦＥＴなどのＣＭＯＳデバイスは通常、シリコンなどの単一結晶方位を有する半導体ウェハ上に製作される。特に、今日の半導体デバイスのほとんどは、結晶方位が（１００）のシリコン上に構築される。
【０００３】
電子は、シリコン表面方位（surface orientation）（１００）に対して高移動度を有することが知られているが、正孔は、表面方位（１１０）に対して高移動度を有することが知られている。すなわち、（１００）シリコンの正孔移動度の値は、この結晶方位に対する対応する電子移動度よりも約２〜４倍小さい。この差異を補償するために、一般にｐＦＥＴは幅を広く設計して、プルアップ電流をｎＦＥＴのプルダウン電流に平衡させ、回路の切替えが均一なｐＦＥＴを実現するが、このように幅を広くすると、それがかなりの大きさのチップ面積を占めるので望ましくない。
【０００４】
一方、（１１０）シリコンの正孔移動度は、（１００）シリコンのものよりも２倍大きい。したがって、（１１０）表面上に形成されたｐＦＥＴは、（１００）表面上に形成されたｐＦＥＴよりもかなり大きい駆動電流を示すことになる。遺憾ながら、（１１０）シリコン表面における電子移動度は、（１００）シリコン表面に比べてかなり劣化する。
【０００５】
上記の考察から推論されるように、（１１０）シリコン表面は、正孔移動度が極めて大きいのでｐＦＥＴデバイスに最適であるが、このような結晶方位は、ｎＦＥＴデバイスにはまったく不適切である。その代わりに、（１００）シリコン表面は、結晶方位が電子移動度に好都合に働くのでｎＦＥＴデバイスに最適である。
【０００６】
従来型のＣＭＯＳデバイスおよび相互接続をスケーリングすることによってＩＣ（集積回路）の性能を大きく高めるのはますます難しくなりつつある。ＩＣ製造のフロント・エンドおよびバック・エンドに新しい材料を導入することにより、性能向上の傾向（performance trends）を継続させることができるが、こうした技術革新は一時的または短命な押上げ効果しかなく、すぐに基本的な物理的制限に達し得る。
【０００７】
現在、いくつかの従来技術が３Ｄ集積回路の製作に用いられている。１つの従来技術では、最も下のデバイス層をバルク基板またはＳＯＩ（シリコン・オン・インシュレータ）基板上に製作し、次いで、第２デバイス層を形成する。この第２デバイス層は、シリコンのエピタキシャル成長によって形成することができる。このような方法が、例えば、エス・パエ（S. Pae）ら、「Multiple layers of silicon-on-insulator island fabricationby selective epitaxial growth」、ＩＥＥＥ電子デバイス・レター誌（IEEE Elec. Dev. Lett）、20、196〜196頁、1999年に記載されている。第２デバイス層を形成するための別の従来技術は、アモルファス・シリコン層の再結晶によるものである。この手法は、例えば、ヴィー・サブラマニアン（V.Subramanian）ら、「High performance Germanium seeded laterally crystallized TFTsfor vertical device integration」、ＩＥＥＥトランザクション、電子デバイス（IEEE Trans. ElectronDevices）、45、1934〜1939頁、1998年、ティー・クニオ（T. Kunio）ら、「Three dimensional IC's havingfour stacked active device layers」、ＩＥＤＭ技術ダイジェスト（IEDM Tech Dig）、837〜840頁、1989年、およびヴィー・ダブリュー・シー・チャン（V.W. C. Chan）ら、「Three-dimensional CMOS SOI integrated circuit usinghigh-temperature metal-induced lateral crystallization」、ＩＥＥＥトランザクション、電子デバイス（IEEETrans Elec Dev）、48、1394〜1399頁、2001年に記載されている。
【０００８】
このような従来技術では、次いで、後続のプロセスを実施して、追加の能動デバイスおよび相互接続配線を製作することができる。このように製作された回路では、以下の２つの主な欠点が生じる。（１）再結晶させた上部層の電気的特性が悪いことが多く、その結果、デバイスおよび回路の性能が悪くなることがある。また、再結晶化させた層の表面方位を制御するのが難しい。（２）上部層の形成および連続したデバイスの製作から熱サイクルがかかることにより、下にあるデバイスの性能が劣化する。
【０００９】
一部の従来技術では、ウェハ・ボンディングによって３Ｄ集積回路が実現される。ウェハ・ボンディングを利用する３Ｄ集積化方法が、例えば、アール・ジェイ・グートマン（R. J. Gutmann）ら、「Three dimensional (3D) ICs: A technology platformfor integrated systems and opportunities for new polymeric adhesives」、マイクロエレクトロニクスおよびフォトニクスにおけるポリマーおよび接着剤に関するＩＥＥＥ国際会議プロシーディングス（ProcIEEE Int'l Conf on Polymers and Adhesives in Microelectronics and Photonics）、ドイツ（Germany）、173〜180頁、2001年、アール・ライフ（R.Reif）ら、「Fabrication technologies for three dimensional integrated circuits」、高品質電子設計に関するＩＥＥＥ国際シンポジウム・プロシーディングス（ProcIEEE Int'l Symposium on Quality Electronic Design）、33〜37頁、2002年、およびエイ・ダブリュー・トポル（A.W. Topol）ら、「A demonstration of wafer level layer transfer of high performancedevices and circuits for three-dimensional integrated circuit fabrication」、ＡＶＳ  ＩＣＭＩプロシーディングス（Proc.AVS ICMI）、5〜7頁、2003年に開示されている。
【００１０】
３Ｄ集積化を利用したこれら最新の進歩にも関わらず、異なる表面方位上に構築されたｎＦＥＴおよびｐＦＥＴを有する３Ｄ集積回路を製作する従来技術は存在しない。したがって、半導体チップまたはウェハ上に存在する各タイプのデバイスを、個々のデバイスごとに最適な性能が得られる結晶表面方位上に形成することができる新しい改善された３Ｄ集積化方法を提供することが求められている。例えば、すべてのｎＦＥＴが（１００）結晶表面上に構築され、すべてのｐＦＥＴが（１１０）結晶表面上に構築される３Ｄ集積化方法を提供することが求められている。
【非特許文献１】エス・パエ（S. Pae）ら、「Multiple layers ofsilicon-on-insulator island fabrication by selective epitaxial growth」、ＩＥＥＥ電子デバイス・レター誌（IEEEElec. Dev. Lett）、20、196〜196頁、1999年
【非特許文献２】ヴィー・サブラマニアン（V. Subramanian）ら、「Highperformance Germanium seeded laterally crystallized TFTs for vertical deviceintegration」、ＩＥＥＥトランザクション、電子デバイス（IEEE Trans. Electron Devices）、45、1934〜1939頁、1998年
【非特許文献３】ティー・クニオ（T. Kunio）ら、「Threedimensional IC's having four stacked active device layers」、ＩＥＤＭ技術ダイジェスト（IEDMTech Dig）、837〜840頁、1989年
【非特許文献４】ヴィー・ダブリュー・シー・チャン（V. W. C. Chan）ら、「Three-dimensionalCMOS SOI integrated circuit using high-temperature metal-induced lateralcrystallization」、ＩＥＥＥトランザクション、電子デバイス（IEEE Trans Elec Dev）、48、1394〜1399頁、2001年
【非特許文献５】アール・ジェイ・グートマン（R. J. Gutmann）ら、「Threedimensional (3D) ICs: A technology platform for integrated systems andopportunities for new polymeric adhesives」、マイクロエレクトロニクスおよびフォトニクスにおけるポリマーおよび接着剤に関するＩＥＥＥ国際会議プロシーディングス（ProcIEEE Int'l Conf on Polymers and Adhesives in Microelectronics and Photonics）、ドイツ（Germany）、173〜180頁、2001年
【非特許文献６】アール・ライフ（R. Reif）ら、「Fabricationtechnologies for three dimensional integrated circuits」、高品質電子設計に関するＩＥＥＥ国際シンポジウム・プロシーディングス（ProcIEEE Int'l Symposium on Quality Electronic Design）、33〜37頁、2002年
【非特許文献７】エイ・ダブリュー・トポル（A. W. Topol）ら、「Ademonstration of wafer level layer transfer of high performance devices andcircuits for three-dimensional integrated circuit fabrication」、ＡＶＳ  ＩＣＭＩプロシーディングス（Proc.AVS ICMI）、5〜7頁、2003年
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、ｐＦＥＴが（１１０）結晶表面上に配置され、ｎＦＥＴが（１００）結晶表面上に配置される３Ｄ集積回路を製作するための３Ｄ（３次元）集積化方法を提供する。「３Ｄ集積回路」という用語は、垂直相互接続部を層間に備える多層能動デバイスを含むＩＣと定義し得る。３Ｄ型ＩＣでは、各トランジスタがアクセスできる最近接部の数が従来型２Ｄ（２次元）回路の場合よりも多く、それによって、各トランジスタまたは機能ブロックの帯域はより高くなる。
【００１２】
３Ｄ集積化の１つの利点は、実装密度（packing density）が高くなることである。従来型の２Ｄ配置に第３の次元を加えることによって、トランジスタの実装密度を高くすることができ、それによって、チップの占有面積を小さくすることができる。これは、無線または携帯電子機器に特に魅力的である。３Ｄ集積化の別の利点は、全相互接続長が短くなることである。このため、相互接続の遅延が小さくなり、ノイズが少なくなり、エレクトロ・マイグレーションに対する信頼性が改善する。３Ｄ集積化の別の利益は、所与の電力消費での全体的なチップ性能を、従来型の２Ｄ型ＩＣに比べてかなり改善できることである。
【課題を解決するための手段】
【００１３】
本発明の第１の３Ｄ集積化方法によれば、第１半導体デバイスが、第１半導体デバイスに最適な第１のＳＯＩ（シリコン・オン・インシュレータ）基板の半導体表面上にあらかじめ構築され、第１半導体デバイスとは異なる第２半導体デバイスが、第２半導体デバイスに最適な第２のＳＯＩ基板の半導体表面上にあらかじめ構築される。これら２つの構造をあらかじめ構築した後で、これらの構造を互いに結合し、ウェハを介して、すなわち貫通ビアを介して相互接続する。
【００１４】
おおまかに言えば、本発明の第１の３Ｄ集積化方法は、
第１シリコン・オン・インシュレータ基板の第１シリコン含有層の表面上に配置された少なくとも第１の半導体デバイスを備える第１相互接続構造を提供するステップであって、前記第１シリコン含有層が、前記第１半導体デバイスに最適な第１表面方位を有するステップと、
第１相互接続構造の表面にハンドリング・ウェハ（handling wafer）を取り付けるステップと、
第２シリコン・オン・インシュレータ基板の第２シリコン含有層の表面上に、第１半導体デバイスとは異なる少なくとも第２の半導体デバイスを備える第２相互接続構造を提供するステップであって、前記第２シリコン含有層が、前記第２半導体デバイスに最適な第２表面方位を有するステップと、
第１および第２相互接続構造を互いに結合するステップと、
ハンドリング・ウェハを除去するステップとを含む。
【００１５】
この３Ｄ集積化方法のいくつかの実施形態では、第１半導体デバイスと第２半導体デバイスの間に垂直相互接続部を設ける。
【００１６】
上記で述べた第１の３Ｄ集積化方法に加えて、本発明は、第２の３Ｄ集積化方法も提供する。本発明の第２の３Ｄ集積化方法は、
第１結晶方位の第１のＳＯＩ層を有するブランケット（blanket）ＳＯＩ（シリコン・オン・インシュレータ）基板を、第１のＳＯＩ層と異なる結晶方位を有する第２のＳＯＩ層上に少なくとも１つの第２半導体デバイスを有するあらかじめ製作したウェハの表面に結合するステップと、
前記第１のＳＯＩ層中に少なくとも１つの第１半導体デバイスを形成するステップとを含む。
【００１７】
本発明によれば、第１半導体デバイスをｐＦＥＴ、第１結晶方位を（１１０）とすることができ、第２半導体デバイスをｎＦＥＴ、第２結晶方位を（１００）とすることができる。本発明では、第１半導体デバイスをｎＦＥＴ、第１結晶方位を（１００）とし、第２半導体デバイスをｐＦＥＴ、第２結晶方位を（１１０）とすることも可能である。
【００１８】
本発明は、３Ｄ（３次元）集積回路も提供する。この回路は、
第１シリコン・オン・インシュレータ基板の第１シリコン含有層の表面上に配置された少なくとも第１の半導体デバイスを備える第１相互接続構造であって、前記第１シリコン含有層が、前記第１半導体デバイスに最適な第１表面方位を有する構造と、
第２シリコン・オン・インシュレータ基板の第２シリコン含有層の表面上に配置され、第１半導体デバイスとは異なる少なくとも第２の半導体デバイスを備える第２相互接続構造であって、前記第２シリコン含有層が、前記第２半導体デバイスに最適な第２表面方位を有する構造と、
第１相互接続構造を第２相互接続構造に接続する垂直相互接続部とを含む。
【発明を実施するための最良の形態】
【００１９】
次に、本発明に添付の図面を参照することによって、結晶方位が異なるＳＯＩウェハ上に構築されたデバイス層を有する３Ｄ型ＣＭＯＳ集積回路を形成する３Ｄ集積化方法を提供する本発明をより詳細に説明する。添付の図面では、同じまたは対応する要素、あるいはその両方は、同じ参照数字で示す。
【００２０】
本発明では、「シリコン・オン・インシュレータ」ウェハまたは「ＳＯＩ」ウェハという用語は（「基板」という用語は、「ウェハ」という用語と交換可能に用いることができる）、埋込み酸化物層などの埋込み絶縁層が、下部シリコン含有基板層から（ＳＯＩ層またはデバイス層とも称する）上部シリコン含有層を分離する半導体構造を定義するために用いられる。本発明では、「シリコンを含有する」という用語は、シリコンを含む半導体材料を示すのに用いられる。このようなシリコン含有材料の例には、Ｓｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、Ｓｉ／Ｓｉ、Ｓｉ／ＳｉＧｅ、Ｓｉ／ＳｉＣ、およびＳｉ／ＳｉＧｅＣが含まれるが、これらに限定されるものではない。この埋込み絶縁層は連続的なものとすることもできるし、非連続的なもの、すなわちパターン化された埋込み絶縁領域とすることもできる。この非連続埋込み絶縁領域は、シリコン含有材料によって周りをすべて取り囲まれた、離散し分離した領域またはアイランドである。
【００２１】
本発明で使用するＳＯＩ基板は、当業者に周知の技術を利用して作製する。ＳＯＩ基板は、例えばウェハ・ボンディングおよび切断によって作製することができる。あるいは、ＳＯＩ基板は、ＳＩＭＯＸ（酸素イオン注入による分離）として知られるプロセスによって作製することができる。典型的なＳＩＭＯＸプロセスでは、シリコン含有基板の表面に酸素イオンを注入し、次いで、注入された酸素イオンを含む基板をアニールして埋込み酸化物層を形成する。別の方法では、ＳＯＩ基板は、被着または熱処理手段によりシリコン含有基板の上に絶縁被膜を形成し、任意選択でこの絶縁層をパターン化し、次いで、この絶縁被膜の上に上部シリコン含有層を形成することによって作製することができる。
【００２２】
いずれの技術を用いても、本発明で用いる各ＳＯＩ基板の埋込み絶縁層は、一般に約１０〜約１０００ｎｍの厚さを有するが、より一般には、厚さ約１００〜約２００ｎｍである。本発明で用いる各ＳＯＩ基板の上部シリコン含有層の厚さは、一般に約２０〜約２００ｎｍであるが、より一般には、厚さ約５０〜約１００ｎｍである。本発明で用いる各ＳＯＩ基板の下部シリコン含有層の厚さは、本発明に重要なものではない。
【００２３】
各ＳＯＩ基板のＳＯＩ層は、様々な結晶表面方位をとり得る。例えば、このＳＯＩ基板は、結晶方位（１００）または結晶方位（１１０）を有するＳＯＩ層を含み得る。本発明によれば、用いられる各ＳＯＩ基板は、結晶方位が異なるＳＯＩ層を含む。すなわち、本発明は、第１結晶方位の第１のＳＯＩ層を有する第１のＳＯＩ基板および第２結晶方位の第２のＳＯＩ層を有する第２のＳＯＩ基板を使用することを企図している。ここで、第１結晶方位は第２結晶方位と異なるものである。
【００２４】
本発明によれば、各ＳＯＩ層は、少なくとも１つの半導体デバイスが、最適なデバイス性能をもたらす結晶表面上に配置されるという条件で、ｎＦＥＴまたはｐＦＥＴなど少なくとも１つの半導体デバイスを含むことになる。このため、例えば、この少なくとも１つの半導体デバイスがｐＦＥＴである場合、このｐＦＥＴは、結晶方位（１１０）のＳＯＩ層の上に配置されることになる。この少なくとも１つの半導体デバイスがｎＦＥＴのときには、このｎＦＥＴは、結晶方位（１００）のＳＯＩ層の上に配置される。
【００２５】
この少なくとも１つの半導体デバイスは、当業者には周知の従来方式のＣＭＯＳプロセス・ステップを用いて製作される。例えば、これらのＦＥＴは、ＳＯＩ層の表面上にゲート誘電体層を設け、このゲート誘電体の上にパターン化されたゲート導体を形成し、その上に任意選択で、パターン化されたハードマスクを配置し、ＳＯＩ層および任意選択でゲート導体中にドーパントを注入し、パターン化されたゲート導体の垂直側壁上に側壁スペーサを形成することによって形成される。各ＳＯＩ基板中に、ＳＯＩ層を貫通して部分的または全体的に延び、埋込み絶縁層の表面で止まるトレンチ分離領域を形成することができる。
【００２６】
これらのＦＥＴの完成後、従来方式のＢＥＯＬ（バック・エンド・ライン）プロセス方式を用いて、このＳＯＩ構造上に、導電ラインおよびビアを有する相互接続誘電体を含む少なくとも１つの相互接続レベル（interconnect level）を形成する。このＢＥＯＬプロセスには、誘電体の被着、被着させた誘電体のリソグラフィによるパターン化、ならびにパターン化された領域のエッチングおよびパターン化領域への金属導体の充填が含まれる。いずれも当業者には周知のものであるシングル・ダマシンまたはデュアル・ダマシン技術を用いることができる。
【００２７】
上記で、本発明で用いることができる初期相互接続構造を作製するのに用いる用語、材料、およびプロセスを含めて本発明の基本の一部を論じた。以下に、特定の図面を参照して、本発明で用いることができる３Ｄ集積化方法の詳細を説明する。
【００２８】
まず、本発明の第１の３Ｄ集積化方法を示す図１〜図３を参照する。本発明の第１の３Ｄ集積化方法によれば、第１半導体デバイスが、第１半導体デバイスに最適な第１のＳＯＩ（シリコン・オン・インシュレータ）基板の半導体表面上にあらかじめ構築され、第１半導体デバイスとは異なる第２半導体デバイスが、第２半導体デバイスに最適な第２のＳＯＩ基板の半導体表面上にあらかじめ構築される。これら２つの構造をあらかじめ構築した後で、これらの構造を互いに結合し、ウェハを介して、すなわち貫通ビアを介して相互接続する。
【００２９】
図１に、第１相互接続構造１０にハンドリング・ウェハ８０を取り付ける本発明の第１の３Ｄ集積化方法の初期ステップを示す。第１相互接続構造１０は、第１のＳＯＩ（シリコン・オン・インシュレータ）基板１２の第１シリコン含有層１８の表面上に配置された少なくとも第１の半導体デバイス２０を含む。本発明によれば、第１シリコン含有層１８は、第１半導体デバイス２０に最適な第１表面方位を有する。
【００３０】
一実施形態では、第１半導体デバイス２０はｎＦＥＴであり、第１シリコン含有層１８は結晶方位（１００）を有する。別の実施形態では、第１半導体デバイス２０はｐＦＥＴであり、第１シリコン含有層１８は結晶方位（１１０）を有する。第１半導体デバイス２０は、上記で説明したように製作する。
【００３１】
第１相互接続構造１０は、少なくとも１つの誘電体２２も含む。誘電体２２は、その中に配置された導電配線、すなわちラインおよびビアを有する。この導電配線は、図１では参照数字２４で示す。
【００３２】
ハンドリング・ウェハ８０は、ポリマー接着剤を介して第１相互接続構造１０の表面に取り付けるバルク半導体基板、別のＳＯＩ基板、またはガラスを含む。図１では、この初期構造は、第１相互接続構造１０とハンドリング・ウェハ８０の間にポリマー接着剤２８を含む。
【００３３】
本発明で用いることができるタイプのポリマー接着剤の例は、導電材料または非導電材料のいずれでもよい。本発明で用いる好ましいポリマー接着剤は、非導電材料である。一般に、第１相互接続構造１０の最上部表面にこのポリマー接着剤を塗布し、ハンドリング・ウェハ８０を第１相互接続構造１０に密着させることによって、結合が行われる。この結合は、これら２つの構造に外力を加え、また、これらの構造を、ポリマー接着剤の融点よりもわずかに高い温度に加熱することによって容易になり得る。図１で、３０と標示した矢印は、接触が行われる方向を示す。
【００３４】
結合後、例えばＣＭＰ（化学機械研磨）、研削またはエッチングあるいはそれらの組合せなどの平坦化プロセスによって、第１のＳＯＩ基板１２の参照数字１４で示す下部シリコン含有基板を除去する。この平坦化プロセスは、参照数字１６で示す埋込み絶縁層の表面に達した時点で終了する。３２と標示した矢印は、本発明のこの薄層化ステップ（thinning step）を示す。
【００３５】
第２シリコン・オン・インシュレータ基板５２の第２シリコン含有層５８の表面上に配置された少なくとも第２の半導体デバイス６０を備える第２相互接続構造５０を設け、図１で示す構造に密着させる。図２に、本発明のこのステップを示す。本発明によれば、第２シリコン含有層５８は、第２半導体デバイスに最適な第２表面方位を有する。あらかじめ製作した第２のＳＯＩ基板５２は、下部シリコン含有層５４および埋込み絶縁層５６も含む。この第２相互接続構造は、相互接続誘電体６２および配線領域６４も含む。
【００３６】
一実施形態では、第１半導体デバイス２０がｎＦＥＴのとき、第２半導体デバイス６０は、結晶方位（１１０）を有する第２シリコン含有層５８上に配置されたｐＦＥＴである。別の実施形態では、第１半導体デバイス２０がｐＦＥＴのとき、第２半導体デバイス６０は、結晶方位（１００）を有する第２シリコン含有層５８上に配置されたｎＦＥＴである。第１半導体デバイス２０は第２半導体デバイス６０と異なり、かつ第１シリコン含有層１８の結晶方位は第２シリコン含有層５８の結晶方位と異なることに留意されたい。
【００３７】
次いで、第１および第２相互接続構造（それぞれ１０および５０）を互いに結合する。具体的には、これら２つの相互接続構造の結合は、まずこれら２つの構造を互いに密着させ、任意選択でこれら接触させたウェハに外力を加え、次いで、これら２つの接触させた構造を、これら２つの構造を互いに結合させることができる条件下で加熱することによって行われる。この加熱ステップは、外力の有無に関わらず実施することができる。参照数字７０で示す矢印は、接触が行われる方向を示す。
【００３８】
一般に、この加熱ステップは、不活性雰囲気中で約２００℃〜約１０５０℃の温度で、約２時間〜約２０時間にわたって実施する。より好ましくは、この結合処理は、約２００℃〜約４００℃の温度で、約２時間〜約２０時間にわたって実施する。本発明では、「不活性雰囲気」という用語は、ヘリウム、アルゴン、窒素、キセノン、クリプトンまたはそれらの混合物などの不活性ガスを用いる雰囲気を示すのに用いる。この結合プロセス中に用いる好ましい雰囲気は窒素である。
【００３９】
図３に、結合構造からハンドリング・ウェハ８０および接着剤層２８を除去した後の構造を示す。ハンドリング・ウェハ８０および接着剤層２８は、上記で述べた平坦化プロセスの１つを利用して除去することができる。すなわち、研削、化学機械研磨、またはエッチングあるいはそれらの組合せを用いて、結合構造からハンドリング・ウェハおよび接着剤層を除去することができる。あるいは、レーザ融除によってハンドリング・ウェハ８０を除去し、化学エッチング・プロセスによって接着剤層２８を除去してもよい。図３には、リソグラフィ、エッチングおよび導電金属の被着によって形成される任意選択の垂直相互接続部７５が存在するところも示す。任意選択ではあるが、垂直相互接続部７５は、これら２つの半導体デバイス間で直接接続が必要とされる本発明のいくつかの実施形態で好ましいものである。
【００４０】
図３に示す３Ｄ集積回路は、ｎＦＥＴおよびｐＦＥＴなどの各デバイスに最適な特定の結晶方位のＳＯＩ層（１８または５８）上に構築された半導体デバイス２０および６０を含む。好ましい実施形態では、この３Ｄ集積回路は、（１００）ＳＯＩ層上のｎＦＥＴおよび（１１０）ＳＯＩ層上のｐＦＥＴを含む。
【００４１】
上記で説明した第１の３Ｄ集積化方法に加えて、本発明は、第２の３Ｄ集積化方法も企図している。次に、図４〜図６を参照して、この第２の３Ｄ集積化方法をより詳細に説明する。第２の集積化方法では、あらかじめ製作したデバイス・ウェハ１２０上に、ブランケットＳＯＩウェハ９０を積み重ねる。これらのウェハはそれぞれ、結晶方位が異なるＳＯＩ層を有する。次いで、これら２つのウェハを結合する。このブランケットＳＯＩウェハは、別の製作プロセスにかけられて、能動デバイスおよび相互接続部が作製される。
【００４２】
図４に、第２のＳＯＩ層１２８上に第２半導体デバイス１３０を有するあらかじめ製作したウェハ１２０を含む初期構造を示す。層１２４は下部シリコン含有層を示し、層１２６は埋込み絶縁層を示す。あらかじめ製作したウェハ１２０は相互接続領域も含み、その中に誘電体１３２および導電配線１３４を配置することができる。
【００４３】
次に、第２のＳＯＩ層１２８とは結晶方位が異なる第１のＳＯＩ層９６を有するブランケットＳＯＩウェハ９０を、図４に示す構造の上に積み重ねる。こうすると、ブランケットＳＯＩウェハ９０の下部シリコン含有層９２が、このスタック構造の最上部層になる。次いで、上記で説明したようにこのスタック構造を結合し、それによって図５に示す構造が得られる。参照数字９４は、ブランケットＳＯＩウェハ９０の埋込み絶縁層を示す。
【００４４】
次いで、研削、化学機械研磨、またはエッチング、あるいはそれらの組合せを用いて、ブランケットＳＯＩウェハ９０の下部シリコン含有層９２および埋込み絶縁層９４を除去して、ブランケットＳＯＩウェハ９０の第１のＳＯＩ層９６を露出させる。
【００４５】
その後、上記で説明した技術を用いて、第１のＳＯＩ層９６上にｎＦＥＴまたはｐＦＥＴなどの第１半導体デバイス１１８を製作する。バック・エンド・ライン・プロセスを用いて、この時点で製作済みのブランケットＳＯＩウェハの上に相互接続構造１５０（図５参照）を形成することができ、上記で述べたプロセスを用いて垂直相互接続部７５を形成することができる。図６に、得られた構造を示す。
【００４６】
本発明の好ましい実施形態を参照して本発明を具体的に示し説明してきたが、当業者には、本発明の趣旨および範囲から逸脱することなく、形態および細部の上記その他の変更を加えることができることが理解されよう。したがって、本発明は、ここで説明し示した形態および細部そのものに限定されるのではなく、添付の特許請求の範囲に含まれるものとする。
【図面の簡単な説明】
【００４７】
【図１】本発明の３Ｄ集積化方法を（断面図により）示す図である。
【図２】本発明の３Ｄ集積化方法を（断面図により）示す図である。
【図３】本発明の３Ｄ集積化方法を（断面図により）示す図である。
【図４】本発明の代替３Ｄ集積化方法を（断面図により）示す図である。
【図５】本発明の代替３Ｄ集積化方法を（断面図により）示す図である。
【図６】本発明の代替３Ｄ集積化方法を（断面図により）示す図である。
【符号の説明】
【００４８】
１０  第１接続構造
１２  第１のＳＯＩ基板
１４  下部シリコン含有基板
１６  埋込み絶縁層
１８  第１シリコン含有層
２０  第１半導体デバイス
２２  誘電体
２４  導電配線
２８  ポリマー接着剤
３０  接触が行われる方向
３２  薄層化ステップ
５０  第２相互接続構造
５２  第２のＳＯＩ基板
５４  下部シリコン含有層
５６  埋込み絶縁層
５８  第２シリコン含有層
６０  第２半導体デバイス
６２  相互接続誘電体
６４  配線領域
７０  接触が行われる方向
７５  垂直相互接続部
８０  ハンドリング・ウェハ
９０  ブランケットＳＯＩウェハ
９２  下部シリコン含有層
９４  埋込み絶縁層
９６  第１のＳＯＩ層
１１８  第１半導体デバイス
１２０  デバイス・ウェハ
１２４  下部シリコン含有層
１２６  埋込み絶縁層
１２８  第２のＳＯＩ層
１３０  第２半導体デバイス
１３２  誘電体
１３４  導電配線
１５０  相互接続構造
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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