(57)【要約】【課題】本発明の集積回路メモリ装置は、高い集積度を維持し、隣接した入出力ラインの間にさらに大きいピッチを支援するように構成されたレイアウトを有する感知増幅器アレイを含む。【解決手段】このような実施の形態において、交互に並ぶジグザグレイアウト順序に配列された第１、第２列選択入出力ブロックを有する感知増幅器アレイが提供される。第１列選択入出力ブロックは感知増幅器アレイの第１行に配置され、第２列選択入出力ブロックは感知増幅器アレイの第２行に配置される。感知増幅器ブロックはまた第１、第２行の間に前後に延びる第１、第２Ｎタイプ（Ｐタイプ）感知増幅器ブロックの交互に並ぶジグザグレイアウト順序を含む。感知増幅器ブロックのジグザグレイアウト順序は列選択入出力ブロックのジグザグレイアウト順序と交互に重ねる。【選択図】図４Ａ
2005012223.tif 000002
【特許請求の範囲】
【請求項１】
第１、第２メモリブロックと、
複数対の第１、第２ビットラインによって前記第１、第２メモリブロックに電気的に連結された感知増幅器アレイと、
を含み、前記感知増幅器アレイは、交互に並ぶジグザグレイアウト順序に配列された第１、第２列選択入出力ブロックを含むことを特徴とする集積回路メモリ装置。
【請求項２】
前記感知増幅器アレイは第１、第２行を含み、前記第１、第２列選択入出力ブロックは前記第１、第２行に各々延びることを特徴とする請求項１に記載の集積回路メモリ装置。
【請求項３】
前記感知増幅器アレイは、前記第１、第２行の間に前後に延びる第１、第２Ｎタイプ感知増幅器ブロック又は第１、第２Ｐタイプ感知増幅器ブロックの交互に並ぶジグザグレイアウト順序をさらに含むことを特徴とする請求項２に記載の集積回路メモリ装置。
【請求項４】
前記感知増幅器アレイの第１行は第１列選択入出力ブロックと第１Ｎタイプ感知増幅器ブロック又は第１Ｐタイプ感知増幅器ブロックの第１の交互に並ぶ順序を有し、前記感知増幅器アレイの第２行は第２列選択入出力ブロックと第２Ｎタイプ感知増幅器ブロック又は第２Ｐタイプ感知増幅器ブロックの第２の交互に並ぶ順序を有することを特徴とする請求項３に記載の集積回路メモリ装置。
【請求項５】
前記第１の交互に並ぶ順序内の第１列選択入出力ブロックは対として分類され、前記第２の交互に並ぶ順序内の第２列選択入出力ブロックは対として分類されることを特徴とする請求項４に記載の集積回路メモリ装置。
【請求項６】
前記第１の交互に並ぶ順序内の第１Ｎタイプ感知増幅器ブロック又は第１Ｐタイプ感知増幅器ブロックは対として分類され、前記第２の交互に並ぶ順序内の第２Ｎタイプ感知増幅器ブロック又は第２Ｐタイプ感知増幅器ブロックは対として分類されることを特徴とする請求項５に記載の集積回路メモリ装置。
【請求項７】
前記第１行の第１列選択入出力ブロックと第１Ｎタイプ感知増幅器ブロック又は第１Ｐタイプ感知増幅器ブロックとの間、及び前記第２行の第２列選択入出力ブロックと第２Ｎタイプ感知増幅器ブロック又は第２Ｐタイプ感知増幅器ブロックとの間に延びる第１列選択ラインと、
前記第１列選択ラインに電気的に連結され、前記第１、第２行の間に延びる第１列選択ライン延長部をさらに含むことを特徴とする請求項４に記載の集積回路メモリ装置。
【請求項８】
前記第１列選択ラインと前記第１列選択ライン延長部は直交方向に延びることを特徴とする請求項７に記載の集積回路メモリ装置。
【請求項９】
第１、第２メモリブロックと、
複数対の第１、第２ビットラインによって前記第１、第２メモリブロックに電気的に連結された感知増幅器アレイと、
を含み、前記感知増幅器アレイは、前記感知増幅器アレイの隣接した第１、第２行の間に前後に延びた第１、第２列選択入出力ブロックの交互に並ぶジグザグレイアウト順序を有することを特徴とする集積回路メモリ装置。
【請求項１０】
前記第１、第２列選択入出力ブロックの各々は各対の感知ビットラインによって各Ｎタイプ感知増幅器ブロック及びＰタイプ感知増幅器ブロックの少なくとも一方に電気的に連結されることを特徴とする請求項９に記載の集積回路メモリ装置。
【請求項１１】
前記感知増幅器アレイは、
複数対の感知ビットラインの第１端に、及び複数対の第１ビットラインに電気的に連結された複数個の第１絶縁ブロックと、
複数対の感知ビットラインの第２端に、及び複数対の第２ビットラインに電気的に連結された複数個の第２絶縁ブロックと、
を含むことを特徴とする請求項９に記載の集積回路メモリ装置。
【請求項１２】
前記第１列選択入出力ブロックは対になって配列され、前記第２列選択入出力ブロックは対になって配列されることを特徴とする請求項９に記載の集積回路メモリ装置。
【請求項１３】
第１列選択入出力ブロックと第１Ｎタイプ感知増幅器ブロック又は第１Ｐタイプ感知増幅器ブロックに電気的に連結された一対の第１感知ビットラインを含む第１列入出力制御ブロックと、
前記第１Ｎタイプ感知増幅器又は第１Ｐタイプ感知増幅器の反対側に延びる第２列選択入出力ブロックに、前記第１列選択入出力ブロックの反対側に延びる第２Ｎタイプ感知増幅器ブロック又は第２Ｐタイプ感知増幅器ブロックに電気的に連結された一対の第２感知ビットラインを含む第２列入出力制御ブロックと、
を含むことを特徴とする集積回路メモリ装置。
【請求項１４】
前記第１、第２列選択入出力ブロックに電気的に連結された列選択ライン延長部をさらに含み、前記列選択ライン延長部は前記第２列選択入出力ブロックと前記第２Ｎタイプ感知増幅器ブロック又は第２Ｎタイプ感知増幅器ブロックとの間に、及び前記第１列選択入出力ブロックと前記第１Ｎタイプ感知増幅器ブロック又は第１Ｐタイプ感知増幅器ブロックとの間に延びることを特徴とする請求項１３に記載の集積回路メモリ装置。
【請求項１５】
第１、第２列選択入出力ブロックを各々含む第１、第３四分面及び第１、第２感知増幅器ブロックを各々含む第２、第４四分面を有する単位セルレイアウト構造を形成する列選択入出力ブロック及び感知増幅器ブロックの十字配列を有する感知増幅器アレイを含むことを特徴とする集積回路メモリ装置。
【請求項１６】
前記第１列選択入出力ブロックは第１列選択信号に応答して一対の第１感知ビットラインを一対の第１入出力ラインに電気的に連結するように構成された一対の第１トランジスタと、
前記第２列選択入出力ブロックは前記第１列選択信号に応答して一対の第２感知ビットラインを一対の第２入出力ラインに電気的に連結するように構成された一対の第２トランジスタとを含むことを特徴とする請求項１５に記載の集積回路メモリ装置。
【請求項１７】
列選択入出力ブロックのジグザグレイアウト配列を有する感知増幅器アレイと、
前記列選択入出力ブロックは前記感知増幅器アレイの第１、第２行にわたり、
前記感知増幅器アレイの両側に電気的に各々連結された第１、第２メモリブロックを含むことを特徴とする集積回路メモリ装置。
【請求項１８】
前記感知増幅器アレイ内の隣接した四つの列選択入出力ブロックのレイアウトは８個の列選択トランジスタを含み、前記８個の列選択トランジスタのゲート端子は共通ポリシリコンゲートラインによってともに電気的に連結されることを特徴とする請求項１７に記載の集積回路メモリ装置。
【請求項１９】
感知増幅器アレイ内に４個の列選択入出力ブロックのジグザグレイアウト配列を含み、前記４個の列選択入出力ブロックは共通ポリシリコンゲートラインによってともに電気的に連結されたゲート端子を有する８個の列選択トランジスタを含むことを特徴とする集積回路メモリ装置。
【請求項２０】
前記共通ポリシリコンゲートラインに電気的に連結された列選択信号ラインをさらに含むことを特徴とする請求項１９に記載の集積回路メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路装置に関するものであり、さらに具体的には、マルチ−バンク集積回路メモリ装置に関するものである。
【背景技術】
【０００２】
メモリアレイで構成された複数のバンクを含む集積回路メモリ装置は効率的な書き込み及び読み出し動作を支援するために、共有されたデータルーティング回路を使用することがある。複数のメモリアレイによって共有されたデータルーティング回路の例が図１に示される。特に、図１は一対のメモリセルアレイ１０ａ、１０ｂに電気的に連結された入出力データルーティング回路２０を示し、メモリセルアレイ１０ａ、１０ｂはダイナミックランダムアクセス（ＤＲＡＭ）メモリセルＭＣを含む。メモリセルアレイ対内に図示したメモリセルＭＣは各対のビットラインＢＬ、／ＢＬによって入出力データルーティング回路２０に電気的に連結される。
【０００３】
入出力データルーティング回路２０は対応する対のビットラインＢＬ、／ＢＬによってメモリセルアレイ１０ａ、１０ｂ内の各列のメモリセルに電気的に連結された左側及び右側等化・絶縁回路（ｅｑｕａｌｉｚａｔｉｏｎ  ａｎｄ  ｉｓｏｌａｔｉｏｎ  ｃｉｒｃｕｉｔｓ）１２ａ、１２ｂを含む。左側等化・絶縁回路１２ａはアクティブハイの第１等化信号ＰＥＱｉに応答する三つのＮＭＯＳトランジスタを含む。第１等化信号をローからハイにスイッチングすることによって対応するビットラインをＶＢＬ基準ラインの電圧と同一の大きさを有する等化電圧（Ｖｅｑｕａｌ）（例えば、Ｖｅｑｕａｌ＝ＶＢＬ−Ｖｔｈ、ＶｔｈはＮＭＯＳトランジスタのしきい値電圧である）に増加する。左側等化・絶縁回路１２ａはまた第１絶縁信号ＰＩＳＯｉに応答する一対のＮＭＯＳトランジスタを含む。第１絶縁信号ＰＩＳＯｉがローからハイに変化する時に、左側メモリセルアレイ１０ａの一対のビットラインＢＬ、／ＢＬは一対の感知ビットラインＳＢＬ、／ＳＢＬに電気的に連結される。同様に、右側等化・絶縁回路１２ｂはアクティブハイの第２等化ＰＥＱｊに応答する三つのＮＭＯＳトランジスタを含む。第２等化信号をローからハイにスイッチングすることによって対応するビットラインはＶＢＬ基準ラインの電圧と同一の大きさを有する等化電圧に増加する。右側等化・絶縁回路１２ｂはまた第２絶縁信号ＰＩＳＯｊに応答する一対のＮＭＯＳトランジスタを含む。第２絶縁信号ＰＩＳＯｊがローからハイに変化する時に、右側メモリセルアレイ１０ｂの一対のビットラインＢＬ、／ＢＬは一対の感知ビットラインＳＢＬ、／ＳＢＬに電気的に連結される。当業者によく知られているように、メモリアレイを適切に絶縁させるためには、第１、第２絶縁信号は重なる時間間隔の間には活性化されない。
【０００４】
Ｐタイプ感知増幅器ブロック１４とＮタイプ感知増幅器ブロック１８は感知増幅器を構成し、感知増幅器は一対の相補制御信号ＬＡ、ＬＡＢに応答する。制御信号ＬＡがローからハイにスイッチされ、制御信号ＬＡＢがハイからローにスイッチされる時に、Ｐタイプ感知増幅器ブロック１４とＮタイプ感知増幅器ブロック１８は活性化され、一対の感知ビットラインＳＢＬ、／ＳＢＬ間に生じる差動信号を感知増幅するように動作する。列選択入出力ブロック１６は列ゲート領域ＣＧＲ内に提供される。列選択入出力ブロック１６は列選択信号（ＣＳＬ０に表記）に応答する一対のＮＭＯＳトラジスタを含む。図示した列選択ラインＣＳＬ０がローからハイにスイッチされる時に、感知ビットライン間に生じるレール−レール信号が読み出し動作の間一対の入出力ラインＩＯ、ＩＯＢに伝達される（または、書き込み動作の間では反対である。）。入出力ラインＩＯ、ＩＯＢはビットラインＢＬ、／ＢＬに垂直に延びるように示している。図１の入出力データルーティング回路の特徴は、米国特許第５，７０１，２６８号、同第６，０４６，９５０号、及び同第６，３９６，７５６号にさらに詳細に説明されている。入出力ルーティング回路を有するマルチ−バンクメモリ装置はまた米国特許第５，４８５，４２６号、同第５，９４９，６９７号、及び同第６，３２７，２１４号に記載されている。
【０００５】
図１の入出力データルーティング回路２０のレイアウトは複数のデータルーティング回路２０が入出力ラインＩＯ、ＩＯＢの方向に並んで配置される時に、複数の対の入出力ラインＩＯ、ＩＯＢが稠密に配置されるようにする。稠密に配列された入出力ラインＩＯ、ＩＯＢを使用したメモリ装置の例が図２に示されており、図２は米国特許第６，３４５，０１１号の図３である。図２において、マルチ−バンクメモリ装置は、メモリバンクＭＢ０、ＭＢ１、ＭＢ２を含む。第１感知増幅器ブロックＳＡＢＬＫ０はメモリバンクＭＢ０、ＭＢ１の間に延び、第２感知増幅器ブロックＳＡＢＬＫ１はメモリバンクＭＢ１、ＭＢ２の間に延びる。このようなメモリバンクは２０５２対のビットラインＢＬ０、／ＢＬ０〜ＢＬ２０５１、／ＢＬ２０５１を有し、偶数対のビットラインは一つの感知増幅器ブロックに延び、奇数対のビットラインは他の感知増幅器ブロックに延びる。感知増幅器ブロックＳＡＢＬＫ０、ＳＡＢＬＫ１の各々は一般的な設計（例えば、図１参照）の左側ビットライン絶縁回路５０、右側ビットライン絶縁回路６０、及びビットラインプリチャージ・等化回路７０を含む。Ｐタイプ感知増幅器回路８０とＮタイプ感知増幅器回路９０はまた列選択入出力回路１００の反対側に提供され、列選択入出力回路１００は列選択信号（例えば、ＣＳＬ０−ＣＳＬ５１２）に応答する。列選択入出力回路１００は一列に並んで配列された複数個の列選択入出力ブロックを含み、各ブロックは一対の列選択トランジスタＧＴを含む。列選択トランジスタＧＴは、各列選択信号が活性化される時に、対応する対の感知ビットラインで各対の稠密に配列された入出力ラインＩＯｉ、／ＩＯｉ、ＩＯｊ、／ＩＯｊ、 ＩＯｋ、／ＩＯｋ、 及びＩＯｌ、／ＩＯｌにデータを伝達し、その反対の場合も同様である。
【０００６】
しかし、十分なレイアウトピッチが隣接したラインの間に維持されない時に、そのような入出力ラインの狭い間隔によって信頼性を確保することができない。信頼性の欠陥の可能性を減らすために、列選択入出力回路１００のレイアウト面積を増加すべきであるが、そのような面積の増加は結局低い集積度及び／または低いメモリバンドの幅の原因になり、メモリバンドの幅はメモリ速度及びデータ経路バンドの幅の関数である。
【０００７】
図２のメモリ装置と関連した信頼性及び／またはデータ経路バンドの幅の制限を減らすため一つの試みとして、先に言及した'０１１特許の図５である図３の列選択入出力回路が使用されることである。図３に示したように、メモリブロックの上位アレイＵＡ領域とメモリバンクの下位アレイＬＡ領域の間にはインタフェース領域２００が提供される。このインタフェース領域２００は下位アレイＬＡと関連した入出力ラインＩＯｋ、ＩＯｌ、／ＩＯｋ、／ＩＯｌから離れるように、上位アレイＵＡと関連した入出力ラインＩＯｉ、ＩＯｊ、／ＩＯｉ、／ＩＯｊを再配列するための十分な面積を提供し、その結果、隣接した入出力ラインの間に十分なピッチが維持される。しかし、先に言及した‘０１１特許の図６Ｂ及び図６Ｃに示したように、入出力ラインの再配列は追加的なメタルレベル及びコンタクトビアの使用を必要にし、その結果、メモリ装置を製造するための工程は複雑になる。さらに、入出力ラインの再配置はインタフェース領域２００を提供するためさらに大きいレイアウト面積を要する。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、チップ面積の増加なしに、入出力ラインの数を増加させることができる半導体メモリ装置に関するものである。
【課題を解決するための手段】
【０００９】
本発明の実施の形態による集積回路メモリ装置は高い集積度を維持し、隣接した入出力ラインの間にさら大きいピッチを支援するように構成されたレイアウトを有する感知増幅器アレイを含む。このような実施の形態において、交互に並ぶジグザグレイアウト順序に配列された第１、第２列選択入出力ブロックを感知する感知増幅器アレイが提供される。第１列選択入出力ブロックは感知増幅器アレイの第１行に配置され、第２列選択入出力ブロックは感知増幅器アレイの第２行に配置される。感知増幅器アレイの第１、第２行は感知増幅器アレイ内のすぐ隣接した行であるか、追加的なロジックブロックを含む一つまたはそれより多い行によって分離されるであろう。感知増幅器ブロックはまた第１、第２行の間に前後に（ｂａｃｋ−ａｎｄ−ｆｏｒｔｈ）延びる第１、第２Ｎタイプ（Ｐタイプ）感知増幅器ブロックの交互に並ぶジグザグレイアウト順序を含む。感知増幅器ブロックのジグザグレイアウト順序は十字形態で列選択入出力ブロックのジグザグレイアウト順序と交互に重ねられる。本発明のいくらか追加的な実施の形態によると、第１列選択入出力ブロックは対として分類され、第２列選択入出力ブロックは感知増幅器アレイ内で対として分類される。同様に、第１感知増幅器ブロックは対として分類され、第２感知増幅器ブロックは対として分類される。
【００１０】
列選択入出力ブロックは列選択信号ラインに提供された列選択信号ＣＳＬに応答する。列選択入出力ブロック及び感知増幅器ブロックのレイアウトは第１列選択ラインが第１行に属する第１列選択入出力ブロックと第１Ｎタイプ（Ｐタイプ）感知増幅器ブロックとの間に延びるように、そして第２行に属する第２列選択入出力ブロックと第２Ｎタイプ（Ｐタイプ）感知増幅器ブロックとの間に延びるように構成される。第１列選択ラインに電気的に連結された第１列選択ライン延長部が提供される。第１列選択ライン延長部は第１列選択ラインに対して直交方向に、第１、第２行の間に延び、ポリシリコン（すなわち、ゲートポリシリコンＧＰ）を含む。
【００１１】
本発明の追加的な実施の形態は少なくとも第１、第２メモリブロックを有する集積回路メモリ装置を含む。第１、第２メモリブロックは共有された感知増幅器アレイに各対のビットラインＢＬによって電気的に連結される。感知増幅器アレイは、感知増幅器アレイの隣接した第１、第２行の間に前後に延びる第１、第２列選択入出力ブロックの交互に並ぶジグザグレイアウト順序を含む。列選択入出力ブロック各々は各Ｎタイプ感知増幅器ブロック及び／またはＰタイプ感知増幅器ブロックに各対の感知ビットラインＳＢＬによって電気的に連結される。感知増幅器アレイはまた、複数対の感知ビットラインの第１端に、そして第１メモリブロックと関連したビットラインに電気的に連結された複数の第１絶縁ブロックと、複数対の感知ビットラインの第２端に、そして第２メモリブロックと関連したビットラインに電気的に連結された複数の第２絶縁ブロックを含む。さらに、感知増幅器アレイは複数個の感知増幅器ブロックＳＡＢＬＫとして構成され、複数個の感知増幅器ブロックは列入出力制御ブロックとして構成される。特に、第１列入出力制御ブロックは第１列選択入出力ブロックと第１Ｎタイプ（Ｐタイプ）感知増幅器ブロックに電気的に連結された一対の第１感知ビットラインが提供される。さらに、第２列−入出力制御ブロックは、第１Ｎタイプ（Ｐタイプ）感知増幅器ブロックの反対側に延びる第２列選択入出力ブロックと、第１列選択入出力ブロックの反対側に延びる第２Ｎタイプ（Ｐタイプ）感知増幅器ブロックに電気的に連結された一対の第２感知ビットラインが提供される。
【００１２】
本発明のまた他の追加的な実施の形態は第１、第２列選択入出力ブロックを各々含む第１、第３四分面（ｑｕａｄｒａｎｔｓ）及び第１、第２感知増幅器ブロックを各々含む第２、第４四分面を有する単位セルレイアウト構造を形成する列選択入出力ブロック及び感知増幅器ブロックの十字配列を有する感知増幅器アレイを含む。ここで、第１列選択入出力ブロックは第１列選択信号に応答して一対の第１感知ビットラインを一対の第１入出力ラインに電気的に連結するように構成された一対の第１トランジスタを含む。同様に、第２列選択入出力ブロックは、第１列選択信号に応答して一対の第２感知ビットラインを一対の第２入出力ラインに電気的に連結するように構成された一対の第２トランジスタを含む。
【発明の効果】
【００１３】
半導体メモリ装置の制限された感知増幅領域内にチップ面積の増加なしに、二倍の入出力ラインを配置することが可能である。
【発明を実施するための最良の形態】
【００１４】
本発明の望ましい実施の形態を図示した添付の図面に基づいてより詳細に説明する。しかし、本発明は、多くの他の形態で実現することができ、ここで言及された実施の形態に限定されない。むしろ、このような実施の形態は、このような開示が徹底し、完全になり、本願発明の範囲が十分に伝達されるように提供されるであろう。同様の参照番号は同様の構成要素及び信号ラインを示し、信号は同一の参照文字によって表記する。信号はまた、他の信号として考慮されず、些少なブール演算（ｂｏｏｌｅａｎ  ｏｐｅｒａｔｉｏｎｓ）（例えば、反転）を受ける。信号名の接尾辞Ｂ（または前に付ける記号“／”）は相補データ、情報信号又はアクティブロー制御信号を示す。
【００１５】
本発明の実施の形態による集積回路メモリ装置４００は図４Ａ及び図４Ｂを参照して説明する。メモリ装置４００はＭＢ０、ＭＢ１、及びＭＢ２で表記した複数個のメモリバンク（例えば、アレイ）を含む。ＭＢ０及びＭＢ１の各列から延びた偶数対のビットライン（ＢＬ０、ＢＬ０Ｂ）〜（ＢＬ６、ＢＬ６Ｂ）は複数個の対応する感知増幅器ブロックＳＡＢＬＫに電気的に連結される。０番の感知増幅器領域ＳＡＲ０内に並んで配列された感知増幅器ブロックは絶縁ブロック、等化ブロック、感知増幅器ブロック、及び列選択入出力ブロックを有する列入出力制御ブロックとして動作する。同様に、ＭＢ１及びＭＢ２の各列から延びた奇数対のビットライン（ＢＬ１、ＢＬ１Ｂ）〜（ＢＬ７、ＢＬ７Ｂ）は第１感知増幅器領域ＳＡＲ１内に並んで配列された複数個の対応する感知増幅器ブロックＳＡＢＬＫに電気的に連結される。０番の感知増幅器領域ＳＡＲ０はブロックの第１、第２行を含む。感知増幅器領域ＳＡＲ０内のブロックの第１行は複数個の入出力ラインＩＯ０、ＩＯＢ、ＩＯ１、ＩＯ１Ｂと制御ラインＬＡＮＧと関連する。感知増幅器領域ＳＡＲ０内のブロックの第２行は複数個の入出力ラインＩＯ２、ＩＯ２Ｂ、ＩＯ３、ＩＯ３Ｂと制御ラインＬＡＮＧと関連する。第１感知増幅器領域ＳＡＲ１はまた、ブロックの第１、第２行を含む。ＳＡＲ１内のブロックの第１行は入出力ラインＩＯ４、ＩＯ４Ｂ、ＩＯ５、ＩＯ５Ｂと制御ラインＬＡＮＧと関連し、ブロックの第２行は複数個の入出力ラインＩＯ６、ＩＯ６Ｂ、ＩＯ７、ＩＯ７Ｂと制御ラインＬＡＮＧと関連する。米国特許第５，７０１，２６８号の図３により詳細に示されるように、制御ラインＬＡＮＧ上に提供された対応する制御信号はＮタイプ感知増幅器ブロック（例えば、図１のＮタイプ感知増幅器ブロック１８を参照）によって使用される制御信号ＬＡＢを生成することに使用されるであろう。同様に、図６及び図７に示したように、制御ラインＬＡＰＧに提供される制御信号はＰタイプ感知増幅器ブロック（例えば、図１のＰタイプ感知増幅器ブロック１４を参照）によって使用される制御信号ＬＡを生成するのに使用されるであろう。
【００１６】
各感知増幅器ブロックＳＡＢＬＫは図１の等化・絶縁回路１２ａ、１２ｂに従って構成される第１ビットライン等化・絶縁ブロック１１０及び第２ビットライン等化・絶縁ブロック１２０を含む。各感知増幅器ブロックＳＡＢＬＫはまた、Ｐタイプ感知増幅器ブロック１３０、Ｎタイプ感知増幅器ブロック１４０、及び列選択入出力ブロック１５０を含み、これは図１の対応するブロックに従って構成されるであろう。しかし、入出力ラインルーティング効率を向上させるために、列選択入出力ブロック１５０及びＮタイプ感知増幅器ブロック１４０は０番の感知増幅器領域ＳＡＲ０の第１、第２行にわたるジグザグレイアウトパターンに配列される。同一の列選択入出力ブロック１５０とＮタイプ感知増幅器ブロック１４０も１番の感知増幅器領域ＳＡＲ１の第１、第２行にわたるジグザグレイアウトパターンに配列される。
Ｎタイプ感知増幅器ブロック１４０及び列選択入出力ブロック１５０のジグザグ配列は図４Ａの０番の感知増幅器領域ＳＡＲ０の詳細な電気的な構成図である図４Ｂにより詳細に示している。特に、図４Ｂは０番の列選択入出力ＣＳＬ０に応答する四つの列選択入出力ブロック１５０を示す。列選択入出力ブロック１５０のうち二つはＳＡＲ０の第１行に配置され、残りの二つはＳＡＲ０の第２行に配置される。図示した列選択入出力ブロック１５０は図示したように、ジグザグパターンに配列される。一対の０番の感知ビットラインＳＢＬ０、ＳＢＬ０Ｂと関連した列選択入出力ブロック１５０は二つの列選択トランジスタＧＴを含み、列選択トランジスタは０番の列選択信号ＣＳＬ０がアクティブハイレベルに設定される時に、一対の０番の入出力ラインＩＯ０、ＩＯ０Ｂに感知ビットラインＳＢＬ０、ＳＢＬ０Ｂを連結する。最後に、一対の６番の感知ビットラインＳＢＬ６、ＳＢＬ６Ｂと関連した列選択入出力ブロック１５０は二つの列選択トランジスタを含み、この列選択トランジスタは０番の列選択信号ＣＳＬ０がアクティブハイレベルに設定される時に、一対の第１入出力ラインＩＯ３、ＩＯ３Ｂに感知ビットラインＳＢＬ６、ＳＢＬ６Ｂを電気的に連結する。
【００１７】
図４Ｂは列選択入出力ブロック１５０のジグザグ配列がＮタイプ感知増幅器ブロック１４０のジグザグ配列とどのように交互に重ねられるかを示す。Ｎタイプ感知増幅器ブロック１４０は各偶数対の感知ビットラインに電気的に連結される。Ｎタイプ感知増幅器ブロック１４０及び列選択入出力ブロック１５０が交互に重ねられたジグザグ配列は、図２の０番の感知増幅器ブロックＳＡＢＬＫ０と関連した４対の入出力ラインと比較してさらに広いレイアウトピッチを有するように構成された４対の入出力ラインＩＯ０／ＩＯ０Ｂ、ＩＯ１／ＩＯ１Ｂ、ＩＯ２／ＩＯ２Ｂ、ＩＯ３／ＩＯ３Ｂを支援する。図４Ｂにおいて、隣接した対の感知ビットライン（例えば、ＳＢＬ０／ＳＢＬ０Ｂ及びＳＢＬ２／ＳＢＬ２Ｂ）と関連した二つの列選択入出力ブロック１５０及び二つのＮタイプ感知増幅器ブロック１４０は長方形レイアウトセルの四分面Ｉ〜ＩＶに配列される。
【００１８】
図４Ｂの四つの列入出力ブロック１５０のレイアウトは８個の列選択トランジスタＧＴのレイアウト配列８００を示す図８の詳細な電気的構成図で表示される。このような列選択トランジスタＧＴは各対各ブロック１５０内で対に分離され、各対のトランジスタは各対の感知ビットライン（ＳＢＬ０、ＳＢＬ０Ｂ）、（ＳＢＬ２、ＳＢＬ２Ｂ）、（ＳＢＬ４、ＳＢＬ４Ｂ）、及び（ＳＢＬ６、ＳＢＬ６Ｂ）に電気的に連結される。列選択トランジスタは共通ゲートラインによってともに電気的に連結されたゲート端子を有するＮＭＯＳトランジスタとして図示しており、共通ゲートラインはポリシリコンライン（すなわち、ゲートポリシリコンＧＰ）として図示している。この共通ゲートラインは第１、第２行の間に延び、列選択ライン（図４ＢにＣＳＬ０に表記）に電気的に連結された列選択ライン延長部を含み、列選択ラインはさらに高いメタルレベルに形成され、連結ビアによって延長部に連結される。
【００１９】
本発明の他の実施の形態による集積回路メモリ装置５００は図５Ａ及び図５Ｂを参照して説明する。図５Ａ及び図５Ｂのメモリ装置５００は図４Ａ及び図４Ｂのメモリ装置と類似しているが、各列選択入出力ブロック１５０は同一の行に配列された一対の列選択入出力ブロック１５０ａとして配列される。同様に、各Ｎタイプ感知増幅器ブロック１４０は一対のＮタイプ感知増幅器ブロック１４０ａとして配列される。したがって、０番、そして二番対の感知ビットライン（ＳＢＬ０、ＳＢＬ０Ｂ）及び（ＳＢＬ２、ＳＢＬ２Ｂ）と関連した一対の列選択入出力ブロック１５０ａは四つの列選択トランジスタＧＴを含み、このトランジスタＧＴは０番の列選択信号ＣＳＬ０がアクティブハイレベルに設定される時に、０番及び一番の対の入出力ライン（ＩＯ０、ＩＯ０Ｂ）及び（ＩＯ１、ＩＯ１Ｂ）に感知ビットライン（ＳＢＬ０、ＳＢＬ０Ｂ）、及び（ＳＢＬ２、ＳＢＬ２Ｂ）を電気的に連結する。
同様に、４番、そして６番の対の感知ビットラン（ＳＢＬ４、ＳＢＬ４Ｂ）及び（ＳＢＬ６、ＳＢＬ６Ｂ）と関連した列選択入出力ブロック１５０ａは四つの列選択トランジスタＧＴを含み、このトランジスタＧＴは０番の列選択信号ＣＳＬ０がアクティブハイレベルに設定される時に、二番及び三番の対の入出力ライン（ＩＯ２、ＩＯ２Ｂ）及び（ＩＯ３、ＩＯ３Ｂ）に感知ビットライン（ＳＢＬ４、ＳＢＬ４Ｂ）及び（ＳＢＬ６、ＳＢＬ６Ｂ）を電気的に連結する。図４Ａ及び図４Ｂのジグザグ配列と同様に、Ｎタイプ感知増幅器ブロック１４０ａ及び列選択入出力ブロック１５０ａの対のジグザグ配列は４対の入出力ライン（ＩＯ０、ＩＯ０Ｂ）、（ＩＯ１、ＩＯ１Ｂ）、（ＩＯ２、ＩＯ２Ｂ）、及び（ＩＯ３、ＩＯ３Ｂ）を支援する。
【００２０】
図６を参照すると、本発明の他の実施の形態による集積回路メモリ装置６００は、図４Ａのメモリ装置４００と類似であるが、ＳＡＲ０及びＳＲＡ１内のＮタイプ感知増幅器ブロック１４０及びＰタイプ感知増幅器ブロック１３０の位置はひっくり返る。したがって、図６において、Ｐタイプ感知増幅器ブロック１３０はＳＡＲ０及びＳＡＲ１の第１、第２行でジグザグパターンに配列される。同様に、図７において、図５Ａのメモリ装置５００と類似な集積回路メモリ装置７００が図示しているが、Ｎタイプ感知増幅器ブロック１４０ａ及びＰタイプ感知増幅器ブロック１５０ａの位置はひっくり返る。
【００２１】
図面及び明細書において、本発明の例示的な望ましい実施の形態が開示され、特定の用語が使用されたが、そのような用語は制限の目的ではなく、包括的であり、説明的な意味として使用され、発明の範囲は特許請求の範囲の記載に基づいて定められる。
【図面の簡単な説明】
【００２２】
【図１】一般的な入出力データルーティング回路の電気的な構成図。
【図２】図１の入出力データルーティング回路と類似な一般的な入出力データルーティング回路を利用したメモリ装置の電気的な構成図。
【図３】他の一般的な入出力データルーティング回路を利用したメモリ装置の電気的な構成図。
【図４Ａ】本発明の実施の形態による入出力データルーティング回路を有するメモリ装置のブロック図。
【図４Ｂ】図４Ａの入出力データルーティング回路の一部分の電気的な構成図。
【図５Ａ】本発明の他の実施の形態による入出力データルーティング回路を有するメモリ装置のブロック図。
【図５Ｂ】図５Ａの入出力データルーティング回路の一部分の電気的な構成図。
【図６】本発明の実施の形態による入出力データルーティング回路内のＰタイプ感知増幅器ブロックのジグザグ配列を利用したメモリ装置の電気的な構成図。
【図７】本発明の実施の形態による入出力データルーティング回路内に対に配列されたＰタイプ感知増幅器ブロックのジグザグ配列を利用したメモリ装置の電気的な構成図。
【図８】図４Ｂに示した０番の感知増幅器領域で示した四つの列選択入出力ブロックのレイアウト配列を示す電気的な構成図。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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