(57)【要約】【課題】  従来の半導体装置の製造方法では、マスクとして機能するフォトレジストを除去する必要があり、半導体装置の製造工程の短縮化が困難であった。【解決手段】  本発明に係る半導体装置の製造方法は、シリコン基板上に第１のトランジスタ用の第１のゲート絶縁膜を形成する第１の工程と、第１のゲート絶縁膜上に下層導電膜を形成する第２の工程と、下層導電膜のうち第２の領域に対応する部分を削除する第３の工程と、下層導電膜のうち第１の領域に対応する部分をマスクとして、第１のゲート絶縁膜のうち第２の領域に対応する部分を削除する第４の工程と、第２の領域に第２のトランジスタ用の第２のゲート絶縁膜を形成する第５の工程と、第１の領域の第１のゲート絶縁膜、及び第２の領域の第２のゲート絶縁膜上に上層導電膜を形成する第６の工程とを含む。【選択図】  図１
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【特許請求の範囲】
【請求項１】
シリコン基板上における、第１のトランジスタを形成すべき第１の領域、及び当該第１のトランジスタと動作電圧を異にする第２のトランジスタを形成すべき第２の領域に、前記第１のトランジスタ用の第１のゲート絶縁膜を形成する第１の工程と、
前記第１のゲート絶縁膜上に下層導電膜を形成する第２の工程と、
前記下層導電膜のうち前記第２の領域に対応する部分を削除する第３の工程と、
前記下層導電膜のうち前記第１の領域に対応する部分をマスクとして、前記第１のゲート絶縁膜のうち前記第２の領域に対応する部分を削除する第４の工程と、
前記第３の工程により前記下層導電膜が削除され、前記第４の工程により前記第１のゲート絶縁膜が削除された前記第２の領域に前記第２のトランジスタ用の第２のゲート絶縁膜を形成する第５の工程と、
前記第１の工程により前記第１の領域に形成された前記第１のゲート絶縁膜、及び前記第５の工程により前記第２の領域に形成された前記第２のゲート絶縁膜上に上層導電膜を形成する第６の工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１のトランジスタの動作電圧は、前記第２のトランジスタの動作電圧より大きく、前記第１のゲート絶縁膜は、酸化膜からなり、前記第２のゲート絶縁膜は、酸窒化膜からなることを特徴とする請求項１記載のトランジスタの製造方法。
【請求項３】
前記第５の工程で、前記マスクとして機能する、前記第１の領域に対応する部分の下層導電膜上に形成される酸窒化膜を除去する第７の工程を更に含むことを特徴とする請求項２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、相互に異なる電圧で動作する半導体装置の製造方法に関する。
【背景技術】
【０００２】
図３は、従来の半導体装置の製造方法を示す。従来の半導体装置１００は、低電圧トランジスタ１０１と、低電圧トランジスタ１０１の動作電圧より高い電圧で動作する高電圧トランジスタ１０２とを有する。以下、従来の半導体装置の製造方法を図３に沿って説明する。
【０００３】
工程３０：Ｐ型シリコン基板１０３に選択的な酸化を行なうことにより、素子分離膜１０４を形成する。
【０００４】
工程３１：Ｐ型シリコン基板１０３を熱酸化することにより、Ｐ型シリコン基板１０３の表面全体に高電圧トランジスタ用ゲート絶縁膜１０５を形成する。
【０００５】
工程３２：フォトリソグラフィにより、高電圧トランジスタ用ゲート絶縁膜１０５のうち高電圧トランジスタ１０２を形成すべき領域に対応する部分の表面にフォトレジスト１０６を塗布する。
【０００６】
工程３３：エッチングを行なうことにより、高電圧トランジスタ用ゲート絶縁膜１０５のうち、低電圧トランジスタ１０１を形成すべき領域に対応する部分を除去する。
【０００７】
工程３４：フォトレジスト１０６を取り除く。
【０００８】
工程３５：Ｐ型シリコン基板１０３に熱酸化を施すことにより、Ｐ型シリコン基板１０３のうち低電圧トランジスタ１０１を形成すべき領域の表面に、低電圧トランジスタ用ゲート絶縁膜１０７を形成すると共に、高電圧トランジスタ１０２を形成すべき領域の表面に既に形成されている高電圧トランジスタ用ゲート絶縁膜１０５を成長させる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来の半導体装置の製造方法では、上記したように、工程３４でフォトレジスト１０６を除去する必要があることから、半導体装置１００の製造工程の短縮化が困難であるという問題があった。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置の製造方法は、上記した課題を解決すべく、シリコン基板上における、第１のトランジスタを形成すべき第１の領域、及び当該第１のトランジスタと動作電圧を異にする第２のトランジスタを形成すべき第２の領域に、前記第１のトランジスタ用の第１のゲート絶縁膜を形成する第１の工程と、前記第１のゲート絶縁膜上に下層導電膜を形成する第２の工程と、前記下層導電膜のうち前記第２の領域に対応する部分を削除する第３の工程と、前記下層導電膜のうち前記第１の領域に対応する部分をマスクとして、前記第１のゲート絶縁膜のうち前記第２の領域に対応する部分を削除する第４の工程と、前記第３の工程により前記下層導電膜が削除され、前記第４の工程により前記第１のゲート絶縁膜が削除された前記第２の領域に前記第２のトランジスタ用の第２のゲート絶縁膜を形成する第５の工程と、前記第１の工程により前記第１の領域に形成された前記第１のゲート絶縁膜、及び前記第５の工程により前記第２の領域に形成された前記第２のゲート絶縁膜上に上層導電膜を形成する第６の工程とを含む。
【００１１】
本発明に係る半導体装置の製造方法によれば、前記第１のゲート絶縁膜のうち前記第２の領域に対応する部分を削除するときに、前記下層導電膜のうち前記第１の領域に対応する部分をマスクとして用いることから、マスクとして用いたフォトレジストを除去するという従来必要であった工程を必要とせず、これにより、半導体装置の製造工程を短縮することが可能になる。
【００１２】
上記した本発明に係る半導体装置の製造方法では、前記第１のトランジスタの動作電圧は、前記第２のトランジスタの動作電圧より大きく、前記第１のゲート絶縁膜は、酸化膜からなり、前記第２のゲート絶縁膜は、酸窒化膜からなる。
【００１３】
上記した本発明に係る半導体装置の製造方法では、前記第５の工程で、前記マスクとして機能する、前記第１の領域に対応する部分の下層導電膜上に形成される酸窒化膜を除去する第７の工程を更に含む。
【発明を実施するための最良の形態】
【００１４】
本発明に係る半導体装置の製造方法の実施例について図面を参照して説明する。
図１及び図２は、実施例１及び実施例２の半導体装置の製造方法を示す断面図である。実施例１及び実施例２の半導体装置では、低電圧で動作する低電圧トランジスタ及び高電圧で動作する高電圧トランジスタという２つのトランジスタが同一のＰ型シリコン基板上に形成されている。低電圧トランジスタは、低電圧トランジスタ用ゲート絶縁膜を有し、高電圧トランジスタは、高電圧トランジスタ用ゲート絶縁膜を有する。低電圧トランジスタ用ゲート絶縁膜は、低電圧での動作に対応すべく、高電圧トランジスタ用ゲート絶縁膜に比べて薄型化又は高誘電率化を要求される。以下、低電圧トランジスタ用ゲート絶縁膜及び高電圧トランジスタ用ゲート絶縁膜の製造方法について図１、２を参照して説明する。
【実施例１】
【００１５】
図１は、実施例１の半導体装置の製造方法を示す断面図である。以下、実施例１の半導体装置１１の低電圧トランジスタ１２のゲート絶縁膜１４及び高電圧トランジスタ１３のゲート絶縁膜１５の製造方法について図１を参照して説明する。
【００１６】
工程１０：表面を鏡面研磨されたＰ型シリコン基板１６に酸化前洗浄を施すことにより、Ｐ型シリコン基板１６の表面から汚染を除去する。次に、窒化膜（Ｓｉ３Ｎ４）をマスク（図示せず）としてLOCOS（Local oxidation of silicon）もしくは、STI(Shallow  Trench  Isolation)を形成することにより、低電圧トランジスタ１２と高電圧トランジスタ１３とを相互に絶縁するための素子分離膜１７を形成する。
【００１７】
工程１１：Ｐ型シリコン基板１６を高温下で酸素（Ｏ２）の雰囲気中に晒すことにより、即ち、熱酸化することにより、Ｐ型シリコン基板１６の表面全体に、酸化膜である高電圧トランジスタ用ゲート絶縁膜１５を形成する。
【００１８】
工程１２：ＣＶＤ法により、ゲート絶縁膜１５の表面全体に、下層導電膜（Ｐｏｌｙ−Ｓｉ）１８を形成する。
【００１９】
工程１３：エッチングを行なうことにより、下層導電膜１８のうち、低電圧トランジスタ１２を形成すべき領域に対応する部分を除去する。
【００２０】
工程１４：高電圧トランジスタ１２を形成すべ領域に対応する部分の下層導電膜１８Ｂをマスクとしてエッチングを施すことにより、ゲート絶縁膜１５のうち、低電圧トランジスタ１２を形成すべき領域に対応する部分を除去する。
【００２１】
工程１５：Ｐ型シリコン基板１６を高温下で酸化窒素（ＮＯ）の雰囲気中に晒すことにより、即ち、熱窒化を行なうにより、Ｐ型シリコン基板１６における低電圧トランジスタ１２を形成すべき領域の表面に、酸窒化膜である低電圧トランジスタ用ゲート絶縁膜１４を形成する。
【００２２】
酸化窒素（ＮＯ）を用いた熱窒化に代えて、一酸化二窒素（Ｎ２Ｏ）及びアンモニア（ＮＨ３）を用いた熱窒化、並びに、窒素を用いたプラズマ処理を行なってもよい。また、酸窒化膜を形成することに代えて、高誘電体膜（例えば、ＨｆＯ２、ＨｆＳｉＯＮ、ＺｎＯ）及び強誘電体絶縁膜を形成してもよい。
【００２３】
工程１６：ＣＶＤ法により、低電圧トランジスタ用ゲート絶縁膜１４の表面及び高電圧トランジスタ用ゲート絶縁膜１５の表面に亘って上層導電膜（Ｐｏｌｙ−Ｓｉ）１９を堆積する。
【００２４】
工程１７：上層導電膜１９のうち、低電圧トランジスタ１２を形成すべ領域に対応する部分をマスク（マスクは図示せず）した状態でエッチバックを行なうことにより、上層導電膜１９を平坦化し、併せて、工程１５での低電圧トランジスタ用ゲート絶縁膜１４の形成時に下層導電膜１８Ｂの表面に形成された酸窒化膜２０を除去する。
【００２５】
上述したように、実施例１の半導体装置１１の製造方法では、熱酸化によりＰ型シリコン基板１６の表面全体に高電圧トランジスタ用ゲート絶縁膜１５を形成し、下層導電膜１８のうち高電圧トランジスタ１３を形成すべき領域に対応する部分１８Ｂをマスクとしてエッチングを行なうことにより、高電圧トランジスタ用ゲート絶縁膜１５のうち低電圧トランジスタ１２を形成すべき領域に対応する部分を除去することから、上記した従来のようなフォトレジストを取り除く工程３４を必要とせず、これにより、従来の半導体装置の製造方法に比較して短時間で半導体装置１１を製造することが可能になる。
【実施例２】
【００２６】
図２は、実施例２の半導体装置の製造方法を示す断面図である。実施例１の半導体装置１１の製造方法では、高電圧トランジスタ用ゲート絶縁膜１５を形成した後に低電圧トランジスタ用ゲート絶縁膜１４を形成していることとは対照的に、実施例の半導体装置２１の製造方法では、低電圧トランジスタ用ゲート絶縁膜１４を形成した後に高電圧トランジスタ用ゲート絶縁膜１５を形成する。以下、実施例２の半導体装置２１の低電圧トランジスタ２２用のゲート絶縁膜２４及び高電圧トランジスタ２３用のゲート絶縁膜２５の製造方法について図２を参照して説明する。
【００２７】
工程２０：表面を鏡面研磨されたＰ型シリコン基板２６に酸化前洗浄を行なうことにより、Ｐ型シリコン基板２６の表面から汚染を取り除く。次に、窒化膜（Ｓｉ３Ｎ４）をマスク（図示せず）としてLOCOSもしくはSTIを形成することにより、素子分離膜２７を形成する。
【００２８】
工程２１：Ｐ型シリコン基板２６に高温下で酸化窒素（ＮＯ）に晒す、即ち熱窒化を施すことにより、Ｐ型シリコン基板２６の表面全体に低電圧トランジスタ用ゲート絶縁膜２４を形成する。
【００２９】
酸化窒素（ＮＯ）を用いた熱窒化に代えて、一酸化二窒素（Ｎ２Ｏ）及びアンモニア（ＮＨ３）を用いた熱窒化、並びに、窒素を用いたプラズマ処理を行なってもよい。また、酸窒化膜を形成することに代えて、高誘電体膜（例えば、ＨｆＯ２、ＨｆＳｉＯＮ、ＺｎＯ）及び強誘電体絶縁膜を形成してもよい。
【００３０】
工程２２：ＣＶＤ法により、低電圧トランジスタ用ゲート絶縁膜２４の表面全体に、下層導電膜（Ｐｏｌｙ−Ｓｉ）２８を形成する。
【００３１】
工程２３：エッチングを行なうことにより、下層導電膜２８のうち高電圧トランジスタ２３を形成すべき領域に対応する部分を除去する。
【００３２】
工程２４：下層導電膜２８のうち低電圧トランジスタ２２を形成すべき領域に対応する部分２８Ａをマスクとしてエッチングを施すことにより、低電圧トランジスタ用ゲート絶縁膜２４のうち、高電圧トランジスタ２３を形成すべき領域に対応する部分を取り除く。
【００３３】
工程２５：Ｐ型シリコン基板２６に熱酸化を行なうことにより、Ｐ型シリコン基板２６における高電圧トランジスタ２３を形成すべき領域の表面に高電圧トランジスタ用ゲート絶縁膜２５を形成する。
【００３４】
工程２６：ＣＶＤ法により、低電圧トランジスタ用ゲート絶縁膜２４の表面及び高電圧トランジスタ用ゲート絶縁膜２５の表面に亘って上層導電膜（Ｐｏｌｙ−Ｓｉ）２９を堆積する。
【００３５】
工程２７：上層導電膜２９のうち、高電圧トランジスタ２３を形成すべき領域に対応する部分をマスク（マスクは図示せず）した状態でエッチバックを行なうことにより、上層導電膜２９を平坦化すると共に、工程２５での高電圧トランジスタ用ゲート絶縁膜２５の形成時に下層導電膜２８Ａの表面に形成された酸化膜３０を除去する。
【００３６】
上述したように、実施例２の半導体装置２１の製造方法では、熱酸化によりＰ型シリコン基板２６の表面全体に低電圧トランジスタ用ゲート絶縁膜２４を形成し、下層導電膜２８のうち低電圧トランジスタ２２を形成すべき領域に対応する部分２８Ａをマスクとしてエッチングを施すことにより、低電圧トランジスタ用ゲート絶縁膜２４のうち高電圧トランジスタ２３を形成すべき領域に対応する部分を除去することから、実施例１の半導体装置１１の製造方法と同様に、従来必要であった工程３４でのフォトレジストの除去を必要とせず、これにより、従来の半導体装置の製造方法に比して短い時間で半導体装置２１を製造することが可能となる。
【図面の簡単な説明】
【００３７】
【図１】実施例１の半導体装置の製造方法を示す図。
【図２】実施例２の半導体装置の製造方法を示す図。
【図３】従来の半導体装置の製造方法を示す図。
【符号の説明】
【００３８】
１１  半導体装置    １２  低電圧トランジスタ    １３  高電圧トランジスタ    １４  低電圧トランジスタ用ゲート絶縁膜    １５  高電圧トランジスタ用ゲート絶縁膜    １６  Ｐ型シリコン基板    １７  素子分離膜    １８  下層導電膜    １９  上層導電膜    ２０  酸窒化膜
【図１】
2005136070.tif 000003
【図２】
2005136070.tif 000004
【図３】
2005136070.tif 000005