(57)【要約】【課題】半導体装置の製造方法を提供する。【解決手段】半導体基板１に第１不純物のイオンを選択的に注入して第１不純物注入層を形成し、第１不純物注入層上のそれぞれの半導体基板１表面に形成したダミーパターン５６ａ、５６ｂをマスクとして第２不純物のイオンを注入して第２不純物注入層を形成し、ダミーパターン５６ａ、５６ｂと同じ厚さの層間絶縁膜でダミーパターン５６ａ、５６ｂを埋めて平坦化する。そして、半導体基板１表面を０．１ｍ秒〜１００ｍ秒のパルス幅の光で加熱して、第１及び第２不純物のイオンを活性化し、ダミーパターンを選択的に除去して開口部を形成し、開口部に露出した半導体基板の表面にゲート絶縁膜及びゲート電極を形成することを含む。【選択図】図２１
2005136382.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に第１不純物のイオンを選択的に注入して第１不純物注入層を形成し、
前記第１不純物注入層上のそれぞれの前記半導体基板表面にダミーパターンを形成し、
前記ダミーパターンをマスクとして第２不純物のイオンを注入して第２不純物注入層を前記半導体基板に形成し、
前記ダミーパターンと同じ厚さの層間絶縁膜で前記ダミーパターンを埋めて平坦化し、
前記半導体基板表面を０．１ｍ秒〜１００ｍ秒のパルス幅の光で加熱して、前記第１及び第２不純物のイオンを活性化し、
前記ダミーパターンを選択的に除去して開口部を形成し、
前記開口部に露出した前記半導体基板の表面にゲート絶縁膜及びゲート電極を形成する
ことを含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１不純物が、インジウムであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜の上にゲート電極を形成し、
前記ゲート電極をマスクとして、不純物のイオンを注入して前記半導体基板に不純物注入層を形成し、
前記半導体基板表面を０．１ｍ秒〜１００ｍ秒のパルス幅の光で加熱して、前記不純物のイオンを活性化させる
ことを含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記ゲート絶縁膜が、高誘電体膜を含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記ゲート電極が、金属膜を含むことを特徴とする請求項３又は４に記載の半導体装置の製造方法。
【請求項６】
半導体基板表面にダミーパターンを形成し、
前記ダミーパターンをマスクとして第１不純物のイオンを注入して第１不純物注入層を形成し、
前記ダミーパターンと同じ厚さの層間絶縁膜で前記ダミーパターンを埋めて平坦化し、
前記ダミーパターンを選択的に除去して開口部を形成し、
前記開口部を介して前記半導体基板に第２不純物のイオンを注入して第２不純物注入層を形成し、
前記半導体基板表面を０．１ｍ秒〜１００ｍ秒のパルス幅の光で加熱して、前記第１及び第２不純物のイオンを活性化し、
前記開口部に露出した前記半導体基板の表面にゲート絶縁膜及びゲート電極を形成する
ことを含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記第２不純物が、インジウムであることを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の不純物添加方法に関し、特に高輝度光源による熱処理を用いる半導体装置の製造方法に関する。
【背景技術】
【０００２】
大規模集積回路（ＬＳＩ）等の半導体装置の性能向上は、集積度を高めること、即ち半導体装置を構成する素子の微細化により実現できる。このため、ＬＳＩはますます大規模化し、金属・酸化膜・半導体（ＭＯＳ）トランジスタ等の素子の微細化もさらに勢いを増して進んできている。素子が微細化されるに伴い、ＭＯＳトランジスタ等の寄生抵抗及びショートチャネル効果は大きくなる。そのため、低抵抗層及び浅いｐｎ接合の形成はその重要性を増してきている。
【０００３】
例えば、２０ｎｍ以下の浅いｐｎ接合を形成するためには、まず、浅い不純物添加領域を形成する。浅い不純物添加領域の形成には、低加速エネルギで不純物を半導体基板にイオン注入する方法がある。半導体基板に添加された不純物を熱処理により活性化して、浅い不純物拡散領域が形成される。不純物拡散領域の拡散層抵抗を下げるためには、不純物の活性化熱処理を高温で行うことが必要である。
【０００４】
しかし、不純物としてイオン注入されたボロン（Ｂ）等のｐ型不純物、及びリン（Ｐ）や砒素（Ａｓ）等のｎ型不純物は、半導体基板のシリコン（Ｓｉ）結晶中での拡散係数が大きい。現行のハロゲンランプを用いた急速熱処理（ＲＴＡ）で要する処理時間では、不純物が半導体基板の内方及び外方へ拡散してしまう。その結果、高濃度の不純物を有する浅い不純物拡散領域を半導体基板に形成することができない。また、不純物の拡散を抑制するために、ＲＴＡの熱処理温度を下げると、高濃度の不純物の活性化は望めない。このように、高濃度の不純物が活性化した低抵抗の浅い不純物拡散領域を半導体基板に形成することは困難である。
【０００５】
また、インジウム（Ｉｎ）やアンチモン（Ｓｂ）等の不純物がトランジスタの微細化のために検討されている。Ｉｎ、Ｓｂ等の不純物は、Ｂ、Ｐ、Ａｓ等の不純物に比べて質量数が高く、同一の加速エネルギによるイオン注入で、より急峻な不純物分布を実現できる。しかし、Ｉｎ等はＳｉ結晶中での固溶限が低い。イオン注入したＩｎ不純物を活性化するためには、ＲＴＡの熱処理温度を高くし、更に処理時間を長くする必要がある。その結果、急峻な不純物分布が保持できない。
【０００６】
近年、ＲＴＡの問題を解決するために、不純物の活性化に必要な熱エネルギを瞬時に供給することができる、フラッシュランプやＹＡＧレーザ等のパルス光源を用いたパルス光アニール法が検討されている。キセノン（Ｘｅ）フラッシュランプは、Ｘｅガスを封入した石英管を有し、コンデンサ等に蓄えられた電荷を管内で瞬時に放電させる。その結果、例えば数１００μｓ〜数１００ｍｓの時間の範囲で高輝度の白色光を発光させることが可能である。フラッシュランプ光を吸収した半導体基板は瞬時に発熱し、不純物の活性化に必要な熱エネルギを瞬時に得ることができる。したがって、フラッシュランプアニール法では、半導体基板に注入された不純物の濃度プロファイルをほとんど変化させずに、高濃度の不純物を活性化することができる。
【０００７】
また、従来技術にはゲート形成技術として、高誘電体ゲート絶縁膜及び金属ゲート電極をトランジスタに適用するためにダマシンメタルゲート形成プロセスが開示されている（例えば、特許文献１参照。）。また、半導体装置の製造方法において、絶縁膜の表面に光吸収膜を形成する技術が開示されている（例えば、特許文献２参照。）。
【０００８】
さらに、従来技術として、ダミーゲートを用いて不純物を半導体基板にイオン注入して浅い接合と深い接合からなるソース／ドレイン領域を形成し、多結晶ＳｉやＳｉ−Ｇｅなどの低沸点材料が存在しない状態で半導体基板をレーザアニールしてソース／ドレイン領域を活性化させ、その後、多結晶シリコン等からなるダマシン構造のゲート電極を形成することが開示されている（例えば、特許文献３参照。）。また、フラッシュランプを用いたアニール方法により、Ｉｎを十分に活性化させ、かつ急峻なプロファイルを得ることが可能になることが開示されている（例えば、特許文献４参照。）。
【０００９】
トランジスタの微細化では、低抵抗のゲート電極が重要となる。多結晶シリコン（ｐｏｌｙ−Ｓｉ）を用いたゲート電極では、ソース／ドレイン領域形成時に、同時にゲート電極にも不純物がイオン注入される。イオン注入された不純物を熱処理により活性化し、且つゲート電極全体に拡散させる。しかし、フラッシュランプアニール法ではアニール時間が短く、ゲート電極内に注入された不純物の拡散もまた抑制される。その結果、ゲート電極の内部にキャリア濃度が低いｐｏｌｙ−Ｓｉ層が残る。キャリア濃度が低いｐｏｌｙ−Ｓｉ層はゲート電極の空乏化を生じさせる。ゲート電極の空乏化は、実効的なゲート絶縁膜の厚さを増加させ、トランジスタの電流駆動力の低下を招く。すなわち、現行のフラッシュランプアニール法では低抵抗で浅い接合を持つ不純物拡散領域は形成できても、高性能な微細トランジスタを製造することは困難である。
【特許文献１】特開２０００−１５０６６８号公報
【特許文献２】特開２０００−１３８１７７号公報
【特許文献３】特開２００２−２９９６１６号公報
【特許文献４】特開２００２−１４１２９８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、ゲート空乏化を防止し、且つ、活性化熱処理による不純物の拡散を抑制して、低抵抗で浅いｐｎ接合の形成が可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の第１の態様によれば、（イ）半導体基板に第１不純物のイオンを選択的に注入して第１不純物注入層を形成し、（ロ）第１不純物注入層上のそれぞれの半導体基板表面にダミーパターンを形成し、（ハ）ダミーパターンをマスクとして第２不純物のイオンを注入して第２不純物注入層を半導体基板に形成し、（ニ）ダミーパターンと同じ厚さの層間絶縁膜でダミーパターンを埋めて平坦化し、（ホ）半導体基板表面を０．１ｍ秒〜１００ｍ秒のパルス幅の光で加熱して、第１及び第２不純物のイオンを活性化し、（ヘ）ダミーパターンを選択的に除去して開口部を形成し、（ト）開口部に露出した半導体基板の表面にゲート絶縁膜及びゲート電極を形成することを含む半導体装置の製造方法が提供される。
【００１２】
本発明の第２の態様によれば、（イ）半導体基板上にゲート絶縁膜を形成し、（ロ）ゲート絶縁膜の上にゲート電極を形成し、（ハ）ゲート電極をマスクとして、不純物のイオンを注入して半導体基板に不純物注入層を形成し、（ニ）半導体基板表面を０．１ｍ秒〜１００ｍ秒のパルス幅の光で加熱して、不純物のイオンを活性化させることを含む半導体装置の製造方法が提供される。
【００１３】
本発明の第３の態様によれば、（イ）半導体基板表面にダミーパターンを形成し、（ロ）ダミーパターンをマスクとして第１不純物のイオンを注入して第１不純物注入層を形成し、（ハ）ダミーパターンと同じ厚さの層間絶縁膜でダミーパターンを埋めて平坦化し、（ニ）ダミーパターンを選択的に除去して開口部を形成し、（ホ）開口部を介して半導体基板に第２不純物のイオンを注入して第２不純物注入層を形成し、（ヘ）半導体基板表面を０．１ｍ秒〜１００ｍ秒のパルス幅の光で加熱して、第１及び第２不純物のイオンを活性化し、（ト）開口部に露出した半導体基板の表面にゲート絶縁膜及びゲート電極を形成することを含む半導体装置の製造方法が提供される。
【発明の効果】
【００１４】
本発明によれば、ゲート空乏化を防止し、且つ、活性化熱処理による不純物の拡散を抑制して、低抵抗で浅いｐｎ接合の形成が可能な半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下図面を参照して、本発明の形態について説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号が付してある。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１６】
また、本発明の第１〜第３の実施の形態では、イオン注入された不純物の活性化熱処理工程を用いて説明する。注入する不純物は、例えばｎ型不純物としてはＰあるいはＡｓが、ｐ型不純物としてはＢあるいはＩｎが用いられる。しかし、本発明の第１〜第３の実施の形態に係る熱処理工程は、不純物活性化熱処理工程に限定されない。例えば、酸化膜、窒化膜等の絶縁膜形成や損傷層等の再結晶化等の熱処理工程に適用できることは勿論である。
【００１７】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置の製造方法に用いる処理装置は、図１に示すように、Ｓｉ等の半導体基板１に注入された不純物を活性化するための熱処理を行う処理室３０と、処理室３０内に配置され、半導体基板１を載置するサセプタ３１と、処理室３０に雰囲気ガスを供給する導入配管３５と、処理室３０から雰囲気ガスを排気する排気配管３６と、処理室３０の上部にサセプタ３１に対向して配置される透明窓３７と、透明窓３７から半導体基板１表面をパルス状に光照射する光源３８とを備えている。
【００１８】
処理室３０は、例えばステンレススチール等の金属製である。半導体基板１を載置するサセプタ３１は、処理室３０の底部に配置されている。サセプタ３１には、アルミニウムナイトライド（ＡｌＮ）、セラミックスあるいは石英等が用いられ、サセプタ３１の内部に半導体基板１を加熱する加熱源３２が備えられている。サセプタ３１としては、ＡｌＮ、セラミックスあるいはステンレススチール等の表面を石英で保護したものでもよい。加熱源３２としては、ニクロム線等の埋め込み金属ヒータや加熱ランプ等が用いられ、処理室３０の外部に設置されている制御システム（図示省略）により温度制御が行われる。導入配管３５には、半導体基板１の熱処理時に供給する不活性ガス等のガス源を備えるガス供給系３４が接続されている。
【００１９】
フラッシュランプ等の光源３８は、合成石英等の透明窓３７を介して、半導体基板１表面をパルス状に光照射して加熱する。パルス電源等の電源３９は、光源３８を約０．１ｍ秒〜１００ｍ秒の極短パルス幅で駆動する。電源３９は、光源３８の出射光のパルス幅及び照射エネルギを制御する。光源３８の照射エネルギ密度は、例えば５Ｊ／ｃｍ2から１００Ｊ／ｃｍ2の範囲、望ましくは２０Ｊ／ｃｍ2から４０Ｊ／ｃｍ2の範囲である。なお、透明窓３７は、半導体基板１を照射する光源３８の出射光を透過させると共に、処理室３０を光源３８から隔離して気密保持の働きもする。
【００２０】
光源３８に用いられるＸｅフラッシュランプによる加熱では、図２に示すように、例えば最高到達温度が約１３００℃で、半値幅が約１ｍ秒の温度プロファイルが得られる。Ｘｅフラッシュランプでは、ＲＴＡで使用されるハロゲンランプ等の赤外線ランプに比べて急峻な温度上昇と温度降下が実現できる。例えば、ハロゲンランプ光では、４５０℃〜１３００℃間の昇降温時間は１０秒以上、例えば約１５秒である。その上、９００℃〜１３００℃の４００℃間の昇／降温時間が２〜３秒必要である。一方、フラッシュランプ光では、４５０℃〜１３００℃間の昇降温時間は、０．１ｍ秒〜１００ｍ秒、望ましくは０．５ｍ秒〜５０ｍ秒の間である。なお、半導体基板１の表面温度は、高速パイロメータにより測定している。
【００２１】
イオン注入された不純物の活性化熱処理において、昇／降温時間が０．１ｍ秒未満では、最高到達温度が９００℃未満となり、半導体基板１に注入された不純物の活性化が不十分となる。また、昇／降温時間が１００ｍ秒を越えると、到達温度が１４００℃を越えてしまう。半導体基板１が１４００℃を越えて加熱されると、注入された不純物の拡散が顕著となる。その結果、半導体基板１に注入された不純物の拡散のために、半導体基板１の表面近傍に浅いｐｎ接合を形成することが困難となる。
【００２２】
また、活性化熱処理では、サセプタ３１に載置された半導体基板１は、加熱源３２により、例えば３００〜６００℃、望ましくは４００〜５００℃の範囲で予備加熱されている。予備加熱時間は、例えば１０秒〜１２０秒程度が望ましい。予備加熱は、半導体基板１にダメージが誘起されない温度と時間に設定されている。予備加熱温度が３００℃より低いと、最高到達温度が９００℃未満となる場合がある。また、予備加熱温度が６００℃を越えると、到達温度が１４００℃より高くなる場合がある。
【００２３】
第１の実施の形態に係る熱処理装置では、図２に示したように、４５０℃〜１３００℃間の昇降温時間は、約３ｍ秒である。また、９００℃〜１３００℃の間の昇／降温時間は、例えば約１ｍ秒である。第１の実施の形態によれば、半導体基板１に注入された不純物の活性化熱処理を、例えば９００℃以上の高温で極短時間で実施することができる。したがって、活性化熱処理による不純物の拡散長を５ｎｍ以下に抑制して、浅いｐｎ接合の形成が可能になる。
【００２４】
第１の実施の形態に係る半導体装置の製造方法では、半導体基板１表面に形成したダミーパターンをマスクとして第１不純物のイオンを注入して第１不純物注入層を形成する。そして、ダミーパターンと同じ厚さの層間絶縁膜でダミーパターンを埋めて平坦化した後、ダミーパターンを選択的に除去して開口部を形成する。開口部を介して半導体基板１に第２不純物のイオンを注入して第２不純物注入層を形成する。半導体基板１表面を０．１ｍ秒〜１００ｍ秒のパルス幅の光で加熱して、第１及び第２不純物のイオンを活性化する。その後、開口部に露出した半導体基板１の表面にゲート絶縁膜及びゲート電極を形成する。ここで、第１不純物には、ｎ型不純物としてＡｓ又はＰ等、及びｐ型不純物としてＢ等が用いられる。第１不純物注入層は、活性加熱処理後のエクステンション領域又はソース／ドレイン領域に対応する。第２不純物には、ｐ型不純物としてＩｎ等、及びｎ型不純物としてＡｓ等が用いられる。第２不純物注入層は、活性化熱処理後のチャネル領域に対応する。
【００２５】
次に、本発明の第１の実施の形態に係る半導体装置の製造方法を、半導体装置の基本素子の一つである相補型ＭＯＳ（ＣＭＯＳ）トランジスタの製造工程を例にして説明する。なお、半導体装置の基本素子は、ＣＭＯＳトランジスタに限定されない。例えば、ｐＭＯＳトランジスタやｎＭＯＳトランジスタ等であってもよい。また、酸化膜だけでなく、窒化膜、酸窒化膜等の金属・絶縁膜・半導体（ＭＩＳ）トランジスタであってもよいことは勿論である。
【００２６】
図３に示すように、例えばｐ型Ｓｉ等の半導体基板１のｎＭＯＳ領域内にｐウェル２を形成し、ｐＭＯＳ領域内にｎウェル３を形成する。ｐウェル２の周囲とｎウェル３の周囲に素子分離領域４を形成する。素子領域として、ｎＭＯＳ領域及びｐＭＯＳ領域が素子分離領域４により分離される。そして、半導体基板１の表面に、例えば熱酸化膜等の絶縁膜５５を形成する。
【００２７】
絶縁膜５５上に、例えば低圧気相成長（ＬＰＣＶＤ）法によりｐｏｌｙ−Ｓｉ膜を堆積する。フォトリソグラフィ及び反応性イオンエッチング（ＲＩＥ）法により、図４に示すように、ｐｏｌｙ−Ｓｉ膜及び絶縁膜５５を選択的に除去し、ｎＭＯＳ領域及びｐＭＯＳ領域のそれぞれの半導体基板1表面に、第１のダミーゲート５ａ及び５ｂ、第２のダミーゲート６ａ及び６ｂを有するダミーパターン５６ａ、５６ｂが形成される。
【００２８】
フォトリソグラフィにより、半導体基板１のｐＭＯＳ領域にレジスト膜７aを形成する。イオン注入法により、レジスト膜７aとｎＭＯＳ領域の第２のダミーゲート６ａをマスクとして、ｎ型不純物となるV族元素、例えばＡｓが選択的に注入される。イオン注入条件は、例えば加速エネルギが１ｋｅＶ、ドーズ量が１×１０15ｃｍ-2である。Ａｓのイオン注入により、図５に示すように、第１のダミーゲート５ａの両端及び素子分離領域４の間に、半導体基板１の表面から約１５ｎｍの深さの不純物注入層８が形成される。その後、レジスト膜７ａが除去される。
【００２９】
フォトリソグラフィにより、半導体基板１のｎＭＯＳ領域にレジスト膜７ｂを形成する。イオン注入法により、ｐ型不純物となるIII族元素、例えばＢが、レジスト膜７ｂとｎＭＯＳ領域の第２のダミーゲート６ｂをマスクとして選択的に注入される。イオン注入条件は、例えば加速エネルギが２００ｅＶ、ドーズ量が１×１０15ｃｍ-2である。Ｂのイオン注入により、図６に示すように、第１のダミーゲート５ｂの両端及び素子分離領域４の間に、半導体基板１の表面から約１５ｎｍの深さの不純物注入層９が形成される。その後、レジスト膜７ｂが除去される。
【００３０】
半導体基板１を、図１に示した熱処理装置のサセプタ３１に載置する。活性化熱処理では、サセプタ３１の加熱源３２により半導体基板１が裏面側から、例えば４５０℃で予備加熱される。半導体基板１を４５０℃の予備加熱温度で維持しながら、光源３８のフラッシュランプ光を半導体基板１の表面側から、例えばパルス幅が１ｍｓ及び照射エネルギが３０Ｊ／ｃｍ2の条件で照射して活性化熱処理が行われる。活性化熱処理により、イオン注入により不純物注入層８、９に導入された損傷層の再結晶化中に注入されたＡｓ及びＢが格子位置に置換して取り込まれ、活性化する。その結果、図７に示すように、第１のダミーゲート５ａ、５ｂのそれぞれの両端及び素子分離領域４の間にｎ型のエクステンション領域１０及びｐ型のエクステンション領域１１が形成される。
【００３１】
半導体基板１上に、酸化シリコン（ＳｉＯ2）膜及び窒化シリコン（Ｓｉ3Ｎ4）膜等の絶縁膜をＬＰＣＶＤ法により順次堆積する。ＲＩＥ等の指向性エッチングにより、ＳｉＯ2膜及びＳｉ3Ｎ4膜等の絶縁膜をエッチバックする。その結果、絶縁膜が、第２のダミーゲート６ａ、６ｂと第１のダミーゲート５ａ、５ｂの側面にそれぞれ選択的に残り、図８に示すように、Ｓｉ3Ｎ4膜及びＳｉＯ2膜の多層構造の側壁スペーサ１３ａ及び１３ｂがそれぞれ形成される。
【００３２】
フォトリソグラフィにより、ｐＭＯＳ領域にレジスト膜１２ａを形成する。第２のダミーゲート６ａ及び側壁スペーサ１３ａをマスクとして、ｎＭＯＳ領域にｎ型のソース・ドレイン不純物となるV族元素、例えばＰイオンを選択的に注入する。イオン注入の条件は、加速エネルギ１５ｋｅＶ、ドーズ量３×１０15ｃｍ-2である。その結果、図９に示すように、側壁スペーサ１３ａの端部及び素子分離領域４の間に、エクステンション領域１０より深く、例えば約１００ｎｍの深さでＰイオンが注入された不純物注入層１４が、半導体基板１のｎＭＯＳ領域内に形成される。同様に、フォトリソグラフィにより、ｎＭＯＳ領域にレジスト膜１２ｂを形成する。第２のダミーゲート６ｂ及び側壁スペーサ１３ｂをマスクとして、ｐＭＯＳ領域にｐ型のソース・ドレイン不純物となるIII族元素、例えばＢイオンを選択的に注入する。イオン注入の条件は、加速エネルギ４ｋｅＶ、ドーズ量３×１０15ｃｍ-2である。その結果、図１０に示すように、側壁スペーサ１３ｂの端部及び素子分離領域４の間に、エクステンション領域１１より深く、例えば約１００ｎｍの深さでＢイオンが注入された不純物注入層１５が、ｐＭＯＳ領域内に形成される。
【００３３】
半導体基板１を、図１に示した熱処理装置のサセプタ３１に載置する。活性化熱処理では、サセプタ３１の加熱源３２により半導体基板１が裏面側から、例えば４５０℃に予備加熱される。半導体基板１を４５０℃の予備加熱温度で維持しながら、光源３８のフラッシュランプ光が半導体基板１の表面側から、例えばパルス幅が１ｍｓ及び照射エネルギが３０Ｊ／ｃｍ2の条件で照射されて活性化熱処理が行われる。その結果、図１１に示すように、側壁スペーサ１３ａの端部及び素子分離領域４の間に、エクステンション領域１０に接してｎ+型のソース／ドレイン領域１６が形成される。また、側壁スペーサ１３ｂの端部及び素子分離領域４の間に、エクステンション領域１１に接してｐ+型のソース／ドレイン領域１７が形成される。
【００３４】
ＳｉＯ2膜等の層間絶縁膜を半導体基板１の全面に堆積する。その後、第２のダミーゲート６ａ、６ｂの上面が露出するまで全面を化学機械研磨（ＣＭＰ）により除去して層間絶縁膜１８の表面を平坦化する。図１２に示すように、露出している第２のダミーゲート６ａ、６ｂを化学ドライエッチング（ＣＤＥ）等のエッチングにより選択的に除去する。更に、露出した第1のダミーゲート５ａ、５ｂをフッ酸系のエッチング処理により除去して層間絶縁膜１８に開口部１９ａ、１９ｂを形成する。
【００３５】
ｐＭＯＳ領域をレジスト膜２０ａで被覆する。レジスト膜２０ａ、層間絶縁膜１８及び側壁スペーサ１３ａをマスクとして、ｎＭＯＳ領域の開口部１９ａに、ｐウェル２より高い濃度でｐ型不純物、例えば、Ｉｎを選択的にイオン注入する。イオン注入条件としては、例えば、加速エネルギ１５０ｋｅＶ、ドーズ量１×１０13ｃｍ-2である。イオン注入により、図１３に示すように、開口部１９ａ直下に、例えば約１０ｎｍ〜１２０ｎｍの深さで、エクステンション領域１０及びソース／ドレイン領域１６に接して不純物注入層２１が形成される。その後、レジスト膜２０ａが除去される。
【００３６】
ｎＭＯＳ領域をレジスト膜２０ｂで被覆する。レジスト膜２０ｂ、層間絶縁膜１８及び側壁スペーサ１３ｂをマスクとして、ｐＭＯＳ領域の開口部１９ｂに、ｎウェル３より高い濃度でｎ型不純物、例えば、Ａｓを選択的にイオン注入する。イオン注入条件としては、例えば、加速エネルギ１００ｋｅＶ、ドーズ量１×１０13ｃｍ-2である。イオン注入により、図１４に示すように、開口部１９ｂ直下に、例えば約１０ｎｍ〜１２０ｎｍの深さで、エクステンション領域１１及びソース／ドレイン領域１７に接して不純物注入層２２が形成される。その後、レジスト膜２０ｂが除去される。
【００３７】
半導体基板１を、図１に示した熱処理装置のサセプタ３１に載置する。活性化熱処理では、サセプタ３１の加熱源３２により半導体基板１が裏面側から、例えば４５０℃に予備加熱される。半導体基板１を４５０℃の予備加熱温度で維持しながら、光源３８のフラッシュランプ光が半導体基板１の表面側から、例えばパルス幅が１ｍｓ及び照射エネルギが３０Ｊ／ｃｍ2の条件で照射して活性化熱処理が行われる。その結果、図１５に示すように、開口部１９ａの下に、エクステンション領域１０及びソース／ドレイン領域１６に接してｐ型のチャネル領域２３が形成される。また、開口部１９ｂの下に、エクステンション領域１１及びソース／ドレイン領域１７に接してｎ型のチャネル領域２４が形成される。
【００３８】
半導体基板１の表面に、例えば窒化ハフニウムシリケート（ＨｆＳｉＮＯ、原子比Ｈｆ：Ｓｉ：Ｎ：Ｏ＝１：０．５：０．１：２．９）等の高誘電体膜、及びタングステン（Ｗ）等の高融点金属膜を順次堆積する。その後、図１６に示すように、層間絶縁膜１８上の不要な高誘電体膜及び高融点金属膜をＣＭＰにより除去して、ゲート絶縁膜２５ａ、２５ｂ及びゲート電極２６ａ、２６ｂを形成する。なお、高融点金属膜を堆積させる前に高誘電体膜上に反応防止膜として、例えば、窒化チタン（ＴｉＮ）膜等をＣＶＤ法で堆積させることが望ましい。
【００３９】
引き続き、半導体基板１の表面に、例えばＳｉＯ2膜等の新たな層間絶縁膜が堆積される。そして、ゲート電極２６ａ、２６ｂ、及びソース／ドレイン領域１６、１７の上の層間絶縁膜に、コンタクトホールがそれぞれ開口される。それぞれのコンタクトホールを介してゲート電極２６ａ、２６ｂ、及びソース／ドレイン領域１６、１７に配線が接続される。このようにして、半導体装置が製造される。
【００４０】
このように、第１の実施の形態では、Ｗ等のゲート電極２６ａ、２６ｂを用いている。そのため、ｐｏｌｙ−Ｓｉゲート電極で問題となっていたゲート空乏化を防止することができる。また、半導体基板１に注入された不純物の活性化熱処理を、９００℃以上の高温で極短時間で実施することができる。したがって、活性化熱処理による不純物の拡散を抑制して、浅いｐｎ接合の形成が可能になる。
【００４１】
また、Ｉｎ等の不純物は、Ｂ、Ｐ、Ａｓ等の不純物に比べて質量数が大きく、イオン注入による不純物濃度プロファイルを急峻にすることができる。熱処理工程での拡散が抑制でき、高濃度活性化が可能になれば、ＭＯＳトランジスタ等の短チャネル効果抑制のためのチャネルドーピングに用いることが可能となる。したがって、Ｉｎ等の不純物は、半導体装置の微細化に適した不純物となり得る。
【００４２】
例えば、図１７に示すように、ハロゲンランプを用いたＲＴＡでは、注入されたＩｎの活性化率は２０％以下に留まり、Ｉｎ注入層のシート抵抗は２０ｋΩ／□以上と高い。フラッシュランプアニールでは、Ｉｎの活性化率は約８０％となり、ＲＴＡに比べ高い活性化率が実現できる。シート抵抗も、高活性化率に対応して約１２ｋΩ／□と低減する。また、図１８に示すように、ＲＴＡでは、アニール前に比べ、Ｉｎ注入層の表面側にＩｎが拡散してしまい、熱処理前の急峻な濃度プロファイルを維持することができない。一方、フラッシュランプアニールでは、Ｉｎ注入層の表面側へのＩｎの拡散は約５ｎｍに抑制されている。このように、第１の実施の形態に係る半導体装置の製造方法によれば、Ｉｎを十分に活性化させ、かつ急峻な濃度プロファイルを得ることが可能になる。
【００４３】
また、図１９に示すように、Ｉｎ注入層をフラッシュランプの光で複数回にわたって活性化熱処理する場合、Ｉｎの活性化率は約８０％から約４０％まで低減してしまう。第１の実施の形態では、エクステンション領域及びソース・ドレイン領域を形成した後に、第２のダミーゲートを除去してＩｎを注入している。Ｉｎの活性化熱処理が、半導体装置製造における最後の高温処理工程となり、Ｉｎ注入層がフラッシュランプの光を受けるのは、一度だけとなる。Ｉｎ活性化熱処理工程後では、５００℃以上の高温熱処理工程はない。したがって、第１の実施の形態によれば、Ｉｎの活性化率の低減を防止することが可能となる。また、半導体基板１の最表層から数ｎｍのところから急峻に立ち上がるような不純物分布を有するチャネル領域を形成することができ、短チャネル効果を抑制してトランジスタ特性を向上させることが可能となる。
【００４４】
また、第１の実施の形態にあるように、半導体装置製造における最後の高温処理工程で、フラッシュランプアニールにより不純物を活性化させる方法は、Ｉｎの活性化に対してだけ有効であるのではない。例えば、図８に示したように、エクステンション領域１０、１１を形成後、第２のダミーゲート６ａ、６ｂの側壁スペーサ１３ａ、１３ｂとして、Ｓｉ3Ｎ4膜をＬＰＣＶＤ法等により堆積する。Ｓｉ3Ｎ4膜の堆積温度は、約７００℃と比較的低温であり、所望の膜厚を成膜するまでに、１時間以上の時間を要する。Ｓｉ3Ｎ4膜の堆積温度は、イオン注入されたＡｓやＢ等の不純物の活性化熱処理温度より低い。堆積時間が長いため、堆積温度での不純物の固溶度に対応して、一旦活性化したエクステンション領域１０、１１の不純物は、活性化率の低下を引き起こしてしまう。例えば、エクステンション領域１０、１１に注入されたＡｓやＢは、Ｓｉ3Ｎ4膜の堆積後、２０％以下にまで活性化率は低下する。しかし、ＡｓやＢ等の不純物は、Ｉｎ等とは異なり、９００℃以上の熱処理により活性化率が回復することが確認されている。第１の実施の形態では、半導体装置製造における最後の高温処理工程で、フラッシュランプアニールによる活性化熱処理が実施される。したがって、第１の実施の形態に係る半導体装置の製造方法では、エクステンション領域１０、１１等に注入された不純物の活性化率の低減を抑制する上でも有効となる。
【００４５】
なお、第１の実施の形態では、エクステンション領域１０、１１及びソース／ドレイン領域１６、１７の活性化熱処理にフラッシュランプアニールを用いている。しかし、上記したように、図１５に示したチャネル領域２３、２４の活性化熱処理により、エクステンション領域１０、１１及びソース／ドレイン領域１６、１７に注入された不純物を活性化させることができる。例えば、ＲＴＡでも９００℃未満のアニール温度であれば、活性化率は低いが、イオン注入された不純物の拡散を５ｎｍ以下に抑制することができる。また、５００℃より高い温度でイオン注入により発生した損傷層の再結晶化が可能である。したがって、イオン注入直後のエクステンション領域１０、１１及びソース／ドレイン領域１６、１７それぞれの熱処理をフラッシュランプアニールに代えて、５００℃より高く、９００℃未満の温度範囲でＲＴＡにより実施してもよい。ＲＴＡの熱処理時間は、イオン注入による損傷層を再結晶化させる時間、例えば１０秒以上であればよい。
【００４６】
第１の実施の形態では、短チャネル効果を抑制するチャネルドーピングをゲート絶縁膜２５ａ、２５ｂの下のチャネル領域２３、２４に設けている。しかし、例えばＩｎをチャネル領域ではなく、図 20に示すように、エクステンション領域１０及びソース／ドレイン領域１６に接するハロー領域２８に分布させても良い。ｐウェル２ハロー領域２８の形成は、斜めイオン注入法により、例えば、図１０に示した不純物注入層１４、１５のイオン注入時に実施すればよい。
【００４７】
（第２の実施の形態）
本発明の第２の実施の形態に係る不純物添加方法では、図２１に示すように、第２のダミーゲート６６ａ、６６ｂにＳｉ3Ｎ4等の絶縁膜を用いる。ダミーパターン５６ａ、５６ｂの下のチャネル領域２３、２４に注入されたＩｎやＡｓ等の不純物が、フラッシュランプ光によりダミーパターン５６ａ、５６ｂを介して活性化される。同時に、フラッシュランプ光により側壁スペーサ１３ａ、１３ｂ及び層間絶縁膜１８を介してエクステンション領域１０、１１、及びソース／ドレイン領域１６、１７のそれぞれに注入された不純物が活性化される。第２の実施の形態では、半導体基板１の表面上に形成されたダミーパターン５６ａ、５６ｂ、側壁スペーサ１３ａ、１３ｂ及び層間絶縁膜１８を介してフラッシュランプ光を照射している点が第１の実施の形態と異なる。他は、第１の実施の形態と同様であるので、重複した説明は省略する。
【００４８】
比較例として、図２２に示すように、素子分離領域４に挟まれた素子領域に設けられたｐｏｌｙ‐Ｓｉ等のゲート電極１０６が設けられたＳｉ等の半導体基板１をフラッシュランプ光で加熱処理する場合について説明する。説明の簡略化のため、ゲート絶縁膜、エクステンション領域等のイオン注入層、側壁スペーサ等は省略している。半導体装置の形成に用いられる材料の屈折率ｎは、ほとんどが１．４〜５．０の間に分布している。例えば、半導体基板１のＳｉの屈折率ｎは約４．１である。ゲート電極１０６のｐｏｌｙ‐Ｓｉ膜の屈折率ｎは、３．８〜４．６である。素子分離領域４、ゲート絶縁膜、側壁スペーサ、及び層間絶縁膜等に用いるＳｉＯ2膜の屈折率ｎは、約１．５である。層間絶縁膜、側壁スペーサ等に用いるＳｉ3Ｎ4膜の屈折率ｎは、約２．０である。
【００４９】
フラッシュランプ光は、ピーク波長が可視光領域にあり、可視光から赤外にわたる連続スペクトルになっている。半導体基板１のＳｉ結晶は、バンド構造に起因した吸収スペクトルを有している。Ｓｉ結晶では、可視光は吸収される。フラッシュランプ光の可視光成分は、吸収される過程で半導体基板１の内部に伝搬する。
【００５０】
例えば、図２３に示すように、雰囲気に囲まれた複数のゲート電極１０６のように周期的に配置されたパターンでは、入射する光の反射率が小さくなる。また、雰囲気から半導体基板１の表面１３０やゲート電極１０６の側面に入射するフラッシュランプ光の可視光成分は、雰囲気と半導体基板１あるいはゲート電極１０６との屈折率ｎの差が約３と大きいため、大きく屈折して伝播する。屈折した可視光は、ゲート電極１０６と半導体基板１との境界で、ゲート電極１０６に入射して伝搬してくる同一波長λの可視光と干渉する。複数のゲート電極１０６と半導体基板１との境界において干渉した同一波長λの可視光は、同期し易くなる。同期した可視光成分が、ゲート電極１０６の下の半導体基板１の表面１３０を二次光源１３１〜１３３として、半導体基板１内に伝搬する。例えば、二次光源１３１〜１３３から出射される同期した同波長λの３つの伝搬波は、ホットスポット１２６〜１２９で位相が一致し互いに干渉する。３つの伝搬波が重なり合うホットスポット１２６〜１２９では、最大の振幅、即ち、最大の光エネルギが得られる。その結果、ホットスポット１２６〜１２９は局所的に発熱し、スリップやクラック等の発生の原因になり得る。ホットスポット１２６、１２７は二次光源１３２から１．５・λ離れ、ホットスポット１２８は２．５・λ離れ、ホットスポット１２９は６．５・λ離れている。具体的に、ホットスポット１２６、１２７の半導体基板１の表面からの深さは、二次光源１３２の波長λをピーク波長である４５０ｎｍとすると、約６７５ｎｍである。
【００５１】
一方、第２の実施の形態では、図２１に示したように、ダミーパターン５６ａ、５６ｂ、及び側壁スペーサ１３ａ、１３ｂの凸状のパターンを平坦化するように層間絶縁膜１８を形成した後にフラッシュランプ光を照射している。フラッシュランプ光は、雰囲気からダミーパターン５６ａ、５６ｂ、側壁スペーサ１３ａ、１３ｂ、あるいは層間絶縁膜１８を経由して半導体基板１へ照射される。ダミーパターン５６ａ、５６ｂの第２のダミーゲート６６ａ、６６ｂのＳｉ3Ｎ4膜の屈折率ｎは、約２．０である。層間絶縁膜１８のＳｉＯ2膜の屈折率ｎは約１．５である。ダミーパターン５６ａ、５６ｂ及び層間絶縁膜１８の屈折率ｎの差が約０．５と小さいために、二次光源の発生が抑制され、フラッシュランプ光の干渉性を低減できる。したがって、ホットスポットの発生が抑制され、局所的な発熱の強度を低くすることができる。このように、半導体基板１の熱処理の均熱性が向上し、スリップやクラック等のダメージを低減できる。なお、ダミーパターン５６ａ、５６ｂ、及び層間絶縁膜１８の屈折率ｎの差は、１以内であれば、二次光源の発生を抑制することができる。
【００５２】
第２の実施の形態に係る半導体装置の製造方法では、半導体基板１に第１不純物のイオンを選択的に注入して第１不純物注入層を形成する。そして、第１不純物注入層上のそれぞれの半導体基板１表面に形成したダミーパターンをマスクとして第２不純物のイオンを注入して第２不純物注入層を形成する。ダミーパターンと同じ厚さの層間絶縁膜でダミーパターンを埋めて平坦化する。半導体基板１表面を０．１ｍ秒〜１００ｍ秒のパルス幅の光で加熱して、第１及び第２不純物のイオンを活性化する。その後、ダミーパターンを選択的に除去して形成した開口部に露出した半導体基板１の表面にゲート絶縁膜及びゲート電極を形成する。
【００５３】
ここで、第１不純物には、ｐ型不純物としてＩｎ等、及びｎ型不純物としてＡｓ等が用いられる。第１不純物注入層は、活性化熱処理後のチャネル領域に対応する。第２不純物には、ｎ型不純物としてＡｓ又はＰ等、及びｐ型不純物としてＢ等が用いられる。第２不純物注入層は、活性加熱処理後のエクステンション領域又はソース／ドレイン領域が対応する。また、活性加熱処理は、図１に示した熱処理装置で行われる。サセプタ３１に載置された半導体基板１は、加熱源３２により、例えば３００〜６００℃、望ましくは４００〜５００℃の範囲で予備加熱されている。予備加熱時間は、例えば１０秒〜１２０秒程度が望ましい。光源３８の照射エネルギ密度は、例えば５Ｊ／ｃｍ2から１００Ｊ／ｃｍ2の範囲、望ましくは２０Ｊ／ｃｍ2から４０Ｊ／ｃｍ2の範囲である。
【００５４】
次に、本発明の第２の実施の形態に係る不純物添加方法を用いた半導体装置の製造方法を、半導体装置の基本素子の一つであるＣＭＯＳトランジスタの製造工程を例にして説明する。なお、半導体装置の基本素子は、ＣＭＯＳトランジスタに限定されない。例えば、ｎＭＯＳトランジスタやｐＭＯＳトランジスタ等であってもよい。また、ＭＩＳトランジスタであってもよいことは勿論である。
【００５５】
図２４に示すように、例えばｐ型Ｓｉ等の半導体基板１のｎＭＯＳ領域内にｐウェル２を形成し、ｐＭＯＳ領域内にｎウェル３を形成する。ｐウェル２の周囲とｎウェル３の周囲に素子分離領域４を形成する。素子領域として、ｎＭＯＳ領域及びｐＭＯＳ領域が素子分離領域４により分離される。
【００５６】
フォトリソグラフィにより、図２５に示すように、レジスト膜６０ａに開口部６２ａを形成する。開口部６２ａに、ｐウェル２より高い濃度でｐ型不純物、例えば、Ｉｎを選択的にイオン注入する。イオン注入条件としては、例えば、加速エネルギ１５０ｋｅＶ、ドーズ量１×１０13ｃｍ-2である。イオン注入により、開口部６２ａの下に、例えば約１０ｎｍ〜１２０ｎｍの深さで、不純物注入層２１が形成される。その後、レジスト膜６０ａが除去される。
【００５７】
フォトリソグラフィにより、図２６に示すように、レジスト膜６０ｂに開口部６２ｂを形成する。開口部６２ｂに、ｎウェル３より高い濃度でｎ型不純物、例えば、Ａｓを選択的にイオン注入する。イオン注入条件としては、例えば、加速エネルギ１００ｋｅＶ、ドーズ量１×１０13ｃｍ-2である。イオン注入により、開口部６２ｂの下に、例えば約１０ｎｍ〜１２０ｎｍの深さで、不純物注入層２２が形成される。その後、レジスト膜６０ｂが除去される。
【００５８】
半導体基板１の表面を熱酸化して形成した絶縁膜上に、例えば低圧気相成長（ＬＰＣＶＤ）法により、例えば７００℃でＳｉ3Ｎ4膜を堆積する。フォトリソグラフィ及びＲＩＥ法により、図２７に示すように、Ｓｉ3Ｎ4膜及び絶縁膜を選択的に除去し、第２のダミーゲート６６ａ、６６ｂ、及び第１のダミーゲート５ａ、５ｂを有するダミーパターン５６ａ、５６ｂが形成される。
【００５９】
フォトリソグラフィにより、半導体基板１のｐＭＯＳ領域をレジスト膜で覆う。イオン注入法により、ダミーパターン５６ａをマスクとして、ｎ型不純物となるＶ族元素、例えばＡｓが選択的に注入される。イオン注入条件は、例えば加速エネルギが１ｋｅＶ、ドーズ量が１×１０15ｃｍ-2である。Ａｓのイオン注入により、図２８に示すように、第１のダミーゲート５ａの両端及び素子分離領域４の間に、半導体基板１の表面から約１５ｎｍの深さの不純物注入層８が形成される。
【００６０】
フォトリソグラフィにより、半導体基板１のｎＭＯＳ領域をレジスト膜で覆う。イオン注入法により、ｐ型不純物となるIII族元素、例えばＢが、ダミーパターン５６ｂをマスクとして選択的に注入される。イオン注入条件は、例えば加速エネルギが２００ｅＶ、ドーズ量が１×１０15ｃｍ-2である。Ｂのイオン注入により、図２８に示すように、第１のダミーゲート５ｂの両端及び素子分離領域４の間に、半導体基板１の表面から約１５ｎｍの深さの不純物注入層９が形成される。
【００６１】
半導体基板１上にＬＰＣＶＤ法により、ＳｉＯ2膜及びＳｉ3Ｎ4膜等の絶縁膜を７００℃で順次堆積する。ＲＩＥ等の指向性エッチングにより、ダミーパターン５６ａ、５６ｂそれぞれの側面に、絶縁膜の側壁スペーサ１３ａ、１３ｂが選択的に形成される。
【００６２】
フォトリソグラフィにより、ｐＭＯＳ領域をレジスト膜で覆う。ダミーパターン５６ａ及び側壁スペーサ１３ａをマスクとして、ｎ型のソース・ドレイン不純物となるV族元素、例えばＰイオンを選択的に注入する。イオン注入の条件は、加速エネルギ１５ｋｅＶ、ドーズ量３×１０15ｃｍ-2である。その結果、図２９に示すように、側壁スペーサ１３ａの端部及び素子分離領域４の間に、不純物注入層８より深く、例えば約１００ｎｍの深さでＰイオンが注入された不純物注入層１４が形成される。
【００６３】
フォトリソグラフィにより、ｎＭＯＳ領域をレジスト膜で覆う。ダミーパターン５６ｂ及び側壁スペーサ１３ｂをマスクとして、ｐ型のソース・ドレイン不純物となるIII族元素、例えばＢイオンを選択的に注入する。イオン注入の条件は、加速エネルギ４ｋｅＶ、ドーズ量３×１０15ｃｍ-2である。その結果、図２９に示すように、側壁スペーサ１３ｂの端部及び素子分離領域４の間に、不純物注入層９より深く、例えば約１００ｎｍの深さでＢイオンが注入された不純物注入層１５が形成される。
【００６４】
ＳｉＯ2膜などの層間絶縁膜を半導体基板１の全面に堆積する。第２のダミーゲート６６ａ、６６ｂの上面が露出するまで全面をＣＭＰにより除去して層間絶縁膜１８の表面を平坦化する。半導体基板１を、図１に示した熱処理装置のサセプタ３１に載置する。活性化熱処理では、サセプタ３１の加熱源３２により半導体基板１が裏面側から、例えば４５０℃に予備加熱される。半導体基板１を４５０℃の予備加熱温度で維持しながら、光源３８のフラッシュランプ光を半導体基板１の表面側から、例えばパルス幅が１ｍｓ及び照射エネルギが３０Ｊ／ｃｍ2の条件で照射して活性化熱処理が行われる。その結果、図３０に示すように、チャネル領域２３、２４、エクステンション領域１０、１１、及びソース／ドレイン領域１６、１７がそれぞれ形成される。
【００６５】
図３１に示すように、第２のダミーゲート６６ａ、６６ｂ及び第１のダミーゲート５ａ、５ｂのそれぞれを、燐酸（Ｈ3ＰＯ4）系及びフッ酸（ＨＦ）系のエッチング処理により選択的に除去して層間絶縁膜１８に開口部１９ａ、１９ｂを形成する。半導体基板１の表面に、例えばハフニウムシリケート（ＨｆＳｉＯ）等の高誘電体膜、及びＷ等の高融点金属膜を順次堆積する。層間絶縁膜１８の表面の高誘電膜及び高融点金属をＣＭＰ等により除去して平坦化する。このようにして、図３２に示すように、層間絶縁膜１８に選択的にゲート絶縁膜２５ａ、２５ｂ及びゲート電極２６ａ、２６ｂを形成する。
【００６６】
このように、第２の実施の形態では、Ｗ等のゲート電極２６ａ、２６ｂを用いている。そのため、ゲート空乏化を防止することができる。また、半導体基板１に注入された不純物の活性化熱処理を、極短時間で実施することができる。したがって、活性化熱処理による不純物の拡散を抑制して、浅いｐｎ接合の形成が可能になる。
【００６７】
第２の実施の形態では、チャネル領域２３、２４、エクステンション領域１０、１１、及びソース／ドレイン領域１６、１７の活性化熱処理が、半導体装置製造における最後の高温処理工程で行われる。Ｉｎ注入層がフラッシュランプ光を照射されるのは、一度だけとなる。活性化熱処理工程後では、５００℃以上の高温熱処理工程はない。したがって、第２の実施の形態によれば、Ｉｎの活性化率の低減を防止することが可能となる。
【００６８】
また、第２の実施の形態では、ｐｏｌｙ−Ｓｉ膜のようなフラッシュランプ光の可視光成分を吸収する光吸収膜を用いずにイオン注入した不純物注入層を熱処理している。光吸収膜が半導体基板１の上方にないので、フラッシュランプ光を直接半導体基板１に照射して発熱させることが出来る。このため、小さい光エネルギで効率的な加熱を行なうことができる。なお、ダミーパターン５６ａ、５６ｂ及び層間絶縁膜１８のＳｉ3Ｎ4膜及びＳｉＯ2膜のフラッシュランプ光の吸収係数は、ほぼ０である。このため、フラッシュランプ光は、光エネルギを大きく損失させることなく、半導体基板１にエネルギを伝達させることができる。また、光吸収膜を使用していないので、不純物活性化処理工程後の光吸収膜の剥離工程は不要である。したがって、半導体装置の製造歩留りの劣化や製造コストの増加を抑制することが可能となる。
【００６９】
（第３の実施の形態）
本発明の第３の実施の形態に係る不純物添加方法では、図３３に示すように、ＨｆＳｉＮＯのような高誘電体膜のゲート絶縁膜２５ａ及びＷのような高融点金属のゲート電極２６ａを形成して、フラッシュランプ光により、例えばエクステンション領域１０等の不純物注入層の活性化熱処理を行う。
【００７０】
これまでの不純物イオンの活性化は、炉による熱処理或いはハロゲンランプを用いたＲＴＡ処理によって行なわれている。しかしながら、現在主流として使われているＲＴＡでは、昇温速度が最大で約２５０℃／ｓで、降温速度が約９０℃／ｓである。例えば、室温から１０００℃に温度を昇温させるのに４秒はかかる。また、十分低い温度まで降温させるのに１０秒程度はかかる。ＲＴＡでは９００℃以上の高温に曝される時間が長くなり、ゲート絶縁膜として用いている高誘電体材料の膜質が維持できず劣化してしまう。その結果、リーク電流密度の低い絶縁膜が得られない。また、ゲート電極として用いている金属膜も制約を受ける。例えば、長時間の高温での熱処理により、ゲート電極の金属膜が変質してしまう。また、ゲート電極の金属原子が拡散して、下地のゲート絶縁膜あるいはシリコン半導体基板表面にまで侵入してしまう。その結果、ＭＯＳトランジスタの閾値電圧等の電気的特性を変動させる。
【００７１】
一方、Ｘｅ等を用いたフラッシュランプを用いてアニールする場合、光源の発光時間が１００ｍｓ以下と極く短い。また、フラッシュランプの主要な発光波長は可視光領域にあるため、光の侵入長は制限される。したがって、フラッシュランプ光に露出された物質の表面近傍のみを加熱することになる。
【００７２】
例えば、半導体基板に、Ｂイオンを加速エネルギ１０ｋｅＶ、ドーズ量５×１０15ｃｍ-2の条件で注入した不純物注入層が形成される。半導体基板を４５０℃に予備加熱した状態で、２３〜２８Ｊ／ｃｍ2のエネルギ密度でフラッシュランプを照射して活性化熱処理する。比較として、Ｗの金属膜をキャップ膜として約１００ｎｍの厚さで半導体基板の表面に設けて不純物注入層の活性化熱処理する。
【００７３】
図３４に示すように、キャップ層がない場合、活性化後の不純物注入層のシート抵抗は照射エネルギ密度の増加と共に約３００Ω／□から約１００Ω／□に減少する。例えば、１００Ω／□のシート抵抗値は、１０００℃、１０秒のＲＴＡ処理に相当する。一方、キャップ層を介して、フラッシュランプアニールすると、シート抵抗値は約３０００Ω／□と高い。また、シート抵抗値はフラッシュランプの照射エネルギーに依存しない。例えば、３０００Ω／□のシート抵抗値は、ＷのＣＶＤの堆積温度である５００℃程度の加熱工程に相当する。即ち、キャップ層を用いると、不純物注入層の活性化はＷの堆積温度に支配されている結果になる。フラッシュランプ光は、キャップ層のＷ膜でほとんど反射されてしまい、キャップ層の下層の不純物注入層を活性化するために十分な熱は伝わらない。このように、フラッシュランプ光に露出された物質の表面近傍のみが加熱されている。
【００７４】
第３の実施の形態では、１００ｍｓ以下の極短いフラッシュランプを用いているため、加熱領域は表面近傍に限定される。更に、金属膜のゲート電極２６ａを設けたままフラッシュランプが照射される。フラッシュランプ光は金属膜の表面で反射され、ゲート電極２６ａの内部まで熱は伝達しない。その結果、ゲート電極２６ａの下層のゲート絶縁膜２５ａやｐウェル２表面にまで金属原子が拡散して侵入する恐れはない。また、熱耐性の乏しい高誘電体材料からなるゲート絶縁膜２５ａの劣化も抑制できる。したがって、高誘電体膜のゲート絶縁膜２５ａ及び金属膜のゲート電極２６ａの特徴が活かされ、微細化に対応した高性能なトランジスタを信頼性良く容易に作製することができる。
【００７５】
第３の実施の形態は、ゲート絶縁膜２５ａ及びゲート電極２６ａを形成して、不純物注入層の活性化熱処理を行う点が第１の実施の形態と異なる。他は、第１の実施の形態と同様であるので、重複する記載は省略する。
【００７６】
第３の実施の形態に係る半導体装置の製造方法では、半導体基板１上に形成したゲート絶縁膜の上にゲート電極を形成する。そして、ゲート電極をマスクとして、不純物のイオンを注入して半導体基板１に不純物注入層を形成する。その後、半導体基板１表面を０．１ｍ秒〜１００ｍ秒のパルス幅の光で加熱して、不純物のイオンを活性化させる。
【００７７】
ここで、不純物には、ｎ型不純物としてＡｓ又はＰ等、及びｐ型不純物としてＢ等が用いられる。不純物注入層は、活性加熱処理後のエクステンション領域又はソース／ドレイン領域に対応する。また、活性加熱処理は、図１に示した熱処理装置で行われる。サセプタ３１に載置された半導体基板１は、加熱源３２により、例えば３００〜６００℃、望ましくは４００〜５００℃の範囲で予備加熱されている。予備加熱時間は、例えば１０秒〜１２０秒程度が望ましい。光源３８の照射エネルギ密度は、例えば５Ｊ／ｃｍ2から１００Ｊ／ｃｍ2の範囲、望ましくは２０Ｊ／ｃｍ2から４０Ｊ／ｃｍ2の範囲である。
【００７８】
次に、本発明の第３の実施の形態に係る不純物添加方法を用いた半導体装置の製造方法を、半導体装置の基本素子の一つであるＣＭＯＳトランジスタの製造工程を例にして説明する。
【００７９】
図３５に示すように、半導体基板１のｎＭＯＳ領域にｐウエル２を形成する。また、ｐＭＯＳ領域にｎウエル３を形成する。ｐウェル２の周囲とｎウェル３の周囲に素子分離領域４を形成する。素子領域として、ｎＭＯＳ領域及びｐＭＯＳ領域が素子分離領域４により分離される。
【００８０】
半導体基板１の表面にＨｆＳｉＮＯ等の高誘電体膜を堆積する。高誘電体膜の上に、Ｗ等の金属膜を堆積する。図３６に示すように、金属膜及び高誘電体膜をパターニングしてｐウェル２及びｎウェル３それぞれに、ゲート電極２６ａ及び２６ｂと、ゲート絶縁膜２５ａ及び２５ｂとが形成される。なお、金属膜を堆積する前に、高誘電体膜上に反応防止膜として、例えば、ＴｉＮをＣＶＤ法で堆積することが好ましい。
【００８１】
ｐＭＯＳ領域をレジスト膜で被覆して、ｎＭＯＳ領域にｎ型不純物のＡｓイオンを選択的に注入する。ｐＭＯＳ領域のレジスト膜を剥離する。ｎＭＯＳ領域をレジスト膜で被覆して、ｐＭＯＳ領域にｐ型不純物のＢイオンを選択的に注入する。ｎＭＯＳ領域のレジスト膜を剥離する。その結果、図３７に示すように、ゲート絶縁膜２５ａの端部に隣接した不純物注入層８、及びゲート絶縁膜２５ｂの端部に隣接した不純物注入層９が形成される。イオン注入条件は、Ａｓについて、加速エネルギが１ｋｅＶ、ドーズ量が１×１０15ｃｍ-2である。Ｂについては、加速エネルギが０．２ｋｅＶ、ドーズ量が１×１０15ｃｍ-2である。
【００８２】
半導体基板１を、図１に示した熱処理装置のサセプタ３１に載置する。サセプタ３１の加熱源３２により半導体基板１が裏面側から、例えば４５０℃で予備加熱される。半導体基板１を４５０℃の予備加熱温度で維持しながら、光源３８のフラッシュランプ光を半導体基板１の表面側から、例えばパルス幅が１ｍｓ及び照射エネルギが３０Ｊ／ｃｍ2の条件で照射して活性化熱処理が行われる。活性化熱処理により、イオン注入により不純物注入層８、９に導入された損傷層の再結晶化中に注入されたＡｓ及びＢが格子位置に置換して取り込まれ、活性化する。その結果、図３８に示すように、ゲート絶縁膜２５ａ、２５ｂのそれぞれの両端及び素子分離領域４の間にｎ型のエクステンション領域１０及びｐ型のエクステンション領域１１が形成される。
【００８３】
半導体基板１上に、ＳｉＯ2膜及びＳｉ3Ｎ4膜等の絶縁膜をＬＰＣＶＤ法により順次堆積する。ＲＩＥ等の指向性エッチングにより、ＳｉＯ2膜及びＳｉ3Ｎ4膜等の絶縁膜をエッチバックする。その結果、絶縁膜が、ゲート電極２６ａ、２６ｂ及びゲート絶縁膜２５ａ、２５ｂの側面にそれぞれ選択的に残り、図３９に示すように、Ｓｉ3Ｎ4膜及びＳｉＯ2膜の多層構造の側壁スペーサ１３ａ及び１３ｂがそれぞれ形成される。
【００８４】
ｐＭＯＳ領域をレジスト膜で被覆し、ゲート電極２６ａ及び側壁スペーサ１３ａをマスクとして、ｎＭＯＳ領域にｎ型不純物のＰイオンを選択的に注入する。ｐＭＯＳ領域のレジスト膜を剥離する。ｎＭＯＳ領域をレジスト膜で被覆して、ゲート電極２６ｂ及び側壁スペーサ１３ｂをマスクとして、ｐＭＯＳ領域にｐ型不純物のＢイオンを選択的に注入する。ｎＭＯＳ領域のレジスト膜を剥離する。イオン注入条件は、Ｐについて、加速エネルギが１５ｋｅＶ、ドーズ量が３×１０15ｃｍ-2である。Ｂについては、加速エネルギが４ｋｅＶ、ドーズ量が３×１０15ｃｍ-2である。その結果、図４０に示すように、側壁スペーサ１３ａ、１３ｂの端部及び素子分離領域４の間に、エクステンション領域１０、１１より深く、例えば約１００ｎｍの深さで不純物注入層１４及び１５が、ｐウェル２及びｎウェル３それぞれに形成される。
【００８５】
半導体基板１を、図１に示した熱処理装置のサセプタ３１に載置する。活性化熱処理では、サセプタ３１の加熱源３２により半導体基板１が裏面側から、例えば４５０℃に予備加熱される。半導体基板１を４５０℃の予備加熱温度で維持しながら、光源３８のフラッシュランプ光が半導体基板１の表面側から、例えばパルス幅が１ｍｓ及び照射エネルギが３０Ｊ／ｃｍ2の条件で照射されて活性化熱処理が行われる。その結果、図４１に示すように、側壁スペーサ１３ａの端部及び素子分離領域４の間に、エクステンション領域１０に接してｎ+型のソース／ドレイン領域１６が形成される。また、側壁スペーサ１３ｂの端部及び素子分離領域４の間に、エクステンション領域１１に接してｐ+型のソース／ドレイン領域１７が形成される。
【００８６】
その後、例えば、常圧ＣＶＤ法により、成膜温度４００℃で、半導体基板１にＳｉＯ2膜等の層間絶縁膜を形成する。層間絶縁膜にコンタクトホールを開口し、ソース／ドレイン領域及びゲート電極に配線等を形成して半導体装置が製造される。
【００８７】
このように、第３の実施の形態では、ゲート電極２６ａ、２６ｂとして金属膜を用いている。金属膜を用いることにより、ｐｏｌｙ−Ｓｉ膜のゲート電極で問題となるゲート空乏化を防止することが可能となる。また、半導体基板１に注入された不純物の活性化熱処理を、９００℃以上の高温で極短時間で実施することができる。したがって、活性化熱処理による不純物の拡散を抑制して、浅いｐｎ接合の形成が可能になる。なお、ゲート電極２６ａ、２６ｂにＡｌ等の融点の低い金属材料を使用する場合には、必要に応じてゲート電極２６ａ、２６ｂ上に光吸収膜等を堆積して、熱処理を行ってもよい。
【００８８】
また、高誘電体ゲート絶縁膜及び金属ゲート電極をＭＯＳトランジスタに適用する例として、特開２０００−１５０６６８号公報に開示されているように、ダマシンメタルゲート形成プロセスが種々考案されている。ダマシンプロセスでは、ダミーパターンとしてゲート絶縁膜やゲート電極を形成する必要がある。役割を終えたダミーパターンは除去しなければならない。したがって、半導体装置の製造の工程数が増えて、製造歩留りの低下や製造コストの増加を招く等の問題がある。第３の実施の形態によれば、ダミーパターンを用いるダマシンプロセスは必要なく、通常のプロセスにより、高誘電体ゲート絶縁膜及び金属ゲート電極を有するＭＯＳトランジスタを製造することができる。
【００８９】
（その他の実施の形態）
上記のように、本発明の実施の形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者にはさまざまな代替実施の形態、実施例及び運用技術が明らかとなろう。
【００９０】
本発明の第１〜第３の実施の形態においては、図１の光源３８としてＸｅフラッシュランプをもちいている。しかし、光源３８はＸｅフラッシュランプに限定されるものではなく、例えば、他の希ガス、水銀、及び水素等を用いたフラッシュランプ、エキシマレーザ、ＹＡＧレーザ、一酸化炭素ガス（ＣＯ）レーザ、及び二酸化炭素（ＣＯ2）レーザ等のレーザ、あるいはＸｅアーク放電ランプ等のような高輝度発光が可能な光源であってもよいことは勿論である。
【００９１】
また、第１〜第３の実施例では、ＭＯＳトランジスタのゲート絶縁としてＨｆＳｉＯＮ膜及びＨｆＳｉＯ膜を用いているが、限定されない。ゲート絶縁膜の材料として、ＳｉＯ２膜、酸化アルミニウム（Ａｌ２Ｏ３）膜等の酸化膜が使用できる。また、熱耐性の乏しい高誘電体や強誘電体、例えば、酸化チタン（ＴｉＯ２）、酸化タンタル（Ｔａ２Ｏ５）、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、酸化パラジウム（ＰｄＯ）膜、酸化ランタン（Ｌａ２Ｏ３）膜、チタン酸バリウムストロンチウム（（Ｂａ，Ｓｒ）ＴｉＯ３）等を使用することができる。（Ｂａ，Ｓｒ）ＴｉＯ３膜等の酸化膜が使用できる。また、酸化膜に限らず、Ｓｉ、Ａｌ、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒ、Ｌａ、Ｐｄ等の窒化膜、酸窒化膜、あるいはシリケート膜等が、金属・絶縁膜・半導体（ＭＩＳ）トランジスタのゲート絶縁膜として使用できる。更に、酸化膜、窒化膜、酸窒化膜、及びシリケート膜等の複合絶縁膜を用いてもよい。
【００９２】
また、第１〜第３の実施例では、ＭＯＳトランジスタのゲート電極としてＷを用いているが、限定されない。ゲート電極の材料として、Ａｌ等の金属、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオビウム（Ｎｂ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）等の高融点金属、ルテニウム（Ｒｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）等の遷移金属、或いは高融点金属や遷移金属の窒化物、窒化珪化物、炭化物でも良い。また、Ａｌ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｍｏ、Ｒｕ、Ｐｔ、Ｎｉ、Ｃｏ等のシリサイド、ゲルマナイド、シリサイドゲルマナイド等であってもよい
このように、本発明はここでは記載していないさまざまな実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係わる発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００９３】
【図１】本発明の第１の実施の形態に係る熱処理装置の一例を示す概略図である。
【図２】本発明の第１の実施の形態に係る熱処理装置の光源の加熱特性の一例を示す図である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造方法の製造工程の一例を示す工程断面図（その１）である。
【図４】本発明の第１の実施の形態に係る半導体装置の製造方法の製造工程の一例を示す工程断面図（その２）である。
【図５】本発明の第１の実施の形態に係る半導体装置の製造方法の製造工程の一例を示す工程断面図（その３）である。
【図６】本発明の第１の実施の形態に係る半導体装置の製造方法の製造工程の一例を示す工程断面図（その４）である。
【図７】本発明の第１の実施の形態に係る半導体装置の製造方法の製造工程の一例を示す工程断面図（その５）である。
【図８】本発明の第１の実施の形態に係る半導体装置の製造方法の製造工程の一例を示す工程断面図（その６）である。
【図９】本発明の第１の実施の形態に係る半導体装置の製造方法の製造工程の一例を示す工程断面図（その７）である。
【図１０】本発明の第１の実施の形態に係る半導体装置の製造方法の製造工程の一例を示す工程断面図（その８）である。
【図１１】本発明の第１の実施の形態に係る半導体装置の製造方法の製造工程の一例を示す工程断面図（その９）である。
【図１２】本発明の第１の実施の形態に係る半導体装置の製造方法の製造工程の一例を示す工程断面図（その１０）である。
【図１３】本発明の第１の実施の形態に係る半導体装置の製造方法の製造工程の一例を示す工程断面図（その１１）である。
【図１４】本発明の第１の実施の形態に係る半導体装置の製造方法の製造工程の一例を示す工程断面図（その１２）である。
【図１５】本発明の第１の実施の形態に係る半導体装置の製造方法の製造工程の一例を示す工程断面図（その１３）である。
【図１６】本発明の第１の実施の形態に係る半導体装置の製造方法の製造工程の一例を示す工程断面図（その１４）である。
【図１７】不純物注入層のシート抵抗及び活性化率の熱処理時間依存性の一例を示す図である。
【図１８】熱処理後のインジウムの半導体基板内の深さ方向の不純物分布の一例を示す図である。
【図１９】インジウムの活性化率のフラッシュランプの照射回数依存性の一例を示す図である。
【図２０】本発明の第１の実施の形態に係る半導体装置の製造方法による半導体装置の他の例を示す断面図である。
【図２１】本発明の第２の実施の形態に係る半導体装置の製造方法による半導体装置の一例を示す断面図である。
【図２２】比較例による半導体装置の一例を示す断面図である。
【図２３】比較例による、フラッシュランプ光のホットスポットの発生を示す半導体装置の一例を示す断面図である。
【図２４】本発明の第２の実施の形態に係る半導体装置の製造方法の製造工程の一例を示す工程断面図（その１）である。
【図２５】本発明の第２の実施の形態に係る半導体装置の製造方法の製造工程の一例を示す工程断面図（その２）である。
【図２６】本発明の第２の実施の形態に係る半導体装置の製造方法の製造工程の一例を示す工程断面図（その３）である。
【図２７】本発明の第２の実施の形態に係る半導体装置の製造方法の製造工程の一例を示す工程断面図（その４）である。
【図２８】本発明の第２の実施の形態に係る半導体装置の製造方法の製造工程の一例を示す工程断面図（その５）である。
【図２９】本発明の第２の実施の形態に係る半導体装置の製造方法の製造工程の一例を示す工程断面図（その６）である。
【図３０】本発明の第２の実施の形態に係る半導体装置の製造方法の製造工程の一例を示す工程断面図（その７）である。
【図３１】本発明の第２の実施の形態に係る半導体装置の製造方法の製造工程の一例を示す工程断面図（その８）である。
【図３２】本発明の第２の実施の形態に係る半導体装置の製造方法の製造工程の一例を示す工程断面図（その９）である。
【図３３】本発明の第３の実施の形態に係る不純物添加方法の一例を示す半導体装置の断面図である。
【図３４】不純物注入層のシート抵抗の照射エネルギ密度依存性の一例を示す図である。
【図３５】本発明の第３の実施の形態に係る半導体装置の製造方法の製造工程の一例を示す工程断面図（その１）である。
【図３６】本発明の第３の実施の形態に係る半導体装置の製造方法の製造工程の一例を示す工程断面図（その２）である。
【図３７】本発明の第３の実施の形態に係る半導体装置の製造方法の製造工程の一例を示す工程断面図（その３）である。
【図３８】本発明の第３の実施の形態に係る半導体装置の製造方法の製造工程の一例を示す工程断面図（その４）である。
【図３９】本発明の第３の実施の形態に係る半導体装置の製造方法の製造工程の一例を示す工程断面図（その５）である。
【図４０】本発明の第３の実施の形態に係る半導体装置の製造方法の製造工程の一例を示す工程断面図（その６）である。
【図４１】本発明の第３の実施の形態に係る半導体装置の製造方法の製造工程の一例を示す工程断面図（その７）である。
【符号の説明】
【００９４】
１  半導体基板
２  ｐウェル
３  ｎウエル
４  素子分離領域
５ａ、５ｂ  第１のダミーゲート
６ａ、６ｂ、６６ａ、６６ｂ  第２のダミーゲート
７a、７ｂ、１２ａ、１２ｂ、２０ａ、２０ｂ、６０ａ、６０ｂ  レジスト膜
８、９、１４、１５、２１、２２  不純物注入層
１０、１１  エクステンション領域
１３ａ、１３ｂ  側壁スペーサ
１６、１７  ソース／ドレイン領域
１８  層間絶縁膜
１９ａ、１９ｂ、６２ａ、６２ｂ  開口部
２３、２４  チャネル領域
２５ａ、２５ｂ  ゲート絶縁膜
２６ａ、２６ｂ  ゲート電極
２８  ハロー領域
３０  処理室
３１  サセプタ
３２  加熱源
３４  ガス供給系
３５  導入配管
３６  排気配管
３７  透明窓
３８  光源
３９  電源
５５  絶縁膜
５６ａ、５６ｂ  ダミーパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005136382.tif 000009
【図８】
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【図９】
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【図１０】
2005136382.tif 000012
【図１１】
2005136382.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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