(57)【要約】【課題】電界効果トランジスタの短チャネル効果が十分に小さく、且つ、接合容量および接合リーク電流も十分に小さい半導体装置を提供する。【解決手段】電界効果トランジスタ１００は、シリコン基板１１０内に形成されたチャネル領域１３０と、チャネル領域１３０上にゲート絶縁膜１４０を介して形成されたゲート電極１５０と、高濃度不純物領域１７０と、ポケット領域１８０とを備える。ポケット領域１８０は、高濃度不純物領域１７０内からチャネル領域１３０内にわたって形成される。高濃度不純物領域１７０内のポケット領域１８１がこの高濃度不純物領域１７０の下端面１７３よりも浅い領域に位置しているので、接合容量および接合リーク電流が減少する。チャネル領域１３０内のポケット領域１８２がポケット領域１８１よりも深い領域に形成されるので、短チャネル効果が減少する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板に形成されたソース及びドレインと、
前記ソース内から前記ゲート電極の直下にわたって形成された第１導電型のソース側不純物層及び前記ドレイン内から前記ゲート電極の直下にわたって形成された第１導電型のドレイン側不純物層とを有し、
前記ソース側不純物層は、前記ソース内よりも前記ゲート電極の直下において、前記半導体基板の表面から深い位置に形成されており、
前記ドレイン側不純物層は、前記ドレイン内よりも前記ゲート電極の直下において、前記半導体基板の表面から深い位置に形成されていることを特徴とする半導体装置。
【請求項２】
前記ゲート電極の直下における前記ソース側不純物層および前記ドレイン側不純物層の下端面が、前記ソース及び前記ドレインの下端面と同じ深さまたは該下端面よりも深くなるように、該ソース側不純物層および該ドレイン側不純物層が形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ソース及び前記ドレインが、前記ゲート電極の側面直下付近に形成されたＬＤＤ領域を有し、
該ＬＤＤ領域直下の前記半導体基板内に、前記ソース側不純物層および前記ドレイン側不純物層が形成された、
ことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
第１導電型の半導体基板にゲート絶縁膜及びゲート電極を形成する工程と、
前記ゲート電極の側面に、サイドウォールを形成する工程と、
前記半導体基板の露出面に、表面被覆膜を形成する工程と、
前記半導体基板に不純物を導入することによって、ソース及びドレインを形成する工程と、
前記サイドウォールを除去する工程と、
前記サイドウォールが除去された面及び前記表面被覆膜を介して前記半導体基板に第１導電型の不純物を導入することにより、ソース側不純物層及びドレイン側不純物層を形成する工程とを有し、
前記ソース側不純物層は、前記ソース内から前記ゲート電極の直下にわたって延在し、且つ、前記ソース内よりも前記ゲート電極の直下において、前記半導体基板の表面から深い位置に形成し、
前記ドレイン側不純物層は、前記ドレイン内から前記ゲート電極の直下にわたって延在し、且つ、前記ドレイン内よりも前記ゲート電極の直下において、前記半導体基板の表面から深い位置に形成することを特徴とする半導体装置の製造方法。
【請求項５】
前記ゲート電極の近傍であって且つ前記ソース側不純物層及び前記ドレイン側不純物層の直上の領域に、第２導電型のＬＤＤ領域を形成する工程をさらに含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記ＬＤＤ領域上に、前記ゲート絶縁膜および前記ゲート電極の側面を覆うサイドウォールを形成する工程をさらに含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ゲート電極の直下における前記ソース側不純物層および前記ドレイン側不純物層の下端が、前記ソース及び前記ドレインの下端と同じ深さまたは該下端よりも深くなるように、該ソース側不純物層および該ドレイン側不純物層が形成されたことを特徴とする請求項４〜６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記ソース側不純物層及び前記ドレイン側不純物層を形成する工程が、前記ゲート電極の直下領域にまで伸びるように該ソース側不純物層及び該ドレイン側不純物層を形成するための、斜めイオン注入工程であることを特徴とする請求項４〜７のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記表面被覆膜は、前記半導体基板の表面を酸化させて形成することを特徴とする請求項４〜８のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ポケット領域が設けられた電界効果トランジスタを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、半導体装置に形成される電界効果トランジスタとして、サイドウォールの下にポケット領域を設けた電界効果トランジスタが知られている。ポケット領域は、ソース・ドレイン領域とは逆の導電型に形成される。ポケット領域を設けることにより、電界効果トランジスタの短チャネル効果を抑制することができる。ポケット領域を設けた電界効果トランジスタに関する文献としては、例えば、下記特許文献１〜３が知られている。
【０００３】
このような電界効果トランジスタにおいて、短チャネル効果を抑制するためには、ポケットの不純物濃度は大きいほど良く、また、ポケット領域の形成位置は深いほど良い。さらには、短チャネル効果を十分に抑制するためには、ポケット領域がゲート電極の直下にまで伸びて形成されていることが望ましい。
【０００４】
ポケット領域の不純物濃度を大きくするためには、このポケット領域を形成する際のドーズ量を大きくすればよい。しかしながら、このドーズ量を大きくすると、ソース・ドレイン領域と基板との間の接合容量および接合リーク電流が増大してしまうという欠点が生じる。ポケット領域形成時のドーズ量を増大させることにより、ソース・ドレイン領域の下端面近傍において、基板の不純物濃度が増大してしまうからである。
【０００５】
基板の不純物濃度上昇を防止するためには、ポケット領域を、ソース・ドレイン領域の下端面よりも浅い位置に形成すればよい。しかしながら、上述のように、ポケット領域を浅い位置に形成すると、短チャネル効果の抑制効果が減少する。
【０００６】
また、ゲート電極の直下にまで伸びるようにポケット領域を形成するために、従来は、斜めイオン注入法が利用されていた。しかしながら、ポケット領域形成時の斜めイオン注入を利用する場合、隣接する他のゲート電極が遮蔽して不純物が導入されない領域が発生してしまい、また、不純物が導入されない領域の面積がゲート電極の高さのばらつきに起因してばらついてしまうという問題が生じる。これらの問題が電界効果トランジスタの特性に影響を与えないようにするためには、イオン注入角度は３０゜〜４０゜程度以下に限定されてしまう。このため、斜めイオン注入法を用いてゲート電極直下にまで伸びるポケット領域を形成する方法では、短チャネル効果を十分に抑制することができなかった。
【特許文献１】特開２００３−１７５７８号公報
【特許文献２】特開２０００−２３２０７５号公報
【特許文献３】特開平１０−１８９９５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の解決課題は、電界効果トランジスタの短チャネル効果が十分に小さく、且つ、接合容量および接合リーク電流も十分に小さい半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、第１導電型の半導体基板と、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、半導体基板に形成されたソース及びドレインと、ソース内からゲート電極の直下にわたって形成された第１導電型のソース側不純物層及びドレイン内からゲート電極の直下にわたって形成された第１導電型のドレイン側不純物層とを有し、ソース側不純物層はソース内よりもゲート電極の直下において半導体基板の表面から深い位置に形成されており、ドレイン側不純物層はドレイン内よりもゲート電極の直下において半導体基板の表面から深い位置に形成されていることを特徴とする。
【０００９】
本発明に係る半導体装置の製造方法は、第１導電型の半導体基板にゲート絶縁膜及びゲート電極を形成する工程と、ゲート電極の側面にサイドウォールを形成する工程と、半導体基板の露出面に表面被覆膜を形成する工程と、半導体基板に不純物を導入することによってソース及びドレインを形成する工程と、サイドウォールを除去する工程と、サイドウォールが除去された面及び表面被覆膜を介して半導体基板に第１導電型の不純物を導入することによりソース側不純物層及びドレイン側不純物層を形成する工程とを有し、ソース側不純物層はソース内からゲート電極の直下にわたって延在し且つソース内よりもゲート電極の直下において半導体基板の表面から深い位置に形成し、ドレイン側不純物層はドレイン内からゲート電極の直下にわたって延在し、且つ、ドレイン内よりもゲート電極の直下において半導体基板の表面から深い位置に形成することを特徴とする。
【発明の効果】
【００１０】
本発明に係る半導体装置では、ソース側不純物層及びドレイン側不純物層を、ソース・ドレイン内よりもゲート電極の直下において半導体基板の表面から深い位置になるように形成した。したがって、接合容量および接合リーク電流の増大を防止することができ且つ短チャネル効果を十分に抑制することができる。
【００１１】
本発明に係る半導体装置の製造方法では、サイドウォールが除去された面および表面被覆膜を介して半導体基板内に不純物を導入することによってソース側不純物層及びドレイン側不純物層を形成することとしたので、これらソース側不純物層及びドレイン側不純物層を、ソース・ドレイン内よりもゲート電極の直下において半導体基板の表面から深い位置になるように形成することができる。本発明に係る半導体装置の製造方法によれば、本発明の半導体装置を、簡単な工程で安価に製造することができる。
【発明を実施するための最良の形態】
【００１２】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００１３】
図１は、本実施形態の半導体装置に設けられるＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field Effect Transistor) １００の構造を概略的に示す断面図である。
【００１４】
図１に示したように、シリコン基板１１０には、フィールド酸化膜１２０、チャネル領域１３０、ゲート絶縁膜１４０、ゲート電極１５０、サイドウォール１６０、高濃度不純物領域（ソース・ドレイン領域）１７０、およびポケット領域１８０が形成される。
【００１５】
フィールド酸化膜１２０は、素子分離膜すなわち素子形成領域と他の領域とを電気的に分離するため膜であり、素子形成領域の外周を覆うように形成される。
【００１６】
チャネル領域１３０は、半導体基板１１０の素子形成領域全域に、低濃度の不純物を導入することによって、形成される。例えば、ｎ型ＭＯＳＦＥＴの場合にはボロンまたはＢＦ2 が、ｐ型ＭＯＳＦＥＴの場合にはヒ素またはリンが、チャネル領域１３０の不純物として使用される。
【００１７】
ゲート絶縁膜１４０は、チャネル領域１３０とゲート電極１５０との間を絶縁するための、薄い絶縁膜である。
【００１８】
ゲート電極１５０は、ゲート絶縁膜１４０上に、例えばポリシリコン等の導電性材料によって形成される。また、ゲート電極１５０をポリシリコンで形成する場合、ｎ型ＭＯＳＦＥＴの場合にはリンまたはヒ素を、ｐ型ＭＯＳＦＥＴの場合にはボロンまたはＢＦ2 を、不純物として導入してもよい。このときの不純物濃度は、例えば、２×１０15ｃｍ-3程度とすることができる。
【００１９】
サイドウォール１６０は、ゲート絶縁膜１４０およびゲート電極１５０の側面に形成される。
【００２０】
高濃度不純物領域１７０は、ＭＯＳＦＥＴ１００のソースおよびドレインをなす領域である。高濃度不純物領域１７０は、それぞれ、ゲート電極１５０を挟んで対向するように配置される。これらの高濃度不純物領域１７０は、それぞれ、チャネル領域１３０の深い位置まで形成された領域１７１と、サイドウォール１６０の直下に形成された浅いＬＤＤ(Lightly Doped Drain)領域１７２とを備える。周知のように、ｎ型ＭＯＳＦＥＴの場合、高濃度不純物領域１７０は、ヒ素またはリンを不純物として用いて、ｐ型に形成される。一方、ｐ型ＭＯＳＦＥＴの場合、高濃度不純物領域１７０は、ボロンまたはＢＦ2 を不純物として用いて、ｎ型に形成される。
【００２１】
ポケット領域１８０は、高濃度不純物領域１７０内からチャネル領域１３０内にわたって形成される。ポケット領域１８０は、チャネル領域１３０と同じ導電型、すなわち高濃度不純物領域１７０とは逆の導電型を備える。
【００２２】
ここで、高濃度不純物領域１７０内のポケット領域１８１は、高濃度不純物領域１７０の下端面１７３よりも浅い領域に位置するように形成される。これにより、ポケット領域１８０を形成する不純物が高濃度不純物領域１７０の下端面１７３に達することを防止し或いは減少させることができる。上述のように、チャネル領域１３０とポケット領域１８０とは同じ導電型である。したがって、高濃度不純物領域１７０の下端面１７３と重なるようにポケット領域１８０を形成すると、この下端面１７３との界面近傍における、チャネル領域１３０の不純物濃度が高くなる。そして、かかる部分の不純物濃度が高くなると、この部分で、高濃度不純物領域１７０とチャネル領域１３０との間の接合容量および接合リーク電流が増大してしまう。これに対して、本実施形態では、高濃度不純物領域１７０の下端面１７３よりも浅い領域に位置するようにポケット領域１８０を形成したので、この下端面１７３との界面近傍におけるチャネル領域１３０の不純物濃度を低く抑えることができる。一般に、高濃度不純物領域１７０の下端面１７３とチャネル領域１３０との界面の面積は、高濃度不純物領域１７０とチャネル領域１３０との界面の総面積の９０％程度を占める。したがって、本実施形態によれば、接合容量および接合リーク電流を十分に低減させることができる。
【００２３】
図２は、比較のためのＭＯＳＦＥＴ２００の構造を概略的に示す断面図である。図２に示したＭＯＳＦＥＴ２００は、高濃度不純物領域１７０の下端面１７３と重なるようにポケット領域１８０が形成されている点が、本実施形態のＭＯＳＦＥＴ１００（図１参照）と異なっている。また、図３は、本実施形態のＭＯＳＦＥＴ１００と比較用のＭＯＳＦＥＴ２００との不純物濃度分布を比較するためのグラフである。図３において、縦軸は不純物濃度（この例ではヒ素）であり、横軸は深さである。図３から解るように、本実施形態のＭＯＳＦＥＴ１００は、高濃度不純物領域１７０の下端面１７３と重ならないようにポケット領域１８０が形成されているので、下端面１７３におけるヒ素濃度（図３の符号Ａ１参照）が、比較例のＭＯＳＦＥＴ２００の下端面１７３におけるヒ素濃度（図３の符号Ｂ１参照）よりも、ΔＤだけ小さくなる。
【００２４】
また、チャネル領域１３０内のポケット領域１８２は、高濃度不純物領域１７０内に形成されたポケット領域１８１よりも深い領域に、形成される。上述のように、ポケット領域の形成位置は深いほど、短チャネル効果が小さくなる。したがって、本実施形態によれば、短チャネル効果を減らすことができる。チャネル領域１３０内に形成されたポケット領域１８２の下端面１８３は、高濃度不純物領域の下端面１７３と同じ深さまたは下端面１８３よりも深くなるように形成されることが望ましい。これにより、チャネル領域１３０内のポケット領域１８２が十分に深い位置に形成されることになるので、短チャネル効果を十分に小さく抑えることができる。
【００２５】
さらに、チャネル領域１３０内のポケット領域１８２は、ゲート電極１５０の直下領域内にまで伸びて形成されていることが望ましい。上述のように、ポケット領域１８０がゲート電極１５０の直下にまで形成さている方が、短チャネル効果が低減するからである。
【００２６】
次に、図１に示したＭＯＳＦＥＴ１００の製造方法について、図４および図５を用いて説明する。
【００２７】
まず、シリコン基板１１０に、熱酸化等によってフィールド酸化膜１２０を形成する。さらに、シリコン基板１１０の表面に、不純物イオンを注入することにより、チャネル領域１３０を形成する。上述のように、チャネル不純物としては、ｎ型ＭＯＳＦＥＴを製造する場合には例えばボロンまたはＢＦ2 が、ｐ型ＭＯＳＦＥＴを製造する場合には例えばヒ素またはリンが使用される。
【００２８】
次に、シリコン基板１１０の表面に、絶縁薄膜４０１を形成する。絶縁膜４０１としては、例えば、シリコンのＣＶＤ(Chemical Vaper Deposition) 酸化膜を採用することができる。絶縁薄膜４０１の膜厚は、例えば２ｎｍである。そして、この絶縁薄膜４０１上に、ポリシリコン膜等の導電性膜４０２を、例えばＣＶＤ法により形成する（図４（Ａ）参照）。上述のように、ゲート不純物として、ｎ型ＭＯＳＦＥＴの場合には２×１０15ｃｍ-3程度のリンまたはヒ素を、ｐ型ＭＯＳＦＥＴの場合には２×１０15ｃｍ-3程度のボロンまたはＢＦ2 を導入してもよい。導電性膜４０２の膜厚は、例えば１００〜２００ｎｍである。
【００２９】
そして、通常のフォトリソグラフィー技術を用いて膜４０１，４０２をパターニングすることにより、ゲート絶縁膜１４０およびゲート電極１５０を形成する。
【００３０】
続いて、ゲート絶縁膜１４０およびゲート電極１５０の側面にマスク用のサイドウォール４０３を形成する（図４（Ｂ）参照）。このサイドウォール４０３としては、例えば、酸化シリコン膜と窒化シリコン膜との積層膜を使用することができる。このような積層構造のサイドウォール４０３は、例えば、酸化処理を行うことによって基板１１０の全面に薄いシリコン酸化膜を形成した後、ＣＶＤ法等によって窒化シリコン膜を形成し、さらにこれらの積層膜をエッチバックすることにより、形成することができる。
【００３１】
次に、チャネル領域１３０の露出面上に、酸化膜４０４（本発明の表面被覆膜）を形成する（図４（Ｃ）参照）。このときの酸化処理は、可能な限り低温且つ短時間で行うことが望ましい。酸化処理に伴って発生する不純物の再分布を抑制するためである。酸化膜４０４の膜厚は、例えば２０ｎｍ程度であるが、後のポケット領域形成工程におけるイオン注入の条件との関係を考慮して決定される（後述）。このように、酸化膜４０４は自己整合的に形成されるので、位置ずれ等のおそれはなく、高精度に位置を制御することができる。
【００３２】
その後、酸化膜４０４を介して、チャネル領域１３０と逆の導電型の不純物イオンをこのチャネル領域１３０に注入することにより、高濃度不純物領域１７０の内の深い領域１７１を形成する（図５（Ａ）参照）。このときのイオン注入条件は、酸化膜４０４の膜厚に応じて決定される。例えば酸化膜４０４の膜厚が２０ｎｍの場合、この酸化膜４０４が形成されない場合よりもイオン注入エネルギーを５〜１５ｅＶ程度大きくすれば、従来と同程度のトランジスタ特性が期待できる。
【００３３】
続いて、サイドウォール４０３を除去する。これにより、サイドウォール４０３が形成されていた領域のチャネル領域１３０が、露出する。そして、この露出部分および酸化膜４０４を介してチャネル領域１３０と同じ導電型の不純物イオンを注入を行うことにより、ポケット領域１８０を形成する（図５（Ｂ）参照）。このときのイオン注入条件は、酸化膜４０４の膜厚に応じて決定される。すなわち、深い高濃度不純物領域１７１の下端面１７３よりも浅い領域にポケット領域１８１が形成されるように、イオン注入条件が決定される。ここで、ポケット領域１８２が形成される領域は酸化膜４０４が形成されておらず、したがって、このポケット領域１８２の深さはポケット領域１８１よりも深くなる。また、酸化膜４０４の膜厚およびイオン注入条件を適当に設定することにより、下端面１７３よりも浅い領域にポケット領域１８１を形成し且つ下端面１７３と同程度または深い領域にポケット領域１８２を形成することができる。上述のように、ポケット１８２が深く形成されるほど、短チャネル効果を抑制する効果が大きくなる。また、このときのイオン注入として、斜めイオン注入を行っても良い。斜めイオン注入を行わない場合でも本発明の効果を得ることはできるが、斜めイオン注入を行うことにより短チャネル効果の抑制量をさらに増大させることができる（上述）。従来のＭＯＳＦＥＴと同様、トランジスタ特性のばらつきを抑えるためには、斜めイオン注入の角度は３０゜〜４０゜程度にすることが望ましい。
【００３４】
酸化膜４０４を除去した後で、チャネル領域１３０と逆の導電型の不純物イオンを注入することにより、浅いＬＤＤ領域１７２を形成する。このように、本実施形態の製造方法では、酸化膜４０４を除去した後で、ＬＤＤ領域１７２を形成する。酸化膜４０４の形成および除去を行う場合、シリコン基板１１０の表面を削ることになる。したがって、酸化膜４０４の形成前或いは形成後除去前にＬＤＤ領域１７２を形成すると、酸化膜４０４の形成・除去によって、ＬＤＤ領域１７２と深い高濃度不純物領域１７１との境界領域における接合深さが浅くなって、この境界領域における抵抗が増大するおそれがある。これに対して、本実施形態では、酸化膜４０４の除去後にＬＤＤ領域１７２を形成することとしたので、この境界領域における抵抗が増大することはない。
【００３５】
最後に、必要に応じて、サイドウォール１６０を形成してもよい。サイドウォール１６０は、例えばＣＶＤ法によってシリコン酸化膜を形成し、その後でこのシリコン酸化膜をエッチバックすることにより、形成することができる（図５（Ｃ）参照）。
【００３６】
以上説明したように、本発明によれば、電界効果トランジスタの短チャネル効果が十分に小さく、且つ、接合容量および接合リーク電流も十分に小さい半導体装置を提供することができる。
【００３７】
加えて、本発明によれば、かかる半導体装置を簡単な工程で安価に製造することができる。
【図面の簡単な説明】
【００３８】
【図１】実施形態に係る電界効果トランジスタの構造を概略的に示す断面図である。
【図２】比較用の電界効果トランジスタの構造を概略的に示す断面図である。
【図３】本実施形態の電界効果トランジスタと比較用の電界効果トランジスタとの不純物濃度分布を比較するためのグラフである。
【図４】実施の形態に係る電界効果トランジスタの製造方法を説明するための断面工程図である。
【図５】実施の形態に係る電界効果トランジスタの製造方法を説明するための断面工程図である。
【符号の説明】
【００３９】
１００  ＭＯＳＦＥＴ
１１０  シリコン基板
１２０  フィールド酸化膜
１３０  チャネル領域
１４０  ゲート絶縁膜
１５０  ゲート電極
１６０  サイドウォール
１７０  高濃度不純物領域
１８０  ポケット領域
【図１】
2005136258.tif 000003
【図２】
2005136258.tif 000004
【図３】
2005136258.tif 000005
【図４】
2005136258.tif 000006
【図５】
2005136258.tif 000007