(57)【要約】【課題】  高速ロックアップを実現でき、負荷変動等の対策のための余分な部品を要せずシンセサイザ回路を提供する。【解決手段】  第１の発振回路（１）と、第１の発振回路（１）に同期しこの第１の発振回路（１）の出力と異なる周波数で発振する第２の発振回路（２０）と、第１の発振回路（１）と第２の発振回路（２０）の出力を切り替えるスイッチ（４）と、このスイッチ（４）の出力を受け、該出力に同期し当該シンセサイザ回路（１００）の出力となる発振出力をする第３の発振回路（３０）とを備える。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１の発振回路と、
前記第１の発振回路に同期し前記第１の発振回路の出力と異なる周波数で発振する第２の発振回路と、
前記第１の発振回路と第２の発振回路の出力を切り替えるスイッチと、
前記スイッチの出力を受け、該出力に同期し当該シンセサイザ回路の出力となる発振出力をする第３の発振回路と、を具備する
ことを特徴とするシンセサイザ回路。
【請求項２】
前記第１の発振回路は、水晶発振器からなり、
前記第２の発振回路は、第１の電圧制御発振器と、前記水晶発振器の発振周波数を基準周波数として受け、該基準周波数に基づき前記第１の電圧制御発振器の出力を前記水晶発振器の出力に同期させるための位相比較器、分周器とからなり、
前記第３の発振回路は、第２の電圧制御発振器と、前記スイッチから出力される前記水晶発振器または第１の電圧制御発振器の発振周波数を基準周波数として受け、該基準周波数に基づき前記第２の電圧制御発振器の出力を前記スイッチから出力される前記水晶発振器または第１の電圧制御発振器の出力に同期させるための位相比較器、分周器とからなる
ことを特徴とする請求項１に記載のシンセサイザ回路。
【請求項３】
前記第２の発振回路及び前記第３の発振回路はＰＬＬ発振器である
ことを特徴とする請求項１または請求項２に記載のシンセサイザ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、移動無線機等に用いられるシンセサイザ回路に関する。
【背景技術】
【０００２】
ＴＤＭＡ（Ｔｉｍｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）方式等における移動無線機のシンセサイザ部は、従来は、発振周波数を切り替える際、そのＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）発振器に含まれるＮカウンタ（分周器）の分周比の書き換えに時間がかかり高速ロックアップができなかったために、２つのＰＬＬ発振器を用いて構成されることが多い（図２、あるいは、特許文献１第１図参照）。このように構成されるシンセサイザ部は、一方のＰＬＬ発振器を使用している間に（このときこのＰＬＬ発振器はある周波数にロックしている）、もう一つのＰＬＬ発振器を次の周波数にロックさせ、次のスロット開始時（バーストの切り替え時）に、これらに含まれるＶＣＯ（電圧制御発振器）の発振出力をスイッチで切り替えている。
【特許文献１】特開平４−２１２２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記構成では、スイッチ切り替え時に電圧制御発振器にかかる負荷変動の問題や、２つのＰＬＬ発振器間のアイソレーションの問題などが発生する。このため、図２に示すように、これらの問題の対策としてＡＭＰ（アンプ）やＡＴＴ（アッテネータ）等を追加しなければならない。これでは、部品点数が多くなりコスト的にデメリットがある。また、特性の面でも多くのデメリットを含んでいる。
【０００４】
本発明は、上記の点に鑑みてなされたもので、高速ロックアップを実現でき、負荷変動等の対策のための余分な部品を要せずシンセサイザ回路を提供するものである。
【課題を解決するための手段】
【０００５】
上記課題を解決するため、請求項１に記載の発明は、第１の発振回路と、前記第１の発振回路に同期し前記第１の発振回路の出力と異なる周波数で発振する第２の発振回路と、前記第１の発振回路と第２の発振回路の出力を切り替えるスイッチと、前記スイッチの出力を受け、該出力に同期し当該シンセサイザ回路の出力となる発振出力をする第３の発振回路と、を具備することを特徴としている。
【０００６】
請求項２に記載の発明は、請求項１に記載のシンセサイザ回路において、前記第１の発振回路は、水晶発振器からなり、前記第２の発振回路は、第１の電圧制御発振器と、前記水晶発振器の発振周波数を基準周波数として受け、該基準周波数に基づき前記第１の電圧制御発振器の出力を前記水晶発振器の出力に同期させるための位相比較器、分周器とからなり、前記第３の発振回路は、第２の電圧制御発振器と、前記スイッチから出力される前記水晶発振器または第１の電圧制御発振器の発振周波数を基準周波数として受け、該基準周波数に基づき前記第２の電圧制御発振器の出力を前記スイッチから出力される前記水晶発振器または第１の電圧制御発振器の出力に同期させるための位相比較器、分周器とからなることを特徴としている。
【０００７】
請求項３に記載の発明は、請求項１または請求項２に記載のシンセサイザ回路において、前記第２の発振回路及び前記第３の発振回路がＰＬＬ発振器であることを特徴としている。
【発明の効果】
【０００８】
本発明によれば、第３の発振回路の発振出力が当該シンセサイザ回路の出力となるので、従来の２つのＰＬＬ発振器を用いたシンセサイザ回路のような、発振出力の切り替え時の負荷変動の問題及び２つのＰＬＬ発振器間のアイソレーションの問題は生じない。これにより、従来回路のようなこれらの問題の対策のための余計な部品を必要とせず、部品点数削減によるコストダウンが可能となると同時に部品実装エリアの削減にもなり、さらに消費電流も削減することができる。
【０００９】
また、当該シンセサイザ回路の発振周波数（すなわち第３の発振回路の発振周波数）を切り替える際、１組のＰＬＬ発振回路を使って発振周波数を変更する構成に比べ、スイッチにより上記第１の発振回路と第２の発振回路の出力を切り替えることで、書き換えに時間を要する第３の発振回路に含まれる分周器の分周比の書き換えを、より小さな変更で済ませることができ、その結果高速ロックアップが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態を、図面を参照して説明する。
図１は、本発明の一実施の形態であるシンセサイザ回路の構成を示す図である。
【００１１】
本実施の形態のシンセサイザ回路１００は、異なる周波数（Ｆ１，Ｆ２ＭＨｚ；ただしＦ１≠Ｆ２）で発振する２つの、電圧制御温度補償水晶発振器からなる基準発振器（ＶＣ−ＴＣＸＯ１とＶＣ−ＴＣＸＯ２）と、１つの電圧制御発振器（ＶＣＯ３）と、ＶＣ−ＴＣＸＯ１とＶＣ−ＴＣＸＯ２の発振出力を切り替えるスイッチ（ＳＷ）４と、ＶＣ−ＴＣＸＯ１の発振出力にＶＣ−ＴＣＸＯ２の発振出力を同期させるための同期制御部２１と、スイッチ４から出力されるＶＣ−ＴＣＸＯ１またはＶＣ−ＴＣＸＯ２の発振出力をもとに安定した発振出力を得るためのＶＣＯ３と同期制御部３１とから構成されている。
【００１２】
ＶＣ−ＴＣＸＯ１は、デジタルブロック５へのクロック信号（ＣＬＫ）も供給している。また、デジタルブロック５から与えられる制御信号（Ｖｃｏｎ１）は、Ｄ／Ａコンバータ（ＤＡＣ）６によりデジタル／アナログ変換されてＶＣ−ＴＣＸＯ１に供給され、ＶＣ−ＴＣＸＯ１はその発振周波数を可変としている。
なお、ＶＣ−ＴＣＸＯ１部分の発振周波数を固定とする場合は、ＶＣ−ＴＣＸＯ１の代わりに発振周波数固定の水晶発振器を用いることができる。
【００１３】
同期制御部２１は、基準発振器ＶＣ−ＴＣＸＯ１の出力（Ｒｅｆ１）をＲ１分周するＲ１カウンタ（Ｒ１分周器）と、ＶＣ−ＴＣＸＯ２の発振出力をＮ１分周するＮ１カウンタ（Ｎ１分周器）と、Ｒｅｆ１をＲ１分周器にて分周した出力である第１基準周波数出力とＶＣ−ＴＣＸＯ２の発振出力をＮ１分周器にて分周した出力である第１比較周波数出力を比較しその比較結果である第１位相誤差（直流成分）をＶＣ−ＴＣＸＯ２への制御信号（Ｖｃｏｎ２）として供給する第１位相比較器とから構成されている（いずれも図示せず）。
【００１４】
同期制御部３１は、スイッチ４の出力（Ｒｅｆ２）をＲ２分周するＲ２カウンタ（Ｒ２分周器）と、ＶＣＯ３の発振出力をＮ２分周するＮ２カウンタ（Ｎ２分周器）と、Ｒｅｆ２をＲ２分周器にて分周した出力である第２基準周波数出力とＶＣＯ３の発振出力をＮ２分周器にて分周した出力である第２比較周波数出力を比較しその比較結果である第２位相誤差をＶＣＯ３への制御信号（Ｖｃｏｎ３）として供給する第２位相比較器とから構成されている（いずれも図示せず）。
なお、上記同期制御部２１及びＶＣ−ＴＣＸＯ２からなる第２の発振回路２０と、同期制御部３１及びＶＣＯ３からなる第３の発振回路３０は、それぞれＰＬＬ発振器をなしている。
【００１５】
このように構成されるシンセサイザ回路１００では、ＶＣ−ＴＣＸＯ１の発振出力（Ｒｅｆ１）に同期し、このリファレンス信号（Ｒｅｆ１）をＲ１分周した第１基準周波数と発振回路（第２の発振回路２０ではＶＣ−ＴＣＸＯ２、第３の発振回路３０ではＶＣＯ３）の出力をＮ１又はＮ２分周した比較周波数が、位相比較器によって比較され、結果として、基準周波数×Ｎの周波数の出力がなされる。
【００１６】
ここで、例えば、１組の電圧制御温度補償水晶発振器ＶＣ−ＴＣＸＯ（１，又は２）と同期制御部（３１）を用いてＶＣＯ（３）出力をロックさせる場合を考え、ＶＣ−ＴＣＸＯ１の発振周波数を１９．２ＭＨｚとし、ＶＣＯ３の発振周波数を１６４５．２ＭＨｚから１６７１ＭＨｚへと大きく変えロックさせるとする。このとき同期制御部３１のＲ２カウンタの分周比を１とすると、第２基準周波数は１９．２Ｍ／１＝１９．２ＭＨｚとなる。
【００１７】
この例で、第３の発振回路３０を周波数ロックさせるためには、同期制御部３１のＮ２カウンタの分周比は８５．６８７５（＝１６４５．２／１９．２）から、８７．０３１２５（＝１６７１／１９．２）に変える必要がある。しかし、Ｎ２カウンタの分周比をこのように大きく変える書き換えをする場合はロックするまで多少時間がかかってしまう。そこで、本実施の形態では、このように発振周波数を大きく変えるとき、Ｎ２カウンタの分周比を大きく変化させるのではなく、基準発振器を別のＶＣ−ＴＣＸＯ２に切り替える制御をする。ここでＶＣ−ＴＣＸＯ２の発振周波数が１９．３５ＭＨｚとすると、前述の周波数のロックは次のようになる。
【００１８】
先のＶＣ−ＴＣＸＯ１の発振状態で第３の発振回路３０は、そのＮ２カウンタの分周比が８５．６８７５でロックしている。ここでスイッチ４の出力をＶＣ−ＴＣＸＯ２の発振出力に切り替えると、Ｎ２カウンタの分周比はそのまま（８５．６８７５）で、周波数は、１９．３５×８５．６８７５＝１６５８．０５３１２５ＭＨｚにロックすることになるが、このスイッチ切り替えと同時にＮ２カウンタの分周比を、８６．３５６５８９１４７２８６８（この変更は、前の例に対しより小さい変更である）に書き換えると１６７１ＭＨｚにロックする。スイッチ４の切り替え及びこの場合のＮ２カウンタの分周比の書き換えは高速に行えるので、結果として高速ロックアップを実現できる。
【００１９】
以上のように、本実施の形態では、スイッチ４と同期制御部３１のＮカウンタの分周比を制御することで、当該シンセサイザ回路１００の発振周波数を制御することができる。
また、本実施の形態では、１つのＰＬＬ発振器である第３の発振回路３０からその発振出力を当該シンセサイザ回路１００の発振出力として外部に供給するので、従来のように２つのＰＬＬ発振器を用いた場合のその電圧制御発振器にかかる負荷変動の問題や、アイソレーションの問題を解決することができる。
【００２０】
また、本実施の形態では、以上のように構成することから、ＰＬＬ発振器を構成する第２の発振回路２０や第３の発振回路３０の内部でスプリアスが発生した場合の回避もできる。例えば、ＶＣ−ＴＣＸＯ１が原因でスプリアスが発生した場合、これをＶＣ−ＴＣＸＯ２に差し替えることで、スプリアスの発生をとめたり、スプリアスの発生位置を変えたりすることができる。
なお、ＰＬＬ発振器にて発生するスプリアスの回避あるいはこれを軽減するため、上記構成において、第１の発振回路１及び第２の発振回路２０の発振周波数の選択、各分周器の分周比の選択等を適切に行うことが望ましい。
【００２１】
さて、ＴＤＭＡ方式等における従来の移動無線機では、デジタルブロック５において、基地局から与えられる基準クロックをもとに、ＶＣ−ＴＣＸＯ１の発振出力を基地局内部の基準クロックに同期させている。図１に示すＶＣ−ＴＣＸＯ１、デジタルブロック５、Ｄ／Ａコンバータ６部分の構成は、このための構成となっている。もちろん、ＶＣ−ＴＣＸＯ２も、ＶＣ−ＴＣＸＯ１と同様に基地局の基準クロックとの同期をとる必要がある。そこで、デジタルブロック５にて、ＶＣ−ＴＣＸＯ２の発振出力も、ＶＣ−ＴＣＸＯ１と同様に基準クロックに対し同期をとれる回路を作ればよいが、これではコストが非常にかかってしまうのが現状である。そこで、本実施の形態では、同期制御部２１を用いて基準クロックとの同期をとる構成としている。
【００２２】
同期制御部２１の基準周波数である第１基準周波数は、ＶＣ−ＴＣＸＯ１から与えられるリファレンス信号（Ｒｅｆ１）をもとに作られており、ＶＣ−ＴＣＸＯ２を同期制御部２１で制御することで（前述のように、ＶＣ−ＴＣＸＯ２と同期制御部２１でＰＬＬ発振器を構成している）、ＶＣ−ＴＣＸＯ１とＶＣ−ＴＣＸＯ２の同期がとれるようになっている。結果、ＶＣ−ＴＣＸＯ２の発振出力も基準クロックと同期がとれたものとなる。
【００２３】
以上、この発明の実施形態を、図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の構成等も含まれることは言うまでもない。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施の形態であるシンセサイザ回路の構成を示すブロック図である。
【図２】従来のシンセサイザ回路の構成を示すブロック図である。
【符号の説明】
【００２５】
１…ＶＣ−ＴＣＸＯ（第１の発振回路，水晶発振器）
２…ＶＣ−ＴＣＸＯ（第１の電圧制御発振器）
３…ＶＣＯ（第２の電圧制御発振器）
４…スイッチ（ＳＷ）
５…デジタルブロック（Ｄｉｇｉｔａｌ  Ｂｌｏｃｋ）
６…Ｄ／Ａコンバータ（ＤＡＣ）
２０…第２の発振回路
２１…同期制御部
３０…第３の発振回路
３１…同期制御部
１００…シンセサイザ回路
【図１】
2005136483.tif 000003
【図２】
2005136483.tif 000004