(57)【要約】【課題】  分離ゲート構造を有するフラッシュメモリセルの製造方法を提供する【解決手段】  半導体基板上に形成されたフローティングゲート膜上に犠牲膜を形成しパターニングして前記フローティングゲート膜の一部を露出させる開口部を有する犠牲膜パターンを形成する。前記開口部内にゲート層間絶縁膜パターンを形成する。前記犠牲膜パターンを除去した後、前記ゲートの層間絶縁膜のパターンをエッチングマスクとして使用して、前記フローティングゲート膜をエッチングして、前記ゲート層間絶縁膜パターン下部にフローティングゲートを形成する。以後、前記フローティングゲートの一側と重なるコントロールゲートを形成する。【選択図】            図３Ｇ
2005101600.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１ゲート絶縁膜、フローティングゲート膜及び犠牲膜を順に形成する段階と、
前記犠牲膜をパターニングして、前記フローティングゲート膜の一部を露出させる開口部を有する犠牲膜パターンを形成する段階と、
前記開口部内にゲート層間絶縁膜パターンを形成する段階と、
前記犠牲膜パターンを除去する段階と、
前記ゲート層間絶縁膜パターンをエッチングマスクとして使用し、前記フローティングゲート膜をエッチングし、前記ゲート層間絶縁膜パターン下部にフローティングゲートを形成する段階と、
前記フローティングゲートを有する半導体基板上に第２ゲート絶縁膜を形成する段階と、
前記第２ゲート絶縁膜上に前記フローティングゲートの一側と重なるコントロールゲートを形成する段階と、
を含むことを特徴とするフラッシュメモリセル製造方法。
【請求項２】
前記ゲート層間絶縁膜は、ＰＥＣＶＤ、ＬＰＣＶＤ、またはＡＰＣＶＤのうち、いずれか一つを利用して形成することを特徴とする請求項１に記載のフラッシュメモリセル製造方法。
【請求項３】
前記ゲート層間絶縁膜は、３００℃ないし７００℃の温度で酸化膜を蒸着して形成することを特徴とする請求項２に記載のフラッシュメモリセル製造方法。
【請求項４】
前記ゲート層間絶縁膜パターンを形成する段階は、
前記犠牲膜パターン上に前記開口部を満たすゲート層間絶縁膜を形成する段階と、
前記犠牲膜パターンの上部面が露出されるまで前記ゲート層間絶縁膜を平坦化させる段階と、
を含むことを特徴とする請求項２に記載のフラッシュメモリセル製造方法。
【請求項５】
前記ゲート層間絶縁膜は、化学機械的研磨で平坦化させることを特徴とする請求項４に記載のフラッシュメモリセル製造方法。
【請求項６】
前記ゲート層間絶縁膜は、乾式エッチングで平坦化させることを特徴とする請求項４に記載のフラッシュメモリセル製造方法。
【請求項７】
前記ゲート層間絶縁膜は、前記犠牲膜に対してエッチング選択比を有する物質で形成することを特徴とする請求項６に記載のフラッシュメモリセル製造方法。
【請求項８】
前記犠牲膜は、シリコン窒化膜で形成され、
前記ゲート層間絶縁膜は、酸化膜で形成されたことを特徴とする請求項７に記載のフラッシュメモリセル製造方法。
【請求項９】
前記コントロールゲートは、その一端が前記ゲート層間絶縁膜パターンの一部を覆い、前記フローティングゲート上部面の一部と重なり、その他端が前記半導体基板と重なるよう形成することを特徴とする請求項１に記載のフラッシュメモリセル製造方法。
【請求項１０】
前記開口部を形成する段階の後、前記露出されたフローティングゲート膜をリセスさせる段階をさらに含むことを特徴とする請求項１に記載のフラッシュメモリセル製造方法。
【請求項１１】
前記フローティングゲートは、その上端部に尖端形状を有するように形成することを特徴とする請求項１０に記載のフラッシュメモリセル製造方法。
【請求項１２】
半導体基板の所定領域に素子分離膜を形成して活性領域を限定する段階と、
前記活性領域上に第１ゲート絶縁膜、フローティングゲート膜及び犠牲膜を順に形成する段階と、
前記犠牲膜をパターニングして前記活性領域上の前記フローティングゲート膜の一部を露出させ、その両端部が前記素子分離膜と重なる開口部を有する犠牲膜パターンを形成する段階と、
前記犠牲膜パターン上に前記開口部を満たすゲート層間絶縁膜を形成する段階と、
前記犠牲膜パターンの上部面が露出されるまで前記ゲート層間絶縁膜を平坦化させて前記開口部内に残存するゲート層間絶縁膜パターンを形成する段階と、
前記犠牲膜パターンを除去する段階と、
前記ゲート層間絶縁膜パターンをエッチングマスクとして使用して前記フローティングゲート膜をエッチングして前記ゲート層間絶縁膜パターン下部にフローティングゲートを形成する段階と、
前記フローティングゲートを有する活性領域上に第２ゲート絶縁膜を形成する段階と、
前記第２ゲート絶縁膜上に前記フローティングゲートの一側と重なるコントロールゲートを形成する段階と、
前記活性領域に、前記フローティングゲート及び前記コントロールゲートを間に置き、離隔されるソース及びドレインを形成する段階と、
を含むことを特徴とするフラッシュメモリセル製造方法。
【請求項１３】
前記ゲート層間絶縁膜は、ＰＥＣＶＤ、ＬＰＣＶＤ、またはＡＰＣＶＤのうち、いずれか一つを利用して形成することを特徴とする請求項１２に記載のフラッシュメモリセル製造方法。
【請求項１４】
前記ゲート層間絶縁膜は、３００℃ないし７００℃の温度で酸化膜を蒸着して形成することを特徴とする請求項１３に記載のフラッシュメモリセル製造方法。
【請求項１５】
前記ゲート層間絶縁膜は、化学機械的研磨で平坦化させることを特徴とする請求項１２に記載のフラッシュメモリセル製造方法。
【請求項１６】
前記ゲート層間絶縁膜は、乾式エッチングで平坦化させることを特徴とする請求項１２に記載のフラッシュメモリセル製造方法。
【請求項１７】
前記ゲート層間絶縁膜は、前記犠牲膜に対してエッチング選択比を有する物質で形成されることを特徴とする請求項１６に記載のフラッシュメモリセル製造方法。
【請求項１８】
前記コントロールゲートは、その一端が前記ゲート層間絶縁膜パターンの一部を覆い、前記フローティングゲートの上部面の一部と重なり、その他端が前記活性領域と重なるように形成することを特徴とする請求項１２に記載のフラッシュメモリセル製造方法。
【請求項１９】
前記開口部を形成する段階の後、前記露出されたフローティングゲート膜をリセスさせる段階をさらに含むことを特徴とする請求項１２に記載のフラッシュメモリセル製造方法。
【請求項２０】
前記フローティングゲートは、その上端部に尖端形状を有することを特徴とする請求項１９に記載のフラッシュメモリセル製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係るもので、更に詳しく説明すると分離ゲート構造を有するフラッシュメモリセルの製造方法（Ｍｅｔｈｏｄｓ  ｏｆ  ｆａｂｒｉｃａｔｉｎｇ  ａ  ｆｌａｓｈ  ｍｅｍｏｒｙ  ｃｅｌｌ  ｈａｖｉｎｇ  ｓｐｌｉｔ  ｇａｔｅ
ｓｔｒｕｃｔｕｒｅ）に関する。
【背景技術】
【０００２】
フラッシュメモリ素子は、電源が供給されてない状態でもデータが維持できる不揮発性メモリ素子の一種としで、プログラム及び消去が可能であるＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）と電気的にプログラム及び消去が可能であるＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ
Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）との長所を組み合わせて開発された高集積素子である。
【０００３】
従来のフラッシュメモリセルは、ソースとドレインとの間の半導体基板上に積層されたトンネル酸化膜（ｔｕｎｎｅｌ  ｏｘｉｄｅ）、フローティングゲート（ｆｌｏａｔｉｎｇ  ｇａｔｅ）、絶縁膜及びコントロールゲート（ｃｏｎｔｒｏｌ  ｇａｔｅ）を含む積層ゲートの構造を有する。
【０００４】
前記積層ゲートの構造は、過消去（ｏｖｅｒ−ｅｒａｓｅ）現象が起きる問題点があり、これを解決するために分離ゲートの構造を有するフラッシュメモリセルが提案されている。大谷敏晴（Ｏｔａｎｉ  Ｔｏｓｈｉｈａｒｕ）は、「不揮発性半導体記憶装置及びその製造方法（Ｎｏｎｖｏｌａｔｉｌｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ  ａｎｄ  ｉｔｓ  ｍａｎｕｆａｃｔｕｒｅ）」名称の日本公開特許１９９９−２８４０８４でＬＯＣＯＳ工程を利用した分離ゲートの製造方法を提示している。（特許文献１参照）
以下，図１Ａないし図１Ｅを参照して従来の技術に係る分離ゲートの構造を有するフラッシュメモリセルの製造方法を説明する。
【０００５】
まず、図１Ａに示すように、半導体基板１０上にゲート酸化膜１１、第１ポリシリコン膜１２及びシリコン窒化膜１３を積層する。
【０００６】
続いて、図１Ｂに示すように、前記シリコン窒化膜１３をパターニングしてその内部に開口部１３Ｂを有するシリコン窒化膜のパターン１３Ａを形成して前記第１ポリシリコン膜１２の一部を露出させる。
【０００７】
次に、図１Ｃに示すように、前記シリコン窒化膜のパターン１３Ａを酸化防止膜に利用するＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）工程を実施して前記露出された第１ポリシリコン１２の一部を酸化させてポリ酸化膜（ｐｏｌｙ  ｏｘｉｄｅ）１４を形成する。
【０００８】
続いて、図１Ｄに示すように、前記シリコン窒化膜のパターン１３Ａを除去し、前記ポリ酸化膜１４をエッチング防止膜として使用して前記第１ポリシリコン膜１２をエッチングすることによって、前記ポリ酸化膜１４の下部にフローティングゲート１２Ａを形成する。
【０００９】
次に、図１Ｅに示すように、全体の構造上に酸化膜１５を形成した後、前記フローティ
ングゲート１２Ａの一部と重なるコントロールゲート１６を第２ポリシリコン膜で形成する。続いて、前記フローティングゲート１２Ａ及びコントロールゲート１６の側壁上にスペーサー１７を形成する工程、前記半導体基板１０内にソース／ドレイン１８Ａ、１８Ｂを形成する工程等を実施する。一方、前記酸化膜１５は、前記フローティングゲート１２Ａとコントロールゲート１６との間の領域ではトンネル酸化膜１５Ａとして機能し、前記半導体基板１０と前記コントロールゲート１６との間の領域ではゲート酸化膜１５Ｂとして機能する。
【００１０】
前述したように行われる従来の分離ゲートの構造を有するフラッシュメモリセルの製造方法は、ＬＯＣＯＳ工程として前記フローティングゲート１２Ａとコントロールゲート１６との間の絶縁のために前記ポリ酸化膜１４を形成することによりポリ酸化膜１４を均一な厚さで形成するのは難しい。また、ＬＯＣＯＳ工程のうち、約８００℃の温度で実施される熱酸化によるヒートバジェット（ｈｅａｔ  ｂｕｄｇｅｔ）の問題、ゲート酸化膜の縁が太くなるスマイリングの効果（ｓｍｉｌｉｎｇ  ｅｆｆｅｃｔ）が起きる。そのため、セル特性の劣化となりプログラム及び消去の過程で誤動作が起きる可能性がある。
【００１１】
前述した従来の方法により製造された分離ゲートの構造を有するフラッシュメモリセルには多様な犠牲キャパシターが存在する。図１Ｅを参照すると、前記コントロールゲート１６と前記フローティングゲート１２Ａの側壁との間にトンネルキャパシターＣｔが存在し、前記コントロールゲート１６と前記フローティングゲート１２Ａの上部面との間にゲート層間キャパシターＣｉｐが存在する。また、前記フローティングゲート１２Ａと前記半導体基板１０との間にチャンネルキャパシターＣｃが存在し、前記フローティングゲート１２Ａと前記ソース１８Ａとの間にソースキャパシターＣｓが存在する。
【００１２】
図１Ｅに示された分離ゲート構造を有するフラッシュメモリセルのプログラム動作は次のようになる。前記ソース１８Ａに高電圧を印加し、前記ドレイン１８Ｂに接地電圧を印加する。前記ドレイン１８Ｂから発生された電子は、前記コントロールゲート１６に印加されたプログラム電圧により半導体基板１０に形成されたチャンネル領域を通ってソース１８Ａに移動する。前記プログラム電圧は、前記ソース１８Ａに印加される電圧よりも低く、前記チャンネル領域形成のためのスレッショルド電圧より高い。前記ソース１８Ａに移動する前記電子は、前記ソース１８Ａに印加された高電圧によってカップリングされた前記フローティングゲート１２Ａと前記ドレイン１８Ｂとの間の電位差により励起されて前記フローティングゲート１２Ａに注入される。即ち、プログラム動作は、フローティングゲート１２Ａでのホットキャリアー注入（ｈｏｔ  ｃａｒｒｉｅｒ  ｉｎｊｅｃｔｉｏｎ）によりなされる。
【００１３】
この場合に、プログラムカップリング比率gＰは、次の数式１により示される。
【００１４】
【数１】
2005101600.tif 000003
【００１５】
前記式でＣ１，Ｃ２，Ｃ３及びＣ４は、それぞれ前記ソースキャパシターＣｓの静電容量、前記チャンネルキャパシターＣｃの静電容量、前記トンネルキャパシターＣｔの静電容量及び前記ゲート層間キャパシターＣｉｐの静電容量を表す。
【００１６】
また、前記分離ゲート構造を有するフラッシュメモリセルの消去動作は、次のようになる。前記コントロールゲート１６に高電圧を印加し、前記ソース１８Ａ及び前記ドレイン１８Ｂにそれぞれ接地電圧を印加すると、前記フローティングゲート１２Ａに充電（ｃｈ
ａｒｇｉｎｇ）された電子が前記コントロールゲート１６に印加された高電圧により前記コントロールゲート１６にＦ−Ｎトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）されて消去される。
この場合に消去カップリング比率gＥは、前記犠牲キャパシターＣｓ，Ｃｃ，Ｃｔ，Ｃｉｐの静電容量Ｃ１，Ｃ２，Ｃ３，Ｃ４を使用して次の数式２により表すことができる。
【００１７】
【数２】
2005101600.tif 000004
【００１８】
素子の集積度向上によって前記ポリ酸化膜１４の幅Ｗが減少する。即ち、図１Ｂに示すようにポリ酸化膜１４形成のために備えられる開口部１３Ｂの幅が減少することによって露出されるポリシリコン膜１２の幅が減少し、それによりＬＯＣＯＳ工程から得られるポリ酸化膜１４の厚さが減少する。前記ポリ酸化膜１４の厚さの減少は，ポリ酸化膜１４を間に置き、重なるフローティングゲート１２Ａとコントロールゲート１６のゲート層間犠牲キャパシターＣｉｐの静電容量を増加させて素子特性を低下させる。即ち、前記フローティングゲート１２Ａとコントロールゲート１６との間に発生するゲート層間キャパシターＣｉｐの静電容量が大きくなると、プログラム時に前記フローティングゲート１２Ａに印加される電圧が低くなりプログラム効率が低下すると言う問題点がある。
【特許文献１】特開平１１−２８４０８４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本発明が解決しようする技術的課題は、分離ゲート構造を有するフラッシュメモリセル製造方法を提供することにある。
【課題を解決するための手段】
【００２０】
前記技術的課題を解決するために本発明の分離ゲート構造を有するフラッシュメモリセル製造方法は、フローティングゲート膜の一部を露出させる開口部内にゲート層間絶縁膜を形成し、平坦化させることで、フローティングゲートとコントロールゲートとを絶縁させるゲート層間絶縁膜パターンを形成することにその特徴がある。
【００２１】
本発明の一形態によるフラッシュメモリセル製造方法は、半導体基板上に第１ゲート絶縁膜、フローティング膜及び犠牲膜を順に形成することを含む。前記犠牲膜をパターニングして前記フローティングゲート膜の一部を露出させる開口部を有する犠牲膜パターンを形成する。前記開口部内にゲート層間絶縁膜パターンを形成した後、前記犠牲膜パターンを除去する。前記ゲート層間絶縁膜パターンをエッチングマスクとして使用して前記フローティングゲート膜をエッチングして前記ゲート層間絶縁膜パターン下部にフローティングゲートを形成する。前記フローティングゲートを有する半導体基板上に第２ゲート絶縁膜を形成する。前記第２ゲート絶縁膜上に前記フローティングゲートの一側と重なるコントロールゲートを形成する。
【００２２】
また、本発明の他の形態によるフラッシュメモリセル製造方法は、半導体基板の所定領域に素子分離膜を形成して活性領域を限定することを含む。前記活性領域上に第１ゲート絶縁膜、フローティングゲート膜及び犠牲膜を順に形成する。前記犠牲膜をパターニングして、前記活性領域上の前記フローティングゲート膜の一部を露出させ、その両端部が前記素子分離膜と重なる開口部を有する犠牲膜パターンを形成する。前記犠牲膜パターン上に前記開口部を満たすゲート層間絶縁膜を形成する。前記犠牲膜パターンの上部面が露出されるまで前記ゲート層間絶縁膜を平坦化させて前記開口部内に残存するゲート層間絶縁
膜パターンを形成する。前記犠牲膜パターンを除去する。前記ゲート層間絶縁膜パターンをエッチングマスクとして使用して前記フローティングゲート膜をエッチングして前記ゲート層間絶縁膜パターン下部にフローティングゲートを形成する。前記フローティングゲートを有する活性領域上に第２ゲート絶縁膜を形成する。前記第２ゲート絶縁膜上に前記フローティングゲートの一側と重なるコントロールゲートを形成する。前記活性領域に、前記フローティングゲート及び前記コントロールゲートを間に置き、離隔されるソース及びドレインを形成する。
【発明の効果】
【００２３】
本発明は、フローティングゲートとコントロールゲート層間絶縁膜を化学気象蒸着及び平坦化工程を通じて形成することにより均一な厚さのゲート層間絶縁膜パターンを形成することができる。また、従来の熱酸化工程と比べて低い温度で前記ゲート層間絶縁膜を形成することによりヒートバジェットとスマイリング効果などによる問題点を改善することができる。それと共に、狭い面積でも十分な厚さのゲート層間絶縁膜を形成することができてフローティングゲートとコントロールゲートとの間に形成される犠牲キャパシターの静電容量を減少させることができる。
【発明を実施するための最良の形態】
【００２４】
以下、添付された図面を参照して本発明の実施形態を詳しく説明する。しかし、ここで説明する実施形態は、当業者に本発明の思想が十分に伝達できるようにするための例として提供されるものである。従って、本発明は次に説明される実施形態に限定されず他の形態で具体化されることもできる。そして図面において、層及び領域の長さ、厚みは、明確性をあたえるために誇張されたものである。明細書全体にかけて同一の参照番号は、同一の構成要素を示す。
【００２５】
図２は、本発明の実施形態に係る分離ゲート構造を有するフラッシュメモリセル製造方法を説明するための平面図であり、図３Ａないし図３Ｈは、図２のＩ−Ｉ’線に沿って示されたフラッシュメモリセル製造工程断面図である。
【００２６】
図２及び図３Ａを参照すると、まず、半導体基板２０の所定領域に素子分離膜２０Ｂを形成して活性領域２０Ａを限定する。前記素子分離膜２０Ｂを有する半導体基板２０上に第１ゲート絶縁膜２１、フローティングゲート膜２２及び犠牲膜２３を順に形成する。前記犠牲膜２３の厚さは、後続工程で形成されるフローティングゲートとコントロールゲートとの間に介在されるゲート層間絶縁膜パターンの厚さと一致する。従って、前記ゲート層間絶縁膜の厚さが決定されると、前記犠牲膜は前記ゲート層間絶縁膜パターンと同一の厚さで形成することが好ましい。本実施形態で、前記第１ゲート絶縁膜は、５０Åないし１００Åの厚さの酸化膜で形成され、前記フローティングゲート膜２２は６００Åないし８００Åの厚さのポリシリコン膜で形成され、前記犠牲膜２３は９００Åないし１１００Åの厚さのシリコン窒化膜で形成される。
【００２７】
図３Ｂを参照すると、次に、前記犠牲膜２３をパターニングしてその内部に開口部２３Ｂを有する犠牲膜パターン２３Ａを形成して前記フローティングゲート膜２２の一部を露出させる。前記開口部２３Ｂは、後続工程で形成されるフローティングゲートの形状と一致する。本実施形態では、図２に示されたフローティングゲート２２Ａの形状により前記開口部２３Ｂの両端部が前記素子分離膜２３Ｂと重なるように形成する。一方、前記開口部２３Ｂ形成のための過程で過度エッチングを実施して前記開口部２３Ｂの底面に露出された前記フローティングゲート膜２２をリセスさせることもできる。
【００２８】
図３Ｃを参照すると、さらに、前記開口部２３Ｂを満たすゲート層間絶縁膜２４を形成する。前記ゲート層間絶縁膜２４は化学気象蒸着（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅ
ｐｏｓｉｔｉｏｎ）で形成する。前記ゲート層間絶縁膜２４は、前記犠牲膜パターン２３Ａに対してエッチング選択比を有する物質で形成される。例えば、前記犠牲膜パターン２３Ａをシリコン窒化膜で形成した場合、前記ゲート層間絶縁膜２４は酸化膜で形成される。本発明の実施形態で前記ゲート層間絶縁膜２４は、ＰＥＣＶＤ（ｐｌａｓｍ  ｅｎｈａｎｃｅｄ  ＣＶＤ）、ＬＰＣＶＤ（ｌｏｗ  ｐｒｅｓｓｕｒｅ  ＣＶＤ）、またはＡＰＣＶＤ（ａｔｍｏｓｐｈｅｒｉｃ  ｐｒｅｓｓｕｒｅ  ＣＶＤ）装置内にＳｉＨ４とＯ２ガスを供給したり、またはＳｉ（ＯＣ２Ｈ５）４とＯ３ガスを供給して３００℃ないし７００℃の温度で酸化膜を蒸着したりして形成する。
【００２９】
図３Ｄを参照すると、次に、前記犠牲膜パターン２３Ａの表面が露出するまで前記ゲート層間絶縁膜２４を平坦化させ、前記開口部２３Ｂ内で残留された前記ゲート層間絶縁膜２４でなっているゲート層間絶縁膜パターン２４Ａを形成する。前記平坦化工程として、シリカ（Ｓｉｌｉｃａ）を研磨剤で利用する化学機械的研磨（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）を実施したり、またはＣＦ４、ＣＨＦ３及びＯ２ガスを利用した全面乾式エッチングを実施したりすることもできる。
【００３０】
図３Ｅを参照すると、さらに、前記犠牲膜パターン２３Ａを除去して前記ゲート層間絶縁膜パターン２４Ａの側面を露出させると共に前記フローティングゲート膜２２の上部面を露出させる。前記犠牲膜パターン２３Ａをシリコン窒化膜で形成した場合には、Ｈ３ＰＯ４溶液を利用する湿式エッチングで前記犠牲膜パターン２３Ａを除去する。
【００３１】
図２及び図３Ｆを参照すると、次に、前記ゲート層間絶縁膜パターン２４Ａをエッチングマスクとして使用して前記露出されたフローティングゲート膜２２をエッチングすることによって、前記絶縁膜パターン２４Ａ下部にフローティングゲート２２Ａを形成する。この時、厚さが薄い前記ゲート絶縁膜２１は、前記エッチング及びエッチング後に実施される洗浄工程により除去されて前記半導体基板２０の表面が露出されることもある。前記フローティングゲート膜２２をポリシリコン膜で形成した場合、ＨＢｒ及びＣｌ２を利用する非等方性乾式エッチングを実施してフローティングゲート２２Ａを形成する。一方、フローティングゲート２２Ａの上部が前記開口部形成のための過程で過度エッチングによってリセスされた場合、前記フローティングゲート２２Ａの上段部が尖端（ｔｉｐ）形状Ｔを有するように形成することができる。これにより、前記フローティングゲート２２Ａと後続工程で形成されるコントロールゲート間のカップリング比（ｃｏｕｐｌｉｎｇ  ｒａｔｉｏ）を減少させ、Ｆ−Ｎトンネリング（Ｆｏｗｌｅｒ  Ｎｏｒｄｈｅｉｍ  ｔｕｎｎｅｌｉｎｇ）効果を増大させることができる。
【００３２】
図２及び図３Ｇを参照すると、さらに、全体構造上に第２ゲート絶縁膜２５を形成した後、伝導膜を蒸着及びパターニングしてコントロールゲート２６を形成する。前記コントロールゲート２６の一端は、前記ゲート層間絶縁膜パターン２４Ａの一部を覆い前記フローティングゲート２２Ａの上部面一部と重なり、その一側が前記フローティングゲート２２Ａの一側と重なり、その他端が前記半導体基板２０と重なる。本発明の実施形態で、前記第２ゲート絶縁膜２５は酸化膜で形成され、前記コントロールゲート２６はポリシリコン膜で形成される。一方、前記第２ゲート絶縁膜２５は、前記フローティングゲート２２Ａとコントロールゲート２６との間でトンネル絶縁膜２５Ａとしての役割をする。
【００３３】
続いて、前記フローティングゲート２２Ａ及びコントロールゲート２６の側壁上に絶縁膜スペーサー２７を形成し、イオン注入工程及び熱処理工程を実施してソース２８Ａ及びドレイン２８Ｂを形成する。
【００３４】
一方、分離ゲート構造を有するフラッシュセルのプログラムカップリング比率gｐは、ソースキャパシターＣｓの静電容量に依存する。従って、前記ソース２８Ａ領域形成時の
側面拡散（ｌａｔｅｒａｌ  ｄｉｆｆｕｓｉｏｎ）が起きるようにすることによって、前記フローティングゲート２２Ａと前記ソース２８Ａとの間の重なる面積Ａを拡張させて前記ソースキャパシターＣｓの静電容量を増加させる。
【００３５】
図２及び図３Ｈを参照すると、全体構造上に層間絶縁膜２９を形成し、前記層間絶縁膜２９を選択的にエッチングして前記ドレイン２８Ｂの表面を露出させるコンタクトホールを形成する。続いて、コンタクト内に伝導性プラグ３０を形成した後、前記伝導性プラグ３０に連結されるビットライン３１を形成する。
【００３６】
前述したような本発明では、前記フローティングゲート膜２２を露出させる前記開口部２３Ｂ内にゲート層間絶縁膜を形成し平坦化させ、前記フローティングゲート２２Ａと前記コントロールゲート２６間の絶縁のための前記ゲート層間絶縁膜パターン２４Ａを形成する。前記ゲート層間絶縁膜パターン２４Ａの形成のために化学気象蒸着及び平坦化工程を利用して形成する。従って、均一な厚さのゲート層間絶縁膜パターン２４Ａを得ることができる。
【００３７】
また、前記開口部２３Ｂの深さを増加させることによって幅が小さくなる高集積素子でも前記ゲート層間絶縁膜パターン２４Ａの厚さを十分に確保することができる。従って、前記ゲート層間絶縁膜パターン２４Ａを間に置き、重なる前記フローティングゲート２２Ａとコントロールゲート２６との間に発生するゲート層間キャパシターＣｉｐの静電容量を減少させることができる。即ち、プログラム時に前記ゲート層間キャパシターＣｉｐの静電容量増加によるフローティングゲート２２Ａの電圧減少を効果的に防止でき、これによりプログラム効率低下を防ぐことができる。
【産業上の利用可能性】
【００３８】
本発明は、フラッシュメモリセルの製造工程で有効に利用することができる。
【図面の簡単な説明】
【００３９】
【図１Ａ】従来の技術に係るフラッシュメモリセルの製造工程の断面図である。
【図１Ｂ】従来の技術に係るフラッシュメモリセルの製造工程の断面図である。
【図１Ｃ】従来の技術に係るフラッシュメモリセルの製造工程の断面図である。
【図１Ｄ】従来の技術に係るフラッシュメモリセルの製造工程の断面図である。
【図１Ｅ】従来の技術に係るフラッシュメモリセルの製造工程の断面図である。
【図２】本発明の実施形態に係る分離ゲートの構造を有するフラッシュメモリセルの製造工程を説明するための平面図である。
【図３Ａ】図２のＩ−Ｉ’線に沿って示されるフラッシュメモリセルの製造工程の断面図である。
【図３Ｂ】図２のＩ−Ｉ’線に沿って示されるフラッシュメモリセルの製造工程の断面図である。
【図３Ｃ】図２のＩ−Ｉ’線に沿って示されるフラッシュメモリセルの製造工程の断面図である。
【図３Ｄ】図２のＩ−Ｉ’線に沿って示されるフラッシュメモリセルの製造工程の断面図である。
【図３Ｅ】図２のＩ−Ｉ’線に沿って示されるフラッシュメモリセルの製造工程の断面図である。
【図３Ｆ】図２のＩ−Ｉ’線に沿って示されるフラッシュメモリセルの製造工程の断面図である。
【図３Ｇ】図２のＩ−Ｉ’線に沿って示されるフラッシュメモリセルの製造工程の断面図である。
【図３Ｈ】図２のＩ−Ｉ’線に沿って示されるフラッシュメモリセルの製造工程の断面図である。
【符号の説明】
【００４０】
２０    半導体基板、
２１    第１ゲート絶縁膜、
２２    フローティングゲート膜、
２２Ａ    フローティングゲート、
２３    犠牲膜、
２３Ａ    犠牲膜パターン、
２３Ｂ    開口部、
２４    ゲート層間絶縁膜、
２４Ａ    ゲート層間絶縁膜パターン、
２５    第２ゲート絶縁膜、
２５Ａ    トンネル絶縁膜、
２６    コントロールゲート、
２７    スペーサー、
２８Ａ、２８Ｂ    ソース、ドレイン。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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