(57)【要約】【課題】  不揮発性半導体記憶装置の製造歩留まり、信頼性を向上させる。【解決手段】  半導体基板のｐ型ウエルに形成されたｎ型半導体領域（ソース、ドレイン）と３つのゲート（浮遊ゲート、制御ゲートおよび選択ゲート５）によってメモリセルを構成するＡＮＤ型フラッシュメモリの製造に際し、選択ゲート５の一方の側壁近傍のｐ型ウエル３にヒ素（Ａｓ）を導入してｎ型半導体領域（ソース、ドレイン）７を形成した後、ドレインディスターブ対策として、ｎ型半導体領域７が形成されている方の側壁の近傍に位置する第１ゲート絶縁膜４の膜厚を厚く形成するために、ＩＳＳＧ(In-Situ Steam Generation)酸化法を用いて基板１を熱処理する。【選択図】  図６
2005209931.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の主面上に酸化シリコンを主体とする第１絶縁膜を介して形成された第１ゲートと、
前記第１ゲートの側壁に形成された第２絶縁膜からなるサイドウォールスペーサと、
前記半導体基板に形成された第２導電型の半導体領域からなるソース、ドレインと、
前記サイドウォールスペーサを覆うように形成され、その一部が前記第１絶縁膜によって前記ソース、ドレインと絶縁された第２ゲートと、
前記第２ゲート上に形成され、第３絶縁膜を介して前記第２ゲートと絶縁された第３ゲートとで構成された複数のメモリセルが前記半導体基板の主面にマトリクス配置され、
前記第３ゲートは、前記半導体基板の主面の第１方向に延在してワード線を構成し、
前記ソース、ドレインは、前記半導体基板の主面の前記第１方向と交差する第２方向に延在してビット線を構成している不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置において、前記ソース、ドレインは、前記第１ゲートの一方の側壁下部に形成され、前記ワード線の延在方向に隣接する２個のメモリセルによって共有されていることを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１記載の不揮発性半導体記憶装置において、前記メモリセルへの情報の書き込みは、前記第１ゲートの下部のチャネル領域で発生するホットエレクトロンを前記第１絶縁膜を通じて前記第２ゲートに注入することにより行われることを特徴とする不揮発性半導体記憶装置。
【請求項４】
以下の工程を含む不揮発性半導体記憶装置の製造方法：
（ａ）第１導電型の半導体基板の主面上に酸化シリコンを主体とする第１絶縁膜を形成した後、前記第１絶縁膜上に形成した第１導電膜をパターニングすることによって、前記半導体基板の主面の第１方向に延在する複数の第１ゲートを形成する工程、
（ｂ）前記第１ゲートのそれぞれの一方の側壁近傍の前記半導体基板に斜めイオン注入法を用いて不純物を導入することにより、第２導電型の半導体領域からなるソース、ドレインを形成する工程、
（ｃ）前記工程（ｂ）の後、ＩＳＳＧ酸化法を用いて前記半導体基板を熱処理することにより、前記第１ゲートのそれぞれの側壁の近傍を含む前記第１ゲート同士の間の前記第１絶縁膜を厚膜化する工程、
（ｄ）前記工程（ｃ）の後、前記半導体基板上に形成した第２絶縁膜を異方性エッチングすることにより、前記第１ゲートのそれぞれの側壁に、前記第２絶縁膜からなるサイドウォールスペーサを形成する工程、
（ｅ）前記工程（ｄ）の後、前記半導体基板上に形成した第２導電膜をパターニングすることにより、前記第１ゲート同士の間に前記第２導電膜からなる第２ゲートを形成する工程。
【請求項５】
請求項４記載の不揮発性半導体記憶装置の製造方法において、前記工程（ｄ）の後、前記工程（ｅ）に先立って、前記工程（ｄ）の異方性エッチングで削られた前記第１絶縁膜を再生するために、ＩＳＳＧ酸化法を用いて前記半導体基板を熱処理する工程をさらに含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項６】
請求項４記載の不揮発性半導体記憶装置の製造方法において、前記工程（ｅ）の後、
（ｆ）前記第２ゲート上に第３絶縁膜を形成し、前記第３絶縁膜上に第３導電膜を形成した後、前記第３導電膜をパターニングすることにより、前記半導体基板の主面の前記第１方向と交差する第２方向に延在する複数の第３ゲートを形成する工程、
をさらに含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項７】
請求項４記載の不揮発性半導体記憶装置の製造方法において、前記工程（ｂ）で前記半導体基板に導入する前記不純物は、ヒ素であることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項８】
請求項４記載の不揮発性半導体記憶装置の製造方法において、前記工程（ｂ）で前記半導体基板に前記不純物を導入する際、斜めイオン注入法を用いることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項９】
請求項６記載の不揮発性半導体記憶装置の製造方法において、前記第１、第２および第３ゲートと、前記ソース、ドレインと、前記第１絶縁膜と前記第３絶縁膜とによってメモリセルが構成され、
前記第３ゲートは、前記半導体基板の主面の第１方向に延在してワード線を構成し、
前記ソース、ドレインは、前記半導体基板の主面の前記第１方向と交差する第２方向に延在してビット線を構成していることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１０】
請求項９記載の不揮発性半導体記憶装置の製造方法において、前記ソース、ドレインは、前記第１ゲートの一方の側壁下部に形成され、前記ワード線の延在方向に隣接する２個のメモリセルによって共有されていることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１１】
請求項９記載の不揮発性半導体記憶装置の製造方法において、前記メモリセルへの情報の書き込みは、前記第１ゲートの下部のチャネル領域で発生するホットエレクトロンを前記第１絶縁膜を通じて前記第２ゲートに注入することにより行われることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１２】
以下の工程を含む不揮発性半導体記憶装置の製造方法：
（ａ）第１導電型の半導体基板上に第１絶縁膜を介して第１導電体片を形成する工程、
（ｂ）ＩＳＳＧ酸化法により、前記第１導電体片の側壁及び前記半導体基板上に第２絶縁膜を形成する工程、
（ｃ）前記工程（ｂ）後、前記第１導電体片を覆うように第３絶縁膜を形成する工程、
（ｄ）前記第２および第３絶縁膜をエッチングすることにより、前記第１導電体片の側壁に、サイドウォールスペーサを形成する工程、
（ｅ）前記工程（ｄ）の後、ＩＳＳＧ酸化法により、前記半導体基板上に第４絶縁膜を形成する工程、
（ｆ）前記工程（ｅ）の後、前記第４絶縁膜上および前記サイドウォールの側壁に第２導電体片を形成する工程。
【請求項１３】
請求項１２記載の不揮発性半導体記憶装置の製造方法において、
（ｇ）前記工程（ｆ）の後、前記第２導電体片上に第５絶縁膜を形成する工程、
（ｈ）前記第５絶縁膜上に第３導電体片を形成する工程、
をさらに含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造技術に関し、特に、不揮発性半導体記憶装置の製造歩留まり、信頼性の向上に適用して有効な技術に関するものである。
【背景技術】
【０００２】
携帯性に優れたデータ格納用メモリとして、半導体不揮発性メモリであるフラッシュメモリが広く用いられている。
【０００３】
フラッシュメモリのメモリアレイ方式には、代表的なものとしてメモリセルが直列に接続されたＮＡＮＤ型と並列に接続されたＡＮＤ型とがあり、特に後者は、ホットエレクトロン書込み方式を採用しているので、書込みが高速である。加えて、メモリアレイ構成が並列接続であり、ＮＡＮＤ型のように直列接続でないために、他のメモリセルの記憶情報の影響を受け難いという特徴を持っている。
【０００４】
ＡＮＤ型フラッシュメモリについては、特開２００１−１５６２７５号公報（特許文献１参照）に開示されている。この公報に記載されたメモリセルは、半導体基板上にスイッチゲート電極を備えた選択トランジスタ部を有し、その両側に離散的にトラップを含むゲート絶縁膜とメモリゲート電極とを持つメモリセルトランジスタ部が形成され、その外側にソース線／ビット線に接続される拡散層が形成されている。
【０００５】
特開２００１−２８４２８号公報（特許文献２参照）は、半導体基板のｐ型ウエルに形成したｎ型半導体領域（ソース、ドレイン）と３つのゲートによってメモリセルを構成した仮想接地型のＡＮＤ型フラッシュメモリを開示している。
【特許文献１】特開２００１−１５６２７５号公報
【特許文献２】特開２００１−２８４２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者らが開発中のＡＮＤ型フラッシュメモリは、半導体基板のｐ型ウエルに形成したｎ型半導体領域（ソース、ドレイン）と３つのゲートによってメモリセルを構成している。メモリセルを構成する３つのゲートは、浮遊ゲート、制御ゲートおよび選択ゲートである。選択ゲートは、第１ゲート絶縁膜（トンネル酸化膜）を介してｐ型ウエル上に形成され、浮遊ゲートは、隣接する２つの選択ゲートの間に形成され、第１ゲート絶縁膜を介してｐ型ウエルと絶縁される。浮遊ゲートと選択ゲートとは選択ゲートの側壁の絶縁膜により絶縁され、浮遊ゲートとその上部に形成される制御ゲートは、第２ゲート絶縁膜により絶縁される。制御ゲートは行方向に延在し、ワード線を構成している。選択ゲートは、ワード線に直交する列方向に延在する。ｎ型半導体領域（ソース、ドレイン）は、選択ゲートの一方の側壁下部のｐ型ウエルに形成され、ワード線に直交する列方向に延在してローカルビット線を構成している。
【０００７】
上記メモリセルへの情報の書き込みは、選択されたメモリセルのワード線に１５Ｖ（他のワード線は０Ｖ）、選択ゲートに１．２Ｖ（他の選択ゲートは０Ｖ）、ｎ型半導体領域（ソース）に０Ｖ、同一ワード線に接続された隣接メモリセルのｎ型半導体領域（ドレイン）に４．５Ｖをそれぞれ印加し、ソースからドレインに流れる電子の一部（ホットエレクトロン）を第１ゲート絶縁膜（トンネル酸化膜）を通じて浮遊ゲートに注入する。
【０００８】
上記メモリセルは、微細化を進めた場合、浮遊ゲートとｎ型半導体領域との距離が非常に接近するようになる。そのため、浮遊ゲートに注入された電子が、書き込み時に４．５Ｖの電圧が印加される非選択メモリセルのｎ型半導体領域（ドレイン）に抜ける、いわゆるドレインディスターブ現象が発生し易くなるという問題がある。
【０００９】
そこで、本発明者らは、製造プロセス上の工夫により、ｎ型半導体領域上の第１ゲート絶縁膜を局所的に厚膜化して電界を緩和し、浮遊ゲートからｎ型半導体領域（ドレイン）への電子の抜けを防ぐ対策を講じた。これは、半導体基板を熱酸化してその表面に酸化膜を形成する際、ヒ素（Ａｓ）が高濃度にイオン注入されたｎ型半導体領域の表面は、増速酸化が生じ易いために酸化膜の成長が促進されることを利用したものである。
【００１０】
このように、ドレインディスターブ対策として、ｎ型半導体領域上の第１ゲート絶縁膜を局所的に厚膜化した場合には、選択ゲートの側壁近傍に位置する第１ゲート絶縁膜の膜厚が選択ゲートの左右両側で異なってくる。そのため、第１ゲート絶縁膜の一部を厚膜化した後の製造プロセスで半導体基板の表面をエッチングした際、第１ゲート絶縁膜の膜厚にばらつきが生じ、メモリセルの特性が変動し易くなるという問題が見出された。
【００１１】
本発明の目的は、不揮発性半導体記憶装置の製造歩留まり、信頼性を向上させる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明の不揮発性半導体記憶装置は、第１導電型の半導体基板の主面上に酸化シリコンを主体とする第１絶縁膜を介して形成された第１ゲートと、前記第１ゲートの側壁に形成された第２絶縁膜からなるサイドウォールスペーサと、前記半導体基板に形成された第２導電型の半導体領域からなるソース、ドレインと、前記サイドウォールスペーサを覆うように形成され、その一部が前記第１絶縁膜によって前記ソース、ドレインと絶縁された第２ゲートと、前記第２ゲート上に形成され、第３絶縁膜を介して前記第２ゲートと絶縁された第３ゲートとで構成された複数のメモリセルが前記半導体基板の主面にマトリクス配置され、前記第３ゲートは、前記半導体基板の主面の第１方向に延在してワード線を構成し、前記ソース、ドレインは、前記半導体基板の主面の前記第１方向と交差する第２方向に延在してビット線を構成しているものである。
【００１５】
本発明の不揮発性半導体記憶装置の製造方法は、以下の工程を含んでいる。
（ａ）第１導電型の半導体基板の主面上に酸化シリコンを主体とする第１絶縁膜を形成した後、前記第１絶縁膜上に形成した第１導電膜をパターニングすることによって、前記半導体基板の主面の第１方向に延在する複数の第１ゲートを形成する工程、
（ｂ）前記第１ゲートのそれぞれの一方の側壁近傍の前記半導体基板に斜めイオン注入法を用いて不純物を導入することにより、第２導電型の半導体領域からなるソース、ドレインを形成する工程、
（ｃ）前記工程（ｂ）の後、ＩＳＳＧ酸化法を用いて前記半導体基板を熱処理することにより、前記第１ゲートのそれぞれの側壁の近傍を含む前記第１ゲート同士の間の前記第１絶縁膜を厚膜化する工程、
（ｄ）前記工程（ｃ）の後、前記半導体基板上に形成した第２絶縁膜を異方性エッチングすることにより、前記第１ゲートのそれぞれの側壁に、前記第２絶縁膜からなるサイドウォールスペーサを形成する工程、
（ｅ）前記工程（ｄ）の後、前記半導体基板上に形成した第２導電膜をパターニングすることにより、前記第１ゲート同士の間に前記第２導電膜からなる第２ゲートを形成する工程。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
不揮発性半導体記憶装置の製造歩留まりおよび信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
（実施の形態１）
図１は、本実施の形態のＡＮＤ型フラッシュメモリを示す回路図である。ＡＮＤ型フラッシュメモリのメモリセルは、半導体基板のメモリアレイ部ＭＭにマトリクス配置される。後述するように、メモリセルは、半導体基板のｐ型ウエルに形成されたｎ型半導体領域（ソース、ドレイン）と３つのゲートによって構成されている。メモリセルを構成する３つのゲートは、浮遊ゲート、制御ゲートおよび選択ゲートである。制御ゲートは行方向に延在し、ワード線ＷＬ（ＷＬ０、ＷＬ１・・・ＷＬｎ）を構成している。選択ゲートは、ワード線ＷＬに直交する列方向に延在する。ｎ型半導体領域（ソース、ドレイン）は、ワード線ＷＬに直交する列方向に延在してローカルビット線ＢＬを構成している。ローカルビット線ＢＬは、互いに隣接する２本が１本のグローバルビット線ＧＢＬに接続され、選択トランジスタＳＴによっていずれか一本が選択される。ｎ型半導体領域（ソース、ドレイン）は、行方向のピッチの縮小を図るために、隣接するメモリセルによって共用されている。
【００２０】
メモリセルへの情報の書き込みは、選択されたメモリセルのワード線に１５Ｖ（他のワード線は０Ｖ）、選択ゲートに１．２Ｖ（他の選択ゲートは０Ｖ）、ｎ型半導体領域（ソース）に０Ｖ、同一ワード線に接続された隣接メモリセルのｎ型半導体領域（ドレイン）に４．５Ｖをそれぞれ印加し、ソースからドレインに流れる電子の一部（ホットエレクトロン）を第１ゲート絶縁膜（トンネル酸化膜）を通じて浮遊ゲートに注入する。このような書き込み方式は、ＳＳＩ(Source-Side-Injection)書込み方式と呼ばれ、高効率でホットエレクトロンを発生できるために、少ないチャネル電流でメモリセルに書込みを行うことができる。従って、チップ内の電源電圧の電流供給能力を超えない範囲で、複数のメモリセルに並列で書込むことができ、書込みのスループットを上げることができる。このとき、選択メモリセルと非選択メモリセルの素子分離は、ｎ型半導体領域（ドレイン）とオーバーラップした選択ゲートによって行われる。すなわち、非選択のメモリセルの選択ゲートに、例えば０Ｖ程度を印加する。また他の選択ゲート電極には、例えば０Ｖを印加することで、選択、非選択のメモリセル間のアイソレーションを行う。
【００２１】
読出し時には、選択ゲートに３.５Ｖ、ソースに１Ｖ、ドレインに０Ｖを印加してメモリセルのしきい値を判定する。選択メモリセルと非選択メモリセルの素子分離は、書込み時と同様、選択ゲートによって行われる。
【００２２】
消去時には、選択ワード線に−１８Ｖ、ソースに０Ｖ、ドレインに０Ｖ、選択ゲートに０Ｖを印加する。これにより浮遊ゲートからｐ型ウエルに電子が放出され、しきい値が低下する。
【００２３】
次に、本実施の形態のＡＮＤ型フラッシュメモリの製造方法を図２〜図１６を用いて工程順に説明する。なお、図中のＸ−Ｘを付した断面図は、ワード線（ＷＬ）の延在方向（行方向）に沿った半導体基板の要部断面図、Ｙ−Ｙを付した断面図はワード線（ＷＬ）の延在方向に直交する方向（列方向）に沿った半導体基板の要部断面図である。
【００２４】
まず、図２に示すように、例えばｐ型の単結晶シリコンからなる半導体基板（以下、単に基板という）１上に周知の製造方法を用いてｎ型ウエル２を形成し、続いてｎ型ウエル２の上部にｐ型ウエル３を形成した後、ｐ型ウエル３の表面に絶縁膜として、酸化シリコン膜からなる第１ゲート絶縁膜（トンネル酸化膜）４を形成する。
【００２５】
次に、図３に示すように、第１ゲート絶縁膜４の上部に導電膜および絶縁膜を形成する。導電膜および絶縁膜は、例えば、ＣＶＤ法でｎ型多結晶シリコン膜５ｎと酸化シリコン膜６として堆積される。その後、図４に示すように、フォトレジスト膜をマスクにした周知のドライエッチング技術を用いて酸化シリコン膜６とｎ型多結晶シリコン膜５ｎとをパターニングすることにより、ｎ型多結晶シリコン膜５ｎからなる導電体片状の選択ゲート（第１ゲート）５を形成する。このとき、選択ゲート５とその上部の酸化シリコン膜６は、列方向（図の紙面に垂直な方向）に沿って帯状に延在するようにパターニングされる。なお、酸化シリコン膜６をパターニングする際、その側壁にテーパを設けることにより、後の工程で選択ゲート５同士の間に浮遊ゲート材料を堆積し易くなる。このテーパ状の酸化シリコン膜６の角度は、半導体基板１に対して８５度から７５度の角度で設けられている。本実施の形態では、この後の工程で設けられるｎ型半導体領域７側の側壁の角度を８２度の角度、その反対側の側壁の角度を８０度として設けている。すなわち、ｎ型半導体領域７側が設けられている側の側壁の角度をｎ型半導体領域７側が設けられていない側の側壁の角度よりも大きい角度としている。また、酸化シリコン膜６はこの後の工程で選択ゲート５を保護する為の保護膜およびキャップ膜として機能する。
【００２６】
次に、図５に示すように、斜めイオン注入法を用いて選択ゲート５の一方の側壁近傍のｐ型ウエル３にｎ型の導電型を示す為の不純物としてヒ素（Ａｓ）を導入することにより、メモリセルのローカルビット線として機能するｎ型半導体領域（ソース、ドレイン）７を形成する。
【００２７】
後述するように、本実施の形態のフラッシュメモリは、選択ゲート５の側壁に沿って浮遊ゲートを配置するので、構造上、ドレインディスターブが生じ易い。そこで、ドレインディスターブ対策として、選択ゲート５の側壁のうち、ｎ型半導体領域７が形成されている方の側壁の近傍に位置する第１ゲート絶縁膜４の膜厚を他の部分よりも厚く形成し、後に形成する浮遊ゲートとｎ型半導体領域７との距離を離す。
【００２８】
本実施の形態では、第１ゲート絶縁膜４の膜厚を厚くする酸化方法として、ＩＳＳＧ(In-Situ Steam Generation)酸化法（熱処理チャンバ内に水素と酸素を直接導入し、加熱した基板上でラジカル酸化反応を行う方法）を用いる。このＩＳＳＧ法は、例えば、９００℃の雰囲気で１０％以上のＨ2濃度とすることにより、Ｓｉ上に８ｎｍの膜厚の酸化シリコン膜を形成することができる。また、このときの温度を下げることによりｎ型半導体領域７の横方向拡散が抑制できる。
【００２９】
図６は、上記のＩＳＳＧ酸化法を用いて第１ゲート絶縁膜４を厚膜化した直後の基板１を示す断面図、図７は、図６の要部拡大断面図である。
【００３０】
ＩＳＳＧ酸化法は、既存のＲＴＰ(Rapid Thermal Process)方式による熱酸化法と比較した場合、基板１中への酸素の増速拡散が抑制されるという特徴がある。そのため、ＩＳＳＧ酸化法で基板１の表面を酸化すると、図７に示すように、ヒ素（Ａｓ）が導入されたｎ型半導体領域７の上部における第１ゲート絶縁膜４の膜厚（ｄ）は、ヒ素（Ａｓ）が導入されていない領域の膜厚（ｄ’）とほぼ等しくなる。すなわち、第１ゲート絶縁膜４の膜厚は、選択ゲート５の両側壁近傍を含む選択ゲート５同士の間でほぼ均一になる。また、このときＩＳＳＧ法による酸化により、選択ゲート５の側面にも絶縁膜４が形成されている。
【００３１】
次に、図８に示すように、基板１上にＣＶＤ法で絶縁膜として、酸化シリコン膜８を堆積する。酸化シリコン膜８は、選択ゲート５同士の間を埋め込まない程度の膜厚で堆積する。続いて、図９に示すように、酸化シリコン膜８を異方性エッチングすることによって、選択ゲート５の両側壁に酸化シリコン膜８からなるサイドウォールスペーサ８ｓを形成する。サイドウォールスペーサ８ｓは、後に形成する浮遊ゲートと選択ゲート５との間の耐圧を確保するために形成する。
【００３２】
図９に示すように、上記の異方性エッチングを行うと、選択ゲート５同士の間の第１ゲート絶縁膜４もエッチングされて基板１が露出する。前述したように、ＩＳＳＧ酸化法を用いて厚膜化された第１ゲート絶縁膜４は、膜厚の均一性が高いために、異方性エッチングを行った際、膜厚の減少量の局所的なばらつきがほとんど生じない。他方、ＲＴＰ方式による熱酸化法で第１ゲート絶縁膜４を厚膜化した場合は、選択ゲート５の両側壁の近傍で第１ゲート絶縁膜４の膜厚が異なるために、上記の異方性エッチングを行った際、膜厚の減少量が局所的にばらつき、メモリセルの特性が変動する。また、膜厚のばらつきを無くすためにオーバーエッチングを行うと、基板１の表面が深く削れるために、素子の特性が劣化する。従って、ＩＳＳＧ酸化法を用いて第１ゲート絶縁膜４を均一に厚膜化する本実施の形態によれば、ドレインディスターブを抑制しつつ、上記のような問題の発生を回避することが可能となる。
【００３３】
次に、図１０に示すように、基板１を熱酸化することによって、選択ゲート５同士の間の基板１表面に酸化シリコン膜からなる第１ゲート絶縁膜４を再生する。この熱酸化は、周知の湿式酸化法で行ってもよいが、前述したＩＳＳＧ酸化法で行うことにより、より均一な膜厚の第１ゲート絶縁膜４を再生することができる。
【００３４】
次に、図１１に示すように、基板１上にＣＶＤ法で導電膜として、ｎ型多結晶シリコン膜９ｎを堆積する。ｎ型多結晶シリコン膜９ｎは、選択ゲート５同士の間を埋め込まない程度の膜厚で堆積する。続いて、図１２に示すように、基板１上に反射防止膜（ＢＡＲＣ；Bottom-Anti-Reflective Coating）１０を堆積する。反射防止膜１０は、次の工程で選択ゲート５の上方のｎ型多結晶シリコン膜９ｎをエッチングする際、選択ゲート５の側壁および選択ゲート５の同士の間のｎ型多結晶シリコン膜９ｎがエッチングされないように保護する膜であり、選択ゲート５同士の間を埋め込むような厚い膜厚で堆積する。なお、選択ゲート５同士の間に埋め込む保護膜は、反射防止膜１０に限定されず、ｎ型多結晶シリコン膜９ｎや酸化シリコン膜６とエッチング選択比が異なるものであれば、他の絶縁膜を使用してもよい。
【００３５】
次に、図１３に示すように、反射防止膜１０とその下層のｎ型多結晶シリコン膜９ｎをエッチバックする。このとき、選択ゲート５の上方の反射防止膜１０とｎ型多結晶シリコン膜９ｎとをエッチングすることにより、選択ゲート５の側壁および選択ゲート５同士の間にｎ型多結晶シリコン膜９ｎからなる導電体片状の浮遊ゲート（第２ゲート）９が形成される。このとき、浮遊ゲート９は、選択ゲート５の延在方向（列方向）に沿って帯状に延在するようにパターニングする。
【００３６】
次に、選択ゲート５同士の間に残った反射防止膜１０をアッシングで除去した後、図１４に示すように、浮遊ゲート９の表面に、浮遊ゲート９と制御ゲート１２との間の絶縁膜として、第２ゲート絶縁膜１１を形成する。第２ゲート絶縁膜１１は、例えばＣＶＤ法で堆積した酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の３層で構成する。
【００３７】
次に、図１５に示すように、第２ゲート絶縁膜１１の上部にメモリセルのワード線（ＷＬ）となる導電膜を形成する。この導電膜は、ＣＶＤ法でｎ型多結晶シリコン膜とＷ（タングステン）膜との積層膜であるポリサイド膜と酸化シリコン膜１３とを堆積することで形成されている。その後、フォトレジスト膜をマスクにした周知のドライエッチング技術を用いて酸化シリコン膜１３とポリサイド膜とをパターニングすることにより、ポリサイド膜からなる導電体片状の制御ゲート（第３ゲート）１２を形成する。このとき、制御ゲート１２は、行方向（図の左右方向）に沿って帯状に延在するようにパターニングされ、ワード線（ＷＬ）を構成する。また、制御ゲート１２をドライエッチングでパターニングする際に、第２ゲート絶縁膜がエッチングストッパ層として機能している。
【００３８】
次に、図１６に示すように、露出した第２ゲート絶縁膜１１を周知のドライエッチング技術やウェットエッチング技術等により除去し、続いて選択ゲート５をドライエッチングして分離することにより、メモリセルが完成する。
【００３９】
（実施の形態２）
本実施の形態は、ＭＯＮＯＳ(Metal Oxide Nitride Oxide Semiconductor)トランジスタを有する不揮発性メモリに適用したものである。
【００４０】
本実施の形態のＭＯＮＯＳトランジスタを形成するには、まず、図１７に示すように、周知の製造方法を用いて基板１にｐ型ウエル２１を形成した後、基板１上に電荷蓄積膜を含む積層の絶縁膜を形成する。この電荷蓄積膜を含む積層の絶縁膜は、基板１を熱酸化することによって、ｐ型ウエル２１の表面に酸化シリコン膜２２を形成する。続いて、酸化シリコン膜２２の上部にＣＶＤ法を用いて窒化シリコン膜からなる電荷蓄積膜２３を形成し、電荷蓄積膜２３の上部にＣＶＤ法を用いて絶縁膜として酸化シリコン膜２４を形成する。この酸化シリコン膜２４はＩＳＳＧ酸化法によって形成することも可能である。電荷蓄積膜２３は、例えば酸窒化シリコン膜またはＳｉナノドットのように、膜中にトラップ準位を有するものであれば、窒化シリコン膜以外のものを使用してもよい。
【００４１】
次に、図１８に示すように、酸化シリコン膜２４の上部にＣＶＤ法で、導電性膜としてｎ型多結晶シリコン膜と、絶縁膜として酸化シリコン膜２６とを堆積した後、フォトレジスト膜をマスクにした周知のドライエッチング技術を用いて酸化シリコン膜２６とｎ型多結晶シリコン膜とをパターニングすることにより、ｎ型多結晶シリコン膜からなるメモリゲート２５および酸化シリコン膜２６を形成する。
【００４２】
次に、図１９に示すように、メモリゲート２５の側壁を酸化することによって酸化シリコン膜２７を形成する。本実施の形態では、メモリゲート２５の側壁を酸化する方法として、前記ＩＳＳＧ酸化法により基板１を熱処理する。ＩＳＳＧ酸化法は、実施の形態１で前述したように、減圧した熱処理チャンバ内に水素と酸素を直接導入し、加熱した基板上でラジカル酸化反応を行う方法であるが、シリコンだけでなく窒化シリコンも酸化するという強力な酸化作用を有している。そのため、この方法を用いてメモリゲート２５の側壁を酸化すると、メモリゲート２５によって覆われていない領域の窒化シリコン膜からなる電荷蓄積膜２３も酸化され、均一な膜厚を有する酸化シリコン膜２７が形成される。
【００４３】
このとき、周知の熱酸化法によって酸化シリコン膜２７を形成した場合には、メモリゲート２５端部（メモリゲート２５と酸化シリコン膜２４の界面）が酸化され、いわゆるバーズビークが発生してしまう（図示はしない）。このようなバーズビークの発生は、メモリゲート２５端における電界が変化してしまうので、誤書き込みまたは誤消去等の問題を発生する要因となる。しかしながら、本実施の形態においては、ＩＳＳＧ酸化法を用いていることにより、周知の熱酸化法に比べてこのようなバーズビークの発生を抑制することができる。
【００４４】
次に、図２０に示すように、基板１上にＣＶＤ法で堆積した絶縁膜を異方性エッチングすることによって、メモリゲート２５の側壁にサイドウォールスペーサ２８を形成する。サイドウォールスペーサ２８を形成する絶縁膜としては、酸化シリコン膜または窒化シリコン膜を例示できる。
【００４５】
上記の異方性エッチングを行う際は、メモリゲート２５によって覆われていない領域の酸化シリコン膜２７もエッチングすることによって、基板１の表面を露出させる。前述したように、ＩＳＳＧ酸化法を用いて形成された酸化シリコン膜２７は、膜厚の均一性が高いために、エッチングを行った際、膜厚の減少量の局所的なばらつきがほとんど生じない。これにより、基板１のオーバーエッチング量を少なくすることができる。また、メモリゲート２５の側面にＩＳＳＧ酸化法にて酸化シリコン膜２７を形成しているので、酸化シリコン膜２７を既知の熱酸化方法を用いた場合と比較し、縦方向の膜厚が均一に形成できるとともに、メモリゲート２５端部へのいわゆるバーズビーク形状の酸化が抑制できる。これらの形成方法と形状効果とにより、ＭＯＮＯＳトランジスタの特性の劣化を防ぐことができる。
【００４６】
次に、図２１に示すように、基板１を熱酸化することによって、上記のエッチングで露出した基板１の表面に酸化シリコンからなるゲート絶縁膜２９を形成する。この熱酸化は、周知の湿式酸化法で行ってもよいが、前述したＩＳＳＧ酸化法で行うことにより、より均一な膜厚のゲート絶縁膜２９を形成することができる。このゲート絶縁膜２９は後述の工程で形成される制御ゲート３０のゲート絶縁膜として形成される。
【００４７】
次に、図２２に示すように、基板１上にＣＶＤ法で堆積したｎ型多結晶シリコン膜をパターニングすることによって、メモリゲート２５の側壁と上部を覆う制御ゲート３０を形成する。その後、図２３に示すように、ｐ型ウエル２１に不純物（リンまたはヒ素）をイオン注入してｎ型半導体領域（ソース、ドレイン）３１を形成することにより、ＭＯＮＯＳトランジスタを有するメモリセルが完成する。
【００４８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４９】
例えば、本実施の形態においては、メモリゲート２５形成後にｎ型半導体領域（ソース、ドレイン）７を形成しているが（図５）、これを浮遊ゲート９ｎの形成後（図１１）に行うことも可能である。
【産業上の利用可能性】
【００５０】
本発明は、不揮発性半導体記憶装置に適用して有用な技術である。
【図面の簡単な説明】
【００５１】
【図１】本発明の一実施の形態であるＡＮＤ型フラッシュメモリを示す回路図である。
【図２】本発明の一実施の形態であるＡＮＤ型フラッシュメモリの製造方法を示す半導体基板の要部断面図である。
【図３】図２に続くＡＮＤ型フラッシュメモリの製造方法を示す半導体基板の要部断面図である。
【図４】図３に続くＡＮＤ型フラッシュメモリの製造方法を示す半導体基板の要部断面図である。
【図５】図４に続くＡＮＤ型フラッシュメモリの製造方法を示す半導体基板の要部断面図である。
【図６】図５に続くＡＮＤ型フラッシュメモリの製造方法を示す半導体基板の要部断面図である。
【図７】図６の要部拡大断面図である。
【図８】図６に続くＡＮＤ型フラッシュメモリの製造方法を示す半導体基板の要部断面図である。
【図９】図８に続くＡＮＤ型フラッシュメモリの製造方法を示す半導体基板の要部断面図である。
【図１０】図９に続くＡＮＤ型フラッシュメモリの製造方法を示す半導体基板の要部断面図である。
【図１１】図１０に続くＡＮＤ型フラッシュメモリの製造方法を示す半導体基板の要部断面図である。
【図１２】図１１に続くＡＮＤ型フラッシュメモリの製造方法を示す半導体基板の要部断面図である。
【図１３】図１２に続くＡＮＤ型フラッシュメモリの製造方法を示す半導体基板の要部断面図である。
【図１４】図１３に続くＡＮＤ型フラッシュメモリの製造方法を示す半導体基板の要部断面図である。
【図１５】図１４に続くＡＮＤ型フラッシュメモリの製造方法を示す半導体基板の要部断面図である。
【図１６】図１５に続くＡＮＤ型フラッシュメモリの製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の他の実施の形態であるＭＯＮＯＳトランジスタを有する不揮発性メモリの製造方法を示す半導体基板の要部断面図である。
【図１８】図１７に続くＭＯＮＯＳトランジスタを有する不揮発性メモリの製造方法を示す半導体基板の要部断面図である。
【図１９】図１８に続くＭＯＮＯＳトランジスタを有する不揮発性メモリの製造方法を示す半導体基板の要部断面図である。
【図２０】図１９に続くＭＯＮＯＳトランジスタを有する不揮発性メモリの製造方法を示す半導体基板の要部断面図である。
【図２１】図２０に続くＭＯＮＯＳトランジスタを有する不揮発性メモリの製造方法を示す半導体基板の要部断面図である。
【図２２】図２１に続くＭＯＮＯＳトランジスタを有する不揮発性メモリの製造方法を示す半導体基板の要部断面図である。
【図２３】図２２に続くＭＯＮＯＳトランジスタを有する不揮発性メモリの製造方法を示す半導体基板の要部断面図である。
【符号の説明】
【００５２】
１  半導体基板
２  ｎ型ウエル
３  ｐ型ウエル
４  第１ゲート絶縁膜（トンネル酸化膜）
５ｎ  ｎ型多結晶シリコン膜
５  選択ゲート（第１ゲート）
６  酸化シリコン膜
７  ｎ型半導体領域（ソース、ドレイン）
８  酸化シリコン膜
８ｓ  サイドウォールスペーサ
９ｎ  ｎ型多結晶シリコン膜
９  浮遊ゲート（第２ゲート）
１０  反射防止膜
１１  第２ゲート絶縁膜
１２  制御ゲート（第３ゲート）
１３  酸化シリコン膜
２１  ｐ型ウエル
２２  酸化シリコン膜
２３  電荷蓄積膜
２４  酸化シリコン膜
２５  メモリゲート
２６、２７  酸化シリコン膜
２８  サイドウォールスペーサ
２９  ゲート絶縁膜
３０  制御ゲート
３１  ｎ型半導体領域（ソース、ドレイン）
ＢＬ  ローカルビット線
ＧＢＬ  グローバルビット線
ＭＭ  メモリアレイ部
Ｑｓ  メモリセル
ＳＴ  選択トランジスタ
ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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