(57)【要約】【課題】  差動増幅器の入力オフセット電圧のリセット回数を低減し回路動作効率を改善する。【解決手段】  差動増幅器（ＯＰ）の出力ノード（Ｎ３）と反転入力ノード（Ｎ２）の間に直列にスイッチング素子（Ｓ２，Ｓ３）を接続し、かつ反転入力ノードＮ２と定電位ノードの間に容量素子（Ｃ１）を接続する。容量素子にオフセット電圧（ＶＯＳ）を差動増幅器のボルテージフォロア動作により格納する。増幅動作時、この容量素子に接続されるスイッチング素子（Ｓ２）を非導通状態とし、かつその他方導通端子を、スイッチング素子（Ｓ２４）を介して基準電圧源（ＶＲ）に結合する。【選択図】        図９
2005159511.tif 000002
【特許請求の範囲】
【請求項１】
第１の入力ノードと第２の入力ノードとを有し、前記第１および第２の入力ノードに与えられた信号を差動的に増幅し、該増幅結果に対応する信号を出力ノードに出力する差動増幅器、
入力信号を受ける入力ノードと前記入力信号の基準値を与える基準電圧を供給する基準電源との一方を前記差動増幅器の第１の入力ノードに選択的に結合する第１のスイッチング素子、
前記差動増幅器の第２の入力ノードと定電位を供給する定電位源との間に接続される容量素子、
前記差動増幅器の出力ノードと前記第２の入力ノードの間に直列に接続され、互いに同相で導通／非導通状態とされる第２および第３のスイッチング素子、および
前記第２および第３のスイッチング素子の接続ノードと前記基準電源との間に接続され、前記第２のスイッチング素子の非導通時導通し、前記接続ノードを前記基準電源に電気的に結合する第４のスイッチング素子を備える、増幅回路。
【請求項２】
前記基準電源は、接地電圧を供給する、請求項１記載の増幅回路。
【請求項３】
前記第１の入力ノードは非反転入力ノードであり、前記第２の入力ノードは反転入力ノ−ドである、請求項１記載の増幅回路。
【請求項４】
前記第１のスイッチング素子が前記基準電源を前記第１の入力ノードに結合するとき、前記第２および第３のスイッチング素子は並行して導通状態とされかつ前記第４のスイッチング素子は非導通状態とされ、それにより前記差動増幅器を電圧フォロアモードで動作させて前記容量素子に前記差動増幅器のオフセット電圧を保持させる、請求項１から３のいずれかに記載の増幅回路。
【請求項５】
前記第４のスイッチング素子は、前記第２のスイッチング素子が非導通状態とされた後に導通状態とされる、請求項１記載の増幅回路。
【請求項６】
前記差動増幅器は、前記定電位源の供給する定電位に関して一方側の電位領域で変化する信号を出力する、請求項１記載の増幅回路。
【請求項７】
前記第２のスイッチング素子の非導通時、前記第４のスイッチング素子の導通により前記第２のスイッチング素子には、前記差動増幅器のオフセット電圧に等しい電圧がその導通端子間に印加される、請求項１記載の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、差動増幅器を利用する増幅回路に関し、特に、差動増幅器のオフセット電圧が補償された増幅回路に関する。
【背景技術】
【０００２】
差動増幅器は、入力ノード対に与えられた信号を差動的に増幅する増幅器であり、演算増幅器および比較器として広く用いられている。この差動増幅器は、入力信号対の同相ノイズを差動増幅動作により相殺でき、また、差動動作により小振幅信号を正確に増幅することができるという利点を有している。
【０００３】
しかしながら、差動増幅器においては、差動段またはカレントミラー段を構成するトランジスタ対のしきい値電圧の不一致などのトランジスタ特性の不整合により、固有のオフセット電圧が存在し、このオフセット電圧が増幅動作時の出力誤差として現れる。通常、オフセット電圧の補償には、差動増幅器を電圧フォロアとして動作させ、そのオフセット電圧を容量素子に充電し、この容量素子の充電電圧を入力オフセット電圧として利用する構成が用いられる。入力オフセット電圧は、信号入力が存在しないときに出力電圧を予め定められた基準レベルに設定するためにその入力端子間に印加すべき電圧である。
【０００４】
このような容量素子を利用して差動増幅器の入力にオフセット電圧を生成してオフセット電圧を補償する構成は、たとえば特許文献１（特開平６−１２５２２８号公報）、特許文献２（特開昭５６−１０４５０９号公報）、および特許文献３（特開昭５６−１２０２２０号公報）に示されている。
【特許文献１】特開平６−１２５２２８号公報、
【特許文献２】特開昭５６−１０４５０９号公報、
【特許文献３】特開昭５６−１２０２２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１においては、Ａ／Ｄ変換（アナログ／デジタル変換）を行なう２段のカスケード接続される演算増幅器において、系全体のオフセット電圧を検出するために、これらの演算増幅器をすべて電圧フォロアとして動作させ、入力電圧を接地電圧に固定して、これらの２段の演算増幅器のオフセット電圧をオフセット電圧用キャパシタに充電する。サンプル動作時においては、これらの演算増幅器の出力および反転入力を切離し、初段演算増幅器に入力信号を印加し、またこの初段演算増幅器の反転入力にオフセット電圧用キャパシタを結合する。次段の出力段演算増幅器に、初段演算増幅器の出力信号を印加し、その反転入力に比較基準電圧を供給する。この出力段演算増幅器の非反転入力には、ホールド用の容量素子が設けられる。オフセット電圧検出動作時において、このホールド用容量素子に初段演算増幅器のオフセット電圧が保持される。
【０００６】
サンプル動作時においては、初段演算増幅器の非反転入力にアナログ入力信号を与え、その出力と反転入力の間に、オフセット電圧用容量素子を直列に結合する。出力段演算増幅器の反転入力へ、比較基準電圧が印加される。
【０００７】
初段演算増幅器の反転入力と出力との間にオフセット電圧用容量素子を直列に接続することにより、入力アナログ信号に依存することなく、演算増幅器全体のオフセット電圧成分をキャンセルすることを図る。すなわち、オフセット電圧用容量素子を、初段演算増幅器の出力と反転入力の間に直列に接続することにより、入力信号に依存して、初段演算増幅器の反転入力電圧をシフトさせ、応じて、出力段演算増幅器の非反転入力の電圧（ホールド用容量素子の充電電圧）も同様にシフトさせる。応じて、出力段演算増幅器の非反転入力電圧を、初段演算増幅器の入力電圧に対して、出力段演算増幅器のオフセット電圧分シフトさせた電圧レベルに設定する。また、初段演算増幅器においては、その非反転入力の電圧と反転入力の間の電圧差を、初段演算増幅器のオフセット電圧とする。入力アナログ電圧の電圧レベルに依存することなく確実に、各演算増幅器のオフセット電圧をキャンセルすることを図る。
【０００８】
ホールド動作時においては、初段演算増幅器と出力段演算増幅器とを分離し、ホールド用容量素子に蓄積された電圧を用いて、比較基準電圧を逐次変化させて、逐次比較動作を行なって、入力アナログ信号をディジタル信号に変換する。ホールド用容量素子には、出力段演算増幅器のオフセット電圧成分が保持されており、その出力段演算増幅器の反転入力へ与えられる比較基準電圧との比較動作時に、出力段演算増幅器においてそのオフセット電圧成分がキャンセルされる。
【０００９】
この特許文献１に示される構成においては、オフセット電圧用容量素子のホールド能力を考慮する場合、オフセットキャンセル動作は比較動作ごとに行なうのが望ましいと述べている。従って、この特許文献１の構成においては、各比較サイクル毎にオフセット電圧検出・設定のオフセット電圧リセットサイクルを実行する必要があり、その間入力信号に対する処理を停止する必要があり、処理効率が低下するという問題が生じる。
【００１０】
したがって、この特許文献１に示される構成においては、Ａ／Ｄコンバータにおいて、逐次比較動作時において比較サイクルが、このオフセットキャンセルのためのオフセット電圧リセットサイクルのために長くなり、高速Ａ／Ｄ変換を行なうのが困難となる。
【００１１】
特許文献２に示される構成においては、演算増幅器入力に対して入力ノードと直列に設けられる入力コンデンサと、出力と反転入力とを結合するフィードバックループに対して設けられるフィードバックコンデンサとの２つの容量素子が設けられる。入力リセットスイッチにより演算増幅器の非反転入力を接地した状態で、フィードバックループをフィードバックシャントスイッチによりフィードバックループを閉じ、また、フィードバックリセットスイッチによりフィードバック容量素子をフィードバックループと接地ノードの間に接続することにより、フィードバック容量素子に、演算増幅器のオフセット電圧を蓄積する。次いで、この演算増幅器の非反転入力を接地した状態で、フィードバックシャントスイッチをオフ状態としてフィードバックループをオープン状態とし、このフィードバックシャントスイッチのフィードスルー電荷をフィードバック容量素子に蓄積する。この後、入力リセットスイッチの接続を切換えて、リセット演算増幅器の非反転入力を入力コンデンサを介して信号入力ノードに結合し、また、フィードバックスイッチをオフ状態に維持してフィードバックループをオープン状態にした状態で、フィードバックリセットスイッチの接続を切換えてフィードバック容量素子を演算増幅器のフィードバックループに直列に結合する。
【００１２】
この特許文献２に示される構成においては、入力容量素子が信号入力端子と演算増幅器の非反転入力との間に直列に接続される構成において、フィードバックループに直列に接続されるオフセット電圧蓄積用フィードバック容量素子にループ開平用フィードバックループシャントスイッチング素子を介してフィードスルー電荷を導入しかつ、この演算増幅器の非反転入力に入力リセット用スイッチング素子を介してフィードスルー電荷を導入することにより、オフセット電圧蓄積用フィードバック容量素子のフィードスルー電荷による電圧変動を、入力リセットスイッチにより導入されるフィードスルー電荷により非反転入に電圧変動を生じさせることにより補償することを図る。具体的に、フィードバック用シャントスイッチ素子の固有容量面積と入力リセットスイッチング素子の固有容量面積の比が、フィードバック容量素子の容量値と入力容量素子の容量値の比に等しい場合に、このフィードバック用シャントスイッチおよび入力リセットスイッチの寄生容量によるフィードスルー電荷の影響を排除することを図る。
【００１３】
したがって、入力容量素子が設けられていない場合、この特許文献２に示される構成では、オフセット電圧の変動を補償することはできない。また、この特許文献２においては、フィードバックスイッチは、双投スイッチで構成され、常に低インピーダンスダンス状態の間で変化するためにフィードスルー電荷の問題は生じないとしている。この特許文献２においては、寄生容量を介しての電荷の移動を考慮しており、スイッチングトランジスタ自体のオフ状態時のリーク電流については考慮していない。
【００１４】
特許文献３に示される構成においては、まず、入力アナログ信号を電圧フォロアで増幅し、その増幅結果を容量素子に蓄積する。次いで、ラダー抵抗網の出力電圧を、この容量素子に格納された電圧と比較する。すなわち、演算増幅器のオフセット電圧を容量素子に蓄積した後に、容量素子と出力との間に設けられたスイッチングトランジスタを非導通状態に設定してフィードバックループをオープンループにした状態で増幅動作を実行している。この特許文献３は、抵抗ラダー回路網との比較動作のために、十分な時間容量素子に電荷を蓄積する必要があるため、このフィードバックループ開閉用のスイッチングトランジスタにおけるリークを十分に考慮する必要があると述べている。しかしながら、このフィードバックループ開閉用のスイッチングトランジスタの動作時間およびタイミングなどの具体的なリーク対策については何ら示していない。
【００１５】
それゆえ、この発明の目的は、オフセット電圧を長期間にわたって安定に保持することのできる増幅回路を提供することである。
【００１６】
この発明の他の目的は、オフセット電圧蓄積用容量素子のリセット回数を低減して回路動作効率を改善することのできる増幅回路を提供することである。
【課題を解決するための手段】
【００１７】
この発明に係る増幅回路は、第１および第２の入力ノードを有し、これらの第１および第２の入力ノードに与えられる信号を差動的に増幅し、該増幅結果に対応する信号を出力ノードに出力する差動増幅器と、入力信号を受ける入力ノードと入力信号の基準値を与える基準電圧を供給する基準電源の一方を第１の入力ノードに選択的に結合する第１のスイッチング素子と、第２の入力ノードと定電位を供給する定電位源との間に接続される容量素子と、差動増幅器の出力ノードおよび第２の入力ノードの間に直列に接続され、互いに同相で導通／非導通状態とされる第２および第３のスイッチング素子と、これら第２および第３のスイッチング素子の接続ノードと基準電源との間に接続され、第２のスイッチング素子の非導通時導通し、該接続ノードを基準電源に電気的に結合する第４のスイッチング素子を含む。
【発明の効果】
【００１８】
第２のスイッチング素子の非導通時、第２および第３のスイッチング素子の接続ノードを第４をスイッチング素子により基準電圧源に電気的に結合する。この状態では、第２のスイッチング素子の両導通端子間には、容量素子に蓄積されるオフセット電圧と基準電源電圧の差の電圧が印加される。したがって、第２のスイッチング素子にオフセット電圧と差動増幅器の出力電圧の差よりも小さな電圧が印加され、オフ状態のスイッチングトランジスタを介してのリーク電流が低減される。応じて、容量素子の電荷保持時間を長くすることができ、オフセット電圧のリセット回数を低減でき、回路動作効率を改善することができる。
【発明を実施するための最良の形態】
【００１９】
［実施の形態１］
図１は、この発明の実施の形態１に従う増幅回路の構成を概略的に示す図である。図１において、増幅回路は、非反転入力（＋入力）と反転入力（−入力）とを有し、動作時、この非反転入力ノードＮ１および反転入力ノードＮ２の信号を差動的に増幅する差動増幅器ＯＰと、差動増幅器ＯＰの反転入力ノードＮ２とたとえば接地電圧である定電位を供給する定電位源（以下、単に接地ノードと称す）の間に接続される容量素子Ｃ１と、差動増幅器ＯＰの反転入力ノードＮ２と出力ノードＮ３の間に直列に接続されるスイッチング素子Ｓ２およびＳ３と、スイッチング素子Ｓ２およびＳ３の接続ノードＮ４と基準電位である接地電圧を供給する基準電位源としての接地ノードの間に接続されるスイッチング素子Ｓ４と、入力信号ＶＩＮと基準電位源としての接地電圧の一方を選択的に差動増幅器ＯＰの非反転入力ノードＮ１へ結合するスイッチング素子Ｓ１を含む。
【００２０】
これらのスイッチング素子Ｓ１−Ｓ４は、図１においては、機械的スイッチのように示されるが、通常、ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）等のトランジスタ素子を用いた電気的スイッチとして実現される。入力信号ＶＩＮおよび出力信号ＶＯＵＴは、接地電圧を基準としてその電圧レベルが測定される。
【００２１】
差動増幅器ＯＰの動作電源電圧は、正の電圧Ｖｃｃと接地電圧ＧＮＤであり、正極性の入出力電圧に対して、正確にオフセット電圧をキャンセルして、入力信号に対応する出力信号を生成することができる。
【００２２】
図２は、図１に示す増幅回路の動作を示す信号波形図である。以下、図２を参照して、図１に示す増幅回路の動作について説明する。
【００２３】
時刻ｔ０において、スイッチング素子Ｓ１は、接地ノード（基準電位源）を、差動増幅器ＯＰの非反転入力ノードＮ１に結合する。スイッチング素子Ｓ２およびＳ３が導通状態（ＯＮ）となり、差動増幅器ＯＰの出力ノードＮ３が、差動増幅器ＯＰの反転入力ノードＮ２に電気的に結合される。スイッチング素子Ｓ４は非導通状態（ＯＦＦ）であり、接続ノードＮ４は、接地ノード（基準電圧源）から分離される。
【００２４】
この状態においては、図３に示すように、差動増幅器ＯＰは、電圧フォロアとして動作し、スイッチング素子Ｓ１を介して入力される接地電圧に対応する電圧を、出力ノードＮ３に生成する。このとき、差動増幅器ＯＰのオフセットの影響により、出力ノードＮ３および反転入力ノードＮ２には、オフセット電圧ＶＯＳが生成される。このオフセット電圧ＶＯＳは、容量素子Ｃ１に、その充電電圧として保持される。差動増幅器ＯＰを電圧フォロアで動作させることにより、入力信号の基準値を与える接地電圧レベルの入力に対して、正確にオフセット電圧を測定して容量素子に保持させることができ、正極性の入力信号に対する入力オフセット電圧を正確に設定することができる。
【００２５】
次に、時刻ｔ１において、スイッチング素子Ｓ２およびＳ３が、非導通状態（ＯＦＦ）に設定される。スイッチング素子Ｓ１は、接地ノードを差動増幅器ＯＰの非反転入力ノードＮ１に結合し、また、スイッチング素子Ｓ４は非導通状態（ＯＦＦ）を維持する。
【００２６】
この状態においては、図４に示すように、接続ノードＮ４は、差動増幅器ＯＰの反転入力ノードＮ２および出力ノードＮ３から分離され、また接地ノードからも分離され、フローティング状態となる。容量素子Ｃ１には、先の電圧フォロア動作により検出されたオフセット電圧ＶＯＳが保持される。
【００２７】
次いで、時刻ｔ２において、スイッチング素子Ｓ２およびＳ３を非導通状態に維持した状態で、スイッチング素子Ｓ１を、入力信号ＶＩＮを非反転入力ノードＮ１に伝達する状態に設定し、また、スイッチング素子Ｓ４を導通状態に設定する。スイッチング素子Ｓ４をスイッチング素子Ｓ２の非導通状態移行後に導通状態に設定することにより、容量素子Ｃ１の蓄積電荷の流失を防止して、確実に容量素子Ｃ１にオフセット電圧を保持させる。
【００２８】
この状態においては、図５に示すように、差動増幅器ＯＰは、入力信号ＶＩＮと入力オフセット電圧ＶＯＳを差動増幅し、出力信号ＶＯＵＴを生成する。この差動増幅器ＯＰの増幅動作時においては、反転入力ノードＮ２へは入力オフセット電圧ＶＯＳが印加されており、この出力ノードＮ３の出力信号ＶＯＵＴは、差動増幅器ＯＰのオフセット電圧がキャンセルされた信号となる。
【００２９】
この状態において、スイッチング素子Ｓ２について、接続ノードＳ４は接地電圧レベルであり、スイッチング素子Ｓ２の両導通端子（導通ノード）間の印加電圧は、オフセット電圧ＶＯＳである。スイッチング素子Ｓ２が、たとえばＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成される場合のスイッチング素子Ｓ２の各ノードに印加される電圧を、図６に示す。図６において、スイッチング素子Ｓ２は、ＮチャネルＭＯＳトランジスタで構成され、非導通状態であり、その制御電極ノードがたとえば接地ノードに結合され、一方の導通端子に接続するノードＮ２が、容量素子Ｓ１の保持電圧、すなわち入力オフセット電圧ＶＯＳに維持され、他方の導通端子に接続する接続ノードＮ４が、スイッチング素子Ｓ４により接地電圧ＧＮＤレベルに維持される。
【００３０】
ＮチャネルＭＯＳトランジスタのサブスレッショルド領域におけるドレイン電流Ｉｄは、次式に比例する。
【００３１】
１−ｅｘｐ（−Ａ・Ｖｄｓ）
ここで、Ａは、ボルツマン定数、電荷量および絶対温度により決定される定数であり、Ｖｄｓは、ドレイン−ソース間電圧を示す。上式は、ドレイン−ソース間電圧Ｖｄｓが低いと（Ｖｄｓ＞０）、第２項が１に近くなり、ドレイン電流Ｉｄが小さくなることを示している。
【００３２】
ＮチャネルＭＯＳトランジスタの場合、高電位のノードＮ２がドレイン、低電位のノードＮ４がソースとして機能する。ノードＮ４が出力ノードＮ３に結合される場合、スイッチング素子Ｓ２の両導通端子間（ドレイン−ソース間）電圧は、ＶＯＵＴ−ＶＯＳとなる。しかしながら、このノードＮ４が接地電圧ＧＮＤに電気的に結合される場合、スイッチング素子Ｓ２の両導通端子間の電圧は、オフセット電圧ＶＯＳである。出力電圧ＶＯＵＴが高い電圧レベルの場合、次式が成立する。
【００３３】
ＶＯＵＴ−ＶＯＳ＞ＶＯＳ
すなわち、出力電圧ＶＯＵＴが、このオフセット電圧ＶＯＳの２倍以上の電圧レベルに上昇する場合、スイッチング素子Ｓ２の両導通端子間の印加電圧Ｖｄｓを低減でき、サブスレッショルド領域におけるドレイン電流Ｉｄ、すなわちオフリーク電流を低減することができ、応じて、容量素子Ｃ１の保持電圧を安定に維持することができる。
【００３４】
したがって、図２に示す比較／増幅サイクル期間、すなわち時刻ｔ２から時刻ｔ４の間の期間を長くすることができ、オフセット電圧のリセットを行なうオフセット電圧設定サイクル（時刻ｔ０から時刻ｔ２の間）を各入力信号の比較／増幅サイクルごとに行なう必要がなく、回路動作効率を改善することができる。
【００３５】
このオフセット電圧設定サイクルは、容量素子Ｃ１の電荷保持の能力に応じて、複数の入力信号ＶＩＮに対する比較／増幅サイクルに対して１回実行されればよい。
【００３６】
図７は、図１に示す増幅回路のスイッチング素子のスイッチ制御を行なう回路の構成の一例を概略的に示す図である。図７においてスイッチ制御回路は、クロック信号ＣＬＫをカウントし、カウント値が所定値に到達するとカウントアップ信号ＣＵＰを生成するカウンタ１０と、カウンタ１０からのカウントアップ信号ＣＵＰの活性化に応答して所定の時間幅を有するワンショットのパルス信号φ２を生成するワンショットパルス発生回路１１と、ワンショットパルス発生回路１１からのワンショットパルス信号φ２の立下がりを所定時間遅延する立下がり遅延回路１２と、立下がり遅延回路１２の出力信号の立下がに応答してセットされかつカウントアップ信号ＣＵＰの活性化に応答してリセットされてパルス信号φ１を生成するセット／リセットフリップフロップ１３と、パルス信号φ１とクロック信号ＣＬＫを受けるＡＮＤ回路１４と、このＡＮＤ回路１４の出力信号に従って入力信号ストリームＶＩＮＦを順次転送して入力信号ＶＩＮを生成する入力制御回路１５を含む。
【００３７】
クロック信号ＣＬＫは、入力信号ＶＩＮの増幅／比較動作サイクルを決定する。パルス信号φ１が、図１に示すスイッチング素子Ｓ１およびＳ４へ与えられ、パルス信号φ２が、図１に示すスイッチング素子Ｓ２およびＳ３へ与えられる。パルス信号φ１がＬレベルの時には、スイッチング素子Ｓ１は接地ノードを選択し、また、スイッチング素子Ｓ４が非導通状態となる。パルス信号φ１がＨレベルのときには、スイッチング素子Ｓ１が入力信号ＶＩＮを選択し、また、スイッチング素子Ｓ４が導通状態となる。
【００３８】
パルス信号φ２がＬレベルのときには、スイッチング素子Ｓ２およびＳ３がともに非導通状態になり、パルス信号φ２がＨレベルとなると、スイッチング素子Ｓ２およびＳ３が導通状態となる。
【００３９】
入力制御回路１５は、このＡＮＤ回路１４からのタイミング信号に従って入力信号ストリームＶＩＮＦを順次転送して入力信号ＶＩＮを生成する。
【００４０】
図８は、図７に示すスイッチ切換制御回路の動作を示すタイミング図である。以下、図８を参照して、図７に示すスイッチ制御回路の動作について説明する。
【００４１】
カウンタ１０のカウント値が所定に到達するまで、カウンタ１０はカウント動作を行ない、そのカウント値がクロック信号ＣＬＫの立上がりごとに変化する。この状態においては、パルス信号φ２がＬレベル、パルス信号φ１がＨレベルであり、図５に示す状態が実現され、スイッチング素子Ｓ１が入力信号ＶＩＮを選択し、またスイッチング素子Ｓ４が接続ノードＮ４を接地ノードに結合する。スイッチング素子Ｓ２およびＳ３は非導通状態にある。各クロックサイクルごとに、ＡＮＤ回路１４の出力信号に従って、クロック信号ＣＬＫに同期して入力信号ＶＩＮが差動増幅器へ与えられ、入力信号ＶＩＮに従って出力信号ＶＯＵＴが生成される。
【００４２】
カウンタ１０のカウント値が所定のカウント値（たとえばＮ）に到達すると、カウンタ１０からのカウントアップ信号ＣＵＰが活性化され（Ｈレベルとなり）、ワンショットパルス発生回路１１からのパルス信号φ２が所定期間Ｈレベルとなる。このカウントアップ信号ＣＵＰの活性化に従ってまた、セット／リセットフリップフロップ１３がリセットされ、パルス信号φ１がＬレベルとなる。この状態においては、図３に示す状態が実現され、スイッチング素子Ｓ１が接地ノードを非反転入力ノードＮ１に結合し、スイッチング素子Ｓ４が非導通状態となる。一方、スイッチング素子Ｓ２およびＳ３が、このパルス信号φ２に従って導通状態となる。ＡＮＤ回路１４の出力信号は、パルス信号φ２に従ってＬレベルとなり、入力制御回路１５は新たな入力信号の転送を停止する。
【００４３】
所定期間が経過すると、パルス信号φ２がＬレベルとなり、スイッチング素子Ｓ２およびＳ３が非導通状態となる。この状態では、図４に示す状態が実現され、スイッチング素子Ｓ２からＳ４がすべて非導通状態、スイッチング素子Ｓ１が、接地ノード選択状態にある。
【００４４】
立下がり遅延回路１２の有する遅延時間が経過すると、この立下がり遅延回路１２の出力信号が立下がり、応じて、セット／リセットフリップフロップ１３がセットされ、パルス信号φ１がＨレベルとなる。この状態では、図５に示す状態が実現される。ＡＮＤ回路１４は、次のクロック信号ＣＬＫの立上がりからクロック信号に従って入力制御信号を生成し、入力制御回路１５が、入力信号ストリームＶＩＮＦに従ってクロック信号ＣＬＫに同期して入力信号ＶＩＮを生成する。一方、カウンタ１０は、パルス信号φ１の活性化に従ってリセットされ、再びクロック信号ＣＬＫのカウント動作を開始する。
【００４５】
したがって、このカウンタ１０のカウント値を適当な値に設定することにより、オフセット電圧リセットサイクルと比較／増幅サイクルの回数の比を、容量素子の電圧保持能力に応じた最適な値に設定することができる。具体的に、図８に示す構成では、Ｎクロックサイクルの比較／増幅サイクルごとに、１サイクルのオフセット電圧設定サイクルを挿入するだけでよく、各クロックサイクルごとにオフセット電圧設定サイクルを挿入する必要がなく、回路動作効率が改善され、高速の信号処理が実現される。
【００４６】
なお、図８に示す構成においては、クロック信号ＣＬＫの１クロックサイクル内で、オフセット電圧の検出および設定／保持を行なうオフセットリセットが実行されている。しかしながら、これは、クロック信号ＣＬＫのサイクルタイムに応じて、適当なクロックサイクル期間が、オフセット電圧の検出保持が動作に割当てられてもよい。
【００４７】
なお、スイッチング素子Ｓ２からＳ４は、図６に示す構成においては、ＮチャネルＭＯＳトランジスタで構成されている。しかしながら、これらのスイッチング素子Ｓ２からＳ４は、ＣＭＯＳトランスミッションゲートで構成されるアナログスイッチで構成されてもよい。また、スイッチング素子Ｓ１も、各入力ノードそれぞれに対して相補的に導通／非導通状態となるＣＭＯＳトランスミッションゲートが配置されるマルチプレクサで構成されてもよい。
【００４８】
また、スイッチング素子Ｓ２が非導通状態となった後に、スイッチング素子Ｓ４が導通状態となる条件が満たされれば、スイッチング素子Ｓ２およびＳ３は同時に導通非導通状態とされることは特に要求されない。また、スイッチング素子Ｓ２およびＳ３が非導通状態となった後に、スイッチング素子Ｓ１が入力信号ＶＩＮを選択する条件が満たされれば、スイッチング素子Ｓ１およびＳ４の動作は特に同期していなくてもよい。
【００４９】
以上のように、この発明の実施の形態１に従えば、差動増幅のオフセット電圧を保持する容量素子に接続されるスイッチング素子を非導通時、その他方導通端子を、接地ノードに結合しており、非導通状態のスイッチング素子の導通端子間の印加電圧を低減でき、応じてオフリーク電流を低減でき、容量素子においてオフセット電圧を長期にわたって安定に保持することができ、入力オフセット電圧を安定に設定することができる。これにより、オフセット電圧のリセット回数を低減でき、回路動作効率が改善される。
【００５０】
また、スイッチング素子Ｓ１およびＳ２の基準電源を接地ノードとする事により、接地電圧を基準として測定される正極性の入力電圧に対して生成される出力電圧に対して正確にオフセット電圧をキャンセルすることができる。
【００５１】
［実施の形態２］
図９は、この発明の実施の形態２に従う増幅回路の構成を概略的に示す図である。この図９に示す構成においては、差動増幅器ＯＰの入力ノードＮ１に対して設けられるスイッチング素子Ｓ２１は、入力信号ＶＩＮと基準電圧ＶＲの一方を選択する。接続ノードＮ４に設けられるスイッチング素子Ｓ２４は、導通時、この接続ノードＮ４を基準電圧ＶＲを供給する基準電圧源に結合する。
【００５２】
この図９に示す増幅回路の他の構成は、図１に示す増幅回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００５３】
基準電圧ＶＲは、入力信号ＶＩＮの基準値を与える電圧レベルである。差動増幅器ＯＰの動作電源電圧は正の電源電圧Ｖｃｃおよび接地電圧である。したがって、図１０に示すように、この差動増幅器ＯＰが演算増幅器として動作する場合、入力信号ＶＩＮは、基準電圧ＶＲを基準として、その電圧レベルが一方側に変化する。一方、この差動増幅器ＯＰが比較回路として利用される場合、図１０において破線で併せて示すように、入力信号ＶＩＮが基準電圧ＶＲよりも高いか低いかが判定される。
【００５４】
この増幅回路のスイッチング素子Ｓ２１、Ｓ２、Ｓ３およびＳ２４のスイッチング動作は、先の実施の形態１と増幅回路のそれと同じである。オフセット電圧検出動作時には、この差動増幅器ＯＰが電圧フォロアとして動作し、容量素子Ｃ１には、この基準電圧ＶＲについてのオフセット電圧ＶＯＳが検出されて容量素子Ｃ１に維持される。すなわち、容量素子Ｃ１には、基準電圧ＶＲと差動増幅器ＯＰのオフセット電圧（ＶＯＳ（０））の和が入力オフセット電圧として保持される。
【００５５】
比較／増幅動作時においては、スイッチング素子Ｓ２４が導通し、スイッチング素子Ｓ２およびＳ３が非導通状態となる。この状態においては、スイッチング素子Ｓ２の両導通端子間には、基準電圧ＶＲについてのオフセット電圧ＶＯＳと基準電圧ＶＲの差の電圧が印加される。したがって、このスイッチング素子Ｓ２は、先の実施の形態１と同様、基準電圧ＶＲが接地電圧レベルであったときと同様の差動増幅器ＯＰのオフセット電圧（ＶＯＳ（０Ｖ））が印加されるだけであり、このスイッチング素子Ｓ２のオフリーク電流を十分に低減することができる。
【００５６】
なお、この基準電圧ＶＲは、入力信号ＶＩＮに対するバイアス電圧であってもよく、また基準電圧ＶＲとしてアナログ入力信号を伝達し、入力信号ＶＩＮとしてラダー抵抗網の出力電圧を供給すれば、ラダ−抵抗網の出力電圧を逐次変化させることにより、この増幅回路において逐次比較型のアナログ／デジタル変換操作を実行することができる。この場合、差動増幅器ＯＰは、比較器として作用する。
【００５７】
なお、スイッチング素子Ｓ２１、Ｓ２、Ｓ３およびＳ２４に対するスイッチング動作制御のためには、図７に示すスイッチング制御回路の構成を利用することができる。
【００５８】
以上のように、この発明の実施の形態２に従えば、入力信号の基準値を与える基準電圧源に対するオフセット電圧を容量素子に格納し、このオフセット電圧保持ノードに接続されるスイッチング素子を、基準電圧源に増幅／比較動作時結合しており、このオフセット電圧設定用のスイッチング素子のオフ状態時の両導通端子間印加電圧を低減でき、応じてオフリーク電流を低減することができる。これにより、実施の形態１と同様の効果を得ることができる。
【００５９】
なお、実施の形態１、２において、差動増幅器ＯＰは、正の電源電圧Ｖｃｃと接地電圧を両動作電源電圧として動作する。したがって、図１０に示すように、基準電圧ＶＲを利用する場合、入力信号ＶＩＮおよび基準電圧ＶＲは接地電圧ＧＮＤよりも高い電圧レベルである。
【００６０】
［実施の形態３］
図１１は、この発明の実施の形態３に従う増幅回路の構成を概略的に示す図である。図１１に示す増幅においては、差動増幅器ＯＰＮへ動作電源電圧として、電圧ＶＳＳおよびＶＥＥが与えられる。電圧ＶＳＳは、たとえば接地電圧ＧＮＤであり、電圧ＶＥＥは負電圧である。すなわち、この図１１に示す増幅回路ＯＰＮにおいては動作電源電圧の電圧極性が、先の実施の形態１および２に示す差動増幅器ＯＰの動作電源電圧と異なる。入力信号ＶＩＮは、その電圧レベルが、電圧ＶＳＳを基準として設定される。この図１１に示す増幅回路の他の構成は、図１に示す増幅回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００６１】
図１２は、図１１に示す増幅回路の動作を示すタイミング図である。以下、図１２を参照して、この図１１に示す増幅回路の動作について簡単に説明する。
【００６２】
この差動増幅器ＯＰＮは動作電源電圧として電圧ＶＳＳおよびＶＥＥを受けており、その出力ノードＮ３からの出力電圧ＶＯＵＴは、負電圧または接地電圧レベルの信号である。スイッチング素子Ｓ１からＳ４の導通／非導通状態は、実施の形態１と同様に設定される（図３から図５参照）。したがって、時刻ｔ０から時刻ｔ１においてスイッチング素子Ｓ２およびＳ３が導通状態（ＯＮ）時に、ノードＮ１は接地電圧ＶＳＳレベルに設定され、差動増幅器ＯＰＮの電圧フォロア動作により、ノードＮ２およびＮ３は負のオフセット電圧ＶＯＳＮレベルに設定され、容量素子Ｃ１には、負のオフセット電圧ＶＯＳＮが維持される。容量素子Ｃ１の他方電極は、接地電圧（ＶＳＳ）レベルである。
【００６３】
時刻ｔ１において、スイッチング素子Ｓ２およびＳ３が非導通状態（ＯＦＦ）に設定され、差動増幅器ＯＰＮの電圧フォロア動作によるオフセット電圧の検出および容量素子Ｃ１におけるオフセット電圧ＶＯＳＮの保持が行なわれる。
【００６４】
時刻ｔ２から時刻ｔ４において比較／増幅サイクルが実行される。スイッチング素子Ｓ２およびＳ３は時刻ｔ１において非導通状態に設定され、時刻ｔ２においてスイッチング素子Ｓ４が導通状態に設定され、スイッチング素子Ｓ１が、入力信号ＶＩＮを選択する状態に維持される。入力信号ＶＩＮは負電圧レベルであり、その電圧レベルは接地電圧ＶＳＳを基準として設定されている。したがって、この場合においても、ノードＮ３の出力電圧ＶＯＵＴは、オフセット電圧ＶＯＳＮ（ＶＯＳ（０））が補償された電圧レベルとなる。このとき、ノードＮ４は接地電圧ＶＳＳレベルであり、スイッチング素子Ｓ２の両導通端子間には、オフセット電圧ＶＯＳＮが印加されるだけであり、出力電圧ＶＯＵＴとオフセット電圧ＶＯＳＮとの差の電圧が印加される状態よりもその両導通端子間電圧は十分に小さい。したがって、このスイッチング素子Ｓ２におけるオフリーク電流を、確実に低減することができる。
【００６５】
この図１１に示すように、入出力電圧の電圧極性が実施の形態１および２と異なり、負電圧レベルであり、出力電圧ＶＯＵＴが接地電圧レベル以下の場合においても、オフセット電圧ＶＯＳＮを容量素子Ｃ１に保持した状態で、比較／増幅サイクル時のスイッチング素子Ｓ２の非導通時のオフリーク電流を両導通端子間の印加電圧を低減することにより低減することができ、応じて、容量素子Ｃ１の保持電圧の変動を抑制することができる。
【００６６】
［変更例］
図１３は、この発明の実施の形態３の変更例に従う増幅回路の構成を概略的に示す図である。この図１３に示す増幅回路においては、差動増幅器ＯＰＮの非反転入力ノードＮ１に設けられるスイッチング素子Ｓ２１に対し、接地電圧ＶＳＳ（＝ＧＮＤ）に代えて基準電圧ＶＲＮが与えられる。また、接続ノードＮ４に対して配置されるスイッチング素子Ｓ２４は、導通時、接続ノードＮ４を基準電圧源ＶＲＮに結合する。基準電圧現が供給する基準電圧ＶＲＮは、入力電圧ＶＩＮの測定基準値を与え、入力電圧ＶＩＮは、この基準電圧ＶＲＮを基準としてその電圧レベルが測定されるまたは判定される。この図１３に示す増幅回路の他の構成は図１１に示す増幅回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００６７】
この図１３に示す構成においても、基準電圧ＶＲＮが負電圧であれば、入力信号ＶＩＮの基準値を与えており、容量素子Ｃ１には、この基準電圧ＶＲＮ印加時のオフセット電圧が格納される。したがって、スイッチ素子Ｓ２の非導通時、スイッチング素子Ｓ２４を導通状態に設定することにより、このスイッチング素子Ｓ２の両導通端子間に印加される電圧は、基準電圧に対するオフセット電圧に等しい電圧レベルとなる。すなわち、ノードＮ２およびＮ３には、基準電圧ＶＲＮと差動増幅器のオフセット電圧ＶＯＳＮ（０）の和の電圧が現われ、スイッチング素子Ｓ２４を導通状態として接続ノードＮ４を基準電圧ＶＲＮに設定することにより、スイッチング素子Ｓ２の両導通端子間に印加される電圧成分において基準電圧ＶＲＮの成分をキャンセルでき、このスイッチング素子Ｓ２には差動増幅器ＯＰＮのオフセット電圧ＶＯＳＮ（０）が印加される。
【００６８】
この実施の形態３において、スイッチング素子Ｓ１からＳ４またはＳ２１，Ｓ２，Ｓ３およびＳ２４を導通／非導通を制御する回路構成としては、図７に示すスイッチング制御回路の動作電源電圧を電圧ＶＳＳおよびＶＥＥに設定することにより、図７に示す構成を利用することができる。
【００６９】
以上のように、この発明の実施の形態３に従えば、増幅回路の差動増幅器の動作電源電圧を、接地電圧と負電圧に設定し、入力信号を接地電圧以下の電圧レベルの信号に設定しており、負極性の信号に対しても、オフセット電圧保持容量素子に対して設けられたスイッチング素子の非導通時の両導通端子間電圧を、差動増幅器のオフセット電圧レベルに設定することができ、そのリーク電流を低減することができる。これにより、負極性の信号に対しても、回路動作効率を改善して入力信号に対する増幅動作を実行することができる。
【００７０】
なお、実施の形態１から３において、オフセット電圧を保持する容量素子Ｃ１は、その他方電極が定電圧源として接地ノードに結合されている。この定電圧源は、一定の電圧を供給する電圧源であればよく、接地に限定されない。
【００７１】
また、実施の形態１から３においては、入力信号および出力信号は、正または負の極性の信号である。しかしながら、差動増幅器に対し正の電源電圧ＶＣＣおよび負の電源電圧ＶＥＥを与えることにより、正および負極性の信号に対する増幅動作を入力オフセット電圧を長期にわたって維持して正確に増幅動作を行なうことができる。
【産業上の利用可能性】
【００７２】
この発明に係る差動増幅器を含む増幅回路は、アナログ／デジタル変換回路の比較器として利用することもでき、また微小入力信号を増幅する増幅器としても利用することができる。すなわち、この発明に係る増幅回路は、一般の差動増幅器を利用する増幅回路に適用することができる。
【図面の簡単な説明】
【００７３】
【図１】この発明の実施の形態１に従う増幅回路の構成を概略的に示す図である。
【図２】図１に示す増幅回路の動作を示すタイミング図である。
【図３】図１に示す増幅回路のオフセット電圧検出時のスイッチング素子の状態を示す図である。
【図４】図１に示す増幅回路のオフセット電圧保持状態におけるスイッチング素子の接続状態を模式的に示す図である。
【図５】図１に示す増幅回路の比較／増幅サイクル時におけるスイッチング素子の接続状態を模式的に示す図である。
【図６】オフセット電圧伝達用スイッチング素子の非導通時の印加電圧を模式的に示す図である。
【図７】図１に示す増幅回路のスイッチング制御部の構成の一例を示す図である。
【図８】図７に示すスイッチング制御部の動作を示すタイミング図である。
【図９】この発明の実施の形態２に従う増幅回路の構成を概略的に示す図である。
【図１０】図９に示す基準電圧と入力信号の関係を概略的に示す図である。
【図１１】この発明の実施の形態３に従う増幅回路の構成を概略的に示す図である。
【図１２】図１１に示す増幅回路の動作を示すタイミング図である。
【図１３】この発明の実施の形態３に従う増幅回路の変更例を示す図である。
【符号の説明】
【００７４】
Ｓ１−Ｓ４，Ｓ２１，Ｓ２４  スイッチング素子、ＯＰ，ＯＰＮ  差動増幅器、Ｃ１  容量素子。
【図１】
2005159511.tif 000003
【図２】
2005159511.tif 000004
【図３】
2005159511.tif 000005
【図４】
2005159511.tif 000006
【図５】
2005159511.tif 000007
【図６】
2005159511.tif 000008
【図７】
2005159511.tif 000009
【図８】
2005159511.tif 000010
【図９】
2005159511.tif 000011
【図１０】
2005159511.tif 000012
【図１１】
2005159511.tif 000013
【図１２】
2005159511.tif 000014
【図１３】
2005159511.tif 000015