(57)【要約】【課題】本発明は、動作周波数に応じて容易に出力の変化率を切り換えることができるとともに回路サイズの小型化を図った出力バッファ回路を備えた半導体集積回路装置を提供することを目的とする。【解決手段】動作周波数が高いときは、出力端子ＯＵＴからの出力の変化率を急峻なものとするため、選択制御信号をローとしてＭＯＳトランジスタＴ５ｂ，Ｔ６ｂをＯＮとして、ＮＯＲゲートＮＯｘ内のＭＯＳトランジスタのＯＮ抵抗による合成抵抗を小さくする。又、動作周波数が低いときは、出力端子ＯＵＴからの出力の変化率を緩やかなものとするため、選択制御信号をハイとしてＭＯＳトランジスタＴ５ｂ，Ｔ６ｂをＯＦＦとして、ＮＯＲゲートＮＯｘ内のＭＯＳトランジスタのＯＮ抵抗による合成抵抗を大きくする。【選択図】      図１
2005012717.tif 000002
【特許請求の範囲】
【請求項１】
データが入力される論理ゲート素子と、該論理ゲート素子からの出力が制御電極に入力されて該論理ゲート素子からの出力に応じて駆動する駆動用トランジスタと、から構成される出力バッファ回路を備えた半導体集積回路装置において、
前記論理ゲート素子は、前記論理ゲート素子を構成するトランジスタのＯＮ抵抗による合成抵抗の大きさを変化させる選択制御信号が入力されるとともに、該選択制御信号によってＯＮ／ＯＦＦが切り換えられる抵抗値切換用トランジスタを備え、
前記選択制御信号により前記抵抗値切換用トランジスタのＯＮ／ＯＦＦを切り換えることで、前記駆動出力用トランジスタによる出力の変化率を切り換えることを特徴とする半導体集積回路装置。
【請求項２】
前記論理ゲート素子に、前記駆動用トランジスタからの出力動作を制御する出力制御信号が入力されるとき、
前記論理ゲート素子が、
前記出力制御信号が制御電極に入力されるとともに第１電極に直流電圧が印加される第１トランジスタと、
前記出力制御信号によってＯＮ／ＯＦＦ切換が制御され、前記第１トランジスタの第２電極と前記駆動用トランジスタの制御電極との電気的な接離を行うスイッチと、
第１電極に前記直流電圧が印加されるとともに前記第１トランジスタの第２電極と前記スイッチとの接続ノードに第２電極が接続され、ＯＮ抵抗が前記第１トランジスタより小さい前記抵抗値切換用トランジスタと、
を備えることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記スイッチが、前記出力制御信号が制御電極に入力され、前記第１トランジスタの第２電極に第１電極が接続されるとともに前記駆動用トランジスタの制御電極に第２電極が接続された第２トランジスタであることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
データが入力される論理ゲート素子と、該論理ゲート素子からの出力が制御電極に入力されて該論理ゲート素子からの出力に応じて駆動する駆動用トランジスタと、から構成される出力バッファ回路を備えた半導体集積回路装置において、
ＯＮ抵抗が異なるとともに、前記論理ゲート素子の出力と前記駆動用トランジスタの制御電極との間に並列に接続された複数のトランジスタスイッチを、前記出力バッファ回路内に備え、
前記複数のトランジスタスイッチのうちのいずれかをＯＮとして、前記駆動出力用トランジスタによる出力の変化率を切り換えることを特徴とする半導体集積回路装置。
【請求項５】
前記出力バッファ回路を複数備えることを特徴とする請求項１〜請求項４のいずれかに記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、出力バッファ回路を構成する半導体集積回路装置に関するもので、特に、動作クロックの周波数に応じて切り換えることのできる出力バッファ回路を構成する半導体集積回路装置に関する。
【０００２】
【従来の技術】
従来より使用されている出力バッファ回路は、例えば、図９のように、データ信号（図中のＤＡＴＡ）及びイネーブル信号（図中のＥＮＬ）が入力されるＮＯＲゲートＮＯと、ＮＯＲゲートＮＯの出力がゲートに接続されるとともにソースが接地されたＮチャネルのＭＯＳトランジスタＴｘとを備え、ＭＯＳトランジスタＴｘのドレインに出力端子ＯＵＴが設けられる。このような出力バッファ回路がサーマルプリントヘッドで用いられたとき、図９のように、出力端子ＯＵＴに一端が接続されるとともに他端に電圧ＶＨが印加されたヒータ用の抵抗Ｒが設置される。
【０００３】
このような出力バッファ回路におけるＮＯＲゲートＮＯは、図１０のように構成される。即ち、ソースに電源電圧ＶＤＤが印加されるとともにイネーブル信号がゲートに入力されるＰチャネルのＭＯＳトランジスタＴ１と、ソースがＭＯＳトランジスタＴ１のドレインが接続されるとともにデータ信号がゲートに入力されるＰチャネルのＭＯＳトランジスタＴ２と、ソースが接地されるとともにデータ信号がゲートに入力されるＭＯＳトランジスタＴ３と、ソースが接地されるとともにイネーブル信号がゲートに入力されるＭＯＳトランジスタＴ４と、を備える。又、ＭＯＳトランジスタＴ３，Ｔ４のドレインがＭＯＳトランジスタＴ２のドレインと接続され、このＭＯＳトランジスタＴ２〜Ｔ４のドレインによる接続ノードが出力となり、ＭＯＳトランジスタＴｘのゲートに接続される。
【０００４】
このような出力バッファ回路においては、ドライバとして働くＭＯＳトランジスタＴｘのゲートのゲート容量と、ＭＯＳトランジスタＴ１，Ｔ２，Ｔ４のＯＮ抵抗によって、出力端子ＯＵＴに現れる電圧変化に勾配が生じる。即ち、この出力端子ＯＵＴに現れる電圧の変化率は、ＭＯＳトランジスタＴ１，Ｔ２のＯＮ抵抗による合成抵抗とＭＯＳトランジスタＴ４のＯＮ抵抗とを小さくすると急峻なものとなり、又、ＭＯＳトランジスタＴ１，Ｔ２のＯＮ抵抗による合成抵抗とＭＯＳトランジスタＴ４のＯＮ抵抗とを大きくすると緩やかなものとなる。このように、ＮＯＲゲートＮＯ内のＭＯＳトランジスタＴ１，Ｔ２，Ｔ４のＯＮ抵抗の大きさを変化させることによって、出力端子ＯＵＴに現れる電圧変化の勾配を調整することができ、データ信号やイネーブル信号に対する動作周波数の高低に応じた出力バッファ回路を構成することができる。
【０００５】
又、従来技術として、ＯＮ抵抗の異なる並列に接続されたトランジスタを異なるタイミングでＯＮとして、出力を帰還させることで、まず、出力を緩やかに変化させた後に、次に、出力を急激に変化させるとともに、この出力の変化率を切り換えるタイミングを、帰還された出力が入力されるインバータ回路内の閾値を変化させることで調整する出力バッファ回路が提案されている（特許文献１参照）。この出力バッファ回路では、入力端子ＶＩＮより入力される信号を遅延させるバッファと、出力端子ＶＯＵＴより出力される信号を帰還させるインバータとを備え、このバッファ及びインバータの出力が入力されるＮＡＮＤゲートの出力に応じてＯＮ抵抗の小さいＭＯＳトランジスタをＯＮ／ＯＦＦ制御する。
【０００６】
よって、この出力バッファ回路からの出力が変化するとき、まず、急激に変化を行った後に、バッファで遅延された信号が与えられて、ＯＮ抵抗の小さいＭＯＳトランジスタがＯＦＦとなるため、出力の変化が緩やかになる。その後、インバータにおける閾値を出力端子ＶＯＵＴからの出力が超えることでインバータからの出力が変化するため、ＯＮ抵抗の小さいＭＯＳトランジスタがＯＮとなり、出力の変化が急峻になる。即ち、インバータにおける閾値を調整することによって、出力を急激に変化させる時間を調整することができるため、動作周波数に応じた出力バッファ回路を構成することができる。
【０００７】
しかしながら、図９のような構成の出力バッファ回路及び特許文献１に記載の出力バッファ回路では、ＮＯＲゲートＮＯ内のＭＯＳトランジスタＴ１，Ｔ４のＯＮ抵抗やインバータにおける閾値を、その出力バッファ回路を使用する動作周波数に応じて変更する必要がある。即ち、所定の動作周波数に対する出力バッファ回路として構成されるため、汎用性のある出力バッファではない。それに対して、従来では、図１１のように、図１０のように構成されるとともに内部のＭＯＳトランジスタＴ１，Ｔ４のＯＮ抵抗が異なるＮＯＲゲートＮＯ１，ＮＯ２を用いることで、使用できる動作周波数の範囲を拡げている。
【０００８】
即ち、図１１の出力バッファ回路は、ＭＯＳトランジスタＴ１，Ｔ４のＯＮ抵抗が大きいＮＯＲゲートＮＯ１からの出力を選択するトランジスタスイッチＳ１と、ＭＯＳトランジスタＴ１，Ｔ４のＯＮ抵抗が小さいＮＯＲゲートＮＯ２からの出力を選択するトランジスタスイッチＳ２とを備える。そして、ＮＯＲゲートＮＯ１，ＮＯ２のいずれの出力を選択するか設定するための選択制御信号がトランジスタスイッチＳ１，Ｓ２のゲートに与えられ、このトランジスタスイッチＳ１，Ｓ２を介して、ＮＯＲゲートＮＯ１，ＮＯ２のいずれかの出力がＭＯＳトランジスタＴｘのゲートに入力される。又、トランジスタスイッチＳ１，Ｓ２は、図１２のように、並列に接続されたＮチャネルのＭＯＳトランジスタＴｎとＰチャネルのＭＯＳトランジスタＴｐによって構成される。
【０００９】
そして、選択制御信号がトランジスタスイッチＳ１のＮチャネルのＭＯＳトランジスタＴｎのゲート及びトランジスタスイッチＳ２のＰチャネルのＭＯＳトランジスタＴｐのゲートに入力される。又、選択制御信号がインバータＩｘによって反転されて、トランジスタスイッチＳ１のＰチャネルのＭＯＳトランジスタＴｐのゲート及びトランジスタスイッチＳ２のＮチャネルのＭＯＳトランジスタＴｎのゲートに入力される。
【００１０】
よって、動作周波数が低いときは、選択制御信号をハイとしてトランジスタスイッチＳ１をＯＮとし、ＮＯＲゲートＮＯ１からの出力をＭＯＳトランジスタＴｘのゲートに与える。又、動作周波数が高いときは、選択制御信号をローとしてトランジスタスイッチＳ２をＯＮとし、ＮＯＲゲートＮＯ２からの出力をＭＯＳトランジスタＴｘのゲートに与える。このように、図１１のように構成すると、選択制御信号を切り換えることで、容易に動作周波数に応じた出力変化を行う出力バッファ回路を構成することができる。
【００１１】
【特許文献１】
特開２００１−２９２０５６号公報
【００１２】
【発明が解決しようとする課題】
しかしながら、出力バッファ回路を図１１のように構成したとき、ＮＯＲゲートＮＯ１，ＮＯ２及びトランジスタスイッチＳ１，Ｓ２を備えるため、図９や特許文献１のような出力バッファ回路に比べて、その回路規模が大きくなる。そのため、このような出力バッファ回路を備える半導体集積回路装置の小型化の妨げとなり、更に、この半導体集積回路装置を備えるサーマルプリンタヘッドなどにおいては、印字ビット数に応じて出力バッファ回路が設けられ、その印字ビット数を乗じた分だけ更に装置規模が大きくなる。
【００１３】
本発明は、動作周波数に応じて容易に出力の変化率を切り換えることができるとともに回路サイズの小型化を図った出力バッファ回路を備えた半導体集積回路装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、請求項１に記載の半導体集積回路装置は、データが入力される論理ゲート素子と、該論理ゲート素子からの出力が制御電極に入力されて該論理ゲート素子からの出力に応じて駆動する駆動用トランジスタと、から構成される出力バッファ回路を備えた半導体集積回路装置において、前記論理ゲート素子は、前記論理ゲート素子を構成するトランジスタのＯＮ抵抗による合成抵抗の大きさを変化させる選択制御信号が入力されるとともに、該選択制御信号によってＯＮ／ＯＦＦが切り換えられる抵抗値切換用トランジスタを備え、前記選択制御信号により前記抵抗値切換用トランジスタのＯＮ／ＯＦＦを切り換えることで、前記駆動出力用トランジスタによる出力の変化率を切り換えることを特徴とする。
【００１５】
この構成によると、前記論理ゲート素子内に設けた前記抵抗値切換用トランジスタにより、前記論理ゲート素子を構成するトランジスタのＯＮ抵抗による合成抵抗を切り換えることができる。よって、従来のように、ＯＮ抵抗の異なるトランジスタによって構成されることでその合成抵抗が異なる複数の論理ゲート素子を設ける必要がなく、装置の小型化を図ることができる。又、前記抵抗値切換用トランジスタを複数設けて、前記論理ゲート素子の合成抵抗の抵抗値を複数切り換える事ができるようにしても構わない。
【００１６】
又、このような半導体集積回路装置において、請求項２に記載するように、前記論理ゲート素子に、前記駆動用トランジスタからの出力動作を制御する出力制御信号が入力されるとき、前記論理ゲート素子が、前記出力制御信号が制御電極に入力されるとともに第１電極に直流電圧が印加される第１トランジスタと、前記出力制御信号によってＯＮ／ＯＦＦ切換が制御され、前記第１トランジスタの第２電極と前記駆動用トランジスタの制御電極との電気的な接離を行うスイッチと、第１電極に前記直流電圧が印加されるとともに前記第１トランジスタの第２電極と前記スイッチとの接続ノードに第２電極が接続され、ＯＮ抵抗が前記第１トランジスタより小さい前記抵抗値切換用トランジスタと、を備える。
【００１７】
この構成によると、前記抵抗値切換用トランジスタをＯＮとしたとき、前記第１トランジスタと前記抵抗値切換用トランジスタそれぞれのＯＮ抵抗による合成抵抗が、前記第１トランジスタのみのＯＮ抵抗に比べて小さくなる。よって、前記出力バッファ回路の動作周波数が高いとき、前記抵抗値切換用トランジスタをＯＮとし、又、前記出力バッファ回路の動作周波数が低いとき、前記抵抗値切換用トランジスタをＯＦＦとする。
【００１８】
又、トランジスタをＭＯＳトランジスタとするとき、前記第１トランジスタのゲート幅を幅前記抵抗値切換用トランジスタのゲート幅よりも狭くしても構わないし、前記第１トランジスタのゲート長を幅前記抵抗値切換用トランジスタのゲート長よりも長くしても構わない。更に、前記第１トランジスタと前記スイッチとが同時に前記出力制御信号によってＯＮとされる。
【００１９】
又、前記論理ゲート素子に前記駆動用トランジスタからの出力を決定する出力値決定信号が入力されるとともに、前記出力制御信号が前記駆動用トランジスタの出力動作を禁止／許可するとき、前記論理ゲート素子が、前記直流電圧を電源電圧とする前記第１トランジスタ及び前記スイッチ及び前記抵抗値切換用トランジスタと、前記直流電圧を接地電圧とする前記第１トランジスタ及び前記スイッチ及び前記抵抗値切換用トランジスタと、前記電源電圧側の前記スイッチからの出力と前記接地電圧側の前記スイッチの出力とを前記出力値決定信号の値に応じて選択して前記駆動用トランジスタの制御電極に出力する選択スイッチと、を備えるものとしても構わない。
【００２０】
このとき、前記電源電圧側の前記第１トランジスタ及び前記抵抗値切換用トランジスタがＰチャネルのＭＯＳトランジスタであるとともに、前記接地電圧側の前記第１トランジスタ及び前記抵抗値切換用トランジスタがＮチャネルのＭＯＳトランジスタであるものとしても構わない。
【００２１】
又、前記抵抗値切換用トランジスタを複数備えるものとし、当該抵抗値切換用トランジスタが前記第１トランジスタと並列に接続され、ＯＮとされる前記抵抗値切換用トランジスタの数に応じて、前記論理ゲート素子内の合成抵抗の値を変化させるようにしても構わない。
【００２２】
又、請求項３に記載するように、請求項２に記載の半導体集積回路装置において、前記スイッチを、前記出力制御信号が制御電極に入力され、前記第１トランジスタの第２電極に第１電極が接続されるとともに前記駆動用トランジスタの制御電極に第２電極が接続された第２トランジスタとしても構わない。このとき、前記スイッチが前記電源電圧側と前記接地電圧側に設けられるとき、前記電源電圧側の前記第２トランジスタがＰチャネルのＭＯＳトランジスタであるとともに前記接地電圧側の第２トランジスタがＮチャネルのＭＯＳトランジスタであるものとしても構わない。
【００２３】
又、請求項１に記載の半導体集積回路装置において、前記論理ゲート素子が、制御電極が入力となるとともに前記直流電圧と前記論理ゲート素子の出力との間に直列に接続された複数の第１トランジスタと、前記直流電圧が第１電極に印加されるとともに前記第１トランジスタの接続ノードそれぞれに第２電極が接続され、そのＯＮ抵抗が前記第１トランジスタのＯＮ抵抗より小さい複数の前記抵抗値切換用トランジスタと、を備えるものとしても構わない。更に、このとき、別の論理ゲート素子の出力が前記第１トランジスタの制御電極に入力されるものとしても構わない。
【００２４】
又、請求項４に記載の半導体集積回路装置は、データが入力される論理ゲート素子と、該論理ゲート素子からの出力が制御電極に入力されて該論理ゲート素子からの出力に応じて駆動する駆動用トランジスタと、から構成される出力バッファ回路を備えた半導体集積回路装置において、ＯＮ抵抗が異なるとともに、前記論理ゲート素子の出力と前記駆動用トランジスタの制御電極との間に並列に接続された複数のトランジスタスイッチとを、前記出力バッファ回路内に備え、前記複数の第２トランジスタスイッチのうちのいずれかをＯＮとして、前記駆動出力用トランジスタによる出力の変化率を切り換えることを特徴とする。
【００２５】
この構成において、前記トランジスタスイッチが第１トランジスタスイッチと第２トランジスタスイッチの２つであるものとする。このとき、前記第１トランジスタスイッチのＯＮ抵抗が前記第２トランジスタスイッチのＯＮ抵抗よりも大きいとき、前記出力バッファ回路の動作周波数が低い場合、前記第１トランジスタスイッチをＯＮとするとともに前記第２トランジスタスイッチをＯＦＦとし、又、前記出力バッファ回路の動作周波数が高い場合、前記第１トランジスタスイッチをＯＦＦとするとともに前記第２トランジスタスイッチをＯＮとする。
【００２６】
このとき、前記トランジスタスイッチをそれぞれ、同一極性のＭＯＳトランジスタ１つで構成されるものとしても構わない。又、前記トランジスタスイッチをそれぞれ、逆極性となる２つのＭＯＳトランジスタが並列に接続された回路で構成されるものとしても構わない。このとき、前記トランジスタスイッチそれぞれを構成するＭＯＳトランジスタのゲート幅及びゲート長を異なるものとすることによって、前記トランジスタそれぞれのＯＮ抵抗を異なるものとする。
【００２７】
又、請求項５に記載するように、請求項１〜請求項４のいずれかに記載の半導体集積回路装置において、前記出力バッファ回路を複数備えるものとして、出力ビット数に応じて前記出力バッファ回路を備えた半導体集積回路装置を構成しても構わない。このような半導体集積回路装置を、例えば、サーマルプリントヘッドなどに用いることができる。
【００２８】
【発明の実施の形態】
＜第１の実施形態＞
本発明の第１の実施形態について、図面を参照して説明する。図１は、本実施形態における出力バッファ回路の構成を示す回路図である。図２は、図１の出力バッファ回路の等価回路を示す回路図である。
【００２９】
図１の出力バッファ回路は、ゲートにイネーブル信号（図中のＥＮＬ）が入力されるＰチャネルのＭＯＳトランジスタＴ１，Ｔ５ａ及びＮチャネルのＭＯＳトランジスタＴ４，Ｔ６ａと、ゲートにデータ信号（図中のＤＡＴＡ）が入力されるＰチャネルのＭＯＳトランジスタＴ２及びＮチャネルのＭＯＳトランジスタＴ３と、選択制御信号がゲートに入力されるＰチャネルのＭＯＳトランジスタＴ５ｂと、インバータＩｘで反転された選択制御信号がゲートに入力されるＮチャネルのＭＯＳトランジスタＴ６ｂと、インバータＩｘと、で構成されるＮＯＲゲートＮＯｘを備える。このＮＯＲゲートＮＯｘは、イネーブル信号とデータ信号とが入力されるとともに、選択制御信号によって内部の合成抵抗が切り換えられる。又、図１の出力バッファ回路は、このＮＯＲゲートＮＯｘの出力がゲートに接続されるとともにドライバとなるＮチャネルのＭＯＳトランジスタＴｘを備える。
【００３０】
又、ＭＯＳトランジスタＴ５ａ，Ｔ５ｂのソースに直流電圧ＶＤＤ（電源電圧）に印加されるとともに、ＭＯＳトランジスタＴ５ａ，Ｔ５ｂのドレインにＭＯＳトランジスタＴ１のソースが接続され、更に、ＭＯＳトランジスタＴ１のドレインにＭＯＳトランジスタＴ２のソースが接続される。一方、ＭＯＳトランジスタＴ３，Ｔ６ａ，Ｔ６ｂのソースが接地されるとともに、ＭＯＳトランジスタＴ６ａ，Ｔ６ｂのドレインにＭＯＳトランジスタＴ４のソースが接続され、更に、ＭＯＳトランジスタＴ３，Ｔ４のドレインにＭＯＳトランジスタＴ２のドレインが接続される。
【００３１】
そして、ＭＯＳトランジスタＴ２〜Ｔ４のドレインが接続される接続ノードがＮＯＲゲートＮＯｘの出力となり、ＭＯＳトランジスタＴｘのゲートに接続される。このＭＯＳトランジスタＴｘは、そのソースが接地されるとともに、そのドレインに出力端子ＯＵＴが設けられる。更に、このような出力バッファ回路がサーマルプリントヘッドで用いられたとき、出力端子ＯＵＴに一端が接続されるとともに他端に電圧ＶＨが印加されたヒータ用の抵抗Ｒが設置される。
【００３２】
又、ＭＯＳトランジスタＴ５ａ，Ｔ６ａのＯＮ抵抗が、ＭＯＳトランジスタＴ１〜Ｔ４，Ｔ５ｂ，Ｔ６ｂのＯＮ抵抗と比べて大きくなるように、ＭＯＳトランジスタＴ１〜Ｔ４，Ｔ５ａ，Ｔ５ｂ，Ｔ６ａ，Ｔ６ｂを設定する。即ち、ＭＯＳトランジスタＴ５ａ，Ｔ６ａのゲート幅を、ＭＯＳトランジスタＴ１〜Ｔ４，Ｔ５ｂ，Ｔ６ｂのゲート幅に比べて狭くなるように設定しても構わないし、ＭＯＳトランジスタＴ５ａ，Ｔ６ａのゲート長を、ＭＯＳトランジスタＴ１〜Ｔ４，Ｔ５ｂ，Ｔ６ｂのゲート長に比べて長くなるように設定しても構わない。
【００３３】
このような出力バッファ回路において、選択制御信号を切り換えることによって、ＭＯＳトランジスタＴ５ｂ，Ｔ６ｂのＯＮ／ＯＦＦ切換制御を行う。即ち、選択制御信号がローのとき、ローの選択制御信号がゲートに入力されるＭＯＳトランジスタＴ５ｂがＯＮとなるとともに、インバータＩｘでハイに反転された選択制御信号がゲートに入力されるＭＯＳトランジスタＴ６ｂがＯＮとなる。逆に、選択制御信号がハイのとき、ハイの選択制御信号がゲートに入力されるＭＯＳトランジスタＴ５ｂがＯＦＦとなるとともに、インバータＩｘでローに反転された選択制御信号がゲートに入力されるＭＯＳトランジスタＴ６ｂがＯＦＦとなる。
【００３４】
又、ＭＯＳトランジスタＴ５ａ，Ｔ５ｂが並列であるため、ＭＯＳトランジスタＴ５ｂをＯＮとしたときのＭＯＳトランジスタＴ１，Ｔ５ａ，Ｔ５ｂのＯＮ抵抗による合成抵抗が、ＭＯＳトランジスタＴ５ｂをＯＦＦとしたときのＭＯＳトランジスタＴ１，Ｔ５ａのＯＮ抵抗による合成抵抗よりも低くなる。同様に、ＭＯＳトランジスタＴ６ａ，Ｔ６ｂが並列であるため、ＭＯＳトランジスタＴ６ｂをＯＮとしたときのＭＯＳトランジスタＴ４，Ｔ６ａ，Ｔ６ｂのＯＮ抵抗による合成抵抗が、ＭＯＳトランジスタＴ６ｂをＯＦＦとしたときのＭＯＳトランジスタＴ４，Ｔ６ａのＯＮ抵抗による合成抵抗よりも低くなる。
【００３５】
即ち、図１の出力バッファ回路は、動作周波数が低い場合、ドライバとなるＭＯＳトランジスタＴｘのゲート電圧を緩やかに変化させるため、選択制御信号をハイとしてＭＯＳトランジスタＴ５ｂ，Ｔ６ｂをＯＦＦとし、ＮＯＲゲートＮＯｘ内のＭＯＳトランジスタのＯＮ抵抗による合成抵抗を大きくして動作を行う。このとき、ローのデータ信号が与えられるとき、イネーブル信号がローとなりドライバからの出力が許可されると、ＭＯＳトランジスタＴ１，Ｔ２，Ｔ５ａがＯＮであるとともにＭＯＳトランジスタＴ３，Ｔ４，Ｔ６ａがＯＦＦである。そのため、ＭＯＳトランジスタＴ１，Ｔ２，Ｔ５ａのＯＮ抵抗による合成抵抗を通じてドライバであるＭＯＳトランジスタＴｘのゲート容量Ｃに流れる電流量が少ないことから、ＭＯＳトランジスタＴｘのゲート電圧が緩やかに高くなり、抵抗Ｒに流れる電流量が緩やかに増加する。
【００３６】
又、イネーブル信号が所定時間ローとなった後にハイに戻って出力が禁止されると、ＭＯＳトランジスタＴ１，Ｔ５ａがＯＦＦとなるとともにＭＯＳトランジスタＴ４，Ｔ６ａがＯＮとなる。そのため、ＭＯＳトランジスタＴ４，Ｔ６ａのＯＮ抵抗による合成抵抗を通じてＭＯＳトランジスタＴｘのゲート容量Ｃから流れる電流量が少ないことから、ＭＯＳトランジスタＴｘのゲート電圧が緩やかに低くなり、抵抗Ｒに流れる電流量が緩やかに減少する。又、データ信号がハイである場合は、ＭＯＳトランジスタＴ２がＯＦＦであるとともにＭＯＳトランジスタＴ３がＯＮであるために、ＭＳＯトランジスタＴｘのゲート電圧がローのままであるため、抵抗Ｒには電流が流れない。
【００３７】
逆に、動作周波数が高い場合、ドライバとなるＭＯＳトランジスタＴｘのゲート電圧を急激に変化させるため、選択制御信号をローとしてＭＯＳトランジスタＴ５ｂ，Ｔ６ｂをＯＮとし、ＮＯＲゲートＮＯｘ内のＭＯＳトランジスタのＯＮ抵抗による合成抵抗を小さくして動作を行う。このとき、ローのデータ信号が与えられるとき、イネーブル信号がローとなりドライバからの出力が許可されると、ＭＯＳトランジスタＴ１，Ｔ２，Ｔ５ａ，Ｔ５ｂ，Ｔ６ｂがＯＮであるとともにＭＯＳトランジスタＴ３，Ｔ４，Ｔ６ａがＯＦＦである。そのため、ＭＯＳトランジスタＴ１，Ｔ２，Ｔ５ａ，Ｔ５ｂのＯＮ抵抗による合成抵抗を通じてドライバであるＭＯＳトランジスタＴｘのゲート容量Ｃに流れる電流量が多いことから、ＭＯＳトランジスタＴｘのゲート電圧が急激に高くなり、抵抗Ｒに流れる電流量が急激に増加する。
【００３８】
又、イネーブル信号が所定時間ローとなった後にハイに戻って出力が禁止されると、ＭＯＳトランジスタＴ１，Ｔ５ａがＯＦＦとなるとともにＭＯＳトランジスタＴ４，Ｔ６ａがＯＮとなる。そのため、ＭＯＳトランジスタＴ４，Ｔ６ａ，Ｔ６ｂのＯＮ抵抗による合成抵抗を通じてＭＯＳトランジスタＴｘのゲート容量Ｃから流れる電流量が多いことから、ＭＯＳトランジスタＴｘのゲート電圧が急激に低くなり、抵抗Ｒに流れる電流量が急激に減少する。又、データ信号がハイである場合は、ＭＯＳトランジスタＴ２がＯＦＦであるとともにＭＯＳトランジスタＴ３がＯＮであるために、ＭＳＯトランジスタＴｘのゲート電圧がローのままであるため、抵抗Ｒには電流が流れない。
【００３９】
このように構成することで、図１のような出力バッファ回路は、図２のような等価回路による出力バッファ回路を構成することとなる。即ち、直流電圧ＶＤＤが一端に印加された抵抗Ｒ１ａ，Ｒ１ｂと、一端が接地された抵抗Ｒ２ａ，Ｒ２ｂと、抵抗Ｒ１ａ，Ｒ１ｂそれぞれの他端の間に接続されたスイッチＳＷ１と、抵抗Ｒ２ａ，Ｒ２ｂそれぞれの他端の間に接続されたスイッチＳＷ２と、抵抗Ｒ１ａ，Ｒ２ａそれぞれの他端に２接点が接続された３接点スイッチＳＷ３と、スイッチＳＷ３の残りの接点に一端が接続されるとともに他端がＭＯＳトランジスタＴｘのゲートに他端が接続されたスイッチＳＷ４と、ＭＯＳトランジスタＴｘとを備える。
【００４０】
このとき、スイッチＳＷ１，ＳＷ２が選択制御信号によってＯＮ／ＯＦＦ制御が行われ、又、スイッチＳＷ３がデータ信号によって接点の切換制御が行われ、更に、スイッチＳＷ４がイネーブル信号によってＯＮ／ＯＦＦ制御が行われる。即ち、選択制御信号がローのとき、スイッチＳＷ１，ＳＷ２がＯＮとされて、ＮＯＲゲートＮＯｘの合成抵抗を小さくするとともに、選択制御信号がハイのとき、スイッチＳＷ１，ＳＷ２がＯＦＦとされて、ＮＯＲゲートＮＯｘの合成抵抗を大きくする。又、データ信号がローのとき、抵抗Ｒ１ａとスイッチＳＷ４とを接続するとともに、データ信号がハイのとき、抵抗Ｒ２ａとスイッチＳＷ４とを接続する。更に、イネーブル信号がローのとき、スイッチＳＷ４をＯＮとするとともに、イネーブル信号がハイのとき、スイッチＳＷ４をＯＦＦとする。
【００４１】
又、サーマルプリントヘッドなどのドライバに用いられる半導体集積回路装置は、図１のような出力バッファ回路を、その印字ビット数に応じた数だけ設けられる。よって、印字ビット数がｎビットである場合、図３のように、ドライバとなる半導体集積回路装置には、図１のＮＯＲゲートＮＯｘとドライバとなるＭＯＳトランジスタＴｘとがそれぞれｎ個設けられる。更に、図１のように構成したとき、図１１に示す従来の構成のように、選択可能なＮＯＲゲートを２つ設ける必要がなく、又、ＮＯＲゲートを選択するためのトランジスタスイッチも設ける必要がなくなる。このことより、１つの出力バッファ回路に対するＭＯＳトランジスタの数が少なくなることより、この出力バッファ回路の設置面積が小さくなる。そのため、図３のように複数の出力バッファ回路が設けられる半導体集積回路装置においては、従来と比べて更に小型化されることとなる。
【００４２】
尚、本実施形態において、出力バッファ回路においてＮＯＲゲートが用いられるものとしたが、ＮＯＲゲート以外の論理ゲート素子が設けられるものとしても構わない。即ち、例えば、ＮＯＲゲートＮＯｘの代わりに、ＮＡＮＤゲートＮＡが設けられる場合、図４のように構成される。このとき、ＮＡＮＤゲートＮＡは、接地電位とＭＯＳトランジスタＴｘのゲートとの間に直列に接続されたＮチャネルのＭＯＳトランジスタＴａ５ａ，Ｔａ１，Ｔａ２と、ＭＯＳトランジスタＴａ５ａと並列に接続されたＮチャネルのＭＯＳトランジスタＴａ５ｂと、電圧ＶＤＤとＭＯＳトランジスタＴｘのゲートとの間に直列に接続されたＰチャネルのＭＯＳトランジスタＴａ４，Ｔａ６ａと、ＭＯＳトランジスタＴａ６ａと並列に接続されたＰチャネルのＭＯＳトランジスタＴａ６ｂと、ＭＯＳトランジスタＴａ４，Ｔａ６ａ，Ｔａ６ｂによる回路と並列に接続されたＰチャネルのＭＯＳトランジスタＴａ３とを備える。
【００４３】
そして、ＭＯＳトランジスタＴａ１，Ｔａ４，Ｔａ５ａ，Ｔａ６ａのゲートにイネーブル信号が入力され、ＭＯＳトランジスタＴａ２，Ｔａ３のゲートにデータ信号が入力され、ＭＯＳトランジスタＴａ５ｂのゲートにインバータＩｘで反転された選択制御信号が入力され、ＭＯＳトランジスタＴａ６ｂのゲートに選択制御信号が入力される。
【００４４】
よって、選択制御信号がローのとき、ＭＯＳトランジスタＴａ５ｂ，Ｔａ６ｂがＯＮとなるため、ＮＡＮＤゲートＮＡ内の合成抵抗が小さくなり、ＮＡＮＤゲートＮＡの出力が急激に変化するため、ＮＡＮＤゲートＮＡの出力により駆動されるドライバ用のＭＯＳトランジスタに与えるゲート電圧の変化が急峻になる。又、選択制御信号がハイのとき、ＭＯＳトランジスタＴａ５ｂ，Ｔａ６ｂがＯＦＦとなるため、ＮＡＮＤゲートＮＡ内の合成抵抗が大きくなり、ＮＡＮＤゲートＮＡの出力が緩やかに変化するため、ＮＡＮＤゲートＮＡの出力により駆動されるドライバ用のＭＯＳトランジスタに与えるゲート電圧の変化が緩やかになる。又、このドライバ用のＭＯＳトランジスタはＰチャネルのＭＯＳトランジスタであっても構わない。
【００４５】
このように、本実施形態の半導体集積回路装置は、ドライバ用のＭＯＳトランジスタと、このドライバ用のＭＯＳトランジスタを駆動するために出力がドライバ用のＭＯＳトランジスタのゲートに接続される論理ゲート素子とを備えるとともに、この論理ゲート素子内の合成抵抗が選択制御信号に応じて変化するものであり、論理ゲート素子が上述のＮＯＲゲートＮＯｘ及びＮＡＮＤゲートＮＡに限定されるものではない。
【００４６】
又、上述のＮＯＲゲートＮＯｘ及びＮＡＮＤゲートＮＡにおいて、ＭＯＳトランジスタＴ５ｂ，Ｔ６ｂそれぞれのＯＮ抵抗、又は、ＭＯＳトランジスタＴａ５ｂ，Ｔａ６ｂそれぞれのＯＮ抵抗を別々に調整することができる。よって、出力バッファ回路からの出力を増加させるときと減少させるときそれぞれに対する変化率を異なるものに調整することができる。
【００４７】
又、上述のＮＯＲゲートＮＯｘ及びＮＡＮＤゲートＮＡにおいて、ＭＯＳトランジスタＴ５ｂ，Ｔ６ｂ又はＭＯＳトランジスタＴａ５ｂ，Ｔａ６ｂそれぞれと並列に接続されるＭＯＳトランジスタを備えるようにするとともに、これらのＭＯＳトランジスタのＯＮ抵抗を異なるものとしても構わない。このとき、ＭＯＳトランジスタＴ５ｂ，Ｔ６ｂ又はＭＯＳトランジスタＴａ５ｂ，Ｔａ６ｂそれぞれと並列に接続されたＭＯＳトランジスタにおいてＯＮとするＭＯＳトランジスタを選択制御信号によって行う。そして、このＭＯＳトランジスタＴ５ｂ，Ｔ６ｂ又はＭＯＳトランジスタＴａ５ｂ，Ｔａ６ｂそれぞれと並列に接続されたＭＯＳトランジスタのうちＯＮとするＭＯＳトランジスタを選択制御信号によって設定することで、複数の動作周波数に応じた出力変化に調整することできる出力バッファ回路を構成できる。
【００４８】
＜第２の実施形態＞
本発明の第２の実施形態について、図面を参照して説明する。図５は、本実施形態における出力バッファ回路の構成を示す回路図である。図６は、図５の出力バッファ回路の等価回路を示す回路図である。
【００４９】
図５の出力バッファ回路は、ゲートにイネーブル信号が入力されるＰチャネルのＭＯＳトランジスタＴ１及びＮチャネルのＭＯＳトランジスタＴ４と、ゲートにデータ信号が入力されるＰチャネルのＭＯＳトランジスタＴ２及びＮチャネルのＭＯＳトランジスタＴ３とで構成されるＮＯＲゲートＮＯを備えるとともに、このＮＯＲゲートＮＯの出力がソースに与えられるとともに並列に接続されるＰチャネルのＭＯＳトランジスタＴ７ａ，Ｔ７ｂを備える。又、図５の出力バッファ回路は、ＭＯＳトランジスタＴ７ａ，Ｔ７ｂのドレイン同士の接続ノードがゲートに接続されるとともにドライバとなるＮチャネルのＭＯＳトランジスタＴｘを備える。
【００５０】
この出力バッファ回路において、ＭＯＳトランジスタＴ７ａのゲートにインバータＩｘで反転された選択制御信号が入力されるとともに、ＭＯＳトランジスタＴ７ｂのゲートに選択制御信号が入力される。又、ＭＯＳトランジスタＴ１〜Ｔ４によるＮＯＲゲートＮＯは、従来と同様、図１０のような接続関係となるため、ＭＯＳトランジスタＴ７ａ，Ｔ７ｂのソース同士の接続ノードがＭＯＳトランジスタＴ２〜Ｔ４のドレイン同士の接続ノードに接続される。
【００５１】
更に、ＭＯＳトランジスタＴ７ａのＯＮ抵抗が、ＭＯＳトランジスタＴ１〜Ｔ４，Ｔ７ｂのＯＮ抵抗と比べて大きくなるように、ＭＯＳトランジスタＴ１〜Ｔ４，Ｔ７ａ，Ｔ７ｂを設定する。即ち、ＭＯＳトランジスタＴ７ａのゲート幅を、ＭＯＳトランジスタＴ１〜Ｔ４，Ｔ７ｂのゲート幅に比べて狭くなるように設定しても構わないし、ＭＯＳトランジスタＴ７ａのゲート長を、ＭＯＳトランジスタＴ１〜Ｔ４，Ｔ７ｂのゲート長に比べて長くなるように設定しても構わない。
【００５２】
このような出力バッファ回路において、選択制御信号を切り換えることによって、ＭＯＳトランジスタＴ７ａ，Ｔ７ｂのＯＮ／ＯＦＦ切換制御を行う。即ち、選択制御信号がハイのとき、インバータＩｘでローに反転された選択制御信号がゲートに入力されるＭＯＳトランジスタＴ７ａがＯＮとなるとともに、ハイの選択制御信号がゲートに入力されるＭＯＳトランジスタＴ７ｂがＯＦＦとなる。逆に、選択制御信号がローのとき、インバータＩｘでハイに反転された選択制御信号がゲートに入力されるＭＯＳトランジスタＴ７ａがＯＦＦとなるとともに、ローの選択制御信号がゲートに入力されるＭＯＳトランジスタＴ７ｂがＯＮとなる。
【００５３】
よって、図５の出力バッファ回路は、動作周波数が低い場合、ドライバとなるＭＯＳトランジスタＴｘのゲート電圧を緩やかに変化させるため、選択制御信号をハイとして、ＭＯＳトランジスタＴ７ａをＯＮとするとともにＭＯＳトランジスタＴ７ｂをＯＦＦとする。このとき、ローのデータ信号が与えられるとき、イネーブル信号がローとなりドライバからの出力が許可されると、ＭＯＳトランジスタＴ１，Ｔ２，Ｔ７ａがＯＮであるとともにＭＯＳトランジスタＴ３，Ｔ４，Ｔ７ｂがＯＦＦである。そのため、ＭＯＳトランジスタＴ１，Ｔ２，Ｔ７ａのＯＮ抵抗による合成抵抗を通じてドライバであるＭＯＳトランジスタＴｘのゲート容量Ｃに流れる電流量が少ないことから、ＭＯＳトランジスタＴｘのゲート電圧が緩やかに高くなり、抵抗Ｒに流れる電流量が緩やかに増加する。
【００５４】
又、イネーブル信号が所定時間ローとなった後にハイに戻って出力が禁止されると、ＭＯＳトランジスタＴ１がＯＦＦとなるとともにＭＯＳトランジスタＴ４がＯＮとなる。そのため、ＭＯＳトランジスタＴ４，Ｔ７ａのＯＮ抵抗による合成抵抗を通じてＭＯＳトランジスタＴｘのゲート容量Ｃから流れる電流量が少ないことから、ＭＯＳトランジスタＴｘのゲート電圧が緩やかに低くなり、抵抗Ｒに流れる電流量が緩やかに減少する。又、データ信号がハイである場合は、ＭＯＳトランジスタＴ２がＯＦＦであるとともにＭＯＳトランジスタＴ３がＯＮであるために、ＭＳＯトランジスタＴｘのゲート電圧がローのままであるため、抵抗Ｒには電流が流れない。
【００５５】
逆に、動作周波数が高い場合、ドライバとなるＭＯＳトランジスタＴｘのゲート電圧を急激に変化させるため、選択制御信号をローとして、ＭＯＳトランジスタＴ７ａをＯＦＦとするとともにＭＯＳトランジスタＴ７ｂをＯＮとする。このとき、ローのデータ信号が与えられるとき、イネーブル信号がローとなりドライバからの出力が許可されると、ＭＯＳトランジスタＴ１，Ｔ２，Ｔ７ｂがＯＮであるとともにＭＯＳトランジスタＴ３，Ｔ４，Ｔ７ａがＯＦＦである。そのため、ＭＯＳトランジスタＴ１，Ｔ２，Ｔ７ｂのＯＮ抵抗による合成抵抗を通じてドライバであるＭＯＳトランジスタＴｘのゲート容量Ｃに流れる電流量が多いことから、ＭＯＳトランジスタＴｘのゲート電圧が急激に高くなり、抵抗Ｒに流れる電流量が急激に増加する。
【００５６】
又、イネーブル信号が所定時間ローとなった後にハイに戻って出力が禁止されると、ＭＯＳトランジスタＴ１がＯＦＦとなるとともにＭＯＳトランジスタＴ４がＯＮとなる。そのため、ＭＯＳトランジスタＴ４，Ｔ７ｂのＯＮ抵抗による合成抵抗を通じてＭＯＳトランジスタＴｘのゲート容量Ｃから流れる電流量が多いことから、ＭＯＳトランジスタＴｘのゲート電圧が急激に低くなり、抵抗Ｒに流れる電流量が急激に減少する。又、データ信号がハイである場合は、ＭＯＳトランジスタＴ２がＯＦＦであるとともにＭＯＳトランジスタＴ３がＯＮであるために、ＭＳＯトランジスタＴｘのゲート電圧がローのままであるため、抵抗Ｒには電流が流れない。
【００５７】
このように構成することで、図５のような出力バッファ回路は、図６のような等価回路による出力バッファ回路を構成することとなる。即ち、直流電圧ＶＤＤ（電源電圧）が一端に印加された抵抗Ｒ１と、一端が接地された抵抗Ｒ２と、抵抗Ｒ１，Ｒ２それぞれの他端に２接点が接続された３接点スイッチＳＷ３と、スイッチＳＷ３の残りの接点に一端が接続されたスイッチＳＷ４と、スイッチＳＷ４の他端に一接点が接続された３接点スイッチＳＷ５と、スイッチＳＷ５の残りの２接点それぞれに一端が接続された抵抗Ｒ３ａ，Ｒ３ｂと、抵抗Ｒ３ａ，Ｒ３ｂの他端が接続された接続ノードにゲートが接続されたＭＯＳトランジスタＴｘとを備える。又、抵抗Ｒ３ａ，Ｒ３ｂにおいて、抵抗Ｒ３ａの方が抵抗Ｒ３ｂよりも抵抗が大きい。
【００５８】
このとき、スイッチＳＷ３がデータ信号によって接点の切換制御が行われ、又、スイッチＳＷ４がイネーブル信号によってＯＮ／ＯＦＦ制御が行われ、スイッチＳＷ５が選択制御信号によって接点の切換制御が行われる。即ち、選択制御信号がローのとき、スイッチＳＷ５によって、抵抗の小さい抵抗Ｒ３ｂとスイッチＳＷ４とが接続される。又、選択制御信号がハイのとき、スイッチＳＷ５によって、抵抗の大きい抵抗Ｒ３ａとスイッチＳＷ４とが接続される。又、データ信号がローのとき、抵抗Ｒ１とスイッチＳＷ４とを接続するとともに、データ信号がハイのとき、抵抗Ｒ２とスイッチＳＷ４とを接続する。更に、イネーブル信号がローのとき、スイッチＳＷ４をＯＮとするとともに、イネーブル信号がハイのとき、スイッチＳＷ４をＯＦＦとする。
【００５９】
又、サーマルプリントヘッドなどのドライバに用いられる半導体集積回路装置は、図５のような出力バッファ回路を、その印字ビット数に応じた数だけ設けられる。よって、印字ビット数がｎビットである場合、図７のように、ドライバとなる半導体集積回路装置には、図５のＮＯＲゲートＮＯとＭＯＳトランジスタＴｘ，Ｔ７ａ，Ｔ７ｂがそれぞれｎ個設けられる。又、インバータＩｘは、この半導体集積回路装置に１つ設けられるのみである。更に、図５のように構成したとき、図１に示す構成と比べて、１つの出力バッファ回路を構成するＭＯＳトランジスタの数が更に少なくなる。このことより、１つの出力バッファ回路に対するＭＯＳトランジスタの数が少なくなることより、この出力バッファ回路の設置面積が第１の実施形態と比べて小さくなる。そのため、図７のように複数の出力バッファ回路が設けられる半導体集積回路装置においては、第１の実施形態と比べて更に小型化されることとなる。
【００６０】
尚、本実施形態において、ＮＯＲゲートＮＯの出力とＭＯＳトランジスタＴｘのゲートとの間に、ＯＮ抵抗の異なるＰチャネルのＭＯＳトランジスタＴ７ａ，Ｔ７ｂを並列に接続するものとしたが、ＯＮ抵抗の異なるＮチャネルのＭＯＳトランジスタを２つ並列に接続するものとしても構わないし、ＯＮ抵抗の異なる図１２のようなトランジスタスイッチを２つ並列に接続するものとしても構わない。又、ＮＯＲゲートからの出力がドライバ用のＭＯＳトランジスタＴｘのゲートに与えられてＭＯＳトランジスタＴｘが駆動するものとしたが、第１の実施形態と同様、ＮＯＲゲートに限らず、他の論理ゲート素子としても構わない。
【００６１】
又、ＮＯＲゲートＮＯの出力とＭＯＳトランジスタＴｘのゲートとの間に、ＯＮ抵抗の異なるＰチャネルのＭＯＳトランジスタＴ７ａ，Ｔ７ｂを並列に接続するものとしてが、２つのＭＯＳトランジスタに限らず、２つ以上の複数のＯＮ抵抗の異なるＭＯＳトランジスタを並列に接続しても構わない。このとき、ＮＯＲゲートＮＯの出力とＭＯＳトランジスタＴｘのゲートとの間に並列に接続された複数のＭＯＳトランジスタにおいてＯＮとするＭＯＳトランジスタを選択制御信号によって行う。そして、このＮＯＲゲートＮＯの出力とＭＯＳトランジスタＴｘのゲートとの間に並列に接続された複数のＭＯＳトランジスタにおいてＯＮとするＭＯＳトランジスタを選択制御信号によって設定することで、複数の動作周波数に応じた出力変化に調整することできる出力バッファ回路を構成できる。
【００６２】
又、第１の実施形態や第２の実施形態と異なり、図８のように、出力バッファ回路が、イネーブル信号及びデータ信号が入力されるＯＲゲートＯと、ＯＲゲートＯからの出力が入力されるインバータＩａと、インバータＩａからの出力がゲートに入力されるドライバ用のＭＯＳトランジスタＴｘで構成されるようにしても構わない。このとき、インバータＩａは、ゲートがＯＲゲートＯの出力に接続されたＰチャネルのＭＯＳトランジスタＴｂ１〜Ｔｂ４及びＮチャネルのＭＯＳトランジスタＴｃ１〜Ｔｃ４と、ソースに直流電圧ＶＤＤが印加されたＰチャネルのＭＯＳトランジスタＴｄ１〜Ｔｄ３と、ソースが接地されたＮチャネルのＭＯＳトランジスタＴｅ１〜Ｔｅ３とを備える。
【００６３】
そして、ＭＯＳトランジスタＴｂ１のソースに直流電圧ＶＤＤが印加されるとともに、ＭＯＳトランジスタＴｂ１，Ｔｄ１のドレインにＭＯＳトランジスタＴｂ２のソースが接続され、ＭＯＳトランジスタＴｂ２，Ｔｄ２のドレインにＭＯＳトランジスタＴｂ３のソースが接続され、ＭＯＳトランジスタＴｂ３，Ｔｄ３のドレインにＭＯＳトランジスタＴｂ４のソースが接続される。又、ＭＯＳトランジスタＴｃ１のソースが接地されるとともに、ＭＯＳトランジスタＴｃ１，Ｔｅ１のドレインにＭＯＳトランジスタＴｃ２のソースが接続され、ＭＯＳトランジスタＴｃ２，Ｔｅ２のドレインにＭＯＳトランジスタＴｃ３のソースが接続され、ＭＯＳトランジスタＴｃ３，Ｔｅ３のドレインにＭＯＳトランジスタＴｃ４のソースが接続される。
【００６４】
又、ＭＯＳトランジスタＴｂ４，Ｔｃ４のドレインの接続ノードがインバータＩａの出力となり、ＭＯＳトランジスタＴｘのゲートに入力される。更に、ＭＯＳトランジスタＴｄ１〜Ｔｄ３のゲートに選択制御信号ＳＥＬ１ａ〜ＳＥＬ３ａが入力されるとともに、ＭＯＳトランジスタＴｅ１〜Ｔｅ３のゲートに選択制御信号ＳＥＬ１ｂ〜ＳＥＬ３ｂが入力される。即ち、選択制御信号ＳＥＬ１ａ〜ＳＥＬ３ａがローとなると、ＭＯＳトランジスタＴｄ１〜Ｔｄ３それぞれがＯＮとなる。又、選択制御信号ＳＥＬ１ｂ〜ＳＥＬ３ｂがハイとなると、ＭＯＳトランジスタＴｅ１〜Ｔｅ３それぞれがＯＮとなる。
【００６５】
よって、ＭＯＳトランジスタＴｄ１〜Ｔｄ３，Ｔｅ１〜Ｔｅ３のＯＮ抵抗を、ＭＯＳトランジスタＴｂ１〜Ｔｂ４，Ｔｃ１〜Ｔｃ４のＯＮ抵抗よりも小さくすると、選択制御信号ＳＥＬ１ａ〜ＳＥＬ３ａ，ＳＥＬ１ｂ〜ＳＥＬ３ｂそれぞれの値を制御することで、インバータＩａ内の電源電圧側及び接地側それぞれの合成抵抗を複数通りに調整することができる。よって、第２の実施形態と同様、ＯＲゲートＯについては、合成抵抗の切換が必要でなく、従来と同様のものが使用できる。尚、このように構成するとき、インバータＩａの入力に出力が接続される論理ゲート素子として、ＯＲゲートを用いたが、ＯＲゲートに限らず、ＡＮＤゲートやＮＡＮＤゲートやＮＯＲゲートなどを使用しても構わない。
【００６６】
又、上述の各実施形態における出力バッファ回路を備えた半導体集積回路装置は、上述のようにサーマルプリントヘッドのみでなく、出力端子に発光素子を接続する光プリントヘッドなど、サーマルプリントヘッド以外の目的に使用される出力バッファ回路を備えた半導体集積回路装置とすることができる。
【００６７】
【発明の効果】
本発明によると、論理ゲート素子内の合成抵抗を切り換えることができるため、又は、論理ゲート素子と駆動用トランジスタの制御電極との間の抵抗値を切り換えることができる複数のトランジスタスイッチを設けたため、従来のように、動作周波数に応じた論理ゲート素子を使用する必要がなくなるとともに、複数の動作周波数に応じた複数の論理ゲート素子を接地する必要がなくなる。よって、動作周波数に応じて論理ゲート素子の特性を切り換えることが容易であるとともに、その装置サイズを大きくする必要がない。又、複数の動作周波数に応じて切換可能な半導体集積回路装置の小型化を図ることができる。
【図面の簡単な説明】
【図１】第１の実施形態における出力バッファ回路の構成を示す回路図。
【図２】図１の出力バッファ回路の等価回路を示す回路図。
【図３】図１の出力バッファ回路を備えた半導体集積回路装置の構成を示すブロック回路図。
【図４】第１の実施形態における別の出力バッファ回路の構成を示す回路図。
【図５】第２の実施形態における出力バッファ回路の構成を示す回路図。
【図６】図５の出力バッファ回路の等価回路を示す回路図。
【図７】図５の出力バッファ回路を備えた半導体集積回路装置の構成を示すブロック回路図。
【図８】本発明の半導体集積回路装置内の出力バッファ回路の別の構成を示すブロック回路図。
【図９】従来の出力バッファ回路の構成を示す回路図。
【図１０】図９の出力バッファ回路内のＮＯＲゲートの構成を示す回路図。
【図１１】従来の出力バッファ回路の構成を示す回路図。
【図１２】図１１の出力バッファ回路内のトランジスタスイッチの構成を示す回路図。
【符号の説明】
Ｔ１〜Ｔ４    ＭＯＳトランジスタ
Ｔ５ａ，Ｔ５ｂ    ＭＯＳトランジスタ
Ｔ６ａ，Ｔ６ｂ    ＭＯＳトランジスタ
Ｔ７ａ，Ｔ７ｂ    ＭＯＳトランジスタ
Ｔｘ    ドライバ用のＭＯＳトランジスタ
Ｉｘ    インバータ
ＮＯ，ＮＯｘ，ＮＯ１，ＮＯ２    ＮＯＲゲート
【図１】
2005012717.tif 000003
【図２】
2005012717.tif 000004
【図３】
2005012717.tif 000005
【図４】
2005012717.tif 000006
【図５】
2005012717.tif 000007
【図６】
2005012717.tif 000008
【図７】
2005012717.tif 000009
【図８】
2005012717.tif 000010
【図９】
2005012717.tif 000011
【図１０】
2005012717.tif 000012
【図１１】
2005012717.tif 000013
【図１２】
2005012717.tif 000014