(57)【要約】【課題】  グローバル電子シャッタ機能を簡単な構成によって実現する。【解決手段】  ＭＯＳ型固体撮像装置は、基板１４上に形成された受光部１１と検出部１２とからなる複数のピクセルを備える。受光部１１は、光照射を受けてホールを発生し蓄積する電荷発生領域１７を備える。検出部１２は、電荷発生領域１７から転送されたホールを蓄積するホールポケット１３を有するウエル領域２１を備え、ホールポケット１３に蓄積された電荷量に応じた信号電位をソース領域２４に生成する。トランスファ領域１８ａは、電荷発生領域１７とウエル領域２１との間に設けられ、この領域に発生する電位障壁は、検出部１２への印加電圧に応じて除去可能である。ＭＯＳ型固体撮像装置は、電荷発生領域１７に蓄積されているホールを廃棄する際に、このホールをトランスファ領域１８ａを通してホールポケット１３に転送し、基板１４に排出する。【選択図】        図２
2005159150.tif 000002
【特許請求の範囲】
【請求項１】
受光部と検出部とからなるピクセルが半導体基板上に複数個形成されており、前記受光部は光照射を受けて電荷を発生し蓄積する電荷発生領域を備え、前記検出部は前記電荷発生領域から転送された電荷を蓄積する電荷蓄積領域を備え、この電荷蓄積領域に蓄積された電荷量に応じた信号電位を前記検出部が生成するＭＯＳ型固体撮像装置において、
前記ピクセル内の前記電荷発生領域と前記電荷蓄積領域との間に電荷転送領域を設け、この電荷転送領域に発生する電位障壁は、前記検出部への印加電圧に応じて除去可能であり、前記電荷発生領域に蓄積されている電荷を廃棄する際に、この電荷を前記電荷転送領域を通して前記電荷蓄積領域に転送し、前記半導体基板に排出することを特徴とするＭＯＳ型固体撮像装置。
【請求項２】
前記受光部には、前記電荷発生領域から溢れ出た電荷を排出するための電荷排出領域が前記電荷発生領域の近傍に形成されていることを特徴とする請求項１記載のＭＯＳ型固体撮像装置。
【請求項３】
前記半導体基板は一導電型の基板であり、前記電荷発生領域及び前記電荷蓄積領域は、前記半導体基板上に前記電荷転送領域と一体に形成された反対導電型の領域を介して設けられた一導電型の領域であって、
前記受光部は、前記電荷発生領域と、この電荷発生領域に接する反対導電型の領域とからなるフォトダイオードであり、
前記検出部は、前記電荷蓄積領域及び前記電荷転送領域の表層に形成されたチャネル領域と、このチャネル領域の上に絶縁層を介して形成されたゲート電極と、前記チャネル領域に接続され、かつ前記電荷蓄積領域に近接するように形成された反対導電型のソース領域と、このソース領域と前記チャネル領域を介して接続される反対導電型のドレイン領域とからなるＭＯＳ型トランジスタであり、前記ソース領域に前記電荷蓄積領域に蓄積された電荷量に応じた信号電位を生成することを特徴とする請求項１記載のＭＯＳ型固体撮像装置。
【請求項４】
前記一導電型の電荷発生領域の隣に反対導電型の領域が形成され、この隣に、前記電荷発生領域からこの反対導電型の領域を超えて溢れ出た電荷を排出するための電荷排出領域が形成され、この電荷排出領域は一導電型であることを特徴とする請求項３記載のＭＯＳ型固体撮像装置。
【請求項５】
前記複数のピクセルが第１の方向と第２の方向とに二次元的に配列され、前記第１の方向に並ぶ複数のピクセルの前記ソース領域は互いに接続され、前記第２の方向に並ぶ複数のピクセルの前記ゲート電極は互いに接続され、全てのピクセルの前記ドレイン領域は共に接続されていることを特徴とする請求項３又は４のいずれかに記載のＭＯＳ型固体撮像装置。
【請求項６】
前記各ピクセルの前記ソース領域と前記ドレイン領域とに同時に高電圧を印加するために、外部から前記ソース領域と前記ドレイン領域と電気的に接続することを可能としたスイッチ回路を備え、前記電荷蓄積領域に蓄積された電荷を前記半導体基板に排出する際に、前記ゲート電極をハイインピーダンス状態として、前記ソース領域と前記ドレイン領域に同時に高電圧を印加することによって前記ゲート電極を昇圧することを特徴とする請求項５記載のＭＯＳ型固体撮像装置。
【請求項７】
請求項５又は６のいずれかに記載のＭＯＳ型固体撮像装置の駆動方法であって、
前記電荷発生領域の電荷を前記電荷蓄積領域に転送するステップ１と、
この電荷蓄積領域に転送された電荷を前記半導体基板に排出するステップ２と、
この電荷発生領域に発生する電荷を所定時間蓄積するステップ３と、
この電荷発生領域に蓄積された電荷を前記電荷蓄積領域に転送するステップ４と、
この電荷蓄積領域に転送された電荷量に応じた信号電位を前記ソース領域に生成するステップ５と、
この電荷蓄積領域に蓄積した電荷を前記半導体基板に排出するステップ６と、
この電荷蓄積領域の電荷が排出された後の信号電位を前記ソース領域に生成するステップ７とを有し、
前記ステップ１〜４は全てのピクセルについて同時に行い、前記ステップ５〜７は前記第１の方向に並ぶ複数のピクセル毎に順に行うことを特徴とするＭＯＳ型固体撮像装置の駆動方法。
【請求項８】
前記ステップ３及び４を、この順に複数回繰り返すことを特徴とする請求項７記載のＭＯＳ型固体撮像装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルカメラ、カメラ付き携帯電話機等に用いられる閾値電圧変調方式のＭＯＳ型固体撮像装置及びその駆動方法に関するものである。
【背景技術】
【０００２】
ＣＣＤ(Charge Coupled Device) 型やＭＯＳ(Metal Oxide Silicon) 型の固体撮像装置（イメージセンサ）は、量産性に優れているため、パターンの微細化技術の進展に伴って大量生産され、ほとんどの画像入力デバイス装置に適用されている。特に、近年、ＣＣＤ型固体撮像装置と比べて、消費電力が小さく、かつ撮像素子と周辺回路とを同じＣＭＯＳ(Complementary MOS) 技術によって作成できるという利点を有するＭＯＳ型固体撮像装置が見直されている。このような世の中の動向に鑑み、ＭＯＳ型固体撮像装置の各種改良がなされ、ＭＯＳ型トランジスタ（検出部）のチャネル領域の下に、電荷発生領域から転送された電荷キャリア（ホール）を蓄積するキャリアポケット（ホールポケット）を設け、検出部がこのキャリアポケットに蓄積した電荷量に応じて変化する閾値電圧（信号電位）を生成することを利用し、映像信号を得ること可能としたＭＯＳ型固体撮像装置が知られている（特許文献１参照）。
【０００３】
さらに、この特許文献１に開示されたＭＯＳ型固体撮像装置に関し、光照射によりホールを発生して蓄積する電荷発生領域から上記キャリアポケットへホールの転送を、その間に設けた除去可能な電位障壁を制御することによって自在に行うことを可能とし、かつ、電荷発生領域の近傍に設けたラテラルオーバーフロードレインを制御することによって電荷発生領域に蓄積されたホールを自在に廃棄することを可能としたものが本願出願人より出願されている（特許文献２参照）。これによれば、２次元状に配列された複数のピクセル（画素）において、光照射によって電荷発生領域で発生される電荷の廃棄、蓄積開始と蓄積終了、及びキャリアポケットへの電荷の転送（すなわちグローバル電子シャッタ）を同時に行うことができ、さらに、これらはキャリアポケットに転送された電荷量に応じた信号電位の生成（読み出し）と並行して行うことができるので、連続撮影する場合に撮影される各コマを間断なく連続して得ることができる。すなわち、これは、動画対応のグローバル電子シャッタ機能を備えたＭＯＳ型固体撮像装置と言えるものである。
【０００４】
【特許文献１】特許第２９３５４９２号公報
【特許文献２】特願２００２−２４９２７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、デジタルカメラあるいはカメラ付き携帯電話機でスナップ写真などを撮影する場合には、動画撮影は必ずしも必要ではなく、静止画撮影で十分に足りる場合が殆どである。特許文献２に示されたＭＯＳ型固体撮像装置は、上記のように動画撮影時のグローバル電子シャッタ機能を実現するように構成されたものであるため、その撮像装置の構成及びその撮影動作の制御は複雑である。
【０００６】
本発明は、上記課題を解決するためになされたものであり、撮影機能を１コマずつ撮影を行う静止画撮影に限定して、グローバル電子シャッタ機能を簡単な構成によって実現するＭＯＳ型固体撮像装置及びその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明のＭＯＳ型固体撮像装置は、受光部と検出部とからなるピクセルが半導体基板上に複数個形成されており、前記受光部は光照射を受けて電荷を発生し蓄積する電荷発生領域を備え、前記検出部は前記電荷発生領域から転送された電荷を蓄積する電荷蓄積領域を備え、この電荷蓄積領域に蓄積された電荷量に応じた信号電位を前記検出部が生成するＭＯＳ型固体撮像装置において、前記ピクセル内の前記電荷発生領域と前記電荷蓄積領域との間に電荷転送領域を設け、この電荷転送領域に発生する電位障壁は、前記検出部への印加電圧に応じて除去可能であり、前記電荷発生領域に蓄積されている電荷を廃棄する際に、この電荷を前記電荷転送領域を通して前記電荷蓄積領域に転送し、前記半導体基板に排出することを特徴とするものである。
【０００８】
なお、前記受光部には、前記電荷発生領域から溢れ出た電荷を排出するための電荷排出領域が前記電荷発生領域の近傍に形成されていることが好ましい。
【０００９】
また、前記半導体基板は一導電型の基板であり、前記電荷発生領域及び前記電荷蓄積領域は、前記半導体基板上に前記電荷転送領域と一体に形成された反対導電型の領域を介して設けられた一導電型の領域であって、前記受光部は、前記電荷発生領域と、この電荷発生領域に接する反対導電型の領域とからなるフォトダイオードであり、前記検出部は、前記電荷蓄積領域及び前記電荷転送領域の表層に形成されたチャネル領域と、このチャネル領域の上に絶縁層を介して形成されたゲート電極と、前記チャネル領域に接続され、かつ前記電荷蓄積領域に近接するように形成された反対導電型のソース領域と、このソース領域と前記チャネル領域を介して接続される反対導電型のドレイン領域とからなるＭＯＳ型トランジスタであり、前記ソース領域に前記電荷蓄積領域に蓄積された電荷量に応じた信号電位を生成することが好ましい。
【００１０】
また、前記電荷蓄積領域の下に反対導電型の領域が形成され、この反対導電型の領域の厚さは、前記電荷発生領域の下に形成された反対導電型の領域の厚さより薄いことが好ましい。
【００１１】
また、前記複数のピクセルが第１の方向と第２の方向とに二次元的に配列され、前記第１の方向に並ぶ複数のピクセルの前記ソース領域は互いに接続され、前記第２の方向に並ぶ複数のピクセルの前記ゲート電極は互いに接続され、全てのピクセルの前記ドレイン領域は共に接続されていることが好ましい。
【００１２】
また、前記各ピクセルの前記ソース領域と前記ドレイン領域とに同時に高電圧を印加するために、外部から前記ソース領域と前記ドレイン領域と電気的に接続することを可能としたスイッチ回路を備え、前記電荷蓄積領域に蓄積された電荷を前記半導体基板に排出する際に、前記ゲート電極をハイインピーダンス状態として、前記ソース領域と前記ドレイン領域に同時に高電圧を印加することによって前記ゲート電極を昇圧することが好ましい。
【００１３】
本発明のＭＯＳ型固体撮像装置の駆動方法は、直前の２つの段落のいずれかに記載のＭＯＳ型固体撮像装置の駆動方法であって、前記電荷発生領域の電荷を前記電荷蓄積領域に転送するステップ１と、この電荷蓄積領域に転送された電荷を前記半導体基板に排出するステップ２と、この電荷発生領域に発生する電荷を所定時間蓄積するステップ３と、この電荷発生領域に蓄積された電荷を前記電荷蓄積領域に転送するステップ４と、この電荷蓄積領域に転送された電荷量に応じた信号電位を前記ソース領域に生成するステップ５と、この電荷蓄積領域に蓄積した電荷を前記半導体基板に排出するステップ６と、この電荷蓄積領域の電荷が排出された後の信号電位を前記ソース領域に生成するステップ７とを有し、前記ステップ１〜４は全てのピクセルについて同時に行い、前記ステップ５〜７は前記第１の方向に並ぶ複数のピクセル毎に順に行うものである。
【００１４】
なお、前記ステップ３及び４を、この順に複数回繰り返すことが好ましい。
【発明の効果】
【００１５】
本発明によれば、ピクセル内の電荷発生領域と電荷蓄積領域との間に電荷転送領域を設け、この電荷転送領域に発生する電位障壁は、検出部への印加電圧に応じて除去可能であり、電荷発生領域に蓄積されている電荷を廃棄する際に、この電荷を電荷転送領域を通して電荷蓄積領域に転送し、半導体基板に排出することで、撮影機能を静止画撮影に限定して、グローバル電子シャッタの開口前の電荷の廃棄動作を簡単な構成によって実現したＭＯＳ型固体撮像装置を提供することができる。
【００１６】
また、受光部に、電荷発生領域から溢れ出た電荷を排出するための電荷排出領域を電荷発生領域の近傍に形成することで、ブルーミングの発生を防止することができる。
【発明を実施するための最良の形態】
【００１７】
図１及び図２に示すように、ピクセル１０には、受光部１１と検出部１２とが隣接して配置されている。この受光部１１は、光照射に応じて電荷（ホール）を励起するフォトダイオードである。検出部１２はＭＯＳ型トランジスタであり、チャネル領域の下にあるホールポケット１３に転送されたホールが付与するポテンシャルによって変調される閾値電圧（ソース電圧）によって映像信号を検出する。
【００１８】
図２に示すように、基板（半導体基板）１４は、高濃度のｐ型（一導電型）の不純物が導入されたｐ+ 型シリコンであり、この基板（半導体基板）１４上に、この基板１４より不純物濃度が低いｐ- 型シリコンがエピタキシャル成長されてエピタキシャル層１５が形成されている。基板１４上には、受光部１１及び検出部１２、また、図示しないがそれらを駆動する周辺回路等が形成されている。
【００１９】
受光部１１は、エピタキシャル層１５内に埋め込まれたｎ型（反対導電型）埋込層１６と、その上方に形成されたｐ型の電荷発生領域１７と、この電荷発生領域１７の周囲を覆い、かつｎ型埋込層１６の上端に接するようにエピタキシャル層１５の上に形成されたｎ型層１８と、電荷発生領域１７の表層を覆うように形成されたｎ型不純物領域１９とで構成されている。さらに、その表層には、絶縁膜２０が形成されている。このように、受光部１１は、ｎｐｎ構造の埋め込みフォトダイオードを構成している。なお、ｎ型埋込層１６は、電荷発生領域１７に深い空乏層を形成し、表層から深い所で電荷を励起する波長の長い赤色光に対する感度を高める。
【００２０】
検出部１２は、受光部１１に隣接するように設けられており、エピタキシャル層１５の上に形成されたｎ型層１８は、受光部１１から検出部１２に広がっている。検出部１２のｎ型層１８の表層には、受光部１１の電荷発生領域１７で発生した電荷（ホール）の転送を受けるｐ型ウエル領域２１が形成されており、ホールポケット１３はｐ型ウエル領域２１内で不純物濃度が最も高い、ｐ+ 型の高濃度領域となっている。ｐ型ウエル領域２１とホールポケット１３とが一体となって電荷蓄積領域を構成し、ｐ型ウエル領域２１が受けたホールは、その内部のホールポケット１３に移動して蓄積される。また、受光部１１の電荷発生領域１７とｐ型ウエル領域２１との間には、ｎ型層１８の一部が延在したトランスファ領域（電荷転送領域）１８ａが形成されている。このトランスファ領域１８ａに発生する電位障壁は、検出部１２への印加電圧に応じて除去可能であり、この電位障壁の有無によって、ホールが電荷発生領域１７からホールポケット１３に転送されたり、この転送が抑制されたりする。
【００２１】
ホールポケット１３及びトランスファ領域１８ａの表層には、ｎ型のチャネルドープ層（チャネル領域）２２が形成されている。さらに、この上方には絶縁膜２０を介して外形が非対称な八角形であって中空のリング状（図１参照）をしたゲート電極２３が形成されている。このリング状のゲート電極２３に取り囲まれた、ｐ型ウエル領域２１の中央部の表層には、チャネルドープ層２２に接続され、かつホールポケット１３に近接するｎ型のソース領域２４が形成されている。なお、ホールポケット１３は、後述するようにｐ型ウエル領域２１にｎ型不純物が導入されてソース領域２４が形成されるとともに、ｐ型不純物が再分布してゲート電極２３でマスクされた領域の不純物濃度が高くなることによって形成される。また、チャネルドープ層２２は、ゲート電極２３がバイアスされている場合には、電子の充満（いわゆるピンニング状態）によって、絶縁膜２０の界面で発生する暗電流成分（ホール電荷）を抑制する。
【００２２】
ソース領域２４の表層にはｎ+ 型のコンタクト層２４ａが形成されており、このコンタクト層２４ａにはプラグ２５が接続されている。また、ゲート電極２３にはプラグ２６が接続されている。
【００２３】
ｐ型ウエル領域２１の下方には、ｎ型層１８を介して比較的高い不純物濃度を有するｐ型埋込層２７が埋め込まれており、ｐ型ウエル領域２１下のｎ型層１８の厚さは薄くなっている。このｐ型埋込層２７及びｎ型層１８の不純物分布は、ホールポケット１３に蓄積されたホールをｐ型埋込層２７を経由して基板１４に掃き出す際に、空乏層がｐ型埋込層２７内ではなくｐ型ウエル領域２１内に広がって電界が集中するように設定されており、ｐ型ウエル領域２１下のｐ型埋込層２７に広がる空乏層の厚さは薄い。すなわち、低いリセット電圧でｐ型ウエル領域２１内に急激なポテンシャル変化が生じて、ホールポケット１３に蓄積されたホールを確実に掃き出しリセットすることができる。
【００２４】
受光部１１の上記ｎ型不純物領域１９は、検出部１２の周囲を覆うように延在しており、チャネルドープ層２２に接して検出部１２のドレイン領域を形成している。すなわち、受光部１１のフォトダイオードのカソード領域と検出部１２のドレイン領域とは一体となっている。さらに、ｎ型不純物領域１９の外側には、これに接するようにｎ+ 型不純物領域２８が形成され、検出部１２のドレイン領域は延在している。ｎ+ 型不純物領域２８の検出部１２に近接する付近の表層には、ｎ+ 型のコンタクト層２８ａが形成されプラグ２９が接続されている。なお、プラグ２９を介して検出部１２のドレイン領域に電圧が与えられる。また、ｎ+ 型不純物領域２８の受光部１１に近接する付近の表層には、ｐ+ 型不純物領域（電荷排出領域）３０が形成されており、このｐ+ 型不純物領域３０にはプラグ３１が接続されている。
【００２５】
図２中の拡大図に示すように、ｐ+ 型不純物領域３０は電荷発生領域１７から微小な隙間を持って離間しており、その隙間にはｎ型層１８が延在している。この隙間のｎ型層１８は、電荷発生領域１７で発生したホールに対する電位障壁（ＰＢ）となる。例えば、電荷発生領域１７に局所的に強い光照射が行われた場合に、電荷発生領域１７から溢れたホールはこの電位障壁を越え、ｐ+ 型不純物領域３０を介してプラグ３１から外部に排出される。このプラグ３１が接続されたｐ+ 型不純物領域３０は、ホールに対するラテラルオーバーフロードレイン（ＬＯＤ）と称され、隣接するピクセル１０へホールが溢れ出す、いわゆるブルーミングの発生を防止する。
【００２６】
また、ピクセル１０は、受光部１１の上方に形成された受光窓３２ａ以外の領域がメタル層（遮光膜）３２により覆われて遮光されている。
【００２７】
図３において、以上のように構成されたピクセル１０は、それぞれのｎ+ 型不純物領域２８が互いに連結されるようにして２次元状に複数配列されて受光領域を構成している。検出部１２のソース領域２４に接続されたプラグ２５は、複数の垂直出力線３３によって連結され、１つの列（第１の方向）に並んだプラグ２５は同一の１つの垂直出力線３３に連結されている。また、検出部１２のゲート電極２３に接続されたプラグ２６は、複数の垂直走査信号供給線３４によって連結され、１つの行（第２の方向）に並んだプラグ２６は同一の１つ垂直走査信号供給線３４に連結されている。垂直出力線３３と垂直走査信号供給線３４とはそれぞれ異なるメタル層によって形成されている。なお、図３においては煩雑化を防ぐために図示しないが、各検出部１２のドレイン領域に接続されたプラグ２９は、行方向又は列方向に配線されたドレイン電圧供給線３５によって連結されている。また、各受光部１１のラテラルオーバーフロードレイン領域に電気的に接触したプラグ３１は、全て共通の配線により接続されている。
【００２８】
図４において、上記の様に配列された複数のピクセル１０に、Ｖ走査（垂直走査）回路４０、ドレイン電圧駆動回路４１、ソース電圧の昇圧回路４２、光検出信号を出力する信号出力回路４３、Ｈ走査（水平走査）回路４４、検出部１２のソース領域とドレイン領域とを外部から電気的に接続したり切り離したりするスイッチ回路４５等が接続されることにより、ＭＯＳ型固体撮像装置が構成される。なお、同図において、簡単化のためにピクセル１０は行方向と列方向にそれぞれ２個ずつのみ示している。また、各受光部１１のラテラルオーバーフロードレイン領域を連結した配線は省略している。また、スイッチ回路４５は、例えば「米国特許第５３３５０１５号明細書（第２図）」に示される回路を用いて構成することができる。
【００２９】
Ｖ走査回路４０には、上記の垂直走査信号供給線３４が接続されており、各検出部１２のゲート電極２３に垂直走査信号を供給する。ドレイン電圧駆動回路４１には、上記のドレイン電圧供給線３５が接続されており、各検出部１２のドレイン領域に共通のドレイン電圧を供給する。昇圧回路４２からは、昇圧電圧出力線３６が列毎に一本ずつ出力されており、昇圧電圧出力線３６は列毎に対応する垂直出力線３３に連結されている。また、スイッチ回路４５は、各ピクセル１０に対応するドレイン電圧供給線３５と昇圧電圧出力線３６とを導通／非導通に切り換える。昇圧回路４２が昇圧電圧出力線３６を介して各ピクセル１０のソース領域２４に高電圧を適宜供給するとともに、このとき、スイッチ回路４５がドレイン電圧供給線３５と昇圧電圧出力線３６とを接続して導通状態にして、検出部１２のソース領域とドレイン領域を外部から電気的に接続することで、ソース領域とドレイン領域とに同時に共通の高電圧を印加することができる。
【００３０】
信号出力回路４３には、垂直出力線３３が接続されている。この信号出力回路４３は、図示しない第１及び第２のラインメモリと雑音除去回路とによって構成されている。第１及び第２のラインメモリは１つの垂直出力線３３毎に１組ずつ設けられている。第１のラインメモリは、ホールポケット１３に蓄積されたホールによって変調された電位とホール蓄積前のセル固有の基準電位とを含んだソース領域２４の電位（ＶｏｕｔＳ）を記憶するためのものであり、第２のラインメモリは、上記セル固有の基準電位のみによるソース領域２４の電位（ＶｏｕｔＮ）を記憶するためのものである。雑音除去回路は、第１及び第２のラインメモリに記憶された電圧の差（Ｖｏｕｔ＝ＶｏｕｔＳ−ＶｏｕｔＮ）を求め、受光部１１から転送されてホールポケット１３に蓄積されたホールによって変調された電位のみによる光検出信号（Ｖｏｕｔ）を出力する差分回路として機能するものである。
【００３１】
Ｈ走査回路４４は、信号出力回路４３に沿って配置されており、列毎に１つずつ水平走査信号供給線３７が出ている。この水平走査信号供給線３７は、信号出力回路４３内の第１及び第２のラインメモリを選択するスイッチ（不図示）に接続されている。Ｈ走査回路４４は、列毎に設けられた第１及び第２のラインメモリを走査する水平走査信号（ＨＳＣＡＮ）を水平走査信号供給線３７に与える。また、信号出力回路４３には、一端に光検出信号（Ｖｏｕｔ）の出力端子４６が形成された水平出力線４７が接続されている。
【００３２】
図５〜１５は、上記の様に構成されたＭＯＳ型固体撮像装置の動作を説明するための図である。ピクセル１０は、図３及び図４で示したように２次元的に配列されており、そのうちの、各ゲート電極２５が垂直走査信号供給線３４により接続された複数のピクセル１０が並ぶ行方向のラインを水平ラインと称する。この水平ラインは、Ｖ走査回路４０によって走査され選択される。
【００３３】
図５はＭＯＳ型固体撮像装置の動作を模式的に示すものであって、同図に示すように、ＭＯＳ型固体撮像装置の撮影動作が開始すると、まず、全ての水平ラインが選択される（Ｓ１）。各受光部１１の電荷発生領域１７で発生し、これに蓄積された電荷（ホール）をホールポケット（ＨＰＫ）１３に転送する（Ｓ２）。このとき、図６に示すように、全てのピクセル１０について共通に、ゲート電圧Ｖｇ＝０．０Ｖ、ドレイン電圧Ｖｄ＝６．０Ｖ、ソース電圧Ｖｓ＝１．２Ｖが印加され、図１０のＢ−Ｂ線（ｐ+ 型不純物領域（ＬＯＤ）３０→ｎ型層（ＰＢ）１８→電荷発生領域（ＶＳＰＤ）１７→トランスファ領域（ＴＧ）１８ａ→ホールポケット（ＨＰＫ）１３→ｎ型層（ＶＳＮＷ）１８→基板（Ｐｓｕｂ）１４の経路）に沿うホールに対するポテンシャルは、図１１に示す実線のようになり、トランスファ領域１８ａのポテンシャルが電荷発生領域１７より低下して、電荷発生領域１７のホールはポテンシャルの最も低いホールポケット１３に転送される。この転送動作は、全てのピクセル１０について同時に行われる。
【００３４】
電荷発生領域１７のホールが全てホールポケット１３に転送された後、これらのホールを基板１４へ排出する（Ｓ３）。このとき、図６に示すように、全てのピクセル１０について共通に、ゲート電圧Ｖｇ＝８．０Ｖ、ドレイン電圧Ｖｄ＝６．０Ｖ、ソース電圧Ｖｓ＝６．０Ｖが印加される。ここで、ゲート電圧Ｖｇをこのような高電圧とするために、例えば一旦ゲート電圧Ｖｇを２．０Ｖとした後ハイインピーダンス状態を保ち、図４に示したスイッチ回路４５によって各ピクセル１０のソース領域とドレイン領域とを外部から接続したうえで、昇圧回路４２によって６．０Ｖをソース領域とドレイン領域とに与えられる。これにより、ゲート電極のゲート電圧Ｖｇは８．０Ｖにまで昇圧される。このような電圧印加により、図１０のＢ−Ｂ線に沿うホールに対するポテンシャルは、図１１に示す破線のように、トランスファ領域１８ａのポテンシャルが上昇するとともに、ホールポケット１３とｎ型層１８とのポテンシャルの差がほぼなくなり、ホールポケット１３のホールはポテンシャルの低い基板１４に排出（廃棄）される。この排出動作は、全てのピクセル１０について同時に行われる。
【００３５】
上記ステップＳ２及びステップＳ３は、露光前に電荷発生領域１７に蓄積されたホールを廃棄するための動作である。上記のようにして、電荷発生領域１７のホールを全て基板１４に廃棄した後、受光部１１への露光を開始し（Ｓ４）、光照射によって発生するホールを電荷発生領域１７に蓄積する（Ｓ５）する。ここで、露光開始とは、機械的なシャッタによる制御ではなく、電荷発生領域１７に蓄積されているホールを全て廃棄した後、光照射によるホールの発生及び蓄積を開始することを指している。このとき、図７に示すように、全てのピクセル１０について共通に、ゲート電圧Ｖｇ＝３．３Ｖ、ドレイン電圧Ｖｄ＝１．２Ｖ、ソース電圧Ｖｓ＝１．２Ｖが印加され、図１０のＢ−Ｂ線に沿うホールに対するポテンシャルは、図１２に示す実線のように、トランスファ領域１８ａのポテンシャルが上昇して電荷発生領域１７とホールポケット１３との間の電位障壁となり、発生したホールを電荷発生領域１７内に閉じ込め、蓄積させる。この蓄積動作は、全てのピクセル１０について同時に行われる。
【００３６】
この蓄積動作が所定時間経過すると、続いて電荷発生領域１７に蓄積されたホールをホールポケット１３に転送する転送動作が行われる（Ｓ６）。この転送動作は、全てのピクセル１０について同時に行われ、図７に示す印加電圧条件や図１２の破線で示すポテンシャルは、上記転送動作（Ｓ２）と同じであり、詳細な説明は省略する。この転送動作が終了すると、所定の露光時間が経過したかどうかが判定され（Ｓ７）、所定の露光時間が経過していない場合には再び蓄積動作（Ｓ５）へ戻る。この露光時間は、通常のカメラにおけるシャッタが開いている時間（シャッタ速度）に相当し、所定の露光時間が経過するまで蓄積動作（Ｓ５）と転送動作（Ｓ６）とが繰り返される。
【００３７】
ここで、電荷発生領域１７に発生したホールを蓄積動作（Ｓ５）と転送動作（Ｓ６）と繰り返すようにして転送するようにした理由は、近年のピクセル１０の微細化によって電荷発生領域１７の電荷容量がホールポケット１３の電荷容量に比べて小さくなっており、この容量比に合わせて蓄積期間を分割して転送を行うようにするためである。これらの期間は適宜、適切な時間に設定される。また、転送動作中にはゲート電圧が０．０Ｖに設定されて前述のチャネルドープ層２２のピンニング状態が解除されるので、上記のように蓄積動作と転送動作とに分けてホールを転送することで、実質的に転送動作の期間を短縮して暗電流成分の発生を低減することができるといった効果もある。
【００３８】
所定の露光時間が経過すると、まず、Ｖ走査回路４０が第１番目の水平ラインを選択する（Ｓ８）。そして、この選択された水平ライン（選択水平ライン）において、ホールポケット１３に蓄積されたホールによって変調された電位とセル固有の基準電位とを含んだソース電位（ＶｏｕｔＳ）が生成され、信号出力回路４３の第１のラインメモリへ読み出される（Ｓ９）。このとき、図８に示すように、選択水平ラインに含まれるピクセル１０にはゲート電圧Ｖｇ１＝３．３Ｖが印加され、その他の非選択の水平ライン（非選択水平ライン）に含まれるピクセル１０はゲート電圧Ｖｇ２＝０．０Ｖとされる。また、ドレイン電圧Ｖｄについては共通に３．３Ｖが印加される。図１０のＢ−Ｂ線に沿うホールに対するポテンシャルは、選択水平ラインについては図１３に示す実線、非選択水平ラインについては図１３に示す破線で示されている。選択水平ライン及び非選択水平ラインのいずれにおいてもホールポケット１３のポテンシャルは隣接する周囲のポテンシャルより低く、かつトランスファ領域１８ａにより電荷発生領域１７との間に電位障壁が形成されているので、上記ステップＳ６でホールポケット１３に転送されたホールは他の領域へ流出することはない。
【００３９】
なお、このソース電位（ＶｏｕｔＳ）の読み出し動作中においても電荷発生領域１７では光照射によってホールが発生され続けている。ｎ型層１８によって形成された電位障壁（ＰＢ）はトランスファ領域１８ａによる電位障壁より低く形成されているので、電荷発生領域１７の容量を越えて溢れ出たホールはこの電位障壁（ＰＢ）を介してｐ+ 型不純物領域３０のラテラルオーバーフロードレイン（ＬＯＤ）から表面側に排出される。これにより、電荷発生領域１７から溢れたホールがホールポケット１３や隣接するピクセル１０に流入することを防ぐ。
【００４０】
ソース電位（ＶｏｕｔＳ）の読み出しが終わると、選択水平ラインではホールポケット１３に蓄積されたホールは全て基板１４に排出される（Ｓ１０）。このとき、選択水平ラインの各ピクセル１０に印加される電圧は、図８に示すように、上記ステップＳ３における排出動作時と同じであってゲート電圧Ｖｇ１＝８．０Ｖとされるが、その他の非選択水平ラインの各ピクセル１０は、ゲート電圧Ｖｇ２＝２．０Ｖとされる。図１０のＢ−Ｂ線に沿うホールに対するポテンシャルは、選択水平ラインについては図１４に示す実線、非選択水平ラインについては図１４に示す破線で示されている。選択水平ラインではホールポケット１３からホールが排出されるが、非選択水平ラインではホールポケット１３のホールは排出されることはない。この排出動作時においても、電荷発生領域１７では光照射によってホールが発生され、溢れ出たホールはラテラルオーバーフロードレイン（ＬＯＤ）から表面側に排出される。
【００４１】
この選択水平ラインにおけるホールポケット１３の排出動作が終わると、選択水平ラインにおいてソース電位（ＶｏｕｔＮ）が生成され、信号出力回路４３の第２のラインメモリへ読み出される（Ｓ１１）。このソース電位（ＶｏｕｔＮ）にはセル固有の基準電位のみが含まれる。各ピクセル１０への印加電圧は、図８に示すように、上記ステップＳ９と同じであり、図１０のＢ−Ｂ線に沿うホールに対するポテンシャルは、図１５のようになる。なお、ステップＳ９〜Ｓ１１は、水平ブランキング期間内に行われる。
【００４２】
選択水平ラインにおける水平ブランキング期間が終了すると、Ｈ走査回路４４によって信号出力回路４３内に列毎に設けられた第１及び第２のラインメモリが走査され、水平ブランキング期間に入力された２つのソース電位の差（Ｖｏｕｔ＝ＶｏｕｔＳ−ＶｏｕｔＮ）が雑音除去回路によって演算される（Ｓ１２）。この電位差（Ｖｏｕｔ）は光検出信号として列毎に順次、出力端子４６から出力される。図９に示すように、パルス状の水平走査信号（ＨＳＣＡＮ）によって光検出信号（Ｖｏｕｔ）が順次出力される。このとき、各ピクセル１０には、上記ステップＳ５の蓄積動作と同じ電圧が印加されており、非選択水平ラインのホールポケット１３のホールは移動しない。
【００４３】
第１番目の水平ラインについてステップＳ９〜Ｓ１２が行われると、続いて第２番目の水平ラインに移り、同様に、最終の水平ラインまでステップＳ９〜Ｓ１２が繰り返される。水平ラインが最終の水平ラインと判定されると（Ｓ１３）、ＭＯＳ型固体撮像装置の撮影動作が終了し、全ピクセル１０の光検出信号（Ｖｏｕｔ）からなる静止画像信号が得られる。なお、この後ステップＳ１へ戻るようにすることで、連続的に撮影動作を行うこともできる。
【００４４】
ここで、図５に示した各ステップＳ１〜Ｓ１３におけるゲート電圧Ｖｇ、ドレイン電圧Ｖｄ、及びソース電圧Ｖｓと図４に示したスイッチ回路４５の動作について若干の説明を加える。図６〜図９の記載のように、排出（Ｓ３）、蓄積（Ｓ５）、排出（Ｓ１０）、及び水平走査（Ｓ１２）の各ステップにおいて、ドレイン電圧Ｖｄとソース電圧Ｖｓとは同電位である。これに対し、転送（Ｓ２，Ｓ６）及び読み出し（Ｓ９，Ｓ１１）の各ステップにおいて、ドレイン電圧Ｖｄとソース電圧Ｖｓとは異なる電位である。
【００４５】
スイッチ回路４５は、これらの各ステップ間において効率的な電荷転送のために微小な動作開始タイミング調整を伴いつつも、前者（Ｓ３，Ｓ５，Ｓ１０，Ｓ１２の各ステップ）においてはドレイン電圧供給線３５及び垂直出力線３３を短絡し、後者（Ｓ２，Ｓ６，Ｓ９，Ｓ１１の各ステップ）においてはこれらを開放する動作を行う。換言すれば、スイッチ回路４５は、転送（Ｓ２，Ｓ６）及び読み出し（Ｓ９，Ｓ１１）の各ステップを除く期間中、ドレイン電圧供給線３５及び垂直出力線３３を短絡する動作を行う。
【００４６】
以上の動作のように、このＭＯＳ型固体撮像装置は、全てのピクセル１０（受光面全面）を同時に露光するとともに、その露光時間（シャッタ速度）を制御することのできるグローバル電子シャッタを実現する。
【００４７】
次に、図１６〜図２１は、順にピクセル１０の製造工程を示す。まず、図１６（Ａ）に示すように、ｐ+ 型シリコンからなる基板１４上に、この基板１４の不純物濃度より低いｐ- 型のシリコンをエピタキシャル成長し、不純物濃度約１×１０15ｃｍ-3のｐ- 型エピタキシャル層１５を形成する。そして、ｐ- 型エピタキシャル層１５の表面を熱酸化して表層に絶縁膜５０が形成される。
【００４８】
図１６（Ｂ）に示すように、絶縁膜５０の上にピクセル形成領域を覆うようにレジストマスク５１を形成し、ｎ型不純物（Ｐｈｏｓｐｈｏｒｕｓ+ ；以下、Ｐｈ+ という）をイオン注入する。これにより、レジストマスク５１に覆われていない領域のｐ- 型エピタキシャル層１５の表層に比較的高濃度のｎ+ 型不純物領域２８が形成される。
【００４９】
レジストマスク５１を除去した後、図１７（Ａ）に示すように、受光部１１の形成領域にほぼ対応した開口部５２ａを有するレジストマスク５２を形成し、この開口部５２ａを通してｎ型不純物（Ｐｈ+ ）を深くイオン注入する。これにより、ｐ- 型エピタキシャル層１５低部の深い位置にピーク不純物濃度約１×１０17ｃｍ-3のｎ型埋込層１６が形成される。また、同じ開口部５２ａを通してｐ型不純物（Ｂｏｒｏｎ+ ；以下、Ｂ+ という）を浅くイオン注入することにより、ｐ- 型エピタキシャル層１５の表層にピーク不純物濃度約６×１０16ｃｍ-3のｐ型ウエル層５３が形成される。なお、このとき、ｐ型ウエル層５３とｎ+ 型不純物領域２８との間に微小な隙間が生じる。
【００５０】
レジストマスク５２を除去した後、図１７（Ｂ）に示すように、全面にｎ型不純物（Ｐｈ+ ）をイオン注入することにより、ｐ- 型エピタキシャル層１５の表層の全領域にわたって、その下端がｎ型埋込層１６に達するピーク不純物濃度約３×１０16ｃｍ-3のｎ型層１８が形成される。さらに、全面にｎ型不純物（Ａｒｓｅｎｉｃ+ ；以下、Ａｓ+ という）を浅くイオン注入することにより、ｐ型ウエル層５３及びｎ型ウエル層１８の表層の極浅い位置に不純物濃度約２×１０17ｃｍ-3のｎ型ドープ層５４が形成される。
【００５１】
図１８（Ａ）に示すように、検出部１２の形成領域にほぼ対応した開口部５５ａを有するレジストマスク５５を形成し、この開口部５５ａを通してｐ型不純物（Ｂ+ ）を深くイオン注入する。これにより、ｐ- 型エピタキシャル層１５に接続される深い位置にピーク不純物濃度約５×１０16ｃｍ-3のｐ型埋込層２７が形成される。また、同じ開口５５ａを通してｐ型不純物（Ｂ+ ）をイオン注入することにより、ｎ型層１８の表層にピーク不純物濃度約６×１０16ｃｍ-3のｐ型ウエル領域２１が形成される。なお、このとき、ｐ型埋込層２７とｐ型ウエル領域２１との間にはｎ型層１８の一部が残され、この部分は他の部分より厚さが薄くなる。また、このとき、ｐ型ウエル領域２１とｐ型ウエル層５３との間にｎ型層１８の一部が残り、前述したトランスファ領域１８ａが形成される。
【００５２】
レジストマスク５５及び絶縁膜５０を除去した後、図１８（Ｂ）に示すように、その表面を熱酸化して新たに絶縁膜２０が形成される。そして、この絶縁膜２０の上に例えばポリシリコンとタングステンシリサイドとを積層して、導電膜５６が形成される。
【００５３】
図１９（Ａ）に示すように、導電膜５６をエッチングによってパターニングして、検出部１２のゲート電極２３が形成される。このゲート電極２３は、ｐ型ウエル領域２１の上方にリング状に形成され、その一部はトランスファ領域１８ａの上方を覆う。
【００５４】
図１９（Ｂ）に示すように、ゲート電極２３をマスクとして表層に薄くｎ型不純物（Ａｓ+ ）をイオン注入することで、不純物濃度約６×１０17ｃｍ-3のソース領域２４及びｎ型不純物領域１９が形成される。このｎ型不純物のイオン注入により、ｐ型ウエル領域２１内の不純物分布が変化し、ゲート電極２３下付近の濃度が高くなり、他の領域の濃度は低下する。なお、このとき、厚さの薄いｎ型ドープ層５４はゲート電極２３下のみとなり、この部分がチャネルドープ層２２となる。これにより、チャネルドープ層２２下のｐ型ウエル領域２１には、ホールポケット１３となる高濃度領域の一部がゲート電極２３及びソース領域２４に対してセルフアラインして形成される。また、このとき、ｐ型ウエル層５３は、その表層に形成されたｎ型不純物領域１９とその下のｎ型層１８とによってｎｐｎ型のフォトダイオードを形成し、ｐ型ウエル層５３はフォトダイオードのアノード領域（電荷発生領域１７）となる。
【００５５】
図２０（Ａ）に示すように、受光部１１の近傍に位置するｎ+ 型不純物領域２８の上方に開口部５６ａを設けたレジストマスク５６を形成し、この開口部５６ａを通して高濃度のｐ型不純物（Ｂ+ ）を浅くイオン注入する。これにより、受光部１１近傍のｎ+ 型不純物領域２８の表層に前述のラテラルオーバーフロードレインとなるｐ+ 型不純物領域３０が形成される。なお、このとき、ｐ+ 型不純物領域３０と電荷発生領域１７とは接続されず、それらの間にｎ型層１８が介在する。
【００５６】
レジストマスク５６を除去した後、ＣＶＤ(Chemical Vapor Deposition) 法等によって絶縁膜を形成し、その後、異方性エッチングを行うことで、ゲート電極２３の各側面にサイドウオールが形成される。そして、図２０（Ｂ）に示すように、ソース領域２４及びゲート電極２３の一部分を露呈させる開口５８ａと、ｎ+ 型不純物領域２８の上方に位置する開口部５８ｂとを有するレジストマスク５８を形成し、この開口部５８ａ，５８ｂを通して高濃度のｎ型不純物（Ｐｈ+ ）を浅くイオン注入する。これにより、ソース領域２４の表層にｎ+ 型のコンタクト層２４ａが形成され、また、ドレイン領域となるｎ+ 型不純物領域２８の表層にｎ+ 型のコンタクト層２８ａが形成される。
【００５７】
レジストマスク５８を除去した後、図２１に示すように、全面を覆うように絶縁層５９〜６２をそれぞれ順に積層して形成するとともに、コンタクト層２４ａ，２８ａ，ゲート電極１３、及びｐ+ 型不純物領域３０を各配線層に接続するためのプラグ２５，２６，２９，３１を形成する。また、絶縁層６１の上には、受光部１１の領域に受光窓３２ａが設けられたメタル層からなる遮光膜３２を形成する。このようにして、ピクセル１０は完成する。
【００５８】
なお、本発明の範囲は、上記実施形態に具体的に示した例に限られるものではなく、この発明の要旨を逸脱しない範囲の上記実施の形態の変更はこの発明の範囲に含まれる。また、上記実施形態で示したピクセル１０の製造方法の工程順序は、代表的な一例に過ぎず、工程順序を適宜変更することができる。
【００５９】
上記実施形態では、ドレイン領域となるｎ+ 型不純物領域２８を全てのピクセル１０で共有するように接続したが、これに限られず、ｎ+ 型不純物領域２８を１つの水平ライン毎にｐ+ 型の分離帯を形成することによって分離し、ドレイン領域を１つの水平ライン毎に分離するようにしてもよい。この場合、図５に示したステップＳ３又はＳ１０の排出動作時には、ゲート電極２３の他、ドレイン領域もハイインピーダンス状態としてソース領域２４からの電圧印加によって昇圧すればよい。
【００６０】
また、上記実施形態では、ホールポケット１３がゲート電極２３及びソース領域２４に対してセルフアラインするように形成したが、これに限らず、ホールポケット１３の形成領域に対応した開口を有するレジストマスクを用いて高濃度のｐ型不純物のイオン注入を行うことで、ホールポケット１３を形成するようにしてもよい。
【００６１】
また、上記実施形態では、プラグ２５，２９をドレイン領域及びソース領域２４に電気的に接続するためにコンタクト層２４ａ，２８ａを設けたが、プラグ２５，２９とドレイン領域及びソース領域２４との間で容易に導通が取れるのであればコンタクト層２４ａ，２８ａは設けなくてもよい。
【００６２】
さらに、本実施形態では、ｐ型の基板１４を用いてＭＯＳ型固体撮像装置を構成したが、これに限られず、基板１４をｎ型としてもよい。この場合、受光部１１で発生して検出部１２に転送される電荷は電子となり、上記実施の形態と同様な効果を得るためには、上記実施形態で示した各領域の導電型をすべて反対（ｐ型をｎ型、ｎ型をｐ型）にすればよい。
【図面の簡単な説明】
【００６３】
【図１】ピクセルを示す平面図である。
【図２】図１のＡ−Ａ線に沿うピクセルの断面図である。
【図３】ピクセルの配列状態を示す平面図である。
【図４】ＭＯＳ型固体撮像装置の回路構成を示す図である。
【図５】ＭＯＳ型固体撮像装置の撮影動作を説明するフローチャートである。
【図６】撮影動作時の印加電圧を示すタイミングチャート（その１）である。
【図７】撮影動作時の印加電圧を示すタイミングチャート（その２）である。
【図８】撮影動作時の印加電圧を示すタイミングチャート（その３）である。
【図９】撮影動作時の印加電圧を示すタイミングチャート（その４）である。
【図１０】撮影動作時のホールの移動経路を示すピクセルの断面図である。
【図１１】撮影動作時のホールに対するポテンシャル図（その１）である。
【図１２】撮影動作時のホールに対するポテンシャル図（その２）である。
【図１３】撮影動作時のホールに対するポテンシャル図（その３）である。
【図１４】撮影動作時のホールに対するポテンシャル図（その４）である。
【図１５】撮影動作時のホールに対するポテンシャル図（その５）である。
【図１６】ピクセルの製造工程を示す断面図（その１）である。
【図１７】ピクセルの製造工程を示す断面図（その２）である。
【図１８】ピクセルの製造工程を示す断面図（その３）である。
【図１９】ピクセルの製造工程を示す断面図（その４）である。
【図２０】ピクセルの製造工程を示す断面図（その５）である。
【図２１】ピクセルの製造工程を示す断面図（その６）である。
【符号の説明】
【００６４】
１０  ピクセル
１１  受光部
１２  検出部
１３  ホールポケット（電荷蓄積領域）
１４  基板（半導体基板）
１６  ｎ型埋込層  （反対導電型の領域）
１７  電荷発生領域
１８  ｎ型層（反対導電型の領域）
１８ａ  トランスファ領域（電荷転送領域）
１９  ｎ型不純物領域（反対導電型の領域、ドレイン領域）
２０  絶縁膜
２１  ｐ型ウエル領域（電荷蓄積領域）
２２  チャネルドープ層（チャネル領域）
２３  ゲート電極
２４  ソース領域
２７  ｐ型埋込層
２８  ｎ+ 型不純物領域（ドレイン領域）
３０  ｐ+ 型不純物領域（電荷排出領域）
４０  垂直走査回路
４１  ドレイン電圧駆動回路
４２  昇圧回路
４３  信号出力回路
４４  水平走査回路
４５  スイッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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