(57)【要約】    【課題】偽輪郭を抑制しつつも低消費電力にてコントラストの向上を図ることが出来るプラズマディスプレイパネルの駆動方法を提供することを目的とする。    【解決手段】入力映像信号に基づく各画素毎の画素データに応じてサブフィールド群内のいずれか１のサブフィールドにおいて放電セルを非発光セル又は発光セルに設定する放電を生起させる第１の画素データパルスをプラズマディスプレイパネルの列電極に印加し、このサブフィールド群内において上記第１の画素データパルスの印加が為されたサブフィールドの後方に配置されている全てのサブフィールにて上記第１の画素データパルスと同一の第２の画素データパルスを再び上記列電極に印加することにより画素データの書き込みを行う。    【選択図】  図２９
2005018096.tif 000002
【特許請求の範囲】
【請求項１】
走査ライン毎に配列された複数の行電極と前記行電極に交叉して配列された複数の列電極との各交点にて１画素に対応した放電セルを形成しているプラズマディスプレイパネルの駆動方法であって、
１フィールドの表示期間をＮ個のサブフィールドに分割し、前記Ｎ個の前記サブフィールドの内の連続配置されたＭ個(２≦Ｍ≦Ｎ)のサブフィールドをサブフィールド群とし、
前記サブフィールド群における先頭部の前記サブフィールドにおいてのみで全ての前記放電セルを発光セル又は非発光セルの状態に初期化する放電を生起させるリセット行程と、
入力映像信号に基づく各画素毎の画素データに応じて前記サブフィールド群内のいずれか１の前記サブフィールドにおいて前記放電セルを前記非発光セル又は前記発光セルに設定する放電を生起させる第１の画素データパルスを前記列電極に印加し、前記サブフィールド群内において、前記第１の画素データパルスの印加が為された前記サブフィールドの後方に配置されている全ての前記サブフィールにて前記第１の前記画素データパルスと同一の第２の画素データパルスを前記列電極に印加する画素データ書込行程と、
前記サブフィールドの各々において前記発光セルに設定されている放電セルのみを前記サブフィールドに割り当てられている発光回数分だけ繰り返し放電させる維持発光行程と、を実行することを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項２】
前記リセット行程では、全ての前記放電セルを前記発光セルの状態に初期化する放電を生起させ、
前記画素データ書込行程では、前記放電セルを前記非発光セルに設定する放電を生起させる前記第１の画素データパルスと、前記第１の画素データパルスと同一の前記第２の画素データパルスとを前記列電極に印加することを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項３】
前記リセット行程では、全ての前記放電セルを前記非発光セルの状態に初期化する放電を生起させ、
前記画素データ書込行程では、前記放電セルを前記発光セルに設定する放電を生起させる前記第１の画素データパルスと、前記第１の画素データパルスと同一の前記第２の画素データパルスとを前記列電極に印加することを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項４】
走査ライン毎に配列された複数の行電極と前記行電極に交叉して配列された複数の列電極との各交点にて１画素に対応した放電セルを形成しているプラズマディスプレイパネルの駆動方法であって、
１フィールドの表示期間をＮ個のサブフィールドに分割し、
前記Ｎ個の前記サブフィールドの内の先頭部の前記サブフィールドにおいてのみで全ての前記放電セルを発光セル又は非発光セルのいずれか一方の状態に初期化する放電を生起させるリセット行程と、
入力映像信号に基づく各画素毎の画素データに応じて前記Ｎ個の前記サブフィールドの内のいずれか１の前記サブフィールドにおいて前記放電セルを前記非発光セル又は前記発光セルの一方に設定する放電を生起させる第１の画素データパルスを前記列電極に印加し、前記サブフィールド群内において、前記第１の画素データパルスの印加が為された前記サブフィールドの後方に配置されている全ての前記サブフィールにて前記第１の画素データパルスと同一の第２の画素データパルスを前記列電極に印加する画素データ書込行程と、
前記Ｎ個の前記サブフィールド各々において前記発光セルに設定されている放電セルのみを前記サブフィールドに割り当てられている発光回数分だけ繰り返し放電させる維持発光行程と、を実行することを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項５】
前記リセット行程では、全ての前記放電セルを前記発光セルの状態に初期化する放電を生起させ、
前記画素データ書込行程では、前記放電セルを前記非発光セルに設定する放電を生起させる前記第１の画素データパルスと、前記第１の画素データパルスと同一の前記第２の画素データパルスとを前記列電極に印加することを特徴とする請求項４記載のプラズマディスプレイパネルの駆動方法。
【請求項６】
前記リセット行程では、全ての前記放電セルを前記非発光セルの状態に初期化する放電を生起させ、
前記画素データ書込行程では、前記放電セルを前記発光セルに設定する放電を生起させる前記第１の画素データパルスと、前記第１の画素データパルスと同一の前記第２の画素データパルスとを前記列電極に印加することを特徴とする請求項４記載のプラズマディスプレイパネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マトリクス表示方式のプラズマディスプレイパネル（以下、ＰＤＰと称する）の駆動方法に関する。
【背景技術】
【０００２】
かかるマトリクス表示方式のＰＤＰの一つとしてＡＣ（交流放電）型のＰＤＰが知られている。
【０００３】
ＡＣ型のＰＤＰは、複数の列電極（アドレス電極）と、これら列電極と直交して配列されておりかつ一対にて１走査ラインを形成する複数の行電極対とを備えている。これら各行電極対及び列電極は、放電空間に対して誘電体層で被覆されており、行電極対と列電極との交点にて１画素に対応した放電セルが形成される構造となっている。
【０００４】
この際、ＰＤＰは放電現象を利用している為、上記放電セルは、"発光"及び"非発光"の２つの状態しかもたない。そこで、かかるＰＤＰにて中間調の輝度表示を実現させるべく、サブフィールド法を用いる。サブフィールド法では、１フィールド期間をＮ個のサブフィールドに分割し、各サブフィールドに、画素データ(Ｎビット)の各ビット桁の重み付けに対応した発光期間(発光回数)を夫々割り当てて発光駆動を行う。
【０００５】
例えば、図１に示されるように１フィールド期間を６個のサブフィールドＳＦ１〜ＳＦ６に分割した場合には、
ＳＦ１：１
ＳＦ２：２
ＳＦ３：４
ＳＦ４：８
ＳＦ５：１６
ＳＦ６：３２
なる発光期間比にて発光駆動を実施する。
【０００６】
例えば、放電セルを輝度"３２"で発光させる場合には、サブフィールドＳＦ１〜ＳＦ６の内のＳＦ６のみで発光を実施させ、輝度"３１"で発光させる場合には、サブフィールドＳＦ６を除く他のサブフィールドＳＦ１〜ＳＦ５において発光を実施させるのである。これにより、６４段階での中間調の輝度表現が可能となる。  ここで、放電セルを上述の如く輝度"３２"で発光させる場合と、輝度"３１"で発光させる場合とでは、１フィールド期間内での発光駆動パターンが反転している。つまり、１フィールド期間内において、輝度"３２"で発光させるべき放電セルが発光している期間中は、輝度"３１"で発光させるべき放電セルが非発光状態となり、この輝度"３１"で発光させるべき放電セルが発光している期間中は輝度"３２"で発光させるべき放電セルが非発光状態となるのである。
【０００７】
よって、この輝度"３２"で発光させるべき放電セルと、輝度"３１"で発光させるべき放電セルとが互いに隣接する領域が存在すると、この領域内において、偽輪郭が視覚される場合が生じる。つまり、輝度"３２"で発光させるべき放電セルが非発光状態から発光状態へと推移する直前に、輝度"３１"で発光させるべき放電セルの方に視線を移すと、これら両放電セルの非発光状態のみを連続して見ることになるので、両者の境界上に暗い線が視覚されるようになる。従って、これが画素データとは何等関係のない偽輪郭となって画面上に現れてしまい、表示品質を低下させるのである。
【０００８】
又、上述した如く、ＰＤＰは放電現象を利用している為、表示内容とは関係のない放電(発光を伴う)をも実施しなければならず、画像のコントラストを低下させてしまうという問題があった。
【０００９】
更に、現在、かかるＰＤＰを製品化するにあたり、低消費電力を実現することが一般的な課題となっている。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、上記の問題を解決するためになされたものであり、偽輪郭を抑制しつつも低消費電力にてコントラストの向上を図ることが出来るプラズマディスプレイパネルの駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
請求項１記載によるプラズマディスプレイパネルの駆動方法は、走査ライン毎に配列された複数の行電極と前記行電極に交叉して配列された複数の列電極との各交点にて１画素に対応した放電セルを形成しているプラズマディスプレイパネルの駆動方法であって、１フィールドの表示期間をＮ個のサブフィールドに分割し、前記Ｎ個の前記サブフィールドの内の連続配置されたＭ個(２≦Ｍ≦Ｎ)のサブフィールドをサブフィールド群とし、前記サブフィールド群における先頭部の前記サブフィールドにおいてのみで全ての前記放電セルを発光セル又は非発光セルの状態に初期化する放電を生起させるリセット行程と、入力映像信号に基づく各画素毎の画素データに応じて前記サブフィールド群内のいずれか１の前記サブフィールドにおいて前記放電セルを前記非発光セル又は前記発光セルに設定する放電を生起させる第１の画素データパルスを前記列電極に印加し、前記サブフィールド群内において、前記第１の画素データパルスの印加が為された前記サブフィールドの後方に配置されている全ての前記サブフィールにて前記第１の画素データパルスと同一の第２の画素データパルスを前記列電極に印加する画素データ書込行程と、前記サブフィールドの各々において前記発光セルに設定されている放電セルのみを前記サブフィールドに割り当てられている発光回数分だけ繰り返し放電させる維持発光行程と、を実行する。
【００１２】
又、請求項４記載によるプラズマディスプレイパネルの駆動方法は、走査ライン毎に配列された複数の行電極と前記行電極に交叉して配列された複数の列電極との各交点にて１画素に対応した放電セルを形成しているプラズマディスプレイパネルの駆動方法であって、１フィールドの表示期間をＮ個のサブフィールドに分割し、前記Ｎ個の前記サブフィールドの内の先頭部の前記サブフィールドにおいてのみで全ての前記放電セルを発光セル又は非発光セルのいずれか一方の状態に初期化する放電を生起させるリセット行程と、入力映像信号に基づく各画素毎の画素データに応じて前記Ｎ個の前記サブフィールドの内のいずれか１の前記サブフィールドにおいて前記放電セルを前記非発光セル又は前記発光セルの一方に設定する放電を生起させる第１の画素データパルスを前記列電極に印加し、前記サブフィールド群内において、前記第１の画素データパルスの印加が為された前記サブフィールドの後方に配置されている全ての前記サブフィールにて前記第１の画素データパルスと同一の第２の画素データパルスを前記列電極に印加する画素データ書込行程と、前記Ｎ個の前記サブフィールド各々において前記発光セルに設定されている放電セルのみを前記サブフィールドに割り当てられている発光回数分だけ繰り返し放電させる維持発光行程と、を実行する。
【発明を実施するための最良の形態】
【００１３】
入力映像信号に基づく各画素毎の画素データに応じてサブフィールド群内のいずれか１のサブフィールドにおいて放電セルを非発光セル又は発光セルに設定する放電を生起させる第１の画素データパルスをプラズマディスプレイパネルの列電極に印加し、このサブフィールド群内において上記第１の画素データパルスの印加が為されたサブフィールドの後方に配置されている全てのサブフィールにて上記第１の画素データパルスと同一の第２の画素データパルスを再び上記列電極に印加することにより画素データの書き込みを行う。
【実施例】
【００１４】
以下、本発明の実施例を図を参照しつつ説明する。
【００１５】
図２は、本発明による駆動方法に基づいてプラズマディスプレイパネル（以下、ＰＤＰと称する）を発光駆動するプラズマディスプレイ装置の概略構成を示す図である。
【００１６】
図２において、Ａ／Ｄ変換器１は、駆動制御回路２から供給されるクロック信号に応じて、アナログの入力映像信号をサンプリングしてこれを１画素毎に例えば８ビットの画素データ(入力画素データ)Ｄに変換し、これをデータ変換回路３０に供給する。
【００１７】
駆動制御回路２は、上記入力映像信号中の水平及び垂直同期信号に同期して、上記Ａ／Ｄ変換器１に対するクロック信号、及びメモリ４に対する書込・読出信号を発生する。更に、駆動制御回路２は、かかる水平及び垂直同期信号に同期して、アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々を駆動制御すべき各種タイミング信号を発生する。
【００１８】
データ変換回路３０は、かかる８ビットの画素データＤを、１４ビットの変換画素データ(表示画素データ)ＨＤに変換し、これをメモリ４に供給する。尚、かかるデータ変換回路３０の変換動作については、後述する。
【００１９】
メモリ４は、駆動制御回路２から供給されてくる書込信号に従って上記変換画素データＨＤを順次書き込む。かかる書込動作により１画面（ｎ行、ｍ列）分の書き込みが終了すると、メモリ４は、この１画面分の変換画素データＨＤ１１−ｎｍを、各ビット桁毎に分割して読み出し、これを１行分毎に順次アドレスドライバ６に供給する。
【００２０】
アドレスドライバ６は、駆動制御回路２から供給されたタイミング信号に応じて、かかるメモリ４から読み出された１行分の変換画素データビット各々の論理レベルに対応した電圧を有するｍ個の画素データパルスを発生し、これらをＰＤＰ１０の列電極Ｄ１〜Ｄｍに夫々印加する。
【００２１】
ＰＤＰ１０は、アドレス電極としての上記列電極Ｄ１〜Ｄｍと、これら列電極と直交して配列されている行電極Ｘ１〜Ｘｎ及び行電極Ｙ１〜Ｙｎを備えている。ＰＤＰ１０では、これら行電極Ｘ及び行電極Ｙの一対にて１行分に対応した行電極を形成している。すなわち、ＰＤＰ１０における第１行目の行電極対は行電極Ｘ１及びＹ１であり、第ｎ行目の行電極対は行電極Ｘｎ及びＹｎである。上記行電極対及び列電極は放電空間に対して誘電体層で被覆されており、各行電極対と列電極との交点にて１画素に対応した放電セルが形成される構造となっている。
【００２２】
第１サスティンドライバ７及び第２サスティンドライバ８各々は、駆動制御回路２から供給されたタイミング信号に応じて、以下に説明するが如き各種駆動パルスを発生し、これらをＰＤＰ１０の行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに印加する。
【００２３】
図３は、本発明による駆動方法に基づく発光駆動フォーマットを示す図である。  又、図４は、かかる発光駆動フォーマットに従って上記アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々がＰＤＰ１０の列電極Ｄ１〜Ｄｍ、行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに印加する各種駆動パルスの印加タイミングを示す図である。
【００２４】
図３及び図４に示される例では、１フィールドの表示期間を、１４個のサブフィールドＳＦ１〜ＳＦ１４に分割してＰＤＰ１０に対する駆動を行う。各サブフィールド内では、ＰＤＰ１０の各放電セルに対して画素データの書き込みを行って発光セル及び非発光セルの設定を行う画素データ書込行程Ｗｃと、上記発光セルのみを発光維持させる維持発光行程Ｉｃとを実施する。又、先頭のサブフィールドＳＦ１のみで、ＰＤＰ１０の全放電セルを初期化せしめる一斉リセット行程Ｒｃを実行し、最後尾のサブフィールドＳＦ１４のみで、消去行程Ｅを実行する。
【００２５】
ここで、上記一斉リセット行程Ｒｃでは、第１サスティンドライバ７及び第２サスティンドライバ８が、ＰＤＰ１０の行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎ各々に対して図４に示されるが如きリセットパルスＲＰｘ及びＲＰＹを同時に印加する。これにより、ＰＤＰ１０中の全ての放電セルがリセット放電されて、各放電セル内には一様に所定の壁電荷が形成される。これにより、ＰＤＰ１０における全ての放電セルは、後述する維持発光行程において発光状態が維持される発光セルになる。
【００２６】
各画素データ書込行程Ｗｃでは、アドレスドライバ６が、各行毎の画素データパルス群ＤＰ１1〜n、ＤＰ２1〜n、ＤＰ３1〜n、・・・・、ＤＰ１４1〜nを図４に示されるように、順次列電極Ｄ１〜Ｄｍに印加して行く。つまり、アドレスドライバ６は、サブフィールドＳＦ１内では、上記変換画素データＨＤ１１−ｎｍ各々の第１ビット目に基づいて生成した第１行〜第ｎ行各々に対応した画素データパルス群ＤＰ１1〜nを、図４に示されるが如く１行分毎に順次列電極Ｄ１〜Ｄｍに印加して行く。又、サブフィールドＳＦ２内では、上記変換画素データＨＤ１１−ｎｍ各々の第２ビット目に基づいて生成した画素データパルス群ＤＰ２1〜nを、図４に示されるが如く１行分毎に順次列電極Ｄ１〜Ｄｍに印加して行くのである。この際、アドレスドライバ６は、変換画素データのビット論理が例えば論理レベル"１"である場合に限り高電圧の画素データパルスを発生して列電極Ｄに印加する。第２サスティンドライバ８は、各画素データパルス群ＤＰの印加タイミングと同一タイミングにて、図４に示されるが如き走査パルスＳＰを発生してこれを行電極Ｙ１〜Ｙｎへと順次印加して行く。この際、走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電（選択消去放電）が生じ、その放電セル内に残存していた壁電荷が選択的に消去される。かかる選択消去放電により、上記一斉リセット行程Ｒｃにて発光セルの状態に初期化された放電セルは、非発光セルに推移する。尚、上記高電圧の画素データパルスが印加されなかった"列"に形成されている放電セルには放電が生起されず、上記一斉リセット行程Ｒｃにて初期化された状態、つまり発光セルの状態を維持する。
【００２７】
すなわち、画素データ書込行程Ｗｃの実行により、後述する維持発光行程において発光状態が維持される発光セルと、消灯状態のままの非発光セルとが、画素データに応じて択一的に設定され、いわゆる各放電セルに対する画素データの書き込みが為されるのである。
【００２８】
又、各維持発光行程Ｉｃでは、第１サスティンドライバ７及び第２サスティンドライバ８が、行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに対して図４に示されるように交互に維持パルスＩＰＸ及びＩＰＹを印加する。この際、上記画素データ書込行程Ｗｃによって壁電荷が残留したままとなっている放電セル、すなわち発光セルは、かかる維持パルスＩＰＸ及びＩＰＹが交互に印加されている期間中、放電発光を繰り返しその発光状態を維持する。尚、かかる維持発光行程Ｉｃにおいて実施される発光の維持期間は、図３に示されるように各サブフィールド毎に異なる。
【００２９】
すなわち、サブフィールドＳＦ１での維持発光行程Ｉｃにおける発光期間を"１"とした場合、
ＳＦ１：１
ＳＦ２：３
ＳＦ３：５
ＳＦ４：８
ＳＦ５：１０
ＳＦ６：１３
ＳＦ７：１６
ＳＦ８：１９
ＳＦ９：２２
ＳＦ10：２５
ＳＦ11：２８
ＳＦ12：３２
ＳＦ13：３５
ＳＦ14：３９
に設定している。
【００３０】
すなわち、各サブフィールドＳＦ１〜ＳＦ１４の発光回数の比を非線形（すなわち、逆ガンマ比率、Ｙ＝Ｘ２.２） に成るように設定し、これにより入力画素データＤの非線形特性（ガンマ特性）を補正するようにしている。
【００３１】
又、図４に示されるように、最後尾のサブフィールドでの消去行程Ｅにおいて、アドレスドライバ６は、消去パルスＡＰを発生してこれを列電極Ｄ１−ｍの各々に印加する。第２サスティンドライバ８は、かかる消去パルスＡＰの印加タイミングと同時に消去パルスＥＰを発生してこれを行電極Ｙ１〜Ｙｎ各々に印加する。これら消去パルスＡＰ及びＥＰの同時印加により、ＰＤＰ１０における全放電セル内において消去放電が生起され、全ての放電セル内に残存している壁電荷が消滅する。すなわち、かかる消去放電により、ＰＤＰ１０における全ての放電セルが非発光セルとなるのである。
【００３２】
図５は、図３及び図４に示されるが如き発光駆動フォーマットに基づいて実施される発光駆動の全パターンを示す図である。
【００３３】
図５に示されるように、サブフィールドＳＦ１〜ＳＦ１４の内の１つのサブフィールドでの画素データ書込行程Ｗｃにおいてのみで、各放電セルに対して選択消去放電を実施する(黒丸にて示す)。すなわち、一斉リセット行程Ｒｃの実行によってＰＤＰ１０の全放電セル内に形成された壁電荷は、上記選択消去放電が実施されるまでの間残留し、その間に存在するサブフィールドＳＦ各々での維持発光行程Ｉｃにおいて放電発光を促す(白丸にて示す)。つまり、各放電セルは、１フィールド期間内において上記選択消去放電が為されるまでの間、発光セルとなり、その間に存在するサブフィールド各々での維持発光行程Ｉｃにおいて、図３に示されるが如き発光期間比にて発光を継続するのである。
【００３４】
この際、図５に示されるように、各放電セルが発光セルから非発光セルへと推移する回数は、１フィールド期間内において必ず１回以下となるようにしている。すなわち、１フィールド期間内において一旦、非発光セルに設定した放電セルを再び発光セルに復帰させるような発光駆動パターンを禁止したのである。
【００３５】
よって、画像表示に関与していないにも拘わらず強い発光を伴う上記一斉リセット動作を図３及び図４に示されるが如く、１フィールド期間内において１回だけ実施しておけば良いので、コントラストの低下を抑えることが出来る。
【００３６】
又、１フィールド期間内において実施する選択消去放電は、図５の黒丸にて示されるが如く最高でも１回なので、その消費電力を抑えることが可能となるのである。
【００３７】
更に、図５に示されるように、１フィールド期間内において発光状態にある期間と、非発光状態となる期間とが互いに反転するような発光パターンは存在しないので、偽輪郭を抑制出来る。
【００３８】
ここで、かかる図５に示されるが如き発光駆動パターンによれば、発光輝度比が、
｛0、1、4、9、17、27、40、56、75、97、122、150、182、217、256｝
なる１５段階の中間調表現が可能になる。
【００３９】
ところが、上記Ａ／Ｄ変換器１から供給される画素データＤは、８ビット、すなわち、２５６段階の中間調を表現しているものである。
【００４０】
そこで、上記１５段階の階調駆動によっても擬似的に２５６段階の中間調表示を実施させるべく、図２に示されるデータ変換回路３０によってデータ変換を行うのである。
【００４１】
図６は、かかるデータ変換回路３０の内部構成を示す図である。
【００４２】
図６において、ＡＢＬ(自動輝度制御)回路３１は、ＰＤＰ１０の画面上に表示される画像の平均輝度が所定の輝度範囲内に収まるように、Ａ／Ｄ変換器１から順次供給されてくる各画素毎の画素データＤに対して輝度レベルの調整を行い、この際得られた輝度調整画素データＤＢＬを第１データ変換回路３２に供給する。
【００４３】
かかる輝度レベルの調整は、上述の如くサブフィールドの発光回数の比を非線形に設定して逆ガンマ補正を行う前に行われる。よって、ＡＢＬ回路３１は、画素データ（入力画素データ）Ｄに逆ガンマ補正を施し、この際得られた逆ガンマ変換画素データの平均輝度に応じて上記画素データＤの輝度レベルを自動調整するように構成されている。これにより、輝度調整による表示品質の劣化を防止するのである。
【００４４】
図７は、かかるＡＢＬ回路３１の内部構成を示す図である。
【００４５】
図７において、レベル調整回路３１０は、後述する平均輝度検出回路３１１によって求められた平均輝度に応じて画素データＤのレベルを調整して得られた輝度調整画素データＤＢＬを出力する。データ変換回路３１２は、かかる輝度調整画素データＤＢＬを図８に示されるが如き非線形特性からなる逆ガンマ特性(Y=X2.2）にて変換したものを逆ガンマ変換画素データＤｒとして平均輝度レベル検出回路３１１に供給する。すなわち、データ変換回路３１２にて、輝度調整画素データＤＢＬに対して逆ガンマ補正を施すことにより、ガンマ補正の解除された元の映像信号に対応した画素データ（逆ガンマ変換画素データＤｒ）を復元するのである。  平均輝度検出回路３１１は、各サブフィールドでの発光期間を指定する例えば図９に示されるが如き輝度モード１〜４の中から、上述の如く求めた平均輝度に応じた輝度にてＰＤＰ１０を発光駆動し得る輝度モードを選択し、この選択した輝度モードを示す輝度モード信号ＬＣを駆動制御回路２に供給する。この際、駆動制御回路２は、図３に示されるサブフィールドＳＦ１〜ＳＦ１４各々の維持発光行程Ｉｃにおいて発光維持する期間、すなわち、各維持発光行程Ｉｃ内において印加される維持パルスの数を、図９に示されるが如き輝度モード信号ＬＣにて指定されたモードに従って設定する。すなわち、図３に示されている各サブフィールドでの発光期間は、輝度モード１が設定された際における発光期間を示すものであり、仮に輝度モード２が設定された場合には、
ＳＦ１：２
ＳＦ２：６
ＳＦ３：１０
ＳＦ４：１６
ＳＦ５：２０
ＳＦ６：２６
ＳＦ７：３２
ＳＦ８：３８
ＳＦ９：４４
ＳＦ10：５０
ＳＦ11：５６
ＳＦ12：６４
ＳＦ13：７０
ＳＦ14：７８
なる発光期間にて各サブフィールドでの発光駆動が実施される。
【００４６】
尚、かかる発光駆動においても、各サブフィールドＳＦ１〜ＳＦ１４各々での発光回数の比が非線形(すなわち、逆ガンマ比率、Ｙ＝Ｘ２.２)に設定されており、これにより入力画素データＤの非線形特性（ガンマ特性）が補正される。
【００４７】
又、平均輝度検出回路３１１は、かかる逆ガンマ変換画素データＤｒからその平均輝度を求めて上記レベル調整回路３１０に供給する。
【００４８】
図６における第１データ変換回路３２は、図１０に示されるが如き変換特性に基づいて２５６階調（８ビット）の輝度調整画素データＤＢＬを１４×１６／２５５（２２４／２５５）にした８ビット（０〜２２４）の変換画素データＨＤｐに変換して多階調処理回路３３に供給する。具体的には、８ビット（０〜２５５）の輝度調整画素データＤＢＬがかかる変換特性に基づく図１１及び図１２に示されるが如き変換テーブルに従って変換される。すなわち、この変換特性は、入力画素データのビット数 、多階調化による圧縮ビット数及び表示階調数に応じて設定される。このように、後述する多階調化処理回路３３の前段に第１データ変換回路３２を設けて、表示階調数、多階調化による圧縮ビット数に合わせた変換を施し、これにより輝度調整画素データＤＢＬを上位ビット群（多階調化画素データに対応）と下位ビット群（切り捨てられるデータ：誤差データ）をビット境界で切り分け、この信号に基づいて多階調化処理を行うようになっている。これにより、多階調化処理による輝度飽和の発生及び表示階調がビット境界にない場合に生じる表示特性の平坦部の発生（すなわち、階調歪みの発生）を防止することができる。
【００４９】
尚、下位ビット群は切り捨てられるので階調数が減少することになるが、その階調数の減少分は、以下に説明する多階調処理回路３３の動作により擬似的に得られるようにしている。
【００５０】
図１３は、かかる多階調処理回路３３の内部構成を示す図である。
【００５１】
図１３に示されるが如く、多階調処理回路３３は、誤差拡散処理回路３３０及びディザ処理回路３５０から構成される。
【００５２】
先ず、誤差拡散処理回路３３０におけるデータ分離回路３３１は、上記第１データ変換回路３２から供給された８ビットの変換画素データＨＤＰ中の下位２ビット分を誤差データ、上位６ビット分を表示データとして分離する。
【００５３】
加算器３３２は、かかる誤差データとしての変換画素データＨＤＰ中の下位２ビット分と、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力とを加算して得た加算値を遅延回路３３６に供給する。遅延回路３３６は、加算器３３２から供給された加算値を、画素データのクロック周期と同一の時間を有する遅延時間Ｄだけ遅らせ、これを遅延加算信号ＡＤ１として上記係数乗算器３３５及び遅延回路３３７に夫々供給する。
【００５４】
係数乗算器３３５は、上記遅延加算信号ＡＤ１に所定係数値Ｋ１(例えば、"7/16")を乗算して得られた乗算結果を上記加算器３３２に供給する。
【００５５】
遅延回路３３７は、上記遅延加算信号ＡＤ１を更に(１水平走査期間−上記遅延時間Ｄ×４）なる時間だけ遅延させたものを遅延加算信号ＡＤ２として遅延回路３３８に供給する。遅延回路３３８は、かかる遅延加算信号ＡＤ２を更に上記遅延時間Ｄだけ遅延させたものを遅延加算信号ＡＤ３として係数乗算器３３９に供給する。又、遅延回路３３８は、かかる遅延加算信号ＡＤ２を更に上記遅延時間Ｄ×２なる時間分だけ遅延させたものを遅延加算信号ＡＤ４として係数乗算器３４０に供給する。更に、遅延回路３３８は、かかる遅延加算信号ＡＤ２を上記遅延時間Ｄ×３なる時間分だけ遅延させたものを遅延加算信号ＡＤ５として係数乗算器３４１に供給する。
【００５６】
係数乗算器３３９は、上記遅延加算信号ＡＤ３に所定係数値Ｋ２(例えば、"3/16")を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４０は、上記遅延加算信号ＡＤ４に所定係数値Ｋ３(例えば、"5/16")を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４１は、上記遅延加算信号ＡＤ５に所定係数値Ｋ４(例えば、"1/16")を乗算して得られた乗算結果を加算器３４２に供給する。
【００５７】
加算器３４２は、上記係数乗算器３３９、３４０及び３４１各々から供給された乗算結果を加算して得られた加算信号を上記遅延回路３３４に供給する。遅延回路３３４は、かかる加算信号を上記遅延時間Ｄなる時間分だけ遅延させて上記加算器３３２に供給する。加算器３３２は、上記誤差データ(変換画素データＨＤＰ中の下位２ビット分)と、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力とを加算し、この際、桁上げがない場合には論理レベル"０"、桁上げがある場合には論理レベル"1"のキャリアウト信号ＣＯを発生して加算器３３３に供給する。
【００５８】
加算器３３３は、上記表示データ(変換画素データＨＤＰ中の上位６ビット分)に、上記キャリアウト信号ＣＯを加算したものを６ビットの誤差拡散処理画素データＥＤとして出力する。
【００５９】
以下に、かかる構成からなる誤差拡散処理回路３３０の動作について説明する。
【００６０】
例えば、図１４に示されるが如きＰＤＰ１０の画素Ｇ(j,k)に対応した誤差拡散処理画素データＥＤを求める場合、先ず、かかる画素Ｇ(j,k)の左横の画素Ｇ(j,k-1)、左斜め上の画素Ｇ(j-1,k-1)、真上の画素Ｇ(j-1,k)、及び右斜め上の画素Ｇ(j-1,k+1)各々に対応した各誤差データ、すなわち、
画素Ｇ(j,k-1)に対応した誤差データ：遅延加算信号ＡＤ１
画素Ｇ(j-1,k+1)に対応した誤差データ：遅延加算信号ＡＤ３
画素Ｇ(j-1,k)に対応した誤差データ：遅延加算信号ＡＤ４
画素Ｇ(j-1,k-1)に対応した誤差データ：遅延加算信号ＡＤ５
各々を、上述した如き所定の係数値Ｋ１〜Ｋ４をもって重み付け加算する。次に、この加算結果に、変換画素データＨＤＰの下位２ビット分、すなわち画素Ｇ(j,k)に対応した誤差データを加算し、この際得られた１ビット分のキャリアウト信号ＣＯを変換画素データＨＤＰ中の上位６ビット分、すなわち画素Ｇ(j,k)に対応した表示データに加算したものを誤差拡散処理画素データＥＤとする。
【００６１】
誤差拡散処理回路３３０は、かかる構成により、変換画素データＨＤＰ中の上位６ビット分を表示データ、残りの下位２ビット分を誤差データとして捉え、周辺画素｛Ｇ(j,k-1)、Ｇ(j-1,k+1)、Ｇ(j-1,k)、Ｇ(j-1,k-1)｝各々での誤差データを重み付け加算したものを、上記表示データに反映させるようにしている。この動作により、原画素｛Ｇ(j,k)｝における下位２ビット分の輝度が上記周辺画素により擬似的に表現され、それ故に８ビットよりも少ないビット数、すなわち６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になるのである。
【００６２】
尚、この誤差拡散の係数値が各画素に対して一定に加算されていると、誤差拡散パターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。そこで、後述するディザ係数の場合と同様に４つの画素各々に割り当てるべき誤差拡散の係数Ｋ１〜Ｋ４を１フィールド毎に変更するようにしても良い。
【００６３】
ディザ処理回路３５０は、かかる誤差拡散処理回路３３０から供給された誤差拡散処理画素データＥＤにディザ処理を施すことにより、６ビットの誤差拡散処理画素データＥＤと同等な輝度階調レベルを維持しつつもビット数を更に４ビットに減らした多階調化処理画素データＤＳを生成する。尚、かかるディザ処理では、隣接する複数個の画素により１つの中間表示レベルを表現するものである。例えば、８ビットの画素データの内の上位６ビットの画素データを用いて８ビット相当の階調表示を行う場合、左右、上下に互いに隣接する４つの画素を１組とし、この１組の各画素に対応した画素データ各々に、互いに異なる係数値からなる４つのディザ係数ａ〜ｄを夫々割り当てて加算する。かかるディザ処理によれば、４画素で４つの異なる中間表示レベルの組み合わせが発生することになる。よって、例え画素データのビット数が６ビットであっても、表現出来る輝度階調レベルは４倍、すなわち、８ビット相当の中間調表示が可能となるのである。
【００６４】
しかしながら、ディザ係数ａ〜ｄなるディザパターンが各画素に対して一定に加算されていると、このディザパターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。
【００６５】
そこで、ディザ処理回路３５０においては、４つの画素各々に割り当てるべき上記ディザ係数ａ〜ｄを１フィールド毎に変更するようにしている。
【００６６】
図１５は、かかるディザ処理回路３５０の内部構成を示す図である。
【００６７】
図１５において、ディザ係数発生回路３５２は、互いに隣接する４つの画素毎に４つのディザ係数ａ、ｂ、ｃ、ｄを発生してこれらを順次加算器３５１に供給する。
【００６８】
例えば、図１６に示されるように、第ｊ行に対応した画素Ｇ(j,k)及び画素Ｇ(j,k+1)、第(ｊ＋１)行に対応した画素Ｇ(j+1,k)及び画素Ｇ(j+1,k+1)なる４つの画素各々に対応した４つのディザ係数ａ、ｂ、ｃ、ｄを発生する。この際、ディザ係数発生回路３５２は、これら４つの画素各々に割り当てるべき上記ディザ係数ａ〜ｄを図１６に示されるように１フィールド毎に変更して行く。
【００６９】
すなわち、最初の第１フィールドにおいては、
画素Ｇ(j,k)    ：ディザ係数ａ
画素Ｇ(j,k+1)  ：ディザ係数ｂ
画素Ｇ(j+1,k)  ：ディザ係数ｃ
画素Ｇ(j+1,k+1)：ディザ係数ｄ
次の第２フィールドにおいては、
画素Ｇ(j,k)    ：ディザ係数ｂ
画素Ｇ(j,k+1)  ：ディザ係数ａ
画素Ｇ(j+1,k)  ：ディザ係数ｄ
画素Ｇ(j+1,k+1)：ディザ係数ｃ
次の第３フィールドにおいては、
画素Ｇ(j,k)    ：ディザ係数ｄ
画素Ｇ(j,k+1)  ：ディザ係数ｃ
画素Ｇ(j+1,k)  ：ディザ係数ｂ
画素Ｇ(j+1,k+1)：ディザ係数ａ
そして、第４フィールドにおいては、
画素Ｇ(j,k)    ：ディザ係数ｃ
画素Ｇ(j,k+1)  ：ディザ係数ｄ
画素Ｇ(j+1,k)  ：ディザ係数ａ
画素Ｇ(j+1,k+1)：ディザ係数ｂ
の如き割り当てにてディザ係数ａ〜ｄを循環して繰り返し発生し、これを加算器３５１に供給する。ディザ係数発生回路３５２は、上述した如き第１フィールド〜第４フィールドの動作を繰り返し実行する。すなわち、かかる第４フィールドでのディザ係数発生動作が終了したら、再び、上記第１フィールドの動作に戻って、前述した動作を繰り返すのである。
【００７０】
加算器３５１は、上記誤差拡散処理回路３３０から供給されてくる上記画素Ｇ(j,k)、画素Ｇ(j,k+1)、画素Ｇ(j+1,k)、及び画素Ｇ(j+1,k+1)各々に対応した誤差拡散処理画素データＥＤ各々に、上述の如く各フィールド毎に割り当てられたディザ係数ａ〜ｄを夫々加算し、この際得られたディザ加算画素データを上位ビット抽出回路３５３に供給する。
【００７１】
例えば、図１６に示される第１フィールドにおいては、
画素Ｇ(j,k)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ａ、
画素Ｇ(j,k+1)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｂ、
画素Ｇ(j+1,k)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｃ、
画素Ｇ(j+1,k+1)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｄの各々をディザ加算画素データとして上位ビット抽出回路３５３に順次供給して行くのである。
【００７２】
上位ビット抽出回路３５３は、かかるディザ加算画素データの上位４ビット分までを抽出し、これを多階調化画素データＤＳとして図６に示される第２データ変換回路３４に供給する。
【００７３】
第２データ変換回路３４は、かかる多階調化画素データＤＳを図１７に示されるが如き変換テーブルに従って、サブフィールドＳＦ１〜ＳＦ１４各々に対応した第１〜第１４ビットからなる変換画素データ(表示画素データ)ＨＤに変換する。尚、多階調化画素データＤＳは、８ビット（２５６階調）の入力画素データＤを第１データ変換（図１１及び図１２の変換テーブル）にしたがって２２４／２２５にし、更に、例えば誤差拡散処理及びディザ処理の如き多階調化処理により、夫々２ビット分が圧縮されて、計４ビット（１５階調）のデータに変換されたものである。
【００７４】
ここで、変換画素データＨＤにおける第１〜第１４ビットの内、論理レベル"１"のビットは、そのビットに対応したサブフィールドＳＦでの画素データ書込行程Ｗｃにおいて選択消去放電を実施させることを示すものである。
【００７５】
ここで、ＰＤＰ１０の各放電セルに対応した上記変換画素データＨＤは、メモリ４を介してアドレスドライバ６に供給される。この際、１放電セルに対応した変換画素データＨＤの形態は、必ず図１７に示されるが如き１５パターンの内のいずれか１となる。アドレスドライバ６は、上記変換画素データＨＤ中の第１〜第１４ビット各々をサブフィールドＳＦ１〜１４各々に割り当て、そのビット論理が論理レベル"１"である場合に限り、該当するサブフィールドでの画素データ書込行程Ｗｃにおいて高電圧の画素データパルスを発生し、これをＰＤＰ１０の列電極Ｄに印加する。これにより、上記選択消去放電が生起されるのである。
【００７６】
以上の如く、データ変換回路３０により８ビットの画素データＤは１４ビットの変換画素データＨＤに変換されて、図１７に示されるが如き１５段階の階調表示が実施されるようになるが、上述した如き多階調処理回路３３の動作により、実際の視覚上における階調表現は２５６階調になる。
【００７７】
尚、上記実施例においては、画素データの書込方法として、１フィールドの先頭において予め各放電セルに強制的に壁電荷を形成させて全放電セルを発光セルに設定しておき、画素データに応じて選択的にその壁電荷を消去することにより画素データの書込を為す、いわゆる選択消去アドレス法を採用した場合について述べた。
【００７８】
しかしながら、画素データの書込方法としては、画素データに応じて選択的に壁電荷を形成するようにした、いわゆる選択書込アドレス法を採用した場合についても同様に適用可能である。
【００７９】
図１８は、かかる選択書込アドレス法を採用した場合における発光駆動フォーマットを示す図である。
【００８０】
又、図１９は、かかる図１８に示される発光駆動フォーマットに基づいてＰＤＰ１０の列電極Ｄ１〜Ｄｍ、行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに印加される各種駆動パルスの印加タイミングを示す図である。
【００８１】
更に、図２０は、かかる選択書込アドレス法を採用した場合に第２データ変換回路３４において用いられる変換テーブル、及び１フィールド期間内で実施される発光駆動の全パターンを示す図である。
【００８２】
図１９に示されるように、上記選択書込アドレス法を採用した場合には、先ず、先頭のサブフィールドＳＦ１４での一斉リセット行程Ｒｃにおいて、第１サスティンドライバ７及び第２サスティンドライバ８は、ＰＤＰ１０の行電極Ｘ及びＹに夫々リセットパルスＲＰｘ及びＲＰＹを同時に印加する。これにより、ＰＤＰ１０中の全ての放電セルをリセット放電せしめ、各放電セル内に強制的に壁電荷を形成させる（Ｒ１）。その直後に、第１サスティンドライバ７は、消去パルスＥＰをＰＤＰ１０の行電極Ｘ１〜Ｘｎに一斉に印加することにより、全放電セル内に形成された上記壁電荷を消去させる（Ｒ２）。すなわち、図１９に示される一斉リセット行程Ｒｃの実行によれば、ＰＤＰ１０における全ての放電セルは非発光セルの状態に初期化されるのである。
【００８３】
画素データ書込行程Ｗｃでは、走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電(選択書込放電)が生じ、その放電セル内に選択的に壁電荷が形成される。かかる選択書込放電により、上記一斉リセット行程Ｒｃにて非発光セルの状態に初期化された放電セルは、発光セルに推移する。尚、上記高電圧の画素データパルスが印加されなかった"列"に形成されている放電セルには放電が生起されず、上記一斉リセット行程Ｒｃにて初期化された状態、つまり非発光セルの状態を維持する。
【００８４】
すなわち、画素データ書込行程Ｗｃの実行により、後述する維持発光行程において発光状態が維持される発光セルと、消灯状態のままの非発光セルとが、画素データに応じて択一的に設定され、いわゆる各放電セルに対する画素データの書き込みが為されるのである。
【００８５】
ここで、かかる選択書込アドレス法による発光駆動を実施する場合には、図２０に示されるように、変換画素データＨＤにおける論理レベル"１"のビットに対応したサブフィールドＳＦにおいてのみ選択書込放電が実施される（黒丸にて示す）。この際、先頭のサブフィールドＳＦ１４からこの選択書込放電が実施されまでの間に存在するサブフィールドＳＦでは非発光状態が維持され、この選択書込放電が実施されたサブフィールドＳＦ以降に存在するサブフィールドＳＦにおいて発光状態が維持される（白丸にて示す）。
【００８６】
このように、画像表示に関与していないにも拘わらず強い発光を伴う上記一斉リセット動作を、図１８及び図１９に示されるように、１フィールド期間内において１回だけ実施しておけば良いので、コントラストの低下を抑えることが出来る。又、画素データ書込方法として選択書込アドレス法を適用した場合にも、１フィールド期間内において実施される選択書込放電は、図２０の黒丸にて示されるが如く最高でも１回なので、その消費電力を抑えることが可能となる。更に、図２０に示されるが如く、１フィールド期間内には、発光状態にある期間と、非発光状態となる期間とが互いに反転するような発光駆動パターンが存在しないので、偽輪郭を抑制出来るのである。
【００８７】
以上の如く、図３〜図２０に示される駆動方法では、先ず、１フィールド期間内における先頭のサブフィールドにおいてのみで全ての放電セルを発光セル(選択消去アドレス法を採用した場合)又は非発光セル(選択書込アドレス法を採用した場合)の状態に初期化する放電を生起させる。次に、いずれか１のサブフィールドでの画素データ書込行程においてのみで、各放電セルを画素データに応じて非発光セル又は発光セルに設定する。更に、各サブフィールドでの発光維持行程では、上記発光セルのみをサブフィールドの重み付けに対応した発光期間だけ発光させるようにしている。かかる駆動方法によれば、選択消去アドレス法の場合には、表示すべき輝度の増加につれて１フィールドの先頭のサブフィールドから順に発光状態となり、一方、選択消去アドレス法の場合には、表示すべき輝度の増加につれて１フィールドの最後尾のサブフィールドから順に発光状態となる。
【００８８】
尚、上記実施例においては、１フィールド期間内において実施する一斉リセット動作を１回とすることにより１５階調の中間調表現を行うものであるが、かかる一斉リセット動作を２回実行することによりその階調数を増やすことも可能である。
【００８９】
図２１及び図２２は、かかる点に鑑みて為された発光駆動フォーマットを示す図である。
【００９０】
尚、図２１は、画素データ書込方法として前述した如き選択消去アドレス法を採用した場合、図２２は、選択書込アドレス法を採用した場合に適用される発光駆動フォーマットを夫々示すものである。
【００９１】
これら図２１及び図２２に示される発光駆動フォーマットにおいても、１フィールド期間をサブフィールドＳＦ１〜ＳＦ１４なる１４個のサブフィールドに分割している。各サブフィールドでは、画素データの書き込みを行って発光セル及び非発光セルの設定を行う画素データ書込行程Ｗｃと、発光セルに対してのみ発光状態を維持させる維持発光行程Ｉｃとを実施する。この際、各維持発光行程Ｉｃでの発光期間(発光回数)は、サブフィールドＳＦ１での発光期間を"１"とした場合、
ＳＦ１：１
ＳＦ２：１
ＳＦ３：１
ＳＦ４：３
ＳＦ５：３
ＳＦ６：８
ＳＦ７：１３
ＳＦ８：１５
ＳＦ９：２０
ＳＦ10：２５
ＳＦ11：３１
ＳＦ12：３７
ＳＦ13：４８
ＳＦ14：５０
に設定している。
【００９２】
すなわち、各サブフィールドＳＦ１〜ＳＦ１４の発光回数の比を非線形（すなわち、逆ガンマ比率、Ｙ＝Ｘ２.２） に成るように設定し、これにより入力画素データＤの非線形特性（ガンマ特性）を補正するようにしている。
【００９３】
更に、これら各サブフィールドの内、先頭のサブフィールドと、中間のサブフィールドとで一斉リセット行程Ｒｃを実行する。
【００９４】
つまり、図２１に示されるが如き、選択消去アドレス法を採用した際の発光駆動では、サブフィールドＳＦ１とＳＦ７とで一斉リセット行程Ｒｃを実行し、図２２に示されるが如き選択書込アドレス法を採用した際の発光駆動では、サブフィールドＳＦ１４とＳＦ６とで一斉リセット行程Ｒｃを実行するのである。又、これら図２１及び図２２に示されるように、１フィールド期間の最後尾のサブフィールド、及び一斉リセット行程Ｒｃを実行する直前のサブフィールドにおいて、全ての放電セル内に残存している壁電荷を消滅せしめる消去行程Ｅを実行する。
【００９５】
図２３及び図２４は、これら図２１及び図２２に示される発光駆動フォーマットに基づく発光駆動を行う際に、図６に示される第１データ変換回路３２において用いられる変換テーブルの一例を示す図である。
【００９６】
第１データ変換回路３２は、図２３及び図２４の変換テーブルに基づいて、２５６階調（８ピット）の入力輝度調整画素データＤＢＬを２２×１６／２５５（３５２／２５５）にした９ビット（０〜３５２）の変換画素データＨＤｐに変換して多階調化処理回路３３に供給する。多階調化処理回路３３では、上述と同様に例えば４ビット分の圧縮処理を行い、５ビット（０〜２２）の多階調化画素データＤｓを出力する。
【００９７】
この際、図６に示される第２データ変換回路３４は、かかる５ビットの多階調化画素データＤＳを図２５又は図２６に示されるが如き変換テーブルに従って変換して１４ビットの変換画素データ(表示画素データ)ＨＤを得る。
【００９８】
この際、図２５は、画素データ書込法として上記選択消去アドレス法を採用した場合、図２６は、選択書込アドレス法を採用した場合に用いられる第２データ変換回路３４の変換テーブル及び発光駆動の全パターンを夫々示す図である。
【００９９】
このように、図２１〜図２６に示されるが如き駆動を実施すれば、図２５及び図２６にも示されているように、発光輝度比が、
{0、1、2、3、6、9、17、22、30、37、45、57、65、82、90、113、121、150、158、195、206、245、256｝
なる２３段階の中間調表現が可能になる。
【０１００】
以上の如く、図２１〜図２６に示されている駆動方法では、１フィールド期間内におけるサブフィールドを、互いに連続して配置された複数のサブフィールドからなる２つのサブフィールド群に分けている。例えば、選択消去アドレス法を採用した場合には、図２１に示されるように、サブフィールドＳＦ１〜ＳＦ６からなるサブフィールド群と、ＳＦ７〜ＳＦ１４からなるサブフィールド群とに分けている。この際、各サブフィールド群の先頭のサブフィールドにおいてのみで夫々一斉リセット行程Ｒｃを実行して、全ての放電セルを発光セル(選択消去アドレス法を採用した場合)又は非発光セル(選択書込アドレス法を採用した場合)の状態に初期化する放電を生起させる。ここで、各サブフィールド群内において、いずれか１のサブフィールドの画素データの書込み行程においてのみで、放電セルを画素データに応じて非発光セル又は発光セルに設定する。更に、各サブフィールドでの発光維持行程において、上記発光セルのみをサブフィールドの重み付けに対応した発光期間だけ発光させるようにしている。従って、各サブフィールド群内において、一斉リセット動作、選択消去動作（選択書込動作）は、各１回となる。かかる駆動方法によれば、選択消去アドレス法の場合には、表示すべき輝度の増加につれて各サブフィールド群内における先頭のサブフィールドから順に発光状態となる。一方、選択消去アドレス法の場合には、表示すべき輝度の増加につれて各サブフィールド群内における最後尾のサブフィールドから順に発光状態となる。
【０１０１】
尚、前述した如き図１７、図２０、図２５、及び図２６に示される発光駆動パターンでは、サブフィールドＳＦ１〜ＳＦ１４の内のいずれか１の画素データ書込行程Ｗｃにおいて、走査パルスＳＰと高電圧の画素データパルスとを同時印加して、選択消去(書込)放電を生起させるようにしている。
【０１０２】
しかしながら、放電セル内に残留する荷電粒子の量が少ないと、これら走査パルスＳＰ及び高電圧の画素データパルスが同時に印加されても選択消去(書込)放電が正常に生起されずに、放電セル内の壁電荷を消去(形成)できない場合がある。この際、例えＡ／Ｄ変換後の画素データＤが低輝度を示すデータであっても、最高輝度に対応した発光が為されてしまい、画像品質を著しく低下させるという問題が生じる。
【０１０３】
例えば、画素データ書込法として選択消去アドレス法を採用した際に、変換画素データＨＤが、
［０１００００００００００００］
である場合には、図１７の黒丸にて示されるように、サブフィールドＳＦ２においてのみで選択消去放電が実施され、この際、放電セルは非発光セルに推移する。これにより、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ１においてのみで維持発光が実施されるはずである。ところが、かかるサブフィールドＳＦ２での選択消去が失敗してかかる放電セル内に壁電荷が残留したままとなると、サブフィールドＳＦ１のみならず、それ以降のサブフィールドＳＦ２〜ＳＦ１４においても維持発光が実施され、結果として最高輝度表示が為されてしまうのである。
【０１０４】
そこで、図２７〜図３３に示されるが如き発光駆動パターンを採用することにより、このような誤った発光動作を防止する。
【０１０５】
図２７〜図３３は、このような誤った発光動作を防止すべく為された発光駆動パターン、及びこの発光駆動を実施する際に第２データ変換回路３４で用いられる変換テーブルの一例を示す図である。
【０１０６】
この際、図２７〜図３１では、１フィールド期間中に一斉リセット行程Ｒｃを１回だけ設けている図３又は図１８に示されるが如き発光駆動フォーマットに基づいて実行される発光駆動の全パターン、並びにこの発光駆動を実施するにあたり第２データ変換回路３４で用いられる変換テーブルの一例を夫々示している。尚、図２７〜図２９は、図３に示されるが如き選択消去アドレス法を採用した際の発光駆動フォーマット、図３０及び図３１は、図１８に示されるが如き選択書込アドレス法を採用した際の発光駆動フォーマットに基づいて実行される発光駆動のパターンを夫々示している。
【０１０７】
又、図３２及び図３３では、１フィールド期間中に一斉リセット行程Ｒｃを２回設けている図２１又は図２２に示されるが如き発光駆動フォーマットに基づいて実行される発光駆動の全パターン、並びにこの発光駆動を実施する際に第２データ変換回路３４で用いられる変換テーブルの一例を夫々示している。
【０１０８】
ここで、上述した如き図２７、図３０、図３２、又は図３３に示される発光駆動パターンでは、図中の黒丸に示されるように、互いに連続した２つのサブフィールド各々の画素データ書込行程Ｗｃにて、連続して選択消去(書込)放電を実施するようにしている。
【０１０９】
かかる動作によれば、例え、１回目の選択消去(書込)放電で放電セル内の壁電荷を正常に消滅(形成)させることが出来なくても、２回目の選択消去(書込)放電により壁電荷の消滅(形成)が正常に行われるので、前述した如き誤った維持発光が防止される。
【０１１０】
尚、これら２回分の選択消去(書込)放電は、互いに連続したサブフィールドで行う必要はない。要するに、１回目の選択消去(書込)放電が終了した後の、いずれかのサブフィールドで２回目の選択消去(書込)放電を行うようにすれば良いのである。
【０１１１】
図２８は、かかる点に鑑みて為された発光駆動パターン及び第２データ変換回路３４の変換テーブルの一例を示す図である。
【０１１２】
図２８に示される一例においては、図中の黒丸に示されるように、１回目の選択消去(書込)放電の実施後、１サブフィールド置いてから２回目の選択消去(書込)放電を行うようにしている。
【０１１３】
又、１フィールド期間内で実施する選択消去(書込)放電の回数は、２回に限定されるものではない。
【０１１４】
図２９及び図３１は、かかる点に鑑みて為された発光駆動パターン及び第２データ変換回路３４の変換テーブルの一例を示す図である。
【０１１５】
尚、これら図２９及び図３１に示される"＊"は、論理レベル"１"又は"０"のいずれでも良いことを示し、三角印は、かかる"＊"が論理レベル"１"である場合に限り選択消去(書込)放電を行うことを示している。
【０１１６】
要するに、初回の選択消去(書込)放電では画素データの書込を失敗する恐れがあるので、それ以降に存在するサブフィールドの各々において再度、選択消去(書込)放電を行う機会を与えることにより、画素データの書込を確実にしているのである。
【図面の簡単な説明】
【０１１７】
【図１】６４階調の中間調表示を実施する為の従来の発光駆動フォーマットを示す図である。
【図２】本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
【図３】選択消去アドレス法を採用した際の発光駆動フォーマットを示す図である。
【図４】ＰＤＰ１０に印加される各種駆動パルスの印加タイミングの一例を示す図である。
【図５】図３に示される発光駆動フォーマットに基づいて実施される発光駆動のパターンの一例を示す図である。
【図６】データ変換回路３０の内部構成を示す図である。
【図７】ＡＢＬ回路３１の内部構成を示す図である。
【図８】データ変換回路３１２における変換特性を示す図である。
【図９】輝度モードと各サブフィールドの維持発光行程にて実施される発光期間との対応関係を示す図である。
【図１０】第１データ変換回路３２における変換特性を示す図である。
【図１１】第１データ変換回路３２における変換テーブルの一例を示す図である。
【図１２】第１データ変換回路３２における変換テーブルの一例を示す図である。
【図１３】多階調処理回路３３の内部構成を示す図である。
【図１４】誤差拡散処理回路３３０の動作を説明する為の図である。
【図１５】ディザ処理回路３５０の内部構成を示す図である。
【図１６】ディザ処理回路３５０の動作を説明する為の図である。
【図１７】図３に示される発光駆動フォーマットに基づいて実施される発光駆動の全パターン、及びこの発光駆動を実施する際に第２データ変換回路３４で用いられる変換テーブルの一例を示す図である。
【図１８】選択書込アドレス法を採用した場合の発光駆動フォーマットを示す図である。
【図１９】選択書込アドレス法を採用した場合に、ＰＤＰ１０に印加される各種駆動パルスの印加タイミングを示す図である。
【図２０】選択書込アドレス法を採用した場合における発光駆動の全パターン、及びこの発光駆動を実施する際に第２データ変換回路３４で用いられる変換テーブルの一例を示す図である。
【図２１】選択消去アドレス法を採用した際の発光駆動フォーマットの他の一例を示す図である。
【図２２】選択書込アドレス法を採用した際の発光駆動フォーマットの他の一例を示す図である。
【０１１８】
【図２３】図２１又は図２２に示される発光駆動フォーマットに基づいて発光駆動を行う際に第１データ変換回路３２において用いられる変換テーブルの一例を示す図である。
【図２４】図２１又は図２２に示される発光駆動フォーマットに基づいて発光駆動を行う際に第１データ変換回路３２において用いられる変換テーブルの一例を示す図である。
【図２５】図２１に示される発光駆動フォーマットに基づいて実施される発光駆動の全パターン及びこの発光駆動を実施する際に第２データ変換回路３４で用いられる変換テーブルの一例を示す図である。
【図２６】図２２に示される発光駆動フォーマットに基づいて実施される発光駆動の全パターン及びこの発光駆動を実施する際に第２データ変換回路３４で用いられる変換テーブルの一例を示す図である。
【図２７】発光駆動パターンの一例を示す図である。
【図２８】発光駆動パターンの一例を示す図である。
【図２９】本発明の駆動方法による発光駆動パターンの一例を示す図である。
【図３０】発光駆動パターンの一例を示す図である。
【図３１】発光駆動パターンの一例を示す図である。
【図３２】発光駆動パターンの他の一例を示す図である。
【図３３】発光駆動パターンの他の一例を示す図である。
【主要部分の符号の説明】
【０１１９】
２    駆動制御回路
６    アドレスドライバ
７    第１サスティンドライバ
８    第２サスティンドライバ
１０  ＰＤＰ
３０  データ変換回路
３１  ＡＢＬ回路３１
３２  第１データ変換回路
３３  多階調処理回路
３４  第２データ変換回路  
330   誤差拡散処理回路
350   ディザ処理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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