(57)【要約】【課題】  温度サイクル試験を行った場合でもクラックの発生を防止し、製品としての信頼性の向上に寄与することができる「半導体装置」を提供すること。【解決手段】  半導体装置１０において、絶縁性基材２１を挟んで両側にそれぞれ所要の形状に形成された複数の配線層２５，２７が、絶縁層２６ａ，２６ｂを介して積層されると共に、該絶縁層を厚さ方向に貫通するビアホールＶＨ１を介して電気的に接続されている。絶縁性基材２１の少なくとも一方の側の絶縁層２６ａ中にはチップ３０が埋め込み実装され、その電極３１は配線層２７に接続されている。絶縁性基材２１において、チップ３０の実装エリア内の領域に対応する部分にスルーホールが形成されており、該スルーホールの少なくとも内壁に形成された導体層２３に接続された配線層２５の外側方向に延在している部分（パッド部２５Ｐ）上にビアホールＶＨ１が形成されている。【選択図】  図１
2005310946.tif 000002
【特許請求の範囲】
【請求項１】
絶縁性基材を挟んで両側にそれぞれ所要の形状にパターン形成された複数の配線層が絶縁層を介して積層されると共に、該絶縁層を厚さ方向に貫通して形成されたビアホールを介して各配線層が電気的に接続され、
前記絶縁性基材の少なくとも一方の側の絶縁層中にチップが埋め込み実装されていると共に、該チップの電極が配線層に電気的に接続され、
前記絶縁性基材の、前記チップの実装エリア内の領域に対応する部分にスルーホールが形成されていると共に、該スルーホールの少なくとも内壁に形成された導体層に電気的に接続された配線層の外側方向に延在している部分上に前記ビアホールが形成されていることを特徴とする半導体装置。
【請求項２】
前記絶縁性基材の両側の絶縁層中で、該絶縁性基材を挟んで互いに対称の位置にそれぞれチップが埋め込み実装されていると共に、各チップの電極がそれぞれ対応する配線層に電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記チップの電極は、該チップが埋め込み実装されている絶縁層上に積層された絶縁層に形成されたビアホールを介して配線層に接続されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記チップの電極は、該チップが埋め込み実装されている絶縁層上に形成された配線層に直接接続されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
最外層の配線層のパッド部を露出させて当該配線層及び絶縁層上に保護膜が形成されていることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特に、配線基板の内部に半導体素子や電子部品等のチップを実装したパッケージ構造を有する半導体装置に関する。
【０００２】
以下の記述では、配線基板の内部にチップを実装した半導体装置を、便宜上、「チップ内蔵パッケージ」とも呼ぶことにする。
【背景技術】
【０００３】
近年、プリント配線基板は軽量化が要求され、かつ、小型・多ピン化されたＢＧＡ（ボール・グリッド・アレイ）やＰＧＡ（ピン・グリッド・アレイ）、ＣＳＰ（チップ・サイズ・パッケージ）等を搭載するため、配線の微細化及び高密度化が要求されている。しかし、従来のプリント配線基板はビアホールの形成に多くの面積を必要としていたため、設計の自由度が制限され、配線の微細化が困難であった。そこで、近年実用化が進んできたのが、ビルドアップ法を用いたプリント配線基板（ビルドアップ多層配線基板）である。このビルドアップ多層配線基板は、層間絶縁層の材料とビアホール形成のプロセスの組合せにより多種類のものが作製可能であり、その基本的なプロセスは、絶縁層の形成、絶縁層における層間接続のためのビアホールの形成、ビアホールの内部を含めた導体層（パターン形成された配線、パッド等）の形成を順次繰り返しながら導体層を積み上げていくものである。このようなビルドアップ法によって得られた多層配線基板では、集積度等が進展した半導体素子（チップ）でも搭載することが可能である。
【０００４】
その一方で、半導体装置の高集積化及び多機能化を図る手法として、基板内に半導体素子（チップ）を内蔵し、あるいは積層して所要の回路ブロックを形成するよう意図されたパッケージ構造が提案されている。このパッケージ構造では、チップが基板内に埋め込まれているため、当該チップの実装エリアに対応する部分の領域には上下層間の接続を行うためのビアホールを形成することができない。このため、層間接続用のビアホールは、当該チップの実装エリアに対応する部分の周囲の領域に形成されていた。
【０００５】
また、チップを内蔵した現状のビルドアップ多層配線基板においては、層間接続用のビアホールは、コア基板に形成されたスルーホール上に形成されていた。つまり、スルーホールもビアホールと同様に、内蔵チップの実装エリアに対応する部分の周囲の領域に形成されていた。図１１はその一例を示したものである。図中、１は絶縁性のコア基板、２はコア基板１に形成されたスルーホールＴＨの内壁及びその縁端部に形成された金属（例えば、銅（Ｃｕ））のめっき層、３はスルーホールＴＨ内のめっき層２の内側に充填された絶縁体としての樹脂（例えば、エポキシ樹脂）、４はスルーホールＴＨ上に厚め（５０μｍ程度）に形成された導体（例えば、Ｃｕ）層、５は層間絶縁層としてのビルドアップ樹脂、６はスルーホールＴＨ上の導体層４上に形成されたビアホールＶＨの内部を充填して形成された配線層を示す。配線層６は、所要のパターン形状に形成されており、内蔵チップ（厚さが５０μｍ程度）の電極に接続されている。導体層４を厚めに形成するのは、内蔵チップを実装したときの高さに合わせるためである。
【０００６】
上記の従来技術に関連する技術としては、例えば、特許文献１に記載されるように、コア基板上に絶縁層を介して配線パターンが形成された半導体装置において、配線パターンが形成された内層に、絶縁層の厚さよりも薄い半導体素子をフリップチップ接続により当該配線パターンと電気的に接続させて搭載するようにしたものがある。
【特許文献１】特開２００１−１７７０４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述したように従来のチップ内蔵パッケージでは、図１１に例示したように、コア基板のスルーホールＴＨは内蔵チップの周囲の領域に形成され、このスルーホールＴＨ（充填樹脂３）上に厚めに形成された導体層４を介してビアホールＶＨが形成されていた。この場合、ビアホールＶＨ内に充填される導体（配線層６の一部）は、同じ工程で導体層４と一体的に形成されるのではなく、導体層４を形成し、ビルドアップ樹脂５を積層してビアホールＶＨを形成した後に、導体層４上に形成されるものである。
【０００８】
従って、このような構造に対して、温度サイクル試験（例えば、パッケージの環境温度を＋１２５℃に上げて一定時間そのままにし、次に−１２５℃まで一気に下げて一定時間そのままにし、次に＋１２５℃まで一気に上げて一定時間そのままにし、以降、このようなサイクルを何回か繰り返す試験）を行うと、温度変化による熱ストレスにより、導体層４とこれに接触しているビアホールＶＨ内の導体（６）との接続界面にクラックが発生する可能性が多分にある（図１１参照）。このとき、クラックが発生する部分が当該接続界面の一部分であればそれほど問題ではないが、当該接続界面全体に及ぶ場合（つまり、接続界面が破断した場合）には、導体層４とその上層の配線層６との電気的な接続が確保されないといった不都合が生じる。これは、最終的な製品としての半導体装置の信頼性の低下につながる。
【０００９】
また、温度サイクル試験を行っている間、スルーホールＴＨ内の樹脂３が熱膨張及び熱収縮を繰り返すことで伸縮する現象（いわゆる「ポンピング現象」）が生じ、このポンピング現象が引き金となって上記のクラックが発生し易いといった問題があった。また、このようなポンピング現象は、スルーホールＴＨ内の樹脂３に限らず、ビルドアップ樹脂５についても同様に起こり得る。このため、ポンピング現象による樹脂の伸縮の度合い如何によっては、ビルドアップ樹脂上に形成された配線層６が凹凸の挙動を呈し、場合によっては配線クラックをひき起こすといった問題もあった。
【００１０】
本発明は、かかる従来技術における課題に鑑み創作されたもので、温度サイクル試験を行った場合でもクラックの発生を防止し、ひいては製品としての信頼性の向上に寄与することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述した従来技術の課題を解決するため、本発明によれば、絶縁性基材を挟んで両側にそれぞれ所要の形状にパターン形成された複数の配線層が絶縁層を介して積層されると共に、該絶縁層を厚さ方向に貫通して形成されたビアホールを介して各配線層が電気的に接続され、前記絶縁性基材の少なくとも一方の側の絶縁層中にチップが埋め込み実装されていると共に、該チップの電極が配線層に電気的に接続され、前記絶縁性基材の、前記チップの実装エリア内の領域に対応する部分にスルーホールが形成されていると共に、該スルーホールの少なくとも内壁に形成された導体層に電気的に接続された配線層の外側方向に延在している部分上に前記ビアホールが形成されていることを特徴とする半導体装置が提供される。
【００１２】
本発明に係る半導体装置の構成によれば、絶縁性基材に形成すべきスルーホールの位置がチップ実装エリア内に含まれるように配置されており、当該スルーホールの少なくとも内壁に形成された導体層に電気的に接続された配線層の外側方向、すなわち、チップ実装エリアの外側に延在している部分上に、層間接続用のビアホールが形成されている。つまり、従来技術（図１１）に見られたような、スルーホール上に厚めに形成された導体層を介してビアホールが形成された構造とはなっておらず、スルーホール上の位置から外側に外れた位置にビアホールが形成された構造となっている。
【００１３】
従って、このような構造に対して温度サイクル試験を行った場合に、従来のようにスルーホール内の樹脂の伸縮によるポンピング現象が生じても、その影響が直接ビアホールに波及することはないので、従来技術に見られたようなクラックの発生を効果的に防止することができる。これは、最終的な製品としての信頼性の向上に寄与する。
【００１４】
また、ポンピング現象による影響が直接ビアホールに波及しないので、このビアホールを介して電気的に接続された配線層にもその影響が及ばず、その結果、当該配線層の凹凸挙動が無くなり、配線クラックも生じない。
【００１５】
本発明の他の構成上の特徴及びそれによって得られる利点については、以下に記述する詳細な実施の形態を参照しながら説明する。
【発明を実施するための最良の形態】
【００１６】
図１は本発明の第１の実施形態に係る半導体装置の構成を断面図の形態で模式的に示したものである。
【００１７】
本実施形態に係る半導体装置１０は、パッケージとして供される配線基板２０と、この配線基板（パッケージ）２０内に埋め込み実装された半導体素子（シリコン（Ｓｉ）チップ）３０とによって構成されている。配線基板（パッケージ）２０において、２１は本パッケージのコア基板としての絶縁性基材（例えば、ガラス布にエポキシ樹脂やポリイミド樹脂等の熱硬化性樹脂を含浸させたもの）、２２はコア基板２１の両面に張り付けられた銅箔、２３はコア基板２１の特定の位置に厚さ方向に貫通して形成されたスルーホールの内壁及び銅箔２２上に形成された金属（例えば、銅（Ｃｕ））のめっき層、２４はスルーホール内のＣｕめっき層２３の内側に充填された絶縁体（例えば、エポキシ樹脂）、２５はコア基板１１の両側にそれぞれＣｕめっき層２３及び絶縁体２４上に所要の形状にパターン形成された配線層（例えば、Ｃｕ）、２６ａ，２６ｂはコア基板１１の両側にそれぞれ配線層２５及びコア基板２１上に形成された層間絶縁層としての２層構造の樹脂層（例えば、エポキシ樹脂層）、２７は各樹脂層２６ｂ上にそれぞれ所要の形状にパターン形成された配線層（例えば、Ｃｕ）を示す。
【００１８】
各配線層２５，２７はそれぞれ所要の形状にパターン形成されるが、その際、パッド部２５Ｐ，２７Ｐを含むように形成される。図示の例では、内層の配線層２５のパッド部２５Ｐは、対応する樹脂層２６ａ，２６ｂに形成される層間接続用のビアホールＶＨ１の位置に対応するようにパターン形成されており、最外層の配線層２７のパッド部２７Ｐは、搭載する外付けの半導体素子（チップ）の電極の位置、及び、マザーボード等のプリント配線板に実装する際に用いられる外部接続端子の接合位置に対応するようにパターン形成されている。また、外付けの半導体チップが搭載される側（図示の例では上側）の配線層２７は、内蔵チップ３０の周囲の領域において配線層２５のパッド部２５Ｐに達するように形成されたビアホールＶＨ１の内部を充填し、かつ、内蔵チップ３０の実装エリア内において当該チップ３０の電極３１に達するように形成されたビアホールＶＨ２の内部を充填するようにパターン形成されている。下側の配線層２７についても同様に、内蔵チップ３０の周囲の領域において配線層２５のパッド部２５Ｐに達するように形成されたビアホールＶＨ１の内部を充填するようにパターン形成されている。
【００１９】
また、２８は両面の配線層２７のパッド部２７Ｐがそれぞれ露出するように配線層２７及び樹脂層２６ｂを覆って形成された保護膜としてのソルダレジスト層、２９は両面のソルダレジスト層２８から露出しているパッド部２７Ｐ上に被着されたニッケル（Ｎｉ）／金（Ａｕ）のめっき層を示す。
【００２０】
一方、内蔵される半導体チップ３０については、外付けの半導体チップが搭載される側（図示の例では上側）の樹脂層２６ａ中に埋め込み実装されており、その電極３１は、樹脂層２６ｂに形成されたビアホールＶＨ２を介して配線層２７に接続されている。また、半導体チップ３０は配線基板（パッケージ）２０に埋め込み実装するため、厚さが可及的に薄いものを使用するのが望ましい。現状の技術では、半導体チップとして５０μｍ〜１００μｍ程度の厚さのものが提供されており、この程度の厚さの半導体チップであれば基板内に埋設することは技術的に十分可能である。よって、本実施形態では、内蔵する半導体チップ３０として厚さが５０μｍ程度の薄いものを使用している。
【００２１】
図２は、本実施形態に係る半導体装置（チップ内蔵パッケージ）１０をコア基板２１において平面的に見たときの構成を、従来技術のものと対比させて模式的に示したものである。図中、破線で囲んだハッチングで示す領域ＭＲは、内蔵する半導体チップ３０の実装エリアを示している。従来技術では（図２（ｂ）参照）、コア基板２１の、チップ実装エリアＭＲの周囲の領域に対応する部分にスルーホールＴＨを配置していたのに対し、本発明（図２（ａ）参照）では、コア基板２１の、チップ実装エリアＭＲ内の領域に対応する部分にスルーホールＴＨを配置している。
【００２２】
このように、本実施形態に係るチップ内蔵パッケージ１０は、コア基板２１に形成すべきスルーホールＴＨの位置が平面的に見てチップ実装エリアＭＲ内に含まれるように配置したことを特徴としている。また、この構成により、当該スルーホール上に層間接続用のビアホールを形成することができないため（図１の断面構成参照）、その対策として、当該スルーホールの内壁に形成されたＣｕめっき層２３に電気的に接続された配線層２５の外側方向、すなわち、チップ実装エリアＭＲの外側に延びている部分（パッド部２５Ｐ）上に、層間接続用のビアホールＶＨ１を形成している。つまり、従来技術（図１１）に見られたような、スルーホールＴＨ上に厚めに形成された導体層４を介してビアホールＶＨが形成された構造とはなっておらず、スルーホールＴＨ上の位置から外側に外れた位置にビアホールＶＨ１が形成された構造となっている。
【００２３】
なお、本装置（チップ内蔵パッケージ）１０に外付けの半導体素子（チップ）を搭載する場合には、例えば、上側のソルダレジスト層２８の開口部から露出している配線層２７のパッド部２７Ｐ（Ｎｉ／Ａｕめっき層２９）に、搭載する半導体チップのパッド上に接合されたはんだバンプ等の電極が電気的に接続されるように当該チップをフリップチップ接続し、さらに当該ソルダレジスト層２８との間にアンダーフィル樹脂を充填し、熱硬化させて接着する。また、本装置（チップ内蔵パッケージ）１０をマザーボード等のプリント配線板に実装する場合には、同様にして下側のソルダレジスト層２８の開口部から露出しているパッド部２７Ｐ（Ｎｉ／Ａｕめっき層２９）に、外部接続端子として供されるはんだボールをリフローにより接合し（はんだバンプ）、このはんだバンプを介してマザーボード上の対応するパッド又はランドに接続する。
【００２４】
本実施形態に係る半導体装置（チップ内蔵パッケージ）１０は、ビルドアップ法の技術を利用して製造することができる。以下、その製造方法の一例について、図３〜図５を参照しながら説明する。
【００２５】
先ず最初の工程では（図３（ａ）参照）、銅張積層板（例えば、ガラス布を基材とし、エポキシ樹脂、ＢＴ樹脂、ポリイミド樹脂等を含浸させたプリプレグ（絶縁性基材２１）の両面に銅箔２２を積層して接着した板）を用意し、その特定の位置（図２（ａ）に示したチップ実装エリアＭＲ内の所要の位置）に、機械的ドリルによる穴明け加工によりスルーホールＴＨを形成する。
【００２６】
次の工程では（図３（ｂ）参照）、スルーホールＴＨの内壁を含めて銅箔２２上に、例えば無電解Ｃｕめっきにより、めっき層２３を被着させる。
【００２７】
次の工程では（図３（ｃ）参照）、Ｃｕめっき層２３が被着されたスルーホールＴＨの内部に、例えばスクリーン印刷により、エポキシ樹脂を充填する（絶縁体２４）。このとき、その充填された部分は必ずしも平坦とはならないため、必要に応じて、両面を研磨して平坦化する。
【００２８】
次の工程では（図３（ｄ）参照）、平坦化された両面に、それぞれ所要のパターン形状に配線層２５を形成する。具体的には、全面に無電解Ｃｕめっきによりシード層（図示せず）を形成し、次いで、全面にめっきレジスト（例えば、感光性のドライフィルム）をラミネートし、その特定の部分（スルーホール内のＣｕめっき層２３及び充填樹脂２４の位置に対応する部分）が露出するように露光及び現像（ドライフィルムのパターニング）を行い、めっきレジスト（ドライフィルム）の当該部分を開口した後、この開口部から露出しているシード層上に、当該シード層を給電層として電解Ｃｕめっきを施して配線層２５を形成する。さらに、めっきレジストを剥離し、露出している部分のシード層（Ｃｕ）、Ｃｕめっき層２３及び銅箔２２をウエットエッチングにより除去する。このとき、露出している配線層２５もエッチングされるが、その膜厚はシード層等の他の導体層（Ｃｕ）と比べて相当厚いため、エッチングされる部分は配線層２５の表層部分にすぎない。
【００２９】
次の工程では（図３（ｅ）参照）、両面にそれぞれパターン形成された配線層２５及びコア基板２１上に層間絶縁層としての樹脂層２６ａを形成する。例えば、エポキシ樹脂やポリイミド樹脂等の熱硬化性樹脂をラミネートする。但し、この時点では、ビルドアップ樹脂をラミネートした後に通常行われるキュア（硬化）処理は行わない。
【００３０】
次の工程では（図４（ａ）参照）、一方の側（図示の例では上側）の樹脂層２６ａの特定の箇所（コア基板２１においてスルーホールが形成されているエリアに対応する箇所）にチップ３０を埋め込む。この際、図示のようにチップ３０の電極３１が樹脂層２６ａの表面から突出するように樹脂層２６ａに埋め込む。このとき、樹脂層２６ａの表面はチップ３０の電極３１による段差を呈している。
【００３１】
次の工程では（図４（ｂ）参照）、図３（ｅ）の工程で行った処理と同様にして、両面にエポキシ樹脂やポリイミド樹脂等の熱硬化性樹脂をラミネートする（樹脂層２６ｂの形成）。このラミネートは、チップ３０の電極３１による段差を無くして表面を平坦にするためのものである。この工程でラミネートする樹脂は、図３（ｅ）の工程でラミネートした樹脂と同じ材料（例えば、エポキシ樹脂）である。この時点で、既にラミネートされている樹脂層２６ａと新たにラミネートした樹脂層２６ｂを同時に「キュア」する。
【００３２】
次の工程では（図４（ｃ）参照）、両面に形成された樹脂層２６ｂの特定の位置（上側の樹脂層２６ｂについては、コア基板２１上の配線層２５が形成されている部分、及びチップ３０の電極３１が形成されている部分にそれぞれ対応する位置、下側の樹脂層２６ｂについては、コア基板２１上の配線層２５が形成されている部分に対応する位置）に、当該配線層２５及びチップ３０の電極３１に達するようにそれぞれビアホールＶＨ１，ＶＨ２を形成する。例えば、各樹脂層２６ｂのそれぞれ対応する部分をＣＯ2 レーザ、ＵＶ−ＹＡＧレーザ等により除去することで、ビアホールＶＨ１，ＶＨ２を形成する。
【００３３】
次の工程では（図５（ａ）参照）、両面の樹脂層２６ｂ上に、ビアホールＶＨ１，ＶＨ２の内部を含めてそれぞれ所要のパターン形状に配線層２７を形成する。配線層２７は、図３（ｄ）の工程で行った処理と同様にして、無電解Ｃｕめっきによるシード層の形成→めっきレジストのパターニング→電解Ｃｕめっき→めっきレジストの剥離→エッチングによるシード層等の他の導体層（Ｃｕ）の除去の工程を経て形成され得る。これによって、チップ３０の電極３１は、ビアホールＶＨ２に充填された導体（配線層２７の一部）、パターン形成された配線層２７、及びビアホールＶＨ１に充填された導体（配線層２７の一部）を介してその下層の配線層２５に接続されたことになる。
【００３４】
最後の工程では（図５（ｂ）参照）、両面の配線層２７のパッド部２７Ｐがそれぞれ露出するように配線層２７及び樹脂層２６ｂを覆ってソルダレジスト層（保護膜）２８を形成する。例えば、全面に感光性のソルダレジストを塗布し、所要のパッド部２７Ｐの形状に従うように露光及び現像（ソルダレジストのパターニング）を行い、そのパッド部２７Ｐの領域に対応する部分のソルダレジスト層を開口する。これによって、配線層２７のパッド部２７Ｐが露出し、他の部分の配線層２７がソルダレジスト層２８によって覆われたことになる。
【００３５】
さらに、ソルダレジスト層２８から露出しているパッド部２７Ｐ（Ｃｕ）上に、ニッケル（Ｎｉ）めっき及び金（Ａｕ）めっきを施し、Ｎｉ／Ａｕめっき層２９を被着させる。これは、後の段階ではんだ接合を行ったときにパッド部２７Ｐとの接着性を向上させるためである。これによって、本実施形態の半導体装置１０（配線基板２０）が作製されたことになる。
【００３６】
以上説明したように、第１の実施形態に係る半導体装置（チップ内蔵パッケージ）１０の構成によれば（図１，図２参照）、コア基板２１に形成すべきスルーホールＴＨの位置がチップ実装エリアＭＲ内に含まれるように配置されており、当該スルーホールの内壁に形成されたＣｕめっき層２３に電気的に接続された配線層２５の外側方向、すなわち、チップ実装エリアＭＲの外側に延在している部分（パッド部２５Ｐ）上にビアホールＶＨ１を形成している。つまり、従来技術（図１１）に見られたような、スルーホール上にビアホールが形成された構造ではなく、スルーホールＴＨ上の位置から外側に外れた位置に層間接続用のビアホールＶＨ１が形成された構造となっている。
【００３７】
従って、このような構造に対して温度サイクル試験を行った場合に、従来のようにスルーホール内の樹脂の伸縮によるポンピング現象が生じても、その影響がビアホール（本実施形態のビアホールＶＨ１に相当）に直接波及することはないので、従来技術に見られたようなクラックの発生を効果的に防止することができる。これは、最終的な製品としての半導体装置（チップ内蔵パッケージ）１０の信頼性の向上に寄与する。また、ポンピング現象による影響が当該ビアホールに直接波及しないので、このビアホールを介して電気的に接続された配線層（本実施形態の配線層２７に相当）にもその影響が及ばない。その結果、当該配線層の凹凸挙動が無くなり、配線クラックも生じない。
【００３８】
図６は本発明の第２の実施形態に係る半導体装置の構成を断面図の形態で模式的に示したものである。
【００３９】
本実施形態に係る半導体装置１０ａは、第１の実施形態（図１）の場合と同様に、パッケージとして供される配線基板２０ａと、この配線基板（パッケージ）２０ａ内に埋め込み実装された半導体チップ３０とによって構成されている。但し、本実施形態に係る半導体装置（チップ内蔵パッケージ）１０ａは、第１の実施形態に係る半導体装置（チップ内蔵パッケージ）１０と比べて、内蔵したチップ３０の電極３１が形成されている側の面上に直接配線層２７が形成されている点で相違する。
【００４０】
すなわち、内蔵したチップ３０の電極３１は、第１の実施形態（図１）では樹脂層２６ｂに形成されたビアホールＶＨ２を介して配線層２７に接続されているが、この第２の実施形態（図６）ではチップ３０が埋め込まれている樹脂層２６上に形成された配線層２７に直接接続されている。この接続形態の違いにより、コア基板２１を挟んでその両側に積層されるビルドアップ層（樹脂層）の層数は、第１の実施形態の場合には２層（樹脂層２６ａ，２６ｂ）であったのに対し、本実施形態では１層（樹脂層２６）で済む。他の構成及びその機能については、第１の実施形態の場合と基本的に同じであるので、その説明は省略する。
【００４１】
また、この構成上の違いにより、本実施形態の半導体装置１０ａを製造する方法についてもその製造工程の一部が相違する。すなわち、本実施形態に係る製造方法（図７，図８参照）は、第１の実施形態に係る製造方法（図３〜図５）と比べて、図７（ａ）の工程においてチップ３０を樹脂層２６に埋め込んだ時点でキュア（硬化）を行うようにした点で基本的に相違する。図７（ｂ）以降の工程については、第１の実施形態に係る図４（ｃ）以降の工程と基本的に同じであるので、その説明は省略する。但し、図８（ａ）の工程については、先ず、全面にジンケート処理を行った後、無電解Ｃｕめっきによりシード層を形成し、あるいは、全面にクロム（Ｃｒ）とＣｕのスパッタリングによりシード層を形成する。この後は図５（ａ）の工程で行った処理と同様にして、めっきレジストのパターニング→電解Ｃｕめっき→めっきレジストの剥離→エッチングによるシード層等の他の導体層（Ｃｕ）の除去の工程を経て、配線層２７を形成する。
【００４２】
第２の実施形態に係る半導体装置（チップ内蔵パッケージ）１０ａの構成によれば、第１の実施形態で得られた利点に加えて、さらに、内蔵したチップ３０（電極３１が形成されている側の面）上にビアホールを介さないで直接配線層２７が形成されているので、パッケージ１０ａ全体としての厚みを相対的に薄くすることができる。つまり、第１の実施形態（図１）の場合と比べて、パッケージの薄型化を図ることができる。
【００４３】
図９は本発明の第３の実施形態に係る半導体装置の構成を断面図の形態で模式的に示したものである。
【００４４】
本実施形態に係る半導体装置１０ｂは、第１の実施形態（図１）の場合と同様に、パッケージとして供される配線基板２０ｂと、この配線基板（パッケージ）２０ｂ内に埋め込み実装された半導体チップ３０，４０とによって構成されている。但し、本実施形態に係る半導体装置（チップ内蔵パッケージ）１０ｂは、第１の実施形態に係る半導体装置（チップ内蔵パッケージ）１０と比べて、内蔵する各チップ３０，４０がコア基板２１を挟んで上下対称の位置にそれぞれ配置されている点で相違する。
【００４５】
すなわち、第１の実施形態（図１）ではチップ３０は樹脂層２６ａ中に埋め込まれているにすぎないが、この第３の実施形態（図９）では、各チップ３０，４０は、コア基板２１の両面にそれぞれ形成された配線層２５及びコア基板２１上で互いに対称となる位置にそれぞれ接着剤３２，４２を介して接着された状態で樹脂層２６ａ中に埋め込み実装されている。他の構成及びその機能については、第１の実施形態の場合と同じであるので、その説明は省略する。
【００４６】
また、本実施形態の半導体装置１０ｂを製造する方法についても、基本的には第１の実施形態の場合（図３〜図５）と同じであるが、上記の実装形態の違いにより、その製造工程の一部が相違する。すなわち、本実施形態の場合、図３（ｅ）の工程で樹脂層２６ａをラミネートした時点でキュア（硬化）を行い、この硬化された各樹脂層２６ａの特定の箇所（コア基板２１においてスルーホールが形成されているエリアに対応する箇所）に、例えばルータ加工等により、当該配線層２５に達するキャビティを形成する。そして、接着剤３２，４２を当該チップ３０，４０にそれぞれ貼り付けた後、その接着剤３２，４２の付いたチップ３０，４０をそれぞれ対応するキャビティ内の配線層２５上に実装する。そして、図４（ｂ）以降の工程を実施する。
【００４７】
第３の実施形態に係る半導体装置（チップ内蔵パッケージ）１０ｂの構成によれば、第１の実施形態で得られた利点に加えて、さらに、コア基板２１を挟んで上下対称の位置にそれぞれチップ３０，４０が配置されているので、パッケージ全体としての反りを防止することができる。すなわち、図９に示すような実装形態でコア基板の片側にのみ接着剤を介してチップを実装した場合には、当該チップとコア基板及びその周囲のビルドアップ層の熱膨張係数の違いからパッケージが反ってしまう可能性があるが、この第３の実施形態のようにコア基板２１の両面にチップ３０，４０を実装することで、パッケージの反りを効果的に抑制することができる。
【００４８】
図１０は本発明の第４の実施形態に係る半導体装置の構成を断面図の形態で模式的に示したものである。
【００４９】
本実施形態に係る半導体装置１０ｃは、第２の実施形態（図６）の場合と同様に、パッケージとして供される配線基板２０ｃと、この配線基板（パッケージ）２０ｃ内に埋め込み実装された半導体チップ３０，４０とによって構成されている。但し、本実施形態に係る半導体装置（チップ内蔵パッケージ）１０ｃは、第２の実施形態に係る半導体装置（チップ内蔵パッケージ）１０ａと比べて、内蔵する各チップ３０，４０がコア基板２１を挟んで上下対称の位置に配置されている点で相違する。
【００５０】
すなわち、第２の実施形態（図６）ではチップ３０は樹脂層２６中に埋め込まれているにすぎないが、この第４の実施形態（図１０）では、第３の実施形態（図９）の場合と同様に、各チップ３０，４０は、コア基板２１の両面にそれぞれ形成された配線層２５及びコア基板２１上で互いに対称となる位置にそれぞれ接着剤３２，４２を介して接着された状態で樹脂層２６中に埋め込み実装されている。他の構成及びその機能については、第２の実施形態の場合と同じであるので、その説明は省略する。
【００５１】
また、本実施形態の半導体装置１０ｃを製造する方法についても、基本的には第２の実施形態の場合（図７，図８）と同じであるが、上記の実装形態の違いにより、その製造工程の一部が相違する。この相違している部分の工程は、第３の実施形態（図９）に関連して説明した工程と同じである。すなわち、樹脂層２６をラミネートした時点でキュア（硬化）を行い、この硬化された各樹脂層２６の特定の箇所に、当該配線層２５に達するキャビティを形成した後、キャビティ内の各配線層２５上に接着剤３２，４２を介してそれぞれチップ３０，４０を実装する。そして、図７（ｂ）以降の工程を実施する。
【００５２】
第４の実施形態に係る半導体装置（チップ内蔵パッケージ）１０ｃの構成によれば、第２の実施形態で得られた利点に加えて、さらに、第３の実施形態（図９）と同様にコア基板２１を挟んで上下対称の位置にそれぞれチップ３０，４０が配置されているので、パッケージの反りを効果的に抑制することができる。
【００５３】
なお、上述した第１、第２の各実施形態（図１，図６）に係る構成では、コア基板２１の上側（外付けの半導体チップが搭載される側）に積層されたビルドアップ層（樹脂層２６，２６ａ）中にチップ３０を埋め込んだ場合を例にとって説明したが、チップ３０を埋め込む樹脂層がこれに限定されないことはもちろんであり、例えば、チップ３０をコア基板２１の下側（当該パッケージ１０，１０ａをマザーボード等に実装する側）のビルドアップ層中に埋め込むことも可能である。
【００５４】
本発明の要旨からも明らかなように、要は、図２（ａ）に模式的に示したように、コア基板２１に形成すべきスルーホールＴＨの位置が平面的に見てチップ実装エリアＭＲ内に含まれていて、かつ、図１（図６，図９，図１０）の断面構成に示したように、当該スルーホールの内壁に形成されたＣｕめっき層２３に電気的に接続された配線層２５の外側方向に延在している部分（パッド部２５Ｐ）上にビアホールＶＨ１が形成されるようなパッケージ構造を有していれば十分である。
【００５５】
また、上述した第１、第２の各実施形態（図１，図６）に係る構成では、１パッケージ内に１個のチップ３０を埋め込んだ場合を例にとって説明したが、当該パッケージ１０，１０ａに要求される機能、又は当該パッケージに搭載される外付けの半導体チップに要求される機能に応じて、適宜２個以上のチップ３０を埋め込み実装するようにしてもよい。同様に、第３、第４の各実施形態（図９，図１０）に係る構成についても、図示の例ではコア基板２１を挟んでその両側に１対のチップ３０，４０を埋め込んでいるが、当該パッケージ１０ｂ，１０ｃに要求される機能等に応じて、適宜２対以上のチップ３０，４０を埋め込み実装するようにしてもよい。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１の実施形態に係る半導体装置（チップ内蔵パッケージ）の構成を示す断面図である。
【図２】図１の半導体装置をコア基板において平面的に見たときの構成を、従来技術のものと対比させて模式的に示した図である。
【図３】図１の半導体装置の製造工程（その１）を示す断面図である。
【図４】図３の製造工程に続く製造工程（その２）を示す断面図である。
【図５】図４の製造工程に続く製造工程（その３）を示す断面図である。
【図６】本発明の第２の実施形態に係る半導体装置（チップ内蔵パッケージ）の構成を示す断面図である。
【図７】図６の半導体装置の製造工程（その１）を示す断面図である。
【図８】図７の製造工程に続く製造工程（その２）を示す断面図である。
【図９】本発明の第３の実施形態に係る半導体装置（チップ内蔵パッケージ）の構成を示す断面図である。
【図１０】本発明の第４の実施形態に係る半導体装置（チップ内蔵パッケージ）の構成を示す断面図である。
【図１１】従来の半導体装置（チップ内蔵パッケージ）の問題点を説明するための図である。
【符号の説明】
【００５７】
１０，１０ａ，１０ｂ，１０ｃ…半導体装置（チップ内蔵パッケージ）、
２０，２０ａ，２０ｂ，２０ｃ…配線基板（パッケージ）、
２１…コア基板（絶縁性基材）、
２２…銅箔、
２３…Ｃｕめっき層（導体層）、
２４…充填樹脂（絶縁体）、
２５，２７…配線層、
２５Ｐ，２７Ｐ…パッド部、
２６，２６ａ，２６ｂ…樹脂層（絶縁層）、
２８…ソルダレジスト層（保護膜）、
２９…Ｎｉ／Ａｕめっき層、
３０，４０…半導体素子（チップ）、
３１，４１…チップの電極、
３２，４２…接着剤、
ＭＲ…内蔵するチップの実装エリア、
ＴＨ…スルーホール、
ＶＨ１，ＶＨ２，ＶＨ３…ビアホール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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