(57)【要約】【課題】ＫｒＦリソグラフィ技術を用いて、微細コンタクトホールを形成する。【解決手段】シリコン基板１上に、層間絶縁膜２としてＴＥＯＳ膜を所望の膜厚よりも厚い膜厚、例えば２０００ｎｍで形成する。ＴＥＯＳ膜２上にＫｒＦリソグラフィ技術を用いてレジストパターン３を形成する。このレジストパターン３をマスクとしたエッチングにより、ＴＥＯＳ膜２内にコンタクトホール４を形成する。ＴＥＯＳ膜２の上層部分を例えば１０００ｎｍ程度エッチバックすることにより、コンタクトホール４のホール径を縮小させる。【選択図】        図１
2005012074.tif 000002
【特許請求の範囲】
【請求項１】
基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜内に接続孔を形成する工程と、
前記接続孔を形成した後、前記層間絶縁膜の上層部分を除去する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の製造方法において、
所望の接続孔径が得られるように、前記層間絶縁膜の上層部分を除去することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２に記載の製造方法において、
前記層間絶縁膜の上層部分をエッチバックにより除去することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１から３の何れかに記載の製造方法において、
前記接続孔を形成する工程と、前記層間絶縁膜の上層部分を除去する工程とを同一のエッチング装置で行うことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１から４の何れかに記載の製造方法において、
前記層間絶縁膜として第１層間絶縁膜と、該第１層間絶縁膜上に第２層間絶縁膜とを形成し、
前記第２層間絶縁膜内に前記接続孔を形成し、
前記第２層間絶縁膜の上層部分を除去するとともに、前記第２層間絶縁膜内に形成された前記接続孔を前記第１層間絶縁膜内に延長することを特徴とする半導体装置の製造方法。
【請求項６】
基板上に、厚さ１０００ｎｍ〜２５００ｎｍの層間絶縁膜を形成する工程と、
前記層間絶縁膜上にレジスト膜を形成する工程と、
ＫｒＦレーザを用いて前記レジスト膜にパターンを転写し、レジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記層間絶縁膜をドライエッチングすることにより、前記層間絶縁膜内に接続孔を形成する工程と、
前記レジストパターンを除去する工程と、
前記層間絶縁膜の上層部分をエッチバックにより除去する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、半導体装置の製造方法に係り、特に微細コンタクトホールの形成方法に関する。
【０００２】
【従来の技術】
近年の半導体装置の高集積化・微細化に伴い、ゲート電極は細線化され、ゲート絶縁膜は薄膜化されている。これらに伴い、基板と配線層を接続するコンタクト形成工程においても微細加工限界に達しつつある。
現在開発されている次世代の技術は９０ｎｍノードと呼ばれており、コンタクトホールのホール径は１２０ｎｍ程度である。このホール径を達成するためには、ＡｒＦエキシマレーザやＦ２エキシマレーザを光源とする露光装置を用いる必要があった。すなわち、現在量産適用されているＫｒＦエキシマレーザを光源とする露光装置を用いて、１２０ｎｍ以下のコンタクトホール径を達成することはできなかった。
【０００３】
【発明が解決しようとする課題】
しかしながら、例えば、ＡｒＦエキシマレーザやＦ２エキシマレーザのような新たな光源を用いた露光装置を導入するには、半導体製造工場にとって多大な設備投資を必要とするという問題があった。さらに、新たな光源を用いた露光装置を導入する場合には、光源に対するレジストの開発等、プロセス開発期間が長期化するという問題があった。
【０００４】
本発明は、上記従来の課題を解決するためになされたもので、ＫｒＦリソグラフィ技術を用いて、微細コンタクトホールを形成することを目的とする。
【０００５】
【課題を解決する為の手段】
本発明に係る半導体装置の製造方法は、基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜内に接続孔を形成する工程と、
前記接続孔を形成した後、前記層間絶縁膜の上層部分を除去する工程と、
を含むことを特徴とするものである。
【０００６】
本発明に係る製造方法において、所望の接続孔径が得られるように、前記層間絶縁膜の上層部分を除去することが好適である。
【０００７】
本発明に係る製造方法において、前記層間絶縁膜の上層部分をエッチバックにより除去することが好適である。
【０００８】
本発明に係る製造方法において、前記接続孔を形成する工程と、前記層間絶縁膜の上層部分を除去する工程とを同一のエッチング装置で行うことが好適である。
【０００９】
本発明に係る製造方法において、前記層間絶縁膜として第１層間絶縁膜と、該第１層間絶縁膜上に第２層間絶縁膜とを形成し、
前記第２層間絶縁膜内に前記接続孔を形成し、
前記第２層間絶縁膜の上層部分を除去するとともに、前記第２層間絶縁膜内に形成された前記接続孔を前記第１層間絶縁膜内に延長することが好適である。
【００１０】
本発明に係る半導体装置の製造方法は、基板上に、厚さ１０００ｎｍ〜２５００ｎｍの層間絶縁膜を形成する工程と、
前記層間絶縁膜上にレジスト膜を形成する工程と、
ＫｒＦレーザを用いて前記レジスト膜にパターンを転写し、レジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記層間絶縁膜をドライエッチングすることにより、前記層間絶縁膜内に接続孔を形成する工程と、
前記レジストパターンを除去する工程と、
前記層間絶縁膜の上層部分をエッチバックにより除去する工程と、
を含むことを特徴とするものである。
【００１１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。図中、同一または相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
【００１２】
実施の形態１．
図１は、本発明の実施の形態１による半導体装置の製造方法を説明するための工程断面図である。
先ず、図１（ａ）に示すように、基板１としてのシリコン基板上に、プラズマＣＶＤ法を用いて層間絶縁膜２としてのＴＥＯＳ膜を膜厚２０００ｎｍで形成する。ここで、層間絶縁膜２の形成膜厚は、例えば、１０００ｎｍ〜２５００ｎｍが好適である。これは、層間絶縁膜２の膜厚が１０００ｎｍ未満の場合には本発明の効果が得られないか、得られる効果が不十分であるためであり、２５００ｎｍを超える場合にはコンタクトホールのアスペクト比が１５を超えてしまいエッチング加工が困難になってしまうためである。なお、層間絶縁膜２の成膜温度は、例えば６００℃である。
次に、ＫｒＦリソグラフィ技術のような公知のリソグラフィ技術を用いて、ＴＥＯＳ膜２上に、例えば１７０ｎｍ径の開口を有するレジストパターン３を形成する。詳細には、ＴＥＯＳ膜２上にレジスト膜を形成した後、該レジスト膜にＫｒＦエキシマレーザを光源として用いてパターン転写することにより、レジストパターン３を形成する。
【００１３】
次に、図１（ｂ）に示すように、レジストパターン３をマスクとしたドライエッチングにより、接続孔４として、ＴＥＯＳ膜２表面からシリコン基板１に達するコンタクトホールを形成する。このＴＥＯＳ膜２のエッチングには、ＩＣＰ型エッチング装置を用いることができる。また、エッチング条件は、例えば、Ｃ４Ｆ６：Ｏ２：Ａｒ流量＝５０：２０：２００ｓｃｃｍ；圧力：５０ｍＴｏｒｒ；ＲＦ電力（Ｔｏｐ／Ｂｉａｓ）＝２０００／２８００Ｗ；カソード電極温度：−１０℃である。かかるエッチングにより形成されたコンタクトホール４のホール径は、ＴＥＯＳ膜２表面において例えば１６０ｎｍ程度である。また、コンタクトホール４のテーパ角は、８９．８度以下であればよい。なお、本エッチング処理により形成されるコンタクトホール４のアスペクト比は１５以下であるため、公知のエッチング技術を用いることができる。
続いて、酸素プラズマを用いたアッシングによってレジストパターン３を除去する。このレジストパターン３の除去には、上記ＩＣＰ型エッチング装置を用いることができる。
【００１４】
次に、図１（ｃ）に示すように、ＴＥＯＳ膜２の上層部分を例えば１０００ｎｍ程度エッチバックする。このエッチバックには、上記ＩＣＰ型エッチング装置や平行平板型エッチング装置を用いることができる。また、エッチバックの条件は、例えば、Ｃ４Ｆ６：Ｏ２：Ａｒ流量＝５０：５０：２００ｓｃｃｍ；圧力：５０ｍＴｏｒｒ；ＲＦ電力（Ｔｏｐ／Ｂｉａｓ）＝２０００／２８００Ｗ；カソード電極温度：−１０℃である。かかるエッチバック後のホール径は、エッチング後（コンタクトホール形成後）のホール径よりも小さくなり、例えば１２０ｎｍ程度である。エッチバック中、コンタクトホール４の内壁はデポ（副生成物）で覆われるため、コンタクトホール４のホール径は増大しない。
ここで、エッチバックするＴＥＯＳ膜２の膜厚（以下「エッチバック量」ともいう。）はターゲットのホール径に応じて決定すればよい。以下、エッチバック量とホール径との関係について説明する。なお、本関係は、後述する実施の形態２〜４にも適用される。
【００１５】
図２は、本発明の実施の形態１において、エッチバック量と、エッチバック後のコンタクトホール径との関係を示す図である。
図２に示すように、エッチング後（コンタクトホール形成後）のホール径をｒａ、エッチバック量をΔｔ、エッチング後（コンタクトホール形成後）のテーパ角をθとすると、エッチバック後のホール径ｒｂは、下式（１）で表される。
ｒｂ＝ｒａ−２Δｔ／ｔａｎθ  …（１）
すなわち、上式（１）より、所望のホール径ｒｂが得られるように、エッチバック量Δｔを決定すればよい。
例えば、層間絶縁膜２を２５００ｎｍの膜厚で形成し、この層間絶縁膜２内にホール径ｒａが１６０ｎｍ、テーパ角θが８９．８度であるコンタクトホール４を形成したとき、概算ではあるが、エッチバック量Δｔが１２５０ｎｍの場合にはホール径ｒｂが１４０ｎｍとなり、エッチバック量Δｔが１６００ｎｍの場合にはホール径ｒｂが１３０ｎｍとなり、エッチバック量Δｔが１７００ｎｍの場合にはホール径ｒｂが１２０ｎｍとなる。
【００１６】
以上説明したように、本実施の形態１では、シリコン基板１上にＴＥＯＳ膜２を所望の膜厚よりも厚く形成し、ＴＥＯＳ膜２内にコンタクトホール４を形成した後、ＴＥＯＳ膜２の上層部分をエッチバックにより除去した。ＴＥＯＳ膜２のエッチバック量を制御することにより、コンタクトホール４のホール径を所望の値にまで縮小させることができる。
従って、コンタクトホール４形成用（ＴＥＯＳ膜２のエッチング用）のレジストパターン３の形成に、ＫｒＦリソグラフィ技術のような公知のリソグラフィ技術を用いることができる。すなわち、ＫｒＦリソグラフィ技術を用いて、微細コンタクトホールを形成することができる。このため、ＡｒＦエキシマレーザやＦ２エキシマレーザのような新たな光源を用いた露光装置を導入する必要がなく、設備投資コストを大幅に低減することができ、プロセス開発工数を大幅に低減することができる。
また、本実施の形態１では、コンタクトホール４形成用のエッチング、レジストパターン３のプラズマアッシング、ＴＥＯＳ膜２のエッチバックを同一のＩＣＰ型エッチング装置を用いて行った。これにより、スループットを向上させることができる。
【００１７】
なお、本実施の形態１では、接続孔４がシリコン基板１表面に達するコンタクトホールである場合について説明したが、これに限らず、接続孔４がシリコン基板上の配線と接続するビアホールの場合にも本発明を適用することができる（後述する他の実施の形態についても同様）。
【００１８】
また、本実施の形態１では、ＴＥＯＳ膜２の上層部分をエッチバックにより除去したが、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用いて平坦化してもよい。但し、ＣＭＰ法を用いる場合には、コンタクトホール内に溜まったスラリーを適切に除去する必要がある（後述する他の実施の形態についても同様）。
【００１９】
また、本実施の形態１では、層間絶縁膜２としてＴＥＯＳ膜を用いた場合について説明したが、ＢＰＳＧ、ＰＳＧ、ＳｉＯＦ、有機シリコン膜を用いた場合も同様の効果が得られる（後述する他の実施の形態についても同様）。
【００２０】
実施の形態２．
図３は、本発明の実施の形態２による半導体装置の製造方法を説明するための工程断面図である。
本実施の形態２では、層間絶縁膜２を形成する前に、ゲート絶縁膜１１、ゲート電極１２、ＬＤＤ形成用のサイドウォール１３のような半導体要素を形成したことを特徴としている。
【００２１】
先ず、図示しないが、シリコン基板１の素子分離領域にＳＴＩ法等を用いて素子分離を形成し、該素子分離により分離されたシリコン基板１の活性領域にウェル領域を形成する。次に、図３（ａ）に示すように、シリコン基板１上に、ゲート絶縁膜１１として、例えばゲート酸化膜を熱酸化法により形成し、ゲート絶縁膜１１上に微細なゲート電極１２を形成する。ゲート電極１２の構造は任意であり、例えばポリシリコンゲート、タングステンゲート、シリサイドゲート、サリサイドゲート等が挙げられる。そして、ゲート電極１２の側壁に、例えば窒化膜からなるＬＤＤ形成用のサイドウォール１３を形成する。また、図示しないが、シリコン基板１上層にイオン注入及びアニールによりソース／ドレイン領域を形成し、必要に応じて、コバルトシリサイド等のシリサイド領域を形成する。
【００２２】
次に、シリコン基板１上のゲート電極１２を覆うように、実施の形態１と同様の方法を用いて（図１（ａ）参照）、層間絶縁膜２としてのＴＥＯＳ膜を膜厚２０００ｎｍで形成する。そして、ＴＥＯＳ膜２の段差低減のために、ＣＭＰ法を用いてＴＥＯＳ膜２を平坦化する。さらに、実施の形態１と同様に、ＫｒＦリソグラフィ技術を用いて、ＴＥＯＳ膜２上に、例えば１７０ｎｍ径の開口を有するレジストパターン３を形成する。
【００２３】
次に、図３（ｂ）に示すように、実施の形態１と同様の方法で（図１（ｂ）参照）、ゲート電極１２間にシリコン基板１表面に達するコンタクトホール４を形成する。形成されたコンタクトホール４のホール径は、実施の形態１と同様に、ＴＥＯＳ膜２表面において例えば１６０ｎｍ程度である。その後、アッシングによりレジストパターン３を除去する。
【００２４】
次に、図３（ｃ）に示すように、実施の形態１と同様の方法で（図１（ｃ）参照）、ＴＥＯＳ膜２の上層部分を例えば、１０００ｎｍ程度エッチバックする。かかるエッチバック後のホール径は、エッチング後（コンタクトホール形成後）のホール径よりも小さくなり、例えば、１２０ｎｍ程度である。
【００２５】
以上説明したように、本実施の形態２では、ゲート電極１２等の半導体要素を形成した後、ＴＥＯＳ膜２を所望の膜厚よりも厚く形成し、ＴＥＯＳ膜２内にコンタクトホール４を形成した後、ＴＥＯＳ膜２の上層部分をエッチバックにより除去した。ＴＥＯＳ膜２のエッチバック量を制御することにより、コンタクトホール４のホール径を所望の値にまで縮小させることができる。
従って、本実施の形態２によれば、実施の形態１と同様の効果が得られる。
さらに、本実施の形態２によれば、ＫｒＦリソグラフィ技術を用いて、微細ゲート電極１２の間に、微細コンタクトホール４を形成することができる。これにより、ゲート電極１２とコンタクトホール４とのアライメントマージンを確保することができる。従って、コンタクトホール４の小ホール化によって、アライメントマージンをかせぐことができる。
【００２６】
実施の形態３．
図４は、本発明の実施の形態３による半導体装置の製造方法を説明するための工程断面図である。
本実施の形態３では、実施の形態１では単層で構成した層間絶縁膜を、第１層間絶縁膜５と第２層間絶縁膜６との積層構造としたことを特徴としている。
【００２７】
先ず、図４（ａ）に示すように、シリコン基板１上に、ジクロロシランとアンモニアガスとを用いたＬＰＣＶＤ法により第１層間絶縁膜５としての窒化膜を膜厚５０ｎｍで形成する。次に、窒化膜５上に、実施の形態１と同様の方法で（図１（ａ）参照）、第２層間絶縁膜６としてのＴＥＯＳ膜を膜厚２０００ｎｍで形成する。なお、窒化膜５の成膜温度は例えば７６０℃であり、ＴＥＯＳ膜６の成膜温度は例えば６００℃である。
次に、ＫｒＦリソグラフィ技術のような公知のリソグラフィ技術を用いて、ＴＥＯＳ膜６上に、例えば１７０ｎｍ径の開口を有するレジストパターン３を形成する。
【００２８】
次に、図４（ｂ）に示すように、実施の形態１と同様の方法で（図１（ｂ）参照）、ＴＥＯＳ膜６内にコンタクトホール４を形成する。このコンタクトホール４形成用のエッチングは、窒化膜５表面でストップする。そして、酸素プラズマを用いたアッシングによってレジストパターン３を除去する。
【００２９】
続いて、図４（ｃ）に示すように、ＴＥＯＳ膜６の上層部分を例えば１０００ｎｍ程度エッチバックするとともに、ＴＥＯＳ膜６内に形成されたコンタクトホール４を下層の窒化膜５内に延長する。このエッチバックには、ＩＣＰ型エッチング装置や平行平板型エッチング装置を用いることができる。また、エッチバックの条件は、例えば、Ｃ４Ｆ６：Ｏ２：Ａｒ流量＝５０：５０：２００ｓｃｃｍ；圧力：５０ｍＴｏｒｒ；ＲＦ電力（Ｔｏｐ／Ｂｉａｓ）＝２０００／２８００Ｗ；カソード電極温度：−１０℃である。かかるエッチバック後のホール径は、エッチング後（コンタクトホール形成後）のホール径よりも小さくなり、例えば、１２０ｎｍ程度である。
【００３０】
以上説明したように、本実施の形態３では、層間絶縁膜を窒化膜５とＴＥＯＳ膜６との積層構造とした。この層間絶縁膜を所望の膜厚よりも厚く形成し、ＴＥＯＳ膜６内にコンタクトホール４を形成した後、ＴＥＯＳ膜６の上層部分をエッチバックにより除去するとともにコンタクトホール４を窒化膜５内に延長した。ＴＥＯＳ膜６のエッチバック量を制御することにより、コンタクトホール４のホール径を所望の値まで縮小させることができる。
従って、本実施の形態３によれば、実施の形態１と同様の効果が得られる。
また、図示しないが、シリコン基板１に素子分離膜が形成され、該素子分離膜上にコンタクトホール４を形成する場合に、窒化膜５をエッチングストッパ膜として用いることができる。
【００３１】
実施の形態４．
図５は、本発明の実施の形態４による半導体装置の製造方法を説明するための工程断面図である。
本実施の形態４は、実施の形態２と実施の形態３とを組み合わせたものである。
【００３２】
先ず、実施の形態２と同様の方法で（図２（ａ）参照）、シリコン基板１内に素子分離及びウェル領域を形成する。その後、図５（ａ）に示すように、シリコン基板１上にゲート絶縁膜１１、微細なゲート電極１２、サイドウォール１３、ソース／ドレイン領域等の半導体要素を順次形成する。
【００３３】
次に、シリコン基板１上のゲート電極１２を覆うように、実施の形態３と同様の方法で（図４（ａ）参照）、窒化膜５を膜厚５０ｎｍで形成し、窒化膜５上にＴＥＯＳ膜６を膜厚２０００ｎｍで形成する。そして、ＴＥＯＳ膜６の段差低減のために、ＣＭＰ法を用いてＴＥＯＳ膜６を平坦化する。さらに、ＫｒＦリソグラフィ技術を用いて、ＴＥＯＳ膜６上に、例えば１７０ｎｍ径の開口を有するレジストパターン３を形成する。
【００３４】
次に、図５（ｂ）に示すように、実施の形態３と同様の方法で（図４（ｂ）参照）、ＴＥＯＳ膜６内にコンタクトホール４を形成する。このコンタクトホール４形成用のエッチングは、窒化膜５表面でストップする。そして、酸素プラズマを用いたアッシングによってレジストパターン３を除去する。
【００３５】
続いて、図５（ｃ）に示すように、実施の形態３と同様の方法で（図４（ｃ）参照）、ＴＥＯＳ膜６の上層部分を例えば１０００ｎｍ程度エッチバックするとともに、ＴＥＯＳ膜６内に形成されたコンタクトホール４を下層の窒化膜５内に延長する。かかるエッチバック後のホール径は、エッチング後（コンタクトホール形成後）のホール径よりも小さくなり、例えば、１２０ｎｍ程度である。
【００３６】
以上説明したように、本実施の形態４では、ゲート電極１２等の半導体要素を形成した後、層間絶縁膜としての窒化膜５とＴＥＯＳ膜６とを所望の膜厚よりも厚く形成した。そして、ＴＥＯＳ膜６内にコンタクトホール４を形成した後、ＴＥＯＳ膜６の上層部分をエッチバックにより除去するとともにコンタクトホール４を窒化膜５内に延長した。ＴＥＯＳ膜６のエッチバック量を制御することにより、コンタクトホール４のホール径を所望の値まで縮小させることができる。
従って、本実施の形態４によれば、実施の形態２及び３と同様の効果が得られる。また、本実施の形態４ではゲート電極１２上に窒化膜５が形成されているため、コンタクトホール４を自己整合的に形成することができる。
【００３７】
【発明の効果】
本発明によれば、ＫｒＦリソグラフィ技術を用いて、微細コンタクトホールを形成することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１による半導体装置の製造方法を説明するための工程断面図である。
【図２】本発明の実施の形態１において、エッチバック量と、エッチバック後のコンタクトホール径との関係を示す図である。
【図３】本発明の実施の形態２による半導体装置の製造方法を説明するための工程断面図である。
【図４】本発明の実施の形態３による半導体装置の製造方法を説明するための工程断面図である。
【図５】本発明の実施の形態４による半導体装置の製造方法を説明するための工程断面図である。
【符号の説明】
１  基板（シリコン基板）
２  層間絶縁膜（ＴＥＯＳ膜）
３  レジストパターン
４  接続孔（コンタクトホール）
５  第１の層間絶縁膜（窒化膜）
６  第２の層間絶縁膜（ＴＥＯＳ膜）
１１  ゲート絶縁膜
１２  ゲート電極
１３  サイドウォール
【図１】
2005012074.tif 000003
【図２】
2005012074.tif 000004
【図３】
2005012074.tif 000005
【図４】
2005012074.tif 000006
【図５】
2005012074.tif 000007