(57)【要約】【課題】不要な周波数信号成分の発生を無くした周波数変換装置を提供する。【解決手段】周波数変換メモリ３は、それぞれが周波数ｆｂの一周期に対する正弦の正値データ，余弦の正値データ，正弦の負値データ及び余弦の負値データ（正弦波データと総称する）から成る４つのテーブルを予め格納している。２ビットカウンタ１は、周波数ｆａの４倍の周期を有する基準クロックに応答して遷移するアドレス信号Ａ０，Ａ１を生成する。数値制御発振器２は、周波数ｆｂの周期で遷移するアドレス信号Ｄ０〜Ｄｍを生成する。ラッチ回路４は、アドレス信号Ａ０，Ａ１とアドレス信号Ｄ０〜Ｄｍを基準クロックＳに応答してラッチして周波数変換メモリに供給する。周波数変換メモリでは、アドレス信号Ａ０，Ａ１によってテーブルのいずれかが指定され、該指定されたテーブルについてアドレス信号Ｄ０〜Ｄｍによって指定された位相に対する正弦波データが読み出される。【選択図】        図１
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【特許請求の範囲】
【請求項１】
２つの周波数ｆａ，ｆｂの和成分または差成分の周波数を有する正弦波信号を生成する周波数変換装置において、
それぞれが前記周波数ｆｂの一周期に対する正弦の正値データ，余弦の正値データ，正弦の負値データ及び余弦の負値データ（正弦波データと総称する）から成る４つのテーブルを格納したメモリと、
前記周波数ｆａの周期で遷移する第１のアドレス信号を生成する第１のアドレス信号生成器と、
前記周波数ｆｂの周期で遷移する第２のアドレス信号を生成する第２のアドレス信号生成器と、
前記第１のアドレス信号と前記第２のアドレス信号を基準クロックに応答してラッチして前記メモリに供給するラッチ回路とを具備し、
前記メモリでは、前記第１のアドレス信号によって前記テーブルのいずれかが指定され、該指定されたテーブルについて前記第２のアドレス信号によって指定された位相に対する正弦波データが読み出されることを特徴とする周波数変換装置。
【請求項２】
２つの周波数ｆａ，ｆｂの和成分または差成分の周波数を有する正弦波信号を生成する周波数変換装置において、
それぞれが前記周波数ｆｂの一周期に対する正弦の正値データ，余弦の正値データ，正弦の負値データ及び余弦の負値データ（正弦波データと総称する）から成る４つのテーブルを格納したメモリと、
前記周波数ｆａの４倍の周期を有する基準クロックに応答して遷移する第１のアドレス信号を生成する２ビットカウンタと、
前記周波数ｆｂの周期で遷移する第２のアドレス信号を生成する数値制御発振器と、
前記第１のアドレス信号と前記第２のアドレス信号を前記基準クロックに応答してラッチして前記メモリに供給するラッチ回路とを具備し、
前記メモリでは、前記第１のアドレス信号によって前記テーブルのいずれかが指定され、該指定されたテーブルについて前記第２のアドレス信号によって指定された位相に対する正弦波データが読み出されることを特徴とする周波数変換装置。
【請求項３】
２つの周波数ｆａ，ｆｂの和成分または差成分の周波数を有する正弦波信号を生成する周波数変換装置において、
それぞれが前記周波数ｆｂの一周期に対する正弦の正値データ，余弦の正値データ，正弦の負値データ及び余弦の負値データ（正弦波データと総称する）から成る４つのテーブルを格納したメモリと、
前記周波数ｆａの周期で遷移する第１のアドレス信号を生成する第１のダイレクト・デジタル・シンセサイザと、
前記周波数ｆｂの周期で遷移する第２のアドレス信号を生成する第２のダイレクト・デジタル・シンセサイザと、
前記第１のアドレス信号と前記第２のアドレス信号を基準クロックに応答してラッチして前記メモリに供給するラッチ回路とを具備し、
前記メモリでは、前記第１のアドレス信号によって前記テーブルのいずれかが指定され、該指定されたテーブルについて前記第２のアドレス信号によって指定された位相に対する正弦波データが読み出されることを特徴とする周波数変換装置。
【請求項４】
前記第２のアドレス信号生成器，前記数値制御発振器または前記第２のダイレクト・デジタル・シンセサイザには、前記２つの周波数ｆａ，ｆｂの和成分を有する正弦波信号を生成するときは周波数ｆｂを設定し、前記２つの周波数ｆａ，ｆｂの差成分を有する正弦波信号を生成するときは周波数−ｆｂを設定することを特徴とする請求項１，請求項２または請求項３に記載の周波数変換装置。
【請求項５】
前記正弦波データは前記基準クロック周期の分解能で前記テーブルに登録されていることを特徴とする請求項１，請求項２，請求項３または請求項４に記載の周波数変換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は周波数変換装置、特に、２つの周波数の和成分または差成分の周波数を有する正弦波信号を生成する周波数変換装置に関する。
【０００２】
【従来の技術】
従来、この種の周波数変換装置は、図５に示すように、周波数ｆａの第１信号Ａと周波数ｆｂの第２信号Ｂをミキサー１１に入力し、ミキサー１１は周波数ｆａと周波数ｆｂの和成分である周波数（ｆａ＋ｆｂ）の信号と、周波数ｆａと周波数ｆｂの差成分である周波数（ｆａ−ｆｂ）の信号とを生成し、バンドパスフィルタ１２により、その内の所望の信号、例えば周波数（ｆａ＋ｆｂ）の信号のみを取り出すようにしている（従来技術１。例えば、特許文献１参照）。
【０００３】
また、所望の周波数の正弦波信号と基準クロックとの差の周波数を有する正弦波信号を基準クロックのタイミングで順次サンプリングして量子化したディジタルデータをメモリに記憶させておき、基準クロックで動作するアドレスカウンタによりメモリから読み出した上で、Ｄ／Ａ変換器によりアナログ信号に変換し、その内から所望の周波数の正弦波信号をバンドパスフィルタにより抽出するようにした正弦波信号発生装置も知られている（従来技術２。例えば、特許文献２参照）。
【０００４】
【特許文献１】
特開平６−２８４００３号公報（第１頁−第７頁、図１）
【特許文献２】
特開平５−３３５８３７号公報（第１頁−第３頁、図１）
【０００５】
【発明が解決しようとする課題】
上述した従来技術１では、ミキサーからは周波数ｆａと周波数ｆｂの和成分である周波数（ｆａ＋ｆｂ）の信号と、周波数ｆａと周波数ｆｂの差成分である周波数（ｆａ−ｆｂ）の信号だけが出力されるとしているが、ミキサー１１は第１信号Ａと第２信号Ｂを掛け合わせるため、図６に示すように、実際には、周波数ｆａと周波数ｆｂの和成分及び差成分の他、和成分と差成分それぞれの整数倍の不要な周波数成分も発生する。したがって、掛け合わせる周波数ｆａとｆｂが近い場合には、所要周波数成分を抽出するフィルタの通過帯域内に不要な周波数成分が現れてしまうという問題点がある。
【０００６】
また、上述した従来技術２では、高速動作する記憶手段やＤ／Ａ変喚器を必要とすることなく、基準クロックの１／２以上の周波数を有する正弦波信号を得る技術を開示しているが、異なった周波数を有する２つの信号から、それらの周波数の和成分，差成分の周波数を有する信号を生成するものではない。
【０００７】
そこで、本発明の主な目的は不要な周波数信号成分の発生を無くした周波数変換装置を提供することにある。
【０００８】
【課題を解決するための手段】
第１の本発明の周波数変換装置２つの周波数ｆａ，ｆｂの和成分または差成分の周波数を有する正弦波信号を生成する周波数変換装置において、それぞれが周波数ｆｂの一周期に対する正弦の正値データ，余弦の正値データ，正弦の負値データ及び余弦の負値データ（正弦波データと総称する）から成る４つのテーブルを格納したメモリと、周波数ｆａの周期で遷移する第１のアドレス信号を生成する第１のアドレス信号生成器と、周波数ｆｂの周期で遷移する第２のアドレス信号を生成する第２のアドレス信号生成器と、第１のアドレス信号と第２のアドレス信号を基準クロックに応答してラッチしてメモリに供給するラッチ回路とを具備し、メモリでは、第１のアドレス信号によってテーブルのいずれかが指定され、該指定されたテーブルについて第２のアドレス信号によって指定された位相に対する正弦波データが読み出されることを特徴とする。
【０００９】
第２の本発明の周波数変換装置は、２つの周波数ｆａ，ｆｂの和成分または差成分の周波数を有する正弦波信号を生成する周波数変換装置において、それぞれが周波数ｆｂの一周期に対する正弦の正値データ，余弦の正値データ，正弦の負値データ及び余弦の負値データ（正弦波データと総称する）から成る４つのテーブルを格納した周波数変換メモリ（図１の３）と、周波数ｆａの４倍の周期を有する基準クロック（図１のＳ）に応答して遷移する第１のアドレス信号（図１のＡ０，Ａ１）を生成する２ビットカウンタ（図１の１）と、周波数ｆｂの周期で遷移する第２のアドレス信号（図１のＤ０〜Ｄｍ）を生成する数値制御発振器（図１の２）と、第１のアドレス信号と第２のアドレス信号を基準クロックに応答してラッチして周波数変換メモリに供給するラッチ回路（図１の４）とを具備し、周波数変換メモリでは、第１のアドレス信号によってテーブルのいずれかが指定され、該指定されたテーブルについて第２のアドレス信号によって指定された位相に対する正弦波データが読み出されることを特徴とする。
【００１０】
第３の本発明の周波数変換装置は、２つの周波数ｆａ，ｆｂの和成分または差成分の周波数を有する正弦波信号を生成する周波数変換装置において、それぞれが周波数ｆｂの一周期に対する正弦の正値データ，余弦の正値データ，正弦の負値データ及び余弦の負値データ（正弦波データと総称する）から成る４つのテーブルを格納した周波数変換メモリ（図５の３０）と、周波数ｆａの周期で遷移する第１のアドレス信号を生成する第１のダイレクト・デジタル・シンセサイザ（図５の１０）と、周波数ｆｂの周期で遷移する第２のアドレス信号を生成する第２のダイレクト・デジタル・シンセサイザ（図５の２０）と、第１のアドレス信号と第２のアドレス信号を基準クロックに応答してラッチして周波数変換メモリに供給するラッチ回路（図５の４０）とを具備し、周波数変換メモリでは、第１のアドレス信号によってテーブルのいずれかが指定され、該指定されたテーブルについて第２のアドレス信号によって指定された位相に対する正弦波データが読み出されることを特徴とする。
【００１１】
【発明の実施の形態】
【構成の説明】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００１２】
図１は本発明の周波数変換装置の一実施例を示すブロック図である。この周波数変換装置は、基準クロックＳの周期ｆｓの１／４の周波数ｆｓ／４と周期ｆｂとの和または差の周波数の正弦波信号を発生するものである。図１を参照すると、この周波数変換装置は、２ビットカウンタ１と、数値制御発振器２と、周波数変換メモリ３と、ラッチ回路４と、Ｄ／Ａ変換器５と、低域通過フィルタ６とで構成されている。
【００１３】
２ビットカウンタ１は、周期ｆｓの基準クロックＳをカウントして周期ｆｓ／２のアドレス信号Ａ０及び周期ｆｓ／４のアドレス信号Ａ１を発生する。数値制御発振器２は、基準クロックＳに応答してアドレス信号Ｄ０〜Ｄｍを発生する。アドレス信号Ｄ０〜Ｄｍは、数値制御発振器２に設定される周波数ｆｂの周期で直線的に増加（設定が＋ｆｂの場合）または減少（設定が−ｆｂの場合）していく。なお、周期ｆｓは周波数ｆｂの４倍以上であることを要する。
【００１４】
ラッチ回路４は、アドレス信号Ａ０，Ａ１とアドレス信号Ｄ０〜Ｄｍを基準クロックＳでラッチする。これは、アドレス信号Ａ０，Ａ１とアドレス信号Ｄ０〜Ｄｍの同期をとるためである。ラッチ回路４は、アドレス信号Ａ０，Ａ１とアドレス信号Ｄ０〜Ｄｍを周波数変換メモリ３に供給する。
【００１５】
周波数変換メモリ３は、図３に示すように、アドレス信号Ａ０，Ａ１を上位２ビットとして区分される４つの領域に、ｓｉｎテーブル，ｃｏｓテーブル，−ｓｉｎテーブルおよび−ｃｏｓテーブルを格納している。ｓｉｎテーブルは、周波数ｆｂの一周期についての正弦の正値データから成り、ｃｏｓテーブルは周波数ｆｂの一周期についての余弦の正値データから成り、−ｓｉｎテーブルは周波数ｆｂの一周期についての正弦の負値データから成り、−ｃｏｓテーブルは周波数ｆｂの一周期についての余弦の負値データから成る。アドレス信号Ｄ０〜Ｄｍはこれらの一周期データに対する位相を示すデータ（位相データ）となる。
【００１６】
アドレス信号Ａ０，Ａ１とアドレス信号Ｄ０〜Ｄｍとは独立して遷移するので、周波数変換メモリ３は、周期（ｆｓ／４＋ｆｂ）のデジタル信号（周波数ｆｂの設定が＋ｆｂの場合）、または周期（ｆｓ／４−ｆｂ）のデジタル信号（周波数ｆｂの設定が−ｆｂの場合）が出力される。
【００１７】
Ｄ／Ａ変換器５は、このようにして周波数変換されたデジタル信号を基準クロックＳによりサンプリングして、周波数（ｆｓ／４＋ｆｂ）または周波数（ｆｓ／４−ｆｂ）のアナログ信号に変換する。このときＤ／Ａ変換器５から出力される周波数成分は、図２に示すように、周波数（ｆｓ／４＋ｆｂ）または周波数（ｆｓ／４−ｆｂ）と基準クロックＳの周波数ｆｓのみである。
【００１８】
低域通過フィルタ６は、Ｄ／Ａ変換器５から出力される信号の内から基準クロックＳの周波数ｆｓ成分を除去して、周波数（ｆｓ／４＋ｆｂ）のアナログ信号または周波数（ｆｓ／４−ｆｂ）のアナログ信号を外部へ出力する。
【００１９】
【動作の説明】
いま、周波数ｆａと周波数ｆｂの和の周波数（ｆａ＋ｆｂ）の正弦波信号を得ようとする場合、先ず、図３に示したように、周波数変換メモリ３の４つの領域に、周波数ｆｂに対するｓｉｎテーブル，ｃｏｓテーブル，−ｓｉｎテーブルおよび−ｃｏｓテーブルを格納しておく。各テーブルの一周期データに対する位相データは、周波数ｆａの４倍の周期４ｆａ（＝ｆｓとする）の分解能を有する。つまり、基準クロックＳ毎に、周波数ｆｂに対するｓｉｎ，ｃｏｓ，−ｓｉｎ及び−ｃｏｓの各データを格納しておくのである。
【００２０】
次に、数値制御発振器２に周期ｆｂを設定した上で、２ビットカウンタ１，数値制御発振器２，ラッチ回路４及びＤ／Ａコンバータ５に基準クロックＳを供給する。
【００２１】
すると、２ビットカウンタ１は基準クロックＳをカウントして周期ｆｓ／２（＝２ｆａ）のアドレス信号Ａ０及び周期ｆｓ／４（＝ｆａ）のアドレス信号Ａ１を発生する。また、数値制御発振器２は、基準クロックＳに応答してアドレス信号Ｄ０〜Ｄｍを発生する。ラッチ回路４はアドレス信号Ａ０，Ａ１とアドレス信号Ｄ０〜Ｄｍを基準クロックＳでラッチして周波数変換メモリ３に供給する。
【００２２】
周波数変換メモリ３では、アドレス信号Ａ１，Ａ０がメモリアドレスビットの上位２ヒ゛ットとして機能し、“００”の時はｓｉｎの一周期データ、“０１”の時はｃｏｓの一周期データ、“１０”の時は−ｓｉｎの一周期データ“１１”の時は−ｃｏｓの一周期分データが読出しの対象になる。
【００２３】
一方、アドレス信号Ｄ０〜Ｄｍはメモリアドレスビットの下位（ｍ＋１）ヒ゛ットとして機能し、それぞれの一周期データに対する位相データとなって、その位相におけるｓｉｎｆｂ，ｃｏｓｆｂ，−ｓｉｎｆｂまたは−ｃｏｓｆｂのデータが読出しの対象になる。
【００２４】
ここで、アドレス信号Ａ１，Ａ０とアドレス信号Ｄ０〜Ｄｍは基準クロックＳに同期して独立に遷移する。単純に、ｆｂ＝０と考えると、アドレス信号Ａ１，Ａ０が“００”，“０１”，“１０”，“１１”と遷移するにつれて、周波数変換メモリ３からは“０”，“１”，“０”，“−１”が順次に読み出されることが図３から容易に理解できよう。この様子を図４（Ａ）に示す。図４（Ａ）において●のポイントの正弦値が周期ｆａで読み出される。
【００２５】
逆に、ｆａ＝０と考えると、アドレス信号Ｄ０〜Ｄｍがオール“０”からオール“１”に向けて遷移すると、ｓｉｎｆｂ，ｃｏｓｆｂ，−ｓｉｎｆｂまたは−ｃｏｓｆｂのデータが連続して読み出されることが図３から容易に理解できよう。
【００２６】
しかし、実際には、アドレス信号Ａ１，Ａ０が“００”，“０１”，“１０”，“１１”と遷移するとともに、アドレス信号Ｄ０〜Ｄｍがオール“０”からオール“１”に向けて遷移するので、上述のように単純ではない。具体的に説明すると、図４（Ｂ）に示すように、例えば、アドレス信号Ａ１，Ａ０が“００”から“０１”に遷移したとき、アドレス信号Ｄ０〜Ｄｍはオール“０”に留まっておらず、少し（δだけ）位相が遅れている。
【００２７】
更に、アドレス信号Ａ１，Ａ０が“０１”から“１０”に遷移したときにはアドレス信号Ｄ０〜Ｄｍは２δだけ位相が遅れ、アドレス信号Ａ１，Ａ０が“１０”から“１１”に遷移したときにはアドレス信号Ｄ０〜Ｄｍは３δだけ位相が遅れている。このようにして、図４（Ｂ）において●のポイントの正弦波の値が周期（ｆａ＋ｆｂ）で読み出されるのである。
【００２８】
周波数変換メモリ３から出力されるデジタル信号は、Ｄ／Ａ変換器５において基準クロックＳによってサンプリングされ周波数（ｆａ＋ｆｂ）のアナログ信号に変換される。低域通過フィルタ６は、このとき派生する基準クロックの周波数成分ｆｓを取り除き、周波数（ｆａ＋ｆｂ）の正弦波信号のみを外部に出力する。したがって、従来のミキサによる周波数変換における不要な周波数波は存在しない。
【００２９】
以上は、周波数ｆａと周波数ｆｂの和の周波数（ｆａ＋ｆｂ）の正弦波信号を得ようとする場合について説明したが、周波数ｆａと周波数ｆｂの差の周波数（ｆａ−ｆｂ）の正弦波信号を得ようとする場合には、数値制御発振器２は−ｆｂを設定すればよい。
【００３０】
この場合、前述のように、数値制御発振器２は周期ｆｂで直線的に減少するアドレス信号Ｄ０〜Ｄｍを出力するので、アドレス信号Ｄ０〜Ｄｍはオール“０”からオール“１”となり、オール“１”からオール“０”に向けて遷移していく。つまり、この場合、アドレス信号Ｄ０〜Ｄｍはｆｂを設定した場合と反対方向へ遷移する。
【００３１】
したがって、図４（Ｃ）において、アドレス信号Ａ１，Ａ０が“００”から“０１”に遷移したとき、アドレス信号Ｄ０〜Ｄｍはオール“０”に留まっておらず、少し（δだけ）位相が進んでいる。
【００３２】
更に、アドレス信号Ａ１，Ａ０が“０１”から“１０”に遷移したときにはアドレス信号Ｄ０〜Ｄｍは２δだけ位相が進み、アドレス信号Ａ１，Ａ０が“１０”から“１１”に遷移したときにはアドレス信号Ｄ０〜Ｄｍは３δだけ位相が進んでいる。このようにして、図４（Ｃ）において●のポイントの正弦波の値が周期（ｆａ−ｆｂ）で読み出されるのである。
【００３３】
周波数変換メモリ３から出力されるデジタル信号は、Ｄ／Ａ変換器５において基準クロックＳによってサンプリングされ周波数（ｆａ−ｆｂ）のアナログ信号に変換される。低域通過フィルタ６は、このとき派生する基準クロックの周波数成分ｆｓを取り除き、周波数（ｆａ−ｆｂ）の正弦波信号のみを外部に出力する。したがって、従来のミキサによる周波数変換における不要な周波数波は存在しない。
【００３４】
【他の実施例】
図５は本発明の周波数変換装置の他の実施例のブロック図を示す。この実施例は、図１に示した実施例における２ビットカウンタ１の代わりにＤＤＳ（ダイレクト・デジタル・  シンセサイザ）１０、数値制御発振器２の代わりにＤＤＳ２０を採用したものである。ＤＤＳ自体は公知であるので説明を省略する。ラッチ回路４０，周波数変換メモリ３０，Ｄ／Ａ変喚器５０及び低域通過フィルタ６０は図１における同名称のものと同様である。
【００３５】
ＤＤＳ１０には周期ｆａ、ＤＤＳ１０には周期ｆｂが設定される。ＤＤＳ１０は、周期ｆａの上位アドレス信号を出力し、これが周波数変換メモリ３０における正弦波テーブルのいずれかを指定する。ＤＤＳ２０は、周期ｆｂの下位アドレス信号を出力し、これが周波数変換メモリ３０における正弦波テーブルに対する位相データとなる。その他の基本的な動作については、図１に示した実施例の動作と異なるところはない。
【００３６】
この実施例においては、ＤＤＳ１０には周期ｆａが設定されるので、ＤＤＳ１０が出力するアドレス信号の周期は基準周波数ｆｓに依存することがなくなり、周期ｆａを可変とすれば出力周波数を可変にすることができる。
【００３７】
【発明の効果】
本願発明によれば、従来は異なった周波数信号を所望の周波数の正弦波信号に変換する時に現れた多くの不要な周波数成分がなくなり、出力段における帯域通過フィルタは簡易なものでよくなるという効果を得ることができる。
【図面の簡単な説明】
【図１】本発明の周波数変換装置の一実施例を示すブロック図
【図２】図１の実施例において出力される周波数成分を示す図
【図３】図１の実施例における周波数変換メモリ３のメモリマップを示す図
【図４】本発明の周波数変換装置の動作を説明するための図
【図５】本発明の周波数変換装置の他の実施例を示すブロック図
【図６】従来の周波数変換装置の例を示すブロック図
【図７】図６の従来例において出力される周波数成分を示す図
【符号の説明】
１              ２ビットカウンタ
２              数値制御発振器
３，３０        周波数変換メモリ
４，４０        ラッチ回路
５，５０        Ｄ／Ａ変換器
６，６０        低域通過フィルタ
１０、２０      ＤＤＳ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2005012715.tif 000007
【図６】
2005012715.tif 000008
【図７】
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