(57)【要約】【課題】  不所望な不純物濃度の変動が抑制されるトレンチキャパシタ及びその製造方法を提供する。【解決手段】  トレンチキャパシタＤＴは、半導体基板１１と、前記半導体基板に設けられたトレンチ１５と、前記トレンチの下端部において第１の誘電体膜１６を介して充填された第１のドープト多結晶シリコン１７と、前記トレンチの上端部において第２の誘電体膜１８を介して充填され、第１のドープト多結晶シリコン１６と連続する第２のドープト多結晶シリコン１９とを具備し、前記第２の誘電体膜１８がラジカル素を用いた酸化膜により形成されている。【選択図】    図３
2005101352.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に設けられたトレンチと、
前記トレンチの下端部において第１の誘電体膜を介して充填された第１のドープト多結晶シリコンと、
前記トレンチの上端部において第２の誘電体膜を介して充填され、第１のドープト多結晶シリコンと連続する第２のドープト多結晶シリコンとを具備し、
前記第２の誘電体膜がラジカル素を用いた酸化膜よりなることを特徴とするトレンチキャパシタ。
【請求項２】
前記第２の誘電体膜の膜厚は５−７０ｎｍであることを特徴とする請求項１記載のトレンチキャパシタ。
【請求項３】
ラジカル素が励起状態の酸素原子／酸素分子又は電離状態の酸素原子よりなる請求項１又は２記載のトレンチキャパシタ。
【請求項４】
半導体基板中にトレンチを形成する工程と、
前記トレンチの内壁に第１の誘電体膜を形成する工程と、
前記トレンチ内に第１のドープト多結晶シリコンを充填する工程と、
前記第１のドープト多結晶シリコンおよび前記第１の誘電体膜を第１の深さまで除去してトレンチ上端部の内壁を露出する工程と、
前記トレンチ上端部の内壁にラジカル素を用いた酸化により形成された酸化膜よりなる第２の誘電体膜を形成する工程と、
前記トレンチ内の底部から前記第２の誘電体膜を選択的に除去して前記第１のドープト多結晶シリコンの表面を露出する工程と、
前記トレンチ内に第２のドープト多結晶シリコンを充填する工程と
を具備することを特徴とするトレンチキャパシタの製造方法。
【請求項５】
ラジカル素が励起状態の酸素原子／酸素分子又は電離状態の酸素原子よりなることを特徴とする請求項４記載のトレンチキャパシタの製造方法。
【請求項６】
前記ラジカル素を用いた酸化を２００−７００℃の温度で行うことを特徴とする請求項４又は５記載のトレンチキャパシタの製造方法。
【請求項７】
化学気相法で形成された酸化膜をさらに前記第２の誘電体膜上に堆積させることを特徴とする請求項４乃至６のいずれか１記載のトレンチキャパシタの製造方法。
【請求項８】
前記第２の誘電体膜を５−７０ｎｍの膜厚に形成することを特徴とする請求項４乃至６のいずれか１記載のトレンチキャパシタの製造方法。
【請求項９】
全膜厚を５−７０ｎｍの膜厚に形成することを特徴とする請求項７記載のトレンチキャパシタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、ＤＲＡＭのような半導体記憶装置におけるトレンチキャパシタ及びその製造方法に関するものである。
【背景技術】
【０００２】
周知のように、特定用途ＤＲＡＭ、混載ＤＲＡＭなどトレンチ型ＤＲＡＭのトレンチキャパシタにおいてはトレンチ上端部のセルトランジスタからトレンチ中部・下端部の蓄積電極領域へのリーク電流を防ぐために、トレンチ上端部の側壁には酸化膜が形成される。通常、この酸化膜は高温の熱酸化と化学気相により形成されている。
【０００３】
即ち、前記したようなトレンチキャパシタは図７−図１２に示されるような製造工程により形成される。
【０００４】
図７に示すように、ウエルを有する、例えば、Ｐ型半導体基板３１の表面にシリコン酸化膜３２およびシリコン窒化膜３３を順次形成した後、リソグラフィ技術および異方性エッチングを用いて前記シリコン窒化膜３３に開口部３４を形成する。
【０００５】
前記開口部３４を有する前記シリコン窒化膜３３をマスクとして、前記半導体基板３１中に一対の深いトレンチ３５を形成する。露出した内壁にキャパシタ用絶縁膜３６を形成した後、１回目の不純物のドープされた多結晶シリコン３７を前記トレンチ３５内に埋め込む。しかる後、前記キャパシタ用絶縁膜３６および前記多結晶シリコン３７を異方性または等方性エッチングを用いて所望の第１の深さまで掘り下げる。
【０００６】
図８に示すように、露出したトレンチ内壁にシリコン酸化膜３８を形成すると共に、前記シリコン酸化膜３８および基板表面に亘って化学気相法により、シリコン酸化膜のような厚い酸化膜３９が形成される。前記シリコン酸化膜３８と前記化学気相法による酸化膜３９とからなる積層構造は縦方向の寄生トランジスタの発生を抑制するために設けられ、また、前記シリコン酸化膜３８は縦方向のリーク耐性を向上させるために８００℃以上の高温で形成される。
【０００７】
図９に示すように、異方性エッチングにより前記トレンチ３５内の底部の酸化膜３９のみを除去して埋め込まれた多結晶シリコン３７の表面を露出した後、２回目の不純物のドープされた多結晶シリコン４０の埋め込みを行う。次いで、前記多結晶シリコン４０、前記酸化膜３９および前記シリコン酸化膜３８を異方性または等方性エッチングを用いて所望の第２の深さまでエッチバックする。
【０００８】
図１０に示すように、３回目の不純物のドープされた多結晶シリコン４１の埋め込みを行い、同様に、所望の第３の深さまでエッチバックする。
【０００９】
図１１に示すように、リソグラフィ技術および異方性エッチングを用いて、一対のトレンチキャパシタＤＴ１、ＤＴ２に跨るように、素子分離用のＳＴＩ(Shallow Trench Isolation)加工を行い、溝４２を形成する。
【００１０】
図１２に示すように、前記溝４２にシリコン酸化膜を埋め込み、所望の深さまでエッチバックして埋め込まれたシリコン酸化膜４３を形成する。次いで、前記マスクとして使用した前記シリコン窒化膜３３を剥離し、閾値調整用のイオン注入および活性化アニールを行う。基板表面から前記シリコン酸化膜３２を除去した後、ゲート絶縁膜４４を介してドープト多結晶シリコン膜４５および金属シリサイド又はサリサイド膜４６からなるゲート電極Ｇ１を形成し、各ゲート電極にシリコン窒化膜からなる側壁絶縁膜４７を形成する。しかる後、ソース・ドレイン領域４８、４９を形成する、例えば、Ｎ型不純物のイオン注入を行い、多結晶シリコンなどを用いてコンタクト・プラグを形成する。
【００１１】
前記した従来例において、図８に示したように、前記トレンチ３５内に１回目の多結晶シリコン３７を埋め込んでエッチバックした後、露出したトレンチ内壁に前記シリコン酸化膜３８と前記化学気相法による酸化膜３９とからなる積層構造を設けて２回目の多結晶シリコン４０を充填している。
【００１２】
この場合、前記積層構造として、酸化膜／ＴＥＯＳ又はシリコン酸化膜／窒化膜の３層構造により形成することは特許文献１に開示されている。
【特許文献１】特開２０００−２９４７４７
【発明の開示】
【発明が解決しようとする課題】
【００１３】
いずれにしても、前記した従来例においては、縦方向の寄生トランジスタの発生を抑制し、トレンチ上端部に形成される酸化膜には高い温度を必要とする工程の１つとなっている。この高温プロセスにより予め不純物がドープされた多結晶シリコンから不純物が外方拡散して濃度が低下したり、基板中に不純物が拡散する恐れもある。
【００１４】
それ故、本発明の目的は、前記した従来の欠点を解消して、トレンチ上端部に形成される酸化膜が低温で形成でき、不所望な不純物の変動を抑制することのできるトレンチキャパシタおよびその製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の第１の態様によると、トレンチキャパシタは、半導体基板と、前記半導体基板に設けられたトレンチと、前記トレンチの下端部において第１の誘電体膜を介して充填された第１のドープト多結晶シリコンと、前記トレンチの上端部において第２の誘電体膜を介して充填され、第１のドープト多結晶シリコンと連続する第２のドープト多結晶シリコンとを具備し、前記第２の誘電体膜がラジカル素を用いた酸化膜よりなることを特徴としている。
【００１６】
本発明の第２の態様によると、トレンチキャパシタの製造方法は、半導体基板中にトレンチを形成する工程と、前記トレンチの内壁に第１の誘電体膜を形成する工程と、前記トレンチ内に第１のドープト多結晶シリコンを充填する工程と、前記第１のドープト多結晶シリコンおよび前記第１の誘電体膜を第１の深さまで除去してトレンチ上端部の内壁を露出する工程と、前記トレンチ上端部の内壁にラジカル素を用いた酸化により形成された酸化膜よりなる第２の誘電体膜を形成する工程と、前記トレンチ内の底部から前記第２の誘電体膜を選択的に除去して前記第１のドープト多結晶シリコンの表面を露出する工程と、前記トレンチ内に第２のドープト多結晶シリコンを充填する工程とを具備している。
【発明の効果】
【００１７】
トレンチキャパシタ上端部における寄生トランジスタの発生を抑制する酸化膜をラジカル素を用いて低温で形成することにより、熱工程を抑制することができる。結果として多結晶シリコンからの不所望な不純物の外方拡散が抑制されて充填された多結晶シリコンの不純物濃度の低下が防止され、基板中の不純物の拡散が抑制される。また、トレンチキャパシタの上端部の酸化膜をラジカル素を用いた酸化のみで形成する場合、酸化と化学気相法で形成する場合に比べて工程数を削減することができる。
【発明を実施するための最良の形態】
【００１８】
［実施例］
以下、図１−図６を参照して実施例を説明する。図１に示すように、ウエルを有する、例えば、Ｐ型半導体基板１１の表面にシリコン酸化膜１２およびシリコン窒化膜１３を順次形成した後、リソグラフィ技術および異方性エッチングを用いて前記シリコン窒化膜１３に開口部１４を形成する。
【００１９】
前記開口部１４を有する前記シリコン窒化膜１３をマスクとして、前記半導体基板１１中に一対の深いトレンチ１５を形成する。このトレンチの露出した内壁に第１の誘電体膜である、例えば、シリコン酸化膜のようなキャパシタ用絶縁膜１６を形成した後、１回目の不純物、例えば、ヒ素のドープされた多結晶シリコン１７を前記トレンチ１５内に埋め込む。しかる後、前記キャパシタ用絶縁膜１６および前記多結晶シリコン１７を異方性または等方性エッチングを用いて所望の第１の深さまで掘り下げる。
【００２０】
図２に示すように、露出したトレンチ内壁および基板表面に亘って第２の誘電体膜であるシリコン酸化膜１８を形成する。このシリコン酸化膜１８はラジカル素、即ち、励起状態の酸素原子／酸素分子又は電離状態の酸素原子を用いた酸化により形成され、２００−７００℃の低い温度で５−７０ｎｍの厚さに形成される。この場合、前記シリコン酸化膜１８上にさらにラジカル素を用いた化学気相法で形成された酸化膜を堆積し、全膜厚を５−７０ｎｍとすることもできる。
【００２１】
通常の高温酸化では、Ｓｉ−Ｓｉ基を切って酸化する活性化エネルギーは熱により与えられる。一方ラジカル状態は、基底状態に比べて不安定な状態にあり、内部エネルギーが高く、この差分のエネルギーが活性化エネルギーを超えることに使われることにより低温ラジカル酸化が行われる。
【００２２】
図３に示すように、異方性エッチングにより前記トレンチ１５内の底部のシリコン酸化膜１８のみを除去して埋め込まれた多結晶シリコン１７の表面を露出した後、２回目の不純物、例えば、ヒ素のドープされた多結晶シリコン１９の埋め込みを行う。次いで、前記多結晶シリコン１９および前記シリコン酸化膜１８を異方性または等方性エッチングを用いて所望の第２の深さまでエッチバックする。
【００２３】
しかる後、３回目の不純物、例えば、ヒ素のドープされた多結晶シリコン２０の埋め込みを行い、所望の第３の深さまでエッチバックする。このプロセスにおいても、前記多結晶シリコン１９と共に前記シリコン酸化膜１８も同様に除去されてトレンチ側壁の上端部が露出される。
【００２４】
図４に示すように、リソグラフィ技術および異方性エッチングを用いて、一対のトレンチキャパシタＤＴ１、ＤＴ２に跨るように、素子分離用のＳＴＩ加工を行い、溝２１を形成する。
【００２５】
図５に示すように、前記溝２１にシリコン酸化膜を埋め込み、所望の深さまでエッチバックして埋め込まれたシリコン酸化膜２２を形成する。しかる後、前記マスクとして使用した前記シリコン窒化膜１３を剥離し、閾値調整用のイオン注入および活性化アニールを行う。基板表面から前記シリコン酸化膜１２を除去した後、ゲート絶縁膜２３を介してドープト多結晶シリコン膜２４および金属シリサイド又はサリサイド膜２５からなるゲート電極Ｇ１を形成し、各ゲート電極にシリコン窒化膜からなる側壁絶縁膜２６を形成する。しかる後、ソース・ドレイン領域２７、２８を形成する、例えば、Ｎ型不純物のイオン注入を行い、多結晶シリコンなどを用いてコンタクト・プラグを形成する。この際、既知のように、前記ソース又はドレイン領域と前記トレンチキャパシタ内の多結晶シリコン層とがストラップ領域を介して接続される。
【００２６】
図６は前記深いトレンチキャパシタを有する半導体記憶装置の平面図を示し、図５は図６におけるＡ−Ａ断面図を示している。即ち、前記ゲート電極Ｇ１に関連してＮ＋ソース・ドレイン領域２７、２８が形成され、該ソース領域２７にはビットラインコンタクト２９が設けられている。また、前記ゲート電極Ｇ１に隣接して順次ゲート電極Ｇ２−Ｇ４が配置され、ゲート電極Ｇ４に関連して、同様に、Ｎ＋型ソース・ドレイン領域が設けられ、図５においては２個のセルトランジスタを示している。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施例によるトレンチキャパシタの製造工程の一部を示す断面図である。
【図２】本発明の実施例によるトレンチキャパシタの製造工程の一部を示す断面図である。
【図３】本発明の実施例によるトレンチキャパシタの製造工程の一部を示す断面図である。
【図４】本発明の実施例によるトレンチキャパシタの製造工程の一部を示す断面図である。
【図５】本発明の実施例によるトレンチキャパシタを含むセルトランジスタの一部を示す断面図である。
【図６】本発明の実施例によるトレンチキャパシタを含むセルトランジスタの一部を示す平面図である。
【図７】従来例によるトレンチキャパシタの製造工程の一部を示す断面図である。
【図８】従来例によるトレンチキャパシタの製造工程の一部を示す断面図である。
【図９】従来例によるトレンチキャパシタの製造工程の一部を示す断面図である。
【図１０】従来例によるトレンチキャパシタの製造工程の一部を示す断面図である。
【図１１】従来例によるトレンチキャパシタの製造工程の一部を示す断面図である。
【図１２】従来例によるトレンチキャパシタの製造工程の一部を示す断面図である。
【符号の説明】
【００２８】
１１…半導体基板、１２…シリコン酸化膜、１３…シリコン窒化膜、１４…開口部、１５…トレンチ、１６…キャパシタ用絶縁膜、１７…多結晶シリコン、１８…シリコン酸化膜、１９…多結晶シリコン、２０…多結晶シリコン、２１…溝、２２…シリコン酸化膜、２３…ゲート絶縁膜、２４…多結晶シリコン、２５…金属シリサイド、２７…側壁絶縁膜、２７，２８…ソース・ドレイン領域、２９…ビットラインコンタクト、ＤＴ１，ＤＴ２…トレンチキャパシタ、Ｇ１−Ｇ４…ゲート電極
【図１】
2005101352.tif 000003
【図２】
2005101352.tif 000004
【図３】
2005101352.tif 000005
【図４】
2005101352.tif 000006
【図５】
2005101352.tif 000007
【図６】
2005101352.tif 000008
【図７】
2005101352.tif 000009
【図８】
2005101352.tif 000010
【図９】
2005101352.tif 000011
【図１０】
2005101352.tif 000012
【図１１】
2005101352.tif 000013
【図１２】
2005101352.tif 000014