(57)【要約】【課題】  ハードウェアを複雑にすることなく、信頼性があり正確な書き込みパルスの生成を行う方法及び回路を提供する。【解決手段】  ビットクロックに基づく書き込みパルス生成方法は、ビットクロックを、因数ｎで分周するステップと、ビットクロックに対して時間シフトした信号エッジを得るために、位相ロックループ（２、３）を用いて、分周したビットクロックを因数ｎ＋ｘ又はｎ−ｘで乗算するステップと、所望の時間シフト信号エッジを選択するステップと、時間シフトビットクロックを得るために、更なる位相ロックループ（５、６）を用いて、選択した時間シフト信号エッジを因数ｎで乗算するステップとを実行する。【選択図】  図３
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【特許請求の範囲】
【請求項１】
ビットクロックに基づく書き込みパルス生成方法であって、
ビットクロックを、因数ｎで分周するステップと、
ビットクロックに対して時間シフトした信号エッジを得るために、位相ロックループ（２、３）を用いて、分周したビットクロックを因数ｎ＋ｘ又はｎ−ｘで乗算するステップと、
所望の時間シフト信号エッジを選択するステップと、
時間シフトビットクロックを得るために、更なる位相ロックループ（５、６）を用いて、選択した時間シフト信号エッジを因数ｎで乗算するステップとを有する方法。
【請求項２】
所望の時間シフト信号エッジを選択するステップ及び更なる位相ロックループ（５、６）を用いて、選択した時間シフト信号エッジを因数ｎで乗算するステップを、並列に複数実行することにより、複数の異なる時間シフトビットクロックを生成する請求項１に記載の方法。
【請求項３】
所望の時間シフト信号エッジを選択するために、マルチプレクサ（４）を使用する請求項１又は２に記載の方法。
【請求項４】
ビットクロック、１以上の時間シフトビットクロック及び記録ピットの形状を表現する信号に基づき、光出力信号を生成する更なるステップを有する請求項１から３のいずれか１項に記載の方法。
【請求項５】
ｘ＝１である請求項１から４のいずれか１項に記載の方法。
【請求項６】
ビットクロックに基づく書き込みパルス生成回路であって、
ビットクロックを、因数ｎで分周する分周器（１）と、
ビットクロックに対して時間シフトした信号エッジを得るために、分周したビットクロックを因数ｎ＋ｘ又はｎ−ｘで乗算する位相ロックループ（２、３）と、
所望の時間シフト信号エッジを選択する論理ブロック（４）と、
時間的シフトビットクロックを得るために、選択した時間シフト信号エッジを因数ｎで乗算する更なる位相ロックループ（５、６）とを備える回路。
【請求項７】
複数の異なる時間シフトビットクロックを得るために、複数の論路ブロック（４）と、複数の位相ロックループ（５、６）を備える請求項６に記載の回路。
【請求項８】
ビットクロック、１以上の時間シフトビットクロック及び記録ピットの形状を表現する信号に基づき、光出力信号を生成するパルス制御ロジック（７）を更に備える請求項７に記載の回路。
【請求項９】
光記録媒体（１）から読み出し及び／又は光記録媒体（１）に書き込みを行う装置であって、書き込みパルス生成のために、請求項１から５の１ずれか１項に記載の方法を実行する手段、または、請求項６から８のいずれか１項に記載の回路を備えることを特徴とする装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光記録媒体への記録用書き込みパルス生成回路及び方法、前記方法を用いた光記録媒体への記録装置に関する。
【背景技術】
【０００２】
書き込みパルスの生成は、光記録媒体への記録のための書き込み方法の重要な特徴である。書き込みパルスは、導入、中間、終了パルスに区分され、記録セッション内で修正される必要がある。更に、光記録媒体の製造業者といった、様々な要因により、これら３つのパルスの長さを変化させる必要がある。従来技術によると、所望の書き込みパルス長を得るために、個々のパルスがｎパルスに渡り積算される、非常に高い周波数のビットクロックを用いて書き込みパルス長の変動が実現されている。この解決法は、パルス長の間隔の精度が、マスタクロックの周波数により制限されるという欠点がある。それに加えて、書き込み速度は、ビットクロックの最大周波数のｎ倍に制限されてしまう。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従って、本発明は、上述した欠点を克服し、ハードウェアを複雑にすることなく、信頼性があり正確な書き込みパルスを生成する方法を提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明によると、この目的は、
ビットクロックに基づく書き込みパルス生成であって、ビットクロックを、因数ｎで分周するステップと、ビットクロックに対して時間シフトした信号エッジを得るために、位相ロックループを用いて、分周したビットクロックを因数ｎ＋ｘ又はｎ−ｘで乗算するステップと、所望の時間シフト信号エッジを選択するステップと、時間シフトしたビットクロックを得るために、更なる位相ロックループを用いて、選択した時間シフト信号エッジを因数ｎで乗算するステップとを有する方法により達成される。
【０００５】
本発明の原理は、設けられたＰＬＬにより時間的に遅延したビットクロックを生成することである。ｘ＝１の場合、遅延は、ビットクロック周期の１／ｎに等しい。周期毎に時間遅延は、ｎだけ増加する。所望の遅延は、マルチプレクサにより有利に選択される。このように、定義された時間遅延は、ｎの精度で書き込みパルスの所望の長さを表すことにより生成される。本発明は、高い周波数のビットクロックを必要としないので、高速駆動に対しても容易に適用可能である。更に、時間遅延間隔により正確さが達成できる。本発明の原理は周波数に依存はせず、生成されている周波数に自動的に適合する。
【０００６】
好ましくは、所望の時間シフト信号エッジを選択するステップ及び更なる位相ロックループを用いて、選択した時間シフト信号エッジを因数ｎで乗算するステップを、並列に複数実行することにより、複数の異なる時間シフトビットクロックを生成する。これは、ビットクロック、１以上の時間シフトビットクロック及び記録ピットの形状を表現する信号に基づく、明瞭な光出力信号の生成を可能とする。
【０００７】
同様に、ビットクロックに基づく書き込みパルス生成回路は、ビットクロックを因数ｎで分周する分周器と、ビットクロックに対して時間シフトした信号エッジを得るために、分周したビットクロックを因数ｎ＋ｘ又はｎ−ｘで乗算する位相ロックループと、所望の時間シフト信号エッジを選択する論理ブロックと、時間シフトビットクロックを得るために、選択した時間シフト信号エッジを因数ｎで乗算する更なる位相ロックループとを備える。本発明による方法を実行する上記回路のハードウェア構成は複雑ではない。
【０００８】
好ましくは、複数の異なる時間シフトビットクロックを得るために、複数の論路ブロックと、複数の位相ロックループを備え、その結果、ビットクロック、１以上の時間シフトビットクロック及び記録ピットの形状を表現する信号に基づき、パルス制御ロジックが、明瞭な光出力信号を生成することを可能とする。
【０００９】
好ましくは、光記録媒体から読み出し及び／又は光記録媒体に書き込みを行う装置は、書き込みパルス生成のために、本発明による方法を実行、または、本発明による回路を備える。その様な装置は、正確な書き込みパルスを低い複雑さで生成することを可能とする。
【発明を実施するための最良の形態】
【００１０】
本発明を実施するための最良の実施形態について、以下では図面を用いて詳細に説明する。本発明は、以下に示す典型的な実施形態に限定されるものではなく、以下に示す特徴は、本発明の範囲内において、修正及び／又は結合され得るものである。
【００１１】
図１は、光記録媒体への記録用書き込みパルスを示す図である。図は、記録制御ユニットからレーザ制御ユニットに供給される信号パターンを示している。ビットクロックは、総てのユニットのマスタクロックとして使用される。ＥＦＭは、グローバル書き込み領域を示している。図１においては、８Ｔピットと、３Ｔピットのみが示されている。光出力は、レーザパワーを制御する一方、ピーク、消去、バイアスは、異なるレーザパワーレベルを表している。
【００１２】
図２は、本発明による書き込みパルス生成回路のブロック図である。レーザは、ビットクロックとＥＦＭ信号により制御される。分周期１は、ビットクロックを１／ｎに分周する。値ｎが、時間遅延の分解能を決定する。ｎ以外の分周のための因数、好ましくはｎ＋１又はｎ−１を有する分周期３を備えた遅延ステップＰＬＬ２は、分周期３の分周因数で、分周されたビットクロックを乗算する。遅延選択信号を受信する論理ブロック４は、可能なｎ遅延のうち１つの選択を可能とする。元のビットクロックに対して選択した遅延だけシフトしたビットクロック周波数を得るために、分周期６を有する遅延ＰＬＬ５は、遅延ステップＰＬＬ２の出力周波数をｎで乗算する。最後に、更なる論理ブロック７が、レーザパワーの出力パターンを生成する。更なる遅延ライン毎に、更なる遅延ＰＬＬ、分周器及び論理ブロックが必要となる。
【００１３】
図３は、マスタクロックとして使用される典型的なビットクロックパターン、遅延ステップＰＬＬ２及び遅延ＰＬＬ５の出力信号を用いて、位相ロックループを使用した書き込みパルス生成の原理を説明する図である。図においてｎは、２０としている。遅延ＰＬＬ５の出力信号は、１ステップ、２ステップ及び３ステップの遅延が示されている。
【００１４】
図４は、書き込みパルス生成回路のより詳細なブロック図である。ブロック図は、図２のブロック図と似ている。主要機能のみを示している。分周期１の入力はビットクロックである。まず、このクロックは因数ｎで分周される。分周期１の後に、位相比較器２０、ループフィルタ２１、電圧制御発振器（ＶＣＯ）２２及び更なる分周期３を備えるＰＬＬユニットが配置される。このＰＬＬユニットは、ビットクロック周波数に因数ｎ＋ｘを乗算する。最も簡易で有用な値ｘは、＋１又は−１である。符号は、ビットクロックに対する遅延が正であるか負であるかを示す。ｘ＝１の差（つまり、ｎ＋１又はｎ−１）により、ＶＣＯ２２の出力パターンは、分周期１の出力信号の１周期内で、正確に１ビットクロック長だけシフトする。ｎの値は、遅延ステップの分解能を決定する。例えば、ｎ＝３２の場合、遅延ユニットは、ビットクロック長の１／３２である。つまり、ビットクロックの周期は、ｎ中間値に分割される。
【００１５】
１周期の第１のエッジ（図３の遅延ステップＰＬＬのパターンを参照のこと）は、ビットクロックに同期している。その後のエッジは、１周期の１／ｎづつシフトする。図５に構成の詳細が示されている復号器８が、単一のエッジ、つまり異なる遅延を得るために用いられる。必要な遅延がマルチプレクサ９により選択される。遅延＃３の例が図３及び図５に示されている。この信号の周期は、分周期１の出力信号の周期と等しいが、時間領域でシフトしている。
【００１６】
周波数乗算器である更なるＰＬＬが、位相比較器５０、ループフィルタ５１、ＶＣＯ５２及びｎステップの分周期６により構成されている。乗算の因数は、ｎであるため、出力周波数はビットクロックに等しいが、総てのエッジは、ビットクロック長のｍ／ｎ、ここでｍは整数、だけシフトしている。図３の例では、ｍは３に設定されている。ビットクロックより高い周波数は使用されない。マルチプレクサ９と付加的なＰＬＬが、１つの遅延パルス生成器を構成する。更なる遅延ライン毎に、更なる遅延パルス生成器が必要である。
【００１７】
周波数乗算器の後に、パルス制御ロジック７が設けられる。このユニットの入力信号は、記録ピットの形状を現す（図１を参照）ＥＦＭ信号、ビットクロック及びＶＣＯ５２からの遅延クロックである。これらの信号は、図１に示す光出力信号を生成するために、パルス制御ロジック７で結合される。
【図面の簡単な説明】
【００１８】
【図１】光記録媒体への記録用書き込みパルスを示す図である。
【図２】本発明による書き込みパルス生成回路のブロック図である。
【図３】位相ロックループを使用した書き込みパルス生成の原理を説明する図である。
【図４】本発明による書き込みパルス生成回路のより詳細なブロック図である。
【図５】復号器ユニットのハードウェア構成を示す図である。
【符号の説明】
【００１９】
１、３、６  分周器
２  遅延ステップＰＬＬ
４  論理ブロック
５  遅延ＰＬＬ
７  パルス制御ロジック
８  復号器
９  マルチプレクサ
２０、５０  位相比較器
２１、５１  ループフィルタ
２２、５２  電圧制御発振器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【外国語明細書】
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