(57)【要約】    【課題】  強誘電体キャパシタの選択期間における消費電力を低減させることができ、電源回路の規模を小さくする。    【解決手段】  ワード線（Ｗ１〜ｍ）とビット線（Ｂ１〜ｎ）との間に強誘電体メモリセル（１０）が配置されたメモリ装置であって、リード動作時に、強誘電体キャパシタ（１０）の正の抗電位より高く分極飽和電圧より低い所定の電圧を、選択されたワード線と選択されたビット線との間に印加可能に構成されている。選択期間においてワード線（Ｗ１〜ｍ）とビット線（Ｂ１〜ｎ）との間に配置される強誘電体キャパシタ（１０）に加わる電圧は抗電位よりも高いのでビット論理状態の読み出しには充分であるが分極飽和電圧よりも低いので、ビット線（Ｂ１〜ｎ）を流れる電流量を従来よりも低く抑え、選択期間における消費電力を低減させることが可能である。【選択図】    図１
2005078765.tif 000002
【特許請求の範囲】
【請求項１】
ワード線とビット線との間に強誘電体メモリセルが配置されたメモリ装置であって、
リード動作時またはビット論理‘０’のライト動作時に、強誘電体キャパシタの正の抗電位より高く分極飽和電圧より低い所定の電圧を、選択された前記ワード線と選択された前記ビット線との間に印加可能に構成されていることを特徴とするメモリ装置。
【請求項２】
複数のワード線と複数のビット線とが交差して配置され、各前記ワード線と各前記ビット線との交点にそれぞれ強誘電体メモリセルが配置されたメモリ装置であって、
リード動作時またはビット論理‘０’のライト動作時に、強誘電体キャパシタの正の抗電位より高く分極飽和電圧より低い所定の電圧を選択的に出力する電圧選択回路と、
選択すべき前記ワード線に前記電圧選択回路から供給された前記電圧を供給するワード線駆動部と、
選択すべき前記ビット線に基準電圧を供給するビット線駆動部と、を備えたことを特徴とするメモリ装置。
【請求項３】
ワード線とビット線との間に強誘電体メモリセルが配置されたメモリ装置であって、
ビット論理‘１’のライト動作時に、当該強誘電体キャパシタの負の抗電位より低く負の分極飽和電圧より高い所定の電圧を、選択された前記ワード線と選択された前記ビット線との間に印加可能に構成されていることを特徴とするメモリ装置。
【請求項４】
複数のワード線と複数のビット線とが交差して配置され、各前記ワード線と各前記ビット線との交点にそれぞれ強誘電体メモリセルが配置されたメモリ装置であって、
ビット論理‘１’のライト動作時に、強誘電体キャパシタの負の抗電位より低く負の分極飽和電圧より高い所定の電圧を選択的に出力する電圧選択回路と、
選択すべき前記ワード線に基準電圧を供給するワード線駆動部と、
選択すべき前記ビット線に前記電圧選択回路から供給された前記電圧を供給するビット線駆動部と、を備えたことを特徴とするメモリ装置。
【請求項５】
複数のワード線と、
前記ワード線に交差して配置される複数のビット線と、
各前記ワード線と各前記ビット線との交点にそれぞれ配置される強誘電体キャパシタと、
基準電圧Ｖ０、前記基準電圧より高く強誘電体キャパシタの抗電位より低い第１の電位Ｖ１、前記抗電位より高く分極飽和電圧より低い第２電圧Ｖ２、及び前記第２電圧より高く分極飽和電圧より低い第３電圧Ｖ３を出力する電源回路と、
リード動作時またはビット論理‘０’のライト動作時に、前記第２電圧Ｖ２を選択された前記ワード線に供給し、基準電圧Ｖ０を選択された前記ビット線に供給して、当該ワード線とビット線との間に配置された前記強誘電体キャパシタに正の第２電圧Ｖ２を供給し、
ビット論理‘１’のライト動作時に、前記基準電圧Ｖ０を選択された前記ワード線に供給し、前記第３電圧Ｖ３を選択された前記ビット線に供給して、当該ワード線とビット線との間に配置された前記強誘電体キャパシタに負の第３電圧Ｖ３を供給する電源選択回路と、を備えたことを特徴とするメモリ装置。
【請求項６】
前記ビット論理‘１’のライト動作には、リード動作をすることによってビット論理が反転した前記強誘電体キャパシタに当該リード動作前のビット論理を再び書き込むリライト動作を含む、請求項３乃至５のいずれか一項に記載のメモリ装置。
【請求項７】
前記分極飽和電圧は電源電圧である、請求項１乃至６のいずれか一項に記載のメモリ装置。
【請求項８】
請求項１乃至７のいずれか一項に記載のメモリ装置を備えたことを特徴とする電子機器。
【請求項９】
ワード線とビット線との間に強誘電体メモリセルが配置されたメモリ装置の制御方法であって、
リード動作時またはビット論理‘０’のライト動作時に、強誘電体キャパシタの正の抗電位より高く分極飽和電圧より低い所定の電圧を、選択された前記ワード線と選択された前記ビット線との間に印加するステップを備えたことを特徴とするメモリ装置の制御方法。
【請求項１０】
ワード線とビット線との間に強誘電体メモリセルが配置されたメモリ装置の制御方法であって、
ビット論理‘１’のライト動作時に、当該強誘電体キャパシタの負の抗電位より低く負の分極飽和電圧より高い所定の電圧を、選択された前記ワード線と選択された前記ビット線との間に印加するステップを備えたことを特徴とするメモリ装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は強誘電体キャパシタを備えた強誘電体メモリの読み出し及び書き込み動作に関するものであり、特に消費電力の低減を図るものである。
【背景技術】
【０００２】
強誘電体の分極状態をビット論理に反映させて情報を記憶させる半導体記憶装置が強誘電体メモリである。ビット状態を記憶させるメモリセルを何個の強誘電体キャパシタとトランジスタで構成するかによって、通称１Ｔ／１Ｃ型や２Ｔ／２Ｃ型と呼ばれる回路構成が存在する。
【０００３】
強誘電体キャパシタは分極反転を生じうる電圧を印加してデータの読み出しや書き込みを行うものであるため、この分極反転を生ずるような高い電圧を強誘電体キャパシタに印加するための構成を備えている必要があった。例えば、特開平９―１１６１０７号公報には、電源電圧Ｖｃｃを印加して強誘電体キャパシタへの読み出しや書き込みを行う技術が開示されている（特許文献１）。
【０００４】
また、特開２００２―１５７８７５号公報には、強誘電体キャパシタの抗電位の半分の電位より大きく抗電位より小さい電位を、選択状態のワード線とビット線とにそれぞれ反対の極性で印加する一方、非選択状態のワード線やビット線に対する電源供給を不要にして消費電力の軽減を図る技術が開示されている（特許文献２）。当該技術によれば、非選択状態における消費電力の低減を図ることできていた。
【特許文献１】特開平９―１１６１０７号公報（図４、５）
【特許文献２】特開２００２―１５７８７５号公報（図４、５）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来技術では、非選択状態における消費電力を抑えることはできても、高い電圧が強誘電体キャパシタに印加される選択状態における消費電力の低減は図れなかった。すなわち従来技術では選択状態において強誘電体キャパシタに印加される電圧が強誘電体の飽和点にまで達していたため、高い電圧の印加に伴って選択期間における消費電力が大きくなっていた。またそのような大きな電力を供給可能とするため電源回路も大きくせざるを得なかった。
【０００６】
そこで、本発明は、選択期間における消費電力を低減し電源回路を小さくすることができるメモリ装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明は、ワード線とビット線との間に強誘電体メモリセルが配置されたメモリ装置であって、リード動作時またはビット論理‘０’のライト動作時に、強誘電体キャパシタの正の抗電位より高く分極飽和電圧より低い所定の電圧を、選択されたワード線と選択されたビット線との間に印加可能に構成されていることを特徴とする。
【０００８】
上記構成によれば、選択期間においてワード線とビット線との間に配置される強誘電体キャパシタに加わる電圧は抗電位よりも高いのでビット論理状態の読み出しには充分であるが分極飽和電圧よりも低いので、ビット線を流れる電流量を従来よりも低く抑え、選択期間における消費電力を低減させることが可能である。
【０００９】
ここで、「強誘電体メモリセル」の構造や回路構成に限定はないが、強誘電体キャパシタを含むことを要する。
【００１０】
また「リード動作」とは、ビット線を流れる電流量をセンスアンプ等で検出することにより強誘電体キャパシタに記憶されていたビット論理‘０’であるか‘１’であるかを読み取る動作をいう。ここで、当該リード動作は、抗電位を超えて強誘電体キャパシタに電圧を加えることによりビット論理‘０’を書き込むライト動作にもなっている。
【００１１】
なお、本発明においてビット論理‘０’には正方向の残留分極を呈する強誘電体キャパシタの分極状態を割り当てており、負方向の残留分極を呈する分極状態にはビット論理‘１’を割り当てている。ただし、このビット論理は便宜上のものであるため、逆に割り付けることにしてもよい。すなわち、正方向の残留分極を呈する強誘電体キャパシタの分極状態をビット論理‘１’に割り当て、負方向の残留分極を呈する分極状態をビット論理‘０’に割り当ててもよい。
【００１２】
また「分極飽和電圧」とは、強誘電体の分極が飽和する点における印加電圧であり、従来技術では電源電圧である。
【００１３】
また本発明は、複数のワード線と複数のビット線とが交差して配置され、各ワード線と各ビット線との交点にそれぞれ強誘電体メモリセルが配置されたメモリ装置であって、リード動作時またはビット論理‘０’のライト動作時に、強誘電体キャパシタの正の抗電位より高く分極飽和電圧より低い所定の電圧を選択的に出力する電圧選択回路と、リード動作時に、選択すべきワード線に電圧選択回路から供給された電圧を供給するワード線駆動部と、リード動作時に、選択すべきビット線に基準電圧を供給するビット線駆動部と、を備えたことを特徴とする。
【００１４】
上記構成によれば、電圧選択回路が少なくとも所定の電圧を出力し、ワード線駆動部とビット線駆動部とがそれぞれ当該所定の電圧と基準電圧とを加える。このとき選択期間においてワード線とビット線との間に配置される強誘電体キャパシタに加わる電圧は抗電位よりも高いのでビット論理状態の読み出しには充分であるが分極飽和電圧よりも低いので、ビット線を流れる電流量を従来よりも低く抑え、選択期間における消費電力を低減させることが可能である。ここで「基準電圧」とは例えば接地電位をいう。
【００１５】
本発明は、ワード線とビット線との間に強誘電体メモリセルが配置されたメモリ装置であって、ビット論理‘１’のライト動作時に、当該強誘電体キャパシタの負の抗電位より低く負の分極飽和電圧より高い所定の電圧を、選択されたワード線と選択されたビット線との間に印加可能に構成されていることを特徴とする。
【００１６】
上記構成によれば、選択期間においてワード線とビット線との間に配置される強誘電体キャパシタに逆方向に加わる電圧は抗電位よりも低いのでビット論理‘１’の書き込みには充分であるが負の分極飽和電圧よりも高いので、ビット線を流れる電流量を従来よりも低く抑え、選択期間における消費電力を低減させることが可能である。
【００１７】
ここで「負の分極飽和電圧」とは、強誘電体の負極性の分極が飽和する点における印加電圧であり、従来技術では反転させた電源電圧である。
【００１８】
また本発明は、複数のワード線と複数のビット線とが交差して配置され、各ワード線と各ビット線との交点にそれぞれ強誘電体メモリセルが配置されたメモリ装置であって、ビット論理‘１’のライト動作時に、強誘電体キャパシタの負の抗電位より低く負の分極飽和電圧より高い所定の電圧を選択的に出力する電圧選択回路と、リード動作時に、選択すべきワード線に基準電圧を供給するワード線駆動部と、リード動作時に、選択すべきビット線に電圧選択回路から供給された電圧を供給するビット線駆動部と、を備えたことを特徴とする。
【００１９】
上記構成によれば、電圧選択回路が少なくとも所定の電圧を出力し、ワード線駆動部とビット線駆動部とがそれぞれ当該所定の電圧と基準電圧とを加える。このとき選択期間においてワード線とビット線との間に配置される強誘電体キャパシタに逆方向に加わる電圧は抗電位よりも低いのでビット論理‘１’の書き込みには充分であるが分極飽和電圧よりも高いので、ビット線を流れる電流量を従来よりも低く抑え、選択期間における消費電力を低減させることが可能である。
【００２０】
ここで本発明において、電圧選択回路やワード線駆動部、ビット線駆動部が電圧昇降のタイミング制御やワード線、ビット線の選択を独立して行ってもよいが、別途制御回路によりメモリ装置のタイミング制御をしてもよい。
【００２１】
また本発明は、複数のワード線と、ワード線に交差して配置される複数のビット線と、各ワード線と各ビット線との交点にそれぞれ配置される強誘電体キャパシタと、基準電圧Ｖ０、基準電圧より高く強誘電体キャパシタの抗電位より低い第１の電位Ｖ１、抗電位より高く分極飽和電圧より低い第２電圧Ｖ２、及び第２電圧より高く分極飽和電圧より低い第３電圧Ｖ３を出力する電源回路と、リード動作時またはビット論理‘０’のライト動作時に、第２電圧Ｖ２を選択されたワード線に供給し、基準電圧Ｖ０を選択されたビット線に供給して、当該ワード線とビット線との間に配置された強誘電体キャパシタに正の第２電圧Ｖ２を供給し、ビット論理‘１’のライト動作時に、基準電圧Ｖ０を選択されたワード線に供給し、第３電圧Ｖ３を選択されたビット線に供給して、当該ワード線とビット線との間に配置された強誘電体キャパシタに負の第３電圧Ｖ３を供給する電源選択回路と、を備えたことを特徴とする。
【００２２】
上記構成によれば、リード動作時やビット論理‘０’のライト時には強誘電体キャパシタに加わる電圧は抗電位よりも高い電圧がかかるためビット論理状態の読み出しやビット論理 ‘０’の書き込みには充分であるが分極飽和電圧よりも低い電圧が加わる。また、ビット論理‘１’のライト時やリライト時には強誘電体キャパシタに逆方向に加わる電圧は抗電位よりも低い電圧がかかるためビット論理‘１’の書き込みには充分であるが負の分極飽和電圧よりも高い電圧が加わる。リード時でもライト時でもビット線を流れる電流量が従来よりも低いので、選択期間における消費電力を大幅に低減させることが可能である。
【００２３】
ここで上記ライト動作には、リード動作をすることによってビット論理が反転した強誘電体キャパシタに当該リード動作前のビット論理を再び書き込むリライト動作を含んでいてもよい。
【００２４】
また本発明は、上記本発明のメモリ装置を備えたことを特徴とする電子機器でもある。ここで「電子機器」とは、本発明に係るメモリ装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定が無いが、例えば、上記メモリ装置を備えるコンピュータ装置一般、携帯電話、ＰＨＳ，ＰＤＡ、電子手帳、ＩＣカード等、不揮発性の記憶装置を必要とするあらゆる装置が含まれる。
【００２５】
さらに本発明は、ワード線とビット線との間に強誘電体メモリセルが配置されたメモリ装置の制御方法であって、リード動作時またはビット論理‘０’のライト動作時に、強誘電体キャパシタの正の抗電位より高く分極飽和電圧より低い所定の電圧を、選択されたワード線と選択されたビット線との間に印加するステップを備えたことを特徴とするメモリ装置の制御方法でもある。
【００２６】
同様に本発明は、ワード線とビット線との間に強誘電体メモリセルが配置されたメモリ装置の制御方法であって、ビット論理‘１’のライト動作時に、当該強誘電体キャパシタの負の抗電位より低く負の分極飽和電圧より高い所定の電圧を、選択されたワード線と選択されたビット線との間に印加するステップを備えたことを特徴とするメモリ装置の制御方法でもある。
【発明の効果】
【００２７】
本発明によれば、強誘電体キャパシタに対する読み出し動作や書き込み動作において、分極状態を反転させるために印加する電圧を従来用いられる電源電圧より小さく設定したので、強誘電体キャパシタの選択期間における消費電力を低減させることができ、電源回路の規模を小さくすることができる。
【発明を実施するための最良の形態】
【００２８】
次に本発明を実施するための好適な実施形態を、図面を参照しながら説明する。
（実施形態１）
本発明の実施形態１は、強誘電体キャパシタに対するリード動作またはビット論理‘０’のライト動作時における選択期間の消費電力を抑えるためのメモリ構造及び制御方法に関する。
【００２９】
図１に本実施形態に係るメモリ装置のブロック図を示す。図１に示すように、本メモリ装置は、電源回路１、制御回路２、電圧選択回路３、ワード線駆動部４、ビット線駆動部５、メモリセルアレイ６、及びセンスアンプ７を備えている。
【００３０】
電源回路１は、各強誘電体キャパシタ１０の駆動に必要な各種電源電圧を発生する電力供給手段としての構成を備えている。特に本実施形態では、基準電圧である接地電位Ｖ０、抗電位より低い電圧である第１電圧Ｖ１、抗電位より高い電圧である第２電圧Ｖ２、及び電源電圧Ｖｄｄである第３電圧Ｖ３を供給するようになっている。第１電圧Ｖ１は１／３Ｖｄｄであり、第２電圧Ｖ２は２／３Ｖｄｄである。
【００３１】
制御回路２は、強誘電体キャパシタ１０に対する読み出し動作及び書き込み動作に必要なタイミングを規定する制御信号を生成し、電圧選択回路３に供給するようになっている。この制御信号は、ワード線駆動部４やビット線駆動部５に対するワード線やビット線の選択タイミングを含んでいてもよい。
【００３２】
電圧選択回路３は、制御回路２からの制御信号に基づいて、ワード線駆動部４に供給する電圧（選択ワード線（ＳＷＬ）に印加する選択電圧ＶSWL及び非選択ワード線（ＵＳＷＬ）に印加する非選択電圧ＶUSWL）を、電源回路１から供給された電圧Ｖ０〜Ｖ３のうちから選択して供給するようになっている。また電源選択回路３は、当該制御信号に基づいて、ビット線駆動部５に供給する電圧（選択ビット線（ＳＢＬ）に印加する選択電圧ＶSBL及び非選択ビット線（ＵＳＢＬ）に印加する非選択電圧ＶUSBL）を、電源回路１から供給された電圧Ｖ０〜Ｖ３のうちから選択して供給するようになっている。
【００３３】
ワード線駆動部４は、選択すべき選択ワード線（ＳＷＬ）に対し選択電圧ＶSWLを、それ以外の非選択ワード線（ＵＳＷＬ）に対し非選択電圧ＶUSWLを、供給するようになっている。
【００３４】
ビット線駆動部５は、選択すべき選択ビット線（ＳＢＬ）に対し選択電圧ＶSBLを、それ以外の非選択ビット線（ＵＳＢＬ）に対し非選択電圧ＶUSBLを、供給するようになっている。
【００３５】
メモリセルアレイ６は、互いに平行な複数のワード線Ｗ１〜Ｗｍと複数のビット線Ｂ１〜Ｂｎとが交差する領域に形成されており、互いの交点付近には半導体プロセスにより強誘電体キャパシタを含む強誘電体メモリセル１０が形成されて構成されている。本実施形態では話を簡単にするため、各メモリセル１０には強誘電体キャパシタを一個含むのみとし、このため強誘電体キャパシタをメモリセルと同義に扱う。
【００３６】
センスアンプ７は、ビット線を流れる電流を作動増幅器によって電圧値に変換してしきい値電圧Ｖrefを参照することによって、各強誘電体キャパシタに記憶されていたデータがビット論理‘０’であったか‘１’であったかを検出可能に構成されている。
【００３７】
次に図２を用いて、強誘電体の特性と、強誘電体キャパシタに対する従来の書き込み動作と読み出し動作について説明する。
【００３８】
外部から電界を加えなくても本来的に電気分極を持っている物質のうち、この分極（自発分極）の向きを、外部から加える電界で反転できるものを強誘電体と言う。強誘電性を有する物質の典型的な例としてはペロブスカイト構造を有する結晶があり、そのヒステリシス特性は図２のようになる。図２において、横軸は強誘電体に印加される電圧、すなわち電界の強さを示しており、縦軸は強誘電体に生じる分極値、すなわち蓄積される電荷量を示している。特に破線で示しているのが通常の強誘電体メモリの動作におけるヒステリシスループであり、実線で示しているのが本発明における強誘電体メモリに係るヒステリシスループである。
【００３９】
図２に示すように、分極が生じていない強誘電体（Ｐ＝０）に正方向の電圧を加え上昇させていくと電界の強さに対応して分極が生じ、Ａ点で分極が飽和する。分極が飽和した時の電圧が分極飽和電圧である。今度は強誘電体に印加する電圧を下げていくと、電圧がゼロになった場合でも分極はゼロにならず残留分極Ｐｒ（Ｂ点）が残る。すなわち正電圧を印加することによって残留分極という形で情報が保持されているのである。この特性を利用して、不揮発性のランダムアクセスメモリ、すなわち強誘電体メモリ（FeRAM：feroelectric  random  access  memory）が実現されている。
【００４０】
次にこの残留分極Ｐｒをゼロにするためには強誘電体に印加される電界が抗電界（Ｆ点）を超える強さになるように逆方向の電圧を加える。この時の電圧を抗電位と称する。抗電位を超える強さの逆方向の電圧を加えるとまた逆方向の分極がＣ点で飽和する（負の分極飽和電圧）。ここから今度は電圧を上げていってゼロにすると、負方向の残留分極が残る（Ｄ点）。すなわちＢ点とは逆方向の残留分極でも情報が保持されている。この残留分極を再び反転させるには、正方向の抗電界を超えるような電圧（抗電位）を加えＥ点を通過させる。
【００４１】
通常、強誘電体メモリでは、強誘電体キャパシタをＢ点の分極状態に駆動することをビット論理‘０’を書き込むライト動作と定義づけ、Ｄ点の分極状態に駆動することをビット論路‘１’を書き込むライト動作と定義づけている。従来の強誘電体メモリでは、強誘電体キャパシタの分極状態を飽和させる印加電圧と同じかそれ以上に電源電圧を設定し（あるいは強誘電体の特性調整を行い）、電源電圧Ｖｄｄを印加して分極反転をさせている。
【００４２】
次に従来の読み出し原理を説明する。強誘電体キャパシタに電源電位Ｖｄｄを印加すると、その時の分極状態に応じてヒステリシス特性上の経路が異なる。例えば強誘電体キャパシタにビット論理‘０’が保持されていた場合には電源電圧Ｖｄｄが印加されることでＢ点からＡ点に向かう。逆に強誘電体キャパシタにビット論理‘１’が保持されていた場合には電源電圧Ｖｄｄが印加されるとＤ点から分極反転を生じＡ点に向かう。強誘電体キャパシタにいずれのビット論理が保持されていたかに応じて電荷量に顕著な差が生ずる。強誘電体メモリではビット線上に生ずる電流量をセンスアンプで電圧の変化として検出する。センスアンプのしきい値をビット論理に対応して生ずる電圧の中間付近に設定しておけば、強誘電体メモリセルにビット論理‘０’が記憶されていたのかビット論理‘１’が記憶されていたのかを検出できる。この情報の読み出し動作をリード動作と称している。
【００４３】
ここでビット論理‘１’を読み出した場合、分極反転が生じるため、結果的にビット論理‘０’を上書きしてしまっている。このように情報を壊して読み出したことになっているので、ビット論理‘１’の読み出し動作を破壊読み出しと呼ぶこともある。破壊読み出しをした場合には再び元のビット論理‘１’を強誘電体キャパシタに記憶し直さなければならないため、再びＦ点を超える分極反転を生じさせＤ点の残留分極状態に戻す。これをリライト動作と称している。すなわち、ビット論理‘１’のリード動作は引き続きリライト動作をする必要がある。
【００４４】
本発明の強誘電体メモリでは、リード時及び／またはライト時に、強誘電体キャパシタの分極状態が飽和する前の印加電圧でデータの読み出しや書き込みを行う点に特徴がある。本実施形態の強誘電体メモリでは、強誘電体の抗電位を２／３Ｖｄｄより小さく１／３Ｖｄｄより大きい値に設定する。そして図２の実線で示すように、特に当該実施形態１ではデータのリード動作において、電源電圧Ｖｄｄを印加する代わりに抗電位より大きく分極飽和電圧より小さい電圧、具体的には２／３Ｖｄｄを上限の印加電圧に設定している。すなわち強誘電体キャパシタ１０にビット論理‘０’が記憶されていた場合には、強誘電体キャパシタはｂ点からａ点に向かう分極変化を示し、ビット論理‘１’が記憶されていた場合には、強誘電体キャパシタはＤ点からＥ点の抗電位を経てａ点に向かう分極変化を示す。
【００４５】
図３の模式図を参照して、本実施形態１に係る強誘電体キャパシタに対し、ワード線やビット線が選択状態であるか非選択状態であるかに応じてどのように電圧が変化するかを説明する。
【００４６】
図３（ａ）は選択されたワード線（ＳＷＬ）及び選択されたビット線（ＳＢＬ）を中心に、前後の非選択ワード線（ＵＳＷＬ）及び非選択ビット線（ＵＳＢＬ）を含めた９つのメモリセルのマトリクスの一部分を模式的に示すものである。
【００４７】
非選択状態では原則１／３Ｖｄｄの電圧が印加されている。ワード線及びビット線の双方ともが非選択状態である強誘電体キャパシタ（１０―１、１０―３、１０―７、１０―９）には電圧ゼロが、ワード線またはビット線のいずれか一方のみが選択状態である強誘電体キャパシタ（１０―２、１０―４、１０―６、１０―８）には電圧１／３Ｖｄｄが印加される。図２から判るように、電圧１／３Ｖｄｄは抗電位より低く、ビット論理がどのようなものであっても分極反転を生じえず、したがって保持情報に変化は生じない。
【００４８】
ところがワード線及びビット線の双方が選択状態にある場合（１０―５）、強誘電体キャパシタには正方向の電圧２／３Ｖｄｄが印加されることになる。この電圧は強誘電体キャパシタ１０―５にビット論理‘０’が保持されていた場合には図２のｂ点からａ点へ、ビット論理‘１’が保持されていた場合にはＤ点からａ点へと遷移させるものとなっている。このためビット論理に対応してセンスアンプ７に生ずる電流量の変化に大きな相違が生じ、データの読み出しが行える。
【００４９】
リード動作における電圧印加方法はそのままビット論理‘０’のライト動作にも適用できる。すなわち強誘電体キャパシタにビット論理‘０’を書き込む場合にも図３（ａ）に対応する電圧印加を行えばよい。
【００５０】
ビット状態‘１’をリードした場合にはリライト動作が必要であることを説明した。そこでビット状態‘１’をリードした場合には、リード動作に続き、図３（ｂ）に示すような電圧を上記強誘電体キャパシタ１０―５に印加する。
【００５１】
非選択状態では原則１／３Ｖｄｄの電圧が印加されている。ワード線及びビット線の双方ともが非選択状態である強誘電体キャパシタ（１０―１、１０―３、１０―７、１０―９）には電圧ゼロが、ワード線またはビット線のいずれか一方のみが選択状態である強誘電体キャパシタ（１０―２、１０―４、１０―６、１０―８）には電圧１／３Ｖｄｄが印加される。図２から判るように、電圧１／３Ｖｄｄは抗電位より低く、ビット論理がどのようなものであっても分極反転を生じえず、したがって保持情報に変化は生じない。
【００５２】
図３（ｂ）に示すように、ワード線及びビット線の双方が選択状態である強誘電体キャパシタ１０―５には、リライト時、負方向の電圧Ｖｄｄが印加される。この電圧は強誘電体キャパシタ１０―５の抗電位を超えて図２のＣ点まで駆動するものであるため、ビット論理‘１’を書き込む動作となっている。その他の強誘電体キャパシタ（１０―１〜１０―４、１０−６〜１０―９）には負方向の電圧１／３Ｖｄｄより大きい電圧が加わることが無いためそれらのビット論理を変化させることはない。
【００５３】
ここで、リライト動作は強誘電体キャパシタへのビット論理‘１’のライト動作と同じである。そのため、ビット論理‘１’のライト時にも同様の電圧を強誘電体キャパシタに印加すればよい。
【００５４】
次に図４のタイミングチャートを参照して、上記リード期間及びそれに続くリライト期間におけるワード線及びビット線の電圧変化を、さらに詳しく説明する。リード期間の電圧変化はビット論理‘０’のライト動作と同様であり、リライト期間の電圧変化はビット論理‘１’のライト動作と同様である。
【００５５】
まずリード期間に入ると、ワード線駆動部４が選択ワード線ＳＷＬに対して電圧選択回路３からの選択電圧ＶSWLを、非選択ワード線ＵＳＷＬに対して非選択電圧ＶUSWLを出力する。同様に、ビット線駆動部５が選択ビット線ＳＢＬに対して電圧選択回路３からの選択電圧ＶSBLを、非選択ビット線ＵＳＢＬに対して非選択電圧ＶUSBLを出力する。電圧選択回路３は制御回路２の出力する制御信号に基づいて周期Ｔごとに出力する選択電圧と非選択電圧を変化させていく。この動作により図４に示すような電圧変化が生ずる。
【００５６】
まず、周期Ｔ１において選択ワード線ＳＷＬの電圧を第１電圧Ｖ１（＝１／３Ｖｄｄ）としたまま選択ビット線ＳＢＬの電圧を基準電圧Ｖ０（＝０）とし、次の周期Ｔ１で選択ワード線ＳＷＬの電圧を第２電圧Ｖ２（＝２／３Ｖｄｄ）とする。この周期Ｔ２においてセンスアンプにより電流量に応じて生ずる電圧を検出して記憶されていたビット論理が読み取られる。このときビット論理‘１’が保持されていた場合にはビット論理の反転が生じる。周期Ｔ３で選択ワード線ＳＷＬの電圧を第１電圧Ｖ１に戻し、リード動作を終了する。次のリライト期間では、周期Ｔ４において非選択ワード線ＵＳＷＬを第２電圧Ｖ２に保持しながら、選択ワード線ＳＷＬを基準電圧Ｖ０に落とす。次いで周期Ｔ５で選択ビット線ＳＢＬの電圧を一気に第３電圧Ｖ３（＝Ｖｄｄ）まで引き上げる。このときビット論理‘０’が保持されていた強誘電体キャパシタには分極反転が生じビット論理‘１’が書き込まれる。次いで選択ビット線ＳＢＬの電圧を第１電圧Ｖ１にまで落として、リライト期間を終了する。
【００５７】
図５は、図４におけるワード線及びビット線の電圧変化を重ね合わせて電圧の変化を一覧表示したものである。図５に示すように、リライト期間においてＶｄｄが印加されているものの、その他の期間においては最高でも第２電圧Ｖ２（２／３Ｖｄｄ）までの電圧しか印加されていない。このため、ビット線等に流れる電流量を従来に比べて抑えることができる。また電流量が小さくてよいため、回路の電流容量を小さくでき、回路規模を小さくすることができる。
【００５８】
（実施形態２）
本発明の実施形態２は、強誘電体キャパシタに対するリライト動作またはビット論理‘１’のライト動作時においても選択期間の消費電力を抑えることのできるメモリ構造及び制御方法に関する。
本実施形態２におけるメモリ装置の概要は上記実施形態１と同様である。但し、図１の電圧選択回路３において、第３電圧Ｖ３として電源電圧Ｖｄｄの代わりに負の抗電位より絶対値が大きいが分極飽和電圧より小さい電圧（２／３Ｖｄｄ＋α）を出力するようになっている。
【００５９】
図２のヒステリシス特性において、本実施形態２における第３電圧を印加すると、強誘電体キャパシタはｃ点に至る。すなわち強誘電体キャパシタにビット論理‘０’が記憶されていた場合には抗電位ｆ点を経て分極飽和電圧Ｃ点よりも小さい分極値を示すｃ点に至る。また強誘電体キャパシタにビット論理‘１’が記憶されていた場合にはＤ点からｃ点に至る。図２から判るように、本実施形態２では、リライト動作やビット論理‘１’のライト動作において必要となる電圧をも従来の電源電圧Ｖｄｄより小さくしている。
【００６０】
図６の模式図を参照して、本実施形態２に係る強誘電体キャパシタに対し、ワード線やビット線が選択状態であるか非選択状態であるかに応じてどのように電圧が変化するかを説明する。図６（ｂ）のリード動作時やビット論理‘０’のライト動作時については上記実施形態１と同様である。
【００６１】
図６（ｂ）に示すように、ワード線及びビット線の双方が選択状態である強誘電体キャパシタ１０―５には、リライト時、第３電圧（＝２／３Ｖｄｄ＋α）が印加される。この電圧は強誘電体キャパシタ１０―５の抗電位を超えて図２のｃ点まで駆動するものであるため、ビット論理‘１’を書き込む動作となっている。その他の強誘電体キャパシタ（１０―１〜１０―４、１０−６〜１０―９）には１／３Ｖｄｄより大きい電圧が加わることが無いためそれらのビット論理を変化させることはない。
【００６２】
ここで、実施形態１と同様、リライト動作は強誘電体キャパシタへのビット論理‘１’のライト動作と同じである。そのため、ビット論理‘１’のライト時にも同様の電圧を強誘電体キャパシタに印加すればよい。
【００６３】
図７に、当該実施形態２におけるタイミングチャートを示す。図７は上記実施形態１とほぼ同様であるが、周期Ｔ５において印加される第３電圧Ｖ３の値がＶｄｄではなく、２／３Ｖｄｄ＋αである点で異なっている。
【００６４】
図８は、図７におけるワード線及びビット線の電圧変化を重ね合わせて電圧の変化を一覧表示したものである。図８に示すように、リード期間における印加電圧は最高でも第２電圧Ｖ２（２／３Ｖｄｄ）までの電圧であるのに加えて、リライト期間においても電源電圧Ｖｄｄより小さい電圧（２／３Ｖｄｄ＋α）が最高電圧になっている。このため、ビット線等に流れる電流量を従来に比べて、さらに、実施形態１に比べても抑えることができる。また電流量が小さくてよいため、回路の電流容量をさらに小さくでき、回路規模をさらに小さくすることができる。
【００６５】
（実施形態３）
本発明の実施形態３は、本発明のメモリ装置を備えた電子機器、特にパーソナルコンピュータに関する。
図９は、本実施形態におけるパーソナルコンピュータ１０００の構成を示す斜視図である。図９において、パーソナルコンピュータ１０００は、表示パネル１００１と、キーボード１００２を備えた本体部１００４と、から構成されている。当該パーソナルコンピュータ１０００の本体部１００４の記憶媒体として、特に不揮発メモリとして、本発明の構造を備えたメモリ装置や本発明の制御方法で駆動されるメモリ装置が利用されている。
【００６６】
コンピュータ装置に限らず本発明に係るメモリ装置は、従来品に比べても低消費電力であり回路の小型化に適しているため、携帯用途を中心とするあらゆる電子機器の記憶装置として好適である。
【００６７】
本発明は、上記各実施形態に限定されることなく、本願発明の趣旨を逸脱しない範囲で種々に変形して適用することが可能である。例えば、各選択ワード線、非選択ワード線、選択ビット線、非選択ビット線の電圧設定は例示に過ぎず異なる電圧設定をしてもよい。また各強誘電体キャパシタに加える電圧変化タイミングも例示に過ぎず、実施形態に限定されるものではない。
【図面の簡単な説明】
【００６８】
【図１】実施形態に係るメモリ装置のブロック図。
【図２】実施形態における強誘電体キャパシタのヒステリシス特性（Ｅ−Ｄ特性）
【図３】実施形態１に係るメモリ装置の電圧印加状態模式図。
【図４】実施形態１に係るメモリ装置のリード動作時のタイミングチャート。
【図５】実施形態１に係るメモリ装置のリード動作時の印加電圧一覧。
【図６】実施形態２に係るメモリ装置の電圧印加状態模式図。
【図７】実施形態２に係るメモリ装置のリード動作時のタイミングチャート。
【図８】実施形態２に係るメモリ装置のリード動作時の印加電圧一覧。
【図９】実施形態３に係る電子機器の例である。
【符号の説明】
【００６９】
１…電圧回路、２…電圧選択回路、３…制御回路、４…ビット線駆動部、５…ワード線駆動部、６…メモリセルアレイ、７…センスアンプ、１０…強誘電体キャパシタ（メモリセル）、１００…メモリ装置、１０００…パーソナルコンピュータ装置、Ｗ１〜Ｗｍ…ワード線、Ｂ１〜Ｂｎ…ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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