(57)【要約】【課題】膜厚の異なる複数のＭＯＳトランジスタを同一の半導体基板上に形成し、かつシリサイド化を行う。【解決手段】図２（ａ）に示すように、全面にシリコン酸化膜１０をＣＶＤ法により堆積する。そして、図２（ｂ）に示すように、シリコン酸化膜１０を異方性エッチングする。このエッチングは、低耐圧ＭＯＳトランジスタの、Ｐ−型ソース層８及びＰ−型ドレイン層９上のゲート絶縁膜２を除去するまで行う。このとき、中耐圧ＭＯＳトランジスタのＰ−型ソース層６及びＰ−型ドレイン層７上には第２のゲート絶縁膜３が残存しているので、このままではシリサイド化ができない。そこで、図２（ｃ）に示すように、低耐圧ＭＯＳトランジスタ形成領域をフォトレジスト層１３でマスクし、残存した第２のゲート絶縁膜３をエッチングし、完全に除去する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
第１のゲート絶縁膜を有する第１のＭＯＳトランジスタと、この第１のゲート絶縁膜より厚い第２のゲート絶縁膜を有する第２のＭＯＳトランジスタとを同一の半導体基板上に有した半導体装置の製造方法において、
前記半導体基板上の第１のＭＯＳトランジスタ形成領域に第１ゲート絶縁膜を、第２のＭＯＳトランジスタ形成領域に第２のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上に第１のゲート電極を形成し、前記第２のゲート絶縁膜上に第２のゲート電極を形成する工程と、
全面に絶縁膜を被着する工程と、
前記絶縁膜並びに前記第１及び第２ゲート絶縁膜を前記第１のＭＯＳトランジスタ形成領域の半導体基板の表面が露出するまで異方性エッチングすることで、前記第１及び第２のゲート電極の側壁にサイドウオールスペーサ絶縁膜を形成する工程と、
前記第１のＭＯＳトランジスタ形成領域をマスク材でマスクして、前記異方性エッチングで残存した前記第２の絶縁膜を除去して第２のＭＯＳトランジスタのソースドレイン形成領域を露出する工程と、
前記第１及び第２のＭＯＳトランジスタのソース層及びドレイン層上に金属シリサイド層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記マスク材がフォトレジストであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記絶縁膜がＣＶＤ酸化膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、第１のゲート絶縁膜を有する第１のＭＯＳトランジスタと、この第１のゲート絶縁膜より厚い第２のゲート絶縁膜を有する第２のＭＯＳトランジスタとを同一の半導体基板上に有した半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来より、２．５Ｖ／１０Ｖや１．８Ｖ／１０Ｖの２つの電源電圧を有する２電源のＬＳＩが開発されている。この種のＬＳＩでは、低い電源電圧用（２．５Ｖ、１．８Ｖ対応）の低耐圧ＭＯＳトランジスタと、これにより高い電源電圧用（１０Ｖ対応）の中耐圧ＭＯＳトランジスタが同一半導体チップ上に集積化される。一方、ＭＯＳトランジスタのソース・ドレイン抵抗を低減し、その高速化を図るために、シリサイドプロセスが用いられている。なお、シリサイドプロセスについては、以下の特許文献１に開示されている。
【特許文献１】特開２００２−３５３３３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、低耐圧ＭＯＳトランジスタのゲート絶縁膜は薄く、中耐圧ＭＯＳトランジスタのゲート絶縁膜はこれよりも厚い。すると、ゲート電極の側壁のサイドウオール絶縁膜を形成するために絶縁膜のスペーサエッチングを行う時に、低耐圧ＭＯＳトランジスタのゲート絶縁膜を除去する条件でエッチングすると、中耐圧ＭＯＳトランジスタのゲート絶縁膜が残存して、その後のシリサイドプロセスが行えない。一方、中耐圧ＭＯＳトランジスタのゲート絶縁膜を完全に除去できる条件でエッチングすると、素子分離膜や低耐圧ＭＯＳトランジスタの部分がオーバーエッチングになり、トランジスタ特性に悪影響を及ぼしてしまうという問題があった。
【課題を解決するための手段】
【０００４】
そこで本発明は、第１のゲート絶縁膜を有する第１のＭＯＳトランジスタと、この第１のゲート絶縁膜より厚い第２のゲート絶縁膜を有する第２のＭＯＳトランジスタとを同一の半導体基板上に有した半導体装置の製造方法において、前記半導体基板上の第１のＭＯＳトランジスタ形成領域に第１ゲート絶縁膜を、第２のＭＯＳトランジスタ形成領域に第２のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜上に第１のゲート電極を形成し、前記第２のゲート絶縁膜上に第２のゲート電極を形成する工程と、全面に絶縁膜を被着する工程と、前記絶縁膜並びに前記第１及び第２ゲート絶縁膜を前記第１のＭＯＳトランジスタ形成領域の半導体基板の表面が露出するまで異方性エッチングすることで、前記第１及び第２のゲート電極の側壁にサイドウオールスペーサ絶縁膜を形成する工程と、前記第１のＭＯＳトランジスタ形成領域をマスク材でマスクして、前記異方性エッチングで残存した前記第２の絶縁膜を除去して第２のＭＯＳトランジスタ形成領域を露出する工程と、前記第１及び第２のＭＯＳトランジスタのソース層及びドレイン層上に金属シリサイド層を形成する工程と、を有することを特徴とする。
【発明の効果】
【０００５】
本発明によれば、膜厚の異なる複数のＭＯＳトランジスタを同一の半導体基板上に形成することができると共に、それらのＭＯＳトランジスタのシリサイド化を行うことができる。
【実施例】
【０００６】
次に、本発明の実施例に係る半導体装置の製造方法ついて図面を参照しながら説明する。図１〜図３において、左側に低耐圧ＭＯＳトランジスタ形成領域の断面図を示し、右側に中耐圧ＭＯＳトランジスタ形成領域の断面図を示す。
【０００７】
図１（ａ）に示すように、Ｎ型シリコン基板１上の、低耐圧ＭＯＳトランジスタ形成領域に薄い第１のゲート絶縁膜２を形成し、中耐圧ＭＯＳトランジスタ形成領域に厚い第２のゲート絶縁膜３を形成する。第１のゲート絶縁膜２、第２のゲート絶縁膜３の膜厚は、例えばそれぞれ５ｎｍ、３０ｎｍであるが、これらは目標とする耐圧等に応じて任意に設定すればよい。
【０００８】
それらの形成方法は、例えば、まずＮ型シリコン基板１の全面を熱酸化し、その後低耐圧ＭＯＳトランジスタ形成領域の熱酸化膜を除去し、さらにもう一度熱酸化することにより、膜厚の異なるゲート絶縁膜を形成することができる。なお、第１のゲート絶縁膜２、第２のゲート絶縁膜３の形成前に、不図示のフィールド酸化膜が形成されているものとする。
【０００９】
次に、図１（ｂ）に示すように、第１のゲート絶縁膜２上に第１のゲート電極４を形成し、これと同時に、第２のゲート絶縁膜３上に第２のゲート電極５を形成する。第１のゲート電極４及び第２のゲート電極５は例えばポリシリコンやアモルファスシリコンから成る。そして、中耐圧ＭＯＳトランジスタのＰ−型ソース層６及びＰ−型ドレイン層７を形成する。これらは、第２のゲート電極５をマスクとしてボロン等のＰ型不純物をＮ型シリコン基板１の表面にイオン注入し、その後熱拡散により深く拡散することにより形成される。
【００１０】
次に、図１（ｃ）に示すように、低耐圧ＭＯＳトランジスタのＰ−型ソース層８及びＰ−型ドレイン層９を形成する。これらは、トランジスタの微細化のために、中耐圧ＭＯＳトランジスタのＰ−型ソース層６及びＰ−型ドレイン層７に比して浅く形成される。
【００１１】
次に、図２（ａ）に示すように、全面にシリコン酸化膜１０をＣＶＤ法により堆積する。そして、図２（ｂ）に示すように、シリコン酸化膜１０を異方性エッチングする。このエッチングは、低耐圧ＭＯＳトランジスタの、Ｐ−型ソース層８及びＰ−型ドレイン層９上のゲート絶縁膜２を除去するまで行う。
【００１２】
これにより、低耐圧ＭＯＳトランジスタの第１のゲート電極４の側壁に第１のサイドウオールスペーサ絶縁膜１１が形成され、中耐圧ＭＯＳトランジスタの第２のゲート電極５の側壁に第２のサイドウオールスペーサ絶縁膜１２が形成される。このとき、中耐圧ＭＯＳトランジスタのＰ−型ソース層６及びＰ−型ドレイン層７上には第２のゲート絶縁膜３が残存しているので、このままではシリサイド化ができない。
【００１３】
そこで、図２（ｃ）に示すように、低耐圧ＭＯＳトランジスタ形成領域をフォトレジスト層１３でマスクし、中耐圧ＭＯＳトランジスタのＰ−型ソース層６及びＰ−型ドレイン層７上に残存した第２のゲート絶縁膜３をエッチングし、完全に除去する。このときのエッチングはドライエッチングでもウエットエッチングでもよい。
【００１４】
次に、図３（ａ）に示すように、フォトレジスト層１３を除去し、低耐圧ＭＯＳトランジスタのＰ＋型ソース層１４及びＰ＋型ソース層１５、中耐圧ＭＯＳトランジスタのＰ＋型ソース層１６及びＰ＋型ソース層１７を形成する。これにより、低耐圧ＭＯＳトランジスタについてはＬＤＤ構造が形成される。中耐圧ＭＯＳトランジスタについては、第２のゲート電極５からオフセットされたＰ＋型ソース層１６及びＰ＋型ソース層１７が形成され、ソース耐圧及びドレイン耐圧の向上が図られる。
【００１５】
そして、図３（ｂ）に示すように、全面にチタンをスパッタしてチタン層１８を形成し、その後熱処理を行う。これにより、シリコンと接触したチタン層１８の部分はシリサイド化される。次に、図３（ｃ）に示すように、シリサイド化されなかったチタン層１８（例えば、第１のサイドウオールスペーサ絶縁膜１１、第２のサイドウオールスペーサ絶縁膜１２上のチタン層１８）をエッチングにより選択的に除去する。これにより、低耐圧ＭＯＳトランジスタの第１のゲート電極４上にチタンシリサイド層１９が形成され、Ｐ＋型ソース層１４、Ｐ＋型ソース層１５上にそれぞれチタンシリサイド層２０，２１が形成され、中耐圧ＭＯＳトランジスタの第２のゲート電極５上にチタンシリサイド層２２が形成され、Ｐ−型ソース層６及びＰ＋型ソース層１６上にチタンシリサイド層２３が形成され、Ｐ−型ドレイン層７及びＰ＋型ドレイン層１７上にチタンシリサイド層２４が形成される。
【００１６】
このように、本実施例によれば、低耐圧ＭＯＳトランジスタ形成領域をフォトレジスト層１３でマスクし、中耐圧ＭＯＳトランジスタのＰ−型ソース層６及びＰ−型ドレイン層７上に残存した第２のゲート絶縁膜３をエッチングし、完全に除去しているので、その後中耐圧ＭＯＳトランジスタについても、シリサイドプロセスを行うことが可能になる。
【００１７】
なお、中耐圧ＭＯＳトランジスタの低濃度のＰ−型ソース層６、Ｐ−型ドレイン層７上にそれぞれチタンシリサイド層２３、２４を形成すると、チタンシリサイド層２３、２４中にボロンが取り込まれ、ジャンクションリークが発生するおそれがある。そこで、Ｐ−型ソース層６、Ｐ−型ドレイン層７上にはチタンシリサイド層を形成しないことが好ましい。
【００１８】
また、上記実施例において、Ｐチャネル型ＭＯＳトランジスタを例として説明したが、本発明はＮチャネル型ＭＯＳトランジスタについても同様に適用できる。さらに、上記実施例では、ゲート絶縁膜厚の異なる２つのＭＯＳトランジスタを例として説明したが、本発明はゲート絶縁膜厚が互いに異なる３つのＭＯＳトランジスタを同一の半導体基板上に集積化し、シリサイド化する場合にも同様に適用できる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施例による半導体装置の製造方法を説明する断面図である。
【図２】本発明の実施例による半導体装置の製造方法を説明する断面図である。
【図３】本発明の実施例による半導体装置の製造方法を説明する断面図である。
【図１】
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【図２】
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【図３】
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