(57)【要約】  【課題】本発明は、パルス性ノイズを含め、同期信号に重畳したノイズを適切に除去することが可能な送信装置、受信装置、及びこれらを備えた電子機器の提供を目的とする。  【解決手段】本発明に係る電子機器は、情報信号ＤＡＴＡ及び同期信号ＣＬＫを生成する制御回路１と、両信号を混合して信号ＭＣＬＫを得る混合回路２と、信号ＭＣＬＫから同期信号ＣＬＫを抽出して信号Ａを得る比較回路４と、混合信号ＭＣＬＫから情報信号ＤＡＴＡを抽出して信号Ｂを得る比較回路５と、信号Ｂを遅らせて信号Ｄを得る遅延回路６と、信号Ａと信号Ｄを足し合わせて信号Ｅを得る加算回路７と、信号Ｅから同期信号ＣＬＫを抽出して信号Ｆを得る比較回路８と、信号Ｄを遅らせて信号Ｇを得る遅延回路９と、を有して成り、信号Ｆを同期信号とし信号Ｇを情報信号とする構成としている。【選択図】      図１
2005159954.tif 000002
【特許請求の範囲】
【請求項１】
各々２値の論理状態を持つ情報信号及び同期信号を生成する制御回路と、両信号の論理状態の組合わせに応じて電圧レベルが変遷する混合信号を生成する混合回路と、を有して成り、前記混合信号の電圧レベルは、前記同期信号が第１の論理状態であれば前記情報信号の論理状態に応じて第１、第２の電圧レベルに変遷され、前記同期信号が第２の論理状態であれば、前記情報信号の論理状態に関わらず、第３の電圧レベルに変遷されることを特徴とする送信装置。
【請求項２】
請求項１に記載の送信装置で生成された混合信号を受信する受信装置であって、前記混合信号が第２の電圧レベルを超えているか否かに応じて論理状態が変遷する第１比較信号を生成する第１比較回路と、前記混合信号が第１の電圧レベルを超えているか否かに応じて論理状態が変遷する第２比較信号を生成する第２比較回路と、第２比較信号に所定の遅延を与えて第１遅延信号を生成する第１遅延回路と、第１比較信号と第１遅延信号とを足し合わせて加算信号を生成する加算回路と、前記加算信号が所定の電圧レベルを超えているか否かに応じて論理状態が変遷する第３比較信号を生成する第３比較回路と、第１遅延信号に所定の遅延を与えて第２遅延信号を生成する第２遅延回路と、を有して成り、第３比較信号を前記送信装置からの同期信号とし、第２遅延信号を前記送信装置からの情報信号とすることを特徴とする受信装置。
【請求項３】
請求項１に記載の送信装置と、請求項２に記載の受信装置と、を備えて成ることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同期信号に基づいて情報信号を伝送する送信装置、受信装置、及びこれらを備えた電子機器に関するものである。
【背景技術】
【０００２】
複写機、ファクシミリ、プリンタなどの画像形成装置において、制御回路から各種構成ユニット（高圧電源ユニットやドラムユニット）の記憶素子やディジタル／アナログ変換素子等に情報信号を伝送する際の信号伝送方式としては、一般に、同期信号（クロック信号）を用いて複数の情報信号を直列送信する伝送方式（以下、クロック同期型シリアル信号伝送方式と呼ぶ）が採用されている。
【特許文献１】特開２００１−６９１２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
確かに、上記のクロック同期型シリアル信号伝送方式を用いた従来構成であれば、同期信号に基づいて情報信号を高精度に伝送することが可能である。
【０００４】
しかしながら、上記の従来構成では、伝送中の同期信号にノイズが重畳した場合、当該ノイズをトリガとして意図しない情報信号のサンプリング等が行われてしまい、信号伝送に誤動作を生じるおそれがあった。なお、従来より、抵抗とコンデンサから成るフイルタを用いて上記のノイズを除去する構成が実用化されていたが、このような構成では、幅の広いパルス性ノイズを除去しにくい上、情報信号の伝送速度が遅くなるという課題があった。また、従来より、受信側（記憶素子やディジタル／アナログ変換素子など）に対して何回も同じ情報を送り続けることで、ノイズによる誤動作の影響を最小限に抑える構成が実用化されていたが、このような構成では、送信側の制御回路におけるソフト的な負担が大きくなるという課題があった。
【０００５】
また、上記の従来構成では、調歩同期方式（データをキャラクタ単位毎に区切り、キャラクタの先頭にスタートビット、終端にストップビットを付加して同期をとる方式）や独立同期方式（最初に同期符号を２個以上送り、その後に連続してキャラクタを伝送する方式）、或いはフレーム同期方式（データの最初と最後に特定のフラグパターンを付加して同期をとる方式）など、１本の線材を用いてシリアル信号の伝送を行う構成（例えば、特許文献１を参照）に比べて、同期信号と情報信号を別々に伝送するために１本余計な線材を必要とするため、装置規模縮小の妨げとなることも課題であった。
【０００６】
本発明は、上記の問題点に鑑み、パルス性のノイズを含め、同期信号に重畳したノイズを適切に除去することが可能な送信装置、受信装置、及びこれらを備えた電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明に係る送信装置は、各々２値の論理状態を持つ情報信号及び同期信号を生成する制御回路と、両信号の論理状態の組合わせに応じて電圧レベルが変遷する混合信号を生成する混合回路と、を有して成り、前記混合信号の電圧レベルは、前記同期信号が第１の論理状態であれば前記情報信号の論理状態に応じて第１、第２の電圧レベルに変遷され、前記同期信号が第２の論理状態であれば、前記情報信号の論理状態に関わらず、第３の電圧レベルに変遷される構成としている。
【０００８】
また、本発明に係る受信装置は、上記構成から成る送信装置で生成された混合信号を受信する受信装置であって、前記混合信号が第２の電圧レベルを超えているか否かに応じて論理状態が変遷する第１比較信号を生成する第１比較回路と、前記混合信号が第１の電圧レベルを超えているか否かに応じて論理状態が変遷する第２比較信号を生成する第２比較回路と、第２比較信号に所定の遅延を与えて第１遅延信号を生成する第１遅延回路と、第１比較信号と第１遅延信号とを足し合わせて加算信号を生成する加算回路と、前記加算信号が所定の電圧レベルを超えているか否かに応じて論理状態が変遷する第３比較信号を生成する第３比較回路と、第１遅延信号に所定の遅延を与えて第２遅延信号を生成する第２遅延回路と、を有して成り、第３比較信号を前記送信装置からの同期信号とし、第２遅延信号を前記送信装置からの情報信号とする構成としている。
【０００９】
また、本発明に係る電子機器は、上記の送信装置と受信装置を備えた構成としている。
【発明の効果】
【００１０】
本発明に係る送信装置及び受信装置であれば、パルス性のノイズを含め、同期信号に重畳したノイズを簡単な回路構成で適切に除去することが可能となる。従って、ノイズ源の多い高圧電源装置等の記憶素子やディジタル／アナログ変換素子に対するシリアル信号伝送の信頼性向上を実現することができる。また、信号伝送に要する線材の本数を削減することもできるので、機器のコストダウンが可能となる。
【発明を実施するための最良の形態】
【００１１】
図１は本発明に係る電子機器の一実施形態を示す回路図（一部にブロック図を含む）である。本図に示すように、本実施形態の電子機器は、制御回路１と、混合回路２と、信号伝送路３と、第１比較回路４と、第２比較回路５と、第１遅延回路６と、加算回路７と、第３比較回路８と、第２遅延回路９と、ディジタル／アナログ変換素子１０（以下、ＤＡＣ［Digital/Analog Converter］１０と呼ぶ）と、を有して成る。なお、本実施形態の電子機器では、信号伝送路３を境界として、その前段部（制御回路１、混合回路２）が送信装置に相当し、その後段部（第１比較回路４、第２比較回路５、第１遅延回路６、加算回路７、第３比較回路８、第２遅延回路９、ＤＡＣ１０）が受信装置に相当する。
【００１２】
制御回路１は、情報信号ＤＡＴＡと同期信号ＣＬＫを生成する回路部であり、制御基板上に搭載されたＣＰＵ［Central Processing Unit］等がこれに相当する。
【００１３】
混合回路２は、制御回路１で生成された情報信号ＤＡＴＡと同期信号ＣＬＫを混合して混合信号ＭＣＬＫを生成する回路部であり、ｎｐｎ型バイポーラトランジスタ２１、２２と、抵抗２３〜２９と、を有して成る。トランジスタ２１のベースは、混合回路２の情報信号入力端に相当し、抵抗２５を介して制御回路１の情報信号出力端に接続されている。また、トランジスタ２１のベースは、抵抗２６を介して接地されている。トランジスタ２２のベースは、混合回路２の同期信号入力端に相当し、抵抗２９を介して制御回路１の同期信号出力端に接続されている。また、トランジスタ２２のベースは、抵抗２８を介して接地されている。トランジスタ２１、２２のエミッタは互いに接続されており、その接続ノードは抵抗２７を介して接地されている。トランジスタ２１のコレクタは、抵抗２３の一端に接続されている。トランジスタ２２のコレクタは、混合回路２の出力端に相当し、抵抗２４の一端に接続される一方、信号伝送路３にも接続されている。抵抗２３、２４の各他端は互いに接続されており、その接続ノードは電源供給ラインに接続されている。
【００１４】
第１比較回路４は、信号伝送路３を介して入力された混合信号ＭＣＬＫから同期信号ＣＬＫを分離する回路であり、比較器４１と、抵抗４２〜４４と、第１直流電圧源４５（基準電圧Ｖｒｅｆ１）と、を有して成る。比較器４１の非反転入力端（＋）は、抵抗４２を介して信号伝送路３に接続されるとともに、抵抗４４を介して比較器４１の出力端にも接続されている。比較器４１の反転入力端（−）は、抵抗４３を介して第１直流電圧源４５の正極端に接続されている。第１直流電圧源４５の負極端は接地されている。
【００１５】
第２比較回路５は、信号伝送路３を介して入力された混合信号ＭＣＬＫから情報信号ＤＡＴＡを分離する回路部であり、比較器５１と、抵抗５２〜５４と、第２直流電圧源５５（基準電圧Ｖｒｅｆ２）と、を有して成る。比較器５１の非反転入力端（＋）は、抵抗５２を介して信号伝送路３に接続されるとともに、抵抗５４を介して比較器５１の出力端にも接続されている。比較器５１の反転入力端（−）は、抵抗５３を介して第２直流電圧源５５の正極端に接続されている。第２直流電圧源５５の負極端は接地されている。
【００１６】
第１遅延回路６は、第２比較回路５の出力信号に所定の遅延を与える回路であり、比較器６１と、抵抗６２〜６５と、コンデンサ６６と、第３直流電圧源６７（基準電圧Ｖｒｅｆ３）と、を有して成る。比較器６１の非反転入力端（＋）は、抵抗６３の一端に接続されるとともに、抵抗６５を介して比較器６１の出力端にも接続されている。比較器６１の反転入力端（−）は、抵抗６４を介して第３直流電圧源６７の正極端に接続されている。第３直流電圧源６７の負極端は接地されている。抵抗６３の他端は、抵抗６２を介して比較器５１の出力端に接続されている。また、抵抗６３の他端は、コンデンサ６６を介して接地されている。
【００１７】
加算回路７は、第１比較回路４の出力信号と第１遅延回路６の出力信号を加算する回路部であり、加算器７１と、抵抗７２〜７６と、を有して成る。加算器７１の非反転入力端（＋）は抵抗７２〜７４の各一端に接続されている。加算器７１の出力端は抵抗７５、７６を介して接地されている。加算器７１の反転入力端（−）は、抵抗７５、７６の接続ノードに接続されている。抵抗７２の他端は比較器４１の出力端に接続されている。抵抗７３の他端は比較器６１の出力端に接続されている。抵抗７４の他端は接地されている。
【００１８】
第３比較回路８は、加算回路７の出力信号から同期信号ＣＬＫを抽出する回路であり、比較器８１と、抵抗８２と、第４直流電圧源８３（基準電圧Ｖｒｅｆ４）と、を有して成る。比較器８１の非反転入力端（＋）は、加算器７１の出力端に接続されるとともに、抵抗８２を介して比較器８１の出力端にも接続されている。比較器８１の反転入力端（−）は、第４直流電圧源８３の正極端に接続されている。第４直流電圧源８３の負極端は接地されている。
【００１９】
第２遅延回路９は、第２遅延回路６の出力信号に所定の遅延を与える回路であり、比較器９１と、抵抗９２〜９５と、コンデンサ９６と、第５直流電圧源９７（基準電圧Ｖｒｅｆ５）と、を有して成る。比較器９１の非反転入力端（＋）は、抵抗９３の一端に接続されるとともに、抵抗９５を介して比較器９１の出力端にも接続されている。比較器９１の反転入力端（−）は、抵抗９４を介して第５直流電圧源９７の正極端に接続されている。第５直流電圧源９７の負極端は接地されている。抵抗９３の他端は、抵抗９２を介して比較器６１の出力端に接続されている。また、抵抗９３の他端は、コンデンサ９６を介して接地されている。
【００２０】
ＤＡＣ１０は、第２遅延回路９の出力信号を第３比較回路８の出力信号に基づいてディジタル信号Ａ０〜Ａ４に変換する回路部であり、第２遅延回路９の出力信号が入力されるデータ端子ＴＤと、第３比較回路８の出力信号が入力されるクロック端子ＴＣと、を有して成る半導体集積素子である。
【００２１】
上記構成から成る電子機器の動作について、図２を参照しながら詳細に説明する。図２は電子機器各部の信号波形を示すタイミングチャートである。なお、本図中において、ＤＡＴＡは情報信号、ＣＬＫは同期信号、ＭＣＬＫは信号伝送路３を介して第１、第２比較回路４、５に入力される混合信号、Ａは第１比較回路４で生成される第１比較信号、Ｂは第２比較回路５で生成される第２比較信号、Ｃは第１遅延回路６内の鈍化信号、Ｄは第１遅延回路６で生成される第１遅延信号、Ｅは加算回路７で生成される加算信号、Ｆは第３比較回路８で生成される第３比較信号、Ｇは第２遅延回路９で生成される第２遅延信号、を各々示している。
【００２２】
本図に示すように、制御回路１では、同期信号ＣＬＫのクロックパルス立下げ時に、ハイレベル「Ｈ」、ローレベル「Ｌ」、ハイレベル「Ｈ」、ローレベル「Ｌ」となる情報信号ＤＡＴＡが生成されているものとする。
【００２３】
このとき、混合回路２では、下記動作によって情報信号ＤＡＴＡと同期信号ＣＬＫとの混合処理が行われる。まず、情報信号ＤＡＴＡが「Ｌ」であり、同期信号ＣＬＫが「Ｈ」である状態について説明する。この状態では、トランジスタ２２のベースに電圧が印加され、コレクタ電流ｉ２が抵抗２４から抵抗２７へ流れ込む。従って、抵抗２８、２９でトランジスタ２２のベース電流をコレクタ電流ｉ２が飽和する領域に設定しておけば、混合信号ＭＣＬＫの電圧レベルは、抵抗２７の両端電圧ＶＥとトランジスタ２２のコレクタ・エミッタ間飽和電圧ＶＣＥ（ｓａｔ）とを足し合わせた電圧レベル（レベル１）となる。
【００２４】
次に、同期信号ＣＬＫは「Ｈ」のまま、情報信号ＤＡＴＡが「Ｈ」となった状態について説明する。この状態では、トランジスタ２１のベースに電圧が印加され、コレクタ電流ｉ１が抵抗２３から抵抗２７へ流れ込むため、抵抗２７の両端電圧ＶＥが上昇してトランジスタ２２のエミッタ・ベース間における電位差が小さくなる。その結果、コレクタ電流ｉ２が減少して抵抗２４での電圧降下量が小さくなり、混合信号ＭＣＬＫの電圧レベルは所定の電圧レベル（レベル２）まで上昇する。
【００２５】
次に、情報信号ＤＡＴＡが「Ｈ」のまま、同期信号ＣＬＫが「Ｌ」となった状態について説明する。この状態では、トランジスタ２２のベース電圧がゼロとなるため、情報信号ＤＡＴＡの論理状態に関わらず、コレクタ電流ｉ２は流れなくなる。従って、混合信号ＭＣＬＫの電圧レベルは、電源電圧付近（レベル３）まで上昇する。
【００２６】
以降、混合信号ＭＣＬＫの電圧レベルは、同期信号ＣＬＫが「Ｈ」となった時点でレベル２に下降し、さらに情報信号ＤＡＴＡが「Ｌ」となって時点でレベル１に下降する。
【００２７】
続いて、信号伝送路３よりも後段側での混合信号分離処理並びにノイズ除去処理について説明する。
【００２８】
第１比較回路４は、信号伝送路３を介して入力された混合信号ＭＣＬＫから同期信号ＣＬＫを分離すべく、混合信号ＭＣＬＫと第１基準電圧Ｖｒｅｆ１（レベル２よりも高く、レベル３よりも低い電圧レベル）とを比較し、混合信号ＭＣＬＫが第１基準電圧Ｖｒｅｆ１よりも高ければ「Ｈ」、低ければ「Ｌ」となる第１比較信号Ａを生成する。従って、第１比較信号Ａは、同期信号ＣＬＫの反転信号となる。なお、混合信号ＭＣＬＫにノイズが重畳していた場合であっても、その波高値が第１基準電圧Ｖｒｅｆ１を超えないものについては、当該比較処理によって除去することが可能である。一方、波高値が第１基準電圧Ｖｒｅｆ１を超えるものについては、後述するノイズ除去処理が必要となる。
【００２９】
一方、第２比較回路５は、合信号ＭＣＬＫから情報信号ＤＡＴＡを分離すべく、混合信号ＭＣＬＫと第２基準電圧Ｖｒｅｆ２（レベル１よりも高く、レベル２よりも低い電圧レベル）を比較し、混合信号ＭＣＬＫが第２基準電圧Ｖｒｅｆ２よりも高ければ「Ｈ」、低ければ「Ｌ」となる第２比較信号Ｂを生成する。従って、第２比較信号Ｂは、情報信号ＤＡＴＡと同期信号ＣＬＫの反転信号との論理和信号となる。
【００３０】
第１遅延回路６は、第２比較信号Ｂに所定の遅延を与えるべく、抵抗６２とコンデンサ６６によって第２比較信号Ｂのエッジを鈍らせた後、その鈍化信号Ｃと第３基準電圧Ｖｒｅｆ３とを比較して、鈍化信号Ｃが第３基準電圧Ｖｒｅｆ３より高ければ「Ｈ」、低ければ「Ｌ」となる比較信号を生成し、当該比較信号を第１遅延信号Ｄとして加算回路７及び第２遅延回路９に各々送出する。
【００３１】
加算回路７は、第１比較信号Ａに残存したノイズパルスを除去すべく、第１比較信号Ａと第１遅延信号Ｄを足し合わせて加算信号Ｅを生成する。ここで、加算信号Ｅの電圧レベルは、第１比較信号Ａと第１遅延信号Ｄの双方が同位相でハイレベル「Ｈ」である場合に限り、各信号Ａ、Ｄを足し合わせた電圧レベルになる。従って、第１比較信号Ａに含まれるクロックパルスについては、その波高値が２倍（各信号Ａ、Ｄの波高値が同一である場合）に高められるが、第１比較信号Ａに残存したノイズパルスについては、第１遅延信号Ｄに現れるノイズパルスと位相が一致しないため、その波高値が維持されることになる。
【００３２】
第２比較回路８は、加算信号Ｅから同期信号ＣＬＫを抽出すべく、加算信号Ｅと第４基準電圧Ｖｒｅｆ４（加算信号Ｅに含まれるクロックパルスのみを抽出し得る電圧レベル）とを比較し、加算信号Ｅが第４基準電圧Ｖｒｅｆ４より高ければ「Ｈ」、低ければ「Ｌ」となる第３比較信号Ｆを生成する。従って、第３比較信号Ｆは、第１比較信号Ａから残存ノイズパルスが除去された信号となる。なお、ここで得られた第３比較信号Ｆは、制御回路１からの同期信号として、ＤＡＣ１０のクロック端子ＴＣに送出される。
【００３３】
一方、第２遅延回路９は、第１遅延信号Ｄにさらなる遅延を与えるべく、抵抗９２とコンデンサ９６によって第１遅延信号Ｄのエッジを鈍らせた後、その鈍化信号と第５基準電圧Ｖｒｅｆ５とを比較して、鈍化信号が第５基準電圧Ｖｒｅｆ５よりも高ければ「Ｈ」、低ければ「Ｌ」となる第２遅延信号Ｇを生成する。なお、ここで得られた第２遅延信号Ｇは、制御回路１からの情報信号として、ＤＡＣ１０のデータ端子ＴＤに送出される。
【００３４】
ＤＡＣ１０は、第２比較信号Ｆの立上がりエッジで第２遅延信号Ｇをラッチすることにより、情報信号ＤＡＴＡの内容を認識し、ディジタル信号Ａ０〜Ａ４として後段回路に送出する。なお、第２遅延信号Ｇには、所望のデータパルス以外にノイズパルスやクロックパルスが含まれているが、当該第２遅延信号Ｇは第１遅延信号Ｄよりもさらに遅れてレベル変遷を生じるため、第２比較信号Ｆの立上がりエッジで所望データパルス以外がラッチされることはない。
【００３５】
上記したように、本実施形態の電子機器は、シリアル信号の送信装置として、各々２値の論理状態を持つ情報信号ＤＡＴＡ及び同期信号ＣＬＫを生成する制御回路１と、両信号ＤＡＴＡ、ＣＬＫの論理状態の組合わせに応じて電圧レベルが変遷する混合信号ＭＣＬＫを生成する混合回路２と、を有して成り、混合信号ＭＣＬＫの電圧レベルは、同期信号ＣＬＫが第１の論理状態（本実施形態では「Ｈ」）であれば情報信号ＤＡＴＡの論理状態に応じて第１、第２の電圧レベルに変遷され、同期信号ＣＬＫが第２の論理状態（本実施形態では「Ｌ」）であれば、情報信号ＤＡＴＡの論理状態に関わらず、第３の電圧レベルに変遷される構成としている。
【００３６】
また、本実施形態の電子機器は、シリアル信号の受信装置として、混合信号ＭＣＬＫが第２の電圧レベルを超えているか否かに応じて論理状態が変遷する第１比較信号Ａを生成する第１比較回路４と、混合信号ＭＣＬＫが第１の電圧レベルを超えているか否かに応じて論理状態が変遷する第２比較信号Ｂを生成する第２比較回路５と、第２比較信号Ｂに所定の遅延を与えて第１遅延信号Ｄを生成する第１遅延回路６と、第１比較信号Ａと第１遅延信号Ｄとを足し合わせて加算信号Ｅを生成する加算回路７と、加算信号Ｅが所定の電圧レベルを超えているか否かに応じて論理状態が変遷する第３比較信号Ｆを生成する第３比較回路８と、第１遅延信号Ｄに所定の遅延を与えて第２遅延信号Ｇを生成する第２遅延回路９と、を有して成り、第３比較信号Ｆを送信装置からの同期信号とし、第２遅延信号Ｇを送信装置からの情報信号とする構成としている。
【００３７】
このような構成とすることにより、パルス性のノイズを含め、同期信号ＣＬＫに重畳したノイズを非常に簡単な回路構成で適切に除去することが可能となる。従って、ノイズ源の多い高圧電源装置等の記憶素子やディジタル／アナログ変換素子に対するシリアル信号伝送の信頼性向上を実現することができる。また、信号伝送路３の線材本数を削減することもできるので、機器のコストダウンが可能となる。
【００３８】
なお、本実施形態の採用に際しては、情報信号ＤＡＴＡのパルス幅を同期信号ＣＬＫのクロックパルス幅よりも広く設定するとともに、同期信号ＣＬＫのクロックパルス挿入より先に、情報信号ＤＡＴＡの電圧レベルを変遷する構成にするとよい。さらに、情報信号ＤＡＴＡは、第１、第２遅延回路６、９での遅延時間分だけ同期信号ＣＬＫより早く送出しておくとよい。このような構成とすることにより、第２比較信号Ｆの立上がりエッジで所望データパルスをラッチし損ねるといった事態を回避することが可能となる。
【００３９】
また、上記の実施形態では、トランジスタ２１、２２を用いて混合回路２を構成した場合を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、演算増幅素子等を用いても、同様の機能を実現させることが可能である。
【００４０】
また、上記の実施形態では、情報信号をコンデンサと抵抗器のみで遅らせる構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、シフトレジスタ等を用いて同期信号を遅延させ、遅れたビットと現在のビットを加算することによって混入した同相ノイズの位相を遅らせる構成としても構わない。
【産業上の利用可能性】
【００４１】
本発明は、ファクシミリ、プリンタなどの画像形成装置において、制御回路から各種構成ユニット（特に、ノイズ源の多い高圧電源ユニットやドラムユニット）の記憶素子やディジタル／アナログ変換素子に情報信号を伝送する際のＳ／Ｎ向上に有用な技術である。
【図面の簡単な説明】
【００４２】
【図１】は、本発明に係る電子機器の一実施形態を示す回路図である。
【図２】は、電子機器各部の信号波形を示すタイミングチャートである。
【符号の説明】
【００４３】
１    制御回路（ＣＰＵ）
２    混合回路
２１、２２    ｎｐｎ型バイポーラトランジスタ
２３〜２９    抵抗
３    信号伝送路
４    第１比較回路
４１    比較器
４２〜４４    抵抗
４５    第１直流電圧源（Ｖｒｅｆ１）
５    第２比較回路
５１    比較器
５２〜５４    抵抗
５５    第２直流電圧源（Ｖｒｅｆ２）
６    第１遅延回路
６１    比較器
６２〜６５    抵抗
６６    コンデンサ
６７    第３直流電圧源（Ｖｒｅｆ３）
７    加算回路
７１    加算器
７２〜７６  抵抗
８    第３比較回路
８１    比較器
８２    抵抗
８３    第４直流電圧源（Ｖｒｅｆ４）
９    第２遅延回路
９１    比較器
９２〜９５    抵抗
９６    コンデンサ
９７    第５直流電圧源（Ｖｒｅｆ５）
１０    ディジタル／アナログ変換素子（ＤＡＣ）
【図１】
2005159954.tif 000003
【図２】
2005159954.tif 000004