(57)【要約】【課題】  本発明は高電圧スイッチ回路を提供すること。【解決手段】  高電圧スイッチのディスチャージのためのディスチャージ部内にディスチャージトランジスタのゲート端子に電源電圧より高い所定の電圧を印加してディスチャージ時間を減少させることのできる半導体素子の高電圧スイッチ回路を備える。【選択図】図２
2005176296.tif 000002
【特許請求の範囲】
【請求項１】
ディスチャージノードと、
高電圧伝送イネーブル及びクロック信号によって外部の高電圧を伝送する高電圧スイッチ部と、
前記ディスチャージノードによって前記高電圧スイッチ部の出力である高電圧をディスチャージする第１ＮＭＯＳトランジスタと、
前記高電圧伝送イネーブル信号によって前記ディスチャージノードに電源電圧を印加する電源電圧伝送部と、
前記高電圧伝送イネーブル信号によって前記ディスチャージノードの電圧を制御する第２ＮＭＯＳトランジスタと、
前記高電圧伝送イネーブル信号と前記クロック信号によって前記ディスチャージノードの電圧を所定レベル上昇させる電圧ポンピング部と
を備えることを特徴とする高電圧スイッチ回路。
【請求項２】
前記電源電圧伝送部は、
電源電圧と前記ディスチャージノードとの間に直列接続されたＰＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタを含み、前記ＰＭＯＳトランジスタは前記伝送イネーブル信号によって駆動し、前記第３ＮＭＯＳトランジスタは前記ＰＭＯＳトランジスタを介して伝送された前記電源電圧によって駆動することを特徴とする請求項１に記載の高電圧スイッチ回路。
【請求項３】
前記電圧ポンピング部は、
前記高電圧伝送イネーブル信号を反転するインバータと、
前記インバータの出力と前記クロック信号とを入力して論理組み合わせするＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力によって前記ディスチャージノードに所定の電圧を上昇させるため、キャパシタ接続された第４ＮＭＯＳトランジスタと
を備えることを特徴とする請求項１に記載の高電圧スイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の高電圧スイッチ回路に関し、特に高電圧伝送スイッチのディスチャージ時間を低減できる高電圧スイッチ回路に関する。
【背景技術】
【０００２】
ＮＡＮＤフラッシュメモリ素子のプログラム、消去及び読み取りの際、入力電源電圧より高いポンピングされた電圧値が必要である。プログラムの場合、プログラムと検証(Ｖｅｒｉｆｙ)という過程がセットで動作するが、検証過程において、プログラムの際よりワードラインに顕著に低いバイアスが供給される。この２過程に設定された最大ループ内で検証がパスされるまで行なわれる。このような検証がパスされる前までのバイアスディスチャージ時間も無視できない程タイミングを持つ。消去動作の場合はより一層である。
【０００３】
図１は、従来の高電圧スイッチ回路のディスチャージ問題点を説明するためのタイミングチャートである。
【０００４】
図１を参照すれば、所定のイネーブル信号によってポンピング部の出力である高電圧を印加する。その後、イネーブル信号が変化して高電圧の印加が中止される場合、従来の高電圧スイッチ回路においては、約１μｓ以上のディスチャージ時間が発生するようになる。すなわち、現在の一般的に用いられるディスチャージ回路は、ドレインはチャージポンプ段に、ソースは接地電源に接続され、電源電圧をゲート入力とする高電圧ＮＭＯＳトランジスタを利用してディスチャージする方法を使用する。単純に電源電圧だけを利用するようになれば、動作電源範囲の中で低い電源電圧では一般的なモードでよりディスチャージ時間が顕著に遅れるようになる。もちろん、これを克服するためにＮＭＯＳサイズを調整する方法があるが、これを利用してタイミングが少なくなるには限界がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上述した問題点に鑑みてなされたものであって、その目的とするところは、ポンピングキャップを利用したディスチャージ部を備えて高電圧スイッチ部の出力である高電圧のディスチャージ時間を制御できる高電圧スイッチ回路を提供することである。
【課題を解決するための手段】
【０００６】
本発明に係る高電圧スイッチ回路は、ディスチャージノードと、高電圧伝送イネーブル及びクロック信号によって外部の高電圧を伝送する高電圧スイッチ部と、前記ディスチャージノードによって前記高電圧スイッチ部の出力である高電圧をディスチャージする第１ＮＭＯＳトランジスタと、前記高電圧伝送イネーブル信号によって前記ディスチャージノードに電源電圧を印加する電源電圧伝送部と、前記高電圧伝送イネーブル信号によって前記ディスチャージノードの電圧を制御する第２ＮＭＯＳトランジスタと、前記高電圧伝送イネーブル信号と前記クロック信号によって前記ディスチャージノードの電圧を所定レベル上昇させる電圧ポンピング部とを備える。
【０００７】
前記電源電圧伝送部は、電源電圧と前記ディスチャージノードとの間に直列接続されたＰＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタを含み、前記ＰＭＯＳトランジスタは前記伝送イネーブル信号によって駆動し、前記第３ＮＭＯＳトランジスタは前記ＰＭＯＳトランジスタを介して伝送された前記電源電圧によって駆動する。
【０００８】
また、前記電圧ポンピング部は、前記高電圧伝送イネーブル信号を反転するインバータと、前記インバータの出力と前記クロック信号とを入力して論理組み合わせするＮＡＮＤゲートと、前記ＮＡＮＤゲートの出力によって前記ディスチャージノードに所定の電圧を上昇させるため、キャパシタ接続された第４ＮＭＯＳトランジスタとを備える。
【発明の効果】
【０００９】
上述したように、本発明は高電圧スイッチのディスチャージのためのディスチャージ部内にディスチャージトランジスタのゲート端子に電源電圧より高い所定電圧を印加することにより、ディスチャージ時間を減少させることができる。
【発明を実施するための最良の形態】
【００１０】
以下、添付された図面を参照し本発明の最も好ましい実施の形態を詳細に説明する。
【００１１】
図２は、本発明に係る高電圧スイッチ回路図である。
【００１２】
図２を参照すれば、高電圧スイッチ回路は、高電圧伝送イネーブルＥＮ及びクロック信号ＣＬＫによって外部の高電圧Ｖｐｐを伝送する高電圧スイッチ部１０と、高電圧伝送イネーブル信号ＥＮ及びクロック信号ＣＬＫによって高電圧スイッチ部１０の出力をディスチャージするディスチャージ部２０とを備える。クロック信号ＣＬＫと高電圧伝送イネーブル信号ＥＮによって高電圧を生成する高電圧生成ポンプ部(図示せず)をさらに備える。
【００１３】
ディスチャージ部２０は、ディスチャージノードＱ１と、ディスチャージノードＱ１によって高電圧スイッチ部１０の高電圧出力端子を接地電源Ｖｓｓにディスチャージする第１ＮＭＯＳトランジスタＮ１と、高電圧伝送イネーブル信号ＥＮによってディスチャージノードＱ１に電源電圧Ｖｃｃを印加する電源電圧伝送部２１と、高電圧伝送イネーブル信号ＥＮによってディスチャージノードＱ１の電圧を制御する第２ＮＭＯＳトランジスタＮ１と、イネーブル信号ＥＮとクロック信号ＣＬＫによってディスチャージノードＱ１の電圧を所定レベル上昇させる電圧ポンピング部２２とを備える。
【００１４】
電源電圧伝送部２１は、電源電圧ＶｃｃとディスチャージノードＱ１との間に直列接続された第１ＰＭＯＳトランジスタＰ１及び第３ＮＭＯＳトランジスタＮ３を備えるが、第１ＰＭＯＳトランジスタＰ１は、高電圧伝送イネーブル信号ＥＮによって駆動され、第３ＮＭＯＳトランジスタＮ３は、第１ＰＭＯＳトランジスタＰ１のソース端子によって駆動する。第３ＮＭＯＳトランジスタＮ３のウェルは電源電圧Ｖｃｃに接続される。
【００１５】
電圧ポンピング部２２は、高電圧伝送イネーブル信号ＥＮを反転する第１インバータＩ１と、第１インバータＩ１の出力とクロック信号ＣＬＫを入力して論理組み合わせするＮＡＮＤゲートＮＤ１と、ＮＡＮＤゲートＮＤ１の出力によってディスチャージノードＱ１に所定の電圧を上昇させるためにキャパシタ接続された第４ＮＭＯＳトランジスタＮ４を備える。
【００１６】
第１ＮＭＯＳトランジスタＮ１は、高電圧出力端子の高電圧Ｖｏｕｔをディスチャージするディスチャージトランジスタとして高電圧用トランジスタを使用することが好ましい。第３及び第３ＮＭＯＳトランジスタ(Ｎ３及びＮ４）は、ネイティブトランジスタを使用することが好ましい。高電圧スイッチ部１０は高電圧伝送のための高電圧用ＮＭＯＳトランジスタを含み、高電圧用ＮＭＯＳトランジスタに高電圧を印加するための多様な形態の回路から構成可能である。
【００１７】
上述した構成を有する本発明の高電圧スイッチ回路の動作を説明する。
【００１８】
高電圧スイッチ回路は、高電圧を伝送するための回路であって、高電圧伝送イネーブル信号ＥＮがロジックハイであればチャージングされた高電圧を伝送し、イネーブル信号ＥＮがロジックローとなればディスチャージする。
【００１９】
高電圧伝送イネーブル信号ＥＮがロジックハイとなれば、内部のクロック発生部を介してクロックを発生させて高電圧生成ポンプ部を駆動させて高電圧Ｖｐｐを生成する。生成された高電圧Ｖｐｐは、高電圧伝送イネーブル信号ＥＮとクロック信号ＣＬＫによりイネーブルされた高電圧スイッチ部１０により高電圧出力段Ｖｏｕｔに出力される。この場合、ディスチャージ部２０は、イネーブル信号ＥＮにより第１ＰＭＯＳトランジスタＰ１は駆動せず、第２ＮＭＯＳトランジスタＮ２が駆動してディスチャージノードＱ１に接地電源Ｖｓｓを印加する。ロジックローの接地電源状態のディスチャージノードＱ１により第１ＮＭＯＳトランジスタＮ１は駆動しなくなって高電圧スイッチ部１０の出力である高電圧Ｖｏｕｔを高電圧出力端を介して次の端に伝送される。
【００２０】
一方、高電圧伝送イネーブル信号ＥＮがロジックローとなれば、高電圧生成ポンプ部の動作がディセーブルされ、高電圧スイッチ部２０の動作もディセーブルされる。これにより、これ以上の高電圧は生成も伝送もされない。この場合、ディスチャージ部２０が駆動して高電圧スイッチ部１０の出力である高電圧Ｖｏｕｔをディスチャージするようになる。ロジックローである高電圧伝送イネーブル信号ＥＮによって第２ＮＭＯＳトランジスタＮ２を駆動しなくなり、高電圧伝送イネーブル信号ＥＮによって第１ＰＭＯＳトランジスタＰ１が駆動する。第１ＰＭＯＳトランジスタＰ１と第３ＮＭＯＳトランジスタＮ３により電源電圧ＶｃｃがディスチャージノードＱ１に印加される。第１インバータＩ１により反転された高電圧伝送イネーブル信号ＥＮはロジックハイとなってＮＡＮＤゲートＮＤ１に印加され、ＮＡＮＤゲートＮＤ１の他の入力端に印加されたクロック信号ＣＬＫによりキャパシタ接続された第４ＮＭＯＳトランジスタＮ４の片方のノードの電圧を可変させる。このようなキャパシタ接続された第４ＮＭＯＳトランジスタＮ４によりディスチャージノードＱ１に印加された電源電圧Ｖｃｃが所定レベル上昇するようになる。これにより、ディスチャージノードＱ１により駆動する第１ＮＭＯＳトランジスタＮ１のゲート端子の電圧を高めることによって、高電圧スイッチ部１０の出力である高電圧出力ノードの高電圧を效果的にディスチャージできるようになる。
【００２１】
一般には、高電圧出力ノードのローディングギャップが数百ｐＦ単位であることに基づき、高電圧をディスチャージしなければならない。第１ＮＭＯＳトランジスタに電源電圧のみを印加する場合、Ｖｇｓ差に限界があってディスチャージ時間にも限界が発生する。本発明はディスチャージ部内に電圧ポンピング部を備えてディスチャージノードの電圧を電源電圧より高い電圧を印加できる。ディスチャージノードを效果的に制御できるため、Ｖｇｓを十分に制御できるバイアスレベルにすることによって、ディスチャージ時間に利得を得ることができる。
【００２２】
図３は、本発明に係る高電圧スイッチ回路の電圧変化タイミングチャートである。
【００２３】
図３を参照すれば、高電圧伝送イネーブル信号がロジックハイとなれば、５Ｖ以上の高電圧を伝送し、以後に高電圧伝送イネーブル信号がロジックローとなれば、所定のディスチャージ時間の間５Ｖ以上の高電圧を０Ｖにディスチャージする。この場合、本発明に係る高電圧スイッチ回路は、ディスチャージ部内に電圧ポンピング部を備えて電源電圧より高い電圧をディスチャージトランジスタに印加することによって、ディスチャージ時間を５００ｎｓ以内にできる。
【００２４】
尚、本発明は、上記した本実施の形態に限られるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更して実施することが可能である。
【図面の簡単な説明】
【００２５】
【図１】従来の高電圧スイッチ回路のディスチャージ問題点を説明するためのタイミングチャートである。
【図２】本発明に係る高電圧スイッチ回路図である。
【図３】本発明に係る高電圧スイッチ回路の電圧変化タイミングチャートである。
【符号の説明】
【００２６】
１０      高電圧スイッチ部
２０      ディスチャージ部
２１      電源電圧伝送部
２２      電圧ポンピング部
【図１】
2005176296.tif 000003
【図２】
2005176296.tif 000004
【図３】
2005176296.tif 000005