(57)【要約】【課題】  構成が簡単で、かつ、回路規模やコストを抑えることが可能な負荷駆動装置を提供することを目的とする。【解決手段】  バッテリ１１と、バッテリ１１に並列に複数接続されるソレノイド１２と、ソレノイド駆動回路１３と、バッテリ１１とソレノイド１２との間に設けられるリレー回路１４と、リレー回路１４をオン、オフさせるリレー駆動回路１５と、ソレノイド駆動回路１３及びリレー駆動回路１５に制御信号を出力するＣＰＵ１６と、ソレノイド１２の低電位側がグラウンドにショートする場合などの異常を検出し、その検出に対応する信号をＣＰＵ１６に出力する検出回路１８とを備えて構成される。【選択図】      図１
2005136945.tif 000002
【特許請求の範囲】
【請求項１】
負荷の低電位側に接続され、オン、オフすることにより前記負荷に流れる電流を制御するスイッチング素子と、
前記スイッチング素子のオン、オフを制御する制御回路と、
前記スイッチング素子とグラウンドとの間に設けられる抵抗と、
前記負荷の高電位側と電源との間に設けられ、前記制御回路から出力される、前記負荷への前記電源からの電力を供給させるか否かを示す第１の制御信号に従って動作するスイッチと、
を備え、
前記制御回路は、前記抵抗の両端電圧が閾値よりも高くなると、前記負荷への前記電源からの電力の供給を停止させる第１の制御信号を前記スイッチに出力することを特徴とする負荷駆動装置。
【請求項２】
請求項１に記載の負荷駆動装置であって、
前記制御回路は、前記負荷に脈流電流を供給するための第１の信号と、該第１の信号より高い周波数で、前記負荷に供給する電流を制御するための第２の信号と、前記第１の信号より高い周波数で、前記第２の信号より狭いオン幅の第３の信号とを生成し、前記第１の信号の第１の期間、前記第２の信号を前記スイッチング素子に供給し、前記第１の信号の第２の期間、前記第３の信号を前記スイッチング素子に供給して前記スイッチング素子をオン、オフ制御することを特徴とする負荷駆動装置。
【請求項３】
請求項１または２に記載の負荷駆動装置であって、
前記負荷と前記スイッチング素子との間の電位に基づいて、第２の制御信号を生成して前記制御回路に出力する検出回路を備え、
前記制御回路は、前記検出回路から出力される第２の制御信号に基づいて、前記第１の制御信号を出力することを特徴とする負荷駆動装置。
【請求項４】
請求項３に記載の負荷駆動装置であって、
前記負荷が複数並列接続されると共に、前記各負荷にそれぞれ前記スイッチング素子が接続され、
それぞれのカソードが前記負荷と前記スイッチング素子との間の接続点に接続されると共に、それぞれのアノードが共通接続される複数のダイオードを備え、
前記検出回路は、前記複数のダイオードのそれぞれのアノードが共通接続される点の電位に基づいて、前記第２の制御信号を生成することを特徴とする負荷駆動装置。
【請求項５】
請求項３または４に記載の負荷駆動装置であって、
前記検出回路は、前記負荷と前記スイッチング素子との接続点と前記電源との間に直列に接続される第１及び第２の抵抗と、前記第１の抵抗に並列に接続されるコンデンサと、カソードが前記第１及び第２の抵抗の接続点に接続されるツェナーダイオードと、前記ツェナーダイオードに電流が流れるか否かに基づいて、前記第２の制御信号を生成して前記制御回路に出力する出力回路と、
を備えることを特徴とする負荷駆動装置。
【請求項６】
負荷の低電位側とグランドとの間に設けられ、オンすることにより前記負荷に電流を流し、オフすることにより前記負荷に電流を流さないスイッチング素子と、
前記負荷の高電位側と、前記負荷に電力を供給する電源との間に設けられるスイッチと、
前記スイッチング素子のオン、オフを制御すると共に、スイッチオフ信号が入力されると前記スイッチをオンからオフに切り替える制御回路と、
前記スイッチング素子のオフ期間、前記負荷に電流が流れたことを検出すると、前記制御回路に前記スイッチオフ信号を出力する検出回路と、
を備えることを特徴とする負荷駆動装置。
【請求項７】
請求項６に記載の負荷駆動装置であって、
前記検出回路は、
前記電源と前記スイッチとの接続点と、前記負荷の低電位側と前記スイッチング素子との接続点との間に設けられ、自身に電流が流れると前記スイッチ停止信号を出力する出力回路と、
前記出力回路に直列に接続され、前記スイッチング素子のオン期間オフし、前記スイッチング素子のオフ期間オンするスイッチ回路と、
を備えることを特徴とする負荷駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
負荷を下アームドライブで駆動させる負荷駆動装置に関し、特には、その負荷の低電位側がグラウンドにショートするなどの異常の検出に関する。
【背景技術】
【０００２】
あるパルス信号により駆動する負荷に過電圧が印加されることによる負荷の破損を防止する、漏電遮断器を利用したフェールセーフ回路が、特許文献１に記載されている。
このフェールセーフ回路は、負荷６に規定以上の電圧が印加されると、負荷６を駆動するパルス電源発生回路３に供給していた商用電源４２の電力の供給先を他に切り替えるためスイッチ回路５がオンする構成である。
【０００３】
これにより、負荷６に過電圧が印加されることによる負荷６の破損を防ぐことができる。
【特許文献１】特開平５−３２８６００号  （第３頁、第１〜３図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載されるフェールセーフ回路は、トランジスタ１３がオン、オフすることにより負荷６が駆動する上アームドライブであるため、トランジスタ１３以外に、トランジスタ１２や抵抗Ｒ４などが必要となり回路構成が複雑になるという問題がある。
【０００５】
また、特許文献１に記載されるフェールセーフ回路は、トランジスタ１３などのオン電圧が高くなるため、そのトランジスタ１３などにおいて発生する熱を外部に放出する放熱器などが必要になり、その分回路規模やコストが増大するという問題がある。
また、特許文献１に記載されるフェールセーフ回路において、複数の負荷６を並列接続して駆動させようとする場合には、その負荷６の数だけパルス電源発生回路３に設けられるフォトカプラ１１が必要となるため、その分回路規模やコストが増大するという問題がある。
【０００６】
また、同様に、特許文献１に記載されるフェールセーフ回路において、複数の負荷６を並列接続して駆動させようとする場合は、負荷６の数だけパルス電源発生回路３が必要となるため、パルス電圧発生回路３を構成させるトランジスタ１２、１３などのバイポーラトランジスタが多数必要となり、その分回路規模やコストが増大するという問題がある。
【０００７】
そこで、本発明では、構成が簡単で、かつ、回路規模やコストを抑えることが可能な負荷駆動装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明の負荷駆動装置は、負荷の低電位側に接続され、オン、オフすることにより前記負荷に流れる電流を制御するスイッチング素子と、前記スイッチング素子のオン、オフを制御する制御回路と、前記スイッチング素子とグラウンドとの間に設けられる抵抗と、前記負荷の高電位側と電源との間に設けられ、前記制御回路から出力される、前記負荷への前記電源からの電力を供給させるか否かを示す第１の制御信号に従って動作するスイッチとを備え、前記制御回路は、前記抵抗の両端電圧が閾値よりも高くなると、前記負荷への前記電源からの電力の供給を停止させる第１の制御信号を前記スイッチに出力することを特徴とする。
【０００９】
このように、負荷を下アームドライブで駆動させ、負荷と電源との間にスイッチを設ける構成としたので、例えば、スイッチング素子が破損してもすぐに負荷への電圧供給を停止させることができる。このように、負荷を下アームドライブで駆動させる構成としたので、回路構成を簡単にすることができ、回路規模やコストを抑えることができる。
【００１０】
また、上記負荷駆動装置の制御回路は、前記負荷に脈流電流を供給するための第１の信号と、該第１の信号より高い周波数で、前記負荷に供給する電流を制御するための第２の信号と、前記第１の信号より高い周波数で、前記第２の信号より狭いオン幅の第３の信号とを生成し、前記第１の信号の第１の期間、前記第２の信号を前記スイッチング素子に供給し、前記第１の信号の第２の期間、前記第３の信号を前記スイッチング素子に供給して前記スイッチング素子をオン、オフ制御するように構成してもよい。
【００１１】
このように構成することにより、負荷に流れる電流を制御することができるので、例えば、スイッチング素子として、安価なトランジスタを使用しても、そのトランジスタに与える制御信号のオン幅を小さくし、そのトランジスタのオン電圧を低くさせることができる。これにより、安価なトランジスタをスイッチング素子として使用しても、放熱器を設ける必要がなくなるので、その分回路規模やコストを抑えることができる。
【００１２】
また、上記負荷駆動装置は、更に、前記負荷と前記スイッチング素子との間の電位に基づいて、第２の制御信号を生成して該第２の制御信号を前記制御回路に出力する検出回路を備え、前記制御回路は、前記検出回路から出力される第２の制御信号に基づいて、前記第１の制御信号を出力するように構成してもよい。
【００１３】
このように構成することにより、スイッチング素子の破損や負荷の低電位側がグラウンドにショートするなどの異常を検出し、負荷に過電圧がかかることによって生じる２次破損を防ぐことができる。
また、上記負荷駆動装置は、前記負荷が複数並列接続されると共に、前記各負荷にそれぞれ前記スイッチング素子が接続され、それぞれのカソードが前記負荷と前記スイッチング素子との間の接続点に接続されると共に、それぞれのアノードが共通接続される複数のダイオードを備え、前記検出回路は、前記複数のダイオードのそれぞれのアノードが共通接続される点の電位に基づいて、前記第２の制御信号を生成するように構成してもよい。
【００１４】
このように、複数の負荷を並列接続して駆動させる構成にしても、１つの検出回路で各スイッチング素子の破損や負荷の低電位側がグラウンドにショートするなどの異常を検出することができるので、その分回路規模やコストを抑えることができる。
また、上記負荷駆動装置の検出回路は、前記検出回路は、前記負荷と前記スイッチング素子との接続点と前記電源との間に直列に接続される第１及び第２の抵抗と、前記第１の抵抗に並列に接続されるコンデンサと、カソードが前記第１及び第２の抵抗の接続点に接続されるツェナーダイオードと、前記ツェナーダイオードに電流が流れるか否かに基づいて、前記第２の制御信号を生成して前記制御回路に出力する出力回路とを備えるように構成してもよい。
【００１５】
また、本発明の負荷駆動装置は、負荷の低電位側とグランドとの間に設けられ、オンすることにより前記負荷に電流を流し、オフすることにより前記負荷に電流を流さないスイッチング素子と、前記負荷の高電位側と、前記負荷に電力を供給する電源との間に設けられるスイッチと、前記スイッチング素子のオン、オフを制御すると共に、スイッチオフ信号が入力されると前記スイッチをオンからオフに切り替える制御回路と、前記スイッチング素子のオフ期間、前記負荷に電流が流れたことを検出すると、前記制御回路に前記スイッチオフ信号を出力する検出回路とを備えることを特徴とする。
【００１６】
このように、スイッチング素子がオフ期間、負荷に電流が流れたことを検出し、スイッチをオフさせているので、例えば、負荷の低電位側とグランドとがリークした場合において負荷への電力供給を停止させ負荷の破損などを防止することができる。
また、上記負荷駆動装置の検出回路は、前記電源と前記スイッチとの接続点と、前記負荷の低電位側と前記スイッチング素子との接続点との間に設けられ、自身に電流が流れると前記スイッチ停止信号を出力する出力回路と、前記出力回路に直列に接続され、前記スイッチング素子のオン期間オフし、前記スイッチング素子のオフ期間オンするスイッチ回路とを備えるように構成してもよい。
【発明の効果】
【００１７】
本発明によれば、負荷を下アームドライブで駆動させ、負荷と電源との間にスイッチを設ける構成としたので、例えば、スイッチング素子が破損してもすぐに負荷への電圧供給を停止させることができる。このように、負荷を下アームドライブで駆動させる構成としたので、回路構成を簡単にすることができ、回路規模やコストを抑えることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の実施形態の負荷駆動装置を模式的に示す図である。
図１に示すように、負荷駆動装置１０は、バッテリ１１と、バッテリ１１に並列に複数接続されるソレノイド１２（負荷）と、各ソレノイド１２の低電位側に設けられ、各ソレノイド１２を駆動するソレノイド駆動回路１３と、バッテリ１１とソレノイド１２の高電位側との間に設けられ、ソレノイド１２の低電位側がグラウンド（ＧＮＤ）にショートする場合などの異常時に各ソレノイド１２へのバッテリ１１からの電力の供給を停止させるリレー回路１４と、リレー回路１４をオン、オフさせるリレー駆動回路１５と、ソレノイド駆動回路１３及びリレー駆動回路１５に制御信号を出力するＣＰＵ１６（制御回路）と、それぞれのカソードがソレノイド１２とソレノイド駆動回路１３との接続点に接続されるダイオード１７を介して、ソレノイド１２とソレノイド駆動回路１３との接続点の電位を検出し、その検出した電位に応じた信号をＣＰＵ１６に出力する検出回路１８とを備えて構成される。なお、上記ソレノイド１２は、例えば、フォークリフトなどの昇降装置の電磁弁などに用いられる。また、リレー回路１４及びリレー駆動回路１５によりスイッチを構成させる。
【００１９】
次に、負荷駆動装置１０の動作について説明する。
ソレノイド１２の低電位側がグラウンドにショートする場合などの異常が発生していないとき（以下、通常時という）、リレー駆動回路１５は、ＣＰＵ１６から出力される制御信号に基づいてリレー回路１４をオン、オフする。そして、リレー回路１４のオン期間、ソレノイド１２はバッテリ１１からの電力が供給される。
【００２０】
一方、ソレノイド１２の低電位側がグラウンドにショートする場合などの異常が発生したとき、リレー駆動回路１５は、ＣＰＵ１６から出力される制御信号に基づいてリレー回路１４を常時オフする。これにより、ソレノイド１２には、バッテリ１１からの電力が供給されなくなり、ソレノイド１２やソレノイド駆動回路１３などに過電圧が印加されることを防ぎ、２次破損を防止することができる。
【００２１】
図２は、例えば、ソレノイド駆動回路１３の回路例を示す図である。
図２に示すように、ソレノイド駆動回路１３は、ドレインがソレノイド１２の低電位側に接続され、ソレノイド１２に流れる電流を制御するＮチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）（以下、ＭＯＳトランジスタという）２０（スイッチング素子）と、一方端がＭＯＳトランジスタ２０のソースと接続されると共に、他方端がグラウンドに接続される電流検出抵抗２１（抵抗）と、電流検出抵抗２１に並列に接続され、電流検出抵抗２１の両端電圧を保持するコンデンサ２２と、ソースが電流検出抵抗２１の高電位側に接続されると共に、ドレインがコンデンサ２２の高電位側に接続されるＭＯＳトランジスタ２３と、カソードがソレノイド１２の高電位側に接続されると共に、アノードがソレノイド１２の低電位側に接続されるダイオード２４と、ＭＯＳトランジスタ２０及び２３のゲートに制御信号ａを出力するＡＮＤゲート２５と、ＡＮＤゲート２５に制御信号ｂを出力するＯＲゲート２６とを備えて構成され、ＣＰＵ１６は、コンデンサ２２で保持された電流検出抵抗２１の両端電圧に基づいて、ＡＮＤゲート２５に制御信号ｃ（第２の信号）を出力すると共に、ＯＲゲート２６に制御信号ｄ（第１の信号）、及び制御信号ｅ（第３の信号）を出力する。
【００２２】
次に、このソレノイド駆動回路１３の動作について説明する。
まず、ＣＰＵ１６は、例えば、１０ｋＨｚの制御信号ｃ（ソレノイド１２に流れる電流においてディザー電流制御を行うための信号、またはソレノイド１２に流れる電流の増加率を制御するための信号）をＡＮＤゲート２５に出力すると共に、１００Ｈｚの制御信号ｄ（ソレノイド１２に脈流電流を供給させるための信号）と制御信号ｃよりもオン幅の狭い１０ｋＨｚの制御信号ｅ（ソレノイド１２に流れる電流のモニター用の信号、またはソレノイド１２に流れる電流の減衰率を制御するための信号）とをＯＲゲート２６に出力する。
【００２３】
次に、ＯＲゲート２６は、制御信号ｄと制御信号ｅの論理和をとり、その結果の制御信号ｂをＡＮＤゲート２５に出力する。ＡＮＤゲート２５は、ＯＲゲート２６から出力される制御信号ｂと、ＣＰＵ１６から出力される制御信号ｃとの論理積をとり、その結果の制御信号ａをＭＯＳトランジスタ２０及び２３のゲートに出力する。
【００２４】
そして、ＣＰＵ１６は、コンデンサ２２により保持される電流検出抵抗２１の両端電圧に基づいてソレノイド１２に流れている電流を算出し、その算出した電流に基づいて制御信号ｄのデューティ比を変化させてソレノイド１２に流れる最大電流値を変える。
また、ＣＰＵ１６は、その算出した電流に基づいて制御信号ｃのデューティ比を変化させてソレノイド１２に流れる電流の増加率を変える。
【００２５】
また、ＣＰＵ１６は、その算出した電流に基づいて制御信号ｅのデューティ比を変化させてソレノイド１２に流れる電流の減衰率を変える。
このように、上記負荷駆動装置１０は、ソレノイド１２に流れる電流制御において、ソレノイド１２の応答時間を短くするためにディザー電流制御が行われる。
【００２６】
図３は、ＣＰＵ１６から出力される制御信号ｃ、ｄ、ｅ、ＯＲゲート２６から出力される制御信号ｂ、及びＡＮＤゲート２５から出力される信号ａのそれぞれの波形を示す図である。
上述したように、ＯＲゲート２６からは、制御信号ｄと制御信号ｅとの論理和である制御信号ｂが出力される。すなわち、制御信号ｂは、制御信号ｄがハイレベルの期間、常にハイレベルとなり、制御信号ｄがローレベルの期間、制御信号ｅと同じ波形となる。
【００２７】
また、同様に、ＡＮＤゲート２５からは、制御信号ｂと制御信号ｃとの論理積である制御信号ａが出力される。すなわち、制御信号ａは、制御信号ｄがハイレベルの期間（第１の期間）、制御信号ｃと同じ波形となり、制御信号ｄがローレベルの期間（第２の期間）、制御信号ｅと同じ波形となる。
【００２８】
図４は、ソレノイド１２に流れる電流の波形とコンデンサ２２に保持される電圧の波形を同一時間軸上で示した図である。なお、図４に示すグラフの横軸は時間を、縦軸はソレノイド１２に流れる電流及びコンデンサ２２に保持される電圧をそれぞれ示す。また、制御信号ｄの周波数を１００Ｈｚ、制御信号ｃ及びｅの周波数を１０ｋＨｚとする。また、図４に示すＡはソレノイド１２に流れる電流を、Ｂはコンデンサ２２により保持される電圧をそれぞれ示す。
【００２９】
上述したように、制御信号ｄのハイレベル期間、ＡＮＤゲート２５からは制御信号ｃと同じ波形の制御信号ａが出力され、ＭＯＳトランジスタ２０及び２３がオン、オフする。これにより、図４に示すように、制御信号ｄのハイレベル期間、すなわち、図４に示すオン期間では、ソレノイド１２に流れる電流と、コンデンサ２２に保持される電圧とがほぼ同じ傾きで増加する。
【００３０】
一方、制御信号ｄのローレベル期間、ＡＮＤゲート２５からは制御信号ｅと同じ波形の制御信号ａが出力され、ＭＯＳトランジスタ２０及び２３がオン、オフする。これにより、図４に示すように、制御信号ｄのローレベル期間、すなわち、図４に示すオフ期間では、ソレノイド１２に流れる電流と、コンデンサ２２に保持される電圧とがほぼ同じ傾きで減少する。
【００３１】
このように、制御信号ｄのローレベル期間、制御信号ｃよりオン幅の狭い制御信号ｅをＭＯＳトランジスタ２０に供給してソレノイド１２に微少電流を流すことで、電流検出抵抗２１の両端にソレノイド１２の電流に比例した電圧を発生させることができ、ＣＰＵ１６は、コンデンサ２２の電圧からソレノイド１２の電流を正確に算出することができる。
【００３２】
また、制御信号ｃ及びｅのそれぞれのデューティ比を変えることにより、ソレノイド１２に流れる電流の増減の傾きを変えることができるので、ソレノイド１２に流れる電流の最大値を一定にさせたままソレノイド１２に流れる電流の平均値を変えることができる。
図５は、リレー回路１４及びリレー駆動回路１５のそれぞれの内部構成を模式的に示す図である。
【００３３】
図５に示すように、リレー回路１４は、一方端がバッテリ１１に接続されると共に、他方端がＭＯＳトランジスタ５０（リレー駆動回路１５）のドレインと接続されるコイル５１と、コイル５１で発生する磁界によりオン、オフするスイッチ５２とを備えて構成される。なお、スイッチ５２の一方端は、バッテリ１１に接続され、他方端は、ソレノイド１２の高電位側に接続される。
【００３４】
例えば、ＭＯＳトランジスタ５０がＣＰＵ１６からゲートに入力される制御信号ｆ（第１の制御信号）によりオンすると、スイッチ５２がオンし、同様に、ＭＯＳトランジスタ５０が制御信号ｆによりオフすると、スイッチ５２がオフする。
また、例えば、ＭＯＳトランジスタ２０に入力される制御信号ａの周波数を１０ｋＨｚとし、バッテリ１１の電源電圧を４８Ｖとする場合、リレー駆動回路１５からリレー回路１４に出力される制御信号ｆの周波数は、１０ｋＨｚ程度に設定され、その制御信号ｆのデューティ比は２５％程度に設定される。
【００３５】
図６は、検出回路１８の内部構成を模式的に示す図である。
図６に示すように、検出回路１８は、バッテリ１１と図１に示す３つのダイオード１７のそれぞれのアノードが共通に接続される点との間に直列に接続される抵抗６０、６１と、抵抗６１に並列に接続されるコンデンサ６２と、カソードが抵抗６０と抵抗６１との接続点に接続されるツェナーダイオード６３と、アノードがツェナーダイオード６３のアノードに接続されると共に、カソードが抵抗６１とダイオード１７との接続点に接続される発光ダイオード６４と、発光ダイオード６４から発生する光を受光するフォトトランジスタ６５と、電源６６と、一方がフォトトランジスタ６５のドレインと接続されると共に、他方が電源６６に接続される抵抗６７とを備えて構成される。なお、発光ダイオード６４とフォトトランジスタ６５とによりフォトカプラを構成し、そのフォトカプラと電源６６と抵抗６７とにより出力回路を構成する。また、この出力回路は、ツェナーダイオード６３に電流が流れるか否かを検出し、その検出に対応する信号（第２の制御信号）をＣＰＵ１６に出力することができる構成であれば、上記電子素子以外で構成してもよい。
【００３６】
例えば、バッテリ１１の電源電圧を４８Ｖ、電源６６の電源電圧を５Ｖとする場合で、かつ、通常時における抵抗６０、６１のそれぞれの両端電圧を１８Ｖ、抵抗６７の両端電圧を５Ｖ、ソレノイド１２とＭＯＳトランジスタ２０との接続点の電位を１２Ｖ、ツェナーダイオード６３の降伏電圧を１８Ｖより大きい値とする場合において、ソレノイド１２の低電位側がグラウンドにショートする場合を考える。
【００３７】
まず、ソレノイド１２の低電位側がグラウンドにショートすると、抵抗６０、６１のそれぞれの両端にかかる電圧が１８Ｖから２４Ｖになる。すると、ツェナーダイオード６３に電流が流れ、発光ダイオード６４が発光し、フォトトランジスタ６５がオンする。すると、抵抗６７とフォトトランジスタ６５との接続点の電位が５Ｖから０Ｖになる。そして、ＣＰＵ１６は、検出回路１８から出力される電圧が０Ｖになったと判断すると、リレー駆動回路１５にリレー回路１４をオフさせる制御信号ｆを出力する。
【００３８】
次に、上記負荷駆動装置１０において、何らかの理由によりＭＯＳトランジスタ２０が破損し、ＭＯＳトランジスタ２０のドレイン−ソース間がショートする場合の検出方法について説明する。なお、上記負荷駆動装置１０において、ＭＯＳトランジスタ２０のドレイン−ソース間がショートする場合の検出方法は２つとなる。
【００３９】
１つ目の検出方法は、ＣＰＵ１６がコンデンサ２２で保持される電圧と閾値とを比較し、その比較結果に基づいて制御信号ｆを生成してリレー駆動回路１５に出力する方法である。
すなわち、例えば、ＭＯＳトランジスタ２０のドレイン−ソース間がショートすると、電流検出抵抗２１の両端電圧は、ＭＯＳトランジスタ２０のドレイン−ソース間がショートしていないときに比べて高くなる。すると、ＣＰＵ１６は、コンデンサ２２で保持される電圧が閾値よりも高いと判断する。そして、ＣＰＵ１６は、リレー回路１４をオフさせる制御信号ｆをリレー駆動回路１５に出力する。
【００４０】
２つ目の検出方法は、ＣＰＵ１６が検出回路１８から出力される信号に基づいて制御信号ｆを生成してリレー駆動回路１５に出力する方法である。
すなわち、例えば、ＭＯＳトランジスタ２０のドレイン−ソース間がショートすると、抵抗６１の両端電圧は、ＭＯＳトランジスタ２０のドレイン−ソース間がショートしていないときに比べて高くなる。すると、ツェナ−ダイオード６３に電流が流れ、検出回路１８からＣＰＵ１６に出力される電圧が低くなる。そして、ＣＰＵ１６は、検出回路１８から出力される電圧が低くなったと判断すると、リレー回路１４をオフさせる制御信号ｆをリレー駆動回路１５に出力する。
【００４１】
このように、上記負荷駆動装置１０は、バッテリ１１とソレノイド１２との間にリレー回路１４を設ける構成とし、ＭＯＳトランジスタ２０のドレイン−ソース間がショートする異常においては、コンデンサ２２で保持される電圧、または検出回路１８から出力される電圧に基づいてリレー回路１４をオン、オフさせる。
【００４２】
また、上記負荷駆動装置１０は、ソレノイド１２の低電位側がグラウンドにショートする異常においては、検出回路１８から出力される電圧に基づいてリレー回路１４をオン、オフさせる。
これにより、ＭＯＳトランジスタ２０のドレイン−ソース間がショートしたり、ソレノイド１２の低電位側がグラウンドにショートしたりしても、リレー回路１４をオフさせることができるので、すぐにソレノイド１２へのバッテリ１１からの電力の供給を停止させることができ、他の素子や回路の２次破損を防止することができる。
【００４３】
また、負荷駆動装置１０は、ＭＯＳトランジスタ２０による下アームドライブでソレノイド１２に流れる電流を制御する構成としているので、回路構成を簡単にすることができる。
また、下アームドライブを構成させるスイッチング素子としてオン抵抗の低いＮチャネルＭＯＳＦＥＴ２０を使用しているので、放熱器などを設ける必要がない分回路規模やコストを抑えることができる。
【００４４】
また、上記負荷駆動装置１０のように、並列接続される複数のソレノイド１２に流れる電流を制御する構成であっても、特許文献１に記載されるフェールセール回路のように、負荷毎に駆動用のフォトカプラを設ける必要がないので、その分回路規模やコストを抑えることができる。
【００４５】
なお、本発明は、上記実施形態に限らず以下のように構成することもできる。
（１）上記実施形態では、複数の並列接続されたソレノイド１２に流れる電流を制御する構成であるが、ソレノイド１２を１つだけとし、その１つのソレノイド１２に流れる電流を制御する構成としてもよい。
（２）上記実施形態では、ＣＰＵ１６から出力される制御信号がＡＮＤゲート２５及びＯＲゲート２６を介してＭＯＳトランジスタ２０及び２４に入力される構成であるが、ＣＰＵ１６から出力される制御信号を直接ＭＯＳトランジスタ２０及び２４に入力させる構成としてもよい。すなわち、例えば、ＣＰＵ１６から出力される制御信号ｄを直接ＭＯＳトランジスタ２０及び２４のそれぞれのゲートに入力してもよい。
（３）上記実施形態では、制御信号ｃの周波数と制御信号ｅの周波数とを同じ周波数に設定しているが、異なる周波数であってもよい。
（４）上記実施形態のソレノイド駆動回路１３は、ＭＯＳトランジスタ２０、２４、電流検出抵抗２１、コンデンサ２２、ＡＮＤゲート２５、及びＯＲゲート２６で構成しているが、他の素子や回路で構成してもよい。
（５）上記実施形態では、ソレノイド４１に流れる電流を制御するスイッチング素子としてＭＯＳトランジスタ２０を使用しているが、バイポーラトランジスタ、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）、ＧＴＯ（Ｇａｔｅ  Ｔｕｒｎ  Ｏｆｆ  ｔｈｙｒｉｓｔｏｒ）など他のスイッチング素子を使用してもよい。
【００４６】
例えば、スイッチング素子として、安価なトランジスタを使用しても、上記負荷駆動装置１０では、そのトランジスタに与える制御信号のオン幅を小さくし、そのトランジスタのオン電圧を低くさせることができるので、安価なトランジスタをスイッチング素子として使用しても、放熱器を設ける必要がなく、その分回路規模やコストを抑えることができる。
（６）上記実施形態では、ソレノイド１２は、フォークリフトなどの昇降装置の電磁弁などに使用する構成としているが、他の装置にも適用してもよい。
（７）上記実施形態では、制御信号ｄを１００ｋＨｚとし、制御信号ｃ、ｅを１０ｋＨｚに設定しているが、例えば、ソレノイド１２のインダクタンスなどに応じて、制御信号ｄ、ｃ、及びｅのそれぞれの周波数を変更してもよい。
（８）通常、ＭＯＳトランジスタ２０がオフすると、ソレノイド１２には実質的に電流が流れなくなるが、ＭＯＳトランジスタ２０がオフしているにもかかわらず、ソレノイド１２に電流が流れる場合がある。これは、例えば、ソレノイド１２の低電位側が数十〜数百Ωの抵抗成分を介してグランドにショート（以下、リークという）し、ソレノイド１２に漏れ電流が流れることにより起こる。そして、上記検出回路１８では、任意な開閉角度に制御可能な電磁弁（以下、比例弁という）を駆動させる場合、ソレノイド１２に流れる電流が可変するため、ツェナーダイオード６３の降伏電圧の設定だけではソレノイド１２の低電位側とグランドとがリークした場合の異常を検出することができない。
【００４７】
そこで、比例弁を駆動させる場合においてソレノイド１２の低電位側とグランドとがリークする異常を検出するための検出回路として、例えば、以下のような構成の検出回路が考えられる。
図７は、比例弁を駆動させる場合においてソレノイド１２の低電位側とグランドとがリークする異常を検出するための検出回路の構成を示す図である。
【００４８】
図７に示す検出回路７０は、インバータ７１と、抵抗７２〜７７と、ｎｐｎトランジスタ７８と、ｐｎｐトランジスタ７９と、フォトカプラ８０とを備えて構成されている。また、フォトカプラ８０は、発光ダイオード８１と、フォトトランジスタ８２とから構成されている。なお、例えば、インバータ７１、抵抗７２〜７６、ｎｐｎトランジスタ７８、及びｐｎｐトランジスタ７９により特許請求の範囲におけるスイッチ回路を構成してもよい。また、例えば、抵抗７７及びフォトカプラ８０により特許請求の範囲における出力回路を構成してもよい。
【００４９】
また、検出回路７０において、インバータ７１の入力端子にはＣＰＵ１６から出力される制御信号ｃが入力されている。また、インバータ７１の出力端子は抵抗７２の一方端と接続されている。また、抵抗７２の他方端はｎｐｎトランジスタ７８のベースに接続されると共に、抵抗７３の一方端に接続され、抵抗７３の他方端はｎｐｎトランジスタ７８のエミッタに接続されている。また、抵抗７３の他方端とｎｐｎトランジスタ７８のエミッタとの接続点はグランド（ＧＮＤ）に接続されている。また、ｎｐｎトランジスタ７８のコレクタは抵抗７４の一方端に接続され、抵抗７４の他方端はｐｎｐトランジスタ７９のベースに接続されると共に、抵抗７５の一方端に接続されている。また、抵抗７５の他方端はｐｎｐトランジスタ７９のエミッタに接続されると共に、バッテリ１１のプラス端子とリレー回路１４との間に接続されている。また、ｐｎｐトランジスタ７９のコレクタは抵抗７６の一方端に接続され、抵抗７６の他方端は発光ダイオード８１のアノードに接続されている。また、発光ダイオード８１のカソードは各ダイオード１７のそれぞれのアノードに接続され、フォトトランジスタ８２のコレクタは抵抗７７を介して定電位ＶＤＤに接続されている。また、フォトトランジスタ８２のエミッタはグランド（ＧＮＤ）に接続されている。また、フォトトランジスタ８２と抵抗７７との間の電位はＣＰＵ１６に入力されている。また、発光ダイオード８１に電流が流れ、発光ダイオード８１が発光すると、フォトトランジスタ８２がオンする。なお、インバータ７１の入力端子に入力される制御信号は、図２に示す制御信号ａでもよい。
【００５０】
次に、検出回路７０の動作について説明する。
まず、通常時（ここでの通常時は、ソレノイド１２の低電位側とグランドとがリークしてない状態をいう）、インバータ７１の入力端子にハイレベルの制御信号ｃが入力されると、すなわち、図２に示すソレノイド駆動回路１３のＭＯＳトランジスタ２０のオン期間、インバータ７１の出力端子からローレベルの信号が出力され、ｎｐｎトランジスタ７８がオフする。また、ｎｐｎトランジスタ７８がオフすると、ｐｎｐトランジスタ７９もオフする。このように、ＭＯＳトランジスタ２０がオンしている間、ｐｎｐトランジスタ７９はオフしているので、発光ダイオード８１には電流が流れず、フォトトランジスタ８２はオフしている。また、検出回路７０からＣＰＵ１６に入力される電位（抵抗７７とフォトトランジスタ８２との間の電位）は、フォトトランジスタ８２がオフのときの電位となり、ＣＰＵ１６はリレー回路１４をオンのままにさせる。
【００５１】
また、通常時、インバータ７１の入力端子にローレベルの制御信号ｃが入力されると、すなわち、ＭＯＳトランジスタ２０のオフ期間、インバータ７１の出力端子からハイレベルの信号が出力され、ｎｐｎトランジスタ７８がオンする。また、ｎｐｎトランジスタ７８がオンすると、ｐｎｐトランジスタ７９もオンする。このように、ｐｎｐトランジスタ７９はオンするが、ＭＯＳトランジスタ２０がオフしているため、実質的にソレノイド１２には電流が流れない。そのため、発光ダイオード８１に電流が流れないので、フォトトランジスタ８２はオフしている。また、検出回路７０からＣＰＵ１６に入力される電位は、フォトトランジスタ８２がオフのときの電位となり、ＣＰＵ１６はリレー回路１４をオンのままにさせる。
【００５２】
一方、異常時（ここでの異常時は、ソレノイド１２の低電位側とグランドとがリークしている状態をいう）、インバータ７１の入力端子にハイレベルの制御信号ｃが入力されると、すなわち、ＭＯＳトランジスタ２０のオン期間、インバータ７１の出力端子からローレベルの信号が出力され、ｎｐｎトランジスタ７８がオフする。また、ｎｐｎトランジスタ７８がオフすると、ｐｎｐトランジスタ７９もオフする。このように、ＭＯＳトランジスタ２０がオンしている間、ｐｎｐトランジスタ７９はオフしているので、発光ダイオード８１には電流が流れず、フォトトランジスタ８２はオフしている。また、検出回路７０からＣＰＵ１６に入力される電位は、フォトトランジスタ８２がオフのときの電位となり、ＣＰＵ１６はリレー回路１４をオンのままにさせる。
【００５３】
そして、異常時、インバータ７１の入力端子にローレベルの制御信号ｃが入力されると、すなわち、ＭＯＳトランジスタ２０のオフ期間、インバータ７１の出力端子からハイレベルの信号が出力され、ｎｐｎトランジスタ７８がオンする。また、ｎｐｎトランジスタ７８がオンすると、ｐｎｐトランジスタ７９もオンする。また、ＭＯＳトランジスタ２０がオフしているにもかかわらず、ソレノイド１２には電流が流れている。そのため、ｐｎｐトランジスタ７９がオンすると、発光ダイオード８１にも電流が流れ、フォトトランジスタ８２がオンする。このとき、検出回路７０からＣＰＵ１６に入力される電位は、フォトトランジスタ８２がオンのときの電位（スイッチオフ信号）となり、ＣＰＵ１６はソレノイド１２に異常が発生したと判断してリレー回路１４をオフさせる。すなわち、例えば、ＣＰＵ１６は、フォトトランジスタ８２がオンのときの抵抗７７とフォトトランジスタ８２との間の電位が入力されると、リレー駆動回路１５に対して、リレー回路１４のスイッチをオフさせるための制御信号ｆ（図５参照）を出力する。
【００５４】
このように、上記検出回路７０では、ＭＯＳトランジスタ２０のオフ期間、ソレノイド１２に電流が流れると、フォトカプラ８０がオンするので、ソレノイド１２の低電位側とグランドとがショートにいたらないまでもリークしたことを検出することができる。
そして、ＣＰＵ１６は、検出回路７０においてソレノイド１２の低電位側とグランドとがリークしたことが検出されると、リレー回路１４をオフさせ、ソレノイド１２に過電圧が印加されないようにする。
【００５５】
これにより、ソレノイド１２が過電圧により破損したり、他の素子や他の回路が過電圧により２次破損することを防止することができる。
また、検出回路７０は、電流センサなどを使用することなく簡素で安価な部品で並列に接続されたソレノイド１２の低電位側がグランドとリークするなどの異常を検出することができる。
【００５６】
なお、検出回路７０において、発光ダイオード８１のアノードまたはカソードに、ダイオードまたはツェナーダイオードを追加することにより、フォトダイオード８２がオンする際のソレノイド１２に流れる電流を調整してもよい。
また、検出回路７０において、発光ダイオード８１と抵抗７６との接続点と、リレー回路１４とソレノイド１２との接続点との間にダイオードを接続するように構成してもよい。
【００５７】
そして、例えば、ソレノイド１２の低電位側とグランドとがショートすると、上記ダイオード及び発光ダイオード８１に電流が流れるように上記ダイオードの降伏電圧を設定してもよい。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施形態の負荷駆動装置を模式的に示す図である。
【図２】ソレノイド駆動回路の回路例を示す図である。
【図３】ソレノイドを駆動させるための制御信号の波形を示す図である。
【図４】ソレノイドに流れる電流波形とコンデンサに保持される電圧波形との関係を示す図である。
【図５】リレー回路及びリレー駆動回路のそれぞれの内部構成を模式的に示す図である。
【図６】検出回路の内部構成を模式的に示す図である。
【図７】検出回路の他の構成を示す図である。
【符号の説明】
【００５９】
１０    負荷駆動装置
１１    バッテリ
１２    ソレノイド
１３    ソレノイド駆動回路
１４    リレー回路
１５    リレー駆動回路
１６    ＣＰＵ
１７    ダイオード
１８    検出回路
２０    ＭＯＳトランジスタ
２１    電流検出抵抗
２２    コンデンサ
２３    ＭＯＳトランジスタ
２４    ダイオード
２５    ＡＮＤゲート
２６    ＯＲゲート
５０    ＭＯＳトランジスタ
５１    コイル
５２    スイッチ
６０    抵抗
６１    抵抗
６２    コンデンサ
６３    ツェナーダイオード
６４    発光ダイオード
６５    フォトトランジスタ
６６    電源
６７    抵抗
７０    検出回路
７１    インバータ
７２〜７７  抵抗
７８    ｎｐｎトランジスタ
７９    ｐｎｐトランジスタ
８０    フォトカプラ
８１    発光ダイオード
８２    フォトトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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