(57)【要約】【課題】  小型、簡略、かつ低コストで実現可能なパルス再生回路を提供する。【解決手段】  信号デューティー比α％のＲＺ信号を入力信号とし、この入力信号と同一または異なるレートのクロックで、この入力信号の読み込みと書き出しとを行うＤフリップフロップ１と、Ｄフリップフロップ１によって書き出された信号をセット入力とし、遅延信号をリセット入力とするＲＳフリップフロップ２と、Ｄフリップフロップ１とＲＳフリップフロップ２とを経た、入力信号の立ち上がりを、信号デューティー比に応じて、クロックで遅延して遅延信号を生成し、この遅延信号をＲＳフリップフロップ２に入力する遅延回路とを有し、ＲＳフリップフロップ２の出力または遅延回路の出力を再生信号として、入力信号のパルス再生の結果とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
信号デューティー比α％（α＜１００）のＲＺ信号を入力信号とし、この入力信号と同一または異なるレートのクロックで、この入力信号の読み込みと書き出しとを行うＤフリップフロップ（１）と、
前記Ｄフリップフロップ（１）によって書き出された信号をセット入力とし、遅延信号をリセット入力とするＲＳフリップフロップ（２）と、
前記Ｄフリップフロップ（１）と前記ＲＳフリップフロップ（２）とを経た、前記入力信号の立ち上がりを、前記信号デューティー比に応じて、前記クロックで遅延して前記遅延信号を生成し、この遅延信号を前記ＲＳフリップフロップ（２）に入力する遅延回路とを有し、
前記ＲＳフリップフロップ（２）の出力または前記遅延回路の出力を再生信号として、前記入力信号のパルス再生の結果とすることを特徴とするパルス再生回路。
【請求項２】
信号デューティー比α％（α＜１００）のＲＺ信号を入力信号とし、このＲＺ信号レートと同一レートまたは異なるレートのクロックで前記入力信号の読み込みと書き出しとを行う第１のＤフリップフロップ（１）と、
前記第１のＤフリップフロップ（１）の出力を入力するＲＳフリップフロップ（２）と、
第２から第Ｎ（Ｎ＝２以上の自然数）のＤフリップフロップを備え、前記ＲＳフリップフロップ（２）の出力を入力信号とし、前記第１のＤフリップフロップ（１）と同一レートのクロックで読出しと書き出しとを行い、かつ、第Ｍ（１＜＝Ｍ＜＝Ｎ）のＤフリップフロップの出力を第Ｍ＋１のＤフリップフロップの入力信号とするＤフリップフロップ群とを有し、
前記ＲＳフリップフロップ（２）の出力、または、前記第２〜ＮのＤフリップフロップの出力のうちの１つを再生信号として、前記入力信号のパルス再生の結果とすることを特徴とするパルス再生回路。
【請求項３】
信号デューティー比α％（α＜１００）のＲＺ信号を入力信号とし、この入力信号よりも速いレートのクロックでこの入力信号の読み込みと書き出しとを行うＤフリップフロップ（１１）と、
前記Ｄフリップフロップ（１１）で使用しているクロックを入力するＴフリップフロップ（１３）と、
前記Ｔフリップフロップ（１３）の出力と前記Ｄフリップフロップ（１１）の出力とを入力信号とするＡＮＤ回路（１２）とを有し、
前記ＡＮＤ回路（１２）の出力を再生信号として、前記入力信号のパルス再生の結果とすることを特徴とするパルス再生回路。
【請求項４】
入力信号として、音声信号をＲＺ信号としてデジタル化した信号とし、
前記再生信号の音声帯域外の信号成分の通過を制限するフィルタ（２１）を設けたことを特徴とする請求項１〜３のいずれか１項に記載のパルス再生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス再生回路に関し、特に、送信クロック周波数と受信クロック周波数とが厳密に一致しない系において、受信側クロックに同期したパルスを再生するパルス再生回路に関する。
【背景技術】
【０００２】
データの伝送などに際して、従来から知られている高速信号の論理値判定では、その論理値判定の精度から、入力データからクロック成分を抽出してクロックを整形し、データに同期したクロックを入力データに並送させて出力する方式が使用されている。
【０００３】
この従来の方式について、図９を参照して説明する。図９は従来のＰＬＬ（Phase
Locked Loop）を用いたクロック抽出型のビット同期回路の構成例を示す図である（非特許文献１）。この方式のビット同期回路では、まず初めに、クロック成分抽出回路１０１が、入力されたデータ列ｐからクロック成分を抽出し、位相比較器１０２が、抽出したクロックと、電圧制御型発振器（ＶＣＯ）（Voltage
Control Ocillator）１０４が出力するクロックｑとの位相比較をする。位相比較器１０２が両クロックの位相差信号を出力すると、ローパスフィルタ１０３が、この位相差信号から高周波成分を除去し、低周波成分を再び電圧制御型発振器１０４に入力する。このとき、ローパスフィルタ１０３から出力される低周波成分である制御信号は、両者の周波数を一致させるように働く。
【０００４】
このようにして、電圧制御型発振器１０４が出力するクロックｑは、フィードバック回路を構成しているループをたどるうちに、入力されるデータｐのクロック成分に同期したクロックにロックされるので、データ列ｐに同期したクロックｑを出力することができる。
【０００５】
したがって、Ｄフリップフロップ（D-type Flip Flop）１０５は、その同期したクロックｑを用いて入力データｐを判定する。このとき、入力データｐと判別クロックｑとの位相関係が絶えず理想状態にあるので、理想的な識別が可能となる。
【０００６】
ところで、前記のＰＬＬ方式とは別に、メモリー機能を用いて、一旦送信されてくる伝送データを受信側で一旦蓄積し、受信側のクロックを用いて、改めて書き出すメモリー方法などもある。
【非特許文献１】http://www.maxim-ic.com/appnotes.cfm/appnote_number/1973/ln/jp「クロックデータリカバリ回路における高精度リファレンスクロックの使用」
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、前記のＰＬＬ方式は、電圧制御型発振器やローパスフィルタ等の、ＬＳＩ化する場合に課題となる、比較的大きなサイズの部品を用いる必要がある。したがって、ＰＬＬ方式では、回路規模が大きくなることと、使用する周波数帯ごとに電圧制御型発振器を特注する必要などがあり、設計の簡略化を妨げていた。
【０００８】
また、メモリーを用いる方式は、使用する伝送方式が必要とするフレーム単位等での大量のバッファを必要とするので、ＬＳＩ化した場合でも、小型化や低コスト化の妨げとなっていた。
【０００９】
本発明の目的は、前記の課題を解決し、小型、簡略、かつ低コストで実現可能なパルス再生回路を提供することにある。
【課題を解決するための手段】
【００１０】
前記課題を解決するために、請求項１の発明は、信号デューティー比α％（α＜１００）のＲＺ信号を入力信号とし、この入力信号と同一または異なるレートのクロックで、この入力信号の読み込みと書き出しとを行うＤフリップフロップと、前記Ｄフリップフロップによって書き出された信号をセット入力とし、遅延信号をリセット入力とするＲＳフリップフロップと、前記Ｄフリップフロップと前記ＲＳフリップフロップとを経た、前記入力信号の立ち上がりを、前記信号デューティー比に応じて、前記クロックで遅延して前記遅延信号を生成し、この遅延信号を前記ＲＳフリップフロップに入力する遅延回路とを有し、前記ＲＳフリップフロップの出力または前記遅延回路の出力を再生信号として、前記入力信号のパルス再生の結果とすることを特徴とするパルス再生回路である。
請求項２の発明は、信号デューティー比α％（α＜１００）のＲＺ信号を入力信号とし、このＲＺ信号レートと同一レートまたは異なるレートのクロックで前記入力信号の読み込みと書き出しとを行う第１のＤフリップフロップと、前記第１のＤフリップフロップの出力を入力するＲＳフリップフロップと、第２から第Ｎ（Ｎ＝２以上の自然数）のＤフリップフロップを備え、前記ＲＳフリップフロップの出力を入力信号とし、前記第１のＤフリップフロップと同一レートのクロックで読出しと書き出しとを行い、かつ、第Ｍ（１＜＝Ｍ＜＝Ｎ）のＤフリップフロップの出力を第Ｍ＋１のＤフリップフロップの入力信号とするＤフリップフロップ群とを有し、前記ＲＳフリップフロップの出力、または、前記第２〜ＮのＤフリップフロップの出力のうちの１つを再生信号として、前記入力信号のパルス再生の結果とすることを特徴とするパルス再生回路である。
請求項３の発明は、信号デューティー比α％（α＜１００）のＲＺ信号を入力信号とし、この入力信号よりも速いレートのクロックでこの入力信号の読み込みと書き出しとを行うＤフリップフロップと、前記Ｄフリップフロップで使用しているクロックを入力するＴフリップフロップと、前記Ｔフリップフロップの出力と前記Ｄフリップフロップの出力とを入力信号とするＡＮＤ回路とを有し、前記ＡＮＤ回路の出力を再生信号として、前記入力信号のパルス再生の結果とすることを特徴とするパルス再生回路である。
請求項４の発明は、請求項１〜３のいずれか１項に記載のパルス再生回路において、前記入力信号として、音声信号をＲＺ信号としてデジタル化した信号とし、前記再生信号の音声帯域外の信号成分の通過を制限するフィルタを設けたことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、入力信号が信号デューティー比α％のＲＺ信号である場合、入力信号の立ち上がりでＲＳフリップフロップをセットする。一方、信号デューティー比に応じたクロックで、入力信号の立ち上がりを遅延し、遅延した立ち上がり信号で、ＲＳフリップフロップをリセットする。この結果、Ｄフリップフロップのラッチ結果に揺らぎがあっても、最終的な再生信号のパルスを常に一定の幅で再生することができる。しかも、再生信号をクロックに同期させることができる。さらに、電圧制御型発振器およびバッファが不要であるので、設計の簡略化、小型化、低コスト化を可能にする。
【００１２】
また、本発明によれば、入力信号よりも速いレートのクロックでこの入力信号の読み込みと書き出しとを行う。一方、このクロックを分周し、この後、これら２つの信号の論理積の演算をして、再生信号を生成する。この結果、Ｄフリップフロップのラッチ結果に揺らぎがあっても、最終的な再生信号のパルスを常に一定の幅で再生することができる。しかも、再生信号をクロックに同期させることができる。さらに、電圧制御型発振器およびバッファが不要であるので、設計の簡略化、小型化、低コスト化を可能にする。
【００１３】
さらに、ローパスフィルタに再生信号のＲＺ信号を通すことによって、この信号をアナログ音声信号として再生することができる。このときに、たとえば、アナログ音声信号中のビート成分を２０ＫＨｚ程度の可聴帯域外になるように、入力信号とクロックとのレートを調整すれば、ビートノイズを含まない音声信号を再生することができる。
【発明を実施するための最良の形態】
【００１４】
つぎに、本発明の実施形態について説明する。
［実施形態１］
本実施形態によるパルス再生回路を図１に示す。図１のパルス再生回路は、Ｄフリップフロップ（D-type Flip Flop）１、３、４と、ＲＳフリップフロップ（Reset Set Flip Flop）２、入力端子５Ａ、５Ｂと、出力端子５Ｃとで構成されている。本実施形態では、Ｄフリップフロップ３、４がＤフリップフロップ群を構成する。
【００１５】
入力端子５Ａはデータ（以下、入力データＤinという）の入力用であり、入力端子５ＢはクロックパルスＣＫの入力用である。出力端子５Ｃは、再生データの出力用である。Ｄフリップフロップ１、３、４は、入力用のＤ端子と、出力用のＱ端子と、クロックパルスＣＫ用のＣ端子とをそれぞれ備えている。ＲＳフリップフロップ２は、ＮＯＲゲート２Ａ、２Ｂによって構成されている。ＮＯＲゲート２Ａの一方の入力端子がＳ端子（セット端子）であり、ＮＯＲゲート２Ｂの他方の入力端子がＲ端子（リセット端子）である。また、ＮＯＲゲート２Ｂの出力端子がＱ端子である。
【００１６】
入力端子５ＡはＤフリップフロップ１のＤ端子に接続され、入力端子５ＢはＤフリップフロップ１、３、４のＣ端子に接続されている。Ｄフリップフロップ１のＱ端子はＲＳフリップフロップ２のＳ端子に接続され、Ｄフリップフロップ４のＱ端子はＲＳフリップフロップ２のＲ端子に接続されている。ＲＳフリップフロップ２のＱ端子はＤフリップフロップ３のＤ端子に接続されている。Ｄフリップフロップ３のＱ端子はＤフリップフロップ４のＤ端子に接続されている。出力端子５Ｃは、ＲＳフリップフロップ２のＱ端子に接続されている。
【００１７】
以上が本実施形態によるパルス再生回路の構成である。この回路の動作について説明する前に、取り扱う入力データフォーマットについて説明する。入力端子５Ａの入力データＤinは、ＲＺ信号（Return-to-Zero 信号）である。このＲＺ信号のデューティー（duty）比は、図２に示すように、ＮＲＺ信号（Non-Return-to-Zero 信号）をデューティー比１００［％］とし、このＮＲＺ信号との対比で定義する。図２では、デューティー比５０［％］のＲＺ信号と、デューティー比２５［％］のＲＺ信号とが示されている。
【００１８】
本実施形態による回路動作の本質を判りやすくするために、比較対象について図３を用いて説明する。図３は、本発明を使用せずに、Ｄフリップフロップ１によってパルスを再生した場合の回路を示す。なお、図３では、先に説明した図１と同一もしくは同一と見なされる構成要素には、それと同じ参照符号が付けられている。図３の回路はＤフリップフロップ１を用い、Ｄフリップフロップ１のＤ端子が入力端子５Ａに接続され、Ｃ端子が入力端子５Ｂに接続されている。また、Ｄフリップフロップ１のＱ端子が出力端子５Ｃに接続されている。
【００１９】
図３の回路では、図４に示すように、入力データＤinのレートと、クロックパルスＣＫのレートとが厳密に一致していない場合、入力データＤinのエッジとクロックパルスＣＫのエッジとの重なりが微妙なところでは、再生データＤoutとして、再生データＤout’のような異なる期待値をとりうることになる。結果として、出力が一定せず、時間軸方向の位相揺らぎ（ジッタ）が発生し、この位相揺らぎが回路動作を不安定なものにしてしまう。
【００２０】
つぎに、本発明の動作について説明する。先の図３および図４で述べたように、入力データＤinとクロックパルスＣＫとのレートが厳密に一致していない場合は、Ｄフリップフロップ１のＱ端子から出力されるパルス幅が揺らいでしまうが、本実施形態によれば、以下に示す動作でパルス幅を一定にできる。この様子について図５を用いて説明する。図５は、本実施形態によるパルス再生回路（図１）の主要部の動作を示すタイムチャートである。ここでは、入力信号である入力データＤinとして、デューティー２５％のＲＺ信号を入力する場合を示す。
【００２１】
本実施形態では、ＮＯＲゲート２Ａ、２Ｂで組んだＲＳフリップフロップ２の例を示している。ＲＳフリップフロップ２と２段のＤフリップフロップ３、４とを接続することにより、タイムチャートにも示すように、Ｄフリップフロップ１のＱ端子が「Ｈ（１）」レベルになると、ＲＳフリップフロップ２のＳ端子の立ち上がりエッジで、再生データＤoutの立ち上がりが、次の表１に示すように、Set（セット）として確定し、再生データＤoutは「Ｈ」レベルになる。なお、表１は説明の理解を補足するためのＲＳフリップフロップ２の真理値表である。
【００２２】
表１
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【００２３】
一方、ＲＳフリップフロップ２のSetによって確定した「Ｈ」レベルは、２段のＤフリップフロップ３、４によって、クロックパルスＣＫの２ＣＬＫサイクル（クロックサイクル）だけ維持される。２ＣＬＫサイクル以降も「Ｈ」レベルを保持できない理由は次のとおりである。つまり、ＲＳフリップフロップ２のＳ端子の立ち上がりエッジから２ＣＬＫサイクル時間経過した位置でのＳ端子の値は、「Ｌ（０）」レベルである。なぜなら、デューティー２５％のＲＺ信号の特徴から、レベルが「Ｌ」になる。このときに、Ｄフリップフロップ３、４によってＲＳフリップフロップ２のＳ端子の２ＣＬＫサイクル遅延された、自身の立ち上がりエッジが、Ｄフリップフロップ４からＲＳフリップフロップ２のＲ端子に遅延信号として入力される。このために、先の表１に示すように、この時点でＲＳフリップフロップ２の状態が変化し、再生データＤoutの値が即座に「Ｌ」レベルに変化する。
【００２４】
この動作の繰り返しにより、Ｄフリップフロップ１のラッチ結果が、図４の再生データＤoutや再生データＤout’のように揺らぎ（ジッタ）を持っていても、最終的な再生データＤoutのパルス幅は、常に一定の幅で再生することができる。しかも、受信側のクロックパルスＣＫに同期させることができる。さらに、本実施形態によれば、電圧制御型発振器およびバッファが不要であるので、設計の簡略化、小型化、低コスト化を可能にする。
【００２５】
なお、本実施形態では、データのデューティー比および速度、クロックの速度がある値の場合の一例を示したが、他の組み合わせでも、同様の考え方でパルス再生をすることが可能となる。
【００２６】
［実施形態２］
本実施形態によるパルス再生回路を図６に示す。図６のパルス再生回路は、Ｄフリップフロップ１１と、ＡＮＤゲート１２と、Ｔフリップフロップ（Toggle flip flop）１３と、入力端子１４Ａ、１４Ｂと、出力端子１４Ｃとで構成されている。
【００２７】
入力端子１４Ａは入力データＤinの入力用であり、入力端子１４ＢはクロックパルスＣＫの入力用である。出力端子１４Ｃは、再生データＤoutの出力用である。Ｄフリップフロップ１１は、入力用のＤ端子と、出力用のＱ端子と、クロックパルスＣＫ用のＣ端子とをそれぞれ備えている。Ｔフリップフロップ１３は、入力用のＴ端子と、出力用のＱ端子とを備えている。
【００２８】
入力端子１４ＡはＤフリップフロップ１１のＤ端子に接続され、入力端子１４ＢはＤフリップフロップ１１のＣ端子とＴフリップフロップ１３のＴ端子とに接続されている。Ｄフリップフロップ１１とＴフリップフロップ１３のＱ端子はＡＮＤゲート１２の入力側にそれぞれ接続され、ＡＮＤゲート１２の出力側は出力端子１４Ｃに接続されている。
【００２９】
以上が本実施形態によるパルス再生回路の構成である。図７に示すように、入力データＤinとクロックパルスＣＫとのレートが厳密に一致していない場合、実施形態１で説明したように、Ｄフリップフロップ１１のＱ端子から出力されるデータは、データＡとデータＡ’とに示されるように揺らぎをもっている。本実施形態では、Ｔフリップフロップ１３の動作により、Ｔフリップフロップ１３のＱ端子から出力されるデータＢはクロックパルスＣＫの１／２分周波形である。このデータＢが常に現れているため、Ｄフリップフロップ１１から出力されるデータＡのパルス幅を、データＢのパルス幅よりも常に広くし、ＡＮＤゲート１２によって、データＡとデータＢとのＡＮＤ（論理積）をとる。この結果、再生データＤoutに示すように、常にパルス幅を狭いほうに揃えることができる。そのためには、入力データＤinのレートよりもクロックパルスＣＫのレートを高く設定しておけばよい。
【００３０】
こうして、本実施形態によれば、実施形態１と同じように、図４の再生データＤoutや再生データＤout’のように揺らぎ（ジッタ）を持っていても、最終的な再生データＤoutのパルス幅は、常に一定で再生することができる。しかも、受信側のクロックパルスＣＫに同期させることができる。
【００３１】
［実施形態３］
本実施形態によるパルス再生回路を図８に示す。なお、図８では、先に説明した図１と同一もしくは同一と見なされる構成要素には、それと同じ参照符号を付けてその説明を省略する。本実施形態では、図１のＲＳフリップフロップ２のＱ端子と出力端子５Ｃとの間に、ローパスフィルタ２１を設けている。つまり、ＲＳフリップフロップ２のＱ端子から出力される再生データＤoutの音声帯域外の信号成分の通過を制限して、出力信号Ｓoutとしている。
【００３２】
本実施形態では、実施形態１で説明した入力データＤinとしてのＲＺ信号を、音声信号（定義としては、人間の耳に可聴な２０ＫＨｚ程度までの周波数成分を含む）をデジタル化した信号であるとする。ＲＳフリップフロップ２のＱ端子からの再生データＤoutのパルス幅は一定となるが、入力データＤinとクロックパルスＣＫとのレートの関係によっては、クロックパルスＣＫと、再生データＤoutとの絶対的位相関係が揺らぐ可能性がある。これが音声信号としてビートとして聞こえる可能性もある。
【００３３】
そこで、本実施形態では、ローパスフィルタ２１にＲＺ信号を通すことによって、再生データＤoutは、出力信号Ｓoutつまりアナログ音声信号として再生される。このときに、前述したビート成分を２０ＫＨｚ程度の可聴帯域外になるように、入力データＤinとクロックパルスＣＫとのレートを調整して、出力信号Ｓoutとしてビートノイズを含まない音声信号を再生することができる。
【００３４】
以上、この発明の実施形態を詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があっても、この発明に含まれる。たとえば、実施形態３で説明したローパスフィルタ２１を、実施形態２に付加した構成にしてもよい。この場合の効果についても、実施形態３と同様である。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施形態１によるパルス再生回路を示す回路構成図である。
【図２】入力データの定義を説明する図である。
【図３】Ｄフリップフロップによるラッチを説明する図である。
【図４】図３の動作を説明するタイムチャートである。
【図５】実施形態１によるパルス再生回路の動作を説明するタイムチャートである。
【図６】本発明の実施形態２によるパルス再生回路を示す回路構成図である。
【図７】実施形態２によるパルス再生回路の動作を説明するタイムチャートである。
【図８】本発明の実施形態３によるパルス再生回路を示す回路構成図である。
【図９】ＰＬＬを用いたクロック抽出型のビット同期回路の構成例を示すブロック図である。
【符号の説明】
【００３６】
１、３、４  Ｄフリップフロップ
２  ＲＳフリップフロップ
２Ａ、２Ｂ  ＮＯＲゲート
５Ａ、５Ｂ  入力端子
５Ｃ  出力端子
１１  Ｄフリップフロップ
１２  ＡＮＤゲート
１３  Ｔフリップフロップ
１４Ａ、１４Ｂ  入力端子
１４Ｃ  出力端子
２１  ローパスフィルタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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