(57)【要約】【課題】アナログ信号がクロックランイン信号の振幅の中点レベルに達する時間を短縮し、さらにデータを高精度で検出する。【解決手段】入力信号を所定の周波数にてサンプリングしたときの前記入力信号のレベルに応じて一定の値の差をもって増加あるいは減少するデジタル信号を出力する制御回路と、前記デジタル信号をアナログ信号に変換する変換回路と、映像信号と前記アナログ信号との比較を行いその比較結果を前記入力信号として前記制御回路に出力する比較回路と、前記比較回路の比較結果に基づいて前記アナログ信号の所定レベルに対応するデジタル信号の値を保持する保持回路とを備え、前記保持回路に保持されている前記デジタル信号に対応する前記アナログ信号のレベルを、前記映像信号をスライスするための初期レベルとする。【選択図】    図１
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【特許請求の範囲】
【請求項１】
映像信号内の特定の走査期間に重畳されたデータの有無を示すパルス信号からスライスレベルを検出し、前記データを前記映像信号から分離するデータスライサ回路であって、
入力信号を所定の周波数にてサンプリングしたときの前記入力信号のレベルに応じて一定の値の差をもって増加あるいは減少するデジタル信号を出力する制御回路と、
前記デジタル信号をアナログ信号に変換する変換回路と、
前記映像信号と前記アナログ信号との比較を行いその比較結果を前記入力信号として前記制御回路に出力する比較回路と、
前記比較回路の比較結果に基づいて前記アナログ信号の所定レベルに対応するデジタル信号の値を保持する保持回路と、
を備え、
前記保持回路に保持されている前記デジタル信号に対応する前記アナログ信号のレベルを、前記映像信号をスライスするための初期レベルとすることを特徴とするデータスライサ回路。
【請求項２】
前記比較回路の出力に応じて変化を示すフラグと、
前記フラグの値を検出し検出信号を生成する検出回路と、
前記検出信号が所定の値を示さない場合、前記保持回路に保持された前記デジタル信号の値を初期化する初期化回路と、
を備えることを特徴とする請求項１に記載のデータスライサ回路。
【請求項３】
前記フラグは、
前記データが入力される直前の信号に対応する比較回路の出力変化を示すものであることを特徴とする請求項１または２に記載のデータスライサ回路。
【請求項４】
前記フラグは、
前記パルス信号と前記アナログ信号とが比較された前記比較回路の出力変化を示すものであることを特徴とする請求項１乃至３の何れかに記載のデータスライサ回路。
【請求項５】
前記保持回路に保持されている前記デジタル信号の値は、
複数の前記走査期間において、所定の割合で異なる値となる場合に前記初期化信号によって初期化されることを特徴とする請求項１乃至４の何れかに記載のデータスライサ回路。
【請求項６】
請求項１乃至５の何れかに記載のデータスライサ回路を集積化してなることを特徴とする集積回路。
【請求項７】
映像信号内の特定の走査期間に重畳されたデータの有無を示すパルス信号からスライスレベルを検出し、前記データを前記映像信号から分離するデータスライサ回路のデータ検出方法であって、
入力信号を所定の周波数にてサンプリングしたときの前記入力信号のレベルに応じて一定の値の差をもって増加あるいは減少するデジタル信号を出力するステップと、
前記デジタル信号をアナログ信号に変換するステップと、
前記映像信号と前記アナログ信号との比較を行いその比較結果を前記入力信号として出力するステップと、
前記比較結果に基づいて前記アナログ信号の所定レベルに対応するデジタル信号の値を保持するステップと、
を備え、
前記保持回路に保持されているデジタル信号に対応するアナログ信号のレベルを、前記映像信号をスライスするための初期レベルとすることを特徴とするデータスライサ回路のデータ検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データスライサ回路、集積回路およびデータ検出方法に関する。
【背景技術】
【０００２】
テレビ受像器で受信するための映像信号に文字などを示すデータを重畳する方式として、例えば欧州で行われているテレテキスト方式がある。テレテキストは、映像信号における垂直ブランキング期間に文字などを示すデータを重畳して送信する技術である。テレビ受像器で文字などを確認するには、送信されてくる映像信号からデータを分離する回路が必要であり、この重畳されたデータを映像信号から分離するのがデータスライサ回路である。テレテキストではデータの有無を示すクロックランイン信号を持っており、データスライサ回路は、あらかじめ定められたクロックランイン信号の振幅の中点をスライスレベルとし、当該スライスレベルを基準とすることにより映像信号からデータを分離する（例えば特許文献１参照）。
【０００３】
図５は従来のデータスライサ回路を示すブロック図である。  
従来のデータスライサ回路は、クロックランイン信号の上側ピーク電圧を保持するピークホールド回路９０と、クロックランイン信号の下側ピーク電圧を保持するピークホールド回路９１と、抵抗値が等しい抵抗Ｒ１、Ｒ２と、コンパレータ４１を有している。またピークホールド回路９０、９１はそれぞれ不図示のコンパレータ、オペアンプ、抵抗およびキャパシタを有している。
【０００４】
映像信号はコンパレータ４１の＋（非反転入力）端子に供給され、ピークホールド回路９０、９１にも供給される。ピークホールド回路９０によって検出された上側ピーク値と、ピークホールド回路９１によって検出された下側ピーク値は、直列接続された抵抗Ｒ１（約１０ＫΩ）、Ｒ２（約１０ＫΩ）により分圧される。抵抗Ｒ１、Ｒ２で分圧された中間電圧は文字などの情報を示すデータから論理値“１”と“０”の２値化データを抜き取るためのスライスレベルとして、コンパレータ４１の−（反転入力）端子に供給される。そして当該コンパレータ４１により映像信号とスライスレベルとが比較されて、比較結果が“ＨＩＧＨ（論理値１）”または“ＬＯＷ（論理値０）”として出力される。
【０００５】
図６は従来のデータスライス回路の動作を示す波形図である。ピークホールド回路９０によってクロックランイン信号の上側ピーク値を検出すると共に、ピークホールド回路９１によってクロックランイン信号の下側ピーク値を検出する。そして上側ピーク値と下側ピーク値とから中点を算出することにより、スライスレベルを決定する。よってクロックランイン信号の振幅が歪んだり、変化した場合においてもスライスレベルをクロックランイン信号の振幅の中点レベルに保持できる。
【特許文献１】特開平１１−４１５５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来のデータスライサ回路では、同図に示すようにペデスタルレベルからクロックランイン信号の上側ピーク値と下側ピーク値を求めていくため、スライスレベルがクロックランイン信号の振幅の中点レベルまで到達するには時間がかかるという問題点があった。そのためテレビ受像器によるチューニングずれや受信状況の変化があった場合、クロックランイン信号が送信された後にスライスレベルがクロックランイン信号の振幅の中点レベルに到達せず、データを正確に分離できなくなる可能性があった。
【０００７】
本発明は、アナログ信号がクロックランイン信号の振幅の中点レベルに達する時間を短縮し、さらにデータを高精度で検出することができるデータスライサ回路、集積回路およびデータ検出方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る主たる発明は、映像信号内の特定の走査期間に重畳されたデータの有無を示すパルス信号からスライスレベルを検出し、前記データを前記映像信号から分離するデータスライサ回路であって、入力信号を所定の周波数にてサンプリングしたときの前記入力信号のレベルに応じて一定の値の差をもって増加あるいは減少するデジタル信号を出力する制御回路と、前記デジタル信号をアナログ信号に変換する変換回路と、前記映像信号と前記アナログ信号との比較を行いその比較結果を前記入力信号として前記制御回路に出力する比較回路と、前記比較回路の比較結果に基づいて前記アナログ信号の所定レベルに対応するデジタル信号の値を保持する保持回路とを備え、前記保持回路に保持されている前記デジタル信号に対応する前記アナログ信号のレベルを、前記映像信号をスライスするための初期レベルとすることを特徴とする。
【０００９】
本発明の他の特徴については、添付図面及び本明細書の記載により明らかとなる。
【発明の効果】
【００１０】
本発明によれば、アナログ信号がクロックランイン信号の振幅の中点レベルに達する時間を短縮し、さらにデータを高精度で検出することができる。
【発明を実施するための最良の形態】
【００１１】
＜データスライサ回路構成＞
図１に本発明の実施の形態に係るデータスライサ回路のブロック図を示す。同図に示すように当該データスライサ回路は、タイミング発生回路１０、制御回路２０、Ｄ／Ａコンバータ（『変換回路』）３０、コンパレータ（『比較回路』）４０とを有している。
【００１２】
タイミング発生回路１０は、映像信号に含まれる所定の垂直同期信号ＶＳｙｎｃおよび水平同期信号ＨＳｙｎｃから、制御回路２０を動作可能とするためのＤ／Ａ制御許可信号を生成する（“ＬＯＷ”から “ＨＩＧＨ”となる）。Ｄ／Ａ制御許可信号が生成されることによって制御回路２０は動作可能（Ｄ／Ａ制御可能）となる。なおタイミング発生回路１０はタイマー７０を有しており、Ｄ／Ａ制御許可信号が“ＬＯＷ”から “ＨＩＧＨ”となるタイミングは、タイマー７０によって調整される。
【００１３】
制御回路２０は、Ｄ／Ａ制御可能である期間（Ｄ／Ａ制御許可信号が“ＨＩＧＨ”）において、コンパレータ４０の出力値（ＣＭＰ出力）のサンプリングを行い、一定の値の差をもって増加または減少するデジタル信号をＤ／Ａコンバータ３０に出力する。このサンプリングの周波数は入力されるクロックの数倍（例えば４倍）となるように設定される。なお制御回路２０は、Ｄ／Ａコンバータ３０の出力において上限ピーク値となるアナログ信号の値に対応するデジタル信号の値を格納するレジスタ５０と、下限ピーク値となるアナログ信号の値に対応するデジタル信号の値を格納するレジスタ５１（『保持回路』）と、デジタル信号の増減に対応して“１”または“０”と変化するフラグ６０を有している。制御回路２０はＣＭＰ出力を受けてフラグ６０の値を“１”または“０”に設定する。すなわちＣＭＰ出力が“ＨＩＧＨ”の場合にはフラグ６０は“１”を示し、ＣＭＰ出力が“ＬＯＷ”の場合にはフラグ６０は“０”を示す。
【００１４】
Ｄ／Ａコンバータ３０は、制御回路２０から出力されたデジタル信号を対応するアナログ信号に変換を行う。  
コンパレータ４０の＋（非反転入力）端子には映像信号が入力され、−（反転入力）端子にはアナログ信号が入力される。そしてコンパレータ４０は映像信号とアナログ信号との大小の比較を行い、その結果映像信号がアナログ信号より大の場合には“ＨＩＧＨ”を、映像信号がアナログ信号より小の場合には“ＬＯＷ”を出力する。
【００１５】
よってＣＭＰ出力に応じて増加または減少したアナログ信号をスライスレベルとして用いることができ、クロックランイン信号の上側ピークと下側ピークから中点をスライスレベルとして検出すことが不要となる。
【００１６】
＜データスライサ動作＞
図２に本発明の実施の形態に係るデータスライサ回路の動作を説明するための波形を示す。同図では１回目のクロックランイン信号が入力される場合の映像信号とアナログ信号波形の関係を表している。
【００１７】
クロックランイン信号が入力される前には映像信号は、ペデスタルレベル（映像信号の振幅と無関係の基準電圧）にあり、アナログ信号はペデスタルレベルより低いレベルにある。クロックランイン信号が入力されることを示すＨＳｙｎｃがタイミング発生回路１０に入力されるとタイマー７０によりＤ／Ａ制御許可信号が“ＬＯＷ”から“ＨＩＧＨ”となり、制御回路２０が動作可能（Ｄ／Ａ制御可能）な状態となる。同図に示すように、この時点では映像信号の方がアナログ信号よりも大きく、コンパレータ４０の出力値（ＣＭＰ出力）は“ＨＩＧＨ”である。
【００１８】
制御回路２０ではＣＭＰ出力のサンプリングが行われる。このときＣＭＰ出力が“ＨＩＧＨ”なのでデジタル信号は一定の値の差をもって増加する。Ｄ／Ａコンバータ３０は、当該デジタル信号に対応するアナログ信号をコンパレータ４０に出力する。よってアナログ信号は一定間隔で増加していく。
【００１９】
アナログ信号が映像信号より大きいレベルとなってから、若干のタイミング差（回路による遅延時間）をもってＣＭＰ出力が“ＬＯＷ”となり、さらに若干のタイミング差をもってアナログ信号の増加が止まる。その後アナログ信号はクロックランイン信号が入力されるまではそのレベルを保ち続ける。このようにクロックランイン信号が入力される直前はアナログ信号の方が映像信号より高い状態にある。アナログ信号を映像信号より高い状態にしておくのは、アナログ信号が映像信号より低い状態のままクロックランイン信号が入力されると、映像信号がペデスタルレベルから増加してもＣＭＰ出力は変化せず、クロックランイン信号が入力されたことの検出が行われないからである。このようにクロックランイン信号の入力前にアナログ信号をペデスタルレベル以上にして映像信号との差を明らかにしておく。
【００２０】
その後クロックランイン信号が入力され、映像信号がアナログ信号より大きくなると、若干のタイミング差（回路による遅延時間）をもってＣＭＰ出力が“ＨＩＧＨ”となる。制御回路２０ではクロックランイン信号のＮ倍でＣＭＰ出力のサンプリングが行われる。このときＣＭＰ出力が“ＨＩＧＨ”なのでデジタル信号は一定の値の差をもって増加する。フラグ６０はＣＭＰ出力が“ＨＩＧＨ”なので“１”を示している。Ｄ／Ａコンバータ３０は、当該デジタル信号に対応するアナログ信号をコンパレータ４０に出力する。よってアナログ信号は一定間隔で階段状に増加していく。
【００２１】
そしてアナログ信号の方が映像信号より大となると、若干のタイミング差（回路による遅延時間）をもってＣＭＰ出力が“ＬＯＷ”となる。制御回路２０ではクロックランイン信号のＮ倍でＣＭＰ出力のサンプリングが行われる。このときＣＭＰ出力が“ＬＯＷ”なのでデジタル信号は一定の値の差をもって減少しする。フラグ６０はＣＭＰ出力が“ＬＯＷ”なので“０”を示している。Ｄ／Ａコンバータ３０は、当該デジタル信号に対応するアナログ信号に変換を行いコンパレータ４０に出力する。よってアナログ信号は一定間隔で階段状に減少していく。
【００２２】
このアナログ信号の増加と減少との割合はＣＭＰ出力のデューティ比（ＣＭＰ出力の“ＨＩＧＨ”と“ＬＯＷ”の比率）に依存している。つまりアナログ信号が映像信号におけるクロックランイン信号の下側に位置する時には、ＣＭＰ出力の“ＨＩＧＨ”の割合が多く、“ＬＯＷ”の割合が少なくなる。そのためアナログ信号増減において増加のほうが減少の割合より多くなり、結果としてアナログ信号が増加するようになる。以上の動作を数回繰り返すことにより、クロックランイン信号の振幅の下側にあったアナログ信号の階段状の波形が、クロックランイン信号の振幅の中点に近づく。つまりコンパレータ４０の出力はデューティ比５０％に近づく。
【００２３】
アナログ信号の上限ピーク値または下限ピーク値は、制御回路２０内にあるフラグ６０の変化によって判別することができる。フラグ６０が“１”を示しているときはアナログ信号は増加しており、フラグ６０が“０”を示しているときはアナログ信号は減少している。よってフラグ６０が“１”から“０”に変化した点がアナログ信号の上限ピーク値であり、“０”から“１”に変化した点が下限ピーク値である。
【００２４】
また制御回路２０内のレジスタ５０は、アナログ信号の上限ピーク値に対応するデジタル信号の値を格納し、レジスタ５１は、アナログ信号の下限ピーク値に対応するデジタル信号の値を格納する。例えばアナログ信号の振幅を４回目繰り返すとアナログ信号がクロックランイン信号の振幅の中点に近づいていると考えられるので、本実施の形態では図２におけるＵＰ４とＤＮ４に相当するデジタル信号の値がそれぞれレジスタ５０、５１に格納される。ＵＰ４とＤＮ４（上限ピーク値および下限ピーク値）は、クロックランイン信号の入力を示すＣＭＰ出力の変化（ＳＴ）から、立ち上がりおよび立ち下がりが各４回目に対するアナログ信号の振幅波形のピーク値である。
【００２５】
次に図３に２回目以降のクロックランイン信号が入力される場合のデータスライサ回路の動作を説明するための波形を示す。  
クロックランイン信号が入力される前には映像信号は、ペデスタルレベル（映像信号の振幅と無関係の基準電圧）にあり、アナログ信号はペデスタルレベルより低いレベルにある。クロックランイン信号が入力されることを示すＨＳｙｎｃがタイミング発生回路１０に入力されるとタイマー７０によりＤ／Ａ制御許可信号が“ＬＯＷ”から“ＨＩＧＨ”となり、制御回路２０が動作可能（Ｄ／Ａ制御可能）な状態となる。同図に示すように、この時点では映像信号の方がアナログ信号よりも大きく、コンパレータ４０の出力値（ＣＭＰ出力）は“ＨＩＧＨ”である。
【００２６】
次に、アナログ信号の値が、前回のクロックランイン信号においてレジスタ５１に格納されたデジタル信号の値に対するアナログ信号の値（本実施の形態においては下限ピーク値ＤＮ４）になるように制御回路２０によって制御される。
【００２７】
その後クロックランイン信号が入力され、映像信号がアナログ信号より大きくなると、前回のクロックランイン信号入力時と同様に、アナログ信号は、コンパレータ４０の出力に従って階段状に増加、減少を繰り返す。レジスタ５１に保持されているデジタル信号に対応するアナログ信号の値（下限ピーク値ＤＮ４）を映像信号をスライスするための初期レベルとしているので、コンパレータ４０のデューティ比は最初から５０％に近いところにあり、アナログ信号がクロックランイン信号の振幅の中点レベルに到達する時間が短縮される。
【００２８】
以上のように、コンパレータ４０の出力のデューティ比によってアナログ信号をクロックランイン信号の振幅の中点レベルに近づけることがでる。さらにクロックランイン信号の振幅の中点レベルに近づいたアナログ信号において、上限ピーク値と下限ピーク値に対するデジタル信号の値をレジスタ５０、５１に格納しておき、次のクロックランイン信号が入力される場合に、保持された下限ピーク値のデジタル信号に対応するアナログ信号の値を初期レベルとして映像信号との比較を開始することにより、アナログ信号がクロックランイン信号の中点レベルに到達する時間を短縮することができる。
【００２９】
なお本実施の形態においては、下限ピーク値（ＤＮ４）を映像信号をスライスするための初期レベルとしたが、上限ピーク値（ＵＰ４）を初期レベルとしてもよく、また下限ピーク値と上限ピーク値に演算を施しての中点レベルを求め、その中点を初期レベルとしてもよい。
【００３０】
また、アナログ信号をクロックランイン信号入力前に前回の下限ピーク値まで一気に増加させたが、ペデスタルレベル以上となるまで階段状に増加しその値で保持した後、下限ピーク値となるようにしてもよい。
【００３１】
=======その他の実施の形態=======
図４に本発明の第２の実施の形態に係るデータスライサ回路のブロック図を示す。  
同図に示すように当該データスライサ回路は、タイミング発生回路１０、制御回路２０、Ｄ／Ａコンバータ３０、コンパレータ４０、フラグ検出回路１１、リセット回路１２とを有している。
【００３２】
タイミング発生回路１０、Ｄ／Ａコンバータ３０、コンパレータ４０の構成は第１の実施の形態と同様である。  
制御回路２０は、第１の実施の形態に加えデータが入力される前の信号であるフレミングコードを検知すると値が“０”から“１”に変化するフラグ６１を有している。  
フラグ検出回路１１は制御回路２０内のフラグ６０およびフラグ６１の値を検出し、不図示のマイコンなどに検出信号を出力する。  
リセット回路１２は不図示のマイコンなどから入力されるリセット信号に基づき、レジスタ５０および５１の値をリセットする。
【００３３】
次に第２の実施の形態に係るデータスライサ回路の動作を説明する。  
まず、１回目のクロックランイン信号においてコンパレータ４０の出力のデューティ比から得られるアナログ信号の上限ピーク値と下限ピーク値がレジスタ５０および５１にそれぞれ保持される。
【００３４】
次のクロックランイン信号入力時は、第１の実施の形態と同様に保持された下限ピーク値からクロックランイン信号との比較を行う。クロックランイン信号、データを含むすべてのデータ（テレテキストでは４５バイト分）に相当するデジタル信号は不図示のＲＡＭ等に格納される。なお当該ＲＡＭは、コンパレータ４０の後段に設けられている。アナログ信号のレベルが映像信号の振幅外の場合、クロックランイン信号とデータとの間にあるフレーミングコード（テレテキストでは１１１００１００）をスライスすることができず、検出できないことになる。このときフラグ６１は“０”のままである。
【００３５】
フレーミングコードを検出できないと、マイコンはフラグ検出回路１１を介した検出信号によってフラグ６１が変化していないことを検知し、リセット信号をリセット回路１２を介して制御回路２０に出力する。制御回路２０内のレジスタ５０、５１に設定された上限ピーク値および下限ピーク値はマイコンからのリセット信号によってリセットされる。
【００３６】
また映像信号のレベルが大きく変化することなどによって、クロックランイン信号入力時にフラグ６０が所定の回数変化していない場合にも、マイコンはフラグ検出回路１１を介した検出信号によってフラグ６０が所定の回数変化していないことを検知し、リセット信号をリセット回路１２を介して制御回路２０に出力する。制御回路２０内のレジスタ５０、５１に設定された上限ピーク値および下限ピーク値はマイコンからのリセット信号によってリセットされる。
【００３７】
フラグ６１がフレーミングコードを検出した“１”を示し、またフラグ６０がクロックランイン信号の振幅に応じて“０”と“１”を繰り返していることを示す検出信号が、フラグ検出回路１１から出力された場合には、マイコンにてデジタル信号が格納された不図示のＲＡＭのデータの処理が行われ、上限ピーク値あるいは下限ピーク値が検出される。
【００３８】
次の垂直ブランキング期間のクロックランイン信号についても同様の動作を続ける。１０数回この動作を繰り返しほとんどピーク値に変化がなければ（例えば１０回中８回において同一のピーク値）、当該ピーク値を上限ピーク値あるいは下限ピーク値としてそのままレジスタ５０あるいは５１に設定する。ピーク値の変化が多く一定していない場合には、制御回路２０内のレジスタ５０、５１に設定された上限ピーク値および下限ピーク値がマイコンからのリセット信号によってリセットされる。このデータ処理、垂直ブランキング期間の繰り返し回数、同一ピーク値であると判断する回数などはプログラムによって適宜設定されている。
【００３９】
以上の構成により、上限ピーク値および下限ピーク値として一度設定した値をプログラムによってリセットすることができ、ノイズなどの影響などによって映像信号のレベルが大きく変化した場合においても、ピーク値を再設定することができる。
【００４０】
以上説明したように、本発明の実施の形態によると、コンパレータ４０の出力のデューティ比によってクロックランイン信号の振幅の中点レベルに近づけた結果のアナログ信号における上限ピーク値と下限ピーク値に対するデジタル信号の値をレジスタに格納しておく。そして次のクロックランイン信号が入力される場合に、そのピーク値を映像信号をスライスするための初期レベルとすることにより、アナログ信号がクロックランイン信号の振幅の中点レベルに到達する時間を短縮することができる。またフラグ検出回路１１、リセット回路１２を設けることにより映像信号の値が大きく変化した場合に、一度設定したピーク値をリセットすることができ、適正の上限ピーク値、下限ピーク値を再設定することができるので、データを高精度で検出することができる。
【００４１】
なお本実施の形態においては、テレテキスト方式に本発明を用いてデータを分離する方法について説明したが、映像信号の水平捜査期間（２１Ｈ）にキャプションデータが重畳されたクローズドキャプション方式においても同様に本発明を用いることが可能である。
【００４２】
以上、本発明の実施の形態について、その実施の形態に基づき具体的に説明したが、これに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【図面の簡単な説明】
【００４３】
【図１】本発明に係るデータスライサ回路のブロック図である。
【図２】本発明に係るデータスライス回路が１回目のクロックランイン信号を入力する時の動作を説明するための波形図の一例である。
【図３】本発明に係るデータスライス回路が２回目以降のクロックランイン信号を入力する時の動作を説明するための波形図の一例である。
【図４】本発明に係る第２の実施の形態のデータスライサ回路のブロック図である。
【図５】従来のデータスライサ回路のブロック図である。
【図６】従来のデータスライス回路がクロックランイン信号を入力する時の動作を説明するため波形図の一例である。
【符号の説明】
【００４４】
１０  タイミング発生回路  
１１  フラグ検出回路
１２  リセット回路
２０  制御回路
３０  Ｄ／Ａコンバータ
４０、４１  コンパレータ
５０、５１  レジスタ
６０、６１  フラグ
７０  タイマー
９０、９１  ピークホールド回路
【図１】
2005109698.tif 000003
【図２】
2005109698.tif 000004
【図３】
2005109698.tif 000005
【図４】
2005109698.tif 000006
【図５】
2005109698.tif 000007
【図６】
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