(57)【要約】      （修正有）【課題】  トレンチゲート型MOSトランジスタにおいて、単位面積あたりの駆動能力を向上させる。【解決手段】  トレンチゲート型MOSトランジスタにおいて、幅広のセル００２と細いソース領域００５を備え，セルを縦もしくは横方向に細いソース領域を通して直列に接続し、その細いソース領域の両端にトレンチ部を設け、チャネルを形成するることにより、単位面積当たりのゲート幅を効率良く稼ぎ、単位面積あたりの駆動能力を向上させる。【選択図】  図１
2005209731.tif 000002
【特許請求の範囲】
【請求項１】
トレンチゲート型MOSトランジスタにおいて、セル同士が細いソース領域を通し縦もしくは横方向に直列に繋がっている半導体装置。
【請求項２】
請求項１に記載の半導体装置において、セル形状が正方形を成している半導体装置。
【請求項３】
請求項１に記載の半導体装置において、前記セル形状が長方形を成している半導体装置。
【請求項４】
請求項１に記載の半導体装置において、前記セル形状が六角形を成している半導体装置。
【請求項５】
前記半導体装置において、前記セル同士を繋げる前記細いソース領域を作成するにあたり、トレンチ構造を作成した後、トレンチ側壁部をエッチングすることによりトレンチ間のソース領域を細める工程を有する半導体装置の製造法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート構造を有する半導体装置およびその作成法に関する。
【背景技術】
【０００２】
電力増幅回路、電源回路、コンバータ等にはパワートランジスタが用いられているが、これらのパワートランジスタには高駆動能力が要求される。携帯機器が増えつつある現在、より小型で、より高駆動能力なパワートランジスタが求められている。その要求を満たす素子として現在主流の一つとなっているのがトレンチゲート型MOSトランジスタである。トレンチゲート型MOSトランジスタのトレンチのレイアウトには、縦方向に伸ばしたトレンチを一定の間隔を開けて横方向に並べたストライプ型、正方形のセルをアレイしたメッシュ型、特許文献１に示されているような八角形のセルをアレイしたものなどが上げられる。
【特許文献１】特開平１０−２７０６８９
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来のトレンチゲート小僧を有する半導体装置として、トレンチのレイアウトが最も一般的なメッシュ型の半導体装置の模式的平面図を図２に示す。従来の技術で示すような小型で高駆動能力のパワートランジスタを得るには単位面積あたりのゲート幅W0が大きいことが必須となる。図２の構造においてW0を大きくするには、正方形セルのサイズもしくはトレンチ幅を小さくする必要があり、フォトリソグラフィ技術の能力を利用した微細化が必要となる。
本発明は、フォトリソグラフィの能力に頼ることなく前記の従来の半導体装置よりW0を大きくすることができる。
【課題を解決するための手段】
【０００４】
（１）トレンチゲート型MOSトランジスタにおいて、セル同士が細いソース領域を通し縦もしくは横方向に直列に繋がっている半導体装置とした。
（２）請求項１に記載の半導体装置において、セル形状が正方形を成している半導体装置とした。
（３）請求項１に記載の半導体装置において、前記セル形状が長方形を成している半導体装置とした。
（４）請求項１に記載の半導体装置において、前記セル形状が六角形を成している半導体装置とした。
（５）前記半導体装置において、前記セル同士を繋げる前記細いソース領域を作成するにあたり、トレンチ構造を作成した後、トレンチ側壁部をエッチングすることによりトレンチ間のソース領域を細める工程を有する半導体装置とした。
【発明の効果】
【０００５】
トレンチゲート構造を有する半導体装置において、単位面積あたりのゲート幅が増大し、駆動能力が向上する。
【発明を実施するための最良の形態】
【０００６】
図１は本発明の一実施例の模式的平面図で、図２は従来のトレンチゲート構造を有する半導体装置の模式的断面図である。図２は正方形のセル００２がトレンチ部００４を挟んで縦横に配列されているのに対し、図１ではセル００２が縦方向に細いソース領域００５を通して直列に接続され、その列が横方向に並んだ構造を成している。図１のようにセル００２を繋ぐ細いソース領域００５の両端にトレンチ部００４を設けることにより、単位面積当たりのゲート幅W0を効率良く稼ぐことができ、図２に比べW0が増加する。トレンチ部００２には、図示しないゲート電極ゲート絶縁膜を介して、埋め込まれている。チャネルはトレンチ部００４の壁部に形成される。なお、セルとは、トランジスタの一つ一つを言う。
【０００７】
図１および図２に示すように、セル００２の１辺の長さをa、トレンチ００４の幅をb、細いボディ００５の幅をcとしたとき、W1=6a+2b-c、W2=4aとなる。ここでW1、W2はそれぞれ、図１、図２の総ゲート幅である。また、図１、図２の素子面積をそれぞれS1、S2とすると、S1=(a+2b+2c)(a+b)、S2=a+bとなる。
【０００８】
したがって、図１および図２のW0をそれぞれW01、W02とすると、それらは次式となる。
【数１】
2005209731.tif 000003
【０００９】
また、W01とW02の比は、
【数２】
2005209731.tif 000004
となる。例えばa=5mmとしたときのW01とW02の比を図３に示す。細いソース領域００５の幅cが細くなるに従いW01とW02の比は増大し、従来の構造に比べ最大で約1.4倍のW0を得ることが出来る。つまり従来技術と同様に微細化することがポイントとなるが、ここで微細化する部分は細いソース領域００５に限られる。図４はトレンチ構造の模式的断面図であるが、先ず図４(a)に示すようにトレンチ構造を作成した後、シリコンをドライエッチングもしくはウェットエッチングすることにより図４(b)に示すような細いソース領域００５を作成することが可能であるため、フォトリソグラフィ技術は図４(a)の構造を作るだけの能力があれば良い。つまり微細加工をフォトリソグラフィ技術に頼る必要がない。また、図４の方法で作成するとトレンチ幅bが広がるが、図３に示すようにトレンチ幅bが広がったほうがむしろ良い結果が得られる。
【００１０】
構造に関しては、図１のようにセルが正方形構造になっている半導体装置以外にもセルが長方形構造になっているものや、図５のようにセルが六角形構造になっている半導体装置も上げられる。
【図面の簡単な説明】
【００１１】
【図１】図１は本発明の一実施例の模式的平面図である。
【図２】図２は従来のトレンチゲート構造を有する半導体装置の模式的断面図である。
【図３】図１と図２の単位面積あたりのゲート幅の比を表したグラフである。
【図４】(a)はトレンチ構造作成直後の模式的断面図であり、(b)は(a)の後にシリコンエッチング処理後の模式的断面図である。
【図５】本発明の一実施例の模式的平面図である。
【符号の説明】
【００１２】
００１  コンタクト
００２  セル
００３  ソース領域
００４  トレンチ領域
００５  細いソース領域
００６  半導体
【図１】
2005209731.tif 000005
【図２】
2005209731.tif 000006
【図３】
2005209731.tif 000007
【図４】
2005209731.tif 000008
【図５】
2005209731.tif 000009