(57)【要約】【課題】多層配線内において効率よく安定した配線接続が達成されるＭＩＭキャパシタを有する半導体装置の製造方法及び半導体装置を提供する。【解決手段】メタル配線層１２は、ハードマスク部材ＨＭ２を伴ってパターニングされ、下部キャパシタ電極を構成している。メタル配線層１２上にキャパシタ絶縁膜１３を介して設けられたメタル配線層１４は、保護膜１５を伴い、ハードマスク部材ＨＭ２下に残留しているハードマスク部材ＨＭ１を伴ってパターニングされている。メタル配線層１４は、複数の上部キャパシタ電極を構成している。層間の絶縁膜１６上において、メタル配線層１２またはメタル配線層１４へ接続される次層のメタル配線層１８がパターニングされている。メタル配線層１８は、接続孔Ｈ１またはＨ２それぞれを埋め込むプラグ配線部材１７との接続を有する。【選択図】    図１
2005012050.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路形成途中の所定層上において少なくとも第１キャパシタ電極を含む第１のメタル配線層を形成する工程と、
前記第１キャパシタ電極上にキャパシタ絶縁膜を被覆する工程と、
前記キャパシタ絶縁膜上に第２キャパシタ電極となる第２のメタル配線層を形成する工程と、
前記第２のメタル配線層上に保護膜を形成する工程と、
前記保護膜上に第１のハードマスク部材を形成する工程と、
前記第１のハードマスク部材上に前記第２キャパシタ電極のマスクパターンを形成する工程と、
前記第２キャパシタ電極のマスクパターンに従って、前記第１のハードマスク部材、前記保護膜、及び第２のメタル配線層を選択的に除去する工程と、
少なくとも前記第１のハードマスク部材上を覆うよう全面に第２のハードマスク部材を形成する工程と、
前記第２のハードマスク部材を覆う前記第１キャパシタ電極のマスクパターンを形成する工程と、
前記第１キャパシタ電極のマスクパターンに従って、少なくとも前記第２のハードマスク部材、前記キャパシタ絶縁膜、及び第１のメタル配線層を選択的に除去する工程と、
少なくとも前記第２のハードマスク部材上を覆うよう全面に層間の絶縁膜を形成する工程と、
前記絶縁膜上において、少なくとも前記第１または第２のメタル配線層に到達する複数の接続孔を形成する工程と、を具備したことを特徴とする半導体装置の製造方法。
【請求項２】
前記接続孔それぞれを埋め込むプラグ配線部材を形成する工程と、
前記プラグ配線部材それぞれに接続されるように次層メタル配線層をパターニングする工程と、をさらに含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
少なくとも前記層間の絶縁膜は、平坦化処理がなされることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記保護膜は、少なくとも前記接続部形成途中のエッチングストッパとして機能することを特徴とする請求項１〜３いずれか一つに記載の半導体装置の製造方法。
【請求項５】
前記第１、第２のハードマスク部材は共に同じ絶縁性の物質で形成されることを特徴とする請求項１〜４いずれか一つに記載の半導体装置の製造方法。
【請求項６】
半導体集積回路形成途中の所定層上における第１のメタル配線層で構成される第１キャパシタ電極と、
前記第１キャパシタ電極上のキャパシタ絶縁膜と、
前記キャパシタ絶縁膜上の第２のメタル配線層で構成される複数の第２キャパシタ電極と、
前記第２キャパシタ電極上の保護膜と、
前記第１のメタル配線層及び第２のメタル配線層上方を覆う所定厚さの層間の絶縁膜と、
前記絶縁膜上に設けられ前記第１または第２のメタル配線層へ接続される所定の配線パターンと、を具備し、
前記層間の絶縁膜は、前記第２キャパシタ電極上に設けられた前記第２キャパシタ電極形成用の第１ハードマスク部材パターンと、前記第１ハードマスク部材パターン上及び前記第１キャパシタ電極上に設けられた前記第１キャパシタ電極形成用の第２ハードマスク部材パターンを含むことを特徴とする半導体装置。
【請求項７】
前記第１または第２のメタル配線層への接続孔それぞれを埋め込むプラグ配線部材を含み、前記配線パターンは、前記プラグ配線部材それぞれに接続された次層メタル配線層であることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記第１、第２ハードマスク部材パターンは共に同じ絶縁性の物質であることを特徴とする請求項６または７記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路を構成するメタル多層配線内において、特にキャパシタがＭＩＭ（メタル−絶縁膜−メタル）の形で設けられる半導体装置の製造方法及び半導体装置に関する。
【０００２】
【従来の技術】
メタル多層配線技術を適用したＭＩＭキャパシタは、ＭＯＳ構造やポリシリコンを電極に持つキャパシタに比べて寄生抵抗及び寄生容量が小さく、高性能化に有用である。ＭＩＭキャパシタの一例を説明する。図示しないが、半導体集積回路における層間絶縁膜上において、あるメタル配線層Ａの所定領域を第１キャパシタ電極とし、キャパシタ絶縁膜を挟んで積層した専用のメタルパターンを第２キャパシタ電極とする。この場合、次の層間絶縁膜を介し、上層のメタル配線層Ｂによって、他の配線回路と共にキャパシタの引き出し電極がそれぞれ、例えばプラグ配線による各ビアを介して導出され構成される。
【０００３】
【発明が解決しようとする課題】
上記構成において、第１キャパシタ電極としてのメタル配線層Ａと第２キャパシタ電極としての専用メタルパターンそれぞれへのビア開孔を同時に形成する場合に問題がある。ビア開孔は、メタル配線層Ａよりも上層の第２キャパシタ電極としての専用メタルパターンが先に露出する。これにより、メタル配線層Ａにビア開孔が到達するまでに、専用メタルパターンはオーバーエッチングされる懸念がある。このオーバーエッチングを防止するために第２キャパシタ電極としての専用メタルパターン上にエッチングストッパとしての窒化膜を形成することが対策として考えられている。しかし、この専用メタルパターンのエッチング加工時にレジストと窒化膜が直接触れることで側壁ポリマーが発生する。側壁ポリマーは洗浄でも取れ難く、次工程での汚染の原因になる。
【０００４】
本発明は上記のような事情を考慮してなされたものであり、多層配線内において効率よく安定した配線接続が達成されるＭＩＭキャパシタを有する半導体装置の製造方法及び半導体装置を提供しようとするものである。
【０００５】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、半導体集積回路形成途中の所定層上において少なくとも第１キャパシタ電極を含む第１のメタル配線層を形成する工程と、前記第１キャパシタ電極上にキャパシタ絶縁膜を被覆する工程と、前記キャパシタ絶縁膜上に第２キャパシタ電極となる第２のメタル配線層を形成する工程と、前記第２のメタル配線層上に保護膜を形成する工程と、前記保護膜上に第１のハードマスク部材を形成する工程と、前記第１のハードマスク部材上に前記第２キャパシタ電極のマスクパターンを形成する工程と、前記第２キャパシタ電極のマスクパターンに従って、前記第１のハードマスク部材、前記保護膜、及び第２のメタル配線層を選択的に除去する工程と、少なくとも前記第１のハードマスク部材上を覆うよう全面に第２のハードマスク部材を形成する工程と、前記第２のハードマスク部材を覆う前記第１キャパシタ電極のマスクパターンを形成する工程と、前記第１キャパシタ電極のマスクパターンに従って、少なくとも前記第２のハードマスク部材、前記キャパシタ絶縁膜、及び第１のメタル配線層を選択的に除去する工程と、少なくとも前記第２のハードマスク部材上を覆うよう全面に層間の絶縁膜を形成する工程と、前記絶縁膜上において、少なくとも前記第１または第２のメタル配線層に到達する複数の接続孔を形成する工程と、を具備したことを特徴とする。
【０００６】
本発明に係る半導体装置の製造方法によれば、第２キャパシタ電極上には保護膜に加えて第１のハードマスク部材、第２のハードマスク部材が形成される。これにより、第２キャパシタ電極上の絶縁膜の膜減り防止に寄与する。また、第２キャパシタ電極のマスクパターンは、第１のハードマスク部材上に形成される。
これにより、第２キャパシタ電極の加工制御性を向上させると共に、マスクパターンと保護膜が直接触れることがなく、側壁ポリマー発生を抑制することができる。第２キャパシタ電極上の保護膜の形成により、深さの異なる接続孔の同時加工を安定して利用できる。
【０００７】
上記本発明に係る半導体装置の製造方法において、前記接続孔それぞれを埋め込むプラグ配線部材を形成する工程と、前記プラグ配線部材それぞれに接続されるように次層メタル配線層をパターニングする工程と、をさらに含むことを特徴とする。深い接続孔の配線に有効である。
【０００８】
また、上記本発明に係る半導体装置の製造方法において、次のような特徴を少なくとも一つ有し、効率的な接続孔の形成に寄与する。
少なくとも前記層間の絶縁膜は、平坦化処理がなされることを特徴とする。
前記保護膜は、少なくとも前記接続部形成途中のエッチングストッパとして機能することを特徴とする。
前記第１、第２のハードマスク部材は共に同じ絶縁性の物質で形成されることを特徴とする。
【０００９】
本発明に係る半導体装置は、半導体集積回路形成途中の所定層上における第１のメタル配線層で構成される第１キャパシタ電極と、前記第１キャパシタ電極上のキャパシタ絶縁膜と、前記キャパシタ絶縁膜上の第２のメタル配線層で構成される複数の第２キャパシタ電極と、前記第２キャパシタ電極上の保護膜と、前記第１のメタル配線層及び第２のメタル配線層上方を覆う所定厚さの層間の絶縁膜と、前記絶縁膜上に設けられ前記第１または第２のメタル配線層へ接続される所定の配線パターンと、を具備し、前記層間の絶縁膜は、前記第２キャパシタ電極上に設けられた前記第２キャパシタ電極形成用の第１ハードマスク部材パターンと、前記第１ハードマスク部材パターン上及び前記第１キャパシタ電極上に設けられた前記第１キャパシタ電極形成用の第２ハードマスク部材パターンを含むことを特徴とする。
【００１０】
上記本発明に係る半導体装置によれば、第２キャパシタ電極上の保護膜及び第１、第２ハードマスク部材パターンにより、第２キャパシタ電極上の膜減り防止の形態が実現される。また、第２キャパシタ電極上の保護膜により、同時加工でも深さの異なる接続孔が安定して供給される。
【００１１】
また、上記本発明に係る半導体装置において、次のような特徴を少なくとも一つ有する。
前記第１または第２のメタル配線層への接続孔それぞれを埋め込むプラグ配線部材を含み、前記配線パターンは、前記プラグ配線部材それぞれに接続された次層メタル配線層であることを特徴とする。深い接続孔の配線構造に有用である。前記第１、第２ハードマスク部材パターンは共に同じ絶縁性の物質であることを特徴とする。接続孔及びその接続部の信頼性に寄与する。
【００１２】
【発明の実施の形態】
図１は、それぞれ本発明の第１実施形態に係る半導体装置に関し、半導体集積回路に含まれるＭＩＭキャパシタの要部構成を示す断面図である。半導体基板上においてメタル多層配線技術を適用した集積回路が構成されている。集積回路の一部構造において、所定層の絶縁膜１１上に、メタル配線層１２が形成されている。このメタル配線層１２は例えばＴｉＮ／Ａｌ−Ｃｕ合金／Ｔｉ／ＴｉＮの積層で構成されている。メタル配線層１２は、ハードマスク部材ＨＭ２を伴ってパターニングされている。ここではハードマスク部材ＨＭ２の材質がＳｉＯ系で構成され、これが残留している。ここでのメタル配線層１２は下部キャパシタ電極のプレートを構成している。メタル配線層１２は、他の領域では通常の配線パターン、ダミーパターン等を構成している。
【００１３】
メタル配線層１２上にキャパシタ絶縁膜１３を介してメタル配線層１４が設けられている。メタル配線層１４上には保護膜１５が設けられている。キャパシタ絶縁膜１３は、例えばＳｉＮ膜で構成されている。メタル配線層１４は、例えばＴｉＮ／Ａｌ−Ｃｕ合金／ＴｉＮの積層で構成されている。保護膜１５は、例えばＳｉＮ膜で構成されている。メタル配線層１４は、保護膜１５を伴い、ハードマスク部材ＨＭ２下に残留しているハードマスク部材ＨＭ１を伴ってパターニングされている。ここではハードマスク部材ＨＭ１の材質がＳｉＯ系で構成されている。メタル配線層１４は、複数の上部キャパシタ電極のプレートを構成している。
【００１４】
絶縁膜１６は、メタル配線層１２及びメタル配線層１４上方を覆う所定厚さの層間の絶縁膜である。絶縁膜１６上において、メタル配線層１２またはメタル配線層１４へ接続される次層のメタル配線層１８がパターニングされている。メタル配線層１８は、下層のメタル配線層１２と同様の積層金属で構成される。メタル配線層１８は、メタル配線層１２またはメタル配線層１４への接続孔Ｈ１またはＨ２それぞれを埋め込むプラグ配線部材１７との接続を有する配線パターンを含む。プラグ配線部材１７は、接続孔Ｈ１またはＨ２に例えばＴｉＮ膜やＴａＮ膜等のバリアメタルを被覆したＷプラグで構成される。
【００１５】
上記実施形態の構成におけるメタル配線層１２，１４，１８は、上記金属の積層に別段限定されない。キャパシタ絶縁膜１３もＳｉＮ膜とは別の絶縁膜を形成してもよい。保護膜１５もＳｉＮ膜とは別の絶縁膜を形成してもよい。しかし、接続孔Ｈ１、Ｈ２の同時形成の観点から、保護膜１５は少なくとも絶縁膜１６とのエッチング選択比が大きくエッチングストッパ膜として機能する膜である必要がある。プラグ配線部材１７の構成も別段限定されない。プラグ配線部材１７はポリシリコンで形成することもできる。メタル配線層１８の埋め込み性、段差被覆性が優れていれば、プラグ配線部材１７を省略することもできる。ハードマスク部材ＨＭ１，ＨＭ２は異なった物質を用いてもよい。形成工程、接続孔Ｈ１，Ｈ２の形成、及びその接続部の信頼性を考慮すると、ハードマスク部材ＨＭ１，ＨＭ２は同じ物質を用いた方が有利な面もある。
【００１６】
上記実施形態の構成によれば、メタル配線層１４、すなわち上部キャパシタ電極上の保護膜１５及びハードマスク部材ＨＭ１，ＨＭ２により、上部キャパシタ電極上の膜減り防止の形態が実現される。また、上部キャパシタ電極上の保護膜１５により、同時加工でも深さの異なる接続孔Ｈ１，Ｈ２が安定して供給される。また、ハードマスク部材ＨＭ１を設けることにより、上部キャパシタ電極（メタル配線層１４）の加工の際、制御性を向上させると共に、側壁ポリマー発生を抑制することができる。これらを踏まえて、以下、キャパシタの製造方法により説明する。
【００１７】
図２〜図６は、それぞれ本発明の第２実施形態に係る半導体装置の製造方法であり、半導体集積回路に含まれるＭＩＭキャパシタの要部の製造方法を工程順に示す断面図である。第１実施形態と同様の箇所には同一の符号を付して説明する。
図２に示すように、集積回路の一部構造において、所定層の絶縁膜１１上に、メタル配線層１２を形成する。メタル配線層１２は、例えばスパッタ法によりＴｉＮ／Ａｌ−Ｃｕ合金／Ｔｉ／ＴｉＮ積層を形成する。ＴｉＮ／Ａｌ−Ｃｕ合金／Ｔｉ／ＴｉＮの各厚さは、それぞれ３０ｎｍ／５００ｎｍ／２０ｎｍ／６０ｎｍ程度とした。メタル配線層１２上にキャパシタ絶縁膜１３を形成する。キャパシタ絶縁膜１３は６０ｎｍ前後のＳｉＮ膜で，プラズマ励起雰囲気によるＣＶＤ（化学気相成長）成膜である（以下、ＰＥＳｉＮ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＳｉＮ）膜と称する）。
【００１８】
次に、キャパシタ絶縁膜１３上にメタル配線層１４を形成する。メタル配線層１４は、例えばスパッタ法によりＴｉＮ／Ａｌ−Ｃｕ合金／ＴｉＮ積層を形成する。ＴｉＮ／Ａｌ−Ｃｕ合金／ＴｉＮの各厚さは、それぞれ３０ｎｍ／２００ｎｍ／６０ｎｍ程度とした。次に、メタル配線層１４上に保護膜１５を形成する。
保護膜１５は、メタル配線層１４のエッチングストッパとして設けられる。保護膜１５は６０ｎｍ前後のＰＥＳｉＮ膜をＣＶＤ成膜する。次に、保護膜１５上にハードマスク部材ＨＭ１を形成する。ハードマスク部材ＨＭ１は、例えばＳｉＯ系、具体的にはＳｉＯ２膜であり、１００ｎｍ程度ＣＶＤ成膜する。次に、フォトリソグラフィ工程を経て、上部キャパシタ電極ＣＰ２のレジストパターン（マスクパターン）２１を形成する。
【００１９】
次に、図３に示すように、レジストパターン２１をマスクに異方性エッチングし、不要なハードマスク部材ＨＭ１、保護膜１５、メタル配線層１４を順次除去する。キャパシタ絶縁膜１３のレベルがエッチングストッパとなり、エッチングを停止する。これにより、上部キャパシタ電極ＣＰ２が構成される。樹脂系のレジストパターン２１と窒化膜系の保護膜１５との間にハードマスク部材ＨＭ１が配されているため、メタル配線層１４の側壁ポリマーが極めて発生し難くなる。
【００２０】
次に、図４に示すように、ハードマスク部材ＨＭ１上を覆うように全面にハードマスク部材ＨＭ２を形成する。ハードマスク部材ＨＭ２もＨＭ１と同様に、例えばＳｉＯ系、具体的にはＳｉＯ２膜であり、１００ｎｍ程度ＣＶＤ成膜する。次に、フォトリソグラフィ工程を経て、少なくとも、ハードマスク部材ＨＭ２上を覆う下部キャパシタ電極ＣＰ１のレジストパターン（マスクパターン）２２を形成する。レジストパターン２２は、他の領域では通常の配線パターン、ダミーパターン等を形成するためのパターンを構成している。
【００２１】
次に、図５に示すように、レジストパターン２２をマスクに異方性エッチングし、不要なハードマスク部材ＨＭ２、キャパシタ絶縁膜１３、メタル配線層１２を順次除去する。その後、レジストパターン２２を除去し、下部キャパシタ電極ＣＰ１、キャパシタ絶縁膜１３、上部キャパシタ電極ＣＰ２で構成されるＭＩＭキャパシタの構成が現出される。
【００２２】
次に、図６に示すように、ハードマスク部材ＨＭ１上であって、メタル配線層１２及びメタル配線層１４上方を覆う所定厚さの層間の絶縁膜１６を全面に形成する。次に、絶縁膜１６上において、フォトリソグラフィ工程、異方性エッチング工程を経て、メタル配線層１２またはメタル配線層１４へ到達する接続孔Ｈ１，Ｈ２を形成する。深さの異なる接続孔Ｈ１，Ｈ２は同時に形成される。浅い接続孔Ｈ２は先に保護膜１５に到達するが、保護膜１５がエッチングストッパとして機能する。すなわち、深い接続孔Ｈ１がキャパシタ絶縁膜１３に到達するまでメタル配線層１２を保護する。その後、各接続孔Ｈ１，Ｈ２底部のキャパシタ絶縁膜１３と保護膜１５を同時にエッチングして深さの異なる接続孔Ｈ１，Ｈ２を同時形成する。
【００２３】
次に、各接続孔Ｈ１、Ｈ２内部にＴｉＮ膜やＴａＮ膜等のバリアメタルをスパッタ被覆後、ＣＶＤ（化学気相成長）技術を用いてＷを成膜する。ＣＭＰ（化学的機械的研磨）工程を経て平坦化することにより、プラグ配線部材１７を形成する。その後、スパッタ法によりＴｉＮ／Ａｌ−Ｃｕ合金／Ｔｉ／ＴｉＮ積層を形成し、フォトリソグラフィ工程、異方性エッチング工程を経て、次層のメタル配線層１８をパターニングする。メタル配線層１８は、メタル配線層１２またはメタル配線層１４への接続孔Ｈ１またはＨ２それぞれを埋め込むプラグ配線部材１７との接続を有する配線パターンを含む。
【００２４】
上記実施形態の方法によれば、上部キャパシタ電極ＣＰ２上には保護膜１５に加えてハードマスク部材ＨＭ１，ＨＭ２が形成される。これにより、ＣＭＰの平坦化工程を経ても上部キャパシタ電極ＣＰ２上の絶縁膜の膜減り防止に寄与する。また、上部キャパシタ電極となるメタル配線層１４のレジストパターン２１は、ハードマスク部材ＨＭ１上に形成される。これにより、上部キャパシタ電極ＣＰ２の加工制御性を向上させると共に、樹脂系のレジストパターン２１と窒化膜系の保護膜１５が直接触れることがなく、側壁ポリマー発生を抑制することができる。また、保護膜１５及びキャパシタ絶縁膜１３のエッチングストッパ機能により、深さの異なる接続孔の同時加工を安定して利用することができる。
【００２５】
なお、実施形態の方法において、メタル配線層１２，１４，１８は、上記金属の積層に別段限定されない。それぞれの厚さも一例であり、適宜変更可能である。ハードマスク部材ＨＭ１，ＨＭ２もＳｉＯＣ系に変更する等考えられる。物質キャパシタ絶縁膜１３、保護膜１５もエッチングストッパ膜として機能する膜なら、適宜変更可能である。プラグ配線部材１７の構成も別段限定されない。
【００２６】
以上、各実施形態及び方法によれば、エッチング深さの異なる接続孔を同時形成するエッチングの際、エッチングストッパ機能を利用する。これにより、オーバーエッチングの負担を大幅に軽減し、上部キャパシタ電極のメタルパターンやキャパシタ絶縁膜の突き抜けを防止する。また、エッチングストッパ機能を有する膜とレジストパターンを接触させないようハードマスクを介在させる。これにより、エッチング側壁にポリマーが発生し難くなり、製造ラインの汚染防止や素子の特性劣化防止に寄与する。かつ、各キャパシタ電極の加工の際、上部キャパシタ電極上の絶縁膜減りが防止される傾向になる。この結果、多層配線内において効率よく安定した配線接続が達成されるＭＩＭキャパシタを有する半導体装置の製造方法及び半導体装置を提供することができる。
【図面の簡単な説明】
【図１】第１実施形態に係るＭＩＭキャパシタの要部構成を示す断面図。
【図２】第２実施形態に係るＭＩＭキャパシタ製造工程の第１断面図。
【図３】図２に続く第２断面図。
【図４】図３に続く第３断面図。
【図５】図４に続く第４断面図。
【図６】図５に続く第５断面図。
【符号の説明】
１１，１６…絶縁膜、１２，１４…メタル配線層、１３…キャパシタ絶縁膜、１５…保護膜、１７…プラグ配線部材、２１，２２…レジストパターン（マスクパターン）、ＣＰ１…下部キャパシタ電極、ＣＰ２…上部キャパシタ電極、ＨＭ１，ＨＭ２…ハードマスク部材、Ｈ１，Ｈ２…接続孔。
【図１】
2005012050.tif 000003
【図２】
2005012050.tif 000004
【図３】
2005012050.tif 000005
【図４】
2005012050.tif 000006
【図５】
2005012050.tif 000007
【図６】
2005012050.tif 000008
【手続補正書】
【提出日】平成16年5月18日(2004.5.18)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体集積回路形成途中の所定層上において少なくとも第１キャパシタ電極を含む第１のメタル配線層を形成する工程と、
前記第１キャパシタ電極上にキャパシタ絶縁膜を被覆する工程と、
前記キャパシタ絶縁膜上に第２キャパシタ電極となる第２のメタル配線層を形成する工程と、
前記第２のメタル配線層上に保護膜を形成する工程と、
前記保護膜上に第１のハードマスク部材を形成する工程と、
前記第１のハードマスク部材上に前記第２キャパシタ電極のマスクパターンを形成する工程と、
前記第２キャパシタ電極のマスクパターンに従って、前記第１のハードマスク部材、前記保護膜、及び第２のメタル配線層を選択的に除去する工程と、
少なくとも前記第１のハードマスク部材上を覆うよう全面に第２のハードマスク部材を形成する工程と、
前記第２のハードマスク部材を覆う前記第１キャパシタ電極のマスクパターンを形成する工程と、
前記第１キャパシタ電極のマスクパターンに従って、少なくとも前記第２のハードマスク部材、前記キャパシタ絶縁膜、及び第１のメタル配線層を選択的に除去する工程と、
少なくとも前記第２のハードマスク部材上を覆うよう全面に層間の絶縁膜を形成する工程と、
前記絶縁膜上において、少なくとも前記第１または第２のメタル配線層に到達する複数の接続孔を形成する工程と、
を具備したことを特徴とする半導体装置の製造方法。
【請求項２】
前記接続孔それぞれを埋め込むプラグ配線部材を形成する工程と、
前記プラグ配線部材それぞれに接続されるように次層メタル配線層をパターニングする工程と、
をさらに含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
少なくとも前記層間の絶縁膜は、平坦化処理がなされることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記保護膜は、少なくとも前記接続孔形成途中のエッチングストッパとして機能することを特徴とする請求項１〜３いずれか一つに記載の半導体装置の製造方法。
【請求項５】
前記第１、第２のハードマスク部材は共に同じ絶縁性の物質で形成されることを特徴とする請求項１〜４いずれか一つに記載の半導体装置の製造方法。
【請求項６】
半導体集積回路形成途中の所定層上における第１のメタル配線層で構成される第１キャパシタ電極と、
前記第１キャパシタ電極上のキャパシタ絶縁膜と、
前記キャパシタ絶縁膜上の第２のメタル配線層で構成される複数の第２キャパシタ電極と、
前記第２キャパシタ電極上の保護膜と、
前記第１のメタル配線層及び第２のメタル配線層上方を覆う所定厚さの層間の絶縁膜と、
前記絶縁膜上に設けられ前記第１または第２のメタル配線層へ接続される所定の配線パターンと、
を具備し、
前記層間の絶縁膜は、前記第２キャパシタ電極上に設けられた前記第２キャパシタ電極形成用の第１ハードマスク部材パターンと、前記第１ハードマスク部材パターン上及び前記第１キャパシタ電極上に設けられた前記第１キャパシタ電極形成用の第２ハードマスク部材パターンを含むことを特徴とする半導体装置。
【請求項７】
前記第１または第２のメタル配線層への接続孔それぞれを埋め込むプラグ配線部材を含み、前記配線パターンは、前記プラグ配線部材それぞれに接続された次層メタル配線層であることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記第１、第２ハードマスク部材パターンは共に同じ絶縁性の物質であることを特徴とする請求項６または７記載の半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
また、上記本発明に係る半導体装置の製造方法において、次のような特徴を少なくとも一つ有し、効率的な接続孔の形成に寄与する。
少なくとも前記層間の絶縁膜は、平坦化処理がなされることを特徴とする。
前記保護膜は、少なくとも前記接続孔形成途中のエッチングストッパとして機能することを特徴とする。
前記第１、第２のハードマスク部材は共に同じ絶縁性の物質で形成されることを特徴とする。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
なお、実施形態の方法において、メタル配線層１２，１４，１８は、上記金属の積層に別段限定されない。それぞれの厚さも一例であり、適宜変更可能である。ハードマスク部材ＨＭ１，ＨＭ２もＳｉＯＣ系に変更する等考えられる。キャパシタ絶縁膜１３、保護膜１５もエッチングストッパ膜として機能する膜なら、適宜変更可能である。プラグ配線部材１７の構成も別段限定されない。