(57)【要約】【課題】  乗算演算の高速化を図ることのできるディジタル回路を提供する。【解決手段】  図１の回路は、入力信号Ａ[n-1:0]、ＳＨ[log2n-1:0]、ＤＡＴ[n-1:0]と、前記信号ＤＡＴを前記信号ＳＨビットだけシフトしたデータＢ[n-1:0]を出力するバレルシフタと、Ａ，Ｂのそれぞれの桁をｍビット毎のグループに分けて、Ｇ，Ｐ，キャリー入力がＨのときの加算結果ＳＵＭ０およびキャリー入力がＬのときの加算結果ＳＵＭ１を計算するグループＧ・Ｐ・ＳＵＭ計算段と、前記グループ毎のキャリーを計算するキャリー計算回路と、前記グループ毎に計算されたＳＵＭ０，ＳＵＭ１をキャリー計算回路が出力した各キャリーにより選択するＳＵＭ選択段からなる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ビット数がｍである２つの信号ａ，ｂ（０≦ａ，ｂ≦２ｍ−１）のうち前記信号ａを入力し、前記信号ａと、０から２ｍ−１までの２ｍ個の値それぞれとについて、桁上げ生成項Ｇｉ（０≦ｉ≦２ｍ−１）、桁上げ伝搬項Ｐｉおよび和Ｓｉを計算し、出力する計算部と、
前記計算部により計算された前記桁上げ生成項Ｇｉ、前記桁上げ伝搬項Ｐｉおよび前記和Ｓｉならびに前記信号ｂを入力し、ｉ＝ｂのときの前記桁上げ生成項Ｇｂ、前記桁上げ伝搬項Ｐｂおよび前記和Ｓｂを選択し、出力する選択部と、
を備えることを特徴とするディジタル回路。
【請求項２】
請求項１に記載のディジタル回路において、
前記選択部は、桁上げ入力を０とした場合の前記和Ｓｂである和Ｓ０ｂと、桁上げ入力を１とした場合の前記和Ｓｂである和Ｓ１ｂとを、それぞれ出力することを特徴とするディジタル回路。
【請求項３】
請求項２に記載のディジタル回路において、
前記桁上げ生成項Ｇｂおよび前記桁上げ伝搬項Ｐｂを入力し、前記桁上げ入力を計算し、出力する桁上げ計算部と、
前記桁上げ計算部により計算された前記桁上げ入力に応じて、前記和Ｓ０ｂおよび前記和Ｓ１ｂのうち一方を選択し、出力する第２選択部と、を更に備えることを特徴とするディジタル回路。
【請求項４】
請求項１〜３の何れか一項に記載のディジタル回路において、
前記選択部に入力される前記信号ｂを出力するバレルシフタを更に備えることを特徴とするディジタル回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタル回路に関するものである。
【背景技術】
【０００２】
近年携帯端末の発展に伴いデータ処理の高速化が不可欠となっており、携帯端末に搭載されるRISC CPUの演算処理に対しても高速化が要求されている。例えば携帯端末において写真画像（JPEG）の圧縮・伸長をする際には、DCT／量子化／逆量子化技術が用いられるが、このとき乗算の高速化が要求される。
【０００３】
通常RISC CPUの乗算には、バレルシフタと加算器を用いる方法と、乗算器を用いる方法とがあり、プログラムコンパイラが乗数に応じてどちらの方法がより高速かを判断し決定する。バレルシフタと加算器を使用して実行する場合は、例えばある数Aに対し乗数が2m+1(m≧1)であるような場合で、このときある数Aをバレルシフタでmビット左シフトして２m・Aを作成し、加算器で２m・A＋Aを実行し解を得る。通常RISC CPUのバレルシフタおよび加算器のレイテンシはそれぞれ１クロック・サイクルなので、この乗算のレイテンシは２クロック・サイクルとなる。乗算器のレイテンシは３クロック・サイクルなので、バレルシフタと加算器を用いた場合の方が乗算器を用いた場合よりも１クロック・サイクル高速化できる。
【０００４】
ARM CPUは１クロック・サイクルで実行するようにバレルシフタと加算器を直列接続し、バレルシフタと加算器を用いる方法のレイテンシを低減させて乗算の高速化を行っている。これにより、先ほどの乗算が１クロック・サイクルで実現可能となる。またある数Aに対し乗数が2m+n+2m+2n+1=(2m+1)(2n+1)である場合の乗算についても２クロック・サイクルで実現可能となる。
【特許文献１】特開２０００−１６３２５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、バレルシフタと加算器は遅延が大きいので、このパスがクリティカルとなる場合が多い（図５参照）。
【０００６】
本発明は、上記事情に鑑みてなされたものであり、乗算演算の高速化を図ることのできるディジタル回路を提供することを目的としている。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明によるディジタル回路は、ビット数がｍである２つの信号ａ，ｂ（０≦ａ，ｂ≦２ｍ−１）のうち信号ａを入力し、信号ａと、０から２ｍ−１までの２ｍ個の値それぞれとについて、桁上げ生成項Ｇｉ（０≦ｉ≦２ｍ−１）、桁上げ伝搬項Ｐｉおよび和Ｓｉを計算し、出力する計算部と、計算部により計算された桁上げ生成項Ｇｉ、桁上げ伝搬項Ｐｉおよび和Ｓｉならびに信号ｂを入力し、ｉ＝ｂのときの桁上げ生成項Ｇｂ、桁上げ伝搬項Ｐｂおよび和Ｓｂを選択し、出力する選択部と、を備えることを特徴とする。
【０００８】
このディジタル回路において計算部は、信号ｂの値に関わらず、信号ｂの取り得る値すべてについて信号ａとの間で演算を行う。そして、選択部において、これらの演算結果のうち正しいものが選択されることになる。このため、このディジタル回路を加算器の一部に用い、信号ｂをバレルシフタの出力に接続した場合、加算演算の一部とバレルシフタによる動作とを同時に実行することができる。したがって、乗算演算の高速化を図ることのできるディジタル回路が実現される。
【０００９】
これに対して、バレルシフタと加算器を直列接続した従来の回路では、バレルシフタの出力を待ってから加算演算を行わざるを得ないため、乗算演算の高速化の面で不充分である。
【００１０】
選択部は、桁上げ入力を０とした場合の和Ｓｂである和Ｓ０ｂと、桁上げ入力を１とした場合の和Ｓｂである和Ｓ１ｂとを、それぞれ出力してもよい。この場合、キャリー入力が計算されるのを待たずして、加算結果（和Ｓｂまたは和Ｓ１ｂ）の演算を行うことができる。したがって、乗算演算の一層の高速化を図ることのできるディジタル回路が実現される。
【００１１】
本発明によるディジタル回路は、桁上げ生成項Ｇｂおよび桁上げ伝搬項Ｐｂを入力し、桁上げ入力を計算し、出力する桁上げ計算部と、桁上げ計算部により計算された桁上げ入力に応じて、和Ｓ０ｂおよび和Ｓ１ｂのうち一方を選択し、出力する第２選択部と、を更に備えていてもよい。この場合、乗算演算の高速化を図ることのできる加算回路が実現される。
【００１２】
本発明によるディジタル回路は、選択部に入力される信号ｂを出力するバレルシフタを更に備えていてもよい。この場合、乗算演算を高速に実行することのできる乗算回路が実現される。
【発明の効果】
【００１３】
本発明によれば、乗算演算の高速化を図ることのできるディジタル回路が実現される。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照しつつ、本発明によるディジタル回路の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【００１５】
図１は、本発明によるディジタル回路の一実施形態を示す図である。この回路は、入力信号Ａ[n-1:0]、ＳＨ[log2n-1:0]、ＤＡＴ[n-1:0]と、前記信号ＤＡＴを前記信号ＳＨビットだけシフトしたデータＢ[n-1:0]を出力するバレルシフタと、Ａ，Ｂのそれぞれの桁をｍビット毎のグループに分けて、Ｇ，Ｐ，キャリー入力がＨのときの加算結果ＳＵＭ０およびキャリー入力がＬのときの加算結果ＳＵＭ１を計算するグループＧ・Ｐ・ＳＵＭ計算段と、前記グループ毎のキャリーを計算するキャリー計算回路と、前記グループ毎に計算されたＳＵＭ０，ＳＵＭ１をキャリー計算回路が出力した各キャリーにより選択するＳＵＭ選択段からなる。
【００１６】
グループＧ・Ｐ・ＳＵＭ計算段は構成が複雑であるので最初グループＧ・Ｐ・ＳＵＭ計算段を構成するｋ＋１個（ｋはｎとｍの商）のグループＧ・Ｐ・ＳＵＭ計算回路について説明し、次にグループＧ・Ｐ・ＳＵＭ計算段、キャリー計算回路、ＳＵＭ選択段の順に詳細構成を述べる。
【００１７】
グループＧ・Ｐ・ＳＵＭ計算回路はｍビット単位でＡ，Ｂを入力する入力端子a,bと、グループ桁上げ生成項、グループ桁上げ伝搬項、下位からのキャリー入力がＬのときの加算結果、下位からのキャリー入力がＨのときの加算結果を出力する出力端子Gb,Pb,SUM0,SUM1を持つ。このグループＧ・Ｐ・ＳＵＭ計算回路は、図２に示すように、G・Ｐ計算回路（図８参照）と加算器で構成される2m個のモジュール（以下、Ｇ・Ｐ・ＳＵＭ計算素子という）と４個のセレクタで構成される。
【００１８】
第１のＧ・Ｐ・ＳＵＭ計算素子は前記入力端子ａと０との演算結果Ｇ、ＰおよびＳＵＭをG0,P0,SUM0として出力する。第２のＧ・Ｐ・ＳＵＭ計算素子は前記入力端子ａと１との演算結果Ｇ、ＰおよびＳＵＭをG1,P1,SUM1として出力する。第3のＧ・Ｐ・ＳＵＭ計算素子は前記入力端子ａと２との演算結果Ｇ、ＰおよびＳＵＭをG2,P2,SUM2として出力する。第i(1≦i≦2m)のＧ・Ｐ・ＳＵＭ計算素子は前記入力端子ａとi-1との演算結果G,PおよびＳＵＭをGi-1,Pi-1,SUMi-1として出力する。第2mのＧ・Ｐ・ＳＵＭを
【数１】
2005259083.tif 000003
として出力する。４個のセレクタは入力信号ｂによって表１に基づき値を選択する。
【表１】
2005259083.tif 000004
【００１９】
以下図１の回路を構成する各部の詳細構成を説明する。
【００２０】
Ｇ・Ｐ・ＳＵＭ計算段は前記入力信号ＡのA[m-1:0]（m≦n）と前記シフトしたデータB[m-1:0]をそれぞれ入力端子a,bで受け、グループ桁上げ生成項Ｇ0,m-1,グループ桁上げ伝搬項Ｐ0,m-1, 下位からのキャリー入力がＬのときの加算結果ＳUM00および下位からのキャリー入力がＨのときの加算結果ＳUM10を出力する前記グループＧ・Ｐ・SUM計算回路0と、  A[2m-1:m]とB[2m-1:m]とのグループ桁上げ生成項Ｇm,2m-1,グループ桁上げ伝搬項Ｐm,2m-1, 下位からのキャリー入力がＬのときの加算結果ＳUM01および下位からのキャリー入力がＨのときの加算結果ＳUM11を出力する第2のグループＧ・Ｐ・Ｓｕｍ計算回路1と、A[im-1:(i-1)m]とB[im-1:(i-1)m]とのグループ桁上げ生成項Ｇim,(i+1)m-1,グループ桁上げ伝搬項Ｐim,(i+1)m-1, 下位からのキャリー入力がＬのときの加算結果ＳUM0iおよび下位からのキャリー入力がＨのときの加算結果ＳUM1iを出力するグループＧ・Ｐ・Ｓｕｍ計算回路iと(0≦i≦k) (kはnとｍの商)、A[n-1: km]とB[n-1:km]とのグループ桁上げ生成項Ｇkm,n-1,グループ桁上げ伝搬項Ｐkm,n-1, 下位からのキャリー入力がＬのときの加算結果ＳUM0kおよび下位からのキャリー入力がＨのときの加算結果ＳUM1kを出力するグループＧ・Ｐ・Ｓｕｍ計算回路kとからなる。
【００２１】
キャリー計算回路には例えば従来例同様CLA（Carry Look Ahead）回路を使用する。キャリー計算回路はＧ0,m-1,Ｐ0,m-1と加算器のキャリー入力c0を受けて下記数式９に従ってm桁目へのキャリー入力cmを出力し、Gim,(i+1)m-1,Pim,(i+1)m-1,c0を受けて２ｍ桁目へのキャリー入力cimを出力し、Gkm,n-1,Pkm,n-1、c0を受けて加算器のキャリー出力ckmを出力する。
【００２２】
ＳＵＭ選択段はSUM00,SUM10,c0を受けてc0がＬのときはSUM00を、c0がＨのときはSUM10を出力するセレクタSEL０と、 SUM01,SUM11,cmを受けてcmがＬのときはSUM01を、cmがＨのときはSUM11を出力するセレクタSEL1と、  SUM0i,SUM1i,cimを受けてcimがＬのときはSUM0iを、cimがＨのときはSUM1iを出力するSELi (0≦i≦k)と、SUM0k,SUM1k,ckを受けてckがＬのときはSUM0kを、ckがＨのときはSUM1kを出力するセレクタSELkとからなる。
【００２３】
なお、上記実施形態においては、各グループＧ・Ｐ・ＳＵＭ計算回路に４個のセレクタが設けられ、そのうち２個のセレクタがそれぞれキャリー入力がＬのときの加算結果及びキャリー入力がＨのときの加算結果を出力する構成を示したが、各Ｇ・Ｐ・ＳＵＭ計算素子の出力をそのまま出力する構成としてもよい。すなわち、セレクタは、Ｇ・Ｐ・ＳＵＭ計算素子においてすべてのi(0≦i≦2m-1)について演算したＳＵＭiの中から、入力信号ｂに対応するＳＵＭｂを選択し出力するものであってもよい。
【００２４】
以下、図１の回路と従来技術に係る回路との間で、遅延時間の差を求める。そのために、まずは、従来技術においてバレルシフタと加算器を直列接続した場合(図５参照)のクリティカルパス遅延について論じる。
【００２５】
（バレルシフタの遅延）
ｎビットシフタについて、入力データ信号をa,入力シフトデータ信号をsh,左/右シフト選択信号をsel,出力信号をｂとすると、ｂは以下式となる。
【数２】
2005259083.tif 000005
【００２６】
ここで<<は左シフト、>>は右シフトを表す。ここでshをｎビット信号としshiを第ｉ桁目のshとすると以下のようにshは展開できる。
【数３】
2005259083.tif 000006
【００２７】
数式１、数式２よりｂは以下のように展開できる。
【数４】
2005259083.tif 000007
【００２８】
バレルシフタは数式３を元にshのビットごとにシフト量を決定する回路を構成している。
【００２９】
以下に左シフト用nビットバレルシフタの構成(図６)と動作を示す。nビットバレルシフタは、バレルシフタのnビット入力データ信号A[n-1:0],ｍビットシフト量入力データSH[m-1:0](m=log2n)、シフト出力データ信号B[n-1]、第１のシフト回路、第２のシフト回路、第ｍのシフト回路からなる。第１のシフト回路は、SH[0]がHのときA[m-1:0]の１ビットシフトした値を、Ｌの時はそのままの値を出力信号dat1[n-1:0]に出力する。第２のシフト回路は、SH[1]がHのときdat2[n-1:0]の２ビットシフトした値を、Ｌの時はそのままの値をdat2[n-1:0]に出力する。第ｍのシフト回路は、SH[m-1]=Hのときdatm-1[n-1:0]の入力データをｍビットシフトした値を、SH[m-1]=Lのときはそのままの値をdatm[n-1:0]に出力する。
【００３０】
それぞれのシフト回路はビットごとに図７の回路を用いて構成している。図７の回路は入力信号a,b,cと出力信号dで、
【数５】
2005259083.tif 000008
という論理を構成している。
【００３１】
第１のシフト回路は図７の回路に対し以下のように信号を接続して構成する。
【数６】
2005259083.tif 000009
【００３２】
第２のシフト回路は図７の回路に対し以下のように信号を接続して構成する。
【数７】
2005259083.tif 000010
【００３３】
第ｍのシフト回路は図７の回路に対し以下のように信号を接続して構成する。
【数８】
2005259083.tif 000011
【００３４】
右シフト回路はシフトの向きを変更するだけで回路構成は同様である。
【００３５】
それぞれのシフト回路のパスは同じであるので、シフト回路の遅延時間は一意に決まる。ここで、図６のバレルシフタの遅延時間をTbarrel、図７のシフト回路の遅延をαとする。バレルシフタの入力データビット数をnとすると、直列に接続されるシフト回路の個数はlog２ｎとなるので、バレルシフタの遅延時間は以下であらわすことができる。
【数９】
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【００３６】
（加算器の遅延）
桁上げ先見方式nビット加算器について、入力信号の第i桁目をそれぞれai,biとすると、以下式において第i桁目の桁上げ伝搬項pi、第i桁目の桁上げ生成項gi、第i＋１桁目のキャリー出力ci+1、第i桁目の和出力sumiを定義できる。
【数１０】
2005259083.tif 000013
【００３７】
ここで+は論理和、・は論理積、
【数１１】
2005259083.tif 000014
は排他的論理和を表す。ここで、第h桁目から第i桁目（ｈ≦ｉ、ｈ、ｉはそれぞれ任意）までのグループについてciを展開すると以下のようになる。
【数１２】
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【００３８】
ここでGh,i,Ph,iは以下である。
【数１３】
2005259083.tif 000016
ここでGi,i=gi,Pi,i=piを意味する。
【００３９】
このときGh,iは第ｈ桁目から第ｉ桁目までのグループの桁上げ生成項を表し,Ph,iは第ｈ桁目から第ｉ桁目までのグループの桁上げ伝搬項を意味する。以降Ｇh,i,Ph,iをグループ桁上げ生成項、グループ桁上げ伝搬項と呼ぶ。
【００４０】
また、数式１０は以下のように式変形可能である。（ｊは任意の整数で、ｈ≦ｊ<ｉ）
【数１４】
2005259083.tif 000017
【００４１】
数式１１は「第ｈ桁目から第ｉ桁目までのグループから桁上げが出力されるのは、そのグループ内の上位の部分（ｊ＋１,ｉ）から桁上げが生成される場合か、あるいは下位の部分（ｈ、ｊ）からの桁上げが上位の部分へ伝搬する場合である」ことを意味する。従って、あるグループとその下位のグループのビット長を適当に選択することにより、上位グループの桁上げ生成項および伝搬項と、下位グループの桁上げ生成を並行して処理できることがわかる。またこの構成を階層化することにより多ビット長の加算においても高速化が可能になる。このように桁上げ先見法を採用した一般的な加算器は適当にビット長を選択し、桁上げの生成と桁上げ生成項、桁上げ伝搬項の生成を並列化している。
【００４２】
以下に図５の桁上げ先見方式nビット加算器の構成と動作を示す。桁上げ先見方式ｎビット加算器は、入力信号A,Bそれぞれの０桁目（最下位）A0,B0を受けて桁上げ生成項G0,0、桁上げ伝搬項P0,0を出力するpg生成回路０と、入力信号A，Bそれぞれの１桁目A1,B1を受けて桁上げ生成項G1,1、桁上げ伝搬項P1,1を出力するpg生成回路1と、入力信号Ａ，Ｂそれぞれのi桁目（０≦i≦n-1）Ai,Biを受けて桁上げ生成項Gi,i、桁上げ伝搬項Pi,iを出力するpg生成回路iと、入力信号Ａ，Ｂそれぞれのn-1桁目 An-1,Bn-1を受けて桁上げ生成項Gn-1,n-1、桁上げ伝搬項Pn-1,n-1を出力するpg生成回路n-1と、前記Gi,i,Pi,iを受けてi+１桁目のキャリーci+1を出力するキャリー計算回路(数式８参照)と、前記Ai,Bi,Ciを受けて加算結果sumiを出力する排他的論理和回路（数式８参照）からなる。
【００４３】
キャリー計算回路は数式９、１１に示すグループ桁上げ生成項Ｇ，グループ桁上げ伝搬項Ｐの公式を用いてキャリー出力ci+1を演算する。図８に２桁（j-h=i-j=2）をグループとしたときの８ビット用キャリー計算回路を示す。このキャリー計算回路の場合、構成は２個ずつの第１段目のＧ・Ｐ併せ回路が出力するＧ，Ｐを受けてＧ，Ｐを併せて出力する第2段目のＧ・Ｐ併せ回路と、２個ずつの第２段目のＧ，Ｐを受けてＧ，Ｐを併せて出力する第３段目のＧ・Ｐ併せ回路と、第３段目の各G,Pとc0を受けてキャリーを出力するキャリー出力回路からなる。グループがＭ個単位でかつnビット用キャリー計算回路(Ｍ、nは任意の整数)の場合は、Ｇ・Ｐ併せ回路がＭ個ずつのＧ，Ｐ結果を併せて演算するので、段数はlogMnとなる。なお、Ｇ，Ｐ計算回路をＣＭＯＳ回路で構成する場合、高速動作のためファンイン数を通常４以下に制限することが多い。
【００４４】
次に従来技術での加算器の遅延を求める。ｐｇ生成回路、排他的論理和回路は加算器のビット数に関係なく遅延が定義できるので、Ｇ，Ｐ併せ回路の遅延をβ、pg生成回路、排他的論理和回路の遅延をあわせたものをγとすると加算器の遅延Tadderは以下で表すことができる。
【数１５】
2005259083.tif 000018
【００４５】
（全体の遅延）
上記から従来技術においてバレルシフタと加算器の直列接続回路を構成した場合、クリティカルパスは図９で示される部分となり、遅延は数式７、１２から以下のように定義される。
【数１６】
2005259083.tif 000019
【００４６】
次に、図１の回路のクリティカルパス遅延を考える。図１において、バレルシフタの入力信号ＳＨ，ＤＡＴおよび加算器の入力信号Ａの前段がＦ／Ｆであることを仮定する。入力信号Ａからデータが入力されると,第（i＋１）のグループＧ・Ｐ・ＳＵＭ計算回路（0≦i≦k）はGbi,Pbi,Sum0i,Sum1iを出力する。入力信号ＡからＧ・Ｐ・ＳＵＭ計算回路の出力信号までの最大遅延ＴpatはＧ・Ｐ計算回路の遅延が最も大きいので数式１２より以下で定義される。
【数１７】
2005259083.tif 000020
【００４７】
次にバレルシフタの入力信号ＳＨ，ＤＡＴから発明回路の出力信号までの最大遅延Ｔbarは数式７より以下で定義される。
【数１８】
2005259083.tif 000021
【００４８】
キャリー計算回路の構成は従来例に対しｍビット分減るので、最大遅延Ｔcarryは数式１２より以下で定義される。
【数１９】
2005259083.tif 000022
【００４９】
以上から本発明の回路で回路を構成した場合、クリティカルパス遅延は以下で定義される。
【数２０】
2005259083.tif 000023
【００５０】
上式において、M≧２、ｍ<nなので、Tpat<Tbarが成立する。よって以下式となる（図４参照）。
【数２１】
2005259083.tif 000024
【００５１】
数式１３、１８より図９に示す従来回路のクリティカルパス遅延Ｔoldと図４に示す上記実施形態の回路のクリティカルパス遅延Tnewの遅延差Ｔdifは以下となる。
【数２２】
2005259083.tif 000025
【００５２】
m>1なのでlogM mは正の値である。従って従来に比べてTdifだけ高速化できる。
【００５３】
以上説明したように、図１の回路によれば、バレルシフタと加算器が直列接続される組み合わせ回路において、バレルシフタの出力信号を選択信号として用いることにより加算器を高速化できる効果がもたらされる。
【図面の簡単な説明】
【００５４】
【図１】本発明によるディジタル回路の一実施形態を示す図である。
【図２】グループＧ・Ｐ・Ｓｕｍ計算回路を示す図である。
【図３】Ｇ・Ｐ・Ｓｕｍ計算の詳細な構成を示す図である。
【図４】図１の回路のクリティカルパスを示す図である。
【図５】従来技術に係るディジタル回路を示す図である。
【図６】ｎビットバレルシフタの回路を示す図である。
【図７】バレルシフタで用いる各ビットのシフト回路を示す図である。
【図８】従来例による８ビット用キャリー計算回路を示す図である。
【図９】図５の回路のクリティカルパスを示す図である。
【図１】
2005259083.tif 000026
【図２】
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【図３】
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【図４】
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【図５】
2005259083.tif 000030
【図６】
2005259083.tif 000031
【図７】
2005259083.tif 000032
【図８】
2005259083.tif 000033
【図９】
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