(57)【要約】【課題】  撮像領域の微細化および素子分離部の耐圧の確保を容易に実現でき、低暗電流及び白キズ数の低減を容易に実現できるＭＯＳ型固体撮像装置を提供する。【解決手段】  リーク電流が小さい、素子分離構造を有するＭＯＳ型固体撮像装置を提供するため、シリコン基板１上に形成された固体撮像装置であって、第１導電型の電荷蓄積領域を備えたフォトダイオードとトランジスタと素子分離部とを含む、各画素に対応した撮像領域を有し、前記素子分離部の深さが、その不純物濃度が最大となる前記第１導電型の電荷蓄積領域の深さよりも浅いことを特徴とする。【選択図】  図１
2005101596.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の電荷蓄積領域を有するフォトダイオードと当該フォトダイオードによって得られた電荷を読み出すためのトランジスタとを含む画素単位の撮像領域を備える固体撮像装置であって、
前記撮像領域は、前記トランジスタと、これに隣接する当該撮像領域外のトランジスタとを電気的に分離する素子分離部を有しており、
前記素子分離部の深さが、その不純物濃度が最大となる前記電荷蓄積領域の深さよりも浅い
ことを特徴とする固体撮像装置。
【請求項２】
前記フォトダイオードは、さらに、
前記フォトダイオードの表面に形成された第2導電型の暗電流抑制層を備える
ことを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記フォトダイオードは、さらに、
前記素子分離部と接して形成された第2導電型の暗電流抑制層を備える
ことを特徴とする請求項１記載の固体撮像装置。
【請求項４】
前記素子分離部の深さが、１nm以上２５０nm以下である
ことを特徴とする請求項１記載の固体撮像装置。
【請求項５】
前記トランジスタのソースまたはドレインを構成する領域の深さが、前記素子分離部の深さよりも浅い
ことを特徴とする請求項１記載の固体撮像装置。
【請求項６】
前記トランジスタのソースまたはドレインを構成する領域の深さが、前記素子分離部の深さよりも深い
ことを特徴とする請求項１記載の固体撮像装置。
【請求項７】
前記固体撮像装置は、さらに、
前記半導体基板上に形成された、前記撮像領域を駆動するためのトランジスタを含む周辺回路領域を備え、
前記周辺回路領域は、
前記撮像領域の前記素子分離部と同じ工程によって形成された素子分離部を有する
ことを特徴とする請求項１記載の固体撮像装置。
【請求項８】
前記周辺回路領域に含まれるトランジスタが、
全てＮ型ＭＯＳトランジスタ、または全てＰ型ＭＯＳトランジスタである
ことを特徴とする請求項７記載の固体撮像装置。
【請求項９】
前記周辺回路領域に含まれるトランジスタは、CＭＯＳトランジスタである
ことを特徴とする請求項７記載の固体撮像装置。
【請求項１０】
前記固体撮像装置は、さらに、
前記半導体基板上に形成された、前記撮像領域を駆動するためのトランジスタを含む周辺回路領域を備え、
前記周辺回路領域は、
前記撮像領域の前記素子分離部よりも深いトレンチを備えた素子分離部を有することを特徴とする請求項１記載の固体撮像装置。
【請求項１１】
前記素子分離部は、トレンチ分離である
ことを特徴とする請求項１記載の固体撮像装置。
【請求項１２】
第１導電型の電荷蓄積領域および第2導電型の暗電流抑制層を有するフォトダイオードと当該フォトダイオードによって得られた電荷を読み出すためのトランジスタとを含む画素単位の撮像領域を備える固体撮像装置であって、
前記撮像領域は、前記トランジスタと、これに隣接する当該撮像領域外のトランジスタとを電気的に分離する素子分離部を有しており、
前記素子分離部の深さが、その不純物濃度が最大となる前記第暗電流抑制層の深さよりも浅い
ことを特徴とする固体撮像装置。
【請求項１３】
前記素子分離部の深さが、１nm以上１００nm以下である
ことを特徴とする請求項１２記載の固体撮像装置。
【請求項１４】
第１導電型の電荷蓄積領域を有するフォトダイオードと当該フォトダイオードによって得られた電荷を読み出すためのトランジスタとを含む画素単位の撮像領域を備える固体撮像装置であって、
前記撮像領域は、前記トランジスタと、これに隣接する当該撮像領域外のトランジスタとを電気的に分離する素子分離部を有しており、
前記素子分離部の深さが、前記第１導電型の電荷蓄積領域の深さよりも浅い
ことを特徴とする固体撮像装置。
【請求項１５】
前記フォトダイオードは、さらに、
前記フォトダイオードの表面に形成された第2導電型の暗電流抑制層を備える
ことを特徴とする請求項１４記載の固体撮像装置。
【請求項１６】
前記フォトダイオードは、さらに、
前記素子分離部と接して形成された第2導電型の暗電流抑制層を備える
ことを特徴とする請求項１４記載の固体撮像装置。
【請求項１７】
前記素子分離部の深さが、１nm以上１５０nm以下である
ことを特徴とする請求項１４記載の固体撮像装置。
【請求項１８】
第１導電型の電荷蓄積領域および第２導電型の暗電流抑制層を有するフォトダイオードと当該フォトダイオードによって得られた電荷を読み出すためのトランジスタとを含む画素単位の撮像領域を備える固体撮像装置であって、
前記撮像領域は、前記トランジスタと、これに隣接する当該撮像領域外のトランジスタとを電気的に分離する素子分離部を有しており、
前記素子分離部の深さが、前記暗電流抑制層の深さよりも浅い
ことを特徴とする固体撮像装置。
【請求項１９】
前記素子分離部の深さが、１nm以上５０nm以下である
ことを特徴とする請求項１８記載の固体撮像装置。
【請求項２０】
フォトダイオードと当該フォトダイオードによって得られた電荷を読み出すためのトランジスタとを含む画素単位の撮像領域を備える固体撮像装置であって、
前記撮像領域は、前記トランジスタと、これに隣接する当該撮像領域外のトランジスタとを電気的に分離する素子分離部を有しており、
前記素子分離部の深さが、１nm以上２００nm以下である
ことを特徴とする固体撮像装置。
【請求項２１】
固体撮像装置を用いたカメラであって、
前記固体撮像装置は、
第１導電型の電荷蓄積領域を有するフォトダイオードと当該フォトダイオードによって得られた電荷を読み出すためのトランジスタとを含む画素単位の撮像領域を備える固体撮像装置であって、
前記撮像領域は、前記トランジスタと、これに隣接する当該撮像領域外のトランジスタとを電気的に分離する素子分離部を有しており、
前記素子分離部の深さが、その不純物濃度が最大となる前記電荷蓄積領域の深さよりも浅い
ことを特徴とするカメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルカメラなどに使用されるＭＯＳ型固体撮像装置に関するものである。
【背景技術】
【０００２】
ＭＯＳ(Metal-Oxide-Semiconductor)型固体撮像装置は、各画素に形成された絶縁ゲート電極電界効果トランジスタ（以下「ＭＯＳトランジスタ」という。）を含む増幅回路を用いて、各画素のフォトダイオードに蓄積された光電荷の信号を増幅して読み出すイメージセンサである。特に、ＣＭＯＳ(Complementary MOS)プロセスで製造されるＣＭＯＳイメージセンサは、低電圧かつ低消費電力な装置であり、周辺回路とワン・チップ化ができるという長所を有するため、ＰＣ(Personal Computer)用小型カメラなどの携帯機器の画像入力装置として注目されている。
【０００３】
図１１は、従来のＭＯＳ型固体撮像装置の撮像領域を構成するｎチャンネルＭＯＳトランジスタおよびトレンチ素子分離部の構造の一例を示す断面図である。図１１に示すように、シリコン基板８にはｐ型ウェル領域が形成されている。ｐ型ウェル領域内には、ｎチャンネルＭＯＳトランジスタが形成されており、nチャンネルＭＯＳトランジスタのソース領域がフォトダイオード１０となっている。このフォトダイオード１０では、光子を電荷に変換（即ち、光の照射によって電荷を発生）する。一般に、隣接する素子（例えば、ＭＯＳトランジスタ）同士を電気的に分離するための素子分離部には、選択酸化法（ＬＯＣＯＳ: LOCal Oxidation of Silicon）により形成された酸化膜が用いられる。また、さらに上記個体撮像装置の微細化が進むと、素子分離部には、図１１に示すトレンチ素子分離部９のように、トレンチ素子分離（ＳＴＩ：Shallow Trench Isolation）により形成された酸化膜が用いられる。
【０００４】
図１２は、従来のＭＯＳ型固体撮像装置の構成の一例を示す図である。このＭＯＳ型固体撮像装置は、同一のシリコン基板８上に、複数の画素２６が二次元状に配列された撮像領域２７と、画素選択のための垂直シフトレジスタ２８および水平シフトレジスタ２９と、シフトレジスタに必要なパルスを供給するタイミング発生回路３０とを備えている。撮像領域２７における各画素２６は、光電変換部３１、転送用トランジスタ３２、リセット用トランジスタ２３、増幅用トランジスタ２４及び選択用トランジスタ２５の４個のＭＯＳトランジスタから構成されている。
【０００５】
撮像領域２７における、素子分離部にＬＯＣＯＳやＳＴＩを用いて形成されるＭＯＳ型固体撮像装置には、窒化膜などからの膜ストレスや、イオン注入工程やエッチング工程を原因とする欠陥が発生する。この欠陥は、暗電流や白キズの発生原因となる。また、ＬＯＣＯＳを用いると、バーズビーク幅が長くなるため、撮像領域２７の微細化が困難になるという問題が生じる。また、ＳＴＩを用いると埋め込み酸化膜による応力が発生するという問題が生じる。
【０００６】
そこで、上記の問題を解決する方法が開示されている（例えば、特許文献1参照）。この特許文献１に記載されている上記方法について、図１３に従って説明する。図１３（ａ）〜（ｆ）は、特許文献１のＭＯＳ型固体撮像装置における素子分離部の断面の概略を製造工程順に示した断面図である。
【０００７】
図１３（ａ）に示すように、半導体基板６１上に、ゲート絶縁膜５２として、SiO２膜を熱酸化によって０．１μｍの厚さになるように堆積させる。次に、このゲート絶縁膜（熱酸化膜）５２を介してイオン注入を行うことにより、チャネルストッパ５３、光電変換部５４およびドレイン５５を形成する。さらに、図１３（ｂ）に示すように、ＣＶＤ酸化膜５６を、約０．３μｍの厚さになるように堆積させる。そして、ＣＶＤ酸化膜（レジスト）５６を堆積させた後は、図１３（ｃ）に示すように、ゲートチャネル５７を開口させるように、マスクを用いて、ＣＶＤ酸化膜５６およびゲート絶縁膜５２を、ＲＩＥ法によりエッチングする。
【０００８】
次に、図１３（ｄ）に示すように、ポリシリコンからなるゲート電極５８を堆積させ、再酸化を行って、ゲート酸化膜をチャネル領域に形成する。このあと、図１３（ｅ）に示すように、レジストマスクを用いて、少なくともゲートチャネル５７よりも大きいパターンでゲート電極５８にＲＩＥを施し、ポリシリコン配線パターンを形成する。さらに、図１３（ｆ）に示すように、ＳiＯ２等の層間絶縁膜５９を堆積させて、ドレイン５５と導通するようにＲＩＥにより開口させ、信号線６０を埋め込む。
【特許文献１】特開２０００−１９６０５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
一般に、ＭＯＳ型固体撮像装置は、各画素内に増幅回路を有しており、小さな電気信号を増幅することにより、高感度を実現できるということを特徴とする。そのため、フォトダイオードに漏れ込むリーク電流が大きい場合は、このリーク電流も増幅されてしまうため、大きな雑音が発生していた。この雑音により、画像の粗悪化が大きな問題となっている。ここで、リーク電流とは、フォトダイオード領域において光子が電荷に変換されることによって発生した電流を除く全てのフォトダイオードに漏れ込む電流のことを意味する。
【００１０】
現在、半導体装置の微細化および高密度化のための検討が、高度情報処理技術や携帯機器の小型化の要請と相俟って、依然精力的に推し進められている。現在では、０．１８μm（さらに、これ以下）の寸法を設計基準にしたＣＭＯＳ型固体撮像装置の開発が進められている。そして、画素領域および周辺回路の更なる微細化は、現在の固体撮像装置の目標の一つである。このような微細化による固体撮像装置の高集積化および高密度化は、固体撮像装置の高速化等の高性能化あるいは多機能化にとって最も有効な手段であり、今後の固体撮像装置を製造する上で必要不可欠となっている。
【００１１】
しかし、固体撮像装置においては、前述の微細化に伴う特有の問題として、撮像領域の面積の減少により感度が低下するという問題がある。例えば、フォトダイオード領域における感度は、光電変換された電荷量がリーク電流に起因するノイズ電荷量を上回る最小の光電荷量をいうが、その感度の向上のためには、ノイズ電荷の低減が必要不可欠となっている。
【００１２】
前述のように、微細なＭＯＳトランジスタは、半導体ＬＳＩの微細化技術を利用して開発されたものであり、リーク電流には注意が払われていないのが現状である。たとえば、微細化に適した素子分離構造として前述のＳＴＩが、半導体装置には広く使われているが、ＳＴＩは、シリコン基板にドライエッチングで溝を掘り、そこに酸化膜を充填した構造であるため、充填された酸化膜とシリコン基板との熱膨張係数の違いから強い応力がシリコン基板内に発生する。また、溝の底端部は急峻な角度を有しているため応力の集中が起こる。一般的に、結晶に強い応力が存在すると、結晶のエネルギーを安定化させるために結晶欠陥の密度が増加する。この結晶欠陥からの電子がリーク電流の原因の一つである。
【００１３】
また、シリコン基板界面には結合に関与しない界面準位が形成されており、非結合電子が存在する。さらに、ＳＴＩにおいては、トレンチ素子分離部がドライエッチングによって形成されることから、シリコン基板と埋め込み酸化膜との界面上および界面近傍の結晶構造は、非常に乱雑になっている。このため、上記界面上および界面近傍には、結合に関与しない非結合電子が多数存在することとなる（以後、界面上および界面近傍の非結合電子を「界面準位リーク」と称する）。この界面準位リークによって大きなリーク電流が発生する。
【００１４】
前述のように、半導体ＬＳＩ技術によって微細化されたＭＯＳトランジスタを有する固体撮像装置は、応力によって誘起された結晶欠陥に起因するリーク電流およびシリコン表面を含むＳＴＩとの界面準位からのリーク電流のために、雑音が非常に大きくなるという問題がある。また、上記従来技術において記載したように、ＭＯＳ型固体撮像装置及びその製造方法では、素子分離部の形成をチャネルストップ注入で行っており、素子分離部において、耐圧を十分に確保するためには、素子分離部の領域幅を広げる必要がある。
【００１５】
そこで、本発明は、上記課題に鑑みてなされたものであり、撮像領域の微細化および素子分離部の耐圧の確保を容易に実現でき、低暗電流及び白キズ数の低減を容易に実現できるＭＯＳ型固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、本発明に係る固体撮像装置は、第１導電型の電荷蓄積領域を有するフォトダイオードと当該フォトダイオードによって得られた電荷を読み出すためのトランジスタとを含む画素単位の撮像領域を備える固体撮像装置であって、前記撮像領域は、前記トランジスタと、これに隣接する当該撮像領域外のトランジスタとを電気的に分離する素子分離部を有しており、前記素子分離部の深さが、その不純物濃度が最大となる前記電荷蓄積領域の深さよりも浅いことを特徴とする。
【００１７】
これにより、素子分離部の深さが、その不純物濃度が最大となる前記電荷蓄積領域の深さよりも浅くすると、フォトダイオードにかかる応力が大きく緩和される。その結果、フォトダイオードにおける結晶欠陥の生成が抑制されるため、リーク電流を低減することができる。この結果はＳＴＩおよびＬＯＣＯＳの両者に当てはまる。
【００１８】
なお、前述のＭＯＳトランジスタは、nチャンネル型ＭＯＳトランジスタであるが、撮像領域以外は、pチャンネル型ＭＯＳトランジスタで構成されるＭＯＳ型固体撮像装置であってもよい。この場合、ＭＯＳトランジスタは、ｎ型半導体基板（または、ｎ型ウェル）内に、ｐ型拡散領域であるソースとドレインが形成された構造となる。または、撮像領域以外の回路を構成するトランジスタはCＭＯＳトランジスタであってもよい。
【００１９】
また、本発明は、上記固体撮像装置をカメラに用いることを特徴とする。上記の方法により暗電流を抑制することで、雑音が極めて小さい固体撮像装置を作ることができるので、低照度条件においても撮像が可能なカメラを実現できる。
【発明の効果】
【００２０】
本発明に係るＭＯＳ型固体撮像装置によれば、ＭＯＳトランジスタ間のトレンチ素子分離部を特定の構造にすることにより、リーク電流に起因した雑音を低減することができるので、その実用的価値は極めて高い。
【発明を実施するための最良の形態】
【００２１】
以下、本発明に係る実施の形態について、図面を参照しながら説明する。
（実施の形態１）
図１は、本実施の形態に係るＭＯＳ型固体撮像装置１１０における、撮像領域に用いられるnチャンネルＭＯＳトランジスタおよびトレンチ素子分離部の構造を示す断面図である。このＭＯＳトランジスタは、隣接するＭＯＳトランジスタと素子分離部２により電気的に分離されている。フォトダイオード３は、シリコン基板（またはｐ型ウェル）１内にｎ型拡散領域として形成されている。このフォトダイオード３は、撮像領域のＭＯＳトランジスタのソースも兼ねており、他のＭＯＳトランジスタと同様に、フォトダイオード３に隣接する領域には、素子分離部２が形成されている。
【００２２】
更に、フォトダイオード３であるｎ型拡散領域の表面付近には、暗電流抑制層６としてｐ型拡散領域が形成されていることが好ましい。この場合、暗電流抑制層６は、図１に示すように、素子分離部２の周囲にまで伸長している。暗電流抑制層６の光吸収による感度の減少を抑えるため、暗電流抑制層６は、シリコン基板１の表面から１０nm以上２００nm以下の位置に形成されることが好ましい。特に感度を向上させるためには、暗電流抑制層６は、シリコン基板１の表面から１０nm以上１００nm以下の位置に形成される方が好ましい。素子分離部２は、ドライエッチング法により形成する。素子分離部２の深さは、１nm以上２００nm以下であり、前述のように、暗電流抑制層６よりも浅い領域で形成されている。
【００２３】
図２は、フォトダイオードと暗電流抑制層との境界に残留する垂直応力の平均値と素子分離部２の深さとの関係を示す図である。なお、素子分離部２の深さの範囲は、５０nm〜７００nmとする。上記応力の平均値は、弾性流動モデルにおける理論計算の結果として求められた値である。図２に示すように、素子分離部２の深さが２００nmから７００nmの範囲では、上記応力の平均値は、非常に大きな値を示し、素子分離部２の深さにほとんど依存しないことを示している。ただし、フォトダイオードと暗電流抑制層６との境界の深さが２００nmであると仮定している。
【００２４】
その一方、図２は、素子分離部２の深さが２００nmよりも浅くなると、フォトダイオードの残留垂直応力は急激に減少することも示している。この結果は、素子分離部２がフォトダイオードと暗電流抑制層６の境界面から遠ざかることに加え、素子分離部２の深さと幅の比が減少することに大きく起因する。
【００２５】
よって、結晶欠陥の生成エンタルピーは応力が大きくなると減少することから、応力の低減によって結晶欠陥の発生を抑制することができる。この結果、素子分離部の深さを２００nm以下にすることでリーク電流を小さくし、雑音を少なくすることが可能となる。特に、応力を減少させ、リーク電流を減少させるためには、素子分離部の深さは１nm以上１００nm以下にすることが好ましい。
【００２６】
図３は、フォトダイオード上のシリコン基板表面から垂直な断面における不純物濃度分布を示す図である。図３において、縦軸は不純物濃度、横軸はシリコン基板表面からの深さを示している。図３に示す不純物濃度プロファイルは、フォトダイオードに光電荷を高効率で蓄積し、効率の良い読み出し転送を行うことのできる最適な分布である。不純物濃度分布には二つの濃度極大が存在し、浅い方が暗電流抑制層を表し、その最大濃度の深さは約１００nmである。
【００２７】
一方、深い方はフォトダイオードを表し、その最大濃度の深さは１５０nm以上２００nm以下である。シリコン基板の表面からの素子分離部の深さを１５０nm以下とし、フォトダイオードの空乏層から素子分離部を遠ざけることで、素子分離部とシリコン基板との境界で生じる再結合電子が直接フォトダイオードに拡散することを防ぎ、暗電流を抑制することができる。素子分離部がシリコン基板を侵食する深さを１００nm以下にすることで、前述のように、素子分離部の深さは暗電流抑制層の深さと同等か、もしくはそれ以下とすることができる。暗電流抑制層の深さ（つまり、シリコン基板表面からのフォトダイオードと暗電流抑制層との界面の深さ）は、暗電流抑制層の光吸収を抑え、感度の減少を防ぐために２００nm以下でなければならない。特に、暗電流抑制層の深さは、１０nm以上１００nm以下が好ましい。
【００２８】
図３に示すように、最適化されたフォトダイオードおよび暗電流抑制層のシリコン基板内の注入不純物プロファイルにおいて、暗電流抑制層とフォトダイオードの不純物濃度の境界は、シリコン基板表面から約１００nmである。暗電流抑制層内に素子分離部を形成することにより、素子分離部とシリコン基板界面から発生するリーク電子の再結合および拡散の抑制が可能となり、さらに、リーク電流を抑制することが可能となる。図３に示すように、暗電流抑制層の不純物最大濃度の深さは約５０nmであり、素子分離部がシリコン基板を侵食する深さを５０nm以下にすることにより、素子分離部とシリコン基板との界面で発生する再結合電子のフォトダイオード方向への拡散活性化エネルギーが非常に大きくなる。これにより、３００K以上３７３K以下の温度範囲において、リーク電流がフォトダイオードに蓄積することを防ぎ、白キズを低減することが可能となる。
【００２９】
なお、上記図１に示す素子分離部２は、ＳＴＩで形成したが、ＬＯＣＯＳで形成してもよい。本発明は、素子分離部２をＳＴＩで形成するときに、特に有効である。以下、その理由について説明する。
【００３０】
図４は、ＳＴＩ底面において応力が集中する部分を示す図である。素子分離部２として、ＬＯＣＯＳやＳＴＩによる素子分離などが考えられるが、特に、図４に示すように、ＳＴＩによる素子分離の場合は、ＳＴＩ底面の角の部分に応力が集中するため、ＳＴＩ底面の角の部分と接する半導体の領域においてリーク電流が多く発生する。そのため、ＳＴＩ底面の深さ方向の位置により、フォトダイオード表面に漏れこむリーク電流の量が大きく変ってくることとなる。そのため、フォトダイオードの深さ、フォトダイオードの最大濃度の深さ、フォトダイオードの表面にある暗電流抑制層の深さ、フォトダイオード表面にある暗電流抑制層の最大濃度の深さ、の４つのそれぞれの位置に対する、ＳＴＩ底面の深さ方向の位置により、フォトダイオードに漏れこむリーク電流の量が大きく変ってくる。
【００３１】
なお、前述の説明において例示したＭＯＳトランジスタは、nチャンネル型ＭＯＳトランジスタであるが、pチャンネル型ＭＯＳトランジスタでＭＯＳ型固体撮像装置であってもよい。この場合、ＭＯＳトランジスタは、ｎ型半導体基板（または、ｎ型ウェル）内に、ｐ型拡散領域であるソースとドレインが形成された構造となる。また、フォトダイオードはｐ型拡散領域で構成され、暗電流抑制層はｎ型拡散領域で構成される。
【００３２】
固体撮像装置の撮像領域を駆動する回路は、複数のＭＯＳトランジスタを含んでおり、このＭＯＳトランジスタ間は素子分離部で電気的に分離されている。素子分離部の構造としては、撮像領域におけるトレンチ素子分離部と同様の構造を採用することができる。すなわち、トレンチの溝の深さは１nm以上２００nm以下であり、暗電流抑制層と同等か、あるいはそれ以下の構造である。
【００３３】
撮像領域および周辺の駆動回路を構成するＭＯＳトランジスタは、全てがnチャンネル型ＭＯＳトランジスタであるか、または、全てがpチャンネル型ＭＯＳトランジスタであることが好ましい。特に、駆動回路の高速動作を実現できることから、全てのＭＯＳトランジスタが、nチャンネルＭＯＳトランジスタであることが好ましい。
【００３４】
ここで、駆動回路がＣＭＯＳ型で構成された固体撮像装置より、駆動回路の全てのＭＯＳトランジスタが同一導電型で構成された固体撮像装置の方が好ましい理由について、以下で説明する。
【００３５】
図５は、撮像領域のトランジスタと周辺回路領域のトランジスタの断面図である。
ＣＭＯＳ型の固体撮像装置の場合は、撮像領域のトランジスタはｎ型トランジスタであり、周辺回路領域のトランジスタは、ｎ型トランジスタとｐ型トランジスタで構成されている。
【００３６】
本発明のように、素子分離部を浅くする場合には、周辺回路領域における弊害として、ｎ型トランジスタとｐ型トランジスタとを分離する素子分離部の能力が低下してしまう可能性がある。このとき、ラッチアップ現象が発生して、ｎ型トランジスタとｐ型トランジスタとの間に、本来流れてはいけない電流が流れて素子を破壊してしまう可能性がある。
【００３７】
図６は、周辺回路をｎ型トランジスタのみで形成した場合の固体撮像装置の断面図である。ＣＭＯＳ型の固体撮像装置の場合に発生するラッチアップ現象をなくすために、周辺回路をｎ型トランジスタのみで形成することで素子分離部を浅くする場合の弊害をなくすることができる。したがって、撮像領域のトランジスタと周辺回路のトランジスタをｎ型トランジスタのみで構成したｎ型ＭＯＳ型の固体撮像装置とすることで、上記弊害ない固体撮像装置を実現することができる。
【００３８】
上記図５および図６では、撮像領域のトランジスタは、ｎ型トランジスタの場合を示したが、撮像領域のトランジスタがｐ型トランジスタの場合は、撮像領域のトランジスタと周辺回路のトランジスタをｐ型トランジスタのみで構成したｐ型固体撮像装置とすることで、弊害のない固体撮像装置を実現することができる。
（実施の形態２）
本実施の形態に係るＭＯＳ型固体撮像装置において、撮像領域および、周辺回路は、素子分離部によって電気的に分離された複数のＭＯＳトランジスタによって構成されている。図７は、撮像領域内または周辺回路におけるＭＯＳトランジスタ間の素子分離部の構造を示しており、トランジスタ４０とトランジスタ４１が素子分離部４２によって電気的に分離している断面図を示している。素子分離部４２がシリコン基板１を侵食する深さが１nm以上２００nm以下にすることによって、トランジスタ４０の活性領域４３とトランジスタ４１の活性領域４４との間でリーク電流が発生する。
【００３９】
図７に示すように、素子分離部４２の直下にリークを抑制する不純物拡散層４５を設けることにより、素子分離部４２によって電気的に分離されているトランジスタ間のリーク電流に係る耐圧が上昇し、トランジスタ間のリーク電流を抑制することができる。
（実施の形態３）
図８は、本実施の形態３に係るＭＯＳ型固体撮像装置での、撮像領域内または周辺回路におけるＭＯＳトランジスタ間の素子分離部の構造を示す一例であり、トランジスタ４６とトランジスタ４７が素子分離部４８によって電気的に分離している様子を示す断面図である。前述のとおり、素子分離部４８とシリコン基板１との界面における結晶構造は乱雑な状態であり、リーク電流を発生させる。
【００４０】
よって、形成した素子分離部４８とシリコン基板１との界面におけるシリコン基板１側に、素子分離部側壁とシリコン基板１との界面に沿って、不純物拡散層５１を形成することにより素子分離部４８とシリコン基板１との界面準位リークを抑制することができる。
（実施の形態４）
図９は、本実施の形態４に係るＭＯＳ型固体撮像装置での、撮像領域内または周辺回路におけるＭＯＳトランジスタと素子分離部の構造を示す一例であり、トランジスタ７０とトランジスタ７１が素子分離部７２によって電気的に分離している様子を示す断面図である。図９に示すように、素子分離部７２がシリコン基板１を侵食する深さよりも、活性領域７３および７４が伸長する深さを浅くする。
【００４１】
これにより、活性領域７３と活性領域７４との空間的距離が大きくなり、活性領域７３および７４との間におけるリーク電流を減少させることができる。素子分離部７２は、シリコン基板１内にトレンチ溝を形成し、シリコン酸化物によって埋め込まれた構造であるＳＴＩと呼ばれる素子分離部であるか、選択熱酸化法によってシリコン基板１を直接熱酸化させて生成したシリコン熱酸化膜による分離構造であるＬＯＣＯＳのどちらであっても適用が可能であり、どちらの素子分離構造においても前述のとおり、雑音の小さいＭＯＳ型固体撮像装置を実現することができる。
（実施の形態５）
図１０は、上記の実施の形態に係る素子分離構造を有する固体撮像装置のいずれかを搭載したカメラの機能ブロック図である。カメラ２００は、レンズ１０４、固体撮像装置１００、駆動回路１０１、信号処理部１０２、および外部インターフェイス部１０３を備えている。レンズ１０４を通過した光は、固体撮像装置１００に入る。信号処理部１０２は、駆動回路１０１を通して固体撮像装置１００を駆動し、固体撮像装置１００からの出力信号を取り込む。信号処理部１０２で処理された信号は、外部インターフェイス部１０３を通して外部に出力される。
【００４２】
上記実施の形態１〜４の固体撮像装置を用いることで、本カメラ２００は、極めて画質がよく、また感度が高くなるため、照明が存在しない状態においても撮像が可能である。
【産業上の利用可能性】
【００４３】
本発明に係る固体撮像装置は、撮像領域の微細化および素子分離部の耐圧の確保および低暗電流及び白キズ数の低減を容易に実現できる効果を有し、デジタルカメラ等に使用されるＭＯＳ型固体撮像装置として有用である。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施の形態1に係るＭＯＳ型固体撮像装置の撮像領域を構成するＭＯＳトランジスタおよびトレンチ素子分離部の構造の一例を示す断面図である。
【図２】フォトダイオードと暗電流抑制層との境界に残留する垂直応力の平均値と素子分離部の深さとの関係を示す図である。
【図３】フォトダイオードおよび暗電流拡散層における不純物濃度を示す図である。
【図４】ＳＴＩ底面において応力が集中する部分を示す図である。
【図５】撮像領域のトランジスタと周辺回路領域のトランジスタの断面図である。
【図６】周辺回路をｎ型トランジスタのみで形成した場合の固体撮像装置の断面図である。
【図７】本発明の実施の形態２に係るＭＯＳ型固体撮像装置を構成するＭＯＳトランジスタおよびトレンチ素子分離部の構造の一例を示す断面図である。
【図８】本発明の実施の形態３に係るＭＯＳ型固体撮像装置を構成するＭＯＳトランジスタおよびトレンチ素子分離部の構造の一例を示す断面図である。
【図９】本発明の実施の形態４に係るＭＯＳ型固体撮像装置を構成するＭＯＳトランジスタおよびトレンチ素子分離部の構造の一例を示す断面図である。
【図１０】本発明の実施の形態５に係るカメラのブロック図である。
【図１１】従来のＭＯＳ型固体撮像装置の撮像領域を構成するＭＯＳトランジスタおよびトレンチ素子分離部の構造の一例を示す断面図である。
【図１２】従来のＭＯＳ型固体撮像装置の構成の一例を示す図である。
【図１３】（ａ）〜（ｆ）は、従来の固体撮像装置における素子分離部の断面の概略を製造工程順に示した断面図である。
【符号の説明】
【００４５】
１、８      シリコン基板
２          素子分離部
３、１０    フォトダイオード
４、１１    ドレイン
５、１２    ゲート電極
６、１３    暗電流抑制層
７、１４    ゲート酸化膜
９          トレンチ素子分離部
１５          暗電流抑制層
１６          フォトダイオード
２３          リセット用トランジスタ
２４          増幅用トランジスタ
２５          選択用トランジスタ
２６          画素
２７          撮像領域
２８          垂直シフトレジスタ
２９          水平シフトレジスタ
３０          タイミング発生回路
３１          光電変換部
３２          転送用トランジスタ
４０、４１    トランジスタ
４２          素子分離部
４３、４４    活性領域
４５          不純物拡散層
４６、４７    トランジスタ
４８          素子分離部
５１          不純物拡散層
５２          ゲート絶縁膜
５３          チャネルストッパ
５４          光電変換部
５５          ドレイン
５６          ＣＶＤ酸化膜
５７          ゲートチャネル
５８          ゲート電極
５９          層間絶縁膜
６０          信号線
６１          半導体基板
７０、７１    トランジスタ
７２          素子分離部
７３、７４    活性領域
１００          固体撮像装置
１０１          駆動回路
１０２          信号処理部
１０３          外部インターフェイス部
１０４          レンズ
１１０          ＭＯＳ型固体撮像装置
２００          カメラ
【図１】
2005101596.tif 000003
【図２】
2005101596.tif 000004
【図３】
2005101596.tif 000005
【図４】
2005101596.tif 000006
【図５】
2005101596.tif 000007
【図６】
2005101596.tif 000008
【図７】
2005101596.tif 000009
【図８】
2005101596.tif 000010
【図９】
2005101596.tif 000011
【図１０】
2005101596.tif 000012
【図１１】
2005101596.tif 000013
【図１２】
2005101596.tif 000014
【図１３】
2005101596.tif 000015