(57)【要約】【課題】導電性または絶縁性界面によって分離され相異なる結晶方位を有する半導体層を備える混成基板を提供すること。【解決手段】半導体−半導体直接ウェハ・ボンディングを使用して導電性または絶縁性界面によって分離された、相異なる結晶方位の半導体層を備える混成基板を提供する方法が提供される。この混成基板は、様々なＣＭＯＳがデバイスの性能を高める面方位上に構築された集積半導体構造を提供する直接ボンディング法を使用する方法によっても提供される。【選択図】図１０
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【特許請求の範囲】
【請求項１】
第１結晶方位を有する第１半導体層と、
第１結晶方位とは異なる第２結晶方位を有する第２半導体層とを備え、前記第１および第２半導体層が界面によって互いに分離されている、混成基板。
【請求項２】
前記界面が導電性であり、厚さ１０ｎｍ未満である、請求項１に記載の混成基板。
【請求項３】
前記界面が絶縁性であり、厚さ１０ｎｍ未満である、請求項１に記載の混成基板。
【請求項４】
前記界面が絶縁性であり、厚さ１０ｎｍ以上である、請求項１に記載の混成基板。
【請求項５】
前記第２半導体層の厚さが約２００ｎｍ〜２μｍであり、前記界面が厚さ約１０ｎｍ以上の酸化膜を備える、請求項１に記載の混成基板。
【請求項６】
前記第２半導体層の厚さが約２００ｎｍ〜２μｍであり、前記界面が厚さ約１０ｎｍ未満の酸化膜を備える、請求項１に記載の混成基板。
【請求項７】
前記第１半導体層および前記第２半導体層が、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、他のＩＩＩ／ＶまたはＩＩ／ＶＩ族化合物半導体、およびそれらの任意の組合せから成る群から選択された同一または異なる半導体材料から成る、請求項１に記載の混成基板。
【請求項８】
前記第１半導体層および前記第２半導体層がどちらもＳｉから成る、請求項１に記載の混成基板。
【請求項９】
前記第１半導体層が（１００）結晶方位を有し、前記第２半導体層が（１１０）結晶方位を有する、請求項１に記載の混成基板。
【請求項１０】
前記第１半導体層が（１１０）結晶方位を有し、前記第２半導体層が（１００）結晶方位を有する、請求項１に記載の混成基板。
【請求項１１】
前記第１半導体層が、緩和半導体材料、または緩和半導体材料と歪み半導体材料のスタックを含む、請求項１に記載の混成基板。
【請求項１２】
前記第２半導体層が、緩和半導体材料、または緩和半導体材料と歪み半導体材料のスタックを含む、請求項１に記載の混成基板。
【請求項１３】
第１結晶方位を有する第１デバイス領域、および第２結晶方位を有する第２デバイス領域を備え、前記第１結晶方位が前記第２結晶方位とは異なる混成構造と、
前記第１デバイス領域を前記第２デバイス領域から分離する分離領域と、
前記第１デバイス領域内に位置する少なくとも１つの第１半導体デバイスおよび前記第２デバイス領域内に位置する少なくとも１つの第２半導体デバイスとを備える、集積半導体構造。
【請求項１４】
少なくとも前記第１デバイス領域または前記第２デバイス領域が、厚さ約２００ｎｍ〜約２μｍの半導体層および厚さ約１０ｎｍ以上の下地界面を備える、請求項１３に記載の集積半導体構造。
【請求項１５】
少なくとも前記第１デバイス領域または前記第２デバイス領域が、厚さ約２００ｎｍ〜約２μｍの半導体層と厚さ約１０ｎｍ未満の下地界面を備える、請求項１３に記載の集積半導体構造。
【請求項１６】
前記第１結晶方位が（１１０）であり、前記第２結晶方位が（１００）である、請求項１３に記載の集積半導体構造。
【請求項１７】
前記少なくとも１つの第１半導体デバイスがｐＦＥＴであり、前記少なくとも１つの第２半導体デバイスがｎＦＥＴである、請求項１６に記載の集積半導体構造。
【請求項１８】
前記第１結晶方位が（１００）であり、前記第２結晶方位が（１１０）である、請求項１３に記載の集積半導体構造。
【請求項１９】
前記少なくとも１つの第１半導体デバイスがｎＦＥＴであり、前記少なくとも１つの第２半導体デバイスがｐＦＥＴである、請求項１８に記載の集積半導体構造。
【請求項２０】
前記第１デバイス領域が、第１半導体材料の上面に位置し前記第１半導体材料と同じ結晶方位を有する再成長半導体材料を含む、請求項１３に記載の集積半導体構造。
【請求項２１】
前記再成長半導体材料が陥凹し、別の半導体材料が前記陥凹再成長半導体材料の上面に形成される、請求項２０に記載の集積半導体構造。
【請求項２２】
前記別の半導体材料が、歪み半導体、または緩和半導体と歪み半導体を含むスタックである、請求項２１に記載の集積半導体構造。
【請求項２３】
前記第１および第２半導体デバイス領域がどちらも歪みＳｉを含む、請求項１３に記載の集積半導体構造。
【請求項２４】
前記再成長半導体材料が、緩和半導体層の上面に位置する歪み半導体層を含む、請求項２０に記載の集積半導体構造。
【請求項２５】
前記混成構造が、第１結晶方位を有する第１半導体層と、第１結晶方位とは異なる第２結晶方位を有する第２半導体層とを備える混成基板を備え、前記第１、第２半導体層が互いに界面によって分離された、請求項１３に記載の集積半導体構造。
【請求項２６】
前記界面が導電性であり、厚さ１０ｎｍ未満である、請求項２５に記載の混成基板。
【請求項２７】
前記界面が絶縁性であり、厚さ１０ｎｍ未満である、請求項２５に記載の混成基板。
【請求項２８】
前記界面が絶縁性であり、厚さ１０ｎｍ以上である、請求項２５に記載の混成基板。
【請求項２９】
第１結晶方位を有する第１半導体材料を含む第１半導体ウェハ、および第１結晶方位とは異なる第２結晶方位を有する第２半導体材料を含む第２半導体ウェハを提供するステップと、
前記第１半導体ウェハを前記第２半導体ウェハにボンディングするステップであって、導電性界面が前記ウェハの間に形成されるステップとを含む、混成基板を製作する方法。
【請求項３０】
導電性界面によって分離された、少なくとも第１結晶方位の第１半導体層、および第１結晶方位とは異なる第２結晶方位の第２半導体層を備え、前記第１半導体層が前記第２半導体層の下にある混成基板を提供するステップと、
前記混成基板の一部分を選択的にエッチングして前記第１半導体層の表面を露出させるステップと、
第１半導体層の前記露出された表面上に、第１結晶方位と同じ結晶方位を有する半導体材料を再成長させるステップと、
前記第２半導体層内および前記再成長された半導体材料内にウェル領域を設けるステップと、
前記再成長半導体材料上に少なくとも１つの第１半導体デバイスを形成し、前記第２半導体層上に少なくとも１つの第２半導体デバイスを形成するステップとを含む、集積半導体構造を形成する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル用またはアナログ用の高性能な金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）に関し、より詳しくは、面方位（surface orientation）からキャリア移動度が高められることを用いるＭＯＳＦＥＴに関する。
【背景技術】
【０００２】
今日の半導体技術では、ｎＦＥＴやｐＦＥＴなどのＣＭＯＳデバイスは、一般に単一の結晶方位を有するＳｉなどの半導体ウェハ上に製作される。特に今日の半導体デバイスのほとんどは、（１００）結晶方位のＳｉ上に構築される。
【０００３】
電子は（１００）Ｓｉ面方位（(100) Si surface orientation）で高い移動度を有することが周知であり、正孔は（１１０）面（(110)surface）方位で高い移動度を有することが周知である。すなわち、（１００）Ｓｉ上の正孔移動度の値は、この結晶方位の場合、対応する電子移動度に比べて大まかに１／２〜１／４になる。この不一致を補うため、ｐＦＥＴは一般的により幅広に設計され、それによってｎＦＥＴの引き下げ電流（pull-downcurrents）に対して引き上げ電流（pull-up currents）が釣り合い、均一な回路スイッチングが実現する。幅広のｐＦＥＴはチップ面積のかなりの部分を占めるので望ましくない。
【０００４】
他方、（１１０）Ｓｉ上の正孔移動度は（１００）Ｓｉ上に比べて２倍になり、したがって（１１０）面上に形成されたｐＦＥＴは、（１００）面上に形成されたｐＦＥＴに比べてかなり高い駆動電流を示す。残念ながら、（１１０）Ｓｉ面上の電子移動度は、（１００）Ｓｉ面上のものに比べてかなり低下する。
【０００５】
上記の議論から推論できるように、（１１０）Ｓｉ面は正孔移動度が優れるためｐＦＥＴデバイスにとって最適であるが、このような結晶方位はｎＦＥＴデバイスにはまったく適していない。その代わりに、（１００）Ｓｉ面はその結晶方位が電子移動度に有利に働くので、ｎＦＥＴデバイスにとっては最適となる。
【０００６】
ウェハ・ボンディングによって、相異なる面方位を有する平面状の混成基板を形成する様々な方法が記載されている。このような努力において、高性能デバイスを製作するために、主として、半導体−絶縁体、または絶縁体−絶縁体のウェハ・ボンディングにより、それぞれ独自の最適結晶方位上にｐＦＥＴおよびｎＦＥＴを実現させることによって、この平面状の混成基板を得ている。しかし、少なくとも一方のタイプのＭＯＳＦＥＴ（ｐＦＥＴまたはｎＦＥＴのどちらか）は半導体オン・インシュレータ（ＳＯＩ）上にあり、他方のタイプのＭＯＳＦＥＴは、バルク半導体上またはより厚いＳＯＩ被膜を有するＳＯＩ上にある。
【０００７】
ｎＦＥＴおよびｐＦＥＴが共に、同じ厚さのＳＯＩ上に製作され、追加の処理ステップを含む他の技法がある。ＳＯＩデバイスは一般的に、寄生的静電容量がより低いのでバルク状デバイスに比べてより高性能である。しかし、ＳＯＩデバイスには、浮遊ボディ（floating body）（すなわち、ウェル）があり、その影響はＳＯＩ厚に応じて変わることが知られている。一般的に、それぞれのＳＯＩデバイスは、シャロー・トレンチ分離（ＳＴＩ）領域および埋め込み酸化膜（ＢＯＸ）によって互いに分離されている。この従来技術の構造を、たとえば、図１に示す。この浮遊ボディ効果（floatingbody effect）を避けるため、それぞれのＳＯＩデバイスには個々のボディ・コンタクト（body contact）が必要である。このような構造があると、チップ面積がかなり増大する。
【０００８】
他方、バルク・シリコン基板上に製作されたＭＯＳＦＥＴ本体は、通常はＳＴＩより深いウェル・コンタクトによって接続される。バルク・デバイスは、ＳＴＩによって互いに分離されるが、それらのボディ・コンタクトは共通のウェル・コンタクトを通って接続することができる（図２参照）。
【特許文献１】米国特許出願第１０／２５０，２４１号
【特許文献２】米国特許出願第１０／６９６，６３４号
【非特許文献１】ジェイ・ビー・ラスキイ（J. B. Lasky）、「シリコン・オン・インシュレータ技術のためのウェハ・ボンディング（Waferbonding for silicon-on-insulator technologies）」、Appl. Phys. Lett., V48, ７８頁、１９８６年
【非特許文献２】ジェイ・ビー・ラスキイ（J. B. Lasky）、「ボンディングおよびエッチバックによるシリコン・オン・インシュレータ（ＳＯＩ）（Silicon-On-Insulator(SOI) by bonding and etch-back）」、IEDM Tech. Dig、６８４頁、１９８５年
【非特許文献３】エス・ベングソン（S. Bengtsson）他、「直接ボンディングされたシリコン構造の界面電荷制御（Interfacecharge control of directly bonded silicon structures）」、J. Appl. Phys. V66、１２３１頁、１９８９年
【非特許文献４】エス・ファレンス（S. Farrens）、「化学薬品無使用の室温ウェハ・ウェハ・ボンディング（Chemicalfree room temperature wafer to wafer bonding）」、J.Electrochem. Soc. Vol 142、３９４９頁、１９９５年
【非特許文献５】エム・シンボ（M. Shimbo）、「シリコン・シリコン直接ボンディング法（Silicon-to-silicondirect bonding method）」、J. Appl. Phys. V60、２９８７頁、１９８６年
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述のことに鑑み、様々な結晶方位の混成基板上に、どちらもバルク状デバイスであり、ウェルまたは基板によるボディ・コンタクトを有するｐＦＥＴおよびｎＦＥＴを備える構造を提供することが必要とされている。
【課題を解決するための手段】
【００１０】
本発明の１つの目的は、相異なるタイプのデバイスがそれぞれのタイプのデバイス性能を高める混成基板の特別な結晶方位上に形成されるように、半導体デバイスを集積する方法を提供することである。
【００１１】
本発明の別の目的は、ｐＦＥＴが混成基板の（１１０）結晶面上に位置し、ｎＦＥＴが混成基板の（１００）結晶面上に位置するように、半導体デバイスを集積する方法を提供することである。
【００１２】
本発明の他の目的は、それぞれのデバイスがバルク状デバイスであり、デバイス性能を高める結晶方位上に位置するように、相異なる結晶方位を有する混成基板上に半導体デバイスを集積する方法を提供することである。
【００１３】
本発明のさらに他の目的は、それぞれのデバイスがウェルまたは基板を通ってそれら固有のボディ・コンタクトを有するように、相異なる結晶方位を有する混成基板上に半導体デバイスを集積する方法を提供することである。
【００１４】
本発明の追加の目的は、相異なるタイプのＣＭＯＳデバイスの間に分離領域が形成される、様々な結晶面を備える混成基板上にＣＭＯＳデバイスを集積する方法を提供することである。
【００１５】
これらおよび他の目的および利点は、本発明の一実施形態では、処理ステップの１つとして半導体−半導体、特にＳｉ−Ｓｉの直接ウェハ・ボンディングを使用する方法を用いることによって実現される。この実施形態は、（１０ｎｍ未満の）薄い導電性界面または絶縁性界面を有する混成構造（hybrid structure）が所望されるときに使用される。（１０ｎｍ以上の）厚い絶縁界面が所望される別の実施形態では、第１絶縁層を含むウェハを、第２絶縁層を含んでいてもそうでなくてもよい別のウェハにボンディングすることもできる。本発明によれば、相異なる結晶方位を備える２枚の半導体ウェハまたは基板を直接ウェハ・ボンディング法にかける。この直接ウェハ・ボンディングに続いて、このようにして得られた混成基板を、パターン形成ステップ、エッチング・ステップ、半導体層の再成長ステップ、分離領域形成ステップ、および半導体デバイス形成ステップにかける。
【００１６】
本発明の一態様は、
第１結晶方位を備える第１半導体層と、
第１結晶方位とは異なる第２結晶方位を備える第２半導体層を備える混成基板に関し、前記第１および第２半導体層は、（導電性または絶縁性の）界面によって互いに分離されている。
【００１７】
より具体的には、本発明は、
第１結晶方位を有する第１半導体層と、
第１結晶方位とは異なる第２結晶方位を有する第２半導体層を備える混成基板を提供する。前記第１および第２半導体層は、界面によって互いに分離され、前記第２半導体層厚は約２００ｎｍ〜２μｍであり、前記界面は厚約１０ｎｍ以上の酸化膜である。
【００１８】
本発明の別の態様は、上述の混成基板の製作方法を対象とする。より具体的には、この混成基板は、
第１結晶方位を備える第１半導体材料を含む第１半導体ウェハ、および第１結晶方位とは異なる第２結晶方位を備える第２半導体材料を含む第２半導体ウェハを提供するステップと、
第１半導体ウェハを第２半導体ウェハにボンディングするステップを含み、（導電性または絶縁性の）界面がこれらの両基板の間に形成され、もしくは存在する、方法を用いて製作される。
【００１９】
本発明のさらに別の態様は、
第１結晶方位を備える第１デバイス領域および第２結晶方位を有する第２デバイス領域を備え、前記第１結晶方位が前記第２結晶方位とは異なる、混成構造と、
前記第１デバイス領域を前記第２デバイス領域から分離する分離領域と、
前記第１デバイス領域に位置する少なくとも１つの第１半導体デバイスおよび前記第２デバイス領域に位置する少なくとも１つの第２半導体デバイスとを備え、前記第１半導体デバイスおよび前記第２半導体デバイスがともにバルク状デバイスであって、これら両デバイスがボディ・コンタクトとして働くウェル領域を含む、集積半導体構造に関する。
【００２０】
本発明のさらに別の態様は、
（導電性または絶縁性の）界面によって分離された、少なくとも第１結晶方位の第１半導体層および第２結晶方位の第２半導体層を含み、前記第１結晶方位が前記第２結晶方位とは異なり、前記第１半導体層が前記第２半導体層の下にある、混成基板を提供するステップと、
混成基板の一部分を選択的にエッチングして第１半導体層の表面を露出させるステップと、
第１半導体層の前記露出された表面上に、第１結晶方位と同じ結晶方位を有する半導体材料を再成長させるステップと、
前記第２半導体層内および前記再成長された半導体材料内にウェル領域を設けるステップと、
前記再成長半導体材料上に少なくとも１つの第１半導体デバイスを形成し、前記第２半導体層上に少なくとも１つの第２半導体デバイスを形成するステップとを含む、集積半導体構造の形成方法に関する。
【発明を実施するための最良の形態】
【００２１】
半導体・半導体直接ボンディングを使用して相異なる結晶方位を有する混成基板上にＣＭＯＳデバイスを形成する方法を提供する、本発明を、本出願に添付の図面を参照して、これから詳細に説明する。
【００２２】
図３に、本発明に使用することができ、相異なる結晶方位を有する初期の混成基板１０を示す。具体的には、この混成基板１０は、互いの間にボンディング界面１４を備える、第１（下側）半導体層１２および第２（上側）半導体層１６を備える。本発明によれば、この第１半導体層１２は、第１結晶方位を有する第１半導体材料を含み、第２半導体層１６は、第１結晶方位とは異なる第２結晶方位を有する第２半導体材料を含む。
【００２３】
混成基板１０の第１半導体層１２は、たとえば、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、ならびにＩＩＩ／ＶまたはＩＩ／ＶＩ族の複合半導体を含めた任意の半導体材料から成っている。上記諸半導体材料の組合せも本発明で企図されている。第１半導体層１２は、歪んでいてもいなくてもよく、あるいは歪み層と無歪み層の組合せを使用することもできる。この第１半導体層１２は、（１１０）、（１１１）、（１００）であり得る第１結晶方位を有することも特徴としている。この第１半導体層１２を任意選択でハンドリング・ウェハ（handling wafer）の上面に形成することもできる。
【００２４】
第１半導体層１２がバルクのハンドリング・ウェハ（handle wafer）である実施形態では、この層の厚さはウェハの厚さである。
【００２５】
第２半導体層１６は、第１半導体層１２の材料と同じであってもそうでなくてもよい任意の半導体材料から成っている。したがって、この第２半導体層１６は、たとえば、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、ならびにＩＩＩ／ＶまたはＩＩ／ＶＩ族の複合半導体を含むことができる。この第２半導体層１６は、上記諸半導体材料の組合せを含むこともできる。第２半導体層１６は、歪んでいてもそうでなくてもよく、あるいは、歪み層と無歪み層の組合せ（たとえば、緩和ＳｉＧｅ上の歪みＳｉ）を使用することもできる。
【００２６】
この第２半導体層１６は、第１結晶方位とは異なる第２結晶方位を有することも特徴としている。したがって、この第２半導体層１６の結晶方位は、第２半導体層１６の結晶方位が第１半導体層１２の結晶方位と同じでないという条件下で（１００）、（１１１）、または（１１０）である。
【００２７】
この第２半導体層１６の厚さは、混成基板１０を形成するために使用する初期の出発ウェハに応じて変わる。しかし、第２半導体層１６の厚さは、一般的には約５０ｎｍ〜約２００μｍ、より好ましくは、約１５０ｎｍ〜約２μｍである。
【００２８】
第１半導体層１２と第２半導体層１６の間のボンディング界面１４は、導電性または絶縁性の界面である。導電性界面１４の厚さは、一般的には、用途によっては約１０ｎｍ以下であり、絶縁性界面１４の厚さは約１０ｎｍ以上である。この界面１４の厚さは、使用するボンディング・プロセスによって決まり、ボンディングの前に表面を親水性試薬で処理したか疎水性試薬で処理したかによって決まる。
【００２９】
第１半導体層１２および第２半導体層１６の的確な結晶方位は、半導体層の材料ならびに後でその上に形成される半導体デバイスのタイプに応じて変わることがある。たとえば、半導体材料としてＳｉが使用されるときは、電子移動度は（１００）面方位上でより高く、正孔移動度は（１１０）面方位上でより高い。この場合、（１００）Ｓｉ面がｎＦＥＴ用のデバイス層として使用され、（１１０）Ｓｉ面がｐＦＥＴ用のデバイス層として使用される。
【００３０】
たとえば、図３に示すような混成基板１０を使用して相異なる面方位上にバルク状デバイスを実現するには、第１半導体層１２と第２半導体層１６の間の界面１４が良好な電気伝導性を有することが好ましい。第２半導体層１６の結晶品質を高く維持するには、混成基板１０の形成および後続のプロセス中、欠陥／電荷をこの界面１４近傍に局在させ、第２半導体層１６（特に表面近傍）内部に移動させるべきではない。
【００３１】
図３に示す混成基板１０は、本発明では、半導体−半導体直接ボンディングによって形成される。このような方法では、２枚の半導体基板またはウェハが、間に絶縁層を存在させずに直接互いにボンディングされる。
【００３２】
半導体オン・インシュレータ構造を実現するためにウェハ・ボンディングを用いてウェハ間に絶縁層を得る方法は、広く知られており、たとえば、ジェイ・ビー・ラスキイ（J. B. Lasky）、「シリコン・オン・インシュレータ技術のためのウェハ・ボンディング（Wafer bonding forsilicon-on-insulator technologies）」、Appl. Phys. Lett., V48, ７８頁、１９８６年、および、ジェイ・ビー・ラスキイ（J.B. Lasky）、「ボンディングおよびエッチバックによるシリコン・オン・インシュレータ（ＳＯＩ）（Silicon-On-Insulator (SOI) bybonding and etch-back）」、IEDM Tech. Dig、６８４頁、１９８５年に記載されている。
【００３３】
２枚の半導体ウェハの間に導電性界面１４を得るために本発明で使用される半導体−半導体直接ボンディング・ステップを、以下に詳細に説明する。混成基板１０を製作するのに使用される２枚のウェハは、２枚のバルク半導体ウェハと、バルク半導体ウェハならびにエッチ・ストップ層１８およびハンドリング・ウェハ２０を含むウェハ（図４参照）と、または第１バルク・ウェハおよびボンディングの際少なくともウェハの１枚の一部分を分けるために使用できる水素（すなわち、Ｈ２）注入領域などのイオン注入領域２２を含む第２バルク・ウェハ（図５参照）とを含むことができる。
【００３４】
混成構造内に厚い絶縁界面が存在するいくつかの（一部の）実施形態（ここでは特に示していない）では、２枚の半導体が互いにボンディングされ、少なくとも１枚のウェハがその上に絶縁層を備えている。この場合、ボンディングは、絶縁層と半導体の間、または別々のウェハの２枚の絶縁層の間で行われる。この実施形態では、ボンディングは、まず２枚のウェハを互いに密接に当接させ、任意選択でこれら当接したウェハに外力を加え、次いでこれら当接した２枚のウェハを、それらが互いにボンディングして一体になることができる条件で加熱する。この加熱ステップは、外力の存在下でもしくは外力なしで実施することができる。この加熱ステップは、通常は、約２００°〜約１０５０℃の温度で約２〜約２０時間の間、不活性雰囲気中で実施する。より好ましくは、約２００°〜約４００℃の温度で約２〜約２０時間の間、ボンディングを実施する。「不活性雰囲気」という用語は、本発明では、Ｈｅ、Ａｒ、Ｎ２、Ｘｅ、Ｋｒ、またはそれらの任意の混合ガスなどの不活性ガスが使用される雰囲気を指すために使用する。ボンディング・プロセスの際に用いられる好ましい雰囲気はＮ２である。
【００３５】
半導体−半導体直接ウェハ・ボンディングによって良好な導電性界面１４を実現するためには、必ずしも常にではないが、通常は、ボンディングの前に親水性表面または疎水性表面のどちらかを得るためにウェハの少なくとも一方、好ましくは両方を表面処理するステップを実施する必要がある。
【００３６】
疎水性表面は、たとえば、エス・ベングソン（S. Bengtsson）他、「直接ボンディングされたシリコン構造の界面電荷制御（Interfacecharge control of directly bonded silicon structures）」、J. Appl. Phys. V66、１２３１頁、１９８９年に開示されているようなＨＦディップ法を用いて実現でき、親水性表面は、たとえば、酸素プラズマ（エス・ファレンス（S.Farrens）、「化学薬品無使用の室温ウェハ−ウェハ・ボンディング（Chemical free room temperature wafer towafer bonding）」、J.Electrochem. Soc. Vol 142、３９４９頁、１９９５年参照）、アルゴン高エネルギ・ビーム表面エッチングなどの乾式のクリーン・プロセス、またはＨ２ＳＯ４溶液やＨＮＯ３溶液などの湿式の化学的な酸化酸、あるいはその両方によって実現できる。湿式のエッチング・プロセスは、たとえば、エム・シンボ（M.Shimbo）、「シリコン−シリコン直接ボンディング法（Silicon-to-silicon direct bonding method）」、J. Appl.Phys. V60、２９８７頁、１９８６年に開示されている。
【００３７】
疎水性表面は、より良好な電気特性をもたらすことができるが、親水性表面も十分な導電性をもたらすことができる。というのはボンディング界面に存在する元々の酸化膜は通常はわずか２〜５ｎｍだからである。さらに、２つの親水性表面を直接ボンディングすることによって形成される基板は、リーク電流が大きくなる傾向がある。さらに、高温アニール・ステップを実施してボンディング界面１４を横切る電流をさらに増大させた後で、結晶接合を形成することもできる。
【００３８】
本発明においては、まず相異なる結晶方位を有する２枚のウェハを互いに密接に当接させ、任意選択でこの当接したウェハに外力を加え、その後、この２枚のウェハ間のボンディング・エネルギを増大させることができる条件で、任意選択でこの２枚のウェハをアニールすることによって、（上述の表面処理を伴って、または伴わずに）直接の半導体−半導体ウェハ・ボンディングを実現する。アニール・ステップは、外力がない場合にも実施することができる。ボンディングは、通常は、公称室温での初期の当接ステップ中に実現される。公称室温とは、約１５℃〜約４０℃の温度、より好ましくは約２５℃の温度を意味する。
【００３９】
ボンディング後、通常は、ウェハをアニールしてボンディング強度を高め、界面特性を向上させる。このアニールは、通常は、約９００°〜約１３００℃の温度、より典型的には、約１０００°〜約１１００℃のアニール温度で実施する。アニールは、上述の温度範囲内で、約１時間〜約２４時間の間の範囲をとり得る様々な時間だけ実施する。アニール雰囲気は、Ｏ２、Ｎ２、Ａｒ、または減圧雰囲気であってよく、外からの接着力を用いても用いなくてもよい。上述のアニール雰囲気に不活性ガスを含んだ混合ガス、あるいは含まない混合ガスも本発明で企図されている。
【００４０】
（上記のように）高温アニールがしばしば使用されるが、（９００℃未満の）低温アニールを使用することも可能であり、やはり良好な機械的および電気的な特性を実現することができる。
【００４１】
直接の半導体−半導体ボンディング・ステップに続くこのアニール・ステップは、特定の昇温レート（ramp-up rate）を用いて単一温度で実施することができ、あるいは様々な昇温レートおよびソーク・サイクル（soak cycle）を使用し様々な温度を用いて実施することもできる。
【００４２】
ある所定の厚さの第２半導体層１６を得るために、本発明では、様々な層移転の技法を使用することができる。本発明で使用することができる１つの直接的で単純な手法は、ウェハの研削、研磨、またはエッチ・バック・プロセスを使用することである。層移転プロセスをよりよく制御するために、第２半導体層１６とハンドリング・ウェハ２０の間に位置するエッチ・ストップ層１８を使用することができ（図４参照）、これらのエッチ・ストップ層とハンドリング・ウェハはどちらもウェハ・ボンディング後に除去する。このエッチ・ストップ層１８は、酸化膜、窒化膜、または酸窒化膜（oxynitride）でよく、すなわち出発時の上面ウェハがＳＯＩ基板である。あるいは、このエッチ・ストップ層１８は別の半導体材料でよく、この半導体材料はボンディング後に第２半導体層１６から選択的に除去でき、やはりハンドリング・ウェハ２０を除去するためのエッチ・ストップとしても働く。
【００４３】
ウェハの１枚がイオン注入領域を備える実施形態に利用できる別の層移転技法を、図５に示す。この場合、イオン注入領域２２は多孔質領域を形成してウェハのうちでイオン注入領域の上の一部分を取り除き、それによってたとえば図５に示す例のようなボンディングされたウェハを残す。この注入領域２２は、通常は、当業者に周知のイオン注入条件を用いてウェハの一方の表面に注入された水素イオンから成る。ボンディング後、一般的には、約１００°〜約４００℃の温度で、約２〜約３０時間の間だけ、加熱ステップを実施してボンディング・エネルギを増大させる。より好ましくは、この加熱ステップを約２００°〜約３００℃の温度で、約２〜約２０時間の間だけ実施する。本発明で使用する「不活性雰囲気」という用語は、Ｈｅ、Ａｒ、Ｎ２、Ｘｅ、Ｋｒ、またはこれらの混合ガスなどの不活性ガスが使用される雰囲気を指す。ボンディング・プロセス中に使用される好ましい雰囲気はＮ２である。その後の３５０°〜５００℃でのアニール中に注入領域２２での層分離が生じる。
【００４４】
図３に示す混成基板１０（様々な層移転技法によって形成することができる）を、図６〜図１０に示す本発明の方法の出発基板として用いる。これらの図面に示すプロセス・フローをこれから詳細に説明する。
【００４５】
図３に示す混成基板１０を提供した後、たとえば、化学気相成長（ＣＶＤ）、プラズマ化学気相成長（ＰＥＣＶＤ）、原子層堆積、または物理気相成長などの堆積法を使用して、第２半導体層１６の露出した上側表面上にハード・マスク層すなわちパッド・スタック（pad stack）２４を形成する。代わりに、熱酸化、窒化膜形成、または酸窒化膜形成法を用いてこのハード・マスク層２４を形成することもできる。得られたハード・マスク層２４を含む構造を、たとえば図６に示す。
【００４６】
このハード・マスク層２４は、たとえば酸化膜、窒化膜、酸窒化膜、またはそれらのスタックから成る。ハード・マスク層２４の厚さは、マスク材料の組成ならびにハード・マスクを形成するのに使用した技法に応じて変わることがある。一般的には、このハード・マスク層２４の堆積厚は、約５〜約５００ｎｍである。
【００４７】
次いで、リソグラフィおよびエッチングによってこのハード・マスク層２４をパターン形成して、たとえば、図７に示すようなパターン形成されたマスク２４’を得る。このパターン形成されたマスク２４’をエッチング・マスクとして使用して混成基板１０の第２半導体層１６の露出部を除去し、第１半導体層１２の上側表面上あるいは第１半導体層１２の内部のどちらかで停止させる。パターン移転後に得られる構造を、たとえば、図７に示す。図示するように、下地の第１半導体層１２をこの混成構造内に設けて開口２６を露出させる。
【００４８】
このハード・マスク層２４のエッチングおよびパターン移転は、単一エッチング・プロセスを使用して実施することもでき、複数のエッチング・ステップを使用することもできる。このエッチングには、反応性イオン・エッチング、イオン・ビーム・エッチング、プラズマ・エッチングやレーザ・エッチングなどの乾式エッチング法、化学的なエッチャントを使用する湿式エッチング法、またはそれらの任意の組合せを含めることができる。本発明の好ましい一実施態様においては、第２半導体層１６の保護されていない部分の選択的除去に反応性イオン・エッチング（ＲＩＥ）を使用する。
【００４９】
続いて半導体デバイスを形成するために相異なる活性デバイス領域を画定する際に開口２６を使用する。本出願に使用する用語に合わせて、活性デバイス層として第２半導体層１６を備える領域を本明細書では第２デバイス領域２８と称し、活性デバイス層として（後に説明するエピタキシャル再成長層としての）第１半導体層１２を備える領域を本明細書では第１デバイス領域３０と称する。
【００５０】
次いで、上記の処理ステップによって設けられる開口２６内の露出側壁上に任意選択のスペーサ３２を形成することもできる。この任意選択のスペーサ３２は、堆積およびエッチングによって形成する。この任意選択のスペーサ３２は、たとえば、酸化膜、窒化膜、酸窒化膜、またはそれらの任意の組合せなどの絶縁材料から成るものでよい。この任意選択のスペーサ３２は、図示するような単一のスペーサであってもよく、あるいは複数のスペーサから成ってもよい。図８に構造内にある任意選択のスペーサ３２を示す。
【００５１】
次いで、半導体材料３４を第１半導体層１２の露出表面上に形成して、たとえば図８に示す構造をもたらす。本発明によれば、半導体材料３４は、第１半導体層１２の結晶方位と同じ結晶方位を有する。この再成長半導体層は、第１半導体層１２と同じ面方位を有するが、第１半導体層１２とは異なる半導体材料から成る層でよい。
【００５２】
この半導体材料３４は、選択的エピタキシャル成長法を使用して形成可能な、Ｓｉ、歪みＳｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、またはそれらの組合せなど任意の半導体材料を含むことができる。半導体材料３４は、歪んでいてもそうでなくてもよく、あるいは、歪み層と無歪み層（たとえば緩和ＳｉＧｅ層上の歪みＳｉ）から成るものでもよい。
【００５３】
いくつかの好ましい実施形態では、半導体材料３４は、Ｓｉから成る。他の好ましい実施形態では、半導体材料３４は、緩和ＳｉＧｅ合金層の上に位置してもしなくてもよい歪みＳｉ層である。本発明では、半導体材料３４を再成長半導体材料と称する。
【００５４】
高品質な再成長半導体層３４を実現するには、開口２６の外側のパターン形成されたマスク２４’の上面にポリシリコンまたはアモルファス・シリコンが形成されない選択的エピタキシが推奨される。エピタキシ中、ファセット形成（facet formation）を省略するために、いくつかの実施形態では、この半導体層３４をパターン形成されたマスク２４’より高く成長させることができ、次いでそれをパターン形成されたマスク２４’の高さまで研磨する。
【００５５】
他の実施形態では、本発明のこの時点で、時間制御されたＲＩＥ（timed RIE）などの時間制御エッチング法（atime etching process）を用いて、この再成長半導体材料３４に陥凹部を設けることができる。この陥凹表面の上面に１つあるいは複数の半導体層を直接形成することができる。形成された半導体層は、それぞれ第１半導体層１２と同じ結晶方位を有するはずである。
【００５６】
同一平面上の表面を実現するために、第２半導体層１６と同じ高さまでこの半導体層３４をエッチ・バックする必要があることもある。このエッチング・ステップは、乾式エッチング、湿式エッチング、またはシリコンを酸化し次いで酸化膜を剥ぎ取ることによって実施することができる。
【００５７】
ここで、構造からパターン形成されたマスク２４’を選択的に除去可能な従来のストリッピング法を用いて、構造からパターン形成されたマスク２４’を除去する。このパターン形成されたマスク２４’を除去した後に形成される構造を、たとえば、図９に示す。この構造では、第２半導体デバイス表面、すなわち、第２半導体層１６は、第１半導体デバイス表面、すなわち、再成長半導体材料３４とほぼ同一平面上にある。
【００５８】
図９に示す構造を設けた後で、たとえば、デバイス分離の形成、ウェル領域の形成、およびゲート領域の形成を含む標準的なＣＭＯＳ処理を実施することができる。特に、図９に示す構造を設けた後で、通常は、シャロー・トレンチ分離領域などの分離領域３６（図１０参照）を形成し、それによって第２半導体活性デバイス領域２８から第１半導体活性デバイス領域３０を分離させる。
【００５９】
この分離領域３６は、たとえば、トレンチ画定およびエッチング；拡散バリアによる任意選択のトレンチのライニング；ならびに酸化膜などのトレンチ誘電体でのトレンチの充填を含む、当業者に周知の処理ステップを用いて形成する。トレンチ充填の後で、この構造を平坦化（planarization）することができ、任意選択の緻密化処理ステップを実施してトレンチ誘電体を緻密化することもできる。
【００６０】
次いで、どちらも当業者に周知のイオン注入およびアニールを用いて露出された半導体デバイス層、すなわち層１６または再成長半導体材料３４の内部にウェル領域を形成する。このウェル領域を図１０に参照番号３８で表す。このウェル領域は、それぞれの半導体層（すなわち、第２半導体層１６および再成長半導体材料３４）上に形成される半導体デバイスのタイプに応じて、ｎ型ウェル領域またはｐ型ウェル領域であり得る。たとえば、半導体デバイスがｐＦＥＴの場合、ウェル領域３８はｎ型ウェルになり、半導体デバイスがｎＦＥＴの場合、ウェル領域３８はｐ型ウェルになる。それぞれのウェルのドープを様々な注入ステップで実施し、その際に特定のドーパントの注入を意図していない場所の上に注入マスクを形成する。このウェル領域３８は、本出願におけるボディ・コンタクトの働きをする。このウェル領域３８の深さは、注入条件およびアニール条件ならびに使用されるドーパントのタイプに応じて変わり得る。
【００６１】
ウェル形成の後で、露出した半導体層すなわち第２半導体層１６上および再成長半導体材料３４上に半導体デバイスすなわちｐＦＥＴおよびｎＦＥＴを形成する。具体的には、第２半導体デバイス５０を第２半導体層１６の一部分上に形成し、第１半導体デバイス５２を再成長半導体材料３４上に形成する。それぞれのデバイス領域内に単一の半導体デバイスのみがあるように図示してあるが、本発明では、特定のデバイス領域内にそれぞれのタイプのデバイスを複数形成することも企図されている。本発明によれば、第１半導体デバイス５２はｐＦＥＴまたはｎＦＥＴでよく、第１半導体デバイスが第２半導体デバイスとは異なっており、かつ特定のデバイスがデバイス性能を高める結晶方位上に形成されるという条件の下で、第２半導体デバイス５０はｐＦＥＴまたはｎＦＥＴでよい。
【００６２】
当業者に周知の標準的なＣＭＯＳ処理ステップで、ｐＦＥＴおよびｎＦＥＴを形成する。それぞれのＦＥＴは、ゲート誘電体、ゲート導体、ゲート導体上にある任意選択のハード・マスク、少なくともゲート導体の側壁上にあるスペーサ、およびソース／ドレイン拡散領域を備える。ｐＦＥＴは（１１０）または（１１１）方位を有する半導体材料の上に形成され、ｎＦＥＴは（１００）または（１１１）方位を有する半導体表面上に形成されることを留意されたい。得られた、バルク状ＦＥＴを備える構造を図１０に示す。
【００６３】
本発明においては、相異なる結晶方位を有する混成基板上にバルク状のｎＦＥＴおよびｐＦＥＴを設計する方法がいくつかある。ここでは主として、界面１４の導入によるデバイスとウェルの分離について論じる。以下の例では、ｐＦＥＴが（１１０）シリコン上にあり、ｎＦＥＴが従来のｐ型基板を備える（１００）シリコン上にある。ＳＴＩ深さは、ｎＦＥＴ／ｐＦＥＴ間、ｎＦＥＴ／ｎＦＥＴ間、およびｐＦＥＴ／ｐＦＥＴ間に従来の分離領域を有するように設計すべきである。
【００６４】
図１１、１２に、導電性（すなわち、ボンディング）界面１４が分離領域３６およびウェル３８の下になるように設計することができることを示す。（図１１に示すように）（１００）Ｓｉ１２の上面に（１１０）Ｓｉ１６がある場合、ｐウェル内のｎＦＥＴは（１００）エピ層３４の上にあり、ｎウェル内のｐＦＥＴは（１１０）Ｓｉ１６の上にある。ウェル−ウェル・リークを回避するためには、界面１４はｎウェルより低くなるべきである。具体的には、界面は、ウェルのｐｎ接合の空乏領域の外にあるべきである。ｐｎ接合の空乏層の幅は、そのドープ・レベルに反比例する。ｐウェル−ｐウェル接続はエピ層から第１半導体を通過して、またはボンディング界面／エピタキシ界面を通過して、あるいはその両方によって、エピ層からもたらされる。同じウェル内のデバイスは（浮遊ボディを避けるために）同じウェル・コンタクトを共有することができる。この具体的なシナリオでは、このボンディング界面の導電性が決定的に重要ではない、すなわち、このボンディング界面は絶縁体でもよく、ボンディングはＳｉ−Ｓｉ、Ｓｉ−酸化膜、または酸化膜−酸化膜ボンディングでよい。ただし、導電性ボンディング界面が好ましい。
【００６５】
図１１ないし図１６に示す諸実施形態では、厚さ約２００ｎｍ〜約２μｍのＳＯＩ層および厚さ約１０ｎｍ未満の薄いＢＯＸを使用することが可能であり、このＢＯＸは導電性でも絶縁性でもよい。さらに別の可能な方法では、このＳＯＩ基板は厚さ約２００ｎｍ〜約２μｍのＳＯＩ層および厚さ約１０ｎｍ以上の厚いＢＯＸを備える。この実施形態では、ＢＯＸが絶縁性であり、混成構造は、絶縁層を含んでいても含まなくてもよい他の半導体ウェハに絶縁層を含む少なくとも１枚の半導体ウェハをボンディングすることによって形成される。さらに別の実施形態では、厚さ約１００ｎｍ〜約２００ｎｍの上面シリコン層およびＳｉ−Ｓｉ直接ボンディングからもたらされた厚さ約１０ｎｍ未満の導電性の薄いＢＯＸを備えるボンディング済みの基板を使用することもできる。
【００６６】
（図１２に示すように）（１１０）Ｓｉ１２の上面に（１００）Ｓｉ１６がある場合、ｎウェル内のｐＦＥＴは（１１０）エピ層３４上にあり、ｐウェル内のｎＦＥＴは（１００）Ｓｉ１６上にある。ウェル−ウェル・リークを避けるためにボンディング界面は、ウェルｐｎ接合から離れていなければならず、したがって上面のＳｉ１６の厚さは図１１の場合と同程度である。この場合、ｐウェル−ｐウェル接続は、ボンディング界面またはエピタキシ界面あるいはその両方を横切る。このボンディング界面の導電性は決定的に重要ではない、すなわち、ボンディング界面は絶縁体でもよいが、上記のＳｉ−Ｓｉ直接ボンディングを使用することによって導電性の良好なボンディング界面が好ましくなる。
【００６７】
図１３、１４に示すように、このボンディング界面は、エピタキシの前に形成されたスペーサが、プロセスの最後にウェル間の追加の分離領域として働く良好な分離領域をもたらす限り、ウェル内部、分離領域３６の下に設計することができる。（図１３に示すように）（１００）ハンドリング・ウェハ１２の上面に（１１０）Ｓｉ１６がある場合、ｎウェル内のｐＦＥＴは（１１０）Ｓｉ１６上にあり、ｐウェル内のｎＦＥＴは（１００）エピＳｉ３４上にある。ボンディング界面は、それがウェルｐｎ接合の空乏領域から十分遠くにある限り、ウェル接合の上であってもよい。スペーサ（およびスタック・エッチ（stack etch））は、ボンディング界面からウェルｐｎ接合を引き離すために、やはりボンディング界面の下になければならない。この場合、ｐウェル−ｐウェル接続は、エピＳｉからハンドリング・ウェハを通って行われる。しかし、同じｎウェル内のデバイスは、ボンディング界面を横切っても横切らなくても、ＳＴＩの直下を通って接続される。同一ｎウェル内のすべてのｐＦＥＴが良好なボディ・コンタクトを確実に有するためには、ボンディング界面が良好な導電性を有することが好ましい。（図１４に示すように）（１１０）Ｓｉ１２の上面に（１１０）Ｓｉ１６がある場合、ボンディング界面はｐウェルの内部にある。唯一の要件は、スペーサ（およびスタック・エッチ）が、ウェルｐｎ接合をボンディング界面から引き離すために、ボンディング界面の下になければならないことである。このシナリオでは、ｐウェル−ｐウェル接続はボンディング界面を横切らなければならない。さらに、同一ｐウェル内のすべてのｎＦＥＴの良好なボディ・コンタクトを確実に得るためには、ボンディング界面の良好な導電性が必要である。
【００６８】
図１５、１６に、このボンディング界面をどのようにしてＳＴＩの上に設計することができるかを示す。（図１５に示すように）（１１０）ハンドリング・ウェハ１２の上面に（１１０）Ｓｉ１６がある場合、ボンディング界面およびウェル接合のどちらもｐＦＥＴの下にある。Ｓ／Ｄリークを避けるために、このボンディング界面は、ソース／ドレイン接合空乏の深さよりも下になければならない。ウェル−ウェル・リークを避けるために、このボンディング界面は、またウェル接合の空乏領域の外側になければならない。さらに、ＳＴＩはウェル接合をボンディング界面から引き離すのに十分深くなければならない。ｐＦＥＴが浮遊ボディを有することを避けるために、このボンディング界面が良好な導電性を与えることが必要である。
【００６９】
（図１６に示すように）（１１０）ハンドリング・ウェハ１２上に（１００）Ｓｉがある場合は、図１５の場合と同様である。Ｓ／Ｄリークを避けるために、このボンディング界面は、ソース／ドレイン接合の空乏深さよりも下になければならない。しかし、ボンディング界面がｐウェル内にあるので、ウェル−ウェル・リークを避けるために、ＳＴＩ深さがウェル分離のための唯一の要件となる。ｎＦＥＴが浮遊ボディを有することを避け、ｐウェル−ｐウェル接続を得るために、このボンディング界面が良好な導電性を与えることが必要である。
【００７０】
上述した、混成基板上のバルク状ＣＭＯＳを、歪みＳｉプロセスと組み合わせることもできる（図１７ないし図３６参照）。（１００）歪みＳｉ層上のｎＦＥＴは、無歪み（１００）Ｓｉ基板上の性能よりも高性能になることが知られている。（１１０）歪みＳｉ層上のｐＦＥＴは、無歪み（１１０）Ｓｉ基板上の性能よりも高性能になることも知られている。歪みＳｉ層は、Ｓｉの上面または下面に緩和ＳｉＧｅバッファを成長させることによって実現することができる。
【００７１】
本発明で企図される歪みＳｉプロセスを、図１７ないし３６に示す具体的な実施形態に関して説明する。特に指定しない限り、上記で使用した処理ステップおよび材料を歪みＳｉの諸実施形態でも使用する。
【００７２】
図１７ないし２０に、歪みＳｉＭＯＳＦＥＴデバイスを提供する実施形態を示す。図１７に上記のように形成される第１半導体層１２、界面１４、および第２半導体層１６を備える混成構造１０を示す。
【００７３】
次いで、図１８に示すように、第２半導体層１６と同じ結晶方位を有するＳｉＧｅなどの緩和バッファ層７０をエピタキシによって形成する。緩和バッファ層７０を形成した後で、歪みＳｉなどの歪み半導体層７２を緩和バッファ層７０上に堆積させる。本発明のこの実施形態では、歪み／緩和層は、第２半導体層１６と同じ結晶方位を有する。
【００７４】
次いで、パッド酸化膜７４およびパッド窒化膜７６を備えるマスク層（以後「パッド・スタック」という）を堆積によって形成し、第２半導体層１６の一部分が露出するように、このパッド・スタックをリソグラフィおよびエッチングにかける。次いで、この第２半導体層１６の露出部分をエッチングし、第１半導体層１２上、または第１半導体層１２内部で停止させる。次いで、上記のエッチング・ステップによってもたらされた開口内部のそれぞれの側壁上に任意選択のスペーサ３２を形成する。得られる構造を、たとえば図１９に示す。
【００７５】
図２０に、第１半導体層１２の露出表面から半導体材料３４を再成長させ平坦化させた後の構造を示す。パッド酸化膜７４およびパッド窒化膜７６をここで除去してもよく、上述したようなＣＭＯＳデバイスを歪みＳｉ層７２上および再成長半導体材料３４上に形成することもできる。
【００７６】
図２１ないし２４に、本発明で使用できる別の実施形態を示す。この実施形態では、緩和バッファ層７０および歪み半導体層７２を第１半導体層１２の開口内の露出表面上に形成する。この例では、緩和バッファ層／歪み半導体スタックは第１半導体層１２と同じ結晶方位を有する。この実施形態で使用する処理ステップは、図１７ないし２０に関連して上述した実施形態と、緩和バッファ層および歪み半導体層の位置を除き類似している。
【００７７】
図２５ないし２８に本発明の別の実施形態を示す。この実施形態では、図２５に示すような半導体ウェハを直接ボンディング用のウェハの１枚として使用する。具体的には、図２５に示すウェハは、ハンドリング・ウェハ８０上に形成されたＳｉＧｅなどの緩和半導体層１２’を備える。緩和半導体層１２’は、上記の第１半導体層１２と同じ特性を有する。次いで、この緩和半導体層１２’とは異なる結晶方位を有する第２半導体層１６を、上記の直接ボンディング技法を用いて図２５に示すウェハにボンディングして図２６に示すような構造をもたらす。
【００７８】
次いで、パッド酸化膜７４およびパッド窒化膜７６を備えるパターン形成されたパッド・スタックを上記のように形成し、緩和バッファ層１２’の一部分を露出させる開口を設け、任意選択のスペーサ３２を形成し、次いで半導体材料３４を成長させて図２７に示す平坦化された構造をもたらす。
【００７９】
次いで、時間制御したエッチングを使用することによってこの半導体材料３４を陥凹させる。次いで、この陥凹半導体材料３４上に歪み半導体層７２を形成し、その後パッド・スタックを除去して図２８に示す構造をもたらす。次いで、上記のようなＣＭＯＳデバイスを第２半導体層１６および歪みＳｉ層７２上に形成する。この歪みＳｉ層７２が、第２半導体層１６とは異なる緩和バッファ層１２’と同じ結晶方位を有することに留意されたい。
【００８０】
図２９ないし３２に本発明の他の実施形態を示す。この実施形態では、第２半導体層１６に第１半導体層１２を直接ボンディングする。次いで（上記したように）、緩和半導体７０および歪み半導体層７２を第２半導体層１６上に形成して図３０に示す構造をもたらす。
【００８１】
次いで、パッド酸化膜７４およびパッド窒化膜７６を含むパッド・スタックを歪み半導体層上に形成し、その後パターン形成する。第１半導体層１２まで下に延びる開口を設け、次いで任意選択のスペーサ３２をこの開口内に形成する。任意選択のスペーサ３２を形成した後で、緩和ＳｉＧｅ層を含む半導体材料３４を形成し、平坦化して、たとえば図３１に示す構造をもたらす。緩和ＳｉＧｅ層３４の一部分を時間制御した反応性イオン・エッチング法を使用して陥凹させ、その後歪み半導体層７２’を設け、構造からパッド・スタックを除去して図３２に示す構造をもたらす。この場合、歪み半導体層７２は歪み半導体層７２’とは異なる結晶方位を有する。上記のように、それぞれの歪み層上にＣＭＯＳデバイスを形成することもできる。
【００８２】
図３３、３４に本発明の他の実施形態を示す。この実施形態では、緩和半導体層１２’をハンドリング・ウェハ８０上に形成し（図３３参照）、次いでこの半導体層を第２半導体層１６に直接ボンディングする。次いで、第２半導体層１６と同じ結晶方位を有する緩和バッファ層７０および歪み半導体層７２を形成し、パッド酸化膜７４およびパッド窒化膜７６を備えるパッド・スタックを設ける。緩和半導体層１２’の表面部分を露出させるリソグラフィおよびエッチング・ステップの後で、任意選択のスペーサ３２を形成し、緩和半導体層１２’上に緩和半導体層３４をエピタキシャル成長させ、次いで構造を平坦化する。図３５に得られる構造を示す。
【００８３】
上述のように、この再成長半導体層３４を陥凹させ、歪みＳｉ層７２’をこの陥凹表面上に形成する。次いで、構造を平坦化して図３６に示す構造をもたらす。次いで、上述のように、歪み半導体層７２および歪み半導体層７２’上にＣＭＯＳデバイスを形成する。本発明によれば、それぞれの歪み半導体層は相異なる結晶方位を有する。
【００８４】
本発明をその好ましい諸実施形態について具体的に示し説明してきたが、本発明の範疇および精神から逸脱することなく形式および詳細において前記およびその他の変形を加え得ることは、当業者なら理解されよう。
【図面の簡単な説明】
【００８５】
【図１】ＳＯＩ基板上にＭＯＳＦＥＴを備え、浮遊ボディが内部に存在する従来技術の構造を示す絵画図（断面図）である。
【図２】バルク基板上にＭＯＳＦＥＴを備え、ウェル・コンタクトが内部に存在する従来技術の構造を示す絵画図（断面図）である。
【図３】半導体−半導体直接ボンディングによって得られた、相異なる面方位を有する本発明の混成基板を示す絵画図（断面図）である。
【図４】図３に示す混成基板の半導体層の薄い上面層を実現するための層移転の一手法を示す絵画図（断面図）である。
【図５】図３に示す混成基板の半導体層の薄い上面層を実現するための層移転の一手法を示す絵画図（断面図）である。
【図６】図３の混成基板を出発基板として用いる、本発明によって使用される基本的な一処理ステップを示す絵画図（断面図）である。
【図７】図３の混成基板を出発基板として用いる、本発明によって使用される基本的な一処理ステップを示す絵画図（断面図）である。
【図８】図３の混成基板を出発基板として用いる、本発明によって使用される基本的な一処理ステップを示す絵画図（断面図）である。
【図９】図３の混成基板を出発基板として用いる、本発明によって使用される基本的な一処理ステップを示す絵画図（断面図）である。
【図１０】図３の混成基板を出発基板として用いる、本発明によって使用される基本的な一処理ステップを示す絵画図（断面図）である。
【図１１】本発明に使用することができる相異なる面方位を有する混成基板上にいくつかのバルクＣＭＯＳデバイスを設計する一戦略を示す絵画図（断面図）である。
【図１２】本発明に使用することができる相異なる面方位を有する混成基板上にいくつかのバルクＣＭＯＳデバイスを設計する一戦略を示す絵画図（断面図）である。
【図１３】本発明に使用することができる相異なる面方位を有する混成基板上にいくつかのバルクＣＭＯＳデバイスを設計する一戦略を示す絵画図（断面図）である。
【図１４】本発明に使用することができる相異なる面方位を有する混成基板上にいくつかのバルクＣＭＯＳデバイスを設計する一戦略を示す絵画図（断面図）である。
【図１５】本発明に使用することができる相異なる面方位を有する混成基板上にいくつかのバルクＣＭＯＳデバイスを設計する一戦略を示す絵画図（断面図）である。
【図１６】本発明に使用することができる相異なる面方位を有する混成基板上にいくつかのバルクＣＭＯＳデバイスを設計する一戦略を示す絵画図（断面図）である。
【図１７】本発明の歪みＳｉＭＯＳＦＥＴを提供する一手法を示す絵画図（断面図）である。
【図１８】本発明の歪みＳｉＭＯＳＦＥＴを提供する一手法を示す絵画図（断面図）である。
【図１９】本発明の歪みＳｉＭＯＳＦＥＴを提供する一手法を示す絵画図（断面図）である。
【図２０】本発明の歪みＳｉＭＯＳＦＥＴを提供する一手法を示す絵画図（断面図）である。
【図２１】本発明の歪みＳｉＭＯＳＦＥＴを提供する別の手法を示す絵画図（断面図）である。
【図２２】本発明の歪みＳｉＭＯＳＦＥＴを提供する前記別の手法を示す絵画図（断面図）である。
【図２３】本発明の歪みＳｉＭＯＳＦＥＴを提供する前記別の手法を示す絵画図（断面図）である。
【図２４】本発明の歪みＳｉＭＯＳＦＥＴを提供する前記別の手法を示す絵画図（断面図）である。
【図２５】本発明の歪みＳｉＭＯＳＦＥＴを提供する他の手法を示す絵画図（断面図）である。
【図２６】本発明の歪みＳｉＭＯＳＦＥＴを提供する前記他の手法を示す絵画図（断面図）である。
【図２７】本発明の歪みＳｉＭＯＳＦＥＴを提供する前記他の手法を示す絵画図（断面図）である。
【図２８】本発明の歪みＳｉＭＯＳＦＥＴを提供する前記他の手法を示す絵画図（断面図）である。
【図２９】歪みＳｉ  ｎＦＥＴおよびｐＦＥＴを提供するさらに他の手法を示す絵画図（断面図）である。
【図３０】歪みＳｉ  ｎＦＥＴおよびｐＦＥＴを提供する前記さらに他の手法を示す絵画図（断面図）である。
【図３１】歪みＳｉ  ｎＦＥＴおよびｐＦＥＴを提供する前記さらに他の手法を示す絵画図（断面図）である。
【図３２】歪みＳｉ  ｎＦＥＴおよびｐＦＥＴを提供する前記さらに他の手法を示す絵画図（断面図）である。
【図３３】歪みＳｉ  ｎＦＥＴおよびｐＦＥＴを提供するさらに他の手法を示す絵画図（断面図）である。
【図３４】歪みＳｉ  ｎＦＥＴおよびｐＦＥＴを提供する前記さらに他の手法を示す絵画図（断面図）である。
【図３５】歪みＳｉ  ｎＦＥＴおよびｐＦＥＴを提供する前記さらに他の手法を示す絵画図（断面図）である。
【図３６】歪みＳｉ  ｎＦＥＴおよびｐＦＥＴを提供する前記さらに他の手法を示す絵画図（断面図）である。
【符号の説明】
【００８６】
１０  混成基板
１２  第１（下側）半導体（Ｓｉ）層
１２’  緩和半導体層
１４  ボンディング界面
１６  第２（上側）半導体（Ｓｉ）層
１８  エッチング停止層
２０  ハンドリング・ウェハ
２２  イオン注入層
２４  ハード・マスク層（パッド・スタック）
２４’  パターン形成されたマスク
２６  開口
２８  第２（半導体活性）デバイス領域
３０  第１（半導体活性）デバイス領域
３２  任意選択のスペーサ
３４  半導体材料
３６  分離領域
３８  ウェル領域
５０  第２半導体デバイス
５２  第１半導体デバイス
７０  緩和バファ層
７２  歪み半導体層
７２’  歪み半導体層
７４  パッド酸化膜
７６  パッド窒化膜
８０  ハンドリング・ウェハ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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