(57)【要約】【課題】  半導体装置の高速化、低消費電力化を図る。【解決手段】  ソース・ドレイン１０が形成される薄膜Ｓｉ層５を、ゲート電極８直下の領域からソース・ドレイン１０側の領域に向かって湾曲させる。これにより、薄膜Ｓｉ層５内でソース・ドレイン１０に挟まれたゲート電極８直下のチャネル領域に歪みを発生させ、キャリア移動度を向上させる。さらに、湾曲した薄膜Ｓｉ層５の下を空洞４にすることでｐｎ接合に起因する寄生容量が低減される。【選択図】  図１
2005101234.tif 000002
【特許請求の範囲】
【請求項１】
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体層に形成されたソース・ドレインと、を有する半導体装置において、
前記半導体層は、前記ソース・ドレインに挟まれた前記ゲート電極直下の領域から前記ソース・ドレイン側の領域に向かって湾曲していることを特徴とする半導体装置。
【請求項２】
前記半導体層に形成された前記ソース・ドレインの下および前記ソース・ドレインに挟まれた前記ゲート電極直下の領域の下が空洞になっていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体層に形成された前記ソース・ドレインの下および前記ソース・ドレインに挟まれた前記ゲート電極直下の領域の下に絶縁膜が形成されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、半導体層に形成されたソース・ドレインと、を有する半導体装置の製造方法において、
基板上に犠牲層と半導体層との積層領域と前記積層領域を囲む素子分離領域とを形成する工程と、
前記素子分離領域上および前記半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記素子分離領域と前記半導体層との間に前記犠牲層が露出する開口部を形成する工程と、
前記開口部から前記犠牲層を除去して前記半導体層下に空洞を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記開口部から前記犠牲層を除去して前記半導体層下に前記空洞を形成する工程の後に、前記半導体層を湾曲させる工程を有することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記素子分離領域と前記半導体層との間に前記犠牲層が露出する前記開口部を形成する工程においては、前記素子分離領域を前記基板側へと除去していき、前記犠牲層の側面を一部露出させることによって前記開口部を形成することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項７】
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、半導体層に形成されたソース・ドレインと、を有する半導体装置の製造方法において、
基板上に犠牲層と半導体層との積層領域と前記積層領域を囲む素子分離領域とを形成する工程と、
前記素子分離領域上および前記半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記半導体層に前記ゲート電極直下の領域を挟むソース・ドレインを形成する工程と、
全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通するコンタクトホールを形成する工程と、
前記コンタクトホールから前記犠牲層を除去して前記半導体層下に空洞を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項８】
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、半導体層に形成されたソース・ドレインと、を有する半導体装置において、
基板上に半導体をドーム型に形成してなるドーム型半導体を有し、前記ドーム型半導体の外壁側に形成されたゲート絶縁膜およびゲート電極と、前記ドーム型半導体の内壁側に形成されて前記ゲート電極直下の領域を挟んでソース・ドレインが形成された半導体層と、を有することを特徴とする半導体装置。
【請求項９】
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、半導体層に形成されたソース・ドレインと、を有する半導体装置の製造方法において、
基板表面に部分的に第１の半導体層を形成する工程と、
全面に第２の半導体層を形成する工程と、
前記第１の半導体層直上の前記第２の半導体層上にゲート絶縁膜およびゲート電極を形成する工程と、
前記第２の半導体層に前記第１の半導体層に達する開口部を形成して前記第１の半導体層を選択的に除去し前記第２の半導体層からなるドーム型半導体を形成する工程と、
前記ドーム型半導体の内壁側にソース・ドレインが形成される第３の半導体層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
前記ドーム型半導体の内壁側に前記ソース・ドレインが形成される前記第３の半導体層を形成する工程においては、前記ドーム型半導体の内壁側にキャップ層である第４の半導体層を形成した後、前記第４の半導体層上に前記第３の半導体層を形成することを特徴とする請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特にキャリアとなる電子または正孔の高速移動を可能にしたトランジスタ構造を備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、社会は高度情報化に向けて急速に発展しており、大型コンピュータをはじめ、パーソナルコンピュータ（ＰＣ）、携帯情報端末（ＰＤＡ）、携帯電話等、多くの情報処理電子機器の更なる高速化、高機能化、低消費電力化が推し進められている。このような情報処理電子機器を更に発展させるためには、その発展を内部から支える半導体装置の高速化、高機能化、低消費電力化が必須である。
【０００３】
図６４は従来の半導体装置の基本構造の断面概略図である。
図６４に示す半導体装置１００は、シリコン（Ｓｉ）基板１０１に素子分離領域１０２が形成されており、素子分離領域１０２で囲まれた領域はトランジスタの形成領域となる。トランジスタ形成領域にはゲート絶縁膜１０３およびゲート電極１０４が形成され、Ｓｉ基板１０１内には低濃度のＬＤＤ（Lightly Doped Drain）領域１０５、ソース・ドレイン１０６が形成されている。このソース・ドレイン１０６にプラグ１０７が接続され、プラグ１０７が配線層１０８に接続されて半導体装置１００が構成されている。なお、Ｓｉ基板１０１内には必要に応じてウェル領域が形成される。
【０００４】
これまでトランジスタは主にゲート電極を微細化することによってその性能向上が図られてきた。しかし、ゲート電極の微細化には膨大な設備投資がかかる上、いずれその微細化に限界が訪れると考えられることから、ゲート電極の微細化に頼らないトランジスタの性能向上が試みられている。ここで、トランジスタの性能向上を目的とした従来の半導体装置を、以下の図６５から図６７の第１〜第３の例に示す。
【０００５】
図６５は従来の第１の例の半導体装置の断面概略図である。ただし、図６５では、図６４に示した要素と同一の要素については同一の符号を付している。
図６５に示す半導体装置２００は、チャネルが形成されるＳｉ基板１０１の表面領域にシリコンゲルマニウム（ＳｉＧｅ）層２０１がエピタキシャル成長されている点で図６４の半導体装置１００と相違している。その他の構成は半導体装置１００と同じである。ＳｉとＳｉＧｅは格子定数が異なり、ＳｉＧｅの方がＳｉよりも大きい。しかし、Ｓｉの上に薄くＳｉＧｅが形成されることにより、ＳｉＧｅはＳｉと同じ格子定数で形成されるようになる。このような構造はいわゆる「歪みＳｉＧｅ構造」と呼ばれるもので、ホール移動度がＳｉ基板１０１のみを用いた場合に比べて２倍程度大きくなる。
【０００６】
図６６は従来の第２の例の半導体装置の断面概略図である。ただし、図６６では、図６４および図６５に示した要素と同一の要素については同一の符号を付している。
図６６に示す半導体装置３００は、Ｓｉ基板１０１上にＳｉＧｅ層２０１とＳｉ層３０１が順にエピタキシャル成長された積層構造を有しており、最上層のＳｉ層３０１をトランジスタのチャネルとして用いるようにしている点で図６５の半導体装置２００と相違している。その他の構成は第１の例の半導体装置２００と同じである。第２の例の半導体装置３００では、まず、Ｓｉ基板１０１上にＳｉＧｅをエピタキシャル成長してＳｉＧｅ層２０１が形成される。ＳｉＧｅは成長初期の膜厚が薄いうちはＳｉと同じ格子定数を持つが、厚く形成するに従ってＳｉＧｅ本来の格子定数を持つようになる（リラックスＳｉＧｅ層）。このようなリラックスＳｉＧｅ層上に更にＳｉを薄くエピタキシャル成長すると、歪みＳｉＧｅ構造の場合とは逆に、ＳｉがＳｉＧｅと同じ格子定数で形成されるようになる。このような構造はいわゆる「歪みＳｉ構造」と呼ばれるもので、Ｓｉ基板１０１のみを用いた場合に比べ、電子移動度が２倍程度、ホール移動度が数十％程度大きくなる。
【０００７】
図６７は従来の第３の例の半導体装置の断面概略図である。ただし、図６７では、図６４に示した要素と同一の要素については同一の符号を付している。
図６７に示す半導体装置４００は、格子定数の違いから生じる歪みを利用した上記の第１，第２の例とは異なる。半導体装置４００では、Ｓｉ基板１０１のゲート電極１０４側に絶縁膜４０１が形成されており、この絶縁膜４０１の熱処理過程における膨張あるいは収縮に伴う応力によってＳｉ基板１０１を広げるような力を発生させている。これにより、トランジスタのチャネル領域に歪みを発生させ、キャリア移動度の向上が図られている。このような構造でトランジスタのチャネル領域に歪みを発生させることにより、電子移動度が数十％程度大きくなると言われている。
【０００８】
従来は、以上例示したような歪みを利用したトランジスタ構造を採ることにより、ゲート電極の微細化に依らない電子あるいは正孔の移動度向上が図られてきた。しかし、従来の一般的なトランジスタ構造の場合、ソース・ドレイン−基板間やチャネル−基板間にはｐｎ接合に起因する寄生容量が存在し、この寄生容量によりトランジスタ動作に遅延が生じるので、この問題を解決して、高速かつ低消費電力のトランジスタを形成することが強く望まれていた。
【０００９】
ｐｎ接合に起因する寄生容量の問題に対しては、ソース・ドレインおよびチャネルが形成される半導体層の下に空洞を設けた半導体装置が提案されている（例えば特許文献１参照）。この提案によれば、半導体層が、絶縁層の役割を果たす空洞上に形成され、ＳＯＩ（Silicon On Insulator）構造が実現されている。通常のＳＯＩ構造で半導体層の下に形成される酸化シリコン（ＳｉＯ2）などの絶縁層よりもいっそう誘電率が低い空洞を設けることで、ソース・ドレイン−基板間容量、チャネル−基板間容量を低減し、トランジスタ動作が遅延するのを抑制するようにしている。このような半導体装置の形成は、まず、半導体基板上に犠牲酸化膜と半導体層を積層し、犠牲酸化膜と半導体層を、形成するトランジスタのゲートサイズにパターニングし、露出部分を保護酸化膜で覆う。そして、保護酸化膜をサイドウォールとして残して開口部を形成した後、開口部からエッチング液を浸入させて犠牲酸化膜を選択的に除去する。その後、開口部は化学気相成長（Chemical Vapor Deposition，ＣＶＤ）法やスパッタ法により絶縁膜で塞がれ、犠牲酸化膜が除去されてできた空洞上の半導体層にゲート電極およびソース・ドレインが形成される。
【特許文献１】特開２０００−２２１５８号公報（段落番号〔００１９〕〜〔００２５〕，〔００３５〕〜〔００３９〕，図１，図３，図４）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
前述のように、従来、チャネル領域に歪みを発生させて高速化を図った種々のトランジスタ構造が提案されてきた。しかしながら、将来的には、上記第１〜第３の例に示したようなトランジスタ構造では、得られるキャリア移動度は十分とは言えなくなる。また、これらのトランジスタ構造は、ホール移動度の向上と電子移動度の向上のいずれにも大きな効果があるとは限らず、ｐ型，ｎ型トランジスタを同一基板上に形成する場合など、製造上、ｐ型，ｎ型トランジスタ双方の高速化が図れないといった問題も生じ得る。さらに、歪みＳｉＧｅ構造や歪みＳｉ構造を用いた場合、格子定数が異なる半導体層のエピタキシャル成長では膜厚の増加に伴い結晶表面モフォロジーが劣化し易いため、チャネルが形成されるＳｉＧｅ層やＳｉ層に転位等の結晶欠陥を発生させないような対策が必要になる。
【００１１】
また、チャネルが形成される半導体層の下に空洞を設けた従来のようなトランジスタ構造の場合、空洞の上に細いゲート電極が形成されることになるため、ゲート電極が空洞側に落下しやすいという問題がある。また、空洞を形成するための犠牲酸化膜を除去する開口部が、ゲート電極に比較的近い領域に形成されるようになる。そのため、開口部を例えばエピタキシャル層等で塞ぐ際に、それが空洞内に深く入り込んで空洞を埋めてしまう可能性があり、その場合、微細トランジスタでは十分な性能向上の効果が得られなくなる。空洞は厚い方が寄生容量の低減効果は大きくなるが、絶縁膜が空洞内に入り込みにくいよう空洞を厚く形成することを避ければ、寄生容量の低減効果が十分に得られない場合が生じ得る。
【００１２】
本発明はこのような点に鑑みてなされたものであり、キャリア移動度が大きく、寄生容量の低いトランジスタ構造を備えた高速、低消費電力の半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明では上記問題を解決するために、図１に例示する構成によって実現可能な半導体装置が提供される。本発明の半導体装置は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体層に形成されたソース・ドレインと、を有する半導体装置において、前記半導体層は、前記ソース・ドレインに挟まれた前記ゲート電極直下の領域から前記ソース・ドレイン側の領域に向かって湾曲していることを特徴とする。
【００１４】
図１に示すような半導体装置１によれば、半導体層である薄膜Ｓｉ層５が、ソース・ドレイン１０に挟まれたゲート電極８直下の領域からソース・ドレイン１０側の領域に向かって湾曲しているため、ゲート電極８直下の領域に非常に大きな歪みが発生する。このようにトランジスタのチャネル領域に大きな歪みが発生することでキャリア移動度は大きくなる。
【００１５】
さらに、本発明では、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、半導体層に形成されたソース・ドレインと、を有する半導体装置の製造方法において、基板上に犠牲層と半導体層との積層領域と前記積層領域を囲む素子分離領域とを形成する工程と、前記素子分離領域上および前記半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記素子分離領域と前記半導体層との間に前記犠牲層が露出する開口部を形成する工程と、前記開口部から前記犠牲層を除去して前記半導体層下に空洞を形成する工程と、前記半導体層に前記ゲート電極直下の領域を挟むソース・ドレインを形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【００１６】
このような半導体装置の製造方法によれば、素子分離領域と半導体層との間に形成された開口部から犠牲層を除去し、半導体層のゲート電極直下の領域およびソース・ドレイン領域の下に空洞を形成するので、寄生容量の低い半導体装置が製造される。
【００１７】
さらに、本発明では、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、半導体層に形成されたソース・ドレインと、を有する半導体装置の製造方法において、基板上に犠牲層と半導体層との積層領域と前記積層領域を囲む素子分離領域とを形成する工程と、前記素子分離領域上および前記半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体層に前記ゲート電極直下の領域を挟むソース・ドレインを形成する工程と、全面に層間絶縁膜を形成する工程と、前記層間絶縁膜を貫通するコンタクトホールを形成する工程と、前記コンタクトホールから前記犠牲層を除去して前記半導体層下に空洞を形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【００１８】
このような半導体装置の製造方法によれば、例えばソース・ドレインにプラグを接続するために形成するコンタクトホールを形成し、そこから犠牲層を除去して半導体層のゲート電極直下の領域およびソース・ドレイン領域の下に空洞を形成するので、寄生容量の低い半導体装置が製造される。
【００１９】
また、本発明では、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、半導体層に形成されたソース・ドレインと、を有する半導体装置において、基板上に半導体をドーム型に形成してなるドーム型半導体を有し、前記ドーム型半導体の外壁側に形成されたゲート絶縁膜およびゲート電極と、前記ドーム型半導体の内壁側に形成されて前記ゲート電極直下の領域を挟んでソース・ドレインが形成された半導体層と、を有することを特徴とする半導体装置が提供される。
【００２０】
このような半導体装置によれば、ドーム型半導体が基板上に形成され、その外壁側にゲート絶縁膜およびゲート電極、内壁側にチャネルとなる半導体層がそれぞれ形成されている。この場合、半導体層はドーム型半導体の内壁側にゲート電極側から形成され、トランジスタのチャネルは半導体層の結晶欠陥の少ない形成初期表面に形成されることになる。
【００２１】
さらに、本発明では、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、半導体層に形成されたソース・ドレインと、を有する半導体装置の製造方法において、基板表面に部分的に第１の半導体層を形成する工程と、全面に第２の半導体層を形成する工程と、前記第１の半導体層直上の前記第２の半導体層上にゲート絶縁膜およびゲート電極を形成する工程と、前記第２の半導体層に前記第１の半導体層に達する開口部を形成して前記第１の半導体層を選択的に除去し前記第２の半導体層からなるドーム型半導体を形成する工程と、前記ドーム型半導体の内壁側にソース・ドレインが形成される第３の半導体層を形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【００２２】
このような半導体装置の製造方法によれば、外壁側にゲート絶縁膜およびゲート電極が形成されたドーム型半導体が第１，第２の半導体層を用いて形成され、このドーム型半導体の内壁側に、ソース・ドレインが形成される第３の半導体層が形成される。そのため、第３の半導体層はドーム型半導体の内壁側にゲート電極側から形成され、トランジスタのチャネルは第３の半導体層の結晶欠陥の少ない形成初期表面に形成されることになる。
【発明の効果】
【００２３】
本発明では、半導体層を湾曲させてチャネル領域に大きな歪みを発生させるので、キャリア移動度を劇的に向上させることができ、半導体装置の高速化を実現することができる。さらに、この湾曲した半導体層の下に空洞を設けたり絶縁膜を形成したりすれば、寄生容量を低減することもできるようになる。したがって、半導体装置の高速化、低消費電力化が実現可能となる。
【００２４】
また、本発明では、基板上にドーム型半導体を形成し、このドーム型半導体の内壁側に形成した半導体層の形成初期表面がチャネルとなるようにしたので、半導体装置の高速化を実現することができる。さらに、チャネルが形成される半導体層の下を絶縁層とすれば、寄生容量を低減することができるようになる。したがって、半導体装置の高速化、低消費電力化が実現可能となる。
【発明を実施するための最良の形態】
【００２５】
まず、第１の実施の形態について説明する。
図１は第１の実施の形態の半導体装置の第１の構成例であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【００２６】
図１（Ａ），（Ｂ），（Ｃ）に示す半導体装置１は、Ｓｉ基板２に形成された素子分離領域３を有し、素子分離領域３で囲まれたトランジスタ形成領域には、図１（Ｂ），（Ｃ）に示すように、空洞４を空けて薄膜Ｓｉ層５が形成されている。この薄膜Ｓｉ層５の表面にはゲート絶縁膜７が形成されている。ゲート絶縁膜７上にはゲート電極８が形成され、ゲート電極８の側壁にはサイドウォール９が形成されている。Ｓｉ基板２には、図１（Ｃ）に示すように、例えば薄膜Ｓｉ層５からＳｉ基板２にかけて、ソース・ドレイン１０が形成されている。ゲート電極８およびソース・ドレイン１０には、層間絶縁膜１１を貫通するプラグ１２を介して配線層１３が接続されている。ただし、図１（Ａ）には、層間絶縁膜１１は図示を省略している。
【００２７】
この半導体装置１の薄膜Ｓｉ層５は、ゲート絶縁膜７を挟んでゲート電極８に接続されており、図１（Ｃ）に示したように、このゲート電極８部分を支点として、例えばＹ−Ｙ’断面から見て略円弧状にＳｉ基板２側に湾曲した構造になっている。図１（Ｃ）に示した薄膜Ｓｉ層５のゲート長方向の端部は、Ｓｉ基板２の表面に接している。半導体装置１では、このような湾曲構造の薄膜Ｓｉ層５にソース・ドレイン１０が形成され、ゲート電極８直下にトランジスタのチャネルが形成されるようになっている。
【００２８】
上記構成の半導体装置１では、薄膜Ｓｉ層５を湾曲させることにより、薄膜Ｓｉ層５を伸ばして応力を発生させ、ゲート電極８直下のチャネル領域に非常に大きな歪みを発生させている。このように、従来は格子定数を変化させるなどしてチャネル領域に原子レベルの微視的な歪みを発生させていたのに対し、本発明の半導体装置１では、薄膜Ｓｉ層５をダイナミックに湾曲させてチャネル領域に大きな歪みを発生させている。チャネル領域により大きな歪みを発生させることでキャリア移動度は劇的に向上する。さらに、半導体装置１では、薄膜Ｓｉ層５を湾曲させ、その下に空洞４を形成してＳＯＩ構造（ここではいわゆるＳＯＮ（Silicon On Nothing）構造）とすることにより、ｐｎ接合に起因する寄生容量を低減し、トランジスタの高速性能の向上とともに低消費電力化が実現されている。
【００２９】
次に、上記構成を有する半導体装置１の製造方法の一例を、図２から図１５を参照して説明する。ただし、図２から図１５では、図１に示した要素と同一の要素については同一の符号を付している。
【００３０】
図２は第１の実施の形態の第１の構成例の半導体装置の第１製造工程図であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【００３１】
第１製造工程では、Ｓｉ基板２上に、例えばＳｉＧｅおよびＳｉを順にそれぞれ所定の膜厚でエピタキシャル成長させ、図２（Ｂ），（Ｃ）に示すようなＳｉ基板２、犠牲層となるＳｉＧｅ層１４および薄膜Ｓｉ層５の積層基板を形成する。その際、薄膜Ｓｉ層５の表面にはその形成後に薄い絶縁膜１５を形成してもよい。それにより、薄膜Ｓｉ層５と後に薄膜Ｓｉ層５上に形成されるゲート絶縁膜７との界面の安定化を図れる。絶縁膜１５は、例えば薄膜Ｓｉ層５の表面を大気に曝すなどして形成することができる。なお、以降の説明において、Ｓｉ基板２、ＳｉＧｅ層１４および薄膜Ｓｉ層５が積層された積層基板には、このような界面安定化を目的とした絶縁膜１５を形成したものを含むものとする。半導体装置１の製造に当たり、絶縁膜１５は必ずしも形成することを要しないが、ここでは、絶縁膜１５を形成した場合について述べる。
【００３２】
図３は第１の実施の形態の第１の構成例の半導体装置の第２製造工程図であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【００３３】
第２製造工程では、第１製造工程において形成した積層基板に対し、Ｓｉ基板２内部に達するトレンチを形成した後、そのトレンチにＳｉＯ2等を堆積し、平坦化して素子分離領域３を形成する。図３（Ａ），（Ｂ），（Ｃ）に示す素子分離領域３で囲まれた領域が、半導体装置１のトランジスタ形成領域となる。
【００３４】
図４は第１の実施の形態の第１の構成例の半導体装置の第３製造工程図であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【００３５】
第３製造工程では、薄膜Ｓｉ層５を酸化あるいは窒化し、図４（Ａ），（Ｂ），（Ｃ）に示すゲート絶縁膜７を形成する。ゲート絶縁膜７は、薄膜Ｓｉ層５の酸化や窒化によって形成するほか、ＣＶＤ法で酸化アルミニウム（Ａｌ2Ｏ3），酸化ハフニウム（ＨｆＯ2），酸化ジルコニウム（ＺｒＯ2）等の高誘電率材料（high−ｋ材料）を堆積して形成するようにしてもよい。なお、以降の説明では、薄膜Ｓｉ層５の表面に絶縁膜１５が形成されている場合、この絶縁膜１５を含めゲート絶縁膜７とする。
【００３６】
図５は第１の実施の形態の第１の構成例の半導体装置の第４製造工程図であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【００３７】
第４製造工程では、ゲート電極８およびサイドウォール９を形成する。例えば全面にＣＶＤ法でポリシリコン（ポリＳｉ）を形成した後、フォトリソグラフィ法で形成されたレジストパターンをマスクにして異方性エッチングを行い、ゲート電極８を形成する。次いで、ゲート電極８をマスクにしてイオン注入を行い、ＬＤＤ領域（あるいはエクステンション領域）を形成する。ＬＤＤ領域を形成する際には、薄膜Ｓｉ層５に対し、例えば、ボロンイオン（Ｂ+）またはリンイオン（Ｐ+）を加速エネルギー５ｋｅＶ、ドーズ量４×１０14ｃｍ-2の条件で導入する。その後、全面にＣＶＤ法によって窒化シリコン（ＳｉＮ）等を堆積し、これに異方性エッチングを行ってゲート電極８の側壁にサイドウォール９を形成し、さらにウェットエッチング等を行って露出するゲート絶縁膜７を除去する。ただし、ゲート絶縁膜７は、必ずしもここで除去することを要せず、少なくともプラグを形成するまでに除去されていればよい。
【００３８】
図６は第１の実施の形態の第１の構成例の半導体装置の第５製造工程図であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【００３９】
第５製造工程では、フォトリソグラフィ法を用い、図６（Ａ），（Ｂ），（Ｃ）に示すように、ゲート電極８を跨ぎ、かつ、素子分離領域３の内側領域に、レジストパターン１６を形成する。その際、レジストパターン１６が周囲の素子分離領域３から分離されており、さらに、ゲート電極８上の部分に形成されていることが重要である。レジストパターン１６の形成後、これをマスクにして、薄膜Ｓｉ層５をエッチングし、ＳｉＧｅ層１４を露出させ、素子分離領域３と薄膜Ｓｉ層５との間に開口部１７を形成する。
【００４０】
図７は第１の実施の形態の第１の構成例の半導体装置の第６製造工程図であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【００４１】
第６製造工程では、図７（Ａ），（Ｂ），（Ｃ）に示すように、ウェットエッチングにより犠牲層であるＳｉＧｅ層１４を選択的に除去する。このウェットエッチングの際には、エッチング液を図６（Ａ），（Ｃ）の開口部１７から浸入させ、ＳｉＧｅ層１４のみを開口部１７から除去するようにする。それにより、薄膜Ｓｉ層５の下に空洞４が形成される。ウェットエッチング後、レジストパターン１６は除去する。エッチング液としては、例えば、５０％フッ化水素（ＨＦ）：過酸化水素（Ｈ2Ｏ2）：酢酸（ＣＨ3ＣＯＯＨ）＝１：１６：２４の重量割合の混合溶液を用いることができる。ウェットエッチング後に残る薄膜Ｓｉ層５は、ゲート絶縁膜７を挟んでゲート電極８に接続されたままであり、Ｓｉ基板２側へ落下することがない。
【００４２】
図８は第１の実施の形態の第１の構成例の半導体装置の第７製造工程図であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【００４３】
第７製造工程では、薄膜Ｓｉ層５を湾曲させ、薄膜Ｓｉ層５に歪みを発生させる。ここで、薄膜Ｓｉ層５の湾曲方法について述べる。薄膜Ｓｉ層５の湾曲方法としては、例えば、ウェット処理時の表面張力を利用する方法、薄膜Ｓｉ層５と応力の異なる膜（熱伸する膜）を利用する方法、イオン注入後の熱処理を利用する方法、レーザ光照射を利用する方法、ガスや液体など流体の噴射を利用する方法がある。
【００４４】
図８には、第７製造工程として、ウェット処理時の表面張力を利用して薄膜Ｓｉ層５を湾曲させる場合を図示している。表面張力を利用する方法では、第６製造工程で行われるＳｉＧｅ層１４のウェットエッチングの際に、エッチング液を水洗して引き上げるときに薄膜Ｓｉ層５とＳｉ基板２との間に働く表面張力を利用して薄膜Ｓｉ層５を湾曲させる。
【００４５】
この方法では、まず、ウェットエッチングによってＳｉＧｅ層１４を開口部１７から除去した後、純水中に浸して表面に付着したエッチング液を洗浄し、純水洗浄後、今度は硝酸水溶液に浸す。このように硝酸水溶液に浸すことにより、Ｓｉ基板２および薄膜Ｓｉ層５の表面がわずかに酸化され、表面が親水性になる。硝酸水溶液への浸漬後は、再び純水中に浸して硝酸成分を洗浄し、純水中から大気中へゆっくりと引き上げる。その際、Ｓｉ基板２と薄膜Ｓｉ層５との間には表面張力が働く。薄膜Ｓｉ層５は、ゲート電極８に接続されているので、ゲート電極８直下の部分を支点に例えば図８（Ｃ）に示したように断面略円弧状に湾曲し、その結果、薄膜Ｓｉ層５には、下に空洞４が設けられた状態で歪みが発生する。その後は、例えば熱乾燥して水分を除去する。なお、一旦湾曲した薄膜Ｓｉ層５は、その端部が原子間力でＳｉ基板２に結合し、乾燥しても容易に元に戻ることはない。この後は、後述の第８製造工程に移行する。
【００４６】
なお、このようにウェット処理時の表面張力を利用して薄膜Ｓｉ層５を湾曲させる場合には、第４製造工程におけるゲート電極８の形成後のＬＤＤ領域形成のためのイオン注入、サイドウォール９の形成およびゲート絶縁膜７の一部の除去は、薄膜Ｓｉ層５を湾曲させた後に行うようにしてもよい。すなわち、第４製造工程におけるゲート電極８の形成後に、表面張力を利用して薄膜Ｓｉ層５を湾曲させ、その後、湾曲した薄膜Ｓｉ層５に対し、ＬＤＤ領域形成のためのイオン注入、サイドウォール９の形成およびゲート絶縁膜７の一部の除去を行えばよい。
【００４７】
以下、薄膜Ｓｉ層５を湾曲させるその他の方法について説明する。
まず、熱伸する膜を用いる方法について図９および図１０を参照して説明する。図９は熱伸する膜を用いて薄膜Ｓｉ層を湾曲させる工程の第１の説明図であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。図１０は熱伸する膜を用いて薄膜Ｓｉ層を湾曲させる工程の第２の説明図であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【００４８】
この方法では、熱伸する膜として例えば図９（Ａ），（Ｂ），（Ｃ）に示すようなＳｉＮ膜１８を用いて薄膜Ｓｉ層５を湾曲させ、薄膜Ｓｉ層５に歪みを発生させる。まず、第４製造工程でゲート電極８およびサイドウォール９を形成し、ゲート絶縁膜７の一部を除去した後、全面に保護膜としてＳｉＮ膜１８を形成する。なお、ゲート絶縁膜７は、必ずしもここで除去することを要せず、少なくともプラグを形成するまでに除去されていればよい。ＳｉＮ膜１８は、成膜ガス、ガス圧、ガス混合比、成膜温度、印加電圧等を調整し、Ｔｅｎｓｉｌｅ（引張）応力を持つよう形成する。例えば、成膜ガスにシラン（ＳｉＨ4）とアンモニア（ＮＨ3）を用い、９００℃、７６０Ｔｏｒｒ（１Ｔｏｒｒ＝１３３Ｐａ）の圧力で約１分間の成膜により、膜厚３０ｎｍ、引張応力１２ｄｙｎ／ｃｍ2〜１８ｄｙｎ／ｃｍ2（１ｄｙｎ＝０．１Ｎ）のＳｉＮ膜１８が形成される。このような成膜方法は高温ＣＶＤ法と呼ばれるが、その他にもプラズマＣＶＤ法、光ＣＶＤ法、レーザＣＶＤ法等によっても、条件を最適化して、引張応力を持つＳｉＮ膜１８を形成することが可能である。
【００４９】
ＳｉＮ膜１８の形成後は、第５，第６製造工程に準じた処理が行われる。すなわち、ＳｉＮ膜１８を全面に形成した後、その上にレジストパターン１６を形成し、これをマスクにしてＳｉＮ膜１８、薄膜Ｓｉ層５のエッチングを行ってＳｉＧｅ層１４が露出する開口部１７を形成する。そして、ウェットエッチングによりＳｉＧｅ層１４を選択的に除去し、図９（Ａ），（Ｂ），（Ｃ）に示したように、薄膜Ｓｉ層５の下に空洞４を形成する。その後、例えば１０００℃、１秒程度の熱処理を行う。その結果、図１０（Ａ），（Ｂ），（Ｃ）に示したように、ＳｉＮ膜１８が熱伸し、その応力によって薄膜Ｓｉ層５が曲げられ、薄膜Ｓｉ層５に歪みが発生する。この後は、後述の第８製造工程に移行する。
【００５０】
次に、イオン注入を利用する方法について図１１および図１２を参照して説明する。図１１はイオン注入を用いて薄膜Ｓｉ層を湾曲させる工程の第１の説明図であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。図１２はイオン注入を用いて薄膜Ｓｉ層を湾曲させる工程の第２の説明図であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【００５１】
この方法では、例えばソース・ドレイン１０を形成する際のイオン注入を利用して薄膜Ｓｉ層５を湾曲させ、薄膜Ｓｉ層５に歪みを発生させる。この場合、まず、第４製造工程でＬＤＤ領域形成のためのイオン注入、サイドウォール９の形成およびゲート絶縁膜７の一部の除去を行った後、ソース・ドレイン１０を形成するためのイオン注入を行う。ソース・ドレイン１０の形成のためのイオン注入は、ボロンイオン（Ｂ+）またはリンイオン（Ｐ+）を、例えば加速エネルギー２０ｋｅＶ、ドーズ量５×１０15ｃｍ-2の条件で行う。イオン注入領域の薄膜Ｓｉ層５およびＳｉＧｅ層１４は、ドーズ量に応じて、一部または全部が結晶破壊された状態（アモルファス状態）になっている。この結晶状態は、Ｓｉ基板２および薄膜Ｓｉ層５の深さ方向で分布を持つ。一般的には、薄膜Ｓｉ層５には表面側の浅い領域に結晶欠陥が多く、深い領域になるにつれて徐々に少なくなり、その下層のＳｉＧｅ層１４の浅い領域で再び多くなり、深い領域になると少なくなるという分布を示す。通常、イオン注入後には結晶欠陥を回復させ不純物を活性化させる熱処理を行うが、ここではその熱処理前にＳｉＧｅ層１４を除去する。
【００５２】
すなわち、ソース・ドレイン１０の形成のためのイオン注入後、第５，第６製造工程に準じ、レジストパターン１６を形成し、これをマスクにしてエッチングを行ってＳｉＧｅ層１４が露出する開口部１７を形成する。そして、ウェットエッチングによりＳｉＧｅ層１４を選択的に除去し、図１１（Ａ），（Ｂ），（Ｃ）に示したように、薄膜Ｓｉ層５の下に空洞４を形成する。このとき、薄膜Ｓｉ層５内の結晶欠陥は、表面側の浅い領域で多く、Ｓｉ基板２側の深い領域になるほど少なくなるような分布を示す。
【００５３】
次いで、結晶欠陥の回復と不純物の活性化を主目的として、例えば１０３０℃、１秒間の熱処理を行う。その結果、イオン注入により結晶破壊していた薄膜Ｓｉ層５が再び単結晶化される。その際、薄膜Ｓｉ層５には体積変化が生じる。この体積変化は、熱処理前の結晶状態に依存し、結晶破壊の度合いがより大きい表面側の体積膨張が特に大きくなる。そのため、図１２（Ａ），（Ｂ），（Ｃ）に示したように薄膜Ｓｉ層５が湾曲し、薄膜Ｓｉ層５に歪みが発生する。この後は、後述の第８製造工程に移行する。
【００５４】
なお、ここではＳｉＧｅ層１４の除去前にソース・ドレイン１０の形成のためのイオン注入を行うようにしたが、このイオン注入は、ＳｉＧｅ層１４を除去して空洞４を形成した後（第６製造工程後）に行うようにしてもよい。すなわち、イオン注入後に熱処理を行って薄膜Ｓｉ層５を湾曲させるとともに、その熱処理によって不純物を活性化しソース・ドレイン１０を形成すればよい。
【００５５】
また、ここではソース・ドレイン１０の形成のためのイオン注入を利用して薄膜Ｓｉ層５を湾曲させるようにしたが、ソース・ドレイン１０の形成とは別のイオン注入工程によって薄膜Ｓｉ層５を湾曲させるようにしてもよい。その場合、例えばアルゴン（Ａｒ）や窒素（Ｎ）等の薄膜Ｓｉ層５に対するイオン注入を、ＳｉＧｅ層１４除去前または除去後に行う。これらのようなイオンを用いた場合にも、イオン注入領域の薄膜Ｓｉ層５は、その一部または全部が結晶破壊されるようになる。イオン注入後、ＳｉＧｅ層１４を除去した状態で熱処理を行えば、薄膜Ｓｉ層５を湾曲させることができる。
【００５６】
次に、レーザ光を用いる方法について説明する。この方法では、薄膜Ｓｉ層５にレーザ光を照射してその表面を急加熱し、熱膨張させることによって薄膜Ｓｉ層５を湾曲させ、薄膜Ｓｉ層５に歪みを発生させる。まず、第６製造工程の後に、薄膜Ｓｉ層５の表面に対してレーザ光を照射する。これにより、薄膜Ｓｉ層５の表面は急速に加熱され、熱膨張する。その結果、薄膜Ｓｉ層５は曲げられ、薄膜Ｓｉ層５に歪みが発生する。この後は、後述の第８製造工程に移行する。
【００５７】
なお、このようにレーザ光照射によって薄膜Ｓｉ層５を湾曲させる場合、第４製造工程におけるゲート電極８の形成後のＬＤＤ領域形成のためのイオン注入、サイドウォール９の形成およびゲート絶縁膜７の一部の除去は、薄膜Ｓｉ層５の湾曲後に行うようにしてもよい。すなわち、第４製造工程におけるゲート電極８の形成後に、第５，第６製造工程に従って空洞４を形成し、薄膜Ｓｉ層５の表面にレーザ光を照射して薄膜Ｓｉ層５を湾曲させた後に、ＬＤＤ領域形成のためのイオン注入、サイドウォール９の形成およびゲート絶縁膜７の一部の除去を行えばよい。
【００５８】
次に、流体を用いる方法について説明する。この方法では、薄膜Ｓｉ層５に対してＮ2ガスや純水などを噴射し、その圧力によって薄膜Ｓｉ層５を湾曲させ、薄膜Ｓｉ層５に歪みを発生させる。まず、第６製造工程の後に、薄膜Ｓｉ層５の表面にガスあるいは液体を噴射する。ガスを用いる場合、薄膜Ｓｉ層５の表面に対し、例えば、１０ｃｍ〜３０ｃｍ程度離れた所から、圧力０．５ｋｇ／ｃｍ2のＮ2ガスを、流量１Ｌ／ｍｉｎ〜２Ｌ／ｍｉｎで噴射する。また、液体を用いる場合、薄膜Ｓｉ層５の表面に対し、例えば、流速１ｋｍ／ｈ〜６０ｋｍ／ｈの純水を噴射する。薄膜Ｓｉ層５は、このようなＮ2ガスや純水が噴射されたことによる圧力によって曲げられ、薄膜Ｓｉ層５に歪みが発生する。この後は、後述の第８製造工程に移行する。
【００５９】
なお、ガスや液体を用いる場合、一旦薄膜Ｓｉ層５が曲げられてその端部がＳｉ基板２の表面に接すると、Ｓｉ基板２の表面が清浄であれば薄膜Ｓｉ層５の端部がＳｉ基板２に原子間力で結合する。その結果、ガスや液体の圧力を取り除いても湾曲した薄膜Ｓｉ層５が容易に元に戻ることがなくなる。ガスを用いる場合には、純水に浸漬した後のウェットな状態でガスを噴射すれば、表面張力が働き、薄膜Ｓｉ層５の端部とＳｉ基板２とが、ドライな状態で噴射するのに比べてより強く結合し易くなる。また、ガスや液体の噴射は、これらが逃げて行く経路も考慮し、流量、圧力、ノズル形状等を最適化する必要がある。ウエーハ内の均一性を高めるために、一度に全面に噴射するのではなく、局所的に噴射しスキャンする方法も有効である。
【００６０】
また、このようにガスや液体を用いて薄膜Ｓｉ層５を湾曲させる場合、第４製造工程におけるゲート電極８の形成後のＬＤＤ領域形成のためのイオン注入、サイドウォール９の形成およびゲート絶縁膜７の一部の除去は、薄膜Ｓｉ層５の湾曲後に行うようにしてもよい。すなわち、第４製造工程におけるゲート電極８の形成後に、第５，第６製造工程に従って空洞４を形成し、薄膜Ｓｉ層５の表面にガスや液体を噴射して薄膜Ｓｉ層５を湾曲させた後に、ＬＤＤ領域形成のためのイオン注入、サイドウォール９の形成およびゲート絶縁膜７の一部の除去を行えばよい。なお、ゲート絶縁膜７は、必ずしもここで除去することを要せず、少なくともプラグを形成するまでに除去されていればよい。
【００６１】
以上例示したような種々の方法を用いて薄膜Ｓｉ層５を湾曲させ、薄膜Ｓｉ層５に歪みを発生させることができる。
図１３は第１の実施の形態の第１の構成例の半導体装置の第８製造工程図であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【００６２】
第８製造工程では、これ以前の製造工程でソース・ドレイン１０を形成するためのイオン注入が行われていない場合には、図１３（Ａ），（Ｂ），（Ｃ）に示すソース・ドレイン１０を形成するためのイオン注入を行う。ここでは、例えば、ボロンイオン（Ｂ+）またはリンイオン（Ｐ+）を加速エネルギー２０ｋｅＶ、ドーズ量５×１０15ｃｍ-2の条件でＳｉ基板２および薄膜Ｓｉ層５に導入する。イオン注入後は、配線層１３を形成するまでに、例えば１０３０℃で１秒間の熱処理を行い、不純物を活性化させる。これにより、Ｓｉ基板２上および薄膜Ｓｉ層５上にソース・ドレイン１０を形成する。
【００６３】
図１４は第１の実施の形態の第１の構成例の半導体装置の第９製造工程図であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【００６４】
第９製造工程では、図１４（Ｂ），（Ｃ）に示すように、全面にＳｉＯ2等の層間絶縁膜１１を形成する。ただし、図１４（Ａ）では、層間絶縁膜１１は図示を省略している。
図１５は第１の実施の形態の第１の構成例の半導体装置の第１０製造工程図であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【００６５】
第１０製造工程では、図１５（Ａ），（Ｂ），（Ｃ）に示すように、ゲート電極８およびソース・ドレイン１０に達するコンタクトホールに導電体膜をスパッタ法やＣＶＤ法により形成してプラグ１２を形成する。導電体膜には種々の材料を用いることができ、また、図１５（Ａ），（Ｂ），（Ｃ）に示すように、先にバリアメタルを形成してその後に低抵抗メタルを形成するといったように２種以上の導電体膜を積層してプラグ１２を形成することもできる。なお、このプラグ１２が接続されるソース・ドレイン１０は、図１５（Ｃ）に示したようにＳｉ基板２と薄膜Ｓｉ層５に跨って形成されている場合のほか、薄膜Ｓｉ層５にのみ形成されている場合、Ｓｉ基板２に形成されている場合もあり得る。最後に、低抵抗メタルで配線層１３を形成し、上記図１（Ａ），（Ｂ），（Ｃ）に示した構成の半導体装置１を得る。ただし、図１５（Ａ）では、層間絶縁膜１１は図示を省略している。
【００６６】
なお、半導体装置１では、Ｓｉ基板２にＳｉＧｅおよびＳｉを積層した基板を用いたが、Ｓｉ基板２上にＢＯＸ層と呼ばれる絶縁層とＳｉ層が積層されたＳＯＩ基板を用いることもできる。この場合、ＢＯＸ層が犠牲層となる。また、犠牲層として、ＳｉＧｅの代わりに、高濃度にＢ，Ｐ，ヒ素（Ａｓ），アンチモン（Ｓｂ）等をイオン注入した不純物半導体層を用いることもできる。また、犠牲層として、ＳｉＧｅの代わりに、ＳｉおよびＳｉＧｅ以外の半導体層を用いることもできる。要するに、犠牲層は、空洞４を形成するウェットエッチングの際に、Ｓｉ基板２および薄膜Ｓｉ層５に対して選択的に除去できる材料であればよい。
【００６７】
図１６は第１の実施の形態の半導体装置の第２の構成例であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。ただし、図１６では、図１に示した要素と同一の要素については同一の符号を付している。
【００６８】
図１６（Ａ），（Ｂ），（Ｃ）に示す半導体装置１ａでは、前述のようなＳｉ基板２、ＢＯＸ層および薄膜Ｓｉ層５が積層されたＳＯＩ構造の基板を用い、ＢＯＸ層を除去することによって空洞４を形成する。このような構成の半導体装置１ａの製造は、第１の構成例に示した半導体装置１の製造工程において、ＳｉＧｅ層１４をＢＯＸ層に代える以外は同様に行え、また、その最終構造は、半導体装置１と同じになる。
【００６９】
図１７は第１の実施の形態の半導体装置の第３の構成例であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。ただし、図１７では、図１に示した要素と同一の要素については同一の符号を付している。
【００７０】
図１７（Ａ），（Ｂ），（Ｃ）に示す半導体装置１ｂは、Ｓｉ基板２に代えてＳＯＩ基板２ｂを用いている点で第１の構成例の半導体装置１と相違し、その他の構成は第１の構成例の半導体装置１と同じである。すなわち、ＳＯＩ基板２ｂ上に、例えばＳｉＧｅ層１４および薄膜Ｓｉ層５を順に形成し、後の工程でＳｉＧｅ層１４を選択的に除去して空洞４を形成すればよい。したがって、半導体装置１ｂでは、空洞４の下に、基板２ｂａ、ＢＯＸ層２ｂｂおよびＳｉ層２ｂｃが積層されたＳＯＩ基板２ｂが残ることになる。
【００７１】
なお、このような用途でＳＯＩ基板を用いる場合には、ＳＯＩ基板上に、Ｓｉ層とＳｉＧｅ層をこの順で形成し、ウェットエッチングの際にはＳＯＩ基板最上層のＳｉ層とその上に形成したＳｉ層とを除去し、ＳｉＧｅ層をチャネルとするトランジスタの形成も可能である。
【００７２】
図１８は第１の実施の形態の半導体装置の第４の構成例であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。ただし、図１８では、図１に示した要素と同一の要素については同一の符号を付している。
【００７３】
図１８（Ａ），（Ｂ），（Ｃ）に示す半導体装置１ｃは、ゲート電極８およびソース・ドレイン１０の表面にシリサイド層１９が形成されている点で第１の構成例の半導体装置１と相違し、その他の構成は第１の構成例の半導体装置１と同じである。ただし、図１８（Ａ）では、層間絶縁膜１１は図示を省略している。このようにシリサイド層１９を形成したサリサイド構造を採ることにより、ゲート電極８およびソース・ドレイン１０とプラグ１２との間の低抵抗な電気接続を確保することができる。シリサイド層１９は、例えば、ソース・ドレイン１０を形成した後、層間絶縁膜１１の形成前に、全面にコバルト（Ｃｏ）、ニッケル、チタン、白金等の薄膜を形成し、熱処理によってコバルトシリサイド、ニッケルシリサイド、チタンシリサイド、白金シリサイド等を形成し、硫酸等による溶解処理を経て、ゲート電極８およびソース・ドレイン１０の表面にコバルトシリサイドを残すことによって形成される。
【００７４】
なお、この半導体装置１ｃにおいて、Ｓｉ基板２、ＢＯＸ層および薄膜Ｓｉ層５が積層されたＳＯＩ構造の基板を用い、ＢＯＸ層を除去して空洞４を形成するようにしてもよい。また、Ｓｉ基板２に代えてＳＯＩ基板２ｂを用い、このＳＯＩ基板２ｂ上にＳｉＧｅ層１４および薄膜Ｓｉ層５を形成し、ＳｉＧｅ層１４を除去して空洞４を形成するようにしてもよい。また、ここではゲート電極８およびソース・ドレイン１０の表面をシリサイド化したが、薄膜Ｓｉ層５に形成されるソース・ドレイン１０を全てシリサイド化した構造とすることも可能である。ソース・ドレイン１０の全部をシリサイド化することにより、ゲート電極８とプラグ１２との間、およびソース・ドレイン１０とプラグ１２との間のより低抵抗な電気接続が確保されるようになる。
【００７５】
次に、第２の実施の形態について説明する。
図１９は第２の実施の形態の半導体装置の第１の構成例であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。ただし、図１９では、図１に示した要素と同一の要素については同一の符号を付している。
【００７６】
図１９（Ａ），（Ｂ），（Ｃ）に示す半導体装置２０は、湾曲した薄膜Ｓｉ層５の端部がＳｉ基板２に接していない構造を有している点で、第１の実施の形態の半導体装置１と相違している。その他の構成は、第１の実施の形態の半導体装置１と同様である。ただし、図１９（Ａ）では、層間絶縁膜１１は図示を省略している。
【００７７】
薄膜Ｓｉ層５がＳｉ基板２に接しないようにするためには、例えば表面張力を利用して薄膜Ｓｉ層５を湾曲させる場合であれば、洗浄に用いる純水中に界面活性剤を混入させ、引き上げ時に薄膜Ｓｉ層５とＳｉ基板２との間に働く表面張力を弱めるようにすればよい。ＳｉＮ膜１８の引張応力を利用して薄膜Ｓｉ層５を湾曲させる場合であれば、ＳｉＮ膜１８の成膜条件や熱処理条件を、ＳｉＮ膜１８の引張応力がより小さくなるような条件に設定すればよい。イオン注入および熱処理を利用して薄膜Ｓｉ層５を湾曲させる場合であれば、イオン注入条件を、薄膜Ｓｉ層５の結晶破壊の程度がより小さくなるような条件に設定すればよい。レーザ光照射を利用して薄膜Ｓｉ層５を湾曲させる場合であれば、レーザ光の照射エネルギーを調整して薄膜Ｓｉ層５の温度上昇がより小さくなるようにすればよい。ガスや液体の噴射を利用して薄膜Ｓｉ層５を湾曲させる場合であれば、ガスや液体の噴射条件を、薄膜Ｓｉ層５に与えられる圧力がより小さくなるような条件に設定すればよい。また、薄膜Ｓｉ層５をより厚く形成して湾曲し難くしておいてもよい。その他の製造工程は、第１の実施の形態の場合と同様である。
【００７８】
この半導体装置２０において、薄膜Ｓｉ層５の下には、図１（Ｂ），（Ｃ）に示したような空洞４が残されていても、あるいは図１９（Ｂ），（Ｃ）に示したように薄膜Ｓｉ層５の下が層間絶縁膜１１で埋められていても、いずれであってもよい。さらに、薄膜Ｓｉ層５の下が部分的に層間絶縁膜１１で埋められていてもよい。このように空洞部分に層間絶縁膜１１が入り込んでいても、薄膜Ｓｉ層５が従来に比べて大きく湾曲しているため、キャリア移動度の高速性を確保し、良好なトランジスタ性能を実現することが可能になっている。
【００７９】
なお、半導体装置２０において、Ｓｉ基板２、ＢＯＸ層および薄膜Ｓｉ層５が積層されたＳＯＩ構造の基板を用い、そのＢＯＸ層を除去して空洞４を形成し、薄膜Ｓｉ層５をその端部がＳｉ基板２に接しないように湾曲させるようにしてもよい。その場合、最終構造は図１９（Ａ），（Ｂ），（Ｃ）と同じになる。
【００８０】
図２０は第２の実施の形態の半導体装置の第２の構成例であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。ただし、図２０では、図１，図１７および図１９に示した要素と同一の要素については同一の符号を付している。
【００８１】
図２０（Ａ），（Ｂ），（Ｃ）に示す半導体装置２０ａは、Ｓｉ基板２に代えてＳＯＩ基板２ｂを用いている点で第１の構成例に示した半導体装置２０と相違し、その他の構成は第１の構成例の半導体装置２０と同じである。
【００８２】
図２１は第２の実施の形態の半導体装置の第３の構成例であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。ただし、図２１では、図１、図１８および図１９に示した要素と同一の要素については同一の符号を付している。
【００８３】
図２１（Ａ），（Ｂ），（Ｃ）に示す半導体装置２０ｂは、ゲート電極８およびソース・ドレイン１０の表面に低抵抗化のためのシリサイド層１９が形成されている点で第１の構成例の半導体装置２０と相違し、その他の構成は第１の構成例の半導体装置２０と同じである。ただし、図２１（Ａ）では、層間絶縁膜１１は図示を省略している。
【００８４】
なお、半導体装置２０ｂにおいて、Ｓｉ基板２、ＢＯＸ層および薄膜Ｓｉ層５が積層されたＳＯＩ構造の基板を用いてもよく、また、Ｓｉ基板２に代えてＳＯＩ基板２ｂを用いてもよい。また、薄膜Ｓｉ層５に形成されるソース・ドレイン１０を全てシリサイド化した構造とすることも可能である。
【００８５】
次に、第３の実施の形態について説明する。
図２２は第３の実施の形態の半導体装置の第１の構成例であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。ただし、図２１では、図１に示した要素と同一の要素については同一の符号を付している。
【００８６】
図２２（Ａ），（Ｂ），（Ｃ）に示す半導体装置３０は、薄膜Ｓｉ層５が、ゲート電極８直下を支点にして略円筒形状になるまで大きく湾曲している点で、第１の実施の形態の半導体装置１と相違している。その他の構成は、第１の実施の形態の半導体装置１と同様である。ただし、図２２（Ａ）では、層間絶縁膜１１は図示を省略している。
【００８７】
略円筒形状の薄膜Ｓｉ層５を形成するためには、例えば表面張力を利用して薄膜Ｓｉ層５を湾曲させる場合であれば、洗浄に用いる純水中に界面活性剤を用いず、かつ、空洞４を薄膜Ｓｉ層５が大きく湾曲して略円筒形状になることができるような厚さに形成しておくようにすればよい。ＳｉＮ膜１８の引張応力を利用して薄膜Ｓｉ層５を湾曲させる場合であれば、空洞４の厚さを考慮するとともに、ＳｉＮ膜１８の成膜条件や熱処理条件を、ＳｉＮ膜１８の引張応力がより大きくなるような条件に設定すればよい。イオン注入および熱処理を利用して薄膜Ｓｉ層５を湾曲させる場合であれば、空洞４の厚さを考慮するとともに、イオン注入条件を、薄膜Ｓｉ層５の結晶破壊の程度がより大きくなるような条件に設定すればよい。レーザ光照射を利用して薄膜Ｓｉ層５を湾曲させる場合であれば、空洞４の厚さを考慮するとともに、レーザ光の照射エネルギーを調整して薄膜Ｓｉ層５の温度上昇がより大きくなるようにすればよい。ガスや液体の噴射を利用して薄膜Ｓｉ層５を湾曲させる場合であれば、空洞４の厚さを考慮するとともに、ガスや液体の噴射条件を、薄膜Ｓｉ層５に与えられる圧力がより大きくなるような条件に設定すればよい。また、薄膜Ｓｉ層５をより厚く形成して湾曲し難くしておいてもよい。その他の製造工程は、第１の実施の形態の場合と同様である。
【００８８】
この半導体装置３０では、プラグ１２が、図２２（Ｃ）に示したように、大きく湾曲している薄膜Ｓｉ層５の側壁部分に形成されているソース・ドレイン１０とＳｉ基板２に形成されているソース・ドレイン１０の両方に接続されている。薄膜Ｓｉ層５の端部がＳｉ基板２に接している場合には、プラグ１２は、Ｓｉ基板２に形成されているソース・ドレイン１０のみに接続することも可能である。
【００８９】
なお、半導体装置３０において、Ｓｉ基板２、ＢＯＸ層および薄膜Ｓｉ層５が積層されたＳＯＩ構造の基板を用い、ＢＯＸ層を除去して空洞４を形成するようにしてもよい。その場合、最終構造は図２２（Ａ），（Ｂ），（Ｃ）と同じになる。
【００９０】
図２３は第３の実施の形態の半導体装置の第２の構成例であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。ただし、図２１では、図１，図１７および図２２に示した要素と同一の要素については同一の符号を付している。
【００９１】
図２３（Ａ），（Ｂ），（Ｃ）に示す半導体装置３０ａは、Ｓｉ基板２に代えてＳＯＩ基板２ｂを用いている点で第１の構成例の半導体装置３０と相違し、その他の構成は第１の構成例の半導体装置３０と同じである。
【００９２】
図２４は第３の実施の形態の半導体装置の第３の構成例であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。ただし、図２４では、図１、図１８および図２２に示した要素と同一の要素については同一の符号を付している。
【００９３】
図２４（Ａ），（Ｂ），（Ｃ）に示す半導体装置３０ｂは、ゲート電極８およびソース・ドレイン１０の表面に低抵抗化のためのシリサイド層１９が形成されている点で第１の構成例の半導体装置３０と相違し、その他の構成は第１の構成例の半導体装置３０と同じである。ただし、図２４（Ａ）では、層間絶縁膜１１は図示を省略している。プラグ１２は、図２４（Ｃ）に示したように、薄膜Ｓｉ層５の側壁部分のソース・ドレイン１０の表面に形成されているシリサイド層１９とＳｉ基板２のソース・ドレイン１０の表面に形成されているシリサイド層１９の両方に接続されている。
【００９４】
また、このほか、ソース・ドレイン１０だけをシリサイド化し、ゲート電極８はシリサイド化しないといった構造とすることも可能である。ゲート電極８をシリサイド化させないためには、あらかじめゲート電極８上に絶縁膜を形成しておけばよい。
【００９５】
なお、半導体装置３０ｂにおいて、Ｓｉ基板２、ＢＯＸ層および薄膜Ｓｉ層５が積層されたＳＯＩ構造の基板を用いてもよく、また、Ｓｉ基板２に代えてＳＯＩ基板２ｂを用いてもよい。また、薄膜Ｓｉ層５に形成されるソース・ドレイン１０を全てシリサイド化した構造とすることも可能である。
【００９６】
図２５は第３の実施の形態の半導体装置の第４の構成例であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。ただし、図２５では、図１、図２２および図２４に示した要素と同一の要素については同一の符号を付している。
【００９７】
図２５（Ａ），（Ｂ），（Ｃ）に示す半導体装置３０ｃは、プラグ１２が、Ｓｉ基板２のソース・ドレイン１０の表面に形成されたシリサイド層１９のみに接続されている点で、第３の構成例の半導体装置３０ｂと相違し、その他の構成は第３の構成例の半導体装置３０ｂと同じである。ただし、図２５（Ａ）では、層間絶縁膜１１は図示を省略している。シリサイド層１９を形成することにより、低抵抗な電気接続を確保できるとともに、プラグ１２の形成位置の自由度が増し、トランジスタの性能向上および製造の歩留り向上が図れる。なお、薄膜Ｓｉ層５に形成されるソース・ドレイン１０を全てシリサイド化した構造とすることも可能である。
【００９８】
以上、第１から第３の実施の形態において述べたように、薄膜Ｓｉ層５を湾曲させることにより、その歪みを大きくすることができ、キャリア移動度を劇的に向上させることができるようになる。また、湾曲させた薄膜Ｓｉ層５の下を空洞４にする、あるいは層間絶縁膜１１で埋めた領域にすることにより、チャネルおよびソース・ドレイン１０をＳＯＮ構造あるいはＳＯＩ構造で構成することができる。これにより、キャリア移動度が大きく、寄生容量が低いトランジスタ構造を備える高速かつ低消費電力の半導体装置を実現することができる。
【００９９】
このように薄膜Ｓｉ層５を湾曲させる場合、薄膜Ｓｉ層５は、Ｙ−Ｙ’断面で見て必ずしも左右対称に湾曲していなくてもよい。たとえ左右非対称に湾曲していても、チャネルがゲート電極８直下の領域に形成されるため、この領域に従来に比べてより大きな歪みを発生させることが可能である。第１から第３の実施の形態において、薄膜Ｓｉ層５は、ゲート電極８直下からソース・ドレイン１０側の領域に向かって湾曲する薄膜Ｓｉ層５の端部の少なくとも一方が、ゲート電極８直下の領域から薄膜Ｓｉ層５の厚さの３分の１以上の長さ分だけＳｉ基板２側に寄って湾曲していることが望ましい。あるいは、薄膜Ｓｉ層５は、ゲート電極８直下からソース・ドレイン１０側の領域に向かって湾曲する薄膜Ｓｉ層５の端部が、曲率半径の２倍以下の距離まで接近して湾曲していることが望ましい。
【０１００】
以上の説明では、薄膜Ｓｉ層５を湾曲させる場合について述べたが、薄膜Ｓｉ層を意図的に湾曲させることなくトランジスタの性能向上を図った例を、次の第４の実施の形態で説明する。
【０１０１】
図２６は第４の実施の形態の半導体装置の第１の構成例であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。ただし、図２６では、図１に示した要素と同一の要素については同一の符号を付している。
【０１０２】
図２６（Ａ），（Ｂ），（Ｃ）に示す半導体装置４０は、意図的に湾曲させていない薄膜Ｓｉ層５にソース・ドレイン１０が形成されてゲート電極８直下にチャネル領域が形成され、この薄膜Ｓｉ層５にプラグ１２の下端が接続されている点で、第１の実施の形態の半導体装置１と相違している。その他の構成は、第１の実施の形態の半導体装置１と同じである。ただし、図２６（Ａ）では、層間絶縁膜１１は図示を省略している。
【０１０３】
ここで、この第４の実施の形態の半導体装置４０の製造方法について説明する。
図２７は第４の実施の形態の第１の構成例に示した半導体装置の製造工程図であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。ただし、図２７では、図１に示した要素と同一の要素については同一の符号を付し、また、図２７（Ａ）では、層間絶縁膜１１は図示を省略している。
【０１０４】
半導体装置４０の製造工程は、例えば第１の実施の形態において述べた第１〜第６製造工程までは同じである。この第６製造工程の後、半導体装置４０の場合には、まず、下に空洞４が形成された薄膜Ｓｉ層５にイオン注入と熱処理を行ってソース・ドレイン１０を形成する。次いで、全面に層間絶縁膜１１を形成する。この層間絶縁膜１１によって空洞４の開口部が塞がれた状態になる。層間絶縁膜１１の形成後、ゲート電極８およびソース・ドレイン１０に達するプラグ１２を形成し、最後に、配線層１３を形成して、図２６（Ａ），（Ｂ），（Ｃ）に示した半導体装置４０を得る。なお、ソース・ドレイン１０を形成するためのイオン注入は、薄膜Ｓｉ層５の下に空洞４を形成する前に行ってもよい。
【０１０５】
半導体装置４０の製造において、下に空洞４が形成された状態で薄膜Ｓｉ層５にイオン注入と熱処理を行ってソース・ドレイン１０を形成する場合、処理条件によっては、前述のように薄膜Ｓｉ層５が湾曲する可能性がある。これを回避しようとする場合には、例えば、イオン注入および熱処理条件を適当に設定する、薄膜Ｓｉ層５の膜厚をイオン注入で湾曲しないように厚くする、あるいはイオン注入を空洞４の形成前に行うようにする等の方法を用いることができる。また、空洞４を形成するウェットエッチングの際の表面張力によっても薄膜Ｓｉ層５が湾曲する可能性がある。これを回避しようとする場合には、洗浄に用いる純水中に界面活性剤を混入して表面張力を弱めるようにする、薄膜Ｓｉ層５の膜厚を表面張力で湾曲しないように厚くする等の方法を用いることができる。また、薄膜Ｓｉ層５の湾曲を防止するためには、後述するように、薄膜Ｓｉ層５と素子分離領域３とを、ゲート電極８直下の部分以外でも接続させるようにしてもよい。例えば、第５製造工程において、図６に示したレジストパターン１６に代えて、図３３，図３５に示すようなレジストパターン１６ａ，１６ｂを形成し、エッチングを行って開口部１７ａ，１７ｂを形成する。
【０１０６】
半導体装置４０では、薄膜Ｓｉ層５に形成されるチャネルおよびソース・ドレイン１０の下に空洞４が形成されている。そのため、寄生容量を低減でき、トランジスタの高速性能を向上させることができる。
【０１０７】
なお、半導体装置４０において、Ｓｉ基板２、ＢＯＸ層および薄膜Ｓｉ層５が積層されたＳＯＩ構造の基板を用い、ＢＯＸ層を除去して空洞４を形成するようにしてもよく、また、Ｓｉ基板２に代えてＳＯＩ基板２ｂを用いてもよい。
【０１０８】
図２８は第４の実施の形態の半導体装置の第２の構成例であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。ただし、図２８では、図１８および図２６に示した要素と同一の要素については同一の符号を付している。
【０１０９】
図２８（Ａ），（Ｂ），（Ｃ）に示す半導体装置４０ａは、ゲート電極８およびソース・ドレイン１０の表面にシリサイド層１９が形成されている点で第１の構成例の半導体装置４０と相違し、その他の構成は第１の構成例の半導体装置４０と同じである。ただし、図２８（Ａ）では、層間絶縁膜１１は図示を省略している。プラグ１２の下端は、薄膜Ｓｉ層５のソース・ドレイン１０の表面に形成されたシリサイド層１９に接続されている。
【０１１０】
なお、半導体装置４０ａにおいて、Ｓｉ基板２、ＢＯＸ層および薄膜Ｓｉ層５が積層されたＳＯＩ構造の基板を用い、ＢＯＸ層を除去して空洞４を形成するようにしてもよく、また、Ｓｉ基板２に代えてＳＯＩ基板２ｂを用いてもよい。
【０１１１】
図２９から図３２は第４の実施の形態の第３の構成例の半導体装置の製造工程図であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。ただし、図２９から図３２では、図１８および図２６に示した要素と同一の要素については同一の符号を付している。
【０１１２】
第３の構成例の半導体装置４０ｂは、ゲート電極８表面にシリサイド層１９が形成されているとともに、ソース・ドレイン４１が全てシリサイド化されている点で第１の構成例の半導体装置４０と相違している。半導体装置４０ｂの製造は、例えば、まず薄膜Ｓｉ層５の下に空洞４を形成する前に、ソース・ドレイン４１の形成のためのイオン注入を行う。そして、図２９（Ａ），（Ｂ），（Ｃ）に示すように、素子分離領域３で囲まれたトランジスタ形成領域内のソース・ドレイン４１の全部およびゲート電極８の表面をシリサイド化する。次いで、図３０（Ａ），（Ｂ），（Ｃ）に示すように、レジストパターン１６を形成し、これをマスクにしてエッチングを行い、素子分離領域３とソース・ドレイン４１の間に開口部１７を形成する。次いで、図３１（Ａ），（Ｂ），（Ｃ）に示すように、ウェットエッチング等によってＳｉＧｅ層１４を除去して空洞４を形成し、図３２（Ａ），（Ｂ），（Ｃ）に示すように、レジストパターン１６を除去する。ウェットエッチングのほかにも、等方性のドライエッチングのように、回り込んでＳｉＧｅ層１４を除去することができる等方的なエッチングであれば利用することができる。以降は、第１の構成例の半導体装置４０の場合と同様、全面に層間絶縁膜１１を形成して空洞４の開口部１７を塞ぎ、ゲート電極８およびソース・ドレイン４１に達するプラグ１２を形成し、配線層１３を形成する。ソース・ドレイン４１の全部をシリサイド化することにより、ゲート電極８とプラグ１２との間、およびソース・ドレイン４１とプラグ１２との間の低抵抗な電気接続が確保される。
【０１１３】
以上述べた第４の実施の形態では、空洞４は、例えば図６に示したようなレジストパターン１６を形成し、これをマスクにして薄膜Ｓｉ層５をエッチングし、素子分離領域３との間に開口部１７を形成し、この開口部１７からエッチング液を浸入させ、薄膜Ｓｉ層５の下層のＳｉＧｅ層１４等を除去して形成される。すなわち、犠牲層を除去するための開口部の形状や位置は、形成するレジストの形状によって決定されている。
【０１１４】
図３３はレジストパターンの第１の例を示した平面図、図３４は第１の例のレジストパターンで形成される開口部を示した平面図である。ただし、図３３，図３４では、図６に示した要素と同一の要素については同一の符号を付している。
【０１１５】
図３３に示すレジストパターン１６ａは、部分的に素子分離領域３上にも形成されている点で図６に示したレジストパターン１６と相違する。ここに例示するレジストパターン１６ａでは、そのように素子分離領域３上に形成された部分が４箇所設けられている。このような形状のレジストパターン１６ａを除去したときの薄膜Ｓｉ層５の形状は、図３４に示すようになり、この薄膜Ｓｉ層５と素子分離領域３との間の領域が開口部１７ａになる。このようなレジストパターン１６ａにより、薄膜Ｓｉ層５は、ゲート電極８直下を含め合計６箇所の部分で素子分離領域３に接続される。
【０１１６】
図３５はレジストパターンの第２の例を示した平面図、図３６は第２の例のレジストパターンで形成される開口部を示した平面図である。ただし、図３５，図３６では、図６，図７に示した要素と同一の要素については同一の符号を付している。
【０１１７】
図３５に示すレジストパターン１６ｂは、素子分離領域３上に形成された部分が６箇所設けられており、このような形状のレジストパターン１６ｂを除去したときの薄膜Ｓｉ層５の形状は、図３６に示すようになる。この薄膜Ｓｉ層５と素子分離領域３との間の領域が開口部１７ｂになる。このようなレジストパターン１６ｂにより、薄膜Ｓｉ層５は、ゲート電極８直下を含め合計８箇所の部分で素子分離領域３に接続される。
【０１１８】
図３３，図３５に例示したようなレジストパターン１６ａ，１６ｂを形成することにより、図３４，図３６のように、薄膜Ｓｉ層５を素子分離領域３に、より多くの場所で接続することができ、薄膜Ｓｉ層５の落下を防止することができる。さらに、ここに例示したレジストパターン１６ａ，１６ｂでは、薄膜Ｓｉ層５と素子分離領域３との接続位置が間欠的に配置されるように形成されているので、ウェットエッチングによりＳｉＧｅ層１４等を十分除去することができるとともに、表面張力やイオン注入等に対し、薄膜Ｓｉ層５の湾曲の発生を防止することが可能になる。
【０１１９】
なお、ここに挙げたレジストパターン１６ａ，１６ｂは単なる例であって、これ以外の形状であってもよい。例えば、レジストパターン１６ａ，１６ｂでは開口部１７ａ，１７ｂを複数箇所形成したが、１箇所だけ形成されるような形状であってもよい。また、レジストは、ゲート電極８のゲート長方向にあるソース・ドレイン１０端部と素子分離領域３との間の領域のみ開口されるような形状としてもよい。あるいは、ゲート電極８直下の領域と、ゲート長方向にあるソース・ドレイン１０端部と素子分離領域３との間とを除く領域のみ開口されるような形状としてもよい。
【０１２０】
このように、形成するレジストの形状によって開口部の形状および位置を決めることができるため、開口部をゲート電極８から離れた位置に形成することも可能になる。この場合、層間絶縁膜１１で開口部を塞ぐ際に、層間絶縁膜１１が空洞４のゲート電極８直下にまで広がってしまうのを抑制することができる。空洞４は厚くするほど寄生容量低減の効果が大きくなるが、開口部をゲート電極８から離せば、空洞４を十分厚くすることが可能になる。レジストの形状は、空洞４を形成する際のエッチング効率、薄膜Ｓｉ層５とゲート電極８との接続強度、開口部のゲート電極８からの距離等を考慮し、形成する半導体装置ごとに設計すればよい。
【０１２１】
また、ここではレジストパターン１６等を用いてウェットエッチング用の開口部１７等を形成し、そこからＳｉＧｅ層１４等の犠牲層を除去する方法を用いた場合について述べたが、犠牲層の除去は別の方法によっても行うことができる。ここで、別の犠牲層除去方法を、第１から第３の例に示す。
【０１２２】
まず犠牲層除去方法の第１の例について、図３７から図４０を参照して説明する。ただし、図３７から図４０では、図１に示した要素と同一の要素については同一の符号を付している。
【０１２３】
図３７は犠牲層除去方法の第１の例の第１工程図である。
まず、第１の実施の形態で述べた第１〜第４製造工程に続いて第８，第９製造工程に進み、ＳｉＧｅ層１４を除去することなく、全面に層間絶縁膜１１を形成する。そして、第１の実施の形態で述べた第１０製造工程に代えて、層間絶縁膜１１および薄膜Ｓｉ層５を貫通してＳｉＧｅ層１４に達するコンタクトホール４２を形成する。
【０１２４】
図３８は犠牲層除去方法の第１の例の第２工程図である。
コンタクトホール４２の形成後、ウェットエッチングを行い、コンタクトホール４２からＳｉＧｅ層１４を除去し、Ｓｉ基板２と薄膜Ｓｉ層５との間に空洞４を形成する。
【０１２５】
図３９は犠牲層除去方法の第１の例の第３工程図である。
ＳｉＧｅ層１４の除去後、Ｓｉ基板２に対し、コンタクトホール４２を通じてイオン注入を行い、熱処理を行ってソース・ドレインに相当する不純物拡散層４３を形成する。
【０１２６】
図４０は犠牲層除去方法の第１の例の第４工程図である。
不純物拡散層４３を形成した後、導電体膜を形成してプラグ４４を形成する。
この第１の例に示した犠牲層の除去方法によれば、コンタクトホール４２に入ったプラグ４４の導電体膜がソース・ドレイン１０に接続されるとともに、その下端が不純物拡散層４３に接続される。Ｓｉ基板２にこのような不純物拡散層４３を形成していない場合には、導電体膜がＳｉ基板２に接続されることでソース−ドレイン間がショートしてしまう。しかし、Ｓｉ基板２に不純物拡散層４３を形成しておくことにより、導電体膜がＳｉ基板２に接触しても、ｐｎ接合に接触することになり、ソース−ドレイン間は電気的に分離されることになる。この第１の例では、不純物拡散層４３が形成されることでソース・ドレイン１０の接合容量の低減効果は小さくなるが、チャネル−Ｓｉ基板２間の接合容量の低減は可能である。
【０１２７】
なお、ＳｉＧｅ層１４が比較的薄い場合には、薄膜Ｓｉ層５にソース・ドレイン１０を形成する際のイオン注入によって不純物拡散層４３をＳｉ基板２に形成することもできる。ＳｉＧｅ層１４の除去後にも不純物拡散層４３が残っている場合には、Ｓｉ基板２に対してコンタクトホール４２を通じて改めて不純物拡散層４３を形成するためのイオン注入は行わなくてもよい。また、第１の例に示した犠牲層除去方法は、ソース・ドレイン１０がシリサイド化されていてもそのまま適用することができる。
【０１２８】
次に犠牲層除去方法の第２の例について、図４１から図４４を参照して説明する。ただし、図４１から図４４では、図１に示した要素と同一の要素については同一の符号を付している。
【０１２９】
図４１は犠牲層除去方法の第２の例の第１工程図である。
この第２の例では、ソース・ドレインが全てシリサイド化されている場合について述べる。例えば、まず、第１の実施の形態で述べた第１〜第４製造工程に続いて第８製造工程に進み、ソース・ドレイン形成後にシリサイド化を行い、シリサイド層４５を形成する。その際、シリサイド層４５は、薄膜Ｓｉ層５を予め薄く形成しておき、薄膜Ｓｉ層５中のソース・ドレインを全てシリサイド化して形成する。
【０１３０】
図４２は犠牲層除去方法の第２の例の第２工程図である。
シリサイド層４５の形成後、全面に層間絶縁膜１１を形成し、層間絶縁膜１１を貫通してシリサイド層４５に達するコンタクトホール４２ａを形成する。この状態でＳｉＧｅ層１４のウェットエッチングを行う。シリサイド層４５は隙間の多い材料であるため、ウェットエッチングの際にはエッチング液がコンタクトホール４２ａを通じてＳｉＧｅ層１４まで浸入する。
【０１３１】
図４３は犠牲層除去方法の第２の例の第３工程図である。
ＳｉＧｅ層１４は浸入したエッチング液によってシリサイド層４５およびコンタクトホール４２ａを通じて除去され、シリサイド層４５および薄膜Ｓｉ層５の下に空洞４が形成される。シリサイド層４５はコンタクトホール４２ａの底部に残る。
【０１３２】
図４４は犠牲層除去方法の第２の例の第４工程図である。
コンタクトホール４２ａに導電体膜を形成してプラグ４４ａを形成する。プラグ４４ａを形成するための導電体膜は、スパッタ法で形成するにせよ、ＣＶＤ法で形成するにせよ、カバレッジがあまり良くないため、シリサイド層４５の隙間を通り抜けることができない。その結果、チャネル領域とともにソース・ドレインに相当する領域も空洞４の上に形成されることとなり、チャネル−Ｓｉ基板２間の接合容量およびソース・ドレイン１０の接合容量を低減することができる。
【０１３３】
次に犠牲層除去方法の第３の例について、図４５から図４７を参照して説明する。ただし、図４５から図４７では、図１に示した要素と同一の要素については同一の符号を付している。
【０１３４】
図４５は犠牲層除去方法の第３の例の第１工程図である。
この第３の例では、前述のような基板２ｂａ、ＢＯＸ層２ｂｂおよびＳｉ層２ｂｃが積層された一般的なＳＯＩ基板２ｂを用いた場合について述べる。このようなＳＯＩ基板２ｂ上にＳｉＧｅ層１４および薄膜Ｓｉ層５を積層し、第１の例と同じく、第１の実施の形態で述べた第１〜第４製造工程に続いて第８，第９製造工程に進み、全面に層間絶縁膜１１を形成し、ＳｉＧｅ層１４に達するコンタクトホール４２ｂを形成する。
【０１３５】
図４６は犠牲層除去方法の第３の例の第２工程図である。
コンタクトホール４２ｂの形成後、さらに第１の例と同じく、ウェットエッチングを行い、コンタクトホール４２ｂからＳｉＧｅ層１４を除去し、薄膜Ｓｉ層５の下に空洞４を形成する。このとき、空洞４の底にはＳｉ層２ｂｃが残る。このＳｉ層２ｂｃは、次のプラグ４４ｂの形成前にウェットエッチングにより除去する。その際には、Ｓｉ層２ｂｃと共に薄膜Ｓｉ層５もエッチングされてしまうため、Ｓｉ層２ｂｃの除去後にも薄膜Ｓｉ層５が残るよう、予め各々の膜厚を適切に設定しておく。
【０１３６】
図４７は犠牲層除去方法の第３の例の第３工程図である。
Ｓｉ層２ｂｃの除去後は、コンタクトホール４２ｂに導電体膜を形成してプラグ４４ｂを形成する。プラグ４４ｂの下端はＢＯＸ層２ｂｂに接続するのでソース−ドレイン間がショートすることはない。
【０１３７】
また、プラグ４４ｂは、導電体膜の成膜条件を調整してカバレッジを調整することで、底まで導電体膜を入れないようにして形成することもできる。このような場合には、図４６に示したようにＳｉ層２ｂｃを除去することを要せず、また、図４０に示したような不純物拡散層４３を形成することも要しない。
【０１３８】
なお、ＳＯＩ基板２ｂを用いてそのＢＯＸ層２ｂｂを犠牲層とし、Ｓｉ層２ｂｃをソース・ドレインおよびチャネル領域とする場合には、基板２ｂａに第１の例に従って図３９に示したような不純物拡散層４３を形成するようにすればよい。また、ＳＯＩ基板２ｂに代えて、ＢＯＸ層上にＳｉＧｅ層が積層されたSiGe On Insulator構造の基板を用い、その上にさらにＳｉＧｅ層１４および薄膜Ｓｉ層５を形成した場合、ウェットエッチング後には空洞４の底がＢＯＸ層になり、導電体膜形成によるショートの問題は発生しない。ＳＯＩ基板２ｂ上にＳｉ層とＳｉＧｅ層を順に積層し、ＳＯＩ基板最上層のＳｉ層とその上に形成したＳｉ層とを除去してＳｉＧｅ層を残す場合も同じく、導電体膜形成によるショートの問題は発生しない。
【０１３９】
この第１の例から第３の例に示したように、薄膜Ｓｉ層５を湾曲させない場合には、ＳｉＧｅ層１４等の犠牲層は、ソース・ドレイン１０等に接続されるプラグ形成のためのコンタクトホールを利用して除去することが可能である。
【０１４０】
なお、以上説明した第１から第４の実施の形態においては、必要に応じて、薄膜Ｓｉ層５上にさらに半導体層をエピタキシャル成長した後にイオン注入等を行ってソース・ドレインを形成したスタックト・ソース・ドレイン構造を形成するようにしてもよい。このような構造を採ることによって低抵抗化を図ることもできる。
【０１４１】
次に、第５の実施の形態について説明する。
図４８および図４９は第５の実施の形態の半導体装置の製造工程図であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。ただし、図４８および図４９では、図１に示した要素と同一の要素については同一の符号を付している。
【０１４２】
第５の実施の形態では、図５に示した第１の実施の形態の半導体装置１の第４製造工程でゲート電極８およびサイドウォール９を形成した後、図４８（Ｂ），（Ｃ）に示すように、素子分離領域３をエッチングにより後退させ、ＳｉＧｅ層１４の側壁を露出させて開口部を形成する。続いて、図７に示した第１の実施の形態の半導体装置１の第６製造工程と同様にして、ＳｉＧｅ層１４の露出部分からエッチング液を浸入させ、図４９（Ａ），（Ｂ），（Ｃ）に示すように、薄膜Ｓｉ層５の下のＳｉＧｅ層１４を除去して空洞４を形成する。以降は、形成する半導体装置の形態に応じて適当な工程に移行する。
【０１４３】
このように、素子分離領域３をエッチングしてＳｉＧｅ層１４を露出させることにより、図６，図３３，図３５に示したようなレジストパターン１６，１６ａ，１６ｂを形成することを要せず、フォトレジスト工程を省略することができるようになる。これにより、製造コストを削減できるとともに、開口部をフォトリソグラフィ法によらず微細化でき、後に層間絶縁膜１１で塞ぐのも容易になる。ここでは、Ｓｉ基板２上にＳｉＧｅ層１４および薄膜Ｓｉ層５を形成した基板を用いている場合を例にして述べた。勿論、Ｓｉ基板２上にＢＯＸ層および薄膜Ｓｉ層５が形成されたＳＯＩ構造の基板の場合や、ＳＯＩ基板上にＳｉＧｅ層１４および薄膜Ｓｉ層５が形成された基板を用いた場合、さらにはSiGe On Insulator構造の基板の場合にも適用できる。
【０１４４】
なお、以上第１〜第５の実施の形態では、素子分離領域３を形成する際、Ｓｉ基板２やＳＯＩ基板２ｂ上にＳｉＧｅ層１４等および薄膜Ｓｉ層５を形成した後、トレンチ形成を行っていた。このトレンチ形成は、ＳｉＧｅ層１４等および薄膜Ｓｉ層５の形成前に行うことも可能である。ここで、素子分離領域３の別の形成方法について説明する。
【０１４５】
図５０および図５１は素子分離領域の形成方法の説明図であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。ただし、図５０および図５１では、図３に示した要素と同一の要素については同一の符号を付している。
【０１４６】
図５０に示すように、例えばＳｉ基板２に素子分離領域３を形成する場合、まず、Ｓｉ基板２にトレンチを形成してＳｉＮやＳｉＯ2等の絶縁膜を堆積して平坦化した後、トランジスタ形成領域を保護していた絶縁膜を選択的に除去する。これにより、図５０（Ｂ），（Ｃ）に示したように、Ｓｉ基板２から突出する素子分離領域３を形成する。そして、図５１（Ａ），（Ｂ），（Ｃ）に示すように、素子分離領域３で囲まれたトランジスタ形成領域に、例えばＳｉＧｅ層１４および薄膜Ｓｉ層５を順にエピタキシャル成長していくようにする。これにより、図３に示したような構造と同様の構造を得ることができる。Ｓｉ基板２に代えてＳＯＩ基板２ｂを用いたような場合にも同じ手順で行える。
【０１４７】
以上説明したように、第１〜第４の実施の形態の半導体装置１，１ａ，１ｂ，１ｃ，２０，２０ａ，２０ｂ，３０，３０ａ，３０ｂ，３０ｃ，４０，４０ａ，４０ｂでは、薄膜Ｓｉ層５のチャネル領域およびソース・ドレイン１０の下に空洞４を設ける、あるいは空洞４を層間絶縁膜１１で埋める構成とした。これにより、ｐｎ接合に起因する寄生容量を大幅に低減することができ、キャリア移動度が大きく、高速、高機能、低消費電力の半導体装置が実現される。特に第１〜第３の実施の形態の半導体装置１，１ａ，１ｂ，１ｃ，２０，２０ａ，２０ｂ，３０，３０ａ，３０ｂ，３０ｃでは、薄膜Ｓｉ層５を湾曲させることにより、ゲート電極８の直下の薄膜Ｓｉ層５に大きな歪みを発生させ、トランジスタの高速性能を大幅に向上させることができる。また、特に第４の実施の形態の半導体装置４０，４０ａ，４０ｂでは、薄膜Ｓｉ層５の下に空洞４を形成するために用いる開口部を、ゲート電極８から離れた位置に形成することが可能である。そのため、薄膜Ｓｉ層５の下に空洞４を設ける場合に、空洞４を厚くしても層間絶縁膜１１を空洞４の奥まで入れないようにすることができ、空洞を厚くして寄生容量を低減することができる。さらに、フォトリソグラフィ法を用いることなく、コンタクトホールを利用して空洞を形成することも可能であるため、製造工程の簡略化を図れる。
【０１４８】
また、チャネルが形成される薄膜Ｓｉ層５は、エピタキシャル成長により極めて薄く形成することができるので、トランジスタのショートチャネル効果の抑制、Ｓ値の増加、サブスレッシュホールド電流の抑制による低リーク化等が可能になる。さらに、このようにエピタキシャル成長で薄膜Ｓｉ層５を形成することにより、ＳＯＩ基板を用いることなくＳＯＩ構造のデバイスを形成することができるといった利点もある。
【０１４９】
また、以上の実施形態は、ＰＭＯＳ，ＮＭＯＳのいずれにも適用することができ、それぞれの性能をより引き出すことが可能になる。例えば、歪みＳｉＧｅ構造はＰＭＯＳにしか効果が得られないが、ＮＭＯＳ側のＳｉＧｅ層を除去し、空洞にしてＳＯＩ構造にしたり、曲げて機械的に歪ませることで、ＮＭＯＳでも移動度向上の効果を得ることができるようになる。また、歪みＳｉ構造はＮＭＯＳに効果的であってＰＭＯＳではほとんど大きな効果は望めないが、ＰＭＯＳ側に空洞を形成してＳＯＩ構造にしたり、機械的に曲げることで、ＰＭＯＳでも大きな効果を得ることができるようになる。
【０１５０】
なお、以上の説明におけるＳｉＧｅ層１４、薄膜Ｓｉ層５、ゲート絶縁膜７、層間絶縁膜１１等の膜厚やゲート電極８のゲート長は、形成する半導体装置の要求特性等に応じて適当に設定することができる。また、薄膜Ｓｉ層５が湾曲しているか否かに関わらず、ソース・ドレイン１０の形成前に、ソース・ドレイン１０を形成すべき領域に更にＳｉをエピタキシャル成長し、その後にイオン注入と熱処理を行ってスタックト・ソース・ドレインを形成するようにしてもよい。
【０１５１】
また、以上の説明では、Ｓｉ基板２上にエピタキシャル成長させたＳｉＧｅ層１４の上に、さらに薄膜Ｓｉ層５を成長させ、それをチャネルとして用いている。この薄膜Ｓｉ層５の下に空洞４を設けたり湾曲させて歪ませたりしてトランジスタの高速化を図っている。一方、トランジスタの高速化を目的としては、従来用いられてきたＳｉ基板上に、基板と異なる材料であるＳｉＧｅやＧｅをエピタキシャル成長し、それをチャネルとして用いたトランジスタの開発も行われている（特開平５−１２１４５０号公報、特開平８−１８６２４９号公報）。
【０１５２】
これは、基板と異なる格子定数を持つ結晶を、基板と格子整合するように成長させることで、結晶に歪みが加わり、バンド構造が変化し、キャリアの移動度が向上する現象を利用したものである。しかし、異種材料を積層するヘテロエピタキシャル成長では、一般に膜厚の増加に伴い、結晶表面モフォロジーが劣化する。そのため、膜表面をチャネルとするトランジスタではキャリア移動度低減の原因となるので、高品質な結晶成長が非常に重要である。そのため、格子定数が異なる半導体層のエピタキシャル成長では、層間にＧｅ比率を徐々に変化させるグレーデッド層を設けることによって転位の発生を抑制する方法も採られる。しかし、この方法ではエピタキシャル成長を複数回行わなければならず、工程が複雑である。また、Ｇｅ濃度の高い半導体層を形成した後にゲート酸化を行うため、転位の発生が起こるといった問題も生じていた。このように、格子定数が大きく異なる半導体層のエピタキシャル成長では、成長膜厚の増加とともに結晶表面モフォロジーが劣化し、転位などの結晶欠陥が発生する。結晶欠陥がチャネル領域に存在すると、電子あるいは正孔の高速移動が阻害され、トランジスタの高速性向上の障害となる。
【０１５３】
以下では、本発明の第６の実施の形態として、結晶表面モフォロジーが良好な成長初期表面がチャネルになるようにして、結晶欠陥がキャリア移動度に与える影響を低減したトランジスタ構造とその製造方法について説明する。
【０１５４】
図５２は第６の実施の形態の半導体装置の断面概略図である。
図５２に示す第６の実施の形態の半導体装置５０は、基板５１上に、後述の第１の半導体層５３を用いてドーム型に形成された第２の半導体層５４を有し、ドーム型半導体が形成されている。このドーム型半導体の外壁側には、同じくドーム型に形成されたゲート絶縁膜５５を介してゲート電極５６が形成されている。ドーム型半導体の内壁側には、第３，第４の半導体層５８，５９が、第２の半導体層５４側から第４の半導体層５９、第３の半導体層５８の順に積層されている。第４の半導体層５９はキャップ層であり、これに積層された第３の半導体層５８にはソース・ドレインが形成されてチャネルが形成されるようになっている。ドーム型半導体の内部はＢＯＸ層６１で埋められている。ゲート電極５６の側壁にはサイドウォール６２が形成され、層間絶縁膜６３を貫通する配線６４が、ゲート電極５６、第４の半導体層５９のソース・ドレインに接続されている。
【０１５５】
ここで、半導体装置５０の基板５１には、Ｓｉ，ＳｉＧｅ，ＳｉＧｅＣ，Ｇｅ等を用いることができ、第２，第４の半導体層５４，５９は、基板５１と同じ材質とする。第３の半導体層５８には、Ｓｉ，ＳｉＧｅ，ＳｉＧｅＣ，Ｇｅ等を用いることができる。また、ゲート絶縁膜５５には、ＳｉＯ2のほか、酸窒化シリコン（ＳｉＯＮ）、あるいはＳｉＯ2よりも誘電率の高いＨｆＯ2等の絶縁体材料を用いることができる。
【０１５６】
このような構成の半導体装置５０の製造方法の一例を、図５３から図６３を参照して説明する。ただし、図５３から図６３では、図５２に示した要素と同一の要素については同一の符号を付している。
【０１５７】
図５３は第６の実施の形態の半導体装置の第１製造工程の断面概略図である。
第１製造工程では、基板５１上にフォトリソグラフィ法によりＳｉＯ2等でマスク５２を形成し、Ｓｉ基板５１を一部露出させる。基板５１には、例えばＳｉ（００１）を用い、マスクは、例えばＳｉＯ2やＳｉ3Ｎ4などをＣＶＤにより堆積して形成する。
【０１５８】
図５４は第６の実施の形態の半導体装置の第２製造工程の断面概略図である。
第２製造工程では、基板５１と異なる材質の第１の半導体層５３を、基板５１が露出している部分に選択的に形成する。第１の半導体層５３は、例えばＳｉ0.8Ｇｅ0.2とすることができ、この場合、その膜厚は臨界膜厚である１０ｎｍ以下となるようＣＶＤ法により選択的に成長する。このほか、第１の半導体層５３には、基板５１よりもＧｅ濃度が高くなるようにしたＳｉＧｅ，ＳｉＧｅＣ，Ｇｅ等を用いることができる。
【０１５９】
図５５は第６の実施の形態の半導体装置の第３製造工程の断面概略図である。
第３製造工程では、マスク５２を選択的に除去する。例えばマスク５２がＳｉＯ2である場合には、希ＨＦ溶液に浸すことでＳｉＯ2のみを選択的にエッチングする。
【０１６０】
図５６は第６の実施の形態の半導体装置の第４製造工程の断面概略図である。
第４製造工程では、第２の半導体層５４を堆積する。例えば、基板５１がＳｉである場合には、第２の半導体層５４は同じくＳｉとする。その際、第２の半導体層５４は、次に述べる第５製造工程でのゲート絶縁膜５５の形成後に残るＳｉ膜厚が１ｎｍ〜３ｎｍ程度となるよう形成する。
【０１６１】
図５７は第６の実施の形態の半導体装置の第５製造工程の断面概略図である。
第５製造工程では、第２の半導体層５４の表面にゲート絶縁膜５５を形成する。例えば、第２の半導体層５４がＳｉである場合には、表面を熱酸化してゲート絶縁膜５５を形成する。その際、ゲート絶縁膜５５の形成後に残る第２の半導体層の膜厚は、前述のように１ｎｍ〜３ｎｍ程度になるようにする。
【０１６２】
図５８は第６の実施の形態の半導体装置の第６製造工程の断面概略図である。
第６製造工程では、ゲート絶縁膜５５上にゲート電極５６を形成する。ゲート電極５６は、例えば、ポリＳｉまたはポリＳｉＧｅを堆積した後に、これをフォトリソグラフィ法とエッチングにより加工して形成する。
【０１６３】
図５９は第６の実施の形態の半導体装置の第７製造工程の断面概略図である。
第７製造工程では、フォトリソグラフィ法とエッチングにより、ゲート絶縁膜５５と第２の半導体層５４を貫通し、第１の半導体層５３に達するホール５７を形成する。
【０１６４】
図６０は第６の実施の形態の半導体装置の第８製造工程の断面概略図である。
第８製造工程では、ホール５７から第１の半導体層５３を選択的にエッチングする。例えば、第１の半導体層５３がＳｉＧｅである場合には、Ｈ2Ｏ2、若しくはＨ2Ｏ2と硫酸（Ｈ2ＳＯ4）の混合溶液、若しくはＨＦとＨ2Ｏ2の混合溶液により、ＳｉＧｅのみを選択的にエッチングする。これにより、基板５１上には、第２の半導体層５４からなるドーム型半導体が形成されるようになる。
【０１６５】
図６１は第６の実施の形態の半導体装置の第９製造工程の断面概略図である。
第９製造工程では、ＣＶＤ法により、キャップ層となる第４の半導体層５９、およびソース・ドレインとチャネルが形成される第３の半導体層５８を、第２の半導体層５４側から順にドーム型半導体の内壁側に選択的に形成する。第４の半導体層５９は、第２の半導体層５４の表面に残るカーボンなどの第３の半導体層５８への汚染を低減するものであり、膜厚１ｎｍ以下の薄膜とする。第４の半導体層５９には、例えば、基板５１がＳｉである場合にはＳｉを用いる。第３の半導体層５８には、Ｓｉ，ＳｉＧｅ，ＳｉＧｅＣ，Ｇｅのいずれかを用い、不純物を混入させてｎ型またはｐ型としてもよい。
【０１６６】
第３，第４の半導体層５８，５９の形成後、ゲート電極５６両脇直下の領域の第２，第３，第４の半導体層５４，５８，５９にイオン注入を行い、ソース・ドレインを形成する。第３の半導体層５８は、ゲート電極５６側に結晶表面モフォロジーが良好な成長初期表面が形成されており、この成長初期表面がチャネルとして機能するようになる。
【０１６７】
図６２は第６の実施の形態の半導体装置の第１０製造工程の断面概略図である。
第１０製造工程では、ＣＶＤ法により絶縁膜６０を、ドーム型半導体の内部を埋め尽くしてＢＯＸ層６１を形成するとともに、全面を覆うように堆積する。絶縁膜６０およびＢＯＸ層６１には、例えば、ＳｉＯ2あるいはＳｉＯ2よりも誘電率の低い絶縁体材料を用いることができる。
【０１６８】
図６３は第６の実施の形態の半導体装置の第１１製造工程の断面概略図である。
第１１製造工程では、全面を異方性エッチングすることにより、ゲート電極５６の側壁にサイドウォール６２を形成する。このサイドウォール６２の形成後に、ゲート電極５６両脇直下の第２，第３，第４の半導体層５４，５８，５９にイオン注入を行ってもよい。
【０１６９】
最後に、全面を層間絶縁膜６３で覆い、フォトリソグラフィ法によりゲート電極５６およびソース・ドレインに達するコンタクトホールを開口した後に、配線６４を形成し、図５２に示した半導体装置５０を得る。層間絶縁膜６３には、ＳｉＯ2やｌｏｗ−ｋ材料を用いることができる。また、配線６４を形成する前にＣｏやＮｉ等の金属と第４の半導体層５９あるいは第３の半導体層５８とを反応させたシリサイド層を形成しておいてもよい。配線６４には、Ａｌ，Ｃｕを用いることができる。また、第６製造工程でゲート電極５６を形成せず、本工程でＡｌなどの金属ゲートを埋め込むようにすることもできる。
【０１７０】
半導体装置５０では、ドーム型半導体の内壁側にゲート電極５６の側からチャネル領域となる第３の半導体層５８を成長させるようにすることで、結晶欠陥が少ないヘテロエピタキシャル成長初期表面をチャネルとすることができトランジスタの高速化を実現できる。また、第３の半導体層５８と基板５１との間にＢＯＸ層６１を形成することにより、寄生容量を低減し、基板方向への漏れ電流を減少して低消費電力化が図れる。
【０１７１】
以上述べたように、本発明によれば、トランジスタの高速性能を大幅に向上させ、半導体装置の高速化、低消費電力化を実現することができるとともに、半導体装置の高機能化を図れる。
【産業上の利用可能性】
【０１７２】
本発明におけるチャネルが形成される半導体層を湾曲させた構造は、液晶表示装置分野における薄膜トランジスタ（Thin Film Transistor，ＴＦＴ）のチャネルが形成されるポリＳｉ層あるいはＳｉ層に適用して、キャリア移動度を向上させるといった用途にも適用可能である。
【０１７３】
（付記１）  半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体層に形成されたソース・ドレインと、を有する半導体装置において、
前記半導体層は、前記ソース・ドレインに挟まれた前記ゲート電極直下の領域から前記ソース・ドレイン側の領域に向かって湾曲していることを特徴とする半導体装置。
【０１７４】
（付記２）  前記半導体層は、湾曲していることによって前記ゲート電極直下の領域に歪みが発生していることを特徴とする付記１記載の半導体装置。
（付記３）  前記半導体層に形成された前記ソース・ドレインの下および前記ソース・ドレインに挟まれた前記ゲート電極直下の領域の下が空洞になっていることを特徴とする付記１記載の半導体装置。
【０１７５】
（付記４）  前記半導体層に形成された前記ソース・ドレインの下および前記ソース・ドレインに挟まれた前記ゲート電極直下の領域の下に絶縁膜が形成されていることを特徴とする付記１記載の半導体装置。
【０１７６】
（付記５）  前記ソース・ドレインは、前記半導体層上に他の半導体層を形成して厚膜化した後に不純物が導入されたスタックト・ソース・ドレイン構造になっていることを特徴とする付記１記載の半導体装置。
【０１７７】
（付記６）  半導体層上にゲート絶縁膜を介して形成されたゲート電極と、半導体層に形成されたソース・ドレインと、を有する半導体装置の製造方法において、
基板上に犠牲層と半導体層との積層領域と前記積層領域を囲む素子分離領域とを形成する工程と、
前記素子分離領域上および前記半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記素子分離領域と前記半導体層との間に前記犠牲層が露出する開口部を形成する工程と、
前記開口部から前記犠牲層を除去して前記半導体層下に空洞を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１７８】
（付記７）  前記開口部から前記犠牲層を除去して前記半導体層下に前記空洞を形成する工程の後に、前記半導体層を湾曲させる工程を有することを特徴とする付記６記載の半導体装置の製造方法。
【０１７９】
（付記８）  前記素子分離領域と前記半導体層との間に前記犠牲層が露出する前記開口部を形成する工程においては、前記素子分離領域を前記基板側へと除去していき、前記犠牲層の側面を一部露出させることによって前記開口部を形成することを特徴とする付記６記載の半導体装置の製造方法。
【０１８０】
（付記９）  前記基板上に前記犠牲層と前記半導体層との前記積層領域と前記積層領域を囲む前記素子分離領域を形成する工程においては、前記基板上に前記犠牲層と前記半導体層とを積層して前記積層領域を形成した後、前記積層領域を囲んで前記基板に達する前記素子分離領域を形成することを特徴とする付記６記載の半導体装置の製造方法。
【０１８１】
（付記１０）  前記基板上に前記犠牲層と前記半導体層との前記積層領域と前記積層領域を囲む前記素子分離領域を形成する工程においては、前記基板に前記基板表面から突出する前記素子分離領域を形成した後、前記素子分離領域で囲まれた領域の前記基板上に前記犠牲層と前記半導体層とを積層して前記積層領域を形成することを特徴とする付記６記載の半導体装置の製造方法。
【０１８２】
（付記１１）  前記半導体層を湾曲させる工程においては、液中に浸漬して引き上げる際に前記半導体層と前記基板との間に働く表面張力によって前記半導体層を湾曲させることを特徴とする付記７記載の半導体装置の製造方法。
【０１８３】
（付記１２）  前記素子分離領域上および前記半導体層上に前記ゲート絶縁膜を介して前記ゲート電極を形成する工程の後に、熱伸する膜を全面に形成する工程を有し、
前記熱伸する膜を全面に形成した後、前記素子分離領域と前記半導体層との間に前記犠牲層が露出する前記開口部を形成し、前記開口部から前記犠牲層を除去して前記半導体層下に前記空洞を形成し、
前記半導体層を湾曲させる工程において、熱処理を行って前記熱伸する膜を熱伸させて前記半導体層を湾曲させることを特徴とする付記７記載の半導体装置の製造方法。
【０１８４】
（付記１３）  前記素子分離領域上および前記半導体層上に前記ゲート絶縁膜を介して前記ゲート電極を形成する工程の後に、前記半導体層にイオン注入を行う工程を有し、
前記半導体層にイオン注入を行った後、前記素子分離領域と前記半導体層との間に前記犠牲層が露出する前記開口部を形成し、前記開口部から前記犠牲層を除去して前記半導体層下に前記空洞を形成し、
前記半導体層を湾曲させる工程において、熱処理を行って前記半導体層を湾曲させることを特徴とする付記７記載の半導体装置の製造方法。
【０１８５】
（付記１４）  前記犠牲層は、ＳＯＩ基板のＢＯＸ層であり、前記半導体層は、前記ＳＯＩ基板最上層に形成される薄膜半導体層であることを特徴とする付記６記載の半導体装置の製造方法。
【０１８６】
（付記１５）  前記開口部から前記犠牲層を除去して前記半導体層下に前記空洞を形成する工程の前または後に、前記半導体層に前記ゲート電極直下の領域を挟むソース・ドレインを形成する工程を有し、前記半導体層に前記ゲート電極直下の領域を挟む前記ソース・ドレインを形成する工程に続いて、前記ソース・ドレインの全部または一部をサリサイド化する工程を有することを特徴とする付記６記載の半導体装置の製造方法。
【０１８７】
（付記１６）  前記開口部から前記犠牲層を除去して前記半導体層下に前記空洞を形成する工程の前または後に、前記半導体層上に他の半導体層を形成する工程と、前記半導体層および前記他の半導体層に前記ゲート電極直下の領域を挟むソース・ドレインを形成する工程と、を有することを特徴とする付記６記載の半導体装置の製造方法。
【０１８８】
（付記１７）  半導体層上にゲート絶縁膜を介して形成されたゲート電極と、半導体層に形成されたソース・ドレインと、を有する半導体装置の製造方法において、
基板上に犠牲層と半導体層との積層領域と前記積層領域を囲む素子分離領域とを形成する工程と、
前記素子分離領域上および前記半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記半導体層に前記ゲート電極直下の領域を挟むソース・ドレインを形成する工程と、
全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通するコンタクトホールを形成する工程と、
前記コンタクトホールから前記犠牲層を除去して前記半導体層下に空洞を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１８９】
（付記１８）  前記層間絶縁膜を貫通する前記コンタクトホールを形成する工程においては、前記層間絶縁膜を貫通して前記犠牲層に達する前記コンタクトホールを形成し、
前記コンタクトホールから前記犠牲層を除去して前記半導体層下に前記空洞を形成する工程の後に、前記コンタクトホール直下の領域に不純物拡散層を形成する工程を有することを特徴とする付記１７記載の半導体装置の製造方法。
【０１９０】
（付記１９）  前記半導体層に前記ゲート電極直下の領域を挟む前記ソース・ドレインを形成する工程の後に、前記ソース・ドレインの全部をシリサイド化する工程を有し、
前記ソース・ドレインの全部をシリサイド化する工程の後に、全面に前記層間絶縁膜を形成し、
前記層間絶縁膜を貫通する前記コンタクトホールを形成する工程においては、前記層間絶縁膜を貫通してシリサイド化された前記ソース・ドレインに達する前記コンタクトホールを形成し、
前記コンタクトホールから前記犠牲層を除去して前記半導体層下に前記空洞を形成する工程においては、シリサイド化された前記ソース・ドレインを介して前記コンタクトホールから前記犠牲層を除去して前記半導体層下に前記空洞を形成することを特徴とする付記１７記載の半導体装置の製造方法。
【０１９１】
（付記２０）  前記コンタクトホールから前記犠牲層を除去して前記半導体層下に前記空洞を形成する工程の後に、前記基板の表面をウェットエッチングする工程を有することを特徴とする付記１７記載の半導体装置の製造方法。
【０１９２】
（付記２１）  半導体層上にゲート絶縁膜を介して形成されたゲート電極と、半導体層に形成されたソース・ドレインと、を有する半導体装置において、
基板上に半導体をドーム型に形成してなるドーム型半導体を有し、前記ドーム型半導体の外壁側に形成されたゲート絶縁膜およびゲート電極と、前記ドーム型半導体の内壁側に形成されて前記ゲート電極直下の領域を挟んでソース・ドレインが形成された半導体層と、を有することを特徴とする半導体装置。
【０１９３】
（付記２２）  半導体層上にゲート絶縁膜を介して形成されたゲート電極と、半導体層に形成されたソース・ドレインと、を有する半導体装置の製造方法において、
基板表面に部分的に第１の半導体層を形成する工程と、
全面に第２の半導体層を形成する工程と、
前記第１の半導体層直上の前記第２の半導体層上にゲート絶縁膜およびゲート電極を形成する工程と、
前記第２の半導体層に前記第１の半導体層に達する開口部を形成して前記第１の半導体層を選択的に除去し前記第２の半導体層からなるドーム型半導体を形成する工程と、
前記ドーム型半導体の内壁側にソース・ドレインが形成される第３の半導体層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１９４】
（付記２３）  前記ドーム型半導体の内壁側に前記ソース・ドレインが形成される前記第３の半導体層を形成する工程においては、前記ドーム型半導体の内壁側にキャップ層である第４の半導体層を形成した後、前記第４の半導体層上に前記第３の半導体層を形成することを特徴とする付記２２記載の半導体装置の製造方法。
【０１９５】
（付記２４）  前記ドーム型半導体の内壁側に前記ソース・ドレインが形成される前記第３の半導体層を形成する工程の後に、
前記ドーム型半導体内部を埋めるとともに前記ドーム型半導体外部を覆う絶縁膜を形成する工程と、
前記絶縁膜をエッチングして前記基板と前記第３の半導体層との間を埋めるＢＯＸ層および前記ゲート電極のサイドウォールを形成する工程と、
を有することを特徴とする付記２２記載の半導体装置の製造方法。
【０１９６】
（付記２５）  ドーム型半導体構造を有する半導体装置の製造方法において、
基板表面に部分的に第１の半導体層を形成する工程と、
全面に第２の半導体層を形成する工程と、
前記第２の半導体層に前記第１の半導体層に達する開口部を形成して前記第１の半導体層を選択的に除去することにより前記第２の半導体層からなるドーム型半導体を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【０１９７】
【図１】第１の実施の形態の半導体装置の第１の構成例であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【図２】第１の実施の形態の第１の構成例の半導体装置の第１製造工程図であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【図３】第１の実施の形態の第１の構成例の半導体装置の第２製造工程図であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【図４】第１の実施の形態の第１の構成例の半導体装置の第３製造工程図であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【図５】第１の実施の形態の第１の構成例の半導体装置の第４製造工程図であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【図６】第１の実施の形態の第１の構成例の半導体装置の第５製造工程図であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【図７】第１の実施の形態の第１の構成例の半導体装置の第６製造工程図であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【図８】第１の実施の形態の第１の構成例の半導体装置の第７製造工程図であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【図９】熱伸する膜を用いて薄膜Ｓｉ層を湾曲させる工程の第１の説明図であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【図１０】熱伸する膜を用いて薄膜Ｓｉ層を湾曲させる工程の第２の説明図であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【図１１】イオン注入を用いて薄膜Ｓｉ層を湾曲させる工程の第１の説明図であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【図１２】イオン注入を用いて薄膜Ｓｉ層を湾曲させる工程の第２の説明図であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【図１３】第１の実施の形態の第１の構成例の半導体装置の第８製造工程図であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【図１４】第１の実施の形態の第１の構成例の半導体装置の第９製造工程図であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【図１５】第１の実施の形態の第１の構成例の半導体装置の第１０製造工程図であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【図１６】第１の実施の形態の半導体装置の第２の構成例であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【図１７】第１の実施の形態の半導体装置の第３の構成例であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【図１８】第１の実施の形態の半導体装置の第４の構成例であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【図１９】第２の実施の形態の半導体装置の第１の構成例であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【図２０】第２の実施の形態の半導体装置の第２の構成例であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【図２１】第２の実施の形態の半導体装置の第３の構成例であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【図２２】第３の実施の形態の半導体装置の第１の構成例であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【図２３】第３の実施の形態の半導体装置の第２の構成例であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【図２４】第３の実施の形態の半導体装置の第３の構成例であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【図２５】第３の実施の形態の半導体装置の第４の構成例であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【図２６】第４の実施の形態の半導体装置の第１の構成例であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【図２７】第４の実施の形態の第１の構成例に示した半導体装置の製造工程図であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【図２８】第４の実施の形態の半導体装置の第２の構成例であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【図２９】第４の実施の形態の第３の構成例の半導体装置の製造工程図（その１）であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【図３０】第４の実施の形態の第３の構成例の半導体装置の製造工程図（その２）であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【図３１】第４の実施の形態の第３の構成例の半導体装置の製造工程図（その３）であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【図３２】第４の実施の形態の第３の構成例の半導体装置の製造工程図（その４）であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【図３３】レジストパターンの第１の例を示した平面図である。
【図３４】第１の例のレジストパターンで形成される開口部を示した平面図である。
【図３５】レジストパターンの第２の例を示した平面図である。
【図３６】第２の例のレジストパターンで形成される開口部を示した平面図である。
【図３７】犠牲層除去方法の第１の例の第１工程図である。
【図３８】犠牲層除去方法の第１の例の第２工程図である。
【図３９】犠牲層除去方法の第１の例の第３工程図である。
【図４０】犠牲層除去方法の第１の例の第４工程図である。
【図４１】犠牲層除去方法の第２の例の第１工程図である。
【図４２】犠牲層除去方法の第２の例の第２工程図である。
【図４３】犠牲層除去方法の第２の例の第３工程図である。
【図４４】犠牲層除去方法の第２の例の第４工程図である。
【図４５】犠牲層除去方法の第３の例の第１工程図である。
【図４６】犠牲層除去方法の第３の例の第２工程図である。
【図４７】犠牲層除去方法の第３の例の第３工程図である。
【図４８】第５の実施の形態の半導体装置の製造工程図（その１）であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【図４９】第５の実施の形態の半導体装置の製造工程図（その２）であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【図５０】素子分離領域の形成方法の説明図（その１）であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【図５１】素子分離領域の形成方法の説明図（その２）であって、（Ａ）は平面から見た要部平面概略図、（Ｂ）は（Ａ）のＸ−Ｘ’断面概略図、（Ｃ）は（Ａ）のＹ−Ｙ’断面概略図である。
【図５２】第６の実施の形態の半導体装置の断面概略図である。
【図５３】第６の実施の形態の半導体装置の第１製造工程の断面概略図である。
【図５４】第６の実施の形態の半導体装置の第２製造工程の断面概略図である。
【図５５】第６の実施の形態の半導体装置の第３製造工程の断面概略図である。
【図５６】第６の実施の形態の半導体装置の第４製造工程の断面概略図である。
【図５７】第６の実施の形態の半導体装置の第５製造工程の断面概略図である。
【図５８】第６の実施の形態の半導体装置の第６製造工程の断面概略図である。
【図５９】第６の実施の形態の半導体装置の第７製造工程の断面概略図である。
【図６０】第６の実施の形態の半導体装置の第８製造工程の断面概略図である。
【図６１】第６の実施の形態の半導体装置の第９製造工程の断面概略図である。
【図６２】第６の実施の形態の半導体装置の第１０製造工程の断面概略図である。
【図６３】第６の実施の形態の半導体装置の第１１製造工程の断面概略図である。
【図６４】従来の半導体装置の基本構造の断面概略図である。
【図６５】従来の第１の例の半導体装置の断面概略図である。
【図６６】従来の第２の例の半導体装置の断面概略図である。
【図６７】従来の第３の例の半導体装置の断面概略図である。
【符号の説明】
【０１９８】
１，１ａ，１ｂ，１ｃ，２０，２０ａ，２０ｂ，３０，３０ａ，３０ｂ，３０ｃ，４０，４０ａ，４０ｂ，５０  半導体装置
２  Ｓｉ基板
２ｂ  ＳＯＩ基板
２ｂａ，５１  基板
２ｂｂ，６１  ＢＯＸ層
２ｂｃ  Ｓｉ層
３  素子分離領域
４  空洞
５  薄膜Ｓｉ層
６，１５，６０  絶縁膜
７，５５  ゲート絶縁膜
８，５６  ゲート電極
９，６２  サイドウォール
１０，４１  ソース・ドレイン
１１，６３  層間絶縁膜
１２  プラグ
１３  配線層
１４  ＳｉＧｅ層
１６，１６ａ，１６ｂ  レジストパターン
１７，１７ａ，１７ｂ  開口部
１８  ＳｉＮ膜
１９  シリサイド層
４２，４２ａ，４２ｂ  コンタクトホール
４３  不純物拡散層
４４，４４ａ，４４ｂ  プラグ
４５  シリサイド層
５２  マスク
５３  第１の半導体層
５４  第２の半導体層
５７  ホール
５８  第３の半導体層
５９  第４の半導体層
６４  配線
【図１】
2005101234.tif 000003
【図２】
2005101234.tif 000004
【図３】
2005101234.tif 000005
【図４】
2005101234.tif 000006
【図５】
2005101234.tif 000007
【図６】
2005101234.tif 000008
【図７】
2005101234.tif 000009
【図８】
2005101234.tif 000010
【図９】
2005101234.tif 000011
【図１０】
2005101234.tif 000012
【図１１】
2005101234.tif 000013
【図１２】
2005101234.tif 000014
【図１３】
2005101234.tif 000015
【図１４】
2005101234.tif 000016
【図１５】
2005101234.tif 000017
【図１６】
2005101234.tif 000018
【図１７】
2005101234.tif 000019
【図１８】
2005101234.tif 000020
【図１９】
2005101234.tif 000021
【図２０】
2005101234.tif 000022
【図２１】
2005101234.tif 000023
【図２２】
2005101234.tif 000024
【図２３】
2005101234.tif 000025
【図２４】
2005101234.tif 000026
【図２５】
2005101234.tif 000027
【図２６】
2005101234.tif 000028
【図２７】
2005101234.tif 000029
【図２８】
2005101234.tif 000030
【図２９】
2005101234.tif 000031
【図３０】
2005101234.tif 000032
【図３１】
2005101234.tif 000033
【図３２】
2005101234.tif 000034
【図３３】
2005101234.tif 000035
【図３４】
2005101234.tif 000036
【図３５】
2005101234.tif 000037
【図３６】
2005101234.tif 000038
【図３７】
2005101234.tif 000039
【図３８】
2005101234.tif 000040
【図３９】
2005101234.tif 000041
【図４０】
2005101234.tif 000042
【図４１】
2005101234.tif 000043
【図４２】
2005101234.tif 000044
【図４３】
2005101234.tif 000045
【図４４】
2005101234.tif 000046
【図４５】
2005101234.tif 000047
【図４６】
2005101234.tif 000048
【図４７】
2005101234.tif 000049
【図４８】
2005101234.tif 000050
【図４９】
2005101234.tif 000051
【図５０】
2005101234.tif 000052
【図５１】
2005101234.tif 000053
【図５２】
2005101234.tif 000054
【図５３】
2005101234.tif 000055
【図５４】
2005101234.tif 000056
【図５５】
2005101234.tif 000057
【図５６】
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【図５７】
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【図５８】
2005101234.tif 000060
【図５９】
2005101234.tif 000061
【図６０】
2005101234.tif 000062
【図６１】
2005101234.tif 000063
【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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