(57)【要約】【課題】  動作制御が簡単かつ確実な素子構造のＩＧＢＴを有する半導体装置を得る。【解決手段】  ターンオフ時にＮ型のＩＧＢＴのベース・エミッタ間を短絡するために設けるＰＭＯＳトランジスタＱ２は、Ｐ拡散領域５、Ｐ拡散領域６、及びＰ拡散領域５、Ｐ拡散領域６間のＮ−エピタキシャル層２の表面上にゲート酸化膜２１を介して設けられた導電膜１０及び第２ゲート電極１５により構成される。ゲート酸化膜２１は通常のフィールド酸化膜などの素子耐圧以上のゲート耐圧を有する膜厚で形成される。【選択図】図１
2005109394.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２主電極間に、第１の導電型の第１の絶縁ゲート型トランジスタと第２の導電型のバイポーラトランジスタとが接続されてなる第１の導電型の絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）と、
前記ＩＧＢＴのターンオフ時に前記バイポーラトランジスタのベース・エミッタ間を短絡するために付加された第２の導電型の第２の絶縁ゲート型トランジスタとを備え、
前記第２の絶縁ゲート型トランジスタのゲート絶縁膜の膜厚を、前記ＩＧＢＴの素子耐圧以上の所定の素子耐圧を満足する膜厚に設定したことを特徴とする、
半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記バイポーラトランジスタは、第１の導電型のベース層と、前記ベース層の上層部に選択的に形成された第２の導電型の第１及び第２の電極用拡散領域とにより構成され、
前記ベース層の上層部の前記第１及び第２の電極用拡散領域間に第２の導電型の補助拡散領域を設けたことを特徴とする、
半導体装置。
【請求項３】
請求項１記載の半導体装置であって、
前記バイポーラトランジスタは、第１の導電型のベース層と、前記ベース層の上層部に選択的に形成された、第２の導電型の第１及び第２の電極用拡散領域とにより構成され、
前記第２の絶縁ゲート型トランジスタは、前記ベース層と、前記第２の電極用拡散領域と、前記ベース層の上層部に選択的に形成された第２の導電型の第３の電極用拡散領域と、前記第２，第３の電極用拡散領域間の前記ベース層上に前記ゲート絶縁膜を介して形成されたゲート電極とにより構成され、
前記ベース層の上層部に前記第３の電極用拡散領域を覆うように、前記ベース層よりも第１の導電型の不純物濃度が高い、第１の導電型の補助拡散領域を設けたことを特徴とする、
半導体装置。
【請求項４】
請求項１記載の半導体装置であって、
前記バイポーラトランジスタは、第１の導電型の第１のベース層と、前記第１のベース層の上層部に選択的に形成された、第２の導電型の第１及び第２の電極用拡散領域とにより構成され、
前記第２の絶縁ゲート型トランジスタは、第１の導電型の第２のベース層と、前記第２のベース層の上層部に選択的に形成された第２の導電型の第３及び第４の電極用拡散領域と、前記第３，第４の電極用拡散領域間の前記第２のベース層上に前記ゲート絶縁膜を介して形成されたゲート電極とにより構成され、
前記第１及び第２のベース層を互いに独立して設けたことを特徴とする、
半導体装置。
【請求項５】
請求項１記載の半導体装置であって、
前記バイポーラトランジスタは、第１の導電型のベース層と、前記ベース層の上層部に選択的に形成された、第２の導電型の第１及び第２の電極用拡散領域とにより構成され、
前記第１の絶縁ゲート型トランジスタは、前記ベース層と、前記第１の電極用拡散領域の上層部に選択的に形成された第１の導電型の第３の電極用拡散領域と、前記ベース層及び前記第３の電極用拡散領域間の前記第１の電極用拡散領域上に前記ゲート絶縁膜とは別のゲート絶縁膜を介して形成された第１のゲート電極により構成され、
前記第２の絶縁ゲート型トランジスタは、前記ベース層と、前記第２の電極用拡散領域と、前記ベース層の上層部に選択的に形成された第２の導電型の第４の電極用拡散領域と、前記第２，第４の電極用拡散領域間の前記ベース層上に前記ゲート絶縁膜を介して形成された第２のゲート電極とにより構成され、
前記ベース層の上層部に前記第４の電極用拡散領域と隣接して形成され、前記ベース層よりも第１の導電型の不純物濃度が高い、第１の導電型の第１の補助拡散領域と、
前記ベース層の上層部の前記第１，第２の電極用拡散領域間に、前記ベース層よりも第１の導電型の不純物濃度が高い、第１の導電型の第２の補助拡散領域とをさらに備え、
前記第１及び第２の補助拡散領域は互いに電気的接続関係を有することを特徴とする、
半導体装置。
【請求項６】
請求項５記載の半導体装置であって、
前記第１及び第２の補助拡散領域間を電気的に接続する金属配線をさらに備える、
半導体装置。
【請求項７】
請求項５記載の半導体装置であって、
前記第１及び第２の補助拡散領域は、前記ベース層の上層部において、平面視して前記第１，第２の電極用拡散領域間の領域から前記の第４の電極用拡散領域に隣接する領域に延びて一体的に形成された共有補助拡散領域を含む、
半導体装置。
【請求項８】
請求項１ないし請求項７記載の半導体装置のいずれかに対する駆動回路であって、
前記第１の絶縁ゲート型トランジスタのゲート電極に第１の制御信号を付与する第１の制御信号付与手段と、
前記第１の制御信号に応答して得られる第２の制御信号を、前記第２の絶縁ゲート型トランジスタのゲート電極に付与する第２の制御信号付与手段とを備え、前記第２の制御信号付与手段は、前記第１の制御信号が前記第１の絶縁ゲート型トランジスタのオンを指示するとき前記第２の絶縁ゲート型トランジスタをオフさせる第１の電圧を、前記第１の制御信号が前記第１の絶縁ゲート型トランジスタのオフを指示するとき前記第２の絶縁ゲート型トランジスタをオンさせる第２の電圧を、前記第２の制御信号として発生する、
半導体装置の駆動回路。
【請求項９】
請求項１ないし請求項７のいずれかに記載の半導体装置に対する駆動回路であって、
一端に定電圧を受け他端が前記バイポーラトランジスタのエミッタ電極に接続されるコイルと、
前記第１の絶縁ゲート型トランジスタのゲート電極に第１の制御信号を付与する制御信号付与手段と、
前記第２の絶縁ゲート型トランジスタのゲート電極に、前記定電圧を前記第２の絶縁ゲート型トランジスタをオンさせる方向にシフトさせた固定電位を付与する固定電圧付与手段と、
を備える半導体装置の駆動回路。
【請求項１０】
請求項１ないし請求項７のいずれかに記載の半導体装置に対する駆動回路であって、
一端に定電圧を受け他端が前記バイポーラトランジスタのエミッタ電極に接続されるコイルと、
前記第１の絶縁ゲート型トランジスタ及び前記第２の絶縁ゲート型トランジスタのゲート電極に共通に同一の制御信号を付与する制御信号付与手段と、
を備える半導体装置の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ(Insulated Gate Bipolar Transistor)）が内蔵された半導体装置及び半導体装置の駆動回路に関する。
【背景技術】
【０００２】
Ｎ型のＩＧＢＴに内在するＰＮＰバイポーラトランジスタのベース・エミッタ間をターンオフ時に短絡するために制御用にＰＭＯＳトランジスタを付加した半導体装置として例えば非特許文献１に開示された半導体装置がある。
【０００３】
【非特許文献１】H. P. Yee, P. O. Lauritzen and Robert B. Darling,"The Fast Turn Off Advanced IGBT, a New Device Concept,"The 6th International Symposium on Power Semiconductor Devices and ICs,pp.63 - 67, 1994
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、制御用にＰＭＯＳトランジスタを付加した構成においても、低い実行オン抵抗と低いスイッチングロスを保つようにＩＧＢＴを駆動することが困難であるという問題点があった。
【０００５】
この発明は上記問題点を解決するためになされたもので、動作制御が簡単かつ確実な素子構造のＩＧＢＴを有する半導体装置、及び低い実効オン抵抗と低いスイッチングロスを保ちながら半導体装置を駆動する半導体装置の駆動回路を得ることを目的とする。
【課題を解決するための手段】
【０００６】
この発明に係る請求項１記載の半導体装置は、第１及び第２主電極間に、第１の導電型の第１の絶縁ゲート型トランジスタと第２の導電型のバイポーラトランジスタとが接続されてなる第１の導電型のＩＧＢＴと、前記ＩＧＢＴのターンオフ時に前記バイポーラトランジスタのベース・エミッタ間を短絡するために付加された第２の導電型の第２の絶縁ゲート型トランジスタとを備え、前記第２の絶縁ゲート型トランジスタのゲート絶縁膜の膜厚を、前記ＩＧＢＴの素子耐圧以上の所定の素子耐圧を満足する膜厚に設定している。
【発明の効果】
【０００７】
この発明における請求項１記載の半導体装置は、第２の絶縁ゲート型トランジスタのゲート酸化膜の膜厚を、ＩＧＢＴの素子耐圧以上の所定の素子耐圧を満足する膜厚に設定している。したがって、ＩＧＢＴの第１，第２の主電極に与える電圧と同等の電圧で第２の絶縁ゲート型トランジスタの動作を制御することができるため、本発明の半導体装置の駆動回路を比較的簡単な構成で実現することができる。
【発明を実施するための最良の形態】
【０００８】
＜前提技術＞
図１２はＮ型（第１の導電型）のＩＧＢＴ（ＮＭＯＳトランジスタ＋ＰＮＰバイポーラトランジスタ）に制御用にＰ型（第２の導電型）のＭＯＳトランジスタが付加された半導体装置の一般的な構造を示す断面図である。
【０００９】
同図に示すように、Ｐ-基板１上にＮ-エピタキシャル層２（ベース層）が形成される。Ｎ-エピタキシャル層２の下層部に選択的にＰ拡散領域３が形成され、Ｎ-エピタキシャル層２の上層部に電極用拡散領域であるＰ拡散領域４が形成される。Ｐ拡散領域４の一部は深さ方向においてＰ拡散領域３に隣接して形成される。電極用拡散領域であるＮ+拡散領域７はＰ拡散領域４の表面内に選択的に形成される。
【００１０】
一方、Ｎ-エピタキシャル層２の上層部にＰ拡散領域４とは独立して、電極用拡散領域であるＰ拡散領域５及びＰ拡散領域６がそれぞれ選択的に形成される。Ｐ拡散領域５、Ｐ拡散領域６間のＮ-エピタキシャル層２上にゲート酸化膜１７を介して導電膜１０が形成され、導電膜１０上に第２ゲート電極１５が設けられる。また、Ｐ拡散領域５上にコレクタ電極１２（第１主電極）が設けられる。
【００１１】
さらに、Ｎ-エピタキシャル層２の上層部に、補助拡散領域であるＮ+拡散領域８がＰ拡散領域６に隣接して形成され、Ｐ拡散領域６上の一部からＮ+拡散領域８上の一部に跨ってフローティング電極１３が形成される。
【００１２】
一方、Ｎ+拡散領域７の一部から、Ｐ拡散領域４の一部及びＮ-エピタキシャル層２の一部上に跨ってゲート酸化膜１６が形成され、ゲート酸化膜１６上に導電膜９が形成され、導電膜９上に第１ゲート電極１４が形成される。また、導電膜９とは独立して、Ｐ拡散領域４の一部上からＮ+拡散領域７の一部上に跨ってエミッタ電極１１（第２主電極）が形成される。
【００１３】
第１ゲート端子Ｐ１は第１ゲート電極１４に電気的に接続され、第２ゲート端子Ｐ２が第２ゲート電極１５に電気的に接続され、エミッタ端子Ｐ３がエミッタ電極１１に電気的に接続され、コレクタ端子Ｐ４がコレクタ電極１２に電気的に接続される。
【００１４】
なお、Ｐ拡散領域３は平面視した場合、Ｎ-エピタキシャル層２を取り囲むように形成され、典型的には、図１２におけるＮ-エピタキシャル層２の右端部を中心とした同心円構造を呈している。
【００１５】
図１３は図１２で示す半導体装置の等価回路を示す回路図である。同図に示すように、ＰＮＰバイポーラトランジスタＴ１０、ＮＭＯＳトランジスタＱ１１及びＰＭＯＳトランジスタＱ１２で構成される。
【００１６】
ＰＮＰバイポーラトランジスタＴ１０は、主要部としてＰ拡散領域５（エミッタ領域）、Ｎ-エピタキシャル層２（ベース層）及びＰ拡散領域４（第１コレクタ領域）により構成され、補助部としてＰ拡散領域５（エミッタ領域）、Ｎ-エピタキシャル層２（ベース層）及びＰ拡散領域６（第２コレクタ領域）により構成される。そして、ＰＮＰバイポーラトランジスタＴ１０のＰ拡散領域５上にＩＧＢＴのコレクタ電極１２が設けられ、ＰＮＰバイポーラトランジスタＴ１０のＰ拡散領域４上にＩＧＢＴのエミッタ電極１１が設けられる。
【００１７】
ＮＭＯＳトランジスタＱ１１は基本的にＮ+拡散領域７，Ｎ-エピタキシャル層２（ソース・ドレイン領域）及び第１ゲート電極１４により構成される。ＰＭＯＳトランジスタＱ１２は基本的にＰ拡散領域５，６（ソース・ドレイン領域）及び第２ゲート電極１５により構成される。
【００１８】
ＰＮＰバイポーラトランジスタＴ１０のエミッタ及び第２コレクタ間にＰＭＯＳトランジスタＱ１２が介挿され、ＰＮＰバイポーラトランジスタＴ１０の第２コレクタ及び第１コレクタ間にＮＭＯＳトランジスタＱ１１が介挿される。
【００１９】
なお、図１３において、第１ゲート端子Ｐ１（図１２参照）には第１ゲート電圧Ｖｇ１が印加され、第２ゲート端子Ｐ２（図１２参照）には第２ゲート電圧Ｖｇ２が印加され、エミッタ端子Ｐ３（図１２参照）にはエミッタ電圧Ｖｅが印加され、コレクタ端子Ｐ４（図１２参照）にはコレクタ電圧Ｖｃが印加されている場合を示している。
【００２０】
このような構成の半導体装置において、オフ状態時には、第１ゲート電圧Ｖｇ１を０Ｖにし、ＮＭＯＳトランジスタＱ１１をオフすることにより耐圧を保持している。この時、空乏層はＰ-基板１からＮ-エピタキシャル層２にかけて伸び、Ｎ-エピタキシャル層２の表面まで空乏層が到達することにより高耐圧を実現している。これは一般にＲＥＳＵＲＦ（ＲＥduced ＳＵＲface）効果といわれるものである。また、高耐圧を実現すべく、Ｐ拡散領域５、６へのパンチスルーを防止するようにＰ拡散領域５、６を取り囲んでＮウェルを形成したり、図１２においてＰ拡散領域５の左側のＮ-エピタキシャル層２の表面にＮ+拡散領域を別途形成すること等が考えられる。
【００２１】
一方、オン状態時には、第１ゲート電圧Ｖｇ１を正の所定電圧にバイアスし、ＰＮＰバイポーラトランジスタＴ１０のベース電流を供給することにより、ＰＮＰバイポーラトランジスタＴ１０を動作させ、ＩＧＢＴを駆動する。
【００２２】
ここで、ＰＮＰバイポーラトランジスタＴ１０は第１及び第２のコレクタを有するマルチコレクタ構成を呈しており、ＰＭＯＳトランジスタＱ１２に流れる成分は、Ｎ+拡散領域８を介してＮＭＯＳトランジスタＱ１１に最終的に流れるため、ＩＧＢＴ動作に寄与しない。そこで、ＰＭＯＳトランジスタＱ１２に流れる電流成分は低く抑えられている。
【００２３】
ただし、ＩＧＢＴの動作時にはＰＭＯＳトランジスタＱ１２はオフ状態であることが必須である。なぜならば、ＩＧＢＴの動作時にＰＭＯＳトランジスタＱ１２がオン状態になるとＰＮＰバイポーラトランジスタＴ１０のエミッタ・コレクタ間が短絡し、ＰＮＰバイポーラトランジスタＴ１０の動作が止まり、ＮＭＯＳトランジスタＱ１１とＰＭＯＳトランジスタＱ１２とが直列に電気的に接続された状態の動作となりオン抵抗が極めて大きくなるからである。
【００２４】
ＩＧＢＴのオン状態時にはＮ-エピタキシャル層２の大部分は伝導度変調を受けているため、オン状態時に第１ゲート電圧Ｖｇ１は０Ｖに戻した場合、その後しばらくは残存キャリアが流出する間オン状態が保持され、その後、前述したように空乏層が拡がりオフ状態になる。
【００２５】
図１４は図１２及び図１３で示したＩＧＢＴのターンオフ動作時におけるコレクタ電流（Ｉｃ）及びコレクタ電圧（Ｖｃ）の波形を示す説明図である。
【００２６】
図１４に示すように、ターンオフ期間において、ＰＭＯＳトランジスタＱ１２がオフ状態であると、Ｐ拡散領域５とＮ-エピタキシャル層２との間のＰＮ接合は素子に流れる電流に応じて常に順バイアスされるため、コレクタ電流Ｉｃが“０”になるのに時間を要するというスイッチングロスが生じる。
【００２７】
図１５はＩＧＢＴのターンオフ動作時におけるコレクタ電流（Ｉｃ）及びコレクタ電圧（Ｖｃ）の理想的な波形を示す説明図である。
【００２８】
仮に、オフ期間において、ＰＭＯＳトランジスタＱ１２がオン状態であると、ＰＭＯＳトランジスタＱ１２を介して残存キャリアが流れることにより、上述したＰＮ接合が順バイアスされる現象が回避される。したがって、図１５に示すように、残存キャリアが排出すると同時にコレクタ電圧Ｖｃが立ち上がり、スイッチングロスを低く抑えることができる。
【００２９】
このように、ＩＧＢＴ（ＰＮＰバイポーラトランジスタＴ１０＋ＮＭＯＳトランジスタＱ１１）にＰＭＯＳトランジスタＱ１２を付加した構成の半導体装置の場合、ＰＭＯＳトランジスタＱ１２のゲート駆動（オン，オフ制御）が極めて重要となる。しかしながら、ＰＭＯＳトランジスタＱ１２のゲート駆動は困難を伴う。
【００３０】
なぜなら、ＰＭＯＳトランジスタＱ１２のゲートは、通常、コレクタ電極１２を基準としたゲート電圧で動作するため、コレクタ電圧Ｖｃと相対的なゲート電圧駆動が求められるからである。
【００３１】
図１６は第１ゲート電圧Ｖｇ１及び第２ゲート電圧Ｖｇ２の駆動例を示す回路図である。同図に示すように、コレクタ電極１２とＰＭＯＳトランジスタＱ１２のゲート電極との間にダイオードＤ１０（アノードがＰＭＯＳトランジスタＱ１２のゲート電極側）が介挿され、ＮＭＯＳトランジスタＱ１１，ＰＭＯＳトランジスタＱ１２のゲート電極間にキャパシタＣ１０が介挿される。
【００３２】
このような構成において、第１ゲート電圧Ｖｇ１がコレクタ電極１２と容量結合されているため、コレクタ電圧ＶｃのｄＶ／ｄｔにより第１ゲート電圧Ｖｇ１の駆動回路へ電流が流れることはさけられず、第１ゲート電圧Ｖｇ１の駆動回路に誤動作を招きやすいという問題が生ずる。
【００３３】
そこで、上述した前提技術を改良し、動作制御が簡単かつ確実な素子構造のＩＧＢＴを有する半導体装置及び低い実効オン抵抗と低いスイッチングロスを保ちながら上記半導体装置を駆動する半導体装置の駆動回路を実現したのが本願発明である。
【００３４】
＜実施の形態１＞
図１はこの発明の実施の形態１であるＩＧＢＴを有する半導体装置の構成を示す断面図である。同図に示すように、ＰＭＯＳトランジスタＱ２は、Ｐ拡散領域５、Ｐ拡散領域６、及びＰ拡散領域５、Ｐ拡散領域６間のＮ-エピタキシャル層２の表面上にゲート酸化膜２１を介して導電膜１０及び第２ゲート電極１５により構成される。
【００３５】
そして、ゲート酸化膜２１は通常のフィールド酸化膜等のように、ＩＧＢＴの素子耐圧以上のゲート耐圧を有する膜厚で形成される。すなわち、ゲート酸化膜２１の膜厚を、ＩＧＢＴの素子耐圧以上の所定耐圧を満足する膜厚に設定する。したがって、ＩＧＢＴの動作時においてエミッタ電極１１，第２ゲート電極１５間に生じる電位差と同レベルの電位差でＰＭＯＳトランジスタＱ２のゲート電極を駆動しても支障無く動作可能である。なお、他の構成は図１２で示した前提技術と同様である。
【００３６】
図２は図１で示した半導体装置の駆動回路を示した回路図である。同図に示すように、実施の形態１の半導体装置は、ＰＮＰバイポーラトランジスタＴ１、ＮＭＯＳトランジスタＱ１及びＰＭＯＳトランジスタＱ２で構成される。
【００３７】
ＰＮＰバイポーラトランジスタＴ１は、前提技術（図１２，図１３）で説明したＰＮＰバイポーラトランジスタＴ１０と同様、主要部としてＰ拡散領域５（エミッタ領域）、Ｎ-エピタキシャル層２（ベース層）及びＰ拡散領域４（第１コレクタ領域）により構成され、補助部としてＰ拡散領域５（エミッタ領域）、Ｎ-エピタキシャル層２（ベース層）及びＰ拡散領域６（第２コレクタ領域）により構成される。
【００３８】
ＮＭＯＳトランジスタＱ１は、前提技術（図１２，図１３）で説明したＮＭＯＳトランジスタＱ１１と同様、基本的にＮ+拡散領域７，Ｎ-エピタキシャル層２（ソース・ドレイン領域）及び第１ゲート電極１４により構成される。
【００３９】
図２に示すように、ＰＮＰバイポーラトランジスタＴ１のエミッタ及び第２コレクタ間にＰＭＯＳトランジスタＱ２が介挿され、ＰＮＰバイポーラトランジスタＴ１の第２コレクタ及び第１コレクタ間にＮＭＯＳトランジスタＱ１が介挿される。
【００４０】
なお、図２において、第１ゲート端子Ｐ１（図１参照）には第１ゲート電圧Ｖｇ１が印加され、第２ゲート端子Ｐ２（図１参照）には第２ゲート電圧Ｖｇ２が印加され、エミッタ端子Ｐ３（図１参照）にはエミッタ電圧Ｖｅが印加され、コレクタ端子Ｐ４（図１参照）にはコレクタ電圧Ｖｃが印加されている場合を示している。
【００４１】
一方、実施の形態１の半導体装置を駆動するインバータ駆動回路１８は信号線４１（第１の制御信号付与手段）によって第１ゲート電圧Ｖｇ１をＮＭＯＳトランジスタＱ１のゲート電極に付与している。
【００４２】
さらに、インバータ駆動回路１８は、ＮＭＯＳトランジスタＱ３，Ｑ４、ＰＭＯＳトランジスタＱ５，Ｑ６、電源線１９及びインバータ３１より第２の制御信号付与手段を構成する。電源線１９，接地レベル間にＰＭＯＳトランジスタＱ５及びＮＭＯＳトランジスタＱ３並びにＰＭＯＳトランジスタＱ６及びＮＭＯＳトランジスタＱ４がそれぞれ直列に介挿される。
【００４３】
ＮＭＯＳトランジスタＱ３はゲートに第１ゲート電圧Ｖｇ１を受け、ＮＭＯＳトランジスタＱ４はゲートに、第１ゲート電圧Ｖｇ１がインバータ３１を介して得られる第１ゲート電圧Ｖｇ１の反転信号を受ける。ＰＭＯＳトランジスタＱ５のゲートはＰＭＯＳトランジスタＱ６のドレインに接続され、ＰＭＯＳトランジスタＱ６のゲートはＰＭＯＳトランジスタＱ５のドレインに接続される。ＰＭＯＳトランジスタＱ６のドレイン（ＮＭＯＳトランジスタＱ４のドレイン）がＰＭＯＳトランジスタＱ２のゲート電極に接続される。
【００４４】
そして、電源線１９にはコレクタ電圧Ｖｃと同程度あるいはコレクタ電圧Ｖｃ以上の定電圧Ｖｈが印加される。なお、定電圧Ｖｈをコレクタ電圧Ｖｃと同程度にする場合、電源線１９にコレクタ電圧Ｖｃを与えるように構成してもよい。
【００４５】
なお、ＮＭＯＳトランジスタＱ３，Ｑ４として、ゲート酸化膜耐圧の極めて大きいＮＭＯＳトランジスタＱ１，ＰＭＯＳトランジスタＱ５及びＱ６と同程度の素子耐圧を有するＮＭＯＳトランジスタを用いている。
【００４６】
このような構成において、ＩＧＢＴのオン状態時（信号線４１を介して正の所定電圧の第１ゲート電圧Ｖｇ１が印加される時）は、インバータ駆動回路１８内の第２の制御信号付与手段は、第１ゲート電圧Ｖｇ１に応答して第２ゲート電圧Ｖｇ２を定電圧Ｖｈ（ＰＭＯＳトランジスタＱ２をオフさせる第１の電圧）に設定するため、ＰＭＯＳトランジスタＱ２を確実にオフ状態にできる。この際、前述したように、ＰＭＯＳトランジスタＱ２のゲート酸化膜２１の膜厚を十分厚くし耐圧強化を図っているため、比較的高電圧な定電圧ＶｈでＰＭＯＳトランジスタＱ２の駆動してもＰＭＯＳトランジスタＱ２のゲート酸化膜２１が破壊されることはない。
【００４７】
一方、ＩＧＢＴのターンオフ時（信号線４１を介して得られる第１ゲート電圧Ｖｇ１が正の所定電圧から０Ｖへの変化時）には、インバータ駆動回路１８内の上記第２の制御信号付与手段は、第２ゲート電圧Ｖｇ２を接地レベル（ＰＭＯＳトランジスタＱ２をオンさせる第２の電圧）に設定できるため、ＰＭＯＳトランジスタＱ２を確実にオン状態にできる。
【００４８】
このように、実施の形態１のインバータ駆動回路１８は、第１ゲート電圧Ｖｇ１に応答して第２ゲート電圧Ｖｇ２を生成して、ＩＧＢＴのオン状態時にＰＭＯＳトランジスタＱ２をオフ状態に、ＩＧＢＴのオフ状態時にＰＭＯＳトランジスタＱ２をオン状態に駆動することができるため、低い実効オン抵抗と低いスイッチングロスを保ちながら、実施の形態１の半導体装置を駆動することができる。
【００４９】
＜実施の形態２＞
図３はこの発明の実施の形態２である半導体装置の駆動回路を示した回路図である。同図に示すように、実施の形態１の半導体装置（ＰＮＰバイポーラトランジスタＴ１、ＮＭＯＳトランジスタＱ１及びＰＭＯＳトランジスタＱ２）に対し、新たにコイルＬ１が付加される。
【００５０】
制御信号付与手段である信号線４２によってＮＭＯＳトランジスタＱ１のゲートには第１ゲート電圧Ｖｇ１が印加され、固定電位付与手段である信号線４３によってＰＭＯＳトランジスタＱ２のゲートには接地レベルが第２ゲート電圧Ｖｇ２として印加される。コイルＬ１の一端は定電圧Ｖｈが印加され、他端はＰＮＰバイポーラトランジスタＴ１のエミッタ及びＰＭＯＳトランジスタＱ２のソースに接続される。なお、コイルＬ１のインダクタンスとしては例えば１００ｍＨが考えられる。
【００５１】
なお、図３において、第１ゲート端子Ｐ１（図１参照）には第１ゲート電圧Ｖｇ１が印加され、第２ゲート端子Ｐ２（図１参照）には第２ゲート電圧Ｖｇ２（接地レベル）が印加され、エミッタ端子Ｐ３（図１参照）にはエミッタ電圧Ｖｅが印加され、コレクタ端子Ｐ４（図１参照）にはコレクタ電圧Ｖｃが印加されている場合を示している。
【００５２】
このような構成において、ＩＧＢＴのオフ状態時（第１ゲート電圧Ｖｇ１が０Ｖ）は、コレクタ電圧Ｖｃは定電圧Ｖｈ（＞Ｖth（ＰＭＯＳトランジスタＱ２の閾値電圧））と同電位となるため、ゲート電位が接地で固定のＰＭＯＳトランジスタＱ２を確実にオン状態にできる。なぜならば、接地レベルは、ＰＭＯＳトランジスタＱ２をオンをさせる方向に、定電圧Ｖｈを閾値電圧Ｖth以上シフトさせた電位であるからである。
【００５３】
ＩＧＢＴのターンオン時（第１ゲート電圧Ｖｇ１の０Ｖから正の所定電圧への変化時）には、オン状態のＰＭＯＳトランジスタＱ２に電流が流れるため、コイルＬ１のＬdi/dt成分で定電圧Ｖｈの大半が受け持たれ、コレクタ電圧Ｖｃは急速に接地電位近傍まで低下する。そして、コレクタ電圧ＶｃがＰＭＯＳトランジスタＱ２の閾値電圧Ｖthを下回ると同時にＰＭＯＳトランジスタＱ２がオフ状態となり、ＩＧＢＴ動作が開始される。
【００５４】
一方、ＩＧＢＴのターンオフ時（第１ゲート電圧Ｖｇ１の正の所定電圧への０Ｖ変化時）には、Ｎ-エピタキシャル層２の大部分における残存キャリアが排出されるまでオン状態を保持し、残存キャリアが減少しコレクタ電圧Ｖｃが再び上昇し始め、閾値電圧Ｖth以上になるとると、ＰＭＯＳトランジスタＱ２がオン状態となりホールの供給を遮断する。その後、残存キャリアがほぼ無くなりコレクタ電圧Ｖｃが急速に立ち上がる時にはホール供給が既にないことから、極めて急速にオフ状態に移行する。
【００５５】
このように、ＰＮＰバイポーラトランジスタＴ１のエミッタ側にコイルＬ１を設け、第２ゲート電圧Ｖｇ２として固定電圧（接地レベル）を付与する実施の形態２の駆動回路によっても、実施の形態１のインバータ駆動回路１８と同様、実施の形態１の半導体装置に対し低い実効オン抵抗と低いスイッチングロスを保ちながら駆動することができる。
【００５６】
＜実施の形態３＞
基本的にＰＭＯＳトランジスタＱ２の閾値電圧Ｖthとコレクタ電圧Ｖｃとの電位差でＰＭＯＳトランジスタＱ２のオン，オフが決定するため、ＰＭＯＳトランジスタＱ２の閾値電圧Ｖthを最適化するか、閾値電圧Ｖthを最適化する代わりに第２ゲート電圧Ｖｇ２を実施の形態２のように固定電圧とせず、ＩＧＢＴのオン，オフ時に変化させる可変電圧で調整を行うことが考えられる。第２ゲート電圧Ｖｇ２を可変電圧として比較的簡単な回路構成で実現したのが実施の形態３である。
【００５７】
図４はこの発明の実施の形態３である半導体装置の駆動回路を示した回路図である。同図に示すように、実施の形態２と同様、実施の形態１の半導体装置に対し、新たにコイルＬ１が付加される。
【００５８】
図４に示すように、制御信号付与手段である信号線４４によって、ＮＭＯＳトランジスタＱ１のゲートには第１ゲート電圧Ｖｇ１が印加され、ＰＭＯＳトランジスタＱ２のゲートにも第１ゲート電圧Ｖｇ１が第２ゲート電圧Ｖｇ２として印加される。コイルＬ１の一端は定電圧Ｖｈが印加され、他端はＰＮＰバイポーラトランジスタＴ１のエミッタ及びＰＭＯＳトランジスタＱ２のソースに接続される。
【００５９】
なお、図４において、第１ゲート端子Ｐ１には第１ゲート電圧Ｖｇ１が印加され、第２ゲート端子Ｐ２にも第１ゲート電圧Ｖｇ１が印加され、エミッタ端子Ｐ３にはエミッタ電圧Ｖｅが印加され、コレクタ端子Ｐ４にはコレクタ電圧Ｖｃが印加されている場合を示している。
【００６０】
このような構成において、ＩＧＢＴのオフ状態時（第１ゲート電圧Ｖｇ１が０Ｖ）は、コレクタ電圧Ｖｃは定電圧Ｖｈ（＞Ｖth（ＰＭＯＳトランジスタＱ２の閾値電圧））と同電位となるため、ＰＭＯＳトランジスタＱ２を確実にオン状態にできる。
【００６１】
ＩＧＢＴのターンオン時（第１ゲート電圧Ｖｇ１の０Ｖから正の所定電圧（仮に１５Ｖとする）への変化時）には、オン状態のＰＭＯＳトランジスタＱ２に電流が流れるため、コイルＬ１のＬdi/dt成分で定電圧Ｖｈの大半が受け持たれ、コレクタ電圧Ｖｃは急速に接地電位近傍まで低下する。そして、コレクタ電圧Ｖｃが閾値電圧Ｖth＋１５Ｖを下回ると同時にＰＭＯＳトランジスタＱ２がオフ状態となり、ＩＧＢＴ動作が開始される。
【００６２】
一方、ＩＧＢＴのターンオフ時（第１ゲート電圧Ｖｇ１の１５Ｖから０Ｖへの変化時）には、Ｎ-エピタキシャル層２の大部分における残存キャリアが排出されるまでオン状態を保持し、残存キャリアが減少しコレクタ電圧Ｖｃが再び上昇し閾値電圧Ｖthを超えると、ＰＭＯＳトランジスタＱ２がオン状態となりホールの供給を遮断する。その後、残存キャリアがほぼ無くなりコレクタ電圧Ｖｃが急速に立ち上がる時にはホール供給が既にないことから、極めて急速にオフ状態に移行する。
【００６３】
このように、ＰＮＰバイポーラトランジスタＴ１のエミッタ側にコイルＬ１を設け、第２ゲート電圧Ｖｇ２として第１ゲート電圧Ｖｇ１を付与する実施の形態３の駆動回路によっても、実施の形態１及び実施の形態２と同様、実施の形態１の半導体装置に対し低い実効オン抵抗と低いスイッチングロスを保ちながら駆動することができる。
【００６４】
さらに、ＰＭＯＳトランジスタＱ２はターンオン時にはコレクタ電圧Ｖｃ＝１５Ｖ＋Ｖth以下でオフし、ターンオフ時にはコレクタ電圧Ｖｃ＝Ｖth以上でオンする。ＰＭＯＳトランジスタＱ２はオン状態時にＩＧＢＴ動作を止めるため、なるべく高レベルのコレクタ電圧Ｖｃの時にＰＭＯＳトランジスタＱ２をオフすることが望ましい。一方、ＰＭＯＳトランジスタＱ２はオフ状態時にＩＧＢＴ動作を開始させるため、なるべく低レベルのコレクタ電圧Ｖｃの時にＰＭＯＳトランジスタＱ２がオンすることが望ましい。
【００６５】
したがって、実施の形態３は、第２ゲート電圧Ｖｇ２として第１ゲート電圧Ｖｇ１を用いることにより、上記要求を満足し、第１ゲート電圧Ｖｇ１のオン・オフ時の電位差分（１５Ｖ）のトレードオフを改善する効果を奏している。
【００６６】
加えて、閾値電圧Ｖthを０Ｖ近傍に設定しておくことにより、第２ゲート電圧Ｖｇ２（第１ゲート電圧Ｖｇ１）を０Ｖにした時点で速やかにＰＭＯＳトランジスタＱ２がオン状態となるため、ターンオフロス低減には有効である。
【００６７】
なお、本実施の形態では、第２ゲート電圧Ｖｇ２として第１ゲート電圧Ｖｇ１を用いることに全く問題がないため、第２ゲート電圧Ｖｇ２として第１ゲート電圧Ｖｇ１を用いる構成を示したが、ＰＭＯＳトランジスタＱ２の閾値電圧Ｖthあるいは第１ゲート電圧Ｖｇ１はとは独立した第２ゲート電圧Ｖｇ２を調整しても同様な効果を得ることはできる。
【００６８】
例えば、ゲート電圧Ｖｇ２の制御としてはターンオン時に正の所定電圧、ターンオフ時に負の所定電圧と正負バイアス駆動することにより、上述したトレードオフをさらに改善することができる。
【００６９】
＜実施の形態４＞
図５はこの発明の実施の形態４であるＩＧＢＴを有する半導体装置の構成を示す断面図である。同図に示すように、Ｎ-エピタキシャル層２の上層部のＰ拡散領域４，５間に、補助拡散領域であるＰ拡散領域２２及びＰ-拡散領域２３をさらに形成している。
【００７０】
Ｐ-拡散領域２３は導電膜９下のＮ-エピタキシャル層２を挟んでＰ拡散領域４と対向するように形成され、Ｐ拡散領域２２はＰ-拡散領域２３に隣接し、かつＰ拡散領域４とは独立して、Ｐ-拡散領域２３，Ｐ拡散領域４間のＮ-エピタキシャル層２の上層部に形成される。
【００７１】
また、Ｐ拡散領域２２上には導電膜２５が形成され、導電膜２５にエミッタ端子Ｐ３が電気的に接続される。したがって。エミッタ電極１１と導電膜９とが短絡されることになる。なお、他の構成は図１で示した半導体装置と同様である。
【００７２】
このような構成の実施の形態４の半導体装置は、Ｐ-拡散領域２３の存在により、ＩＧＢＴのオフ状態時に、Ｎ-エピタキシャル層２の空乏化と同時にＰ-拡散領域２３も空乏化することにより、高耐圧を得るダブルＲＥＳＵＲＦ構造を呈している。したがって、従来のＲＥＳＵＲＦ構造よりオン抵抗が低く、ターンオフ時においては、Ｐ-拡散領域２３を経由してホール電流を排出することができるため、スイッチングロス低減に有効に機能する。
【００７３】
なお、Ｐ拡散領域２２はＰ-拡散領域２３を空乏化するための電極（導電膜２５）接続領域として設けられる。Ｐ拡散領域２２をＰ-拡散領域２３より高濃度に設定することにより、コンタクト抵抗の低減を図るとともにパンチスルー電流が電極に流れるのを阻止することができる。
【００７４】
＜実施の形態５＞
図６はこの発明の実施の形態５であるＩＧＢＴを有する半導体装置の構成を示す断面図である。同図に示すように、Ｎ-エピタキシャル層２の上層部にＰ拡散領域６及びＮ+拡散領域８全体を覆って、補助拡散領域であるＮ拡散領域２６が形成される。なお、他の構成は図１で示した半導体装置と同様である。
【００７５】
実施の形態５においても、図２の等価回路図に示すように、ＩＧＢＴを構成するＰＮＰバイポーラトランジスタＴ１はマルチコレクタ構造を示しており、ＰＭＯＳトランジスタＱ２側を流れるコレクタ電流はＩＧＢＴ動作には寄与しないため、ＩＧＢＴ動作の効率性を妨げている。
【００７６】
Ｎ拡散領域２６はＰ拡散領域５から注入されたホールに対する電位障壁となるため、Ｐ拡散領域６へのホールの流入は抑えられる。すなわち、Ｎ拡散領域２６の存在により、ＰＮＰバイポーラトランジスタＴ１のＰＭＯＳトランジスタＱ２につながる第２コレクタ側の電流増幅率ｈFEを低下することができ、本来のＩＧＢＴ動作がより効率的に実施されるという効果を奏する。
【００７７】
＜実施の形態６＞
図７はこの発明の実施の形態６であるＩＧＢＴを有する半導体装置の構成を示す断面図である。同図に示すように、Ｐ-基板１と独立して別途Ｐ-基板５１を設け、Ｐ-基板５１上にＰＭＯＳトランジスタＱ２となるべきＰＭＯＳトランジスタ構造を設け、Ｐ-基板１上から上記ＰＭＯＳトランジスタ構造を除去している。
【００７８】
Ｐ-基板１側において、Ｎ-エピタキシャル層２（第１ベース層）の上層部にＰ拡散領域４とは独立して、Ｐ拡散領域５が選択的に形成される。Ｎ-エピタキシャル層２の上層部にＮ+拡散領域８がＰ拡散領域５とは独立して形成され、Ｐ拡散領域５上にコレクタ電極１２が設けられ、Ｎ+拡散領域８上に導電膜２７が形成される。なお、ＮＭＯＳトランジスタＱ１構造（第１ゲート電極１４、Ｐ拡散領域４等）の構造は図１で示した実施の形態１と同様である。
【００７９】
Ｐ-基板５１側において、Ｐ-基板５１上にＮ-エピタキシャル層５２（第２ベース層）が形成され、Ｎ-エピタキシャル層５２上に選択的に、電極用拡散領域であるＰ拡散領域５ａ，６ａ，６ｂ，５ｂがそれぞれ選択的に形成される。そして、Ｐ拡散領域５ａ，６ａ間上にゲート酸化膜２１ａを介して導電膜１０ａ形成され、導電膜１０ａ上に第２ゲート電極１５ａが設けられる。また、Ｐ拡散領域５ｂ，６ｂ間上にゲート酸化膜２１ｂを介して導電膜１０ｂ形成され、導電膜１０上に第２ゲート電極１５ｂが設けられる。
【００８０】
Ｐ-基板５１の上層部のＰ拡散領域６ａ，６ｂ間に、Ｐ拡散領域６ａ及び６ｂ双方に隣接してＮ+拡散領域８０が形成され、Ｐ拡散領域６ａの一部上からＮ+拡散領域８０上及びＰ拡散領域５ｂの一部上にかけて導電膜３３が形成される。
【００８１】
Ｐ拡散領域５ａ上に導電膜３２ａが形成され、Ｐ拡散領域５ｂ上に導電膜３２ｂが形成される。そして、第２ゲート電極１５ａ，１５ｂに共通に第２ゲート端子Ｐ２に接続され、Ｐ-基板１側のコレクタ電極１２並びにＰ-基板５１側の導電膜３２ａ及び３２ｂ共通にコレクタ端子Ｐ４が電気的に接続される。さらに、Ｐ-基板１側の導電膜２７とＰ-基板５１側の導電膜３３とが短絡される。
【００８２】
すなわち、Ｐ-基板５１側は複数のＰＭＯＳトランジスタ構造（Ｐ拡散領域５ａ，６ａ及び第２ゲート電極１５ａからなる複数のＰＭＯＳトランジスタとＰ拡散領域５ｂ，６ｂ及びＰ-基板１Ｐ拡散領域５ｂからなる複数のＰＭＯＳトランジスタ）を並列接続することにより、一単位のＰＭＯＳトランジスタを実現している。
【００８３】
図８は図７で示した実施の形態６の半導体装置の等価回路を示した回路図である。同図に示すように、実施の形態６の半導体装置は、ＰＮＰバイポーラトランジスタＴ２、ＮＭＯＳトランジスタＱ１及びＰＭＯＳトランジスタＱ７で構成される。
【００８４】
ＰＮＰバイポーラトランジスタＴ２はＰ-基板１上に、ＰＭＯＳトランジスタＱ７がＰ-基板５１上にそれぞれ独立して形成されたため、ＰＮＰバイポーラトランジスタＴ２はシングルエミッタ構造を呈する。一方、ＰＭＯＳトランジスタＱ７は図７で示した複数のＰＭＯＳトランジスタの並列接続で構成される一単位のＰＭＯＳトランジスタを意味する。
【００８５】
図８に示すように、ＰＮＰバイポーラトランジスタＴ２のエミッタ及びコレクタ間に、ＰＭＯＳトランジスタＱ７及びＮＭＯＳトランジスタＱ１が直列に介挿され、ＰＭＯＳトランジスタＱ７のソースがＰＮＰバイポーラトランジスタＴ２のエミッタに、ＮＭＯＳトランジスタＱ１のソースがＰＮＰバイポーラトランジスタＴ２のコレクタに接続される。
【００８６】
このように、実施の形態６の半導体装置は、ＰＮＰバイポーラトランジスタＴ２及びＰＭＯＳトランジスタＱ７を、互いに独立して設けたベース層であるＮ-エピタキシャル層２及びＮ-エピタキシャル層５２に形成している。したがって、Ｐ拡散領域５からのホールは全てＩＧＢＴ動作に寄与するため、ホールがＰＭＯＳトランジスタＱ７に流れることによりロスを無くすることができる。このことは、図８の等価回路における点線を流れる成分をなくすことを意味する。
【００８７】
＜実施の形態７＞
図９はこの発明の実施の形態７であるＩＧＢＴを有する半導体装置の構成を示す断面図である。同図に示すように、Ｎ-エピタキシャル層２の上層部のＰ拡散領域４，Ｐ拡散領域５間のＰ拡散領域５の近傍領域に、第２の補助拡散領域であるＮ+拡散領域８ａを形成し、Ｎ+拡散領域８ａ上にフローティング電極１３ａを設け、フローティング電極１３ａと第１の補助拡散領域であるＮ+拡散領域８上に形成されたフローティング電極１３とをアルミ配線３４によって短絡している。なお、他の構成は図１で示した半導体装置と同様である。
【００８８】
図１０は寄生抵抗を考慮した実施の形態１の半導体装置の等価回路を示す回路図である。同図に示すように、実施の形態１の半導体装置では、Ｐ拡散領域５の直下からＮ+拡散領域８にかけて寄生抵抗Ｒ１が存在（図９にも模式的に記載）している。このため、ＰＭＯＳトランジスタＱ２のオン抵抗を悪化させ、オン状態時のＰＭＯＳトランジスタＱ２の短絡機能を弱めてしまう。したがって、寄生抵抗Ｒ１を低くすることが望まれる。
【００８９】
実施の形態７の半導体装置では、Ｎ+拡散領域８ａを設けることにより、Ｎ+拡散領域８ａからＮ+拡散領域８に直接流れる電流経路（アルミ配線３４）を確立しているため、上記寄生抵抗Ｒ１を実質的に無くすることができる効果を奏する。
【００９０】
また、Ｎ+拡散領域８ａは、耐圧保持状態において空乏層がＰ拡散領域５に到達するのを防止するという空乏層抑制機能も有しているため、Ｎ+拡散領域８ａを設けるだけで空乏層を抑制する効果と寄生抵抗を無くす効果とを同時に達成することができる。すなわち、Ｎ+拡散領域８ａの形成により、上述した２つの効果を面積効率良く達成できる。
【００９１】
＜実施の形態８＞
図１１はこの発明の実施の形態８であるＩＧＢＴを有する半導体装置の構成を示す断面図である。同図に示すように、Ｎ-エピタキシャル層２の上層部において、平面視した場合、Ｐ拡散領域５、６を迂回しながら、Ｐ拡散領域４，Ｐ拡散領域５間のＰ拡散領域５の近傍領域となるＮ+拡散領域部８１ａ（図９のＮ+拡散領域８ａに相当）から、Ｐ拡散領域６に隣接して形成されるＮ+拡散領域部８１ｂ（図９のＮ+拡散領域８に相当）へ延びて一体的にＮ+拡散領域８１（共有補助拡散領域）を形成している。なお、他の構成は図９で示した実施の形態７の構造と同様である。
【００９２】
このように、実施の形態８では、Ｎ+拡散領域８１を設けることにより、実施の形態７同様、寄生抵抗Ｒ１を実質的に無くすることができる効果を奏する。
【００９３】
また、Ｎ+拡散領域部８１ａ，８１ｂが一体となったＮ+拡散領域８１を形成することにより、実施の形態７で必要であったアルミ配線３４が不要になる分、より構造の簡略化を図ることができる。
【００９４】
＜その他＞
なお、実施の形態１のインバータ駆動回路１８並びに実施の形態２及び実施の形態３の駆動回路を、実施の形態４〜実施の形態８の半導体装置に適用しても勿論、同様な効果を得ることができる。
【図面の簡単な説明】
【００９５】
【図１】この発明の実施の形態１であるＩＧＢＴを有する半導体装置の構成を示す断面図である。
【図２】図１で示した半導体装置の駆動回路を示した回路図である。
【図３】この発明の実施の形態２である半導体装置の駆動回路を示した回路図である。
【図４】この発明の実施の形態３である半導体装置の駆動回路を示した回路図である。
【図５】この発明の実施の形態４であるＩＧＢＴを有する半導体装置の構成を示す断面図である。
【図６】この発明の実施の形態５であるＩＧＢＴを有する半導体装置の構成を示す断面図である。
【図７】この発明の実施の形態６であるＩＧＢＴを有する半導体装置の構成を示す断面図である。
【図８】図７で示した実施の形態６の半導体装置の等価回路を示した回路図である。
【図９】この発明の実施の形態７であるＩＧＢＴを有する半導体装置の構成を示す断面図である。
【図１０】寄生抵抗を考慮した実施の形態１の半導体装置の等価回路を示す回路図である。
【図１１】この発明の実施の形態８であるＩＧＢＴを有する半導体装置の構成を示す断面図である。
【図１２】ＩＧＢＴに制御用ＰＭＯＳトランジスタが付加された半導体装置の一般的な構造を示す断面図である。
【図１３】図１２で示す半導体装置の等価回路を示す回路図である。
【図１４】図１２及び図１３で示したＩＧＢＴのターンオフ動作を示す説明図である。
【図１５】理想的なＩＧＢＴのターンオフ動作を示す説明図である。
【図１６】第１及び第２ゲート電圧の駆動例を示す回路図である。
【符号の説明】
【００９６】
１，５１  Ｐ-基板、２，５２  Ｎ-エピタキシャル層、４〜６，５ａ，５ｂ，６ａ，６ｂ  Ｐ拡散領域、７，８，８ａ，８１  Ｎ+拡散領域、１６，２１，２１ａ，２１ｂ  ゲート酸化膜、１８  インバータ駆動回路、Ｐ拡散領域、２３  Ｐ-拡散領域、２６  Ｎ拡散領域、８０  Ｎ+拡散領域、Ｌ１  コイル、Ｔ１，Ｔ２  バイポーラトランジスタ、Ｑ１，Ｑ３，Ｑ４  ＮＭＯＳトランジスタ、Ｑ２，Ｑ５，Ｑ６，Ｑ７  ＰＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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