(57)【要約】【課題】  安定したオーミック接触を容易に得ることができるとともに、信頼性の高い半導体素子およびその製造方法を提供する。【解決手段】  ｎ型ＧａＡｓ基板１上へ厚さ３００ｎｍのｐ型ＧａＡｓ層２を形成する。次に、ｐ型ＧａＡｓ層２上にフォトリソグラフィ法によりフォトレジスト３，４のパターンを形成し、ｐ型ＧａＡｓ層２上の一部領域およびフォトレジスト４上に厚さ２０ｎｍのＮｉ膜５、厚さ１００ｎｍのＰｔ膜６および厚さ３００ｎｍのＡｕ膜７を順に形成する。その後、リフトオフ法によりフォトレジスト４上に形成されたＮｉ膜５、Ｐｔ膜６およびＡｕ膜７をフォトレジスト３，４とともに取り除く。これにより、ｐ型ＧａＡｓ層２上にＮｉ膜５、Ｐｔ膜６およびＡｕ膜７からなる電極パターンが形成される。最後に、還元ガス雰囲気中で所定の熱処理の温度条件に基づいて熱処理を行う。【選択図】        図１
2005109058.tif 000002
【特許請求の範囲】
【請求項１】
ガリウムおよびヒ素を含むｐ型半導体と、
前記ｐ型半導体上に形成されたオーミック電極とを備え、
前記オーミック電極は、
ニッケルからなる第１の金属膜と、
パラジウムまたは白金からなる第２の金属膜と、
金からなる第３の金属膜とをこの順に含むこと特徴とする半導体素子。
【請求項２】
前記第１の金属膜の厚さは１０ｎｍ以上１００ｎｍ以下であることを特徴とする請求項１記載の半導体素子。
【請求項３】
前記第２の金属膜の厚さは５０ｎｍ以上であることを特徴とする請求項１または２記載の半導体素子。
【請求項４】
前記オーミック電極は、
前記ｐ型半導体と前記第１の金属膜との間にチタンまたはクロムからなり厚さ２ｎｍ以下の第４の金属膜をさらに含むことを特徴とする請求項１〜３のいずれかに記載の半導体素子。
【請求項５】
ガリウムおよびヒ素を含むｐ型半導体上に、ニッケルからなる第１の金属膜を形成する工程と、
前記第１の金属膜上に、パラジウムまたは白金からなる第２の金属膜を形成する工程と、
前記第２の金属膜上に、金からなる第３の金属膜を形成する工程とを備えたこと特徴とする半導体素子の製造方法。
【請求項６】
前記第３の金属膜の形成後に、熱処理を行う工程をさらに備えたことを特徴とする請求項５記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オーミック電極を有する半導体素子およびその製造方法に関する。
【背景技術】
【０００２】
従来より、ｐ型ＧａＡｓ半導体に対するオーミック電極として、コンタクト抵抗の低減および熱安定性の向上等を目的として様々な構造が提案されている。
【０００３】
従来の一般的なｐ型ＧａＡｓ半導体に対するオーミック電極について図１１に基づき説明する。
【０００４】
図１１（ａ）は従来のｐ型ＧａＡｓ半導体に対するオーミック電極の一例を示す模式図である。図１１（ａ）に示すように、ｎ型ＧａＡｓ基板９１上へ、ＭＯＣＶＤ法（有機金属化学的気相成長法）によりｐ型ＧａＡｓ層９２を成長させる。
【０００５】
そして、ｐ型ＧａＡｓ層９２上に厚さ１００ｎｍのＣｒ膜９３を真空蒸着法または電子線ビーム蒸着法等により形成する。続いて、Ｃｒ膜９３上に厚さ１０００ｎｍのＡｕ膜９４を真空蒸着法または電子線ビーム蒸着法等により形成する。
【０００６】
その後、Ｃｒ膜９３およびＡｕ膜９４に対して、電気炉４００℃（基板温度３７５℃）の還元ガス雰囲気中で熱処理を行う。これにより、Ｃｒ膜９３およびＡｕ膜９４からなるオーミック電極９０ａが完成する。
【０００７】
図１１（ｂ）に従来のｐ型ＧａＡｓ半導体に対するオーミック電極の他の例を示す。
【０００８】
図１１（ｂ）に示すように、図１１（ａ）のように成長されたｐ型ＧａＡｓ層９２上に厚さ１００ｎｍのＡｕＺｎ合金膜９５を真空蒸着法または電子線ビーム蒸着法等により形成する。続いて、ＡｕＺｎ合金膜９５上に厚さ１０００ｎｍのＡｕ膜９６を真空蒸着法または電子線ビーム蒸着法等により形成する。
【０００９】
その後、ＡｕＺｎ合金膜９５およびＡｕ膜９６に対して、例えば電気炉３９０℃（基板温度３６０℃）の還元ガス雰囲気中で熱処理を行う。これにより、ＡｕＺｎ合金膜９５およびＡｕ膜９６からなるオーミック電極９０ｂが完成する。
【００１０】
上記オーミック電極９０ａ，９０ｂの他、図１１（ｃ）に示すオーミック電極９０ｃも提案されている（例えば、特許文献１参照）。
【００１１】
ｐ型ＧａＡｓ層９２上に厚さ０．５ｎｍでＰｄ（パラジウム）、Ｎｉ（ニッケル）またはＰｔ（白金）のうちのいずれか１つを用いた第１の金属膜８１を形成し、金属膜８１上に厚さ２ｎｍのＩｎ（インジウム）からなる第２の金属膜８２を形成し、第２の金属膜８２上に厚さ０．５ｎｍでＺｎ（亜鉛）またはＭｎ（マンガン）のいずれかを用いた第３の金属膜８３を形成し、その上に厚さ３０ｎｍのＴｉ膜８４、厚さ３０ｎｍのＰｔ膜８５および厚さ３００ｎｍのＡｕ膜８６を順に形成し、最後に３５０℃の熱処理を行うことによりオーミック電極９０ｃが完成する。
【００１２】
さらに、図１１（ｄ）に示すオーミック電極９０ｄも提案されている（例えば特許文献２参照）。
【００１３】
ｐ型ＧａＡｓ層９２上に厚さ２０ｎｍでＮｉ膜８７を形成し、Ｎｉ膜８７上に厚さ１００ｎｍのＴｉ膜８８を形成し、Ｔｉ膜８８上に厚さ７０ｎｍのＳｉＮ膜８９を形成し、最後に６００℃の熱処理を行うことによりＮｉ／Ｔｉの金属間化合物を生成させ、オーミック電極９０ｄが完成する。
【特許文献１】特開２０００−２８６２１４号公報
【特許文献２】特開平９−４５８８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、上記の各種オーミック電極９０ａ，９０ｂ，９０ｃ，９０ｄは、各々以下のような課題を有する。
【００１５】
図１１（ａ）のオーミック電極９０ａにおいては、Ｃｒ膜９３のｐ型ＧａＡｓ層９２上への蒸着形成時にＣｒ（クロム）がＯ（酸素）と反応し、例えばＣｒＯ（酸化クロム）となる場合がある。この場合、生成されたＣｒＯがｐ型ＧａＡｓ層９２上に接触することにより、ｐ型ＧａＡｓ層９２とオーミック電極９０ａとのオーミック接触を安定して得ることが困難である。
【００１６】
図１１（ｂ）のオーミック電極９０ｂにおいては、ＡｕＺｎ合金膜９５およびＡｕ膜９６からなるｐ型電極のｐ型ＧａＡｓ層９２上での熱処理時に、ＡｕＺｎ合金膜９５とｐ型ＧａＡｓ層９２との反応が不均一になりやすいので、ｐ型ＧａＡｓ層９２とオーミック電極９０ｂとのオーミック接触を安定して得ることが困難である。
【００１７】
さらに、ＡｕＺｎ合金膜９５およびＡｕ膜９６からなるｐ型電極のｐ型ＧａＡｓ層９２上での熱処理時に、Ａｕ（金）およびＺｎ（亜鉛）がｐ型ＧａＡｓ層９２内部に不均一に拡散する。これにより、例えば薄いｐｎ接合が破壊される場合がある。
【００１８】
図１１（ｃ）のオーミック電極９０ｃにおいては、熱処理時の第１〜第３の金属膜８１，８２，８３のｐ型ＧａＡｓ層９２内への拡散深さを低減するために各々の厚さを０．５〜２．０ｎｍ程度に薄膜化する必要がある。したがって、第１〜第３の金属膜８１，８２，８３の膜厚を制御することが極めて困難であった。
【００１９】
図１１（ｄ）のオーミック電極９０ｄにおいては、６００℃の熱処理によりＮｉ／Ｔｉの金属間化合物を生成させている。このように、金属間化合物をｐ型ＧａＡｓ層９２とオーミック電極９０ｄとのオーミック接触に用いる場合、熱処理温度が高温化する。その結果、ｐ型ＧａＡｓ半導体およびオーミック電極９０ｄを用いた半導体素子の製造時に、高温の熱処理による半導体素子の劣化が懸念されている。
【００２０】
ところで、従来からｎ型ＧａＡｓ半導体に対するオーミック電極においては、Ｎｉが用いられてきた。この場合、電極中のＮｉがｎ型ＧａＡｓ層に拡散するとともに、ｎ型ＧａＡｓ層内のｎ型不純物であるＧｅが電極中へ拡散してオーミック接触が形成される。
【００２１】
これに対して、ｐ型ＧａＡｓ半導体に対するオーミック電極にＮｉを用いた場合、Ｎｉはｐ型不純物としてｐ型ＧａＡｓ層９２に拡散するが、その拡散速度が極めて速いためｐ型ＧａＡｓ半導体へＮｉが過剰に拡散し、オーミック接触を形成することが困難であるとされてきた。
【００２２】
また、図１１（ｃ），（ｄ）の構造も提案されているが、上記のように、Ｎｉの金属膜の極端な薄膜化および熱処理温度の高温化により半導体素子への適用は実際には困難である。
【００２３】
本発明の目的は、安定したオーミック接触を容易に得ることができるとともに、信頼性の高い半導体素子およびその製造方法を提供することである。
【課題を解決するための手段】
【００２４】
第１の発明に係る半導体素子は、ガリウムおよびヒ素を含むｐ型半導体と、ｐ型半導体上に形成されたオーミック電極とを備え、オーミック電極は、ニッケルからなる第１の金属膜と、パラジウムまたは白金からなる第２の金属膜と、金からなる第３の金属膜とをこの順に含むものである。
【００２５】
第１の発明に係る半導体素子においては、ｐ型半導体上に第１の金属膜、第２の金属膜および第３の金属膜の順に形成されたオーミック電極が設けられている。この場合、第１の金属膜のニッケルが第２の金属膜のパラジウムまたは白金と固相反応することにより、ｐ型半導体へ第１の金属膜のニッケルが過剰に拡散することが防止される。なお、第１の金属膜のニッケルはｐ型半導体へオーミック接触するために必要な程度のみ拡散する。
【００２６】
また、第３の金属膜の金により第２の金属膜が被覆されるため安定化される。
【００２７】
その結果、ニッケルからなる第１の金属膜による安定したオーミック接触を得ることができる。
【００２８】
また、ｐ型半導体への第１の金属膜のニッケルの拡散を低減するために第１の金属膜の厚さを極端に薄くする必要がない。したがって、製造時における第１の金属膜の厚さの制御が容易となる。
【００２９】
さらに、高温による熱処理を行うことなくオーミック接触を得ることができる。したがって、高温の熱処理による半導体素子の劣化が防止され、信頼性の向上が実現される。
【００３０】
第１の金属膜の厚さは１０ｎｍ以上１００ｎｍ以下であってもよい。この場合、第１の金属膜の厚さが１０ｎｍ以上であることにより、ｐ型半導体のガリウムまたはヒ素が第１の金属膜を突き抜けて第２の金属膜のパラジウムまたは白金と反応することが防止される。これにより、安定したオーミック接触が得られる。
【００３１】
第１の金属膜の厚さが大きすぎると、第１の金属膜のニッケルと第２の金属膜のパラジウムまたは白金との固相反応が限界を超え、第１の金属膜のニッケルがｐ型半導体へ過剰に拡散しやすくなる。
【００３２】
第１の金属膜の厚さが１００ｎｍ以下である場合には、第１の金属膜のニッケルと、第２の金属膜のパラジウムまたは白金との固相反応が限界を超えない。それにより、ｐ型半導体への第１の金属膜のニッケルの過剰な拡散が抑制される。その結果、ｐ型半導体の劣化が防止され、信頼性が向上する。
【００３３】
第２の金属膜の厚さは５０ｎｍ以上であってもよい。この場合、第２の金属膜の厚さが５０ｎｍ以上であることにより、第１の金属膜のニッケルが第２の金属膜を突き抜けて第３の金属膜の金と反応し、合金化することが防止される。それにより、安定したオーミック接触を得ることができる。
【００３４】
オーミック電極は、ｐ型半導体と第１の金属膜との間にチタンまたはクロムからなり厚さ２ｎｍ以下の第４の金属膜をさらに含んでもよい。この場合、ｐ型半導体と第１の金属膜との間に第４の金属膜が形成されることにより、ｐ型半導体と第１の金属膜との接着強度が向上する。
【００３５】
また、第４の金属膜の厚さが２ｎｍ以下であることにより、第１の金属膜が第４の金属膜を介してｐ型半導体とオーミック接触することが可能となる。
【００３６】
第２の発明に係る半導体素子の製造方法は、ガリウムおよびヒ素を含むｐ型半導体上に、ニッケルからなる第１の金属膜を形成する工程と、第１の金属膜上に、パラジウムまたは白金からなる第２の金属膜を形成する工程と、第２の金属膜上に、金からなる第３の金属膜を形成する工程とを備えたものである。
【００３７】
第２の発明に係る半導体素子の製造方法においては、ガリウムおよびヒ素を含むｐ型半導体上に、ニッケルからなる第１の金属膜が形成され、第１の金属膜上に、パラジウムまたは白金からなる第２の金属膜が形成され、第２の金属膜上に、金からなる第３の金属膜が形成される。
【００３８】
この場合、第１の金属膜のニッケルが第２の金属膜のパラジウムまたは白金と固相反応することにより、ｐ型半導体へ第１の金属膜のニッケルが過剰に拡散することが防止される。また、第３の金属膜の金により第２の金属膜が被覆されるため安定化される。
【００３９】
なお、第１の金属膜のニッケルはｐ型半導体へオーミック接触するために必要な程度拡散する。その結果、ニッケルからなる第１の金属膜による安定したオーミック接触を得ることができる。
【００４０】
また、ｐ型半導体への第１の金属膜のニッケルの拡散を低減するために第１の金属膜の厚さを極端に薄くする必要がない。したがって、製造時における第１の金属膜の厚さの制御が容易となる。
【００４１】
さらに、高温による熱処理を行うことなくオーミック接触を得ることができる。したがって、高温の熱処理による半導体素子の劣化が防止され、信頼性の向上が実現される。
【００４２】
第３の金属膜の形成後に、熱処理を行う工程をさらに備えてもよい。これにより、より安定したオーミック接触を得ることができる。なお、熱処理の温度は、３００℃以上４５０℃以下に設定されることが好ましい。この場合、第１の金属膜のニッケルと第２の金属膜のパラジウムまたは白金との間の固相反応が良好に行われることにより、第１の金属膜のニッケルがｐ型半導体へ過剰に拡散することが十分に防止される。
【発明の効果】
【００４３】
本発明に係る半導体素子においては、ｐ型半導体上に第１の金属膜、第２の金属膜および第３の金属膜の順に形成されたオーミック電極が設けられている。この場合、第１の金属膜のニッケルが第２の金属膜のパラジウムまたは白金と固相反応することにより、ｐ型半導体へ第１の金属膜のニッケルが過剰に拡散することが防止される。なお、第１の金属膜のニッケルはｐ型半導体へオーミック接触するために必要な程度のみ拡散する。
【００４４】
また、第３の金属膜の金により第２の金属膜が被覆されるため安定化される。
【００４５】
その結果、ニッケルからなる第１の金属膜による安定したオーミック接触を得ることができる。
【００４６】
また、ｐ型半導体への第１の金属膜のニッケルの拡散を低減するために第１の金属膜の厚さを極端に薄くする必要がない。したがって、製造時における第１の金属膜の厚さの制御が容易となる。
【００４７】
さらに、高温による熱処理を行うことなくオーミック接触を得ることができる。したがって、高温の熱処理による半導体素子の劣化が防止され、信頼性の向上が実現される。
【発明を実施するための最良の形態】
【００４８】
以下、本発明の一実施の形態に係る半導体素子およびその製造方法について図１〜図１０に基づき説明する。
【００４９】
（第１の実施の形態）
図１は、第１の実施の形態に係る半導体素子の構造および製造方法を示す模式的断面図である。
【００５０】
第１の実施の形態に係る半導体素子は、例えば次のように作製される。
【００５１】
初めに、図１（ａ）に示すように、ｎ型ＧａＡｓ基板１上へ厚さ３００ｎｍのｐ型ＧａＡｓ層２をＭＯＣＶＤ法（有機金属化学的気相成長法）により形成する。ここで、ｐ型ＧａＡｓ層２の不純物濃度は、例えば１×１０19ｃｍ-3である。
【００５２】
次に、ｐ型ＧａＡｓ層２上にオーミック電極を形成する。オーミック電極の形成は次のように行う。
【００５３】
ｐ型ＧａＡｓ層２上にフォトリソグラフィ法によりフォトレジスト３，４のパターンを形成する。ここでは、２層のフォトレジスト３，４を形成しているが、後述のリフトオフ法を良好に行うことができるのであれば、単層であってもよい。
【００５４】
続いて、図１（ｂ）に示すように、ｐ型ＧａＡｓ層２上の一部領域およびフォトレジスト４上に厚さ２０ｎｍのＮｉ（ニッケル）膜５、厚さ１００ｎｍのＰｔ（白金）膜６および厚さ３００ｎｍのＡｕ（金）膜７を真空蒸着法により順に形成する。
【００５５】
Ｎｉ膜５およびＰｔ膜６の厚さは、上記に限定されないが、好ましい範囲を有する。Ｎｉ膜５およびＰｔ膜６の厚さについては後述する。また、Ａｕ膜７の厚さは上記に限定されない。
【００５６】
その後、図１（ｃ）に示すように、リフトオフ法によりフォトレジスト４上に形成されたＮｉ膜５、Ｐｔ膜６およびＡｕ膜７をフォトレジスト３，４とともに取り除く。これにより、ｐ型ＧａＡｓ層２上にＮｉ膜５、Ｐｔ膜６およびＡｕ膜７からなる電極パターンが形成される。
【００５７】
最後に、還元ガス雰囲気中で、後述の熱処理温度条件に基づいて熱処理を行う。これにより、Ｎｉ膜５、Ｐｔ膜６およびＡｕ膜７からなるオーミック電極１０が形成される。ｎ型ＧａＡｓ基板１の下面に、例えばＡｕＧｅ膜、Ｎｉ膜およびＡｕ膜からなるオーミック電極５０を形成する。それにより、本実施の形態に係る半導体素子が完成する。
【００５８】
なお、上記の熱処理は、例えば電気炉３９０℃（基板温度３６０℃）の還元ガス雰囲気中で５分間行う。
【００５９】
本実施の形態に係る半導体素子のオーミック電極１０は、Ｎｉ膜５、Ｐｔ膜６およびＡｕ膜７が順に積層されることにより形成されている。この場合、Ｎｉ膜５のＮｉがＰｔ膜６のＰｔと固相反応することにより、ｐ型ＧａＡｓ層２へＮｉ膜５のＮｉが過剰に拡散することが防止される。
【００６０】
一方、Ｎｉ膜５のＮｉはｐ型ＧａＡｓ層２へオーミック接触するために必要な程度のみ拡散する。また、Ａｕ膜７によりＰｔ膜６が安定化されている。これらの結果、Ｎｉを用いた安定したオーミック接触を得ることができる。
【００６１】
また、後述するように、ｐ型ＧａＡｓ層２へのＮｉ膜５のＮｉの拡散を低減するためにＮｉ膜５の厚さを極端に薄くする必要がないので、製造時のＮｉ膜５の厚さの制御が容易となる。
【００６２】
ｐ型ＧａＡｓ層２へのＮｉの拡散の低減は、Ｎｉ膜５のＮｉとＰｔ膜６のＰｔとが、オーミック電極１０の熱処理時に固相反応することによる。このＮｉとＰｔとの間の固相反応は、３００℃から４５０℃の範囲内で良好に起こる。
【００６３】
したがって、熱処理温度は３００℃以上４５０℃以下の範囲に設定されることが好ましい。この場合、Ｎｉ膜５のＮｉとＰｔ膜６のＰｔとの間の固相反応が良好に行われる。なお、特に、熱処理を行わない場合でも、オーミック接触を得ることができる。
【００６４】
また、Ｎｉ膜５、Ｐｔ膜６およびＡｕ膜７からなるオーミック電極１０によれば、高温による熱処理を行うことなくオーミック接触を得ることができる。したがって、高温の熱処理による半導体素子の劣化が防止され、半導体素子の信頼性の向上が実現される。
【００６５】
本発明者は、第１の実施の形態に係るオーミック電極１０の熱処理温度を検証すべく、以下の試験を行った。
【００６６】
初めに、上記同様の手順で、オーミック電極１０を有する半導体素子を、熱処理温度を変えて複数作製した（第１の試料群）。各々の熱処理温度は、Ｎｉ膜５、Ｐｔ膜６およびＡｕ膜７の堆積時温度（熱処理なし）、３９０℃、４１０℃、４３０℃、４５０℃および４７０℃である。
【００６７】
次に、ｐ型ＧａＡｓ層２上にＣｒ膜およびＡｕ膜からなるオーミック電極を有する半導体素子を、熱処理温度を変えて複数作製した（第２の試料群）。各々の熱処理温度は、Ｃｒ膜およびＡｕ膜の堆積時温度（熱処理なし）、３９０℃、４１０℃、４３０℃ならびに４５０℃である。
【００６８】
さらに、ｐ型ＧａＡｓ層２上にＡｕＺｎ（金亜鉛）合金膜およびＡｕ膜からなるオーミック電極を有する半導体素子を、熱処理温度を変えて複数作製した（第３の試料群）。各々の熱処理温度は、ＡｕＺｎ合金膜およびＡｕ膜の堆積時温度（熱処理なし）、３９０℃、４１０℃、４３０℃ならびに４５０℃である。
【００６９】
上記のように作製された第１〜第３の試料群について、各々の接触抵抗を測定した。この測定結果を図２に示す。
【００７０】
図２は、オーミック電極の構成および熱処理温度と接触抵抗との関係を示すグラフである。縦軸は接触抵抗を示し、横軸は熱処理温度を示す。
【００７１】
図２の実線に示すように、本実施の形態に係るオーミック電極１０を有する第１の試料群はＮｉ膜５、Ｐｔ膜６およびＡｕ膜７の堆積時温度から４７０℃にかけて安定して低い値（約１．０×１０-6Ω−ｃｍ2 ）を示している。
【００７２】
一方、図２の一点鎖線に示すように、Ｃｒ膜およびＡｕ膜からなるオーミック電極を有する第２の試料群は、Ｃｒ膜およびＡｕ膜の真空蒸着温度で第１の試料群に比べ非常に高い値（約１．８×１０-3Ω−ｃｍ2 ）を示している。そして、熱処理温度が４５０℃に近づくにつれ接触抵抗は徐々に低下し、第１の試料群とほぼ同じ値で安定している。
【００７３】
他方、図２の破線に示すように、ＡｕＺｎ合金膜およびＡｕ膜からなるオーミック電極を有する第３の試料群は、ＡｕＺｎ合金膜およびＡｕ膜の真空蒸着温度で第１の試料群に比べ非常に高い値（約１．３×１０-3Ω−ｃｍ2 ）を示している。そして、熱処理温度が４３０℃に近づくにつれ接触抵抗は徐々に低下し、４３０℃から４７０℃においては第１の試料群とほぼ同じ値で安定している。
【００７４】
このように、本実施の形態に係る半導体素子では、オーミック電極１０がＮｉ膜５、Ｐｔ膜６およびＡｕ膜７により構成されていることにより、高温による熱処理を行うことなく十分なオーミック接触が得られることが明らかとなった。したがって、高温の熱処理による半導体素子の劣化が防止され、半導体素子の信頼性の向上が実現される。
【００７５】
なお、上述のように、ＮｉとＰｔとの間の固相反応は、約３００℃から約４５０℃の範囲内で良好に起こることから、本実施の形態に係る半導体素子の製造時においては、熱処理の温度を３００℃以上４５０℃以下とすることが好ましい。
【００７６】
この場合、Ｎｉ膜５のＮｉとＰｔ膜６のＰｔとの間の固相反応が良好に行われ、Ｎｉ膜５のＮｉがｐ型ＧａＡｓ層２へ過剰に拡散することが十分に防止される。
【００７７】
ところで、ｐ型ＧａＡｓ層２へのＮｉの拡散が完全に防止されると、Ｎｉ膜５とｐ型ＧａＡｓ層２との間でオーミック接触を得ることができなくなる。このようなＮｉの拡散状態は、特にＮｉ膜５およびＰｔ膜６の厚さに応じて変化する。また、Ｎｉ膜５およびＰｔ膜６の厚さは、オーミック電極１０の熱処理時の各層の反応状態にも影響を及ぼす。すなわち、Ｎｉ膜５の厚さが大きすぎ、Ｐｔ膜６の厚さが小さすぎると、Ｎｉ膜５のＮｉとＰｔ膜６のＰｔとの固相反応が限界を超え、Ｎｉ膜５のＮｉがｐ型ＧａＡｓ層２へ過剰に拡散されやすくなる。
【００７８】
本発明者は、Ｎｉ膜５およびＰｔ膜６の厚さがオーミック電極１０に与える影響、オーミック電極１０がＰｔ膜６を含まない場合のＮｉの状態変化の検証および従来のオーミック電極との比較を行うべく以下の試験を行った。
【００７９】
初めに、上記同様の手順で、オーミック電極１０を有する半導体素子（試料Ａ）を作製した。なお、オーミック電極１０の熱処理は電気炉４９０℃の還元ガス雰囲気中で５分間行った。
【００８０】
上述のように、オーミック電極１０のＮｉ膜５の厚さは２０ｎｍであり、Ｐｔ膜６の厚さは１００ｎｍであり、Ａｕ膜７の厚さは３００ｎｍである。この場合のオーミック電極１０の形成状態を金属顕微鏡により観察した。
【００８１】
図３は、厚さ２０ｎｍのＮｉ膜５、厚さ１００ｎｍのＰｔ膜６および厚さ３００ｎｍのＡｕ膜７からなるオーミック電極１０の形成状態を示す金属顕微鏡写真である。
【００８２】
図３によれば、本例のオーミック電極１０は表面（輪郭部）の状態が極めて滑らかに形成されていることがわかる。これにより、厚さ２０ｎｍのＮｉ膜５、厚さ１００ｎｍのＰｔ膜６および厚さ３００ｎｍのＡｕ膜７からなるオーミック電極１０においては、Ｎｉのｐ型ＧａＡｓ層２およびＰｔ膜６への拡散が良好に行われ、安定したオーミック接触が得られることが明らかとなった。
【００８３】
次に、上記同様の手順で、Ｎｉ膜５、Ｐｔ膜６およびＡｕ膜７の厚さが変化したオーミック電極１０を有する半導体素子（試料Ｂ）を作製した。なお、オーミック電極１０の熱処理は電気炉４１０℃の還元ガス雰囲気中で５分間行った。
【００８４】
本例では、オーミック電極１０のＮｉ膜５の厚さは１００ｎｍであり、Ｐｔ膜６の厚さは５０ｎｍであり、Ａｕ膜７の厚さは３００ｎｍである。この場合のオーミック電極１０の形成状態を金属顕微鏡により観察した。
【００８５】
図４は、厚さ１００ｎｍのＮｉ膜５、厚さ５０ｎｍのＰｔ膜６および厚さ３００ｎｍのＡｕ膜７からなるオーミック電極１０の形成状態を示す金属顕微鏡写真である。
【００８６】
図４によれば、本例のオーミック電極１０は表面（輪郭部）の状態が若干荒れているが、後述のボールアップ現象が発生していない。これにより、厚さ１００ｎｍのＮｉ膜５、厚さ５０ｎｍのＰｔ膜６および厚さ３００ｎｍのＡｕ膜７からなるオーミック電極１０においては、Ｎｉ膜５のＮｉのｐ型ＧａＡｓ層２およびＰｔ膜６への拡散が良好に行われ、安定したオーミック接触が得られることが明らかとなった。
【００８７】
続いて、上記同様の手順で、Ｐｔ膜６を除き、厚さ２０ｎｍのＮｉ膜５および厚さ３００ｎｍのＡｕ膜７からなるオーミック電極を有する半導体素子（試料Ｃ）を作製した。なお、オーミック電極に対する熱処理は電気炉４９０℃の還元ガス雰囲気中で５分間行った。
【００８８】
そして、オーミック電極１０がＰｔ膜６を含まない（すなわち、Ｐｔ膜６が０ｎｍ）場合のオーミック電極の形成状態を金属顕微鏡により観察した。
【００８９】
図５は、厚さ２０ｎｍのＮｉ膜５および厚さ３００ｎｍのＡｕ膜７からなるオーミック電極の形成状態を示す金属顕微鏡写真である。
【００９０】
図５によれば、本例のオーミック電極は表面（輪郭部）にボールアップ現象が生じている。ここで、ボールアップ現象とは、オーミック電極とｐ型ＧａＡｓ層２とのオーミック接触が安定して行われない状態をいう。このボールアップ現象は、Ｎｉ膜５のＮｉとＡｕ膜７のＡｕとが反応して合金化することにより発生する。
【００９１】
このようなボールアップ現象が生じると、オーミック電極とｐ型ＧａＡｓ層２との間で十分なオーミック接触を得ることができない。
【００９２】
最後に、上記同様の手順で、Ｎｉ膜５、Ｐｔ膜６およびＡｕ膜７に代えて、厚さ１００ｎｍのＡｕＺｎ合金膜および厚さ５００ｎｍのＡｕ膜を順に積層して形成されたオーミック電極を有する半導体素子（試料Ｄ）を作製した。なお、オーミック電極に対する熱処理は電気炉４９０℃の還元ガス雰囲気中で５分間行った。この場合のオーミック電極の形成状態を金属顕微鏡により観察した。
【００９３】
図６は、厚さ１００ｎｍのＡｕＺｎ合金膜および厚さ５００ｎｍのＡｕ膜からなるオーミック電極の形成状態を示す金属顕微鏡写真である。
【００９４】
図６によれば、本例のオーミック電極は表面（輪郭部）に限らず全体に渡って顕著にボールアップ現象が生じている。このボールアップ現象は、ＡｕＺｎ合金膜とｐ型ＧａＡｓ層２との間で不均一な反応が生じることにより発生する。
【００９５】
このようなボールアップ現象が生じると、オーミック電極とｐ型ＧａＡｓ層２との間で十分なオーミック接触を得ることができない。
【００９６】
このように、本発明者が作製した試料Ａ〜Ｄの金属顕微鏡観察結果から、本発明に係るオーミック電極１０はＮｉ膜５、Ｐｔ膜６およびＡｕ膜７から形成されることにより、安定したオーミック接触を得ることができることがわかった。
【００９７】
また、上記試料Ａ，Ｂ，Ｃの金属顕微鏡観察結果から、本実施の形態に係るオーミック電極１０においては、Ｐｔ膜６が厚さが５０μｍ以上の範囲で含まれることが好ましいことがわかった。この場合、Ｐｔ膜６が厚さが５０μｍ以上の範囲で含まれることにより、Ｎｉ膜５のＮｉがＰｔ膜６を突き抜けてＡｕ膜７のＡｕと反応し、合金化することが防止される。
【００９８】
さらに、上記試料Ａ，Ｂの金属顕微鏡観察結果から、本実施の形態に係るオーミック電極１０においては、Ｎｉ膜５が厚さが１００μｍ以下の範囲で形成されることが好ましいことがわかった。
【００９９】
なお、Ｎｉ膜５が１００μｍ以上の場合、Ｎｉ膜５のＮｉとＰｔ膜６のＰｔとの固相反応が限界を超える場合がある。この場合、Ｎｉ膜５のＮｉがｐ型ＧａＡｓ層２へ過剰に拡散するので、ｐ型ＧａＡｓ層２が劣化し、半導体素子の信頼性が低下する。
【０１００】
また、Ｎｉ膜５が１０ｎｍ以下の場合、長時間の熱処理時にｐ型ＧａＡｓ層２のＧａ（ガリウム）およびＡｓ（ヒ素）がＮｉ膜５を突き抜けてＰｔ膜６のＰｔと反応し、ボールアップ現象が生じる。
【０１０１】
これらより本実施の形態に係るオーミック電極１０においては、Ｎｉ膜５の厚さは１０ｎｍ以上１００ｎｍ以下であることが好ましい。
【０１０２】
本実施の形態に係るオーミック電極１０においては、上述のように、Ｎｉ膜５の厚さが１０ｎｍ以上１００ｎｍ以下で形成され、Ｐｔ膜６の厚さが５０μｍ以上で形成されることが好ましいので、各層の厚さを極端に薄くする必要がない。したがって、製造時におけるＮｉ膜５の厚さの制御が容易となる。
【０１０３】
以上、本実施の形態において、Ａｕ膜７の厚さは特に限定されない。また、オーミック電極１０のＰｔ膜６に代えてＰｄ（パラジウム）膜を用いてもよい。この場合、３５０℃での熱処理によっても十分なオーミック接触が得られる。さらにこの場合、Ｐｄ膜８の厚さが５０μｍより小さいと、Ｎｉ膜５の厚さ１０μｍより小さくしなければならないので、Ｐｄ膜８の厚さは５０μｍ以上であることが好ましい。
【０１０４】
図７は、第１の実施の形態に係る半導体素子においてＴｉ膜を付加した場合の構造を示す模式的断面図である。
【０１０５】
ここでは、ｎ型ＧａＡｓ基板１へのｐ型ＧａＡｓ層２の形成の後、ｐ型ＧａＡｓ層２上に厚さ２ｎｍのＴｉ膜１１を真空蒸着法等で形成する。そして、Ｔｉ膜１１上に厚さ２０ｎｍのＮｉ膜５、厚さ１００ｎｍのＰｔ膜６および厚さ３００ｎｍのＡｕ膜７からなる上述のオーミック電極１０を形成する。
【０１０６】
この場合、ｐ型ＧａＡｓ層２とＮｉ膜５との間にＴｉ膜１１が形成されることにより、ｐ型ＧａＡｓ層２とＮｉ膜５との接着強度が向上する。
【０１０７】
なお、Ｔｉ膜１１に代えてＣｒ膜を用いてもよい。この場合も上記同様、ｐ型ＧａＡｓ層２とＮｉ膜５との間にＣｒ膜が形成されることにより、ｐ型ＧａＡｓ層２とＮｉ膜５との接着強度が向上する。
【０１０８】
ここで、ｐ型ＧａＡｓ層２とＮｉ膜５との間に形成されるＴｉ膜１１またはＣｒ膜の厚さは２ｎｍ以下であることが好ましい。Ｔｉ膜１１またはＣｒ膜の厚さが２ｎｍ以下であることにより、Ｎｉ膜５がｐ型ＧａＡｓ層２に対してＴｉ膜１１またはＣｒ膜を介してオーミック接触することが可能となっている。
【０１０９】
（第２の実施の形態）
本実施の形態においては、本発明に係る半導体素子の一例として、半導体レーザ素子について説明する。
【０１１０】
図８は、第２の実施の形態に係る半導体レーザ素子の構造を示す模式的断面図である。
【０１１１】
第２の実施の形態に係る半導体レーザ素子は、例えば次のように作製される。
【０１１２】
初めに、ｎ型ＧａＡｓ基板１上に素子構成層２０をＭＯＣＶＤ法により形成する。素子構成層２０は、バッファ層、ｎ型コンタクト層、ｎ型クラッド層、活性層およびｐ型クラッド層を含む。ｐ型クラッド層は、平坦部とその平坦部上の中央部に形成されたリッジ部とを有する。
【０１１３】
次に、リッジ部上に厚さ３００ｎｍのｐ型キャップ層としてｐ型ＧａＡｓ層２１をＭＯＣＶＤ法により形成する。ここで、ｐ型ＧａＡｓ層２１の不純物濃度は、例えば３×１０19ｃｍ-3である。
【０１１４】
続いて、上記ｐ型ＧａＡｓ層２１を含むリッジ部の両側面および素子構成層２０の上面にｎ型電流ブロック層としてｎ型ＧａＡｓ層２２をＭＯＣＶＤ法により形成する。
【０１１５】
その後、ｐ型ＧａＡｓ層２１およびｎ型ＧａＡｓ層２２上にオーミック電極１０を形成する。オーミック電極１０の形成は第１の実施の形態と同様である。
【０１１６】
ｐ型ＧａＡｓ層２１およびｎ型ＧａＡｓ層２２上に、フォトリソグラフィ法、リフトオフ法および真空蒸着法により厚さ１５ｎｍのＮｉ膜５、厚さ１００ｎｍのＰｔ膜６および厚さ３μｍのＡｕ膜７を順に形成する。
【０１１７】
これにより形成される電極パターンに対し、還元ガス雰囲気中で熱処理を行う。熱処理は、例えば電気炉３９０℃の還元ガス雰囲気中で５分間行う。
【０１１８】
その後、ｎ型ＧａＡｓ基板１の下面に、例えばＡｕＧｅ膜、Ｎｉ膜およびＡｕ膜からなるオーミック電極５０を形成する。これにより、本実施の形態に係る半導体レーザ素子が完成する。
【０１１９】
上記のオーミック電極１０は、Ｎｉ膜５とｐ型ＧａＡｓ層２１との接触面積が小さいにもかかわらず十分なオーミック接触が得られる。特に、上述のように、電気炉３９０℃の還元ガス雰囲気中で５分間の熱処理を行うことにより、オーミック接触の安定化が図られるとともに、Ｎｉ膜５とｐ型ＧａＡｓ層２１との間の接着強度がさらに向上する。
【０１２０】
なお、本実施の形態に係るオーミック電極１０は、第１の実施の形態の図２の試験結果に示すように、熱処理の温度が３００℃であってもオーミック接触の安定化が図られる。
【０１２１】
以上のように、本実施の形態に係るオーミック電極１０は半導体レーザ素子に対しても好適に利用可能である。
【０１２２】
本実施の形態に係る半導体レーザ素子においても、第１の実施の形態に示すようにＰｔ膜６に代えて、Ｐｄ膜８を用いてもよい。この場合にも、十分に安定したオーミック接触を容易に得ることができ、信頼性が向上する。
【０１２３】
（第３の実施の形態）
本実施の形態においても、第２の実施の形態と同様に、本発明に係る半導体素子の一例として、半導体レーザ素子について説明する。
【０１２４】
図９は、第３の実施の形態に係る半導体レーザ素子の構造を示す模式的断面図である。
【０１２５】
第３の実施の形態に係る半導体レーザ素子は、例えば次のように作製される。
【０１２６】
初めに、第２の実施の形態と同様に、ｎ型ＧａＡｓ基板１上に素子構成層２０をＭＯＣＶＤ法により形成する。
【０１２７】
次に、リッジ部上に厚さ３００ｎｍのｐ型キャップ層としてｐ型ＧａＡｓ層２１をＭＯＣＶＤ法により形成する。ここで、ｐ型ＧａＡｓ層２１の不純物濃度は、例えば３×１０19ｃｍ-3である。
【０１２８】
続いて、上記ｐ型ＧａＡｓ層２１を含むリッジ部の両側面および素子構成層２０の上面にｎ型電流ブロック層としてＳｉＯ2 膜２３をＰ−ＣＶＤ（プラズマ−ＣＶＤ法）により形成する。
【０１２９】
その後、ｐ型ＧａＡｓ層２１およびＳｉＯ2 膜２３上にフォトリソグラフィ法、リフトオフ法および真空蒸着法により、厚さ１ｎｍのＴｉ膜１１、厚さ３０ｎｍのＮｉ膜５、厚さ１００ｎｍのＰｔ膜６および厚さ３μｍのＡｕ膜７を順に形成する。
【０１３０】
これにより形成される電極パターンに対し、還元ガス雰囲気中で熱処理を行う。熱処理は、例えば電気炉３９０℃の還元ガス雰囲気中で５分間行う。
【０１３１】
その後、ｎ型ＧａＡｓ基板１の下面に、例えばＡｕＧｅ膜、Ｎｉ膜およびＡｕ膜からなるオーミック電極５０を形成する。これにより、本実施の形態に係る半導体レーザ素子が完成する。
【０１３２】
上記のオーミック電極１０は、Ｎｉ膜５とｐ型ＧａＡｓ層２１との接触面積が小さいにもかかわらず十分なオーミック接触が得られる。また、ｎ型ＧａＡｓ基板１とＳｉＯ2 膜２３との間にＴｉ膜１１が形成されているので、Ｎｉ膜５とｐ型ＧａＡｓ層２１との接着強度がさらに向上し、ｎ型ＧａＡｓ基板１とＳｉＯ2 膜２３との接着強度もＴｉ膜１１により向上する。
【０１３３】
特に、上述のように、電気炉３９０℃の還元ガス雰囲気中で５分間の熱処理を行うことにより、オーミック接触の安定化がさらに図られるとともに、Ｎｉ膜５とｐ型ＧａＡｓ層２１との間の接着強度およびｎ型ＧａＡｓ基板１とＳｉＯ2 膜２３との間の接着強度がＴｉ膜１１によりさらに向上する。
【０１３４】
なお、本実施の形態に係るオーミック電極１０は、第２の実施の形態の図２の試験結果に示すように、熱処理の温度が３００℃であってもオーミック接触の安定化が図られる。
【０１３５】
以上のように、本実施の形態に係るオーミック電極１０は半導体レーザ素子に対しても好適に利用可能である。
【０１３６】
上記では、第１の実施の形態に示すようにＰｔ膜６に代えてＰｄ膜８を用いてもよい。この場合にも、十分に安定したオーミック接触を容易に得ることができ、信頼性が向上する。
【０１３７】
また、第１の実施の形態に示すようにＴｉ膜１１に代えてＣｒ膜を用いてもよい。この場合にも、Ｃｒ膜によりＮｉ膜５とｐ型ＧａＡｓ層２１との接着強度がさらに向上し、ｎ型ＧａＡｓ基板１とＳｉＯ2 膜２３との接着強度も向上する。
【０１３８】
（第４の実施の形態）
本実施の形態においても、第２の実施の形態と同様に、本発明に係る半導体素子の一例として、半導体レーザ素子について説明する。
【０１３９】
図１０は、第４の実施の形態に係る半導体レーザ素子の構造を示す模式的断面図である。
【０１４０】
第４の実施の形態に係る半導体レーザ素子は、例えば次のように作製される。
【０１４１】
初めに、第２の実施の形態と同様に、ｎ型ＧａＡｓ基板１上に素子構成層２０をＭＯＣＶＤ法により形成する。
【０１４２】
次に、リッジ部上に厚さ３００ｎｍのｐ型キャップ層としてｐ型ＧａＡｓ層２１をＭＯＣＶＤ法により形成する。ここで、ｐ型ＧａＡｓ層２１の不純物濃度は、例えば９×１０19ｃｍ-3である。
【０１４３】
続いて、上記ｐ型ＧａＡｓ層２１を含むリッジ部の両側面および素子構成層２０の上面にｎ型電流ブロック層としてｎ型ＧａＡｓ層２４をＭＯＣＶＤ法により形成する。そして、ｐ型ＧａＡｓ層２１およびｎ型ＧａＡｓ層２４の上にコンタクト層として厚さ３μｍのｐ型ＧａＡｓ層２５をＭＯＣＶＤ法により形成する。
【０１４４】
その後、ｐ型ＧａＡｓ層２５上にフォトリソグラフィ法、リフトオフ法および真空蒸着法により厚さ１００ｎｍのＮｉ膜５、厚さ１００ｎｍのＰｄ膜８および厚さ５００ｎｍのＡｕ膜７を順に形成する。
【０１４５】
これにより形成される電極パターンに対し、還元ガス雰囲気中で熱処理を行う。熱処理は、例えば電気炉４００℃の還元ガス雰囲気中で５分間行う。
【０１４６】
その後、ｎ型ＧａＡｓ基板１の下面に、例えばＡｕＧｅ膜、Ｎｉ膜およびＡｕ膜からなるオーミック電極５０を形成する。これにより、本実施の形態に係る半導体レーザ素子が完成する。
【０１４７】
上記のオーミック電極１０には、Ｐｄ膜８が用いられている。これにより、Ｎｉ膜５のＮｉがＰｄ膜８のＰｄと固相反応し、Ｎｉ膜５のＮｉがＰｄ膜８側へ拡散する。それにより、ｐ型ＧａＡｓ層２５へＮｉ膜５のＮｉが過剰に拡散することが防止される。なお、Ｎｉ膜５のＮｉはｐ型ＧａＡｓ層２５へオーミック接触するために必要な程度のみ拡散する。その結果、ＮｉからなるＮｉ膜５による安定したオーミック接触が得られる。
【０１４８】
特に、上述のように、電気炉４００℃の還元ガス雰囲気中で５分間の熱処理を行うことにより、オーミック接触の安定化がさらに図られる。
【０１４９】
なお、図示していないが、本実施の形態に係るオーミック電極１０は、熱処理の温度が３５０℃であってもオーミック接触の安定化が図られることを試験により確認した。
【０１５０】
以上のように、本実施の形態に係るオーミック電極１０は半導体レーザ素子に対しても好適に利用可能である。
【０１５１】
本実施の形態に係る半導体レーザ素子において、オーミック電極１０は、Ｐｄ膜８に代えて、Ｐｔ膜６を用いてもよい。この場合にも、十分に安定したオーミック接触を容易に得ることができ、信頼性が向上する。
【０１５２】
以上、第１〜第４の実施の形態に示すように、本発明に係る半導体素子は、オーミック電極１０がＮｉ膜５、Ｐｔ膜６およびＡｕ膜７またはＮｉ膜５、Ｐｄ膜８およびＡｕ膜７により形成されている。
【０１５３】
このように、１０ｎｍを超える厚さのＮｉ膜５が直接または薄いＴｉ膜１１もしくはＣｒ膜を介してｐ型ＧａＡｓ層２，２１，２５上に形成され、浅いｐｎ接合を有する半導体素子においてもオーミック電極１０が形成されるので、安定したオーミック接触を得ることができるとともに、簡単な構成で高い信頼性が実現されている。
【０１５４】
以上、第１〜第４の実施の形態において、ｐ型ＧａＡｓ層２，２１，２５はｐ型半導体に相当し、オーミック電極１０はオーミック電極に相当し、Ｎｉ膜５は第１の金属膜に相当し、Ｐｔ膜６およびＰｄ膜８は第２の金属膜に相当し、Ａｕ膜７は第３の金属膜に相当し、Ｔｉ膜１１またはＣｒ膜は第４の金属膜に相当する。
【産業上の利用可能性】
【０１５５】
本発明に係る半導体素子およびその製造方法は、各種電子機器等に利用することができる。
【図面の簡単な説明】
【０１５６】
【図１】第１の実施の形態に係る半導体素子の構造および製造方法を示す模式的断面図である。
【図２】オーミック電極の構成および熱処理温度と接触抵抗との関係を示すグラフである。
【図３】厚さ２０ｎｍのＮｉ膜、厚さ１００ｎｍのＰｔ膜および厚さ３００ｎｍのＡｕ膜からなるオーミック電極の形成状態を示す金属顕微鏡写真である。
【図４】厚さ１００ｎｍのＮｉ膜、厚さ５０ｎｍのＰｔ膜および厚さ３００ｎｍのＡｕ膜からなるオーミック電極の形成状態を示す金属顕微鏡写真である。
【図５】厚さ２０ｎｍのＮｉ膜および厚さ３００ｎｍのＡｕ膜からなるオーミック電極の形成状態を示す金属顕微鏡写真である。
【図６】厚さ１００ｎｍのＡｕＺｎ合金膜および厚さ５００ｎｍのＡｕ膜からなるオーミック電極の形成状態を示す金属顕微鏡写真である。
【図７】第１の実施の形態に係る半導体素子においてＴｉ膜を付加した場合の構造を示す模式的断面図である。
【図８】第２の実施の形態に係る半導体レーザ素子の構造を示す模式的断面図である。
【図９】第３の実施の形態に係る半導体レーザ素子の構造を示す模式的断面図である。
【図１０】第４の実施の形態に係る半導体レーザ素子の構造を示す模式的断面図である。
【図１１】従来のｐ型ＧａＡｓ半導体に対するオーミック電極の種々の例を示す模式図である。
【符号の説明】
【０１５７】
１  ｎ型ＧａＡｓ基板
２，２１，２５  ｐ型ＧａＡｓ層
５  Ｎｉ膜
６  Ｐｔ膜
７  Ａｕ膜
８  Ｐｄ膜
１０  オーミック電極
１１  Ｔｉ膜
【図１】
2005109058.tif 000003
【図２】
2005109058.tif 000004
【図３】
2005109058.tif 000005
【図４】
2005109058.tif 000006
【図５】
2005109058.tif 000007
【図６】
2005109058.tif 000008
【図７】
2005109058.tif 000009
【図８】
2005109058.tif 000010
【図９】
2005109058.tif 000011
【図１０】
2005109058.tif 000012
【図１１】
2005109058.tif 000013