(57)【要約】【課題】  Ｎ型多結晶シリコン膜をコンタクトプラグに用いた半導体装置のショートチャネル効果を抑制し、リーク電流を増加させることなくドレイン電流を確保する。【解決手段】  本発明では、ＮｃｈＭＯＳトランジスタのソース・ドレインコンタクト開口部に砒素イオン注入１３を行い、Ｎ＋ソース層９及びＮ＋ドレイン層１０内にイオン注入層１４を形成する。その後、リンドープ多結晶シリコン膜からなるコンタクトプラグ１６をソース・ドレインコンタクト開口部に形成する。そして、熱処理により、Ｎ＋ソース層９及びＮ＋ドレイン層１０内に砒素イオン注入層１４を活性化したＮ＋層１５、リンドープ多結晶シリコン膜からリン（Ｐ）が拡散したＮ＋層１７が形成される。【選択図】  図５
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の主面に選択的に設けられた第２導電型の拡散層と、
前記拡散層上の層間絶縁膜に設けられ、且つ前記拡散層表面を露出するコンタクト開口部と、
前記コンタクト開口部から露出された前記拡散層表面に前記拡散層の深さよりも浅く設けられ、且つ第２導電型の第１の不純物を有する第１の高濃度層と、
前記コンタクト開口部内に設けられ、前記第１の不純物よりも原子量が小さい第２導電型の第２の不純物を含む多結晶シリコン膜からなるコンタクトプラグと、
前記コンタクト開口部から露出された前記拡散層表面に前記第1の高濃度層と重畳して前記拡散層の深さよりも浅く設けられ、且つ前記第２導電型の第２の不純物を有する第２の高濃度層と、
を具備することを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板の主面に選択的に設けられた第２導電型のソース及びドレイン層と、
前記ソース及びドレイン層上の層間絶縁膜に設けられ、且つ前記ソース及びドレイン層表面を露出するコンタクト開口部と、
前記コンタクト開口部から露出された前記ソース及びドレイン層表面に前記ソース及びドレイン層の深さよりも浅く設けられ、且つ第２導電型の第１の不純物を有する第１の高濃度層と、
前記コンタクト開口部内に設けられ、前記第１の不純物よりも原子量が小さい第２導電型の第２の不純物を含む多結晶シリコン膜からなるコンタクトプラグと、
前記コンタクト開口部から露出された前記ソース及びドレイン層表面に前記第1の高濃度層と重畳して前記ソース及びドレイン層の深さよりも浅く設けられ、且つ前記第２導電型の第２の不純物を有する第２の高濃度層と、
を具備することを特徴とする半導体装置。
【請求項３】
第１導電型の半導体基板の主面に選択的に設けられた第２導電型のソース及びドレイン層と、
前記ソース及びドレイン層上の層間絶縁膜に設けられ、且つ前記ソース及びドレイン層表面を露出するコンタクト開口部と、
前記コンタクト開口部から露出された前記ソース及びドレイン層表面に前記ソース及びドレイン層の深さよりも浅く設けられ、且つ第２導電型の第１の不純物を有する第１の高濃度層と、
前記コンタクト開口部内に設けられ、前記第１の不純物よりも原子量が小さい第２導電型の第２の不純物を含む多結晶シリコン膜からなるコンタクトプラグと、
前記第1の高濃度層表面に前記第1の高濃度層の深さよりも深く、前記ソース及びドレイン層の深さより浅く設けられ、且つ前記第２導電型の第２の不純物を有する第２の高濃度層と、
を具備することを特徴とする半導体装置。
【請求項４】
前記第１の不純物元素は、砒素又はアンチモンであり、前記第２の不純物元素はリンであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
第１導電型の半導体基板の主面に第２導電型のソース及びドレイン層を選択的に形成する工程と、
前記ソース及びドレイン層上の層間絶縁膜を除去して前記ソース及びドレイン層表面を露出するコンタクト開口部を形成する工程と、
前記コンタクト開口部から露出された前記ソース及びドレイン層表面に、第２導電型の第１の不純物をイオン注入し、前記ソース及びドレイン層の深さよりも浅い第２導電型の第１の不純物を有する第１の高濃度層を形成する工程と、
前記コンタクト開口部内に、前記第１の不純物よりも原子量が小さい第２導電型の第２の不純物を含む多結晶シリコン膜からなるコンタクトプラグを形成する工程と、
前記コンタクト開口部から露出された前記ソース及びドレイン層表面に前記コンタクトプラグ中の不純物を拡散させ、前記ソース及びドレイン層の深さよりも浅い第２の高濃度層を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特にＮ型不純物を高濃度にドープした多結晶シリコン膜をコンタクトプラグとして使用するＭＯＳ型電界効果トランジスタ（以下、ＭＯＳトランジスタと呼称する）を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic  Random  Access  Memory）等のメモリデバイスのセル領域内には、トランスファーゲート用ＭＯＳトランジスタと電荷蓄積用のキャパシタからなるメモリセルが形成されている。このＭＯＳトランジスタには、ゲート電極形成及びソース・ドレイン用拡散層形成後に、Ｎ型不純物を有する多結晶シリコン膜を用いたコンタクトプラグが形成され、ビット線との接続に用いられている（例えば、特許文献１参照。）。
【０００３】
このように形成されるＭＯＳトランジスタは、ゲート長、チャネル領域の不純物濃度、ソース・ドレイン用拡散層の濃度及び深さ、コンタクトプラグを構成する多結晶シリコン膜の不純物濃度等を制御して所望の特性を得ている。
【０００４】
上述した半導体装置においては、半導体装置を構成するＭＯＳトランジスタのゲート寸法の微細化が進展し、チャネル幅が狭くなると、ソース・ドレイン用拡散層とコンタクトプラグとのコンタクト面積が小さくなり、コンタクト抵抗が増加してＭＯＳトランジスタの動作時のドレイン電流を十分確保できずにＤＲＡＭの書き込み不良が発生するという問題がある。
【０００５】
更に、コンタクトプラグに比較的拡散係数の大きなリンドープ多結晶シリコン膜を用いた場合、ソース・ドレイン用拡散層とコンタクトプラグとの間隔が狭くなるとソース・ドレイン用拡散層の接合リークが増大する、或いは、ショートチャネル効果によるＭＯＳトランジスタの特性劣化が発生するという問題点がある。
【特許文献１】特開２００１−１７７０７４号公報（頁１８、図６）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、ＭＯＳトランジスタのソース・ドレイン用拡散層へのコンタクトプラグとしてＮ型不純物を有する多結晶シリコン膜を用いる場合に、ショートチャネル効果を抑制し、リーク電流を増加させることなくＭＯＳトランジスタのドレイン電流を確保できる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の一態様の半導体装置は、第１導電型の半導体基板の主面に選択的に設けられた第２導電型の拡散層と、前記拡散層上の層間絶縁膜に設けられ、且つ前記拡散層表面を露出するコンタクト開口部と、前記コンタクト開口部から露出された前記拡散層表面に前記拡散層の深さよりも浅く設けられ、且つ第２導電型の第１の不純物を有する第１の高濃度層と、前記コンタクト開口部内に設けられ、前記第１の不純物よりも原子量が小さい第２導電型の第２の不純物を含む多結晶シリコン膜からなるコンタクトプラグと、前記コンタクト開口部から露出された前記拡散層表面に前記第1の高濃度層と重畳して前記拡散層の深さよりも浅く設けられ、且つ前記第２導電型の第２の不純物を有する第２の高濃度層とを具備することを特徴とする。
【０００８】
更に、上記目的を達成するために、本発明の一態様の半導体装置の製造方法は、第１導電型の半導体基板の主面に第２導電型のソース及びドレイン層を選択的に形成する工程と、前記ソース及びドレイン層上の層間絶縁膜を除去して前記ソース及びドレイン層表面を露出するコンタクト開口部を形成する工程と、前記コンタクト開口部から露出された前記ソース及びドレイン層表面に、第２導電型の第１の不純物をイオン注入し、前記ソース及びドレイン層の深さよりも浅い第２導電型の第１の不純物を有する第１の高濃度層を形成する工程と、前記コンタクト開口部内に、前記第１の不純物よりも原子量が小さい第２導電型の第２の不純物を含む多結晶シリコン膜からなるコンタクトプラグを形成する工程と、前記コンタクト開口部から露出された前記ソース及びドレイン層表面に前記コンタクトプラグ中の不純物を拡散させ、前記ソース及びドレイン層の深さよりも浅い第２の高濃度層を形成する工程とを具備することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、ＭＯＳトランジスタのソース・ドレイン用拡散層へのコンタクトプラグとしてＮ型不純物を有する多結晶シリコン膜を用いる場合に、ショートチャネル効果を抑制し、リーク電流を増加させることなくＭＯＳトランジスタのドレイン電流を確保できる半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１１】
まず、本発明の実施例１に係る半導体装置について、図面を参照して説明する。本実施例は、スタック型キャパシタを有するDＲＡＭに適用した例で、図１はＤＲＡＭのメモリセルアレイの一部を概略的に示す平面図、図２乃至６は図１のＡ−Ａ線に沿うＤＲＡＭのメモリセル部の製造工程を示す断面図である。
【００１２】
図１に示すように、このメモリセルアレイは、電荷転送用の１個のＮｃｈＭＯＳトランジスタと、電荷蓄積用の１個のスタック構造のキャパシタからなるＤＲＡＭメモリセルがシリコン基板上に行列状に設けられている。シリコン基板内の活性領域にはソース領域、ドレイン領域、チャネル領域が形成される（詳細は後述する）。チャネル領域の上方を横切る方向にゲート電極を含むワード線ＷＬ１乃至４が設けられる。ソースコンタクト部Ｃ１ａ、Ｃ１ｂ、及びドレインコンタクト部Ｃ２は、ビット線（ＢＬ）形成方向に対して並行に設けられる。ビット線コンタクト部Ｃ３は、ドレインコンタクト部Ｃ２に連なる配線部にビット線（ＢＬ）を接続する。ソースコンタクト部Ｃ１ａ、Ｃ１ｂ上には、スタック型キャパシタの下部電極を接続するためのノードコンタクト部が設けられる（詳細は後述する）。
【００１３】
図２に示すように、まず、周知の方法で、Ｐ型シリコン基板１の主面に素子分離用のＳＴＩ（シャロートレンチアイソレーション）を形成した後に、メモリセル部に閾値電圧調整用のチャネルイオン注入を行い、熱処理によりこのチャネルイオン注入層を活性化させる。次に、ＮｃｈＭＯＳトランジスタのゲート絶縁膜３、ゲート電極４を形成した後に、ゲート電極保護膜５を形成する。ここで、ゲート絶縁膜４にシリコン酸化膜を用いているが、シリコン酸化膜を熱窒化したＳｉＮｘＯｙ膜、シリコン窒化膜（Ｓｉ３Ｎ４）／シリコン酸化膜の積層膜、高誘電体膜（Ｈｉｇｈ−Ｋゲート絶縁膜）、或いは高誘電体膜のシリケート物（例えば、ＨｆＳｉＯＮ）を用いてもよい。続いて、ソース・ドレイン層形成用に、リンイオン注入７を行い、シリコン基板１内にイオン注入層８を形成する。ここで、リン（Ｐ）のイオン注入条件として、例えば、加速電圧１０ＫｅＶ、ドーズ量１×１０１３／ｃｍ２を用いる。そして、ゲート電極４及びゲート電極保護膜５の周囲に選択的にゲート側壁用シリコン窒化膜６を形成する。
【００１４】
次に、図３に示すように、層間絶縁膜１１を堆積し、熱処理を行う。ここで、イオン注入層８は熱拡散により活性化されて、Ｎ＋ソース層９、Ｎ＋ドレイン層１０となる。なお、製造工程終了後でのＮ＋ソース層９及びＮ＋ドレイン層１０の表面濃度は、例えば、２×１０１８／ｃｍ２以下に設定される。続いて、周知のリソグラフィー法によりコンタクト形成予定領域上に開口部を有するレジスト膜１２を形成する。そして、このレジスト膜１２をマスクに層間絶縁膜１１を異方性エッチング、例えばＲＩＥ（Reactive  Ion  Etching）法によりエッチング除去して、Ｎ＋ソース層９及びＮ＋ドレイン層１０のコンタクト開口部表面を露出する。
【００１５】
続いて、図４に示すように、レジスト膜１２を除去した後、ソース・ドレインコンタクト開口部の表面に第１の不純物の砒素イオン注入１３を行い、Ｎ＋ソース層９及びＮ＋ドレイン層１０内にイオン注入層１４を形成する。ここで、砒素（Ａｓ）のイオン注入条件として、加速電圧はシリコン基板１にピークをもたせるために５ＫｅＶ以上、Ｎ＋ソース層９、Ｎ＋ドレイン層１０よりも浅く形成するために３０ＫｅＶ以内の範囲が好ましく、ドーズ量はコンタクト抵抗を低減するために１×１０１３／ｃｍ２以上、砒素（Ａｓ）の異常拡散を抑制するために１×１０１５／ｃｍ２以内の範囲が好ましい。更に好ましくは、加速電圧７ＫｅＶ、ドーズ量５×１０１３／ｃｍ２がよい。
【００１６】
そして、図５に示すように、第２の不純物のリンドープ多結晶シリコン膜からなるコンタクトプラグ１６をソース・ドレインコンタクト開口部に形成する。なお、Ｎ＋ソース層９及びＮ＋ドレイン層１０とコンタクトプラグ１６の接触抵抗を低減するために、リンドープ多結晶シリコン膜中のリン（Ｐ）濃度は、例えば、１×１０２０／ｃｍ２と製造工程終了後でのＮ＋ソース層９及びＮ＋ドレイン層１０の表面濃度よりも２桁程度高く設定される。次に、熱処理を行い、Ｎ＋ソース層９及びＮ＋ドレイン層１０内に砒素イオン注入層１４を活性化したＮ＋層（第１の高濃度層）１５、リンドープ多結晶シリコン膜からリン（Ｐ）を拡散したＮ＋層（第２の高濃度層）１７が形成される。ここで、シリコン基板１中に注入された砒素（Ａｓ）は、リン（Ｐ）と同じＮ型不純物であり、お互いに斥力を有している。また、砒素（Ａｓ）はリン（Ｐ）よりも原子半径及び原子量が大きく、拡散係数が小さいのでリンドープ多結晶シリコン膜からのリン（Ｐ）の拡散を抑制することができ、しかも砒素（Ａｓ）自身の拡散深さを抑制することができる。
【００１７】
このため、Ｎ＋ソース層９及びＮ＋ドレイン層１０の表面濃度Ｃｓ１、拡散深さＸｊ１、Ｎ＋層１５の表面濃度Ｃｓ２、拡散深さＸｊ２、及びＮ＋層１７の表面濃度Ｃｓ３、拡散深さＸｊ３の関係は、
Ｃｓ３＞Ｃｓ２＞Ｃｓ１・・・・・・・・・・・・・・・・・・・・・・・・・・・式（１）
と表され、この関係を維持しながら、
Ｘｊ１＞Ｘｊ３＞Ｘｊ２・・・・・・・・・・・・・・・・・・・・・・・・・・・・・式（２）
と表され、リンドープ多結晶シリコン膜からのリン（Ｐ）の拡散深さＸｊ３をＮ＋ソース層９及びＮ＋ドレイン層１０の拡散深さＸｊ１よりも浅く形成することができる。ここで、Ｎ＋層１５の部分はＮ＋層１７と重畳されており、この部分の表面濃度は他の部分よりも高濃度、例えば、１×１０２０／ｃｍ２とＮ＋ソース層９及びＮ＋ドレイン層１０の表面濃度よりも２桁程度高く形成される。なお、Ｎ＋層１５の拡散深さＸｊ２をＮ＋層１７の拡散深さＸｊ３よりも深く、且つＮ＋ソース層９及びＮ＋ドレイン層１０の拡散深さＸｊ１よりも浅く形成してもよい。
【００１８】
次に、図６に示すように、ソース・ドレインコンタクト開口部以外のコンタクトプラグ１６を選択的に除去した後、周知の方法で、層間絶縁膜１８、点線で示すビット線コンタクト部Ｃ３及び断面よりも背後側に設けられたビット線ＢＬを形成する。続いて、層間絶縁膜１９、ストレージノードであるコンタクトプラグ２０、層間絶縁膜２１、ストレージノードであるスタック型キャパシタの下部電極２２、キャパシタ絶縁膜２３、スタック型キャパシタの上部電極２４を形成する。そして、図示していないが、上部配線、上部層間絶縁膜、及び最上層の保護絶縁膜等を形成することによりＤＲＡＭは完成する。
【００１９】
上述したように、本実施例の半導体装置では、ＮｃｈＭＯＳトランジスタのソース・ドレインコンタクト開口部にリンドープ多結晶シリコン膜からなるコンタクトプラグ１６を形成する前に、ソース・ドレインコンタクト開口部に砒素イオン注入を行っている。このため、リンドープ多結晶シリコン膜からリンの拡散を抑制することができ、リンドープ多結晶シリコン膜からのリン（Ｐ）の拡散深さＸｊ３をＮ＋ソース層９及びＮ＋ドレイン層１０の拡散深さＸｊ１よりも浅く形成することができる。したがって、従来よりもＮｃｈＭＯＳトランジスタの接合リーク電流を低減でき、且つショートチャネル効果によるＭＯＳトランジスタの特性劣化を抑制することができる。
【００２０】
更に、ソース・ドレインコンタクト開口部に砒素イオン注入を行い、Ｎ＋層１５を設けているので、Ｎ＋ソース層９及びＮ＋ドレイン層１０とコンタクトプラグ１６の接触抵抗を従来よりも低減することできる。したがって、接合リーク電流を増大させることなく、ＮｃｈＭＯＳトランジスタのドレイン電流を増大することができる。
【実施例２】
【００２１】
次に、本発明の実施例２に係る半導体装置について、図面を参照して説明する。図７は、ＤＲＡＭのメモリセル部の製造工程を示す断面図である。本実施例ではソース・ドレインコンタクト開口部へのイオン注入のイオン種を変更している。
【００２２】
以下、本実施例において、実施例１と同一構成部分には、同一符号を付してその部分の説明は省略し、異なる部分のみ説明する。
【００２３】
図７に示すように、レジスト膜をマスクに層間絶縁膜１１を異方性エッチングによりエッチング除去してＮ＋ソース層９及びＮ＋ドレイン層１０のコンタクト開口部表面を露出させ、このレジスト膜を除去した後、ソース・ドレインコンタクト開口部の表面にアンチモンイオン注入２５を行い、Ｎ＋ソース層９及びＮ＋ドレイン層１０内にイオン注入層２６を形成する。ここで、アンチモン（Ｓｂ）のイオン注入条件として、加速電圧５〜３０ＫｅＶ、ドーズ量１×１０１３〜量１×１０１５／ｃｍ２の範囲、例えば加速電圧１０ＫｅＶ、ドーズ量５×１０１３／ｃｍ２を用いる。そして、リンドープ多結晶シリコン膜からなるコンタクトプラグ１６をソース・ドレインコンタクト開口部に形成する。ここで、シリコン基板１中に注入されたアンチモン（Ｓｂ）は、リン（Ｐ）と同じＮ型不純物であり、お互いに斥力を有している。また、アンチモン（Ｓｂ）はリン（Ｐ）よりも原子半径及び原子量が大きく、拡散係数が小さく、且つ砒素（Ａｓ）より原子半径及び原子量が大きいのでリンドープ多結晶シリコン膜からのリン（Ｐ）の拡散を抑制することができ、しかもアンチモン（Ｓｂ）自身の拡散深さを抑制することができる。
【００２４】
上述したように、本実施例の半導体装置では、ＮｃｈＭＯＳトランジスタのソース・ドレインコンタクト開口部にリンドープ多結晶シリコン膜からなるコンタクトプラグ１６を形成する前に、ソース・ドレインコンタクト開口部にアンチモンイオン注入を行っている。このため実施例１と同様な効果を有する。
【００２５】
なお、本実施例では、リンドープ多結晶シリコン膜をコンタクトプラグに用いているが、砒素ドープ多結晶シリコン膜をコンタクトプラグに用いてもよい。
【実施例３】
【００２６】
次に、本発明の実施例３に係る半導体装置について、図面を参照して説明する。図８は、ＤＲＡＭのメモリセル部の製造工程を示す断面図である。本実施例ではソース・ドレインコンタクト開口部の形成方法を変更している。
【００２７】
以下、本実施例において、実施例１と同一構成部分には、同一符号を付してその部分の説明は省略し、異なる部分のみ説明する。
【００２８】
図８に示すように、ゲート側壁用シリコン窒化膜６を形成後、全面に層間絶縁膜１１を堆積する。次に、この層間絶縁膜１１を選択的にエッチング除去し、Ｎ＋ソース層９及びＮ＋ドレイン層１０表面を露出させてゲート電極４に対して自己整合的にソース・ドレイン部にセルフアライン開口部ＳＣを形成する。続いて、セルフアライン開口部ＳＣの表面に砒素イオン注入１３を行い、Ｎ＋ソース層９及びＮ＋ドレイン層１０内にイオン注入層１４を形成する。ここで、セルフアライン開口部ＳＣは、マスク合わせを用いずに自己整合的に形成されているので、Ｎ＋ソース層９及びＮ＋ドレイン層１０とイオン注入層１４の間隔を一定にすることができる。
【００２９】
上述したように、本実施例の半導体装置では、ゲート電極４に対して自己整合的にソース・ドレイン部にセルフアライン開口部ＳＣを形成した後、セルフアライン開口部ＳＣに砒素イオン注入１３を行っている。このため、ＮｃｈＭＯＳトランジスタのゲート寸法が微細化されても、実施例１と同様な効果を有する。
【００３０】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００３１】
例えば、本実施例では、スタック型キャパシタを有するDＲＡＭに適用しているが、トレンチ型キャパシタを有するDＲＡＭに適用できる。また、ＤＲＡＭについて説明したが、マスクＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、及びＥ２ＰＲＯＭ等の各種ＲＯＭや、ＳＲＡＭ、ロジックＬＳＩにも適用できる。
【００３２】
そして、本実施例では、トランジスタ間の分離にＳＴＩを用いているが埋め込み酸化膜を用いたリセスドＬＯＣＯＳを用いてもよい。
【００３３】
更に、実施例１では、ＮｃｈＭＯＳトランジスタのソース・ドレインコンタクト開口部に砒素イオン注入層１４を活性化したＮ＋層１５、リンドープ多結晶シリコン膜からリン（Ｐ）を拡散したＮ＋層１７を形成しているが、トランジスタが設けられていない部分のＮ＋拡散層のコンタクト開口部に適用してもよい。
【００３４】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  第１導電型の半導体基板の主面に第２導電型であるＭＯＳトランジスタのソース及びドレイン層を選択的に形成する工程と、前記ソース及びドレイン層上の層間絶縁膜を選択的に除去し、前記ソース及びドレイン層表面を露出させて前記ＭＯＳトランジスタのゲート電極に対して自己整合的にコンタクト開口部を形成する工程と、前記コンタクト開口部から露出された前記ソース及びドレイン層表面に、第２導電型の第１の不純物をイオン注入し、前記ソース及びドレイン層の深さよりも浅い第２導電型の第１の不純物を有する第１の高濃度層を形成する工程と、前記コンタクト開口部内に、前記第１の不純物よりも原子量が小さい第２導電型の第２の不純物を含む多結晶シリコン膜からなるコンタクトプラグを形成する工程と、前記コンタクト開口部から露出された前記ソース及びドレイン層表面に、前記コンタクトプラグ中の不純物を拡散させて前記ソース及びドレイン層の深さよりも浅い第２の高濃度層を形成する工程とを具備する半導体装置の製造方法。
【００３５】
（付記２）  前記第１の不純物元素は、砒素又はアンチモンであり、前記第２の不純物元素はリンである付記１に記載の半導体装置の製造方法。
【００３６】
（付記３）  前記第１の不純物元素は、アンチモンであり、前記第２の不純物元素は砒素である付記１に記載の半導体装置の製造方法。
【００３７】
（付記４）  前記第１の不純物のイオン注入は、加速電圧が５ＫｅＶ以上、３０ＫｅＶ以下の範囲で、ドーズ量が1×１０１３／ｃｍ２以上、1×１０１５／ｃｍ２以下の範囲で行うことを特徴とする付記１乃至３のいずれか記載の半導体装置の製造方法。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施例１に係るＤＲＡＭのメモリセルアレイ部を概略的に示す平面図。
【図２】図１のＡ−Ａ線に沿うＤＲＡＭのメモリセル部の製造工程を示す断面図。
【図３】図１のＡ−Ａ線に沿うＤＲＡＭのメモリセル部の製造工程を示す断面図。
【図４】図１のＡ−Ａ線に沿うＤＲＡＭのメモリセル部の製造工程を示す断面図。
【図５】図１のＡ−Ａ線に沿うＤＲＡＭのメモリセル部の製造工程を示す断面図。
【図６】図１のＡ−Ａ線に沿うＤＲＡＭのメモリセル部の製造工程を示す断面図。
【図７】本発明の実施例２に係るＤＲＡＭのメモリセル部の製造工程を示す断面図。
【図８】本発明の実施例３に係るＤＲＡＭのメモリセル部の製造工程を示す断面図。
【符号の説明】
【００３９】
１  シリコン基板
２  ＳＴＩ（シャロートレンチアイソレーション）
３  ゲート絶縁膜
４  ゲート電極
５  ゲート電極保護膜
６  シリコン窒化膜
７  リンイオン注入
８、１４  イオン注入層
９  Ｎ＋ソース層
１０  Ｎ＋ドレイン層
１１、１８、１９、２１  層間絶縁膜    
１２  レジスト膜
１３  砒素イオン注入
１５  Ｎ＋層（第１の高濃度層）
１７  Ｎ＋層（第２の高濃度層）
１６、２０  コンタクトプラグ
２２  下部電極
２３  キャパシタ絶縁膜
２４  上部電極
ＢＬ  ビット線
Ｃ１ａ、Ｃ１ｂ  ソースコンタクト部
Ｃ２  ドレインコンタクト部
Ｃ３  ビット線コンタクト部
ＷＬ１乃至４  ワード線
【図１】
2005259939.tif 000003
【図２】
2005259939.tif 000004
【図３】
2005259939.tif 000005
【図４】
2005259939.tif 000006
【図５】
2005259939.tif 000007
【図６】
2005259939.tif 000008
【図７】
2005259939.tif 000009
【図８】
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