(57)【要約】【課題】  主に抵抗成分を利用したメモリ素子の構成により高精度，高速なデータの読み出しを提供する。【解決手段】  マトリックス状に配列されたメモリアレイにデータが記憶され，アドレス指定することで上記データを読み出すことが可能な半導体記憶装置であって：複数のワード線対４１０と；複数のワード線対４１２と；上記ワード線対と上記ビット線対が交差する各領域において，上記ワード線対の２本のワード線と上記ビット線対の２本のビット線とを各々橋渡しするように接続された複数の抵抗部４１４とが設けられ，上記抵抗部は，ワード線方向とビット線方向の両方向に各々差動の値を有する抵抗から構成される半導体記憶装置が提供される。かかる構成により，高精度，高速なデータの読み出しを可能とし，かつ，安価で小型な半導体記憶装置が提供される。【選択図】    図７
2005078696.tif 000002
【特許請求の範囲】
【請求項１】
マトリックス状に配列されたメモリ素子にデータが記憶され，アドレス指定することで前記データを読み出すことが可能な半導体記憶装置であって：
前記配列の行方向に等間隔に配され，相隣り合う２本で一対を成す複数のワード線対と；
前記ワード線対と交差し，前記配列の列方向に等間隔に配され，相隣り合う２本で一対を成す複数のビット線対と；
前記ワード線対と前記ビット線対が交差する各領域において，前記ワード線対の２本のワード線と前記ビット線対の２本のビット線とを各々橋渡しするように接続され，前記メモリ素子として機能する複数の抵抗部と；
が設けられ，
前記抵抗部は，記憶されたデータに応じた抵抗値を有する１または２以上の抵抗で形成され，１記憶単位を構成することを特徴とする，半導体記憶装置。
【請求項２】
前記抵抗部は，前記ワード線対の２本のワード線と前記ビット線対の２本のビット線との各交差部を挟むように，一端を前記ワード線に他端を前記ビット線に接続して成る４つの抵抗から構成され，
前記４つの抵抗の抵抗値の組み合わせによって，前記抵抗部に記憶されたデータが判別されることを特徴とする，請求項１に記載の半導体記憶装置。
【請求項３】
前記２本のワード線と前記２本のビット線の交差において，前記４つの抵抗のうち，対角する交差部に設けられた２つの抵抗の抵抗値は実質的に等しく，同ワード線に接続された２つの抵抗の抵抗値は相違することを特徴とする，請求項２に記載の半導体記憶装置。
【請求項４】
前記４つの抵抗の抵抗値は所定の２値からなり，このことから生じる前記４つの抵抗の２つの状態が，データ０とデータ１の対に割り付けられることを特徴とする，請求項３に記載の半導体記憶装置。
【請求項５】
前記データの読み出しは，前記ワード線対の２本のワード線間に電圧または電流が印加されたとき，前記ビット線対の２本のビット線間に流れる電流が正であるか負であるかによって行われることを特徴とする，請求項１に記載の半導体記憶装置。
【請求項６】
前記データの読み出しは，前記ワード線対の２本のワード線間に電圧または電流が印加されたとき，前記ビット線対の２本のビット線間にかかる電圧が正であるか負であるかによって行われることを特徴とする，請求項１に記載の半導体記憶装置。
【請求項７】
前記抵抗部がマトリックス状に形成された１または２以上の記憶層は，前記記憶層を制御する周辺回路で構成される周辺回路層と階層構造で構成されることを特徴とする，請求項１に記載の半導体記憶装置。
【請求項８】
前記抵抗部は，２つの強磁性層とその間に挟まれた絶縁層からなり，前記２つの強磁性層の磁化の向きが略平行のときには抵抗が小さく，平行でないときには抵抗が大きくなるＴＲＭ素子からなることを特徴とする，請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，メモリ素子に記憶されたデータを読み出すことが可能な半導体記憶装置に関する。
【背景技術】
【０００２】
従来，半導体素子を利用した記憶装置としては，単純な構造であるがリフレッシュを必要とするＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）や，強誘電物質を用いて不揮発性メモリとして利用可能なＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が使用されていた。
【０００３】
さらに近年では，ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の，抵抗値の大小によってデータを保持する半導体記憶装置の開発が活発に行われている（例えば，非特許文献１）。
【０００４】
【非特許文献１】「そしてすべてのメモリは不揮発性になる。」，「日経エレクトロニクス」，２００１年２月１２日号，ｎｏ．７８９，日経ＢＰ社，ｐｐ．１５１−１７７
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし，上記ＭＲＡＭでは，ＴＭＲ（Ｔｕｎｎｅｌｉｎｇ  Ｍａｇｎｅｔｏ  Ｒｅｓｉｓｔｉｖｅ）素子に代表される抵抗のみでメモリ素子を構成すると，漏れ電流によってデータ検知が困難になるという問題があり，抵抗とトランジスタを組み合わせてメモリ素子を構成する必要があった。
【０００６】
本発明は，従来のＭＲＡＭが有する上記問題点に鑑みてなされたものであり，本発明の目的は，トランジスタを有さない，主に抵抗成分を利用したメモリ素子の構成で高精度，高速なデータの読み出しを可能とし，安価かつ小型に形成可能な，新規かつ改良された半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００７】
上記課題を解決するために，本発明のある観点によれば，マトリックス状に配列されたメモリ素子にデータが記憶され，アドレス指定することで上記データを読み出すことが可能な半導体記憶装置であって：上記配列の行方向に等間隔に配され，相隣り合う２本で一対を成す複数のワード線対と；上記ワード線対と交差し，上記配列の列方向に等間隔に配され，相隣り合う２本で一対を成す複数のビット線対と；上記ワード線対と上記ビット線対が交差する各領域において，上記ワード線対の２本のワード線と上記ビット線対の２本のビット線とを各々橋渡しするように接続され，上記メモリ素子として機能する複数の抵抗部とが設けられ，上記抵抗部は，記憶されたデータに応じた抵抗値を有する１または２以上の抵抗で形成され，１記憶単位を構成することを特徴とする，半導体記憶装置が提供される。ここで，１記憶単位とは，２進数を含む所定進数の１桁の情報量を言う。
【０００８】
かかるマトリックス状に配列されたメモリ素子の構成により，アドレス指定によって選択されたワード線対に接続するメモリ素子の記憶データを，ビット線対を介して読み出すことが可能となる。尚，かかるメモリ素子は，トランジスタを有さない，主に抵抗成分で形成される。
【０００９】
また，上記抵抗部は，上記ワード線対の２本のワード線と上記ビット線対の２本のビット線との各交差部を挟むように，一端を上記ワード線に他端を上記ビット線に接続して成る４つの抵抗から構成され，上記４つの抵抗の抵抗値の組み合わせによって，上記抵抗部に記憶されたデータが判別されるとしても良い。
【００１０】
かかる４つの抵抗の構成により，抵抗単体の情報量と比較してより多くの情報量を得ることが可能となる。例えば，各々抵抗が２つの抵抗値を有するとした場合，上記メモリ素子から２４即ち１６の情報量を得ることができる。
【００１１】
また，上記ワード線対の２本のワード線と上記ビット線対の２本のビット線の交差において，上記４つの抵抗のうち，対角する交差部に設けられた２つの抵抗の抵抗値は実質的に等しく，同ワード線に接続された２つの抵抗の抵抗値は相違するとしても良い。
【００１２】
かかる４つの抵抗の構成により，相違する抵抗の組が２つ生成され，上記２組の抵抗値に応じてデータを判別することができる。上記ワード線対の２本のワード線間に電圧を印加し，上記ビット線対の２本のビット線間に流れる電流の電流値を測定してデータを判別する状況において，上記２組の組み合わせを，どちらか一方の組が他方の組より高い抵抗値を有する場合と，一方の組が他方の組より低い抵抗値を有する場合との２つの状態で記憶されたデータを形成すると，上記データの判別は，電流の方向，即ち電流が正であるか負であるかのみによって行うことができる。
【００１３】
この場合，記憶されたデータが同一であれば，電流値は正または負のいずれかに定まるが，データ配線による電圧降下や隣接する他の抵抗部からの漏れ電流等の影響があるので電流の絶対値は一定にならない。
【００１４】
また，上記４つの抵抗の抵抗値は所定の２値からなり，このことから生じる上記４つの抵抗の２つの状態が，データ０とデータ１の対に割り付けられるとしても良い。
【００１５】
かかる構成では，抵抗値が２値のみから形成され，このことから生じる上記２つの状態は，上述したような電流値の正と負による容易な２値判別を可能にさせる。また，かかる構成により，上記２つの状態を切り替えても隣接する他の抵抗部の状態に影響を与えない。即ち，他の抵抗部の状態切り替え，例えば他の抵抗部がデータ「０」からデータ「１」に切り替わったときも影響を受けない。従って，他の抵抗部の状態に依存せず，データ判別のため測定された電流が一定になる。このことによって上記正負といった判別（判別基準は０Ａ）以外にも，２つの状態から生成される２つの一定電流値間の所定電流値を判別基準とすることができる。このようにして高精度で安定した判別が可能となる。
【００１６】
また，上記データの読み出しは，上記アドレス指定に応じて上記ワード線対の２本のワード線間に電圧が印加または電流が流されたとき，上記ビット線対の２本のビット線間に流れる電流，または，上記ビット対の２本のビット線間にかかる電圧が正であるか負であるかによって行われるとしても良い。
【００１７】
上記４つの抵抗の構成により，測定された電流値を，０Ａ以外の所定基準値と比較してデータを判別する構成をとらなくとも良いので，高速のデータ読み出しが可能となる。また，上記電圧の正負を検知する構成によりビット線間に電流を流すことなくデータ判別を行うことができる。
【００１８】
また，上記抵抗部がマトリックス状に形成された１または２以上の記憶層は，上記記憶層を制御する周辺回路で構成される周辺回路層と階層構造で構成することができる。
【００１９】
本発明によるメモリ素子の構成はトランジスタを必要としないため，上記周辺回路を含む半導体層にメモリ素子を形成しないで良い。従って，上記周辺回路層に上記記憶層を階層構造として重ねて形成することが可能となる。さらには上記記憶層を複数の層で構成することにより大容量の記憶装置にも対応できる。このようにして安価かつ小型に半導体記憶装置を形成することが可能となる。
【００２０】
また，上記抵抗部は，２つの強磁性層とその間に挟まれた絶縁層からなり，上記２つの強磁性層の磁化の向きが略平行のときには抵抗が小さく，平行でないときには抵抗が大きくなるＴＲＭ素子からなるとしても良い。ここでＴＭＲ（Ｔｕｎｎｅｌｉｎｇ  Ｍａｇｎｅｔｏ  Ｒｅｓｉｓｔｉｖｅ）素子とは，上記２つの強磁性層の磁化の向きの変化に応じて上記強磁性層間の抵抗値が変化する抵抗として機能し，上記磁化の向きは，上記ワード線対やビット線対を含む制御線に流れる電流に応じて制御される。
【発明の効果】
【００２１】
以上説明したように本発明によれば，トランジスタを有さない，主に抵抗成分を利用したメモリ素子でメモリアレイを構成することができる。かかる構成では，高精度，高速なデータの読み出しを可能とし，かつ，安価で小型な半導体記憶装置が提供される。
【発明を実施するための最良の形態】
【００２２】
以下に添付図面を参照しながら，本発明の好適な実施の形態について詳細に説明する。なお，本明細書および図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００２３】
（第１の実施の形態）
第１に本発明を理解する上での基礎的な実施形態を説明する。
【００２４】
図１は，トランジスタを有さない，主に抵抗成分を利用したメモリ素子の構成を有する半導体記憶装置の回路図である。ここでは，マトリックス状に配列されたメモリアレイの１記憶単位であるメモリ素子が１つの抵抗で構成されている。このような構成を有する半導体記憶装置を単純マトリックス型半導体記憶装置と言う。
【００２５】
本実施形態による半導体記憶装置は，８×８＝６４ビットのメモリアレイを想定し，８本のワード線１１０と，８本のビット線１１２と，６４個の抵抗１１４と，８個の電源１１６と，８個の電流計１１８と，８個のスイッチ１２０とから構成される。
【００２６】
上記ワード線１１０は，配列の行方向に等間隔に配されている。また，上記ビット線１１２は，ワード線１１０と交差し，配列の列方向に等間隔に配されている。このようなワード線１１０とビット線１１２の交差するところには１記憶単位を成すメモリ素子が形成される。
【００２７】
上記抵抗１１４は，このメモリ素子としての機能を有し，ワード線１１０とビット線１１２との交差部を挟むように，一端をワード線に他端をビット線に接続される。このような複数のワード線１１０，複数のビット線１１２および複数の抵抗１１４によって上記メモリアレイが構成される。
【００２８】
上記電源１１６は，ワード線１１０に所定の電圧を印加するため設けられている。上記メモリ素子からデータを読み出すためにアドレスが指定された場合，電源１１６と，アドレス指定に応じて選択されたワード線１１０との間に設けられたスイッチ１２０をオンして，上記電圧がワード線１１０に印加される。
【００２９】
上記電流計１１８は，一端をビット線１１２に接続，他端をグランド１２２に接地し，かかる電圧が印加されたワード線１１０から抵抗１１４を介してビット線１１２に流れる電流を測定する。このとき，上記抵抗１１４は，記憶されたデータに応じた抵抗値を有するため，電流計１１８も上記データに応じた電流値を得ることができる。かかる構成によって，メモリ素子に記憶されるデータを判別することが可能となる。しかし，実際には，各ワード線１１０やビット線１１２も線抵抗による抵抗成分を有し，メモリ容量が大規模化された今日においては，このような線抵抗による抵抗成分を無視することができない。
【００３０】
例えば図１において，第８ワード線Ｗ７に接続された電源１１６から第１ビット線Ｂ０に接続された電流計１１８への電流経路は短い。これに対して，第１ワード線Ｗ０に接続された電源１１６から第８ビット線Ｂ７に接続された電流計１１８への電流経路は長くなる。各メモリ素子に接続されたワード線１１０やビット線１１２の線抵抗の違いによって，ワード線１１０に同電圧を印加したとしても電流計１１８で測定される電流値は違ってくる。
【００３１】
また，このような線抵抗によって，隣接する他の抵抗１１４から漏れ電流が発生し，上記漏れ電流に影響されて測定される電流値も一定にならない。
【００３２】
図２は，第１の実施形態によるメモリアレイの漏れ電流を説明する回路図である。図２では，かかるメモリアレイの構成を３次元抵抗網で表している。
【００３３】
このようなメモリアレイのうちメモリ素子１３０からデータを読み出す場合を検討する。かかる場合は，第２ワード線Ｗ１に電圧を印加し，メモリ素子１３０と第２ビット線Ｂ１で表される真の電流経路１３２に流れる電流を判別する。しかし，ワード線１１０やビット線１１２が有する線抵抗によって上記真の電流経路以外の他の電流経路１３４を通って余分な電流が加わる。従って測定する電流は，理想値とはならない。
【００３４】
さらに，このような他の電流経路１３４を通る余分な電流は，メモリ素子１３０以外のメモリ素子の抵抗値に依存して変化する。従って，測定する電流は，理想値にならないだけでなく，他の抵抗に依存してある程度のばらつきを有することになる。このような漏れ電流やデータ配線による電圧降下が，どの程度影響するかを以下に検討する。
【００３５】
ここでは，上記図１の構成を利用してシミュレーションを行う。図１において，目的とするワード線１１０に所定の電圧（本シミュレーションにおいては，ＤＣ１Ｖ）を印加し，他のワード線１１０はオープンとする。ここで，上記抵抗１１４の抵抗値は２値のみをとるとし，抵抗が小さい状態をデータ「１」，抵抗が大きい状態をデータ「０」とする。
【００３６】
図３は，このように２値を有するメモリ素子をモデル化した回路図である。理解を容易にするため，ここでは，第１ワード線Ｗ０と第１ビット線Ｂ０における抵抗１１４の１メモリ素子を抽出している。抵抗１１４は，一端を第１ワード線Ｗ０に他端を第１ビット線Ｂ０に接続し，付加抵抗ＲＭＲと基礎抵抗ＲＭＩＮから構成される。このとき，付加抵抗ＲＭＲと基礎抵抗ＲＭＩＮは直列に接続されている。さらに付加抵抗ＲＭＲの両端にはスイッチ１５４が接続され，上記スイッチ１５４のオンオフによって２値の抵抗値が生成される。上記付加抵抗ＲＭＲを５ｋΩ，基礎抵抗ＲＭＩＮを１０ｋΩとすると，上記２値の抵抗値は，スイッチをオンしたときの１０ｋΩとスイッチをオフしたときの１５ｋΩで表され，前者をデータ「１」，後者をデータ「０」とする。
【００３７】
また，上記抵抗１１４は，ＴＭＲ素子によって構成することが可能であり，上記ＴＭＲ素子の抵抗比によるデータ検出の容易性を示す指標をＭＲ比（Ｍａｇｎｅｔｏ  ｒｅｓｉｓｔａｎｃｅ  ｒａｔｉｏ）と言い，上記の構成では，付加抵抗ＲＭＲ÷基礎抵抗ＲＭＩＮで表され，５０％となる。このＭＲ比が大きい程，２値の抵抗値に差があることを表し，電流の検知が容易となる。このＭＲ比が３０％〜５０％のＴＭＲ素子も現在利用されている。
【００３８】
図４は，図３のメモリ素子にワード線１１０やビット線１１２の線抵抗を加えてモデル化した回路図である。
【００３９】
図４において，列方向に隣り合うメモリ素子の抵抗１１４に接続されているワード線１１０間の線間抵抗をメモリ間ワード線抵抗ＲＷＬとする。また，行方向に隣り合うメモリ素子の抵抗１１４に接続されているビット線１１２間の線間抵抗をメモリ間ビット線抵抗ＲＢＬとする。実際の回路においては，ワード線１１０やビット線１１２も線抵抗を有すことから，このようなメモリ間ワード線抵抗ＲＷＬとメモリ間ビット線抵抗ＲＢＬとを変化させて，測定電流にどの程度影響するかをシミュレーションする。
【００４０】
図１に示した単純マトリックス型半導体装置では，６４ビットのメモリ素子を有し，６４ビットのデータは２６４の状態を表現できる。かかるシミュレーションでは６４ビットのデータをランダムに１０００回発生させ，発生データの各ビットデータをそれぞれのメモリ素子の抵抗に対応させた。即ち，発生データのビットデータが「１」の場合，抵抗値は１０ｋΩ，「０」の場合，抵抗値は１５ｋΩと定義し，６４ビットのデータ中，１ビットが０，２ビットが１，３ビットが０とすると，各ビットに対応したメモリ素子の抵抗は，１５ｋΩ，１０ｋΩ，１５ｋΩとなる。このような状況の下で第１ワード線Ｗ０と第８ワード線Ｗ７を選択した２つの場合に対する各ビット線１１２に流れる電流を測定する。
【００４１】
図５は，このようにして測定された電流値のアイパターンを表したプロット図である。このプロット図では，横軸２１０に測定ビット，縦軸２１２に測定電流を示す。ここで，アイパターンとは，測定値によるデータの判別容易性を視覚的に表現したものである。上記測定された電流値をビット毎にプロットした場合，電流値は多数の点で表される。ここで隣り合うビットの点同士を直線で結び，これによって形成される菱形の部分をアイ（目）に見立てる。このようにして生成されたアイが開いていると，上記２値の判別が容易であり，閉じていると判別困難となる。このようなアイパターンは，一般にデジタル伝送の分野において等化特性の比較や識別性能の比較をするために用いられる。
【００４２】
上記半導体記憶装置のメモリアレイの構成では，上記ワード線１１０とビット線１１２は，線抵抗が０Ωであることが理想的である。図５ａ，ｂは，かかるメモリ間ワード線抵抗ＲＷＬとメモリ間ビット線抵抗ＲＢＬを０Ωとした場合を示し，図５ａは，第１ワード線Ｗ０が選択された場合，図５ｂは，第８ワード線Ｗ７が選択された場合を示す。
【００４３】
上記の場合の電流値は，データが「１」の場合，１Ｖ／１０ｋΩで１００μＡとなり，データが「０」の場合，１Ｖ／１５ｋΩで６７μＡとなる。ここでは，上記漏れ電流等が発生しないことから他のビット状態の影響を受けることなく，高精度な測定が可能になり，さらにアイパターンも開く。上記データは，図５ａ，ｂの両図において良好な判別をすることができる。
【００４４】
図５ｃ，ｄは，かかるメモリ間ワード線抵抗ＲＷＬとメモリ間ビット線抵抗ＲＢＬとを２００Ωとした場合を示し，図５ｃは，第１ワード線Ｗ０が選択された場合，図５ｄは，第８ワード線Ｗ７が選択された場合を示す。
【００４５】
この場合，上記メモリ間ワード線抵抗ＲＷＬとメモリ間ビット線抵抗ＲＢＬとによる電圧降下により，測定される電流値が全体的に下がり，アイパターンが閉じる。また，他のビット状態に影響され電流値が一定ではなくなる。図５ｃと図５ｄを比較しても，第１ワード線Ｗ０は第８ワード線Ｗ７と比較して電流経路が長いため全体的に電流値が小さく，アイパターンも狭い。また，同じプロット図内においてもビット７は，ビット０より電流経路が長いため，アイパターンが狭くなる。このような電流経路の長さは，図１により確認できる。
【００４６】
図５ｅ，ｆは，かかるメモリ間ワード線抵抗ＲＷＬとメモリ間ビット線抵抗ＲＢＬとを４００Ωとした場合を示し，図５ｅは，第１ワード線Ｗ０が選択された場合，図５ｆは，第８ワード線Ｗ７が選択された場合を示す。
【００４７】
この場合，上記メモリ間ワード線抵抗ＲＷＬとメモリ間ビット線抵抗ＲＢＬとによる電圧降下により，測定される電流値が上記図ｃ，ｄよりさらに下がり，アイパターンもさらに閉じる。また，他のビット状態からの漏れ電流等による影響も大きくなって電流値のばらつきが増加する。図５ｅと図５ｆとの比較に関しては，上記図５ｃと図５ｄとの比較と同様であるが，図５ｅと図５ｆの両図においてアイパターンが閉じられているので，データ「１」とデータ「０」の判別が困難である。特に図５ｅの状態においては，本実施形態で最長の電流経路を有し，ビット５，６，７においてはもはやデータ「１」とデータ「０」を判別することが不可能である。
【００４８】
このようなシミュレーションから，メモリ素子を介した電源１１６と電流計１１８との電流経路が長い程，データ配線による電圧降下や隣接する他の抵抗部からの漏れ電流により，アイパターンが開口しにくいことが分る。上記電圧降下や漏れ電流による影響は，信号処理上ではビット間干渉と解釈することもできる。即ち，電気的に分離できない単純マトリックス型半導体記憶装置では，所定のビットの読み出し時における電流は全ビットの干渉を受けることになる。
【００４９】
かかるシミュレーションにおいては，顕著な効果を見出すため，メモリ間ワード線抵抗ＲＷＬとメモリ間ビット線抵抗ＲＢＬとを２００Ωや４００Ωとしたが，上記のような６４ビットのメモリアレイでは４００Ωの線間抵抗は通常考えられない。従って，容量の少ない半導体記憶装置においては上記の問題も軽視できるが，今後の大規模な半導体記憶装置では無視することができない。
【００５０】
上述したようなデータ配線による電圧降下や隣接する他の抵抗部からの漏れ電流による問題を解決するために，各抵抗１１４にトランジスタを接続してメモリ素子を形成する方法も考えられる。本発明による実施形態の比較例として以下簡単に説明する。
【００５１】
（比較例）
図６は，このようなトランジスタを有するメモリ素子で構成されるメモリアレイの回路図である。このメモリアレイは複数のワード線３１０と，複数のビット線３１２と，複数の抵抗３１４と，複数のトランジスタ３１６とから構成される。
【００５２】
上記ワード線３１０は，配列の行方向に等間隔に配され，複数で構成される。また，上記ビット線３１２もワード線３１０と交差し，配列の列方向に等間隔に配され，複数で構成される。このようなワード線３１０とビット線３１２の交差するところには１記憶単位を成すメモリ素子が置かれる。
【００５３】
上記抵抗３１４は，一端をトランジスタ３１６のドレイン端子と接続し，他端をビット線３１２と接続する。上記トランジスタ３１６は，ベース端子をワード線３１０に接続し，さらにソース端子をグランド３１８に接地する。このような抵抗３１４とトランジスタ３１６によって１記憶単位であるメモリ素子が構成される。
【００５４】
かかるメモリアレイにおいて１本のワード線３１０が選択された場合，選択されたワード線３１０に接続されたトランジスタ３１６のみが動作する。従って，電源３２０によって印加された電圧による電流は，電流計３２２を通って，上記トランジスタ３１６に接続された抵抗３１４のみを電路とし，グランド３１８から帰還する。このようにトランジスタ３１６によって，隣接する他の抵抗３１４から電気的に分離することができるので，上記図５ａ，ｂと同様の高精度なデータの読み出しが可能となる。
【００５５】
（第２の実施の形態）
本第２の実施形態においては，第１の実施形態に示した構成を改善し，第１の実施形態では場合によって困難であったデータの読み出しを高精度かつ高速に行うことができる。
【００５６】
図７は，本実施形態における半導体記憶装置の回路図である。ここでは，マトリックス状に配列されたメモリアレイの１記憶単位であるメモリ素子が，複数の抵抗を有する１つの抵抗部で構成されている。
【００５７】
本実施形態による半導体記憶装置は，８×８＝６４ビットのメモリアレイを想定し，８対のワード線対４１０と，８対のビット線対４１２と，６４個の抵抗部４１４と，８個の電源４１６と，８個の電流計４１８と，８個のスイッチ４２０とから構成される。
【００５８】
上記ワード線対４１０は，配列の行方向に等間隔に配されている。また，上記ビット線対４１２もワード線対４１０と交差し，配列の列方向に等間隔に配されている。このようなワード線対４１０とビット線対４１２の交差するところには１記憶単位を成すメモリ素子が形成される。
【００５９】
上記抵抗部４１４は，上記メモリ素子としての機能を有し，上記ワード線対４１０の２本のワード線と上記ビット線対４１２の２本のビット線との各交差部を挟むように，一端を上記２本のワード線のいずれかに，他端を上記２本のビット線のいずれかに接続してなる４つの抵抗から構成され，各４つの抵抗同士は直接には接続されていない。このような複数のワード線対４１０，複数のビット線対４１２および複数の抵抗部４１４によってメモリアレイが構成される。
【００６０】
上記電源４１６は，ワード線対４１０の２つのワード線に所定の差電圧を印加するため設けられる。上記メモリ素子からデータを読み出すためにアドレスが指定された場合，
電源４１６と，アドレス指定により選択されたワード線対４１０との間に設けられたスイッチ４２０をオンして，上記電圧がワード線対４１０に印加される。
【００６１】
上記電流計４１８は，ビット線対４１２の２本のビット線に両端が接続され，かかる電圧が印加されたワード線対４１０から抵抗部４１４を介してビット線対４１２間に流れる電流を測定する。このとき，上記抵抗部４１４は，記憶されたデータに応じた抵抗値を有するため，電流計４１８も上記データに応じた電流値を得ることができる。
【００６２】
図８は，上記抵抗部４１４の構成を説明する回路図である。かかる回路構成により１つの記憶単位を有することができる。
【００６３】
図８によると上記抵抗部４１４は，４つの抵抗から構成され，ワード線対４１０を形成する第１Ｘワード線Ｗ０Ｘと第１Ｙワード線Ｗ０Ｙと，ビット線対４１２を形成する第１Ｘビット線Ｂ０Ｘと第１Ｙビット線Ｂ０Ｙとの各交差部を挟むように一端を各ワード線に他端を各ビット線に接続して上記抵抗が設けられる。上記抵抗は，第１Ｘビット線Ｗ０Ｘに一端が接続され他端を第１Ｘビット線Ｂ０Ｘに接続する第１抵抗Ｒ０１，第１Ｘワード線Ｗ０Ｘに一端が接続され他端を第１Ｙビット線Ｂ０Ｙに接続する第２抵抗Ｒ０２，第１Ｙワード線Ｗ０Ｙに一端が接続され他端を第１Ｘビット線Ｂ０Ｘに接続する第３抵抗Ｒ０３，第１Ｙビット線Ｗ０Ｙに一端が接続され他端を第１Ｙビット線Ｂ０Ｙに接続する第４抵抗Ｒ０４からなる。また，この４つの抵抗は，ワード線対４１０やビット線対４１２を介しては繋がっているが，直接には繋がっていない。
【００６４】
また，上記抵抗部４１４は，ワード線対４１０の２本のワード線とビット線対４１２の２本のビット線の交差において，対角する交差部に設けられた２つの抵抗の抵抗値は実質的に等しく，同ワード線に接続された２つの抵抗の抵抗値は相違する。即ち，上記第１抵抗Ｒ０１と上記第４抵抗Ｒ０４の抵抗値が実質的に等しく，上記第２抵抗Ｒ０２と上記第３抵抗Ｒ０３の抵抗値が実質的に等しく，かつ，第１抵抗Ｒ０１と第２抵抗Ｒ０２が相違している。もちろん第３抵抗Ｒ０３と第４抵抗Ｒ０４も相違する。
【００６５】
かかる４つの抵抗の構成により，相違する抵抗の組が２つ生成される。このとき，どちらか一方の組が他方の組より高い抵抗値を有する場合と，一方の組が他方の組より低い抵抗値を有する場合との２つの状態，例えば第１抵抗が１５ｋΩ，第２抵抗が１０ｋΩである状態と第１抵抗が１５ｋΩ，第２抵抗が２０ｋΩである状態を形成する。この２つの状態をデータ「１」とデータ「０」に対応させ，行列で表すと，
【数１】
2005078696.tif 000003
となる。
【００６６】
図７のメモリアレイにおいて，上記抵抗の構成を反映しデータ判断を検討する。上記ワード線対４１０の２本のワード線間に電圧を印加し，上記ビット線対４１２の２本のビット線間に流れる電流を測定した場合，電流計４１８には，データ「１」のとき第１Ｙビット線Ｂ０Ｙから第１Ｘビット線Ｂ０Ｘに電流が流れ，データ「０」のとき第１Ｘビット線Ｂ０Ｘから第１Ｙビット線Ｂ０Ｙに電流が流れる。即ち電流計４１８に流れる電流の方向でデータ「１」かデータ「０」かの２値を判別できる。しかし，かかる上記の構成では，隣接する他の抵抗部からの漏れ電流等の影響もあるので，電流値は定まらない。
【００６７】
上記の電流値を他の抵抗部に影響されない一定値にするには，上記の構成で４つの抵抗の抵抗値を所定の２値にすれば良い。例えば上述の例で，４つの抵抗は，１０ｋΩと１５ｋΩの２値のみをとり得るとする。このとき，第１抵抗が１５ｋΩ，第２抵抗が１０ｋΩである状態と第１抵抗が１０ｋΩ，第２抵抗が１５ｋΩである状態を形成する。この２つの状態をデータ「１」とデータ「０」に対応させ，行列で表すと，
【数２】
2005078696.tif 000004
となり，また，データ対応を反転して，
【数３】
2005078696.tif 000005
と表すこともできる。これは，ワード線方向とビット線方向の両方向に差動構成にしたとも解釈できる。
【００６８】
上記２つの状態は，上述したような電流値の正と負による容易な２値判別を可能にさせる。また，かかる構成により，上記２つの状態を切り替えても隣接する他の抵抗部の状態に影響を与えない。従って，他の抵抗部の状態切り替え，例えば他の抵抗部がデータ「０」からデータ「１」に切り替わったときも影響を受けない。即ち，他の抵抗部の状態に依存せず，データ判別のため測定された電流が一定になる。このことによって上記正負といった判別（判別基準は０Ａ）以外にも，２つの状態から生成される２つの一定電流値間の所定電流値を判別基準とすることができる。このようにして高精度で安定した判別が可能となる。
【００６９】
かかる効果を説明するために，上記の構成で第１の実施形態と同様のシミュレーションを行う。
【００７０】
図９は，図８の抵抗部４１４にワード線対４１０やビット線対４１２の線抵抗を加えてモデル化した回路図である。
【００７１】
図９において，列方向に隣り合う抵抗部４１４のワード線間の線間抵抗をメモリ間ワード線抵抗ＲＷＬ，抵抗部４１４内のワード線間の線間抵抗をメモリ内ワード線抵抗ｒｗｌとする。また，行方向に隣り合う抵抗部４１４のビット線間の線間抵抗をメモリ間ビット線抵抗ＲＢＬ，抵抗部４１４内のビット線間の線間抵抗をメモリ内ビット線抵抗ｒｂｌとする。ここで，メモリ間ワード線抵抗ＲＷＬ，メモリ間ビット線抵抗ＲＢＬを４００Ω，メモリ内ワード線抵抗ｒｗｌ，メモリ内ビット線抵抗ｒｂｌを１０Ωと大規模なメモリアレイを模擬して極めて厳しい条件でシミュレーションを行った。
【００７２】
その他の条件として，差電圧は，読み出すワード線対４１０にのみ印加し，その他のワード線対４１０はオープンとする。このとき，ビット線対４１２のビット線間に流れる電流の測定は，全ビット線対４１２に対して同時に行っても良いし，１または２以上の特定のビット線対４１２に対して行っても良い。その場合，読み出さないビット線はオープンとしても良い。
【００７３】
図７に示した半導体装置では，６４ビットのメモリ素子を有し，かかるシミュレーションでは６４ビットのデータをランダムに１０００回発生させ，発生データの各ビットデータをそれぞれのメモリ素子の抵抗に対応させた。即ち，（式２）または，（式３）で表された抵抗値の組み合わせでデータ「１」とデータ「０」を表現した。
【００７４】
図１０は，このようにして測定された電流値のアイパターンを表したプロット図である。このプロット図では，横軸２１０に測定ビット，縦軸２１２に測定電流を示し，図１０ａは，第１ワード線対ＷＰ０が選択された場合，図１０ｂは，第８ワード線対ＷＰ７が選択された場合を示す。
【００７５】
上記シミュレーションによると，全体的に電流値の絶対値は低く，第８ワード線対ＷＰ７（図１０ｂ）と比較して第１ワード線対ＷＰ０（図１０ａ）の方がアイパターンは開いていない。ここまでは，第１の実施形態と同様な結果である。しかし，図５と比較すると，電流値の各ビットにおけるプロットされた点が０Ａを境に正負に別れ，このような各ビットにおける２つの点が実質的に等しい絶対値を有している。しかも，他の抵抗部４１４の状態に依存せず（ビット間でも干渉せず），必ず一定の値を示している。
【００７６】
このような効果から，データ判別時にビット線に流れる電流をある程度推測でき，他のメモリ素子のデータ記憶状態に依存することなく，独立してデータ判別基準を設けることができる。また，記憶容量を増やし電流経路が長くなったとしても，電流値が正であるか負であるかを判断すれば良いので，新たに特別な検出回路を設ける必要がない。
【００７７】
本実施形態によるメモリ素子は，第１の実施形態で示した単純マトリックス型に対して素子面積が４倍に増加するものの，単純マトリックス型では解決できていない漏れ電流の影響を抑制した正確で高速な読み出しを実現している。
【００７８】
（第３の実施の形態）
第３の実施形態は，第２の実施形態で示した半導体記憶装置のデータ判別部である電流計４１８を他の判別方法で置き換えている。
【００７９】
図１１は，本実施形態における半導体記憶装置の回路図である。ここでも，マトリックス状に配列されたメモリアレイの１記憶単位であるメモリ素子が，複数の抵抗を有する１つの抵抗部で構成されている。
【００８０】
かかる図１１では，電流計４１８の代わりにオペアンプ５１０と，電圧計５１２とが含まれている。
【００８１】
上記オペアンプ５１０の２つの入力端子は，ビット線対４１２の２本のビット線にそれぞれ接続され，上記ビット線間の微少な電位差を増幅して出力する。上記ビット線間の電圧が正と負で切り替わる場合，本実施形態におけるメモリ素子の構成でたとえ電圧が小さかったとしても本オペアンプ５１０の電源電圧とほぼ等しい値に増幅される。
【００８２】
上記電圧計５１２は，オペアンプ５１０により増幅された電圧を測定し，データの「１」と「０」を判別する。
【００８３】
このように，図７の電流計４１８の構成をとらなくともデータ判別は可能であり，上記オペアンプ５１０を除いて電圧計５１２のみで構成することも可能である。また，本実施形態においてワード線対４１０の選択のために印加される電圧も電流に置き換えることができる。
【００８４】
（第４の実施の形態）
また，第１から第３の実施形態に示された上記メモリ素子がマトリックス状に形成された記憶層は，上記記憶層を制御する周辺回路で構成される周辺回路層と階層構造で構成することができる。
【００８５】
トランジスタを有するメモリ素子の構成では，周辺回路とトランジスタが同一の半導体層上に形成されることから，記憶層と周辺回路層を同一半導体層上の別領域に形成する必要があった。本実施形態によるメモリ素子の構成では，トランジスタを必要としないため，上記周辺回路を含む半導体層にメモリ素子を形成しないで良い。従って，上記周辺回路層に上記記憶層を階層構造として重ねることが可能となる。このようにして安価かつ小型に半導体記憶装置を形成することができる。また，上記記憶層を多層化することにより３次元の集積化が可能となり，集積度が向上する。
【００８６】
以上，添付図面を参照しながら本発明の好適な実施形態について説明したが，本発明はかかる例に限定されないことは言うまでもない。当業者であれば，特許請求の範囲に記載された範疇内において，各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００８７】
例えば，上記の効果はワード線とビット線の両方を差動にすることにより得られるので，上記２×２の抵抗を２ｎ×２ｎ（ｎは１以上の整数）で構成することができる。また，電流や電圧の正の値または負の値を検知できる計器であれば，データを判断する装置は，上記電流計または電圧計に限られない。
【産業上の利用可能性】
【００８８】
本発明は，メモリ素子に記憶されたデータを読み出すことが可能な半導体記憶装置に適用可能である。
【図面の簡単な説明】
【００８９】
【図１】第１の実施形態による半導体記憶装置の回路図である。
【図２】第１の実施形態によるメモリアレイの漏れ電流を説明する回路図である。
【図３】メモリ素子をモデル化した回路図である。
【図４】メモリ素子をモデル化した回路図である。
【図５ａ】電流値のアイパターンを表したプロット図である。
【図５ｂ】電流値のアイパターンを表したプロット図である。
【図５ｃ】電流値のアイパターンを表したプロット図である。
【図５ｄ】電流値のアイパターンを表したプロット図である。
【図５ｅ】電流値のアイパターンを表したプロット図である。
【図５ｆ】電流値のアイパターンを表したプロット図である。
【図６】比較例におけるメモリアレイの回路図である。
【図７】第２の実施形態による半導体記憶装置の回路図である。
【図８】第２の実施形態による抵抗部を説明する回路図である。
【図９】メモリ素子をモデル化した回路図である。
【図１０ａ】電流値のアイパターンを表したプロット図である。
【図１０ｂ】電流値のアイパターンを表したプロット図である。
【図１１】第３の実施形態における半導体記憶装置の回路図である。
【符号の説明】
【００９０】
４１０  ワード線対
４１２  ビット線対
４１４  抵抗部
４１６  電源
４１８  電流計
５１２  電圧計
Ｗ０Ｘ  第１Ｘワード線
Ｗ０Ｙ  第１Ｙワード線
Ｂ０Ｘ  第１Ｘビット線
Ｂ０Ｙ  第１Ｙビット線
Ｒ０１  第１抵抗
Ｒ０２  第２抵抗
Ｒ０３  第３抵抗
Ｒ０４  第４抵抗
【図１】
2005078696.tif 000006
【図２】
2005078696.tif 000007
【図３】
2005078696.tif 000008
【図４】
2005078696.tif 000009
【図５ａ】
2005078696.tif 000010
【図５ｂ】
2005078696.tif 000011
【図５ｃ】
2005078696.tif 000012
【図５ｄ】
2005078696.tif 000013
【図５ｅ】
2005078696.tif 000014
【図５ｆ】
2005078696.tif 000015
【図６】
2005078696.tif 000016
【図７】
2005078696.tif 000017
【図８】
2005078696.tif 000018
【図９】
2005078696.tif 000019
【図１０ａ】
2005078696.tif 000020
【図１０ｂ】
2005078696.tif 000021
【図１１】
2005078696.tif 000022