(57)【要約】【課題】  本発明は、トランジスタの特性バラツキにより生じる輝度ムラが抑制された表示装置を提供することを課題とする。また、本発明は、抵抗値の相違に起因した画質不良が抑制された表示装置を提供することを課題とする。【解決手段】  本発明は、非晶質半導体又は有機半導体でチャネル部を形成するトランジスタと、トランジスタのソース電極又はドレイン電極に接続する接続配線と、画素電極と電界発光層と対向電極とが積層する発光素子と、画素電極の端部を囲む絶縁層と、トランジスタのゲート電極又は接続配線又は画素電極と同じ層に設けられた補助配線とを有する。そして、接続配線は画素電極に接続し、補助配線は絶縁層に設けられた開口部を介して対向電極に接続することを特徴とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
非晶質半導体又は有機半導体でチャネル部を形成するトランジスタと、
前記トランジスタのソース電極又はドレイン電極に接続する接続配線と、
画素電極と、電界発光層と、対向電極とが積層する発光素子と、
前記画素電極の端部を囲む絶縁層と、
前記トランジスタのゲート電極、前記接続配線、又は前記画素電極と同じ層に設けられた補助配線とを有し、
前記接続配線は、前記画素電極に接続し、
前記補助配線は、前記絶縁層に設けられた開口部を介して、前記対向電極に接続することを特徴とする表示装置。
【請求項２】
非晶質半導体又は有機半導体でチャネル部を形成するトランジスタと、
前記トランジスタのソース電極又はドレイン電極に接続する接続配線と、
画素電極と、電界発光層と、対向電極とが積層する発光素子と、
前記画素電極の端部を囲む絶縁層と、
前記トランジスタのゲート電極、前記接続配線、又は前記画素電極と同じ層に設けられた補助配線と、
前記トランジスタと前記発光素子を制御する駆動回路とを有し、
前記接続配線は、前記画素電極に接続し、
前記補助配線は、前記絶縁層に設けられた開口部を介して、前記対向電極に接続し、
前記駆動回路は、非晶質半導体でチャネル部を形成するＮ型トランジスタと有機半導体でチャネル部を形成するＰ型トランジスタの一方又は両方を有することを特徴とする表示装置。
【請求項３】
請求項１又は請求項２において、前記トランジスタと前記発光素子を制御するドライバＩＣを有し、
前記ドライバＩＣは、前記トランジスタと前記発光素子が設けられた基板上に貼り付けられることを特徴とする表示装置。
【請求項４】
請求項１又は請求項２において、前記トランジスタと前記発光素子を制御するドライバＩＣを有し、
前記ドライバＩＣは、前記トランジスタと前記発光素子が設けられた基板上に貼り付けられた接続フィルムに接続することを特徴とする表示装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、前記トランジスタはチャネルエッチ型のトランジスタであることを特徴とする表示装置。
【請求項６】
請求項１乃至請求項４のいずれか一項において、前記トランジスタはチャネル保護型のトランジスタであることを特徴とする表示装置。
【請求項７】
請求項１乃至請求項４のいずれか一項において、前記トランジスタはデュアルゲート型のトランジスタであることを特徴とする表示装置。
【請求項８】
請求項１乃至請求項４のいずれか一項において、前記発光素子と前記トランジスタは可撓性基板上に設けられることを特徴とする表示装置。
【請求項９】
請求項１乃至請求項４のいずれか一項において、前記発光素子に逆方向バイアスを印加する逆方向バイアス印加回路を有することを特徴とする表示装置。
【請求項１０】
請求項１乃至請求項９のいずれか一項に記載の前記表示装置を用いることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自発光型の発光素子と非晶質半導体又は有機半導体でチャネル部を形成するトランジスタを含む表示装置に関する。
【背景技術】
【０００２】
近年、発光素子を有する表示装置の開発が活発に進められている。この表示装置は、既存の液晶表示装置がもつ利点の他、応答速度が速く動画表示に優れ、なおかつ視野角が広いなどの特徴を有し、次世代のフラットパネルディスプレイとして大きく注目されている。
【０００３】
表示装置は、発光素子と少なくとも２つのトランジスタを具備した画素を複数有し、画素において発光素子と直列に接続されたトランジスタは、発光素子の発光又は非発光を制御する。トランジスタは、その高い電界効果移動度から結晶質半導体（ポリシリコン）を用いることが多い。また、発光素子は、２つの電極間に電界発光層が挟まれた構造を有し、パターン加工された第１の導電膜（第１の電極）上に電界発光層を形成し、該電界発光層上の全面を覆うように第２の導電膜（第２の電極）を形成する。
【０００４】
発光素子を制御するトランジスタとしてアモルファスシリコンＴＦＴを用いるものがある（例えば、特許文献１参照）。
【特許文献１】特開２００３−２５５８５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ポリシリコンを用いたトランジスタは、結晶粒界に形成される欠陥に起因してその特性にバラツキが生じやすい。従って、トランジスタのドレイン電流にバラツキが生じていた場合、入力された信号電圧が同じであっても、そのドレイン電流が画素毎に異なってしまい、結果的に輝度ムラが生じてしまう。
【０００６】
上記の実情を鑑み、本発明は、トランジスタの特性バラツキにより生じる輝度ムラが抑制された表示装置を提供することを課題とする。
【０００７】
また、電界発光層上に形成された第２の導電膜（第２の電極）は、熱処理を施すことにより低抵抗化を図ることが好適である。しかしながら、電界発光層は耐熱性が低く、高温の熱処理を行うことができない。従って、抵抗値の相違により、端部と中心部とで両電極間に印加される電圧値が異なり、そのために画質不良が生じる場合がある。
【０００８】
上記の実情を鑑み、本発明は、抵抗値の相違に起因した画質不良が抑制された表示装置を提供することを課題とする。
【課題を解決するための手段】
【０００９】
上述した従来技術の課題を解決するために、本発明は以下の手段を講じる。
【００１０】
本発明は、発光素子を駆動するトランジスタとして、非晶質半導体（代表的にはアモルファスシリコン、ａ-Ｓｉ：Ｈ）、又は有機半導体でチャネル部を形成するトランジスタを用いることを特徴とする。前記トランジスタは、電界効果移動度などの特性にバラツキが少ない。従って、トランジスタの特性バラツキにより生じる輝度ムラを改善した表示装置を提供することができる。また、非晶質半導体を用いる本発明は、数インチから数十インチの大型のパネルを作製する場合に大変有効であり、また結晶化の工程が不要でマスク数が少なくて済むので、作製費用を低減することができる。
【００１１】
本発明は、電界発光層上に積層される導電膜に、補助的な導電膜（配線）を接続することにより、該導電膜の低抵抗化を図ることを特徴とする。上記特徴により、熱処理を施すことなく、前記導電膜の低抵抗化を図ることができ、画質不良が抑制された表示装置を提供することができる。本特徴は、数十インチの大型のパネルを作製する場合に大変有効であり、これは、パネルのインチ数が大きくなる程、その抵抗値が問題になるためである。
【００１２】
本発明は、一対の電極間に発光材料を含む発光素子と、非晶質半導体でチャネル部を形成するトランジスタが複数配置された画素部及び該画素部の周辺に配置された駆動回路を含む基板と、前記基板に張り合わされたドライバＩＣとを有する。基板上に形成された駆動回路は、非晶質半導体でチャネル部を形成するＮ型トランジスタ（以下ａ-Ｓｉ：ＨＴＦＴと表記することがある）と、有機半導体でチャネル部を形成するＰ型トランジスタ（以下有機ＴＦＴと表記することがある）を含むことを特徴とする。有機ＴＦＴは、ペンタセンなどの有機低分子、ＰＥＤＯＴ（ポリチオフェン系）やＰＰＶ（ポリフェニレンビニレン）などの有機高分子などを含むトランジスタに相当する。このａ-Ｓｉ：ＨＴＦＴと有機ＴＦＴは、画素部と共に同一基板上に作製することが可能であり、このＣＭＯＳ回路を１つの単位回路として、シフトレジスタやバッファなどを構成することができる。また、Ｎ型トランジスタのみ、Ｐ型トランジスタのみで駆動回路を構成することも可能であり、その場合は、ａ-Ｓｉ：ＨＴＦＴのみ、有機ＴＦＴのみで駆動回路を構成することができる。
【００１３】
本発明は、アノード線に接続された第１の電極と、カソード線に接続された第２の電極間に発光材料を含む発光素子と、非晶質半導体でチャネル部を形成するトランジスタとを有し、前記アノード線と前記カソード線の電位を反転させて、前記発光素子に逆方向バイアスを印加する逆方向バイアス印加回路を有することを特徴とする。上記構成により、発光素子の経時劣化が抑制され、信頼性を向上させた表示装置を提供することができる。
【００１４】
本発明は、一対の電極間に発光材料を含む発光素子と、電位が一定に保たれた第１の電源にゲート電極が接続された第１のトランジスタと、信号線にゲート電極が接続された第２のトランジスタとを有し、前記発光素子並びに前記第１及び前記第２のトランジスタは、低電位電圧と同電位である第２の電源と、高電位電圧と同電位である第３の電源との間に直列に接続される。そして、前記第１及び前記第２のトランジスタは、非晶質半導体でチャネル部を形成することを特徴とする表示装置を提供する。
上記構成において、第２のトランジスタは線形領域で動作するために、第１のトランジスタのＶGSの僅かな変動は発光素子の電流値に影響を及ぼさない。つまり、発光素子の電流値は、飽和領域で動作する第１のトランジスタにより決定される。従って、上記構成を有する本発明は、トランジスタの特性バラツキに起因した発光素子の輝度ムラを改善して画質を向上させた表示装置を提供することができる。
【発明の効果】
【００１５】
上記構成を有する本発明は、トランジスタの特性バラツキにより生じる輝度ムラを改善した表示装置を提供することができる。また、熱処理を施すことなく、前記導電膜の低抵抗化を図ることができ、画質不良が抑制された表示装置を提供することができる。さらに、非晶質半導体をチャネル部とするトランジスタを含む本発明は、安価で大型の表示装置を提供することができる。
【発明を実施するための最良の形態】
【００１６】
（実施の形態１）
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。
【００１７】
まず、パネルにおける配線の配置、特に高電位電圧ＶＤＤと同電位である電源線（以下アノード線と表記）と、低電位電圧ＶＳＳと同電位である電源線（以下カソード線と表記）の配置について、図４を用いて説明する。なお、図４では、画素部１０４において列方向に配置される配線のみを図示する。
【００１８】
図４（Ａ）はパネルの上面図を示したものであり、基板１００上に、マトリクス状に複数の画素１０５が配置された画素部１０４、該画素部１０４の周辺に信号線駆動回路１０１、走査線駆動回路１０２、１０３が配置される。これらの駆動回路の個数は特に限定されず、画素１０５の構成に応じて適宜変更すればよい。また基板１００上に一体形成せずに、ＣＯＧ法などを用いてドライバＩＣを貼り合わせてもよい。
【００１９】
画素部１０４内において列方向に配置された信号線１１１は、信号線駆動回路１０１と接続する。同様に、列方向に配置された電源線１１２〜１１４は、アノード線１０７〜１０９のいずれかと接続する。また同様に、列方向に配置された補助配線１１０は、カソード線１０６と接続する。アノード線１０７〜１０９及びカソード線１０６は、画素部１０４とその周辺に配置された駆動回路の周りを囲むように引き回して、ＦＰＣの端子と接続する。
【００２０】
アノード線１０７〜１０９は、ＲＧＢのいずれかの色に対応したものである。これは、各アノード線１０７〜１０９の電位を変えることで、各色間で生じる輝度バラツキの補正を目的としたものである。つまり、発光素子の電界発光層の電流密度が各色で異なるために、同じ電流値を流しても各色で輝度が異なってしまう問題を改善するものである。なお、ここでは、ＲＧＢで電界発光層を塗り分ける場合を想定しているが、カラー化の方法として、白色を発光する発光素子とカラーフィルタを用いる方法など、各色での電流密度の相違が問題とならない方法を採用した場合やモノクロ表示を行う場合には、アノード線を複数本設けなくてもよい。
【００２１】
図４（Ｂ）はマスクレイアウト図を簡単に示したものであり、信号線駆動回路１０１の周囲にアノード線１０７〜１０９、カソード線１０６が配置され、アノード線１０７〜１０９は、画素部１０４内において列方向に配置された電源線１１２〜１１４と接続する。図示するように、カソード線１０６と補助配線１１０は同じレイヤーの導電体により形成される。
【００２２】
そして、カソード線１０６及び補助配線１１０を形成後、発光素子の第１の導電膜（第１の電極）が形成され、その後絶縁膜（土手ともよばれる）が形成される。次に、カソード線１０６及び補助配線１１０の上方に位置する絶縁膜には開口部が形成される。前記開口部の形成により、カソード線１０６と補助配線１１０は露出した状態となり、この状態で、電界発光層が形成される。電界発光層は、カソード線１０６及び補助配線１１０の上方に形成された開口部には積層されないように塗り分けが行われる。次に、第２の導電膜（第２の電極）が全面に形成され、この際、該第２の導電膜は、電界発光層、カソード線１０６及び補助配線１１０上に積層して形成される。上記工程により、第２の導電膜は、カソード線１０６及び補助配線１１０と電気的に接続し、本実施の形態では、この構成を大きな特徴とする。本特徴により、電界発光層を覆うように形成される第２の導電膜の低抵抗化を図ることができるため、この第２の導電膜の抵抗値に起因した画質不良を改善することができる。本特徴は、数十インチの大型のパネルを作製する場合に大変有効であり、これは、パネルのインチ数が大きくなる程、その抵抗値が問題になるためである。
【００２３】
なお、本実施の形態では、第２の導電膜がカソード線に接続された場合を例に挙げるが、本発明はこれに限定されない。第２の導電膜は、アノード線に接続してもよく、この場合は、発光素子の対向電極が陽極となるように設定する。
【００２４】
また、補助配線１１０を形成する層は、図４に示すように列方向に配置される信号線と同じ層の導電体に限らず、行方向に配置される走査線と同じ層の導電膜を用いてもよい。また、補助配線１１０と第２の導電膜とのコンタクト（接続）は、列方向に線状に設けてもよいし、点状に設けてもよいし、それらを組み合わせてもよい。また行方向に線状に設けてもよいし、点状に設けてもよいし、それらを組み合わせてもよい。そこで、以下には、いくつかの場合を例に挙げて、そのマスクレイアウト図について、図５〜図７を用いて説明する。なお、図５〜図７は簡略化した図面であり、画素１０５内には画素電極のみを図示する。また、電源線１１２の図示は省略する。
【００２５】
まず、補助配線１１０と信号線１１１を同じ層の導電体で形成し、線状に形成された開口部を介して、補助配線１１０と第２の導電膜が接続する場合について図５を用いて説明する。図５において、画素部１０４には複数の画素１０５がマトリクス状に配置され、またこの画素部１０４には列方向に信号線１１１と補助配線１１０、行方向に走査線１２８が配置される。この補助配線１１０はカソード線１０６と接続される。なお、補助配線１１０とカソード線１０６は、同じレイヤーの導電体により形成される配線であるが、ここでは、画素部１０４内に配置される配線を補助配線１１０とよび、それ以外の領域に配置される配線をカソード線１０６とよぶ。
【００２６】
そして、カソード線１０６と補助配線１１０の上方には線状の開口部１２０が形成され、この開口部１２０を介して、補助配線１１０及びカソード線１０６と、第２の導電膜とが接続する。この場合、補助配線１１０は、線状に形成された開口部１２０を介して、第２の導電膜と接続する。
【００２７】
次いで、カソード線１０６の上方に線状の開口部１２２が形成され、補助配線１１０上に点状の開口部１２３が形成された場合について、図６を用いて説明する。この場合、補助配線１１０は、点状に形成された開口部１２３を介して、第２の導電膜と接続する。それ以外は、図５の構成と同じである。
【００２８】
最後に、補助配線１２４と走査線１２８を同じレイヤーの導電体で形成し、点状に形成された開口部を介して、補助配線１２４と第２の導電膜が接続する場合について図７を用いて説明する。図７において、画素部１０４には複数の画素１０５がマトリクス状に配置され、またこの画素部１０４には列方向に信号線１１１、行方向に走査線１２８と補助配線１２４が配置される。この補助配線１２４は、カソード線１２６と接続される。補助配線１２４とカソード線１２６は、別のレイヤーの導電体により形成され、コンタクトホールを介して接続される。
【００２９】
そして、カソード線１２６の上方に線状の開口部１２５が形成され、補助配線１２４の上方に点状の開口部１２７が形成され、これらの開口部を介して、カソード線１２６及び補助配線１２４と、第２の導電膜とが接続する。この場合、補助配線１２４は、点状に形成された開口部１２７を介して、第２の導電膜と接続する。
【００３０】
このように、補助配線は、列方向に配置される配線（例えば信号線）と同じ層の導電体で形成する方法（図５、６）と、行方向に配置される配線（例えば走査線）と同じ層の導電体で形成する方法（図７）が主な方法として挙げられ、これらの方法は、新たにマスクなどを作製する必要がない。従って、マスクの増加に伴う作製費用の上昇や信頼性の低減といった問題を回避することができる。また、補助配線と第２の導電膜とのコンタクトを点状に設けた場合、該コンタクトの形成箇所を画素の端部に配置すると、開口部の低減を抑制することができ、より明るい画像を提供することができる。
【００３１】
続いて、絶縁表面を有する基板上に、駆動用トランジスタ、発光素子及び補助配線を設けたときの断面構造とそのマスクレイアウト図について、図１〜３を用いて説明する。
【００３２】
図１（Ｃ）は、１画素分のマスクレイアウトを示したものであり、列方向に電源線として機能する導電体１６、信号線として機能する導電体２６、補助配線として機能する導電体２７が配置され、行方向に走査線として機能する導電体２８が配置される。また、スイッチング用トランジスタ２９と、駆動用トランジスタ３０が設けられる。
【００３３】
図１（Ａ）は、図１（Ｃ）のマスクレイアウト図のＡ-Ｂ-Ｃにおける断面構造を示す図に相当する。絶縁表面を有する基板１０上に、ゲート電極１１、該ゲート電極１１上にゲート絶縁膜１２が形成される。次に、非晶質半導体、Ｎ型半導体、導電体が積層して形成され、それらを同時にパターン加工して、非晶質半導体１３、Ｎ型半導体１４、１５、導電体１６、１７が形成される。次に絶縁体１８、１９を形成し、導電体１７の一部が露出するように所定の領域に開口部を形成後、導電体２０が形成される。その後、導電体２０と電気的に接続するように、導電体（第１の電極、画素電極）２１、電界発光層２２及び導電体（第２の電極、対向電極）２３が形成される。この導電体２１、電界発光層２２及び導電体２３の積層体が発光素子２４に相当する。次に、保護膜２５が全面に形成される。
【００３４】
なお、導電体１６、１７が形成される際、導電体２６、２７が同時に形成される。導電体２６は信号線に相当し、導電体２７は補助配線に相当する。導電体（第２の電極、対向電極）２３を成膜する前に、導電体２７を露出させた状態にしておくことで、導電体２３と導電体２７は積層して形成され、導電体２３の低抵抗化が実現される。なお、図１（Ａ）に示す断面構造では、補助配線として機能する導電体２７は、導電体１６、１７と同じ層の導電体で形成されている。
【００３５】
図１（Ｂ）は、駆動用トランジスタ５０と発光素子２４の断面構造を示す。絶縁表面を有する基板１０上に、ゲート電極１１、該ゲート電極１１上にゲート絶縁膜１２が形成される。次に非晶質半導体１３が形成され、次にエッチングストッパとなる絶縁体３１が形成され、続いて、Ｎ型半導体、導電体が積層して形成され、それらを同時にパターン加工して、Ｎ型半導体３２、３３、導電体３４、３５が形成される。次に絶縁体１８、５０７０、５０８０を形成し、導電体３５の一部が露出するように所定の領域に開口部を形成後、導電体からなる接続配線５０６０が形成される。その後、導電体２１、電界発光層２２及び導電体２３を含む発光素子２４が形成され、その後保護膜２５が形成される。
【００３６】
なお、導電体３４、３５が形成される際、導電体２６が同時に形成され、また、導電体２０が形成される際、導電体３６が同時に形成される。導電体２６は信号線に相当し、導電体３６は補助配線に相当する。導電体（対向電極）２３を成膜する前に、導電体３６を露出させた状態にしておくことで、導電体３６と導電体２３は積層して形成され、導電体２３の低抵抗化が実現される。なお図１（Ｂ）に示す断面構造では、補助配線として機能する導電体３６は、導電体２０と同じ層の導電体で形成されている。
【００３７】
図２は、駆動用トランジスタ５１と発光素子２４の断面構造を示す。絶縁表面を有する基板１０上に、ゲート電極１１、該ゲート電極１１にゲート絶縁膜１２が形成される。次に非晶質半導体１３が形成され、次にエッチングストッパとなる絶縁体４１が形成され、ゲート電極４２が形成される。続いて、Ｎ型半導体、導電体が積層して形成され、それらを同時にパターン加工して、Ｎ型半導体４３、４４、導電体４５、４６が形成される。次に絶縁体１８、１９を形成し、導電体４６の一部が露出するように所定の領域に開口部を形成後、導電体２０が形成される。その後、導電体２１、電界発光層２２及び導電体２３を含む発光素子２４が形成され、その後保護膜２５が形成される。また、補助配線として機能する導電体３６は、導電体２３と電気的に接続される。
【００３８】
図３（Ａ）は、駆動用トランジスタ４３１と発光素子４３８の断面構造を示す。絶縁表面を有する基板４３０上に、駆動用トランジスタ４３１が形成され、該駆動用トランジスタ４３１上に絶縁体４４０が形成され、所定の箇所に開口部が形成された後、該絶縁体４４０上に導電体４３３、４３４が形成される。続いて、画素電極に相当する導電体４３５が形成され、次に、絶縁体４４２が形成される。絶縁体４４１、４４２の所定の箇所に開口部４３９が形成された後、該絶縁体４４２上に電界発光層４３６、該電界発光層４３６上に、対向電極に相当する導電体４３７が形成される。このように、図３（Ａ）に示す構成では、４層の絶縁体を積層した構成となっている。
【００３９】
図３（Ｂ）は、駆動用トランジスタ４３１と発光素子４５９の断面構造を示す。絶縁表面を有する基板４３０上に、駆動用トランジスタ４３１が形成され、該駆動用トランジスタ４３１と電気的に接続された配線４６０、補助配線４５２が形成される。その後、絶縁体４５３が形成され、該絶縁体４５３の所定の箇所に開口部が形成される。続いて、画素電極に相当する導電体４５４が形成され、該導電体４５４上に絶縁体４５８が形成され、該絶縁体４５８の所定の箇所に開口部が形成される。次に、導電体４５４上に電界発光層４５５、４５６、該電界発光層４５５、４５６上に対向電極に相当する導電体４５７が形成される。導電体４５４、電界発光層４５５及び導電体４５７の積層体が発光素子４５９に相当する。
【００４０】
図３（Ｂ）に示す構成では、補助配線４５２上の電界発光層４５６の膜厚は薄く、また蒸着法で形成されるため、補助配線４５２の側面までには形成されない。本構成はその点を活用しており、そのために、補助配線４５２の側面と導電体４５７とは電気的に接続される。
【００４１】
図１〜図３に図示したように、本発明は、非晶質半導体を有するトランジスタと、発光素子を具備する。そして、発光素子と直列に接続された駆動用トランジスタは、電流能力の向上から、チャネル幅Ｗ／チャネル長Ｌ＝１〜１００（好ましくは５〜２０）に設定することが好適である。具体的には、チャネル長を５〜１５μｍ、チャネル幅Ｗを２０〜１２００μｍ（好ましくは４０〜６００μｍ）に設定することが好適である。なお、チャネル幅Ｗとチャネル長を上記のように設定すると、画素内におけるトランジスタの占有面積が大きくなってしまう。従って、発光素子は基板と反対の方向に出射する上面出射を行うことが好ましい。
【００４２】
非晶質半導体でチャネル部を形成するトランジスタは、大別して、チャネルエッチ型（図１（Ａ）、図３（Ａ）（Ｂ））、チャネル保護型（図１（Ｂ））、デュアルゲート型（図２）が挙げられ、本発明ではいずれを用いても構わない。
【００４３】
発光素子を構成する一対の電極は、一方は陽極、他方は陰極に相当する。陽極及び陰極には、金属、合金、電気伝導体化合物及びこれらの混合物といった材料を用いることが好ましく、陽極には仕事関数の大きい材料、陰極には仕事関数の小さい材料を用いる。陽極と陰極の間に挟まれる電界発光層は、有機材料、無機材料の広汎に渡る材料により形成され、この電界発光層におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と、三重項励起状態から基底状態に戻る際の発光（リン光）とが含まれる。
【００４４】
また、絶縁膜には、有機材料、無機材料のいずれの材料を用いてもよい。但し、有機材料は、その吸湿性に問題があるため、窒化珪素膜などのバリア膜を設けるとよい。有機材料のうち、レジスト材料は、アクリルやポリイミドといった他の有機材料よりも低コストで、コンタクトホールの径が小さく、且つ吸湿性が低いため、バリア膜を必要としないため、用いることが好適である。しかし、レジスト材料は有色であるため、上面出射型の表示装置に用いることが好適である。具体的なレジスト材料としては、クレゾール樹脂等を溶媒（プロピレングリコールモノメチルエーテルアセテート；ＰＧＭＥＡ）を溶かした溶液が挙げられ、該溶液をスピンコート法により塗布して形成する。
【００４５】
上記構成を有する本発明は、トランジスタの特性にバラツキが少ないため、該トランジスタの特性バラツキにより生じる輝度ムラを改善した表示装置を提供することができる。また、非晶質半導体を用いる本発明は、数インチから数十インチの大型のパネルの作製に好適である。これは、結晶化の工程が不要であり、またマスク数も少なくて済むので、作製費用を抑制することができるためである。さらに、工程における熱処理温度にもよるが、非晶質半導体は、プラスチックなどの軽量、薄型、安価の可撓性基板上に作製することができるため、表示装置の用途を広げることができる。
【００４６】
また、補助配線の配置により、第２の導電膜の抵抗値を低減することができ、その結果消費電力の低減が実現する。さらに、配線抵抗による信号の書き込み不良や階調不良などの防止や、電圧降下の発生が抑制され、発光素子に対して均一な電圧を印加することができる。従って、画像品質を向上させた表示装置を提供することができる。本構成は、数十インチの大型のパネルを作製する場合に大変有効であり、これは、パネルのインチ数が大きくなる程、その抵抗値が問題になるためである。
【００４７】
（実施の形態２）
本発明の実施の形態について図面を用いて説明する。
【００４８】
図８（Ａ）はパネルの上面図を示したものであり、絶縁表面を有する基板２００上に、マトリクス状に配置された複数の画素２０１を含む画素部２０２と走査線駆動回路２０３を有する。前記基板２００には複数のドライバＩＣ２０５が貼り付けられ、この複数のドライバＩＣ２０５は信号線駆動回路２０４に相当する。走査線駆動回路２０３及び信号線駆動回路２０４は、電源回路２０６とコントローラ２０７に接続する。
【００４９】
電源回路２０６は、パネルに電源を供給するものであり、具体的には、画素部２０２内に配置された電源線と接続する。この電源線はアノード線又はカソード線ともよばれ、該アノード線は高電位電圧ＶＤＤと同電位、該カソード線は低電位電圧ＶＳＳと同電位である。コントローラ２０７は、クロック、クロックバック、スタートパルス及びビデオ信号を信号線駆動回路２０４及び走査線駆動回路２０３に供給する役割を担う。また、本パネルのように、信号線駆動回路２０４として複数のドライバＩＣ２０５を具備する場合には、どのドライバＩＣにどのビデオ信号を供給するのかを決定する役割、つまり信号を振り分ける役割もある。
【００５０】
なお図８（Ａ）には、走査線側の駆動回路のみ基板上に一体形成する場合を示したが、本発明はこれに限定されず、その駆動回路の動作周波数によっては、同一基板上に信号線側の駆動回路も形成してもよい。但し、好適には、走査線側の駆動回路は基板上に一体形成し、信号線側の駆動回路はドライバＩＣを用いるとよい。これは、走査線駆動回路と信号線駆動回路の各々の要求に応えるものであり、信号線駆動回路は、周波数５０ＭＨｚ以上（例えば６５ＭＨｚ以上）で駆動し、走査線駆動回路は、信号線駆動回路と比較するとその駆動周波数は約１００分の１となる１００ｋＭＨｚ程度で駆動するためである。このように、各々の駆動回路の動作周波数に応じて、基板上に集積された駆動回路を用いる方法か、ドライバＩＣを貼り合わせる方法のどちらかを選択するとよい。
【００５１】
図８（Ｂ）はパネルの上面図を示したものであり、絶縁表面を有する基板２００上に、マトリクス状に配置された複数の画素２０１を含む画素部２０２を有する。また、ＣＯＧ方式により貼り付けられた信号線側のドライバＩＣ２０９と、走査線側のドライバＩＣ２０８を有する。これらのドライバＩＣ２０８、２０９は、接続配線２１０により、外部入力端子２１１に接続される。そして、外部入力端子２１１を介して、電源回路２０６とコントローラ２０７に接続する。なお図８（Ｂ）には、ＣＯＧ方式により貼り付けられた場合を示したが、本発明はこれに限定されず、ＴＡＢ方式や、基板上に貼り付けずにＦＰＣを介してドライバＩＣと接続させてもよい。また実装するドライバＩＣの長辺、短辺の長さやその個数も特に限定されない。
【００５２】
両パネルが有する各画素２０１は、一対の電極間に発光材料を含む発光素子と、非晶質半導体又は有機半導体でチャネル部を形成するトランジスタを有する。発光素子の第１の電極はアノード線、第２の電極はカソード線に接続され、本発明では、発光素子が発光していない期間に、アノード線とカソード線の電位を入れ替えて、該発光素子に逆方向バイアスを印加することを特徴とする。発光素子に逆方向バイアスを印加するタイミングは、コントローラ２０７から、所定の信号を電源回路２０６に供給することで行うことで決定される。従って、本発明では電源回路２０６とコントローラ２０７とをあわせて逆方向バイアス印加回路とよぶ。
【００５３】
ところで、本発明の表示装置を用いて多階調の画像を表示する場合、時間階調方式を用いることが好適である。これは、発光素子が発光しない期間に逆方向バイアスを印加するように設定すれば、階調表示に影響を及ぼすことなく、逆方向バイアスを印加することができるためである。
【００５４】
また、通常、アノード線及びカソード線の一方の配線は、全ての画素に共通で接続されている。そのため、逆方向バイアスを印加するタイミングは、全ての画素で同時に行う必要が生じる。従って、逆方向バイアスを発光素子に印加するために、新たに半導体素子を配置してもよい。この半導体素子とは、トランジスタ又はダイオードに相当し、この半導体素子を用いることで、画素毎又はライン毎などの任意の画素毎に逆バイアスを印加することが出来るようにする。具体的には、前記半導体素子が導通状態になると同時に、発光素子に逆方向バイアスが印加されるようにする。つまり前記半導体素子が導通状態になると、ある配線と発光素子とが電気的に接続される状態になるようにする。このとき、このある配線の電位を発光素子の対向電位よりも低くしておくことで、発光素子に逆方向バイアスが印加されるようにする。逆方向バイアスを印加すると、発光素子は必然的に非発光となるが、上記構成を有する場合は、任意の画素に任意のタイミングで逆方向バイアスを印加することができるため、階調表示に影響を及ぼすことはない。この方法は、時間階調方式だけでなく、多階調を表現する方法として、アナログ駆動などの他の方式を用いた場合にも好適な方法である。
【００５５】
上記構成を有する本発明は、発光素子の経時劣化を抑制することができ、信頼性の向上や素子の長寿命化を実現した表示装置を提供することができる。本実施の形態は、上記の実施の形態と自由に組み合わせることができる。
【００５６】
（実施の形態３）
本実施の形態では、非晶質半導体でチャネル部を形成するＮ型トランジスタと、有機半導体でチャネル部を形成するＰ型トランジスタを含むＣＭＯＳ回路の断面構造について、図１０を用いて説明する。
【００５７】
図１０（Ａ）は等価回路図であり、Ｐ型トランジスタ２２１とＮ型トランジスタ２２２が直列に接続され、一端はＶＤＤ、他端はＶＳＳと同電位に設定されている。図１０（Ｂ）は、これらのトランジスタの断面構造を示したものであり、基板２００上に導電体２３１、２３２が設けられ、該導電体２３１、２３２上に窒化シリコン２３３が設けられる。次に、窒化シリコン２３３上に非晶質半導体２３４が設けられ、該非晶質半導体２３４上に再度窒化シリコン２４１が設けられる。次に、窒化シリコン２４１上にＮ型半導体と導電体が積層して設けられ、これらを同時にパターン加工して、Ｎ型半導体２３５、２４２、電極２３６、２３７が設けられる。その後、電極２３８、２３９が設けられ、続いて、チャネル層となる有機半導体２４０を設けられる。有機半導体２４０としては、ペンタセンなどの有機低分子、ＰＥＤＯＴやＰＰＶなどの有機高分子などを用いればよく、ペンタセンのパターン加工には、蒸着法にメタルマスクを併用する方法を用いるとよい。このようにして、非晶質半導体２３４でチャネル部を形成するＮ型トランジスタと、有機半導体２４０でチャネル部を形成するＰ型トランジスタを含むＣＭＯＳ回路が完成する。
【００５８】
このＣＭＯＳ回路は、シフトレジスタやバッファなどを構成するクロックドインバータ等の単位回路となるため、駆動回路に用いてもよいし、また画素回路に用いてもよい。また本構成は、その動作周波数から、走査線側の駆動回路に用いることが好適である。具体的には、図８（Ａ）に示すように、走査線側の駆動回路を本構成のＣＭＯＳ回路で形成し、信号線側の駆動回路としてドライバＩＣを用いることが好適である。なお本実施の形態では、ＣＭＯＳ回路で駆動回路を構成する場合を説明したが、本発明はこれに限定されない。勿論、Ｎ型トランジスタ（ａ-Ｓｉ：ＨＴＦＴ）のみ、Ｐ型トランジスタ（有機ＴＦＴ）のみで駆動回路を構成しても構わない。
【００５９】
本実施の形態は、上記の実施の形態と自由に組み合わせることができる。
【００６０】
（実施の形態４）
本発明は、一対の電極間に発光材料を含む発光素子と、非晶質半導体、又は有機半導体でチャネル部を形成するトランジスタを含む画素を複数有する表示装置を提供するものであり、ここでは、該画素の構成について、図１１を用いて説明する。
【００６１】
図１１（Ａ）に示す画素は、列方向に信号線３１０及び電源線３１１〜３１３、行方向に走査線３１４が配置される。また、スイッチング用のトランジスタ３０１、駆動用のトランジスタ３０３、電流制御用のトランジスタ３０４、容量素子３０２及び発光素子３０５を有する。
【００６２】
図１１（Ｃ）に示す画素は、トランジスタ３０３のゲート電極が、行方向に配置された電源線３１３に接続される点が異なっており、それ以外は図１１（Ａ）に示す画素と同じ構成である。つまり、図１１（Ａ）（Ｃ）に示す両画素は、同じ等価回路図を示す。しかしながら、行方向に電源線３１２が配置される場合（図１１（Ａ））と、列方向に電源線３１２が配置される場合（図１１（Ｃ））では、各電源線は異なる層の導電体で形成される。ここでは、トランジスタ３０３のゲート電極が接続される配線に注目し、これらを作製する層が異なることを表すために、図１１（Ａ）（Ｃ）として分けて記載する。
【００６３】
図１１（Ａ）（Ｃ）に示す画素の特徴として、画素内にトランジスタ３０３、３０４が直列に接続されており、トランジスタ３０３のチャネル長Ｌ3、チャネル幅Ｗ3、トランジスタ３０４のチャネル長Ｌ4、チャネル幅Ｗ4は、Ｌ3／Ｗ3：Ｌ4／Ｗ4＝５〜６０００：１を満たすように設定される点が挙げられる。６０００：１を満たす場合の一例としては、Ｌ3が５００μｍ、Ｗ3が３μｍ、Ｌ4が３μｍ、Ｗ4が１００μｍの場合がある。
【００６４】
なお、トランジスタ３０３は、飽和領域で動作し発光素子３０５に流れる電流値を制御する役目を有し、トランジスタ３０４は線形領域で動作し発光素子３０５に対する電流の供給を制御する役目を有する。両トランジスタは同じ導電型を有していると作製工程上好ましい。またトランジスタ３０３には、エンハンスメント型だけでなく、ディプリーション型のトランジスタを用いてもよい。上記構成を有する本発明は、トランジスタ３０４が線形領域で動作するために、トランジスタ３０４のＶGSの僅かな変動は発光素子３０５の電流値に影響を及ぼさない。つまり、発光素子３０５の電流値は、飽和領域で動作するトランジスタ３０３により決定される。上記構成を有する本発明は、トランジスタの特性バラツキに起因した発光素子の輝度ムラを改善して画質を向上させた表示装置を提供することができる。
【００６５】
図１１（Ａ）〜（Ｄ）に示す画素において、トランジスタ３０１は、画素に対するビデオ信号の入力を制御するものであり、トランジスタ３０１がオンして、画素内にビデオ信号が入力されると、容量素子３０２にそのビデオ信号が保持される。なお図１１（Ａ）（Ｃ）には、容量素子３０２を設けた構成を示したが、本発明はこれに限定されず、ビデオ信号を保持する容量がゲート容量などでまかなうことが可能な場合には、明示的に容量素子３０２を設けなくてもよい。
【００６６】
発光素子３０５は、２つの電極間に電界発光層が挟まれた構造を有し、順バイアス方向の電圧が印加されるように、画素電極と対向電極の間（陽極と陰極の間）に電位差が設けられる。電界発光層は有機材料や無機材料等の広汎に渡る材料により構成され、この電界発光層におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と、三重項励起状態から基底状態に戻る際の発光（リン光）とが含まれる。
【００６７】
図１１（Ｂ）に示す画素は、トランジスタ３０６と走査線３１５を追加している以外は、図１１（Ａ）に示す画素構成と同じである。同様に、図１１（Ｄ）に示す画素は、トランジスタ３０６と走査線３１５を追加している以外は、図１１（Ｃ）に示す画素構成と同じである。
【００６８】
トランジスタ３０６は、新たに配置された走査線３１５によりオン又はオフが制御される。トランジスタ３０６がオンになると、容量素子３０２に保持された電荷は放電し、トランジスタ３０６がオフする。つまり、トランジスタ３０６の配置により、強制的に発光素子３０５に電流が流れない状態を作ることができる。従って、図１１（Ｂ）（Ｄ）の構成は、全ての画素に対する信号の書き込みを待つことなく、書き込み期間の開始と同時又は直後に点灯期間を開始することができるため、デューティ比を向上することが可能となる。
【００６９】
図１１（Ｅ）に示す画素は、列方向に信号線３５０、電源線３５１、３５２、行方向に走査線３５３が配置される。また、スイッチング用トランジスタ３４１、駆動用トランジスタ３４３、容量素子３４２及び発光素子３４４を有する。図１１（Ｆ）に示す画素は、トランジスタ３４５と走査線３５４を追加している以外は、図１１（Ｅ）に示す画素構成と同じである。なお、図１１（Ｆ）の構成も、トランジスタ３４５の配置により、デューティ比を向上することが可能となる。
【００７０】
本実施の形態は、上記の実施の形態と自由に組み合わせることができる。
【実施例１】
【００７１】
本発明の必須の構成要素として、一対の電極間に発光材料を含む発光素子と、非晶質半導体又は有機半導体を含むトランジスタが挙げられ、該発光素子と該トランジスタは各画素に具備されている。このように、非晶質半導体を含むトランジスタを各画素に含む場合、多くの場合において、ドライバＩＣをＣＯＧ方式やＴＡＢ方式により実装したり、ＦＰＣを介して接続したりする。本実施例では、矩形上の基板に複数のドライバＩＣを形成し、該ドライバＩＣを実装する実施例について説明する。
【００７２】
図９（Ａ）に示すパネルの上面図は、走査線側と信号線側の各々に１つのドライバＩＣ２５１、２５２が設けられている。それ以外の構成は、図８（Ｂ）に示すパネルと同じであるため、ここでは説明を省略する。
【００７３】
図９（Ｂ）は、基板にドライバＩＣを貼り付ける様子を示した斜視図である。基板２５３上には、複数の駆動回路と該複数の駆動回路を接続する入出力端子が設けられる。各駆動回路と、当該駆動回路に対応した入力出力端子を１つのユニットとして、基板２５３を短冊状又は矩形状に分断すると、複数のドライバＩＣが得られる。そして、このドライバＩＣを基板２００に貼り合わせると、表示装置が完成する。図９（Ｂ）では、走査線駆動回路に相当するドライバＩＣ２５２と、信号線駆動回路に相当するドライバＩＣ２５１が実装された形態を示す。
【００７４】
信号線及び走査線のピッチは、ドライバＩＣの出力端子のピッチと合わせることが好適である。そうすると、画素部２０２の端部で数ブロック毎に区分して引出線を形成する必要がなく、プロセス上、歩留まりよく作製することができる。また、これらのドライバＩＣは、矩形状の基板２００上に複数個作り込むと、大量に形成することができるため、生産性を向上させる観点から好ましい。従って、基板２００として、大面積の基板を用いることが好ましく、例えば、一辺が３００ｍｍから１０００ｍｍ程度の大面積の基板を用いることが好ましい。これは、円形のシリコンウエハからＩＣチップを取り出す場合と比較すると、大きな優位点である。さらに、切り出す際、ドライバＩＣの長辺の長さを、画素部２０２の縦方向又は横方向の長さと同じ長さにすると、貼り付けるドライバＩＣの個数が減少させることが可能となり、信頼性が向上する。
【００７５】
また、これらのドライバＩＣは結晶質半導体により形成されることが好適であり、前記結晶質半導体は連続発振のレーザ光を照射することで形成されることが好適である。従って、当該レーザ光を発生させる発振器としては、連続発振の固体レーザ又は気体レーザを用いることが好適である。これは、連続発振のレーザ光を照射すると、その走査方向に、結晶粒界が延びることを活用するものであり、結晶粒界が延びた方向とチャネル長方向とが平行になるように、半導体層をパターン加工すると、十分な電気的特性が得られた結晶質半導体を活性層として用いた薄膜トランジスタを形成することができるためである。
【００７６】
ドライバＩＣの構成は、走査線側と信号線側で異なる構成であることが好適である。具体的には、信号線側に配置する駆動回路と、走査線側に配置する駆動回路とで、薄膜トランジスタのゲート絶縁膜の膜厚を変えることが好適である。これは、信号線（データ線）側と走査線側の各々の要求に応えるものであり、具体的には、信号線駆動回路を構成する薄膜トランジスタのゲート絶縁膜の厚さは２０〜７０ｎｍ、チャネル長は０．３〜１μｍに設定する。一方、走査線駆動回路を構成する薄膜トランジスタのゲート絶縁膜の厚さは１５０〜２５０ｎｍ、チャネル長は１〜２μｍに設定する。上記構成により、各々の駆動回路の動作周波数に応じたドライバＩＣを有する表示装置を提供することができる。本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。
【実施例２】
【００７７】
本発明の必須の構成要素として、一対の電極間に発光材料を含む発光素子と、非晶質半導体又は有機半導体を含むトランジスタが挙げられ、該発光素子と該トランジスタは各画素に具備される。このような、非晶質半導体を含むトランジスタは、その電気特性（しきい値電圧、電界効果移動度等）が経時的に変化する性質を有する。そこで、ここでは、しきい値電圧に注目し、しきい値補正回路について説明する。
【００７８】
まず、しきい値補正回路について、図１７（Ａ）〜（Ｄ）を用いて説明する。図１７（Ａ）は等価回路図を示し、トランジスタ等からなるスイッチ５３１、５３２、トランジスタ５３３、容量素子５３４を有する。この回路の動作について、以下に簡単に説明する。
【００７９】
まず、スイッチ５３１、５３２をオンにする（図１７（Ａ））。そうすると、スイッチ５３１からトランジスタ５３３の方向と、スイッチ５３１から容量素子５３４の方向に向かって電流ＩDSが流れる。このとき、電流ＩDSはＩ1とＩ2に分かれて流れ、ＩDS＝Ｉ1＋Ｉ2を満たす。電流が流れ始めた瞬間には、容量素子５３４に電荷は保持されず、トランジスタ５３３はオフである。従って、Ｉ2＝０、ＩDS＝Ｉ１である。しかしながら、徐々に容量素子５３４に電荷が蓄積されて、容量素子５３４の両電極間に電位差が生じ始める。両電極間の電位差がＶTHになると、トランジスタ５５４がオンになり、Ｉ2＞０となる。このとき、ＩDS＝Ｉ1＋Ｉ2を満たすので、Ｉ１は次第に減少するが、以前電流は流れている。そして、容量素子５３４では、その両電極間の電位差がＶDDになるまで、電荷の蓄積が続けられる。容量素子５３４の両電極間の電位差がＶDDになると、Ｉ2は流れなくなり、トランジスタ５３３はオンであるため、ＩDS＝Ｉ１となる（図１７（Ｃ）（Ｄ）、Ａ点）。
【００８０】
続いて、スイッチ５３１をオフにする（図１７（Ｂ））。そうすると、容量素子５３４に保持された電荷は、スイッチ５３２を介してトランジスタ５３３の方向に流れていき、放電する。この動作は、トランジスタ５３３がオフになるまで行われる。つまり、容量素子５３４に保持された電荷が、トランジスタ５３３のしきい値電圧と同じ値になるまで電荷が保持される（図１７（Ｃ）（Ｄ）、Ｂ点）。
【００８１】
このようにすると、容量素子の両電極間の電位差を、あるトランジスタのしきい値電圧と同じ値になるように設定することができる。そして、トランジスタのＶGSをそのまま保持して、該トランジスタのゲート電極に信号電圧を入力する。そうすると、トランジスタのゲート電極には、容量素子に保持されているＶGSに加えて、前記信号電圧を上乗せした値が入力される。つまり、トランジスタ間のしきい値電圧にバラツキが生じていても、信号電圧が入力されるトランジスタは、常に該トランジスタのしきい値電圧と信号電圧を足した値が入力される。従って、トランジスタ間のしきい値電圧のバラツキの影響を抑制することができる。
【００８２】
しきい値補正回路を設けることで、発光素子を駆動する駆動用トランジスタのしきい値電圧のバラツキを抑制することができ、これらのバラツキに起因した輝度ムラを改善して、高画質の画像を表示する表示装置を提供することができる。なお、本実施例で示したしきい値補正回路は、図１１に図示した画素回路にも適用することができる。その際、ゲート電極に信号電圧が入力される駆動用トランジスタのしきい値電圧を補正できるように、本しきい値補正回路を設けるとよい。
【００８３】
なお本実施例では、しきい値電圧の補正手段を例示したが、他の電気特性の補正手段を有していてもよく、例えば、電界効果移動度の補正手段を設けてもよい。本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。
【実施例３】
【００８４】
発光素子は、正孔注入層、正孔輸送層、正孔阻止層（ホールブロッキング層）、電子輸送層等が適宜組み合わされて形成される。但し、電子注入層は、電子のみの輸送性に優れた材料として知られているバソキュプロイン（ＢＣＰ）にリチウム（Ｌｉ）をドーピングした場合に電極からの電子注入性を著しく向上させることができるため、そのような材料を用いるとよい。
【００８５】
また、ベンゾオキサゾール誘導体（ＢｚＯＳ）、又はピリジン誘導体が、優れた電子輸送性を有し、かつ成膜した場合に結晶化しにくい材料であり、さらにアルカリ金属、アルカリ土類金属、または遷移金属のうちの少なくとも一種を含むことにより電子注入性に優れた層を形成する。そこで、一対の電極間に発光物質を含む層を有する発光素子において、発光物質を含む層の一部にベンゾオキサゾール誘導体、又はピリジン誘導体を用いることが好適である。
【００８６】
つまり、ベンゾオキサゾール誘導体、又はピリジン誘導体と、アルカリ金属、アルカリ土類金属、または遷移金属のうちの少なくとも一種とを含む発光素子用電子注入性組成物を用いて電子注入層を形成することにより、陰極として機能する電極からの電子注入性を高めることができる。さらに、ピリジン誘導体は成膜した場合に結晶化しにくい材料であることから、従来よりも素子特性に優れ、素子寿命の長い発光素子、およびそれを用いた表示装置を提供することができる。本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。
【実施例４】
【００８７】
本実施例では、発光素子の積層構造について説明する。ここでは、図１（Ｂ）において、破線５７００、５７１０で囲んだ部分の拡大図を用いて説明する。なお、図１８（Ａ）（Ｃ）、図１９（Ａ）は、破線５７００で囲んだ部分の拡大図に相当し、図１８（Ｂ）（Ｄ）、図２１（Ｂ）は、破線５７１０で囲んだ部分の拡大図に相当する。なお、図１（Ｂ）の断面構造と、図１８、１９に示す断面構造とは、絶縁膜５０７０、パッシべーション膜５０８０、接続配線５０６０及び画素電極５１００が形成されている点は同じであるが、それ以外の構造は異なっており、以下には、異なる符号を用いて説明する。
【００８８】
図１８（Ａ）（Ｂ）において、絶縁膜５０７０上にパッシべーション膜５０８０が形成され、該パッシべーション膜５０８０上に接続配線５０６０が形成される。この接続配線５０６０は、駆動用トランジスタのソース電極又はドレイン電極と電気的に接続されている。また、パッシべーション膜５０８０上には、接続配線５０６０と共通の導電体をパターン加工することで得られた補助配線５２００が形成される。そして接続配線５０６０に接続するように画素電極５１００が形成され、該画素電極５１００上に正孔注入層５１１０、発光層５１２０、電子注入層５１３０が順に積層される。最後に、保護膜５２４０が形成される。画素電極５１００、正孔注入層５１１０、発光層５１２０及び電子注入層５１３０との積層体が発光素子５１４０に相当する。
【００８９】
この発光層５１２０は、開口部を完全に覆わず、補助配線５２００の一部を露出させるように、メタルマスクを用いて形成する。従って、開口部においては、補助配線５２００上に、正孔注入層５１１０、電子注入層５１３０が順に積層されている。なお、本発明はこれに限定されず、正孔注入層５１１０及び発光層５１２０を、メタルマスクを用いて形成することで、補助配線５２００上に電子注入層５１３０のみが形成された構成としてもよい。
【００９０】
また、図１８（Ａ）（Ｂ）では、発光素子５１４０から発せられる光が基板側に出射する構成を示すが、光が基板側とは反対側に向かう構造を有していてもよい。
【００９１】
図１８（Ｃ）（Ｄ）に示す断面構造は、接続配線５０６０と接続するように、画素電極５１００が形成され、該画素電極５１００上に正孔注入層５１１０、発光層５１２０、電子注入層５１３０、透明導電膜５８００が順に積層される。最後に保護膜５２４０が形成される。電子注入層５１３０に接するように透明導電膜５８００を形成することで、対向電極として機能する電子注入層５１３０自体の抵抗が高まっても、電位降下を抑えることができる。
【００９２】
この発光層５１２０は、開口部を完全に覆わず、補助配線５２００の一部を露出させるように、メタルマスクを用いて形成する。従って、開口部においては、補助配線５２００上に、正孔注入層５１１０、電子注入層５１３０、透明導電膜５８００が順に積層されている。なお、本発明はこれに限定されず、正孔注入層５１１０及び発光層５１２０を、メタルマスクを用いて形成することで、補助配線５２００上に電子注入層５１３０及び透明導電膜５８００のみが形成された構成としてもよい。また、正孔注入層５１１０、発光層５１２０及び電子注入層５１３０を、メタルマスクを用いて形成することで、補助配線５２００上に透明導電膜５８００のみが形成された構成としてもよい。
【００９３】
なお、図１８（Ａ）（Ｂ）において、保護膜５２４０は、無機絶縁膜と有機絶縁膜の積層構造を有していてもよく、そのときの断面構造について、図１９（Ａ）（Ｂ）を用いて説明する。
【００９４】
図１９（Ａ）（Ｂ）において、保護膜５２４０は積層構造を有しており、電子注入層５１３０に接するように無機絶縁膜５２４０ａ、該無機絶縁膜５２４０ａ上に有機樹脂膜５２４０ｂ、該有機樹脂膜５２４０ｂ上に無機絶縁膜５２４０ｃが形成される。無機絶縁膜５２４０ａ、５２４０ｃとしては、窒化珪素、窒化酸化珪素、酸化アルミニウム、窒化アルミニウム等を用いることで、発光素子５１４０に対する水分や酸素の劣化を促進させる物質の侵入を防止することができる。また、無機絶縁膜５２４０ａと無機絶縁膜５２４０ｃとの間に、内部応力が小さい有機樹脂膜５２４０ｂを設けることで、保護膜５２４０が応力によって剥離することを防止することができる。この有機樹脂膜５２４０ｂとしては、ポリイミド、ポリアミド、ポリイミドアミド等を用いることができる。
【００９５】
この発光層５１２０は、開口部を完全に覆わず、補助配線５２００の一部を露出させるように、メタルマスクを用いて形成する。従って、開口部においては、補助配線５２００上に、正孔注入層５１１０、電子注入層５１３０、無機絶縁膜５２４０ａ、有機樹脂膜５２４０ｂ及び無機絶縁膜５２４０ｃが順に積層されている。なお、本発明はこれに限定されず、正孔注入層５１１０及び発光層５１２０を、メタルマスクを用いて形成することで、補助配線５２００上に電子注入層５１３０、無機絶縁膜５２４０ａ、有機樹脂膜５２４０ｂ及び無機絶縁膜５２４０ｃが順に形成された構成としてもよい。本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。
【実施例５】
【００９６】
本発明の必須の構成要素として、一対の電極間に発光材料を含む発光素子と、非晶質半導体又は有機半導体を含むトランジスタが挙げられ、該発光素子と該トランジスタは各画素に具備される。このようなトランジスタを各画素に含む場合、同一基板上に形成する駆動回路も非晶質半導体又は有機半導体を含むトランジスタにより形成することが好適である。但し、非晶質半導体を含むトランジスタはＮ型トランジスタしか形成できない。そこで、本実施例では、Ｎ型トランジスタのみでシフトレジスタを構成する例について説明する。
【００９７】
図１２（Ａ）において、４００で示すブロックが１段分のサンプリングパルスを出力するパルス出力回路に相当し、シフトレジスタはｎ個のパルス出力回路により構成される。図１２（Ｂ）は、パルス出力回路４００の具体的な構成を示したものであり、Ｎ型のトランジスタ４０１〜４０６と、容量素子４０７を有する。このパルス出力回路は、ブートストラップ法を応用することで、Ｎ型トランジスタのみでの構成が可能となった回路である。詳しい動作については、特開２００２-３３５１５３号公報に記載されているため、本公報を参考にするとよい。
【００９８】
なお本実施例では、Ｎ型トランジスタのみで構成する例を示したが、本発明はこれに限定されない。チャネル部に有機半導体を含むＰ型トランジスタで駆動回路を構成してもよい。本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。
【実施例６】
【００９９】
本発明の表示装置をデジタル駆動する場合、多階調の画像を表現するためには時間階調方式を用いることが好適である。本実施例は時間階調方式について説明するものであり、図１３（Ａ）は、縦軸は走査線、横軸は時間のときのタイミングチャートを示し、図１３（Ｂ）はｊ行目の走査線のタイミングチャートを示す。
【０１００】
表示装置は、そのフレーム周波数を通常６０Ｈｚ程度とする。つまり、１秒間に６０回程度の画面の描画が行われ、画面の描画を１回行う期間を１フレーム期間と呼ぶ。時間階調方式では、１フレーム期間を複数のサブフレーム期間に分割する。このときの分割数は、階調ビット数に等しい場合が多く、ここでは簡単のために、分割数が階調ビット数に等しい場合を示す。つまり本実施例では５ビット階調を例示しているので、５つのサブフレーム期間ＳＦ１〜ＳＦ５に分割した例を示す。各サブフレーム期間は、画素にビデオ信号を書き込むアドレス期間Ｔａと、画素が点灯又は非点灯するサステイン期間Ｔｓを有する。サステイン期間Ｔｓ１〜Ｔｓ５は、その長さの比をＴｓ１：・・・：Ｔｓ５＝１６：８：４：２：１とする。つまり、ｎビット階調を表現する場合、ｎ個のサステイン期間は、その長さの比を２(n-1)：２(n-2)：・・・：２1：２0とする。
【０１０１】
そして、書き込み期間よりも短い点灯期間を有するサブフレーム期間（ここではサブフレーム期間ＳＦ５が該当）は消去期間Ｔｅ５を有する。消去期間Ｔｅ５は、画素に書き込まれたビデオ信号をリセットし、発光素子が強制的にリセットされる期間であり、点灯期間の終了後、直ちに次の期間が開始しないようにする。
【０１０２】
なお、表示階調数を増やしたい場合は、サブフレーム期間の分割数を増やせば良い。また、サブフレーム期間の順序は、必ずしも上位ビットから下位ビットといった順序である必要はなく、１フレーム期間中、ランダムに並んでいても良い。さらにフレーム期間毎に、その順序が変化してもよい。本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。
【実施例７】
【０１０３】
本実施例では、信号線駆動回路と走査線駆動回路の構成の一例について、図１４を用いて説明する。
【０１０４】
図１４（Ａ）に示すように、信号線駆動回路は、シフトレジスタ３０２１、第１のラッチ回路３０２２及び第２のラッチ回路３０２３を有する。また、図１４（Ｂ）に示すように、走査線駆動回路は、シフトレジスタ３０２４、バッファ３０２５を有する。但し図示する構成はあくまで一例であり、例えば、信号線駆動回路にレベルシフタやバッファを新たに配置した構成にしたり、走査線駆動回路において、シフトレジスタ３０２４とバッファ３０２５の間にレベルシフタを配置した構成にしたりしてもよい。レベルシフタを配置すると、ロジック回路部とバッファ部の電圧振幅を変えることが出来る。本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。
【実施例８】
【０１０５】
本発明を適用して作製される電子機器の一例として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、カーオーディオなどの音響再生装置、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等)、家庭用ゲーム機などの記録媒体を備えた画像再生装置(具体的にはＤＶＤ等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。それら電子機器の具体例を図１５、１６に示す。
【０１０６】
図１５（Ａ）は、携帯端末であり、本体９３０１、音声出力部９３０２、音声入力部９３０３、表示部９３０４及び操作スイッチ９３０５等を含む。図１５（Ｂ）はＰＤＡであり、本体９１０１、スタイラス９１０２、表示部９１０３、操作ボタン９１０４及び外部インターフェース９１０５等を含む。図１５（Ｃ）は、携帯型ゲーム機器であり、本体９２０１、表示部９２０２及び操作ボタン９２０３等を含む。図１５（Ｄ）は、ゴーグル型ディスプレイであり、本体９５０１、表示部９５０２及びアーム部９５０３等を含む。
【０１０７】
図１６（Ａ）は、４０インチ程度の大型の液晶テレビであり、表示部９４０１、筐体９４０２及び音声出力部９４０３等を含む。図１６（Ｂ）は、モニターであり、筐体９６０１、音声出力部９６０２及び表示部９６０３等を含む。図１６（Ｃ）は、デジタルビデオカメラであり、表示部９７０１、９７０２等を含む。図１６（Ｄ）は、ノートパソコンであり、筐体９８０１、表示部９８０２及びキーボード９８０３等を含む。
【０１０８】
上記に挙げた電子機器において、表示部９３０４、９１０３、９２０２、９５０２、９４０１、９６０３、９７０１、９７０２及び９８０２を含むパネルには、本発明の表示装置を用いることが好適である。本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。
【実施例９】
【０１０９】
本実施例では、実施の形態４で説明した画素回路のレイアウト例について説明する。これから説明するレイアウト例では、発光素子が含む画素電極と、当該画素電極の端部を囲む絶縁層までを形成した場合を示す。また、図２１〜２３で示すレイアウト例では、隣接する３つの画素を示し、１つの画素はトランジスタと容量素子までを形成したときのレイアウト、１つの画素は画素電極までを形成したときのレイアウト、１つの画素は隔壁層として機能する絶縁層までを形成したときのレイアウトを示す。
【０１１０】
１つ目のレイアウト例と２つ目のレイアウト例は、１つの画素に３つのトランジスタが設けられた場合（３ＴＦＴ／Ｃｅｌｌ）であり、スイッチング用のトランジスタ６０１、駆動用のトランジスタ６０２、消去用のトランジスタ６０３、容量素子６０４、列方向に配置された信号線６０９と補助配線６１０、行方向に配置された走査線６０７、６０８が設けられる（図２０、２１参照）。また、発光素子が含む画素電極６０５と絶縁層６０６が設けられる。
絶縁層６０６は、隣接する画素電極６０５の間に設けられている。また、絶縁層６０６には、補助配線６１０と画素電極６０５が露出するように、開口部が設けられている。絶縁層６０６に設けられた開口部を介して、補助配線６１０と対向電極とが接続する。また、絶縁層６０６に設けられた開口部を介して、画素電極６０５と接するように電界発光層が設けられ、当該電界発光層と接するように対向電極が設けられる。
【０１１１】
なお、図２０に示すレイアウト例では、上面出射、下面出射、両面出射のいずれの方式を用いてもよい。一方、図２１に示すレイアウト例では、画素電極６０５は、トランジスタ６０１〜６０３の上方に設けられているため、上面出射の方式を採用するとよい。但し、図２１に示すレイアウト例では、両面出射の方式を採用しても構わないが、その場合は、トランジスタ６０１〜６０３に光が当たらないように、絶縁層６０６は、遮光性を有する材料で形成するとよい。
【０１１２】
３つ目のレイアウト例と４つ目のレイアウト例は、１つの画素に４つのトランジスタが設けられた場合（４ＴＦＴ／Ｃｅｌｌ）であり、スイッチング用のトランジスタ６１１、駆動用のトランジスタ６１９、電流制御用のトランジスタ６２０、消去用のトランジスタ６１３、容量素子６１４、列方向に配置された信号線６１２と補助配線６２１、行方向に配置された走査線６１７、６１８が設けられる（図２２、２３参照）。また、発光素子が含む画素電極６０５と、絶縁層６１６が設けられる。
絶縁層６１６には、補助配線６２１と画素電極６１５が露出するように、開口部が設けられている。絶縁層６１６に設けられた開口部を介して、補助配線６２１と対向電極とが接続する。また、絶縁層６１６に設けられた開口部を介して、画素電極６１５と接するように電界発光層が設けられ、当該電界発光層と接するように対向電極が設けられる。
図示する構成によると、画素電極６１５は、トランジスタ６１１、６１３、６１９、６２０の上方に設けられており、開口率を向上させることができる。従って、この構成では、上面出射の方式を採用するとよい。なお、図２２に示すレイアウト例では、両面出射の方式を採用してもよいが、その場合は、トランジスタ６１１、６１３、６１９、６２０に光が当たらないように、絶縁層６１６は遮光性を有する材料で形成するとよい。
【０１１３】
なお、上記構成において、トランジスタ６０１〜６０３、６１１、６１３、６１９、６２０は、非晶質半導体又は有機半導体でチャネル部を形成するトランジスタである。また、補助配線６１０、６２１は、トランジスタ６０１〜６０３、６１１、６１３、６１９、６２０のゲート電極と同じ層、トランジスタ６０１〜６０３、６１１、６１３、６１９、６２０のソース電極又はドレイン電極に接続する接続配線と同じ層、又は画素電極６０５、６１５と同じ層に設けられる。
【図面の簡単な説明】
【０１１４】
【図１】非晶質半導体をチャネル部としたトランジスタ（チャネル保護タイプ、チャネルエッチタイプ）、発光素子及び前記発光素子の一方の電極が補助配線と接続した断面構造を示す図。
【図２】非晶質半導体をチャネル部としたトランジスタ（ｄｕａｌ  ｇａｔｅタイプ）、発光素子及び前記発光素子の一方の電極が補助配線と接続した断面構造を示す図。
【図３】非晶質半導体をチャネル部としたトランジスタ、発光素子及び前記発光素子の一方の電極が補助配線と接続した断面構造を示す図。
【図４】パネルの上面図とアノード線、カソード線及び補助配線の配置を説明する図。
【図５】アノード線、カソード線及び補助配線の配置と開口部を説明する図。
【図６】アノード線、カソード線及び補助配線の配置と開口部を説明する図。
【図７】アノード線、カソード線及び補助配線の配置と開口部を説明する図。
【図８】ドライバＩＣが実装されたパネルの上面図。
【図９】線状のドライバＩＣが実装されたパネルの上面図と斜視図。
【図１０】有機トランジスタとａ−Ｓｉトランジスタで構成されたＣＭＯＳ回路の断面構造を示す図。
【図１１】非晶質半導体をチャネル部としたトランジスタと発光素子を含む画素の回路図。
【図１２】Ｎ型トランジスタのみで構成されるシフトレジスタの回路図。
【図１３】時間階調方式のタイミングチャートを示す図。
【図１４】信号線駆動回路、走査線駆動回路の構成を説明する図。
【図１５】本発明が適用される電子機器を示す図。
【図１６】本発明が適用される電子機器を示す図。
【図１７】しきい値補正回路を説明する図。
【図１８】発光素子の積層構造を説明する図。
【図１９】発光素子の積層構造を説明する図。
【図２０】画素回路（３ＴＦＴ／Ｃｅｌｌ）のレイアウト図。
【図２１】画素回路（３ＴＦＴ／Ｃｅｌｌ）のレイアウト図。
【図２２】画素回路（４ＴＦＴ／Ｃｅｌｌ）のレイアウト図。
【図２３】画素回路（４ＴＦＴ／Ｃｅｌｌ）のレイアウト図。
【図１】
2005031651.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005031651.tif 000009
【図８】
2005031651.tif 000010
【図９】
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【図１０】
2005031651.tif 000012
【図１１】
2005031651.tif 000013
【図１２】
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【図１３】
2005031651.tif 000015
【図１４】
2005031651.tif 000016
【図１５】
2005031651.tif 000017
【図１６】
2005031651.tif 000018
【図１７】
2005031651.tif 000019
【図１８】
2005031651.tif 000020
【図１９】
2005031651.tif 000021
【図２０】
2005031651.tif 000022
【図２１】
2005031651.tif 000023
【図２２】
2005031651.tif 000024
【図２３】
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【手続補正書】
【提出日】平成16年12月3日(2004.12.3)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１６
【補正方法】変更
【補正の内容】
【図１６】
2005031651.tif 000026