(57)【要約】      （修正有）【課題】  高耐圧トランジスタと低電圧駆動トランジスタとが同一基板に形成された半導体装置であって、ＬＯＣＯＳ法とＳＴＩ法を併用して用いることにより、微細化および信頼性の向上を図ることができる半導体装置の製造方法を提供する。【解決手段】半導体層１０にトレンチ２１を形成する工程と、トレンチ２１を埋め込み、前記半導体層１０の全面の上方を覆うように絶縁層２２ａを形成する工程と、オフセット絶縁層２０ｂが形成されている領域およびトレンチ２１が形成されている領域の上方にある前記絶縁層２２ａをマスクＲ６で覆った状態で、露出する絶縁層２２ａの一部を除去する工程と、少なくとも低電圧トランジスタ形成領域１０ＬＶの絶縁層２２ａが除去されるように、ＣＭＰを施す工程と、オフセット絶縁層２０ｂが形成されている領域の絶縁層２２ａを除去する工程と、を含む。【選択図】      図１１
2005136170.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体層に高耐圧トランジスタ形成領域を画定する第１の素子分離領域を形成する工程と、
（ｂ）前記半導体層に低電圧駆動トランジスタ形成領域を画定する第２の素子分離領域をＳＴＩ法により形成する工程と、
（ｃ）前記半導体層に前記高耐圧トランジスタの電界緩和のためのオフセット絶縁層をＬＯＣＯＳ法により形成する工程と、を含み、
前記（ｂ）は、
（ｂ−１）前記半導体層にトレンチを形成する工程と、
（ｂ−２）前記トレンチを埋め込み、前記半導体層の全面の上方を覆うように絶縁層を形成する工程と、
（ｂ−３）前記オフセット絶縁層が形成されている領域および前記トレンチが形成されている領域の上方にある前記絶縁層をマスクで覆った状態で、露出する絶縁層の一部を除去する工程と、
（ｂ−４）少なくとも前記低耐圧トランジスタ形成領域の絶縁層が除去されるように、ＣＭＰを施す工程と、
（ｂ−５）前記オフセット絶縁層が形成されている領域の絶縁層を除去する工程と、を含む、半導体装置の製造方法。
【請求項２】
請求項１において、
さらに、前記（ｂ−４）の前に、少なくとも前記オフセット絶縁層が形成されている領域の上方の前記絶縁層を覆うように保護膜を形成することを、含む、半導体装置の製造方法。
【請求項３】
請求項２において、
前記保護膜は、窒化シリコン膜である、半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれかにおいて、
前記（ｂ−２）において、前記絶縁層の形成は、ＨＤＰ−ＣＶＤ法で行なわれる、半導体装置の製造方法。
【請求項５】
請求項１〜４のいずれかにおいて、
前記オフセット絶縁層の形成は、セミリセスＬＯＣＯＳ法により行なわれる、半導体装置の製造方法。
【請求項６】
請求項１〜５のいずれかにおいて、
前記第１の素子分離領域と、前記オフセット絶縁層の形成は同一の工程で行なわれる、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧トランジスタと低電圧駆動トランジスタが同一の半導体層に設けられた半導体装置の製造方法に関し、特に、ＬＯＣＯＳ法とＳＴＩ法とを併用した半導体装置の製造方法に関する。
【背景技術】
【０００２】
現在、高耐圧化が図られた電界効果トランジスタとして、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏ
ｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）オフセット構造を有する電界効果トランジスタがある。ＬＯＣＯＳオフセット構造を有する電界効果トランジスタは、ゲート絶縁層と、ドレイン領域との間に、ＬＯＣＯＳ層が設けられ、そのＬＯＣＯＳ層の下にオフセット不純物層が形成されたトランジスタである。このような電界効果トランジスタの製造方法では、素子分離のためのＬＯＣＯＳ層と、オフセット構造のためのＬＯＣＯＳ層とが同一の工程で形成されている。
【０００３】
一方、近年の各種電子機器の軽量化・小型化に伴ない、該電子機器に搭載されるＩＣの縮小化の要請がある。特に、液晶表示装置を搭載した電子機器では、その駆動用ＩＣに対し、低電圧動作用の低電圧駆動トランジスタと、高電圧動作用の高耐圧トランジスタとを同一基板（同一チップ）に混載し、ＩＣのチップ面積を縮小化する技術が強く望まれている。そのため、素子分離領域の形成は、ＬＯＣＯＳ法からＳＴＩ法に移行しており、それに伴ない、ＬＯＣＯＳオフセット層をもＳＴＩ法で形成する方法が提案されている。
【特許文献１】特開平２−１２５４４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、上述のようにＳＴＩ法により形成されたオフセット絶縁層の上に高耐圧トランジスタのための膜厚の厚いゲート絶縁層を形成すると、トレンチ絶縁層の上端部でゲート絶縁層の膜厚が薄くなってしまい、均一な膜厚を有するゲート絶縁層を形成することが困難なことがある。そこで、ＳＴＩ法により絶縁層を形成する場合においても不都合を生じることのない箇所（素子分離など）についてはＳＴＩ法を用いて微細化を図り、上述したような不都合が生じる箇所にはＬＯＣＯＳ法を適用するという、ＬＯＣＯＳ法とＳＴＩ法を併用した半導体装置の製造方法が提案されている。
【０００５】
本発明の目的は、高耐圧トランジスタと低電圧駆動トランジスタとが同一基板に形成された半導体装置であって、ＬＯＣＯＳ法とＳＴＩ法を併用して用いることにより、微細化および信頼性の向上を図ることができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の半導体装置の製造方法は、
（ａ）半導体層に高耐圧トランジスタ形成領域を画定する第１の素子分離領域を形成する工程と、
（ｂ）前記半導体層に低電圧駆動トランジスタ形成領域を画定する第２の素子分離領域をＳＴＩ法により形成する工程と、
（ｃ）前記半導体層に前記高耐圧トランジスタの電界緩和のためのオフセット絶縁層をＬＯＣＯＳ法により形成する工程と、を含み、
前記（ｂ）は、
（ｂ−１）前記半導体層にトレンチを形成する工程と、
（ｂ−２）前記トレンチを埋め込み、前記半導体層の全面の上方を覆うように絶縁層を形成する工程と、
（ｂ−３）前記オフセット絶縁層が形成されている領域および前記トレンチが形成されている領域の上方にある前記絶縁層をマスクで覆った状態で、露出する絶縁層の一部を除去する工程と、
（ｂ−４）少なくとも前記低耐圧トランジスタ形成領域の絶縁層が除去されるように、ＣＭＰを施す工程と、
（ｂ−５）前記オフセット絶縁層が形成されている領域の絶縁層を除去する工程と、を含む。
本発明の半導体装置の製造方法によれば、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）法とＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法とを、併用した半導体装置の製造方法であって、良好にＬＯＣＯＳ状の絶縁層とトレンチ状の絶縁層を形成することができる。なお、以下の説明において、ＬＯＣＯＳ法もしくはセミリセスＬＯＣＯＳ法により形成された絶縁層を「ＬＯＣＯＳ層」と称し、ＳＴＩ法により形成された絶縁層を「トレンチ絶縁層」と称することとする。
【０００７】
ＬＯＣＯＳ法とＳＴＩ法を併用して用いる場合には、ＬＯＣＯＳ層を先に形成した後にトレンチ絶縁層を形成する方法がとられることがある。これは、トレンチ絶縁層を先に形成する場合に、トレンチ絶縁層がＬＯＣＯＳ層形成時の熱処理の雰囲気におかれることで、トレンチ絶縁層にストレスがかかり欠陥が生じることなどを防ぐためである。
【０００８】
一般にトレンチ絶縁層は、半導体層にトレンチを形成した後に、絶縁層を埋め込むことにより形成される。この絶縁層の埋め込みでは、トレンチを埋め込む絶縁層を半導体層の全面に形成した後、ＣＭＰ法などにより必要のない絶縁層を除去する工程が行なわれる。このＣＭＰ工程においては、半導体層面内のＬＯＣＯＳ層が先に形成されている場合、ＬＯＣＯＳ層は、半導体層の表面よりせりあがって形成されるため半導体層表面に高低差が生じており、上述のＣＭＰの工程を良好に行なうことができないことがある。そのため、ＣＭＰを行なう前に半導体層の面内において凸部の面積比率の均一性を向上させるために、トレンチ形成時に用いたマスクを反転させたマスクを用いて絶縁層の一部を除去することが行なわれることがある。しかし、この反転マスクを用いるとＬＯＣＯＳ層が形成されている領域の上方の全面の絶縁層が除去されることとなる。そのため、ＬＯＣＯＳ層が形成されている領域では比較的大きな面積の凹部が生じてしまう。そのような状態でＣＭＰを行なうと、ストッパ膜までもが除去されてしまったり、ＬＯＣＯＳ層の段差近傍でストッパ膜の上に絶縁層が一部残存してしまうことがある。
【０００９】
本発明の半導体装置の製造方法によれば、（ｂ−３）において、少なくともＬＯＣＯＳ層からなるオフセット絶縁層が形成された領域をマスクした状態で、それ以外の領域の凸部の面積比率を均一にするために絶縁層の一部をエッチングしている。そのため、オフセット絶縁層が形成された領域では、ＣＭＰ工程において、上述したようなストッパ膜の過剰な研磨を防止することができる。さらに、ＣＭＰ工程が終了した後に、オフセット絶縁層が形成された領域の上方に形成されている絶縁層を除去することで、ストッパ膜上に絶縁層が残存するのを防ぐことができる。
【００１０】
なお、本発明にかかる半導体装置の製造方法において、特定の層（以下、「Ａ層」という）の上方に他の特定の層（以下、「Ｂ層」という）を形成するとは、Ａ層上に直接、Ｂ層を形成する場合と、Ａ層上の他の層を介して、Ｂ層を形成する場合と、を含む。
【００１１】
本発明の半導体装置の製造方法は、さらに下記の態様をとることができる。
【００１２】
（Ａ）本発明の半導体装置の製造方法において、さらに、前記（ｂ−４）の前に、少なくとも前記オフセット絶縁層が形成されている領域の上方の前記絶縁層を覆うように保護膜を形成することを、含むことができる。この態様によれば、少なくとも前記オフセット絶縁層が形成されている領域の上方の前記絶縁層を覆うように保護膜が形成される。そのため、（ｂ−４）のＣＭＰ工程において、窒化シリコン膜が除去されることをより確実に防ぐことができる。
【００１３】
（Ｂ）本発明の半導体装置の製造方法において、前記保護膜は、窒化シリコン膜であることができる。
【００１４】
（Ｃ）本発明の半導体装置の製造方法において、
前記（ｂ−２）において、前記絶縁層の形成は、ＨＤＰ−ＣＶＤ法で行なわれることができる。
【００１５】
（Ｄ）本発明の半導体装置の製造方法において、前記オフセット絶縁層の形成は、セミリセスＬＯＣＯＳ法により行なわれることができる。
【００１６】
（Ｅ）本発明の半導体装置の製造方法において、前記第１の素子分離領域と、前記オフセット絶縁層の形成は同一の工程で行なわれることができる。
【発明を実施するための最良の形態】
【００１７】
次に、本発明の実施の形態の一例について説明する。
【００１８】
まず、本実施の形態の半導体装置の製造方法により得られる半導体装置の構造について説明する。
【００１９】
１．半導体装置
図１は、本実施の形態の半導体装置の製造方法により得られる半導体装置を模式的に示す断面図である。本実施の形態の製造方法により得られる半導体装置は、半導体層である半導体基板１０上に、高耐圧トランジスタ１００Ｐ，Ｎと低電圧駆動トランジスタ２００Ｐ，Ｎとが混載されている。半導体基板１０内には、高耐圧トランジスタ領域１０ＨＶと、低電圧駆動トランジスタ領域１０ＬＶとが設けられている。高耐圧トランジスタ領域１０ＨＶは、Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐと、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎとを有する。低電圧駆動トランジスタ領域１０ＬＶは、Ｐチャネル低電圧駆動トランジスタ領域１０ＬＶｐと、Ｎチャネル低電圧駆動トランジスタ領域１０ＬＶｎとを有する。Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐには、Ｐチャネル高耐圧トランジスタ１００Ｐが形成され、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎには、Ｎチャネル高耐圧トランジスタ１００Ｎが形成されている。同様に、Ｐチャネル低電圧駆動トランジスタ領域１０ＬＶｐには、Ｐチャネル低電圧駆動トランジスタ２００Ｐが形成され、Ｎチャネル低電圧駆動トランジスタ領域１０ＬＶｎには、Ｎチャネル低電圧駆動トランジスタ２００Ｎが形成されている。
【００２０】
すなわち、同一基板（同一チップ）上に、Ｐチャネル高耐圧トランジスタ１００ＰとＮチャネル高耐圧トランジスタ１００ＮとＰチャネル低電圧駆動トランジスタ２００ＰとＮチャネル低電圧駆動トランジスタ２００Ｎとが混載されている。尚、図１には４つのトランジスタしか記載されていないが、これは便宜的なものであって、同一基板上に各種類のトランジスタが複数形成されていることはいうまでもない。
【００２１】
１．１  高耐圧トランジスタ領域
まず、高耐圧トランジスタ領域１０ＨＶについて説明する。高耐圧トランジスタ領域１０ＨＶには、Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐと、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎとが設けられる。隣り合う高耐圧トランジスタ領域の間には、第１の素子分離領域１１０が設けられている。すなわち、隣り合うＰチャネル高耐圧トランジスタ１００Ｐと、Ｎチャネル高耐圧トランジスタ１００Ｎとの間には、第１の素子分離領域１１０が設けられている。本実施の半導体装置の製造方法では、第１の素子分離領域１１０は、ＬＯＣＯＳ層２０ａからなる。
【００２２】
次に、Ｐチャネル高耐圧トランジスタ１００ＰおよびＮチャネル高耐圧トランジスタ１００Ｎの構成について説明する。
【００２３】
Ｐチャネル高耐圧トランジスタ１００Ｐは、ゲート絶縁層６０と、セミリセスＬＯＣＯＳ層からなるオフセット絶縁層２０ｂと、ゲート電極７０と、Ｐ型の低濃度不純物層５０と、サイドウォール絶縁層７２と、Ｐ型の高濃度不純物層５２とを有する。
【００２４】
ゲート絶縁層６０は、チャネル領域となるＮ型のウェル３０の上方と、オフセット絶縁層２０ｂの上方と、オフセット絶縁層２０ｂの両側にある半導体基板１０の上方と覆うように形成されている。ゲート電極７０は、少なくともゲート絶縁層６０上方に形成されている。Ｐ型の低濃度不純物層５０は、オフセット領域となる。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。Ｐ型の高濃度不純物層５２は、サイドウォール絶縁層７２の外側に設けられている。Ｐ型の高濃度不純物層５２は、ソース領域またはドレイン領域（以下「ソース／ドレイン領域」という）となる。
【００２５】
Ｎチャネル高耐圧トランジスタ１００Ｎは、ゲート絶縁層６０と、オフセット絶縁層２０ｂと、ゲート電極７０と、Ｎ型の低濃度不純物層４０と、サイドウォール絶縁層７２と、Ｎ型の高濃度不純物層４２とを有する。
【００２６】
ゲート絶縁層６０は、チャネル領域となるＰ型のウェル３２の上方と、オフセット絶縁層２０ｂの上方と、オフセット絶縁層２０ｂの両側にある半導体基板１０の上方と覆うように設けられている。ゲート電極７０は、少なくともゲート絶縁層６０上に形成されている。Ｎ型の低濃度不純物層４０は、オフセット領域となる。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。Ｎ型の高濃度不純物層４２は、サイドウォール絶縁層７２の外側に設けられている。Ｎ型の高濃度不純物層４２は、ソース／ドレイン領域となる。
【００２７】
１．２  低電圧駆動トランジスタ領域
次に、低電圧駆動トランジスタ領域１０ＬＶについて説明する。低電圧駆動トランジスタ領域１０ＬＶには、Ｐチャネル低電圧駆動トランジスタ領域１０ＬＶｐと、Ｎチャネル低電圧駆動トランジスタ領域１０ＬＶｎとが設けられる。隣り合う低電圧駆動トランジスタ領域の間には、第２の素子分離領域２１０が設けられている。すなわち、隣り合うＰチャネル低電圧駆動トランジスタ２００Ｐと、Ｎチャネル低電圧駆動トランジスタ２００Ｎとの間には、第２の素子分離領域２１０が設けられている。本実施の形態にかかる半導体装置では、第２の素子分離領域２１０は、トレンチ絶縁層２２からなる。
【００２８】
次に、各トランジスタの構成について説明する。
【００２９】
Ｎチャネル低電圧駆動トランジスタ２００Ｎは、ゲート絶縁層６２と、ゲート電極７０と、サイドウォール絶縁層７２と、Ｎ型の低濃度不純物層４１と、Ｎ型の高濃度不純物層４２とを有する。
【００３０】
ゲート絶縁層６２は、チャネル領域となるＰ型のウェル３６上に設けられている。ゲート電極７０は、ゲート絶縁層６２上に形成されている。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。Ｎ型の低濃度不純物層４１と、Ｎ型の高濃度不純物層４２とで，ＬＤＤ構造を有するソース／ドレイン領域を構成する。
【００３１】
Ｐチャネル低電圧駆動トランジスタ２００Ｐは、ゲート絶縁層６２と、ゲート電極７０と、サイドウォ−ル絶縁層７２と、Ｐ型の低濃度不純物層５１と、Ｐ型の高濃度不純物層５２とを有する。
【００３２】
ゲート絶縁層６２は、チャネル領域となるＮ型のウェル３４上に設けられている。ゲート電極７０は、ゲート絶縁層６２上に形成されている。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。Ｐ型の低濃度不純物層５１と、Ｐ型の高濃度不純物層５２とで、ＬＤＤ構造を有するソース／ドレイン領域を構成する。
【００３３】
２．半導体装置の製造方法
次に、本実施の形態の半導体装置の製造方法について、図２〜２１を参照しながら説明する。図２〜２１は、本実施の形態の半導体装置の製造方法の工程を模式的に示す断面図である。
【００３４】
（１）まず、図２に示すように、高耐圧トランジスタ形成領域１０ＨＶにおいて、素子分離の役割果すＬＯＣＯＳ層２０ａと、電界緩和のためのオフセット絶縁層２０ｂとを形成する。以下に、ＬＯＣＯＳ層２０ａおよびオフセット絶縁層２０ｂの形成方法の一例を説明する。
【００３５】
まず、半導体基板１０の上に、ＣＶＤ法により、酸化窒化シリコン層を形成する。酸化窒化シリコン層の膜厚は、たとえば、８〜１２ｎｍである。ついで、酸化窒化シリコン層の上に、ＣＶＤ法により、窒化シリコン層を形成する。ついで、窒化シリコン層の上に、ＬＯＣＯＳ層２０ａおよびオフセット絶縁層２０ｂを形成する領域に開口を有するレジスト層（図示せず）を形成する。ついで、このレジスト層をマスクとして、窒化シリコン層、酸化窒化シリコン層および半導体基板１０をエッチングすることによりＬＯＣＯＳ層２０ａおよびオフセット絶縁層２０ｂの形成領域において、凹部を形成する。ついで、レジスト層を除去する。
【００３６】
次に、熱酸化法により、半導体基板１０の露出面の上に、酸化シリコン層を形成することにより、図２に示すように、高耐圧トランジスタ形成領域を画定するための第１の素子分離領域１１０としてのＬＯＣＯＳ層２０ａと、高耐圧トランジスタ１００Ｐ，Ｎのオフセット絶縁層２０ｂが形成される。
【００３７】
（２）次に、図３に示すように、高耐圧トランジスタ領域１０ＨＶにおいて、Ｎ型のウェル３０の形成を行なう。まず、半導体基板１０の全面に犠牲酸化膜１２を形成する。犠牲酸化膜１２としては、たとえば、酸化シリコン膜を形成する。ついで、半導体基板１０の全面に、窒化シリコン膜１４を形成し、所定のパターンを有するレジスト層Ｒ１を形成し、レジスト層Ｒ１をマスクとして、リン、砒素などのＮ型不純物を１回もしくは複数回にわたって半導体基板１０に注入する。その後、レジスト層Ｒ１をたとえばアッシングにより除去し、注入されたＮ型不純物を熱処理により熱拡散させることにより、半導体基板１０内にＮ型のウェル３０を形成する。
【００３８】
（３）次に、図４に示すように、高耐圧トランジスタ領域１０ＨＶにおいて、Ｐ型のウェル３２の形成を行なう。まず、所定のパターンを有するレジスト層Ｒ２を形成する。レジスト層Ｒ２をマスクとして、Ｐ型の不純物イオンを１回もしくは複数回にわたって半導体基板１０に注入する。その後、レジスト層Ｒ２をアッシングにより除去する。その後、注入されたＰ型不純物を熱処理により熱拡散させることによりＰ型のウェル３２が形成される。また、前述の工程（２）で行なったＮ型不純物の熱拡散と、本工程のＰ型不純物の熱拡散とを同時に行なってもよい。
【００３９】
（４）次に、図５に示すように、高耐圧トランジスタ領域１０ＨＶにおいて、ソース／ドレイン領域のオフセット領域のための不純物層を形成する。
【００４０】
まず、所定の領域を覆うレジスト層Ｒ３を形成する。レジスト層Ｒ３をマスクとして、半導体基板１０にＰ型不純物を導入することにより、不純物層４０ａを形成する。その後、レジスト層Ｒ３を除去する。
【００４１】
（５）次に、図６に示すように、所定の領域を覆うレジスト層Ｒ４を形成する。レジスト層Ｒ４をマスクとして、Ｐ型の不純物を半導体基板１０に導入する。これにより、Ｐチ ャネル高耐圧トランジスタ領域１０ＨＶｐにソース／ドレイン領域のオフセット領域のための不純物層５０ａが形成される。
【００４２】
（６）次に、図７に示すように、公知の技術により熱処理を施すことにより不純物層４０ａ，５０ａが拡散され、高耐圧トランジスタ１００Ｐ，Ｎのオフセット領域となる低濃度不純物層４０，５０が形成される。その後、窒化シリコン膜１４と犠牲酸化膜１２を公知の方法により除去する。このように、高耐圧トランジスタのための不純物層を形成する際に行なわれる熱処理を後述のトレンチ絶縁層の形成前に行なうことで、トレンチ絶縁層が不純物を拡散するための熱処理の雰囲気下におかれることを防ぐことができる。そのため、トレンチ絶縁層の表面が窒化してしまったり、ストレスを受けることで結晶欠陥が生じてしまうことを防ぐことができる。
【００４３】
（７）次に、低電圧駆動トランジスタ形成領域１０ＬＶを画定するための素子分離領域２１０（図１参照）をＳＴＩ法により形成する。素子分離領域の形成は、以下のように行なわれる。
【００４４】
まず、図８に示すように、半導体基板１０の全面にパッド酸化膜１６およびストッパ膜１８として窒化シリコン膜を形成する。ついで、ストッパ層１８の上に所定のパターンを有するマスク層であるレジスト層Ｒ５を形成する。レジスト層Ｒ５は、トレンチを形成する領域に開口を有している。
【００４５】
（８）次に、マスク層Ｒ５（図８参照）をマスクとして、ストッパ膜１８、パッド酸化膜１６および半導体基板１０をエッチングする。これにより、図９に示すように、半導体基板１０にトレンチ２１が形成される。
【００４６】
（９）次に、図１０に示すように、トレンチ２１を埋め込む絶縁層２２ａを半導体基板１０の上方の全面に形成する。絶縁層２２ａとしては、酸化シリコン層が挙げられ、その形成方法としては、プラズマＣＶＤ法、ＨＤＰ−ＣＶＤ法などが挙げられる。
【００４７】
（１０）次に、後述のＣＭＰ工程を良好に行なうために、ＬＯＣＯＳ層２０ａおよびオフセット絶縁層２０ｂが形成されている領域（本実施の形態においては、高耐圧トランジスタ形成領域１０ＨＶ）において、半導体基板１０の面内の凸部の面積比率が一定になるよう絶縁層２２ａの一部をエッチングする。この工程では、まず、図１１に示すように、ＬＯＣＯＳ層２０ａおよびオフセット絶縁層２０ｂが形成されている領域と、低電圧駆動トランジスタ形成領域１０ＨＶにおいてトレンチ２１が形成されている領域とを覆うようにレジスト層Ｒ６を形成する。ついで、レジスト層Ｒ６に覆われていない絶縁層２２ａの一部をエッチングする。その後、レジスト層Ｒ６を除去する。
【００４８】
（１１）次に、図１２に示すように、トレンチ２１が形成されている領域（本実施の形態では低電圧駆動トランジスタ形成領域１０ＬＶ）において、ストッパ層１８が露出するまで絶縁層２２ａをＣＭＰ法により除去する。これにより、低電圧駆動トランジスタ形成領域１０ＬＶを画定するトレンチ絶縁層２２が形成される。
【００４９】
（１２）次に、図１４に示すように、ＬＯＣＯＳ層２０ａおよびオフセット絶縁層２０ｂが形成されている領域において残存している絶縁層２２ａを窒化シリコン膜１８が露出するまで除去する。この工程では、まず、図１３に示すように、低電圧駆動トランジスタ形成領域１０ＬＶを覆うようにレジスト層Ｒ７を形成する。レジスト層Ｒ７は、ＬＯＣＯＳ層２０ａおよびオフセット絶縁層２０ｂが形成されている領域において残存している絶縁層２２aをエッチングする工程においてトレンチ絶縁層２２がエッチングされることを防止する為のものであり、トレンチ絶縁層２２の上部のみを覆うことによっても同等の効果を期待できる。また、レジスト層Ｒ７を形成せずに、ＬＯＣＯＳ層２０ａおよびオフセット絶縁層２０ｂが形成されている領域において残存している絶縁層２２ａを窒化シリコン膜１８が露出するまで除去することもできる。ついで、窒化シリコン膜１８をエッチングしないように、窒化シリコン膜１８とエッチングの選択比が取れる条件でＬＯＣＯＳ層２０ａおよびオフセット絶縁層２０ｂが形成されている領域において残存している絶縁層２２ａのエッチングを行う。たとえば、バッファードフッ酸によるウェットエッチングにより行なうことができる。その後、レジスト層Ｒ７を除去する。ついで、ストッパ膜１８およびパッド酸化膜１６を公知の技術により除去する。また、パッド酸化膜１６の除去の際に、トレンチ絶縁層２２の上面も除去される。
【００５０】
（１３）次に、図１５に示すように、少なくとも高耐圧トランジスタ１００Ｐ，Ｎのゲート絶縁層６０を形成する領域以外を覆うように保護膜２４を形成する。保護膜２４としては、たとえば、窒化シリコン膜を用いることができる。保護膜２４の形成としては、まず、半導体基板１０の全面に窒化シリコン膜（図示せず）を形成する。ついで、後の工程でゲート絶縁層６０が形成される領域に開口を有するレジスト層（図示せず）を形成し、このレジスト層をマスクとして、窒化シリコン膜をパターニングすることにより、保護膜２４が形成される。
【００５１】
（１４）次に、高耐圧トランジスタ形成領域１０ＨＶにおいて、チャネルドーピングを行なう。まず、図１６に示すように、Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐ以外を覆うように、レジスト層Ｒ８を形成する。このレジスト層Ｒ８をマスクとして、たとえば、ボロンなどのＰ型の不純物を注入する。その後レジスト層Ｒ８をアッシングにより除去する。
【００５２】
（１５）次に、図１７に示すように、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎ以外を覆うように、レジスト層Ｒ９を形成する。このレジスト層Ｒ９をマスクとして、たとえば、リンなどのＮ型の不純物を注入する。その後、レジスト層をアッシングにより除去する。
【００５３】
（１６）次に、図１８に示すように、高耐圧トランジスタ領域１０ＨＶにゲート絶縁層６０を形成する。ゲート絶縁層６０は、選択熱酸化法により形成することができる。ゲート絶縁層６０の膜厚は、たとえば、１６００Åとすることができる。ついで、残存している保護膜２４を除去する。
【００５４】
（１７）次に、図１９に示すように、低電圧駆動トランジスタ領域１０ＬＶにおいて、ウェルの形成を行なう。まず、Ｐチャネル低電圧駆動トランジスタ形成領域１０ＬＶｐ以外を覆うようにレジスト層Ｒ１０を形成する。ついで、このレジスト層Ｒ１０をマスクとして、リン、砒素などのＮ型不純物を１回もしくは複数回にわたって注入することによより、Ｎ型のウェル３４が形成される。ついで、レジスト層Ｒ１０を除去する。
【００５５】
（１８）次に、図２０に示すように、Ｎチャネル低電圧駆動トランジスタ形成領域１０ＬＶｎ以外を覆うようにレジスト層Ｒ１１を形成する。ついで、このレジスト層Ｒ１１をマスクとして、ボロンなどのＰ型不純物を１回もしくは複数回にわたって注入することによより、Ｐ型のウェル３６が形成される。ついで、レジスト層Ｒ１１を除去する。この後、必要に応じて、チャネルドープを行なってもよい。
【００５６】
（１９）次に、図２１に示すように、低電圧駆動トランジスタ２００Ｐ，Ｎのためのゲート絶縁層６２を形成する。ゲート絶縁層６２は、たとえば、熱酸化法により形成される。ゲート絶縁層６２の膜厚は、たとえば、４５Åとすることができる。ゲート絶縁層６２は、高耐圧トランジスタ領域１０ＨＶにおいても形成される。
【００５７】
ついで、図２１に示すように、高耐圧トランジスタ領域１０ＨＶと、低電圧駆動トランジスタ領域１０ＬＶとの全面に、導電層７０ａを形成する。導電層７０ａとしては、たとえば、ポリシリコン層を形成する。導電層７０ａの材質として、ポリシリコン層を形成する場合は、導電層７０ａにおいてＮチャネル高耐圧トランジスタ１００Ｎと、Ｎチャネル低電圧駆動トランジスタ２００Ｎのゲート電極となる領域にｎ型の不純物を注入し、ゲート電極の低抵抗化を図ることができる。
【００５８】
（２０）次に、所定のパターンを有するレジスト層（図示せず）を形成する。レジスト層をマスクとして、ポリシリコン層をパターニングすることにより、図２２に示すように、ゲート電極７０が形成される。
【００５９】
（２１）次に、低電圧駆動トランジスタ領域１０ＬＶにおいて、各トランジスタ２００Ｐ，Ｎのための低濃度不純物層４１，５１（図１参照）を形成する。低濃度不純物層４１，５１は、一般的なリソグラフィ技術を用いてマスク層を形成し、所定の不純物を注入することにより形成することができる。
【００６０】
ついで、全面に絶縁層（図示せず）を形成し、この絶縁層を異方性エッチングすることにより、ゲート電極７０の側面にサイドウォール絶縁層７２（図１参照）が形成される。ついで、Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐおよびＰチャネル低電圧駆動トランジスタ領域１０ＬＶｐの所定の領域に、Ｐ型の不純物を導入することにより、図１に示すように、サイドウォール絶縁層７２の外側にソース／ドレイン領域となるＰ型の高濃度不純物層５２の形成が行なわれる。
【００６１】
ついで、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎおよびＮチャネル低電圧駆動トランジスタ領域１０ＬＶｎの所定の領域に、Ｎ型の不純物を導入することにより、ソース／ドレイン領域となるＮ型の高濃度不純物層４２の形成が行なわれる。
【００６２】
本実施の形態の半導体装置の製造方法の利点を以下に述べる。
【００６３】
（Ａ）本実施の形態の半導体装置の製造方法によれば、低電圧駆動トランジスタ形成領域１０ＬＶの第２の素子分離領域２１０は、ＳＴＩ法により形成されているため、半導体装置の微細化を図ることができる。また、高耐圧トランジスタ１００Ｐ，Ｎのオフセット絶縁層２０ｂは、選択酸化法の一例であるセミリセスＬＯＣＯＳ法により形成されている。そのため、オフセット絶縁層２０ｂの上端がバーズビーク状の形状を有するように形成することができる。これにより、ゲート絶縁層６０のシニングを抑制することができ、高耐圧トランジスタ１００Ｐ，Ｎのゲート絶縁層６０は、オフセット絶縁層２０ｂの上端においても均一な膜厚を有するように形成することができる。その結果、微細化と、信頼性の向上とが共に図られた半導体装置を製造することができる。
【００６４】
（Ｂ）本実施の形態の半導体装置の製造方法によれば、ＬＯＣＯＳ法とＳＴＩ法とを併用した半導体装置の製造方法であって、良好にＬＯＣＯＳ層とＳＴＩ層とを形成することができる。
【００６５】
ＬＯＣＯＳ法とＳＴＩ法を併用して用いる場合には、ＬＯＣＯＳ層を先に形成した後にトレンチ絶縁層を形成する方法がとられることがある。これは、トレンチ絶縁層を先に形成する場合に、トレンチ絶縁層がＬＯＣＯＳ層形成時の熱処理の雰囲気におかれることで、トレンチ絶縁層にストレスがかかり結晶欠陥が生じることなどを防ぐためである。
【００６６】
一般にトレンチ絶縁層は、半導体層にトレンチを形成した後に、絶縁層を埋め込むことにより形成される。絶縁層の埋め込みでは、トレンチを埋め込む絶縁層を半導体層の全面に形成した後、ＣＭＰ法などにより必要のない絶縁層を除去する工程が行なわれる。このＣＭＰ工程においては、ＬＯＣＯＳ層が先に形成されている場合、ＬＯＣＯＳ層は、半導体層の表面よりせりあがって形成されるため半導体層の面内に凹凸が生じており、上述のＣＭＰを良好に行なうことができないことがある。そのため、ＣＭＰを行なう前に半導体層の面内において凸部の面積比率の均一性を向上させるために、トレンチ形成時に用いたマスクを反転させたマスクを用いて絶縁層の一部を除去することが行なわれることがある。しかし、この反転マスクを用いるとＬＯＣＯＳ層が形成されている領域の上方の全面の絶縁層が除去されることとなる。そのため、ＬＯＣＯＳ層が形成されている領域では比較的大きな面積の凹部が生じてしまう。そのような状態でＣＭＰを行なうと、ＬＯＣＯＳ層上方のストッパ層である窒化シリコン膜が過剰に研磨され、ＬＯＣＯＳ層までもがエッチングされてしまうことがある。また、ＬＯＣＯＳ層の段差近傍でストッパ層の上に絶縁層が一部残存してしまうことがある。
【００６７】
本実施の形態の半導体装置の製造方法によれば、工程（１０）において、ＬＯＣＯＳ層２０ａおよびオフセット絶縁層２０ｂが形成された領域をマスクした状態で、それ以外の領域の凸部の面積比率を均一にするために絶縁層の一部をエッチングしている。そのため、ＬＯＣＯＳ層２０ａおよびオフセット絶縁層２０ｂが形成された領域では、ＣＭＰ工程において、上述したようなストッパ膜１８の過剰な研磨を防止することができる。さらに、ＣＭＰ工程が終了した後に、ＬＯＣＯＳ層２０ａおよびオフセット絶縁層２０ｂが形成された領域の上方に形成されている絶縁層２２ａを除去することで、ストッパ膜１８上に絶縁層２２ａが残存するのを防ぐことができる。
【００６８】
（変形例）
次に、本実施の形態の半導体装置の製造方法の変形例について述べる。
【００６９】
本実施の形態の変形例は、上述の製造方法と比して（１０）が異なる例であり、以下の説明では、上述の実施の形態と異なる点について説明する。
【００７０】
上述の実施の形態の（１）〜（９）を同様に行ない、図２３に示すように半導体基板１０の全面に絶縁層２２ａを形成する。ついで、絶縁層２２ａの上方に保護膜となる絶縁層（図示せず）を形成する。この絶縁層は、絶縁層２２ａと比してエッチングの際に選択比がとれる材質を用い、たとえば、窒化シリコン膜を用いることができる。ついで、絶縁層をパターニングすることにより、ＬＯＣＯＳ層２０ａおよびオフセット絶縁層２０ｂが形成されている領域の上方にカバー膜（保護膜）２８を形成する。このパターニングは、一般的なリソグラフィおよびエッチング技術を用いて行なうことができる。カバー膜２８の膜厚は、後に行なわれる（１１）のＣＭＰにおいて除去することができる膜厚であること好ましい。（１１）のＣＭＰにおいて除去することができない膜厚である場合、ＣＭＰが終った後にカバー膜２８が残存してしまい、（１２）のＬＯＣＯＳ領域上の絶縁層の除去を行なうことができないためである。
【００７１】
ついで、上述の実施の形態の（１１）〜（２１）を行なうことで、本変形例の半導体装置の製造を行なうことができる。
【００７２】
本変形例によれば、ＬＯＣＯＳ層２０ａおよびオフセット絶縁層２０ｂが形成されている領域がカバー膜２８に覆われた状態でＣＭＰを行なうことができる。そのため、ＬＯＣＯＳ層２０ａおよびオフセット絶縁層２０ｂが形成された領域では、確実に絶縁層２２ａを残すことができ、ストッパ膜１８の過剰研磨をより確実に防止することができる。
【００７３】
なお、本発明は、上述の実施の形態に限定されることなく、本発明の要旨の範囲内で変形することが可能である。たとえば、本実施の形態では、オフセット絶縁層２０ｂの形成方法として、セミリセスＬＯＣＯＳ法を用いる場合について説明したが、ＬＯＣＯＳ法により行なってもよい。また、高耐圧トランジスタ形成領域１０ＨＶを画定する第１の素子分離領域１１０の形成をＳＴＩ法により行なってもよい。
【図面の簡単な説明】
【００７４】
【図１】本実施の形態の半導体装置の製造方法により得られる半導体装置を模式的に示す断面図。
【図２】本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。
【図３】本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。
【図４】本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。
【図５】本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。
【図６】本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。
【図７】本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。
【図８】本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。
【図９】本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。
【図１０】本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。
【図１１】本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。
【図１２】本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。
【図１３】本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。
【図１４】本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。
【図１５】本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。
【図１６】本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。
【図１７】本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。
【図１８】本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。
【図１９】本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。
【図２０】本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。
【図２１】本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。
【図２２】本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。
【図２３】変形例にかかる半導体装置の製造方法の一工程を模式的に示す断面図。
【符号の説明】
【００７５】
１０…半導体基板、  １０ＨＶ…高耐圧トランジスタ形成領域、  １０ＬＶ…低電圧駆動トランジスタ形成領域    １６…パッド酸化膜、  １８…ストッパ膜、  ２０ａ…ＬＯＣＯＳ層、  ２０ｂ…オフセット絶縁層、  ２１…トレンチ  ２２…トレンチ絶縁層、  ３０，３４…Ｎ型のウェル、  ３２，３６…Ｐ型のウェル、  ４０，４１…Ｎ型の低濃度不純物層、  ４２…Ｎ型の高濃度不純物層、  ５０，５１…Ｐ型の低濃度不純物層、  ５２…Ｐ型の高濃度不純物層、  ６０，６２…ゲート絶縁層、  ７０…ゲート電極、  ７２…サイドウォール絶縁層、  １００Ｐ…Ｐチャネル高耐圧トランジスタ、  １００Ｎ…Ｎチャネル高耐圧トランジスタ、  ２００Ｐ…Ｐチャネル低電圧駆動トランジスタ、  ２００Ｎ…Ｎチャネル低電圧駆動トランジスタ、  １１０…第１の素子分離領域、  ２１０…第２の素子分離領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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