(57)【要約】【課題】耐圧の劣化や歩留の低下を防止する半導体装置の製造方法を提供すること。【解決手段】半導体基板１０上に第１半導体層１１を形成する第１工程と、第１半導体層１１上に第２半導体層１２を形成する第２工程と、第２半導体層１２上に第３半導体層１３を形成する第３工程と、パターン化したレジスト層１５の開口１５ａを通して第３半導体層１３をエッチングし、第３半導体層１３の一部に開口１３ａを形成する第４工程と、第３半導体層１３の開口１３ａ部分に露出する第２半導体層１２上にゲートメタル１６を形成する第５工程と、ゲートメタル１６側方に位置する第３半導体層１３をエッチングする第６工程とからなる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に第１半導体層を形成する第１工程と、前記第１半導体層上に第２半導体層を形成する第２工程と、前記第２半導体層上に第３半導体層を形成する第３工程と、パターン化したレジスト層の開口を通して前記第３半導体層をエッチングし、前記第３半導体層の一部に開口を形成する第４工程と、前記第３半導体層の開口部分に露出する前記第２半導体層上にゲートメタルを形成する第５工程と、前記ゲートメタルの側方に位置する前記第３半導体層をエッチングする第６工程とからなることを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に第１半導体層を形成する第１工程と、前記第１半導体層上に第２半導体層を形成する第２工程と、前記第２半導体層上に第３半導体層を形成する第３工程と、前記第３半導体層上に絶縁膜を形成する第４工程と、前記絶縁膜上にレジスト層を形成する第５工程と、前記レジスト層をパターン化して形成した開口を通して前記絶縁膜の一部に開口を形成する第６工程と、前記レジスト層および前記絶縁膜の各開口を通して前記第３半導体層をエッチングし、前記第３半導体層の一部に開口を形成する第７工程と、前記第３半導体層の開口部分に露出する前記第２半導体層上にゲートメタルを形成する第８工程と、前記ゲートメタルの側方に位置する前記第３半導体層をエッチングする第９工程とからなることを特徴とする半導体装置の製造方法。
【請求項３】
レジスト層およびこのレジスト層上のゲートメタルを除去し、第２半導体層上にゲートを作製する工程を有する請求項１または請求項２記載の半導体装置の製造方法。
【請求項４】
第８工程と第９工程との間に、絶縁膜をエッチングし開口部分を広げる工程を有する請求項２または請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波帯域動作に適した半導体装置、たとえば電界効果型トランジスタ（以下、ＦＥＴという）を高性能化する半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＧａＡｓなどの化合物半導体を用いた半導体装置たとえばＦＥＴは、高周波特性に優れ、マイクロ波帯で動作する半導体装置として広く実用化されている。
【０００３】
ここで、従来の半導体装置の製造方法について、ＦＥＴを例にとり図２を参照して説明する。
【０００４】
図２（ａ）に示すように、ＧａＡｓなどからなる半導体基板２０上に、動作層を形成する第１半導体層２１たとえばドープしたＧａＡｓ層が設けられている。第１半導体層２１上に、電子供給層を形成する第２半導体層２２たとえばｎＡｌＧａＡｓ層が設けられ、第２半導体層２２上に、キャップ層を形成する第３半導体層２３たとえばｎＧａＡｓ層が設けられている。第１〜第３の半導体層２１〜２３はエピタキシャル成長法などで形成され、その後、必要な領域に不純物が注入される。第３半導体層２３上に、図示しないソース電極およびドレイン電極が所定間隔に形成されている。第３半導体層２３上に、プラズマＣＶＤ法により絶縁膜２４たとえばＳｉＮ膜が形成され、絶縁膜２４上にレジスト２５が形成されている。
【０００５】
そして、レジスト２５をパターン化して開口２５ａを設け、開口２５ａを通して絶縁膜２４をエッチングし、開口２５ａ下方の絶縁膜２４の一部を除去し、開口２４ａを形成する。
【０００６】
次に、図２（ｂ）に示すように、開口２５ａ、２４ａを通して第３半導体層２３をエッチングし、第３半導体層２３の一部に開口２３ａ、いわゆるリセスを形成する。
【０００７】
次に、図２（ｃ）に示すようにゲートメタル２６を蒸着する。このとき、ゲートメタル２６は、第３半導体層２３の開口２３ａ内に露出する第２半導体層２２上およびレジスト２５上に形成される。
【０００８】
次に、図２（ｄ）に示すように、絶縁膜２４を後退エッチングして、絶縁膜２４の開口２４ａ部分を図示横方向に広げる。
【０００９】
次に、図２（ｅ）に示すように、レジスト２５およびレジスト２５上のゲートメタル２６を除去してゲートＧを形成し、さらに、保護膜２７を形成する。
【００１０】
上記した半導体装置たとえばＦＥＴの製造方法は特許文献１などに記載されている。
【特許文献１】特開２００３−２２４１４１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従来の半導体装置たとえばＦＥＴを製造する場合、第３半導体層２３たとえばキャップ層の一部にリセス用の開口２３ａを設け、その開口２３ａ内の第２半導体層２２上にゲートメタル２６を蒸着している。このとき、ゲートメタル２６が、第３半導体層２３の開口２３ａ側壁部分たとえばその下端部分などに接触し、耐圧を劣化させる場合がある。
【００１２】
また、開口２３ａを形成した後にゲートメタル２６を蒸着し、リフトオフ法でゲートを作製している。この方法は、その開口２３ａ部分、いわゆるリセスの中央部分にゲートを作製できない場合があり、電気特性にばらつきが発生し、歩留を低下させる。
【００１３】
本発明は、上記した欠点を解決し、耐圧の劣化や歩留の低下を防止する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の半導体装置の製造方法は、半導体基板上に第１半導体層を形成する第１工程と、前記第１半導体層上に第２半導体層を形成する第２工程と、前記第２半導体層上に第３半導体層を形成する第３工程と、パターン化したレジスト層の開口を通して前記第３半導体層をエッチングし、前記第３半導体層の一部に開口を形成する第４工程と、前記第３半導体層の開口部分に露出する前記第２半導体層上にゲートメタルを形成する第５工程と、前記ゲートメタルの側方に位置する前記第３半導体層をエッチングする第６工程とからなることを特徴とする。
【発明の効果】
【００１５】
本発明によれば、キャップ層などの第３半導体層に設けたリセス用の開口内に露出する第２半導体層上にゲートメタルを形成した後、第２半導体層と選択的に第３半導体層をエッチングしている。したがって、ゲートとリセス側壁との接触がなくなり、耐圧劣化が防止され、また歩留が向上する。
【発明を実施するための最良の形態】
【００１６】
本発明の実施形態について、半導体装置がＦＥＴの場合を例にとり、断面で示した図１の工程図を参照して説明する。
【００１７】
図１（ａ）に示すように、ＧａＡｓなどからなる半導体基板１０上に、動作層を形成する第１半導体層１１たとえばドープしたＧａＡｓ層が設けられている。第１半導体層１１上に、電子供給層を形成する第２半導体層１２たとえばｎＡｌＧａＡｓ層が設けられ、第２半導体層１２上に、キャップ層を形成する第３半導体層１３たとえばｎＧａＡｓ層が設けられている。第１〜第３の半導体層１１〜１３はエピタキシャル成長法などで形成され、その後、必要な領域に所定濃度に不純物が注入される。
【００１８】
第３半導体層１３上に、図示しないソース電極およびドレイン電極が所定の間隔で形成されている。また、第３半導体層１３上に、プラズマＣＶＤ法により絶縁膜１４たとえばＳｉＮ膜が形成され、絶縁膜１４上にレジスト１５が形成されている。
【００１９】
そして、レジスト１５をパターン化してその一部に開口１５ａを形成する。さらに、開口１５ａを通して絶縁膜１４をＲＩＥなどで除去し、開口１５ａ下方に位置する絶縁膜１４の一部を除去し、開口１４ａを形成する。
【００２０】
次に、図１（ｂ）に示すように、開口１５ａ、１４ａを通して第３半導体層１３をエッチングし、第３半導体層１３の一部にリセス用の開口１３ａを形成する。第３半導体層１３のエッチングは、たとえばクエン酸系のエッチング液を用い、第２半導体層１２と選択的にエッチングする。このとき、リセス用の開口１３ａを開口１５ａ、１４ａよりも、たとえば図示横方向に広くする。
【００２１】
次に、図１（ｃ）に示すようにゲートメタル１６たとえばＭｏを蒸着する。ゲートメタル１６は、第３半導体層１３の開口１３ａ内に露出する第２半導体層１２上およびレジスト１５上などに蒸着される。ゲートメタル１６の上端は第３半導体層１３の厚さよりも高く、たとえば絶縁膜１４の開口１４ａ部分に位置している。
【００２２】
次に、図１（ｄ）に示すように、絶縁膜１４を後退エッチングし、絶縁膜１４の開口１４ａを図示横方向に広げる。
【００２３】
次に、図１（ｅ）に示すように、ゲートメタル１６および第２半導体層１２と選択的に第３半導体層１３をエッチングする。このとき、ゲートメタル１６の側方に位置する第３半導体層１３、たとえば開口１３ａに面している部分がエッチングされる。このとき、開口１３ａ幅いわゆるリセス幅が調整され、図示横方向に広がって、ゲートメタル１６と開口１３側壁部分との接触が防止される。
【００２４】
第３半導体層１３のエッチングには、第２半導体層１２と選択エッチングが可能で、ゲートメタル１６に影響しないエッチング液、たとえばクエン酸系のエッチング液が用いられる。
【００２５】
次に、図１（ｆ）に示すようにレジスト１５を除去し、たとえばリフト法でゲートＧを形成する。さらに、絶縁膜１４およびゲートＧなどの表面に保護膜１７を形成する。保護膜１７はたとえばＳｉＮからなり、プラズマＣＶＤなどで形成される。
【００２６】
上記した構成によれば、第３半導体層１３に設けた開口１３ａ内に位置する第２半導体層１２上にゲートメタル１６を蒸着した後に、ゲートメタル１６および第２半導体層と選択的に第３半導体層１３をエッチングし、第３半導体層１３の開口１３ａ側壁部分とゲートメタル１６との間隔を調整し広げている。したがって、ゲートメタル１６と第３半導体層１３の開口１３ａ側壁部分との接触が防止され、耐圧低下などの問題がなくなる。また、リセス１３ａ部分の中央にゲートＧが作製され、電気特性のばらつきが少なくなり、歩留が向上する。また、リセス幅とゲートメタルの間隔を自由にコントロールできるため、電気特性の向上、たとえば高電力化が実現される。
【００２７】
上記の実施形態は、絶縁膜１４を後退エッチングし、その後、第３半導体層１３をエッチングしている。この場合、絶縁膜１４の開口１４ａが広がり、第３半導体層１３のエッチングが容易になる。
【００２８】
また、上記の実施形態では絶縁膜１４を設けている。しかし、製造手順によっては絶縁膜１４を省略することもできる。
【００２９】
また、ゲートメタルはＭｏ以外の金属、たとえばＷなども使用できる。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施形態を説明するための工程図である。
【図２】従来例を説明するための工程図である。
【符号の説明】
【００３１】
１０…半導体基板
１１…第１半導体層
１２…第２半導体層
１３…第３半導体層
１３ａ…第３半導体層の開口
１４…絶縁膜
１４ａ…絶縁膜の開口
１５…レジスト
１５ａ…レジストの開口
１６…ゲートメタル
１７…保護膜
Ｇ…ゲート
【図１】
2005159109.tif 000003
【図２】
2005159109.tif 000004