(57)【要約】【課題】誤差増幅器における電流消費量の増大を抑制しつつ、誤差増幅器のゲインを従来よりも大きくできる電圧発生回路を得る。【解決手段】誤差増幅器５がゲート電圧Ｖｇをわずかに低下させた場合、低下後のゲート電圧Ｖｇの値は、インバータ回路２１の動作しきい値電圧Ｖｔｈよりも高い。よって、誤差増幅器５は、差動増幅回路１１のみによって、ＰチャネルＭＯＳＦＥＴ４のゲート電圧Ｖｇを制御する。内部回路３の動作電流が急激に増加することにより、内部電源電圧Ｖｄｄ２が大きく低下すると、誤差増幅器５はゲート電圧Ｖｇを大きく低下させる。この場合、低下後のゲート電圧Ｖｇの値は、インバータ回路２１の動作しきい値電圧Ｖｔｈよりも低い。よって、誤差増幅器５は、２段の差動増幅回路１０，１１によって、ＰチャネルＭＯＳＦＥＴ４のゲート電圧Ｖｇを制御する。【選択図】図３
2005071067.tif 000002
【特許請求の範囲】
【請求項１】
外部電源から供給される外部電源電圧を所定の基準電圧まで降下させることにより、内部回路に供給するための内部電源電圧を発生する電圧発生回路であって、
制御電極と、前記外部電源に接続される第１電極と、前記内部回路に接続される第２電極とを有するトランジスタと、
前記基準電圧と前記内部電源電圧との誤差を増幅することによって制御電圧を発生し、前記制御電圧を前記制御電極に与える誤差増幅器と、
前記制御電圧の値に応じて、前記誤差増幅器のゲイン及び電流消費量を制御する制御回路と
を備える、電圧発生回路。
【請求項２】
前記誤差増幅器は、縦続接続された第１及び第２の差動増幅回路を有し、
前記制御回路は、前記制御電圧の値に応じて、前記第１及び第２の差動増幅回路の双方を駆動するか、前記第２の差動増幅回路のみを駆動するかを制御する、請求項１に記載の電圧発生回路。
【請求項３】
前記第１の差動増幅回路は、
前記基準電圧が入力される一方入力端子と、
前記内部電源電圧が入力される他方入力端子と、
前記第１の差動増幅回路の駆動を制御する駆動制御端子と、
出力端子対と
を有し、
前記第２の差動増幅回路は、
前記基準電圧が入力される一方入力端子と、前記内部電源電圧が入力される他方入力端子とを含む第１の入力端子対と、
前記出力端子対に接続された第２の入力端子対と、
前記第１の入力端子対に関する前記第２の差動増幅回路の駆動を制御する第１の駆動制御端子対と、
前記第２の入力端子対に関する前記第２の差動増幅回路の駆動を制御する第２の駆動制御端子対と、
前記制御電極に接続された出力端子と
を有し、
前記制御回路の出力に応じて、
前記第１の差動増幅回路は駆動され、前記第１の入力端子対に関して前記第２の差動増幅回路は駆動されず、前記第２の入力端子対に関して前記第２の差動増幅回路は駆動される第１の状態と、
前記第１の差動増幅回路は駆動されず、前記第１の入力端子対に関して前記第２の差動増幅回路は駆動され、前記第２の入力端子対に関して前記第２の差動増幅回路は駆動されない第２の状態と
が切り換えられる、請求項２に記載の電圧発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に用いられる電圧発生回路に関する。
【背景技術】
【０００２】
電圧発生回路は、外部電源から供給される電源電圧（本明細書において「外部電源電圧」と称する）を所定の基準電圧まで降下させることにより、内部回路に供給するための電源電圧（本明細書において「内部電源電圧」と称する）を発生する。
【０００３】
従来の電圧発生回路は、１段の差動増幅回路を用いて構成された誤差増幅器と、ＰチャネルＭＯＳＦＥＴとを備えている。誤差増幅器は、基準電圧が入力される第１の入力端子と、内部回路の電源入力端子に接続された第２の入力端子と、ＰチャネルＭＯＳＦＥＴのゲート電極に接続された出力端子とを有している。ＰチャネルＭＯＳＦＥＴのソース電極は外部電源に接続されており、ドレイン電極は上記電源入力端子に接続されている。
【０００４】
誤差増幅器は、内部電源電圧と基準電圧とを比較し、両電圧の差に応じた電圧を生成して、ゲート電圧としてＰチャネルＭＯＳＦＥＴのゲート電極に印加する。これにより、内部電源電圧と基準電圧との差に応じて、ＰチャネルＭＯＳＦＥＴのソース電極からドレイン電極に流れる電流が増減され、その結果、基準電圧に等しくなるように内部電源電圧が制御される。
【０００５】
なお、電圧発生回路に関する技術は、下記の特許文献１，２に開示されている。
【０００６】
【特許文献１】特開２０００−７５９４１号公報
【特許文献２】特開２０００−１４８２６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の電圧発生回路は、誤差増幅器が１段の差動増幅回路を用いて構成されているため、誤差増幅器のゲインが小さい。
【０００８】
従って、内部電源電圧の変化に対する誤差増幅器の応答速度が遅いため、内部回路の動作電流が急激に変化した場合に、内部電源電圧の値が基準電圧の値からずれている時間が長くなるという問題がある。また、誤差増幅器から出力可能な電圧の下限値が比較的高いため、ＰチャネルＭＯＳＦＥＴのゲート電圧を十分に下げることができない。そのため、外部電源からＰチャネルＭＯＳＦＥＴを介して内部回路に供給される電流の最大値が小さいという問題もある。
【０００９】
複数段の差動増幅回路を用いて誤差増幅器を構成すると、誤差増幅器のゲインは大きくなる。しかし、差動増幅回路は定常的に電流を消費するため、単純に複数段の差動増幅回路を縦続接続することによって誤差増幅器を構成したのでは、誤差増幅器における電流消費量が大きくなってしまう。特に内部回路の動作電流が小さい場合には、半導体集積回路における全電流消費量の大部分を、誤差増幅器が占めることになる。
【００１０】
本発明はかかる問題を解決するために成されたものであり、誤差増幅器における電流消費量の増大を抑制しつつ、誤差増幅器のゲインを従来よりも大きくできる電圧発生回路を得ることを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る電圧発生回路は、外部電源から供給される外部電源電圧を所定の基準電圧まで降下させることにより、内部回路に供給するための内部電源電圧を発生する電圧発生回路であって、制御電極と、外部電源に接続される第１電極と、内部回路に接続される第２電極とを有するトランジスタと、基準電圧と内部電源電圧との誤差を増幅することによって制御電圧を発生し、制御電圧を制御電極に与える誤差増幅器と、制御電圧の値に応じて、誤差増幅器のゲイン及び電流消費量を制御する制御回路とを備える。
【発明の効果】
【００１２】
本発明によれば、誤差増幅器における電流消費量の増大を抑制しつつ、誤差増幅器のゲインを大きくできる。
【発明を実施するための最良の形態】
【００１３】
図１は、外部電源２及び内部回路３に接続された状態で、本発明の実施の形態に係る電圧発生回路１の構成を模式的に示した回路図である。電圧発生回路１は、外部電源２から供給される外部電源電圧Ｖｄｄ１を、所定の基準電圧Ｖｒｅｆに等しい電圧まで降下させることにより、内部回路３に供給するための内部電源電圧Ｖｄｄ２を発生する。
【００１４】
電圧発生回路１は、ＰチャネルＭＯＳＦＥＴ４（「ドライバ用トランジスタ」とも称されている）と、ゲイン及び電流消費量が可変の誤差増幅器５と、制御回路６とを備えている。ＰチャネルＭＯＳＦＥＴ４は、ゲート電極と、外部電源２に接続されたソース電極と、内部回路２に接続されたドレイン電極とを有している。誤差増幅器５は、基準電圧Ｖｒｅｆが入力される反転入力端子と、内部電源電圧Ｖｄｄ２が入力される非反転入力端子と、ＰチャネルＭＯＳＦＥＴ４のゲート電極に接続された出力端子とを有している。誤差増幅器５は、基準電圧Ｖｒｅｆと内部電源電圧Ｖｄｄ２との誤差を増幅することによって制御電圧（ゲート電圧Ｖｇ）を発生し、このゲート電圧ＶｇをＰチャネルＭＯＳＦＥＴ４のゲート電極に与える。制御回路６は、ゲート電圧Ｖｇの値に応じて、誤差増幅器５のゲイン及び電流消費量を制御する。
【００１５】
次に、図１に示した電圧発生回路１の動作について説明する。誤差増幅器５は、基準電圧Ｖｒｅｆと内部電源電圧Ｖｄｄ２とが等しくなるように、ＰチャネルＭＯＳＦＥＴ４のゲート電圧Ｖｇを制御する。例えば、内部回路３の動作状態が変化してその動作電流が増加すると、内部電源電圧Ｖｄｄ２は低下を始める。すると、誤差増幅器５は、内部電源電圧Ｖｄｄ２の低下に対応して、ゲート電圧Ｖｇを低下させる。内部電源電圧Ｖｄｄ２が低いほど、即ち内部電源電圧Ｖｄｄ２と基準電圧Ｖｒｅｆとの誤差が大きいほど、ゲート電圧Ｖｇは低くなる。ゲート電圧Ｖｇが低下すると、ＰチャネルＭＯＳＦＥＴ４のソース電極からドレイン電極に流れる電流が増加するので、内部電源電圧Ｖｄｄ２は上昇する。誤差増幅器５は、内部電源電圧Ｖｄｄ２が基準電圧Ｖｒｅｆに等しくなるまで、ゲート電圧Ｖｇが低下した状態を維持する。
【００１６】
一方、内部回路３の動作電流が減少すると、内部電源電圧Ｖｄｄ２は上昇を始める。すると、誤差増幅器５は、内部電源電圧Ｖｄｄ２の上昇に対応して、ゲート電圧Ｖｇを上昇させる。ゲート電圧Ｖｇが上昇すると、ＰチャネルＭＯＳＦＥＴ４のソース電極からドレイン電極に流れる電流が減少するので、内部電源電圧Ｖｄｄ２は低下する。誤差増幅器５は、内部電源電圧Ｖｄｄ２が基準電圧Ｖｒｅｆに等しくなるまで、ゲート電圧Ｖｇが上昇した状態を維持する。
【００１７】
以上のような動作を繰り返すことによって、電圧発生回路１は、内部回路３の動作状態に拘わらず、基準電圧Ｖｒｅｆに等しい内部電源電圧Ｖｄｄ２を発生する。
【００１８】
図２は、外部電源２及び内部回路３に接続された状態で、図１に示した誤差増幅器５及び制御回路６の構成を具体的に示した回路図である。誤差増幅器５は、縦続接続された２段の差動増幅回路１０，１１を有している。差動増幅回路１０は、基準電圧Ｖｒｅｆが入力される入力端子１２と、内部電源電圧Ｖｄｄ２が入力される入力端子１３と、差動増幅回路１０の駆動を制御するための駆動制御端子１４と、出力端子１５ａ，１５ｂから成る出力端子対１５とを有している。
【００１９】
差動増幅回路１１は、入力端子対１６，１７と、駆動制御端子対１８，１９と、出力端子２０とを有している。入力端子対１６は、基準電圧Ｖｒｅｆが入力される入力端子１６ａと、内部電源電圧Ｖｄｄ２が入力される入力端子１６ｂとを含む。入力端子対１７は、差動増幅回路１０の出力端子１５ａ，１５ｂにそれぞれ接続された入力端子１７ａ，１７ｂを含む。駆動制御端子対１８は、入力端子対１６に関する差動増幅回路１１の駆動を制御するための駆動制御端子１８ａ，１８ｂを含む。駆動制御端子対１９は、入力端子対１７に関する差動増幅回路１１の駆動を制御するための駆動制御端子１９ａ，１９ｂを含む。出力端子２０は、ＰチャネルＭＯＳＦＥＴ４のゲート電極に接続されている。
【００２０】
入力端子１２，１６ａは図１に示した反転入力端子に相当し、入力端子１３，１６ｂは図１に示した非反転入力端子に相当する。
【００２１】
制御回路６は、縦続接続されたインバータ回路２１，２２を有している。インバータ回路２１は、差動増幅回路１１の出力端子２０及びＰチャネルＭＯＳＦＥＴ４のゲート電極に共通に接続された入力端子と、差動増幅回路１１の駆動制御端子対１９に接続された出力端子とを有している。インバータ回路２２は、インバータ回路２１の出力端子に接続された入力端子と、差動増幅回路１０の駆動制御端子１４及び差動増幅回路１１の駆動制御端子対１８に接続された出力端子とを有している。制御回路６は、ゲート電圧Ｖｇとインバータ回路２１の動作しきい値電圧Ｖｔｈとの高低関係に応じて、差動増幅回路１０，１１の双方を駆動するか、あるいは差動増幅回路１１のみを駆動するかを制御する（詳細は後述する）。
【００２２】
図３は、外部電源２及び内部回路３に接続された状態で、図２に示した差動増幅回路１０，１１及びインバータ回路２１，２２の構成を具体的に示した回路図である。
【００２３】
まず、差動増幅回路１０の構成について説明する。差動増幅回路１０は、ＮチャネルＭＯＳＦＥＴＭＮ２１１〜ＭＮ２１４と、ＰチャネルＭＯＳＦＥＴＭＰ２１１とを有している。ＰチャネルＭＯＳＦＥＴＭＰ２１１のゲート電極はインバータ回路２２の出力端子に接続されており、ソース電極は外部電源２に接続されており、ドレイン電極はＮチャネルＭＯＳＦＥＴＭＮ２１１，ＭＮ２１２の各ドレイン電極に接続されている。
【００２４】
ＮチャネルＭＯＳＦＥＴＭＮ２１１のゲート電極には基準電圧Ｖｒｅｆが入力される。ＮチャネルＭＯＳＦＥＴＭＮ２１２のゲート電極はＰチャネルＭＯＳＦＥＴ４のドレイン電極に接続されており、ＮチャネルＭＯＳＦＥＴＭＮ２１２のゲート電極には内部電源電圧Ｖｄｄ２が入力される。ＮチャネルＭＯＳＦＥＴＭＮ２１１のソース電極はＮチャネルＭＯＳＦＥＴＭＮ２１３のドレイン電極に接続されており、ＮチャネルＭＯＳＦＥＴＭＮ２１２のソース電極はＮチャネルＭＯＳＦＥＴＭＮ２１４のドレイン電極に接続されている。ＮチャネルＭＯＳＦＥＴＭＮ２１３，ＭＮ２１４の各ゲート電極は、ＮチャネルＭＯＳＦＥＴＭＮ２１４のドレイン電極に接続されている。ＮチャネルＭＯＳＦＥＴＭＮ２１３，ＭＮ２１４の各ソース電極は、共通接地に接続されている。
【００２５】
ＮチャネルＭＯＳＦＥＴＭＮ２１１のゲート電極は図２に示した入力端子１２に相当し、ＮチャネルＭＯＳＦＥＴＭＮ２１２のゲート電極は図２に示した入力端子１３に相当し、ＰチャネルＭＯＳＦＥＴＭＰ２１１のゲート電極は図２に示した駆動制御端子１４に相当する。また、ＮチャネルＭＯＳＦＥＴＭＮ２１３のドレイン電極は図２に示した出力端子１５ａに相当し、ＮチャネルＭＯＳＦＥＴＭＮ２１４のドレイン電極は図２に示した出力端子１５ｂに相当する。
【００２６】
次に、差動増幅回路１１の構成について説明する。差動増幅回路１１は、ＮチャネルＭＯＳＦＥＴＭＮ２０１〜ＭＮ２０９と、ＰチャネルＭＯＳＦＥＴＭＰ２０１，ＭＰ２０２とを有している。ＰチャネルＭＯＳＦＥＴＭＰ２０１，ＭＰ２０２の各ソース電極は、外部電源２に接続されている。ＰチャネルＭＯＳＦＥＴＭＰ２０１のドレイン電極は、ＰチャネルＭＯＳＦＥＴ４のゲート電極、及びＮチャネルＭＯＳＦＥＴＭＮ２０１，ＭＮ２０３の各ドレイン電極に接続されている。ＰチャネルＭＯＳＦＥＴＭＰ２０２のドレイン電極は、ＮチャネルＭＯＳＦＥＴＭＮ２０２，ＭＮ２０４の各ドレイン電極に接続されている。ＰチャネルＭＯＳＦＥＴＭＰ２０１，ＭＰ２０２の各ゲート電極は、ＰチャネルＭＯＳＦＥＴＭＰ２０２のドレイン電極に接続されている。
【００２７】
ＮチャネルＭＯＳＦＥＴＭＮ２０３のゲート電極は、差動増幅回路１０が有するＮチャネルＭＯＳＦＥＴＭＮ２１３のドレイン電極に接続されている。ＮチャネルＭＯＳＦＥＴＭＮ２０３のソース電極は、ＮチャネルＭＯＳＦＥＴＭＮ２０７のドレイン電極に接続されている。ＮチャネルＭＯＳＦＥＴＭＮ２０７のゲート電極は、インバータ回路２１の出力端子に接続されている。ＮチャネルＭＯＳＦＥＴＭＮ２０７のソース電極は、ＮチャネルＭＯＳＦＥＴＭＮ２０９のドレイン電極に接続されている。
【００２８】
ＮチャネルＭＯＳＦＥＴＭＮ２０１のゲート電極には基準電圧Ｖｒｅｆが入力される。ＮチャネルＭＯＳＦＥＴＭＮ２０１のソース電極は、ＮチャネルＭＯＳＦＥＴＭＮ２０５のドレイン電極に接続されている。ＮチャネルＭＯＳＦＥＴＭＮ２０５のゲート電極は、インバータ回路２２の出力端子に接続されている。ＮチャネルＭＯＳＦＥＴＭＮ２０５のソース電極は、ＮチャネルＭＯＳＦＥＴＭＮ２０９のドレイン電極に接続されている。
【００２９】
ＮチャネルＭＯＳＦＥＴＭＮ２０２のゲート電極はＰチャネルＭＯＳＦＥＴ４のドレイン電極に接続されており、ＮチャネルＭＯＳＦＥＴＭＮ２０２のゲート電極には内部電源電圧Ｖｄｄ２が入力される。ＮチャネルＭＯＳＦＥＴＭＮ２０２のソース電極は、ＮチャネルＭＯＳＦＥＴＭＮ２０６のドレイン電極に接続されている。ＮチャネルＭＯＳＦＥＴＭＮ２０６のゲート電極は、インバータ回路２２の出力端子に接続されている。ＮチャネルＭＯＳＦＥＴＭＮ２０６のソース電極は、ＮチャネルＭＯＳＦＥＴＭＮ２０９のドレイン電極に接続されている。
【００３０】
ＮチャネルＭＯＳＦＥＴＭＮ２０４のゲート電極は、差動増幅回路１０が有するＮチャネルＭＯＳＦＥＴＭＮ２１４のドレイン電極に接続されている。ＮチャネルＭＯＳＦＥＴＭＮ２０４のソース電極は、ＮチャネルＭＯＳＦＥＴＭＮ２０８のドレイン電極に接続されている。ＮチャネルＭＯＳＦＥＴＭＮ２０８のゲート電極は、インバータ回路２１の出力端子に接続されている。ＮチャネルＭＯＳＦＥＴＭＮ２０８のソース電極は、ＮチャネルＭＯＳＦＥＴＭＮ２０９のドレイン電極に接続されている。
【００３１】
ＮチャネルＭＯＳＦＥＴＭＮ２０９のゲート電極は外部電源２に接続されており、ソース電極は共通接地に接続されている。
【００３２】
ＮチャネルＭＯＳＦＥＴＭＮ２０１のゲート電極は図２に示した入力端子１６ａに相当し、ＮチャネルＭＯＳＦＥＴＭＮ２０２のゲート電極は図２に示した入力端子１６ｂに相当し、ＮチャネルＭＯＳＦＥＴＭＮ２０３のゲート電極は図２に示した入力端子１７ａに相当し、ＮチャネルＭＯＳＦＥＴＭＮ２０４のゲート電極は図２に示した入力端子１７ｂに相当する。また、ＮチャネルＭＯＳＦＥＴＭＮ２０５のゲート電極は図２に示した駆動制御端子１８ａに相当し、ＮチャネルＭＯＳＦＥＴＭＮ２０６のゲート電極は図２に示した駆動制御端子１８ｂに相当し、ＮチャネルＭＯＳＦＥＴＭＮ２０７のゲート電極は図２に示した駆動制御端子１９ａに相当し、ＮチャネルＭＯＳＦＥＴＭＮ２０８のゲート電極は図２に示した駆動制御端子１９ｂに相当する。さらに、ＰチャネルＭＯＳＦＥＴＭＰ２０１のドレイン電極は図２に示した出力端子２０に相当する。
【００３３】
次に、インバータ回路２１，２２の構成について説明する。インバータ回路２１は、ＰチャネルＭＯＳＦＥＴＭＰ２２１と、ＮチャネルＭＯＳＦＥＴＭＮ２２１とを有している。ＰチャネルＭＯＳＦＥＴＭＰ２２１のソース電極は、外部電源２に接続されている。ＰチャネルＭＯＳＦＥＴＭＰ２２１のドレイン電極は、ＮチャネルＭＯＳＦＥＴＭＮ２２１のドレイン電極に接続されている。ＮチャネルＭＯＳＦＥＴＭＮ２２１のソース電極は、共通接地に接続されている。ＰチャネルＭＯＳＦＥＴＭＰ２２１及びＮチャネルＭＯＳＦＥＴＭＮ２２１の各ゲート電極は、差動増幅回路１１が有するＰチャネルＭＯＳＦＥＴＭＰ２０１のドレイン電極、及びＰチャネルＭＯＳＦＥＴ４のゲート電極に、共通に接続されている。
【００３４】
インバータ回路２２は、ＰチャネルＭＯＳＦＥＴＭＰ２２２と、ＮチャネルＭＯＳＦＥＴＭＮ２２２とを有している。ＰチャネルＭＯＳＦＥＴＭＰ２２２のソース電極は、外部電源２に接続されている。ＰチャネルＭＯＳＦＥＴＭＰ２２２のドレイン電極は、ＮチャネルＭＯＳＦＥＴＭＮ２２２のドレイン電極に接続されている。ＮチャネルＭＯＳＦＥＴＭＮ２２２のソース電極は、共通接地に接続されている。ＰチャネルＭＯＳＦＥＴＭＰ２２２及びＮチャネルＭＯＳＦＥＴＭＮ２２２の各ゲート電極は、インバータ回路２１が有するＰチャネルＭＯＳＦＥＴＭＰ２２１及びＮチャネルＭＯＳＦＥＴＭＮ２２１の各ドレイン電極に接続されている。
【００３５】
ＰチャネルＭＯＳＦＥＴＭＰ２２１及びＮチャネルＭＯＳＦＥＴＭＮ２２１の各ゲート電極は、図２に示したインバータ回路２１の入力端子に相当し、ＰチャネルＭＯＳＦＥＴＭＰ２２１及びＮチャネルＭＯＳＦＥＴＭＮ２２１の各ドレイン電極は、図２に示したインバータ回路２１の出力端子に相当し、ＰチャネルＭＯＳＦＥＴＭＰ２２２及びＮチャネルＭＯＳＦＥＴＭＮ２２２の各ゲート電極は、図２に示したインバータ回路２２の入力端子に相当し、ＰチャネルＭＯＳＦＥＴＭＰ２２２及びＮチャネルＭＯＳＦＥＴＭＮ２２２の各ドレイン電極は、図２に示したインバータ回路２２の出力端子に相当する。
【００３６】
インバータ回路２１の出力電圧Ｖ１がハイレベルでインバータ回路２２の出力電圧Ｖ２がローレベルである場合は、ＰチャネルＭＯＳＦＥＴＭＰ２１１がオンとなるため、差動増幅回路１０は駆動される。また、ＮチャネルＭＯＳＦＥＴＭＮ２０５，ＭＮ２０６がオフとなるため、図２に示した入力端子対１６（図３に示したＮチャネルＭＯＳＦＥＴＭＮ２０１，ＭＮ２０２）に関して、差動増幅回路１１は駆動されない。さらに、ＮチャネルＭＯＳＦＥＴＭＮ２０７，ＭＮ２０８がオンとなるため、図２に示した入力端子対１７（図３に示したＮチャネルＭＯＳＦＥＴＭＮ２０３，ＭＮ２０４）に関して、差動増幅回路１１は駆動される。
【００３７】
一方、インバータ回路２１の出力電圧Ｖ１がローレベルでインバータ回路２２の出力電圧Ｖ２がハイレベルである場合は、ＰチャネルＭＯＳＦＥＴＭＰ２１１がオフとなるため、差動増幅回路１０は駆動されない。また、ＮチャネルＭＯＳＦＥＴＭＮ２０５，ＭＮ２０６がオンとなるため、図２に示した入力端子対１６（図３に示したＮチャネルＭＯＳＦＥＴＭＮ２０１，ＭＮ２０２）に関して、差動増幅回路１１は駆動される。さらに、ＮチャネルＭＯＳＦＥＴＭＮ２０７，ＭＮ２０８がオフとなるため、図２に示した入力端子対１７（図３に示したＮチャネルＭＯＳＦＥＴＭＮ２０３，ＭＮ２０４）に関して、差動増幅回路１１は駆動されない。
【００３８】
以下、図３に示した電圧発生回路１の動作について説明する。上記の通り、内部回路３の動作電流が増加して内部電源電圧Ｖｄｄ２が低下すると、誤差増幅器５は、内部電源電圧Ｖｄｄ２と基準電圧Ｖｒｅｆとの誤差に応じて、ゲート電圧Ｖｇを低下させる。
【００３９】
まず、内部電源電圧Ｖｄｄ２が基準電圧Ｖｒｅｆよりもわずかに低下したことに起因して、誤差増幅器５がゲート電圧Ｖｇをわずかに低下させたと仮定する。この場合、低下後のゲート電圧Ｖｇの値は、インバータ回路２１の動作しきい値電圧Ｖｔｈよりも高い。従って、インバータ回路２１の出力電圧Ｖ１がローレベルでインバータ回路２２の出力電圧Ｖ２がハイレベルとなるため、上記の通り、差動増幅回路１０は駆動されず、ＮチャネルＭＯＳＦＥＴＭＮ２０１，ＭＮ２０２に関して差動増幅回路１１は駆動され、ＮチャネルＭＯＳＦＥＴＭＮ２０３，ＭＮ２０４に関して差動増幅回路１１は駆動されない。よって、誤差増幅器５は、ＮチャネルＭＯＳＦＥＴＭＮ２０１のゲート電極に入力される基準電圧Ｖｒｅｆと、ＮチャネルＭＯＳＦＥＴＭＮ２０２のゲート電極に入力される内部電源電圧Ｖｄｄ２とに基づいて、差動増幅回路１１のみによって、基準電圧Ｖｒｅｆと内部電源電圧Ｖｄｄ２とが等しくなるように、ＰチャネルＭＯＳＦＥＴ４のゲート電圧Ｖｇを制御する。
【００４０】
この場合、差動増幅回路１０が駆動されないため、誤差増幅器５において消費される電流は、差動増幅回路１１の駆動に伴って流れる電流のみである。
【００４１】
この状態から、内部回路３の動作電流が急激に増加することにより、内部電源電圧Ｖｄｄ２が大きく低下したと仮定する。すると、誤差増幅器５は、内部電源電圧Ｖｄｄ２と基準電圧Ｖｒｅｆとの誤差に応じて、ゲート電圧Ｖｇを大きく低下させる。この場合、低下後のゲート電圧Ｖｇの値は、インバータ回路２１の動作しきい値電圧Ｖｔｈよりも低い。従って、インバータ回路２１の出力電圧Ｖ１がハイレベルでインバータ回路２２の出力電圧Ｖ２がローレベルとなるため、上記の通り、差動増幅回路１０は駆動され、ＮチャネルＭＯＳＦＥＴＭＮ２０１，ＭＮ２０２に関して差動増幅回路１１は駆動されず、ＮチャネルＭＯＳＦＥＴＭＮ２０３，ＭＮ２０４に関して差動増幅回路１１は駆動される。よって、誤差増幅器５は、ＮチャネルＭＯＳＦＥＴＭＮ２１１のゲート電極に入力される基準電圧Ｖｒｅｆと、ＮチャネルＭＯＳＦＥＴＭＮ２１２のゲート電極に入力される内部電源電圧Ｖｄｄ２とに基づいて、縦続接続された２段の差動増幅回路１０，１１によって、基準電圧Ｖｒｅｆと内部電源電圧Ｖｄｄ２とが等しくなるように、ＰチャネルＭＯＳＦＥＴ４のゲート電圧Ｖｇを制御する。
【００４２】
この場合、後段の差動増幅回路１１には、前段の差動増幅回路１０の出力が入力されることになる。そのため、１段の差動増幅回路１１のみが駆動されている場合と比較すると、誤差増幅器５のゲインは高くなる。
【００４３】
また、誤差増幅器５において消費される電流は、差動増幅回路１０，１１の駆動に伴って流れる電流の和となる。但し、差動増幅回路１０，１１が双方とも駆動されるのは、内部回路３の動作電流がある程度大きい場合に限られる。従って、内部回路３の動作電流と比較すると、誤差増幅器５における電流消費量の増加分は無視できる程度の大きさであるため、半導体集積回路全体の電流消費量にはほとんど影響を与えない。
【００４４】
このように本発明の実施の形態に係る電圧発生回路１によれば、内部回路３の動作電流が大きい場合には、差動増幅回路１０，１１が双方とも駆動されることによって誤差増幅器５のゲインが高くなるため、内部回路３の動作状態の変化に対する応答性を高めることができるとともに、内部回路３への電流供給能力を向上することができる。また、内部回路３の動作電流が小さい場合には差動増幅回路１０は駆動されないため、２段の差動増幅回路１０，１１が常に駆動されている場合と比較すると、誤差増幅器５における電流消費量を抑制することができる。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施の形態に係る電圧発生回路の構成を模式的に示した回路図である。
【図２】図１に示した誤差増幅器及び制御回路の構成を具体的に示した回路図である。
【図３】図２に示した差動増幅回路及びインバータ回路の構成を具体的に示した回路図である。
【符号の説明】
【００４６】
１  電圧発生回路、２  外部電源、３  内部回路、４  ＰチャネルＭＯＳＦＥＴ、５  誤差増幅器、６  制御回路、１０，１１  差動増幅回路、１２，１３，１６ａ，１６ｂ，１７ａ，１７ｂ  入力端子、１６，１７  入力端子対、１４，１８ａ，１８ｂ，１９ａ，１９ｂ  駆動制御端子、１８，１９  駆動制御端子対、１５ａ，１５ｂ，２０  出力端子、１５  出力端子対、２１，２２  インバータ回路。
【図１】
2005071067.tif 000003
【図２】
2005071067.tif 000004
【図３】
2005071067.tif 000005