(57)【要約】【課題】  半導体装置のソフトエラーやラッチアップを抑制する。【解決手段】  Ｐ型シリコン基板１の主面には、Ｐウエル層９及びＮウエル層１５が並設され、ウエル層の表面部分に選択的にＳＴＩ８が設けられている。そして、Ｎウエル層１５の直下の部分、及びＰウエル層９のＳＴＩ８間の領域に相対向するＰウエル層９の底部部分にはディープＮウエル層１４が選択的に設けられ、ＳＴＩ８に相対向するＰウエル層９の底部部分にはディープＮウエル層１４を設けず、ＳＴＩ８に相対向するＰウエル層９の底部部分はＰ型シリコン基板１に接している。【選択図】  図５
2005259938.tif 000002
【特許請求の範囲】
【請求項１】
第1導電型の半導体基板の主面に選択的に設けられた第1導電型の第1のウエル層と、
前記半導体基板の主面に前記第1のウエル層と接して並設された逆導電型の第２のウエル層と、
前記第1のウエル層の表面部分に選択的に設けられた素子分離層と、
前記素子分離層と相対向する前記第１のウエル層の底部部分を除いて前記素子分離層間の領域と相対向する前記第1のウエル層の底部部分に選択的に設けられ、且つ前記半導体基板と接する逆導電型の第３のウエル層と、
を具備することを特徴とする半導体装置。
【請求項２】
第１導電型の第４のウエル層が、前記素子分離層と相対向する前記第１ウエル層の低部部分及び前記第３のウエル層の底部部分と接して前記半導体基板内に設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１導電型の半導体層が、前記素子分離層底部と接して前記第１ウエル層内に設けられ、且つ前記第１のウエル層よりも高不純物濃度に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１のウエル層の不純物濃度は、前記第３のウエル層よりも高いことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
第1導電型の半導体基板の主面に選択的に設けられた第1導電型の第1のウエル層と、前記半導体基板主面に前記第1のウエル層と接して並設された逆導電型の第２のウエル層と、前記第1のウエル層の表面部分に選択的に誘電体層が埋め込まれた素子分離層と、前記素子分離層と相対向する前記第１のウエル層の底部部分を除いて前記素子分離層間の領域と相対向する前記第1のウエル層の底部部分に選択的に設けられ、且つ前記半導体基板と接する逆導電型の第３のウエル層とを具備する半導体装置の製造方法であって、
前記半導体基板の主面にレジスト膜を選択的に形成し、このレジスト膜をマスクに前記半導体基板をエッチングし、浅いトレンチ溝を形成する工程と、
前記レジスト膜を剥離して、再度前記半導体基板の主面にレジスト膜を選択的に形成し、このレジスト膜をマスクに前記半導体基板内に第１導電型のイオン種をイオン注入し、前記第１のウエル層を形成する工程と、
前記レジスト膜を剥離して、前記浅いトレンチ溝に選択的に誘電体層を埋め込み素子分離層を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特にＭＯＳ型電界効果トランジスタ（以下、ＭＯＳトランジスタと呼称する）を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置、特にＮｃｈ  ＭＯＳトランジスタ及びＰｃｈ  ＭＯＳトランジスタから構成されるＣＭＯＳ型ＬＳＩ（以下、ＣＭＯＳ  ＬＳＩと呼称する）は、種々の応用分野に適用されている。近年、半導体装置の微細化、高集積化が進み、それと共に、ＣＭＯＳ  ＬＳＩでは、Ｐｃｈ  ＭＯＳトランジスタが形成される領域に用いられるＮウエル層やＮｃｈ  ＭＯＳトランジスタが形成される領域に用いられるＰウエル層だけでなく、新たにＮウエル層、Ｐウエル層よりも深い領域にディープＮウエル層やディープＰウエル層を設けている（例えば、特許文献１参照。）。
【０００３】
このディープＮウエル層やディープＰウエル層は、Ｐウエル層及びＮウエル層の分離として用いられる。ディープＮウエル層やディープＰウエル層を設けることで、Ｐウエル層及びＮウエル層の電位を電源や接地とは異なる電位として用いることができる。更に、半導体装置中で発生するキャリアや外部のノイズから、Ｐウエル層及びＮウエル層内のトランジスタや回路を保護することができる。
【０００４】
なお、ディープＮウエル層、ディープＰウエル層の代わりにＮアイソ層、Ｐアイソ層と呼称する場合もある。
【０００５】
上述した半導体装置においては、宇宙線、α線等が半導体装置内部に浸入した場合、基板内のＰＮ接合部の空乏層中でホール及び電子が発生する。このホール及び電子により、隣接するトランジスタが誤動作したり、Ｐウエル層又はＮウエル層の電位が上昇し寄生バイポーラ動作によるトランジスタの誤動作によって半導体装置の回路が誤動作する問題点がある。
【特許文献１】特開平５−２９９６１０号公報（頁１０３、図６、及び頁１０６、図１５）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、宇宙線、α線等の浸入によって発生するホール及び電子から半導体装置内のトランジスタ及び回路を保護してトランジスタ及び回路の誤動作を抑制できる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の一態様の半導体装置は、第1導電型の半導体基板の主面に選択的に設けられた第1導電型の第1のウエル層と、前記半導体基板の主面に前記第1のウエル層と接して並設された逆導電型の第２のウエル層と、前記第1のウエル層の表面部分に選択的に設けられた素子分離層と、前記素子分離層と相対向する前記第１のウエル層の底部部分を除いて前記素子分離層間の領域と相対向する前記第1のウエル層の底部部分に選択的に設けられ、且つ前記半導体基板と接する逆導電型の第３のウエル層とを具備することを特徴とする。
【０００８】
更に、上記目的を達成するために、本発明の一態様の半導体装置の製造方法は、第1導電型の半導体基板の主面に選択的に設けられた第1導電型の第1のウエル層と、前記半導体基板主面に前記第1のウエル層と接して並設された逆導電型の第２のウエル層と、前記第1のウエル層の表面部分に選択的に誘電体層が埋め込まれた素子分離層と、前記素子分離層と相対向する前記第１のウエル層の底部部分を除いて前記素子分離層間の領域と相対向する前記第1のウエル層の底部部分に選択的に設けられ、且つ前記半導体基板と接する逆導電型の第３のウエル層とを具備する半導体装置の製造方法であって、前記半導体基板の主面にレジスト膜を選択的に形成し、このレジスト膜をマスクに前記半導体基板をエッチングし、浅いトレンチ溝を形成する工程と、前記レジスト膜を剥離して、再度前記半導体基板の主面にレジスト膜を選択的に形成し、このレジスト膜をマスクに前記半導体基板内に第１導電型のイオン種をイオン注入し、前記第１のウエル層を形成する工程と、前記レジスト膜を剥離して、前記浅いトレンチ溝に選択的に誘電体層を埋め込み素子分離層を形成する工程とを具備することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、宇宙線、α線等の浸入によって発生するホール及び電子から半導体装置内のトランジスタ及び回路を保護してトランジスタ及び回路の誤動作を抑制できる半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１１】
まず、本発明の実施例１に係る半導体装置について、図面を参照して説明する。本実施例は、６つのＭＯＳトランジスタからなるＣＭＯＳ構成のＳＲＡＭ（Static  Random  Access  Memory）に適用した例で、図１乃至図５はＳＲＡＭのメモリセル部の製造工程を示す断面図である。
【００１２】
図１に示すように、まず、Ｐ型シリコン基板１の主面にＳｉＯ２膜２をＴＥＯＳ（Tetraethoxy  silane）―Ｏ２系の減圧ＣＶＤ法により形成し、減圧ＣＶＤ法によりシリコン窒化膜３をＳｉＯ２膜２上に形成する。続いて、レジストを塗布してから、周知のリソグラフィー法によりレジスト膜４を選択的に除去する。そして、レジスト膜４をマスクにしてＲＩＥ（Reactive  Ion  Etching）によりシリコン窒化膜３、ＳｉＯ２膜２、及びＰ型シリコン基板１の主面部分を順次エッチング除去し、浅いトレンチ溝５を形成する。
【００１３】
次に、図２に示すように、レジスト膜４を剥離した後に、再度レジスト膜４を選択的に形成する。そして、レジスト膜４をマスクにしてＰ型シリコン基板１にボロンイオンを用いて、例えば１７０ＫｅＶ、１×１０１４ｃｍ−２の条件でイオン注入を行い、Ｐウエルイオン注入層７を形成する。ここで、浅いトレンチ溝５の底部には、シリコン窒化膜２／ＳｉＯ２膜２部分よりも、Ｐウエルイオン注入層７が浅いトレンチ溝５分だけ深く形成される。なお、従来、浅いトレンチ溝５を形成する前にレジスト膜４をマスクにＰウエルイオン注入を行っているが、本実施例ではＰウエルイオン注入の工程順序を変更しただけなので従来と比べて工程数は増加しない。
【００１４】
続いて、図３に示すように、レジスト膜４を剥離した後に、ＲＩＥで発生した浅いトレンチ溝５表面のダメージ層、及び炭素を含む有機層をエッチング除去する。この時浅いトレンチ溝５の側面部分は、垂直形状からテーパー形状となる。そして、誘電体層を全面に堆積する。その後、ＣＭＰ（Chemical  Mechanical  Polish）法等によりP型シリコン基板１主面の平坦部分のＳｉＯ２膜２、シリコン窒化膜３、及び誘電体層を除去して、浅いトレンチ溝５に形成された素子分離層、すなわちＳＴＩ（シャロートレンチアイソレーション）８のみ残置させて表面を平坦化する。次に、熱処理を行い、ＳＴＩ８の誘電体層を緻密化する。この時Ｐウエルイオン注入層７は、活性化してＰウエル層（第１のウエル層）９となる。次に、リンイオンを用いて、例えば６００ＫｅＶ、３×１０１３ｃｍ−２の条件でメモリセル部にイオン注入を行い、ディープＮウエルイオン注入層１１を形成する。なお、ディープＮウエルイオン注入のドース量は、Ｐウエルイオン注入のドーズ量の３／１０にするのが好ましい。
【００１５】
ここで、ＳＴＩ８低部の直下部には、リンイオンが他の部分より浅くイオン注入される。このため、ＳＴＩ８直下部のＰウエル層９領域部分のリンイオンはＰウエル層９によりコンペンセートされて、ＳＴＩ８の底部と相対向するＰウエル層９の底部部分には、ディープＮウエルイオン注入層１１は形成されない。一方、ＳＴＩ８間のＰウエル層９領域の部分には、リンイオンがＳＴＩ８直下部よりも深くイオン注入される。このため、ＳＴＩ８間のＰウエル層９領域部分のリンイオンはＰウエル層９によりコンペンセートされず、ＳＴＩ８間の領域と相対向するＰウエル層９の低部部分には、ディープＮウエルイオン注入層１１がＰ型シリコン基板１と接して形成される。
【００１６】
一方、Ｐ型シリコン基板１の不純物濃度がＰウエル層９の不純物濃度に比べて低いため、Ｐウエル層９の両側のＰ型シリコン基板１の部分におけるＳＴＩ８底部の直下部及びＳＴＩ８間の領域の直下には、ディープＮウエルイオン注入層１１が形成されるが、Ｐウエル層９におけるディープＮウエルイオン注入層１１より厚く形成される。
【００１７】
そして、図４に示すように、Ｐウエル層９の表面部分を遮蔽するように選択的にレジスト膜４をＰウエル層９表面に形成した後に、リンイオンを用いて、例えば３６０ＫｅＶ、１×１０１４ｃｍ−２の条件でイオン注入を行い、Ｐウエル層９の両側のＰ型シリコン基板１の主面部分にＮウエルイオン注入層１３を形成する。この、Ｎウエルイオン注入層１３は、Ｐウエル層９の両側に設けられたディープＮウエルイオン注入層１１と接している。
【００１８】
次に、図５に示すように、レジスト膜４を剥離した後に、図示していないがゲート絶縁膜、ゲート電極を形成する。この時、Ｎウエルイオン注入層１３及びディープＮウエルイオン注入層１１は、活性化してそれぞれＮウエル層（第２のウエル層）１５及びディープＮウエル層（第３のウエル層）１４となる。すなわち、ＳＴＩ８間の領域に相対向するＰウエル層９の底部部分にディープＮウエル層１４が選択的に形成され、ＳＴＩ８の底部と相対向するＰウエル層９の底部部分には、ディープＮウエル層１４が形成されずにＰウエル層９とＰ型シリコン基板１が接する構造となる。続いて、Ｎｃｈ  ＭＯＳトランジスタ部の形成領域であるＰウエル層９のＳＴＩ８間の領域に選択的にＮ＋拡散層１６を形成し、Ｐｃｈ  ＭＯＳトランジスタ部の形成領域であるＮウエル層１５のＳＴＩ間の領域に選択的にＰ＋拡散層１７を形成する。そして、図示していないが、周知の方法で、層間絶縁膜、配線、コンタクト、ビアを形成し、トランジスタ、抵抗、容量等の素子及び配線層などを形成する。
【００１９】
次に、以上のような製造方法で形成されたＳＲＡＭのメモリセル部の不純物プロファイルについて図６及び図７を参照して説明する。図６は図５のＡ−Ａ線に沿うＳＲＡＭのメモリセル部の不純物プロファイルを示す図、図７は図５のＢ−Ｂ線に沿うＳＲＡＭのメモリセル部の不純物プロファイルを示す図である。
【００２０】
図６に示すように、基板内にピークを有するＰウエル層９の表面部分と接する高不純物濃度の砒素からなるＮ＋拡散層１６は、砒素のプロファイルＮＰ３に相当する部分のキャリアプロファイルＣＰ１を有し、比較的浅い部分にピークを有するＰウエル層９は、ボロンのプロファイルＮＰ２−リンのプロファイルＮＰ１に相当する部分のキャリアプロファイルＣＰ２を有し、基板内にＰウエル層９よりも深い部分に形成され、且つピーク濃度の低いディープＮウエル層１４は、リンのプロファイルＮＰ１−ボロンのプロファイルＮＰ２に相当する部分のキャリアプロファイルＣＰ３を有している。
【００２１】
図７に示すように、ディープＮウエル層１４の間には、ディープＮウエル層１４よりも不純物濃度の高いＰウエル層９が形成され、ディープＮウエル層１４を分離している。
【００２２】
次に、ＳＲＡＭのソフトエラーについて図８乃至図１０を参照して説明する。図８は、ＳＲＡＭのメモリセル部を示す平面図、図９は、図８のＣ−Ｃ線に沿うＳＲＡＭのソフトエラーを模式的に示す断面図、図１０はＤ−Ｄ線に沿うＳＲＡＭのソフトエラーを模式的に示す断面図である。ここでは、Ｎｃｈ  ＭＯＳトランジスタが１ＭｅＶ以上の高エネルギーを有する宇宙線により被爆された場合のソフトエラーを想定している。なお、コンタクト、層間絶縁膜、１層目配線等の図示及び説明は省略する。
【００２３】
図８に示すように、メモリセル部２０のＮｃｈ  ＭＯＳトランジスタ部２１には、Ｎｃｈ  ＭＯＳトランジスタからなる駆動用トランジスタ２５ａ、２５ｂ、及び転送用トランジスタ２６ａ、２６ｂが配置され、メモリセル部２０のＰｃｈ  ＭＯＳトランジスタ部２２には、Ｐｃｈ  ＭＯＳトランジスタからなる負荷用トランジスタ２７ａ、２７ｂが配置されている。そして、メモリセル部２０のトランジスタ及び配線は縦方向に対して線対称に設けられている。
【００２４】
そして、ゲートポリ２３は、ゲート電極及び、ゲート電極間を接続する配線部分からなっている。駆動用トランジスタ２５ａのゲート電極と負荷用トランジスタ２７ａのゲート電極はゲートポリ２３を共有し、駆動用トランジスタ２５ｂのゲート電極と負荷用トランジスタ２７ｂのゲート電極はゲートポリ２３を共有している。そして、２つの転送用トランジスタ２６ａ、２６ｂのゲート電極は、ゲートポリ２３を共有している。
【００２５】
そして、ＳＲＡＭのメモリセル部２０は、上下左右繰り返し配置・形成され、Ｎｃｈ  ＭＯＳトランジスタのＮ＋拡散層１６の上側及び下側には、Ｐウエルコンタクト２４が設けられている。
【００２６】
図９に示すように、Ｎｃｈ  ＭＯＳトランジスタが１ＭｅＶ以上の高エネルギーを有する宇宙線により被爆された場合、Ｎｃｈ  ＭＯＳトランジスタのＮ＋拡散層１６とＰウエル層９との間の空乏層２８、ディープＮウエル層１４とＰウエル層９との間の空乏層２８、及びディープＮウエル層１４とＰ型シリコン基板１との間の空乏層２８を貫通して、それぞれの空乏層２８内にホール及び電子を発生させる。このホール及び電子が多い場合、電子は半導体装置内に設けられた記憶ノードであるN+拡散層１６により吸いよせられて素子或いは回路の誤動作を発生させてソフトエラーを発生させる。
【００２７】
ところが、本実施例では、記憶ノード及びＮ＋拡散層１６の直下ではディープＮウエル層１４により、Ｐウエル層９とP型シリコン基板１が分断されているので、記憶ノードに吸いよせられる電子の量を大幅に低減でき、ソフトエラーの発生を抑制できる。また、発生したホールは、ディープＮウエル層１４間に設けられ、ディープＮウエル層１４よりも高不純物濃度のＰウエル層９を介してＰ型シリコン基板１に設けられた接地及びPウエルコンタクト２４に吸いよせられる。
【００２８】
図１０に示すように、発生したホールは、ディープＮウエル層１４に沿って設けられたＰウエル層９を介してＰ型シリコン基板１に設けられた接地及びPウエルコンタクト２４に吸いよせられるが、従来よりもPウエル寄生抵抗が小さいのでＰウエルバイアスの電位の上昇を大幅に抑制できる。このため、隣接するセルの記憶ノード２のN+拡散層１６、Pウエル層９、Ｖｓｓ（低電位側電源）からなる寄生バイポーラトランジスタがＰウエル電位の上昇によりオンして記憶ノードのデータを反転させるマルチビットソフトエラー（Multi  Bit  SER）を抑制できる。
【００２９】
上述したように、本実施例の半導体装置では、Ｐウエル層９部のＮ＋拡散層１６直下の領域に選択的にディープＮウエル層１４が設けられている。そして、Ｐウエル層９部のＳＴＩ８直下の領域にディープＮウエル層１４を設けずに、ディープＮウエル層１４よりも高不純物濃度のＰウエル層９がＰ型シリコン基板１と接するように設けられている。このため、Ｎｃｈ  ＭＯＳトランジスタが高エネルギーを有する宇宙線に被爆した場合、従来よりも記憶ノードに吸いよせられる電子の量を抑制できる。一方、発生したホールは接地側及びＰウエルコンタクトに吸いよせられる。
【００３０】
したがって、Ｐウエル寄生抵抗を低くすることでＰウエル電位の上昇を抑制でき、記憶ノード１のデータ、及び記憶ノード１に隣接する記憶ノード２のデータの反転を抑制することができ、電位がＨｉｇｈからＬｏｗに反転するシングルビットソフトエラー（Single  Bit  SER）や数セルにわたって発生するマルチビットソフトエラー（Multi  Bit  SER）の発生を大幅に低減することができる。
【００３１】
また、ディープＮウエル層１４よりも高不純物濃度のPウエル層９がP型シリコン基板１と接するように設けられているので、Pウエル抵抗を小さくでき、且つPウエル層９が接地されているので半導体装置の動作時に発生するキャリアによるラッチアップ現象を抑制できる。したがって、半導体装置内のトランジスタ及び回路の誤動作や特性劣化を抑制することができる。
【００３２】
更に、工程数を増加させずに工程順序を変えて半導体装置を形成しているので従来と同等のチップのコストを得ることができる。
【００３３】
なお、本実施例では、高エネルギーを有する中性子、陽子、電子等の宇宙線起因のソフトエラーについて説明したが、α線やＢＰＳＧ膜中の１０Ｂ起因によるソフトエラーにも同様の効果を有する。また、浅いトレンチ溝５形成後にＰウエルイオン注入を行い、ＳＴＩ８形成後にディープＮウエルイオン注入及びＮウエルイオン注入を行っているが、浅いトレンチ溝５を形成する前にそれぞれレジストブロックで行ってもよい。
【実施例２】
【００３４】
次に、本発明の実施例２に係る半導体装置について、図面を参照して説明する。図１１は、半導体装置を示す断面図である。
【００３５】
以下、本実施例において、実施例１と同一構成部分には、同一符号を付してその部分の説明は省略し、異なる部分のみ説明する。
【００３６】
図１１に示すように、本実施例の半導体装置では、ディープＮウエル層１４及びＰウエル層９とＰ型シリコン基板１の間に、これらＰウエル層９、ディープＮウエル層１４及びＰ型シリコン基板１と接してディープＰウエル層（第４のウエル層）３２を設けている。そして、図示していないが、ディープＰウエル層３２の形成方法は、例えば、ＳｉＯ２膜２を形成した後に、メモリセル部にレジスト膜４をマスクにしてＰ型シリコン基板１にボロンイオンを用いて、例えば、８００ＫｅＶ、１×１０１３ｃｍ−２の条件でイオン注入を行う。
【００３７】
上述したように、本実施例の半導体装置では、ディープＮウエル層１４及びＰウエル層９とＰ型シリコン基板の間にディープＰウエル層３２を設けているので、実施例１よりもＰウエル抵抗を更に小さくできる。したがって、実施例１よりもソフトエラーやラッチアップを抑制できる。
【実施例３】
【００３８】
次に、本発明の実施例３に係る半導体装置について、図面を参照して説明する。図１２は、半導体装置を示す断面図である。
【００３９】
以下、本実施例において、実施例１と同一構成部分には、同一符号を付してその部分の説明は省略し、異なる部分のみ説明する。
【００４０】
図１２に示すように、本実施例の半導体装置では、Ｐウエル層９のＳＴＩ８の底部直下にこのＳＴＩ８底部と接してＰ層３３を設けている。そして、図示していないが、Ｐ層３３の形成方法は、例えば、浅いトレンチ溝５を形成した後に、メモリセル部にレジスト膜４をマスクにしてＰ型シリコン基板１にボロンイオンを用いて、例えば、７ＫｅＶ、１×１０１４ｃｍ−２の条件でＰ層イオン注入を行う。
【００４１】
上述したように、本実施例の半導体装置では、Ｐウエル層９のＳＴＩ８直下にＰ層３３を設けているので、実施例１よりもＰウエル抵抗を更に小さくできる。したがって、実施例１よりもソフトエラーやラッチアップを抑制できる。
【００４２】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００４３】
例えば、本実施例では、ＳＲＡＭについて説明したが、ディープウエル層を設けたマスクＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、及びＥ２ＰＲＯＭ等の各種ＲＯＭや、ＤＲＡＭ、ロジックＬＳＩにも適用できる。
【００４４】
更に、本実施例では、トランジスタ間の分離にＳＴＩ８を用いているが埋め込み酸化膜を用いたリセスドＬＯＣＯＳを用いてもよい。
【００４５】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  第1導電型の半導体基板の主面に選択的に設けられた第1導電型の第1のウエル層と、前記半導体基板主面に前記第1のウエル層と接して並設された逆導電型の第２のウエル層と、前記第1のウエル層の表面部分に選択的に誘電体層が埋め込まれた素子分離層と、前記素子分離層と相対向する前記第１のウエル層の底部部分を除いて前記素子分離層間の領域と相対向する前記第1のウエル層の底部部分に選択的に設けられ、且つ前記半導体基板と接する逆導電型の第３のウエル層と、前記素子分離層と相対向する前記第１のウエル層の底部部分及び前記第３のウエル層の底部に接して前記半導体基板内に設けられ多第１導電型の第４のウエル層とを具備する半導体装置の製造方法であって、前記半導体基板の主面にレジスト膜を選択的に形成し、このレジスト膜をマスクに前記半導体基板をエッチングし、浅いトレンチ溝を形成する工程と、前記レジスト膜を剥離して、再度前記半導体基板の主面にレジスト膜を選択的に形成し、このレジスト膜をマスクに前記半導体基板内に第１導電型のイオン種をイオン注入し、前記第１のウエル層を形成する工程と、前記レジスト膜を剥離して、前記浅いトレンチ溝に選択的に誘電体層を埋め込み素子分離層を形成する工程と具備する半導体装置の製造方法。
【００４６】
（付記２）  第1導電型の半導体基板の主面に選択的に設けられた第1導電型の第1のウエル層と、前記半導体基板主面に前記第1のウエル層と接して並設された逆導電型の第２のウエル層と、前記第1のウエル層の表面部分に選択的に誘電体層が埋め込まれた素子分離層と、前記素子分離層と相対向する前記第１のウエル層の底部部分を除いて前記素子分離層間の領域と相対向する前記第1のウエル層の底部部分に選択的に設けられ、且つ前記半導体基板と接する逆導電型の第３のウエル層と、前記素子分離層底部と接して前記第１のウエル層内に設けられ、且つ前記第１のウエル層よりも高不純物濃度の第１導電型の半導体層とを具備する半導体装置の製造方法であって、前記半導体基板の主面に誘電体層、レジスト膜を順次形成し、このレジスト膜を選択的に除去し、前記レジスト膜をマスクに前記誘電体層及び前記半導体基板をエッチングし、浅いトレンチ溝を形成する工程と、前記レジスト膜を剥離して、再度前記半導体基板の主面にレジスト膜を選択的に形成し、このレジスト膜をマスクに前記半導体基板内に第１導電型のイオン種をイオン注入し、前記第１導電型の半導体層を形成する工程と、前記レジスト膜を剥離して、前記半導体基板の主面にレジスト膜を選択的に形成し、このレジスト膜をマスクに前記半導体基板内に第１導電型のイオン種をイオン注入し、前記第１のウエル層を形成する工程と、前記レジスト膜を剥離して、前記浅いトレンチ溝に選択的に誘電体層を埋め込み素子分離層を形成する工程とを具備する半導体装置の製造方法。
【００４７】
（付記３）  第1導電型の半導体基板の主面に選択的に設けられた第1導電型の第1のウエル層と、前記半導体基板の主面に前記第1のウエル層と接して並設された逆導電型の第２のウエル層と、前記第1のウエル層の表面部分に選択的に設けられた素子分離層と、前記素子分離層と相対向する前記第１のウエル層の底部部分を除いて前記素子分離層間の領域と相対向する前記第1のウエル層の底部部分に選択的に設けられ、且つ前記半導体基板と接する逆導電型の第３のウエル層とを有し、前記素子分離層底部と前記半導体基板との間の前記第１のウエル層部分は、他の部分よりも浅く形成されている半導体装置。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施例１に係るＳＲＡＭのメモリセル部の製造工程を示す断面図。
【図２】本発明の実施例１に係るＳＲＡＭのメモリセル部の製造工程を示す断面図。
【図３】本発明の実施例１に係るＳＲＡＭのメモリセル部の製造工程を示す断面図。
【図４】本発明の実施例１に係るＳＲＡＭのメモリセル部の製造工程を示す断面図。
【図５】本発明の実施例１に係るＳＲＡＭのメモリセル部の製造工程を示す断面図。
【図６】図５のＡ−Ａ線に沿うＳＲＡＭのメモリセル部の不純物プロファイルを示す図。
【図７】図５のＢ−Ｂ線に沿うＳＲＡＭのメモリセル部の不純物プロファイルを示す図。
【図８】本発明の実施例１に係るＳＲＡＭのメモリセル部を示す平面図。
【図９】図８のＣ−Ｃ線に沿うＳＲＡＭのソフトエラーを模式的に示す図。
【図１０】図８のＤ−Ｄ線に沿うＳＲＡＭのソフトエラーを模式的に示す図。
【図１１】本発明の実施例２に係る半導体装置を示す断面図。
【図１２】本発明の実施例３に係る半導体装置を示す断面図。
【符号の説明】
【００４９】
１  Ｐ型シリコン基板
２  ＳｉＯ２膜
３  シリコン窒化膜
４  レジスト
５  浅いトレンチ溝
７  Ｐウエルイオン注入層
８  ＳＴＩ（素子分離層）
９  Ｐウエル層（第１のウエル層）
１１  ディープＮウエルイオン注入層
１３  Ｎウエルイオン注入層
１４  ディープＮウエル層（第３のウエル層）
１５  Ｎウエル層（第２のウエル層）
１６  Ｎｃｈ  ＭＯＳトランジスタのＮ＋拡散層
１７  Ｐｃｈ  ＭＯＳトランジスタのＰ＋拡散層
２０  メモリセル部
２１  Ｎｃｈ  ＭＯＳトランジスタ部
２２  Ｐｃｈ  ＭＯＳトランジスタ部
２３  ゲートポリ
２４  Ｐウエルコンタクト
２５ａ、２５ｂ  駆動用トランジスタ
２６ａ、２６ｂ  転送用トランジスタ
２７ａ、２７ｂ  負荷用トランジスタ
２８  空乏層
２９  ＰウエルのＰ＋拡散層
３０  ゲート絶縁膜
３１  ゲート電極
３２  ディープＰウエル層（第４のウエル層）
３３  Ｐ層（半導体層）
ＣＰ１〜ＣＰ３  キャリアプロファイル
ＮＰ１  リンのプロファイル
ＮＰ２  ボロンのプロファイル
ＮＰ３  砒素のプロファイル
【図１】
2005259938.tif 000003
【図２】
2005259938.tif 000004
【図３】
2005259938.tif 000005
【図４】
2005259938.tif 000006
【図５】
2005259938.tif 000007
【図６】
2005259938.tif 000008
【図７】
2005259938.tif 000009
【図８】
2005259938.tif 000010
【図９】
2005259938.tif 000011
【図１０】
2005259938.tif 000012
【図１１】
2005259938.tif 000013
【図１２】
2005259938.tif 000014