(57)【要約】【課題】  極浅接合、かつ低抵抗のソース、ドレインを有するＭＯＳＦＥＴの製造技術を提供する。【解決手段】  ゲート電極５を形成したｐ型ウエル２の表面にＡｓをイオン注入した後、基板１上に表面保護膜７およびエネルギー吸収層８を堆積する。そして、基板１の表面に波長１０６４ｎｍのＹＡＧレーザー（Ｌ）を１ナノ秒〜９９９ナノ秒照射すると、エネルギー吸収層８に吸収された熱は極短時間に基板１に伝達され、その表面を溶融温度まで加熱するので、上記不純物が活性化され、ｐ型ウエル２の表面から深さ２０ｎｍ程度の極めて浅い領域に低抵抗のエクステンション層９が形成される。【選択図】  図７ 
2005101196.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体基板の主面にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成する工程、
（ｂ）前記（ａ）工程の後、前記半導体基板の主面に不純物をイオン注入する工程、
（ｃ）前記（ｂ）工程の後、前記半導体基板の主面上に薄膜からなるエネルギー吸収層を形成する工程、
（ｄ）レーザー光の照射によって加熱された前記エネルギー吸収層の熱を前記半導体基板に伝達してその主面をアニールすることにより、前記不純物を活性化し、前記主面にＭＯＳＦＥＴのソース、ドレインの一部を構成するエクステンション層を形成する工程。
【請求項２】
前記エネルギー吸収層は、金属を主体とする薄膜からなることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項３】
前記レーザー光の波長は、２００ｎｍ以上であることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項４】
前記レーザー光の波長は、９００ｎｍ以上であることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項５】
前記レーザー光は、ＹＡＧレーザーであることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項６】
前記ゲート電極は、多結晶シリコンを主体とする導電膜からなることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項７】
前記レーザー光を前記エネルギー吸収層に照射する時間は、１ナノ秒〜９９９ナノ秒であることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項８】
前記（ｃ）工程に先立ち、前記半導体基板の主面にシリコンまたはゲルマニウムをイオン注入することによって、前記主面にアモルファス層を形成することを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項９】
前記不純物は、アンチモンであることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項１０】
前記（ｄ）工程に先立ち、前記エネルギー吸収層の上部に、前記エネルギー吸収層の過剰な蓄熱を防ぐための過蓄熱防止膜を形成することを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項１１】
前記過蓄熱防止膜は、シリコン膜またはゲルマニウム膜からなることを特徴とする請求項１０記載の半導体集積回路装置の製造方法。
【請求項１２】
前記（ｄ）工程に先立ち、前記エネルギー吸収層の一部を除去することによって、前記半導体基板の主面の所望の領域に前記エネルギー吸収層を選択的に残すことを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項１３】
前記半導体基板の主面のうち、前記エネルギー吸収層を形成しない領域にバイポーラトランジスタを形成する工程を含み、前記バイポーラトランジスタは、前記エクステンション層を形成する工程よりも前の工程で形成することを特徴とする請求項１２記載の半導体集積回路装置の製造方法。
【請求項１４】
前記半導体基板の主面のうち、前記エネルギー吸収層を形成しない領域にＭＯＳＦＥＴと容量素子とからなるＤＲＡＭのメモリセルを形成する工程を含み、前記メモリセルは、前記エクステンション層を形成する工程よりも前の工程で形成することを特徴とする請求項１２記載の半導体集積回路装置の製造方法。
【請求項１５】
前記半導体基板の主面をアニールする温度は、前記半導体基板を構成するシリコンが溶融する温度よりも高い温度であることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項１６】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体基板の主面にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成する工程、
（ｂ）前記（ａ）工程の後、前記半導体基板の主面に第１不純物をイオン注入する工程、
（ｃ）前記（ｂ）工程の後、前記ゲート電極の側壁にサイドウォールスペーサを形成する工程、
（ｄ）前記（ｃ）工程の後、前記半導体基板の主面に前記第１不純物と同じ導電型の第２不純物をイオン注入する工程、
（ｅ）前記（ｄ）工程の後、前記半導体基板の主面上に薄膜からなるエネルギー吸収層を形成する工程、
（ｆ）レーザー光の照射によって加熱された前記エネルギー吸収層の熱を前記半導体基板に伝達してその主面をアニールすることにより、前記第１不純物および前記第２不純物を活性化し、前記主面にエクステンション層を含むＭＯＳＦＥＴのソース、ドレインを形成する工程。
【請求項１７】
前記（ｅ）工程に先立ち、前記ゲート電極の側壁に形成された前記サイドウォールスペーサを一旦除去する工程をさらに含むことを特徴とする請求項１６記載の半導体集積回路装置の製造方法。
【請求項１８】
前記（ａ）（ｅ）工程に先立ち、前記半導体基板の主面にシリコンまたはゲルマニウムをイオン注入することによって、前記主面にアモルファス層を形成することを特徴とする請求項１６記載の半導体集積回路装置の製造方法。
【請求項１９】
前記（ｆ）工程に先立ち、前記エネルギー吸収層の上部に、前記エネルギー吸収層の過剰な蓄熱を防ぐための過蓄熱防止膜を形成することを特徴とする請求項１６記載の半導体集積回路装置の製造方法。
【請求項２０】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体基板の主面にゲート絶縁膜を形成し、前記ゲート絶縁膜上にダミーゲート電極を形成する工程、
（ｂ）前記（ａ）工程の後、前記半導体基板の主面に第１不純物をイオン注入する工程、
（ｃ）前記（ｂ）工程の後、前記ダミーゲート電極の側壁にサイドウォールスペーサを形成する工程、
（ｄ）前記（ｃ）工程の後、前記半導体基板の主面に前記第１不純物と同じ導電型の第２不純物をイオン注入する工程、
（ｅ）前記（ｄ）工程の後、前記半導体基板の主面上に薄膜からなるエネルギー吸収層を形成する工程、
（ｆ）レーザー光の照射によって加熱された前記エネルギー吸収層の熱を前記半導体基板に伝達してその主面をアニールすることにより、前記第１不純物および前記第２不純物を活性化し、前記主面にエクステンション層を含むＭＯＳＦＥＴのソース、ドレインを形成する工程、
（ｇ）前記（ｆ）工程の後、前記エネルギー吸収層を除去する工程、
（ｈ）前記（ｇ）工程の後、前記半導体基板の主面上に前記ダミーゲート電極の高さよりも厚い絶縁膜を堆積し、次いで前記絶縁膜を化学的機械研磨法で研磨することによって、前記ダミーゲート電極の上面を露出する工程、
（ｉ）前記（ｈ）工程の後、前記ダミーゲート電極を除去する工程、
（ｊ）前記（ｉ）工程の後、前記ダミーゲート電極が除去された領域に金属を主体とする導電膜を充填することによって、前記導電膜からなるＭＯＳＦＥＴのゲート電極を形成する工程。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の製造技術に関し、特に、絶縁ゲート型電界効果トランジスタの微細化に適用して有効な技術に関するものである。
【背景技術】
【０００２】
絶縁ゲート型電界効果トランジスタ（以下、ＭＯＳＦＥＴという）の微細化による半導体集積回路の高集積化に伴い、ＭＯＳＦＥＴのソース、ドレイン（特に、エクステンション領域と呼ばれる低不純物濃度の拡散層）の浅接合化への要求は厳しく、次世代以降のゲート長が７０ｎｍ以下の超微細ＭＯＳＦＥＴを実用化するためには、接合深さが２０ｎｍ程度、抵抗値が４００Ω/sqという極浅接合、かつ低抵抗のソース、ドレインを形成する技術が求められている。
【０００３】
現在、開発中のゲート長が９０ｎｍ程度のＭＯＳＦＥＴの場合は、接合深さが３０ｎｍ程度、抵抗値が８００Ω/sq程度のソース、ドレインを、従来からの超低エネルギーイオン注入工程と、その後のＷ（タングステン）ハロゲンランプにより１００℃、１秒程度の短時間高温ランプアニール熱処理工程とによって実現している。この熱処理は、ウエハ全体を一度に加熱するＷランプによるランプ加熱あるいはバッチ式ファーネス炉体による熱処理であり、半導体チップ内の特定領域を選択的に熱処理するものではない。また、アニールの熱源としては、エキシマレーザー（波長３０８ｎｍ）が使用されている。
【０００４】
特開２００１−１８９４５８号公報（特許文献１）は、基板上に形成した非晶質シリコン膜の上にＷシリサイド膜を形成した後、Ｗシリサイド膜に対して高周波やＹＡＧレーザービームなどの電磁波を照射することによって、Ｗシリサイド膜を発熱させ、この熱を利用して非晶質シリコン膜を多結晶シリコン膜に変える技術を開示している。
【０００５】
特開２００２−０５０７６６号公報（特許文献２）は、ガラス基板上に非晶質シリコン膜、吸収膜および反射防止膜を形成した後、吸収膜に反射防止膜を介して連続発振型ＹＡＧレーザ光を照射することにより吸収膜を発熱させ、その熱を利用して非晶質シリコン膜を結晶化する技術を開示している。
【特許文献１】特開２００１−１８９４５８号公報
【特許文献２】特開２００２−０５０７６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前述したように、ゲート長が７０ｎｍ以下の超微細ＭＯＳＦＥＴを実用化するためには、接合深さが２０ｎｍ程度、抵抗値が４００Ω/sqという極浅接合、かつ低抵抗のソース、ドレインが要求される。
【０００７】
しかし、従来の超低エネルギーイオン注入と、その後のＷハロゲンランプによる短時間高温ランプアニールでは、不純物の拡散が無視できないことから、上記の要求を満たすソース、ドレインを形成することができない。これは、Ｗハロゲンランプによるアニールでは、加熱、冷却時間を含めると実効熱処理時間が数秒〜数十秒となり、上記要求値を満たすには熱負荷が大きいためである。また、アニール装置のチャンバも、熱負荷に耐えうるものがないという問題がある。
【０００８】
従来、ｎ型拡散層を形成する不純物として、Ａｓ（ヒ素）およびＰ（リン）が用いられてきた。これは、ランプアニールなどの熱平衡プロセスを適用する限りでは、固溶限の点でＳｂ（アンチモン）を凌いでいるためである。しかし、ＡｓおよびＰは、高温活性化処理の後、実デバイスの形成に必須となる他の熱処理工程で不活性化し易いという問題がある。
【０００９】
相補型ＭＯＳＦＥＴ（ＣＭＯＳＦＥＴ）で回路を構成するロジックデバイスやメモリデバイス、あるいはＣＭＯＳＦＥＴとバイポーラトランジスタとで回路を構成するＢｉＣＭＯＳＦＥＴデバイスなど、高付加価値混載デバイスでは、一般的にバイポーラ部やメモリ部よりもＣＭＯＳロジック部が先に形成されているが、ＣＭＯＳ特性を変動させずにその後のバイポーラ部やメモリ部を形成しようとすると、バイポーラ部やメモリ部の熱負荷（熱処理温度、熱処理時間）が制約を受ける。また、たとえバイポーラ部やメモリ部の熱負荷を少なくしても、ＣＭＯＳ特性の変動は避けられない。
【００１０】
従って、半導体チップ内の特定部分（ＣＭＯＳロジック部、バイポーラ部、メモリ部）を選択的にアニールする技術が要求されるが、例えばエキシマレーザーでは、シリコンに対する吸収効率が高すぎるなど、従来技術では、チップ内の特定部分だけに選択的に熱負荷をかけてアニールすることはできなかった。
【００１１】
本発明の一つの目的は、極浅接合、かつ低抵抗のソース、ドレインを有するＭＯＳＦＥＴを製造する技術を提供することにある。
【００１２】
本発明の他の目的は、半導体チップ内の特定部分を選択的にアニールすることのできる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明による半導体集積回路装置の製造方法は、以下の工程を含んでいる。
（ａ）半導体基板の主面にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成する工程、
（ｂ）前記（ａ）工程の後、前記半導体基板の主面に不純物をイオン注入する工程、
（ｃ）前記（ｂ）工程の後、前記半導体基板の主面上に金属を主体とする薄膜からなるエネルギー吸収層を形成する工程、
（ｄ）レーザー光の照射によって加熱された前記エネルギー吸収層の熱を前記半導体基板に伝達してその主面をアニールすることにより、前記不純物を活性化し、前記主面にＭＯＳＦＥＴのソース、ドレインの一部を構成するエクステンション層を形成する工程。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
半導体基板上に形成したエネルギー吸収層にレーザー光を照射して加熱し、この熱を半導体基板に伝達してその主面をアニールすることにより、半導体基板の所望の領域を極短時間で高温加熱することができるので、極浅接合、かつ低抵抗のソース、ドレインを実現することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
（実施の形態１）
本実施の形態１は、ＣＭＯＳＦＥＴで構成された集積回路の製造方法に適用したものである。なお、ここではｎチャネル型ＭＯＳＦＥＴに関して説明するが、不純物の導電型を逆にすることによって、ｐチャネル型ＭＩＳＦＥＴも同様に製造することができる。
【００２０】
まず、図１に示すように、例えば面方位（１００）のｐ型単結晶シリコンからなる半導体基板（以下、基板という）１の主面に素子分離溝３を形成し、続いて基板１にＢ（ホウ素）をイオン注入した後、熱処理によってＢを活性化することにより、ｐ型ウエル２を形成する。次に、素子分離溝３によって画定される活性領域の表面にしきい値電圧調整用の不純物をイオン注入し、熱処理によってこの不純物を活性化した後、活性領域の表面に酸窒化シリコンからなるゲート絶縁膜４を形成する。
【００２１】
上記素子分離溝３は、例えば基板１の一部をエッチングして深さ３５０ｎｍ程度の溝を形成し、続いてこの溝の内部を含む基板１上にＣＶＤ法で酸化シリコン膜を堆積した後、溝の外部の酸化シリコン膜を化学的機械研磨法で除去することによって形成する。また、ゲート絶縁膜４は、例えば基板１を熱酸化してｐ型ウエル２の表面に膜厚１．３ｎｍ程度の酸化シリコン膜を形成し、続いてＮＯガスを含む雰囲気中で基板１を窒化処理することにより、上記酸化シリコン膜を膜厚１．５ｎｍ程度の酸窒化シリコン膜にする。
【００２２】
次に、図２に示すように、ゲート絶縁膜４の上部にＣＶＤ法で膜厚５０ｎｍ程度の多結晶シリコン膜５ａを堆積し、続いて多結晶シリコン膜５ａにＰ（リン）をイオン注入することによって、その導電型をｎ型とする。次に、多結晶シリコン膜５の上部に膜厚１０ｎｍ程度の酸化シリコン膜６とを堆積する。酸化シリコン膜６は、ゲート電極の上面を保護するための絶縁膜である。
【００２３】
次に、図３に示すように、フォトレジスト膜をマスクにしたドライエッチングで酸化シリコン膜６と多結晶シリコン膜５ａとをパターニングすることによって、ゲート絶縁膜４の上部にｎ型の多結晶シリコン膜５ａからなるゲート電極５を形成する。
【００２４】
次に、図４に示すように、ｐ型ウエル２の表面にＡｓ（ヒ素）をイオン注入する。イオン注入の加速エネルギーは、ｐ型ウエル２の極めて浅い領域にＡｓを導入するために、３ｋｅＶ程度の低いエネルギーとし、ドーズ量は５．０×１Ｏ15／ｃｍ2程度とする。なお、あらかじめゲート電極５の側壁に薄い絶縁膜を形成しておき、この絶縁膜（およびゲート電極５）をマスクにしてＡｓをイオン注入してもよい。このようにすると、後に形成する高不純物濃度のソース、ドレインの端部とゲート電極５の端部の間隔を変えることができるので（オフセットソース、ドレイン構造）、ＭＯＳＦＥＴのパンチスルー耐圧を向上させることができる。
【００２５】
また、上記Ａｓに代えてＳｂ（アンチモン）をイオン注入することもできる。従来、ｎチャネル型ＭＩＳＦＥＴのエクステンション層を形成するためのｎ型不純物として、ＡｓやＰが用いられてきた。これは、ランプアニールなどの熱平衡プロセスを適用する限りでは、固溶限の点でＳｂを凌いでいるためである。しかし、ＡｓおよびＰは、熱処理よる活性化の後、他の工程で行われる熱処理によって不活性化し易いという問題点があるが、Ｓｂは不活性化し難い。
【００２６】
後述するように、本実施の形態では、ＹＡＧレーザを用いた１ナノ秒〜９９９ナノ秒の短時間アニール処理によって、ｎ型不純物がドープされたシリコン結晶をその溶解温度まで上昇させ、溶解再結晶化させる。これにより、従来のランプアニールでは固溶限の点でＡｓやＰに劣るＳｂを固溶限以上にドープすることが可能となるので、他工程の熱処理によって不活性化し難い極浅接合で低抵抗のｎ型エクステンション層を実現することができる。
【００２７】
次に、図５に示すように、基板１上に表面保護膜７を堆積し、続いて表面保護膜７の上部にエネルギー吸収層８を堆積する。ここで、表面保護膜７は、エネルギー吸収層８と下地の基板１とが反応するのを防止すると共に、レーザー光によって加熱されたエネルギー吸収層８の熱を基板１に伝達する目的で形成するものであり、化学的および熱的に安定で、しかも良好な熱伝導性を有する材料が用いられる。ここでは、例えばＣＶＤ法で堆積した膜厚１０ｎｍ程度の酸化シリコン膜を用いるが、アルミナ（Ａｌ2Ｏ3）膜、窒化シリコン膜あるいはこれらと酸化シリコン膜との積層膜などを用いてもよい。一方、エネルギー吸収層８は、金属のように、レーザー光によって短時間に加熱され、その熱を速やかに基板１に伝達することのできる材料が用いられる。ここでは、例えばスパッタリング法で堆積した膜厚１０ｎｍのＴｉ（チタン）膜と膜厚５０ｎｍのＷ膜との積層膜を用いるが、他の金属膜を用いてもよい。
【００２８】
なお、基板１の一部分のみを加熱したい場合は、図６に示すように、フォトレジスト膜をマスクにしたドライエッチングでエネルギー吸収層８と表面保護膜７とを部分的に除去し、加熱したい領域にのみこれらの膜を残す。
【００２９】
次に、図７に示すように、基板１の表面に波長１０６４ｎｍのＹＡＧレーザー（Ｌ）を１ナノ秒〜９９９ナノ秒照射する。また、ＹＡＧレーザー（Ｌ）に代えて２００ｎｍ以上の波長を有する任意のレーザーを使用することもできる。
【００３０】
エネルギー吸収層８で覆われた基板１の表面にＹＡＧレーザー（Ｌ）あるいは２００ｎｍ以上の波長を有するレーザーを照射すると、金属膜からなるエネルギー吸収層８は、Ｗランプに比べてレーザーの吸収効率が高いために極短時間に加熱される。そして、エネルギー吸収層８に吸収された熱は極短時間に基板１に伝達され、その表面を溶融温度まで加熱する。このとき、ｐ型ウエル２の表面は瞬間的に溶融し、固相成長により再結晶化する。これにより、上記不純物が活性化され、ｐ型ウエル２の表面から深さ２０ｎｍ程度の極めて浅い領域に低抵抗のエクステンション層９が形成される。この方法によれば、加熱時間が極めて短いことにより、ゲート電極５中の不純物が基板１側に拡散してしきい値電圧を変動させるような問題も生じ難いという特徴がある。
【００３１】
一方、図８に示すように、基板１の一部分のみにエネルギー吸収層８を形成した場合は、基板１の表面に波長１０６４ｎｍのＹＡＧレーザー（Ｌ）、または９００ｎｍ以上の波長を有する任意のレーザーを１ナノ秒〜９９９ナノ秒照射する。これにより、エネルギー吸収層８を形成した領域のみにｎ型のエクステンション層９が形成される。また、９００ｎｍ以上の波長を有するレーザー光は、基板１を構成する単結晶シリコンや、ゲート電極５を構成する多結晶シリコン膜、あるいは酸化シリコン膜や窒化シリコン膜のような絶縁膜を透過する性質がある。従って、エネルギー吸収層８が形成されていない領域の基板１やゲート電極５は、高温に加熱されることはなく、しかもレーザーの照射時間が１ナノ秒〜９９９ナノ秒と極めて短いため、この領域に形成されるＭＯＳＦＥＴの特性も劣化し難い。
【００３２】
次に、エネルギー吸収層８および表面保護膜７をエッチングで除去した後、図９に示すように、ゲート電極５の側壁にサイドウォールスペーサ１０を形成する。サイドウォールスペーサ１０は、基板１上にＣＶＤ法で酸化シリコン膜または窒化シリコン膜を堆積し、次いでこの膜を異方的にエッチングしてゲート電極５のの側壁に残すことにより形成する。
【００３３】
次に、図１０に示すように、ｐ型ウエル２の表面にＰまたはＡｓをイオン注入し、続いてＷランプによる周知のアニールでこの不純物を活性化することにより、ゲート電極５の両側のｐ型ウエル２に高不純物濃度のｎ+型半導体領域（ソース、ドレイン）を形成する。ここまでの工程により、メモリ領域およびロジック領域のそれぞれにＬＤＤ(Lightly Doped Drain)構造のｎチャネル型ＭＩＳＦＥＴが形成される。
【００３４】
その後、図１１に示すように、ｎチャネル型ＭＩＳＦＥＴの上部に堆積した層間絶縁膜１３にコンタクトホール１４を形成し、続いて層間絶縁膜１３上に形成したメタル配線１５とｎチャネル型ＭＩＳＦＥＴのｎ+型半導体領域（ソース、ドレイン）とを、コンタクトホール１４を通じて電気的に接続する。
【００３５】
図１２は、本実施の形態による基板１の溶解再結晶アニールによって得られたエクステンション層９のシート抵抗と接合深さ（ｘｊ）との関係を、従来のＷランプアニールによって得られたエクステンション層と比較したグラフである。本実施の形態では、基板１の溶解再結晶アニールによって、シリコンを融点以上に加熱するが、レーザー光の照射時間が極めて短いため、短時間で不純物を固溶限以上に活性化することができ、従来よりも浅く、かつ低抵抗のエクステンション層９を実現できることがわかる。
【００３６】
（実施の形態２）
本実施の形態２は、ＣＭＯＳＦＥＴで構成された集積回路の製造方法に適用したものである。ここではｎチャネル型ＭＯＳＦＥＴに関して説明するが、不純物の導電型を逆にすることによって、ｐチャネル型ＭＩＳＦＥＴも同様に製造することができる。
【００３７】
まず、図１３に示すように、前記実施の形態１の図１〜図３に示した工程に従い、ｐ型ウエル２のゲート絶縁膜４上にゲート電極５を形成する。
【００３８】
次に、図１４に示すように、ｐ型ウエル２の表面から２０ｎｍ程度の深さの領域にＧｅ（ゲルマニウム）またはＳｉ（シリコン）をイオン注入する。例えばＧｅをイオン注入する場合には、加速エネルギーを１０ｋｅＶ程度とし、ドーズ量を５．０×１Ｏ14／ｃｍ2程度とする。図示は省略するが、このイオン注入により、ＧｅまたはＳｉが導入された領域のｐ型ウエル２にアモルファス層が形成される。アモルファスシリコンは、単結晶シリコンに比べて融点が３００℃程度低いという特徴がある。
【００３９】
次に、図１５に示すように、アモルファス層が形成されたｐ型ウエル２の表面にＡｓまたはＳｂをイオン注入する。このイオン注入の加速エネルギーは、前記実施の形態１と同じく３ｋｅＶ程度の低いエネルギーとし、ドーズ量も前記実施の形態と同程度（５．０×１Ｏ15／ｃｍ2）とする。
【００４０】
次に、図１６に示すように、前記実施の形態１の図５に示した工程に従い、基板１上にエネルギー吸収層８と表面保護膜７とを形成する。そして、図１７に示すように、基板１の表面に波長１０６４ｎｍのＹＡＧレーザー（Ｌ）または２００ｎｍ以上の波長を有する任意のレーザーを１ナノ秒〜９９９ナノ秒照射することにより、ｐ型ウエル２の表面から深さ２０ｎｍ程度の極めて浅い領域にエクステンション層９を形成する。また、基板１の一部分のみにエネルギー吸収層８を形成した場合は、基板１の表面に波長１０６４ｎｍのＹＡＧレーザー（Ｌ）、または９００ｎｍ以上の波長を有する任意のレーザーを１ナノ秒〜９９９ナノ秒照射し、エネルギー吸収層８で覆われたｐ型ウエル２の表面にエクステンション層９を形成する。その後の工程は、前記実施の形態１と同様である。
【００４１】
本実施の形態によれば、エクステンション層９を形成するｐ型ウエル２の表面領域にあらかじめＳｉのアモルファス層を形成しておくので、この領域のシリコンの溶融温度を単結晶シリコンよりも３００℃程度低くすることができる。これにより、レーザーの照射強度を低下させ、ゲート電極５を構成する多結晶シリコン膜の溶融、蒸発、パターン変形などの不良発生を抑制することができる。また、アモルファス層の深さを制御することにより、エクステンション層９Ｂの深さを制御することもできる。
【００４２】
なお、前記実施の形態１および本実施の形態では、ゲート電極５の側壁と上部にもエネルギー吸収層８を形成したが、図１８に示すように、基板１上にエネルギー吸収層８を形成した後、ゲート電極５の側壁と上部のエネルギー吸収層８をエッチングで除去してもよい。このようにすると、エネルギー吸収層８にレーザーを照射した際、ゲート電極５の温度上昇を抑制できるので、ゲート電極５を構成する多結晶シリコン膜の溶融、蒸発、パターン変形などの不良発生を抑制することができる。
【００４３】
（実施の形態３）
本実施の形態３は、ＣＭＯＳＦＥＴで構成された集積回路の製造方法に適用したものである。ここではｎチャネル型ＭＯＳＦＥＴに関して説明するが、不純物の導電型を逆にすることによって、ｐチャネル型ＭＩＳＦＥＴも同様に製造することができる。
【００４４】
まず、図１９に示すように、前記実施の形態１の図１〜図５に示した工程に従い、ｐ型ウエル２のゲート絶縁膜４上にゲート電極５を形成し、続いてｐ型ウエル２の表面にＡｓまたはＳｂをイオン注入した後、基板１上に表面保護膜７とエネルギー吸収層８とを堆積する。また、前記実施の形態２で説明したように、ＡｓまたはＳｂのイオン注入に先立ち、ｐ型ウエル２の表面から２０ｎｍ程度の深さの領域にＧｅまたはＳｉをイオン注入することによって、この領域にアモルファス層を形成しておく。
【００４５】
次に、図２０に示すように、エネルギー吸収層８が形成された基板１上に反応防止膜２０を堆積し、続いて反応防止膜２０の上部に過蓄熱防止膜２１を堆積する。過蓄熱防止膜２１は、例えばスパッタリング法で堆積した膜厚５０ｎｍ程度のシリコン膜またはＧｅ膜からなる。反応防止膜２０は、エネルギー吸収層８を構成する金属膜と過蓄熱防止膜２１を構成するシリコン膜またはＧｅ膜との熱反応を防止する膜であり、例えばスパッタリング法で堆積した膜厚１０ｎｍ以下の薄いＴｉＮ（窒化チタン）膜からなる。
【００４６】
次に、図２１に示すように、基板１の表面に波長１０６４ｎｍのＹＡＧレーザー（Ｌ）または９００ｎｍ以上の波長を有する任意のレーザーを１ナノ秒〜９９９ナノ秒照射し、エネルギー吸収層８で覆われたｐ型ウエル２の表面にエクステンション層９を形成する。あるいは、９００ｎｍ以上の波長を有する任意のランプを１μ秒〜９９９ミリ秒照射してもよい。
【００４７】
エネルギー吸収層８の上部に過蓄熱防止膜２１を堆積した状態でレーザーまたはランプを照射すると、そのエネルギーが過蓄熱防止膜２１を透過してエネルギー吸収層８に達し、エネルギー吸収層８が加熱される。そして、エネルギー吸収層８に吸収された熱は基板１に伝達され、その表面が溶融温度にまで加熱される。また、エネルギー吸収層８が加熱されるとその熱が過蓄熱防止膜２１にも伝達されるので、過蓄熱防止膜２１も加熱される。そして、過蓄熱防止膜２１の温度が１７００℃近くに達すると、過蓄熱防止膜２１を構成するシリコン膜またはＧｅ膜が溶融し始め、レーザーまたはランプの反射率が固相状態の３０％程度から液相状態の７０％程度に上昇する。その結果、エネルギー吸収層８の加熱効率が低下し、エネルギー吸収層８から基板１に伝達される熱エネルギーも少なくなるために、基板１の溶融が徐々に進行する。
【００４８】
このように、エネルギー吸収層８の上部に過蓄熱防止膜２１を形成することにより、図２２に示すように、レーザ照射強度に関するプロセスマージンが広がるため、熱処理の制御が容易になる。他方、前記実施の形態１、２のように、エネルギー吸収層８の上部に過蓄熱防止膜２１を堆積しない場合は、基板１の表面が極めて短時間に溶融するため、図２３に示すように、レーザ照射強度に関するプロセスマージンが狭く、熱処理の制御が困難になる。
【００４９】
その後、過蓄熱防止膜２１、反応防止膜２０およびエネルギー吸収層８をエッチングにより除去し、前述したプロセスによってＭＯＳＦＥＴを形成する。
【００５０】
（実施の形態４）
前記実施の形態１〜３では、エクステンション層９とｎ+型半導体領域（ソース、ドレイン）とを別工程で形成したが、これらを同一工程で形成することもできる。
【００５１】
まず、図２４に示すように、前記実施の形態１の図１〜図４に示した工程に従い、ｐ型ウエル２のゲート絶縁膜４上にゲート電極５を形成し、続いてｐ型ウエル２の表面にＡｓまたはＳｂをイオン注入する。また、前記実施の形態２で説明したように、ＡｓまたはＳｂのイオン注入に先立ち、ｐ型ウエル２の表面から２０ｎｍ程度の深さの領域にＧｅまたはＳｉをイオン注入することによって、この領域にアモルファス層を形成しておいてもよい。
【００５２】
次に、図２５に示すように、ゲート電極５の側壁にサイドウォールスペーサ１０を形成する。サイドウォールスペーサ１０は、基板１上にＣＶＤ法で酸化シリコン膜または窒化シリコン膜を堆積し、次いでこの膜を異方的にエッチングしてゲート電極５のの側壁に残すことにより形成する。サイドウォールスペーサ１０を構成する酸化シリコン膜または窒化シリコン膜をＣＶＤ法で堆積する際は、ｐ型ウエル２の表面に導入されたＡｓまたはＳｂの拡散を防ぐために、３５０℃以下の低温で堆積する。
【００５３】
次に、図２６に示すように、ｐ型ウエル２の表面にＡｓまたはＳｂをイオン注入する。このときの加速エネルギーは、例えば４０ｋｅＶ程度とし、ドーズ量は、例えば４．０×１Ｏ15／ｃｍ2程度とする。また、このイオン注入に先立ち、ｐ型ウエル２の表面から６０ｎｍ程度の深さの領域にＧｅをイオン注入することによって、この領域にアモルファス層を形成しておく。このときの加速エネルギーは、例えば４０ｋｅＶ程度とし、ドーズ量は、例えば５．０×１Ｏ14／ｃｍ2程度とする。
【００５４】
上記Ｇｅのイオン注入によるアモルファス層の形成は、エクステンション層９とｎ+型半導体領域（ソース、ドレイン）とが形成される領域のシリコン層の融点を低下させ、レーザー照射強度の低下、すなわちプロセスマージンの拡大を主目的とする。エクステンション層９およびｎ+型半導体領域（ソース、ドレイン）の接合深さも、Ｇｅのイオン注入条件によって決まることになる。
【００５５】
次に、図２７に示すように、基板１上に表面保護膜７とエネルギー吸収層８とを堆積した後、基板１の表面に波長１０６４ｎｍのＹＡＧレーザー（Ｌ）を１ナノ秒〜９９９ナノ秒照射する。また、ＹＡＧレーザー（Ｌ）に代えて９００ｎｍ以上の波長を有する任意のレーザーを使用することもできる。さらに、９００ｎｍ以上の波長を有する任意のランプを１μ秒〜９９９ミリ秒照射してもよい。
【００５６】
これにより、ｐ型ウエル２の表面のアモルファス層が瞬間的に溶融された後、固相成長により結晶化され、エクステンション層９とｎ+型半導体領域（ソース、ドレイン）とが同時に形成される。
【００５７】
また、レーザ照射強度に関するプロセスマージンを広げるために、前記実施の形態３のように、エネルギー吸収層８の上部に過蓄熱防止膜２１を堆積した状態でレーザーまたはランプを照射することもできる。ただし、この場合は、ｐ型ウエル２の表面に導入されたＡｓまたはＳｂの拡散を防ぐために、反応防止膜２０や過蓄熱防止膜２１を４５０℃以下の低温で堆積することが望ましい。
【００５８】
なお、前記図２６に示した工程の後、サイドウォールスペーサ１０を一旦除去し、その後、前記図２７に示したように、基板１上に表面保護膜７とエネルギー吸収層８とを堆積し、基板１の表面に波長１０６４ｎｍのＹＡＧレーザー（Ｌ）を１ナノ秒〜９９９ナノ秒照射してもよい。これにより、エネルギー吸収層８からエクステンション層へ９の加熱効率が向上する。
【００５９】
（実施の形態５）
前記実施の形態１〜４では、ＭＯＳＦＥＴのゲート電極５を多結晶シリコン膜で構成した場合について説明したが、ゲート抵抗を低減するために、ゲート電極を金属膜（または多結晶シリコン膜と金属膜との積層膜）で構成した場合は、ＹＡＧレーザーの照射によってゲート電極５が溶解しないようなプロセスを用いる必要がある。
【００６０】
まず、図２８に示すように、前記実施の形態４で説明したプロセスを用い、ｐ型ウエル２の表面にエクステンション層９とｎ+型半導体領域（ソース、ドレイン）とを同時に形成する。ただし、ここまでの工程では、ゲート絶縁膜４上に多結晶シリコン膜からなるダミー電極２２を形成し、ダミー電極２２上には酸化シリコンの保護膜を形成しない。また、前記実施の形態４で説明したように、レーザ照射強度に関するプロセスマージンを広げるために、エネルギー吸収層８の上部に過蓄熱防止膜２１を形成してもよい。また、この場合も、サイドウォールスペーサ１０を一旦除去し、その後、表面保護膜７とエネルギー吸収層８とを堆積してアニールを施してもよい。
【００６１】
次に、図２９に示すように、エネルギー吸収層８と表面保護膜７とをエッチングで除去した後、図３０に示すように、基板１上にＣＶＤ法でダミー電極２２の高さよりも厚い酸化シリコン膜２３を堆積し、続いて化学的機械研磨法を用い、酸化シリコン膜２３の表面の高さがダミー電極２２の高さと同じになるまで研磨、平坦化する。
【００６２】
次に、図３１に示すように、ダミー電極２２を構成する多結晶シリコン膜をエッチングによって除去した後、図３２に示すように、ダミー電極２２が取り除かれた領域にＷなどの金属膜を埋め込むことによってゲート電極２４を形成する。ゲート電極２４を形成するには、ダミー電極２２が取り除かれた領域を含む酸化シリコン膜２３上にＷ膜を堆積した後、酸化シリコン膜２３の上部の不要なＷ膜を化学的機械研磨法で除去すればよい。
【００６３】
このように、エクステンション層９とｎ+型半導体領域（ソース、ドレイン）とを形成した後にゲート電極２４を形成することにより、金属膜で構成されたゲート電極２４がエクステンション層９とｎ+型半導体領域（ソース、ドレイン）とを形成する際のレーザーの照射によって溶解するのを防ぐことが可能となる。
【００６４】
（実施の形態６）
前記実施の形態１〜６では、ＣＭＯＳＦＥＴで構成された集積回路に適用した場合について説明したが、例えば図３３に示すように、１個の半導体チップ１Ａ上にＭＯＳメモリ（ＳＲＡＭ、ＤＲＡＭ、フラッシュメモリ）、周辺Ｉ／Ｏ回路、バイポーラ回路などを混載したＬＳＩに適用することも可能である。この場合は、極浅接合で、かつ低抵抗のエクステンション層９を形成したい領域のみに前述したエネルギー吸収層８を選択的に形成してレーザーアニールを行うことにより、他の領域に形成される素子の特性を劣化させることなく、極浅接合で、かつ低抵抗のエクステンション層９を有するＭＯＳＦＥＴを形成することができる。
【００６５】
従来、ＣＭＯＳ回路とバイポーラ回路とを混載した、いわゆるＢｉ−ＣＭＯＳＬＳＩでは、ＣＭＯＳＦＥＴのソース、ドレインを形成する際の熱負荷によるバイポーラトランジスタの劣化を防ぐために、ＣＭＯＳＦＥＴを形成してからバイポーラトランジスタを形成していた。しかし、本発明を適用することにより、ＣＭＯＳＦＥＴのソース、ドレインを形成する際の熱負荷が低減できるため、バイポーラトランジスタを形成してからＣＭＯＳＦＥＴを形成することも可能となり、プロセス設計の自由度が向上する。
【００６６】
また、ｎチャネル型ＭＯＳＦＥＴで構成されるＤＲＡＭのメモリセルとＣＭＯＳロジック回路とを混載する場合も、ＣＭＯＳＦＥＴのソース、ドレインを形成する際の熱負荷によるＤＲＡＭのメモリセルの劣化を防ぐために、ＣＭＯＳＦＥＴを形成してからＤＲＡＭのメモリセルを形成していた。しかし、この場合は、ＤＲＡＭのメモリセルの工程数が多いために、先に形成したＣＭＯＳＦＥＴの特性がＤＲＡＭの製造プロセスに含まれる多数の熱処理によって次第に劣化するという問題があった。しかし、本発明を適用することにより、ＤＲＡＭのメモリセルを形成した後にＣＭＯＳＦＥＴを形成することが可能となるので、ＣＭＯＳＦＥＴの特性劣化を防ぐことが可能となる。また、ＣＭＯＳＦＥＴのソース、ドレインを形成する際の熱負荷が低減できるため、ＤＲＡＭのメモリセルを形成した後にＣＭＯＳＦＥＴを形成しても、ＤＲＡＭのメモリセルの劣化も防ぐことができる。
【００６７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００６８】
本発明は、極浅接合で、かつ低抵抗のソース、ドレインを有するＭＯＳＦＥＴの製造に適用して好適なものである。
【図面の簡単な説明】
【００６９】
【図１】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２】図１に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３】図２に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４】図３に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５】図４に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図６】図５に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図７】図６に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図８】図７に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図９】図８に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１０】図９に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１１】図１０に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態によって得られたエクステンション層のシート抵抗と接合深さとの関係を、従来のＷランプアニールによって得られたエクステンション層と比較したグラフである。
【図１３】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１４】図１３に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１５】図１４に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１６】図１５に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１７】図１６に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１８】図１７に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２０】図１９に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２１】図２０に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の製造方法によるレーザ照射強度に関するプロセスマージンの広がりを示すグラフである。
【図２３】本発明の製造方法によるレーザ照射強度に関するプロセスマージンの広がりを示すグラフである。
【図２４】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２５】図２４に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２６】図２５に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２７】図２６に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２８】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２９】図２８に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３０】図２９に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３１】図３０に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３２】図３１に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３３】本発明の製造方法の対象となる混載ＬＳＩの回路構成を説明する半導体ウエハおよび半導体チップの平面図である。
【符号の説明】
【００７０】
１  半導体基板
１Ａ  半導体チップ
２  ｐ型ウエル
３  素子分離溝
４  ゲート絶縁膜
５ａ  多結晶シリコン膜
５  ゲート電極
６  酸化シリコン膜
７  表面保護膜
８  エネルギー吸収層
９Ａ、９Ｂ  エクステンション層
１０  サイドウォールスペーサ
１１  ｎ+型半導体領域（ソース、ドレイン）
１３  層間絶縁膜
１４  コンタクトホール
１５  メタル配線
２０  反応防止膜
２１  過蓄熱防止膜
２２  ダミー電極
２３  酸化シリコン膜
２４  ゲート電極
【図１】
2005101196.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2005101196.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
2005101196.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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