(57)【要約】    【課題】  電源供給が中断されてもデータを維持することができ、またＤＲＡＭのように高速で動作させることのできる不揮発性ＤＲＡＭ及びその駆動方法を提供すること。    【解決手段】  複数の単位セル各々に、フローティングゲート３２、コントロールゲート３４、第１接合領域３５、及び第２接合領域３６を備えたトランジスタと、該トランジスタの第２接合領域３６とプレート電極電源端Ｖｃｐとの間に接続されたキャパシタＣａｐとを設け、パワーオフ時には、各々のフローティングゲート３２に電荷が選択的に蓄積されることによってデータが保存され、パワーオン時には、各々のキャパシタＣａｐに電荷が選択的に蓄積されることによってデータが保存されるように構成する。【選択図】    図３
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【特許請求の範囲】
【請求項１】
複数の単位セルを有し、該複数の単位セル各々が、フローティングゲート、コントロールゲート、第１接合領域、及び第２接合領域を備えたトランジスタと、該トランジスタの前記第２接合領域とプレート電極電源端との間に接続されたキャパシタとを備えた不揮発性ＤＲＡＭの駆動方法であって、
前記複数の単位セル各々の前記フローティングゲートに蓄積された電荷量に応じて、対応する前記キャパシタにデータを保存する第１ステップと、
前記複数の単位セル各々の前記フローティングゲートに蓄積される電荷量を一定にして、前記複数の単位セル各々の前記トランジスタのしきい値電圧を同じ電圧レベルの第１しきい値電圧に調整する第２ステップと、
前記複数の単位セル各々の前記キャパシタにデータを保存する、又は前記キャパシタからデータを読み取るノーマルＤＲＡＭモードで前記不揮発性ＤＲＡＭを動作させる第３ステップと、
パワーオフ時のデータ保存のため、前記複数の単位セル各々の前記キャパシタに保存されたデータに応じて、対応する前記フローティングゲートに選択的に電荷を蓄積させる第４ステップと
を含むことを特徴とする不揮発性ＤＲＡＭの駆動方法。
【請求項２】
前記第２ステップの前に、前記複数の単位セル各々の前記キャパシタに保存されたデータをバックアップする第５ステップと、
前記第２ステップの後に、前記第５ステップでバックアップしたデータを前記複数の単位セル各々の前記キャパシタに保存する第６ステップと
をさらに含むことを特徴とする請求項１記載の不揮発性ＤＲＡＭの駆動方法。
【請求項３】
前記第１ステップが、
前記複数の単位セル各々の前記キャパシタを充電する第１−１ステップと、
前記複数の単位セル各々の前記キャパシタのうち、対応する前記トランジスタが、相対的に低いしきい値電圧を有するキャパシタを放電させる第１−２ステップと
を含むことを特徴とする請求項１または請求項２記載の不揮発性ＤＲＡＭの駆動方法。
【請求項４】
前記第１ステップが、
前記複数の単位セル各々をリフレッシュさせる第１−３ステップをさらに含むことを特徴とする請求項３記載の不揮発性ＤＲＡＭの駆動方法。
【請求項５】
前記第１ステップを、ローアドレス毎に行うことを特徴とする請求項１記載の不揮発性ＤＲＡＭの駆動方法。
【請求項６】
前記第１−１ステップが、
前記複数の単位セル各々の前記コントロールゲートに高電圧を印加して、前記複数の単位セル各々の前記トランジスタをターンオンさせる第１−１Ａステップと、
前記複数の単位セル各々の前記第１接合領域に電源電圧を印加して、前記複数の単位セル各々の前記キャパシタを充電する第１−１Ｂステップと
を含むことを特徴とする請求項３記載の不揮発性ＤＲＡＭの駆動方法。
【請求項７】
前記第１−２ステップが、
前記複数の単位セル各々の前記コントロールゲートに所定電圧を印加して、前記複数の単位セル各々の前記トランジスタのうち、相対的に低いしきい値電圧を有するトランジスタをターンオンさせる第１−２Ａステップと、
前記複数の単位セル各々の前記第１接合領域に接地電圧を印加して、前記複数の単位セル各々の前記キャパシタのうち、対応する前記トランジスタが、相対的に低いしきい値電圧を有するキャパシタを放電させる第１−２Ｂステップと
を含むことを特徴とする請求項６記載の不揮発性ＤＲＡＭの駆動方法。
【請求項８】
前記第２ステップが、
前記複数の単位セル各々の前記フローティングゲートに一定量の電荷を蓄積させて、前記複数の単位セル各々の前記トランジスタが前記第１しきい値電圧より高いしきい値電圧を有するようにする第２−１ステップと、
前記複数の単位セル各々の前記キャパシタを充電する第２−２ステップと、
前記複数の単位セル各々の前記コントロールゲートと前記第１接合領域との間に前記第１しきい値電圧に該当する電圧を印加して、前記複数の単位セル各々の前記キャパシタのうち、対応する前記トランジスタがターンオンされたキャパシタを放電させる第２−３ステップと、
前記複数の単位セル各々の前記トランジスタのうち、前記第２−３ステップでターンオンされなかったトランジスタの前記フローティングゲートに蓄積された所定量の電荷を抽出して、ターンオンされなかった前記トランジスタのしきい値電圧を低下させる第２−４ステップと
を含んでおり、
前記複数の単位セル各々の前記トランジスタのしきい値電圧が、前記第１しきい値電圧になるまで、前記第２−３ステップと前記第２−４ステップとを繰り返すことを特徴とする請求項１または請求項２記載の不揮発性ＤＲＡＭの駆動方法。
【請求項９】
前記第２−２ステップが、
前記複数の単位セル各々の前記トランジスタに高電圧を印加して、前記複数の単位セル各々の前記トランジスタをターンオンさせる第２−２Ａステップと、
前記複数の単位セル各々の前記第１接合領域に電源電圧を印加して、前記複数の単位セル各々の前記キャパシタを充電する第２−２Ｂステップと
を含むことを特徴とする請求項８記載の不揮発性ＤＲＡＭの駆動方法。
【請求項１０】
前記第２−３ステップを、
前記複数の単位セル各々の前記トランジスタの前記コントロールゲートに前記第１しきい値電圧を印加し、前記第１接合領域に接地電圧を印加して行うことを特徴とする請求項８記載の不揮発性ＤＲＡＭの駆動方法。
【請求項１１】
前記第２−３ステップを、
前記複数の単位セル各々の前記トランジスタの前記コントロールゲートに接地電圧を印加し、前記第１接合領域に前記第１しきい値電圧に該当する電圧のマイナス電圧を印加して行うことを特徴とする請求項８記載の不揮発性ＤＲＡＭの駆動方法。
【請求項１２】
前記第２−４ステップを、
前記複数の単位セル各々の前記コントロールゲートにマイナス電圧を印加し、前記プレート電極電源端に供給する電圧レベルを上昇させて、電荷が充電されている前記キャパシタに対応する前記第２接合領域の電圧レベルを上昇させ、前記フローティングゲートに蓄積された所定量の電荷を抽出して前記キャパシタに移動させて行うことを特徴とする請求項８記載の不揮発性ＤＲＡＭの駆動方法。
【請求項１３】
前記第２ステップを、ローアドレス毎に行うことを特徴とする請求項１記載の不揮発性ＤＲＡＭの駆動方法。
【請求項１４】
前記第４ステップが、
パワーオフ時にデータを保存するための前記第１しきい値電圧より低いレベルの第２しきい値電圧を前記複数の単位セル各々の前記コントロールゲートに印加する第４−１ステップと、
前記複数の単位セル各々の前記キャパシタのうち、対応する前記トランジスタが前記第２しきい値電圧でターンオンされるキャパシタを放電させる第４−２ステップと、
前記複数の単位セル各々の前記トランジスタのうち、前記第４−２ステップでターンオンされなかったトランジスタの前記フローティングゲートに蓄積された所定量の電荷を抽出して、ターンオンされなかった前記トランジスタのしきい値電圧を低下させる第４−３ステップと
を含んでおり、
前記複数の単位セル各々の前記トランジスタのうち、前記第４−２ステップでターンオンされなかったトランジスタのしきい値電圧が、前記第２しきい値電圧になるまで、前記第４−１ステップ〜前記第４−３ステップを繰り返すことを特徴とする請求項１記載の不揮発性ＤＲＡＭの駆動方法。
【請求項１５】
前記第４−２ステップが、
前記複数の単位セル各々の前記コントロールゲートに前記第２しきい電圧を印加し、前記複数の単位セル各々の前記第１接合領域に接地電圧を供給して、前記複数の単位セル各々の前記キャパシタのうち、対応する前記トランジスタが前記第２しきい値電圧でターンオンされたキャパシタに充電されていた電荷を放電させる第４−２Ａステップ
を含むことを特徴とする請求項１４記載の不揮発性ＤＲＡＭの駆動方法。
【請求項１６】
前記第４−３ステップが、
前記複数の単位セル各々の前記コントロールゲートにマイナス電圧を印加する第４−３Ａステップと、
前記複数の単位セル各々の前記プレート電極電源端に供給する電圧を上昇させ、電荷が充電されている前記キャパシタに対応する前記第２接合領域に印加される電圧を上昇させる第４−３Ｂステップと、
電荷が充電されている前記キャパシタに対応する前記フローティングゲートに蓄積されている所定量の電荷を対応するキャパシタに抽出して、しきい値電圧を低下させる第４−３Ｃステップと
を含むことを特徴とする請求項１５記載の不揮発性ＤＲＡＭの駆動方法。
【請求項１７】
前記第４ステップを、ローアドレス毎に行うことを特徴とする請求項１４記載の不揮発性ＤＲＡＭの駆動方法。
【請求項１８】
前記第１ステップが、前記複数の単位セル各々の前記キャパシタのうち、対応する前記トランジスタが低いしきい値電圧Ｖｔｈ．ｌを有するキャパシタに第１レベルのデータを保存し、対応する前記トランジスタが高いしきい値電圧Ｖｔｈ．ｈを有するキャパシタに第２レベルのデータを保存するように、前記第３ステップ動作時に前記第１接合領域に印加されるプリチャージ電圧をＶｂｌｐとして下記の数式１で定義される第１ゲート電圧Ｖｇを、前記複数の単位セル各々の前記コントロールゲートに印加する第１ゲート電圧印加ステップを含むことを特徴とする請求項１記載の不揮発性ＤＲＡＭの駆動方法。
Ｖｇ＝  Ｖｂｌｐ＋（Ｖｔｈ．ｈ  ＋  Ｖｔｈ．ｌ）／２  ・・・  数式１
【請求項１９】
前記第１ステップを、ローアドレス毎に行うことを特徴とする請求項１７記載の不揮発性ＤＲＡＭの駆動方法。
【請求項２０】
前記第１ステップをローアドレス毎に行う場合、前記第１ステップを行わないローアドレスに対応するワードラインには、前記しきい値電圧Ｖｔｈ．ｌより低い電圧を印加することを特徴とする請求項１９記載の不揮発性ＤＲＡＭの駆動方法。
【請求項２１】
前記第１ステップを行った後、前記複数の単位セル各々に対するリフレッシュ動作を行うことを特徴とする請求項１８記載の不揮発性ＤＲＡＭの駆動方法。
【請求項２２】
複数の単位セルを有し、該複数の単位セル各々が、第１酸化膜、窒化膜、第２酸化膜、コントロールゲート、第１接合領域、及び第２接合領域を備えたトランジスタと、該トランジスタの前記第２接合領域とプレート電極電源端との間に接続されたキャパシタとを備えた不揮発性ＤＲＡＭの駆動方法であって、
前記複数の単位セル各々の前記第１酸化膜及び前記窒化膜の界面に蓄積された電荷量に応じて、対応する前記キャパシタにデータを保存する第１ステップと、
前記複数の単位セル各々の前記第１酸化膜及び前記窒化膜の界面に蓄積される電荷量を一定にして、前記複数の単位セル各々の前記トランジスタのしきい値電圧を同じ電圧レベルの第１しきい値電圧に調整する第２ステップと、
前記複数の単位セル各々の前記キャパシタにデータを保存する、又は前記キャパシタからデータを読み取るノーマルＤＲＡＭモードで前記不揮発性ＤＲＡＭを動作させる第３ステップと、
パワーオフ時のデータ保存のため、前記複数の単位セル各々の前記キャパシタに保存されたデータに応じて、対応する前記第１酸化膜及び前記窒化膜の界面に選択的に電荷を蓄積させる第４ステップと
を含むことを特徴とする不揮発性ＤＲＡＭの駆動方法。
【請求項２３】
前記第２ステップの前に、前記複数の単位セル各々の前記キャパシタに保存されたデータをバックアップする第５ステップと、
前記第２ステップの後に、前記第５ステップでバックアップしたデータを前記複数の単位セル各々の前記キャパシタに保存する第６ステップと
をさらに含むことを特徴とする請求項２２記載の不揮発性ＤＲＡＭの駆動方法。
【請求項２４】
前記第１ステップが、
前記複数の単位セル各々の前記キャパシタを充電する第１−１ステップと、
前記複数の単位セル各々の前記キャパシタのうち、対応する前記トランジスタが、相対的に低いしきい値電圧を有するキャパシタを放電させる第１−２ステップと
を含むことを特徴とする請求項２２または請求項２３記載の不揮発性ＤＲＡＭの駆動方法。
【請求項２５】
前記第１ステップが、
前記複数の単位セル各々をリフレッシュさせる第１−３ステップをさらに含むことを特徴とする請求項２４記載の不揮発性ＤＲＡＭの駆動方法。
【請求項２６】
前記第１ステップを、ローアドレス毎に行うことを特徴とする請求項２２記載の不揮発性ＤＲＡＭの駆動方法。
【請求項２７】
前記第１−１ステップが、
前記複数の単位セル各々の前記コントロールゲートに高電圧を印加して、前記複数の単位セル各々の前記トランジスタをターンオンさせる第１−１Ａステップと、
前記複数の単位セル各々の前記第１接合領域に電源電圧を印加して、前記複数の単位セル各々の前記キャパシタを充電する第１−１Ｂステップと
を含むことを特徴とする請求項２４または請求項２６記載の不揮発性ＤＲＡＭの駆動方法。
【請求項２８】
前記第１−２ステップが、
前記複数の単位セル各々の前記コントロールゲートに所定電圧を印加して、前記複数の単位セル各々の前記トランジスタのうち、相対的に低いしきい値電圧を有するトランジスタをターンオンさせる第１−２Ａステップと、
前記複数の単位セル各々の前記第１接合領域に接地電圧を印加して、前記複数の単位セル各々の前記キャパシタのうち、対応する前記トランジスタが、相対的に低いしきい値電圧を有するキャパシタを放電させる第１−２Ｂステップと
を含むことを特徴とする請求項２７記載の不揮発性ＤＲＡＭの駆動方法。
【請求項２９】
前記第２ステップが、
前記複数の単位セル各々の前記第１酸化膜及び前記窒化膜の界面に一定量の電荷を蓄積させて、前記複数の単位セル各々の前記トランジスタが前記第１しきい値電圧より高いしきい値電圧を有するようにする第２−１ステップと、
前記複数の単位セル各々の前記キャパシタを充電する第２−２ステップと、
前記複数の単位セル各々の前記コントロールゲートと前記第１接合領域との間に前記第１しきい値電圧に該当する電圧を印加して、前記複数の単位セル各々の前記トランジスタのうち、対応する前記トランジスタがターンオンされたキャパシタを放電させる第２−３ステップと、
前記複数の単位セル各々の前記トランジスタのうち、前記第２−３ステップでターンオンされなかったトランジスタの前記第１酸化膜及び前記窒化膜の界面に蓄積された所定量の電荷を抽出して、ターンオンされなかった前記トランジスタのしきい値電圧を低下させる第２−４ステップと
を含んでおり、
前記複数の単位セル各々の前記トランジスタのしきい値電圧が、前記第１しきい値電圧になるまで、前記第２−３ステップと前記第２−４ステップとを繰り返すことを特徴とする請求項２２または請求項２３記載の不揮発性ＤＲＡＭの駆動方法。
【請求項３０】
前記第２−２ステップが、
前記複数の単位セル各々の前記トランジスタに高電圧を印加して、前記複数の単位セル各々の前記トランジスタをターンオンさせる第２−２Ａステップと、
前記複数の単位セル各々の前記第１接合領域に電源電圧を印加して、前記複数の単位セル各々の前記キャパシタを充電する第２−２Ｂステップと
を含むことを特徴とする請求項２９記載の不揮発性ＤＲＡＭの駆動方法。
【請求項３１】
前記第２−３ステップを、
前記複数の単位セル各々の前記トランジスタの前記コントロールゲートに前記第１しきい値電圧を印加し、前記第１接合領域に接地電圧を印加して行うことを特徴とする請求項２９記載の不揮発性ＤＲＡＭの駆動方法。
【請求項３２】
前記第２−３ステップを、
前記複数の単位セル各々の前記トランジスタの前記コントロールゲートに接地電圧を印加し、前記第１接合領域に前記第１しきい値電圧に該当する電圧のマイナス電圧を印加して行うことを特徴とする請求項２９記載の不揮発性ＤＲＡＭの駆動方法。
【請求項３３】
前記第２−４ステップを、
前記複数の単位セル各々の前記コントロールゲートにマイナス電圧を印加し、前記プレート電極電源端に供給する電圧レベルを上昇させて、電荷が充電されている前記キャパシタに対応する前記第２接合領域の電圧レベルを上昇させ、前記第１酸化膜及び前記窒化膜の界面に蓄積された所定量の電荷を抽出して前記キャパシタに移動させて行うことを特徴とする請求項２９記載の不揮発性ＤＲＡＭの駆動方法。
【請求項３４】
前記第２ステップを、ローアドレス毎に行うことを特徴とする請求項２９記載の不揮発性ＤＲＡＭの駆動方法。
【請求項３５】
前記第４ステップが、
パワーオフ時にデータを保存するための前記第１しきい値電圧より低いレベルの第２しきい値電圧を前記複数の単位セル各々の前記コントロールゲートに印加する第４−１ステップと、
前記複数の単位セル各々の前記キャパシタのうち、対応する前記トランジスタが前記第２しきい値電圧でターンオンされるキャパシタを放電させる第４−２ステップと、
前記複数の単位セル各々の前記トランジスタのうち、前記第４−２ステップでターンオンされなかったトランジスタの前記第１酸化膜及び前記窒化膜の界面に蓄積された所定量の電荷を抽出して、ターンオンされなかった前記トランジスタのしきい値電圧を低下させる第４−３ステップと
を含んでおり、
前記複数の単位セル各々の前記トランジスタのうち、前記第４−２ステップでターンオンされなかったトランジスタのしきい値電圧が、前記第２しきい値電圧になるまで、前記第４−１ステップ〜前記第４−３ステップを繰り返すことを特徴とする請求項２２記載の不揮発性ＤＲＡＭの駆動方法。
【請求項３６】
前記第４−２ステップが、
前記複数の単位セル各々の前記コントロールゲートに前記第２しきい値電圧を印加し、前記複数の単位セル各々の前記第１接合領域に接地電圧を供給して、前記複数の単位セル各々の前記キャパシタのうち、対応する前記トランジスタが前記第２しきい値電圧でターンオンされたキャパシタに充電されていた電荷を放電させる第４−２Ａステップ
を含むことを特徴とする請求項３５記載の不揮発性ＤＲＡＭの駆動方法。
【請求項３７】
前記第４−３ステップが、
前記複数の単位セル各々の前記コントロールゲートにマイナス電圧を印加する第４−３Ａステップと、
前記複数の単位セル各々の前記プレート電極電源端に供給する電圧を上昇させ、電荷が充電されている前記キャパシタに対応する前記第２接合領域に印加される電圧を上昇させる第４−３Ｂステップと、
電荷が充電されている前記キャパシタに対応する前記第１酸化膜及び前記窒化膜の界面に蓄積されている所定量の電荷を対応するキャパシタに抽出して、しきい値電圧を低下させる第４−３Ｃステップと
を含むことを特徴とする請求項３６記載の不揮発性ＤＲＡＭの駆動方法。
【請求項３８】
前記第４ステップを、ローアドレス毎に行うことを特徴とする請求項２２記載の不揮発性ＤＲＡＭの駆動方法。
【請求項３９】
前記第１ステップが、
前記複数の単位セル各々の前記キャパシタのうち、対応する前記トランジスタが低いしきい値電圧Ｖｔｈ．ｌを有するキャパシタに第１レベルのデータを保存し、対応する前記トランジスタが高いしきい値電圧Ｖｔｈ．ｈを有するキャパシタに第２レベルのデータを保存するように、前記第３ステップ動作時に前記第１接合領域に印加されるプリチャージ電圧をＶｂｌｐとして下記の数式２で定義される第１ゲート電圧Ｖｇを、前記複数の単位セル各々の前記コントロールゲートに印加する第１ゲート電圧印加ステップを含むことを特徴とする請求項２２記載の不揮発性ＤＲＡＭの駆動方法。
Ｖｇ＝  Ｖｂｌｐ＋（Ｖｔｈ．ｈ  ＋  Ｖｔｈ．ｌ）／２  ・・・  数式２
【請求項４０】
前記第１ステップを、ローアドレス毎に行うことを特徴とする請求項３９記載の不揮発性ＤＲＡＭの駆動方法。
【請求項４１】
前記第１ステップをローアドレス毎に行う場合、前記第１ステップを行わないローアドレスに対応するワードラインには、前記しきい値電圧Ｖｔｈ．ｌより低い電圧を印加することを特徴とする請求項４０記載の不揮発性ＤＲＡＭの駆動方法。
【請求項４２】
前記第１ステップを行った後、前記複数の単位セル各々に対するリフレッシュ動作を行うことを特徴とする請求項４１記載の不揮発性ＤＲＡＭの駆動方法。
【請求項４３】
複数の単位セルを有し、該複数の単位セル各々が、フローティングゲート、コントロールゲート、第１接合領域、及び第２接合領域を備えたトランジスタと、該トランジスタの第２接合領域とプレート電極電源端との間に接続されたキャパシタとを備え、
パワーオフ時には、前記複数の単位セル各々の前記フローティングゲートに電荷が選択的に蓄積されることによってデータが保存され、パワーオン時には、前記複数の単位セル各々の前記キャパシタに電荷が選択的に蓄積されることによってデータが保存されるように構成されていることを特徴とする不揮発性ＤＲＡＭ。
【請求項４４】
複数の単位セルを有し、該複数の単位セル各々が、第１酸化膜、窒化膜、第２酸化膜、コントロールゲート、第１接合領域、及び第２接合領域とを備えたトランジスタと、該トランジスタの前記第２接合領域とプレート電極電源端との間に接続されたキャパシタとを備え、
パワーオフ時には、前記複数の単位セル各々の前記第１酸化膜及び前記窒化膜の界面に電荷が選択的に蓄積されることによってデータが保存され、パワーオン時には、前記複数の単位セル各々の前記キャパシタに電荷が選択的に蓄積されることによってデータが保存されるように構成されていることを特徴とする不揮発性ＤＲＡＭ。
【請求項４５】
複数の単位セルを有し、該複数の単位セル各々が、第１酸化膜、窒化膜、コントロールゲート、第１接合領域、及び第２接合領域を備えたトランジスタと、該トランジスタの第２接合領域とプレート電極電源端との間に接続されたキャパシタとを備え、
パワーオフ時には、前記複数の単位セル各々の前記第１酸化膜及び前記窒化膜の界面に電荷が選択的に蓄積されることによってデータが保存され、パワーオン時には、前記複数の単位セル各々の前記キャパシタに電荷が選択的に蓄積されることによってデータが保存されるように構成されていることを特徴とする不揮発性ＤＲＡＭ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性ＤＲＡＭ及びその駆動方法に関する。
【背景技術】
【０００２】
図１Ａは、従来の技術に係るＤＲＡＭの単位セルの構成を概略的に示す回路図である。
【０００３】
図１Ａに示すように、従来の技術に係るＤＲＡＭの単位セルはワードラインＷＬにゲートが接続され、ビットラインＢＬにソース／ドレインの一端が接続されたＮＭＯＳトランジスタＮＭＯＳと、ＮＭＯＳトランジスタＮＭＯＳの他端とプレート電極電源端（Ｖｃｐ）との間に接続されたデータ保存用キャパシタＣａｐとを備えている。
【０００４】
図１Ｂは、図１Ａに示したＤＲＡＭの単位セルにおけるＮＭＯＳトランジスタＮＭＯＳの断面構造を示す図である。
【０００５】
図１Ｂに示すように、ＮＭＯＳトランジスタＮＭＯＳは、ソース／ドレイン領域１３、１４と、ゲート導電膜１２と、ゲート絶縁膜１１とを含んで構成されている。上述したように、ＮＭＯＳトランジスタＮＭＯＳの一端であるドレイン領域１３はビットラインＢＬに接続されビットライン電圧Ｖｂｌが印加されるようになっており、他端であるソース領域１４はキャパシタＣａｐに接続されている。また、ＮＭＯＳトランジスタのバルク領域をなすＰウェル領域１０ｃにはバルク電圧Ｖｂｂが供給されるようになっている。さらに、ゲート導電膜１２には、ＮＭＯＳトランジスタをターンオンさせるためのゲート電圧Ｖｇが供給されるようになっている。
【０００６】
Ｐウェル領域１０ｃは、Ｐ型基板１０ａ表層部に形成されたＮウェル領域１０ｂの内の基板表層部に形成されている。このような構成は、Ｐウェル領域領域１０ｃでは、周辺領域に形成されたＭＯＳトランジスタから独立した、異なったバルク電圧Ｖｂｂの供給を可能にするために適用される。
【０００７】
以下、図１Ａ及び図１Ｂを基に、図示した単位セルの動作を説明する。
【０００８】
周知のように、ＤＲＡＭにおけるデータ保存には、各単位セルに備えられたキャパシタＣａｐへの電荷の充放電が利用される。すなわち、キャパシタＣａｐに電荷が充電されていると、データ「１」が保存されているものとし、キャパシタＣａｐに電荷が充電されていないと、データ「０」が保存されているものとする。
【０００９】
ＮＭＯＳトランジスタをターンオンさせることのできるしきい値電圧Ｖｔｈより高いゲート電圧Ｖｇがゲート導電膜１２に供給されると、ゲート絶縁膜１１の下部領域にソース領域１４とドレイン領域１３とを短絡させるチャネルが形成される。該チャネルが形成されている場合、ビットラインＢＬに印加されるビットライン電圧Ｖｂｌによって、キャパシタＣａｐにおいて電荷の充放電がなされる。ビットライン電圧Ｖｂｌがハイレベルであれば、キャパシタＣａｐに電荷が充電され、データ「１」が保存される。ビットライン電圧Ｖｂｌがローレベルであれば、キャパシタＣａｐから電荷が放電され、データ「０」が保存される。尚、キャパシタＣａｐの他端であるプレート電極電源端にはプレート電極電圧Ｖｃｐとして、通常、０Ｖまたは電源電圧の１／２の電圧が印加される。
【００１０】
上述したように、ＤＲＡＭの単位セルは、一つのキャパシタと一つのＭＯＳトランジスタとで比較的簡単に構成されており、動作速度も比較的高速となり得るため、種々のシステムのメモリ装置として最も広く用いられている。
【００１１】
しかしながら、上記のようなＤＲＡＭでは、キャパシタに保存された電荷量に基づいてデータを保存するため、電源供給が中断されると、キャパシタに充電された電荷が放電されて保存されたデータが消失してしまうという問題があった。この問題を解決するため提案されたメモリ装置に、フラッシュメモリがあり、次にこのフラッシュメモリについて説明する。
【００１２】
図２は、従来の技術に係るフラッシュメモリの単位セルの断面構造を示す図である。
【００１３】
図２に示すように、フラッシュメモリでの単位セルは一つのトランジスタから構成されており、該トランジスタは、ソース／ドレイン領域２５、２６と、ゲート第１絶縁膜２１と、その上面に導電性物質で形成されたフローティングゲート２２と、その上面に形成されたゲート第２絶縁膜２３と、その上面に形成されたコントロールゲート２４とを含んで構成されている。ドレイン領域２５はビットラインＢＬに接続されており、ソース領域２６はキャパシタＣａｐを介して接地電圧ＶＳＳに接続されている。
【００１４】
以下、図２を参照しながらフラッシュメモリの単位セルの動作を説明する。
【００１５】
フラッシュメモリには、大きく分けてプログラムモード、読み取りモード、消去モードの３つの動作モードがある。
【００１６】
プログラムモードでは、コントロールゲート２４に供給されるゲート電圧Ｖｇを高電圧（例えば、＋５Ｖ）にして、バルク電圧Ｖｂｂを低電圧（例えば、−３Ｖ）にする。そして、ドレイン領域２５には高エネルギーの電荷が生じる電圧（＋５Ｖ）を印加して、高エネルギー状態の電荷がフローティングゲート２２に蓄積されるようにする。フローティングゲート２２に蓄積された電荷はしきい値電圧Ｖｔｈを高めるように作用する。
【００１７】
コントロールゲート２４に印加される高電圧とバルク電圧Ｖｂｂに印加される低電圧とによって、ドレイン端で供給される電荷がフローティングゲート２２にトンネルリングすることができるようになる。データ「１」を保存するためにはフローティングゲート２２に電荷を蓄積させなければならず、データ「０」を保存するためにはフローティングゲート２２から電荷を排出させなければならない。
【００１８】
読み取りモードでは、コントロールゲート２４に所定の電圧を印加し、ソース領域２６に接地電圧を印加する。上記プログラムモードによってフローティングゲート２２に電荷が蓄積されている場合、トランジスタのしきい値電圧Ｖｔｈが高くなっているので、チャネルが形成されないようになる。これに対し、フローティングゲート２２に電荷が蓄積されていない場合、トランジスタのしきい値電圧Ｖｔｈは高くなっていないので、チャネルが形成され、ソース領域２６とドレイン領域２５との間に電流が流れるようになる。該電流が流れるか否かによって保存されたデータの種類を読み取ることができる。
【００１９】
消去モードでは、コントロールゲートにも低電圧（例えば、−３Ｖ）を印加し、バルク電圧に高電圧（例えば、５Ｖ）を印加してフローティングゲート２２に蓄積されている電荷を除去する。
【００２０】
上述したようなフラッシュメモリによれば、電源供給が中断されてもＤＲＡＭとは異なりデータを維持することができる。
【発明の開示】
【発明が解決しようとする課題】
【００２１】
しかしながら、上述したフラッシュメモリは、ＤＲＡＭに比べ動作速度が遅く、高速のシステムに適用するには限界があった。
【００２２】
本発明は上記問題点に鑑みてなされたものであって、電源供給が中断されてもデータを維持することができ、またＤＲＡＭのように高速で動作させることのできる不揮発性ＤＲＡＭ及びその駆動方法を提供することを目的としている。
【課題を解決するための手段】
【００２３】
上記目的を達成するため、本発明に係る不揮発性ＤＲＡＭの駆動方法は、複数の単位セルを有し、該複数の単位セル各々が、フローティングゲート、コントロールゲート、第１接合領域、及び第２接合領域を備えたトランジスタと、該トランジスタの前記第２接合領域とプレート電極電源端との間に接続されたキャパシタとを備えた不揮発性ＤＲＡＭの駆動方法であって、前記複数の単位セル各々の前記フローティングゲートに蓄積された電荷量に応じて、対応する前記キャパシタにデータを保存する第１ステップと、前記複数の単位セル各々の前記フローティングゲートに蓄積される電荷量を一定にして、前記複数の単位セル各々の前記トランジスタのしきい値電圧を同じ電圧レベルの第１しきい値電圧に調整する第２ステップと、前記複数の単位セル各々の前記キャパシタにデータを保存する、又は前記キャパシタからデータを読み取るノーマルＤＲＡＭモードで前記不揮発性ＤＲＡＭを動作させる第３ステップと、パワーオフ時のデータ保存のため、前記複数の単位セル各々の前記キャパシタに保存されたデータに応じて、対応する前記フローティングゲートに選択的に電荷を蓄積させる第４ステップとを含むことを特徴としている。
【００２４】
また、前記第２ステップの前に、前記複数の単位セル各々の前記キャパシタに保存されたデータをバックアップする第５ステップと、前記第２ステップの後に、前記第５ステップでバックアップしたデータを前記複数の単位セル各々の前記キャパシタに保存する第６ステップとをさらに含むことが望ましい。
【００２５】
また、前記第１ステップが、前記複数の単位セル各々の前記キャパシタを充電する第１−１ステップと、前記複数の単位セル各々の前記キャパシタのうち、対応する前記トランジスタが、相対的に低いしきい値電圧を有するキャパシタを放電させる第１−２ステップとを含むことが望ましい。
【００２６】
また、前記第１ステップが、前記複数の単位セル各々をリフレッシュさせる第１−３ステップをさらに含むことが望ましい。
【００２７】
また、前記第１ステップを、ローアドレス毎に行うことが望ましい。
【００２８】
また、前記第１−１ステップが、前記複数の単位セル各々の前記コントロールゲートに高電圧を印加して、前記複数の単位セル各々の前記トランジスタをターンオンさせる第１−１Ａステップと、前記複数の単位セル各々の前記第１接合領域に電源電圧を印加して、前記複数の単位セル各々の前記キャパシタを充電する第１−１Ｂステップとを含むことが望ましい。
【００２９】
また、前記第１−２ステップが、前記複数の単位セル各々の前記コントロールゲートに所定電圧を印加して、前記複数の単位セル各々の前記トランジスタのうち、相対的に低いしきい値電圧を有するトランジスタをターンオンさせる第１−２Ａステップと、前記複数の単位セル各々の前記第１接合領域に接地電圧を印加して、前記複数の単位セル各々の前記キャパシタのうち、対応する前記トランジスタが、相対的に低いしきい値電圧を有するキャパシタを放電させる第１−２Ｂステップとを含むことが望ましい。
【００３０】
また、前記第２ステップが、前記複数の単位セル各々の前記フローティングゲートに一定量の電荷を蓄積させて、前記複数の単位セル各々の前記トランジスタが前記第１しきい値電圧より高いしきい値電圧を有するようにする第２−１ステップと、前記複数の単位セル各々の前記キャパシタを充電する第２−２ステップと、前記複数の単位セル各々の前記コントロールゲートと前記第１接合領域との間に前記第１しきい値電圧に該当する電圧を印加して、前記複数の単位セル各々の前記キャパシタのうち、対応する前記トランジスタがターンオンされたキャパシタを放電させる第２−３ステップと、前記複数の単位セル各々の前記トランジスタのうち、前記第２−３ステップでターンオンされなかったトランジスタの前記フローティングゲートに蓄積された所定量の電荷を抽出して、ターンオンされなかった前記トランジスタのしきい値電圧を低下させる第２−４ステップとを含んでおり、前記複数の単位セル各々の前記トランジスタのしきい値電圧が、前記第１しきい値電圧になるまで、前記第２−３ステップと前記第２−４ステップとを繰り返すことが望ましい。
【００３１】
また、前記第２−２ステップが、前記複数の単位セル各々の前記トランジスタに高電圧を印加して、前記複数の単位セル各々の前記トランジスタをターンオンさせる第２−２Ａステップと、前記複数の単位セル各々の前記第１接合領域に電源電圧を印加して、前記複数の単位セル各々の前記キャパシタを充電する第２−２Ｂステップとを含むことが望ましい。
【００３２】
また、前記第２−３ステップを、前記複数の単位セル各々の前記トランジスタの前記コントロールゲートに前記第１しきい値電圧を印加し、前記第１接合領域に接地電圧を印加して行うことが望ましい。
【００３３】
また、前記第２−３ステップを、前記複数の単位セル各々の前記トランジスタの前記コントロールゲートに接地電圧を印加し、前記第１接合領域に前記第１しきい値電圧に該当する電圧のマイナス電圧を印加して行うことが望ましい。
【００３４】
また、前記第２−４ステップを、前記複数の単位セル各々の前記コントロールゲートにマイナス電圧を印加し、前記プレート電極電源端に供給する電圧レベルを上昇させて、電荷が充電されている前記キャパシタに対応する前記第２接合領域の電圧レベルを上昇させ、前記フローティングゲートに蓄積された所定量の電荷を抽出して前記キャパシタに移動させて行うことが望ましい。
【００３５】
また、前記第２ステップを、ローアドレス毎に行うことが望ましい。
【００３６】
また、前記第４ステップが、パワーオフ時にデータを保存するための前記第１しきい値電圧より低いレベルの第２しきい値電圧を前記複数の単位セル各々の前記コントロールゲートに印加する第４−１ステップと、前記複数の単位セル各々の前記キャパシタのうち、対応する前記トランジスタが前記第２しきい値電圧でターンオンされるキャパシタを放電させる第４−２ステップと、前記複数の単位セル各々の前記トランジスタのうち、前記第４−２ステップでターンオンされなかったトランジスタの前記フローティングゲートに蓄積された所定量の電荷を抽出して、ターンオンされなかった前記トランジスタのしきい値電圧を低下させる第４−３ステップとを含んでおり、前記複数の単位セル各々の前記トランジスタのうち、前記第４−２ステップでターンオンされなかったトランジスタのしきい値電圧が、前記第２しきい値電圧になるまで、前記第４−１ステップ〜前記第４−３ステップを繰り返すことが望ましい。
【００３７】
また、前記第４−２ステップが、前記複数の単位セル各々の前記コントロールゲートに前記第２しきい電圧を印加し、前記複数の単位セル各々の前記第１接合領域に接地電圧を供給して、前記複数の単位セル各々の前記キャパシタのうち、対応する前記トランジスタが前記第２しきい値電圧でターンオンされたキャパシタに充電されていた電荷を放電させる第４−２Ａステップを含むことが望ましい。
【００３８】
また、前記第４−３ステップが、前記複数の単位セル各々の前記コントロールゲートにマイナス電圧を印加する第４−３Ａステップと、前記複数の単位セル各々の前記プレート電極電源端に供給する電圧を上昇させ、電荷が充電されている前記キャパシタに対応する前記第２接合領域に印加される電圧を上昇させる第４−３Ｂステップと、電荷が充電されている前記キャパシタに対応する前記フローティングゲートに蓄積されている所定量の電荷を対応するキャパシタに抽出して、しきい値電圧を低下させる第４−３Ｃステップとを含むことが望ましい。
【００３９】
また、前記第４ステップを、ローアドレス毎に行うことが望ましい。
【００４０】
また、前記第１ステップが、前記複数の単位セル各々の前記キャパシタのうち、対応する前記トランジスタが低いしきい値電圧Ｖｔｈ．ｌを有するキャパシタに第１レベルのデータを保存し、対応する前記トランジスタが高いしきい値電圧Ｖｔｈ．ｈを有するキャパシタに第２レベルのデータを保存するように、前記第３ステップ動作時に前記第１接合領域に印加されるプリチャージ電圧をＶｂｌｐとして下記の数式１で定義される第１ゲート電圧Ｖｇを、前記複数の単位セル各々の前記コントロールゲートに印加する第１ゲート電圧印加ステップを含むことが望ましい。
Ｖｇ＝  Ｖｂｌｐ＋（Ｖｔｈ．ｈ  ＋  Ｖｔｈ．ｌ）／２  ・・・  数式１
また、前記第１ステップを、ローアドレス毎に行うことが望ましい。
【００４１】
また、前記第１ステップをローアドレス毎に行う場合、前記第１ステップを行わないローアドレスに対応するワードラインには、前記しきい値電圧Ｖｔｈ．ｌより低い電圧を印加することが望ましい。
【００４２】
また、前記第１ステップを行った後、前記複数の単位セル各々に対するリフレッシュ動作を行うことが望ましい。
【００４３】
本発明に係る別の不揮発性ＤＲＡＭの駆動方法は、複数の単位セルを有し、該複数の単位セル各々が、第１酸化膜、窒化膜、第２酸化膜、コントロールゲート、第１接合領域、及び第２接合領域を備えたトランジスタと、該トランジスタの前記第２接合領域とプレート電極電源端との間に接続されたキャパシタとを備えた不揮発性ＤＲＡＭの駆動方法であって、前記複数の単位セル各々の前記第１酸化膜及び前記窒化膜の界面に蓄積された電荷量に応じて、対応する前記キャパシタにデータを保存する第１ステップと、前記複数の単位セル各々の前記第１酸化膜及び前記窒化膜の界面に蓄積される電荷量を一定にして、前記複数の単位セル各々の前記トランジスタのしきい値電圧を同じ電圧レベルの第１しきい値電圧に調整する第２ステップと、前記複数の単位セル各々の前記キャパシタにデータを保存する、又は前記キャパシタからデータを読み取るノーマルＤＲＡＭモードで前記不揮発性ＤＲＡＭを動作させる第３ステップと、パワーオフ時のデータ保存のため、前記複数の単位セル各々の前記キャパシタに保存されたデータに応じて、対応する前記第１酸化膜及び前記窒化膜の界面に選択的に電荷を蓄積させる第４ステップとを含むことを特徴としている。
【００４４】
また、前記第２ステップの前に、前記複数の単位セル各々の前記キャパシタに保存されたデータをバックアップする第５ステップと、前記第２ステップの後に、前記第５ステップでバックアップしたデータを前記複数の単位セル各々の前記キャパシタに保存する第６ステップとをさらに含むことが望ましい。
【００４５】
また、前記第１ステップが、前記複数の単位セル各々の前記キャパシタを充電する第１−１ステップと、前記複数の単位セル各々の前記キャパシタのうち、対応する前記トランジスタが、相対的に低いしきい値電圧を有するキャパシタを放電させる第１−２ステップとを含むことが望ましい。
【００４６】
また、前記第１ステップが、前記複数の単位セル各々をリフレッシュさせる第１−３ステップをさらに含むことが望ましい。
【００４７】
また、前記第１ステップを、ローアドレス毎に行うことが望ましい。
【００４８】
また、前記第１−１ステップが、前記複数の単位セル各々の前記コントロールゲートに高電圧を印加して、前記複数の単位セル各々の前記トランジスタをターンオンさせる第１−１Ａステップと、前記複数の単位セル各々の前記第１接合領域に電源電圧を印加して、前記複数の単位セル各々の前記キャパシタを充電する第１−１Ｂステップとを含むことが望ましい。
【００４９】
また、前記第１−２ステップが、前記複数の単位セル各々の前記コントロールゲートに所定電圧を印加して、前記複数の単位セル各々の前記トランジスタのうち、相対的に低いしきい値電圧を有するトランジスタをターンオンさせる第１−２Ａステップと、前記複数の単位セル各々の前記第１接合領域に接地電圧を印加して、前記複数の単位セル各々の前記キャパシタのうち、対応する前記トランジスタが、相対的に低いしきい値電圧を有するキャパシタを放電させる第１−２Ｂステップとを含むことが望ましい。
【００５０】
また、前記第２ステップが、前記複数の単位セル各々の前記第１酸化膜及び前記窒化膜の界面に一定量の電荷を蓄積させて、前記複数の単位セル各々の前記トランジスタが前記第１しきい値電圧より高いしきい値電圧を有するようにする第２−１ステップと、前記複数の単位セル各々の前記キャパシタを充電する第２−２ステップと、前記複数の単位セル各々の前記コントロールゲートと前記第１接合領域との間に前記第１しきい値電圧に該当する電圧を印加して、前記複数の単位セル各々の前記トランジスタのうち、対応する前記トランジスタがターンオンされたキャパシタを放電させる第２−３ステップと、前記複数の単位セル各々の前記トランジスタのうち、前記第２−３ステップでターンオンされなかったトランジスタの前記第１酸化膜及び前記窒化膜の界面に蓄積された所定量の電荷を抽出して、ターンオンされなかった前記トランジスタのしきい値電圧を低下させる第２−４ステップとを含んでおり、前記複数の単位セル各々の前記トランジスタのしきい値電圧が、前記第１しきい値電圧になるまで、前記第２−３ステップと前記第２−４ステップとを繰り返すことが望ましい。
【００５１】
また、前記第２−２ステップが、前記複数の単位セル各々の前記トランジスタに高電圧を印加して、前記複数の単位セル各々の前記トランジスタをターンオンさせる第２−２Ａステップと、前記複数の単位セル各々の前記第１接合領域に電源電圧を印加して、前記複数の単位セル各々の前記キャパシタを充電する第２−２Ｂステップとを含むことが望ましい。
【００５２】
また、前記第２−３ステップを、前記複数の単位セル各々の前記トランジスタの前記コントロールゲートに前記第１しきい値電圧を印加し、前記第１接合領域に接地電圧を印加して行うことが望ましい。
【００５３】
また、前記第２−３ステップを、前記複数の単位セル各々の前記トランジスタの前記コントロールゲートに接地電圧を印加し、前記第１接合領域に前記第１しきい値電圧に該当する電圧のマイナス電圧を印加して行うことが望ましい。
【００５４】
また、前記第２−４ステップを、前記複数の単位セル各々の前記コントロールゲートにマイナス電圧を印加し、前記プレート電極電源端に供給する電圧レベルを上昇させて、電荷が充電されている前記キャパシタに対応する前記第２接合領域の電圧レベルを上昇させ、前記第１酸化膜及び前記窒化膜の界面に蓄積された所定量の電荷を抽出して前記キャパシタに移動させて行うことが望ましい。
【００５５】
また、前記第２ステップを、ローアドレス毎に行うことが望ましい。
【００５６】
また、前記第４ステップが、パワーオフ時にデータを保存するための前記第１しきい値電圧より低いレベルの第２しきい値電圧を前記複数の単位セル各々の前記コントロールゲートに印加する第４−１ステップと、前記複数の単位セル各々の前記キャパシタのうち、対応する前記トランジスタが前記第２しきい値電圧でターンオンされるキャパシタを放電させる第４−２ステップと、前記複数の単位セル各々の前記トランジスタのうち、前記第４−２ステップでターンオンされなかったトランジスタの前記第１酸化膜及び前記窒化膜の界面に蓄積された所定量の電荷を抽出して、ターンオンされなかった前記トランジスタのしきい値電圧を低下させる第４−３ステップとを含んでおり、前記複数の単位セル各々の前記トランジスタのうち、前記第４−２ステップでターンオンされなかったトランジスタのしきい値電圧が、前記第２しきい値電圧になるまで、前記第４−１ステップ〜前記第４−３ステップを繰り返すことが望ましい。
【００５７】
また、前記第４−２ステップが、前記複数の単位セル各々の前記コントロールゲートに前記第２しきい値電圧を印加し、前記複数の単位セル各々の前記第１接合領域に接地電圧を供給して、前記複数の単位セル各々の前記キャパシタのうち、対応する前記トランジスタが前記第２しきい値電圧でターンオンされたキャパシタに充電されていた電荷を放電させる第４−２Ａステップを含むことが望ましい。
【００５８】
また、前記第４−３ステップが、前記複数の単位セル各々の前記コントロールゲートにマイナス電圧を印加する第４−３Ａステップと、前記複数の単位セル各々の前記プレート電極電源端に供給する電圧を上昇させ、電荷が充電されている前記キャパシタに対応する前記第２接合領域に印加される電圧を上昇させる第４−３Ｂステップと、電荷が充電されている前記キャパシタに対応する前記第１酸化膜及び前記窒化膜の界面に蓄積されている所定量の電荷を対応するキャパシタに抽出して、しきい値電圧を低下させる第４−３Ｃステップとを含むことが望ましい。
【００５９】
また、前記第４ステップを、ローアドレス毎に行うことが望ましい。
【００６０】
また、前記第１ステップが、前記複数の単位セル各々の前記キャパシタのうち、対応する前記トランジスタが低いしきい値電圧Ｖｔｈ．ｌを有するキャパシタに第１レベルのデータを保存し、対応する前記トランジスタが高いしきい値電圧Ｖｔｈ．ｈを有するキャパシタに第２レベルのデータを保存するように、前記第３ステップ動作時に前記第１接合領域に印加されるプリチャージ電圧をＶｂｌｐとして下記の数式２で定義される第１ゲート電圧Ｖｇを、前記複数の単位セル各々の前記コントロールゲートに印加する第１ゲート電圧印加ステップを含むことが望ましい。
Ｖｇ＝  Ｖｂｌｐ＋（Ｖｔｈ．ｈ  ＋  Ｖｔｈ．ｌ）／２  ・・・  数式２
また、前記第１ステップを、ローアドレス毎に行うことが望ましい。
【００６１】
また、前記第１ステップをローアドレス毎に行う場合、前記第１ステップを行わないローアドレスに対応するワードラインには、前記しきい値電圧Ｖｔｈ．ｌより低い電圧を印加することが望ましい。
【００６２】
また、前記第１ステップを行った後、前記複数の単位セル各々に対するリフレッシュ動作を行うことが望ましい。
【００６３】
本発明に係る不揮発性ＤＲＡＭは、複数の単位セルを有し、該複数の単位セル各々が、フローティングゲート、コントロールゲート、第１接合領域、及び第２接合領域を備えたトランジスタと、該トランジスタの第２接合領域とプレート電極電源端との間に接続されたキャパシタとを備え、パワーオフ時には、前記複数の単位セル各々の前記フローティングゲートに電荷が選択的に蓄積されることによってデータが保存され、パワーオン時には、前記複数の単位セル各々の前記キャパシタに電荷が選択的に蓄積されることによってデータが保存されるように構成されていることを特徴としている。
【００６４】
本発明に係る別の不揮発性ＤＲＡＭは、複数の単位セルを有し、該複数の単位セル各々が、第１酸化膜、窒化膜、第２酸化膜、コントロールゲート、第１接合領域、及び第２接合領域とを備えたトランジスタと、該トランジスタの前記第２接合領域とプレート電極電源端との間に接続されたキャパシタとを備え、パワーオフ時には、前記複数の単位セル各々の前記第１酸化膜及び前記窒化膜の界面に電荷が選択的に蓄積されることによってデータが保存され、パワーオン時には、前記複数の単位セル各々の前記キャパシタに電荷が選択的に蓄積されることによってデータが保存されるように構成されていることを特徴としている。
【００６５】
本発明に係るさらに別の不揮発性ＤＲＡＭは、複数の単位セルを有し、該複数の単位セル各々が、第１酸化膜、窒化膜、コントロールゲート、第１接合領域、及び第２接合領域を備えたトランジスタと、該トランジスタの第２接合領域とプレート電極電源端との間に接続されたキャパシタとを備え、パワーオフ時には、前記複数の単位セル各々の前記第１酸化膜及び前記窒化膜の界面に電荷が選択的に蓄積されることによってデータが保存され、パワーオン時には、前記複数の単位セル各々の前記キャパシタに電荷が選択的に蓄積されることによってデータが保存されるように構成されていることを特徴としている。
【発明の効果】
【００６６】
上述したような本発明に係る不揮発性ＤＲＡＭ及びその駆動方法によれば、電源供給時には、通常のＤＲＡＭのようなキャパシタを用いた高速なデータアクセス動作を行うことができ、且つ電源供給中断時にも保存されたデータを維持することができる。
【００６７】
また、本発明に係る不揮発性ＤＲＡＭは、従来の技術に係るＤＲＡＭと略同じ回路構造を有するので、素子の占有面積を拡大させることなく、上記効果を得ることができる。
【００６８】
また、本発明に係る不揮発性ＤＲＡＭ及びその駆動方法によれば、上記のような高速動作特性及び不揮発性を活かして多種多様なシステムへの適用が可能となる。さらに、本発明に係る不揮発性ＤＲＡＭ及びその駆動方法が適用されたシステムにおいては、メモリ装置を使用しない間、メモリ装置への電力供給を停止させることができ、消費電力を大幅に低減させることができる。
【発明を実施するための最良の形態】
【００６９】
以下、本発明の実施の形態について添付した図面を参照しながら説明する。
【００７０】
図３は、本発明の実施の形態に係る不揮発性ＤＲＡＭの単位セルにおけるトランジスタの断面構造を示す図である。
【００７１】
図３に示すように、本実施の形態に係る不揮発性ＤＲＡＭは、複数の単位セルを有し、該複数の単位セル各々が、ゲート第１絶縁膜３１、フローティングゲート３２、ゲート第２絶縁膜３３、コントロールゲート３４、第１接合領域３５、及び第２接合領域３６を備えたトランジスタと、トランジスタの第２接合領域３６とプレート電極電源端との間に接続されたキャパシタＣａｐとを備えた複数の単位セルを備えている。図中、符号３０ｃはＰ型ウェルを示しており、該Ｐ型ウェル３０ｃはトランジスタのバルク領域をなす。また、図中、符号３０ｂはＮ型ウェルを示しており、符号３０ａはＰ型半導体基板を示している。
【００７２】
フローティングゲート３２は、パワーオフ時に電荷を蓄積するための電極である。フローティングゲート３２に電荷が充電されている場合、トランジスタは高いしきい値電圧Ｖｔｈ．ｈを有し、フローティングゲート３３に電荷が充電されていない場合、低いしきい値電圧Ｖｔｈ．ｌを有する。高いしきい値電圧Ｖｔｈ．ｈを有する場合はデータ「０」が保存されている場合に該当し、低いしきい値電圧Ｖｔｈ．ｌを有する場合はデータ「１」が保存されている場合に該当する。
【００７３】
コントロールゲート３４は、ワードラインに接続されており、ワードライン電圧Ｖｇが供給されるようになっている。
【００７４】
第１接合領域３５及び第２接合領域３６は、Ｎ型導電性不純物でドーピングされた領域である。第１接合領域３５はビットラインに接続されており、ビットライン電圧Ｖｂｌが供給されるようになっている。
【００７５】
キャパシタＣａｐは、その一端であるストレージノードが第２接合領域３６に接続されており、他端であるプレートノードにはプレート電極電圧Ｖｃｐが印加されるようになっている。
【００７６】
上記のような構成要素を有する本実施の形態に係る不揮発性ＤＲＡＭは、パワーオフ時には、複数の単位セル各々のフローティングゲート３２に電荷が選択的に蓄積されることによってデータが保存され、パワーオン時には、複数の単位セル各々のキャパシタＣａｐに電荷が選択的に蓄積されることによってデータが保存されるように構成されている。以下、図面を参照しながら、このような駆動を行うための本実施の形態に係る不揮発性ＤＲＡＭの駆動方法及びその動作を説明する。
【００７７】
本実施の形態に係る不揮発性ＤＲＡＭにおいては、リコールモード、しきい値電圧調整モード、ノーマルＤＲＡＭモード、プログラムモードの四つの動作モードがあり、本実施の形態に係る不揮発性ＤＲＡＭの駆動方法は、これらの各動作モードで本実施の形態に係る不揮発性ＤＲＡＭを動作させる第１ステップ、第２ステップ、第３ステップ、及び第４ステップを含む。
【００７８】
まず、第１ステップにおいては、本実施の形態に係る不揮発性ＤＲＡＭを上記リコールモードで動作させ、複数の単位セル各々のフローティングゲート３２に蓄積された電荷量に応じて、対応するキャパシタＣａｐにデータを保存する。
【００７９】
本実施の形態に係る不揮発性ＤＲＡＭにおいては、電源が供給されている場合、通常のＤＲＡＭと同様の動作であるノーマルＤＲＡＭモードで動作するが、電源供給が中断されている場合、フローティングゲート３２に蓄積された電荷の有無によりデータを保存する。したがって、電源が供給された場合、最初にフローティングゲート３２に蓄積された電荷の有無を判別し、それに応じてキャパシタにデータを保存する。この処理を行うのが上記リコールモードである。
【００８０】
図４Ａ〜図４Ｃは、図３に示した不揮発性ＤＲＡＭの単位セルをリコールモードで動作させる様子を順に示す図である。
【００８１】
まず図４Ａに示すように、第１−１ステップとして、複数の単位セル各々のキャパシタＣａｐを充電する。第１−１ステップは、複数の単位セル各々のコントロールゲート３４に高電圧を印加して、複数の単位セル各々のトランジスタをターンオンさせる第１−１Ａステップと、複数の単位セル各々の第１接合領域３５に電源電圧を印加して、複数の単位セル各々のキャパシタＣａｐを充電する第１−１Ｂステップとを含む。
【００８２】
本実施の形態では、第１−１Ａステップとして、コントロールゲート３４に約４Ｖの高電圧を印加し、第１−１Ｂステップとして、ビットライン電圧Ｖｂｌに約２．５Ｖの電圧を印加する。プレート電極電圧Ｖｃｐには約０Ｖを印加する。これによってゲート第１絶縁膜３１の下方にチャネル３７が形成されてキャパシタＣａｐに電荷が充電される。尚、バルク電圧Ｖｂｂには約−１Ｖを供給する。
【００８３】
次いで、図４Ｂ（ａ）及び（ｂ）に示すように、第１−２ステップとして、複数の単位セル各々のキャパシタＣａｐのうち、対応するトランジスタが、相対的に低いしきい値電圧を有するキャパシタＣａｐを放電させる。第１−２ステップは、複数の単位セル各々のコントロールゲート３４に所定電圧を印加して、複数の単位セル各々のトランジスタのうち、相対的に低いしきい値電圧を有するトランジスタをターンオンさせる第１−２Ａステップと、前記複数の単位セル各々の第１接合領域３５に接地電圧を印加して、複数の単位セル各々のキャパシタＣａｐのうち、対応するトランジスタが、相対的に低いしきい値電圧を有するキャパシタＣａｐを選択的に放電させる第１−２Ｂステップとを含む。
【００８４】
本実施の形態では、第１−２Ａステップとして、コントロールゲート３４には所定電圧となる低いしきい値電圧Ｖｔｈ．ｌに該当する約０Ｖを印加し、第１−２Ｂステップとして、ビットライン電圧Ｖｂｌに約０Ｖを印加する。プレート電極電圧Ｖｃｐには接地電圧となる約０Ｖを印加する。
【００８５】
これにより、図４Ｂ（ａ）に示すように、トランジスタのフローティングゲート３２に電荷が蓄積されていない場合、しきい値電圧は、低いしきい値電圧Ｖｔｈ．ｌに維持されているので、第１接合領域３５と第２接合領域３６との間にチャネル３７が形成される。したがって、キャパシタＣａｐに充電された電荷がビットラインを通って放電される。
【００８６】
一方、図４Ｂ（ｂ）に示すように、トランジスタのフローティングゲート３２に電荷が蓄積されている場合、しきい値電圧は、高いしきい値電圧Ｖｔｈ．ｈに維持されているので、第１接合領域３５と第２接合領域３６との間にチャネルが形成されない。したがって、上記第１−１ステップにおいてキャパシタＣａｐに充電された電荷は放電されずにキャパシタＣａｐに残る。
【００８７】
以上のように、本実施の形態に係る不揮発性ＤＲＡＭに電源が供給された後上記第１ステップを行うことにより、各単位セルのトランジスタのフローティングゲート３２に電荷が蓄積されていない場合には、図４Ｃ（ａ）に示すように、該当する単位セルのキャパシタＣａｐが放電された状態となり、フローティングゲート３２に電荷が蓄積されている場合には、図４Ｃ（ｂ）に示すように、該当する単位セルのキャパシタＣａｐに電荷が充電された状態となる。
【００８８】
上述した第１ステップは、フローティングゲートに蓄積されている電荷とキャパシタＣａｐに保存されるデータとの対応をより確実にするために、複数の単位セル各々をリフレッシュさせる第１−３ステップをさらに含むとよい。また、上述した第１ステップは、ローアドレス毎に行うようにする。
【００８９】
上記第１ステップによれば、データ「１」がフローティングゲート３２に保存されていた場合、即ち、フローティングゲート３２に電荷が充電されておらず、トランジスタが低いしきい値電圧Ｖｔｈ．ｌを有する場合、対応するキャパシタＣａｐには電荷が充電されないので、データ「０」が保存される。これに対し、データ「０」がフローティングゲート３２に保存されている場合、即ち、フローティングゲート３２に電荷が充電されており、トランジスタが高いしきい値電圧Ｖｔｈ．ｈを有する場合、対応するキャパシタＣａｐには電荷が充電され、データ「１」が保存される。
【００９０】
このように逆になったデータを元々のデータへと反転させる処理が必要となる。そこで、本実施の形態に係る不揮発性ＤＲＡＭの駆動方法は、上記第２ステップの前に、複数の単位セル各々のキャパシタＣａｐに保存されたデータを別の単位セルにバックアップする第５ステップと、上記第２ステップの後に、該第５ステップでバックアップしたデータを複数の単位セル各々のキャパシタＣａｐに保存する第６ステップとをさらに含むことが望ましい。上記第５ステップでは、最初にキャパシタＣａｐに保存されたデータは、最初にフローティングゲート３２に保存されていたデータとは逆のデータとなっているため、反転してバックアップする。
【００９１】
次いで、第２ステップにおいて、複数の単位セル各々のフローティングゲート３２に蓄積される電荷量を一定にして、複数の単位セル各々のトランジスタのしきい値電圧を同じ電圧レベルの第１しきい値電圧に調整する。この処理を行うのが上記しきい値電圧調整モードである。
【００９２】
図５Ａ〜図５Ｄは、図３に示した不揮発性ＤＲＡＭの単位セルをしきい値電圧調整モードで動作させる様子を順に示す図である。
【００９３】
上記第１ステップの後では、電源供給が中断されている間にフローティングゲート３２がデータを保持していたため、複数の単位セル各々のトランジスタの中には、低いしきい値電圧Ｖｔｈ．ｌを有するものと、高いしきい電圧Ｖｔｈ．ｈを有するものとが混在している。そこで、第２ステップのしきい値電圧調整モードでは、各単位セルのトランジスタのしきい値電圧Ｖｔｈを後述するノーマルＤＲＡＭモードで動作させる場合の第１しきい値電圧、本実施の形態では高いしきい値電圧Ｖｔｈ．ｈに調整する。
【００９４】
まず、第２−１ステップとして、複数の単位セル各々のフローティングゲート３２に一定量の電荷を蓄積させて、複数の単位セル各々のトランジスタが上記第１しきい値電圧より高いしきい値電圧を有するようにする。
【００９５】
本実施の形態では、第２−１ステップとして、図５Ａに示すように、コントロールゲート３４に約５Ｖの高電圧を印加し、第１接合領域３５に印加されるビットライン電圧Ｖｂｌに約−３Ｖの電圧を印加し、バルク電圧Ｖｂｂにも約−３Ｖを印加する。これにより、第１接合領域３５から供給される電荷がトンネルリング現状によってフローティングゲートに蓄積され、その結果、複数の単位セル各々のトランジスタは、高いしきい値電圧Ｖｔｈ．ｈよりさらに高いしきい値電圧を有することとなる。尚、プレート電極電圧Ｖｃｐには約０Ｖを供給する。
【００９６】
次いで、第２−２ステップとして、複数の単位セル各々のキャパシタＣａｐを充電する。第２−２ステップは、複数の単位セル各々のトランジスタに高電圧を印加して、複数の単位セル各々のトランジスタをターンオンさせる第２−２Ａステップと、複数の単位セル各々の第１接合領域３５に電源電圧を印加して、複数の単位セル各々のキャパシタＣａｐを充電する第２−２Ｂステップとを含む。
【００９７】
本実施の形態では、第２−２Ａステップとして、図５Ｂに示すように、コントロールゲート３４には高くなったしきい値電圧より高い高電圧である約５Ｖを印加し、第２−２Ｂステップとして、ビットライン電圧Ｖｂｌには約２．５Ｖを印加する。バルク電圧には約−１Ｖを印加する。これにより、ゲート第１絶縁膜３１の下方にチャネルが形成され、チャネルを通してキャパシタＣａｐに電荷が充電され、ストレージノード電圧Ｖｎは約２．５Ｖに上昇する。尚、プレート電極電圧Ｖｃｐには約０Ｖを供給する。
【００９８】
次いで、第２−３ステップとして、複数の単位セル各々のコントロールゲート３４と第１接合領域３５との間に第１しきい値電圧に該当する電圧を印加して、複数の単位セル各々のキャパシタＣａｐのうち、対応するトランジスタがターンオンされたキャパシタを放電させる。
【００９９】
上述のように第１しきい値電圧は、この第２ステップによって調節され、後のノーマルＤＲＡＭモードでの動作時に維持されるべき目標しきい値電圧である。本実施の形態では、第１しきい値電圧、即ち高いしきい値電圧Ｖｔｈ．ｈを約１．０Ｖとしている。そして、図５Ｃに示すように、複数の単位セル各々の前記トランジスタのコントロールゲート３４に第１しきい値電圧となる高いしきい値電圧Ｖｔｈ．ｈ約１．０Ｖを印加し、ビットライン電圧Ｖｂｌに約０Ｖの接地電圧を印加して、コントロールゲート３４と第１接合領域３５との間に第１しきい値電圧に該当する電圧約１．０Ｖを印加している。バルク電圧Ｖｂｂに約−１Ｖを印加する。
【０１００】
これにより、図５Ｃ（ａ）に示すように、トランジスタのしきい値電圧Ｖｔｈが高いしきい値電圧Ｖｔｈ．ｈである場合には、チャネル３９が形成され、キャパシタＣａｐに充電されている電荷が放電される。これに対し、図５Ｃ（ｂ）に示すように、トランジスタのしきい値電圧Ｖｔｈが高いしきい値電圧Ｖｔｈ．ｈより高い場合には、チャネルが形成されずキャパシタＣａｐに充電された電荷が放電されない。この場合、フローティングゲート３２に蓄積された電荷の所定量を抽出して、しきい値電圧Ｖｔｈを高いしきい値電圧Ｖｔｈ．ｈに下げなければならない。
【０１０１】
別の実施の形態では、上記第２−３ステップを、複数の単位セル各々の前記トランジスタのコントロールゲート３４に約０Ｖの接地電圧を印加し、ビットライン電圧に第１しきい値電圧に該当する電圧のマイナス電圧を印加して行ってもよい。
【０１０２】
次いで、第２−４ステップとして、複数の単位セル各々のトランジスタのうち、上記第２−３ステップでターンオンされなかったトランジスタのフローティングゲート３２に蓄積された所定量の電荷を抽出して、ターンオンされなかったトランジスタのしきい値電圧Ｖｔｈを低下させる。
【０１０３】
本実施の形態では、図５Ｄに示すように、複数の単位セル各々のコントロールゲート３４に約−３Ｖのマイナス電圧を印加し、ビットライン電圧Ｖｂｌに約０Ｖを印加し、バルク電圧Ｖｂｂに約−３Ｖを印加する。さらに、プレート電極電源端に供給するプレート電極電圧Ｖｃｐの電圧レベルを約０Ｖから約２．５Ｖに高める。これによって、電荷が充電されているキャパシタＣａｐに対応する第２接合領域３６の電圧レベル、即ちストレージノード電圧Ｖｎをカップリング作用により約２．５Ｖから約５Ｖに上昇させ、これにより、フローティングゲート３２に蓄積された所定量の電荷を抽出してキャパシタＣａｐに移動させる。このようにして、ターンオンされなかったトランジスタのしきい値電圧Ｖｔｈを低くする。
【０１０４】
上記第２ステップは、上記第２−１ステップと、上記第２−２ステップと、上記第２−３ステップと、上記第２−４ステップとを含んでおり、複数の単位セル各々のトランジスタのしきい値電圧Ｖｔｈが、第１しきい値電圧、即ち高いしきい値電圧Ｖｔｈ．ｈになるまで、上記第２−３ステップと上記第２−４ステップとを繰り返す。
【０１０５】
即ち、上記第２−４ステップを行った後、再び、図５Ｃに示すように、コントロールゲート３４に目標しきい値電圧Ｖｔｈ．ｈを印加し、ビットライン電圧Ｖｂｌに約０Ｖを印加してキャパシタＣａｐを放電させる上記第２−３ステップを行う。上記のように、トランジスタのしきい値電圧が高いしきい値電圧Ｖｔｈ．ｈである場合、キャパシタＣａｐが放電される。また、高いしきい値電圧Ｖｔｈ．ｈより高い場合には、再度図５Ｄに示すように、フローティングゲート３２に蓄積された所定量の電荷を抽出してしきい値電圧をさらに低下させる上記第２−４ステップを行う。尚、図５Ｃ及び図５Ｄに示すように、キャパシタＣａｐに保存された電荷を放電させ、しきい値電圧を低下させる動作を一度行ってから単位セルをリフレッシュする動作を行うとよい。
【０１０６】
図５Ｅは、しきい値電圧調整モードにおいて、各しきい値電圧が上記第２−３ステップと上記第２−４ステップとの繰り返しによって調整されていく様子を示すグラフである。
【０１０７】
図５Ｅに示すように、図５Ｃ及び図５Ｄに示す上記第２−３ステップ及び上記第２−４ステップによりキャパシタＣａｐに保存された電荷を放電させ、しきい値電圧を低下させる動作を一つのサイクルとして、複数の単位セル各々のしきい値電圧が高いしきい値電圧Ｖｔｈ．ｈになるまで、この処理を繰り返す。
【０１０８】
対応するトランジスタのしきい値電圧が高いしきい値電圧Ｖｔｈ．ｈとなった単位セルでは、対応するキャパシタＣａｐが放電されて、しきい値電圧の降下が中断される。これに対し、対応するトランジスタのしきい値電圧が高いしきい値電圧Ｖｔｈ．ｈより高い場合には、しきい値電圧の降下が継続する。
【０１０９】
上記第２ステップによるしきい値電圧の調整が終わると、上記第５ステップでバックアップしたデータを複数の単位セル各々のキャパシタＣａｐに保存する上記第６ステップを行う。尚、しきい値電圧調整モードで動作させる上記第２ステップも、リコールモードで動作させる上記第１ステップと同様にローアドレス毎に行う。
【０１１０】
上記第２ステップでしきい値電圧をノーマルＤＲＡＭモード用の高いしきい値電圧Ｖｔｈ．ｈとした後には、第３ステップとして、複数の単位セル各々のキャパシタＣａｐにデータを保存する、又はキャパシタＣａｐからデータを読み取る通常の揮発性ＤＲＡＭと同様のノーマルＤＲＡＭモードで前記不揮発性ＤＲＡＭを動作させる。
【０１１１】
図６は、図３に示した不揮発性ＤＲＡＭの単位セルをノーマルＤＲＡＭモードで動作させる様子を示す図である。
【０１１２】
上記のように、本実施の形態に係る不揮発性ＤＲＡＭは、電源が供給されている間は、通常の揮発性ＤＲＡＭと同様に動作するが、この動作を行うのがノーマルＤＲＡＭモードである。本実施の形態では、図示のように、プレート電極電圧Ｖｃｐに約０Ｖを印加し、バルク電圧Ｖｂｂに約−１Ｖの電圧を印加しており、この状態でコントロールゲート３４に約４Ｖの電圧を印加すると、チャネル４０が形成される。したがって、書き込み動作時には、ビットライン電圧Ｖｂｌの状態によってキャパシタＣａｐに電荷が充電されるか、またはキャパシタＣａｐから電荷が放電される。また、読み出し動作時には、キャパシタＣａｐに充電された電荷によりビットライン電圧Ｖｂｌが決定される。
【０１１３】
上述したように、上記ステップ３においてノーマルＤＲＡＭで動作させた後、電源供給を中断する場合、第４ステップとして、パワーオフ時のデータ保存のため、複数の単位セル各々のキャパシタＣａｐに保存されたデータに応じて、対応するフローティングゲート３２に電荷を選択的に蓄積させる。この処理を行うのが上記プログラムモードである。
【０１１４】
図７Ａ及び図７Ｂは、図３に示した不揮発性ＤＲＡＭの単位セルをプログラムモードで動作させる様子を示す図である。
【０１１５】
まず、第４−０ステップとして、複数の単位セル各々のトランジスタのフローティングゲート３２に蓄積された所定量の電荷を抽出して、トランジスタのしきい値電圧Ｖｔｈを低下させる。該第４−０ステップは、複数の単位セル各々のコントロールゲート３４にマイナス電圧を印加する第４−０Ａステップと、複数の単位セル各々のプレート電極電源端に供給する電圧を上昇させ、電荷が充電されているキャパシタＣａｐに対応する第２接合領域３６に印加される電圧を上昇させる第４−０Ｂステップと、電荷が充電されているキャパシタＣａｐに対応するフローティングゲート３２に蓄積されている所定量の電荷を対応するキャパシタＣａｐに抽出して、しきい値電圧を低下させる第４−０Ｃステップとを含む。
【０１１６】
本実施の形態では、図７Ａに示すように、第４−０Ａステップとして、複数の単位セル各々のコントロールゲート３４に約−３Ｖのマイナス電圧を印加する。そして、ビットライン電圧Ｖｂｌに約０Ｖの接地電圧を印加し、バルク電圧Ｖｂｂには約−３Ｖを印加する。さらに、第４−０Ｂステップとして、複数の単位セル各々のプレート電極電源端に供給するプレート電極電圧Ｖｃｐを約０Ｖから約２．５Ｖに上昇させ、電荷が充電されているキャパシタＣａｐに対応する第２接合領域３６に印加される電圧を上昇させる。これにより、キャパシタＣａｐに電荷が充電されている場合には、キャパシタＣａｐのカップリング作用によりストレージノード電圧Ｖｎが約２．５Ｖから約５Ｖに上昇する。これに対し、キャパシタＣａｐに電荷が充電されていない場合には、キャパシタＣａｐのカップリング作用によりストレージノード電圧Ｖｎが約０Ｖから約２．５Ｖに上昇する。
【０１１７】
キャパシタＣａｐに電荷が充電されており、ストレージノード電圧Ｖｎが約５Ｖとなった場合、フローティングゲート３２に蓄積された所定量の電荷が放出されてキャパシタＣａｐに移動する。これによって、電荷が充電されているキャパシタＣａｐに対応するフローティングゲート３２から所定量の電荷を、対応するキャパシタＣａｐに抽出して、対応するトランジスタのしきい値電圧Ｖｔｈを低下させる。これに対し、キャパシタＣａｐに電荷が充電されておらず、ストレージノード電圧Ｖｎが約２．５Ｖとなった場合には、フローティングゲート３２に蓄積された電荷が抽出されず、対応するトランジスタのしきい値電圧は変化しない。
【０１１８】
次いで、第４−１ステップとして、パワーオフ時にデータを保存するための上記第１しきい値電圧より低いレベルの第２しきい値電圧を複数の単位セル各々のコントロールゲート３４に印加する。また、第４−２ステップとして、複数の単位セル各々のキャパシタＣａｐのうち、対応するトランジスタが上記第２しきい値電圧でターンオンされるキャパシタＣａｐを放電させる。該第４−２ステップは、複数の単位セル各々のコントロールゲート３４に上記第２しきい電圧を印加し、複数の単位セル各々の第１接合領域３５に接地電圧を供給して、複数の単位セル各々のキャパシタＣａｐのうち、対応するトランジスタが上記第２しきい値電圧でターンオンされたキャパシタＣａｐに充電されていた電荷を放電させる第４−２Ａステップを含む。
【０１１９】
本実施の形態では、図７Ｂに示すように、コントロールゲート３４に上記第２しきい値電圧として低いしきい値電圧Ｖｔｈ．ｌを印加する。そして、ビットライン電圧Ｖｂｌには約０Ｖを印加し、バルク電圧Ｖｂｂには約−１Ｖを印加し、プレート電極電圧Ｖｃｐには約０Ｖを印加する。
【０１２０】
上述したしきい値電圧Ｖｔｈの低下の結果、トランジスタのしきい値電圧Ｖｔｈが低いしきい値電圧Ｖｔｈ．ｌとなった場合、該トランジスタがターンオンされてチャネルが形成される。その結果、キャパシタＣａｐに充電されていた電荷が第１接合領域３５を通してビットラインに放電される。これに対し、トランジスタのしきい値電圧Ｖｔｈが低いしきい値電圧Ｖｔｈ．ｌより高い場合、該トランジスタはターンオンされず、キャパシタＣａｐ内の電荷は変化しない。
【０１２１】
本実施の形態では、キャパシタＣａｐに電荷が充電されており、データ「１」が保存されている単位セルの場合、対応するトランジスタのしきい値電圧Ｖｔｈを低いしきい値電圧Ｖｔｈ．ｌまで低下させる。
【０１２２】
そのため、第４−３ステップとして、複数の単位セル各々のトランジスタのうち、上記第４−２ステップでターンオンされなかったトランジスタのフローティングゲート３２に蓄積された所定量の電荷を抽出して、ターンオンされなかった前記トランジスタのしきい値電圧を低下させる。
【０１２３】
該第４−３ステップは、上述した第４−０ステップと同様にして行うことができ、上述した第４−０ステップと同様に、複数の単位セル各々の前記コントロールゲートにマイナス電圧を印加する第４−３Ａステップと、複数の単位セル各々のプレート電極電源端に供給する電圧を上昇させ、電荷が充電されているキャパシタＣａｐに対応する第２接合領域３６に印加される電圧を上昇させる第４−３Ｂステップと、電荷が充電されているキャパシタＣａｐに対応するフローティングゲート３２に蓄積されている所定量の電荷を対応するキャパシタＣａｐに抽出して、しきい値電圧を低下させる第４−３Ｃステップとを含む。
【０１２４】
図７Ｃは、プログラムモードにおいて、各しきい値電圧が上記第４−１ステップ〜上記第４−３ステップの繰り返しによって調整されていく様子を示すグラフである。
【０１２５】
上記第４ステップは、上記第４−１ステップと、上記第４−２ステップと、上記第４−３ステップとを含んでおり、図示のように、複数の単位セル各々のトランジスタのうち、前記第４−２ステップでターンオンされなかったトランジスタ即ち、対応するキャパシタＣａｐに電荷が充電されていたトランジスタのしきい値電圧Ｖｔｈが、上記第２しきい値電圧、即ち低いしきい値電圧Ｖｔｈ．ｌになるまで、上記第４−１ステップ〜上記第４−３ステップを繰り返して行う。
【０１２６】
尚、フローティングゲート３２に蓄積されている電荷を抽出してキャパシタＣａｐに移動させ、コントロールゲート３４に低いしきい値電圧Ｖｔｈ．ｌを印加する動作を行った後、リフレッシュ動作を行うことが望ましい。また、プログラムモードで動作させる第４ステップにおいても、上記と同様にローアドレス毎に行う。
【０１２７】
以上のように、本実施の形態に係る不揮発性ＤＲＡＭ及びその駆動方法によれば、電源供給時には、キャパシタＣａｐにデータを保存するので、通常の揮発性ＤＲＡＭのように高速で動作させることができる。また、電源供給が中断されている場合には、キャパシタＣａｐに保存されたデータを、対応するトランジスタのしきい値電圧を調整することによって維持することができる。
【０１２８】
したがって、本実施の形態に係る不揮発性ＤＲＡＭ及びその駆動方法によれば、電源供給時には、通常のＤＲＡＭのようなキャパシタを用いた高速なデータアクセス動作を行うことができ、且つ電源供給中断時にも保存されたデータを維持することができ、電源供給中断時にデータが消滅されてしまうという従来のＤＲＡＭのもっとも大きな短所を克服することができる。
【０１２９】
また、本発明に係る不揮発性ＤＲＡＭは、従来の技術に係るＤＲＡＭと略同じ回路構造を有するので、素子の占有面積を拡大させることなく、上記効果を得ることができる。
【０１３０】
また、本発明に係る不揮発性ＤＲＡＭ及びその駆動方法によれば、上記のような高速動作特性及び不揮発性を活かして多種多様なシステムへの適用が可能となる。さらに、本発明に係る不揮発性ＤＲＡＭ及びその駆動方法が適用されたシステムにおいては、メモリ装置を使用しない間、メモリ装置への電力供給を停止させることができ、消費電力を大幅に低減させることができる。
【０１３１】
次に、本発明の別の実施の形態について説明する。本実施の形態に係る不揮発性ＤＲＡＭの構造は、先の実施の形態の図３に示したものと同様であるので、その詳細な説明を省略する。
【０１３２】
図８は、図３に示した不揮発性ＤＲＡＭの単位セルを、本発明の別の実施の形態に係る不揮発性ＤＲＡＭの駆動方法におけるリコールモードで動作させる様子を示す図である。
【０１３３】
上述したように、上記第１ステップにおいては、本実施の形態に係る不揮発性ＤＲＡＭを上記リコールモードで動作させ、複数の単位セル各々のフローティングゲート３２に蓄積された電荷量に応じて、対応するキャパシタＣａｐにデータを保存する。しかし、先の実施の形態におけるリコールモードでは、パワーオフ時に維持していたデータと逆のデータが各単位セルのキャパシタに保存される。本実施の形態は、これを解決し、リコールモード終了後に各単位セルのキャパシタに保存されたデータと、パワーオフ時にコントロールゲートに保存されたデータとを一致させるものである。
【０１３４】
本実施の形態では、上記第１ステップは、複数の単位セル各々のキャパシタＣａｐのうち、対応するトランジスタが低いしきい値電圧Ｖｔｈ．ｌを有するキャパシタＣａｐに第１レベルのデータを保存し、対応するトランジスタが高いしきい値電圧Ｖｔｈ．ｈを有するキャパシタＣａｐに第２レベルのデータが保存されるように、上記第３ステップのノーマルＤＲＡＭモード動作時に第１接合領域３５に印加されるプリチャージ電圧をＶｂｌｐとして、下記の数式１で定義される第１ゲート電圧Ｖｇを複数の単位セル各々のコントロールゲート３４に印加する第１ゲート電圧印加ステップを含む。
Ｖｇ＝  Ｖｂｌｐ  ＋  （Ｖｔｈ．ｈ  ＋  Ｖｔｈ．ｌ）  ／  ２  ・・・数式１
本実施の形態では、ビットラインのプリチャージ電圧Ｖｂｌｐを約１．２５Ｖ、高いしきい値電圧Ｖｔｈ．ｈを約１．０Ｖ、低いしきい値電圧Ｖｔｈ．ｌを約０Ｖとしている。そして、図８に示すように、ビットライン電圧Ｖｂｌにプリチャージ電圧Ｖｂｌｐを印加し、バルク電圧Ｖｂｂ約−１Ｖを印加し、プレート電極電圧に約０Ｖを印加し、コントロールゲート３４には、上記数式１に該当する電圧Ｖｇとして、約１．７５Ｖを印加する。
【０１３５】
その結果、上記プログラムモードでしきい値電圧Ｖｔｈが、低いしきい値電圧Ｖｔｈ．ｌ約０Ｖとなっているトランジスタに対応するキャパシタＣａｐには、ストレージノード電圧Ｖｎが約１．７５Ｖになるまで電荷が充電される。これに対し、上記プログラムモードでしきい値電圧Ｖｔｈが、高いしきい値電圧Ｖｔｈ．ｈ約１．０Ｖとなっているトランジスタに対応するキャパシタＣａｐには、ストレージノード電圧Ｖｎが約０．７５Ｖになるまで電荷が充電される。
【０１３６】
本実施の形態におけるリコールモードで不揮発性ＤＲＡＭを動作させる上記第１ステップを行った後、複数の単位セル各々に対するリフレッシュ動作を行うことが望ましい。これにより、パワーオフ時にトランジスタのフローティングゲート３２に保存されたデータがキャパシタＣａｐに保存される。
【０１３７】
また、本実施の形態におけるリコールモードで不揮発性ＤＲＡＭを動作させる上記第１ステップも、ローアドレス毎に行う。この場合、このリコールモードで不揮発性ＤＲＡＭを動作させる上記第１ステップを行わないローアドレスに対応するワードラインにはしきい値電圧Ｖｔｈ．ｌより低いマイナス電圧を印加する。これは、本実施の形態におけるリコールモードでは、フローティングゲート３２に蓄積された電荷をキャパシタＣａｐに移動させる際、コントロールゲート３４に比較的低い電圧である約１．７５Ｖの電圧を印加するようになるため、リコールモードを行わないローアドレスに対応するワードラインに接続されたトランジスタが弱くターンオンされてリーク電流が生じるためである。
【０１３８】
次に、本発明のさらに別の実施の形態について説明する。
【０１３９】
図９は、本発明のさらに別の実施の形態に係る不揮発性ＤＲＡＭの単位セルにおけるトランジスタの断面構造を示す図である。
【０１４０】
図９に示すように、本発明のさらに別の実施の形態に係る不揮発性ＤＲＡＭは、複数の単位セルを有し、該複数の単位セル各々が、第１酸化膜となる第１シリコン酸化膜４１、窒化膜となるシリコン窒化膜４２、第２酸化膜となる第２シリコン酸化膜４３、コントロールゲート４４、第１接合領域４５、及び第２接合領域４６を備えたトランジスタと、トランジスタの第２接合領域４６とプレート電極電源端との間に接続されたキャパシタＣａｐとを備えた複数の単位セルを備えている。そして、パワーオフ時には、複数の単位セル各々の第１シリコン酸化膜４１及びシリコン窒化膜４２の界面に電荷が選択的に蓄積されることによってデータが保存され、パワーオン時には、複数の単位セル各々のキャパシタＣａｐに電荷が選択的に蓄積されることによってデータが保存されるように構成されている。
【０１４１】
本実施の形態では、トランジスタが、例えばポリシリコンで構成されるコントロールゲート４４、第２シリコン酸化膜４３、シリコン窒化膜４２、第１シリコン酸化膜４１、シリコン基板４０ａの積層構造となるＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）構造で構成されているので、先の実施の形態のように導電体のフローティングゲートを有する場合に比べて、トランジスタをより容易に製造することができ、有利である。
【０１４２】
上記のように構成されたＳＯＮＯＳ構造を有する不揮発性ＤＲＡＭにおいても、上述した実施の形態と同様に駆動して、同様の効果を得ることができる。ただし、本実施の形態では、電源供給の中断時には、フローティングゲートに代えて、第１酸化膜及び前記窒化膜の界面に電荷を蓄積してデータを保存する。
【０１４３】
したがって、第１ステップにおいては、複数の単位セル各々の第１シリコン酸化膜４１及びシリコン窒化膜４２の界面に蓄積された電荷量に応じて、対応するキャパシタＣａｐにデータを保存し、第２ステップにおいては、複数の単位セル各々の第１シリコン酸化膜４１及びシリコン窒化膜４２の界面に蓄積される電荷量を一定にして、複数の単位セル各々のトランジスタのしきい値電圧を同じ電圧レベルの第１しきい値電圧に調整する。また、第４ステップにおいては、パワーオフ時のデータ保存のため、複数の単位セル各々のキャパシタＣａｐに保存されたデータに応じて、対応する第１シリコン酸化膜４１及びシリコン窒化膜４２の界面に選択的に電荷を蓄積させる。尚、複数の単位セル各々のキャパシタＣａｐにデータを保存する、又はキャパシタＣａｐからデータを読み取るノーマルＤＲＡＭモードで不揮発性ＤＲＡＭを動作させる第３ステップは、上記実施の形態と同様である。
【０１４４】
また、本実施の形態に係る不揮発性ＤＲＡＭの駆動方法も、上記第２ステップの前に、複数の単位セル各々のキャパシタＣａｐに保存されたデータをバックアップする第５ステップと、上記第２ステップの後に、上記第５ステップでバックアップしたデータを複数の単位セル各々のキャパシタＣａｐに保存する第６ステップとをさらに含むことが望ましい。
【０１４５】
また、本実施の形態においても、上記第１ステップが、複数の単位セル各々のキャパシタＣａｐを充電する第１−１ステップと、複数の単位セル各々のキャパシタＣａｐのうち、対応するトランジスタが、相対的に低いしきい値電圧を有するキャパシタＣａｐを放電させる第１−２ステップとを含むことが望ましい。
【０１４６】
また、本実施の形態においても、上記第１ステップが、複数の単位セル各々をリフレッシュさせる第１−３ステップをさらに含むことが望ましい。
【０１４７】
また、上記第１ステップを、ローアドレス毎に行うことが望ましい。
【０１４８】
また、前記第１−１ステップが、複数の単位セル各々のコントロールゲート４４に高電圧を印加して、複数の単位セル各々のトランジスタをターンオンさせる第１−１Ａステップと、複数の単位セル各々の第１接合領域４５に電源電圧を印加して、複数の単位セル各々のキャパシタＣａｐを充電する第１−１Ｂステップとを含むことが望ましい。
【０１４９】
また、上記第１−２ステップが、複数の単位セル各々のコントロールゲート４４に所定電圧を印加して、複数の単位セル各々のトランジスタのうち、相対的に低いしきい値電圧を有するトランジスタをターンオンさせる第１−２Ａステップと、複数の単位セル各々の第１接合領域４５に接地電圧を印加して、複数の単位セル各々のキャパシタＣａｐのうち、対応するトランジスタが、相対的に低いしきい値電圧を有するキャパシタＣａｐを放電させる第１−２Ｂステップとを含むことが望ましい。
【０１５０】
また、上記第２ステップが、複数の単位セル各々の上記第１シリコン酸化膜４１及びシリコン窒化膜４２の界面に一定量の電荷を蓄積させて、複数の単位セル各々のトランジスタが上記第１しきい値電圧より高いしきい値電圧を有するようにする第２−１ステップと、複数の単位セル各々のキャパシタＣａｐを充電する第２−２ステップと、複数の単位セル各々のコントロールゲート４４と第１接合領域４５との間に上記第１しきい値電圧に該当する電圧を印加して、複数の単位セル各々のトランジスタのうち、対応するトランジスタがターンオンされたキャパシタＣａｐを放電させる第２−３ステップと、複数の単位セル各々のトランジスタのうち、上記第２−３ステップでターンオンされなかったトランジスタの上記第１シリコン酸化膜４１及びシリコン窒化膜４２の界面に蓄積された所定量の電荷を抽出して、ターンオンされなかったトランジスタのしきい値電圧を低下させる第２−４ステップとを含んでおり、複数の単位セル各々のトランジスタのしきい値電圧が、上記第１しきい値電圧になるまで、上記第２−３ステップと上記第２−４ステップとを繰り返すことが望ましい。
【０１５１】
また、上記第２−２ステップが、複数の単位セル各々のトランジスタに高電圧を印加して、複数の単位セル各々のトランジスタをターンオンさせる第２−２Ａステップと、複数の単位セル各々の第１接合領域４５に電源電圧を印加して、複数の単位セル各々のキャパシタＣａｐを充電する第２−２Ｂステップとを含むことが望ましい。
【０１５２】
また、上記第２−３ステップを、複数の単位セル各々のトランジスタのコントロールゲート４４に上記第１しきい値電圧を印加し、第１接合領域４５に接地電圧を印加して行うことが望ましい。
【０１５３】
また、上記第２−３ステップを、複数の単位セル各々のトランジスタのコントロールゲート４４に接地電圧を印加し、第１接合領域４５に上記第１しきい値電圧に該当する電圧のマイナス電圧を印加して行うことが望ましい。
【０１５４】
また、上記第２−４ステップを、複数の単位セル各々のコントロールゲート４４にマイナス電圧を印加し、プレート電極電源端に供給する電圧レベルを上昇させて、電荷が充電されているキャパシタＣａｐに対応する上記第２接合領域の電圧レベルを上昇させ、上記第１シリコン酸化膜４１及びシリコン窒化膜４２の界面に蓄積された所定量の電荷を抽出してキャパシタＣａｐに移動させて行うことが望ましい。
【０１５５】
また、上記第２ステップを、ローアドレス毎に行うことが望ましい。
【０１５６】
また、上記第４ステップが、パワーオフ時にデータを保存するための上記第１しきい値電圧より低いレベルの第２しきい値電圧を複数の単位セル各々のコントロールゲート４４に印加する第４−１ステップと、複数の単位セル各々のキャパシタＣａｐのうち、対応するトランジスタが上記第２しきい値電圧でターンオンされるキャパシタＣａｐを放電させる第４−２ステップと、複数の単位セル各々のトランジスタのうち、上記第４−２ステップでターンオンされなかったトランジスタの上記第１シリコン酸化膜４１及びシリコン窒化膜４２の界面に蓄積された所定量の電荷を抽出して、ターンオンされなかったトランジスタのしきい値電圧を低下させる第４−３ステップとを含んでおり、複数の単位セル各々のトランジスタのうち、上記第４−２ステップでターンオンされなかったトランジスタのしきい値電圧が、上記第２しきい値電圧になるまで、上記第４−１ステップ〜上記第４−３ステップを繰り返すことが望ましい。
【０１５７】
また、上記第４−２ステップが、複数の単位セル各々のコントロールゲート４４に上記第２しきい値電圧を印加し、複数の単位セル各々の第１接合領域４５に接地電圧を供給して、複数の単位セル各々のキャパシタＣａｐのうち、対応するトランジスタが上記第２しきい値電圧でターンオンされたキャパシタＣａｐに充電されていた電荷を放電させる第４−２Ａステップを含むことが望ましい。
【０１５８】
また、上記第４−３ステップが、複数の単位セル各々のコントロールゲート４４にマイナス電圧を印加する第４−３Ａステップと、複数の単位セル各々のプレート電極電源端に供給する電圧を上昇させ、電荷が充電されているキャパシタＣａｐに対応する上記第２接合領域に印加される電圧を上昇させる第４−３Ｂステップと、電荷が充電されているキャパシタＣａｐに対応する上記第１シリコン酸化膜４１及びシリコン窒化膜４２の界面に蓄積されている所定量の電荷を対応するキャパシタＣａｐに抽出して、しきい値電圧を低下させる第４−３Ｃステップとを含むことが望ましい。
【０１５９】
また、上記第４ステップを、ローアドレス毎に行うことが望ましい。
【０１６０】
また、上記第１ステップが、複数の単位セル各々のキャパシタＣａｐのうち、対応するトランジスタが低いしきい値電圧Ｖｔｈ．ｌを有するキャパシタＣａｐに第１レベルのデータを保存し、対応するトランジスタが高いしきい値電圧Ｖｔｈ．ｈを有するキャパシタＣａｐに第２レベルのデータを保存するように、上記第３ステップ動作時に第１接合領域４５に印加されるプリチャージ電圧をＶｂｌｐとして下記の数式２で定義される第１ゲート電圧Ｖｇを、複数の単位セル各々のコントロールゲート４４に印加する第１ゲート電圧印加ステップを含むことが望ましい。
Ｖｇ＝  Ｖｂｌｐ＋（Ｖｔｈ．ｈ  ＋  Ｖｔｈ．ｌ）／２  ・・・  数式２
また、上記第１ステップを、ローアドレス毎に行うことが望ましい。
【０１６１】
また、上記第１ステップをローアドレス毎に行う場合、上記第１ステップを行わないローアドレスに対応するワードラインには、しきい値電圧Ｖｔｈ．ｌより低い電圧を印加することが望ましい。
【０１６２】
また、上記第１ステップを行った後、複数の単位セル各々に対するリフレッシュ動作を行うことが望ましい。
【０１６３】
上記各ステップでの具体的な駆動方法は先の実施の形態のものと同様であるので、その詳細な説明は省略する。
【０１６４】
また、さらに別の実施の形態では、図９に示したＳＯＮＯＳ構造の上層の第２シリコン酸化膜４３を省略して、金属で構成されるコントロールゲート、窒化膜、第１シリコン酸化膜、シリコン基板の積層構造となるＭＮＯＳ（Ｍｅｔａｌ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）構造を有するトランジスタとすることもできる。本実施の形態に係る不揮発性ＤＲＡＭにおいても、パワーオフ時には、複数の単位セル各々の第１シリコン酸化膜及びシリコン窒化膜の界面に電荷が選択的に蓄積されることによってデータが保存され、パワーオン時には、複数の単位セル各々のキャパシタＣａｐに電荷が選択的に蓄積されることによってデータが保存されるように構成されている。したがって、この場合の駆動方法も、上述したＳＯＮＯＳ構造を有する不揮発性ＤＲＡＭの場合と同様であるので、その詳細な説明は省略する。
【０１６５】
尚、上記のようなＳＯＮＯＳ構造やＭＮＯＳ構造を有するトランジスタを備えた非揮発性ＤＲＡＭを駆動する場合、上記第２ステップのしきい値電圧調整モードにおいて、ドレイン領域とシリコン窒化膜４２との間に蓄積された電荷を除去する動作を追加するとよい。
【０１６６】
以上、本発明を上記実施の形態を基に説明したが、本発明は上記の実施の形態として開示した範囲に限定されるものではない。本発明に係る技術的思想から逸脱しない範囲内で多くの変更等が可能であり、これらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【０１６７】
【図１Ａ】従来の技術に係るＤＲＡＭの単位セルの構成を概略的に示す回路図である。
【図１Ｂ】図１Ａに示したＤＲＡＭの単位セルにおけるＮＭＯＳトランジスタＮＭＯＳの断面構造を示す図である。
【図２】従来の技術に係るフラッシュメモリの単位セルの断面構造を示す図である。
【図３】本発明の実施の形態に係る不揮発性ＤＲＡＭの単位セルにおけるトランジスタの断面構造を示す図である。
【図４Ａ】図３に示した不揮発性ＤＲＡＭの単位セルをリコールモードで動作させる様子を順に示す図である。
【図４Ｂ】（ａ）はフローティングゲートに電荷が蓄積されていない場合、（ｂ）はフローティングゲートに電荷が蓄積されている場合について、図３に示した不揮発性ＤＲＡＭの単位セルをリコールモードで動作させる様子を順に示す図である。
【図４Ｃ】（ａ）はフローティングゲートに電荷が蓄積されていない場合、（ｂ）はフローティングゲートに電荷が蓄積されている場合について、図３に示した不揮発性ＤＲＡＭの単位セルをリコールモードで動作させる様子を順に示す図である。
【図５Ａ】図３に示した不揮発性ＤＲＡＭの単位セルをしきい値電圧調整モードで動作させる様子を順に示す図である。
【図５Ｂ】図３に示した不揮発性ＤＲＡＭの単位セルをしきい値電圧調整モードで動作させる様子を順に示す図である。
【図５Ｃ】（ａ）はしきい値電圧が高いしきい値電圧である場合、（ｂ）はしきい値電圧が高いしきい値電圧より高い場合について、図３に示した不揮発性ＤＲＡＭの単位セルをしきい値電圧調整モードで動作させる様子を順に示す図である。
【図５Ｄ】図３に示した不揮発性ＤＲＡＭの単位セルをしきい値電圧調整モードで動作させる様子を順に示す図である。
【図５Ｅ】しきい値電圧調整モードにおいて、各しきい値電圧が第２−３ステップと第２−４ステップとの繰り返しによって調整されていく様子を示すグラフである。
【図６】図３に示した不揮発性ＤＲＡＭの単位セルをノーマルＤＲＡＭモードで動作させる様子を示す図である。
【図７Ａ】図３に示した不揮発性ＤＲＡＭの単位セルをプログラムモードで動作させる様子を示す図である。
【図７Ｂ】図３に示した不揮発性ＤＲＡＭの単位セルをプログラムモードで動作させる様子を示す図である。
【図７Ｃ】プログラムモードにおいて、各しきい値電圧が第４−１ステップ〜第４−３ステップの繰り返しによって調整されていく様子を示すグラフである。
【図８】図３に示した不揮発性ＤＲＡＭの単位セルを、本発明の別の実施の形態に係る不揮発性ＤＲＡＭの駆動方法におけるリコールモードで動作させる様子を示す図である。
【図９】本発明のさらに別の実施の形態に係る不揮発性ＤＲＡＭの単位セルにおけるトランジスタの断面構造を示す図である。
【符号の説明】
【０１６８】
３０ａ、４０ａ  半導体基板
３０ｂ、４０ｂ  Ｎウェル領域
３０ｃ、４０ｃ  Ｐウェル領域
３１  ゲート第１絶縁膜
３２  フローティングゲート
３３  ゲート第２絶縁膜
３４、４４  コントロールゲート
３５、４５  第１接合領域
３６、４６  第２接合領域
４１  第１シリコン酸化膜
４２  シリコン窒化膜
４３  第２シリコン酸化膜
Ｃａｐ  キャパシタ
【図１Ａ】
2005078788.tif 000003
【図１Ｂ】
2005078788.tif 000004
【図２】
2005078788.tif 000005
【図３】
2005078788.tif 000006
【図４Ａ】
2005078788.tif 000007
【図４Ｂ】
2005078788.tif 000008
【図４Ｃ】
2005078788.tif 000009
【図５Ａ】
2005078788.tif 000010
【図５Ｂ】
2005078788.tif 000011
【図５Ｃ】
2005078788.tif 000012
【図５Ｄ】
2005078788.tif 000013
【図５Ｅ】
2005078788.tif 000014
【図６】
2005078788.tif 000015
【図７Ａ】
2005078788.tif 000016
【図７Ｂ】
2005078788.tif 000017
【図７Ｃ】
2005078788.tif 000018
【図８】
2005078788.tif 000019
【図９】
2005078788.tif 000020