(57)【要約】【課題】  Ｃｕ配線のスペース領域に空隙（エアギャップ）を有する構造を歩留まりよく形成する。【解決手段】  スペース領域に空隙２８が形成された第１層配線２６の上部の絶縁膜３３、３２をエッチングして配線溝３８を形成する際、絶縁膜３３、３２に対する選択比が高いアルミナマスク３４を使って絶縁膜３３、３２をドライエッチングすることにより、配線溝３８を高い精度で形成する。絶縁膜３３は、窒化シリコン膜、炭化シリコンまたは炭窒化シリコン膜で構成され、絶縁膜３２は、アンモニアプラズマ処理またはＮ2／Ｈ2プラズマ処理によってエッチングできる材料で構成される。【選択図】  図１２
2005136152.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を有する半導体装置の製造方法：
（ａ）半導体基板上の第１絶縁膜に複数の第１配線溝を形成する工程、
（ｂ）前記複数の第１配線溝のそれぞれの内部を含む前記第１絶縁膜上に銅を主成分とする第１導電膜を形成する工程、
（ｃ）前記複数の第１配線溝の外部の前記第１導電膜を化学的機械研磨法で除去することによって、前記複数の第１配線溝のそれぞれの内部に前記第１導電膜からなる第１配線を形成する工程、
（ｄ）前記（ｃ）工程の後、前記第１絶縁膜を除去することによりそれぞれ前記半導体基板上に分離された前記第１配線を形成する工程、
（ｅ）前記（ｄ）工程の後、前記第１配線の上部および側部に、前記第１配線中に含まれる銅の拡散を抑制または防止する機能を有する第２絶縁膜を、前記第２絶縁膜によって前記第１配線のスペース領域が充填されないような膜厚で形成する工程、
（ｆ）前記第２絶縁膜の上部に、第３絶縁膜と前記第３絶縁膜よりも上層の第４絶縁膜とを含む第１層間絶縁膜を形成する工程、
（ｇ）前記（ｅ）工程または前記（ｆ）工程で、前記第１配線のスペース領域に空隙を形成する工程、
（ｈ）前記第１配線の上部の前記第３絶縁膜と前記第４絶縁膜とを貫通するビアホールを形成する工程、
（ｉ）前記（ｈ）工程の前または後に、前記第４絶縁膜の上部に形成したアルミナ膜をマスクにして、前記ビアホール形成領域を含む領域の前記第４絶縁膜をエッチングすることにより、前記４絶縁膜に複数の第２配線溝を形成する工程、
（ｊ）前記アルミナ膜を除去した後、前記複数の第２配線溝および前記ビアホールのそれぞれの内部を含む前記第４絶縁膜上に銅を主成分とする第２導電膜を形成する工程、
（ｋ）前記複数の第２配線溝の外部の前記第２導電膜を化学的機械研磨法で除去することによって、前記複数の第２配線溝および前記ビアホールのそれぞれの内部に前記第２導電膜からなる第２配線を形成する工程。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記第１絶縁膜は、還元性プラズマを用いたエッチングによって除去されることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、前記空隙は、前記第１配線のピッチが最小である領域に形成されることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、前記空隙の上端は、前記第１配線の上面よりも上方に位置していることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、前記空隙は、前記第１配線のスペース領域に前記第２絶縁膜が充填される前に、前記第１配線の側壁上部近傍で前記第２絶縁膜同士が接触することによって形成されることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、前記第４絶縁膜は、還元性プラズマによってエッチングされることを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、前記第４絶縁膜と前記アルミナ膜との間には、前記第４絶縁膜の酸化を抑制または防止する機能を有する第５絶縁膜が設けられることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、前記ビアホールが前記第１配線を露出する領域における前記第１配線の幅を、他の領域における幅よりも広くすることを特徴とする半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法において、前記（ｃ）工程で前記第１配線を形成する際、前記複数の第１配線溝の一部に、前記第１導電膜からなり、かつ配線としての機能を有しないダミー配線を形成することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１記載の半導体装置の製造方法において、前記（ｋ）工程の後、
（ｌ）前記第４絶縁膜を除去する工程、
（ｍ）前記（ｌ）工程の後、前記第２配線中に含まれる銅の拡散を抑制または防止する機能を有する第６絶縁膜を、前記第６絶縁膜によって前記第２配線のスペース領域が充填されないような膜厚で形成する工程、
（ｎ）前記第６絶縁膜の上部に第２層間絶縁膜を形成する工程、
（ｏ）前記（ｍ）工程または前記（ｎ）工程で、前記第２配線のスペース領域に空隙を形成する工程、
をさらに含むことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、前記（ｏ）工程の後、前記第２配線の上層の複数の配線層に、それぞれ複数の配線を形成する工程をさらに有し、前記複数の配線層のうち、少なくとも一部の配線層に形成される前記複数の配線のスペース領域には、前記空隙を形成しないことを特徴とする半導体装置の製造方法。
【請求項１２】
以下の工程を有する半導体装置の製造方法：
（ａ）半導体基板上の第１絶縁膜に複数の第１配線溝を形成する工程、
（ｂ）前記複数の第１配線溝のそれぞれの内部を含む前記第１絶縁膜上に銅を主成分とする第１導電膜を形成する工程、
（ｃ）前記複数の第１配線溝の外部の前記第１導電膜を化学的機械研磨法で除去することによって、前記複数の第１配線溝のそれぞれの内部に前記第１導電膜からなる第１配線を形成する工程、
（ｄ）前記（ａ）工程と前記（ｂ）との間、または前記（ｃ）工程の後、前記第１配線と後の工程で形成される第２配線とを接続するビアホールの下部領域およびその周辺領域の前記第１絶縁膜にエネルギービームを照射することによって、前記エネルギービームが照射された領域の前記第１絶縁膜を変質させる工程、
（ｅ）前記（ｄ）工程の後、前記エネルギービームが照射された領域以外の領域の前記第１絶縁膜を除去し、前記変質させた第１絶縁膜を残す工程、
（ｆ）前記（ｅ）工程の後、前記第１配線の上部および側部に、前記第１配線中に含まれる銅の拡散を抑制または防止する機能を有する第２絶縁膜を、前記第２絶縁膜によって前記第１配線のスペース領域が充填されないような膜厚で形成する工程、
（ｇ）前記第２絶縁膜の上部に、第３絶縁膜と前記第３絶縁膜よりも上層の第４絶縁膜とを含む第１層間絶縁膜を形成する工程、
（ｈ）前記（ｆ）工程または前記（ｇ）工程で、前記第１配線のスペース領域に空隙を形成する工程、
（ｉ）前記第１配線の上部の前記第３絶縁膜と前記第４絶縁膜とを貫通する前記ビアホールを形成する工程、
（ｊ）前記（ｉ）工程の前または後に、前記第４絶縁膜の上部に形成したアルミナ膜をマスクにして、前記ビアホール形成領域を含む領域の前記第４絶縁膜をエッチングすることにより、前記４絶縁膜に複数の第２配線溝を形成する工程、
（ｋ）前記アルミナ膜を除去した後、前記複数の第２配線溝および前記ビアホールのそれぞれの内部を含む前記第４絶縁膜上に銅を主成分とする第２導電膜を形成する工程、
（ｌ）前記複数の第２配線溝の外部の前記第２導電膜を化学的機械研磨法で除去することによって、前記複数の第２配線溝および前記ビアホールのそれぞれの内部に前記第２導電膜からなる第２配線を形成する工程。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、前記エネルギービームは、電子ビームであることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１２記載の半導体装置の製造方法において、前記第１絶縁膜および前記第４絶縁膜は、還元性プラズマを用いたエッチングによって除去されることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、前記第４絶縁膜と前記アルミナ膜との間には、前記第４絶縁膜の酸化を抑制または防止する機能を有する第５絶縁膜が設けられることを特徴とする半導体装置の製造方法。
【請求項１６】
以下の工程を有する半導体装置の製造方法：
（ａ）半導体基板上の第１絶縁膜に複数の第１配線溝を形成する工程、
（ｂ）前記複数の第１配線溝のそれぞれの内部を含む前記第１絶縁膜上に銅を主成分とする第１導電膜を形成する工程、
（ｃ）前記複数の第１配線溝の外部の前記第１導電膜を化学的機械研磨法で除去することによって、前記複数の第１配線溝のそれぞれの内部に前記第１導電膜からなる第１配線を形成する工程、
（ｄ）前記（ｃ）工程の後、前記第１絶縁膜を除去する工程、
（ｅ）前記（ｄ）工程の後、前記第１配線の上面および側部に、前記第１配線中に含まれる銅の拡散を抑制または防止する機能を有する第２導電膜を形成する工程、
（ｆ）前記第１配線の上部に第３絶縁膜と前記第３絶縁膜よりも上層の第４絶縁膜とを含む第１層間絶縁膜を形成し、前記第１配線のスペース領域に空隙を形成する工程、
（ｇ）前記第１配線の上部の前記第３絶縁膜と前記第４絶縁膜とを貫通するビアホールを形成する工程、
（ｈ）前記（ｇ）工程の前または後に、前記第４絶縁膜の上部に形成したアルミナ膜をマスクにして、前記ビアホール形成領域を含む領域の前記第４絶縁膜をエッチングすることにより、前記４絶縁膜に複数の第２配線溝を形成する工程、
（ｉ）前記アルミナ膜を除去した後、前記複数の第２配線溝および前記ビアホールのそれぞれの内部を含む前記第４絶縁膜上に銅を主成分とする第２導電膜を形成する工程、
（ｊ）前記複数の第２配線溝の外部の前記第２導電膜を化学的機械研磨法で除去することによって、前記複数の第２配線溝および前記ビアホールのそれぞれの内部に前記第２導電膜からなる第２配線を形成する工程。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、前記第１配線の断面形状を、上端部の幅が底部の幅よりも広い逆テーパにすることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１６記載の半導体装置の製造方法において、前記第２導電膜は、選択タングステンＣＶＤ法で形成したＷ膜であることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１６記載の半導体装置の製造方法において、前記第１絶縁膜および前記第４絶縁膜は、還元性プラズマを用いたエッチングによって除去されることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９記載の半導体装置の製造方法において、前記第４絶縁膜と前記アルミナ膜との間には、前記第４絶縁膜の酸化を抑制または防止する機能を有する第５絶縁膜が設けられることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、銅（Ｃｕ）を主成分とする導体膜で構成された配線を有する半導体装置の製造に適用して有効な技術に関する。
【背景技術】
【０００２】
高速、高性能のＬＳＩを実現するための技術として、層間絶縁膜の低誘電率化とダマシン（Damascene）法を用いたＣｕ配線の採用が必須になりつつある。特に、層間絶縁膜の低誘電率化は、配線間容量を下げることが出来るのみならず、ＬＳＩの消費電力を下げることも出来るため、非常に重要な技術である。
【０００３】
Ｌｏｗ−Ｋ膜などとも呼ばれる低誘電率絶縁膜は、現在、多くのものが市販されているが、最近では膜中に多数の微細な空孔を形成して誘電率をさらに低くしたポーラス(porous)Ｌｏｗ−Ｋ膜も開発されている。また、配線上に絶縁膜を堆積する際、あらかじめ配線の断面形状を逆テーパ状に形成し、隣接配線間に絶縁膜が堆積されない空隙（誘電定数＝約１．０）を形成することによって、絶縁膜の誘電率を隣接配線間領域で実効的に低くする技術も開発されている（特許文献１）。
【０００４】
米国特許第６１５９８４５号公報（特許文献２）は、基板上の低誘電率絶縁膜に形成した配線溝の内部にダマシン法でＣｕ配線を形成した後、隣接Ｃｕ配線間の低誘電率絶縁膜を除去してＣｕ配線を露出させ、続いて露出したＣｕ配線の上面と側面を窒化シリコンや炭化シリコンなどのバリア絶縁膜で保護した後、バリア絶縁膜の上部にステップカバレージ（段差被覆性）の低い低誘電率絶縁膜を堆積することによって、隣接Ｃｕ配線間に絶縁膜が堆積されない空隙（エアギャップ）を形成する技術を開示している。
【０００５】
米国特許第６２１４７１９号公報（特許文献３）および同第６４０６９９２号公報（特許文献４）は、基板上に第１の絶縁膜により配線パターンを形成した後、第１絶縁膜間に第２絶縁膜によりエアギャップを形成し、その後第１絶縁膜を除去して除去した空間に配線を埋め込むエアギャップ配線に関する技術を開示している。
【０００６】
米国特許第６４０３４６１号公報（特許文献５）は、基板上の絶縁膜に配線パターンを形成した後、絶縁膜に配線導体を埋め込んで、その後絶縁膜を除去して、配線パターンを独立させたのち、再度絶縁膜を堆積する時に隣接する配線間にエアギャップができるようにして絶縁膜を埋め込むエアギャップ配線に関する技術を開示している。
【０００７】
絶縁膜に埋め込まれた配線の上面に選択的にタングステン等をメッキまたはＣＶＤ等を付着させて配線のメタルキャップを形成する技術が公開されている（特許文献６、７）。
【特許文献１】特開２００１−８５５１９号公報
【特許文献２】米国特許第６１５９８４５号公報
【特許文献３】米国特許第６２１４７１９号公報
【特許文献４】米国特許第６４０６９９２号公報
【特許文献５】米国特許第６４０３４６１号公報
【特許文献６】特開平１１−１６９０６号公報
【特許文献７】特開２００３−１７９０００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記したように、低誘電率絶縁膜（Ｌｏｗ−Ｋ膜）は、配線間容量の低減やＬＳＩの低消費電力化を推進するために不可欠の絶縁膜であり、年々、さらなる低誘電率化が進められている。しかし、これまでに市販されている各種低誘電率絶縁膜は、従来から用いられている絶縁膜材料、例えばＣＶＤ法で堆積した酸化シリコン膜などに比べて絶縁耐圧が低いことから、Ｃｕ配線間のＴＤＤＢ（Time Dependence on Dielectric Breakdown）寿命が劣化するという問題がある。しかも、この問題は、誘電率が低い絶縁膜ほど顕著に表れる。また、膜中に多数の微細な空孔を有するポーラスＬｏｗ−Ｋ膜においては、絶縁膜に配線溝などを形成するエッチング工程で各種ガスなどが空孔内に残留し、これが原因で膜のリークレベルが高くなるという特有の問題も指摘されている。
【０００９】
なお、ＴＤＤＢ寿命とは、絶縁破壊の時間的依存性を客観的に計る尺度であって、所定の温度（例えば１４０℃）の測定条件下で電極間に比較的高い電圧を加え、電圧印加から絶縁破壊までの時間を印加電界に対してプロットしたグラフを作成し、このグラフから実際の使用電界強度（例えば０．２ＭＶ／ｃｍ）に外挿して求めた時間（寿命）をいう。
【００１０】
本発明者らは、先にＣｕ配線間ＴＤＤＢ寿命について詳細な検討を行い、その劣化のメカニズムを解明した（特願２００２−３６１３６３号）。その概要を簡単に説明すると、絶縁膜に形成した配線溝の内部にダマシン法でＣｕ配線を形成した場合、Ｃｕ配線の表面には、化学的機械研磨後の表面プロセスによってＣｕＯ（酸化銅）が形成されたり、Ｃｕ配線を覆うキャップ絶縁膜の形成時にＣｕシリサイドが形成されたりする。このようなＣｕＯあるいはＣｕシリサイドは、純粋なＣｕと比較してイオン化され易いため、配線間の電界によってドリフトされ、絶縁膜中に拡散される。また、Ｃｕ配線が形成された絶縁膜の表面は、化学的機械研磨の影響で不連続面となっており、キャップ絶縁膜との密着性が充分でない。そのため、Ｃｕ配線間の絶縁膜とキャップ絶縁膜との界面に上記Ｃｕイオンのリークパスが形成される。このリークパスを流れるリーク電流は、その後、電流による熱ストレスも加わって加速度的に増加し、絶縁破壊を引き起こす。従って、低誘電率絶縁膜のＣｕ配線間ＴＤＤＢ寿命を劣化させないためには、Ｃｕ配線間に上記のようなリークパスが形成されない構造を採用する必要がある。
【００１１】
隣接Ｃｕ配線間に絶縁膜が堆積されない空隙（エアギャップ）を形成する構造は、Ｃｕ配線間に上記のようなリークパスが形成されないので、低誘電率絶縁膜を使用した場合においても、ＴＤＤＢ寿命の劣化を回避することができる。また、ポーラスＬｏｗ−Ｋ膜を使用しなくとも、隣接配線間領域における絶縁膜の誘電率を実効的に低くすることができるので、上述したポーラスＬｏｗ−Ｋ膜特有の問題も回避することができる。
【００１２】
本発明の目的は、Ｃｕ配線のスペース領域に空隙（エアギャップ）を有する構造を歩留まりよく形成することのできる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明による半導体装置の製造方法は、以下の工程を有する。
（ａ）半導体基板上の第１絶縁膜に複数の第１配線溝を形成する工程、
（ｂ）前記複数の第１配線溝のそれぞれの内部を含む前記第１絶縁膜上に銅を主成分とする第１導電膜を形成する工程、
（ｃ）前記複数の第１配線溝の外部の前記第１導電膜を化学的機械研磨法で除去することによって、前記複数の第１配線溝のそれぞれの内部に前記第１導電膜からなる第１配線を形成する工程、
（ｄ）前記（ｃ）工程の後、前記第１絶縁膜を除去することによりそれぞれ前記半導体基板上に分離された前記第１配線を形成する工程、
（ｅ）前記（ｄ）工程の後、前記第１配線の上部および側部に、前記第１配線中に含まれる銅の拡散を抑制または防止する機能を有する第２絶縁膜を、前記第２絶縁膜によって前記第１配線のスペース領域が充填されないような膜厚で形成する工程、
（ｆ）前記第２絶縁膜の上部に、第３絶縁膜と前記第３絶縁膜よりも上層の第４絶縁膜とを含む第１層間絶縁膜を形成する工程、
（ｇ）前記（ｅ）工程または前記（ｆ）工程で、前記第１配線のスペース領域に空隙を形成する工程、
（ｈ）前記第１配線の上部の前記第３絶縁膜と前記第４絶縁膜とを貫通するビアホールを形成する工程、
（ｉ）前記（ｈ）工程の前または後に、前記第４絶縁膜の上部に形成したアルミナ膜をマスクにして、前記ビアホール形成領域を含む領域の前記第４絶縁膜をエッチングすることにより、前記４絶縁膜に複数の第２配線溝を形成する工程、
（ｊ）前記アルミナ膜を除去した後、前記複数の第２配線溝および前記ビアホールのそれぞれの内部を含む前記第４絶縁膜上に銅を主成分とする第２導電膜を形成する工程、
（ｋ）前記複数の第２配線溝の外部の前記第２導電膜を化学的機械研磨法で除去することによって、前記複数の第２配線溝および前記ビアホールのそれぞれの内部に前記第２導電膜からなる第２配線を形成する工程。
【００１６】
本発明による半導体装置の製造方法は、以下の工程を有する。
（ａ）半導体基板上の第１絶縁膜に複数の第１配線溝を形成する工程、
（ｂ）前記複数の第１配線溝のそれぞれの内部を含む前記第１絶縁膜上に銅を主成分とする第１導電膜を形成する工程、
（ｃ）前記複数の第１配線溝の外部の前記第１導電膜を化学的機械研磨法で除去することによって、前記複数の第１配線溝のそれぞれの内部に前記第１導電膜からなる第１配線を形成する工程、
（ｄ）前記（ａ）工程と前記（ｂ）との間、または前記（ｃ）工程の後、前記第１配線と後の工程で形成される第２配線とを接続するビアホールの下部領域およびその周辺領域の前記第１絶縁膜にエネルギービームを照射することによって、前記エネルギービームが照射された領域の前記第１絶縁膜を変質させる工程、
（ｅ）前記（ｄ）工程の後、前記エネルギービームが照射された領域以外の領域の前記第１絶縁膜を除去し、前記変質させた第１絶縁膜を残す工程、
（ｆ）前記（ｅ）工程の後、前記第１配線の上部および側部に、前記第１配線中に含まれる銅の拡散を抑制または防止する機能を有する第２絶縁膜を、前記第２絶縁膜によって前記第１配線のスペース領域が充填されないような膜厚で形成する工程、
（ｇ）前記第２絶縁膜の上部に、第３絶縁膜と前記第３絶縁膜よりも上層の第４絶縁膜とを含む第１層間絶縁膜を形成する工程、
（ｈ）前記（ｆ）工程または前記（ｇ）工程で、前記第１配線のスペース領域に空隙を形成する工程、
（ｉ）前記第１配線の上部の前記第３絶縁膜と前記第４絶縁膜とを貫通する前記ビアホールを形成する工程、
（ｊ）前記（ｉ）工程の前または後に、前記第４絶縁膜の上部に形成したアルミナ膜をマスクにして、前記ビアホール形成領域を含む領域の前記第４絶縁膜をエッチングすることにより、前記４絶縁膜に複数の第２配線溝を形成する工程、
（ｋ）前記アルミナ膜を除去した後、前記複数の第２配線溝および前記ビアホールのそれぞれの内部を含む前記第４絶縁膜上に銅を主成分とする第２導電膜を形成する工程、
（ｌ）前記複数の第２配線溝の外部の前記第２導電膜を化学的機械研磨法で除去することによって、前記複数の第２配線溝および前記ビアホールのそれぞれの内部に前記第２導電膜からなる第２配線を形成する工程。
【００１７】
本発明による半導体装置の製造方法は、以下の工程を有する。
（ａ）半導体基板上の第１絶縁膜に複数の第１配線溝を形成する工程、
（ｂ）前記複数の第１配線溝のそれぞれの内部を含む前記第１絶縁膜上に銅を主成分とする第１導電膜を形成する工程、
（ｃ）前記複数の第１配線溝の外部の前記第１導電膜を化学的機械研磨法で除去することによって、前記複数の第１配線溝のそれぞれの内部に前記第１導電膜からなる第１配線を形成する工程、
（ｄ）前記（ｃ）工程の後、前記第１絶縁膜を除去する工程、
（ｅ）前記（ｄ）工程の後、前記第１配線の上面および側部に、前記第１配線中に含まれる銅の拡散を抑制または防止する機能を有する第２導電膜を形成する工程、
（ｆ）前記第１配線の上部に第３絶縁膜と前記第３絶縁膜よりも上層の第４絶縁膜とを含む第１層間絶縁膜を形成し、前記第１配線のスペース領域に空隙を形成する工程、
（ｇ）前記第１配線の上部の前記第３絶縁膜と前記第４絶縁膜とを貫通するビアホールを形成する工程、
（ｈ）前記（ｇ）工程の前または後に、前記第４絶縁膜の上部に形成したアルミナ膜をマスクにして、前記ビアホール形成領域を含む領域の前記第４絶縁膜をエッチングすることにより、前記４絶縁膜に複数の第２配線溝を形成する工程、
（ｉ）前記アルミナ膜を除去した後、前記複数の第２配線溝および前記ビアホールのそれぞれの内部を含む前記第４絶縁膜上に銅を主成分とする第２導電膜を形成する工程、
（ｊ）前記複数の第２配線溝の外部の前記第２導電膜を化学的機械研磨法で除去することによって、前記複数の第２配線溝および前記ビアホールのそれぞれの内部に前記第２導電膜からなる第２配線を形成する工程。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
Ｃｕ配線のスペース領域に空隙（エアギャップ）を有する構造を歩留まりよく形成することができるので、ＬＳＩの高速化、低消費電力化を推進することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
また、以下の実施の形態においては、ＣＶＤ法で堆積した酸化シリコン膜（たとえばＴＥＯＳ（Tetraethoxysilane）酸化膜）の比誘電率（ε＝４．１〜４．２程度）よりも低い比誘電率を有する絶縁膜を便宜上、低誘電率絶縁膜またはＬｏｗ−Ｋ膜などという。
【００２２】
有機ポリマー系の低誘電率絶縁材料としては、ＳｉＬＫ（米国The Dow Chemical Co製、比誘電率＝２．７、耐熱温度＝４９０℃以上、絶縁破壊耐圧＝４．０〜５．０ＭＶ／Ｖｍ）や、ポリアリルエーテル（ＰＡＥ）系材料であるＦＬＡＲＥ（米国Honeywell Electronic Materials製、比誘電率＝２．８、耐熱温度＝４００℃以上）などがある。ＰＡＥ系材料は、基本性能が高く、機械的強度、熱的安定性および低コスト性に優れるという特徴を有している。
【００２３】
有機シリカガラス系の低誘電率絶縁材料としては、ＨＳＧ−Ｒ７（日立化成工業製、比誘電率＝２．８、耐熱温度＝６５０℃）、Ｂｌａｃｋ Ｄｉａｍｏｎｄ（米国Applied Materials，Inc製、比誘電率＝３．０〜２．４、耐熱温度＝４５０℃）や、ｐ−ＭＴＥＳ（日立開発製、比誘電率＝３．２）などのＳｉＯＣ系材料がある。ＳｉＯＣ系材料には、上記の他、ＣＯＲＡＬ（米国Novellus Systems,Inc製、比誘電率＝２．７〜２．４、耐熱温度＝５００℃）や、Ａｕｒｏｒａ２．７（日本エー・エス・エム製、比誘電率＝２．７、耐熱温度＝４５０℃）などがある。
【００２４】
その他の低誘電率絶縁材料としては、ＳｉＯＦ系材料、ＨＳＱ（hydrogen silsesquioxane）系材料、ＭＳＱ（methyl silsesquioxane）系材料、ポーラスＨＳＱ系材料、ポーラスＭＳＱ材料、ポーラス有機系材料がある。このうち、ＨＳＱ系材料には、ＯＣＤ Ｔ−１２（東京応化工業製、比誘電率＝３．４〜２．９、耐熱温度＝４５０℃）、ＦＯｘ（米国Dow Corning Corp．製、比誘電率＝２．９）や、ＯＣＬ Ｔ−３２（東京応化工業製、比誘電率＝２．５、耐熱温度＝４５０℃）などがある。ＭＳＱ系材料には、ＯＣＤ Ｔ−９（東京応化工業製、比誘電率＝２．７、耐熱温度＝６００℃）、ＬＫＤ−Ｔ２００（ＪＳＲ製、比誘電率＝２．７〜２．５、耐熱温度＝４５０℃）、ＨＯＳＰ（米国Honeywell Electronic Materials製、比誘電率＝２．５、耐熱温度＝５５０℃）、ＨＳＧ−ＲＺ２５（日立化成工業製、比誘電率＝２．５、耐熱温度＝６５０℃）、ＯＣＬ Ｔ−３１（東京応化工業製、比誘電率＝２．３、耐熱温度＝５００℃）、ＬＫＤ−Ｔ４００（ＪＳＲ製、比誘電率＝２．２〜２、耐熱温度＝４５０℃）などがある。ポーラスＨＳＱ系材料には、ＸＬＫ（米国Dow Corning Corp．製、比誘電率＝２．５〜２）、ＯＣＬ Ｔ−７２（東京応化工業製、比誘電率＝２．２〜１．９、耐熱温度＝４５０℃）、Ｎａｎｏｇｌａｓｓ（米国Honeywell Electronic Materials製、比誘電率＝２．２〜１．８、耐熱温度＝５００℃以上）、ＭｅｓｏＥＬＫ（米国Air Productsand Chemicals,Inc、比誘電率＝２以下）がある。ポーラスＭＳＱ系材料には、ＨＳＧ−６２１１Ｘ（日立化成工業製、比誘電率＝２．４、耐熱温度＝６５０℃）、ＡＬＣＡＰ−Ｓ（旭化成工業製、比誘電率＝２．３〜１．８、耐熱温度＝４５０℃）、ＯＣＬ Ｔ−７７（東京応化工業製、比誘電率＝２．２〜１．９、耐熱温度＝６００℃）、ＨＳＧ−６２１０Ｘ（日立化成工業製、比誘電率＝２．１、耐熱温度＝６５０℃）、ｓｉｌｉｃａ ａｅｒｏｇｅｌ（神戸製鋼所製、比誘電率１．４〜１．１）などがある。ポーラス有機系材料には、ＰｏｌｙＥＬＫ（米国Air Productsand Chemicals,Inc、比誘電率＝２以下、耐熱温度＝４９０℃）などがある。
【００２５】
上記低誘電率絶縁材料のうち、ＳｉＯＣ系材料およびＳｉＯＦ系材料は、ＣＶＤ法によって形成することができる。例えばＢｌａｃｋ Ｄｉａｍｏｎｄは、トリメチルシランと酸素との混合ガスを用いたＣＶＤ法などによって形成され、ｐ−ＭＴＥＳは、メチルトリエトキシシランとＮ2Ｏとの混合ガスを用いたＣＶＤ法によって形成される。それ以外の絶縁材料は、塗布法によって形成される。
【００２６】
（実施の形態１）
本実施の形態は、多層配線を有するＣＭＯＳ−ＬＳＩに適用したものであり、その製造方法を図１〜図１８を用いて工程順に説明する。
【００２７】
まず、図１に示すように、周知の半導体製造方法を用いて単結晶シリコンからなる半導体基板（以下、単に基板という）１の主面にｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）を形成する。図中の符号２は、基板１をエッチングして形成した溝の内部に酸化シリコン膜３を埋め込んで形成した素子分離溝である。４はｐ型ウエル、５はｎ型ウエルであり、基板１に不純物をイオン注入した後、熱処理を行って形成する。
【００２８】
ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）は、ｐ型ウエル４の表面に形成された酸化シリコン膜または酸窒化窒化シリコン膜などからなるゲート絶縁膜６、ゲート絶縁膜６の上部に形成された多結晶シリコン膜などからなるゲート電極７、ゲート電極７の側壁に形成された酸化シリコン膜などからなるサイドウォールスペーサ１０、ゲート電極７の両側のｐ型ウエル４に形成された一対のｎ型半導体領域（ソース、ドレイン）１１などによって構成される。ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）は、ゲート絶縁膜６、ゲート電極７、サイドウォールスペーサ１０、ゲート電極７の両側のｎ型ウエル５に形成された一対のｐ型半導体領域（ソース、ドレイン）１２などによって構成される。ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のゲート電極７を構成する多結晶シリコン膜中にはＰ（リン）が導入され、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のゲート電極７を構成する多結晶シリコン膜中にはＢ（ホウ素）が導入される。また、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のゲート電極７とｎ型半導体領域（ソース、ドレイン）１１のそれぞれの表面、およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のゲート電極７とｐ型半導体領域（ソース、ドレイン）１２のそれぞれの表面には、ゲート電極７およびソース、ドレインの低抵抗化を目的としたＣｏ（コバルト）シリサイド膜１３が形成される。
【００２９】
次に、図２に示すように、基板１上にＣＶＤ法で窒化シリコン膜１５と酸化シリコン膜１６とを堆積した後、酸化シリコン膜１６の表面を化学的機械研磨法で平坦化する。続いて、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のｎ型半導体領域（ソース、ドレイン）１１およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のｐ型半導体領域（ソース、ドレイン）１２のそれぞれの上部の酸化シリコン膜１６と窒化シリコン膜１４をエッチングしてコンタクトホール１７を形成した後、それぞれのコンタクトホール１７の内部にプラグ１８を形成する。プラグ１８は、例えばＴｉＮ（窒化チタン）からなるバリア膜とＷ（タングステン）膜との積層膜で構成する。
【００３０】
次に、図３に示すように、酸化シリコン膜１６の上部に３層の絶縁膜２０、２１、２２を堆積した後、絶縁膜２２の上部に配線形成領域が開口されたフォトレジスト膜２４を形成する。フォトレジスト膜２４の下層には、必要に応じて反射防止膜２３を形成する。
【００３１】
絶縁膜２０は、プラズマＣＶＤ法で堆積した窒化シリコン膜、酸窒化シリコン（ＳｉＯＮ）膜、炭化シリコン（ＳｉＣ）膜または炭窒化シリコン（ＳｉＣＮ）膜で構成し、絶縁膜２２は、窒化シリコン膜、炭化シリコンまたは炭窒化シリコン膜で構成する。酸窒化シリコン膜は、例えばトリメトキシシランとＮ2Ｏ（酸化窒素）との混合ガスを用いて堆積し、炭化シリコン膜は、例えばＨｅ（ヘリウム）とトリメチルシランとの混合ガスを用いて堆積する。炭窒化シリコン膜は、例えばＨｅとアンモニアとトリメチルシランとの混合ガスを用いて堆積する。
【００３２】
一方、絶縁膜２１は、アンモニアプラズマ処理またはＮ2／Ｈ2プラズマ処理によってエッチングできる材料、例えば前述したＳｉＬＫのような有機ポリマー系低誘電率絶縁材料で構成する。次の工程で酸化シリコン膜１６の上部に形成される第１層配線２６の膜厚は、この絶縁膜２１の膜厚によって規定される。
【００３３】
次に、図４に示すように、フォトレジスト膜２４をマスクにして反射防止膜２３および絶縁膜２２、２１、２０をドライエッチングすることにより、酸化シリコン膜１６の上部に配線溝２５を形成する。このとき、絶縁膜２１は、アンモニアプラズマまたはＮ2／Ｈ2プラズマのような還元性プラズマを用いたエッチングによって除去する。
【００３４】
次に、フォトレジスト膜２４および反射防止膜２３をアッシングによって除去した後、図５に示すように、配線溝２５の内部に第１層配線２６を形成する。第１層配線２６は、下層のプラグ１８を介してｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のソース、ドレイン（ｎ型半導体領域１１）またはｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のソース、ドレイン（ｐ型半導体領域１２）と電気的に接続される。
【００３５】
第１層配線２６を形成するには、まず配線溝２５の内部を埋め込まない程度の薄い（５０ｎｍ程度）ＴｉＮ膜をスパッタリング法で堆積し、続いて配線溝２５の内部を完全に埋め込む厚い（８００ｎｍ〜１６００ｎｍ程度）Ｃｕ膜をスパッタリング法またはメッキ法またはそれらの組合せで堆積した後、配線溝２５の外部のＣｕ膜とＴｉＮ膜とを化学的機械研磨法で除去する。ＴｉＮ膜は、Ｃｕ膜が周囲の絶縁膜中に拡散するのを防止するバリア膜である。バリア膜は、ＴｉＮ膜の他、ＷＮ（窒化タングステン）やＴａＮ（窒化タンタル）のような窒化金属膜またはこれらにＳｉを添加した膜、あるいはＴａ、Ｔｉ、Ｗ、ＴｉＷのような高融点金属膜など、Ｃｕと反応し難い各種導電膜を単独または積層構造で使用することができる。なお、後述するように、本実施の形態では、第１層配線２６の表面をバリア絶縁膜（２７）で覆うことによって、第１層配線２６中のＣｕが層間絶縁膜（３０）中に拡散するのを防ぐようにするので、上記したＴｉＮ膜などの導電性バリア膜は必ずしも必要ではなく、Ｃｕ膜のみで第１層配線２６を構成してもよい。
【００３６】
次に、図６に示すように、アンモニアプラズマまたはＮ2／Ｈ2プラズマのような還元性プラズマを用いたエッチングによって絶縁膜２１を除去する。絶縁膜２１を還元性プラズマ処理によって除去することにより、化学的機械研磨処理の過程で第１層配線２６の表面に生じたＣｕの酸化物（ＣｕＯ、ＣｕＯ2）をＣｕに還元し、さらに第１層配線２６の表面にＣｕＮ（窒化銅）からなる薄い保護膜を形成することができる。
【００３７】
次に、図７に示すように、第１層配線２６の上部にバリア絶縁膜２７を堆積する。バリア絶縁膜２７は、第１層配線２６中のＣｕが後に形成する層間絶縁膜（３０）中に拡散するのを防ぐための絶縁膜であり、例えばプラズマＣＶＤ法で堆積した窒化シリコン膜、酸窒化シリコン膜、炭化シリコン膜または炭窒化シリコン膜で構成する。
【００３８】
バリア絶縁膜２７は、膜が第１層配線２６の側壁および上面に沿ってコンフォーマルに堆積されず、第１層配線２６の側壁上部近傍でオーバーハングするような成膜条件で堆積する。すなわち、第１層配線２６の側壁上部近傍でのバリア絶縁膜２７の成膜速度が側壁下部近傍での成膜速度より大きくなるような条件で堆積する。このようにすると、複数の第１層配線２６のうち、隣接する第１層配線２６とのピッチ（隣接配線間ピッチ）が最小である領域では、第１層配線２６のスペース領域にバリア絶縁膜２７が完全に埋め込まれる前に、第１層配線２６の側壁上部近傍でバリア絶縁膜２７同士が接触するので、第１層配線２６のスペース領域に空隙（エアギャップ）２８が形成される。
【００３９】
これにより、隣接配線間ピッチが最小である領域、すなわち配線間容量が最も問題となる領域において、第１層配線２６のスペース領域に介在するバリア絶縁膜２７の誘電率を実効的に低くすることができるので、第１層配線２６の配線間容量を低減することができる。また、バリア絶縁膜２７をポーラスＬｏｗ−Ｋ材料で構成しなくとも、配線間領域における絶縁膜の誘電率を実効的に低くすることができるので、ポーラスＬｏｗ−Ｋ材料を使用した場合に問題となるリークレベルの上昇も避けることができる。
【００４０】
さらに、上記の構造は、通常のダマシン構造のように、第１層配線２６のスペース領域に絶縁膜２１が残っていないのみならず、空隙２８の上端が第１層配線２６の上面よりも上方に位置している。これにより、第１層配線２６のスペース領域にＣｕイオンのリークパスが形成されないので、ＴＤＤＢ寿命の劣化を防ぐこともできる。
【００４１】
次に、図８に示すように、バリア絶縁膜２７の上部に層間絶縁膜３０とキャップ絶縁膜３１とを堆積した後、キャップ絶縁膜３１の表面を化学的機械研磨法で平坦化する。層間絶縁膜３０は、第１層配線２６と後の工程でその上部に形成する第２層配線（４０）との間に形成される容量を低減するために、ＳｉＯＦやＳｉＯＣなどの低誘電率絶縁膜で構成する。キャップ絶縁膜３１は、ＣＶＤ法で堆積した酸化シリコン膜からなり、酸化シリコン膜に比べて機械的強度が低い低誘電率絶縁膜を化学的機械研磨法で平坦化する際の保護膜として機能する。また、キャップ絶縁膜３１は、後の工程でその上部の絶縁膜（３２）をエッチングする際のエッチングストッパ膜としても機能する。
【００４２】
なお、第１層配線２６のスペース領域の空隙２８は、上記以外の方法で形成することもできる。すなわち、図９に示すように、第１層配線２６の側壁上部近傍でバリア絶縁膜２７同士が接触する前にバリア絶縁膜２７の成膜を停止し、その後、バリア絶縁膜２７の上部に層間絶縁膜３０を堆積してもよい。この場合、隣接配線間ピッチが最小である領域においては、第１層配線２６のスペース領域の開口面積が狭く、層間絶縁膜３０が隙間の内部に入り込めないので、空隙２８が形成される。
【００４３】
次に、図１０に示すように、キャップ絶縁膜３１の上部に２層の絶縁膜３２、３３を堆積した後、絶縁膜３３の上部に、配線溝形成領域が開口されたアルミナ（Ａｌ2Ｏ3）マスク３４を形成する。絶縁膜３２は、例えば前述したＳｉＬＫのように、アンモニアプラズマ処理またはＮ2／Ｈ2プラズマ処理によってエッチングできる材料で構成する。また、絶縁膜３３は、ＳｉＬＫのような耐酸化性に乏しい絶縁膜３２がアルミナマスク３４と直接接触して劣化するのを防ぐ保護膜であり、例えば窒化シリコン膜、炭化シリコンまたは炭窒化シリコン膜のような耐酸化性の強い絶縁材料で構成する。アルミナマスク３４は、絶縁膜３３上にスパッタリング法でアルミナ膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングで配線溝形成領域のアルミナ膜を除去することによって形成する。
【００４４】
次に、図１１に示すように、絶縁膜３３の上部に反射防止膜３５を形成し、反射防止膜３５の上部にビアホール形成領域を開口したフォトレジスト膜３６を形成する。そして、このフォトレジスト膜３６をマスクにして反射防止膜２３、絶縁膜３３、３２、キャップ絶縁膜３１、層間絶縁膜３０およびバリア絶縁膜２７をドライエッチングすることにより、バリア絶縁膜２７に達するビアホール３７を形成する。このとき、絶縁膜３２は、アンモニアプラズマ処理またはＮ2／Ｈ2プラズマ処理によってエッチングする。
【００４５】
次に、フォトレジスト膜３６および反射防止膜３５をアッシングによって除去した後、図１２に示すように、アルミナマスク３４をマスクにして絶縁膜３３、３２をドライエッチングすることにより、配線溝３８を形成する。このとき、絶縁膜３２は、アンモニアプラズマ処理またはＮ2／Ｈ2プラズマ処理によってエッチングする。下層のキャップ絶縁膜３１は、絶縁膜３２をエッチングする際のエッチングストッパ膜として機能する。
【００４６】
上記窒化シリコン膜、炭化シリコンまたは炭窒化シリコン膜からなる絶縁膜３３をエッチングする際、フォトレジストやシリコン系絶縁膜からなるマスクを用いた場合は、絶縁膜３３に対して高いエッチング選択比が得られない。これに対して、アルミナは、上記のような材料からなる絶縁膜３３および絶縁膜３２に対して高いエッチング選択比が得られるので、アルミナマスク３４を使用することによって、配線溝３８を高い精度で形成することができる。なお、ここではビアホール３７を形成した後に配線溝３８を形成するプロセスを説明したが、これとは逆に、配線溝３８を形成した後にビアホール３７を形成してもよい。
【００４７】
次に、図１３に示すように、フッ酸系のエッチング液でアルミナマスク３４を除去した後、キャップ絶縁膜３１をマスクに用い、ビアホール３７の底部のバリア絶縁膜２７をドライエッチングすることによって、第１層配線２６の表面を露出させる。このとき、絶縁膜３２の上部の絶縁膜３３も同時に除去される。
【００４８】
次に、図１４に示すように、配線溝３８の内部に第２層配線４０を形成する。第２層配線４０は、前記配線溝２５の内部に第１層配線２６を形成したときと同様の方法で形成する。すなわち、配線溝３８の内部を埋め込まない程度の薄いＴｉＮ膜（バリア膜）をスパッタリング法で堆積し、続いて配線溝３８の内部を完全に埋め込む厚いＣｕ膜をスパッタリング法またはメッキ法で堆積した後、配線溝３８の外部のＣｕ膜とＴｉＮ膜とを化学的機械研磨法で除去する。第２層配線４０は、ビアホール３７を通じて第１層配線２６と電気的に接続される。
【００４９】
次に、図１５に示すように、アンモニアプラズマまたはＮ2／Ｈ2プラズマのような還元性プラズマを用いたエッチングによって絶縁膜３２を除去する。絶縁膜３２を還元性プラズマ処理によって除去することにより、化学的機械研磨処理の過程で第２層配線４０の表面に生じたＣｕの酸化物（ＣｕＯ、ＣｕＯ2）をＣｕに還元し、さらに第２層配線４０の表面にＣｕＮ（窒化銅）からなる薄い保護膜を形成することができる。
【００５０】
次に、図１６に示すように、第２層配線４０の上部にバリア絶縁膜４１を堆積する。バリア絶縁膜４１は、第２層配線４０中のＣｕが後に形成する層間絶縁膜（４３）中に拡散するのを防ぐための絶縁膜である。バリア絶縁膜４１は、第１層配線２６を覆うバリア絶縁膜２７と同様、例えばプラズマＣＶＤ法で堆積した窒化シリコン膜、酸窒化シリコン膜、炭化シリコン膜または炭窒化シリコン膜で構成する。また、バリア絶縁膜４１を下層のバリア絶縁膜２７と同様の成膜条件、すなわち膜が第２層配線４０の側壁および上面に沿ってコンフォーマルに堆積されず、第２層配線４０の側壁上部近傍でオーバーハングするような成膜条件で堆積することにより、複数の第２層配線４０のうち、隣接する第２層配線４０とのピッチ（隣接配線間ピッチ）が最小である領域において、第２層配線４０のスペース領域に空隙（エアギャップ）４２が形成される。
【００５１】
これにより、隣接配線間ピッチが最小である領域、すなわち配線間容量が最も問題となる領域において、第２層配線４０のスペース領域に介在するバリア絶縁膜４１の誘電率を実効的に低くすることができるので、第２層配線４０の配線間容量を低減することができる。また、第２層配線４０のスペース領域にＣｕイオンのリークパスが形成されないので、ＴＤＤＢ寿命の劣化を防ぐこともできる。
【００５２】
次に、図１７に示すように、バリア絶縁膜４１の上部に層間絶縁膜４３とキャップ絶縁膜４４とを堆積し、続いてキャップ絶縁膜４４の上部に第３層配線４５を形成した後、第３層配線４５の上部にバリア絶縁膜４６を堆積する。層間絶縁膜４３は、下層の層間絶縁膜３０と同様、配線間容量を低減するために、ＳｉＯＦやＳｉＯＣなどの低誘電率絶縁膜で構成し、キャップ絶縁膜４４は、下層のキャップ絶縁膜３１と同様、ＣＶＤ法で堆積した酸化シリコン膜で構成する。第３層配線４５は、第２層配線４０と同じくＴｉＮ膜（バリア膜）とＣｕ膜とで構成し、第２層配線４０と同じ方法で形成する。第３層配線４５は、ビアホール４７を通じて第２層配線４０と電気的に接続される。
【００５３】
バリア絶縁膜４６は、第３層配線４５中のＣｕが後に形成する層間絶縁膜（５０）中に拡散するのを防ぐための絶縁膜であり、下層のバリア絶縁膜２７、４１と同様、プラズマＣＶＤ法で堆積した窒化シリコン膜、酸窒化シリコン膜、炭化シリコン膜または炭窒化シリコン膜で構成する。また、バリア絶縁膜４６を下層のバリア絶縁膜２７、４１と同様の成膜条件で堆積することにより、複数の第３層配線４５のうち、隣接する第３層配線４５とのピッチ（隣接配線間ピッチ）が最小である領域において、第３層配線４５のスペース領域に空隙（エアギャップ）４８が形成される。
【００５４】
これにより、第１層配線２６および第２層配線４０と同様、隣接配線間ピッチが最小である領域、すなわち配線間容量が最も問題となる領域において、第３層配線４５のスペース領域に介在するバリア絶縁膜４１の誘電率を実効的に低くすることができるので、第３層配線４５の配線間容量を低減することができる。また、第３層配線４５のスペース領域にＣｕイオンのリークパスが形成されないので、ＴＤＤＢ寿命の劣化を防ぐこともできる。
【００５５】
次に、図１８に示すように、バリア絶縁膜４６の上部に層間絶縁膜５０とキャップ絶縁膜５１とを堆積し、続いて層間絶縁膜５０の内部に第４層配線５２を形成した後、第４層配線５２の上部にバリア絶縁膜５３を堆積する。層間絶縁膜５０は、下層の層間絶縁膜３０、４３と同様、配線間容量を低減するために、ＳｉＯＦやＳｉＯＣなどの低誘電率絶縁膜で構成し、キャップ絶縁膜４４は、下層のキャップ絶縁膜３１、４４と同様、ＣＶＤ法で堆積した酸化シリコン膜で構成する。
【００５６】
第４層配線５２は、第１〜第３層配線２６、４０、４５と同じくＴｉＮ膜（バリア膜）とＣｕ膜とで構成するが、隣接する他の第４層配線（図示せず）とは、配線間容量が殆ど問題にならない程度に離れているものとする。また、第４層配線５２よりも上層の配線（図示せず）も同様とする。この場合、第４層配線５２およびそれよりも上層の配線は、隣接配線同士のスペース領域に空隙を形成せず、周知のデュアルダマシン法を用いて形成する。これにより、配線層全体の機械的強度を低下させることなく、第１〜第３層配線２６、４０、４５の配線間容量の低減とＴＤＤＢ寿命の劣化防止を実現することができる。
【００５７】
なお、以上述べた本実施の形態１において、絶縁膜２０、３１、４４、５１を用いないプロセスおよび構造も可能である。
【００５８】
なお、本実施の形態では、配線間容量が問題となる隣接配線間ピッチが最小である領域において、配線のスペース領域に空隙を形成する方法を説明したが、隣接配線間ピッチが比較的広い領域において、配線のスペース領域に空隙を形成したい場合や、配線のスペース領域以外の領域に空隙を形成したい場合は、図１９（ａ）〜（ｄ）に示すように、空隙を形成したい領域の近傍にダミー配線３９を配置し、配線２６とダミー配線３９とのピッチ、あるいはダミー配線３９同士のピッチを最小にすればよい。ダミー配線３９は、配線２６と同時に形成される導体パターンであるが、ＬＳＩの電気回路としては必要とされない、すなわち配線２６として機能しない導体パターンである。
【００５９】
（実施の形態２）
前記実施の形態１で説明したプロセスでは、第２層配線４０と第１層配線２６とを接続するビアホール３７を形成する際（図１１参照）、フォトマスクの合わせずれに起因してビアホール３７と第１層配線２６との間で位置ずれが生じることがある。通常、このような位置ずれが生じると、第１層配線２６の上方の絶縁膜をエッチングしてビアホール３７を形成する際、第１層配線２６のスペース領域の絶縁膜も一部が削られる。しかし、隣接配線間ピッチが狭い領域では、第１層配線２６のスペース領域に空隙２８が形成されているので、空隙２８の下層の絶縁膜までもが削られ、極端な場合は、ビアホール３７の底部の一部がゲート電極７や基板１にまで達してしまう虞れがある。このような問題は、第３層配線４５と第２層配線４０とを接続するビアホール４７を形成する際にも生じる。
【００６０】
その対策として、本実施の形態では、次のような方法でビアホール３７を形成する。また、説明は省略するが、ビアホール４７も同様の方法で形成する。
【００６１】
まず、図２０に示すように、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）の上部に形成した窒化シリコン膜１５と酸化シリコン膜１６とをエッチングしてコンタクトホール１７を形成し、続いてコンタクトホール１７の内部にプラグ１８を形成した後、酸化シリコン膜１６の上部に３層の絶縁膜２０、２１、２２を堆積する。
【００６２】
次に、図２１に示すように、絶縁膜２２の上部に反射防止膜２３とフォトレジスト膜２４とを形成した後、フォトレジスト膜２４をマスクにして反射防止膜２３および絶縁膜２２、２１、２０をドライエッチングすることによって配線溝２５を形成する。ここまでの工程は、前記実施の形態１の図１〜図４に示す工程と同じである。なお、図２１および以下の図２２〜図２９では、絶縁膜２０よりも下層の領域の図示を省略する。
【００６３】
次に、図２２に示すように、フォトレジスト膜２４、反射防止膜２３および絶縁膜２２を除去する。図２３は、この状態における絶縁膜２１と配線溝２５の平面形状を示している。絶縁膜２１は、アンモニアプラズマ処理またはＮ2／Ｈ2プラズマ処理によってエッチングできる材料、例えば前述したＳｉＬＫのような有機ポリマー系低誘電率絶縁材料である。なお、絶縁膜２１の上部には、絶縁膜２２を残しておいてもよい。
【００６４】
次に、図２４に示すように、後の工程で第２層配線４０と第１層配線２６とを接続するビアホール３７が形成される領域とその周囲の絶縁膜２１に電子ビーム（ＥＢ）を照射する。これにより、電子ビーム（ＥＢ）に曝された領域の絶縁膜２１が変質し、アンモニアプラズマ処理またはＮ2／Ｈ2プラズマ処理によってエッチングされない絶縁膜２１ａとなる。図２５は、ビアホール３７の位置と電子ビーム（ＥＢ）の照射領域を平面図で示したものであり、ここに示されたビアホール３７の位置は、後に形成される第１層配線２６との間に位置ずれが生じない場合の位置（フォトマスクの合わせずれを０とした場合の位置）である。一方、電子ビーム（ＥＢ）の照射領域は、上記の位置ずれが０〜最大となる領域である。
【００６５】
次に、図２６に示すように、前記実施の形態１と同様の方法で配線溝２５の内部に第１層配線２６を形成する。なお、上記した電子ビーム（ＥＢ）の照射は、配線溝２５の内部に第１層配線２６を形成した後に行ってもよい。また、絶縁膜２１をアンモニアプラズマ処理またはＮ2／Ｈ2プラズマ処理でエッチングされない絶縁膜２１ａに改質できるものであれば、電子ビーム（ＥＢ）以外のエネルギービームを使用してもよい。
【００６６】
次に、図２７に示すように、アンモニアプラズマ処理またはＮ2／Ｈ2プラズマ処理によって絶縁膜２１を除去すると、ビアホール３７が形成される領域の周囲のみに絶縁膜２１ａが残る。
【００６７】
次に、図２８に示すように、前記実施の形態１と同様の方法で第１層配線２６の上部にバリア絶縁膜２７を堆積すると、隣接配線間ピッチが最小である領域では、第１層配線２６のスペース領域に空隙２８が形成される。このとき、ビアホール３７が形成される領域の周囲には絶縁膜２１ａが残っているので、空隙２８が形成されない。従って、ビアホール３７が形成される領域の周囲では、第１層配線２６のスペース領域に形成される容量が他の領域に比べて大きくなるが、基板１上に形成されるビアホール３７の占有面積は、第１層配線２６の占有面積に比べて遙かに小さいので、第１層配線２６全体の配線間容量に及ぼす影響も僅かで済む。
【００６８】
その後、図２９に示すように、前記実施の形態１と同様の方法で第１層配線２６の上部の絶縁膜をエッチングしてビアホール３７を形成する。本実施の形態によれば、このとき、フォトマスクの合わせずれに起因してビアホール３７と第１層配線２６との間で位置ずれが生じても、第１層配線２６からずれた領域のビアホール３７の下には絶縁膜２１ａが形成されているので、第１層配線２６の下層の絶縁膜が削られる虞れはない。ここでは、第２層配線４０と第１層配線２６とを接続するビアホール３７を形成する場合について説明したが、第３層配線４５と第２層配線４０とを接続するビアホール４７を形成する場合にも適用できることは勿論である。
【００６９】
また、上記した方法以外の位置ずれ対策として、図３０に示すように、ビアホール３７が形成される領域のみ、第１層配線２６の幅を広くし、フォトマスクの合わせずれに起因してビアホール３７と第１層配線２６との間で位置ずれが生じた場合でも、ビアホール３７が第１層配線２６上に配置されるようにしてもよい。この方法は、電子ビーム（ＥＢ）の照射によって絶縁膜２１の一部を改質する方法よりも工程が簡単になるが、隣接配線間ピッチが広くなるので、配線密度が高い領域に適用したときには、チップサイズが大きくなってしまう。
【００７０】
（実施の形態３）
本実施の形態では、配線間容量をさらに低減する方法について説明する。まず、図３１に示すように、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）の上部に形成した窒化シリコン膜１５と酸化シリコン膜１６とをエッチングしてコンタクトホール１７を形成し、続いてコンタクトホール１７の内部にプラグ１８を形成した後、酸化シリコン膜１６の上部に３層の絶縁膜２０、２１、２２を堆積し、絶縁膜２２の上部に反射防止膜２３とフォトレジスト膜２４とを形する。ここまでの工程は、前記実施の形態１の図１〜図３に示す工程と同じである。
【００７１】
次に、図３２に示すように、フォトレジスト膜２４をマスクにして反射防止膜２３および絶縁膜２２、２１、２０をドライエッチングすることによって配線溝２５を形成する。このとき、本実施の形態では、絶縁膜２２、２１、２０のエッチング条件を制御することによって、配線溝２５の側壁に順テーパを設ける。すなわち、配線溝２５の開口部の面積を底部の面積よりも小さくする。配線溝２５の側壁に順テーパを設けるには、前記実施の形態１と同じドライエッチング条件で配線溝２５を形成した後、ウェットエッチングによって配線溝２５の側壁に順テーパを設けてもよい。なお、図３２および以下の図３３〜図３６では、絶縁膜２０よりも下層の領域の図示を省略する。
【００７２】
次に、フォトレジスト膜２４および反射防止膜２３を除去した後、図３３に示すように、前記実施の形態１と同様の方法で配線溝２５の内部に第１層配線２６を形成し、続いて、図３４に示すように、アンモニアプラズマ処理またはＮ2／Ｈ2プラズマ処理によって絶縁膜２１を除去する。このようにして得られた第１層配線２６の断面形状は、上端部の幅が底部の幅よりも広い逆テーパとなる。
【００７３】
次に、図３５に示すように、第１層配線２６の上面にメタルキャップ膜２９を形成する。メタルキャップ膜２９は、第１層配線２６中のＣｕが後に形成する層間絶縁膜３０中に拡散するのを防ぐためのバリア膜であり、例えばＷ（タングステン）で構成される。Ｗからなるメタルキャップ膜２９は、六フッ化タングステン（ＷＦ6）および水素（Ｈ2）ガスを用いた選択タングステンＣＶＤ法により、第１層配線２６を構成するＣｕ膜の表面に選択的に形成することができる。メタルキャップ膜２９は、Ｗの他、Ｃｕの拡散を防止するバリア機能を持った他の金属または金属窒化物、例えばＴｉ、ＣｏＷＰ、ＣｏＷＢ、Ｔａ、ＴｉＮまたはＴａＮなどで構成してもよい。
【００７４】
次に、図３６に示すように、第１層配線２６の上部に層間絶縁膜３０とキャップ絶縁膜３１とを堆積した後、キャップ絶縁膜３１の表面を化学的機械研磨法で平坦化する。すなわち、本実施の形態では、第１層配線２６の上部にバリア絶縁膜２７を形成することなく層間絶縁膜３０を形成するが、第１層配線２６の表面にメタルキャップ膜２９を形成するので、バリア絶縁膜２７を形成しなくとも第１層配線２６中のＣｕが層間絶縁膜３０中に拡散することはない。
【００７５】
また、本実施の形態では、第１層配線２６の断面形状を逆テーパにする。このため、第１層配線２６の上部に層間絶縁膜３０を形成すると、隣接配線間ピッチが最小である領域においては、第１層配線２６のスペース領域に層間絶縁膜３０が完全に埋め込まれる前に、第１層配線２６の側壁上部近傍で層間絶縁膜３０同士が接触し、第１層配線２６のスペース領域に空隙２８が形成される。
【００７６】
前述したように、層間絶縁膜３０は、ＳｉＯＦやＳｉＯＣなどの低誘電率絶縁膜で構成される。従って、第１層配線２６の上部および側壁を層間絶縁膜３０で覆い、さらに第１層配線２６のスペース領域に空隙２８を形成する本実施の形態によれば、第１層配線２６の配線間容量をさらに低減することができる。また、この構造によれば、通常のダマシン構造のように、第１層配線２６のスペース領域にＣｕイオンのリークパスが形成されないので、ＴＤＤＢ寿命の劣化を防ぐこともできる。
【００７７】
また、上記した本実施の形態の構造を第２層配線４０および第３層配線４５に適用することにより、第２層配線４０および第３層配線４５の配線間容量もさらに低減することができる。
【００７８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００７９】
本発明は、ダマシンＣｕ配線と低誘電率絶縁膜を有するＬＳＩの高速化、低消費電力化を推進するのに有用なものである。
【図面の簡単な説明】
【００８０】
【図１】本発明の一実施の形態である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図２】図１に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図３】図２に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図４】図３に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図５】図４に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図６】図５に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図７】図６に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図８】図７に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図９】図８に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１０】図９に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１１】図１０に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１２】図１１に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１３】図１２に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１４】図１３に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１５】図１４に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１６】図１５に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１７】図１６に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１８】図１７に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１９】（ａ）〜（ｄ）は、本発明の他の実施の形態である半導体装置の製造方法における配線とダミー配線のレイアウトを示す平面図である。
【図２０】本発明の他の実施の形態である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図２１】図２０に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図２２】図２１に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図２３】図２１に続く半導体装置の製造方法を示す半導体基板の要部平面図である。
【図２４】図２２に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図２５】図２２に続く半導体装置の製造方法を示す半導体基板の要部平面図である
【図２６】図２４に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図２７】図２６に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図２８】図２７に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図２９】図２８に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図３０】本発明の他の実施の形態である半導体装置の製造方法における配線の形状を示す平面図である。
【図３１】本発明の他の実施の形態である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図３２】図３１に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図３３】図３２に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図３４】図３３に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図３５】図３４に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図３６】図３５に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【符号の説明】
【００８１】
１  半導体基板
２  素子分離溝
３  酸化シリコン膜
４  ｐ型ウエル
５  ｎ型ウエル
６  ゲート絶縁膜
７  ゲート電極
１０  サイドウォールスペーサ
１１  ｎ型半導体領域（ソース、ドレイン）
１２  ｐ型半導体領域（ソース、ドレイン）
１３  Ｃｏシリサイド膜
１５  窒化シリコン膜
１６  酸化シリコン膜
１７  コンタクトホール
１８  プラグ
２０、２１、２１ａ、２２  絶縁膜
２３  反射防止膜
２４  フォトレジスト膜
２５  配線溝
２６  第１層配線
２７  バリア絶縁膜
２８  空隙（エアギャップ）
２９  メタルキャップ膜
３０  層間絶縁膜
３１  キャップ絶縁膜
３２、３３  絶縁膜
３４  アルミナマスク
３５  反射防止膜
３６  フォトレジスト膜
３７  ビアホール
３８  配線溝
３９  ダミー配線
４０  第２層配線
４１  バリア絶縁膜
４２  空隙（エアギャップ）
４３  層間絶縁膜
４４  キャップ絶縁膜
４５  第３層配線
４６  バリア絶縁膜
４７  ビアホール
４８  空隙（エアギャップ）
５０  層間絶縁膜
５１  キャップ絶縁膜
５２  第４層配線
５３  バリア絶縁膜
ＥＢ：電子ビーム
Ｑｎ：ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ：ｐチャネル型ＭＩＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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