(57)【要約】【課題】  スペーサー酸化工程を利用した分離ゲートフラッシュメモリセルの製造方法を提供する。【解決手段】  フローティングゲート膜上に酸化防止膜を形成し、前記酸化防止膜内に前記フローティングゲート膜の一部を露出させる開口部を形成した後、酸化されて絶縁性を有する物質膜として前記開口部の側壁にスペーサーを形成し、酸化工程を実施して前記スペーサーを酸化させながら前記開口部内にフローティングゲートとコントロールゲートとの間のゲート層間酸化膜パターンを形成する。【選択図】            図３Ｉ
2005101599.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１のゲート絶縁膜、フローティングゲート膜及び酸化防止膜を順に形成する段階と、
前記酸化防止膜をパターニングして、前記フローティングゲート膜の一部を露出させ開口部を有する酸化防止膜パターンを形成する段階と、
前記開口部の側面にスペーサーを形成する段階と、
前記スペーサー及び前記露出されたフローティングゲート膜を酸化させて前記開口部内にゲート層間酸化膜パターンを形成する段階と、
前記酸化防止膜パターンを除去する段階と、
前記ゲート層間酸化膜パターンをエッチングマスクとして使用して前記フローティングゲート膜をエッチングし、前記ゲート層間酸化膜パターンの下部にフローティングゲートを形成する段階と、
前記フローティングゲートを有する前記半導体基板上に第２のゲート絶縁膜を形成する段階と、
前記第２のゲート絶縁膜上に前記フローティングゲートの一側と重なるコントロールゲートを形成する段階と、を含むことを特徴とするフラッシュメモリセルの製造方法。
【請求項２】
前記スペーサーは、ポリシリコン膜で形成することを特徴とする請求項１に記載のフラッシュメモリセルの製造方法。
【請求項３】
前記酸化工程は、７５０℃乃至９５０℃の温度で実施することを特徴とする請求項２に記載のフラッシュメモリセルの製造方法。
【請求項４】
前記酸化防止膜は、シリコン窒化膜で形成することを特徴とする請求項１に記載のフラッシュメモリセルの製造方法。
【請求項５】
前記スペーサーを形成する段階は、
前記酸化防止膜パターンを覆うポリシリコン膜を形成する段階と、
前記ポリシリコン膜を異方性エッチングする段階と、を含むことを特徴とする請求項１に記載のフラッシュメモリセルの製造方法。
【請求項６】
前記酸化防止膜パターンを形成する段階の後、前記開口部の底面にエッチング停止膜を形成する段階をさらに含むことを特徴とする請求項１に記載のフラッシュメモリセルの製造方法。
【請求項７】
前記エッチング停止膜は、前記開口部形成の後に露出された前記フローティングゲート膜を酸化させて形成することを特徴とする請求項６に記載のフラッシュメモリセルの製造方法。
【請求項８】
前記フローティングゲート膜は、ポリシリコン膜で形成することを特徴とする請求項７に記載のフラッシュメモリセルの製造方法。
【請求項９】
前記フローティングゲートは、その上端部に尖鋭部を有するように形成することを特徴とする請求項８に記載のフラッシュメモリセルの製造方法。
【請求項１０】
前記コントロールゲートは、その一端が前記ゲート層間酸化膜パターンの一部を覆い、前記フローティングゲートの一部と重なり、他の端が前記半導体基板と重なるように形成することを特徴とする請求項１に記載のフラッシュメモリセルの製造方法。
【請求項１１】
半導体基板に素子分離膜を形成して活性領域を限定する段階と、
前記活性領域上に第１のゲート絶縁膜、フローティングゲート膜及び酸化防止膜を順に形成する段階と、
前記酸化防止膜をパターニングして、前記フローティングゲート膜の一部を露出させ、その両端部が前記素子分離膜と重なる開口部を有する酸化防止膜パターンを形成する段階と、
前記開口部の側面にスペーサーを形成する段階と、
前記スペーサー及び前記露出されたフローティングゲート膜を酸化させて前記開口部内にゲート層間酸化膜パターンを形成する段階と、
前記酸化防止膜パターンを除去する段階と、
前記ゲート層間酸化膜パターンをエッチングマスクとして使用して前記フローティングゲート膜をエッチングし、前記ゲート層間酸化膜パターンの下部にフローティングゲートを形成する段階と、
前記フローティングゲートを有する前記活性領域上に第２のゲート絶縁膜を形成する段階と、  
前記第２のゲート絶縁膜上に前記フローティングゲートの一側と重なるコントロールゲートを形成する段階と、
前記活性領域に前記フローティングゲート及び前記コントロールゲートを介して離隔されるソース及びドレインを形成する段階と、を含むことを特徴とするフラッシュメモリセルの製造方法。
【請求項１２】
前記スペーサーは、ポリシリコン膜で形成することを特徴とする請求項１１に記載のフラッシュメモリセルの製造方法。
【請求項１３】
前記酸化工程は、７５０℃乃至９５０℃の温度で実施することを特徴とする請求項１２に記載のフラッシュメモリセルの製造方法。
【請求項１４】
前記酸化防止膜は、シリコン窒化膜で形成することを特徴とする請求項１１に記載のフラッシュメモリセルの製造方法。
【請求項１５】
前記スペーサーを形成する段階は、
前記酸化防止膜パターンを覆うポリシリコン膜を形成する段階と、
前記ポリシリコン膜を異方性エッチングする段階と、を含むことを特徴とする請求項１１に記載のフラッシュメモリセルの製造方法。
【請求項１６】
前記酸化防止膜パターンを形成する段階の後に、前記開口部の底面にエッチング停止膜を形成する段階をさらに含むことを特徴とする請求項１１に記載のフラッシュメモリセルの製造方法。
【請求項１７】
前記フローティングゲート膜は、ポリシリコン膜で形成することを特徴とする請求項１６に記載のフラッシュメモリセルの製造方法。
【請求項１８】
前記エッチング停止膜は、前記露出されたフローティングゲート膜を酸化させて形成することを特徴とする請求項１７に記載のフラッシュメモリセルの製造方法。
【請求項１９】
前記フローティングゲートは、その上端部に尖鋭部を有するように形成することを特徴とする請求項１８に記載のフラッシュメモリセルの製造方法。
【請求項２０】
前記コントロールゲートは、その一端が前記ゲート層間酸化膜パターンの一部を覆い、前記フローティングゲートの一部と重なり、他の端が前記活性領域と重なるように形成す
ることを特徴とする請求項１１に記載のフラッシュメモリセルの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関するもので、さらに詳しく説明すると、スペーサー酸化工程を利用する分離ゲートフラッシュメモリセルの製造方法（Ｍｅｔｈｏｄｓ  ｏｆ  ｆａｂｒｉｃａｔｉｎｇ  ａ  ｆｌａｓｈ  ｍｅｍｏｒｙ  ｃｅｌｌ  ｈａｖｉｎｇ
ｓｐｉｌｔ  ｇａｔｅ  ｓｔｒｕｃｔｕｒｅ  ｕｓｉｎｇ  ｓｐａｃｅｒ  ｏｘｉｄａｔｉｏｎ  ｐｒｅｃｅｓｓ）に関する。
【背景技術】
【０００２】
フラッシュメモリ素子は、電源が供給されない状態でもデータを維持することができる不揮発性メモリ素子の一種として、プログラム及び消去が可能なＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）と電気的にプログラム及び消去が可能なＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ
Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）の長所を組み合わせて開発された高集積素子である。
【０００３】
従来のフラッシュメモリセルは、ソースとドレインとの間の半導体基板上に積層されたトンネル酸化膜（ｔｕｒｎｎｅｌ  ｏｘｉｄｅ）、フローティングゲート（ｆｌｏａｔｉｎｇ  ｇａｔｅ）、絶縁膜及びコントロールゲート（ｃｏｎｔｒｏｌ  ｇａｔｅ）を含む積層ゲート構造を有する。
【０００４】
前記積層ゲート構造は、過消去（ｏｖｅｒ−ｅｒａｓｅ）現象が起きる問題点があり、これを解決するために分離ゲート構造を有するフラッシュメモリセルが提案された。大谷敏晴（Ｏｔａｎｉ  Ｔｏｓｈｉｈａｒｕ）は、「不揮発性半導体記憶装置及びその製造方法（Ｎｏｎｖｏｌａｔｉｌｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ  ａｎｄ  ｉｔｓ  ｍａｎｕｆａｃｔｕｒｅ）」との名称の特許文献１（日本公開特許１９９９−２８４０８４）でＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｏｎ）工程を利用した分離ゲート製造方法を開示している。
【０００５】
以下、図１Ａ乃至図１Ｅを参照して従来技術の分離ゲート構造を有するフラッシュメモリセルの製造方法を説明する。
【０００６】
先ず、図１Ａに示すように半導体基板１０上にゲート酸化膜１１、第１のポリシリコン膜１２及びシリコン窒化膜１３を積層する。
【０００７】
続いて、図１Ｂに示すように前記シリコン窒化膜１３をパターニングしてその内部に開口部１３Ｂを有するシリコン窒化膜パターン１３Ａを形成して第１のポリシリコン膜１２の一部を露出させる。
【０００８】
次に、図１Ｃに示すように前記シリコン窒化膜パターン１３Ａを酸化防止膜として利用するＬＯＣＯＳ工程を実施して前記露出された第１のポリシリコン膜１２の一部を酸化させてポリ酸化膜（ｐｏｌｙ  ｏｘｉｄｅ）１４を形成する。
【０００９】
続いて、図１Ｄに示すように前記シリコン窒化膜パターン１３Ａを除去し、前記ポリ酸化膜１４をエッチングマスクとして利用して前記第１のポリシリコン１２をエッチングすることによって、前記ポリ酸化膜１４の下部にフローティングゲート１２Ａを形成する。
【００１０】
次に、図１Ｅに示すようにフローティングゲート１２Ａの形成が完了された半導体基板１０の上部に酸化膜１５を形成した後、前記フローティングゲート１２Ａの一部と重なるコントロールゲート１６を第２のポリシリコン膜として形成する。続いて、前記フローティングゲート１２Ａ及びコントロールゲート１６の側壁上にスペーサー１７を形成する工程、前記半導体基板１０内にソース／ドレイン１８Ａ、１８Ｂを形成する工程などを実施する。一方、前記酸化膜１５は、前記フローティングゲート１２Ａとコントロールゲート１６との間の領域ではトンネル酸化膜１５Ａとして役割をし、前記半導体基板１０と前記コントロールゲート１６との間の領域ではゲート酸化膜１５Ｂとして役割をする。
【００１１】
前述したように成り立つ従来の分離ゲートフラッシュメモリセルの製造方法は、ＬＯＣＯＳ工程で前記フローティングゲート１２Ａとコントロールゲート１６との間の絶縁のための前記ポリ酸化膜１４を形成することにおいて、ポリ酸化膜１４を均一な厚みで形成することは難しい。また、ＬＯＣＯＳ工程のうち、およそ８００℃温度で実施される熱酸化によるヒットバジェットの問題、ゲート酸化膜の周縁部が厚くなるスマイリング効果（ｓｍｉｌｉｎｇ  ｅｆｆｅｃｔ）が起きる。よって、セル特性の劣化が生じ、プログラム及び消去過程で誤動作が発生する恐れがある。
【００１２】
前述の従来の方法によって製造された分離ゲート構造を有するフラッシュメモリセルには、様々な犠牲キャパシターが存在する。図１Ｅを参照すると、前記コントロールゲート１６と前記フローティングゲート１２Ａの側壁との間にトンネルキャパシター（Ｃｔ）が存在し、前記コントロールゲート１６と前記フローティングゲート１２Ａとの上部面の間にゲート層間キャパシター（Ｃｉｐ）が存在する。また、前記フローティングゲート１２Ａと半導体基板１０との間にチャンネルキャパシター（Ｃｃ）が存在し、前記フローティングゲート１２Ａと前記ソース１８Ａとの間にソースキャパシター（Ｃｓ）が存在する。
【００１３】
図１Ｅで示された分離ゲート構造を有するフラッシュメモリセルのプログラム動作は次のようになる。前記ソース１８Ａに高電圧を印加し、前記ドレイン１８Ｂに接地電圧を印加する。前記ドレイン１８Ｂから発生された電子は前記コントロールゲート１６に印加されたプログラム電圧によって前記半導体基板１０に形成されたチャンネル領域を通じてソース１８Ａに移動する。前記プログラム電圧は前記ソース１８Ａに印加される電圧より低く、前記チャンネル領域形成のためのスレッショルド電圧より高い。前記ソース１８Ａに移動する前記電子は、前記ソース１８Ａに印加される高電圧によってカップリングされた前記フローティングゲート１２Ａと前記ドレイン１８Ｂとの間の電位差によって励起されて前記フローティングゲート１２Ａに注入される。即ち、プログラム動作は、フローティングゲート１２Ａへのホットキャリアー（ｈｏｔ  ｃａｒｒｉｅｒ  ｉｎｊｅｃｔｉｏｎ）で成り立つ。
【００１４】
この場合、プログラムカップリングの比率（gｐ）は、次の式のように示すことができる。
【００１５】
【数１】
2005101599.tif 000003
【００１６】
前記数学式１で「Ｃ１」、「Ｃ２」、「Ｃ３」及び「Ｃ４」は、それぞれの前記ソースキャパシターＣｓの静電容量、前記チャンネルキャパシターＣｃの静電容量、前記トンネルキャパシターＣｔの静電容量及び前記ゲート層間キャパシターＣｉｐの静電容量を示す。
【００１７】
また、前記分離ゲート構造を有するフラッシュメモリセルの消去動作は次のようになる。前記コントロールゲート１６に高電圧を印加し、前記ソース１８Ａ及び前記ドレイン１８Ｂにそれぞれ接地電圧を印加すると、前記フローティングゲート１２Ａに充電（ｃｈａｒｇｉｎｇ）された電子が前記コントロールゲート１６に印加された高電圧により前記コントロールゲート１６でＦ−Ｎトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）されて消去される。
【００１８】
この場合、消去カップリング比率gＥは、前記犠牲キャパシターＣｓ、Ｃｃ、Ｃｔ、Ｃｉｐの静電容量Ｃ１、Ｃ２、Ｃ３、Ｃ４を使用して次の式によって示すことができる。
【００１９】
【数２】
2005101599.tif 000004
【００２０】
素子の集積度向上によって前記ポリ酸化膜１４の幅Ｗが減少する。即ち、図１Ｂに示すようにポリ酸化膜１４形成のために備える開口部１３Ｂの幅が減少することによって露出されるポリシリコン膜１２の幅が減少し、それによってＬＯＣＯＳ工程から得られるポリ酸化膜１４の厚みが減少する。前記ポリ酸化膜１４の厚みの減少は、ポリ酸化膜１４を介して重なるフローティングゲート１２Ａとコントロールゲート１６のゲート層間犠牲キャパシターＣｉｐの静電容量を増加させて素子特性を低下させる。即ち、前記フローティングゲート１２Ａとコントロールゲート１６との間に発生するゲート層間キャパシターＣｉｐの静電容量が大きくなると、プログラムの際、前記フローティングゲート１２Ａに印加される電圧が低くなってプログラムの効率が低下するという問題点がある。
【特許文献１】特開平１１−２８４０８４号明細書
【発明の開示】
【発明が解決しようとする課題】
【００２１】
本発明が解決しようする技術的課題は、スペーサー酸化工程を利用した分離ゲートフラッシュメモリセルの製造方法を提供することにある。
【課題を解決するための手段】
【００２２】
前記技術的課題を解決するために本発明の分離ゲートフラッシュメモリセルの製造方法は、フローティングゲート膜上に酸化防止膜を形成し、前記酸化防止膜内に前記フローティングゲート膜の一部を露出させる開口部を形成した後、酸化されて絶縁性を有する物質膜で前記開口部の側壁にスペーサーを形成し、酸化工程を実施して前記スペーサーを酸化させながら前記開口部内にフローティングゲートとコントロールゲートとの間のゲート層間酸化膜パターンを形成することにその特徴がある。
【００２３】
本発明の一形態に係わる分離ゲートフラッシュメモリセルの製造方法は、半導体基板上に第１のゲート絶縁膜、フローティングゲート膜及び酸化防止膜を順に形成することを含む。前記酸化防止膜をパターニングして前記フローティングゲート膜の一部を露出させる開口部を有する酸化防止膜パターンを形成する。前記開口部の側壁にスペーサーを形成する。前記スペーサー及び前記露出されたフローティングゲート膜を酸化させて前記開口部内にゲート層間酸化膜パターンを形成する。前記酸化防止膜パターンを除去する。前記ゲート層間酸化膜パターンをエッチングマスクとして利用して前記フローティングゲート膜をエッチングして前記ゲート層間酸化膜パターンの下部にフローティングゲートを形成する。前記フローティングゲートを有する半導体基板上に第２のゲート絶縁膜を形成する。前記第２のゲート絶縁膜上に前記フローティングゲートの一側と重なるコントロールゲートを形成する。
【００２４】
前記スペーサーは、ポリシリコン膜で形成することができる。
【００２５】
前記酸化工程は、７５０℃乃至９５０℃の温度で実施することが好ましい。
【００２６】
前記酸化防止膜は、シリコン窒化膜で形成することができる。
【００２７】
前記スペーサーは、前記酸化防止膜パターンを覆うポリシリコン膜を形成し、前記ポリシリコン膜を異方性エッチングして形成することができる。
【００２８】
前記酸化防止膜パターンを形成した後に、前記開口部の底面にエッチング停止膜を形成することができる。前記エッチング停止膜は、前記開口部が形成した後に、露出された前記フローティングゲート膜を酸化させて形成することが好ましい。前記フローティングゲート膜は、ポリシリコン膜で形成することができる。前記フローティングゲートは、その上端部に尖鋭部を有するように形成することもできる。
【００２９】
前記コントロールゲートは、その一端が前記ゲート層間酸化膜パターンの一部を覆い、前記フローティングゲートの一部と重なり、他端が前記半導体基板と重なるように形成することができる。
【００３０】
本発明の他の形態に係わる分離ゲートフラッシュメモリセルの製造方法は、半導体基板上に素子分離膜を形成して活性領域を限定することを含む。前記活性領域上に第１のゲート絶縁膜、フローティングゲート膜及び酸化防止膜を順に形成する。前記酸化防止膜をパターニングして前記フローティングゲート膜の一部を露出させ、その両端部が前記素子分離膜と重なる開口部を有する酸化防止膜パターンを形成する。前記開口部の側面にスペーサーを形成する。前記スペーサー及び前記露出されたフローティングゲート膜を酸化させて前記開口部内にゲート層間酸化膜パターンを形成する。前記酸化防止膜パターンを除去する。前記ゲート層間酸化膜パターンをエッチングマスクとして使用して前記フローティングゲート膜をエッチングして前記ゲート層間酸化膜パターンの下部にフローティングゲートを形成する。前記フローティングゲートを有する前記活性領域上に第２のゲート絶縁膜を形成する。前記第２のゲート絶縁膜上に前記フローティングゲートの一側と重なるコントロールゲートを形成する。前記活性領域に、前記フローティングゲート及び前記コントロールゲートを介して離隔されるソース及びドレインを形成する。
【００３１】
前記スペーサーは、ポリシリコン膜で形成することができる。
【００３２】
前記酸化工程は、７５０℃乃至９５０℃の温度で実施することが好ましい。
【００３３】
前記酸化防止膜は、シリコン窒化膜で形成することができる。
【００３４】
前記スペーサーは、前記酸化防止膜パターンを覆うポリシリコン膜を形成し、前記ポリシリコン膜を異方性エッチングして形成することができる。
【００３５】
前記酸化防止膜パターンを形成した後に、前記開口部の底面にエッチング停止膜を形成することができる。前記フローティングゲート膜はポリシリコン膜で形成することが好ましい。前記エッチング停止膜は、前記露出されたフローティングゲート膜を酸化させて形成することができる。前記フローティングゲートはその上端部に尖鋭部を有するように形成することができる。
【００３６】
前記コントロールゲートは、その一端が前記ゲート層間酸化膜パターンの一部を覆い、
前記フローティングゲートの一部と重なり、他端が前記活性領域と重なるように形成することができる。
【発明の効果】
【００３７】
前述のような本発明は、スペーサー酸化工程を利用してフローティングゲートとコントロールゲートとの間の絶縁のためのゲート層間酸化膜パターンを形成する。従って、ＬＯＣＯＳ工程を利用して前記ゲート層間酸化膜パターンを形成する場合と比べ、狭い面積でも十分な厚みのゲート層間酸化膜パターンを形成することができ、フローティングゲートとコントロールゲートとの間の静電容量を減少させることができる。
【発明を実施するための最良の形態】
【００３８】
以下、添付した図面を参照して本発明の好ましい実施形態を詳しく説明する。次に紹介する実施形態は、当業者に本発明の思想が十分に伝達されるようにするために例として提供されるものである。従って、本発明は、以下に説明される実施形態に限られず、異なる形態として具体化されることもある。そして、図面において、層及び領域の長さ、厚みなどは便宜のために誇張されて表現されることもある。明細書の全体にかけて同一の参照番号は同一の構成要素を示すものである。
【００３９】
図２は、本発明の実施形態による分離ゲートの構造を有するフラッシュメモリセルの製造方法を説明するための平面図であり、図３Ａ乃至図３Ｊは、図２のＩ−Ｉ’線に沿ったフラッシュメモリセルの製造工程を示す断面図である。
【００４０】
以下、図２、そして図３Ａ乃至図３Ｊを参照して本発明の実施形態に係わる分離ゲート構造を有するフラッシュメモリセルの製造方法を説明する。
【００４１】
図２及び図３Ａを参照すると、半導体基板２０の所定領域に素子分離膜２０Ｂを形成して活性領域２０Ａを限定する。前記素子分離膜２０Ｂを有する半導体基板２０上に第１のゲート絶縁膜２１、フローティングゲート膜２２及び酸化防止膜２３を順に形成する。本実施形態で前記第１のゲート絶縁膜２１は、５０Å乃至１００Åの厚みのシリコン酸化膜で形成し、前記フローティングゲート膜２２は、６００Å乃至８００Åの厚みのポリシリコン膜で形成し、前記酸化防止膜２３は、９００Å乃至１１００Åの厚みのシリコン窒化膜で形成する。
【００４２】
図３Ｂを参照すると、前記酸化防止膜２３をパターニングしてその内部に開口部２３Ｂを有する酸化防止膜パターン２３Ａを形成して前記フローティングゲート膜２２の一部を露出させる。前記開口部２３Ｂは、後続工程で形成されるフローティングゲートの形状と一致する。本実施形態では、図２に示されたフローティングゲート２２Ａの形状により前記開口部２３Ｂの両端部が前記素子分離膜２３Ｂと重なるように形成する。
【００４３】
図３Ｃを参照すると、前記露出されたフローティングゲート膜２２上にエッチング停止膜２４を形成する。前記エッチング停止膜２４は、後続工程で前記開口部２３Ｂの側壁上にスペーサーを形成するためのエッチングのうち、前記フローティングゲート膜２２が損傷するのを防ぐために形成される。従って、前記フローティングゲート膜２２に対してエッチング選択比を有する物質で前記スペーサーを形成する場合には、前記エッチング停止膜２４の形成は省略することができる。本実施形態で、前記エッチング停止膜２４は、前記露出されたフローティングゲート膜２２を酸化させて形成する。前記エッチング停止膜２４は、９０Å乃至１１０Åの厚みで形成する。
【００４４】
図３Ｄを参照すると、前記エッチング停止膜２４の形成が完了した前記半導体基板２０の上部に物質膜２５を形成して前記開口部２３Ｂを埋める。前記物質膜２５は酸化されて
絶縁性を有する物質で形成する。同様に、後続過程で形成されるゲート層間酸化膜パターンの厚みは、前記物質膜２５をエッチングすることによって得られるスペーサーの幅に依存する。従って、前記物質膜２５の厚みは、後続過程に形成されるゲート層間酸化膜パターンの厚みを考慮して設定する。本実施形態で前記物質膜２５は、４５０Å乃至５５０Åの厚みのポリシリコン膜で形成する。
【００４５】
図３Ｅを参照すると、前記物質膜２５を異方性エッチングして前記開口部２３Ｂの側壁にスペーサー２５Ａを形成する。前記スペーサー２５Ａの形状により前記エッチング停止膜２４の一部が露出される。前記エッチング停止膜２４を形成しない場合には前記スペーサー２５Ａ間に前記フローティングゲート膜２２の一部が露出される。
【００４６】
図３Ｆを参照すると、７５０℃乃至９５０℃の温度で酸化工程を実施して前記スペーサー２５Ａを酸化させながら前記開口部２３Ｂの内部を埋める酸化膜を形成してゲート層間酸化膜パターン２６を得る。一方、前述したように前記フローティングゲート膜を酸化させて前記エッチング停止膜２４を形成した場合は、前記エッチング停止膜２４が前記ゲート層間酸化膜パターン２６の一部を成す。
【００４７】
図３Ｇを参照すると、前記酸化防止膜パターン２３Ａを除去して前記ゲート層間酸化膜パターン２６の側面を露出させると共に前記フローティングゲート膜２２の上部表面を露出させる。前記酸化防止膜パターン２３Ａをシリコン窒化膜で形成した場合には、Ｈ３ＰＯ４溶液を利用した湿式エッチングで前記酸化防止膜パターン２３Ａを除去する。
【００４８】
図２及び図３Ｈを参照すると、前記ゲート層間酸化膜パターン２６をエッチングマスクとして利用して前記露出したフローティングゲート膜２２をエッチングすることによって、前記ゲート層間酸化膜パターン２６下部にフローティングゲート２２Ａを形成する。この時、厚みが薄い前記第１のゲート絶縁膜２１は前記エッチング及びエッチング後に実施される洗浄工程によって除去されて前記半導体基板２０の表面が露出されることもある。前記フローティングゲート膜２２をポリシリコン膜で形成した場合、ＨＢｒ及びＣｌ２を利用して異方性乾式エッチングを進行して前記フローティングゲート２２Ａを形成する。
【００４９】
一方、前述したように前記フローティングゲート膜２２を酸化させて前記エッチング停止膜２４を形成した場合、前記フローティングゲート２２Ａの上端部が尖鋭（ｔｉｐ）形状Ｔを有するように形成することができる。従って、前記フローティングゲート２２Ａの上端部に電界を集中させることによって、前記フローティングゲート２２Ａと前記コントロールゲート２８との間のＦ−Ｎトンネリング（Ｆｏｗｌｅｒ  Ｎｏｒｄｈｅｉｍ  ｔｕｎｎｅｌｉｎｇ）効果を増大させることができる。
【００５０】
図２及び図３Ｉを参照すると、全体構造上に第２のゲート絶縁膜２７を形成した後、伝導膜を蒸着及びパターニングしてその一端が前記ゲート層間酸化膜パターン２６を介して前記フローティングゲート２２Ａの上部面の一部と重なり、その一側が前記第２のゲート絶縁膜２７を介して前記フローティングゲート２２Ａの一側と重なって、他端が前記半導体基板２０と重なるコントロールゲート２８を形成する。本実施形態で前記第２のゲート絶縁膜２７はシリコン酸化膜で形成し、前記コントロールゲート２８はポリシリコン膜で形成する。一方、前記第２のゲート絶縁膜２７のうち、前記フローティングゲート２２Ａとコントロールゲート２８との間の領域はトンネル絶縁膜２７Ａとして役割をする。
【００５１】
続いて、前記フローティングゲート２２Ａ及び前記コントロールゲート２８の側壁上にスペーサー２９を形成し、イオン注入工程及び熱処理工程を実施してソース、ドレイン３０Ａ、３０Ｂを形成する。
【００５２】
一方、分離ゲート構造を有するフラッシュセルのプログラムカップリング比率（gｐ）は、ソースキャパシターＣｓ静電容量に依存する。従って、ソース３０Ａ領域の形成し、側面拡散（ｌａｔｅｒａｌ  ｄｉｆｆｕｓｉｏｎ）が起きるようにすることで、前記フローティングゲート２２Ａと前記ソース３０Ａとの間の重畳面積Ａを拡張させ、前記キャパシターＣｓの静電容量を増やせる。
【００５３】
図２及び図３Ｊを参照すると、全体の構造上に層間絶縁膜３１を形成し、層間絶縁膜３１を選択的にエッチングして、前記ドレイン３０Ｂを露出させるコンタクトホールを形成し、前記コンタクトホール内に伝導性プラグ３２を形成した後、前記伝導性プラグ３２に連結されるビットライン３３を形成する。
【００５４】
本発明では、フローティングゲート２２Ａとコントロールゲート２８との間の絶縁のための前記ゲート層間酸化膜パターン２６を、スペーサー酸化工程を利用して形成する。従って、幅が小さくなる高集積素子でもゲート層間酸化膜パターン２６の厚みを十分に確保でき、ゲート層間酸化膜パターン２６を介して重なる前記フローティングゲート２２Ａとコントロールゲート２８との間に発生するゲート層間キャパシター（Ｃｉｐ）の静電容量を減少させることができる。即ち、プログラムの際、前記ゲート層間キャパシター（Ｃｉｐ）の増加によるフローティングゲート２２Ａの電圧減少を効果的に防ぐことができ、これにより、プログラム効率の低下を防ぐことができる。
【産業上の利用可能性】
【００５５】
本発明は、フラッシュメモリセルの製造工程で効果的に使用できる。
【図面の簡単な説明】
【００５６】
【図１Ａ】従来技術のフラッシュメモリセルの製造工程を示す断面図である。
【図１Ｂ】従来技術のフラッシュメモリセルの製造工程を示す断面図である。
【図１Ｃ】従来技術のフラッシュメモリセルの製造工程を示す断面図である。
【図１Ｄ】従来技術のフラッシュメモリセルの製造工程を示す断面図である。
【図１Ｅ】従来技術のフラッシュメモリセルの製造工程を示す断面図である。
【図２】本発明の実施形態に係わる分離ゲートフラッシュメモリセルの製造工程を説明するための平面図である。
【図３Ａ】図２のＩ−Ｉ’線を沿ったフラッシュメモリセルの製造工程を示す断面図である。
【図３Ｂ】図２のＩ−Ｉ’線を沿ったフラッシュメモリセルの製造工程を示す断面図である。
【図３Ｃ】図２のＩ−Ｉ’線を沿ったフラッシュメモリセルの製造工程を示す断面図である。
【図３Ｄ】図２のＩ−Ｉ’線を沿ったフラッシュメモリセルの製造工程を示す断面図である。
【図３Ｅ】図２のＩ−Ｉ’線を沿ったフラッシュメモリセルの製造工程を示す断面図である。
【図３Ｆ】図２のＩ−Ｉ’線を沿ったフラッシュメモリセルの製造工程を示す断面図である。
【図３Ｇ】図２のＩ−Ｉ’線を沿ったフラッシュメモリセルの製造工程を示す断面図である。
【図３Ｈ】図２のＩ−Ｉ’線を沿ったフラッシュメモリセルの製造工程を示す断面図である。
【図３Ｉ】図２のＩ−Ｉ’線を沿ったフラッシュメモリセルの製造工程を示す断面図である。
【図３Ｊ】図２のＩ−Ｉ’線を沿ったフラッシュメモリセルの製造工程を示す断面図である。
【符号の説明】
【００５７】
２０…半導体基板、
２１…第１のゲート絶縁膜、
２２…フローティングゲート膜、
２２Ａ…フローティングゲート、
２３…酸化防止膜、
２３Ａ…酸化防止膜パターン、
２３Ｂ…開口部、
２４…エッチング停止膜、
２５…物質膜、
２５Ａ…スペーサー、
２６…ゲート層間酸化膜パターン、
２７…第２のゲート絶縁膜、
２７Ａ…トンネル絶縁膜、
２８…コントロールゲート、
２９…スペーサー、
３０Ａ，３０Ｂ…ソース、ドレイン、
【図１Ａ】
2005101599.tif 000005
【図１Ｂ】
2005101599.tif 000006
【図１Ｃ】
2005101599.tif 000007
【図１Ｄ】
2005101599.tif 000008
【図１Ｅ】
2005101599.tif 000009
【図２】
2005101599.tif 000010
【図３Ａ】
2005101599.tif 000011
【図３Ｂ】
2005101599.tif 000012
【図３Ｃ】
2005101599.tif 000013
【図３Ｄ】
2005101599.tif 000014
【図３Ｅ】
2005101599.tif 000015
【図３Ｆ】
2005101599.tif 000016
【図３Ｇ】
2005101599.tif 000017
【図３Ｈ】
2005101599.tif 000018
【図３Ｉ】
2005101599.tif 000019
【図３Ｊ】
2005101599.tif 000020