(57)【要約】【課題】  従来のＬ−ＩＧＢＴにおけるオン抵抗を低減し、ゲートオフ時のスイッチング特性を改善することができる半導体装置を提供する。【解決手段】  半導体装置は、第１導電型の半導体基板と、第２導電型の延長ドレイン領域と、第２導電型の高濃度ドレイン領域と、第２導電型のソース領域と、第１導電型の隣接領域と、第１導電型の高濃度ドレイン隣接領域とを備えている。ここで、半導体基板は、高濃度層の上部に低濃度のエピタキシャル層が形成された構成である。【選択図】  図１Ａ 
2005136208.tif 000002
【特許請求の範囲】
【請求項１】
高濃度層の上部に低濃度のエピタキシャル層が形成された第１導電型の半導体基板と、
前記エピタキシャル層の表面部に形成された第２導電型の延長ドレイン領域と、
前記延長ドレイン領域の表面部に形成された第２導電型の高濃度ドレイン領域と、
前記エピタキシャル層の表面部において前記延長ドレイン領域と所定の間隔を設けて形成された第２導電型のソース領域と、
前記延長ドレイン領域の表面において前記高濃度ドレイン領域と前記ソース領域との間の部位に形成され、前記半導体基板と電気的に接続された第１導電型の頂上領域と、
前記延長ドレイン領域の表面部において形成され、かつ、前記高濃度ドレイン領域と前記頂上領域との間の部位であって前記高濃度ドレイン領域と隣接する部位に形成され、前記高濃度ドレイン領域と電気的に接続された第１導電型の高濃度ドレイン隣接領域とを備える、半導体装置。
【請求項２】
高濃度層の上部に低濃度のエピタキシャル層が形成された第１導電型の半導体基板と、
前記エピタキシャル層の表面部に形成された第２導電型の延長ドレイン領域と、
前記延長ドレイン領域の表面部に形成された第２導電型の高濃度ドレイン領域と、
前記エピタキシャル層の表面部において前記延長ドレイン領域と所定の間隔を設けて形成された第２導電型のソース領域と、
前記延長ドレイン領域の内部において前記高濃度ドレイン領域と前記ソース領域との間の部位に形成され、前記半導体基板と電気的に接続された第１導電型の１以上の埋め込み領域と、
前記延長ドレイン領域の表面部において形成され、かつ、前記高濃度ドレイン領域と前記埋め込み領域との間の部位であって前記高濃度ドレイン領域と隣接する部位に形成され、前記高濃度ドレイン領域と電気的に接続された第１導電型の高濃度ドレイン隣接領域とを備える、半導体装置。
【請求項３】
前記高濃度ドレイン隣接領域と接続するドレイン電極と、
前記高濃度ドレイン領域と接続するコンタクト電極と、
前記ドレイン領域と前記コンタクト電極との間に挿入される抵抗とをさらに備える、請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は高耐圧横型絶縁ゲート型バイポーラトランジスタ等の半導体装置に関する。
【背景技術】
【０００２】
半導体装置としての高耐圧横型絶縁ゲート型バイポーラトランジスタ（以降Ｌ−ＩＧＢＴと称する）については、従来から様々な構造が提案されている。以下、その一例として特許文献１に示されている半導体装置について図面を参照しながら説明する。
【０００３】
図３は、従来のＬ−ＩＧＢＴを示す断面図である。図３において、第１導電型の半導体基板５１の表面部には、第２導電型の延長ドレイン領域５２が形成される。延長ドレイン領域５２の表面部には、第２導電型の高濃度ドレイン領域５３が形成される。この高濃度ドレイン領域５３を取り囲むように、第１導電型の高濃度のドレイン隣接領域５４が形成される。ドレイン隣接領域５４は、高濃度ドレイン領域５３と電気的に接続される。また、延長ドレイン領域５２の表面部には、高濃度ドレイン領域５３及びドレイン隣接領域５４を取り囲むように、第１導電型の頂上領域５５が形成される。頂上領域５５は、半導体基板５１と電気的に接続される。また、半導体基板５１の表面部には、第２導電型の高濃度ソース領域５６が形成される。高濃度ソース領域５６の中央部には、第１導電型の高濃度の基板コンタクト領域５７が形成される。第１導電型の高濃度のチャンネルストッパ５８は、高濃度ソース領域５６を取り囲むように形成される。また、半導体基板５１の表面上には、ドレイン隣接領域５４から高濃度ソース領域５６に亙る絶縁膜６０と、高濃度ドレイン領域５３及びドレイン隣接領域５４と電気的に接続された断面Ｔ字形のドレイン電極６１と、高濃度ソース領域５６及び基板コンタクト領域５７と電気的に接続された断面Ｔ字形のソース電極６２とが形成される。ゲート電極６３は多結晶シリコン膜からなり、延長ドレイン領域５２の端部から高濃度ソース領域５６の端部に亙って形成される。ゲート電極６３の下部のゲート酸化膜６４の下部には、チャンネルが形成される。
【特許文献１】特開平６−２２４４２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記従来のＬ−ＩＧＢＴにおいては、第１導電型の高濃度ドレイン隣接領域５４から注入されたキャリアは、延長ドレイン領域５２を経由して第１導電型の高濃度の基板コンタクト領域５７からソース電極１１１に流れ込む。ここで、高耐圧特性を実現する目的で、第１導電型の半導体基板５１は低濃度で形成されている。従って、半導体基板５１側へのキャリアの流入が著しく制限されオン抵抗の低減に限界が生じる。
【０００５】
さらに、ゲートオフ時に高濃度ドレイン隣接領域５４から延長ドレイン領域５２に注入された残留少数キャリアは、延長ドレイン領域５２内に形成された空乏層の電界に引かれ、半導体基板５１を介して基板コンタクト領域５７からソース電極１１１に抜けていくことになる。ここで、上述のように半導体基板５１は低濃度で形成されているので、半導体基板５１側へのキャリアの引き抜きは著しく制限され、オフ時のスイッチング特性の改善には限界が生じるという欠点がある。
【０００６】
それ故、本発明は、従来のＬ−ＩＧＢＴにおけるオン抵抗を低減し、ゲートオフ時のスイッチング特性を改善することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の目的を達成するため、本発明に係る半導体装置は、以下の構成を有する。すなわち、第１の発明に係る半導体装置は、高濃度層の上部に低濃度のエピタキシャル層が形成された第１導電型の半導体基板と、エピタキシャル層の表面部に形成された第２導電型の延長ドレイン領域と、延長ドレイン領域の表面部に形成された第２導電型の高濃度ドレイン領域と、エピタキシャル層の表面部において延長ドレイン領域と所定の間隔を設けて形成された第２導電型のソース領域と、延長ドレイン領域の表面において高濃度ドレイン領域とソース領域との間の部位に形成され、半導体基板と電気的に接続された第１導電型の頂上領域と、延長ドレイン領域の表面部において形成され、かつ、高濃度ドレイン領域と頂上領域との間の部位であって高濃度ドレイン領域と隣接する部位に形成され、高濃度ドレイン領域と電気的に接続された第１導電型の高濃度ドレイン隣接領域とを備えている。
【０００８】
また、第２の発明に係る半導体装置は、高濃度層の上部に低濃度のエピタキシャル層が形成された第１導電型の半導体基板と、エピタキシャル層の表面部に形成された第２導電型の延長ドレイン領域と、延長ドレイン領域の表面部に形成された第２導電型の高濃度ドレイン領域と、エピタキシャル層の表面部において延長ドレイン領域と所定の間隔を設けて形成された第２導電型のソース領域と、延長ドレイン領域の内部において高濃度ドレイン領域とソース領域との間の部位に形成され、半導体基板と電気的に接続された第１導電型の１以上の埋め込み領域と、延長ドレイン領域の表面部において形成され、かつ、高濃度ドレイン領域と埋め込み領域との間の部位であって高濃度ドレイン領域と隣接する部位に形成され、高濃度ドレイン領域と電気的に接続された第１導電型の高濃度ドレイン隣接領域とを備えている。
【０００９】
なお、半導体装置は、高濃度ドレイン隣接領域と接続するドレイン電極と、高濃度ドレイン領域と接続するコンタクト電極と、ドレイン領域とコンタクト電極との間に挿入される抵抗とをさらに備えていてもよい。
【発明の効果】
【００１０】
本発明によれば、第１導電型の高濃度の半導体基板上の第１導電型のエピタキシャル層を形成して、延長ドレイン領域と半導体基板の間のインピーダンスを低減することにより、高耐圧を確保しつつ、Ｌ−ＩＧＢＴのオン抵抗を低減するとともに、ゲートオフ時のスイッチング特性の改善が可能となる。
【発明を実施するための最良の形態】
【００１１】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について図面を参照しながら説明する。図１Ａは、本発明の第１の実施形態に係る半導体装置の断面図である。以下、Ｌ−ＩＧＢＴである本半導体装置の詳細な構成を説明する。
【００１２】
図１Ａにおいては、ｐ型の高濃度半導体基板１００−１（不純物濃度：約１０１８／ｃｍ３  〜約１０２０／ｃｍ３  ）上にｐ型のエピタキシャル層１００−２（不純物濃度：約１０１４／ｃｍ３  〜約１０１５／ｃｍ３  ）が形成されている。この半導体基板にｎ型不純物を導入した後、熱拡散を行うことによって、５〜１５μｍ程度の深さを有するｎ型不純物層からなる延長ドレイン領域１０１が形成される。この延長ドレイン領域１０１の表面部には、上記半導体基板と電気的に接続されたｐ型の頂上領域１０３が形成される。さらに、延長ドレイン領域１０１の表面部には、ｎ型の高濃度ドレイン領域１０９およびｐ型の高濃度ドレイン隣接領域１１０が形成される。高濃度ドレイン隣接領域１１０は、高濃度ドレイン領域１０９と頂上領域１０３との間の位置であって、高濃度ドレイン領域１０９と隣接する位置に形成される。高濃度ドレイン隣接領域１１０は、高濃度ドレイン領域１０９と電気的に接続される。なお、図１Ａでは、高濃度ドレイン隣接領域１１０は、高濃度ドレイン領域１０９を取り囲むように形成される。また、頂上領域１０３は、高濃度ドレイン領域１０９および高濃度ドレイン隣接領域１１０を取り囲むように形成される。また、半導体基板の表面上には絶縁膜１０８が形成されており、延長ドレイン領域１０１は、絶縁膜１０８を貫通して延びる断面Ｔ字形のドレイン電極１１２に接続されている。つまり、延長ドレイン領域１０１はドレイン電極１１２と電気的に接続されている。
【００１３】
また、エピタキシャル層１００−２の表面部には、延長ドレイン領域１０１との間に間隔をおいて、ｎ型領域からなるソース領域１０４およびｐ＋＋型領域からなる基板コンタクト領域１０５が形成される。基板コンタクト領域１０５は、エピタキシャル層１００−２と電気的に接続されている。ソース領域１０４及び基板コンタクト領域１０５は、絶縁膜１０８を貫通して延びる断面Ｔ字形のソース電極１１１に接続されている。ソース領域１０４はエピタキシャル層１００−２と同電位に設定される。また、ソース領域１０４及び基板コンタクト領域１０５は、半導体基板よりも不純物濃度が高いｐ＋型のアンチパンチスルー領域１０２に囲まれている。延長ドレイン領域１０１からチャネル領域側に拡がる空乏層はアンチパンチスルー領域１０２によって拡がりが抑制されるので、アンチパンチスルー領域１０２によってパンチスルー現象が阻止される。
【００１４】
また、延長ドレイン領域１０１とソース領域１０４との間のエピタキシャル層１００−２の上には、ゲート絶縁膜１０６を介してゲート電極１０７が形成される。ゲート電極１０７の下側のエピタキシャル層１００−２の領域はチャネル領域として機能する。
【００１５】
第１の実施形態に係る半導体装置において、延長ドレイン領域１０１には、ｐ型の頂上領域１０３が形成されている。従って、延長ドレイン領域１０１に高電圧が印加されると、延長ドレイン領域１０１と、エピタキシャル層１００−２、頂上領域１０３とは互いに逆バイアス状態になる。このため、図１Ａに示すように、ｐ型の頂上領域１０３と延長ドレイン領域１０１との接合部、および延長ドレイン領域１０１とエピタキシャル層１００−２との接合部からそれぞれ空乏層が拡がる結果、各空乏層が互いに連続して空乏層の領域が大きくなり、延長ドレイン領域１０１が完全空乏化する。これによって、図１Ａに示す半導体装置において高耐圧化を図ることが容易となる。
【００１６】
また、エピタキシャル層１００−２は低濃度であるので、空乏層化しにくく、これによって高耐圧化を図ることができる。なお、エピタキシャル層１００−２は、印可する電圧の大きさによるが、エピタキシャル層１００−２が空乏層化する厚さよりも厚く形成しておくことが必要である。例えば、第１の実施形態において、印可電圧を約７００（Ｖ）とした場合、エピタキシャル層１００−２の厚さは、半導体基板の表面から約１００μｍが必要である。このように、半導体装置の用途に応じて印可電圧が予めわかっている場合には、半導体基板が空乏層化する厚さを考慮してエピタキシャル層１００−２を形成することが好ましい。
【００１７】
また、ゲート電極１０７に電圧が印加されることによってＭＯＳ型トランジスタのチャネル流域が導通した場合、ＭＯＳトランジスタの電子電流は、頂上領域１０３の下方および高濃度ドレイン隣接領域１１０の下方を流れ、高濃度ドレイン領域１０９を介してドレイン電極１１２に達する。このとき、ＭＯＳトランジスタの電子電流が増加し、高濃度ドレイン隣接領域１１０の下方での電圧降下が０．７（Ｖ）に達すると、高濃度ドレイン隣接領域１１０をエミッタ、高濃度ドレイン隣接領域１１０下方の延長ドレイン領域１０１をベース、基板コンタクト領域１０５をコレクタとするＰＮＰバイポーラトランジスタがオン状態となる。その結果、高濃度ドレイン隣接領域１１０から延長ドレイン領域１０１に少数キャリアが注入され、Ｌ−ＩＧＢＴのバイポーラ動作が開始される。
【００１８】
本実施形態においては、半導体基板は、高濃度半導体基板１００−１と低濃度のエピタキシャル層１００−２とによって形成されている。このような高濃度半導体基板１００−１が形成されることによって、延長ドレイン領域１０１と半導体基板との間のインピーダンスが低減される。ここで、上記ＰＮＰバイポーラトランジスタが導通状態となった場合、上述のように、ｐ型の高濃度ドレイン隣接領域１１０から延長ドレイン領域１０１に対して少数キャリアが注入される。本実施形態では、延長ドレイン領域１０１と高濃度半導体基板１００−１との間のインピーダンスが低減されているので、少数キャリアは、高濃度の基板コンタクト領域１０５だけではなく、半導体基板側にも流れることになる。これによって抵抗値が下がるので、本実施形態によればオン抵抗を低減することが可能となる。
【００１９】
さらに、ゲートオフ時、高濃度ドレイン隣接領域１１０から延長ドレイン領域１０１に注入された残留少数キャリアは、延長ドレイン領域１０１内に形成された空乏層の電界に引かれ基板コンタクト領域１０５、または高濃度半導体基板１００−１に抜けていくことになる。この際、本実施形態では、延長ドレイン領域１０１と高濃度半導体基板１００−１の間のインピーダンスが低減されているので、延長ドレイン領域１０１内の残留少数キャリアはｐ型の高濃度の基板コンタクト領域１０５方向だけではなく、高濃度半導体基板１００−１方向の空乏層の電界にも引かれて半導体基板に抜けていく。それゆえ、本実施形態によればゲートオフ時のスイッチング特性を改善することが可能となる。
【００２０】
以上のように、本実施形態に係る半導体装置では、高耐圧特性を実現するための低濃度層（エピタキシャル層１００−２）と、延長ドレイン領域１０１と半導体基板との間のインピーダンスを低減するための高濃度層（高濃度半導体基板１００−１）とによって半導体基板を構成する。これによって、高耐圧を確保しつつ、オン抵抗を低減するとともに、ゲートオフ時のスイッチング特性を改善することができる半導体装置を実現することができる。
【００２１】
なお、第１の実施形態の変形例として、本発明に係る半導体装置を図１Ｂに示す構成としてもよい。図１Ｂに示す構成は、高濃度ドレイン隣接領域１１０をドレイン電極１１２と接続し、高濃度ドレイン領域１０９をコンタクト電極１１３と接続した構成である。さらに、ドレイン電極１１２とコンタクト電極１１３との間には抵抗１１４が挿入される。
【００２２】
図１Ｂに示す構成において、ＭＯＳ型トランジスタのチャネル流域が導通した場合、ＭＯＳトランジスタの電子電流は、頂上領域１０３の下方および高濃度ドレイン隣接領域１１０の下方を流れ、高濃度ドレイン領域１０９を介してドレイン電極１１２に達する。このとき、ＭＯＳトランジスタの電子電流が増加し、高濃度ドレイン隣接領域１１０の下方での電圧降下が０．７（Ｖ）に達すると、高濃度ドレイン隣接領域１１０をエミッタ、高濃度ドレイン隣接領域１１０下方の延長ドレイン領域１０１をベース、基板コンタクト領域１０５をコレクタとするＰＮＰバイポーラトランジスタがオン状態となる。その結果、高濃度ドレイン隣接領域１１０から延長ドレイン領域１０１に少数キャリアが注入され、Ｌ−ＩＧＢＴのバイポーラ動作が開始される。従って、図１Ｂに示す構成においても、図１Ａと同様、Ｌ−ＩＧＢＴとしての動作が可能であり、図１Ａの場合と同様の効果を得ることができる。
【００２３】
（第２の実施形態）
次に、本発明の第２の実施形態に係る半導体装置について説明する。図２Ａは、本発明の第２の実施形態に係る半導体装置の断面図である。なお、第２の実施形態は第１の実施形態と比べて、延長ドレイン領域１０１内部の頂上領域１０３の構造が異なる他は、図１Ａに示す構成と同様である。従って、以下においては、延長ドレイン領域１０１内部の構造を主に説明する。
【００２４】
図２Ａに示すように、ｐ型の高濃度半導体基板１００−１（不純物濃度：約１０１８／ｃｍ３  〜約１０２０／ｃｍ３  ）上にｐ型のエピタキシャル層１００−２（不純物濃度：約１０１４／ｃｍ３  〜約１０１５／ｃｍ３  ）が形成されており、ｎ型不純物を導入した後に熱拡散を行い、５〜１５μｍ程度の深さを有するｎ型不純物層からなる延長ドレイン領域１０１が形成される。この点は第１の実施形態と同様である。第２の実施形態においては、延長ドレイン領域１０１の内部にｐ型の埋め込み領域１０３Ａが形成されている。さらに、埋め込み領域１０３Ａの下方には上下方向に間隔をおいてｐ型の埋め込み領域１０３Ｂ等が複数形成される。なお、図２Ａにおいては、埋め込み領域１０３Ａおよび１０３Ｂのみを示しているが、埋め込み領域の数はいくつであっても構わない。これらの埋め込み領域は、エピタキシャル層１００−２と電気的に接続されているか又は浮遊状態である。
【００２５】
第２の実施形態の場合、ＭＯＳトランジスタの電子電流は、複数の埋め込み領域の間を分割して流れる点で第１の実施形態と相違する。しかし、高濃度ドレイン隣接領域１１０から少数キャリアが流入することによってＬ−ＩＧＢＴとしてバイポーラ動作を行うメカニズムは、第１の実施形態と同様である。したがって、第２の実施形態においても第１の実施形態と同様、半導体基板にエピタキシャル層１００−２を形成することによって、延長ドレイン領域１０１と高濃度半導体基板１００−１との間のインピーダンスを低減し、オン抵抗の低減およびオフ時のスイッチング特性の改善を図ることが可能である。
【００２６】
以上のように、第２の実施形態においても、第１の実施形態と同様の効果を得ることができる。なお、第２の実施形態においても、図２Ｂに示すような第１の実施形態と同様の変形例が考えられる。図２Ｂに示す構成においても、第１の実施形態と同様の効果を得ることができる。
【産業上の利用可能性】
【００２７】
本発明の半導体装置は、高速動作が可能であるとともに高耐圧特性を満足するので、パワー用半導体装置等として特に有用である。
【図面の簡単な説明】
【００２８】
【図１Ａ】第１の実施形態に係る半導体装置の断面図
【図１Ｂ】第１の実施形態の変形例に係る半導体装置の断面図
【図２Ａ】第２の実施形態に係る半導体装置の断面図
【図２Ｂ】第２の実施形態の変形例に係る半導体装置の断面図
【図３】従来の半導体装置の断面図
【符号の説明】
【００２９】
１００  ｐ型の半導体基板
１００−１  ｐ型の高濃度半導体基板
１００−２  ｐ型のエピタキシャル層
１０１  ｎ型の延長ドレイン領域
１０２  ｐ型のアンチパンチスルー領域
１０３  ｐ型の頂上領域
１０３Ａ  ｐ型の第１の埋め込み領域
１０３Ｂ  ｐ型の第２の埋め込み領域
１０４  ｎ型のソース領域
１０５  ｐ型の基板コンタクト領域
１０６  ゲート絶縁膜
１０７  ゲート電極
１０８  絶縁膜
１０９  ｎ型の高濃度ドレイン領域
１１０  ｐ型の高濃度ドレイン隣接領域
１１１  ソース電極
１１２  ドレイン電極
１１３  ｎ型の高濃度のドレイン領域とのコンタクト電極
１１４  抵抗
【図１Ａ】
2005136208.tif 000003
【図１Ｂ】
2005136208.tif 000004
【図２Ａ】
2005136208.tif 000005
【図２Ｂ】
2005136208.tif 000006
【図３】
2005136208.tif 000007