(57)【要約】    【課題】      近傍Ｃ／Ｎの向上、ロックアップタイムの短縮、及び、残留ＦＭの低減を行うこと。    【解決手段】  入力端Ｉ１から入力され信号と分周器から出力された信号が位相比較器１０１で位相比較が行われ、位相差に応じた電流信号がカットオフ周波数の異なる複数のループフィルタ１０３又は１０４で電圧信号に変換され、電圧制御発振器１０６に出力される。電圧制御発振器１０６は、入力された電圧信号に応じた周波数信号を発振する。発振信号は分岐点Ｐ１で分岐され、分周器１０７と出力端Ｏ１に出力される。可変容量コンデンサ１０８は、分岐点Ｐ１の後段でさらに分岐した分岐点Ｐ２に接続され、制御回路１０９がループフィルタの切り替え制御に連動して、容量が制御される。  【選択図】      図１
2005109608.tif 000002
【特許請求の範囲】
【請求項１】
カットオフ周波数の異なる複数のループフィルタと、
前記ループフィルタから出力された電圧に応じた周波数信号を発振する発振手段と、
前記発振手段と発振信号出力端との間に設けられ、前記複数のループフィルタ毎に異なる周波数変動成分を除去する可変の周波数変動成分除去回路と、
前記ループフィルタの切り替えに連動して前記周波数変動成分除去回路の制御を行う制御手段と、
を具備することを特徴とするＰＬＬ周波数シンセサイザ。
【請求項２】
前記周波数変動成分除去回路は、異なる周波数変動成分でそれぞれ自己共振する可変容量コンデンサであることを特徴とする請求項１に記載のＰＬＬ周波数シンセサイザ。
【請求項３】
前記周波数変動成分除去回路は、異なる周波数変動成分でそれぞれ共振する共振回路であることを特徴とする請求項１に記載のＰＬＬ周波数シンセサイザ。
【請求項４】
前記発振手段からの出力が帰還する信号線が前記発振手段の出力線から分岐している分岐点と前記発振手段との間、前記帰還する信号線、及び、前記分岐点から後段の出力線のそれぞれに設けられた抵抗を具備することを特徴とする請求項１から請求項３のいずれかに記載のＰＬＬ周波数シンセサイザ。
【請求項５】
請求項１から請求項４のいずれかに記載のＰＬＬ周波数シンセサイザを具備することを特徴とする無線通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号の位相に同期した信号を発振するＰＬＬ周波数シンセサイザに関し、例えば、無線通信装置に適用して好適なものである。
【背景技術】
【０００２】
従来、ＰＬＬ周波数シンセサイザは、特許文献１に記載されたものが知られている。図６は、従来のＰＬＬ周波数シンセサイザの構成を示すブロック図である。この図において、入力信号に対して並列に設けられ、カットオフ周波数がそれぞれ異なるループフィルタを有する複数のＰＬＬ回路１０−１〜１０−ｎは、入力信号に対して位相同期した発振信号をそれぞれ出力する。具体的にＰＬＬ回路１０−１を例に挙げると、入力信号は位相比較器１１で電圧制御発振器１３から出力された発振信号と位相の比較が行われ、比較結果がループフィルタ１２を介して電圧制御発振器１３に出力されると共に、ロック監視器２０に出力される。
【０００３】
ロック監視器２０は、各ＰＬＬ回路の位相比較器から出力された比較結果に基づいて、ロックしているＰＬＬ回路を検出し、制御回路３０は、ロック検出されたＰＬＬ回路のうち変更可能な条件に基づいて１つのＰＬＬ回路を選択し、切り替え器４０を制御することにより、選択されたＰＬＬ回路の出力信号（発振信号）が得られる。
【０００４】
ここで、制御回路３０がＰＬＬ回路を選択する条件として、カットオフ周波数が最も高いループフィルタを有するＰＬＬ回路を選択する場合と、カットオフ周波数が最も低いループフィルタを有するＰＬＬ回路を選択する場合とがある。カットオフ周波数が最も高いループフィルタを有するＰＬＬ回路を選択する場合、ＰＬＬ周波数シンセサイザは近傍Ｃ／Ｎの向上とロックアップタイムの短縮を行うことができる。また、カットオフ周波数が最も低いループフィルタを有するＰＬＬ回路を選択する場合、ＰＬＬ周波数シンセサイザは周波数変動成分である残留ＦＭを低減することができる。なお、近傍Ｃ／Ｎは電圧制御発振器の出力スペクトルの近傍におけるＣ／Ｎを意味する。また、残留ＦＭは電圧制御発振器の短時間内での周波数変動量を表現し、その値はモジュレーションアナライザにより測定することができる。
【０００５】
このように、従来のＰＬＬ周波数シンセサイザは、複数のＰＬＬ回路がカットオフ周波数の異なるループフィルタをそれぞれ有し、ループフィルタを切り替えることにより、システムで要求される特性に応じた発振信号を得ることができる。
【０００６】
ちなみに、ループフィルタの構成例を図７及び図８に示す。図７は２次のループフィルタの構成例であり、図８はラグリードフィルタの構成例である。
【特許文献１】特開２００１−２９２０５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来のＰＬＬ周波数シンセサイザは、カットオフ周波数が高い場合には、近傍Ｃ／Ｎの向上とロックアップタイムの短縮を行うことができるが、残留ＦＭが増大するという問題がある。また、カットオフ周波数が低い場合には、残留ＦＭを低減することができるものの、近傍Ｃ／Ｎの向上とロックアップタイムの短縮を行うことができないという問題がある。
【０００８】
本発明はかかる点に鑑みてなされたものであり、近傍Ｃ／Ｎの向上、ロックアップタイムの短縮、及び、残留ＦＭの低減を行うＰＬＬ周波数シンセサイザを提供することを目的とする。
【課題を解決するための手段】
【０００９】
かかる課題を解決するため、本発明のＰＬＬ周波数シンセサイザは、カットオフ周波数の異なる複数のループフィルタと、前記ループフィルタから出力された電圧に応じた周波数信号を発振する発振手段と、前記発振手段と発振信号出力端との間に設けられ、前記複数のループフィルタ毎に異なる周波数変動成分を除去する可変の周波数変動成分除去回路と、前記ループフィルタの切り替えに連動して前記周波数変動成分除去回路の制御を行う制御手段と、を具備する構成を採る。
【００１０】
この構成によれば、ループフィルタの切り替えに連動して、周波数変動成分除去回路を制御することにより、システムから要求される特性に応じたカットオフ周波数となるようにループフィルタを切り替える際、カットオフ周波数が高いループフィルタが用いられた場合には、近傍Ｃ／Ｎ及びロックアップタイム特性を劣化させることなく周波数変動成分を低減することができる。また、カットオフ周波数が低いループフィルタが用いられた場合には、周波数変動成分をさらに低減させることができるので、この低減分だけカットオフ周波数を上げれば、近傍Ｃ／Ｎの向上とロックアップタイムの短縮を行うことができる。
【００１１】
本発明のＰＬＬ周波数シンセサイザは、上記構成において、前記周波数変動成分除去回路が、異なる周波数変動成分でそれぞれ自己共振する可変容量コンデンサである構成を採る。
【００１２】
この構成によれば、周波数変動成分除去回路を可変容量コンデンサとし、可変容量コンデンサを接地すると、自己共振時に可変容量コンデンサがショート状態となり、周波数変動成分を除去することができる。
【００１３】
本発明のＰＬＬ周波数シンセサイザは、上記構成において、前記周波数変動成分除去回路が、異なる周波数変動成分でそれぞれ共振する共振回路である構成を採る。
【００１４】
この構成によれば、周波数変動成分除去回路を異なる周波数変動成分でそれぞれ共振する共振回路とし、共振回路を接地すると、共振時に共振回路がショート状態となり、周波数変動成分を除去することができる。
【００１５】
本発明のＰＬＬ周波数シンセサイザは、上記構成において、前記発振手段からの出力が帰還する信号線が前記発振手段の出力線から分岐している分岐点と前記発振手段との間、前記帰還する信号線、及び、前記分岐点から後段の出力線のそれぞれに設けられた抵抗を具備する構成を採る。
【００１６】
この構成によれば、発振手段からの出力が帰還する信号線が発振手段の出力線から分岐している分岐点と発振手段との間、帰還する信号線、及び、分岐点から後段の出力線のそれぞれに抵抗を設けることにより、発振手段の出力インピーダンスが変化しても、インピーダンスの変化分を緩和することができるため、発振手段の出力インピーダンスの変化を小さくすることができる。
【００１７】
本発明の無線通信装置は、上記いずれかのＰＬＬ周波数シンセサイザを具備する構成を採る。
【００１８】
この構成によれば、ループフィルタの切り替えに連動して、周波数変動成分除去回路を制御することにより、システムから要求される特性に応じたカットオフ周波数となるようにループフィルタを切り替える際、カットオフ周波数が高いループフィルタが用いられた場合には、近傍Ｃ／Ｎ及びロックアップタイム特性を劣化させることなく周波数変動成分を低減することができる。また、カットオフ周波数が低いループフィルタが用いられた場合には、周波数変動成分をさらに低減させることができるので、この低減分だけカットオフ周波数を上げれば、近傍Ｃ／Ｎの向上とロックアップタイムの短縮を行うことができる。
【発明の効果】
【００１９】
以上説明したように、本発明によれば、ループフィルタ毎に異なる周波数変動成分を含む発振信号から周波数変動成分を除去する周波数変動成分除去回路を、電圧制御発振器と発振信号出力端との間に設け、ループフィルタの切り替えと連動して周波数変動成分除去回路を制御することにより、カットオフ周波数が高い場合には、近傍Ｃ／Ｎ及びロックアップタイム特性を劣化させることなく残留ＦＭを低減することができ、カットオフ周波数が低い場合には、さらに残留ＦＭを低減させることができるので、この低減分だけカットオフ周波数を上げれば、近傍Ｃ／Ｎの向上とロックアップタイムの短縮を行うことができる。これにより、近傍Ｃ／Ｎの向上、ロックアップタイムの短縮、及び、残留ＦＭの低減を行うことができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態について図面を用いて説明する。
【００２１】
（実施の形態１）
図１は、本発明の実施の形態１に係るＰＬＬ周波数シンセサイザの構成を示すブロック図である。この図において、位相比較器１０１は、入力端Ｉ１から入力された信号と分周器１０７から出力された信号の位相を比較し、位相差に応じた電流信号がスイッチ回路１０２を介してループフィルタ１０３又は１０４に出力される。
【００２２】
ループフィルタ１０３及び１０４は、カットオフ周波数がそれぞれ異なり、位相比較器１０１から出力された電流信号を電圧信号に変換し、電圧信号をスイッチ回路１０５を介して電圧制御発振器１０６に出力する。ここでは、ループフィルタ１０３のカットオフ周波数が、ループフィルタ１０４のカットオフ周波数より低いものとする。
【００２３】
電圧制御発振器１０６は、ループフィルタ１０３又は１０４から出力された電圧に応じた周波数の発振信号が分岐点Ｐ１で分岐され、分周器１０７及び出力端Ｏ１に出力される。分周器１０７は電圧制御発振器１０６から出力された発振信号の周波数を分周し、分周後の信号を位相比較器１０１に出力する。
【００２４】
周波数変動成分除去回路としての可変容量コンデンサ１０８は、一端が電圧制御発振器１０６の出力線に接続され（接続点をＰ２とする）、他端が接地されている。また、容量を変更可能なコンデンサであり、制御回路１０９の制御に応じて容量を変更する。
【００２５】
制御回路１０９は、入力端Ｉ２から入力される信号に基づいて、スイッチ回路１０２及び１０５、可変容量コンデンサ１０８を制御し、ループフィルタ１０３又は１０４のいずれかを用いるようにする。入力端Ｉ２から入力される信号は、高近傍Ｃ／Ｎモード及び高速ロックアップモード、又は低残留ＦＭモードのいずれであるかを制御回路１０９に通知する。ここで、モードとは、システムが要求する特性となるように周波数シンセサイザが動作する状態を意味する。
【００２６】
次に、上述した構成を有するＰＬＬ周波数シンセサイザの動作について説明する。入力端Ｉ２から入力される信号が、高近傍Ｃ／Ｎモード及び高速ロックアップモードであることを制御回路１０９に通知すると、制御回路１０９はスイッチ回路１０２及び１０５を制御し、各スイッチ回路がループフィルタ１０４と接続する。
【００２７】
位相比較器１０１では、入力端Ｉ１から入力された信号と分周器１０７から出力された信号の位相差が比較され、位相差に応じた電流信号がループフィルタ１０４で電圧信号に変換され、電圧信号が電圧制御発振器１０６に出力される。
【００２８】
電圧制御発振器１０６では、ループフィルタ１０４から出力された電圧信号に応じた周波数の発振信号が分周器１０７及び出力端Ｏ１に出力され、分周器１０７では、電圧制御発振器１０６から出力された発振信号の周波数が分周される。出力端Ｏ１に出力される発振信号は、可変容量コンデンサ１０８が接地されているため発振信号の周波数変動で自己共振するとショート状態となり、この周波数変動を吸収するので、周波数変動成分である残留ＦＭを低減することができる。これにより、カットオフ周波数の高いループフィルタが用いられた場合、残留ＦＭを低減することができるので、この低減分だけカットオフ周波数を上げれば、近傍Ｃ／Ｎをより向上させることができる。ただし、残留ＦＭと近傍Ｃ／Ｎはトレードオフの関係にあるので、近傍Ｃ／Ｎを向上させる場合には、残留ＦＭを低減することはできない。
【００２９】
また、入力端Ｉ２から入力される信号が、低残留ＦＭモードであることを制御回路１０９に通知すると、制御回路１０９はスイッチ回路１０２及び１０５を制御し、各スイッチ回路がループフィルタ１０３と接続する。
【００３０】
位相比較器１０１では、入力端Ｉ１から入力された信号と分周器１０７から出力された信号の位相差が比較され、位相差に応じた電流信号がループフィルタ１０３で電圧信号に変換され、電圧信号が電圧制御発振器１０６に出力される。
【００３１】
電圧制御発振器１０６では、ループフィルタ１０３から出力された電圧信号に応じた周波数の発振信号が分周器１０７及び出力端Ｏ１に出力され、分周器１０７では、電圧制御発振器１０６から出力された発振信号の周波数が分周される。出力端Ｏ１に出力される発振信号は、可変容量コンデンサ１０８により、残留ＦＭを低減することができる。これにより、カットオフ周波数の低いループフィルタが用いられた場合、従来に比べ、さらに残留ＦＭを低減することができる。また、システムで要求される残留ＦＭ特性が従来と同程度でよいとすると、残留ＦＭを低減できる分だけカットオフ周波数を上げれば、近傍Ｃ／Ｎを向上させることができる。
【００３２】
ここで、可変容量コンデンサ１０８の容量は、高近傍Ｃ／Ｎ及び高速ロックアップモード時、低残留ＦＭモード時のそれぞれにおける残留ＦＭで自己共振する値が予め設定されている。なお、可変容量コンデンサ１０８はＰＬＬ回路のループ回路に含まれていないため、近傍Ｃ／Ｎ特性及びロックアップタイム特性の劣化を回避することができる。
【００３３】
このように本実施の形態によれば、可変容量コンデンサを電圧制御発振器の出力が帰還するための分岐点の後段でさらに分岐した信号線に接続し、ループフィルタの切り替えと連動して可変容量コンデンサの容量を変えることにより、カットオフ周波数が高い場合には、近傍Ｃ／Ｎ及びロックアップタイム特性を劣化させることなく残留ＦＭを低減することができ、カットオフ周波数が低い場合には、さらに残留ＦＭを低減させることができるので、この低減分だけカットオフ周波数を上げれば、近傍Ｃ／Ｎの向上とロックアップタイムの短縮を行うことができる。これにより、近傍Ｃ／Ｎの向上、ロックアップタイムの短縮、及び、残留ＦＭの低減を行うことができる。
【００３４】
（実施の形態２）
図２は、本発明の実施の形態２に係るＰＬＬ周波数シンセサイザの構成を示すブロック図である。ただし、図２が図１と共通する部分は図１と同じ符号を付し、その詳しい説明は省略する。図２が図１と異なる点は、可変容量コンデンサ１０８を共振回路２０１に変更した点である。
【００３５】
周波数変動成分除去回路としての共振回路２０１は、高近傍Ｃ／Ｎ及び高速ロックアップモード時の残留ＦＭ成分と、低残留ＦＭモード時の残留ＦＭ成分とがそれぞれ共振周波数となるように設定されており、共振時にショート状態となる。これにより、残留ＦＭを低減することができる。
【００３６】
ここで、各モード時の残留ＦＭ成分は予め求められており、制御回路１０９が共振回路２０１を制御することにより、各モードで共振回路２０１を共振させることができる。
【００３７】
このように本実施の形態によれば、共振回路を電圧制御発振器の出力が帰還するための分岐点の後段でさらに分岐した信号線に接続し、ループフィルタの切り替えと連動して共振回路の共振周波数を変えることにより、カットオフ周波数が高い場合には、近傍Ｃ／Ｎ及びロックアップタイム特性を劣化させることなく残留ＦＭを低減することができ、カットオフ周波数が低い場合には、さらに残留ＦＭを低減させることができるので、この低減分だけカットオフ周波数を上げれば、近傍Ｃ／Ｎの向上とロックアップタイムの短縮を行うことができる。これにより、近傍Ｃ／Ｎの向上、ロックアップタイムの短縮、及び、残留ＦＭの低減を行うことができる。
【００３８】
（実施の形態３）
図３は、本発明の実施の形態３に係るＰＬＬ周波数シンセサイザの構成を示すブロック図である。ただし、図３が図１と共通する部分は図１と同じ符号を付し、その詳しい説明は省略する。図３が図１と異なる点は、インダクタ３０１及び可変抵抗３０２を追加した点と、可変容量コンデンサ１０８を可変容量コンデンサ３０３に変更した点である。
【００３９】
並列に接続されたインダクタ３０１と可変抵抗３０２が接続されている。インダクタ３０１と可変抵抗３０２の一端は分岐点Ｐ２に接続されており、インダクタ３０１と可変抵抗３０２の他端は可変容量コンデンサ３０３を介して接地されている。可変抵抗３０２は、制御回路１０９の制御を受け、抵抗値を変更することができる。
【００４０】
インダクタ３０１と可変容量コンデンサ３０３は、高近傍Ｃ／Ｎ及び高速ロックアップモード時の残留ＦＭ成分と、低残留ＦＭモード時の残留ＦＭ成分とがそれぞれ共振周波数となり、直列共振したときにショート状態となる。これにより、残留ＦＭ成分を低減することができる。すなわち、インダクタ３０１、可変抵抗３０２、可変容量コンデンサ３０３が周波数変動成分除去回路として機能する。
【００４１】
ここで、各モード時の残留ＦＭ成分は予め求められており、制御回路１０９が可変容量コンデンサ３０３及び可変抵抗３０２を制御することにより、各モードで可変容量コンデンサ３０３とインダクタ３０１を共振させることができる。
【００４２】
このように本実施の形態によれば、並列に接続されたインダクタと可変抵抗を可変容量コンデンサと直列に接続し、ループフィルタの切り替えと連動して可変容量コンデンサの容量と可変抵抗の抵抗値を変えることにより、カットオフ周波数が高い場合には、近傍Ｃ／Ｎ及びロックアップタイム特性を劣化させることなく残留ＦＭを低減することができ、カットオフ周波数が低い場合には、さらに残留ＦＭを低減させることができるので、この低減分だけカットオフ周波数を上げれば、近傍Ｃ／Ｎの向上とロックアップタイムの短縮を行うことができる。これにより、近傍Ｃ／Ｎの向上、ロックアップタイムの短縮、及び、残留ＦＭの低減を行うことができる。
【００４３】
（実施の形態４）
図４は、本発明の実施の形態４に係るＰＬＬ周波数シンセサイザの構成を示すブロック図である。ただし、図４が図１と共通する部分は図１と同じ符号を付し、その詳しい説明は省略する。図４が図１と異なる点は、コンデンサ４０１及びインダクタ４０３、可変抵抗４０４を追加した点と、可変容量コンデンサ１０８を可変容量コンデンサ４０２に変更した点である。
【００４４】
コンデンサ４０１の一端は分岐点Ｐ１に接続され、他端は並列に接続された可変容量コンデンサ４０２、インダクタ４０３、及び、可変抵抗４０４に接続されている。
【００４５】
可変容量コンデンサ４０２とインダクタ４０３は、高近傍Ｃ／Ｎ及び高速ロックアップモード時の残留ＦＭ成分と、低残留ＦＭモード時の残留ＦＭ成分とが共振周波数となり、並列共振したときにショート状態となる。これにより、残留ＦＭ成分を低減することができる。すなわち、コンデンサ４０１、可変容量コンデンサ４０２、インダクタ４０３、可変抵抗４０４が周波数変動成分除去回路として機能する。
【００４６】
ここで、各モード時の残留ＦＭ成分は予め求められており、制御回路１０９が可変容量コンデンサ４０２及び可変抵抗４０４を制御することにより、各モードで可変容量コンデンサ４０２とインダクタ４０３を共振させることができる。
【００４７】
このように本実施の形態によれば、可変容量コンデンサ、インダクタ及び可変抵抗を並列に接続し、これらとコンデンサを直列に接続し、ループフィルタの切り替えと連動して可変容量コンデンサの容量と可変抵抗の抵抗値を変えることにより、カットオフ周波数が高い場合には、近傍Ｃ／Ｎ及びロックアップタイム特性を劣化させることなく残留ＦＭを低減することができ、カットオフ周波数が低い場合には、さらに残留ＦＭを低減させることができるので、この低減分だけカットオフ周波数を上げれば、近傍Ｃ／Ｎの向上とロックアップタイムの短縮を行うことができる。これにより、近傍Ｃ／Ｎの向上、ロックアップタイムの短縮、及び、残留ＦＭの低減を行うことができる。
【００４８】
（実施の形態５）
図５は、本発明の実施の形態５に係るＰＬＬ周波数シンセサイザの構成を示すブロック図である。ただし、図５が図１と共通する部分は図１と同じ符号を付し、その詳しい説明は省略する。図５が図１と異なる点は、抵抗５０１〜５０３を追加した点である。
【００４９】
抵抗５０１は電圧制御発振器１０６の出力側と分岐点Ｐ１との間に設けられ、抵抗５０２は分岐点Ｐ１及びＰ２の間に設けられている。さらに、抵抗５０３は分岐点Ｐ１と分周器１０７との間、すなわち、帰還信号線に設けられている。
【００５０】
ここで、高近傍Ｃ／Ｎモード及び高速ロックアップモード時と低残留ＦＭモード時とで、可変容量コンデンサ１０８の容量を変化させるので、出力インピーダンスが変化してしまうが、抵抗５０１〜５０３を接続したことにより、インピーダンスの変化分が緩和されるため、電圧制御発振器１０６の出力インピーダンスの変化を小さくすることができる。
【００５１】
このように本実施の形態によれば、電圧制御発振器の出力側と分周器とを抵抗を介して接続すると共に、電圧制御発振器の出力側と可変容量コンデンサとを抵抗を介して接続することにより、電圧制御発振器の出力インピーダンスの変化量を小さくすることができる。このため、ＰＬＬ周波数シンセサイザの後段に接続される回路との整合をとることができ、システムの安定化を図ることができる。
【００５２】
なお、上述した各実施の形態のＰＬＬ周波数シンセサイザは、携帯電話、ＰＨＳ、無線ＬＡＮなどの各種無線通信装置に適用することができる。
【００５３】
また、上述した各実施の形態では、２つのループフィルタの場合について説明したが、本発明はこれに限らず、１つ又は３つ以上のループフィルタでもよい。
【産業上の利用可能性】
【００５４】
本発明にかかるＰＬＬ周波数シンセサイザは、近傍Ｃ／Ｎの向上、ロックアップタイムの短縮、及び、残留ＦＭの低減を行うという効果を有し、携帯電話、ＰＨＳ、無線ＬＡＮなどの各種無線通信装置に適用することができる。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施の形態１に係るＰＬＬ周波数シンセサイザの構成を示すブロック図
【図２】本発明の実施の形態２に係るＰＬＬ周波数シンセサイザの構成を示すブロック図
【図３】本発明の実施の形態３に係るＰＬＬ周波数シンセサイザの構成を示すブロック図
【図４】本発明の実施の形態４に係るＰＬＬ周波数シンセサイザの構成を示すブロック図
【図５】本発明の実施の形態５に係るＰＬＬ周波数シンセサイザの構成を示すブロック図
【図６】従来のＰＬＬ周波数シンセサイザの構成を示すブロック図
【図７】２次のループフィルタの構成例を示す図
【図８】ラグリードフィルタの構成例を示す図
【符号の説明】
【００５６】
１０１  位相比較器
１０２、１０５  スイッチ回路
１０３、１０４  ループフィルタ
１０６  電圧制御発振器
１０７  分周器
１０８、３０３、４０２  可変容量コンデンサ
１０９  制御回路
２０１  共振回路
３０１、４０３  インダクタ
３０２、４０４  可変抵抗
４０１  コンデンサ
５０１、５０２、５０３  抵抗
【図１】
2005109608.tif 000003
【図２】
2005109608.tif 000004
【図３】
2005109608.tif 000005
【図４】
2005109608.tif 000006
【図５】
2005109608.tif 000007
【図６】
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【図７】
2005109608.tif 000009
【図８】
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