(57)【要約】      （修正有）【課題】高研磨速度を有するスラリーを利用することにより、従来と同じ研磨条件、または、低研磨圧力条件下でも高速銅研磨を可能にした半導体素子のインダクタ形成方法を提供する。【解決手段】下部層パターン３３上に絶縁膜３５を形成した後、前記絶縁膜３３内にインダクタパターン３７を形成するステップと、前記インダクタパターン３７を含む絶縁膜３５の表面にバリア金属膜３９を形成するステップと、前記バリア金属膜３９上に前記インダクタパターンを充分埋め込む程度の厚さの銅薄膜４１ａを形成するステップと、１００００Å／分以上の高研磨速度を有するスラリーを用いた平坦化工程により前記銅薄膜４１ａを平坦化させるステップと、バリア金属研磨用スラリーを用いた平坦化工程により前記絶縁膜３５上の前記バリア金属膜３９を除去するステップとを有する。【選択図】図３
2005159282.tif 000002
【特許請求の範囲】
【請求項１】
下部層パターン上に絶縁膜を形成した後、前記絶縁膜内にインダクタパターンを形成するステップと、
前記インダクタパターンを含む絶縁膜の表面にバリア金属膜を形成するステップと、
前記バリア金属膜上に前記インダクタパターンを充分埋め込む程度の厚さの銅薄膜を形成するステップと、
１００００Å／分以上の高研磨速度を有するスラリーを用いた平坦化工程により前記銅薄膜を平坦化させるステップと、
バリア金属研磨用スラリーを用いた平坦化工程により前記絶縁膜上の前記バリア金属膜を除去するステップとを有することを特徴とする半導体素子のインダクタ形成方法。
【請求項２】
前記高研磨速度を有するスラリーを用いた平坦化工程により銅薄膜を除去するステップは、高研磨速度を有するスラリーを用いた平坦化工程により銅薄膜を所定の厚さだけ平坦化させるステップと、
低研磨速度を有するスラリーを用いた平坦化工程を実行して銅薄膜下のバリア金属膜を露出させるステップとを有することを特徴とする請求項１記載の半導体素子のインダクタ形成方法。
【請求項３】
前記高研磨速度を有するスラリーは、ポリカルボキシレート（ｐｏｌｙｃａｒｂｏｘｙｌａｔｅ）系のスラリーを含むことを特徴とする請求項１記載の半導体素子のインダクタ形成方法。
【請求項４】
下部層パターン上に絶縁膜を形成した後、前記絶縁膜内にインダクタパターンを形成するステップと、
前記インダクタパターンを含む絶縁膜の表面にバリア金属膜を形成するステップと、
前記バリア金属膜上に前記インダクタパターンを充分埋め込む程度の厚さの銅薄膜を形成するステップと、
１００００Å／分以上の高研磨速度を有する銅研磨用スラリー及びバリア金属研磨用スラリーを用いた平坦化工程により前記絶縁膜上の銅薄膜の全部とバリア金属膜の所定の部位とを平坦化させるステップと、
前記高研磨速度を有する銅研磨用スラリーとは別のスラリーを用いた平坦化工程により残留する前記バリア金属膜を除去するステップとを有することを特徴とする半導体素子のインダクタ形成方法。
【請求項５】
前記別のスラリーは、絶縁膜研磨用スラリー、または、バリア金属研磨用スラリーを含むことを特徴とする請求項４記載の半導体素子のインダクタ形成方法。
【請求項６】
前記高研磨速度を有する銅研磨用スラリーは、ポリカルボキシレート系のスラリーを含むことを特徴とする請求項４記載の半導体素子のインダクタ形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関し、より詳細には、高研磨速度を有するスラリーを用いることにより、従来と同じ研磨条件、または、低研磨圧力条件下でも高速銅研磨を可能にした半導体素子のインダクタ形成方法に関する。
【背景技術】
【０００２】
従来技術に係る半導体素子の銅配線形成方法について図１及び図２を参照しながら説明する。
図１及び図２は、従来技術に係る半導体素子の銅配線形成方法を説明するための工程断面図である。
従来技術に係る半導体素子の銅配線形成方法は、図１に示すように、先ず、下部層パターン１１上にエッチング停止膜１３と絶縁膜１５とを順次蒸着した後、所定の部位の絶縁膜１５とエッチング停止膜１３とを順次除去し、下部層パターン１１の上面を露出させるインダクタパターン１７を形成する。
次に、インダクタパターン１７を含む絶縁膜１５上にバリア金属膜１９を蒸着した後、バリア金属膜１９上にインダクタパターン１７を充分埋め込む程度の厚さで銅薄膜２１を蒸着する。
【０００３】
次に、図２に示すように、化学的機械的研磨工程（ＣＭＰ）により銅薄膜２１とバリア金属膜１９とを除去し、最後に銅配線２１ａを形成する（例えば、特許文献１参照）。
上記のように、従来の銅配線形成時に蒸着する銅薄膜は、約１μｍ以下の厚さで蒸着し、研磨速度６０００〜１００００Å／分の研磨速度を有する通常市販されている銅研磨用スラリーを用いて化学的機械的研磨工程を実行する。
【０００４】
【特許文献１】特開平１０−０７９３８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述のような銅膜の厚さが数μｍ以上あるインダクタのような、製品の配線形成において、従来、通常市販されているスラリーを適用して研磨することは大変長い研磨時間を必要とするため、スラリー、研磨パッド等、消耗品の使用量が増加し、そのため工程コストが増加する。また、長時間の研磨により生じる均一度の低下と、それによる歩留まりの低下等が引き起こされるという問題点があった。
【０００６】
そこで、本発明は上記従来の半導体素子の銅配線形成方法における問題点に鑑みてなされたものであって、本発明の目的は、高研磨速度を有するスラリーを利用することにより、従来と同じ研磨条件、または、低研磨圧力条件下でも高速銅研磨を可能にした半導体素子のインダクタ形成方法を提供することにある。
また、本発明の他の目的は、高研磨速度を有するスラリーを用いて速い時間内に銅膜を除去できるようにすることにより、工程時間を減少させることができ、従って工程コストを削減することができる半導体素子のインダクタ形成方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するためになされた本発明による半導体素子のインダクタ形成方法は、下部層パターン上に絶縁膜を形成した後、前記絶縁膜内にインダクタパターンを形成するステップと、前記インダクタパターンを含む絶縁膜の表面にバリア金属膜を形成するステップと、前記バリア金属膜上に前記インダクタパターンを充分埋め込む程度の厚さの銅薄膜を形成するステップと、１００００Å／分以上の高研磨速度を有するスラリーを用いた平坦化工程により前記銅薄膜を平坦化させるステップと、バリア金属研磨用スラリーを用いた平坦化工程により前記絶縁膜上の前記バリア金属膜を除去するステップとを有することを特徴とする。
【０００８】
また、上記目的を達成するためになされた本発明による半導体素子のインダクタ形成方法は、下部層パターン上に絶縁膜を形成した後、前記絶縁膜内にインダクタパターンを形成するステップと、前記インダクタパターンを含む絶縁膜の表面にバリア金属膜を形成するステップと、前記バリア金属膜上に前記インダクタパターンを充分埋め込む程度の厚さの銅薄膜を形成するステップと、１００００Å／分以上の高研磨速度を有する銅研磨用スラリー及びバリア金属研磨用スラリーを用いた平坦化工程により前記絶縁膜上の銅薄膜の全部とバリア金属膜の所定の部位とを平坦化させるステップと、前記高研磨速度を有する銅研磨用スラリーとは別のスラリーを用いた平坦化工程により残留する前記バリア金属膜を除去するステップとを有することを特徴とする。
【発明の効果】
【０００９】
本発明に係る半導体素子のインダクタ形成方法によれば、スラリーの研磨速度を高めて従来と同じ研磨条件、または、低研磨圧力条件下でも高速銅研磨が可能であるという効果がある。
【００１０】
また、ポリカルボキシレートをベースとするスラリーを使用して銅の研磨速度を従来の研磨条件、即ち、通常、適用される３ｐｓｉ前後の研磨圧力で約１８０００Å／分以上の研磨速度を有するようにすると、３μｍ以上の厚い銅層が速い時間内に研磨できる。これは、通常、約１μｍ以下の銅を除去するのに２分前後の研磨時間がかかる銅配線工程での研磨時間とほとんど同じことで、１μｍ以下の銅研磨に適用する場合、１分以下の工程時間が可能である。従って、本発明による高研磨速度を有する銅除去用スラリーを使用することにより、高研磨速度が具現できて工程時間を減らすことができ、何よりも工程コストを削減ことができるという効果がある。
【発明を実施するための最良の形態】
【００１１】
次に、本発明に係る半導体素子のインダクタ形成方法を実施するための最良の形態の具体例を図面を参照しながら説明する。
【実施例１】
【００１２】
図３乃至図５は、本発明の第１の実施例に係る半導体素子の銅インダクタ形成方法を説明するための工程断面図である。
本発明の第１の実施例に係る半導体素子の銅インダクタ形成方法は、図３に示すように、先ず、下部層パターン３１上にエッチング停止膜３３と絶縁膜３５とを順次蒸着した後、絶縁膜３５とエッチング停止膜３３とを順次除去して、下部層パターン３１の上面を露出させるインダクタパターン３７を形成する。この時、インダクタパターン３７はダマシン工程により形成することもできる。
次に、インダクタパターン３７を含む絶縁膜３５上にバリア金属膜３９を蒸着した後、バリア金属膜３９上にインダクタパターン３７を充分埋め込む程度の厚さで銅薄膜４１を蒸着する。
【００１３】
次に、図４に示すように、高研磨速度を有するポリカルボキシレート（ｐｏｌｙｃａｒｂｏｘｙｌａｔｅ）系のスラリー、または、別の銅除去用スラリーを用いた１次化学的機械的研磨工程（ＣＭＰ）４３を行い銅薄膜４１を選択的に除去する。この時、スラリーの研磨速度は、研磨圧力３ｐｓｉ前後で研磨速度が約１００００Å／分以上なければならない。
【００１４】
次に、図５に示すように、バリア金属除去用スラリーを使用した２次化学的機械的研磨工程４５を行いバリア金属膜３９を除去して銅インダクタパターン４１ａを形成する。
【実施例２】
【００１５】
また、本発明に係る第２の実施例として、図示してはいないが、第１の実施例での高研磨速度のスラリーを使用して蒸着された全体銅薄膜の一部分だけを除去する。
次に、残りの銅薄膜はスラリーを変更して除去した後、バリア金属を除去する。
このように、銅薄膜の除去に高研磨速度のスラリーと、又別のスラリーとを用いる理由は、先ず、高研磨速度のスラリーは段差を除去する目的と共に、多くの銅層を除去する目的で用いるのであり、バリア金属が表れるまで使用するスラリーは高研磨速度スラリーよりディシング（ｄｉｓｈｉｎｇ）及び腐食（ｅｒｏｓｉｏｎ）特性に優れるスラリーを用いて研磨後の段差を著しく減少させるためである。
【実施例３】
【００１６】
また、本発明に係る第３の実施例として、図示してはいないが、第１の実施例での高研磨速度のスラリーを用いて銅薄膜はもちろん、バリア金属まで除去する。即ち、バリア金属除去用スラリーを使用しなくて、銅配線間金属を全て除去するようにする。
次に、バリア金属を除去した後、更に酸化膜研磨用スラリーを使用して段差を減少させるための研磨工程を実行する。
【実施例４】
【００１７】
また、本発明に係る第４の実施例として、図示してはいないが、第１の実施例での高研磨速度のスラリーを用いて銅薄膜を全て除去すると共に、バリア金属の一部を除去した後、バリア金属研磨用スラリーを用いて残留する残りのバリア金属を除去する。
尚、本発明は、上述の実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【図面の簡単な説明】
【００１８】
【図１】従来技術に係る半導体素子のインダクタ形成方法を説明するための工程断面図である。
【図２】従来技術に係る半導体素子のインダクタ形成方法を説明するための工程断面図である。
【図３】本発明に係る半導体素子のインダクタ形成方法を説明するための工程断面図である。
【図４】本発明に係る半導体素子のインダクタ形成方法を説明するための工程断面図である。
【図５】本発明に係る半導体素子のインダクタ形成方法を説明するための工程断面図である。
【符号の説明】
【００１９】
３１        下部層パターン
３３        エッチング停止膜
３５        絶縁膜
３７        インダクタパターン
３９，３９ａ    バリア金属膜
４１        銅薄膜
４１ａ      銅インダクタパターン
４３        第１平坦化工程（ＣＭＰ）
４５        第２平坦化工程（ＣＭＰ）
【図１】
2005159282.tif 000003
【図２】
2005159282.tif 000004
【図３】
2005159282.tif 000005
【図４】
2005159282.tif 000006
【図５】
2005159282.tif 000007