(57)【要約】【課題】  導線を流れる電流によって形成される磁界を効率よく利用して情報の書込を安定して行うことができると共に、より簡便に製造可能な磁気メモリデバイスおよびその製造方法を提供する【解決手段】  基体３１の上に、一対の積層体Ｓ２０ａ，Ｓ２０ｂを形成する積層体形成工程と、少なくとも一対の積層体Ｓ２０ａ，Ｓ２０ｂを覆うように下部ヨーク４Ｂを形成する下部ヨーク形成工程と、下部ヨーク４Ｂの上に、第１の絶縁膜としての絶縁膜７Ａを介して、第１の階層内Ｌ１で互いに隣り合って配列するように一対の第１部分６Ｆおよび書込ビット線５ａ，５ｂを同時に形成する書込線形成工程とを含むようにしたので、製造工程をより簡略化することができる。【選択図】      図４
2005109266.tif 000002
【特許請求の範囲】
【請求項１】
第１の書込線と、この第１の書込線と交差するように延びる第２の書込線と、磁気抵抗効果素子と
を備え、
前記磁気抵抗効果素子は、
前記第１および第２の書込線の交差する領域に、前記第１および第２の書込線を取り囲むように周回方向に沿って配置された磁気ヨークと、外部磁界によって磁化方向が変化する感磁層を含み前記磁気ヨークと磁気的に連結された積層体とを有し、
前記第１および第２の書込線は、前記磁気ヨークによって取り囲まれた領域において、第１の階層内で互いに隣り合うように配列されている
ことを特徴とする磁気メモリデバイス。
【請求項２】
第１の書込線と、この第１の書込線と交差するように延びる第２の書込線と、磁気記憶セルと
を備え、
前記磁気記憶セルは、一対の磁気抵抗効果素子を含んで構成され、
前記一対の磁気抵抗効果素子は、
前記第１および第２の書込線の交差する領域に、前記第１および第２の書込線を取り囲むように周回方向に沿って配置された磁気ヨークと、外部磁界によって磁化方向が変化する感磁層を含み前記磁気ヨークと磁気的に連結された積層体とをそれぞれ有すると共に、前記磁気ヨークの一部を互いに共有しており、
前記第１および第２の書込線は、前記磁気ヨークによって取り囲まれた領域において、第１の階層内で互いに隣り合うように配列されている
ことを特徴とする磁気メモリデバイス。
【請求項３】
一対の前記磁気ヨークによって取り囲まれた領域における一対の前記第１の書込線または一対の前記第２の書込線のいずれか一方は、
前記一対の磁気ヨークによって取り囲まれた領域以外の領域において、前記第１の階層内とは異なる第２の階層内に設けられた連結導線を介して互いに連結されている
ことを特徴とする請求項２に記載の磁気メモリデバイス。
【請求項４】
前記一対の磁気ヨークの一部は、前記第２の階層内に設けられていることを特徴とする請求項３に記載の磁気メモリデバイス。
【請求項５】
前記一対の磁気ヨークは、それぞれ、
前記第１および第２の書込線を挟んで互いに対向しつつ前記積層体の積層面と直交する方向に延びる一対のピラーヨークと、
前記一対のピラーヨークの各一端どうしを連結する一のビームヨークとを含んで構成され、一部が開放された断面形状を有しており、
前記一対の磁気抵抗効果素子が、少なくとも前記一対のピラーヨークのうちの一方を互いに共有している
ことを特徴とする請求項３に記載の磁気メモリデバイス。
【請求項６】
前記一のビームヨークは、前記第２の階層内に設けられている
ことを特徴とする請求項５に記載の磁気メモリデバイス。
【請求項７】
前記一対の磁気ヨークは、それぞれ、
前記第１および第２の書込線を挟んで互いに対向しつつ前記積層体の積層面と直交する方向に延びる一対のピラーヨークと、
前記一対のピラーヨークの各一端どうしを連結する一対のビームヨークとを含んで構成され、閉じた断面形状を有しており、
前記一対の磁気抵抗効果素子が、少なくとも前記一対のピラーヨークのうちの一方を互いに共有している
ことを特徴とする請求項３に記載の磁気メモリデバイス。
【請求項８】
前記一対のビームヨークのうちのいずれか一方は、前記第２の階層内に設けられている
ことを特徴とする請求項７に記載の磁気メモリデバイス。
【請求項９】
前記一対のビームヨークのうちの、前記積層体から遠い側の一方が、前記第２の階層内に設けられている
ことを特徴とする請求項７に記載の磁気メモリデバイス。
【請求項１０】
前記磁気ヨークにおける前記積層体との連結部分が、前記感磁層を兼ねていることを特徴とする請求項１から請求項９のいずれか１項に記載の磁気メモリデバイス。
【請求項１１】
第１の書込線と、この第１の書込線と交差するように延びる第２の書込線と、外部磁界によって磁化方向が変化する感磁層を含む積層体と磁気ヨークとを有する磁気抵抗効果素子と、を備えた磁気メモリデバイスを製造するための方法であって、
整流素子が設けられた基体の上に、前記積層体を形成する第１工程と、
少なくとも前記積層体を覆うように下部ヨークを形成する第２工程と、
前記下部ヨークの上に、第１の絶縁膜を介して第１の階層内で互いに隣り合って配列するように、前記第１および第２の書込線を一括して形成する第３工程と、
前記第１および第２の書込線のそれぞれの周囲に第２の絶縁膜を介して上部ヨークを設けることにより、前記下部ヨークと共に前記第１および第２の書込線をそれぞれ取り囲むように周回方向に沿って配置された前記磁気ヨークを形成する第４工程と
を含むことを特徴とする磁気メモリデバイスの製造方法。
【請求項１２】
第１の書込線と、この第１の書込線と交差するように延びる第２の書込線と、外部磁界によって磁化方向が変化する感磁層を含む積層体と磁気ヨークとをそれぞれ有する一対の磁気抵抗効果素子と、を備えた磁気メモリデバイスを製造するための方法であって、
一対の整流素子が設けられた基体の上に、一対の前記積層体を形成する第１工程と、
少なくとも前記一対の積層体を覆うように下部ヨークを形成する第２工程と、
前記下部ヨークの上に、第１の絶縁膜を介して第１の階層内で互いに隣り合って配列するように、一対の前記第１および第２の書込線を一括して形成する第３工程と、
一対の前記第１および第２の書込線のそれぞれの周囲に第２の絶縁膜を介して上部ヨークを設けることにより、前記下部ヨークと共に前記一対の第１および第２の書込線をそれぞれ取り囲むように周回方向に沿って配置され、かつ互いに一部を共有し合う一対の前記磁気ヨークを形成する第４工程と
を含むことを特徴とする磁気メモリデバイスの製造方法。
【請求項１３】
さらに、
前記第３工程において形成された前記一対の第１の書込線どうしを互いに連結する連結導線を、前記磁気ヨークによって取り囲まれる領域以外の領域における前記第１の階層内とは異なる第２の階層内に形成する第５工程を含む
ことを特徴とする請求項１２に記載の磁気メモリデバイスの製造方法。
【請求項１４】
前記第４工程における前記上部ヨークの形成と、前記第５工程における前記連結導線の形成とを同時に行う
ことを特徴とする請求項１３に記載の磁気メモリデバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部磁界によって磁化方向が変化する感磁層を含む磁気抵抗効果素子を備えると共に感磁層の磁化方向の変化を利用して情報の記録・読出を行う磁気メモリデバイスおよびその製造方法に関する。
【背景技術】
【０００２】
従来より、コンピュータや通信機器等の情報処理装置に用いられる汎用メモリとして、ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static ＲＡＭ）などの揮発性メモリが使用されている。これらの揮発性メモリにおいては、記憶を保持するために絶えず電流を供給し、リフレッシュを行う必要がある。また、電源を切るとすべての情報が失われるので、これら揮発性メモリの他に情報を記録するための手段として不揮発性のメモリを設ける必要があり、例えば、フラッシュＥＥＰＲＯＭや磁気ハードディスク装置などが用いられる。
【０００３】
これら不揮発性メモリにおいては、情報処理の高速化に伴って、アクセスの高速化が重要な課題となっている。さらに、携帯情報機器の急速な普及および高性能化に伴い、いつでもどこでも情報処理が行うことのできる、いわゆる、ユビキタスコンピューティングを目指した情報機器開発がが急速に進められている。このような情報機器開発の中心となるキーデバイスとして、高速処理に対応した不揮発性メモリの開発が強く求められている。
【０００４】
不揮発性メモリの高速化に有効な技術としては、強磁性層の磁化容易軸に沿った磁化方向によって情報を記憶する磁気メモリ素子がマトリックス状に配列された磁気ランダムアクセスメモリ（以下、ＭＲＡＭ；Magnetic Random Access Memory という。）が知られている。ＭＲＡＭでは、２つの強磁性体における磁化方向の組み合わせを利用して情報を記憶するようになっている。一方、記憶情報の読み出しは、ある基準となる方向に対し、磁化方向が平行である場合と反平行である場合とによって生じる抵抗変化（すなわち、電流あるいは電圧の変化）を検知することによって行う。このような原理で動作することから、ＭＲＡＭでは、安定した書き込みおよび読み出しを行うために、抵抗変化率ができるだけ大きいことが重要である。
【０００５】
現在実用化されているＭＲＡＭは、巨大磁気抵抗（ＧＭＲ；Giant Magneto-Resistive ）効果を利用したものである。ＧＭＲ効果とは、２つの磁性層を各層の磁化容易軸方向が互いに平行となるように配設したときに、それら各層の磁化方向が磁化容易軸に沿って平行となる場合に抵抗値が最小となり、反平行の場合に最大値となる現象である。このようなＧＭＲ効果が得られるＧＭＲ素子を利用したＭＲＡＭ（以下、ＧＭＲ−ＭＲＡＭと記す。）としては、例えば特許文献１に開示された技術が知られている。
【０００６】
最近では、記憶速度やアクセス速度などのさらなる向上を目指し、ＧＭＲ−ＭＲＡＭに替わって、トンネル磁気抵抗効果（ＴＭＲ：Tunneling Magneto-Resistive ）を利用したＴＭＲ素子を有するＭＲＡＭ（以下、ＴＭＲ−ＭＲＡＭと記す。）が提案されている。ＴＭＲ効果は、極薄の絶縁層（トンネルバリア層）を挟んだ２つの強磁性層間における磁化方向の相対角度により絶縁層を通過して流れるトンネル電流が変化するという効果である。２つの強磁性層における磁化方向が、互いに平行な場合に抵抗値が最小となり、互いに反平行の場合に最大となる。ＴＭＲ−ＭＲＡＭでは、ＴＭＲ素子が、例えば「ＣｏＦｅ／アルミニウム酸化物／ＣｏＦｅ」という構成の場合、抵抗変化率が４０％程度と高く、また、抵抗値も大きいためＭＯＳＦＥＴ等の半導体デバイスと組み合わせた場合のマッチングが取りやすい。このため、ＧＭＲ−ＭＲＡＭと比較して、より高い出力が容易に得られ、記憶容量やアクセス速度の向上が期待されている。ＴＭＲ−ＭＲＡＭでは、ＴＭＲ素子の近傍に配置された書込線としての導線に電流を流すことにより電流磁界を発生させ、これを利用してＴＭＲ素子の磁性層の磁化方向を所定の方向に変化させ、情報を記憶するようになっている。記憶情報を読み出す方法としては、トンネルバリア層に垂直な方向に電流を流し、ＴＭＲ素子の抵抗変化を検出する方法が知られている。このようなＴＭＲ−ＭＲＡＭの技術に関しては、特許文献２あるいは特許文献３に開示されたものが知られている。
【０００７】
また、最近では、磁気メモリデバイスとしてのさらなる高密度化の要求が高まっており、これに伴いＴＭＲ素子の微細化も必要とされている。ＴＭＲ素子の微細化が進むほど、その両端部の磁極による反磁界の影響により、情報を記憶する磁性層（フリー層）における磁化方向を一定方向に揃えるのに大きな磁界が必要となってしまい、情報の書込時に必要とされる書込電流が増大する傾向にある。この問題に対し、ＴＭＲ素子近傍の導線（書込線）の周囲にフリー層と共に閉磁路を形成する構造を有する磁気メモリセルが提案されている（例えば、特許文献４参照。）。特許文献４によれば、記録に関わるフリー層が閉磁路を構成するので、反磁界による悪影響を回避することができ、集積度の高い磁気メモリデバイスを実現することができる。さらに、この場合、２本の書込線が両方とも閉磁路の内側を通るので、効率よく磁化の反転を行うことができる。
【特許文献１】米国特許第５３４３４２２号明細書
【特許文献２】米国特許第５６２９９２２号明細書
【特許文献３】特開平９−９１９４９号公報
【特許文献４】特開２００１−２７３７５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記特許文献４に開示されたような閉磁路構造を有する磁気メモリセルを備えた磁気メモリデバイスは、その構造が、閉磁路構造を有しないものと比べて複雑である。このため、製造するにあたって、より多くの工程数が必要となるので、工程数の削減が望まれていた。
【０００９】
本発明はかかる問題に鑑みてなされたもので、その目的は、導線を流れる電流によって形成される磁界を効率よく利用して情報の書込を安定して行うことができると共に、より簡便に製造可能な磁気メモリデバイスおよびその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明による第１の観点の磁気メモリデバイスは、第１の書込線と、この第１の書込線と交差するように延びる第２の書込線と、磁気抵抗効果素子とを備え、この磁気抵抗効果素子が、第１および第２の書込線の交差する領域に、第１および第２の書込線を取り囲むように周回方向に沿って配置された磁気ヨークと、外部磁界によって磁化方向が変化する感磁層を含み磁気ヨークと磁気的に連結された積層体とを有し、第１および第２の書込線が、磁気ヨークによって取り囲まれた領域において第１の階層内で互いに隣り合うように配列されるようにしたものである。ここで、「取り囲む」とは、完全に閉じた環状をなすように取り囲む場合のほか、一部が開放された状態で不完全に取り囲む場合をも含む主旨である。不完全に取り囲む、とは、棒状または板状をなす場合をも含む主旨である。また「周回方向」とは、導線の周りを廻る方向を意味する。また「外部磁界」とは、導線に流れる電流によって生ずる磁界、または、磁気ヨークに生ずる還流磁界を意味している。また「互いに隣り合うように配列される」とは、第１の書込線における下面および上面と第２の書込線における下面および上面とが互いにそれぞれ一致している場合に限定されず、第１の書込線における下面および上面と第２の書込線における下面および上面とが互いにそれぞれ異なる平面上にある場合をも含む主旨である。但し、第１および第２の書込線が、（磁気ヨークによって取り囲まれた領域において）積層方向における互いの重なり部分を持つ場合は除外される。
【００１１】
本発明による第２の観点の磁気メモリデバイスは、第１の書込線と、この第１の書込線と交差するように延びる第２の書込線と、磁気記憶セルとを備え、磁気記憶セルが一対の磁気抵抗効果素子を含んで構成され、一対の磁気抵抗効果素子が、第１および第２の書込線の交差する領域に、第１および第２の書込線を取り囲むように周回方向に沿って配置された磁気ヨークと、外部磁界によって磁化方向が変化する感磁層を含み磁気ヨークと磁気的に連結された積層体とをそれぞれ有すると共に、磁気ヨークの一部を互いに共有しており、第１および第２の書込線が、磁気ヨークによって取り囲まれた領域において第１の階層内で互いに隣り合うように配列されるようにしたものである。
【００１２】
本発明による第１および第２の観点の磁気メモリデバイスでは、第１および第２の書込線が、磁気ヨークによって取り囲まれた領域において第１の階層内で互いに隣り合うように配列されるようにしたので、製造する際に、磁気ヨークによって囲まれた領域において第１および第２の書込線が同時に形成されるようにすることができる。
【００１３】
本発明による第２の観点の磁気メモリデバイスでは、一対の磁気ヨークによって取り囲まれた領域における一対の第１の書込線または一対の第２の書込線のいずれか一方が、一対の磁気ヨークによって取り囲まれた領域以外の領域において、第１の階層内とは異なる第２の階層内に設けられた連結導線を介して互いに連結されるように構成することができる。この場合、一対の磁気ヨークの一部が、第２の階層内に設けられていることが望ましい。
【００１４】
また、本発明による第２の観点の磁気メモリデバイスでは、一対の磁気ヨークが、それぞれ、第１および第２の書込線を挟んで互いに対向しつつ積層体の積層面と直交する方向に延びる一対のピラーヨークと、この一対のピラーヨークの各一端どうしを連結する一のビームヨークとを含んで構成され、一部が開放された断面形状を有しており、一対の磁気抵抗効果素子が少なくとも一対のピラーヨークのうちの一方を互いに共有するようにしてもよい。この場合には、一のビームヨークが、第２の階層内に設けられていることが望ましい。あるいは、一対の磁気ヨークが、それぞれ、第１および第２の書込線を挟んで互いに対向しつつ積層体の積層面と直交する方向に延びる一対のピラーヨークと、一対のピラーヨークの各一端どうしを連結する一対のビームヨークとを含んで構成され、閉じた断面形状を有しており、一対の磁気抵抗効果素子が少なくとも一対のピラーヨークのうちの一方を互いに共有するようにしてもよい。この場合には、一対のビームヨークのうちのいずれか一方が、第２の階層内に設けられていることが望ましい。特に、一対のビームヨークのうちの積層体から遠い側の一方が、第２の階層内に設けられていることが望ましい。また、磁気ヨークにおける積層体との連結部分が、感磁層を兼ねるようにすることもできる。
【００１５】
本発明による第１の観点の磁気メモリデバイスの製造方法は、第１の書込線と、この第１の書込線と交差するように延びる第２の書込線と、外部磁界によって磁化方向が変化する感磁層を含む積層体と磁気ヨークとを有する磁気抵抗効果素子と、を備えた磁気メモリデバイスを製造するための方法であって、整流素子が設けられた基体の上に積層体を形成する第１工程と、少なくとも積層体を覆うように下部ヨークを形成する第２工程と、下部ヨークの上に第１の絶縁膜を介して第１の階層内で互いに隣り合って配列するように第１および第２の書込線を一括して形成する第３工程と、第１および第２の書込線のそれぞれの周囲に第２の絶縁膜を介して上部ヨークを設けることにより下部ヨークと共に第１および第２の書込線をそれぞれ取り囲むように周回方向に沿って配置された磁気ヨークを形成する第４工程とを含むようにしたものである。
【００１６】
本発明による第２の観点の磁気メモリデバイスの製造方法は、第１の書込線と、この第１の書込線と交差するように延びる第２の書込線と、外部磁界によって磁化方向が変化する感磁層を含む積層体と磁気ヨークとをそれぞれ有する一対の磁気抵抗効果素子と、を備えた磁気メモリデバイスを製造するための方法であって、一対の整流素子が設けられた基体の上に一対の前記積層体を形成する第１工程と、少なくとも一対の積層体を覆うように下部ヨークを形成する第２工程と、下部ヨークの上に第１の絶縁膜を介して第１の階層内で互いに隣り合って配列するように一対の第１および第２の書込線を一括して形成する第３工程と、一対の第１および第２の書込線のそれぞれの周囲に第２の絶縁膜を介して上部ヨークを設けることにより、下部ヨークと共に一対の第１および第２の書込線をそれぞれ取り囲むように周回方向に沿って配置され、かつ互いに一部を共有し合う一対の磁気ヨークを形成する第４工程とを含むようにしたものである。
【００１７】
本発明による第１および第２の観点の磁気メモリデバイスの製造方法では、第１の階層内で互いに隣り合って配列するように一対の第１の書込線および一対の第２の書込線を一括して形成する工程を含むようにしたので、第１の書込線と第２の書込線とを個別に形成する場合と比べて工程数が低減される。
【００１８】
本発明による第２の観点の磁気メモリデバイスの製造方法では、さらに、第３工程において形成された一対の第１の書込線どうしを互いに連結する連結導線を、磁気ヨークによって取り囲まれる領域以外の領域における第１の階層内とは異なる第２の階層内に形成する第５工程を含むようにすることができる。この場合、第４工程における上部ヨークの形成と、第５工程における連結導線の形成とを同時に行うことが望ましい。
【発明の効果】
【００１９】
本発明の第１および第２の観点の磁気メモリデバイスによれば、第１および第２の書込線を、磁気ヨークによって取り囲まれた領域において第１の階層内で互いに隣り合うように配列するようにしたので、製造するにあたり、より少ない工程数によって形成可能な構造とすることができる。
【００２０】
本発明による磁気メモリデバイスの製造方法によれば、下部ヨークの上に第１の絶縁膜を介して第１の階層内で互いに隣り合って配列するように、第１および第２の書込線を一括して形成する第３工程を含むようにしたので磁気ヨークによって囲まれた領域において第１および第２の書込線を全て同時に形成することができ、製造工程の簡略化を図ることができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００２２】
まず、図１〜図９を参照して、本発明の一実施の形態に係る磁気メモリデバイスの構成について説明する。図１は、本実施の形態における磁気メモリデバイスの全体構成を表す概念図である。本実施の形態の磁気メモリデバイスは、アドレスバッファ５１と、データバッファ５２と、制御ロジック部５３と、記憶セル群５４と、第１の駆動制御回路部５６と、第２の駆動制御回路部５８と、外部アドレス入力端子Ａ０〜Ａ２０と、外部データ端子Ｄ０〜Ｄ７とを備えている。
【００２３】
記憶セル群５４は、一対のトンネル磁気抵抗効果素子（以下、ＴＭＲ素子という。）を備えた記憶セル１が、互いに直交するワード線方向（Ｘ方向）およびビット線方向（Ｙ方向）に多数、配列されたマトリックス構造を有している。記憶セル１は、磁気メモリデバイスにおいてデータを記憶する最小単位であって、本発明における「磁気記憶セル」に対応する一具体例である。記憶セル１については後に詳述する。
【００２４】
第１の駆動制御回路部５６は、Ｙ方向におけるアドレスデコーダ回路５６Ａ、センスアンプ回路５６Ｂおよびカレントドライブ回路５６Ｃを有し、第２の駆動制御回路部５８は、Ｘ方向におけるアドレスデコーダ回路５８Ａ、定電流回路５８Ｂおよびカレントドライブ回路５８Ｃを有するものである。
【００２５】
アドレスデコーダ回路５６Ａ，５８Ａは、入力されたアドレス信号に応じた後出のワードデコード線７２（後出）およびビットデコード線７１（後出）を選択するものである。センスアンプ回路５６Ｂおよび定電流回路５８Ｂは読出動作を行う際に駆動する回路であり、カレントドライブ回路５６Ｃ，５８Ｃは書込動作を行う際に駆動する回路である。
【００２６】
センスアンプ回路５６Ｂと記憶セル群５４とは、読出動作の際にセンス電流が流れる複数のビットデコード線７１によって接続されている。同様に、定電流回路５８Ｂと、記憶セル群５４とは、読出動作の際にセンス電流が流れる複数のワードデコード線７２によって接続されている。
【００２７】
Ｙ方向カレントドライブ回路５６Ｃと記憶セル群５４とは、書込動作の際に必要となる書込ビット線５（後出）を介して接続されている。同様に、Ｘ方向カレントドライブ回路５８Ｃと記憶セル群５４とは、書込動作の際に必要となる書込ワード線６（後出）を介して接続されている。
【００２８】
アドレスバッファ５１は、外部アドレス入力端子Ａ０〜Ａ２０を備えると共に、Ｙ方向アドレス線５７，Ｘ方向アドレス線５５を介して第１の駆動制御回路部５６内のＹ方向アドレスデコーダ回路５６Ａ，第２の駆動制御回路部５８内のＸ方向アドレスデコーダ回路５８Ａに接続されている。このアドレスバッファ５１は、外部からのアドレス信号を外部アドレス入力端子Ａ０〜Ａ２０から取り込み、内部に備えたバッファ増幅器（図示せず）によりＹ方向アドレスデコーダ回路５６Ａ，Ｘ方向アドレスデコーダ回路５８Ａにおいて必要となる電圧レベルまで増幅するものである。さらに、アドレスバッファ５１は、その増幅したアドレス信号を２つに分け、Ｙ方向アドレス線５７を介してＹ方向アドレスデコーダ回路５６Ａに出力すると共に、Ｘ方向アドレス線５５を介してＸ方向アドレスデコーダ回路５８Ａに出力するように機能する。
【００２９】
データバッファ５２は、入力バッファ５２Ａおよび出力バッファ５２Ｂによって構成され、外部データ端子Ｄ０〜Ｄ７を備えると共に制御ロジック部５３と接続されており、制御ロジック部５３からの出力制御信号５３Ａによって動作するようになっている。入力バッファ５２Ａは、Ｙ方向およびＸ方向書込用データバス６１，６０を介してそれぞれ第１の駆動制御回路部５６内のＹ方向カレントドライブ回路５６Ｃ，第２の駆動制御回路部５８内のＸ方向カレントドライブ回路５８Ｃに接続されており、記憶セル群５４への書込動作を行う際には、外部データ端子Ｄ０〜Ｄ７の信号電圧を取り込んで、内部バッファ増幅器（図示せず）により必要となる電圧レベルまで増幅したのち、Ｘ方向書込用データバス６０およびＹ方向書込用データバス６１を介してＸ方向カレントドライブ回路５８Ｃ，Ｙ方向カレントドライブ回路５６Ｃに伝達するように機能する。出力バッファ５２Ｂは、Ｙ方向読出用データバス６２を介してセンスアンプ回路５６Ｂに接続されており、記憶セル群５４に記憶された情報信号を読み出す際には、内部に備えたバッファ増幅器（図示せず）によって、センスアンプ回路５６Ｂから入力される情報信号を増幅したのち、外部データ端子Ｄ０〜Ｄ７に低インピーダンスで出力するように機能する。
【００３０】
制御ロジック部５３は、チップセレクト端子ＣＳおよびライトイネーブル端子ＷＥを備え、データバッファ５２に接続されている。この制御ロジック部５３は、複数の記憶セル群５４のなかから読出および書込対象とするものを選択するチップセレクト端子ＣＳからの信号電圧と、書込許可信号を出力するように機能するライトイネーブル端子ＷＥからの信号電圧とを取り込み、データバッファ５２に向けて出力制御信号５３Ａを出力するように機能する。
【００３１】
次に、図１に示した磁気メモリデバイスのうち、情報の書込動作に係わる構成について説明する。
【００３２】
図２は、記憶セル群５４における書込動作に係わる要部平面構成を表す概念図である。
図２に示したように、本実施の形態の磁気メモリデバイスは、複数の書込ビット線５ａ，５ｂと、この複数の書込ビット線５ａ，５ｂとそれぞれ交差するように延びる複数の書込ワード線６とを含んでおり、書込ビット線５ａ，５ｂおよび書込ワード線６の交差する各領域に、これら書込ビット線５ａ，５ｂおよび書込ワード線６が互いに平行に延在する平行部分１０ａ，１０ｂを有するように構成されている。具体的には、図２に示したように、書込ワード線６が矩形波状にＸ方向に沿って延在する一方で、書込ビット線５ａと書込ビット線５ｂとが交互に並んで直線状にＹ方向に沿って延在している。書込ワード線６における矩形波状の立ち上がり部分および立ち下がり部分が、書込ビット線５ａ，５ｂと共に複数の平行部分１０ａ，１０ｂを形成している。記憶セル１は、それぞれの平行部分１０ａ，１０ｂの少なくとも一部を含むように、書込ビット線５ａ，５ｂと書込ワード線６との交差する各領域に設けられている。記憶セル１は、ＴＭＲ素子１ａおよびＴＭＲ素子１ｂによって構成されており、ＴＭＲ素子１ａは書込ビット線５ａと書込ワード線６との交差する各領域に設けられ、一方のＴＭＲ素子１ｂは書込ビット線５ｂと書込ワード線６との交差する各領域に設けられている。ここで、ＴＭＲ素子１ａおよびＴＭＲ素子１ｂが、本発明の「一対の磁気抵抗効果素子」に対応する一具体例である。
【００３３】
書込ビット線５ａ，５ｂおよび書込ワード線６には、それぞれＹ方向カレントドライブ回路５６Ｃ，Ｘ方向カレントドライブ回路５８Ｃからの電流が流れるようになっている。ここで、書込ビット線５ａを流れる電流と書込ビット線５ｂを流れる電流とは、必ず互いに逆方向となっており、例えば、図２に矢印で示したように書込ビット線５ａの電流方向を＋Ｙ方向とした場合には書込ビット線５ｂの電流方向が−Ｙ方向となる。したがって、その場合に、書込ワード線６を流れる電流の方向を全体として＋Ｘ方向（紙面左から右）とすると、ＴＭＲ素子１ａの内部を流れる書込ビット線５ａおよび書込ワード線６の電流方向は、互いに平行となる。一方のＴＭＲ素子１ｂの内部を流れる書込ビット線５ｂおよび書込ワード線６の電流方向についても、互いに平行となる。なお、以下、特に電流方向を区別する必要のない場合には、書込ビット線５ａ，５ｂを単に書込ビット線５と示す。また、書込ワード線６は本発明の「第１の書込線」に対応する一具体例であり、書込ビット線５は本発明の「第２の書込線」に対応する一具体例である。
【００３４】
図３は、図２に示した概念図としての記憶セル群５４の要部平面構成を、より具体的に表すものである。図３に示した書込ビット線５ａ，５ｂ、書込ワード線６および記憶セル１（ＴＭＲ素子１ａ，１ｂ）は、図２と対応している。ＴＭＲ素子１ａ，１ｂは、書込ビット線５ａ，５ｂと書込ワード線６との平行部分１０ａ，１０ｂに配置されている。ＴＭＲ素子１ａ，１ｂは、それぞれ感磁層を含む積層体Ｓ２０ａ，Ｓ２０ｂと磁気ヨーク４ａ，４ｂとを備えており、平行部分１０ａ，１０ｂにおける書込ビット線５ａ，５ｂおよび書込ワード線６の双方を流れる電流により生ずる磁界（すなわち、磁気ヨーク４ａ，４ｂにおいては外部磁界）によって感磁層の磁化方向が変化するようになっている。書込ワード線６は、書込ビット線５ａ，５ｂと同一層内（後出の第１の階層内Ｌ１）に設けられた第１階層部分６Ｆと、これとは異なる第２の階層内Ｌ２（後出）に形成された第２階層部分６Ｓとの２つの階層部分を含んで構成されている。第１階層部分６Ｆと第２階層部分６Ｓとは、アルミニウム（Ａｌ）や銅（Ｃｕ）などの導電材料からなる接続層６Ｔ（図３では図示せず）によって電気的に接続されている。これにより、書込ワード線６は、Ｙ方向に延在する書込ビット線５ａ，５ｂをＸ方向に沿って乗り越え、全体としてＸ方向に延在する１本の導線として機能するようになっている。この場合、平行部分１０ａ，１０ｂにおける書込ビット線５ａ，５ｂと書込ワード線６のうちの第１階層部分６Ｆとが同一のＸＹ平面を含む第１の階層内Ｌ１に設けられており、互いに電気的に絶縁されている。ここで、第２階層部分６Ｓが、本発明の「連結導線」に対応する一具体例である。
【００３５】
各書込ビット線５の両端には、それぞれ書込ビット線引出電極４７が設けられている。各書込ビット線引出電極４７は、それぞれ一方がＹ方向カレントドライブ回路５６Ｃに接続され、他方が最終的に接地されるように接続されている。同様に、各書込ワード線６の両端には、それぞれ書込ワード線引出電極４６が設けられている。各書込ワード線引出電極４６は、それぞれ一方がＸ方向カレントドライブ回路５８Ｃに接続され、他方が最終的に接地されるように接続されている。
【００３６】
図４は、記憶セル１の拡大斜視図である。図５は、図３に示したＶ−Ｖ切断線の矢視方向における記憶セル１の概略断面構成を表すものである。さらに、図６は、図５に示した記憶セル１を、概念的にＴＭＲ素子１ａとＴＭＲ素子１ｂとに分解して図示したものである。なお、図５および図６は、細部の構成を明らかにするための概略図であり、図４に示した記憶セル１のサイズ比および形状と必ずしも一致しない。
【００３７】
図４〜図６に示したように、記憶セル１は、磁気ヨーク４ａ，４ｂと積層体Ｓ２０ａ，Ｓ２０ｂとをそれぞれ有する一対のＴＭＲ素子１ａ，１ｂを備えている。書込ビット線５ａ，５ｂと書込ワード線６（第１階層部分６Ｆ）とは、磁気ヨーク４ａ，４ｂによって囲まれた領域において、積層体Ｓ２０ａ，Ｓ２０ｂの積層面と平行な第１の階層内Ｌ１で互いに隣り合うように配列されている（図５）。書込ワード線６（第１階層部分６Ｆ）、書込ビット線５ａ，５ｂおよび磁気ヨーク４ａ，４ｂは、絶縁膜７ａ，７ｂを介して互いに電気的に絶縁されている。積層体Ｓ２０ａ，Ｓ２０ｂは、磁気ヨーク４ａ，４ｂの外側表面のうち、書込ワード線６（第１階層部分６Ｆ）と書込ビット線５ａ，５ｂとの配列方向に平行な一面に形成されている。積層体Ｓ２０ａ，Ｓ２０ｂは、Ｚ方向において磁気ヨーク４ａ，４ｂとは反対側に形成された導電層３６ａ，３６ｂ（後出）と電気的に接続されている。一対の導電層３６ａ，３６ｂは一対のショットキーダイオード７５ａ，７５ｂ（後出）の一部を構成するものであり、このショットキーダイオード７５ａ，７５ｂの他端はＹ方向に延在する読出ビット線３３ａ，３３ｂ（後出）と接続されている。ショットキーダイオード７５ａ，７５ｂは基体３１（後出）に埋設されている。また、磁気ヨーク４ａ，４ｂの、積層体Ｓ２０ａ，Ｓ２０ｂが形成された面とは反対側の面には、読出ワード線３２がＸ方向に延在して設けられている。
【００３８】
記憶セル１におけるＴＭＲ素子１ａは、書込ビット線５ａおよび書込ワード線６の交差する領域（平行部分１０ａ）に対応して配置され、書込ビット線５ａおよび第１階層部分６Ｆの周囲を取り囲むように周回方向に沿って配置された磁気ヨーク４ａと、外部磁界によって磁化方向が変化する感磁層としての第２磁性層８ａを含み磁気ヨーク４ａと磁気的に連結されると共に積層面に垂直な方向に電流が流れるように構成された積層体Ｓ２０ａとを有するものである。一方のＴＭＲ素子１ｂは、書込ビット線５ｂおよび書込ワード線６の交差する領域（平行部分１０ｂ）に対応して配置され、書込ビット線５ｂおよび第１階層部分６Ｆの周囲を取り囲むように周回方向に沿って配置された磁気ヨーク４ｂと、外部磁界によって磁化方向が変化する感磁層としての第２磁性層８ｂを含み磁気ヨーク４ｂと磁気的に連結されると共に積層面に垂直な方向に電流が流れるように構成された積層体Ｓ２０ｂとを有するものである。この一対のＴＭＲ素子１ａ，１ｂは、磁気ヨーク４ａ，４ｂの一部である共有部分３４を互いに共有している。
【００３９】
積層体Ｓ２０ａ，Ｓ２０ｂは、図５および図６に示したように、磁気ヨーク４ａ，４ｂの側から順に、第２磁性層８ａ，８ｂと、トンネルバリア層３ａ，３ｂと、磁化方向の固定された第１磁性層２ａ，２ｂとを含み、積層面に垂直な方向に電流が流れるように構成されたＴＭＲ膜である。図５および図６では、積層体Ｓ２０ａ，Ｓ２０ｂの構成を明らかにするため、それらの寸法を周囲よりも相対的に大きく誇張して表している。感磁層（磁気フリー層ともいう。）としての第２磁性層８ａ，８ｂは、磁気ヨーク４ａ，４ｂの一部分を構成する連結部分１４ａ，１４ｂと互いに磁気的に交換結合するようになっている。
【００４０】
一対のＴＭＲ素子１ａ，１ｂの磁化方向を互いに反平行な方向に反転させると、共有部分３４では書込ビット線５ａ，５ｂと書込ワード線６とによって生じる電流磁界が同一方向となり、磁束密度が増大する。このため、より効率的に電流磁界を利用することができ、磁気ヨーク４ａ，４ｂおよび第２磁性層８ａ，８ｂの磁化を反転させるために必要な電流をより小さくすることができる。また、磁気ヨーク４の一部を共有するようにしたので、一対のＴＭＲ素子１ａ，１ｂを容易に形成することができると共に、記憶セル１の形成面積を縮小でき、記憶情報の大容量化が可能となる。
【００４１】
積層体Ｓ２０ａ，Ｓ２０ｂは、第１磁性層２ａ，２ｂと第２磁性層８ａ，８ｂとの間において積層面に垂直方向の電圧を印加すると、例えば第１磁性層２ａ，２ｂの電子がトンネルバリア層３ａ，３ｂを突き抜けて第２磁性層８ａ，８ｂに移動してトンネル電流が流れるようになっている。このトンネル電流は、トンネルバリア層３との界面部分における第１磁性層２ａ，２ｂのスピンと第２磁性層８ａ，８ｂのスピンとの相対的な角度によって変化する。すなわち、第１磁性層２ａ，２ｂのスピンと第２磁性層８ａ，８ｂのスピンとが互いに平行な場合に抵抗値が最小となり、反平行のときに抵抗値が最大となる。これらの抵抗値を用いて、磁気抵抗変化率（ＭＲ比）が、式（１）のように定義される。
【００４２】
（ＭＲ比）＝ｄＲ／Ｒ  ……（１）
【００４３】
ここで、「ｄＲ」が、スピンが互いに平行である場合と反平行である場合との抵抗値の差であり、「Ｒ」が、スピンが互いに平行である場合における抵抗値である。
【００４４】
トンネル電流に対する抵抗値（以下、トンネル抵抗Ｒｔという。）は、トンネルバリア層３の膜厚Ｔに強く依存する。トンネル抵抗Ｒｔは、低電圧領域では、式（２）に示したように、トンネルバリア層３の膜厚Ｔに対して指数関数的に増加する。
【００４５】
Ｒｔ∝ｅｘｐ（２χT），χ＝｛８π2ｍ*（φ・Ｅｆ）0.5｝／ｈ  ……（２）
【００４６】
ここで、「φ」はバリア高さ、「ｍ*」は電子の有効質量、「Ｅｆ」はフェルミエネルギー、ｈはプランク定数を表す。一般的に、ＴＭＲ素子を用いたメモリ素子では、トランジスタなどの半導体デバイスとのマッチングを図るため、トンネル抵抗Ｒｔは、数１０ｋΩ・（μｍ）2程度が適当とされる。しかし、磁気メモリデバイスにおける高密度化および動作の高速度化を図るためには、トンネル抵抗Ｒｔは、１０ｋΩ・（μｍ）2以下、さらに好ましくは１ｋΩ・（μｍ）2以下とすることが好ましい。したがって、上記のトンネル抵抗Ｒｔを実現するために、トンネルバリア層３の厚みＴを２ｎｍ以下、さらに好ましくは１．５ｎｍ以下とすることが望ましい。
【００４７】
トンネルバリア層３ａ，３ｂの厚みＴを薄くすることにより、トンネル抵抗Ｒｔを低減することができる一方で、第１磁性層２ａ，２ｂおよび第２磁性層８ａ，８ｂとの接合界面の凹凸に起因するリーク電流が生じるのでＭＲ比が低下してしまう。これを防止するため、トンネルバリア層３ａ，３ｂの厚みＴは、リーク電流が流れない程度の厚みを有する必要があり、具体的には０．３ｎｍ以上の厚みであることが望ましい。
【００４８】
積層体Ｓ２０ａ，Ｓ２０ｂは、保磁力差型構造を有し、第１磁性層２ａ，２ｂの保磁力のほうが、第２磁性層８ａ，８ｂの保磁力よりも大きくなるように構成されていることが望ましい。具体的には、第１磁性層２の保磁力は、（５０／４π）×１０3Ａ／ｍよりも大きいことが望ましく、特に（１００／４π）×１０3Ａ／ｍ以上であることが望ましい。こうすることにより、第１磁性層２ａ，２ｂにおける磁化方向が外部憂乱磁界等の不要な磁界の影響を受けるのを防止することができるからである。第１磁性層２ａ，２ｂは、例えば、５ｎｍの厚みのコバルト鉄合金（ＣｏＦｅ）からなる。他に、単体のコバルト（Ｃｏ）や、コバルト白金合金（ＣｏＰｔ）、ニッケル鉄コバルト合金（ＮｉＦｅＣｏ）等を第１磁性層２ａ，２ｂに適用することが可能である。第２磁性層８ａ，８ｂは、単体のコバルト（Ｃｏ）、コバルト鉄合金（ＣｏＦｅ）、コバルト白金合金（ＣｏＰｔ）、ニッケル鉄合金（ＮｉＦｅ）あるいはニッケル鉄コバルト合金（ＮｉＦｅＣｏ）などから構成される。また、第１磁性層２ａ，２ｂおよび第２磁性層８ａ，８ｂの磁化容易軸は、第１磁性層２ａ，２ｂと第２磁性層８ａ，８ｂとの磁化方向が互いに平行または反平行となる状態で安定化するようにするため、平行であることが望ましい。
【００４９】
磁気ヨーク４ａ，４ｂは、書込ビット線５ａ，５ｂおよび書込ワード線６における平行部分１０ａ，１０ｂの少なくとも一部を環状に取り囲むように延在しており、この平行部分１０ａ，１０ｂを流れる電流によって磁気ヨーク４ａ，４ｂ内部に還流磁界が生ずるように構成されている。より詳細には、図６に示したように、磁気ヨーク４ａは、書込ビット線５ａおよび第１階層部分６Ｆを挟んで互いに対向しつつ積層体Ｓ２０ａの積層面と直交する方向（Ｚ方向）に延びる一対のピラーヨーク４２ａ（４２１，４２２）と、これら一対のピラーヨーク４２ａ（４２１，４２２）の積層体Ｓ２０ａの側の各一端どうしを連結する第１のビームヨーク４１ａと、一対のピラーヨーク４２ａ（４２１，４２２）の他方の各一端どうしを連結する第２のビームヨーク４３ａとを含んで構成され、閉じた断面形状を有するようになっている。一方の磁気ヨーク４ｂは、書込ビット線５ｂおよび第１階層部分６Ｆを挟んで互いに対向しつつ積層体Ｓ２０ｂの積層面と直交する方向（Ｚ方向）に延びる一対のピラーヨーク４２ｂ（４２２，４２３）と、これら一対のピラーヨーク４２ｂ（４２２，４２３）の積層体Ｓ２０ｂの側の各一端どうしを連結する第１のビームヨーク４１ｂと、一対のピラーヨーク４２ｂ（４２２，４２３）の他方の各一端どうしを連結する第２のビームヨーク４３ｂとを含んで構成され、やはり閉じた断面形状を有するようになっている。第１のビームヨーク４１ａは固有領域４１１と共有領域４１２とを有し、一方の第１のビームヨーク４１ｂは固有領域４１３と共有領域４１２とを有している。一対のピラーヨーク４２ａは固有ピラーヨーク４２１と共有ピラーヨーク４２２とを有し、一方の一対のピラーヨーク４２ｂは固有ピラーヨーク４２３と共有ピラーヨーク４２２とを有している。第２のビームヨーク４３ａは固有領域４３１と共有領域４３２とを有し、一方の第２のビームヨーク４３ｂは固有領域４３３と共有領域４３２とを有している。ＴＭＲ素子１ａおよびＴＭＲ素子１ｂは、第１のビームヨーク４１ａ，４１ｂの共有領域４１２と、ピラーヨーク４２ａ，４２ｂの共有ピラーヨーク４２２と、第２のビームヨーク４３ａ，４３ｂの共有領域４３２とを互いに共有し、図５に示したように共有部分３４を形成している。第２のビームヨーク４３ａ，４３ｂは、第２階層部分６Ｓと同じ第２の階層内Ｌ２に設けられている。
【００５０】
このような磁気ヨーク４ａ，４ｂは、その内部に生じる上記還流磁界によってそれぞれの磁化方向が反転される。この場合、主に第２磁性層８ａ，８ｂが、情報を記憶する記憶層として機能する。磁気ヨーク４ａ，４ｂは、例えば、ニッケル（Ｎｉ）、鉄（Ｆｅ）およびコバルト（Ｃｏ）のうちの少なくとも１種を含む金属からなり、第２磁性層８ａ，８ｂのほうが、磁気ヨーク４ａ，４ｂよりも大きな保磁力を有するようになっている。このため、書込ビット線５ａ，５ｂおよび書込ワード線６に書込電流が流れない状態（非書込動作状態）において、磁気ヨーク４ａ，４ｂの磁化方向が不要な外部磁界により不安定となった場合であっても、第２磁性層８ａ，８ｂの磁化方向はその影響を受けず、安定して保持される。
【００５１】
また、磁気ヨーク４ａ，４ｂにおける連結部分１４ａ，１４ｂの保磁力は、（１００／４π）×１０3Ａ／ｍ以下の範囲内において第１磁性層２ａ，２ｂの保磁力よりも小さくなるように構成されていることが望ましい。（１００／４π）×１０3Ａ／ｍを越えるような保磁力では、書込電流の増大に起因する発熱により、ＴＭＲ膜である積層体Ｓ２０ａ，Ｓ２０ｂ自体の劣化が生じてしまう可能性があるからである。さらに、連結部分１４ａ，１４ｂの保磁力が第１磁性層２ａ，２ｂの保磁力と同等以上となると、書込電流が増大して磁化固定層としての第１磁性層２ａ，２ｂの磁化方向を変化させてしまい、記憶素子としての積層体Ｓ２０ａ，Ｓ２０ｂを破壊してしまうからである。また、書込ビット線５ａ，５ｂおよび書込ワード線６による電流磁界を磁気ヨーク４ａ，４ｂに集中させるために、磁気ヨーク４ａ，４ｂの透磁率はより大きい方が好ましい。具体的には、２０００以上であり、より好ましくは６０００以上である。
【００５２】
書込ビット線５ａ，５ｂおよび第１階層部分６Ｆは、いずれも、例えば、１０ｎｍ厚のチタン（Ｔｉ）と、１０ｎｍ厚の窒化チタン（ＴｉＮ）と５００ｎｍ厚のアルミニウム（Ａｌ）とが順に積層された構造を有している。また、第２階層部分６Ｓおよび接続層６Ｔは、磁気ヨーク４ａ，４ｂと同種の、例えば、ＮｉＦｅにより構成されたものである。書込ビット線５および書込ワード線６は、上記の構成に限らず、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）およびタングステン（Ｗ）のうちの少なくとも１種からなるようにしてもよい。これら書込ビット線５および書込ワード線６を用いた記憶セル１に対する書込動作の詳細については後述する。
【００５３】
以上のように、本実施の形態の磁気メモリデバイスは、書込ビット線５ａ，５ｂと書込ワード線６とが、磁気ヨーク４ａ，４ｂによって囲まれた領域において、積層体Ｓ２０ａ，Ｓ２０ｂの積層面と平行な第１の階層内Ｌ１で互いに隣り合うように配列されているので、積層方向において、より簡素な構成となっている。
【００５４】
次に、図７および図８を参照して、図１に示した磁気メモリデバイスのうちの、情報読出動作に係わる構成について説明する。図７は、記憶セル群５４における読出動作に係わる要部平面構成を表し、図３に対応するものである。図８は、図７に示したXIII−XIII切断線における矢視方向の断面構成を表すものである。
【００５５】
図７に示したように、各記憶セル１は、ＸＹ平面における複数の読出ワード線３２と複数の読出ビット線３３ａ，３３ｂとの各交差点に１つずつ配設されている。ここで、記憶セル１の下面にある積層体Ｓ２０ａ，Ｓ２０ｂが一対のショットキーダイオード７５ａ，７５ｂを介して一対の読出ビット線３３ａ，３３ｂと接し、上面（積層体Ｓ２０ａ，Ｓ２０ｂとは反対側）が読出ワード線３２と接している。読出ビット線３３ａ，３３ｂは、各記憶セル１における一対のＴＭＲ素子１ａ，１ｂの各々に読出電流を供給するものであり、一方の読出ワード線３２は、ＴＭＲ素子１ａ，１ｂの各々に流れた読出電流を接地へと導くものである。各読出ビット線３３の両端には、それぞれ読出ビット線引出電極４９が設けられている。一方、各読出ワード線３２の両端には、それぞれ読出ワード線引出電極４８が設けられている。
【００５６】
図８に示したように、本実施の形態の磁気メモリデバイスは、記憶セル１を含む領域において、整流素子として機能するショットキーダイオード７５（以下、単にダイオード７５という。）が設けられた基体３１の上に、一対の積層体Ｓ２０ａ，Ｓ２０ｂと、磁気ヨーク４ａ，４ｂとが順に形成されるように構成されている。
【００５７】
一対のダイオード７５ａ，７５ｂは、積層体Ｓ２０ａ，Ｓ２０ｂの側から順に導電層３６ａ，３６ｂとエピタキシャル層３７と基板３８とを有し、これら導電層３６ａ，３６ｂとエピタキシャル層３７との間にショットキー障壁を形成している。導電層３６ａ，３６ｂは、エピタキシャル層３７と反対側の面の一部において積層体Ｓ２０ａ，Ｓ２０ｂと接し、それ以外の部分が絶縁層３１Ａおよび絶縁層１７Ａによって取り囲まれるようになっている。ダイオード７５ａとダイオード７５ｂとは、積層体Ｓ２０ａ，Ｓ２０ｂを挟んで環状磁性層４と接続しているほかは互いに電気的な連結部分を持たないように構成されている。基板３８はｎ型シリコンウェハである。一般に、ｎ型シリコンウェハには燐（Ｐ）の不純物拡散が施されており、基板３８としては、燐の高濃度拡散によりｎ++型となっているものを用いる。これに対し、エピタキシャル層３７は、燐が低濃度拡散されてｎ-型となるようにする。このｎ-型半導体であるエピタキシャル層３７と金属からなる導電層３６ａ，３６ｂとを接触させることにより、バンドギャップが生じ、ショットキー障壁が形成される。さらに、一対のダイオード７５ａ，７５ｂは、それぞれ接続層３３Ｔを介して読出ビット線３３ａ，３３ｂと接続されている。
【００５８】
次に、図９を参照して、本実施の形態の磁気メモリデバイスにおける読出動作に係わる回路構成について説明する。
【００５９】
図９は、記憶セル群５４とその読出回路からなる回路系の構成図である。この読出回路系は、記憶セル１が一対のＴＭＲ素子１ａ，１ｂからなる差動増幅型である。ここでは、各記憶セル１の情報の読み出しを、ＴＭＲ素子１ａ，１ｂそれぞれに流す読出電流（読出ビット線３３ａ，３３ｂからＴＭＲ素子１ａ，１ｂのそれぞれに流入し、共通の読出ワード線３２に流出する電流）の差分値を出力として行うようになっている。
【００６０】
図９において、記憶セル群５４のビット列ごとの記憶セル１と、センスアンプ回路５６Ｂを含む読出回路の一部とが、読出回路の繰り返し単位である単位読出回路８０（…，８０ｎ，８０ｎ＋１，…）を構成しており、ビット列方向に並列に配置されている。単位読出回路８０ｎの各々は、Ｙ方向アドレスデコーダ回路５６Ａにビットデコード線７１（…，７１ｎ，７１ｎ＋１，…）を介して接続され、出力バッファ５２ＢにＹ方向読出用データバス６２を介して接続されている。
【００６１】
記憶セル群５４には、Ｘ方向に配列される読出ワード線３２（…，３２ｍ，３２ｍ＋１，…）と、Ｙ方向に配列される一対の読出ビット線３３ａ，３３ｂとによりマトリクス状の配線がなされている。各記憶セル１は、一対の読出ビット線３３ａ，３３ｂに挟まれた領域のうちの読出ワード線３２との交差位置に配設されている。各記憶セル１におけるＴＭＲ素子１ａ，１ｂのそれぞれの一端が、１対のダイオード７５ａ，７５ｂを介して読出ビット線３３ａ，３３ｂに接続され、それぞれの他端が共通の読出ワード線３２に接続される。
【００６２】
各読出ワード線３２の一端は、それぞれ読出ワード線引出電極４８を介して各読出スイッチ８３（…，８３m，８３m+1，…）と接続され、さらに、共通の定電流回路５８Ｂに接続されている。各読出スイッチ８３は、Ｘ方向アドレスデコーダ回路５８Ａとそれぞれワードデコード線７２（…，７２m，７２m+1，…）を介して接続されており、Ｘ方向アドレスデコーダ回路５８Ａからの選択信号が入力されると導通するように構成されている。定電流回路５８Ｂは、読出ワード線３２を流れる電流を一定とする機能を有するものである。
【００６３】
各読出ビット線３３の一端は、読出ビット線引出電極４９を介してそれぞれセンスアンプ回路５６Ｂに接続されており、他端は最終的にそれぞれ接地されている。センスアンプ回路５６Ｂは、単位読出回路８０につき１つ設けられ、各単位読出回路８０において一対の読出ビット線３３ａ，３３ｂの間の電位差を取り込み、この電位差を増幅する機能を有するものである。各センスアンプ回路５６Ｂは、それぞれ出力線８２（…，８２ｎ，８２ｎ＋１，…）に接続され、最終的にはＹ方向読出用データバス６２により、出力バッファ５２Ｂに接続されるようになっている。
【００６４】
次に、本実施の形態の磁気メモリデバイスにおける動作について説明する。
【００６５】
まず、図２、図１０（Ａ）および図１０（Ｂ）を参照して、記憶セル１における情報の書込動作について説明する。図１０（Ａ），図１０（Ｂ）は、図５に示した記憶セル１の断面構成における書込電流方向と還流磁界方向（磁化方向）との関係を表すものである。図１０（Ａ），図１０（Ｂ）において各磁性層に示した矢印が、その磁性層における磁化方向を示す。但し、磁気ヨーク４ａ，４ｂについては内部に形成される磁路の磁界方向も併せて示すものである。ここで、第１磁性層２ａ，２ｂは、−Ｘ方向に磁化が固定されている。図１０（Ａ），図１０（Ｂ）は、記憶セル１を通過する互いに平行な書込ビット線５および第１階層部分６Ｆに、互いに同一な方向に書込電流が流れる場合を示す。図１０（Ａ）は、図２に示した書込電流方向に対応する。図１０（Ａ）は、ＴＭＲ素子１ａにおいて紙面に垂直な方向に手前から奥へ向かって（＋Ｙ方向へ）書込電流が流れて書込ビット線５ａおよび第１階層部分６Ｆを取り囲む磁気ヨーク４ａの内部を時計回り方向に還流磁界１６ａが発生すると共に、ＴＭＲ素子１ｂにおいて紙面に垂直な方向に奥から手前へ向かって（−Ｙ方向へ）書込電流が流れて書込ビット線５ｂおよび第１階層部分６Ｆを取り囲む部分の磁気ヨーク４ｂの内部を反時計回り方向に還流磁界１６ｂが発生する場合を示している。この場合は、連結部分１４ａおよび第２磁性層８ａの磁化方向が−Ｘ方向となり、連結部分１４ｂおよび第２磁性層８ｂの磁化方向が＋Ｘ方向となる。一方、図１０（Ｂ）は、書込ビット線５および第１階層部分６Ｆを流れる電流方向が図１０（Ａ）に示した状態とは全く逆の電流方向とした場合に対応する。すなわち、図１０（Ｂ）は、ＴＭＲ素子１ａにおいて紙面に垂直な方向に奥から手前へ向かって（−Ｙ方向へ）書込電流が流れ、書込ビット線５ａおよび第１階層部分６Ｆを取り囲む部分の磁気ヨーク４ａの内部を反時計回り方向に還流磁界１６ａが発生すると共に、ＴＭＲ素子１ｂにおいて紙面に垂直な方向に手前から奥へ向かって（＋Ｙ方向へ）書込電流が流れ、書込ビット線５ｂおよび第１階層部分６Ｆを取り囲む部分の磁気ヨーク４ｂの内部を時計回り方向に還流磁界１６ｂが発生する場合を示している。この場合は、連結部分１４ａおよび第２磁性層８ａの磁化方向が＋Ｘ方向となり、連結部分１４ｂおよび第２磁性層８ｂの磁化方向が−Ｘ方向となる。
【００６６】
図１０（Ａ），図１０（Ｂ）の場合、ＴＭＲ素子１ａを貫く書込ビット線５ａおよび第１階層部分６Ｆの電流方向と、ＴＭＲ素子１ｂを貫く書込ビット線５ｂおよび第１階層部分６Ｆの電流方向とが互いに反対方向となるようにしたので、磁気ヨーク４ａ，４ｂの共有部分３４に相当するピラーヨーク４２２（図６参照）を流れる還流磁界１６ａ，１６ｂの方向を同一方向とすることができる（図１０（Ａ）では−Ｚ方向であり、図１０（Ｂ）では＋Ｚ方向である）。
【００６７】
図１０（Ａ），図１０（Ｂ）から明らかなように、磁気ヨーク４ａ，４ｂを貫く書込ビット線５および書込ワード線６の双方を流れる電流により生ずる還流磁界１６ａ，１６ｂの方向に従い、連結部分１４ａおよび第２磁性層８ａと、連結部分１４ｂおよび第２磁性層８ｂとの磁化方向が互いに反対方向となるように変化するので、これを利用することにより記憶セル１に情報を記憶することができる。
【００６８】
すなわち、書込ビット線５および書込ワード線６において同一方向に電流が流れると、磁気ヨーク４ａ，４ｂの磁化方向が反転するのに伴って第２磁性層８ａ，８ｂの磁化方向が変化し、「０」または「１」の２値情報を記憶することができるのである。例えば、図１０（Ａ）の状態、すなわち、連結部分１４ａおよび第２磁性層８ａが−Ｘ方向に磁化し、他方の連結部分１４ｂおよび第２磁性層８ｂが＋Ｘ方向に磁化する状態に対し「０」を対応させた場合には、図１０（Ｂ）の状態、すなわち、連結部分１４ａおよび第２磁性層８ａが＋Ｘ方向に磁化し、他方の連結部分１４ｂおよび第２磁性層８ｂが−Ｘ方向に磁化する状態に対し「１」を対応させることにより記憶することができる。
【００６９】
この場合、ＴＭＲ素子１ａ，１ｂにおいては、第１磁性層２ａ，２ｂと第２磁性層８ａ，８ｂとの磁化方向が平行であれば大きなトンネル電流が流れる低抵抗状態となり、反平行であれば小さなトンネル電流しか流れない高抵抗状態となる。つまり、対をなすＴＭＲ素子１ａおよびＴＭＲ素子１ｂは、必ず一方が低抵抗であり、他方が高抵抗となって情報を記憶するようになっている。なお、書込ビット線５ａ，５ｂと書込ワード線６とで互いに逆方向に書込電流が流れた場合、あるいは、どちらか一方のみに書込電流が流れた場合には各第２磁性層８ａ，８ｂの磁化方向は反転せず、データの書き換えは行われないようになっている。
【００７０】
以上のように、上記の構成をなす本実施の形態の磁気メモリデバイスにおける記憶セル１によれば、書込ビット線５ａ，５ｂと書込ワード線６との双方に同一方向の電流を流すことにより、書込ビット線５ａ，５ｂによって生じる電流磁界と書込ワード線６によって生じる電流磁界とが磁気ヨーク４ａ，４ｂの内部において同一方向となり、合成磁界を形成することができる。このため、磁気ヨーク４ａ，４ｂを設けない場合や、書込ビット線５ａ，５ｂと書込ワード線６とが直交する場合などと比べて大きな磁束密度が得られるので、より効率的に電流磁界を利用することができ、第２磁性層８ａ，８ｂの磁化を反転させるために必要な電流をより小さくすることができる。
【００７１】
さらに、トンネルバリア層３ａ，３ｂと磁気ヨーク４ａ，４ｂの連結部分１４ａ，１４ｂとの間に第２磁性層８ａ，８ｂを設けるようにしたことにより、以下のような利点が得られる。すなわち、連結部分１４ａ，１４ｂと第２磁性層８ａ，８ｂとの交換結合を形成することが可能となり、第２磁性層８ａ，８ｂにおける磁化方向がより良好に揃うことにより、より安定した書込が可能となる。さらに、連結部分１４ａ，１４ｂの保磁力をより小さく抑えることができるので、書込動作時における電流値を低減することにより発熱量を低減でき、磁気メモリデバイスとしての機能を十分に発揮できる。
【００７２】
本実施の形態の磁気メモリデバイスは、上記したように、書込ビット線５ａ，５ｂおよび書込ワード線６の双方に電流を流すことによって閉じた磁路を形成することができるので、ＴＭＲ素子１ａ，１ｂの磁気ヨーク４ａ，４ｂにおける磁化反転を効率的に行うことができると共に、書込対象とする記憶セル１に隣接した記憶セルに対して、磁気的な影響を低減することができる。さらに、磁気ヨーク４ａ，４ｂによるシールド効果によって基板上において隣り合う記憶セルどうしの間隔をより狭めるように配置することができ、磁気メモリデバイスとしての高集積化、高密度化に有利である。
【００７３】
次に、図１、図９、図１１（Ａ）および図１１（Ｂ）を参照して、本実施の形態の磁気メモリデバイスにおける読出動作について説明する。
【００７４】
まず、第１の駆動制御回路部５６におけるアドレスデコーダ回路５６Ａにより、複数のビットデコード線７１のうちの１つが選択され、対応するセンスアンプ回路５６Ｂに制御信号が伝達される。この結果、読出ビット線３３ａ，３３ｂに読出電流が流れ、ＴＭＲ素子１ａ，１ｂにおける積層体Ｓ２０ａ，Ｓ２０ｂの側に正の電位が与えられる。同様に第２の駆動制御回路部５８におけるＸ方向アドレスデコーダ回路５８Ａにより、複数のワードデコード線７２のうちの１つが選択され、対応する箇所の読出スイッチ８３が駆動される。選択された読出スイッチ８３は通電状態となり、対応する読出ワード線３２に読出電流が流れ、積層体Ｓ２０ａ，Ｓ２０ｂとは反対側に負の電位が与えられる。したがって、Ｙ方向アドレスデコーダ回路５６ＡおよびＸ方向アドレスデコーダ回路５８Ａによって選択された１つの記憶セル１に対し、読出に必要な読出電流を流すことができる。この読出電流に基づいて、一対の第２磁性層８ａ，８ｂの磁化方向を検出し、記憶された情報を読み出すことができる。
【００７５】
図１１（Ａ），図１１（Ｂ）は、記憶セル１の周辺部を回路図で表したものである。積層体Ｓ２０ａ，Ｓ２０ｂのそれぞれの第１磁性層２ａ，２ｂの磁化方向を白矢印で示し、第２磁性層８ａ，８ｂの磁化方向を黒矢印で示している。第１磁性層２ａ，２ｂの磁化方向は、いずれも左方向に固定されている。図１１（Ａ）では、積層体Ｓ２０ａにおいて第１磁性層２ａと第２磁性層８ａとが平行な磁化方向となり、一方の積層体Ｓ２０ｂにおいて第１磁性層２ｂと第２磁性層８ｂとが反平行な磁化方向となっている。この場合、積層体Ｓ２０ａが低抵抗状態となり、積層体Ｓ２０ｂが高抵抗状態となり、例えば、「０」に対応している。一方の図１１（Ｂ）の場合には、図１１（Ａ）の場合とは反対に積層体Ｓ２０ａが高抵抗状態となり、積層体Ｓ２０ｂが低抵抗状態となっており、例えば、「１」に対応している。このような２値情報は、積層体Ｓ２０ａと積層体Ｓ２０ｂとの抵抗値の大小を利用し、それぞれに流れる電流値の差分を検出することによって行うことができる。
【００７６】
次に、上記のような構成を有する本実施の形態の磁気メモリデバイスの製造方法について説明する。
【００７７】
本実施の形態の磁気メモリデバイスの製造方法は、一対のダイオード７５ａ，７５ｂが設けられた基体３１の上に、一対の積層体Ｓ２０ａ，Ｓ２０ｂを形成する積層体形成工程と、少なくとも一対の積層体Ｓ２０ａ，Ｓ２０ｂを覆うように下部ヨーク４Ｂを形成する下部ヨーク形成工程と、下部ヨーク４Ｂの上に、第１の絶縁膜としての絶縁膜７Ａを介して、積層体Ｓ２０ａ，Ｓ２０ｂの積層面と平行な同一平面を含む第１の階層内Ｌ１で互いに隣り合って配列するように一対の第１階層部分６Ｆおよび書込ビット線５ａ，５ｂを同時に形成する書込線形成工程と、一対の第１階層部分６Ｆおよび書込ビット線５ａ，５ｂの周囲に第２の絶縁膜としての絶縁膜７Ｂを介して上部ヨーク４Ｕを設けることにより、下部ヨーク４Ｂと共に一対の書込ワード線６Ｂおよび書込ビット線５ａ，５ｂを取り囲むように周回方向に沿って配置され、かつ互いに一部を共有し合う一対の磁気ヨーク４ａ，４ｂを形成する磁気ヨーク形成工程とを含むものである。以下、図面を参照して詳細に説明する。
【００７８】
以下、図１２〜図１９を参照して、磁気メモリデバイスのうちの、主に、記憶セル１の製造方法について具体的に説明する。なお、図１２〜図１９は、図３に示した切断線α−α′−αに沿った矢視方向断面図であり、その製造過程を順に表したものである。
【００７９】
第１の工程では、基板３１上に積層体Ｓ２０ａ，Ｓ２０ｂを介して、下部ヨーク４Ｂ（すなわち、第１のビームヨーク４１ａ，４１ｂ）を形成する。ここでは、まず、図１２に示したように、ダイオード７５ａ，７５ｂを埋設した基板３１の上に、すでに積層体Ｓ２０ａ，Ｓ２０ｂおよびその周囲を覆う絶縁膜１７Ａが形成されたものを用意する。なお、図１２に続く以下の図１３〜図１９では、基板３１の詳細についての図示を省略する。次に、全面に亘って、例えばスパッタリングによりＮｉＦｅからなる金属膜を形成したのち、図１３に示したように、積層体Ｓ２０ａ，Ｓ２０ｂに対応する領域のみ残すようにその金属膜をミリングすることにより下部ヨーク４Ｂを得る。
【００８０】
続く、第２の工程では、書込ビット線５ａ，５ｂと第１階層部分６Ｆとを第１の階層内Ｌ１で互いに隣り合って配列するように形成する。ここでは、まず、図１４に示したように、全面に亘って絶縁膜７Ａとめっき下地膜５６Ｓとを順に形成する。具体的には、例えば、ＣＶＤ装置を用いて酸化アルミニウム（Ａｌ2Ｏ3）などからなる絶縁膜７Ａを形成したのち、例えば、スパッタリングにより銅（Ｃｕ）などの導電性の良い材料からなるめっき下地膜５６Ｓを形成する。次いで、図１５に示したように、めっき下地膜５６Ｓの上に選択的にレジストパターン３０Ａを形成する。ここでは、書込ビット線５ａ，５ｂと第１階層部分６Ｆとを形成する領域を覆わないようにレジストパターン３０Ａを形成する。こののち、めっき槽に浸漬し、めっき下地膜５６Ｓを電極として利用しためっき処理によって書込ビット線５ａ，５ｂと第１階層部分６Ｆとを同時に形成する。めっき処理を行ったのち、図１６に示したように、レジストパターン３０Ａを除去し、さらに、露出しためっき下地膜５６Ｓをミリング等により除去する。一般に、このような薄膜のパターニング方法をフレームめっき法と呼ぶ。
【００８１】
続く、第３の工程では、上部磁気ヨーク４Ｕ（すなわち、一対のピラーヨーク４２および第２のビームヨーク４３）と第２階層部分６Ｓとを形成する。まず、図１７に示したように、全面に亘って、例えばスパッタリングによりＡｌ2Ｏ3からなる絶縁膜７Ｂを形成したのち、絶縁膜７Ｂの上に選択的にレジストパターン３０Ｂを形成する。具体的には、下部ヨーク４Ｂが形成された領域のうち書込ビット線５ａ，５ｂおよび第１階層部分６Ｆが形成された領域の両隣と、下部ヨーク４Ｂが形成されていない領域のうち第１階層部分６Ｆに対応する一部分とを覆わないようにレジストパターン３０Ｂを形成する。次に、レジストパターン３０Ｂをマスクとして利用し、反応性イオンエッチング（ＲＩＥ）等により、非保護領域の絶縁膜７Ａ，７Ｂを除去する。これにより、図１８に示したように、スルーホール７Ｈ１，７Ｈ２が形成され、絶縁膜７Ｂに覆われた書込ビット線５ａ，５ｂおよび第１階層部分６Ｆの両隣に下部ヨーク４Ｂが露出した領域が現れると共に、第１階層部分６Ｆの一部が露出した領域が現れる。こののち、図１９に示したように、所定形状のレジストパターン３０Ｃを形成し、これをフレームとして用いためっき処理をおこなうことにより第２の階層内Ｌ２に上部ヨーク４Ｕと第２階層部分６Ｓとを同時に形成することができる。以上により、磁気ヨーク４および書込ワード線６の形成がそれぞれ完了し、記憶セル１が完成する。記憶セル１が完成したのち、所望の幅を有する読出ワード線３２を、上部ヨーク４Ｕと電気的に連結するように形成する。
【００８２】
こののち、書込ワード線６の各両端末に書込ワード線引出電極４６を形成し、書込ビット線５の各両端末に書込ビット線引出電極４７を形成し、読出ワード線３２の各両端末に読出ワード線引出電極４８を形成し、さらに読出ビット線３３の各両端末に読出ビット線引出電極４９を形成する。
【００８３】
以上により、記憶セル１を含む記憶セル群５４の形成が一応完了する。
【００８４】
さらに、スパッタ装置やＣＶＤ装置等により酸化珪素（ＳｉＯ2）またはＡｌ2Ｏ3等の保護層を形成する工程と、その保護膜を研磨して各引出電極４６〜４９を露出させる工程とを経ることにより、磁気メモリデバイスの製造が完了する。
【００８５】
以上のように、本実施の形態の磁気メモリデバイスの製造方法によれば、書込ビット線５ａ，５ｂと第１階層部分６Ｆとを同時に形成する工程を含むようにしたので、書込ビット線５ａ，５ｂと第１階層部分６Ｆとを個別に形成するような場合と比べて、より少ない工程数で記憶セル１を形成することができる。特に、磁気ヨーク形成工程が、磁気ヨーク４ａ，４ｂによって囲まれることとなる領域以外の領域において、第２階層部分６Ｓを上部磁気ヨーク４Ｕと同時に一括して形成する工程を含むようにしたので、製造工程をより簡略化することができる。
【００８６】
以上、実施の形態および実施例を挙げて本発明を説明したが、本発明は上記実施の形態に限定されず、種々の変形が可能である。例えば、上記実施の形態では、連結導線としての第２階層部分６Ｓを積層体Ｓ２０ａ，Ｓ２０ｂから遠い側のビームヨークと同じ階層内に設けるようにしたが、これに限定されず、図２０に示した第１の変形例のように、第２階層部分６Ｓを積層体Ｓ２０ａ，Ｓ２０ｂに近い側の一対のビームヨーク４１ａ，４１ｂと同じ階層内に設けるようにしてもよい。
【００８７】
また、上記実施の形態では、磁気記憶セルにおける一対の磁気抵抗効果素子が、第１および第２の書込線の周囲の全てを取り囲むように構成された磁気ヨークの一部を互いに共有する場合について説明したが、これに限定されるものではない。具体的には、図２１に示した記憶セル１２０（第２の変形例）のように、第１および第２の書込線の周囲の一部を囲むように構成され、断面が積層体とは反対側に開口部を有するようなコの字型をなす磁気ヨーク（一部が開放された断面形状を有する磁気ヨーク）を２つ連結するようにしてもよい。記憶セル１２０は、互いに対向しつつ積層体Ｓ２０ａの積層面と直交する方向に延びる一対のピラーヨーク４２１，４２２と一対のピラーヨーク４２１，４２２における積層体Ｓ２０ａの側の各一端どうしを連結する一のビームヨーク１４１ａとからなる磁気ヨーク４ａを含むＴＭＲ素子１２０ａと、互いに対向しつつ積層体Ｓ２０ｂの積層面と直交する方向に延びる一対のピラーヨーク４２２，４２３と一対のピラーヨーク４２２，４２３における積層体Ｓ２０ｂの側の各一端どうしを連結する一のビームヨーク１４１ｂとからなる磁気ヨーク４ｂとを含むＴＭＲ素子１２０ｂとを備え、これら一対のＴＭＲ素子１２０ａ，１２０ｂが、ピラーヨーク４２２と、ビームヨーク１４１ａおよびビームヨーク１４１ｂの共有領域４１２とを互いに共有するようにしたものである。このような構成の記憶セル１２０であっても、書込ビット線５ａ，５ｂと第１階層部分６Ｆとが、磁気ヨーク４ａ，４ｂによって取り囲まれた領域において積層体Ｓ２０ａ，Ｓ２０ｂの積層面と平行な同一平面を含む第１の階層内Ｌ１で互いに隣り合うように配列されるようにしたので、製造する際に、磁気ヨーク４ａ，４ｂによって囲まれた領域において書込ビット線５ａ，５ｂと第１階層部分６Ｆとを同時に形成することができ、工程数を削減することができる。この場合、特に、第２階層部分６Ｓ（図２１では図示せず）をビームヨーク１４１ａ，１４１ｂと同時に形成するようにすれば、工程数をより削減することが可能である。さらに、この場合、ピラーヨーク４２１〜４２３を必ずしも設けなくともよい。すなわち、図２１に示した記憶セル１２２におけるピラーヨーク４２１〜４２３を取り除いた形状を有する記憶セルとすることもできる。
【００８８】
また、積層体の構成については、上記実施の形態において説明した図５に示した積層体Ｓ２０ａ，Ｓ２０ｂの構成に限定されるものでもない。例えば、図２２に示した記憶セル１２１（第３の変形例）の積層体Ｓ２１ａ，Ｓ２１ｂように、感磁層としての第２磁性層８ａ，８ｂが、第１フリー層１８１ａ，１８１ｂとこれよりも保磁力が大きな第２フリー層１８２ａ，１８２ｂとを含む２層構造であってもよい。また、図示しないが、積層体Ｓ２０ａ，Ｓ２０ｂまたは積層体Ｓ２１ａ，Ｓ２１ｂにおける第１磁性層２ａ，２ｂの、トンネルバリア層３ａ，３ｂとは反対の側に反強磁性層を設け、第１磁性層２ａ，２ｂの磁化の安定化を図るようにしてもよい。また、積層体は、積層面と直交する方向に電流が流れるように構成されたものに限らず、積層面に沿った方向に電流が流れるように構成されたものであってもよい。
【００８９】
さらに、図２３に示した第４の変形例としての磁気メモリデバイスにおける記憶セル１２２ように、磁気ヨーク４ａ，４ｂの一部をなす連結部分８４ａ，８４ｂが、積層体Ｓ２２ａ，Ｓ２２ｂにおける感磁層を兼ねるように構成することもできる。すなわち、ＴＭＲ素子１２２ａ，１２２ｂでは、磁気ヨーク４ａ，４ｂの一部を構成する連結部分８４ａ，８４ｂが積層体Ｓ２２ａ，Ｓ２２ｂにおける感磁層としても機能する。このため、ＴＭＲ素子１ａ，１ｂに設けたような第２磁性層８ａ，８ｂを省くことができ、記憶セル１よりも簡素な構成の記憶セル１２２とすることができる。
【００９０】
また、上記実施の形態では、一対の磁気抵抗効果素子を備えた磁気記憶セルについて説明したが、これに限定されるものではない。例えば、図２４に示した第５の変形例としての磁気メモリデバイスにおけるＴＭＲ素子１２３のように、１つの磁気ヨーク４と１つの積層体Ｓ２０とを備えた単体のＴＭＲ素子を磁気メモリ素子として用いるようにしてもよい。また、このような単体のＴＭＲ素子からなる記憶セルにおいても、図２５に示したＴＭＲ素子１２４（第６の変形例）のように、第１および第２の書込線の周囲の全てを囲むように構成された磁気ヨークではなく一部が開放されたコの字型の断面形状を有する磁気ヨークを備えるようにしてもよい。
【図面の簡単な説明】
【００９１】
【図１】本発明の一実施の形態に係る磁気メモリデバイスの全体構成を示すブロック図である。
【図２】図１に示した磁気メモリデバイスの書込線の構成を示す平面図である。
【図３】図１に示した磁気メモリデバイスの記憶セル群の要部構成を示す部分平面図である。
【図４】図１に示した磁気メモリデバイスの記憶セル群の要部斜視構成を示す斜視図である。
【図５】図３に示した磁気記憶セルのＶ−Ｖ線に沿った切断面の矢視方向における構成を示す断面図である。
【図６】図５に示した磁気記憶セルを、概念的に２つのＴＭＲ素子に分解して示し    た断面図である。
【図７】図１に示した磁気メモリデバイスの記憶セル群の要部構成を示す他の部分平面図である。
【図８】図７に示した記憶セルのVIII−VIII線に沿った切断面の構成を示す断面図である。
【図９】図１に示した磁気メモリデバイスの回路構成を示す回路図である。
【図１０（Ａ）】図５に示した磁気記憶セルの断面構成における書込電流方向と還流磁界方向（磁化方向）との関係を表す第１の説明図である。
【図１０（Ｂ）】図５に示した磁気記憶セルの断面構成における書込電流方向と還流磁界方向（磁化方向）との関係を表す第２の説明図である。
【図１１（Ａ）】図９に示した回路構成における第１の部分拡大図である。
【図１１（Ｂ）】図９に示した回路構成における第２の部分拡大図である。
【図１２】図１に示した磁気メモリデバイスの製造方法における一工程を表す拡大断面図である。
【図１３】図１２に続く一工程を表す拡大断面図である。
【図１４】図１３に続く一工程を表す拡大断面図である。
【図１５】図１４に続く一工程を表す拡大断面図である。
【図１６】図１５に続く一工程を表す拡大断面図である。
【図１７】図１６に続く一工程を表す拡大断面図である。
【図１８】図１７に続く一工程を表す拡大断面図である。
【図１９】図１８に続く一工程を表す拡大断面図である。
【図２０】図１に示した磁気メモリデバイスにおける第１の変形例としての要部斜視構成を表す斜視図である。
【図２１】図１に示した磁気メモリデバイスにおける第２の変形例としての要部断面構成を表す断面図である。
【図２２】図１に示した磁気メモリデバイスにおける第３の変形例としての要部断面構成を表す断面図である。
【図２３】図１に示した磁気メモリデバイスにおける第４の変形例としての要部断面構成を表す断面図である。
【図２４】図１に示した磁気メモリデバイスにおける第５の変形例としての要部断面構成を表す断面図である。
【図２５】図１に示した磁気メモリデバイスにおける第６の変形例としての要部断面構成を表す断面図である。
【符号の説明】
【００９２】
１…記憶セル、１ａ，１ｂ…磁気抵抗効果（ＴＭＲ）素子、２…第１磁性層、３…トンネルバリア層、４…磁気ヨーク、５…書込ビット線、６…書込ワード線、６Ｆ…第１階層部分、６Ｓ…第２階層部分、７…絶縁膜、８…第２磁性層、１０…平行部分、１６…還流磁界、Ｓ２０…積層体、３１…基体、３２…読出ワード線、３３…読出ビット線、３４…共有部分、４１…第１のビームヨーク、４２…ピラーヨーク、４３…第２のビームヨーク、４６…書込ワード線引出電極、４７…書込ビット線引出電極、４８…読出ワード線引出電極、４９…読出ビット線引出電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０（Ａ）】
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【図１０（Ｂ）】
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【図１１（Ａ）】
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【図１１（Ｂ）】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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