(57)【要約】 【課題】  ドレインが基板表面から上昇され形成されたトランジスタの構造及びその製造方法が開示される。【解決手段】  高電圧を維持するドレインで、突出部を形成して、突出部上に高濃度のイオンを注入して、高濃度ドレイン領域を形成する。又、突出部は、低濃度ドレイン領域と同様に低濃度でドーピングされた領域で形成する。これにより、少ない面積を占めるトランジスタを製造することができ、製造工程内で高濃度ドレイン形成のための工程マージンを確保することができる。【選択図】    図１
2005109479.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に定義されたアクティブ領域のチャンネル領域上に形成されたゲートと、
前記ゲートの一側面のアクティブ領域の表面部位に形成されたソースと、
前記ゲートを中心に前記ソースと対向して位置し、前記半導体基板表面から突出された形状の突出部を有するドレインと、を含む電界効果トランジスタ。
【請求項２】
前記ゲートは、
前記チャンネル領域上に形成された誘電膜と、
前記誘電膜上に形成された導電層と、を含むことを特徴とする請求項１記載の電界効果トランジスタ。
【請求項３】
前記ソースは、低濃度でドーピングされた低濃度ソース領域と高濃度でドーピングされた高濃度ソース領域とを含むが、前記低濃度ソース領域は、前記半導体基板表面から第１深さを有し、前記高濃度ソース領域は、前記半導体基板表面から前記第１深さより浅い第２深さを有することを特徴とする請求項２記載の電界効果トランジスタ。
【請求項４】
前記低濃度ソース領域は、前記誘電膜下部まで延長され形成され、前記高濃度ソース領域は、前記半導体基板表面から前記低濃度ソース領域により包囲され形成されることを特徴とする請求項３記載の電界効果トランジスタ。
【請求項５】
前記ドレインは、前記半導体基板表面から第３深さを有する低濃度でドーピングされた低濃度ドレイン領域、及び前記低濃度ドレイン領域上に形成され前記半導体基板表面から所定の高さを有する突出部を有することを特徴とする請求項１記載の電界効果トランジスタ。
【請求項６】
前記突出部は、上部に高濃度でドーピングされた高濃度ドレイン領域を含むことを特徴とする請求項５記載の電界効果トランジスタ。
【請求項７】
半導体基板上に定義されたアクティブ領域のチャンネル領域上に形成されたゲートと、
前記ゲートの一側面のアクティブ領域の表面部位に形成されたソースと、
前記ゲートを中心に前記ソースと対向して位置し、前記半導体基板表面から突出された形状の突出部を有するドレインと、
前記ドレインと接して、前記チャンネル領域及び前記ソースを包囲しながら形成されたベースと、を含むＬＤＭＯＳ（ｌａｔｅｒａｌ  ｄｏｕｂｌｅ  ｄｉｆｆｕｓｅｄ  ＭＯＳ）トランジスタ。
【請求項８】
前記ゲートは、前記チャンネル領域上に形成された誘電膜と、
前記誘電膜上に形成された導電層と、を含むことを特徴とする請求項７記載のＬＤＭＯＳトランジスタ。
【請求項９】
前記ソースは、高濃度でドーピングされた高濃度ソース領域とベースコンタクトとを含むが、前記ベースコンタクトは前記高濃度ソース領域に電気的に接して、前記ゲートから前記高濃度ソース領域より遠いアクティブ領域の表面部位に形成されることを特徴とする請求項８記載のＬＤＭＯＳトランジスタ。
【請求項１０】
前記ベースコンタクトは、前記高濃度ソース領域と反対の導電型を有することを特徴とする請求項９記載のＬＤＭＯＳトランジスタ。
【請求項１１】
前記ソースは、前記高濃度ソース領域を包囲し、前記誘電膜下部まで延長され、低濃度でドーピングされた低濃度ソース領域を更に含むことを特徴とする請求項１０記載のＬＤＭＯＳトランジスタ。
【請求項１２】
前記ドレインは、低濃度でドーピングされた低濃度ドレイン領域、及び前記低濃度ドレイン領域上に形成され、前記半導体基板表面から所定の高さを有する突出部を有することを特徴とする請求項８記載のＬＤＭＯＳトランジスタ。
【請求項１３】
前記突出部は、上部に高濃度でドーピングされた高濃度ドレイン領域を含むことを特徴とする請求項１２記載のＬＤＭＯＳトランジスタ。
【請求項１４】
半導体基板上に定義されたアクティブ領域の一側の表面部位にソースを形成する段階と、
前記ソースと対向して位置し、前記半導体基板表面から突出された形状の突出部を有するドレインを形成する段階と、
前記ソースと前記ドレインとの間のチャンネル領域上にゲートを形成する段階と、を含む電界効果トランジスタの形成方法。
【請求項１５】
半導体基板上に素子分離のために絶縁層を形成する段階と、
前記絶縁層により定義されたアクティブ領域上に、互いに第１距離を有し分離された低濃度ソース及びドレインを形成する段階と、
前記低濃度ソース及びドレインにより分離された領域に、前記第１距離より大きい第２幅を有するゲートを形成する段階と、
前記ゲートと低濃度ドレインとの間の領域に低濃度の突出部を形成する段階と、
前記突出部及び低濃度のソース上に高濃度のソース及びドレインを形成する段階と、を含む電界効果トランジスタの形成方法。
【請求項１６】
前記絶縁層を形成する段階、及び低濃度ソース及びドレインを形成する段階は、順序を変えて進行することを特徴とする請求項１５記載の電界効果トランジスタの形成方法。
【請求項１７】
前記低濃度ソース及びドレインを形成する段階は、イオン注入又はイオン注入後に拡散工程を通じて行われることを特徴とする請求項１５記載の電界効果トランジスタの形成方法。
【請求項１８】
前記ゲートを形成する段階は、
前記低濃度ソース及びドレインが形成された前記半導体基板表面に誘電層を形成する段階と、
前記誘電層上に導電層を形成する段階と、
前記誘電層及び導電層をエッチングして、前記第２幅を有するゲートを形成する段階と、を含むことを特徴とする請求項１５記載の電界効果トランジスタの形成方法。
【請求項１９】
前記低濃度の突出部を形成する段階は、
酸化物を蒸着して阻止酸化膜（ｂｌｏｃｋｉｎｇ  ｏｘｉｄｅ）を形成する段階と、
前記阻止酸化膜を部分エッチングして、前記低濃度ドレイン表面を露出させる段階と、
前記露出された低濃度ドレイン表面に低濃度でドーピングされたドレインと同じ物質をエピタキシャル成長させる段階と、を含むことを特徴とする請求項１５記載の電界効果トランジスタ。
【請求項２０】
半導体基板上に定義されたアクティブ領域の表面部位にベースを形成する段階と、
前記ベースにソースを形成する段階と、
前記ソースと対向して位置し、前記半導体基板表面から突出された形状の突出部を有するドレインを形成する段階と、
前記ソースとドレインとの間のチャンネル領域上にゲートを形成する段階と、を含むＬＤＭＯＳトランジスタの形成方法。
【請求項２１】
半導体基板上にベースを形成する段階と、
前記ベースと基板との境界面が前記基板表面と接触する部分を挟んで半導体基板上に素子分離のために絶縁層を形成する段階と、
前記絶縁層により定義されたアクティブ領域上に低濃度ドレインを形成する段階と、
前記低濃度ドレイン一側面の基板上にゲートを形成する段階と、
前記ゲートが形成された基板の低濃度ドレイン上に低濃度の突出部を形成する段階と、
前記突出部及び前記半導体基板に高濃度ドレイン及びソースを形成する段階と、
前記ゲートと高濃度ソースとの間に高濃度のベースコンタクトを形成する段階と、を含むＬＤＭＯＳトランジスタの形成方法。
【請求項２２】
前記低濃度ドレインを形成する段階においては、低濃度ドレインの形成と共に、低濃度ソースを形成することを特徴とする請求項２１記載のＬＤＭＯＳトランジスタの形成方法。
【請求項２３】
前記絶縁層を形成する段階及び前記低濃度ドレインを形成する段階は、互いに順序を変えて進行することを特徴とする請求項２１記載のＬＤＭＯＳトランジスタの形成方法。
【請求項２４】
前記低濃度ドレインを形成する段階は、イオン注入又はイオン注入後に拡散工程を通じて行われることを特徴とする請求項２１記載のＬＤＭＯＳトランジスタの形成方法。
【請求項２５】
前記ゲートを形成する段階は、
前記低濃度ドレインが形成された前記半導体基板表面に誘電層を形成する段階と、
前記誘電層上に導電層を形成する段階と、
前記誘電層及び導電層をエッチングして前記ゲートを形成する段階と、を含むことを特徴とする請求項２１記載のＬＤＭＯＳトランジスタの形成方法。
【請求項２６】
前記低濃度の突出部を形成する段階は、
酸化物を蒸着して阻止酸化膜を形成する段階と、
前記阻止酸化膜を部分エッチングして前記低濃度ドレイン表面を露出させる段階と、
前記露出された低濃度ドレイン表面に低濃度でドーピングされたドレインと同じ物質をエピタキシャル成長させる段階と、を含むことを特徴とする請求項２１記載のＬＤＭＯＳトランジスタの形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ（ＦＥＴ，ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）の構造及びその製造方法に関し、より詳細には、ドレインが半導体基板表面から突出された構造を有する電界効果トランジスタ及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体を用いたトランジスタの種類には、大略２種類がある。
【０００３】
第一に、バイポーラ接合トランジスタ（ｂｉｐｏｌａｒ  ｊｕｎｃｔｉｏｎ  ｔｒａｎｓｉｓｔｏｒ）であって、電荷を移動させるキャリア（ｃｈａｒｇｅ  ｃａｒｒｉｅｒ）が電子及び正孔であり、一つのトランジスタで２種類のキャリアが電荷を運搬する。即ち、ｎｐｎトランジスタ又はｐｎｐトランジスタに関係なく、それぞれのトランジスタでのキャリアは、電子及び正孔である。
【０００４】
第二に、電界効果トランジスタであって、キャリアは１種類である。即ち、ｎ型ＦＥＴの場合、キャリアは電子であり、ｐ型ＦＥＴの場合、キャリアは正孔である。ＭＯＳトランジスタは、このようなＦＥＴの１種類であり、半導体素子の大部分を占める。
【０００５】
このようなＭＯＳＦＥＴのうち、相補型ＭＯＳ（ＣＭＯＳ，ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）は、大部分のデジタルロジック回路に用いられる。又、ＣＭＯＳの長所は、低い動作電圧を有するので、低い供給電圧でも正常な動作が行われることにある。しかし、これはＣＭＯＳの長所である同時に短所であるが、高い共通電圧では正常的な動作が行われない短所を有する。即ち、ＣＭＯＳ素子は、低い降伏電圧（ｂｒｅａｋｄｏｗｎ  ｖｏｌｔａｇｅ）を有するため、高電圧で素子は誤動作を起こす。
【０００６】
高電圧素子の主要機能は通常、整流（ｒｅｃｔｉｆｙｉｎｇ）機能及びスイッチング機能である。このような機能の達成を評価するために、高電圧トランジスタには２つの主要特性が考慮される。
【０００７】
第一は、降伏電圧である。このような降伏電圧は、トランジスタの動作電圧を決定する要素であるが、高い電圧でもトランジスタが整流及びスイッチング動作を行うためには、降伏電圧が高くなければならない。
【０００８】
半導体内で発生する降伏現象は、アバランシェ降伏（ａｖａｌａｎｃｈｅ  ｂｒｅａｋｄｏｗｎ）が多数を占める。これは、空乏領域（ｄｅｐｌｅｔｉｏｎ  ｒｅｇｉｏｎ）に加わる強い電界によりエネルギーの供給を受けたキャリアが、結晶を成す原子と衝突して発生する電子−正孔対（ＥＨＰ，ｅｌｅｃｔｒｏｎ−ｈｏｌｅ  ｐａｉｒ）に起因する。即ち、キャリアである電子又は正孔が空乏領域を移動する時、空乏領域に加わる電界はキャリアに運動エネルギーを供給し、高い運動エネルギーを有するキャリアは、結晶を成す格子（ｌａｔｔｉｃｅ）内の原子と衝突して運動エネルギーを失う。衝突により原子からＥＨＰが発生し、このようなメカニズムが継続されるにつれて、降伏現象が発生することになる。従って、降伏現象が発生する時、トランジスタにはチャンネル領域を通じて多くの量の電流が流れ、少量の電圧上昇にも多量の電流変動量が発生して、素子の特性を制御できない状況に至る。
【０００９】
他の降伏現象としては、ツェナー降伏（ｚｅｎｅｒ  ｂｒｅａｋｄｏｗｎ）がある。これはトンネリング（ｔｕｎｎｅｌｉｎｇ）による降伏現象であって、高濃度でドーピングされたｐｎ接合（ｐｎ  ｊｕｎｃｔｉｏｎ）で発生する。即ち、ｎ型半導体の伝導帯（ｃｏｎｄｕｃｔｉｏｎ  ｂａｎｄ）とｐ型半導体の価電子帯（ｖａｌｅｎｃｅ  ｂａｎｄ）が互いに重ねる場合に発生する。又、このようなツェナー降伏は、接合の濃度プロファイルが急峻な場合に発生する。これは、接合を成す半導体が高濃度でドーピングされることを意味する。従って、半導体が高濃度でドーピングされた場合には、アバランシェ降伏が発生する前に、ツェナー降伏が発生する。アバランシェ降伏より相対的に低い電圧で発生するツェナー降伏を避けるためには、トランジスタのソース及びドレインには、低濃度でドーピングされた領域が存在するべきである。
【００１０】
第二は、オン抵抗である。トランジスタがスイッチとしての役割を行うためには、トランジスタのターンオン時にチャンネルの抵抗は低くなければならず、ターンオフ時にはチャンネルの抵抗は高くなければならない。理想的な場合、ターンオン時にはチャンネルの抵抗は０であり、ターンオフ時にはチャンネルの抵抗は無限大である。しかし、実際のトランジスタでは、オン又はオフ時には、トランジスタは所定の抵抗値を有する。特に、問題になることは、オフ時にトランジスタが一定な抵抗値を有するもので、これは漏洩電流を発生させる一つの原因になる。又、高いオン抵抗は、チャンネルを通じた信号の無損失伝達を難しくする要素になる。
【００１１】
従って、高電圧でトランジスタが動作するためには、高い降伏電圧と、低いオン抵抗を有するべきである。しかし、オン抵抗と降伏電圧との間には、トレイドオフ（ｔｒａｄｅ−ｏｆｆ）の関係がある。即ち、オン抵抗特性を改善すると、降伏電圧特性は悪くなり、降伏電圧特性を改善すると、オン抵抗特性は悪くなる。
【００１２】
このようなオン抵抗と降伏電圧の特性を改善するために提案されたトランジスタの構造は多数存在するが、本発明と関連され、本発明の属する技術分野で広く知られているトランジスタの構造を記述すると次のようである。
【００１３】
通常のトランジスタの構造において、ＬＤＤ（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）構造を用いるものである。これは、高濃度でドーピングされたソース及びドレインを包囲する低濃度ドーピング領域を形成して、高い降伏電圧を有するようにする方法である。低濃度でドーピングされた低濃度ソース領域は、ゲート酸化膜下部まで延長され形成され、低濃度でドーピングされた低濃度ドレイン領域は、ドレインに隣接したゲート酸化膜下部まで延長され形成される。このようなトランジスタの構造は、チャンネル長を短縮して、オン抵抗は減少させる効果をもたらす。又、ゲート酸化膜の両側面に交差するように形成された低濃度ドーピング領域は、ドレインに隣接したチャンネル領域で発生するホットキャリアインジェクション（ｈｏｔ−ｃａｒｒｉｅｒ  ｉｎｊｅｃｔｉｏｎ）現象を防止する。特に、高濃度ソースとドレインとの間の有効幅を増加させるので、高い降伏電圧を有することになる。
【００１４】
提案された他の構造は、ＬＤＭＯＳ（ｌａｔｅｒａｌ  ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ  ＭＯＳ）である。これは、前述したオン抵抗特性及び降伏電圧特性の改善のみならず、高い周波数を有する入力信号に対しては、正常動作する長所を有する。又、製造工程上、標準ＣＭＯＳ工程に僅かの付加的な工程を追加して製造が可能なので、従来のＣＭＯＳ製造ラインでも適用可能であるという長所を有する。ＬＤＭＯＳは、構造上短いチャンネル長を有するが、これによって高周波特性が改善され、オン抵抗特性も改善される。降伏電圧特性の改善のためには、高濃度でドーピングされたソースとドレインとの間の幅が広くなるべきである。従って、ドレイン領域は広い低濃度ドーピング領域を有するべきである。このようなＬＤＭＯＳの構造的特徴は、トランジスタが通常の場合に対して、チャンネル領域とドリフト領域を別に有することを意味する。即ち、ドレインに加わる高電圧を維持するためのドリフト領域は、ドレインの広い領域にかけて低濃度でドーピングされ、キャリアが移動するチャンネル領域の長さは、電子−正孔対の発生を抑制するために、最大限に短くなる。又、キャリアの移動により発生した電子又は正孔を捕集するために、ベース及びベースコンタクトを有する。
【００１５】
前述した２種類のトランジスタの構造は、広い低濃度ドーピング領域を要求するので、トランジスタが占める面積を増加させ、ウェーハ当り素子の個数、即ち、ネットダイ（ｎｅｔ  ｄｉｅ）を減少させる短所を有する。又、ソース及びドレインを形成するためのイオン注入工程において、フォトレジストパターンの形成時にアラインの変動により素子特性が急峻に変わるので、工程マージンを確保するのに困難性を有する。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
前記のような問題点を解決するための本発明の第１目的は、高い降伏電圧を有する電界効果トランジスタを提供することにある。
【００１７】
本発明の第２目的は、高い降伏電圧を有するＬＤＭＯＳトランジスタを提供することにある。
【００１８】
本発明の第３目的は、高い降伏電圧を有する電界効果トランジスタの製造方法を提供することにある。
【００１９】
本発明の第４目的は、高い降伏電圧を有するＬＤＭＯＳトランジスタの製造方法を提供することにある。
【課題を解決するための手段】
【００２０】
前記第１目的を達成するための本発明は、半導体基板上に定義（画定）されたアクティブ領域のチャンネル領域上に形成されたゲートと、前記ゲートの一側面のアクティブ領域の表面部位に形成されたソースと、前記ゲートを中心に前記ソースと対向して位置し、前記半導体基板表面から突出した形状の突出部を有するドレインと、を含む電界効果トランジスタを提供する。
【００２１】
前記第２目的を達成するための本発明は、半導体基板上に定義されたアクティブ領域のチャンネル領域上に形成されたゲートと、前記ゲートの一側面のアクティブ領域の表面部位に形成されたソースと、前記ゲートを中心に前記ソースと対向して位置し、前記半導体基板表面から突出された形状の突出部を有するドレインと、前記ドレインと接して、前記チャンネル領域及び前記ソースを包囲して形成されたベースと、を含むＬＤＭＯＳトランジスタを提供する。
【００２２】
前記第３目的を達成するための本発明は、半導体基板上に定義されたアクティブ領域の一側の表面部位にソースを形成する段階と、  前記ソースと対向して位置し、前記半導体基板表面から突出された形状の突出部を有するドレインを形成する段階と、前記ソースと前記ドレインとの間のチャンネル領域上にゲートを形成する段階と、を含む電界効果トランジスタの形成方法を提供する。
【００２３】
前記第４目的を達成するための本発明は、半導体基板上に定義されたアクティブ領域の表面部位にベースを形成する段階と、前記ベースにソースを形成する段階と、前記ソースと対向して位置し、前記半導体基板表面から突出された形状の突出部を有するドレインを形成する段階と、前記ソースとドレインとの間のチャンネル領域上にゲートを形成する段階と、を含むＬＤＭＯＳトランジスタの形成方法を提供する。
【００２４】
本発明によると、トランジスタの面積を減少させることができ、オン抵抗特性を低下させずに、降伏電圧を調節することができる。又、高濃度ドレインの形成のためのイオン注入工程でマージンを広げることができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明による好ましい実施例を添付図面を参照して詳細に説明する。
【００２６】
（実施例１）
図１は、本発明の第１実施例による電界効果トランジスタの断面図である。本実施例による図面においては、容易な理解のためにトランジスタの配線は省略する。
【００２７】
図１を参照すると、半導体基板１００上にアクティブ領域を定義するために、絶縁層１０２が位置する。絶縁層１０２は、ＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）工程により形成されることができ、又はトレンチ工程により形成されることができる。トレンチ工程により形成された絶縁層の場合、底面のコーナー付近で電界が集中し素子間の絶縁特性が低下する虞があるので、ＬＯＣＯＳ工程により絶縁層を形成することが好ましい。
【００２８】
絶縁層１０２により定義されたアクティブ領域上に電界効果トランジスタが位置する。まず、トランジスタの中央付近にゲートが位置する。前記ゲートは、誘電膜１０８、導電層１１０を含む。好ましくは、以後のイオン注入工程やエッチング工程で誘電膜１０８及び導電層１１０を保護するために、スペーサ１１２を含む。
【００２９】
ゲートの一側面と絶縁層１０２との間にはソースが位置する。前記ソースは、高濃度でドーピングされた高濃度ソース領域１２０及び低濃度でドーピングされた低濃度ソース領域１０４を含む。低濃度ソース領域１０４は、絶縁層からゲート誘電膜１０８の一側面の下部まで延長され形成される。即ち、トランジスタの上面から見ると、低濃度ソース領域１０４と誘電膜１０８は、互いに重なる部分を有して位置することになる。高濃度ソース領域１２０は、低濃度ソース領域１０４上に形成され、誘電膜１０８と重複する部位がないように形成される。好ましくは、前記低濃度ソース領域１０４は、高濃度ソース領域１２０を包囲する形状を有するように位置する。従って、半導体基板１００表面から第１深さを有する低濃度ソース領域１０４に対して、高濃度ソース領域１０２は、前記第１深さより浅い第２深さを有することが好ましい。
【００３０】
ドレインは、ゲートを中心にソースと対向して位置する。ドレインは、低濃度でドーピングされた低濃度ドレイン領域１０６、低濃度でドーピングされた突出部１１６、及び突出部１１６上に位置する高濃度でドーピングされた高濃度ドレイン領域１１８を含む。低濃度ドレイン領域１０６は、ソースと交差するゲートの一側面と対向する他側面の半導体基板１００表面付近に形成され、誘電膜１０８の他側面と重複して形成される。又、半導体基板表面から第３深さを有して形成される。このような低濃度ドレイン領域１０６に近接したゲートのスペーサと絶縁層１０２との間には、突出部１１６が位置する。前記突出部１１６は、トランジスタの動作電圧によってその高さを異なるようにすることができる。本実施例による図面においては、突出部１１６の高さがゲートの高さより低く図示されているが、これに限定されない。突出部１１６上には、高濃度ドレイン領域１１８が位置する。
【００３１】
低濃度でドーピングされた突出部１１６及び低濃度ドレイン領域によりトランジスタが占める面積は顕著に減少される。
【００３２】
図２乃至図７は、図１の電界効果トランジスタを製造する方法を示す断面図である。
【００３３】
図２を参照すると、半導体基板１００上に絶縁層１０２が形成される。前記絶縁層は、ＬＯＣＯＳ工程又はトレンチ工程により形成される。好ましくは、ＬＯＣＯＳ工程により絶縁層１０２を形成する。半導体基板１００上にパッド酸化膜及び窒化膜を形成する。その後、窒化膜上にフォトレジストを塗布した後、絶縁層を形成しようとする領域上面のフォトレジストを除去するパターニングを実施する。続けて、フォトレジストパターン上にエッチング工程を行って絶縁層を形成しようとする領域上面の窒化膜を除去する。窒化膜の除去によりパッド酸化膜は部分的に露出され、露出されたパッド酸化膜は酸化され、部分酸化膜に形成される。部分酸化膜の形成後、窒化膜及び窒化膜下部のパッド酸化膜を除去すると、半導体基板１００上に形成された絶縁層１０２を得ることができ、絶縁層１０２によりトランジスタが形成されるアクティブ領域が定義される。
【００３４】
図３を参照すると、絶縁層１０２により定義されたアクティブ領域上に低濃度ソース領域１０４及び低濃度ドレイン領域１０６が、互いに第１距離を有して形成される。絶縁層１０２が形成された半導体基板１００上にフォトレジストを塗布した後、これをパターニングして、低濃度ソース領域１０４及び低濃度ドレイン領域１０６が形成される領域を開放する。その後、開放された領域にイオンを注入する。前記イオンの注入は低濃度で行われ、イオンの注入後、拡散工程を行うことが好ましい。
【００３５】
又、前記絶縁層１０２を形成する工程と、低濃度ソース／ドレイン領域を形成する工程は、順序を変えて進行することができる。
【００３６】
図４を参照すると、低濃度ソース領域１０４と低濃度ドレイン領域１０６との間の半導体基板表面にゲートが形成される。まず、半導体基板表面に誘電膜１０８を形成し、その後、導電層１１０を形成する。前記誘電膜１０８は酸化物からなることが好ましく、前記導電層１１０は多結晶シリコンからなることが好ましい。続けて、導電層上面をフォトレジストで塗布した後、これをパターニングしてゲートが形成される部分以外のフォトレジストを除去する。露出された導電層に対してエッチング工程を行い、その下部の誘電膜に対してエッチング工程を行うと、ゲートを構成する誘電膜１０８及び導電層１１０が形成される。又、前記誘電膜１０８及び導電層１１０の幅は、前記第１距離より広い第２幅を有する。即ち、誘電膜１０８と低濃度ソース／ドレイン領域が互いに重複するように誘電膜１０８を形成する。好ましくは、前記ゲートは、誘電膜１０８及び導電層１１０の側壁に沿って形成されたスペーサ１１２を含む。スペーサ１１２は、ゲートが形成された基板上に窒化膜を形成した後、これをエッチバックして形成する。
【００３７】
図５を参照すると、ゲートが形成された基板表面に阻止酸化膜１１４を形成する。その後、阻止酸化膜１１４上にフォトレジストを塗布して、これをパターニングして低濃度ドレイン領域１０６を開放する。図５では、開放された地域がスペーサ１１２及び低濃度ドレイン領域１０６であるが、これに限定されない。即ち、低濃度ドレイン領域１０６のみを開放することもでき、低濃度ドレイン領域１０６及び側面の絶縁層一部を開放することもでき、スペーサ１１２、低濃度ドレイン領域１０６及び側面の絶縁層一部を開放することもできる。従って、フォトレジストに対するパターニング、即ちフォトリソグラフィ工程において、工程マージンを確保することができる。その後、開放された領域に対してエッチング工程を行い、阻止酸化膜１１４を部分的に除去して、低濃度ドレイン領域１０６を開放する。
【００３８】
図６を参照すると、開放された低濃度ドレイン領域１０６上に低濃度ドレインと同じ物質を含む気体を供給して突出部１１６をエピタキシャル成長させる。この際、パターニングされた阻止酸化膜１１４は、下部の物質がエピタキシャル成長することを防止する役割を行う。従って、開放された低濃度ドレイン領域１０６上にのみ突出部１１６が形成される。形成された突出部１１６は、図６ではその高さがゲートの高さより低く図示されているが、これに限定されない。即ち、動作電圧の大きさによって突出部１１６の高さは高くなることもでき、低くなることもできる。又、突出部１１６は低濃度でドーピングされ、前記低濃度ソース／ドレイン領域の導電型と同じ導電型を有する。
【００３９】
図７を参照すると、形成された突出部１１６上に高濃度のイオンを注入して、高濃度ドレイン領域１１８を形成する。高濃度ドレイン領域１１８が突出部１１６の上面に形成され、突出部１１６は低濃度ドレイン領域１０６と同じ導電型を有する。又、高濃度ドレイン領域１１８の形成と共に、高濃度のイオンを注入して高濃度ソース領域１２０を形成する。前記突出部１１６は、低濃度ドレイン領域１０６上に形成され、高濃度ドレイン領域１１８は前記突出部１１６の上面に形成されるので、高濃度ソース領域１２０と高濃度ドレイン領域１１８との間の有効長さは、高濃度ソース領域１２０から低濃度ドレイン領域１０６までの水平距離と、低濃度ドレイン領域１０６から高濃度ドレイン領域との間の垂直距離の和になる。
【００４０】
従って、ソースとドレインとの間の距離は延長された効果をもたらし、高い降伏電圧を有するトランジスタを、少ない面積を占めるように形成することができる。
【００４１】
又、本実施例において、トランジスタはｎ型又はｐ型で製造されることができる。ｎ型の場合、ソース領域はｎ型の導電型を有して、ドレイン領域もｎ型の導電型を有する。ｐ型の場合には、ソース領域はｐ型の導電型を有して、ドレイン領域もｐ型の導電型を有する。必要に応じては、ソース、ドレイン、及びゲートを含みながら基板のバルク（ｂｕｌｋ）部位と区別されるウェル（ｗｅｌｌ）を形成することもできる。
【００４２】
（実施例２）
図８は、第２実施例によるＬＤＭＯＳトランジスタの断面図である。
【００４３】
図８を参照すると、半導体基板１００上にアクティブ領域を定義するために、絶縁層１０２が位置する。絶縁層１０２は、ＬＯＣＯＳ工程により形成されることができ、又はトレンチ工程により形成されることができる。トレンチ工程により形成された絶縁層の場合、底面のコーナー付近で電界が集中され、素子間の絶縁特性が低下する虞があるため、ＬＯＣＯＳ工程により絶縁層を形成することが好ましい。
【００４４】
絶縁層１０２により定義されたアクティブ領域上に電界効果トランジスタが位置する。まず、トランジスタの中央付近にゲートが位置する。前記ゲートは、誘電膜１０８、導電層１１０を含む。好ましくは、以後のイオン注入工程やエッチング工程で誘電膜１０８及び導電層１１０を保護するために、スペーサ１１２を含む。
【００４５】
ゲートの一側面と絶縁層１０２との間にはソースが位置する。前記ソースは高濃度でドーピングされた高濃度ソース領域１２０、低濃度でドーピングされた低濃度ソース領域１０４、及びベースコンタクト１２２を含む。低濃度ソース領域１０４は、絶縁層からゲート誘電膜１０８の一側面の下部まで延長され形成される。即ち、トランジスタを上面から見ると、低濃度ソース領域１０４と誘電膜１０８は、互いに重ねる部分を有して位置することになる。高濃度ソース領域１２０は、低濃度ソース領域１０４上に形成され、誘電膜１０８と重複する部位がないように形成される。好ましくは、前記低濃度ソース領域１０４は、高濃度ソース領域１２０を包囲する形状を有するように位置する。従って、半導体基板１００表面から第１深さを有する低濃度ソース領域１０４に対して、高濃度ソース領域１０２は、前記第１深さより浅い第２深さを有することが好ましい。ベースコンタクト１２２は、低濃度ソース領域１０４と接触され、電気的に前記高濃度ソース領域１２０と短絡された状態になるように位置する。又、前記ベースコンタクト１２２は、低濃度ソース領域１０４及び高濃度ソース領域１２０が有する導電型と反対の導電型を有する。即ち、低濃度ソース領域１０４及び高濃度ソース領域１２０がｎ型である場合、ベースコンタクト１２２はｐ型であり、低濃度ソース領域１０４及び高濃度ソース領域１２０がｐ型である場合、ベースコンタクト１２２はｎ型である。
【００４６】
前記ゲート下部のチャンネル領域及びソースを包囲するようにベース１０１が位置する。前記ベース１０１の導電型は、ベースコンタクト１２２と同じである。
【００４７】
ドレインは、ゲートを中心にソースと対向して位置する。ドレインは、低濃度でドーピングされた低濃度ドレイン領域１０６、低濃度でドーピングされた突出部１１６、及び突出部１１６上に位置する高濃度でドーピングされた高濃度ドレイン領域１１８を含む。低濃度ドレイン領域１０６は、ソースと交差するゲートの一側面と対向する他側面の半導体基板１００表面付近に形成され、前記ベース１０１と接して、誘電膜１０８の他側面と重複するように形成される。又、半導体基板表面から第３深さを有して形成される。このような低濃度ドレイン領域１０６に近接したゲートのスペーサと絶縁層１０２との間には、突出部１１６が位置する。前記突出部１１６は、トランジスタの動作電圧によってその高さを異なるようにすることができる。本実施例による図面では、突出部１１６の高さが、ゲートの高さより低く図示されているが、これに限定されない。突出部１１６上には、高濃度ドレイン領域１１８が位置する。
【００４８】
低濃度でドーピングされた突出部１１６及び低濃度ドレイン領域１０６によりトランジスタが占める面積は顕著に減少される。
【００４９】
又、図示していないが、前記ベース１０１及び低濃度ドレイン領域１０６を包囲するウェルが位置することができる。前記ウェルは、ベース１０１と反対の導電型であり、低濃度ドレイン領域１０６と同じ導電型を有する。
【００５０】
図９乃至図１４は、図８のＬＤＭＯＳトランジスタを製造する方法を図示した断面図である。
【００５１】
図９を参照すると、半導体基板１００上にベース１０１が形成される。前記ベース１０１は、イオン注入工程、又はイオン注入工程及び拡散工程により形成される。半導体基板１００上に通常のリソグラフィ工程によりフォトレジストを塗布して、これをパターニングした後、開放された基板表面にイオンを注入する。必要に応じては、イオン注入後に拡散工程を行ってベース１０１の深さと幅を調節することができる。
【００５２】
図１０を参照すると、ベース１０１が形成された半導体基板１００上に絶縁層１０２が形成される。前記絶縁層１０２は、ＬＯＣＯＳ工程又はトレンチ工程により形成される。好ましくは、ＬＯＣＯＳ工程により絶縁層１０２を形成する。半導体基板１００上にパッド酸化膜及び窒化膜を形成する。その後、窒化膜上にフォトレジストを塗布した後、絶縁層を形成しようとする領域上面のフォトレジストを除去するパターニングを実施する。続けて、フォトレジストパターン上にエッチング工程を行って、絶縁層を形成しようとする領域上面の窒化膜を除去する。窒化膜の除去によってパッド酸化膜は部分的に露出され、露出されたパッド酸化膜は酸化され、部分酸化膜に形成される。部分酸化膜の形成後、窒化膜及び窒化膜下部のパッド酸化膜を除去すると、半導体基板１００上に形成された絶縁層１０２を得ることができ、絶縁層１０２によりトランジスタが形成されるアクティブ領域が定義される。
【００５３】
図１１を参照すると、絶縁層１０２により定義されたアクティブ領域上に低濃度ソース領域１０４及び低濃度ドレイン領域１０６が形成される。低濃度ソース領域１０４は、前記ベース１０１に包囲されるように形成され、低濃度ドレイン領域１０６は、前記ベース１０１と接するように形成される。又、前記低濃度ドレイン領域１０６と低濃度ソース領域１０４との間の距離は、第１距離を有するように形成される。まず、絶縁層１０２が形成された半導体基板１００上にフォトレジストを塗布した後、これをパターニングして低濃度ソース領域１０４及び低濃度ドレイン領域１０６が形成される領域を開放する。その後、開放された領域にイオンを注入する。前記イオンの注入は、低濃度で行われ、イオン注入後、拡散工程を行うことが好ましい。
【００５４】
又、前記絶縁層１０２を形成する工程と、低濃度ソース／ドレインを形成する工程は、順序を変えて進行することができる。
【００５５】
図１２を参照すると、低濃度ソース領域１０４と低濃度ドレイン領域１０６との間の半導体基板表面にゲートが形成される。まず、半導体基板表面に誘電膜１０８を形成し、その後、導電層１１０を形成する。前記誘電膜１０８は酸化物からなることが好ましく、前記導電層１１０は多結晶シリコンからなることが好ましい。続けて、導電層上面をフォトレジストで塗布した後、これをパターニングしてゲートが形成される部分以外のフォトレジストを除去する。露出された導電層に対して、エッチング工程を行い、その下部の誘電膜に対してエッチング工程を行うと、ゲートを構成する誘電膜１０８及び導電層１１０が形成される。又、前記誘電膜１０８及び導電層１１０の幅は、前記第１距離より広い第２幅を有する。即ち、誘電膜１０８と低濃度ソース／ドレイン領域が互いに重複するように誘電膜１０８を形成する。好ましくは、前記ゲートは誘電膜１０８及び導電層１１０の側壁に沿って形成されたスペーサ１１２を含む。スペーサ１１２は、ゲートが形成された基板上に窒化膜を形成した後、これをエッチバックして形成する。
【００５６】
図１３を参照すると、ゲートが形成された基板表面に阻止酸化膜１１４を形成する。その後、阻止酸化膜１１４上にフォトレジストを塗布して、これをパターニングして低濃度ドレイン領域１０６を開放する。図１３においては、開放された地域がスペーサ１１２及び低濃度ドレイン領域１０６であるが、これに限定されない。即ち、低濃度ドレイン領域１０６のみを開放することもでき、低濃度ドレイン領域１０６及び側面の絶縁層一部を開放することもでき、スペーサ１１２、低濃度ドレイン領域１０６及び側面の絶縁層一部を開放することもできる。従って、フォトレジストに対するパターニング、即ち、フォトリソグラフィ工程において、工程マージンを確保することができる。その後、開放された領域に対してエッチング工程を行って、阻止酸化膜１１４を部分的に除去して、低濃度ドレイン領域１０６を開放する。
【００５７】
図１４を参照すると、開放された低濃度ドレイン領域１０６上に低濃度ドレインと同じ物質を含む気体を供給して、突出部１１６をエピタキシャル成長させる。この際、パターニングされた阻止酸化膜１１４は、下部の物質がエピタキシャル成長することを防止する役割を行う。従って、開放された低濃度ドレイン領域１０６上にのみ突出部１１６が形成される。形成された突出部１１６は、図１４においては、その高さがゲートの高さより低く図示されているが、これに限定されない。即ち、動作電圧の大きさによって突出部１１６の高さは高くなることもでき、低くなることもできる。又、突出部１１６は低濃度でドーピングされ、前記低濃度ソース／ドレイン領域の導電型と同じ導電型を有する。
【００５８】
その後、形成された突出部１１６上に高濃度のイオンを注入して、高濃度ドレイン領域１１８を形成する。高濃度ドレイン領域１１８が突出部１１６の上面に形成され、突出部１１６は低濃度ドレイン領域１０６と同じ導電型を有する。又、高濃度ドレイン領域１１８の形成と同時に、高濃度のイオンを注入して高濃度ソース領域１２０を形成する。前記突出部１１６は、低濃度ドレイン領域１０６上に形成され、高濃度ドレイン領域１１８は、前記突出部１１６の上面に形成されるので、高濃度ソース領域１２０と高濃度ドレイン領域１１８との間の有効長さは、高濃度ソース領域１２０から低濃度ドレイン領域１０６までの水平距離と、低濃度ドレイン領域１０６から高濃度ドレイン領域との間の垂直距離の和になる。
【００５９】
従って、ソースとドレインとの間の距離は、延長された効果をもたらし、高い降伏電圧を有するトランジスタを少ない面積を占めるように形成することができる。
【００６０】
次いで、低濃度ソース領域１０４と絶縁層１０２との間に高濃度でドーピングされたベースコンタクト１２２を形成する。前記ベースコンタクト１２２は、低濃度ソース領域１０４及び高濃度ソース領域１２０の導電型と反対の導電型を有する。従って、低濃度ソース領域１０４及び高濃度ソース領域１２０がｎ型である場合、ベースコンタクト１２２は、ベース１０１と同じ導電型であり、低濃度ソース領域１０４及び高濃度ソース領域１２０の導電型と反対であるｐ型になる。このようなベースコンタクト１２２は、イオン注入工程により形成される。又、ベースコンタクト１２２は、低濃度ソース領域１０４と接するように形成される。従って、ベースコンタクト１２２と高濃度ソース領域１２０は、電気的に短絡される。実施例によっては、前記ベースコンタクト１２２をまず形成した後、高濃度ソース領域１２０及び高濃度ドレイン領域１１８を形成することができる。
【００６１】
形成されたベースコンタクト１２２は、チャンネル領域を形成するベース１０１で発生された電子−正孔対（ｅｌｅｃｔｒｏｎ−ｈｏｌｅ  ｐａｉｒ）のうち、少数キャリア（ｍｉｎｏｒｉｔｙ  ｃａｒｒｉｅｒ）を捕集する役割をする。
【００６２】
又、本実施例により製造されたＬＤＭＯＳの有効チャンネルの長さは、低濃度ソース領域１０４と低濃度ドレイン領域１０６との間の距離である第１距離になる。本実施例によるＬＤＭＯＳが短い第１距離を有すると、トランジスタのオン抵抗は低くなる。高濃度ドレイン領域１１８と高濃度ソース領域１２０の有効長さは、突出部により延長されるので、降伏電圧は上昇される。
【００６３】
即ち、前記突出部１１６は、低濃度ドレイン領域１０６上に形成され、高濃度ドレイン領域１１８は、前記突出部１１６の上面に形成されるので、高濃度ソース領域１２０と高濃度ドレイン領域１１８との間の有効長さは、高濃度ソース領域１２０から低濃度ドレイン領域１０６までの水平距離と、低濃度ドレイン領域１０６から高濃度ドレイン領域との間の垂直距離の和になる。
【００６４】
従って、ソースとドレインとの間の距離は、延長された効果をもたらし、高い降伏電圧を有するトランジスタを少ない面積を占めるように形成することができる。
【００６５】
又、本実施例でトランジスタは、ｎ型又はｐ型に製造されることができる。ｎ型の場合、ソース領域はｎ型の導電型を有して、ドレイン領域もｎ型の導電型を有する。この場合、ベース及びベースコンタクトはｐ型になる。ｐ型トランジスタの場合には、ソース領域はｐ型の導電型を有して、ドレイン領域もｐ型の導電型を有する。又、ベース及びベースコンタクトはｎ型になる。必要に応じては、ソース、ドレイン、ゲート、及びベースを含みながら、基板のバルク部位と区別されるウェルを形成することもできる。形成されるウェルは、ドレイン領域が有する導電型と同じ導電型を有する。但し、そのドーピング濃度に違いがあるだけである。
【産業上の利用可能性】
【００６６】
前記のような本発明によると、オン抵抗及び降伏電圧特性の低下なしに、少ない面積を占める高電圧用電界効果トランジスタ及びＬＤＭＯＳを製造することができる。
【００６７】
又、高濃度ドレイン領域形成時のミスアラインによる低い工程マージンを克服することができ、高電圧を維持する低濃度ドレイン領域のドリフト領域を容易に調節することができるので、動作電圧によるトランジスタの製造が容易であるという長所を有する。
【００６８】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００６９】
【図１】本発明の第１実施例による電界効果トランジスタの断面図である。
【図２】図１の電界効果トランジスタを製造する方法を示す断面図である。
【図３】図１の電界効果トランジスタを製造する方法を示す断面図である。
【図４】図１の電界効果トランジスタを製造する方法を示す断面図である。
【図５】図１の電界効果トランジスタを製造する方法を示す断面図である。
【図６】図１の電界効果トランジスタを製造する方法を示す断面図である。
【図７】図１の電界効果トランジスタを製造する方法を示す断面図である。
【図８】本発明の第２実施例によるＬＤＭＯＳトランジスタの断面図である。
【図９】図８のＬＤＭＯＳトランジスタを製造する方法を示す断面図である。
【図１０】図８のＬＤＭＯＳトランジスタを製造する方法を示す断面図である。
【図１１】図８のＬＤＭＯＳトランジスタを製造する方法を示す断面図である。
【図１２】図８のＬＤＭＯＳトランジスタを製造する方法を示す断面図である。
【図１３】図８のＬＤＭＯＳトランジスタを製造する方法を示す断面図である。
【図１４】図８のＬＤＭＯＳトランジスタを製造する方法を示す断面図である。
【符号の説明】
【００７０】
１００    半導体基板
１０１    ベース
１０２    絶縁層
１０４    低濃度ソース領域
１０６    低濃度ドレイン領域
１０８    誘電膜
１１０    導電層
１１２    スペーサ
１１４    阻止酸化膜
１１６    突出部
１１８    高濃度ドレイン領域
１２０    高濃度ソース領域
１２２    ベースコンタクト
【図１】
2005109479.tif 000003
【図２】
2005109479.tif 000004
【図３】
2005109479.tif 000005
【図４】
2005109479.tif 000006
【図５】
2005109479.tif 000007
【図６】
2005109479.tif 000008
【図７】
2005109479.tif 000009
【図８】
2005109479.tif 000010
【図９】
2005109479.tif 000011
【図１０】
2005109479.tif 000012
【図１１】
2005109479.tif 000013
【図１２】
2005109479.tif 000014
【図１３】
2005109479.tif 000015
【図１４】
2005109479.tif 000016