(57)【要約】【課題】レジスト除去工程において、レジスト膜を残すことなくアッシングすることのできる技術を提供する。【解決手段】フォトレジストパターン８をマスクとしたドライエッチングにてゲート電極６を形成した後、フッ素を含有するフルオロクロロ炭化水素系ガス、例えばＣＦ4ガスまたはＣＨＦ3ガスを添加した酸素ガスのプラズマを用いて、２２０〜２５０℃程度の温度で１０秒程度の第１ステップのアッシングを行い硬化層８ａを除去し、続いて酸素ガスのプラズマを用いて、２２０〜２５０℃程度の温度で３０〜４０秒程度の第２ステップのアッシングを行い未硬化層であるバルク部８ｂを除去することにより、残渣物を付着させることなくフォトレジストパターン８を除去することができる。【選択図】図２
2005159063.tif 000002
【特許請求の範囲】
【請求項１】
フルオロクロロ炭化水素系ガスを添加した酸素ガスのプラズマを用いて第１ステップのアッシングを行い、レジスト膜の表面に形成された硬化層を除去した後、酸素ガスのプラズマを用いて第２ステップのアッシングを行い、前記レジスト膜の硬化していないバルク部を除去する工程を有することを特徴とする半導体装置の製造方法。
【請求項２】
ＣＦ4ガスまたはＣＨＦ3ガスを添加した酸素ガスのプラズマを用いて第１ステップのアッシングを行い、レジスト膜の表面に形成された硬化層を除去した後、酸素ガスのプラズマを用いて第２ステップのアッシングを行い、前記レジスト膜の硬化していないバルク部を除去する工程を有することを特徴とする半導体装置の製造方法。
【請求項３】
フルオロクロロ炭化水素系ガスを添加した酸素ガスのプラズマを用いて第１ステップのアッシングを行い、レジスト膜の表面に形成された硬化層を除去した後、酸素ガスのプラズマを用いて第２ステップのアッシングを行い、前記レジスト膜の硬化していないバルク部を除去する工程を有し、
前記第１および第２ステップのアッシングの処理温度を２２０〜２５０℃程度とすることを特徴とする半導体装置の製造方法。
【請求項４】
フルオロクロロ炭化水素系ガスを添加した酸素ガスのプラズマを用いて第１ステップのアッシングを行い、レジスト膜の表面に形成された硬化層を除去した後、酸素ガスのプラズマを用いて第２ステップのアッシングを行い、前記レジスト膜の硬化していないバルク部を除去する工程を有し、
前記レジスト膜はドライエッチング用またはイオン注入用のマスクとして用いられることを特徴とする半導体装置の製造方法。
【請求項５】
フルオロクロロ炭化水素系ガスを添加した酸素ガスのプラズマを用いて第１ステップのアッシングを行い、レジスト膜の表面に形成された硬化層を除去した後、酸素ガスのプラズマを用いて第２ステップのアッシングを行い、前記レジスト膜の硬化していないバルク部を除去する工程を有し、
前記第１ステップのアッシングにおいてプラズマ発光が変動した時点で、前記第１ステップのアッシングから前記第２ステップのアッシングへ切り替えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、レジスト膜を酸素プラズマによりアッシング（ashing：灰化）し、除去する工程に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置の製造において、マスク上に形成された設計パターンを半導体ウエハ上に転写するリソグラフィ工程では、例えば半導体ウエハ上にレジスト膜を塗布し、そのレジスト膜に対して露光および現像処理を施すことにより、レジスト膜からなるパターン（以下、レジストパターンと言う）を形成しており、そのレジストパターンはエッチング用またはイオン注入用などのマスクとして利用されている。不要になったレジストパターンは酸素プラズマによりアッシングされて、半導体ウエハ上から除去される。
【０００３】
ところで、ドライエッチング用またはイオン注入用のマスクとしてレジスト膜を用いると、プラズマまたはイオンの衝撃によりレジスト膜の表面に架橋反応の進行による硬化層が形成される。そしてそのレジスト膜を２２０〜２５０℃程度の温度で酸素プラズマによりアッシングすると、硬化層を除去している間に硬化層の下に存在する未硬化部（以下、バルク部という）が膨張して内圧が高まり、この内圧が限界値を超えるとレジスト膜が破裂するという現象（以下、ポッピングと言う）が生ずる。飛び散った硬化層の小さな破片は半導体ウエハ上に付着し、半導体装置の製造歩留まりの低下を引き起こす。
【０００４】
そこで、上記ポッピングを防止することのできる様々なレジスト膜のアッシングの手法が提案されている。例えば特開２０００−２３１２０２号公報（特許文献１参照）には、アッシングの開始から雰囲気中の酸素ラジカル濃度を連続的に測定し、酸素ラジカル濃度の変化に基づいて処理温度またはフッ素（Ｆ）を含有するガスの添加およびその停止を変更するアッシング方法が開示されている。
【特許文献１】特開２０００−２３１２０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者は、レジストパターンをマスクとして、高周波電界を上部と下部とにそれぞれ独自に印加することのできる２周波励起平行平板型エッチング装置を用いたエッチングを行ったところ、その後のアッシングによるレジスト除去工程において、上記ポッピングが発生しやすいことを見いだした。特に最小加工寸法が０.３５μｍ以下の微細加工においては、ポッピングの発生による半導体装置の歩留まり低下が大きな問題となることが明らかとなった。
【０００６】
そこでポッピングを防止するため、まずアッシングの処理温度の低温化を検討した。１５０℃程度の相対的に低い処理温度によりレジスト膜をアッシングしたところ、ポッピングを防ぐことができた。しかし２２０〜２５０℃程度の相対的に高い処理温度と比べて、１５０℃程度の相対的に低い処理温度ではレジスト膜の除去速度が約１／２となりスループットが悪くなるという問題が生じた。また本発明者が検討したところ、酸素ラジカル濃度の変化に基づいてフッ素を含有するガスの添加およびその停止を変更するアッシングでは、半導体ウエハ面内における硬化層の厚みや形状が全て同じではないため、雰囲気中の酸素ラジカル濃度の変化が顕著に現れず、レジスト除去工程におけるアッシングガスの切り替えのタイミングがずれて、硬化層のみならずバルク部にも除去残りが生ずることが考えられた。
【０００７】
本発明の目的は、レジスト除去工程において、レジスト膜を残すことなくアッシングすることのできる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本発明による半導体装置の製造方法は、フルオロクロロ炭化水素系ガスを添加した酸素ガスのプラズマにより第１ステップのアッシングを行い、レジスト膜の表面に形成された硬化層を除去した後、酸素ガスのプラズマにより第２ステップのアッシングを行い、レジスト膜の硬化していないバルク部を除去する工程を有するものである。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１２】
レジスト除去工程において、フルオロクロロ炭化水素系ガスを添加した酸素ガスのプラズマを用いて第１ステップのアッシングを行い、レジスト膜の表面の硬化層を除去した後、酸素ガスのプラズマを用いて第２ステップのアッシングを行い、レジスト膜のバルク部を除去することにより、レジスト膜を残すことなくアッシングすることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
本発明の実施の形態であるＣＭＯＳ（Complementary  Metal Oxide Semiconductor）デバイスの製造方法の一例について、図１〜図１０を用いて工程順に説明する。
【００１５】
まず、図１に示すように、比抵抗が１０Ωｃｍ程度の単結晶シリコンからなる半導体基板（円形の薄い板状に加工した半導体ウエハ）１を用意する。続いて半導体基板１を８５０℃程度で熱処理して、その主面に膜厚１０ｎｍ程度の薄いパッド酸化膜（図示せず）を形成する。続いてこのパッド酸化膜の上に膜厚１２０ｎｍ程度の窒化シリコン膜（図示せず）をＣＶＤ（Chemical Vapor Deposition）法により堆積した後、フォトレジストパターンをマスクとしたドライエッチングにより素子分離領域の窒化シリコン膜とパッド酸化膜とを除去する。パッド酸化膜は、後の工程で素子分離溝の内部に埋め込まれる酸化シリコン膜をデンシファイ（焼き締め）する時などに半導体基板１に加わるストレスを緩和する目的で形成される。また窒化シリコン膜は酸化されにくい性質を持つので、その下部（活性領域）の半導体基板１表面の酸化を防止するマスクとして利用される。
【００１６】
次いで、窒化シリコン膜をマスクにしたドライエッチングにより素子分離領域の半導体基板１に深さ３５０ｎｍ程度の素子分離溝を形成した後、エッチングで溝の内壁に生じたダメージ層を除去するために、半導体基板１を１０００℃程度で熱処理して溝の内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜（図示せず）を形成する。
【００１７】
次いで、ＣＶＤ法により半導体基板１上に酸化シリコン膜（図示せず）を堆積した後、この酸化シリコン膜の膜質を改善するために、半導体基板１を熱処理して酸化シリコン膜をデンシファイ（焼き締め）する。その後、窒化シリコン膜をストッパに用いた化学的機械的研磨（Chemical Mechanical Polishing：ＣＭＰ）法にてその酸化シリコン膜を研磨して溝の内部に残すことにより、表面が平坦化された素子分離部２を形成する。
【００１８】
次いで、熱リン酸を用いたウェットエッチングにより半導体基板１の活性領域上に残った窒化シリコン膜を除去した後、半導体基板１のｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成する領域にホウ素（Ｂ）をイオン注入してｐ型ウェル３を形成する。続いて半導体基板１のｐチャネル型ＭＩＳＦＥＴを形成する領域にリン（Ｐ）をイオン注入してｎ型ウェル４を形成する。
【００１９】
次いで、半導体基板１を熱処理することによって、ｐ型ウェル３およびｎ型ウェル４の表面にゲート絶縁膜５を形成した後、例えばリンをドープした低抵抗多結晶シリコン膜、窒化タングステン（ＷＮ）膜、およびタングステン（Ｗ）膜をこの順で積層した３層の導電性膜６ａを形成し、さらにその上に絶縁膜７を形成する。続いてフォトレジストパターン８を絶縁膜７上に形成する。このフォトレジストパターン８は、通常のフォトリソグラフィ技術によって形成されている。すなわちフォトレジストパターン８は、半導体基板１上にフォトレジスト膜を塗布した後、そのフォトレジスト膜に対して光露光および現像処理を施すことによりパターニングされている。
【００２０】
次に、図２に示すように、フォトレジストパターン８をマスクにして絶縁膜７および導電性膜６ａをドライエッチングすることにより、導電性膜６ａからなるゲート電極６を形成する。このドライエッチングでは、２周波励起平行平板型エッチング装置を用いており、最小加工寸法を０.３５μｍ以下とする微細加工が行われる。このため、プラズマの衝撃に伴う発熱によりフォトレジストパターン８の表面に架橋反応の進行による硬化層８ａが形成される。なおフォトレジストパターン８の硬化層８ａに囲まれた内部は硬化していないバルク部８ｂである。
【００２１】
次に、図３に示すように、フッ素を含有するフルオロクロロ炭化水素系ガス、例えばＣＦ4ガスまたはＣＨＦ3ガスを添加した酸素（Ｏ2）ガスのプラズマを用いて、２２０〜２５０℃程度の温度で１０秒程度の第１ステップのアッシングを行い、硬化層８ａを除去する。続いて図４に示すように、酸素ガスのプラズマを用いて、２２０〜２５０℃程度の温度で３０〜４０秒程度の第２ステップのアッシングを行い、未硬化層であるバルク部８ｂを除去する。なお第１ステップのアッシングの時間を１０秒程度としたが、１０秒程度よりも短くても長くてもよい。例えばアッシング中のプラズマ発光を電気信号に変えてモニタし、電気信号の変動から第１ステップのアッシングの終了を判断することができる。
【００２２】
第１および第２ステップのアッシングにおいては、図５に示すような枚葉式アッシング除去装置を用いる。アッシング除去装置ＡＳＨは、装置本体の上部に配設された処理室ＭＲと、半導体ウエハ（半導体基板１）を載置する加熱機構を備えたステージＳＴと、処理室ＭＲの周囲に設けられ、高周波発振器に接続される電極ＥＬとからなり、処理室ＭＲの上部に設けられた導入口ＩＭからガスが処理室ＭＲ内に導入され、処理室ＭＲの下部に設けられた排気口ＥＭからガスが排気処理される。フォトレジストパターン８のアッシング工程では、半導体ウエハをアッシング除去装置ＡＳＨの処理室ＭＲへ搬送してステージＳＴ上に載置した後、まずフッ素を含有するガスを添加した酸素ガスを導入口ＩＭから処理室ＭＲへ導入し、さらに高周波放電によりプラズマを生成して硬化層８ａを第１ステップのアッシングにより除去する。続いてガスを酸素ガスに切り替えることによりバルク部８ｂを第２ステップのアッシングにより除去する。その後、処理室ＭＲから半導体ウエハが搬出される。
【００２３】
このように、フォトレジストパターン８を除去する際、フルオロクロロ炭化水素系ガスを添加した酸素ガスを用いた１０秒程度の第１ステップのアッシングを行い、フォトレジストパターン８の表面の硬化層８ａを全て除去した後、酸素ガスを用いた３０〜４０秒程度の第２ステップのアッシングを行い、未硬化層であるバルク部８ｂを除去することにより、フォトレジストパターン８の除去残りを防ぐことができる。また２２０〜２５０℃程度の温度において第１および第２ステップのアッシングを行うことから、除去速度を低下させずにフォトレジストパターン８を除去することができるので、スループットを落とさずにアッシングすることができる。
【００２４】
次に、図６に示すように、ｐ型ウェル３にリンまたはヒ素（Ａｓ）をイオン注入することよってｎ型半導体領域（ソース、ドレイン）９を形成し、ｎ型ウェル４にホウ素をイオン注入することによってｐ型半導体領域（ソース、ドレイン）１０を形成する。ここまでの工程によって、ｐ型ウェル３にｎチャネル型ＭＩＳＦＥＴＱｎが形成され、ｎ型ウェル４にｐチャネル型ＭＩＳＦＥＴＱｐが形成される。続いてｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの上部に酸化シリコンからなる層間絶縁膜１１を形成した後、フォトリソグラフィ技術により形成されたフォトレジストパターン１２をマスクにして層間絶縁膜１１をドライエッチングすることにより、ｎ型半導体領域（ソース、ドレイン）９およびｐ型半導体領域（ソース、ドレイン）１０の上部にコンタクトホール１３を形成する。
【００２５】
次に、図７に示すように、フォトレジストパターン１２をアッシングにより除去した後、コンタクトホール１３の内部を含む半導体基板１上に、スパッタリング法により、例えば膜厚１０ｎｍ程度のチタン（Ｔｉ）膜および膜厚１０ｎｍ程度の窒化チタン（ＴｉＮ）膜を順次堆積した後、さらにＣＶＤ法により、例えば膜厚５００ｎｍ程度のタングステン膜を堆積し、コンタクトホール１３をそのタングステン膜で埋め込む。その後、コンタクトホール１３以外の層間絶縁膜１１上のチタン膜、窒化チタン膜およびタングステン膜を、例えばＣＭＰ法により除去し、プラグ１４を形成する。
【００２６】
次いで、半導体基板１上に、例えばＣＶＤ法により窒化シリコン膜を堆積することにより、エッチングストッパ膜１５を形成する。エッチングストッパ膜１５は、その上層の絶縁膜に配線形成用の溝や孔を形成する際に、その掘り過ぎにより下層に損傷を与えたり、加工寸法精度が劣化したりすることを回避するためのものである。このエッチングストッパ膜１５として窒化シリコン膜、炭化シリコン（ＳｉＣ）膜または炭窒化シリコン（ＳｉＣＮ）膜を例示することができる。
【００２７】
次いで、エッチングストッパ膜１５の表面にＣＶＤ法により酸化シリコン膜を堆積し、膜厚２００ｎｍ程度の層間絶縁膜１６を堆積する。続いてフォトリソグラフィ技術により形成されたフォトレジストパターン１７をマスクにしてエッチングストッパ膜１５および層間絶縁膜１６をドライエッチングすることにより埋め込み配線形成用の配線溝１８を形成する。
【００２８】
次に、図８に示すように、フォトレジストパターン１７をアッシングにより除去した後、配線溝１８の底部に露出したプラグ１４の表面の反応層を除去するために、アルゴン（Ａｒ）雰囲気中にてスパッタエッチングによる半導体基板１の表面処理を行う。
【００２９】
次いで、半導体基板１の全面に、バリア導体膜１９Ａとなる、例えば窒化タンタル（ＴａＮ）膜を反応性スパッタリング法により堆積する。この窒化タンタル膜の堆積は、この後の工程において堆積する銅（Ｃｕ）膜の密着性の向上および銅の拡散防止のために行うもので、その膜厚は約３０ｎｍとすることを例示できる。バリア導体膜１９Ａとして窒化タンタル膜、タンタル（Ｔａ）等の金属膜、窒化タンタルとタンタルとの積層膜、窒化チタン膜あるいは金属膜と窒化チタン膜との積層膜を例示することができる。
【００３０】
次いで、バリア導体膜１９Ａが堆積された半導体基板１の全面に、シード膜となる、例えば銅膜または銅合金膜をイオン化スパッタリング法またはＣＶＤ法によって堆積する。続いてシード膜が堆積された半導体基板１の全面に、配線溝１８を埋め込むように銅膜を堆積し、この銅膜と上記したシード膜とを合わせて導電性膜１９Ｂとする。この配線溝１８を埋め込む銅膜は、例えば電解めっき法にて形成し、めっき液としては、例えば硫酸（Ｈ2ＳＯ4）に１０％の硫酸銅（ＣｕＳＯ4）および銅膜のカバレージ向上用の添加剤を加えたものを用いる。なお本実施の形態においては、配線溝１８を埋め込む銅膜の堆積に電解めっき法を用いる場合を例示しているが、無電解めっき法を用いてもよい。続いてアニール処理によって銅膜の歪みを緩和させることにより、良質な銅膜を得ることができる。
【００３１】
次いで、層間絶縁膜１６上の余分なバリア導体膜１９Ａおよび導電性膜１９Ｂを除去し、配線溝１８内にバリア導体膜１９Ａおよび導電性膜１９Ｂを残すことにより、埋め込み配線１９を形成する。バリア導体膜１９Ａおよび導電性膜１９Ｂの除去は、ＣＭＰ法を用いた研磨により行う。
【００３２】
次いで、埋め込み配線１９および層間絶縁膜１６上に窒化シリコン膜を堆積してエッチングストッパ膜２０を形成する。この窒化シリコン膜の堆積には、例えばプラズマＣＶＤ法を用いることができ、その膜厚は約５０ｎｍとする。前記エッチングストッパ膜１５と同様に、エッチングストッパ膜２０として炭化シリコン膜または炭窒化シリコン膜を用いてもよい。エッチングストッパ膜２０は、後の工程において、エッチングを行う際のエッチングストッパ層として機能させることができる。またエッチングストッパ膜２０は、埋め込み配線１９の導電性膜１９Ｂをなす銅の拡散を抑制する機能も有する。
【００３３】
次いで、エッチングストッパ膜２０の表面に、膜厚２００ｎｍ程度の絶縁膜２１を堆積する。この絶縁膜２１として、フッ素を添加した酸化膜などの低誘電率膜（ＳｉＯＦ膜）を例示することができる。続いてＣＭＰ法により絶縁膜２１の表面を研磨して、その表面を平坦に加工する。
【００３４】
次いで、絶縁膜２１の表面に、例えばプラズマＣＶＤ法にて窒化シリコン膜を堆積し、膜厚２５ｎｍ程度のエッチングストッパ膜２２を形成する。前記エッチングストッパ膜１５、２０と同様に、エッチングストッパ膜２２として炭化シリコン膜または炭窒化シリコン膜を用いてもよい。このエッチングストッパ膜２２は、後の工程においてエッチングストッパ膜２２上に絶縁膜を形成し、その絶縁膜に配線形成用の溝部や孔を形成する際に、その掘り過ぎにより下層に損傷を与えたり加工寸法精度が劣化したりすることを回避するためのものである。
【００３５】
次いで、エッチングストッパ膜２２の表面に、例えばＣＶＤ法にて酸化シリコン膜を堆積し、膜厚２２５ｎｍ程度の絶縁膜２３を形成する。前記絶縁膜２１と同様に、この絶縁膜２３をフッ素を添加した酸化膜などの低誘電率膜としてもよい。なお図示は省略するが、絶縁膜２３の形成後、絶縁膜２３の表面に、例えばプラズマＣＶＤ法にて窒化シリコン膜を堆積することにより、前記エッチングストッパ膜１５，２０，２２と同様のエッチングストッパ膜を形成する。
【００３６】
次いで、フォトリソグラフィ技術により形成されたフォトレジストパターン２４をマスクとして絶縁膜２３、エッチングストッパ膜２２、絶縁膜２１およびエッチングストッパ膜２０を順次ドライエッチングすることによりコンタクトホール２５を形成する。
【００３７】
次に、図９に示すように、フォトレジストパターン２４をアッシングにより除去した後、フォトリソグラフィ技術により形成されたフォトレジストパターン２６をマスクとして絶縁膜２３およびエッチングストッパ膜２２を順次ドライエッチングすることによって、幅が０.２５μｍ〜５０μｍ程度の配線溝２７を形成する。
【００３８】
次に、図１０に示すように、フォトレジストパターン２６をアッシングにより除去した後、バリア導体膜１９Ａを堆積した工程と同様の工程により、膜厚５０ｎｍ程度のバリア導体膜２８Ａを堆積する。このバリア導体膜２８Ａとしては、例えばタンタル膜、窒化タンタル膜、窒化チタン膜あるいはタンタル膜等の金属膜と窒化膜との積層膜を例示することができる。またバリア導体膜２８Ａが窒化チタン膜の場合、この後の工程である銅膜の堆積直前に窒化チタン膜の表面をスパッタエッチングすることも可能である。
【００３９】
次いで、バリア導体膜２８Ａが堆積された半導体基板１の全面に、シード膜となる、例えば銅膜または銅合金膜を長距離スパッタリング法またはＣＶＤ法によって堆積する。続いてシード膜が堆積された半導体基板１の全面に、例えば銅膜からなる膜厚７５０ｎｍ程度の導電性膜をコンタクトホール２５および配線溝２７を埋め込むように堆積し、この導電性膜と上記したシード膜とを合わせて導電性膜２８Ｂとする。このコンタクトホール２５および配線溝２７を埋め込む導電性膜は、例えば電解めっき法にて形成することができる。続いてアニール処理によってその導電性膜２８Ｂの歪みを除去し安定化させる。
【００４０】
次いで、ＣＭＰ法を用いた研磨によって絶縁膜２３上の余分なバリア導体膜２８Ａおよび導電性膜２８Ｂを除去し、コンタクトホール２５および配線溝２７内にバリア導体膜２８Ａおよび導電性膜２８Ｂを残すことで、埋め込み配線２８を形成する。
【００４１】
上記埋め込み配線２８の形成後、例えば図８〜図１０を用いて説明した工程と同様の工程を繰り返すことにより、埋め込み配線２８の上部にさらに多層に配線を形成し、さらにパッシベーション膜で半導体基板１の全面を覆うことにより、ＣＭＯＳデバイスが略完成する。
【００４２】
なお、本実施の形態では、本発明のアッシング方法をゲート電極６の形成工程であるドライエッチング用のマスクとして用いられたフォトレジストパターン８の除去に適用した場合について説明したが、その他の微細加工を行うドライエッチングにマスクとして用いられるフォトレジストパターン、例えばコンタクトホール１３，２５の形成に用いたフォトレジストパターン１２，２４または配線溝１８，２７の形成に用いたフォトレジストパターン１７，２６などを除去するアッシング工程にも適用することができる。また本発明のアッシング方法は、ドライエッチング用のマスクとして用いられるレジスト膜のアッシングに限定されるものではなく、例えばイオン注入用のマスクとして用いられるレジスト膜のアッシング工程にも適用することができる。すなわちイオン注入、特に１０14〜１０16ｃｍ―2程度の高電流のイオン注入においては、レジスト膜の表面にイオンの衝撃に伴い硬化層が形成されるため、硬化層の除去が必要とされる。
【００４３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４４】
例えば、前記実施の形態では、ドライエッチング用またはイオン注入用のマスクとして用いたレジスト膜のアッシングに適用した場合について説明したが、酸素プラズマによる有機膜の除去にも適用することができる。
【００４５】
また前記実施の形態では、レジストパターンを光露光によるフォトリソグラフィ技術により形成したが、エキシマレーザ露光、Ｘ線露光、電子ビール露光などによるリソグラフィ技術によりレジストパターンを形成してもよく、各々の露光に用いられるレジスト膜に対しても、本発明のアッシング方法を適用することができる。
【産業上の利用可能性】
【００４６】
本発明のアッシング方法は、半導体装置の製造における有機膜の除去工程に適用することができる。
【図面の簡単な説明】
【００４７】
【図１】本発明の一実施の形態である半導体装置の製造方法を説明する要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】本発明の一実施の形態である半導体装置の製造に用いるアッシング除去装置を説明する要部断面図である。
【図６】図４に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【符号の説明】
【００４８】
１  半導体基板
２  素子分離部
３  ｐ型ウェル
４  ｎ型ウェル
５  ゲート絶縁膜
６  ゲート電極
６ａ  導電性膜
７  絶縁膜
８  フォトレジストパターン
８ａ  硬化層
８ｂ  バルク部（未硬化層）
９  ｎ型半導体領域
１０  ｐ型半導体領域
１１  層間絶縁膜
１２  フォトレジストパターン
１３  コンタクトホール
１４  プラグ
１５  エッチングストッパ膜
１６  層間絶縁膜
１７  フォトレジストパターン
１８  配線溝
１９  埋め込み配線
１９Ａ  バリア導体膜
１９Ｂ  導電性膜
２０  エッチングストッパ膜
２１  絶縁膜
２２  エッチングストッパ膜
２３  絶縁膜
２４  フォトレジストパターン
２５  コンタクトホール
２６  フォトレジストパターン
２７  配線溝
２８  埋め込み配線
２８Ａ  バリア導体膜
２８Ｂ  導電性膜
ＡＳＨ  アッシング除去装置
ＥＬ  電極
ＥＭ  排気口
ＩＭ  導入口
ＭＲ  処理室
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
ＳＴ  ステージ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005159063.tif 000009
【図８】
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【図９】
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【図１０】
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