(57)【要約】【課題】ドレインに高い電圧を加えて大きな電流を流しても、寄生バイポーラトランジスタの動作点までウエル電位が上昇することのない、オープンドレインを持つ半導体集積回路を提供する。【解決手段】くし型に入り組んだ複数のソース列及びドレイン列と前記複数のソース列及びドレイン列をそれぞれ囲むＬＤＤとからなる構造のトランジスタを有する半導体集積回路において、前記複数のソース列の一部をそれぞれ等間隔に配置したウエルコンタクトに置き換える。またソース列間隔が広い場合は、前記複数のソース列の一部をそれぞれ等間隔にかつ相隣り合うソース列とは配置間隔をそれぞれ１／２ずつずらして置き換える。【選択図】      図１
2005259940.tif 000002
【特許請求の範囲】
【請求項１】
ソース列、ゲート列、ドレイン列の組が複数組配列されており、
前記ゲート列を除く前記複数のソース列とドレイン列を囲むＬＤＤを有し、
前記ソース列は互いに等間隔を持って配置されているウエルコンタクトを有するトランジスタを複数配列したことを特徴とする半導体集積回路。
【請求項２】
前記請求項１に記載された半導体集積回路であって、
前記複数のソース列の中で相隣り合う２つのソース列の間に位置するゲート列との距離の短い方のソース列に配置した前記複数のウエルコンタクトにおける１つの間隔が、
前記ゲート列と前記ゲート列との距離の長い方のソース列間距離の２√３倍以上であれば、前記長い方のソース列のウエルコンタクト位置を、前記短い方のソース列に配置した前記ウエルコンタクトの位置に比較して１／２の前記間隔分ずらして市松状になるように配置し、
前記ゲート列と前記ゲート列との距離の長い方のソース列間距離の２√３倍未満であれば、前記短い方のソース列の前記ウエルコンタクト位置と等しくして碁盤目状に配置したことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧、大電流に対応したオープンドレインを持つドライバ半導体集積回路（以下ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）と略す）に関する。
【背景技術】
【０００２】
図５に従来のドライバＩＣにおけるオープンドレイン部分の概略平面図を示し、図６（Ａ）に等価回路図を示す。このドライバＩＣは、ゲート１、ドレイン２、ソース３、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ：不純物密度を低くして電界集中を避ける構造）４、ウエルコンタクト５及び配線用コンタクト６からなるトランジスタにより、構成する。
【０００３】
オープンドレインを持つＩＣは大きな電流を流す必要がある場合に用いられ、このためゲート１の幅を大きく取らなければならない。そして、シリコン基板上に効率的に配置するためにソース３、ドレイン２を交互にくし状に配置する。
【０００４】
しかし、ドレイン２に高い電圧を加えて大きな電流を流した場合、高い電界で（−）電子が加速されるため、ホットキャリアとなる。このホットキャリアがシリコン電子に衝突した際、（−）電子と（＋）ホールを生成する。
【０００５】
その時、図６（Ａ）に示すように、（−）電子はそのままドレインに向かって流れるが、（＋）ホールはＰＷＬ(Ｐタイプのウエル)の接地点に向かって流れる。これは基板電流と称される。この基板電流とウエル抵抗ＲＷＬにより図６(Ｃ)に示すようにＰＷＬの電位が上昇する現象が発生する。
【０００６】
そして、ＰＷＬ電位の上昇が図６（Ｃ）に示すように寄生バイポーラトランジスタの動作点の電圧Ｖｗまで上昇すると、寄生バイポーラトランジスタによる電流Ｉｗが図６(Ｄ)に示すようにドレイン・ソース間に流れ、オープンドレインの動作に悪影響を及ぼす。
【０００７】
図７にオープンドレインのトランジスタ例を示す。通常のトランジスタは負荷抵抗を内蔵し、内部電圧で駆動されるが、オープンドレインのトランジスタは外部負荷抵抗Ｒに大電流を流す目的で用いられる。例えばサーマルヘッドの発熱抵抗体Ｒとオープンドレインの端子とを接続し、ゲートに制御信号を加えることにより、オープンドレインとソース間と発熱抵抗体に電流を流して発熱抵抗体の発熱を制御する。
【０００８】
この時、寄生バイポーラトランジスタによる電流Ｉｗが図６(Ｄ)に示すようにドレイン・ソース間に流れると、ゲートに入る制御信号どおりにはオープンドレインが制御されなくなる。すなわち、オープンドレインとソース間に寄生バイポーラトランジスタによる電流Ｉｗが流れると、外部負荷抵抗Ｒに流れる電流が異常に増加する状態となり、過剰な発熱が生じて外部抵抗Ｒを熱破壊する現象を引き起こすことがある。
【０００９】
この寄生バイポーラトランジスタによる電流Ｉｗを発生させないために、図５に示すようにウエルコンタクト５でトランジスタ周辺を取り囲むように配置して、熱破壊を防いでいた。
【特許文献１】特開平９−１０２５２３号公報
【特許文献２】特開２０００−３５３７４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、ウエルコンタクト５でトランジスタ周辺を取り囲むように配置しても、まだ、対応としては十分ではなく、オープンドレインを持つ構造のＩＣにおいて大きな電流を流すためにドレインに高い電圧を加えると、寄生バイポーラトランジスタの動作点までウエル電位が上昇し、その結果、寄生バイポーラトランジスタにより発生する異常電流がドレインとソース間に流れ、オープンドレインを持つＩＣの動作に悪影響を及ぼすという問題点がある。
【００１１】
そこで本発明は、上述した問題点を解決して、ドレインに高い電圧を加えて大きな電流を流しても、寄生バイポーラトランジスタの動作点までウエル電位が上昇することのない、安定した動作の大面積のオープンドレインを持つＩＣを提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記の目的を達成するため、第１の発明の半導体集積回路は、ソース(ソース３)列、ゲート（ゲート１）列、ドレイン(ドレイン２)列の組が複数組配列されており、前記ゲート列を除く前記複数のソース列とドレイン列を囲むＬＤＤ（ＬＤＤ４）を有し、前記ソース列は互いに等間隔を持って配置されているウエルコンタクト（ウエルコンタクト５０）を有するトランジスタを複数配列したことを特徴とする半導体集積回路である。
【００１３】
上記の目的を達成するため、第２の発明の半導体集積回路は、前記第１の発明の手段に記載された半導体集積回路であって、前記複数のソース列の中で相隣り合う２つのソース列(ソース３−１、ソース３−２)の間に位置するゲート列(ゲート１−１)との距離の短い方のソース列(ソース３−１)に配置した前記複数のウエルコンタクトにおける１つの間隔（Ｐ１とＰ２間）が、前記ゲート列と前記ゲート列との距離の長い方のソース列（ソース３−２）間距離（ｘ）の２√３倍以上であれば、前記長い方のソース列のウエルコンタクト位置を、前記短い方のソース列に配置した前記ウエルコンタクトの位置に比較して１／２の前記間隔分ずらして市松状になるように配置し、前記ゲート列と前記ゲート列との距離の長い方のソース列間距離の２√３倍未満であれば、前記短い方のソース列の前記ウエルコンタクト位置と等しくして碁盤目状に配置したことを特徴とする半導体集積回路である。
【発明の効果】
【００１４】
本発明の半導体集積回路によれば、ドレインに高い電圧を加えて大きな電流を流しても寄生バイポーラトランジスタの動作点までウエル電位が上昇することのない、オープンドレインを持つＩＣが生成出来るという効果を得ることが出来る。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の最良の形態につき、好ましい実施例により、図面を参照して説明する。
【実施例１】
【００１６】
実施例１の構成図を図１に示し、動作例を説明する。この図１はドライバＩＣにおけるオープンドレインを持つ１つのトランジスタの概略平面図を示す。このトランジスタはゲート１、ドレイン２、ソース３、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ：不純物密度を低くして電界集中を避ける構造）４、ウエルコンタクト５から構成する(尚、配線用コンタクトは全て省略する)。
【００１７】
従来の寄生バイポーラトランジスタのウエル電位の上昇は、基板電流とウエル抵抗の積によって決まる。このウエル電位が動作点まで上昇すると異常電流をドライバＩＣ内に発生して生じる寄生バイポーラトランジスタ効果を、基板電流発生地点からウエルコンタクト５までの距離を短くすることによりウエル抵抗値を小さくすればウエル電圧は下がり、その結果として、寄生バイポーラトランジスタ効果を防ぐことが出来る。
【００１８】
従って、ウエルコンタクト５をソース３とドレイン２を取り囲むように配置するが、くし状に配置されたソース３とドレイン２の周囲をウエルコンタクト５で取り囲むように配置しても、中央部分の基板電流発生源からはウエルコンタクト５までの距離は長く、ウエル抵抗値は小さくならない。
【００１９】
そのために、図１に示すように、例えば、くし状に配置されたソース３の一部分を、縦横に碁盤目状に追加して配置した等間隔のウエルコンタクト５０で置き換える。例えば、図１に示す４列のソース３−１，３−２，３−３，３−４に各列８箇所ずつ等間隔にウエルコンタクト５０を追加してその部分のソース３と置き換える。
【００２０】
このように、ウエルコンタクト５０をソース３に置き換えて追加すると、基板電流発生源から発生した電流は近い順に追加したウエルコンタクト５０に流れる。そして、ウエルコンタクト５０を均等に配置することにより、任意の基板電流発生源から追加したウエルコンタクト５０までの距離が、周辺に配置したウエルコンタクト５からの距離よりは、はるかに短くなる。
【００２１】
この結果、ウエル抵抗の値が非常に小さくなるから、寄生バイポーラトランジスタのウエル電位は低くなり、ＩＣの中で１つのトランジスタを構成する面積内では略均一的にＰウエルの電位上昇を抑えることが出来る。
【００２２】
次に、追加するウエルコンタクト５０の最適な配置について説明する。図２はウエルコンタクト５０、ゲート１、ソース３等について模式的に書いた図である。ゲート１とソース３−２との間のドレイン２、もう一本のゲート、及びアルミ配線は省略している。
【００２３】
そして、ソース３−１上のウエルコンタクト５０−１（Ｐ１）とウエルコンタクト５０−２（Ｐ２）との中点に相当するゲート１上の基板電流発生地点Ｐ０で基板電流が発生したとすると、Ｐ０とＰ１間、Ｐ０とＰ２間にもっとも多く、次にＰ０とＰ３（ウエルコンタクト５０−３）間，Ｐ０とＰ４（ウエルコンタクト５０−４）間に、順次距離の遠いウエルコンタクト５０に向かって基板電流が流れる。
【００２４】
例えば、基板電流発生点Ｐ０からＰ３及びＰ４までの基板抵抗をＲｘａ、Ｒｘｂとすると、Ｒｘａ／／Ｒｘｂ＝（１／２）Ｒｘａである。
【００２５】
そして、ウエルの抵抗率ρ、基板電流発生点Ｐ０からＰ３またはＰ４までの距離をＬとすると、Ｌ＝（ｘ2＋（ａｘ）2）1/2 であるから、Ｒｘａ＝ρＬより、
（１／２）Ｒｘａ＝（１／２）ρ（ｘ2＋（ａｘ）2）1/2 である。
【００２６】
また、基板電流発生点Ｐ０からソース３−２上で最短距離となりうる距離はｘであり、この時の抵抗値はρｘである。
【００２７】
そして、最短距離となりうる距離での基板抵抗値と基板電流発生点Ｐ０とソース３−２上のウエルコンタクト位置Ｐ３とＰ４との合成基板抵抗値との関係は、
（１／２）ρ（ｘ2＋（ａｘ）2）1/2 ＜ρｘであれば、
合成基板抵抗値の方が小さいから、
（１＋（ａ）2）1/2 ＜２
（１＋（ａ）2） ＜４
（ａ）2 ＜４−１
ａ＜√３    を算出する。
【００２８】
すなわち、ａ＜√３の時、図２のように碁盤目状に配置したウエルコンタクト５０−３，５０−４と基板電流発生点Ｐ０で形成される合成基板抵抗値は、基板電流発生点Ｐ０からソース３−２上で最短距離となりうる距離にウエルコンタクト５０を置いた時よりも小さくなる。よってウエルコンタクト５０を碁盤目状に配置することが最も効率よく基板電圧の上昇を抑制出来る。
【００２９】
従って、ソース３−１上におけるウエルコンタクト５０の１つの間隔(例えばＰ１−Ｐ２間：ａｘ＋ａｘ＝２ａｘ)がゲート１とソース３−２間の距離に比較し２√３（間隔がａｘのとき√３であるからＰ１−Ｐ２間では２√３）未満であれば図２に示すようにソース３−２上に配置するコンタクト５０をソース３−１と同様にＰ３とＰ４の位置に配置して碁盤目状とする。
【００３０】
また、ソース３−１上に配置されたウエルコンタクト５０のＰ１とＰ２の間隔は実験により、ドレイン２とソース３間に８ｍＡから４５ｍＡの電流を流した場合、略５μｍ間隔であれば十分な効果が得られることを確認している。
【実施例２】
【００３１】
図３にａ＞√３以上の時におけるウエルコンタクト５０の場合の例を実施例２として示す。これは、図１で追加配置した碁盤目状ウエルコンタクト５０の配置の代わりに、市松状にウエルコンタクト５０を配置した場合である。そして、図４（Ａ）はその模式図である。この模式図では、図２と同様にゲート１とソース３との間のドレイン２、もう一本のゲート、アルミ配線は省略している。
【００３２】
実施例２においてはａ＞√３であるから、最短距離ｘよりＰ０とＰ３，Ｐ４の合成基板抵抗値の方が大きくなる。従って、最短距離ｘをＰ０とソース３−２間で設定する。
【００３３】
すなわち、図４（Ａ）の基板電流発生点Ｐ０とソース３−２上のＰ５間に基板電流が流れるようウエルコンタクト５０−５を設定する。
【００３４】
そして、図４（Ｂ）に示すように、ソース３−１上の１つのウエルコンタクト５０−１と隣のウエルコンタクト５０−２間の中央にソース３−２のウエルコンタクト５０−５を１つ配置する。このように配置すると図３で示すような市松状となり、効率よく基板電圧の上昇を抑制できる。
【００３５】
従って、ソース３−１上におけるウエルコンタクト５０の１つの間隔(例えばＰ１−Ｐ２間)がゲート１とソース３−２間の距離に比較し２√３以上であればソース３−２上に配置するコンタクト５０を図４に示すようにソース３−１に比較し１／２ずらしたＰ５の位置に市松状に配置する。
【図面の簡単な説明】
【００３６】
【図１】本発明に係る碁盤上配置でソース部にウエルコンタクトを設けたドライバＩＣの構成図を示す図である。
【図２】碁盤上配置でソース部にウエルコンタクトを設けたドライバＩＣの模式図を示す図である
【図３】本発明に係る市松状配置でソース部にウエルコンタクトを設けたドライバＩＣの構成図を示す図である。
【図４】市松状配置でソース部にウエルコンタクトを設けたドライバＩＣの模式図を示す図である。
【図５】従来のドライバＩＣの構成図を示す図である。
【図６】基板電流の発生原理と寄生バイポーラトランジスタの等価回路図を示す図である。
【図７】オープンドレインのトランジスタ例を示す図である。
【符号の説明】
【００３７】
１  ゲート
１−１  ゲート
２  ドレイン
３  ソース
３−１  ソース                    （短い方のソース）
３−２  ソース                    （長い方のソース）
４  ＬＤＤ
５  ウエルコンタクト
５０  追加したウエルコンタクト    （等間隔を持って配置されているウエルコンタクト）
【図１】
2005259940.tif 000003
【図２】
2005259940.tif 000004
【図３】
2005259940.tif 000005
【図４】
2005259940.tif 000006
【図５】
2005259940.tif 000007
【図６】
2005259940.tif 000008
【図７】
2005259940.tif 000009