(57)【要約】【課題】  コレクタ層における界面電荷の影響を抑制し、オフセット電圧Ｖce offsetを低下させて効率を向上させ、また歪み特性を改善することが可能な半導体装置を提供することを目的とする。【解決手段】  コレクタコンタクト層１０８上に、ｎ型ＧａＡｓコレクタ層１０７、ｐ型ＧａＡｓコレクタ層１０６、ｎ型ＩｎＧａＰコレクタ層１０５、コレクタ層１０５より不純物濃度が高いｎ型ＩｎＧａＰコレクタ層１０４、ｎ型ＧａＡｓコレクタ層１０３、ｐ型ＧａＡｓベース層１０２、ｎ型ＩｎＧａＰ層１０２とを備える。ｎ型ＩｎＧａＰコレクタ層とｎ型ＧａＡｓコレクタ層との界面における界面電荷の影響がｐ型ＧａＡｓコレクタ層１０６により補償され、コレクタ・ベース間の順バイアス時の容量が低減されてアンプの歪み特性が向上すると共に、コレクタ・エミッタ間のオフセット電圧Ｖce offsetが減少し効率が向上する。【選択図】  図１
2005012170.tif 000002
【特許請求の範囲】
【請求項１】
ｎ型ＧａＡｓ層から成るコレクタコンタクト層と、
前記コレクタコンタクト層上に形成されたｎ型ＧａＡｓ層から成る第１のコレクタ層と、
前記第１のコレクタ層上に形成されたｐ型ＧａＡｓ層から成る第２のコレクタ層と、
前記第２のコレクタ層上に形成されたｎ型ＩｎＧａＰ層から成る第３のコレクタ層と、
前記第３のコレクタ層上に形成され、前記第３のコレクタ層より不純物濃度が高いｎ型ＩｎＧａＰ層から成る第４のコレクタ層と、
前記第４のコレクタ層上に形成されたｎ型ＧａＡｓ層から成る第５のコレクタ層と、
前記第５のコレクタ層上に形成されたｐ型ＧａＡｓ層から成るベース層と、
前記ベース層上に形成されたｎ型ＩｎＧａＰ層から成るエミッタ層と、
を備えることを特徴とする半導体装置。
【請求項２】
ｎ型ＧａＡｓ層から成るコレクタコンタクト層と、
前記コレクタコンタクト層上に形成されたｎ型ＧａＡｓ層から成る第１のコレクタ層と、
前記第１のコレクタ層上に形成されたｎ型ＩｎＧａＰ層から成る第２のコレクタ層と、
前記第２のコレクタ層上に形成され、前記第２のコレクタ層より不純物濃度が高いｎ型ＩｎＧａＰ層から成る第３のコレクタ層と、
前記第３のコレクタ層上に形成されｎ型ＧａＡｓ層から成る第４のコレクタ層と、
前記第４のコレクタ層上に形成されたｐ型ＧａＡｓ層から成るベース層と、
前記ベース層上に形成されたｎ型ＩｎＧａＰ層から成るエミッタ層と、
を備えることを特徴とする半導体装置。
【請求項３】
ｎ型ＧａＡｓ層から成るコレクタコンタクト層と、
前記コレクタコンタクト層上に形成されたｎ型ＧａＡｓ層から成る第１のコレクタ層と、
前記第１のコレクタ層上に形成されたｎ型ＡｌｘＧａ（１−ｘ）Ａｓ（ｘ；０→ｙ）グレーディング層から成る第２のコレクタ層と、
前記第２のコレクタ層上に形成されたｎ型ＡｌｙＧａ（１−ｙ）Ａｓ層から成る第３のコレクタ層と、
前記第３のコレクタ層上に形成されたｎ型ＡｌｚＧａ（１−ｚ）Ａｓ（ｚ；ｙ→０）グレーディング層から成る第４のコレクタ層と、
前記第４のコレクタ層上に形成されたｐ型ＧａＡｓ層から成るベース層と、
前記ベース層上に形成されたｎ型ＩｎＧａＰ層から成るエミッタ層と、
を備えることを特徴とする半導体装置。
【請求項４】
ｎ型ＧａＡｓ層から成るコレクタコンタクト層と、
前記コレクタコンタクト層上に形成されたｎ型ＧａＡｓ層から成る第１のコレクタ層と、
前記第１のコレクタ層上に形成されたｎ型ＡｌｙＧａ（１−ｙ）Ａｓ層から成る第２のコレクタ層と、
前記第２のコレクタ層上に形成されたｎ型ＡｌｘＧａ（１−ｘ）Ａｓ（ｘ；ｙ→０）グレーディング層から成る第３のコレクタ層と、
前記第３のコレクタ層上に形成されたｐ型ＧａＡｓ層から成るベース層と、
前記ベース層上に形成されたｎ型ＩｎＧａＰ層から成るエミッタ層と、
を備えることを特徴とする半導体装置。
【請求項５】
コレクタ層と、前記コレクタ層上に形成されたベース層と、前記ベース層上に形成されたエミッタ層とを備え、
前記エミッタ層に用いられた材料は、前記ベース層に用いられた材料よりバンドキャップが大きく、
前記コレクタ層は、
前記ベース層に用いられた材料よりバンドギャップが大きい材料で形成された第１のｎ型半導体層と、
前記第１のｎ型半導体層に接触するように形成されたｐ型半導体層と、
前記ｐ型半導体層に接触するように形成され、前記第１のｎ型半導体層よりバンドギャップが小さい材料で形成された第２のｎ型半導体層を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係わり、特に高周波増幅器に好適なものに関する。
【背景技術】
【０００２】
ＩｎＧａｐ／ＧａＡｓヘテロ接合バイポーラトランジスタを用いたパワーアンプモジュールが、携帯電話等の分野で広く用いられている。
【０００３】
ここで、ＩｎＧａｐ層をエミッタ材料に用いることで、ＡｌＧａＡｓ層に比べてデバイスの信頼性を向上させることができる。
【０００４】
また、パワーアンプの効率は、連続通話時間の向上に繋がる重要な特性である。パワーアンプの効率向上を実現する有効な手法として、オフセット電圧Ｖce offsetの低減が挙げられる。オフセット電圧Ｖce offsetを低減する手法として、エミッタ層と同様にコレクタ層にもワイドギャップ材料を用いたダブルへテロ接合バイポーラトランジスタを用いることが考えられる。
【０００５】
ところが厚いＩｎＧａｐ層をコレクタ層に用いた場合、ＩｎＧａｐ層中の電子の移動度がＧａＡｓ層に比べて低下するため、コレクタ層を全てＩｎＧａｐ層に置き換えると高周波特性が著しく低下する。
【０００６】
従って、オフセット電圧Ｖce offsetを低減することだけを考えると、図１３に示されたように、ＧａＡｓベース層２に接したコレクタ層の一部にのみ薄いＩｎＧａＰ層３を形成し、残りのコレクタ層はＧａＡｓ層３で形成する構造が有効である。
【０００７】
但し、この場合ＩｎＧａｐ層３が秩序化していると、ＩｎＧａＰコレクタ層３とＧａＡｓコレクタ層４との界面に「＋」の界面電荷が形成される。この場合のバンド図を、図１４に示す。この界面電荷の影響で、アンプの歪特性が劣化する。この点について、以下に詳述する。
【０００８】
図１５に、エミッタ層のみにワイドギャップ材料を用いたシングルヘテロ接合バイポーラトランジスタ（ＳＨＢＴ）、さらに図１３に示すようなエミッタ及びコレクタにワイドギャップ材料を用いたダブルヘテロ接合バイポーラトランジスタ（ＤＨＢＴ）におけるそれぞれの出力特性、即ちエミッタ・コレクタ間電圧ＶＣＥに対するコレクタ電流ＩＣの依存性を示す。
【０００９】
ここで、線Ｌ１はベース電流ＩＢが０．２ｍＡのときのＳＨＢＴの特性、線Ｌ２はベース電流ＩＢが０．２ｍＡのときのＤＨＢＴの特性、線Ｌ３はベース電流ＩＢが０．１ｍＡのときのＳＨＢＴの特性、線Ｌ４はベース電流ＩＢが０．１ｍＡのときのＤＨＢＴの特性を示す。
【００１０】
この図１５より、ＳＨＢＴに比べてＤＨＢＴの方がオフセット電圧Ｖce offsetが低いことがわかる。従って、ＤＨＢＴを用いたアンプでは効率向上が期待される。ところが、以下に示す理由によって、アンプの歪特性が劣化するため、効率向上が望めない。
【００１１】
図１６に、コレクタ・ベース間電圧ＶＣＢに対するベース・コレクタ間容量Ｃｂｃの変化を示す。ここで、線Ｌ１１はＤＨＢＴにおいてベース・コレクタ間に順バイアスをかけたときの容量を示し、線Ｌ１２はＳＨＢＴにおいてベース・コレクタ間に順バイアスをかけたときの容量を示す。
【００１２】
この図１６から、ＳＨＢＴよりもＤＨＢＴの方がベース・コレクタ間に順バイアスをかけたときの容量の増大がより大きいことがわかる。
【００１３】
また図１７において、ＳＨＢＴにおけるコレクタ・ベース間電圧ＶＣＥに対する利得の変化を線Ｌ２１に示し、ＤＨＢＴにおけるコレクタ・ベース間電圧ＶＣＥに対する利得の変化を線Ｌ２２に示す。ベース・コレクタ間に順バイアスをかけたときの容量増大のため、ＤＨＢＴの方が、ＳＨＢＴよりもベース・コレクタ間に順バイアスをかけたときの利得の低下がより大きいことがわかる。この結果、アンプの歪み特性が劣化する。
【００１４】
秩序化していないＩｎＧａＰ層をコレクタ層に用いれば、このような界面電荷の発生は抑制されるが、ｐ型ＧａＡｓベース層２とｎ型ＩｎＧａＰコレクタ層３の接合部分での伝導帯のバンド不連続のため、ベース層２からコレクタ層３に注入される電子がブロッキングされる。この場合のバンド図を図１８に示す。この図１８に示されたように、点Ｐ１１において、ｐ型ＧａＡｓベース層２とｎ型ＩｎＧａＰコレクタ層３との接合部分における伝導帯のバンド不連続が原因となって障壁が存在し、電子の流れがブロッキングされることとなる。
【００１５】
以下に、従来の高周波増幅器用半導体装置を開示する文献を示す。
【特許文献１】特開２００１−３４５３２８号公報
【特許文献２】特開２００１−１７６８８１号公報
【特許文献３】特開２００２−１３４５２４号公報
【特許文献４】米国特許第５，９５２，６７２号公報
【特許文献５】米国特許第６，４６５，８１６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
上述のように、従来の半導体装置には、オフセット電圧Ｖce offsetを低下させて効率を向上させようとすると、コレクタ層において秩序化されたＩｎＧａＰ層とＧａＡｓ層との間で発生していた界面電荷の影響により歪み特性が劣化するという問題があった。
【００１７】
本発明は上記事情に鑑み、コレクタ層における界面電荷の影響を抑制し、オフセット電圧Ｖce offsetを低下させて効率を向上させ、また歪み特性を改善することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明の半導体装置は、
ｎ型ＧａＡｓ層から成るコレクタコンタクト層と、
前記コレクタコンタクト層上に形成されたｎ型ＧａＡｓ層から成る第１のコレクタ層と、
前記第１のコレクタ層上に形成されたｐ型ＧａＡｓ層から成る第２のコレクタ層と、
前記第２のコレクタ層上に形成されたｎ型ＩｎＧａＰ層から成る第３のコレクタ層と、
前記第３のコレクタ層上に形成され、前記第３のコレクタ層より不純物濃度が高いｎ型ＩｎＧａＰ層から成る第４のコレクタ層と、
前記第４のコレクタ層上に形成されたｎ型ＧａＡｓ層から成る第５のコレクタ層と、
前記第５のコレクタ層上に形成されたｐ型ＧａＡｓ層から成るベース層と、
前記ベース層上に形成されたｎ型ＩｎＧａＰ層から成るエミッタ層とを備えることを特徴とする。
【００１９】
また本発明の半導体装置は、
ｎ型ＧａＡｓ層から成るコレクタコンタクト層と、
前記コレクタコンタクト層上に形成されたｎ型ＧａＡｓ層から成る第１のコレクタ層と、
前記第１のコレクタ層上に形成されたｎ型ＩｎＧａＰ層から成る第２のコレクタ層と、
前記第２のコレクタ層上に形成され、前記第２のコレクタ層より不純物濃度が高いｎ型ＩｎＧａＰ層から成る第３のコレクタ層と、
前記第３のコレクタ層上に形成されｎ型ＧａＡｓ層から成る第４のコレクタ層と、
前記第４のコレクタ層上に形成されたｐ型ＧａＡｓ層から成るベース層と、
前記ベース層上に形成されたｎ型ＩｎＧａＰ層から成るエミッタ層と、
を備えることを特徴とする。
【００２０】
また本発明の半導体装置は、
ｎ型ＧａＡｓ層から成るコレクタコンタクト層と、
前記コレクタコンタクト層上に形成されたｎ型ＧａＡｓ層から成る第１のコレクタ層と、
前記第１のコレクタ層上に形成されたｎ型ＡｌｘＧａ（１−ｘ）Ａｓ（ｘ；０→ｙ）グレーディング層から成る第２のコレクタ層と、
前記第２のコレクタ層上に形成されたｎ型ＡｌｙＧａ（１−ｙ）Ａｓ層から成る第３のコレクタ層と、
前記第３のコレクタ層上に形成されたｎ型ＡｌｚＧａ（１−ｚ）Ａｓ（ｚ；ｙ→０）グレーディング層から成る第４のコレクタ層と、
前記第４のコレクタ層上に形成されたｐ型ＧａＡｓ層から成るベース層と、
前記ベース層上に形成されたｎ型ＩｎＧａＰ層から成るエミッタ層と、
を備えることを特徴とする。
【００２１】
あるいは本発明の半導体装置は、
ｎ型ＧａＡｓ層から成るコレクタコンタクト層と、
前記コレクタコンタクト層上に形成されたｎ型ＧａＡｓ層から成る第１のコレクタ層と、
前記第１のコレクタ層上に形成されたｎ型ＡｌｙＧａ（１−ｙ）Ａｓ層から成る第２のコレクタ層と、
前記第２のコレクタ層上に形成されたｎ型ＡｌｘＧａ（１−ｘ）Ａｓ（ｘ；ｙ→０）グレーディング層から成る第３のコレクタ層と、
前記第３のコレクタ層上に形成されたｐ型ＧａＡｓ層から成るベース層と、
前記ベース層上に形成されたｎ型ＩｎＧａＰ層から成るエミッタ層と、
を備えることを特徴とする。
【００２２】
また本発明の半導体装置は、
コレクタ層と、前記コレクタ層上に形成されたベース層と、前記ベース層上に形成されたエミッタ層とを備え、
前記エミッタ層に用いられた材料は、前記ベース層に用いられた材料よりバンドキャップが大きく、
前記コレクタ層は、
前記ベース層に用いられた材料よりバンドギャップが大きい材料で形成された第１のｎ型半導体層と、
前記第１のｎ型半導体層に接触するように形成されたｐ型半導体層と、
前記ｐ型半導体層に接触するように形成され、前記第１のｎ型半導体層よりバンドギャップが小さい材料で形成された第２のｎ型半導体層を有することを特徴とする。
【００２３】
ここで、前記第１のｎ型半導体層は、ｎ型ＩｎＧａＰ層から成るものであってもよい。
【００２４】
また、前記ｐ型半導体層の不純物濃度は、ｎ型ＩｎＧａＰ層から成る前記第１のｎ型半導体層と、前記ｐ型半導体層との接合界面に発生する界面電荷を相殺する値であることが望ましい。
【００２５】
前記ｐ型半導体層は、ｐ型ＧａＡｓ層から成るものであってもよい。
【００２６】
前記ｐ型半導体層は、２０ｎｍ以下であることが望ましい。
【００２７】
前記ｐ型半導体層により形成されるシートキャリア濃度は、１×１０１１ｃｍ−２から１×１０１３ｃｍ−２の範囲であることが望ましい。
【００２８】
前記ベース層が、ＧａＡｓＳｂ層から成るものであってもよい。
【発明の効果】
【００２９】
本発明の半導体装置によれば、コレクタ層における界面電荷の影響を抑制し、オフセット電圧Ｖce offsetを低下させることで効率を向上させ、またベース層からコレクタ層への電子の流れをブロッキングする障壁を解消することで、歪み特性を改善することができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施の形態について図面を参照して説明する。
【００３１】
（１）第１の実施の形態
本発明における第１の実施の形態による半導体装置について、図１を用いて説明する。
【００３２】
ドーピング濃度が５×１０１８ｃｍ−３で、厚さが５００ｎｍのｎ＋型ＧａＡｓコレクタコンタクト層１０８の一部の表面上にｎ型電極１１３を形成し、他の表面上に、順にドーピング濃度が１×１０１６ｃｍ−３で、厚さが５００ｎｍのｎ−型ＧａＡｓコレクタ層１０７、ドーピング濃度が５×１０１８ｃｍ−３で、厚さが５ｎｍのｐ型ＧａＡｓコレクタ層１０６、ドーピング濃度が５×１０１６ｃｍ−３で、厚さが１０ｎｍのｎ−型ＩｎＧａＰコレクタ層１０５、後述するベース層からコレクタ層へ注入される電子のブロッキング効果を抑制するため、高濃度ｎ＋型ＩｎＧａＰコレクタ層１０４及び高濃度ｎ＋型ＧａＡｓコレクタ層１０３を形成する。
【００３３】
さらに、ドーピング濃度が４×１０１９ｃｍ−３で、厚さが５０ｎｍのｐ＋型ＧａＡｓベース層１０２を形成し、ｐ＋型ＧａＡｓベース層１０２の一部の表面上にｐ型電極１１２を形成し、他の表面上に、ドーピング濃度が４×１０１７ｃｍ−３で、厚さが２０ｎｍのｎ型ＩｎＧａＰエミッタ層１０１を形成し、その上にドーピング濃度が５×１０１８ｃｍ−３で、厚さが１００ｎｍのｎ型ＧａＡｓエミッタコンタクト層１００を形成し、その表面上にｎ型電極１１１を形成する。
【００３４】
このように、ワイドギャップエミッタ層としてＩｎＧａＰ層１０１を形成し、ベース層として高濃度ｐ＋型ＧａＡｓ層１０２、ベース層に接するコレクタ層として高濃度ｎ＋型ＧａＡｓ層１０３を順に形成する。
【００３５】
この高濃度ｎ＋型ＧａＡｓ層１０３に続いて、高濃度ｎ＋型ＩｎＧａＰ層１０４、低濃度ｎ−型ＩｎＧａＰ層１０５、ＩｎＧａＰ層１０５とＧａＡｓ層１０７との界面に発生するプラスの界面チャージを補償するのに十分な不純物濃度となるように、かつ厚さとして電子の走行に妨げとならない程度、例えば５ｎｍの厚さでｐ型ＧａＡｓ層１０６を形成し、続いて低濃度ｎ−型ＧａＡｓ層１０７、コレクタコンタクト層として高濃度ｎ＋型ＧａＡｓコレクタコンタクト層１０８を順に形成している。
【００３６】
ここで、ベース層１０２に形成に用いられたＧａＡｓ層より、エミッタ層１０１、コレクタ層１０４、１０５の形成に用いられたＩｎＧａＰ層の方が、バンドギャップが大きい。
【００３７】
またコレクタ層は、ＧａＡｓベース層１０２よりバンドギャップが大きいｎ型のＩｎＧａＰ層で形成されたコレクタ層１０４及び１０５と、このコレクタ層１０５に接触するｐ型のコレクタ層１０６と、このコレクタ層１０６に接触し、コレクタ層１０４及び１０５よりバンドギャップが小さいＧａＡｓ層で形成されたｎ型のＧａＡｓコレクタ層１０７を含む積層構造を有する。
【００３８】
このような積層構造を有するウェーハ材料を用いてダブルへテロ接合バイポーラトランジスタを形成し、これを用いてパワーアンプを作製する。
【００３９】
図１３に示された従来の装置では、図１４のバンド図にも示されたように、秩序化されたｎ型ＩｎＧａＰコレクタ層３とｎ型ＧａＡｓコレクタ層４との界面に「＋」の界面電荷が発生し、コレクタ・ベース間の順バイアス時の容量が増大していた。
【００４０】
これに対し、本実施の形態ではそのバンド図を示す図２からもわかるように、ｎ型ＩｎＧａＰコレクタ層とｎ型ＧａＡｓコレクタ層との界面における界面電荷の影響が、ｐ型ＧａＡｓコレクタ層１０６によって補償される。これにより、コレクタ・ベース間の順バイアス時の容量が低減されてアンプの歪み特性が向上すると共に、コレクタ・エミッタ間のオフセット電圧Ｖce offsetが減少し効率が向上する。
【００４１】
（２）第２の実施の形態
本発明の第２の実施の形態による半導体装置について説明する。
【００４２】
図３に示されたように、ｎ＋型ＧａＡｓコレクタコンタクト層２０７の一部の表面上にｎ型電極２１３を形成し、他の表面上に、順にｎ型ＧａＡｓコレクタ層２０６、ｎ−型ＩｎＧａＰコレクタ層２０５、ｎ＋型ＩｎＧａＰコレクタ層２０４、ｎ＋型ＧａＡｓコレクタ層２０３、ｐ＋型ＧａＡｓベース層２０２を形成し、ｐ＋型ＧａＡｓベース層２０２の一部の表面上にｐ型電極２１２を形成し、他の表面上に、ｎ型ＩｎＧａＰエミッタ層２０１を形成し、その上にｎ型ＧａＡｓエミッタコンタクト層２００を形成し、その表面上にｎ型電極２１１を形成する。
【００４３】
ワイドギャップコレクタ層として、秩序化したｎ型ＩｎＧａＰ層２０１、あるいは部分的に秩序化したｎ型ＩｎＧａＰ層２０１を形成し、ベース層として高濃度ｐ＋型ＧａＡｓ層２０２を形成し、ベース層に接するコレクタ層として高濃度ｎ＋型ＧａＡｓ層２０３を形成し、さらに無秩序化した高濃度ｎ型ＩｎＧａｐ層２０４、続いて無秩序化した低濃度ｎ型ＩｎＧａｐ層２０５、低濃度ｎ型ＧａＡｓ層２０６、さらにコレクタコンタクト層となる高濃度ｎ型ＧａＡｓ層２０７を形成する。
【００４４】
このような積層構造を有するウェーハ材料を用いてダブルへテロ接合バイポーラトランジスタを形成し、これを用いてパワーアンプを作製する。
【００４５】
図４に、本実施の形態におけるバンド図を示す。本実施の形態ではコレクタ層として、無秩序化した低濃度ｎ型ＩｎＧａｐ層２０５を形成することで、秩序化されたＩｎＧａＰ層とＧａＡｓ層との界面に発生していた界面電荷が抑制され、アンプの歪み特性が向上する。
【００４６】
また、無秩序化したｎ型ＩｎＧａｐ層２０５と、ベース層２０２との間に、高濃度ｎ型ＩｎＧａｐ層２０４と高濃度ｎ型ＧａＡｓコレクタ層２０３とを挿入することで、ベース層２０２からコレクタ層２０５への電子をブロッキングする効果が抑制される。これにより、オフセット電圧Ｖce offsetが低下し、効率が向上する。
【００４７】
（３）第３の実施の形態
本発明の第３の実施の形態による半導体装置について、図５を参照して説明する。
【００４８】
ｎ＋型ＧａＡｓコレクタコンタクト層３０７の一部の表面上にｎ型電極３１３を形成し、他の表面上に、順にｎ型ＧａＡｓコレクタ層３０６、ｎ型ＡｌｘＧａ（１−ｘ）Ａｓ（ｘ；０→０．２５）グレーディング層３０５、ｎ型Ａｌ０．２５Ｇａ０．７５Ａｓコレクタ層３０４、ｎ型ＡｌｘＧａ（１−ｘ）Ａｓ（ｘ；０．２５→０）グレーディング層３０３、ｐ＋型ＧａＡｓベース層３０２を形成し、ｐ＋型ＧａＡｓベース層３０２の一部の表面上にｐ型電極３１２を形成し、他の表面上に、ｎ型ＩｎＧａＰエミッタ層３０１を形成し、その上にｎ型ＧａＡｓエミッタコンタクト層３００を形成し、その表面上にｎ型電極３１１を形成する。
【００４９】
このように、ワイドギャップエミッタ層としてｎ型ＩｎＧａＰ層３０１を形成し、ベース層として４ｅ１９ｃｍ−３のｐ型ＧａＡｓ層３０２を形成し、ベース層に接するコレクタ層として、５ｅ１６ｃｍ−３のｎ型ＡｌｘＧａ（１−ｘ）Ａｓ（ｘ；０．２５→０）グレーディング層３０３を５０ｎｍの厚さで形成する。
【００５０】
さらにコレクタ層として、５ｅ１６ｃｍ−３のｎ型Ａｌ０．２５Ｇａ０．７５Ａｓ層３０４を５０ｎｍ、５ｅ１６ｃｍ−３のｎ型ＡｌｘＧａ（１−ｘ）Ａｓ（ｘ；０→０．２５）層３０５を５０ｎｍ、１ｅ１６ｃｍ−３のｎ型ＧａＡｓ層３０６を形成し、コレクタ層コンタクト層として５ｅ１８ｃｍ−３の高濃度ｎ型ＧａＡｓ層３０７を形成する。
【００５１】
上記構造を有する本実施の形態において、通常動作電流が流れたときのバンド図を図６に示し、通常動作電流よりも高い動作電流が流れたときのバンド図を図７にそれぞれ示す。図７において、ｎ型ＡｌｘＧａ（１−ｘ）Ａｓ（ｘ；０．２５→０）グレーディング層３０３の存在により、高いコレクタ電流が流れた場合にＰ１点において障壁が形成され、コレクタ電流の増加が抑制される。
【００５２】
このような積層構造のウェーハ材料を用いて、ダブルへテロ接合バイポーラトランジスタを形成し、これを用いてパワーアンプを作製する。
【００５３】
上述したように、コレクタ層にＩｎＧａＰ層を用いると、ＩｎＧａＰ層とＧａＡｓ層との間に界面電荷が発生するが、本実施の形態によればコレクタ層にＡｌＧａＡｓ層３０３〜３０５を用いることで、このような界面電荷の影響を抑制することができるので、コレクタ・ベース間の順バイアス時の容量を低減することができ、アンプの歪み特性が向上する。この結果、オフセット電圧Ｖce offsetが低下し、効率が向上する。
【００５４】
また、ベース層３０２に接するＡｌＧａＡｓグレーディング層３０３の厚さを調整することで、通常動作時より高いコレクタ電流が流れた場合は、ベース層３０２からコレクタ層に注入される電子に対する障壁を増大させて熱暴走を抑制することができる。
【００５５】
ここで、ＡｌＧａＡｓグレーディング層３０３の厚さの調整により、ベース層３０２からコレクタ層へ流れる電子をブロッキングする障壁の作用が発生するときのコレクタ電流値を所望の値に制御することができる。従って、通常動作時より高いコレクタ電流が流れるときに障壁が作用するように設定することができる。
【００５６】
さらに、ＡｌＧａＡｓ層３０３〜３０５の不純物濃度を調整することで、高いコレクタ電流が流れる時に、ベースプッシュアウトによる電流増幅率の低下を引き起こすコレクタ電流値を所望の値に制御することが可能である。これにより、熱暴走による素子の破壊を抑制することができる。
【００５７】
（４）第４の実施の形態
本発明における第４の実施の形態について、図８を用いて説明する。
【００５８】
ｎ＋型ＧａＡｓコレクタコンタクト層４０６の一部の表面上にｎ型電極４１３を形成し、他の表面上に、順にｎ型ＧａＡｓコレクタ層４０５、ｎ型Ａｌ０．２５Ｇａ０．７５Ａｓ層４０４、ｎ型ＡｌｘＧａ（１−ｘ）Ａｓ（ｘ；０．２５→０）グレーディング層４０３、ｐ＋型ＧａＡｓベース層４０２を形成し、ｐ＋型ＧａＡｓベース層４０２の一部の表面上にｐ型電極４１２を形成し、他の表面上に、ｎ型ＩｎＧａＰエミッタ層４０１を形成し、その表面上にｎ型電極４１１を形成する。
【００５９】
このように、ワイドギャップエミッタ層としてｎ型ＩｎＧａＰ層４０１を形成し、ベース層として４ｅ１９ｃｍ−３のｐ型ＧａＡｓ層４０２を形成し、ベース層に接するコレクタ層として５ｅ１６ｃｍ−３のｎ型ＡｌｘＧａ（１−ｘ）Ａｓ（ｘ；０→０．２５）グレーディング層４０３、５ｅ１６ｃｍ−３のｎ型Ａｌ０．２５Ｇａ０．７５Ａｓ層４０４、１ｅ１６ｃｍ−３のｎ型ＧａＡｓ層４０５、さらにコレクタ層コンタクト層として５ｅ１８ｃｍ−３の高濃度ｎ型ＧａＡｓ層４０６を形成する。
【００６０】
本実施の形態におけるバンド図を図９に示す。図９において、点Ｐ２として示されたように、ｎ型Ａｌ０．２５Ｇａ０．７５Ａｓ層４０４とｎ型ＧａＡｓ層４０５との間におけるアブラプト接合によって障壁が存在する。この障壁は、ベース層４０２からコレクタ層４０３〜４０５へコレクタ電流が流れる際には障壁として作用しないが、逆の方向、即ちコレクタ層４０５〜４０６からベース層４０２へ流れる電子に対しては障壁として作用する。
【００６１】
このような積層構造のウェーハ材料を用いて、ダブルへテロ接合バイポーラトランジスタを形成し、これを用いてパワーアンプを作製することで、
図１０に示すようなコレクタ・ベース間電圧ＶＣＢに対するベース・コレクタ間容量Ｃｂｃの依存性が実現される。線Ｌ３１に示された上記第１〜第３の実施の形態、及び線Ｌ３２に示された上記第４の実施の形態は、線Ｌ３３に示された図１３における従来の半導体装置と比較し、ベース・コレクタ間容量Ｃｂｃの増加が抑制されていることがわかる。
【００６２】
本実施の形態によれば、上記第３の実施の形態により得られる効果に加えて、ベース層４０２からコレクタ層４０３〜４０５に対する電流の注入に対しては障壁を低くし、かつコレクタ層４０５〜４０６からベース層４０２へ向かって電子が注入される場合にのみ障壁を高く作用させることで、コレクタ・ベース間の順バイアス時の容量増加を抑制することが可能である。
【００６３】
この結果、オフセット電圧Ｖce offsetが低下し効率が向上し、良好な特性を有するパワーアンプを作製することが可能となる。
【００６４】
（５）第５の実施の形態
本発明における第５の実施の形態について、図１１を用いて説明する。
【００６５】
本実施の形態は、上記第１の実施の形態におけるドーピング濃度が４×１０１９ｃｍ−３で、厚さが５０ｎｍのｐ＋型ＧａＡｓベース層１０２を、ドーピング濃度が１×１０２０ｃｍ−３で、厚さが４０ｎｍのｐ＋型ＧａＡｓ０．９Ｓｂ０．１ベース層５０２に置き換えたものに相当する。
【００６６】
ＧａＡｓ０．９Ｓｂ０．１ベース層５０２は、ＧａＡｓベース層１０２よりバンドギャップが小さいので、オン電圧が低減するばかりでなく、ベース・コレクタ接合における価電子帯のバンド不連続性が一層大きくなる。このため、ベース層からコレクタ層への正孔の注入が抑制される。よって、ベース層をＧａＡｓで形成した場合よりも、オフセット電圧Ｖce offsetがさらに低減する。この結果、オン電圧が低く、高効率で線形性に優れたパワーアンプを実現することができる。
【００６７】
尚、このＧａＡｓ０．９Ｓｂ０．１ベース層５０２の構成を、エミッタ側からコレクタ側に向かってＳｂの組成比が０から０．１に増加していく、いわゆるグレーディング構造としてもよい。また、ベース層をＧａＡｓＳｂの替わりにＧａＩｎＮＡｓを用いて形成してもよい。
【００６８】
さらに、コレクタ層１０４、１０５をＩｎＧａＰを用いて形成しているが、秩序化によって界面電荷を発生させる他の材料に置き換えてもよい。
【００６９】
（６）第６の実施の形態
本発明における第６の実施の形態による半導体装置について、図１２を用いて説明する。
【００７０】
本実施の形態は、図１に示された上記第１の実施の形態において、ｎ＋型ＩｎＧａＰコレクタ層１０４及びｎ＋型ＧａＡｓコレクタ層１０３を削除し、さらに
ｎ−型ＩｎＧａＰコレクタ層１０５ａのドーピング濃度が１×１０１６ｃｍ−３で厚さが２０ｎｍとしたものに相当する。他の構成要素は上記第１の実施の形態と同様であり、説明を省略する。
【００７１】
上記第１の実施の形態において説明したように、ベース層１０２に形成に用いられたＧａＡｓ層より、エミッタ層１０１、コレクタ層１０５の形成に用いられたＩｎＧａＰ層の方が、バンドギャップが大きい。
【００７２】
そしてコレクタ層は、ＧａＡｓベース層１０２よりバンドギャップが大きいｎ型のＩｎＧａＰ層で形成されたコレクタ層１０５と、このコレクタ層１０５に接触するｐ型のコレクタ層１０６と、このコレクタ層１０６に接触し、コレクタ層１０５よりバンドギャップが小さいＧａＡｓ層で形成されたｎ型のＧａＡｓコレクタ層１０７を含む積層構造を有する。
【００７３】
また、ｐ型ＧａＡｓコレクタ層１０６の厚さは、電子の走行を妨げないように厚さを２０ｎｍ以下とすることが望ましく、ここでは５ｎｍに設定されている。
【００７４】
このような積層構造を有するウェーハ材料を用いてダブルへテロ接合バイポーラトランジスタを形成し、これを用いてパワーアンプを作製することもできる。
【００７５】
ここで、ドーピング濃度が５×１０１８ｃｍ−３で厚さが５ｎｍのｐ型ＧａＡｓコレクタ層１０６を形成することで、このｐ型ＧａＡｓコレクタ層１０６と、この表面上に形成されたドーピング濃度が５×１０１６ｃｍ−３で厚さが２０ｎｍのｎ−型ＩｎＧａＰコレクタ層１０５との界面に形成された、シートキャリア濃度が１×１０１２ｃｍ−２程度の正の界面電荷を相殺することができる。
【００７６】
さらに、ｐ型ＧａＡｓコレクタ層１０６のドーピング濃度を５×１０１８ｃｍ−３で厚さを５ｎｍと設定したことにより、シートキャリア濃度を１×１０１１ｃｍ−２から１×１０１３ｃｍ−２の間に設定し、コレクタ層中の電子の走行を妨げることなく界面電荷を相殺することができる。
【００７７】
上述した実施の形態はいずれも一例であって、本発明を限定するものではなく、本発明の技術的範囲内において様々に変形することが可能である。
【図面の簡単な説明】
【００７８】
【図１】本発明の第１の実施の形態による半導体装置の構成を示した縦断面図。
【図２】同第１の実施の形態におけるバンド図。
【図３】本発明の第２の実施の形態による半導体装置の構成を示した縦断面図。
【図４】同第２の実施の形態におけるバンド図。
【図５】本発明の第３の実施の形態による半導体装置の構成を示した縦断面図。
【図６】同第３の実施の形態において、通常動作時のコレクタ電流が流れる場合のバンド図。
【図７】同第３の実施の形態において、通常動作時より高いコレクタ電流が流れる場合のバンド図。
【図８】本発明の第４の実施の形態による半導体装置の構成を示した縦断面図。
【図９】同第４の実施の形態におけるバンド図。
【図１０】上記第１〜第４の実施の形態と従来の半導体装置とにおけるコレクタ・ベース間電圧ＶＣＢに対するベース・コレクタ間容量Ｃｂｃの依存性をそれぞれ示したグラフ。
【図１１】本発明の第５の実施の形態による半導体装置の構成を示した縦断面図。
【図１２】本発明の第６の実施の形態による半導体装置の構成を示した縦断面図。
【図１３】従来の半導体装置の構成を示した縦断面図。
【図１４】同半導体装置におけるバンド図。
【図１５】従来のＳＨＢＴ、ＤＨＢＴにおけるコレクタ・エミッタ間電圧に対するコレクタ電流の依存性を示したグラフ。
【図１６】従来のＳＨＢＴ、ＤＨＢＴにおけるコレクタ・ベース間に順バイアスをかけたときのベース・コレクタ間容量の変化を示したグラフ。
【図１７】従来のＳＨＢＴ、ＤＨＢＴにおけるコレクタ・ベース間に順バイアスをかけたときの利得の変化を示したグラフ。
【図１８】従来の秩序化していないＩｎＧａＰ層をコレクタ層に用いた半導体装置におけるバンド図。
【符号の説明】
【００７９】
１００  ｎ型ＧａＡｓエミッタコンタクト層
１０１  ｎ型ＩｎＧａＰエミッタ層
１０２  ｐ＋型ＧａＡｓベース層
１０３  ｎ＋型ＧａＡｓコレクタ層
１０４  ｎ＋型ＩｎＧａＰコレクタ層
１０５、１０５ａ  ｎ−型ＩｎＧａＰコレクタ層
１０６  ｐ型ＧａＡｓコレクタ層
１０７  ｎ−型ＧａＡｓコレクタ層
１０８  ｎ＋型ＧａＡｓコレクタコンタクト層
１１１、１１３  ｎ型電極
１１２  ｐ型電極
２００  ｎ型ＧａＡｓエミッタコンタクト層
２０１  ｎ型ＩｎＧａＰエミッタ層
２０２  ｐ＋型ＧａＡｓベース層
２０３  ｎ＋型ＧａＡｓコレクタ層
２０４  ｎ＋型ＩｎＧａＰコレクタ層
２０５  ｎ−型ＩｎＧａＰコレクタ層
２０６  ｎ型ＧａＡｓコレクタ層
２０７  ｎ＋型ＧａＡｓコレクタコンタクト層
２１１、２１３  ｎ型電極
２１２  ｐ型電極
３００  ｎ型ＧａＡｓエミッタコンタクト層
３０１  ｎ型ＩｎＧａＰエミッタ層
３０２  ｐ＋型ＧａＡｓベース層３０２
３０３  ｎ型ＡｌｘＧａ（１−ｘ）Ａｓ（ｘ；０．２５→０）グレーディング層
３０４  ｎ型Ａｌ０．２５Ｇａ０．７５Ａｓアブラプト層
３０５  ｎ型ＡｌｘＧａ（１−ｘ）Ａｓ（ｘ；０→０．２５）グレーディング層
３０６  ｎ型ＧａＡｓコレクタ層
３０７  ｎ＋型ＧａＡｓコレクタコンタクト層
３１１、３１３  ｎ型電極
３１２  ｐ型電極
４０１  ｎ型ＩｎＧａＰエミッタ層
４０２  ｐ＋型ＧａＡｓベース層４０２
４０３  ｎ型ＡｌｘＧａ（１−ｘ）Ａｓ（ｘ；０．２５→０）グレーディング層
４０４  ｎ型Ａｌ０．２５Ｇａ０．７５Ａｓ層
４０５  ｎ型ＧａＡｓコレクタ層
４０６  ｎ＋型ＧａＡｓコレクタコンタクト層
４１１、４１３  ｎ型電極
４１２  ｐ型電極
５０２  ＧａＡｓ０．９Ｓｂ０．１ベース層
【図１】
2005012170.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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