(57)【要約】【課題】  ＡＳＩＣ等の半導体パッケージの設計段階におけるピンアサイン業務を精度よく効率的に行うことのできる半導体ピンアサイン支援システムを提供することを目的とする。【解決手段】  半導体パッケージの設計段階におけるピンアサイン業務の支援を行う半導体ピンアサイン支援システムであって、上記半導体パッケージのボール間ピッチ、パッド径、およびボール列をもとに予定のプリント基板において配線がピン間を通せるか否かを判定するＰＣＢ配線層判定部と、上記半導体パッケージのピンの位置情報に基づいて、格子状に配置されたピンからプリント基板上で配線を引き出す場合のピンの序列を示す一列化番号を割り振るピン一列化部と、ピンの一列化番号に対応して設定されたピン名等を含む部品間接続情報の内容をピン定義表に反映させるピン定義表反映部と、各ピンのＩＯセルに関する情報をピン定義表に反映させるＩＯセル情報反映部とを備える。【選択図】  図２
2005259036.tif 000002
【特許請求の範囲】
【請求項１】
半導体パッケージの設計段階におけるピンアサイン業務の支援を行う半導体ピンアサイン支援システムであって、
上記半導体パッケージのボール間ピッチ、パッド径、およびボール列をもとに予定のプリント基板において配線がピン間を通せるか否かを判定するＰＣＢ配線層判定部を備えたことを特徴とする半導体ピンアサイン支援システム。
【請求項２】
ボール間ピッチｐ、パッド径ｄ、レジスト幅ａ、配線間隔ｂから、
λ＝ｐ−ｄ−ａ×２−ｂ×２
の式により配線の敷設許容幅λを求める手段と、
求められた敷設許容幅λに基づき、敷設許容幅λと配線のパターン数の対応関係を定めたテーブルからパターン数を求める手段と、
求められたパターン数とボール列に基づき、パターン数とボール列の対応関係を定めたテーブルから適否を判定する手段とを備えたことを特徴とする請求項１に記載の半導体ピンアサイン支援システム。
【請求項３】
上記半導体パッケージのピンの位置情報に基づいて、格子状に配置されたピンからプリント基板上で配線を引き出す場合のピンの序列を示す一列化番号を割り振るピン一列化部を備えたことを特徴とする請求項１または２のいずれか一項に記載の半導体ピンアサイン支援システム。
【請求項４】
上記ピン一列化部は、ピンの位置情報がトップビューであるかボトムビューであるかを認識するトップビュー／ボトムビュー認識部を備えたことを特徴とする請求項３に記載の半導体ピンアサイン支援システム。
【請求項５】
上記ピン一列化部は、電源等の一列化の対象外となるピンを設定する対象外設定部を備えたことを特徴とする請求項３または４のいずれか一項に記載の半導体ピンアサイン支援システム。
【請求項６】
上記ピン一列化部は、半導体パッケージの中心線の位置を判定するパッケージ中心線判定部を備え、中心線の前後で一列化の順序を逆にすることを特徴とする請求項３乃至５のいずれか一項に記載の半導体ピンアサイン支援システム。
【請求項７】
上記ピン一列化部は、半導体パッケージの対角線上のピンを認識する対角線上ピン認識部を備え、左回りもしくは右回りの一定方向でピンの引き出しを行うことを特徴とする請求項３乃至６のいずれか一項に記載の半導体ピンアサイン支援システム。
【請求項８】
上記ピン一列化部は、一列化した結果の概要を可視化したファイルを生成して出力するトップビュー出力部を備えたことを特徴とする請求項３乃至７のいずれか一項に記載の半導体ピンアサイン支援システム。
【請求項９】
ピンの一列化番号に対応して設定されたピン名等を含む部品間接続情報の内容をピン定義表に反映させるピン定義表反映部を備えたことを特徴とする請求項１乃至８のいずれか一項に記載の半導体ピンアサイン支援システム。
【請求項１０】
各ピンのＩＯセルに関する情報をピン定義表に反映させるＩＯセル情報反映部を備えたことを特徴とする請求項１乃至９のいずれか一項に記載の半導体ピンアサイン支援システム。
【請求項１１】
新旧のピン定義表を比較して修正の整合性をチェックする新旧ピン定義表比較部を備えたことを特徴とする請求項１乃至１０のいずれか一項に記載の半導体ピンアサイン支援システム。
【請求項１２】
上記半導体パッケージの内部機能につき別途作成されたハードウェア記述言語によるハードウェア記述とピン定義表との比較を行って整合性をチェックするＨＤＬ比較部を備えたことを特徴とする請求項１乃至１１のいずれか一項に記載の半導体ピンアサイン支援システム。
【請求項１３】
ピン定義表に基づいて回路図シンボルの雛形を作成するＰＣＢ回路図シンボル雛形作成部を備えたことを特徴とする請求項１乃至１２のいずれか一項に記載の半導体ピンアサイン支援システム。
【請求項１４】
回路図シンボルの雛形からシンボル作成用のスクリプトを作成するＰＣＢ回路図シンボル作成用スクリプト作成部を備えたことを特徴とする請求項１乃至１３のいずれか一項に記載の半導体ピンアサイン支援システム。
【請求項１５】
回路図シンボルの雛形に記入されたバブル指示に基づいて負論理を示すバブルの挿入を制御することを特徴とする請求項１４に記載の半導体ピンアサイン支援システム。
【請求項１６】
半導体パッケージの設計段階におけるピンアサイン業務の支援を行う半導体ピンアサイン支援方法であって、
上記半導体パッケージのボール間ピッチ、パッド径、およびボール列をもとに予定のプリント基板において配線がピン間を通せるか否かを判定する工程を備えたことを特徴とする半導体ピンアサイン支援方法。
【請求項１７】
上記半導体パッケージのピンの位置情報に基づいて、格子状に配置されたピンからプリント基板上で配線を引き出す場合のピンの序列を示す一列化番号を割り振る工程を備えたことを特徴とする請求項１６に記載の半導体ピンアサイン支援方法。
【請求項１８】
ピンの一列化番号に対応して設定されたピン名等を含む部品間接続情報の内容をピン定義表に反映させる工程を備えたことを特徴とする請求項１６または１７のいずれか一項に記載の半導体ピンアサイン支援方法。
【請求項１９】
各ピンのＩＯセルに関する情報をピン定義表に反映させる工程を備えたことを特徴とする請求項１６乃至１８のいずれか一項に記載の半導体ピンアサイン支援方法。
【請求項２０】
ピン定義表に基づいて回路図シンボルの雛形を作成する工程を備えたことを特徴とする請求項１６乃至１９のいずれか一項に記載の半導体ピンアサイン支援方法。
【請求項２１】
回路図シンボルの雛形からシンボル作成用のスクリプトを作成する工程を備えたことを特徴とする請求項１６乃至２０のいずれか一項に記載の半導体ピンアサイン支援方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＡＳＩＣ（Application Specific Integrated Circuit）等の半導体パッケージの設計段階におけるピンアサイン業務の支援を行う半導体ピンアサイン支援システムに関する。
【背景技術】
【０００２】
ＡＳＩＣ等の半導体パッケージはピン数が数百に及ぶため、半導体パッケージの底面にピンまたはボールを格子状に配置したＰＧＡ（Pin Grid Array），ＢＧＡ（Ball Grid Array）等によってプリント基板（ＰＣＢ；Printed Circuit Board）との接続を行う構造となっている。
【０００３】
ところで、半導体パッケージに要求される機能やピン数、ピン名等の案が決まった後、半導体ベンダーによる半導体パッケージの具体的な設計に入ることになるが、その場合、発注者側は半導体ベンダーから提供される「ピン定義表」と呼ばれるシート（表計算ソフトによる電子的なもの）に必要事項を記入する作業が必要となる。なお、ピン数が決まることで、そのピン数をカバーできる半導体パッケージの寸法等がいくつかの候補の中から決まり、その半導体パッケージのピン位置等が記入されたピン定義表およびその他の情報が半導体ベンダーから発注者に提供される。
【０００４】
従来、半導体パッケージの寸法等が決まった後、発注者側では次のような手順でピンアサインの作業が行われていた。
【０００５】
先ず、半導体パッケージの情報（ボール間ピッチ、パッド径、ボール列）をもとに、配線がピン（ボール）間を通せるか否かを机上で検討し、予定のプリント基板、例えば安価な４層基板にて実現できるか否かを判断する。この段階で否定的な結論になるケースは少ないが、そのような場合には半導体パッケージの選定をやり直すか、プリント基板の層数の変更等を行うことになる。
【０００６】
次いで、配線がピン間を通せることが確認できた場合、半導体パッケージの周辺の部品の配置関係やプリント基板上でピンからの配線の引き出しができるか等を机上で検討した上でピン名を決定し、半導体ベンダーから提供されたピン定義表に手作業で入力を行う。この際、各ピンに対応して半導体パッケージの内部に設けられるＩＯセルに関する情報についても、データブックをもとに手作業で入力する。また、ピンの配置には電源の位置等につき半導体ベンダーのルールが存在し、そのルールを満たすよう、目視にてチェックを行っている。
【０００７】
その後、プリント基板の回路図作成のため、ピン定義表から手作業により回路図のシンボルを作成する。
【特許文献１】特開平１１−３２８２４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述したように、従来のピンアサイン業務は主に目視と手作業により行われるものであったため、次のような問題があった。
【０００９】
先ず、パッケージの情報をもとに配線がピン間を通せるか否かの判断は、単純な作業ではあるが、その作業自体を抜かしてしまったり、検討・判断の過程で間違いがあると、その後の作業が無駄になる可能性があるという問題があった。
【００１０】
次に、決定したピン名をピン定義表に入力する作業にあっては、その精度が悪いとプリント基板のレイアウト検討時にピンの位置を変更する必要が生じ、作業に手戻りが発生するという問題があった。また、ピン定義表にＩＯセルに関する情報を入力する作業の精度が悪いと、実際の設計データと違いが生じ、その後の作業に影響を及ぼしていた。更に、ピンの配置位置に関する半導体ベンダーのルールを満たさない部分がある場合、ピンの位置を変更して電源を挿入する等の作業が発生することになるが、手作業で行っていたためピン名がダブったり設計データと違っていたりするケースが少なからずあり、作業を増大させる要因の一つであった。
【００１１】
次に、ピンを決定した後の回路図のシンボルを作成する作業にあっては、手作業、目視によることに起因して、ピン名を間違って登録したり、漏れがあったりすることが少なからずあり、修正作業が発生していた。
【００１２】
一方、このような半導体パッケージのピンアサインに関する技術として、特許文献１に示すような技術が存在するが、半導体パッケージ内部のピン配置の最適化を目的としたものであり、プリント基板上の配置から半導体パッケージのピンを配置する技術ではない。
【００１３】
本発明は上記の従来の問題点に鑑み提案されたものであり、その目的とするところは、ＡＳＩＣ等の半導体パッケージの設計段階におけるピンアサイン業務を精度よく効率的に行うことのできる半導体ピンアサイン支援システムを提供することにある。
【課題を解決するための手段】
【００１４】
上記の課題を解決するため、本発明にあっては、請求項１に記載されるように、半導体パッケージの設計段階におけるピンアサイン業務の支援を行う半導体ピンアサイン支援システムであって、上記半導体パッケージのボール間ピッチ、パッド径、およびボール列をもとに予定のプリント基板において配線がピン間を通せるか否かを判定するＰＣＢ配線層判定部を備えるようにしている。
【００１５】
また、請求項２に記載されるように、ボール間ピッチｐ、パッド径ｄ、レジスト幅ａ、配線間隔ｂから、
λ＝ｐ−ｄ−ａ×２−ｂ×２
の式により配線の敷設許容幅λを求める手段と、求められた敷設許容幅λに基づき、敷設許容幅λと配線のパターン数の対応関係を定めたテーブルからパターン数を求める手段と、求められたパターン数とボール列に基づき、パターン数とボール列の対応関係を定めたテーブルから適否を判定する手段とを備えるようにすることができる。
【００１６】
また、請求項３に記載されるように、上記半導体パッケージのピンの位置情報に基づいて、格子状に配置されたピンからプリント基板上で配線を引き出す場合のピンの序列を示す一列化番号を割り振るピン一列化部を備えるようにすることができる。
【００１７】
また、請求項４に記載されるように、上記ピン一列化部は、ピンの位置情報がトップビューであるかボトムビューであるかを認識するトップビュー／ボトムビュー認識部を備えるようにすることができる。
【００１８】
また、請求項５に記載されるように、上記ピン一列化部は、電源等の一列化の対象外となるピンを設定する対象外設定部を備えるようにすることができる。
【００１９】
また、請求項６に記載されるように、上記ピン一列化部は、半導体パッケージの中心線の位置を判定するパッケージ中心線判定部を備え、中心線の前後で一列化の順序を逆にすることができる。
【００２０】
また、請求項７に記載されるように、上記ピン一列化部は、半導体パッケージの対角線上のピンを認識する対角線上ピン認識部を備え、左回りもしくは右回りの一定方向でピンの引き出しを行うようにすることができる。
【００２１】
また、請求項８に記載されるように、上記ピン一列化部は、一列化した結果の概要を可視化したファイルを生成して出力するトップビュー出力部を備えるようにすることができる。
【００２２】
また、請求項９に記載されるように、ピンの一列化番号に対応して設定されたピン名等を含む部品間接続情報の内容をピン定義表に反映させるピン定義表反映部を備えるようにすることができる。
【００２３】
また、請求項１０に記載されるように、各ピンのＩＯセルに関する情報をピン定義表に反映させるＩＯセル情報反映部を備えるようにすることができる。
【００２４】
また、請求項１１に記載されるように、新旧のピン定義表を比較して修正の整合性をチェックする新旧ピン定義表比較部を備えるようにすることができる。
【００２５】
また、請求項１２に記載されるように、上記半導体パッケージの内部機能につき別途作成されたハードウェア記述言語によるハードウェア記述とピン定義表との比較を行って整合性をチェックするＨＤＬ比較部を備えるようにすることができる。
【００２６】
また、請求項１３に記載されるように、ピン定義表に基づいて回路図シンボルの雛形を作成するＰＣＢ回路図シンボル雛形作成部を備えるようにすることができる。
【００２７】
また、請求項１４に記載されるように、回路図シンボルの雛形からシンボル作成用のスクリプトを作成するＰＣＢ回路図シンボル作成用スクリプト作成部を備えるようにすることができる。
【００２８】
また、請求項１５に記載されるように、回路図シンボルの雛形に記入されたバブル指示に基づいて負論理を示すバブルの挿入を制御することができる。
【００２９】
また、請求項１６〜２１に記載されるように、半導体ピンアサイン支援方法として構成することもできる。
【発明の効果】
【００３０】
本発明の半導体ピンアサイン支援システムにあっては、ピンアサイン業務における主要な作業を自動的に行わせることができるため、精度よく効率的にピンアサイン業務を遂行することができるという効果がある。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の好適な実施形態につき図面を参照して説明する。
【００３２】
図１は本発明の半導体ピンアサイン支援システムの一実施形態にかかるハードウェア構成図である。図１において、半導体ピンアサイン支援システムは、所定のプログラムにより主たる処理を行う処理装置１と、処理に必要なデータおよびプログラムが格納された記憶装置２と、処理のメニュー画面、処理結果等を表示する表示装置３と、利用者が操作して所定の指示、データ等を入力するキーボード４およびマウス５から構成されている。
【００３３】
図２は本発明の半導体ピンアサイン支援システムの一実施形態にかかる機能ブロック図であり、図１における処理装置１において実現される機能を示している。
【００３４】
図２において、機能部として、半導体パッケージの情報（ボール間ピッチ、パッド径、ボール列）をもとに予定のプリント基板（ＰＣＢ）において配線がピン（ボール）間を通せるか否かを判定するＰＣＢ配線層判定部１１と、半導体パッケージのピンの位置情報に基づいて、格子状に配置されたピンからプリント基板上で配線を引き出す場合のピンの序列（一列化番号）を割り振るピン一列化部１２と、ピンの一列化番号に対応して設定されたピン名等を含む部品間接続情報の内容をピン定義表に反映させるピン定義表反映部１３と、各ピンに対応して半導体パッケージの内部に設けられるＩＯセルに関する情報（ＩＯセル情報）をピン定義表に反映させるＩＯセル情報反映部１４とが設けられている。
【００３５】
また、いったん作成されたピン定義表に手作業で修正を行った場合に新旧のピン定義表を比較して修正の整合性をチェックする新旧ピン定義表比較部１５と、半導体パッケージの内部機能につき別途作成されたハードウェア記述言語（ＨＤＬ）によるハードウェア記述とピン定義表との比較を行って整合性をチェックするＨＤＬ比較部１６と、ピン定義表に基づいて回路図シンボルの雛形を作成するＰＣＢ回路図シンボル雛形作成部１７と、作成された回路図シンボルの雛形からシンボル作成用のスクリプトを作成するＰＣＢ回路図シンボル作成用スクリプト作成部１８とが設けられている。
【００３６】
一方、ピン一列化部１２は、ピンの位置情報がトップビューであるかボトムビューであるかを認識するトップビュー／ボトムビュー認識部１２１と、電源等の一列化の対象外となるピンを設定する対象外設定部１２２と、半導体パッケージの中心線の位置を判定するパッケージ中心線判定部１２３と、半導体パッケージの対角線上のピンを認識する対角線上ピン認識部１２４と、一列化を実行する一列化処理部１２５と、一列化した結果の概要を可視化したファイルを生成して出力するトップビュー出力部１２６と、一列化した結果を出力する一列化出力部１２７とを含んでいる。
【００３７】
以下、上記の実施形態の動作を説明する。
【００３８】
先ず、ＰＣＢ配線層判定部１１は、半導体ベンダーから提供される半導体パッケージの情報（ボール間ピッチ、パッド径、ボール列）をもとに、プリント基板上で配線がピン（ボール）間を通せるか否かを判断する。図３はプリント基板６０上に設けられた、半導体パッケージのピンと接合するパッド６１と、その周囲を絶縁するレジスト６２と、パッド６１の間に通される配線６３との配置寸法を示したものであり、（イ）は平面図、（ロ）は正面図を示している。ここで、半導体ベンダーから提供される半導体パッケージの情報であるボール間ピッチｐ、パッド径ｄと、一般的に必要とされるレジスト幅ａ、配線間隔ｂから、
λ＝ｐ−ｄ−ａ×２−ｂ×２
の式により配線６３の敷設許容幅λを求める。
【００３９】
次いで、図４に示すテーブルに基づき、配線６３の適切な数を示すパターン数を求める。例えば、λが「０．６」であった場合、パターン数は「２」となる。なお、図４のテーブルは、予定するプリント基板の層数等により具体的な数値は異なるものとなる。
【００４０】
次いで、図５に示すテーブルに基づき、上述の処理で求められたパターン数と、半導体ベンダーから提供される半導体パッケージの情報であるボール列とを当てはめ、判定結果を得る。例えば、パターン数が「２」で、半導体ベンダーから提供されるボール列が「６」である場合、判定結果としては「ＯＫ」となり、予定のプリント基板（例えば安価な４層基板）において配線がピン間を通せることが確認できる。
【００４１】
次に、ピン一列化部１２は、半導体パッケージのピンの位置情報に基づいて、格子状に配置されたピンからプリント基板上で配線を引き出す場合のピンの序列（一列化番号）を割り振る。以下、より詳細に説明する。
【００４２】
先ず、ピン一列化部１２のトップビュー／ボトムビュー認識部１２１は、ピンの位置情報を入力し、それがトップビューであるかボトムビューであるかを認識する。これは半導体ベンダーによって提供される位置情報がトップビューである場合とボトムビューである場合とがあるため、処理に齟齬が生じないようにするためである。
【００４３】
図６は半導体パッケージのトップビューの例を示す図であり、図７はそれに対応するパッケージ位置情報シート（表計算ソフトによる電子的なもの）の例を示している。なお、パッケージ位置情報シートは図６の全てのピンについて位置情報が示されるものであるが、図７では左上の一部のみを示している。ここで、横方向には「Ａ〜」、縦方向には「３３〜」という識別記号が付されており、例えば、左上の角のピンの位置は「Ａ３３」と認識される。そして、トップビュー／ボトムビュー認識部１２１はパッケージ位置情報シートに付されたトップビューもしくはボトムビューを区別する情報（図示せず）または識別記号の並びからトップビューであるかボトムビューであるかを認識する。
【００４４】
次いで、対象外設定部１２２は、電源等の一列化の対象外となるピンを設定する。対象外となるピンはパッケージ位置情報シート上のピン位置に対応するセルの色を所定のものに設定すること等により行われ、既に半導体ベンダーにおいて設定されているもののほか、設計者が任意に設定することができる。
【００４５】
次いで、パッケージ中心線判定部１２３は半導体パッケージの中心線の位置を判定し、対角線上ピン認識部１２４は半導体パッケージの対角線上のピンを認識する。図８は半導体パッケージのトップビューを概略的に示した例であるが、四隅の対角線Ａ上にあるピンは横方向もしくは縦方向のどちらに配線を引き出すかを統一する必要があるため、特に認識するようにしている。また、４辺の中心線Ｂには電源のための配線（電源ライン）を通す等の理由から、通常の配線の引き出しを行わないようにする必要があるため、特に区別するようにしている。なお、図８において外周に振られた数字は一列化番号を示している。
【００４６】
次いで、一列化処理部１２５は図７に示したパッケージ位置情報シートの対象外のピンを除く各ピン位置を順次に走査して一列化を実行する。なお、開始する位置は、例えば左上もしくは左下というように、設計者によって指定することができる。
【００４７】
ピン一列化は例えば次のようなルールに基づいて行う。
【００４８】
（１）原則として、外周ピンから内部に向かい、「１」「２」「３」・・・と順次に一列化番号を割り振る。
【００４９】
（２）対角線上のピンについては、所定の方向、例えば左回りに引き出すものとする。
【００５０】
（３）中心線の前後では一列化番号を割り振る方向を逆転させる。例えば、図９において、中心線Ｂの左側ではピンを上から「１」「２」「３」「４」というように一列化番号を割り振るが、中心線Ｂの右側では下から「５」「６」「７」「８」というように一列化番号を割り振る。これにより、中心線Ｂに沿って電源ラインを通すための領域を確保することができる。
【００５１】
次いで、トップビュー出力部１２６は、一列化した結果の概要を可視化したファイルを生成して出力する。図１０は左下から一列化を開始した場合のトップビューの例を示しており、一列化番号の何番から何番までが４辺のどこに位置するかを容易に示すことができる。
【００５２】
次いで、一列化出力部１２７は、一列化した結果を例えば部品間接続情報シートの一部として出力する。図１１は部品間接続情報シートの例を示す図であり、半導体パッケージのピン位置を示す「ASICグリッド」と対応付け、一列化番号「一列化Ｎｏ」の欄が埋められて出力される。なお、処理の元となったパッケージ位置情報シート（図７）に半導体パッケージの内部ピン位置を示す情報が含まれている場合は「ASIC Pad」の欄も埋められる。そして、設計者は図１１の部品間接続情報シートの一列化番号と図１０のトップビューとを照らし合わせて４辺の位置を確認しつつ、プリント基板上で配置される予定の周囲の部品との関係を考慮して図１１の「ピン名」等の欄を埋めることになる。
【００５３】
次いで、ピン定義表反映部１３は、ピンの一列化番号に対応して設定されたピン名等を含む部品間接続情報の内容をピン定義表に反映させる。図１２はピン名等が反映されたピン定義表の例を示すものであり、設計者はこのピン定義表の残りの欄のうち、主に「ＩＯセル名」の欄を埋めることになる。
【００５４】
次いで、ＩＯセル情報反映部１４は、半導体ベンダーから提供されるＩＯセル情報を利用し、ピン定義表の空欄を埋める。図１３はＩＯセル情報の例を示す図であり、ピン定義表（図１２）に設計者によって設定された「ＩＯセル名」等の項目との比較を行い、空欄を埋めていく。図１４はピン名等を反映したピン定義表の例を示す図である。以上の処理によりピン定義表の初期案が完成することとなる。
【００５５】
ピン定義表の初期案が完成した後、設計者による見直し等が行われ、手作業で修正が行われる場合がある。その場合、新旧ピン定義表比較部１５は、新旧のピン定義表を比較して修正の整合性をチェックする。チェック結果は、不一致のある部分等につき設計者の注意をひくよう、色を付けたり、コメントを付ける等により表示が行われる。
【００５６】
次いで、ＨＤＬ比較部１６は、半導体パッケージの内部機能につき別途作成されたハードウェア記述言語（ＨＤＬ）によるハードウェア記述との比較を行って整合性をチェックする。この場合も、チェック結果として、不一致のある部分等につき設計者の注意をひくよう、色を付けたり、コメントを付ける等により表示が行われる。
【００５７】
次いで、ＰＣＢ回路図シンボル雛形作成部１７は、その時点で最新のピン定義表に基づいて回路図シンボルの雛形を作成する。一般に回路図のシンボルは本体を示す矩形のシンボルの４辺にピンを示す線がピン名とともに表示されるものであるが、半導体パッケージの全てのピンを一つのシンボルとして表示すると本体を示す矩形が大きくなり過ぎるため、ピン定義表（図１２）の「機能」の項目に着目し、機能毎に分割したシンボルを作成する。図１５は生成された分割シンボル雛形の例を示している。
【００５８】
生成された分割シンボル雛形については設計者による見直し等が行われ、手作業で修正が行われる場合がある。なお、修正はピン名が記入されたセルをカットアンドペーストすることで行うことができる。図１６は修正後の分割シンボル雛形の例を示す図であり、ピンの位置に若干の修正が加えられているとともに、後続のＰＣＢ回路図シンボル作成用スクリプト作成において負論理を示すバブルが自動挿入（原則としてピン名に負論理を示す「_N」が含まれる場合にバブルを挿入）されるのを意図的に制御するため、バブルを入れることを示すバブル指示７１〜７３と、バブルを入れないことを示すバブル指示７４とが記入されている状態を示している。
【００５９】
次いで、ＰＣＢ回路図シンボル作成用スクリプト作成部１８は、作成もしくは修正された回路図シンボルの雛形からシンボル作成用のスクリプト（ＣＡＤ言語による記述）を作成する。図１７は生成されたスクリプトに対応する回路図シンボルの例を示す図である。
【００６０】
以上、本発明の好適な実施の形態により本発明を説明した。ここでは特定の具体例を示して本発明を説明したが、特許請求の範囲に定義された本発明の広範な趣旨および範囲から逸脱することなく、これら具体例に様々な修正および変更を加えることができることは明らかである。すなわち、具体例の詳細および添付の図面により本発明が限定されるものと解釈してはならない。
【図面の簡単な説明】
【００６１】
【図１】本発明の半導体ピンアサイン支援システムの一実施形態にかかるハードウェア構成図である。
【図２】本発明の半導体ピンアサイン支援システムの一実施形態にかかる機能ブロック図である。
【図３】ＰＣＢ配線層判定に用いられるプリント基板上のパッド等の配置寸法を示す図である。
【図４】ＰＣＢ配線層判定に用いられるテーブルの例を示す図（その１）である。
【図５】ＰＣＢ配線層判定に用いられるテーブルの例を示す図（その２）である。
【図６】半導体パッケージのトップビューの例を示す図である。
【図７】パッケージ位置情報シートの例を示す図である。
【図８】ピン一列化における特徴的な部分を示す図である。
【図９】４辺中心部におけるピン一列化の手順を示す図である。
【図１０】ピン一列化の概要を示すトップビューの例を示す図である。
【図１１】部品間接続情報シートの例を示す図である。
【図１２】ピン定義表の例を示す図である。
【図１３】ＩＯセル情報の例を示す図である。
【図１４】ピン名等を反映したピン定義表の例を示す図である。
【図１５】生成した分割シンボル雛形の例を示す図である。
【図１６】修正後の分割シンボル雛形の例を示す図である。
【図１７】回路図シンボルの例を示す図である。
【符号の説明】
【００６２】
１        処理装置
１１      ＰＣＢ配線層判定部
１２      ピン一列化部
１２１    トップビュー／ボトムビュー認識部
１２２    対象外設定部
１２３    パッケージ中心線判定部
１２４    対角線上ピン認識部
１２５    一列化処理部
１２６    トップビュー出力部
１２７    一列化出力部
１３      ピン定義表反映部
１４      ＩＯセル情報反映部
１５      新旧ピン定義表比較部
１６      ＨＤＬ比較部
１７      ＰＣＢ回路図シンボル雛形作成部
１８      ＰＣＢ回路図シンボル作成用スクリプト作成部
２        記憶装置
３        表示装置
４        キーボード
５        マウス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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