(57)【要約】    【課題】  遅延時間のばらつきの少ない遅延回路を提供する。    【解決手段】  入力信号を遅延させた出力信号を生成する遅延回路であって、一端及び他端を有する強誘電体キャパシタと、入力信号に基づいて一端の電位を変化させることにより、強誘電体キャパシタの分極を反転させる手段と、強誘電体キャパシタの分極反転による他端の電位の変化に基づいて、入力信号を遅延させることにより出力信号を生成する生成手段とを備えた遅延回路。【選択図】  図２
2005159666.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を遅延させた出力信号を生成する遅延回路であって、
一端及び他端を有する強誘電体キャパシタと、
前記入力信号の電位に基づいて、前記一端と前記他端との間に電位差を生じさせることにより、前記強誘電体キャパシタの分極を反転させる手段と、
前記強誘電体キャパシタの分極反転による前記他端の電位の変化に基づいて、前記入力信号を遅延させることにより前記出力信号を生成する生成手段と
を備えたことを特徴とする遅延回路。
【請求項２】
前記強誘電体キャパシタの前記他端に電気的に接続可能に構成された容量手段をさらに備えたことを特徴とする請求項１に記載の遅延回路。
【請求項３】
前記入力信号の電位に基づいて、前記容量手段を前記強誘電体キャパシタの前記他端に電気的に接続するか否かを切り換える切換手段をさらに備えたことを特徴とする請求項２に記載の遅延回路。
【請求項４】
前記切換手段が前記容量手段を前記強誘電体キャパシタの他端に電気的に接続しない場合において、前記容量手段をディスチャージする手段をさらに備えたことを特徴とする請求項３に記載の遅延回路。
【請求項５】
所定の電圧を生成する電圧源と、
前記強誘電体キャパシタの前記一端と前記電圧源との間に設けられた抵抗手段と
をさらに備えたことを特徴とする請求項１に記載の遅延回路。
【請求項６】
前記抵抗手段は、抵抗値を調整可能に構成されたことを特徴とする請求項５に記載の遅延回路。
【請求項７】
前記強誘電体キャパシタの前記一端を、前記抵抗手段を介して前記電圧源に電気的に接続するか、又は接地するかを切り換える手段をさらに備えたことを特徴とする請求項５又は６に記載の遅延回路。
【請求項８】
前記入力信号を遅延させた遅延信号を生成する手段と、
前記遅延信号の電位に基づいて、前記強誘電体キャパシタの前記他端の電位を制御することにより、前記強誘電体キャパシタの分極をさらに反転させる手段と
をさらに備えたことを特徴とする請求項１から７のいずれか１項に記載の遅延回路。
【請求項９】
請求項１から８のいずれか１項に記載の遅延回路を備えたことを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを有する遅延回路に関する。
【背景技術】
【０００２】
従来の遅延回路として、特開平９−２５９５９０号公報（特許文献１）に開示されたものがある。上記特許文献１に開示された従来の遅延回路は、信号の伝播経路に強誘電体キャパシタを容量として接続することにより、当該信号を遅延させていた。
【特許文献１】特開平９−２５９５９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来の遅延回路では、製造プロセスのばらつきによる遅延時間のばらつきが大きいという問題が生じていた。例えば、容量が付加された経路の電位が、当該経路が接続された次段回路のトランジスタの閾値電圧を超えるまでの時間により遅延時間を定めているが、トランジスタの閾値電圧は、製造プロセスのばらつきにより大きく変化してしまうため、遅延時間のばらつきが生じてしまう。
【０００４】
さらに、従来の遅延回路を強誘電体メモリ装置等に用いると、遅延時間のばらつきにより動作タイミングがずれてしまい、誤動作してしまうという問題が生じていた。
【０００５】
よって、本発明は、上記の課題を解決することのできる遅延回路、強誘電体メモリ装置、及び電子機器を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明の第１の形態によれば、入力信号を遅延させた出力信号を生成する遅延回路であって、一端及び他端を有する強誘電体キャパシタと、前記入力信号の電位に基づいて、前記一端と前記他端との間に電位差を生じさせることにより、前記強誘電体キャパシタの分極を反転させる手段と、前記強誘電体キャパシタの分極反転による前記他端の電位の変化に基づいて、前記入力信号を遅延させることにより前記出力信号を生成する生成手段とを備えたことを特徴とする遅延回路を提供する。
【０００７】
かかる構成では、入力信号は、強誘電体キャパシタの両端の電位差が当該強誘電体キャパシタの分極が反転する電位差を超えるまでの時間に基づいて遅延されることとなる。すなわち、強誘電体キャパシタの一端と他端との間に当該強誘電体キャパシタが分極反転を生じる電位差を与えると、当該分極反転による電荷が生じる。そして、入力信号の電位の変化から所定の時間遅延して生じた当該電荷によって、強誘電体キャパシタの他端において、例えば次段の論理回路の閾値電圧を超える電圧が生じる。これにより、入力信号を所定の時間遅延させることができる。
【０００８】
ここで、入力信号の遅延時間は、強誘電体キャパシタを構成する強誘電体材料の分極反転特性により定まる。したがって、かかる構成によれば、製造プロセスのばらつきにより閾値電圧に変動が生じた場合であっても、当該ばらつきにほとんど影響されることなく遅延時間を設定することができるため、遅延時間の安定した遅延回路を提供することができる。
【０００９】
また、かかる構成によれば、強誘電体キャパシタの分極反転に基づいて遅延時間を設定するため、当該強誘電体キャパシタの面積が小さい場合であっても長い遅延時間を設定することができる。したがって、面積の小さい遅延回路を提供することができる。また、かかる構成によれば、消費電流の少ない遅延回路を提供することができる。
【００１０】
また、当該遅延回路は、前記強誘電体キャパシタの前記他端に電気的に接続可能に構成された容量手段をさらに備えることが好ましい。かかる構成によれば、強誘電体キャパシタに加えて、容量手段によっても遅延時間を制御することができるため、遅延時間をさらに細かく制御することができる。
【００１１】
また、当該遅延回路は、前記入力信号の電位に基づいて、前記容量手段を前記強誘電体キャパシタの前記他端に電気的に接続するか否かを切り換える切換手段をさらに備えることが好ましい。かかる構成によれば、強誘電体キャパシタの他端に付加される容量を可変にすることができる。したがって、強誘電体キャパシタの分極を反転させるとき、すなわち、強誘電体キャパシタに書き込まれたデータを読み出すときに、強誘電体キャパシタに蓄積された電荷を効率よく掃き出すことができる。また、強誘電体キャパシタの分極をさらに反転させるとき、すなわち、強誘電体キャパシタにデータを再書き込みするときに、分極を反転させる時間を短縮することができる。
【００１２】
また、当該遅延回路は、前記切換手段が前記容量手段を前記強誘電体キャパシタの他端に電気的に接続しない場合において、前記容量手段をディスチャージする手段をさらに備えることが好ましい。かかる構成によれば、容量手段は、当該容量手段が強誘電体キャパシタの他端から電気的に切り離されている間にディスチャージすることとなるため、遅延回路が所定の遅延動作を行った後に、再び遅延動作を行う為の初期動作（リセット動作）を高速化することができる。
【００１３】
また、当該遅延回路は、所定の電圧を生成する電圧源と、前記強誘電体キャパシタの前記一端と前記電圧源との間に設けられた抵抗手段とをさらに備えることが好ましい。この場合、当該遅延回路は、前記強誘電体キャパシタの前記一端を、前記抵抗手段を介して前記電圧源に電気的に接続するか、又は接地するかを切り換える手段をさらに備えることが好ましい。また、前記抵抗手段は、抵抗値を調整可能に構成されるのが好ましい。
【００１４】
かかる構成によれば、抵抗手段の抵抗値に応じて、強誘電体キャパシタの分極が反転するタイミングが変化することとなる。したがって、抵抗手段の抵抗値を制御することにより、入力信号の遅延時間を制御することができる。また、抵抗値を調整する方法としては、例えば、レーザトリミング、強誘電体キャパシタを用いたプログラム回路、フラッシュメモリ等の不揮発性メモリ等を使用する方法である。また、当該遅延回路は、当該抵抗手段に代えて、ＭＯＳトランジスタにより構成された定電流回路を有してもよい。
【００１５】
また、当該遅延回路は、前記入力信号を遅延させた遅延信号を生成する手段と、前記遅延信号の電位に基づいて、前記強誘電体キャパシタの前記他端の電位を制御することにより、前記強誘電体キャパシタの分極をさらに反転させる手段とをさらに備えることが好ましい。
【００１６】
かかる構成によれば、強誘電体キャパシタの分極をさらに反転、すなわち、強誘電体キャパシタから読み出されたデータを再書き込みするために複雑な回路を必要としない。したがって、遅延回路の構成を簡略化することができる。
【００１７】
本発明の第２の形態によれば、上記遅延回路を備えたことを特徴とする半導体装置を提供する。ここで、半導体装置とは、本発明に係る遅延回路を備えた、半導体により構成された装置一般をいい、その構成に特に限定は無いが、例えば、上記遅延回路を備えた強誘電体メモリ装置、ＤＲＡＭ、フラッシュメモリ等の記憶装置等の信号遅延を必要とするあらゆる装置が含まれる。
【００１８】
本発明の第３の形態によれば、上記半導体装置を備えたことを特徴とする電子機器を提供する。ここで、電子機器とは、本発明に係る半導体装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定が無いが、例えば、上記半導体装置を備えるコンピュータ装置一般、携帯電話、ＰＨＳ，ＰＤＡ、電子手帳、ＩＣカード等、ＲＡＭまたはＲＯＭを必要とするあらゆる装置が含まれる。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照しつつ、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。
【００２０】
図１は、本発明の一実施形態にかかる強誘電体メモリ装置１００を示す機能ブロック図である。強誘電体メモリ装置１００は、キャパシタアレイ１１０と、センスアンプ回路１２０と、書込回路１３０と、ラッチ回路１４０と、遅延回路１５０とを備えて構成される。キャパシタアレイ１１０は、アレイ状に配置された複数の強誘電体キャパシタを有して構成される。
【００２１】
センスアンプ回路１２０は、互いに相補関係にある第１のビット線ＢＬ及び／又は第２のビット線／ＢＬの電位に基づいて、強誘電体キャパシタに書き込まれたデータを判断する。センスアンプ回路１２０は、カレントミラー型や電流検出型のセンスアンプ回路であることが好ましい。書込回路１３０は、互いに相補関係にある第１のデータ線ＤＡＴＡ及び第２のデータ線／ＤＡＴＡから受け取ったデータに基づいて、強誘電体キャパシタに所定のデータを書き込む。ラッチ回路１４０は、センスアンプ回路１２０の出力データをラッチして、第１のデータ線ＤＡＴＡ及び第２のデータ線／ＤＡＴＡに出力する。
【００２２】
遅延回路１５０は、入力として入力信号を受け取り、当該入力信号を所定の時間遅延した出力信号を生成し、センスアンプ回路１２０、書込回路１３０、及びラッチ回路１４０に供給する。具体的には、遅延回路１５０は、当該出力信号を、センスアンプ回路１２０の駆動を制御するセンスアンプイネーブル信号としてセンスアンプ回路１２０に供給する。
【００２３】
センスアンプ回路１２０は、当該センスアンプイネーブル信号の論理値の変化に基づいて、強誘電体キャパシタに書き込まれたデータの判断を開始及び／又は終了する。これにより、強誘電体キャパシタを用いた遅延回路によりセンスアンプ回路の動作タイミングを制御することとなるため、強誘電体キャパシタの特性に応じたセンスアンプ回路の動作タイミングを設定することができる。したがって、センスアンプ回路の消費電力を低減させることができるとともに、電源ノイズも低減させることができる。
【００２４】
また、遅延回路１５０は、当該出力信号を、書込回路１３０の動作タイミングを制御するライトイネーブル信号として書込回路１３０に供給する。書込回路１３０は、ライトイネーブル信号の論理値の変化に基づいて、強誘電体キャパシタに対してデータの書込を開始する。
【００２５】
また、遅延回路１５０は、当該出力信号を、ラッチ回路１４０の動作タイミングを制御するデータラッチ信号としてラッチ回路１４０に供給する。ラッチ回路１４０は、データラッチ信号の論理値の変化に基づいて、センスアンプ回路１２０が出力した出力データをラッチする。
【００２６】
本実施形態では、センスアンプ回路１２０、書込回路１３０、及びラッチ回路１４０は、遅延回路１５０から出力された出力信号に基づいて、当該回路の動作を制御しているが、他の形態では、センスアンプ回路１２０、書込回路１３０、及びラッチ回路１４０は、入力として遅延回路１５０の出力信号の他に、センスアンプ回路１２０、書込回路１３０、及びラッチ回路１４０の動作を制御する制御信号をそれぞれ受け取り、当該制御信号に基づいて、それぞれ強誘電体キャパシタに書き込まれたデータの判断、強誘電体キャパシタに対するデータの書き込み、及びセンスアンプ回路１２０が出力した出力データのラッチを行うか否かを制御してもよい。
【００２７】
図２は、遅延回路１５０の一例を示す回路図である。遅延回路１５０は、強誘電体キャパシタ１６０と、強誘電体キャパシタ１６０の一端（ｅ点）の電位を制御する第１の電位制御部２００と、強誘電体キャパシタ１６０の他端（ｄ点）の電位を制御する第２の電位制御部３００及び第３の電位制御部４００と、強誘電体キャパシタ１６０の他端の電位を第２の電位制御部３００又は第３の電位制御部４００のいずれにより制御するかを切り換える切換部５００と、出力信号を生成する手段の一例であるＮＡＮＤ回路１７０とを備えて構成される。
【００２８】
第１の電位制御部２００は、入力信号ＩＮの電位に基づいて、強誘電体キャパシタ１６０の一端の電位を制御する。本実施形態において入力信号ＩＮは、その電位が所定の電位より高い場合にＨ論理を示し、当該所定の電位より低い場合にＬ論理を示すディジタル信号である。以下の例では、Ｌ論理とは信号の電位が０Ｖを示し、Ｈ論理とは信号の電位がＶＣＣ、すなわち、遅延回路１５０の駆動電圧を示すものとする。
【００２９】
第１の電位制御部２００は、インバータ２０２と、抵抗手段の一例である抵抗体２０４と、ｐ型ＭＯＳトランジスタ２０６と、ｎ型ＭＯＳトランジスタ２０８とを有して構成さえる。インバータ２０２は、入力信号ＩＮを受け取り、当該入力信号ＩＮの論理値を反転させてｐ型ＭＯＳトランジスタ２０６及びｎ型ＭＯＳトランジスタ２０８のゲートに供給する。抵抗体２０４は、所定の電圧を生成する電圧源とｐ型ＭＯＳトランジスタ２０６との間に設けられている。すなわち、抵抗体２０４は、当該所定の電圧を降圧してｐ型ＭＯＳトランジスタ２０６のソース又はドレインに供給するよう構成されている。
【００３０】
ｐ型ＭＯＳトランジスタ２０６は、ドレイン又はソースがｎ型ＭＯＳトランジスタ２０８のソース又はドレインに電気的に接続されている。また、ｎ型ＭＯＳトランジスタ２０８のドレイン又はソースは接地されている。そして、ｐ型ＭＯＳトランジスタ２０６及びｎ型ＭＯＳトランジスタ２０８は、これらのゲートに供給された信号の論理値（電位）に基づいて、強誘電体キャパシタ１６０の一端の電位を制御する。
【００３１】
第２の電位制御部３００及び第３の電位制御部４００は、入力信号ＩＮの電位に基づいて、強誘電体キャパシタ１６０の他端の電位を制御する。そして、第１の電位制御部２００、並びに第２の電位制御部３００及び第３の電位制御部４００が、入力信号ＩＮの電位に基づいて、強誘電体キャパシタ１６０の一端及び他端の電位を制御することにより、強誘電体キャパシタ１６０の分極状態を制御する。これにより、強誘電体キャパシタの信頼性を向上させることができる。
【００３２】
具体的には、第２の電位制御部３００は、強誘電体キャパシタ１６０の分極を反転させるべく、入力信号ＩＮの電位に基づいて、強誘電体キャパシタ１６０の他端の電位を制御する。また、第３の電位制御部３００は、強誘電体キャパシタ１６０の分極をさらに反転させるべく、すなわち、強誘電体キャパシタ１６０の分極状態を第２の電位制御部３００が反転させる前の状態に戻すべく、強誘電体キャパシタ１６０の他端の電位を制御する。以下、第２の電位制御部３００及び第３の電位制御部４００の構成について説明する。
【００３３】
第２の電位制御部３００は、ｎ型ＭＯＳトランジスタ３０２及び３０４を有して構成される。ｎ型ＭＯＳトランジスタ３０２は、ゲートを一端、また、ソース及びドレインを他端とする容量手段の一例である。すなわち、ソース及びドレインが短絡された状態で接地されており、ゲートが切換部５００を介して強誘電体キャパシタ１６０の他端に電気的に接続可能に構成されている。そして、ｎ型ＭＯＳトランジスタ３０２は、ゲートの電位に基づいて電荷を蓄積する。ｎ型ＭＯＳトランジスタ３０２の代わりにＰＭＯＳを使用して、ソース及びドレインを電源へ接続しても良い。この場合、ｆ点の電位が０Ｖ（接地電位）から強誘電体１６０から取り出された電荷によってｄ点及びｆ点の電位が上昇し、ＶＣＣ−Ｖｔｈｐとなるまで常にＰＭＯＳにチャネルが形成されている為、ＮＭＯＳを使用した場合と比較して、より常誘電体としての特性を使用する事が可能となる。したがって、ＰＭＯＳを使用した遅延回路では、遅延時間がＴｒのプロセスバラツキによって影響を受けにくくなるという新たなメリットがある。
【００３４】
ｎ型ＭＯＳトランジスタ３０４は、ソース又はドレインの一方がｎ型ＭＯＳトランジスタ３０２のゲートに電気的に接続されており、他方が接地されている。また、ｎ型ＭＯＳトランジスタ３０４のゲートは、切換部５００と電気的に接続されており、入力信号ＩＮの電位に基づいて、導通又は非導通を切り換える。すなわち、ｎ型ＭＯＳトランジスタ３０４は、入力信号ＩＮの電位に基づいて、容量手段の一例であるｎ型ＭＯＳトランジスタ３０２のゲートを接地するか否かを切り換える。
【００３５】
第３の電位制御部４００は、入力信号ＩＮを遅延した遅延信号を生成することにより、強誘電体キャパシタ１６０の他端の電位を制御する。ここで、遅延信号は、入力信号ＩＮの全体を遅延した信号、及び入力信号ＩＮの少なくとも１つのエッジを遅延した信号、並びにこれらの信号の波形を整形した信号を含む。
【００３６】
第３の電位制御部４００は、インバータ４０２、４０４及び４０６と、ＮＡＮＤ回路４０８と、遅延部４２０とを有して構成される。インバータ４０２は、入力信号ＩＮの論理値を反転した反転入力信号を生成し、ＮＡＮＤ回路４０８及び遅延部４２０に供給する。遅延部４２０は、反転入力信号を所定の時間遅延させる。遅延部４２０は、例えば、反転有力信号が伝搬する信号経路にバッファ等の遅延素子が縦列接続された遅延回路や、当該信号経路に接続された容量手段を有する遅延回路等である。また、遅延部４２０は、本実施形態に係る遅延回路１５０であってもよい。
【００３７】
インバータ４０４は、遅延部４２０により遅延された反転入力信号をさらに反転した信号を生成する。ＮＡＮＤ回路４０８は、当該信号と反転入力信号との否定論理積をとった信号を生成し、インバータ４０６に供給する。インバータ４０６は、当該信号の論理値を反転した信号を遅延信号として切換部５００に供給する。すなわち、本実施形態において第３の電位制御部４００は、反転入力信号と遅延された入力信号との論理積をとった信号を遅延信号として切換部５００に供給する。
【００３８】
切換部５００は、入力信号ＩＮの電位に基づいて、強誘電体キャパシタ１６０の他端の電位を第２の電位制御部３００又は第３の電位制御部４００のいずれにより制御するかを切り換える。本実施形態において切換部５００は、入力信号ＩＮの電位に基づいて、強誘電体キャパシタ１６０の他端を、容量手段の一例であるｎ型ＭＯＳトランジスタ３０２のゲート、又は第３の電位制御部４００の出力のいずれに電気的に接続するかを切り換えることにより、当該他端の電位を制御する。
【００３９】
切換部５００は、インバータ５０２及び５０４と、伝送ゲート５０６と、ｎ型ＭＯＳトランジスタ５０８とを有して構成される。インバータ５０２は、入力信号ＩＮの論理値を反転した反転入力信号を生成し、伝送ゲート５０６を構成するｎ型ＭＯＳトランジスタのゲート、インバータ５０４、及びｎ型ＭＯＳトランジスタ３０４のゲートに供給する。
【００４０】
伝送ゲート５０６は、ソース及びドレインが互いに電気的に接続されたｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタを有して構成される。伝送ゲート５０６のソース又はドレインの一方は、第３の電位制御部４００の出力に電気的に接続されており、他方は強誘電体キャパシタ１６０の他端に電気的に接続されている。また、当該ｎ型ＭＯＳトランジスタのゲートには、インバータ５０２が生成した反転入力信号が供給されており、当該ｐ型ＭＯＳトランジスタのゲートには、入力信号ＩＮが供給されている。すなわち、伝送ゲート５０６は、入力信号ＩＮの電位に基づいて、第３の電位制御部４００を強誘電体キャパシタ１６０の他端に電気的接続するか否かを切り換える。本実施形態において伝送ゲート５０６は、入力信号ＩＮの論理値がＨ論理である場合、第３の電位制御部４００と強誘電体キャパシタ１６０の他端とを電気的に切り離し、Ｌ論理である場合、第３の電位制御部４００と強誘電体キャパシタ１６０の他端とを電気的に接続する。
【００４１】
インバータ５０４は、反転入力信号の論理値をさらに反転してｎ型ＭＯＳトランジスタ５０８のゲートに供給する。ｎ型ＭＯＳトランジスタ５０８は、ソース又はドレインの一方が強誘電体キャパシタ１６０の他端に、また、他方がｎ型ＭＯＳトランジスタ３０２のゲート及びｎ型ＭＯＳトランジスタ３０４のソース又はドレインの一方に電気的に接続されている。
【００４２】
入力信号ＩＮの論理値がＨ論理である場合、ｎ型ＭＯＳトランジスタ５０８のゲートに供給される信号の論理値はＨ論理となり、ｎ型ＭＯＳトランジスタ３０４のゲートに供給される反転入力信号の論理値はＬ論理となる。したがって、ｎ型ＭＯＳトランジスタ５０８は導通し、ｎ型ＭＯＳトランジスタ３０４は非導通となる。また、入力信号ＩＮの論理値がＨ論理である場合、伝送ゲート５０６も非導通となるため、強誘電体キャパシタ１６０の他端にはｎ型ＭＯＳトランジスタ３０２のゲートが電気的に接続される。
【００４３】
一方、入力信号ＩＮの論理値がＬ論理である場合、ｎ型ＭＯＳトランジスタ５０８のゲートに供給される信号の論理値はＬ論理となり、ｎ型ＭＯＳトランジスタ３０４のゲートに供給される反転入力信号の論理値はＨ論理となる。したがって、ｎ型ＭＯＳトランジスタ５０８は非導通となり、ｎ型ＭＯＳトランジスタ３０４は導通するため、第２の電位制御部３００は、強誘電体キャパシタ１６０の他端から電気的に切り離されるとともに、ｎ型ＭＯＳトランジスタ３０２のゲートは接地、すなわち、ディスチャージされる。
【００４４】
すなわち、本実施形態の遅延回路１５０では、入力信号ＩＮの論理値がＨ論理である場合と、Ｌ論理である場合とで、強誘電体キャパシタ１６０の他端に付加される容量を変化させる。
【００４５】
図３は、遅延回路１５０の動作を示すタイミングチャートである。図２及び図３を参照して、入力信号ＩＮとして、所定の時間幅を有するパルスが入力された場合の遅延回路１５０の動作について説明する。なお、初期状態において、強誘電体キャパシタ１６０の一端の電位を他端より高くして、強誘電体キャパシタ１６０を分極させることにより、強誘電体キャパシタ１６０にデータが書き込まれた状態にあるものとする。
【００４６】
また、初期状態において入力信号ＩＮの論理値はＬ論理であり、第１の電位制御部２００の出力は０Ｖとなるため、強誘電体キャパシタ１６０の一端、すなわち、ｅ点の電位も０Ｖとなる。また、伝送ゲート５０６は導通し、ｎ型ＭＯＳトランジスタ５０８は非導通となるため、強誘電体キャパシタ１６０の他端、すなわち、ｄ点の電位は、第３の電位制御部４００の出力、すなわち、ｃ点の電位と同電位の０Ｖとなる。ＮＡＮＤ回路１７０は、入力信号ＩＮと論理値とｄ点の論理値（電位）との否定論理積を出力するため、インバータ１７２の出力である出力信号ＯＵＴは、初期状態においてＬ論理である。また、初期状態において入力信号ＩＮの論理値はＬ論理であるため、ｎ型ＭＯＳトランジスタ３０４が導通し、ｎ型ＭＯＳトランジスタ３０２のゲートはディスチャージされる。
【００４７】
次に、入力信号ＩＮの論理値がＬ論理からＨ論理に変化すると、切換部５００において、伝送ゲート５０６及びｎ型ＭＯＳトランジスタ３０４は非導通となり、また、ｎ型ＭＯＳトランジスタ５０８は導通する。このため、ｄ点はｎ型ＭＯＳトランジスタ３０２のゲートに電気的に接続される。すなわち、ｄ点は浮遊状態となるため、ｄ点の電位は０Ｖのままである。一方、入力信号ＩＮの論理値がＬ論理からＨ論理に変化すると、第１の電位制御部２００において、ｐ型ＭＯＳトランジスタ２０６が導通し、また、ｎ型ＭＯＳトランジスタ２０８が非導通となるため、抵抗体２０４の抵抗値に応じてｅ点の電位が徐々に上昇する。本実施形態において抵抗体２０４は、その抵抗値が調整可能に構成されているため、抵抗値を調整することによりｅ点の電位の上昇速度を制御することができる。
【００４８】
ｅ点の電位が上昇し始めた後、抵抗体２０４の抵抗値に応じた所定の時間が経過すると、ｅ点の電位は強誘電体キャパシタ１６０の抗電圧Ｖｃを超える。ｅ点の電位が抗電圧Ｖｃを超えると、強誘電体キャパシタ１６０の分極が反転し、それにより生じた電荷により、ｄ点の電位が上昇する。本実施形態では、ｄ点は容量手段であるｎ型ＭＯＳトランジスタ３０２のゲートに電気的に接続されているため、ｄ点の電位は、ｎ型ＭＯＳトランジスタ３０２の容量に応じて徐々に上昇する。
【００４９】
ｄ点の電位が、ＮＡＮＤ回路１７０を構成するｎ型ＭＯＳトランジスタ及び／又はｐ型ＭＯＳトランジスタの閾値電圧Ｖｔを超えると、ＮＡＮＤ回路１７０の出力がＨ論理からＬ論理に変化する。すなわち、ｄ点の電位が当該閾値電圧Ｖｔを超えると、出力信号ＯＵＴの論理値は、Ｌ論理からＨ論理に変化する。これにより、出力信号ＯＵＴを構成するパルスの立ち上がりエッジは、入力信号ＩＮを構成するパルスの立ち上がりエッジよりも所定の時間遅延される。そして、入力信号ＩＮの論理値がＨ論理からＬ論理に変化すると、ＮＡＮＤ回路１７０の出力はＨ論理となるため、出力信号ＯＵＴの論理値はＬ論理となる。
【００５０】
そして、入力信号ＩＮの論理値がＨ論理からＬ論理に変化すると、第１の電位制御部２００において、ｐ型ＭＯＳトランジスタ２０６が非導通となり、また、ｎ型ＭＯＳトランジスタ２０８が導通するため、ｅ点の電位は０Ｖとなる。また、入力信号ＩＮの論理値がＨ論理からＬ論理に変化すると、切換部５００において伝送ゲート５０６が導通し、ｎ型ＭＯＳトランジスタ５０８は非導通となるため、ｄ点の電位もｃ点の電位と略等しい電位、すなわち、０Ｖとなる。また、ｎ型ＭＯＳトランジスタ５０８は非導通となり、また、ｎ型ＭＯＳトランジスタ３０４は導通するため、ｎ型ＭＯＳトランジスタ３０２に蓄積された電荷はディスチャージされる。
【００５１】
一方、伝送ゲート５０６が導通した後、ｂ点を伝播する反転入力信号の論理値はＨ論理となり、さらに、ａ点を伝播する信号は入力信号ＩＮ（及び反転入力信号）に対して遅延しているため、ａ点の論理値は、入力信号ＩＮの論理値がＨ論理からＬ論理に変化した後も、所定の時間Ｈ論理のままである。したがって、ｃ点の電位は、ｂ点を伝播する反転入力信号の論理値がＨ論理となるとともに上昇した後、所定の時間ＶＣＣとなり、ａ点を伝播する信号の論理値がＬ論理となるとともに下降して０Ｖとなる。
【００５２】
したがって、入力信号ＩＮの論理値がＬ論理に変化すると、当該所定の時間、ｅ点とｄ点との間、すなわち、強誘電体キャパシタ１６０の両端にＶＣＣの電位差が生じる。すなわち、強誘電体キャパシタ１６０の分極がさらに反転するため、強誘電体キャパシタ１６０の分極は、初期状態と同じ状態に戻る。すなわち、強誘電体キャパシタ１６０に対して、データを再書き込みすることができる。
【００５３】
上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００５４】
【図１】本発明の一実施形態にかかる強誘電体メモリ装置１００を示す機能ブロック図である。
【図２】遅延回路１５０の一例を示す回路図である。
【図３】遅延回路１５０の動作を示すタイミングチャートである。
【符号の説明】
【００５５】
１００・・・強誘電体メモリ装置、１１０・・・キャパシタアレイ、１２０・・・センスアンプ回路、１３０・・・書込回路、１４０・・・ラッチ回路、１５０・・・遅延回路、１６０・・・強誘電体キャパシタ、２００・・・第１の電位制御部、２０４・・・抵抗体、３００・・・第２の電位制御部、４００・・・第２の電位制御部、４２０・・・遅延部、５００・・・切換部、５０６・・・伝送ゲート、ＩＮ・・・入力信号、ＯＵＴ・・・出力信号、Ｖｃ・・・抗電圧、ＶＣＣ・・・駆動電圧、Ｖｔ・・・閾値電圧
【図１】
2005159666.tif 000003
【図２】
2005159666.tif 000004
【図３】
2005159666.tif 000005
【手続補正書】
【提出日】平成16年10月5日(2004.10.5)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
第３の電位制御部４００は、インバータ４０２、４０４及び４０６と、ＮＡＮＤ回路４０８と、遅延部４２０とを有して構成される。インバータ４０２は、入力信号ＩＮの論理値を反転した反転入力信号を生成し、ＮＡＮＤ回路４０８及び遅延部４２０に供給する。遅延部４２０は、反転入力信号を所定の時間遅延させる。遅延部４２０は、例えば、反転入力信号が伝搬する信号経路にバッファ等の遅延素子が縦列接続された遅延回路や、当該信号経路に接続された容量手段を有する遅延回路等である。また、遅延部４２０は、本実施形態に係る遅延回路１５０であってもよい。