(57)【要約】【課題】  電圧および／または温度（ＰＶＴ）の変動によるストローブ信号の遅延の変化に起因して生じるクロック周波数の制限をなくし、メモリ・コントローラがデータ信号を十分に高い信頼性で駆動し適切なタイミングでラッチできるようにする。【解決手段】  送信装置から受け取ったストローブ信号のエッジに対して整合された（ａｌｉｇｎｅｄ）クロック信号を生成する。そのクロック信号を使用して送信装置から受け取った１つまたは複数のデータ信号をラッチする。【選択図】図１
2005071354.tif 000002
【特許請求の範囲】
【請求項１】
送信装置（１１０）から受け取ったストローブ信号（１１４）のエッジに対して整合されたクロック信号（３５４，５１２）を生成する段階（２０２，４０４）と、
前記クロック信号（３５４，５１２）を使用して、前記送信装置（１１０）から受け取った１つ以上のデータ信号（１１２）をラッチする段階（２０４，４０８）と
を有する方法。
【請求項２】
前記クロック信号（３５４）を生成する前記段階（２０２，４０４）は、
前記クロック信号（５１２）のエッジを、前記ストローブ信号（１１４）のエッジと、実質的に整合させ、前記クロック信号（５１２）を、所定の時間量だけ遅延させる段階
を有する
請求項１に記載の方法。
【請求項３】
前記クロック信号（３５４，５１２）に対して整合された１つ以上のラッチ制御信号（３５８，６１２）を生成する段階（４０６）
を有し、
前記ラッチする段階（２０４，４０８）は、
前記送信装置（１１０）から受け取った１つ以上のデータ信号（１１２）を、１つ以上のラッチ制御信号（３５８，６１２）によってラッチする段階
を有する
請求項１に記載の方法。
【請求項４】
前記クロック信号（３５４）を生成する前記段階（２０２，４０４）は、
前記クロック信号（３５４）のエッジを、ストローブ信号（１１４）のエッジと、実質的に整合させる段階
を有し、
１つ以上のラッチ制御信号（３５８）を生成する前記段階（４０６）は、
１つ以上のラッチ制御信号（６１２）のエッジを前記クロック信号（３５４）のエッジと実質的に整合させ、１つ以上のラッチ制御信号（６１２）を所定の時間量だけ遅延させる段階
を有する請求項３に記載の方法。
【請求項５】
所定の時間間隔の間、ストローブ信号（１１４）を受け取らなかった後で、前記クロック信号（３５４，５１２）の整合のためのストローブ信号（１１４）を受け取る要求（３２２）を、前記送信装置（１１０）に送る段階
を有する請求項１に記載の方法。
【請求項６】
送信装置（１１０）から受け取ったストローブ信号（１１４）のエッジに対して整合されたクロック信号（３５４，５１２）を生成するクロック生成回路（３５２，５１０）と、  
前記クロック信号（３５４，５１２）のエッジに対して整合された１つ以上のラッチ制御信号（３５８，６１２）を生成する制御信号生成回路（３５６，６１０）と、
前記送信装置（１１０）から受け取った１つ以上のデータ信号（１１２）を、１つ以上のラッチ制御信号（３５８，６１２）によってラッチするラッチ回路（３６０）と
を具備する装置。
【請求項７】
前記クロック生成回路（３５２，５１０）は、前記クロック信号（５１２）のエッジをストローブ信号（１１４）のエッジと実質的に整合させる回路（５１０）と、
前記クロック信号（５１２）を所定の時間量だけ遅延させる回路（５２０）と
を具備する
請求項６に記載の装置。
【請求項８】
前記クロック生成回路（３５２）は、
前記クロック信号（３５４）のエッジをストローブ信号（１１４）のエッジと実質的に整合させる回路
を具備し、
前記制御信号生成回路（３５６，６１０）は、
１つ以上のラッチ制御信号（６１２）のエッジを前記クロック信号（３５４）のエッジと実質的に整合させる回路（６１０）と、
１つ以上のラッチ制御信号（６１２）を所定の時間量だけ遅延させる回路（６２０）と
を具備する
請求項６に記載の装置。
【請求項９】
前記クロック信号（３５４，５１２）の整合のためのストローブ信号（１１４）を受け取ることを要求するクロック整合制御回路（３８０）
を具備する請求項６に記載の装置。
【請求項１０】
１つ以上のプロセッサ（１４０２）と、
１つ以上のメモリ・モジュール（１３１０，１４１０）と、
１つ以上のプロセッサ（１４０２）と１つ以上のメモリ・モジュール（１３１０，１４１０）に結合されたメモリ・コントローラ（１３２０，１４２０）と
を備え、
前記メモリ・コントローラ（１３２０，１４２０）は、
メモリ・モジュール（１３１０，１４１０）から受け取ったストローブ信号（１１４，１３１４）に対して整合されたクロック（３５４，５１２）を使用するデータ信号受信ラッチ制御
を有するシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ信号受信の分野に関する。
【背景技術】
【０００２】
あるダブル・データ・レート（ＤＤＲ）同期ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）システムは、プリント回路基板に取り付けられたメモリ・コントローラと１つまたは複数のＤＤＲ  ＳＤＲＡＭメモリ・モジュールとの間のデータ伝送を支援するためにストローブ信号を使用する。
メモリ読み出し操作の場合、ＤＤＲ  ＳＤＲＡＭメモリ・モジュールは、ストローブ信号を、関連したデータ信号と共にメモリ・コントローラに送り、メモリ・コントローラは、そのストローブ信号を使用してデータ信号をラッチする。
メモリ書き込み操作の場合、メモリ・コントローラは、同様に、ストローブ信号を、関連したデータ信号と共にＤＤＲ  ＳＤＲＡＭメモリ・モジュールに送り、ＤＤＲ  ＳＤＲＡＭメモリ・モジュールは、そのストローブ信号を使用してデータ信号をラッチする。
【０００３】
データ信号が適切なタイミングで確実にラッチされるのを支援するために、ストローブ信号は、その関連したデータ信号に対して１／４位相遅延されなければならず、またＤＤＲ  ＳＤＲＡＭメモリ・モジュールは、メモリの読み出し操作または書き込み操作のストローブ信号を遅延させないので、プリント回路基板のストローブ信号経路用のトレースは、メモリの読み出し操作と書き込み操作両方にこの遅延を実現するように延長される。
【０００４】
しかしながら、この遅延を実現するトレースの長さは、ストローブ信号とその関連データ信号を駆動するクロック周波数の関数である。
所定のプリント回路基板上のＤＤＲ  ＳＤＲＡＭシステムは、特定の周波数範囲だけで駆動されているので、他の周波数に対応するにはプリント回路基板の設計変更が必要である。
また、ストローブ信号経路を延長すると、その遅延を実現するトレースの長さが長くなりすぎる可能性があるので、プリント回路基板設計者にとって問題となることがある。
【０００５】
ストローブ信号経路トレースを延長する代わりに、メモリ・コントローラは、ＤＤＲ  ＳＤＲＡＭメモリ・モジュールにデータを書き込みＤＤＲ  ＳＤＲＡＭメモリ・モジュールからデータを読み出す際にストローブ信号を遅延させる遅延回路を含むことがある。
しかしながら、メモリ読み出しのためにメモリ・コントローラによって実現される遅延は、例えばメモリ・コントローラおよび／またはＤＤＲ  ＳＤＲＡＭメモリ・モジュールのプロセスの変動、電源電圧の変動、および／または温度の変動によって、ＤＤＲ  ＳＤＲＡＭメモリ・モジュールからのストローブ信号の１／４位相から変化することがある。
そのようなプロセス、電圧および／または温度（ＰＶＴ）の変動によるこのストローブ遅延の変化は、メモリ・コントローラがデータ信号を十分に高い信頼性で駆動し適切なタイミングでラッチするクロック周波数を制限することがある。
【特許文献１】米国特許第６０２８８１６号
【特許文献２】米国特許第６３３３８７５号
【特許文献３】米国特許第６４６６４９１号
【特許文献４】米国特許第６４８４２６８号
【特許文献５】米国公開特許第２００２／０１４７８９２号
【特許文献６】米国公開特許第２００２／０１４７８９６号
【特許文献７】米国公開特許第２００２／０１４７８９８号
【特許文献８】米国公開特許第２００２／０１７２０７９号
【特許文献９】米国公開特許第２００３／０００２３１６号
【特許文献１０】米国公開特許第２００３／０００４６６７号
【発明の開示】
【課題を解決するための手段】
【０００６】
送信装置から受け取ったストローブ信号のエッジに対して整合された（ａｌｉｇｎｅｄ）クロック信号を生成する。
そのクロック信号を使用して送信装置から受け取った１つまたは複数のデータ信号をラッチする。
【０００７】
本発明の１つまたは複数の実施形態は、同じ参照が類似の要素を示す添付図面の図に限定ではなく例として示される。
【発明を実施するための最良の形態】
【０００８】
以下の詳細な説明は、ストローブ信号に対して整合されたクロックを使用するデータ信号受信ラッチ制御の実施形態について述べる。
【０００９】
図１は、１つの実施形態に関して、送信装置１１０と、ストローブ信号１１４に対して整合されたクロックを使用するデータ信号受信ラッチ制御を有する受信装置１２０とを含むシステム１００を示す。
送信装置１１０は、受信装置１２０に１つまたは複数のデータ信号１１２を送るように受信装置１２０に結合されている。
【００１０】
送信装置１１０は、受信装置１２０が１つまたは複数の関連したデータ信号１１２を識別するのに役立つように、１組または複数組の１つまたは複数のデータ信号１１２と関連した１つまたは複数のストローブ信号１１４を受信装置１２０に送る。
受信装置１２０は、１つまたは複数のデータ信号１１２と、１つまたは複数の関連したストローブ信号１１４の１組または複数組を受け取る。
【００１１】
１つの実施形態の受信装置１２０は、図２の流れ図２００より、送信装置１１０からの１つまたは複数のデータ信号１１２をラッチしてもよい。
受信装置１２０は、図２のブロック２０２で、送信装置１１０から受け取ったストローブ信号１１４のエッジに対して整合したクロック信号を生成し、ブロック２０４で、生成したクロック信号を使用して送信装置１１０から受け取った１つまたは複数のデータ信号１１２をラッチする。
【００１２】
送信装置１１０と受信装置１２０はそれぞれ、１つまたは複数のデータ信号１１２をこのように送受信するために任意の適切な回路を含むことができる。
１つの実施形態の送信装置１１０が、集積回路として構成されてもよく、１つの実施形態の受信装置１２０が、集積回路として構成されてもよい。
【００１３】
受信ストローブ信号１１４に対して整合したクロック信号を生成して、１つまたは複数の受信データ信号１１２をラッチすることによって、１つの実施形態の受信装置１２０は、例えば送信装置１１０および／または受信装置１２０のプロセスの変動、電源電圧の変動、および／または温度の変動によるタイミング変動の問題を減少させまたは最小にした状態で、送信装置１１０から１つまたは複数のデータ信号１１２を受け取りラッチしてもよい。
また、１つの実施形態の受信装置１２０は、送信装置１１０から受信装置１２０にストローブ信号１１４を送るプリント回路基板トレースの長さの問題を減少させまたは最小にした状態で、送信装置１１０によって任意の適切なクロック周波数で駆動される１つまたは複数のデータ信号１１２を受け取りラッチすることができる。
【００１４】
１つの実施形態のシステム１００は、図３に示したように、送信装置１１０と受信装置１２０の両方のクロック回路を支援する任意の適切なパルス幅と任意の適切な周波数を有するシステム・クロック信号３３２を生成し出力するシステムクロック・ソース３３０を含み、これは、送信装置１１０と受信装置１２０の間の通信を同期させるの役立つ。
【００１５】
１つの実施形態の受信装置１２０は、図３に示したように、ローカル・クロック・ソース３４０、ラッチ制御回路３５０、ラッチ回路３６０、および送信装置１１０から１つまたは複数のデータ信号１１２を受け取りラッチする受信器制御回路３７０を含んでもよい。
【００１６】
１つの実施形態のローカル・クロック・ソース３４０は、システム・クロック信号３３２を受け取り、ローカル・クロック信号３４２を生成し出力して受信装置１２０のクロック回路を支援するように結合されることがある。
ローカル・クロック・ソース３４０は、任意の適切なパルス幅、任意の適切な周波数、およびシステム・クロック信号３３２に対する任意の適切な関係を有するローカル・クロック信号３４２を任意の適切な方式で生成する任意の適切な回路を含むことができる。
１つの実施形態のローカル・クロック・ソース３４０は、ローカル・クロック信号３４２としてシステム・クロック信号３３２を出力してもよい。
１つの実施形態のローカル・クロック・ソース３４０は、システム・クロック信号３３２の約２倍のパルス幅と約半分の周波数を有するローカル・クロック信号３４２を生成し出力してもよい。
【００１７】
１つの実施形態の受信装置１２０は、図４の流れ図４００に従って、送信装置１１０から１つまたは複数のデータ信号１１２を受け取りラッチしてもよい。
【００１８】
図４のブロック４０２で、受信装置１２０は、１組または複数組の１つまたは複数のデータ信号１１２と１つまたは複数の関連したストローブ信号１１４を受け取る。
受信装置１２０は、１組または複数組の任意の適切な数の１つまたは複数のデータ信号１１２と１つまたは複数の関連したストローブ信号１１４を、任意の適切な数の１つまたは複数の信号線を介して任意の適切な方式で受け取ることができる。
【００１９】
１つの実施形態の受信装置１２０は、送信装置１１０に要求信号３２２を送って送信装置１１０に１つまたは複数のデータ信号を要求してもよい。
要求信号３２２は、任意の適切なフォーマットで実施された任意の適切な情報を含むことができ、任意の適切な数の信号線を介して送ることができる。
１つの実施形態では、図３に示したように、受信器制御回路３７０は、要求信号３２２を生成し送信装置１１０に送ってもよい。
【００２０】
もう１つの実施形態の場合、送信装置１１０が、１つまたは複数のデータ信号１１２を受信装置１２０に送り始めてもよい。
【００２１】
１つの実施形態の受信装置１２０は、１つのストローブ信号１１４と、関連した１組の任意の適切な数の１つまたは複数のデータ信号１１２を一度に受け取ることができる。
もう１つの実施形態の受信装置１２０は、１つのストローブ信号１１４と、関連した１組の複数のデータ信号１１２とを一度に受け取ってもよい。
【００２２】
１つの実施形態の受信装置１２０は、１つのストローブ信号１１４と、関連した複数組の任意の適切な数の１つまたは複数のデータ信号１１２を受け取ることができる。
１つの実施形態の受信装置１２０は、第１組の１つまたは複数のデータ信号１１２と関連付けられた、例えば立ち上がりエッジのような第１のエッジと、第２組の１つまたは複数のデータ信号１１２と関連付けられた、例えば立ち下がりエッジのような第２のエッジとを有するパルスを定義するストローブ信号１１４を生成し送信する送信装置１１０から、ストローブ信号１１４と１つまたは複数のデータ信号１１２を受け取ってもよい。
【００２３】
１つの実施形態の受信装置１２０は、１つまたは複数のデータ信号１１２と実質的に整合したストローブ信号１１４を生成し送信する送信装置１１０から、ストローブ信号１１４と１つまたは複数のデータ信号１１２を受け取ってもよい。
もう１つの実施形態の受信装置１２０は、１つまたは複数のデータ信号１１２に対して所定の時間量だけ遅延されたストローブ信号１１４を生成し送信する送信装置１１０から、ストローブ信号１１４と１つまたは複数のデータ信号１１２を受け取ってもよい。
【００２４】
１つの実施形態では、図３に示したように、１つまたは複数のデータ信号１１２を受け取るラッチ回路３６０が結合され、１つまたは複数のストローブ信号１１４を受け取るラッチ制御回路３５０が結合されている。
【００２５】
図４のブロック４０４で、受信装置１２０が、ストローブ信号１１４のエッジに対して整合されたクロック信号を生成する。
受信装置１２０は、任意の適切なパルス幅、任意の適切な周波数、およびストローブ信号１１４のエッジに対して任意の適切な関係を有する任意の適切なクロック信号を任意の適切な方式で生成することができる。
【００２６】
１つの実施形態では、図３に示したように、ラッチ制御回路３５０は、１つまたは複数のストローブ信号１１４を受け取ってストローブ信号１１４のエッジに対して整合されたクロック信号３５４を生成するために結合されたクロック生成回路３５２を含む。
クロック生成回路３５２は、ストローブ信号１１４のエッジに対して整合されたクロック信号３５４を生成する任意の適切な回路を含むことができる。
１つの実施形態のクロック生成回路３５２は、クロック生成回路３５２がストローブ信号１１４を引き続き受け取るときにクロック信号３５４を整合させることによって、クロック信号３５４をストローブ信号１１４のエッジに対して整合を維持する働きをしてもよい。
【００２７】
１つの実施形態のクロック生成回路３５２は、クロック信号３５４を、送信装置１１０によって生成されたストローブ信号１１４と実質的に同期した関係あるいは別の所定の関係で生成するのを支援するために、ストローブ信号１１４のエッジに対して整合されたクロック信号３５４を生成してもよい。
次に、受信装置１２０は、例えば送信装置１１０および／または受信装置１２０のプロセスの変動、電源電圧の変動、および／または温度の変動のために、ローカル・クロック信号３４２が、送信装置１１０がストローブ信号１１４を生成するために使用するクロック信号からずれやすくなるので、クロック信号３５４を使用して、ローカル・クロック信号３４２を使用して１つまたは複数のデータ信号１１２をラッチするよりも高い信頼性で送信装置１１０から１つまたは複数のデータ信号１１２をラッチしてもよい。
【００２８】
１つの実施形態のクロック生成回路３５２は、ローカル・クロック信号３４２を受け取ってクロック信号３５４を生成するのを支援するように結合されてもよい。
１つの実施形態のクロック生成回路３５２は、ローカル・クロック信号３４２をストローブ信号１１４のエッジに対して整合させることによって、クロック信号３５４を生成してもよい。
もう１つの実施形態のクロック生成回路３５２は、例えばローカル・クロック信号３４２を逓倍または分割することによってローカル・クロック信号３４２から別のクロック信号を生成し、得られたクロック信号をストローブ信号１１４のエッジに対して整合させることによって、クロック信号３５４を生成してもよい。
【００２９】
１つの実施形態のクロック生成回路３５２は、クロック信号３５４のエッジがストローブ信号１１４のエッジと実質的に整合されたクロック信号３５４を生成してもよい。
１つの実施形態の場合、ストローブ信号１１４の周波数に対するクロック信号３５４の周波数の比率は、ほぼｍ：ｎでよく、ここで、ｍとｎは整数である。
ｍがｎと等しい場合、すなわち、クロック信号３５４の周波数が、送信装置１１０がストローブ信号１１４を生成する周波数と実質的に同じ場所は、１つの実施形態のクロック生成回路３５２は、ストローブ信号１１４と実質的に位相が整合されたクロック信号３５４を生成してもよい。
【００３０】
１つの実施形態のクロック生成回路３５２は、クロック信号３５４のエッジがストローブ信号１１４のエッジから所定の時間量だけ遅延されたクロック信号３５４を生成してもよい。
１つの実施形態のクロック生成回路３５２は、ストローブ信号１１４に対して位相が遅延されたクロック信号３５４を生成してもよい。
１つの実施形態のクロック生成回路３５２は、１つまたは複数のデータ信号１１２をラッチするときのタイミング合せを支援するために、ストローブ信号１１４に対して適切な所定の時間量だけクロック信号３５４を遅延させてもよい。
【００３１】
例えば送信装置１１０がストローブ信号線を駆動していないときに、送信装置１１０が、ストローブ信号線を高インピーダンス状態で浮動させる場合、１つの実施形態のクロック生成回路３５２は、図３に示したように、例えば、ストローブ信号線に１つまたは複数のストローブ信号１１４を受け取るように結合され、受信器制御回路３７０から１つまたは複数のゲート信号３７２を受け取るように結合されたＡＮＤゲート３５１を介して、１つまたは複数のゲート制御ストローブ信号を受け取るように結合されてもよい。
次に、１つの実施形態の受信器制御回路３７０は、送信装置１１０がストローブ信号線を使用していないときにストローブ信号線上にありまた他の状況でクロック信号３５４の整合を妨げる可能性があるノイズをクロック生成回路３５２が受け取らないように支援してもよい。
もう１つの実施形態のラッチ制御回路３５０は、受信器制御回路３７０がクロック生成回路３５２によるストローブ信号線上の信号の受信を選択的に制御するのを支援するために、１つまたは複数のゲート信号３７２に応じる任意の他の適切な回路を含んでもよい。
【００３２】
１つの実施形態のクロック生成回路３５２は、図５に示したように、ストローブ整合クロック生成回路５１０と遅延回路５２０を含んでもよい。
【００３３】
ストローブ整合クロック生成回路５１０は、１つまたは複数のストローブ信号１１４を受け取るように結合され、１つの実施形態では、ストローブ整合クロック信号５１２のエッジがストローブ信号１１４のエッジと実質的に整合した状態のストローブ整合クロック信号５１２を生成することができる。
ストローブ整合クロック生成回路５１０は、任意の適切なパルス幅、任意の適切な周波数、およびストローブ信号１１４のエッジに対して任意の適切な位相関係のストローブ整合クロック信号５１２を、任意の適切な方法で生成することができる。
ストローブ整合クロック信号５１２の周波数が、送信装置１１０がストローブ信号１１４を生成する周波数と実質的に同じ場合、１つの実施形態のストローブ整合クロック生成回路５１０は、ストローブ信号１１４と実質的に位相が整合されたストローブ整合クロック信号５１２を生成することができる。
【００３４】
ストローブ整合クロック生成回路５１０は、任意の適切な回路を含むことができる。
１つの実施形態のストローブ整合クロック生成回路５１０は、ストローブ整合クロック信号５１２を生成する追跡補間回路を含んでもよい。
１つの実施形態のストローブ整合クロック生成回路５１０は、ストローブ整合クロック信号５１２の生成を支援するためにローカル・クロック信号３４２を受け取るように結合されてもよい。
【００３５】
ストローブ整合クロック信号５１２を受け取って、ストローブ整合クロック信号５１２を所定の時間長だけ遅延させてクロック信号３５４を生成するために、遅延回路５２０が結合されている。
１つの実施形態の遅延回路５２０は、ストローブ整合クロック信号５１２に対して位相を遅らせたクロック信号３５４を生成してもよい。
次に、ストローブ整合クロック信号５１２の周波数が、送信装置１１０がストローブ信号１１４を生成する周波数と実質的に同じ場合は、１つの実施形態の遅延回路５２０は、ストローブ信号１１４に対して位相を遅らせたクロック信号３５４を生成してもよい。
【００３６】
遅延回路５２０は、任意の適切な回路を含むことができる。
１つの実施形態の遅延回路５２０は、クロック信号３５４を生成するために、ストローブ整合クロック信号５１２を所定の時間量だけ遅延させるロック・ループ（ＤＬＬ）を含んでもよい。
【００３７】
図４のブロック４０６で、受信装置１２０は、ブロック４０４で生成されたクロック信号に対して整合された１つまたは複数のラッチ制御信号を生成する。
受信装置１２０は、任意の適切な数の信号線を介して任意の適切な数の１つまたは複数のラッチ制御信号を任意の適切な方式で生成して、任意の適切な数の１つまたは複数のデータ信号１１２をラッチすることができる。
【００３８】
１つの実施形態の受信装置１２０は、同時に１つまたは複数のデータ信号１１２をラッチするために１つのラッチ制御信号３５８を生成することができる。
１つの実施形態の受信装置１２０は、同時に１組の１つまたは複数のデータ信号１１２をラッチするために１つのラッチ制御信号３５８を生成することができる。
１つの実施形態の受信装置１２０は、複数のラッチ制御信号３５８を生成して１組の複数のデータ信号１１２を同時にラッチしてもよい。
１つの実施形態の受信装置１２０は、複数のラッチ制御信号３５８を生成して複数組の１つまたは複数のデータ信号１１２をラッチしてもよい。
【００３９】
１つの実施形態では、図３に示したように、ラッチ制御回路３５０は、クロック信号３５４に対して整合された１つまたは複数のラッチ制御信号３５８を生成するために、クロック信号３５４を受け取るように結合された制御信号生成回路３５６を含む。
制御信号生成回路３５６は、クロック信号３５４に対して整合された１つまたは複数のラッチ制御信号３５８を生成する任意の適切な回路を含むことができる。
【００４０】
１つの実施形態の制御信号生成回路３５６は、制御信号生成回路３５６が１つまたは複数のラッチ制御信号３５８を生成するタイミング合わせを支援するために、受信器制御回路３７０から１つまたは複数の受信信号３７３を受け取るように結合されてもよい。
１つの実施形態の受信器制御回路３７０は、要求信号３２２を送信装置１１０に送ったときに１つまたは複数の受信信号３７３を生成してもよい。
１つの実施形態の受信器制御回路３７０は、要求信号３２２を送った後に適切な遅延で受信信号３７３を生成することができる。
１つの実施形態の制御信号生成回路３５６は、制御信号生成回路３５６が１つまたは複数のラッチ制御信号３５８を生成するタイミング合わせを支援するために、受信信号３７３の追加または代用として１つまたは複数のストローブ信号１１４および／または１つまたは複数のゲート信号３７２を受け取るように結合されてもよい。
【００４１】
１つの実施形態の制御信号生成回路３５６は、クロック信号３５４のエッジに応じて１つまたは複数のラッチ制御信号３５８を生成してもよい。
１つの実施形態の制御信号生成回路３５６は、１つまたは複数のラッチ制御信号３５８のエッジがクロック信号３５４のエッジと実質的に整合され１つまたは複数のラッチ制御信号３５８を生成してもよい。
１つの実施形態の制御信号生成回路３５６は、１つまたは複数のラッチ制御信号３５８のエッジがクロック信号３５４のエッジから所定の時間量だけ遅延された状態で１つまたは複数のラッチ制御信号３５８を生成してもよい。
１つの実施形態の制御信号生成回路３５６は、１つまたは複数のデータ信号１１２をラッチするタイミング合わせを支援するために、１つまたは複数のラッチ制御信号３５８をクロック信号３５４に対して適切な所定の時間量だけ遅延させることがある。
【００４２】
クロック生成回路３５２が、ストローブ信号１１４のエッジと実質的に整合されたエッジのクロック信号３５４を生成する場合、１つの実施形態の制御信号生成回路３５６は、図６に示したように、ストローブ整合制御信号生成回路６１０と遅延回路６２０を含んでもよい。
【００４３】
ストローブ整合制御信号生成回路６１０は、クロック信号３５４を受け取るよううに結合され、１つの実施形態では、１つまたは複数のストローブ整合ラッチ制御信号６１２のエッジがクロック信号３５４のエッジと実質的に整合された状態の１つまたは複数のストローブ整合ラッチ制御信号６１２を生成する。
ストローブ整合制御信号生成回路６１０は、任意の適切な数の１つまたは複数のストローブ整合ラッチ制御信号６１２を任意の適切な方式で任意の適切な数の信号線を介して生成することできる。
１つの実施形態のストローブ整合制御信号生成回路６１０は、ストローブ整合制御信号生成回路６１０が１つまたは複数のストローブ整合ラッチ制御信号６１２を生成するタイミング合わせを支援するために、１つまたは複数の受信信号３７３、１つまたは複数のゲート信号３７２、および／または１つまたは複数のストローブ信号１１４を受け取るために結合されてもよい。
ストローブ整合制御信号生成回路６１０は、任意の適切な回路を含むことができる。
【００４４】
遅延回路６２０は、１つまたは複数のストローブ整合ラッチ制御信号６１２を受け取って、１つまたは複数のストローブ整合ラッチ制御信号６１２を所定の時間量だけ遅延させた１つまたは複数のラッチ制御信号３５８を生成するために結合される。
１つの実施形態の遅延回路６２０は、クロック信号３５４を受け取って、クロック信号３５４に対して位相が遅れた１つまたは複数のラッチ制御信号３５８の生成を支援するように結合されてもよい。
【００４５】
図４のブロック４０８で、受信装置１２０は、１組または複数組の１つまたは複数のデータ信号１１２を、１つまたは複数のラッチ制御信号３５８によってラッチする。
受信装置１２０は、１組または複数組の１つまたは複数のデータ信号１１２を１つまたは複数のラッチ制御信号３５８によって任意の適切な方式でラッチすることができる。
【００４６】
１つの実施形態の受信装置１２０は、１つのラッチ制御信号３５８を使用して１つまたは複数のデータ信号１１２を一度にラッチしてもよい。
１つの実施形態の受信装置１２０は、１つのラッチ制御信号３５８を使用して１組の１つまたは複数のデータ信号１１２を一度にラッチしてもよい。
１つの実施形態の受信装置１２０は、複数のラッチ制御信号３５８を使用して１組の複数のデータ信号１１２を一度にラッチしてもよい。
１つの実施形態の受信装置１２０は、複数のラッチ制御信号３５８を使用して複数組の１つまたは複数のデータ信号１１２をラッチしてもよい。
【００４７】
１つの実施形態では、図３に示したように、ラッチ回路３６０は、１つまたは複数のラッチ制御信号３５８を受け取って１つまたは複数のデータ信号１１２をラッチするために結合される。
ラッチ回路３６０は、１つまたは複数のラッチ制御信号３５８を使用して１つまたは複数のデータ信号１１２をラッチする任意の適切な回路を含むことができる。
【００４８】
１つの実施形態のラッチ回路３６０は、１つのラッチ制御信号３５８を使用して１つまたは複数の受信データ信号１１２をラッチするラッチを含んでもよい。
１つの実施形態のラッチ回路３６０は、１つのラッチ制御信号３５８を使用して１組の１つまたは複数のデータ信号１１２をラッチするラッチを含んでもよい。
１つの実施形態のラッチ回路３６０は、複数のラッチ制御信号３５８を使用して複数のデータ信号１１２をラッチする複数のラッチを含んでもよい。
１つの実施形態のラッチ回路３６０は、複数のラッチ制御信号３５８を使用して複数組の１つまたは複数のデータ信号１１２をラッチする複数のラッチを含んでもよい。
【００４９】
１つの実施形態のラッチ回路３６０は、ローカル・クロック信号３４２を受け取って、ローカル・クロック信号３４２に対して整合された１つまたは複数のデータ入力信号３６２としてラッチ回路３６０からの１つまたは複数のデータ信号１１２の出力をクロックするのを支援するように結合されてもよい。
１つの実施形態のラッチ回路３６０は、ローカル・クロック信号３４２を受け取って、ローカル・クロック信号３４２に対して整合された１つまたは複数のデータ入力信号３６２のとしてラッチ回路３６０からの１つまたは複数のデータ信号１１２を出力するのを支援するように結合された、例えばバッファのような任意の適切な回路を含むことができる。
【００５０】
ラッチ回路３６０が複数のラッチを含む場合、１つの実施形態のラッチ回路３６０が、受信器制御回路３７０から１つまたは複数のカウント信号３７４を受け取って、複数のラッチのうちの任意の１つのラッチから１つまたは複数のデータ信号１１２を出力するタイミング合わせを支援するように結合されてもよい。
１つの実施形態の受信器制御回路３７０は、送信装置１１０に要求信号３２２を送ったときに１つまたは複数のカウント信号３７４を生成してもよい。
１つの実施形態の受信器制御回路３７０は、要求信号３２２を送った後の適切な遅延でカウント信号３７４を生成してもよい。
【００５１】
１つの実施形態のラッチ回路３６０は、カウント信号３７４の追加または代替として、１つまたは複数のゲート信号３７２および／または１つまたは複数の受信信号３７３を受け取って、複数のラッチのうちの任意の１つのラッチから１つまたは複数のデータ信号１１２を出力するタイミング合わせを支援するために結合されてもよい。
【００５２】
１つの実施形態のラッチ回路３６０は、図７に示したように、複数のラッチ７１０、７２０、７３０および７４０、マルチプレクサ（ＭＵＸ）７５０、ＭＵＸ選択ロジック７６０、およびバッファ７７０を含むこともある。
４つのラッチ７１０、７２０、７３０および７４０の文脈で説明するが、他の実施形態のラッチ回路３６０は、２つ、３つまたは４つを超えるラッチを含んでもよい。
【００５３】
ラッチ７１０、７２０、７３０および７４０は、１つまたは複数のデータ信号１１２と１つまたは複数のラッチ制御信号３５８を受け取って１つまたは複数の受信データ信号１１２をラッチするように結合される。
１つの実施形態のラッチ７１０、７２０、７３０および７４０はそれぞれ、１組の１つまたは複数のデータ信号１１２を受け取るように結合されてもよい。
１つの実施形態のラッチ７１０、７２０、７３０および７４０は、図７に示したように、１つまたは複数のデータ信号１１２を受け取るように１つまたは複数の共通信号線に結合されてもよい。
１つの実施形態のラッチ７１０、７２０、７３０および７４０はそれぞれ、図７に示したように、それぞれの信号線を介してラッチ制御信号３５８を受け取り、１つまたは複数のデータ信号１１２をラッチするように結合されてもよい。
ラッチ７１０、７２０、７３０および７４０はそれぞれ、１つまたは複数のラッチ出力信号７１２、７２２、７３２および７４２として１つまたは複数のデータ信号１１２をそれぞれ出力してもよい。
【００５４】
ＭＵＸ７５０は、ラッチ出力信号７１２、７２２、７３２および７４２を受け取って、１つまたは複数のＭＵＸ出力信号７５２として、選択的な方式で、任意の１つのラッチ７１０、７２０、７３０および７４０からそれぞれ１つまたは複数のデータ信号１１２を出力するように結合される。
ＭＵＸ７５０は、ＭＵＸ選択ロジック７６０によって生成された１つまたは複数のＭＵＸ選択信号７６２を受け取って、ＭＵＸ出力信号７５２として出力するためにラッチ出力信号７１２、７２２、７３２または７４２を選択するように結合される。
【００５５】
１つの実施形態のＭＵＸ選択ロジック７６０は、１つまたは複数のカウント信号３７４を受け取るように結合され、１つまたは複数のカウント信号３７４に応じて１つまたは複数のＭＵＸ選択信号７６２を生成して、ＭＵＸ出力信号７５２として出力するためにラッチ出力信号７１２、７２２、７３２または７４２を選択する支援をし、かつラッチ出力信号７１２、７２２、７３２、および７４２をＭＵＸ出力信号７５２として出力するタイミング合わせを支援することができる。
１つの実施形態のＭＵＸ選択ロジック７６０は、カウント信号３７４の追加または代用として、１つまたは複数のゲート信号３７２および／または１つまたは複数の受信信号３７３を受け取って、ＭＵＸ出力信号７５２として出力するためにラッチ出力信号７１２、７２２、７３２または７４２を選択する支援をし、かつラッチ出力信号７１２、７２２、７３２および７４２をＭＵＸ出力信号７５２として出力するタイミング合わせを支援するように結合されてもよい。
１つの実施形態のＭＵＸ選択ロジック７６０は、ローカル・クロック信号３４２を受け取って、ラッチ出力信号７１２、７２２、７３２または７４２の選択をクロックする支援するように結合されてもよい。
【００５６】
ＭＵＸ出力信号７５２として出力するために、どれか１つのラッチ７１０、７２０、７３０または７４０からのラッチ出力信号７１２、７２２、７３２または７４２をそれぞれ選択し、同時に別のラッチ７１０、７２０、７３０または７４０に１つまたは複数のデータ信号１１２を受け取ることによって、１つの実施形態の受信装置１２０は、送信装置１１０からデータ信号１１２を比較的高速で送るのを支援することができる。
【００５７】
バッファ７７０は、ＭＵＸ出力信号７５２を受け取るように結合され、ＭＵＸ出力信号７５２を１つまたは複数のデータ入力信号３６２として記憶し出力する。
１つの実施形態のバッファ７７０は、ローカル・クロック信号３４２を受け取って、ローカル・クロック信号３４２に対して整合されたデータ入力信号３６２としてＭＵＸ出力信号７５２の出力をクロックするのを支援するように結合さてもよい。
バッファ７７０は、任意の適切な回路を含むことがある。
１つの実施形態のバッファ７７０は、１つまたは複数のデータ信号をそれぞれ記憶する１つまたは複数のＤ型フリップフロップを含んでもよい。
【００５８】
タイミング図の例
図８は、１つの実施形態のために、受信装置１２０が、図５に示したようなラッチ制御回路３５０の１つの実施形態と、図７に示したようなラッチ回路３６０の１つの実施形態とを含むタイミング図の例８００を示し、この場合、ローカル・クロック・ソース３４０は、ローカル・クロック信号３４２としてシステム・クロック信号３３２を出力し、受信装置１２０は、第１組の１つまたは複数のデータ信号１１２と関連した第１のエッジと、第２組の１つまたは複数のデータ信号１１２と関連した第２のエッジとを有するパルスを定義し、かつ１つまたは複数のデータ信号１１２と実質的に整合した１つまたは複数のストローブ信号１１４を受け取る。
【００５９】
図３、図５、図７、および図８に示したように、クロック生成回路３５２は、送信装置１１０によって生成されたストローブ信号１１４と実質的に同期したストローブ整合クロック信号５１２を生成し、ストローブ整合クロック信号５１２を約１／４位相だけ遅らせることによってクロック信号３５４を生成する。
制御信号生成回路３５６は、受信信号３７３に応じて、各ラッチ７１０、７２０、７３０および７４０ごとに、クロック信号３５４と実質的に整合された各ラッチ制御信号３５８を生成して、各ラッチ７１０、７２０、７３０および７４０内の各組Ｄ１、Ｄ２、Ｄ３、およびＤ４の１つまたは複数のデータ信号１１２をラッチする。
【００６０】
制御信号生成回路３５６が、各ラッチ制御信号３５８を１つの二進信号として生成する図８の例では、各ラッチ７１０、７２０、７３０および７４０は、例えばハイ状態のような第１の状態のラッチ制御信号３５８に応じて、ラッチ７１０、７２０、７３０および７４０の入力にそれぞれ１組のデータ信号１１２を出力するかまたは通す。
各ラッチ７１０、７２０、７３０および７４０は、第１の状態から例えばロー状態のような第２の状態へのラッチ制御信号３５８の遷移に応じて、ラッチ７１０、７２０、７３０および７４０の入力においてそれぞれ１組のデータ信号をラッチする。
各ラッチ７１０、７２０、７３０および７４０は、第２の状態のラッチ制御信号３５８に応じて、ラッチ７１０、７２０、７３０および７４０によってラッチされた１組のデータ信号１１２をそれぞれ出力する。
【００６１】
図８に示したように、ラッチ回路３６０が組Ｄ１のデータ信号１１２を受け取るとき、制御信号生成回路３５６は、ラッチ出力信号７１２として組Ｄ１のデータ信号１１２を出力し、またラッチ出力信号７１２として組Ｄ１のデータ信号１１２を出力し続けながら組Ｄ１のデータ信号１１２をラッチするようにラッチ７１０を制御するラッチ制御信号３５８を生成する。
ラッチ回路３６０が組Ｄ２、Ｄ３およびＤ４のデータ信号１１２を受け取るとき、制御信号生成回路３５６は、同様に、ラッチ出力信号７２２、７３２および７４２として各組Ｄ２、Ｄ３およびＤ４のデータ信号１１２を出力し、各組Ｄ２、Ｄ３、およびＤ４のデータ信号１１２をラッチ出力信号７２２、７３２および７４２としてそれぞれ出力し続けながら各組Ｄ２、Ｄ３、およびＤ４のデータ信号１１２をラッチするように、ラッチ７２０、７３０および７４０をそれぞれ制御する各ラッチ制御信号３５８を生成する。
【００６２】
ＭＵＸ選択ロジック７６０は、カウント信号３７４に応じて、ＭＵＸ出力信号７５２として選択的にそれぞれラッチ７１０、７２０、７３０および７４０から組Ｄ１、Ｄ２、Ｄ３およびＤ４のデータ信号１１２を出力するようにＭＵＸ７５０を制御するＭＵＸ選択信号７６２を生成する。
ＭＵＸ選択ロジック７６０が、ＭＵＸ選択信号７６２を２桁の二進信号として生成する図８の例では、ＭＵＸ７５０は、それぞれ例えば００、０１、１０および１１のＭＵＸ選択信号７６２に応じて、ラッチ７１０、７２０、７３０および７４０から組Ｄ１、Ｄ２、Ｄ３およびＤ４のデータ信号１１２をそれぞれ出力する。
各組Ｄ１、Ｄ２、Ｄ３およびＤ４のデータ信号１１２が、ＭＵＸ出力信号７５２として出力されるとき、バッファ７７０は、ローカル・クロック信号３４２に応じて、データ入力信号３６２として各組Ｄ１、Ｄ２、Ｄ３およびＤ４のデータ信号１１２を記憶し出力する。
【００６３】
［代替のラッチ回路とタイミング図の例］
もう１つの実施形態のラッチ回路３６０は、図９に示したように、ラッチ７１０、７２０、７３０および７４０、複数のマルチプレクサ（ＭＵＸ）９５０、および９５５、ＭＵＸ選択ロジック７６０、ならびに複数のバッファ９７１、９７２および９７３を含んでもよい。
【００６４】
ＭＵＸ９５０は、ラッチ出力信号７２２および７４２を受け取って、１つまたは複数のＭＵＸ出力信号９５２として選択的に、任意の１つのラッチ７２０および７４０から１つまたは複数のデータ信号１１２をそれぞれ出力するように結合される。
ＭＵＸ９５５は、ラッチ出力信号７１２および７３２を受け取って、１つまたは複数のＭＵＸ出力信号９５７として選択的に、任意の１つのラッチ７１０および７３０から１つまたは複数のデータ信号１１２をそれぞれ出力するように結合される。
ＭＵＸ９５０および９５５は、ＭＵＸ選択ロジック７６０によって生成された１つまたは複数のＭＵＸ選択信号７６２を受け取って、ラッチ出力信号７２２または７４２をＭＵＸ出力信号９５２として出力するように選択し、ラッチ出力信号７１２または７３２をＭＵＸ出力信号９５７として出力するように選択するように結合される。
【００６５】
バッファ９７１は、ＭＵＸ出力信号９５２を受け取るように結合され、ＭＵＸ出力信号９５２を１つまたは複数のデータ入力信号３６２として記憶し出力する。
１つの実施形態のバッファ９７１は、ローカル・クロック信号３４２を受け取って、ローカル・クロック信号３４２に対して整合されたデータ入力信号３６２としてバッファ９７１から出入りするＭＵＸ出力信号９５２をクロックするのを支援するように結合されてもよい。
１つの実施形態のバッファ９７１は、例えば立ち上がりエッジのように、ローカル・クロック信号３４２のサイクルのエッジに応じてＭＵＸ出力信号９５２を記憶し出力することがある。
【００６６】
バッファ９７２は、ＭＵＸ出力信号９５７を受け取るように結合され、ＭＵＸ出力信号９５７を記憶しバッファ９７３に出力する。
バッファ９７３は、バッファ９７２からＭＵＸ出力信号９５７を受け取るように結合されており、ＭＵＸ出力信号９５７を記憶し、１つまたは複数のデータ入力信号３６２として出力する。
１つの実施形態のバッファ９７２は、ローカル・クロック信号３４２を受け取り、バッファ９７２との間でやりとりされるＭＵＸ出力信号９５７をクロックするのを支援するように結合されてもよい。
１つの実施形態のバッファ９７３は、ローカル・クロック信号３４２を受け取り、バッファ９７３との間でやりとりされるＭＵＸ出力信号９５７を、ローカル・クロック信号３４２に対して整合されたデータ入力信号３６２としてクロックするのを支援するように結合されてもよい。
１つの実施形態のバッファ９７２は、例えば立ち下がりエッジのようなローカル・クロック信号３４２のサイクルのエッジに応じてＭＵＸ出力信号９５７を記憶し出力してもよい。
１つの実施形態のバッファ９７３は、例えば立ち上がりエッジなどのローカル・クロック信号３４２のサイクルのエッジに応じてＭＵＸ出力信号９５７を記憶し出力してもよい。
【００６７】
バッファ９７１、９７２および９７３はそれぞれ、任意の適切な回路を含むことができる。
１つの実施形態のバッファ９７１、９７２および９７３はそれぞれ、１つまたは複数のデータ信号をそれぞれ記憶する１つまたは複数のＤ型フリップフロップを含んでもよい。
【００６８】
図１０は、１つの実施形態のためのタイミング図の例１０００を示し、この図において、受信装置１２０は、図５に示したようなラッチ制御回路３５０の１つの実施形態と、図９に示したようなラッチ回路３６０の１つの実施形態とを含み、ローカル・クロック・ソース３４０は、システム・クロック信号３３２の約２倍のパルス幅と約半分の周波数を有するローカル・クロック信号３４２を生成し出力し、受信装置１２０は、第１組の１つまたは複数のデータ信号１１２と関連した第１のエッジと、第２組の１つまたは複数のデータ信号１１２と関連した第２のエッジとを有するパルスを定義しかつ１つまたは複数のデータ信号１１２と実質的に整合した１つまたは複数のストローブ信号１１４を受け取る。
【００６９】
図３、図５、図９および図１０に示したように、クロック生成回路３５２は、送信装置１１０によって生成されたストローブ信号１１４と実質的に同期したストローブ整合クロック信号５１２を生成し、ストローブ整合クロック信号５１２を約１／４位相だけ遅らせることによりクロック信号３５４を生成する。
制御信号生成回路３５６は、受信信号３７３に応じて、各ラッチ７１０、７２０、７３０および７４０ごとに、各ラッチ７１０、７２０、７３０および７４０に各組Ｄ１、Ｄ２、Ｄ３、およびＤ４の１つまたは複数のデータ信号１１２をそれぞれラッチするために、クロック信号３５４と実質的に整合されたそれぞれのラッチ制御信号３５８を生成する。
【００７０】
制御信号生成回路３５６が単一の二進信号として各ラッチ制御信号３５８を生成する図１０の例では、各ラッチ７１０、７２０、７３０および７４０が、例えばハイ状態などの第１の状態のラッチ信号３５８に応じて、ラッチ７１０、７２０、７３０および７４０の出力に１組のデータ信号１１２を出力するかまたは通す。
各ラッチ７１０、７２０、７３０および７４０は、第１の状態から例えばロー状態のような第２の状態へのラッチ制御信号３５８の遷移に応じて、それぞれラッチ７１０、７２０、７３０および７４０の入力に１組のデータ信号をラッチする。
各ラッチ７１０、７２０、７３０および７４０はそれぞれ、第２の状態のラッチ制御信号３５８に応じて、ラッチ７１０、７２０、７３０および７４０によってラッチされた１組のデータ信号１１２を出力する。
【００７１】
図１０に示したように、ラッチ回路３６０が組Ｄ１のデータ信号１１２を受け取るとき、制御信号生成回路３５６は、組Ｄ１のデータ信号１１２をラッチ出力信号７１２として出力し、組Ｄ１のデータ信号１１２をラッチ出力信号７１２として出力し続けながら組Ｄ１のデータ信号１１２をラッチするようにラッチ７１０を制御するラッチ制御信号３５８を生成する。
ラッチ回路３６０が組Ｄ２、Ｄ３およびＤ４のデータ信号１１２を受け取ったとき、制御信号生成回路３５６は、同様に、各組Ｄ２、Ｄ３およびＤ４のデータ信号１１２をラッチ出力信号７２２、７３２および７４２としてそれぞれ出力し、各組Ｄ２、Ｄ３およびＤ４のデータ信号１１２をラッチ出力信号７２２、７３２および７４２として出力し続けながら各組Ｄ２、Ｄ３およびＤ４のデータ信号１１２をラッチするようにラッチ７２０、７３０および７４０をそれぞれ制御する各ラッチ制御信号３５８を生成する。
【００７２】
ＭＵＸ選択ロジック７６０は、カウント信号３７４に応じて、ラッチ７２０および７４０から組Ｄ２およびＤ４のデータ信号１１２をそれぞれＭＵＸ出力信号９５２として選択的に出力するようにＭＵＸ９５０を制御し、ラッチ７１０および７３０から組Ｄ１およびＤ３のデータ信号１１２をそれぞれＭＵＸ出力信号９５７として選択的に出力するようにＭＵＸ９５５を制御するＭＵＸ選択信号７６２を生成する。
ＭＵＸ選択ロジック７６０が、２桁の二進信号としてＭＵＸ選択信号７６２を生成する図１０の例では、ＭＵＸ選択信号７６２の一方の桁が例えばそれぞれ０と１のときに、ＭＵＸ９５０が、ラッチ７２０および７４０からそれぞれ組Ｄ２およびＤ４のデータ信号１１２を出力し、ＭＵＸ選択信号７６２の他方の桁がそれぞれ例えば０と１のときに、ＭＵＸ９５５が、ラッチ７１０および７３０からそれぞれ組Ｄ１およびＤ３のデータ信号１１２を出力する。
【００７３】
図１０に示したように、各組Ｄ２およびＤ４のデータ信号１１２が、ＭＵＸ出力信号９５２として出力されるとき、バッファ９７１は、例えば次の立ち上がりエッジのようなローカル・クロック信号３４２のエッジに応じて、各組Ｄ２およびＤ４のデータ信号１１２をデータ入力信号３６２として記憶し出力する。
各組Ｄ１およびＤ３のデータ信号１１２が、ＭＵＸ出力信号９５７として出力されるとき、バッファ９７２は、例えば次の立ち下がりエッジのようなローカル・クロック信号３４２のエッジに応じて、各組Ｄ１およびＤ３のデータ信号１１２を記憶し出力する。
【００７４】
１つの実施形態の場合、ローカル・クロック信号３４２の同じサイクル中にＭＵＸ出力信号９５２および９５７をそれぞれ出力するようにＭＵＸ９５０と９５５の両方を制御し、ローカル・クロック信号３４２のその同じサイクルの第１のエッジでＭＵＸ出力信号９５２をバッファし、ローカル・クロック信号３４２のその同じサイクルの第２のエッジでＭＵＸ出力信号９５７をバッファすることは、データ信号１１２を比較的高速で送信装置１１０から送るのに役立つことがある。
【００７５】
バッファ９７２が、各組Ｄ１およびＤ３のデータ信号１１２を出力するとき、バッファ９７３は、例えば次の立ち上がりエッジのようなローカル・クロック信号３４２のエッジに応じて、各組Ｄ１およびＤ３のデータ信号１１２をデータ入力信号３６２として記憶し出力する。
したがって、１つの実施形態のバッファ９７１および９７３は、データ入力信号３６２として、ローカル・クロック信号３４２のひとつのサイクル中に組Ｄ１とＤ２の両方のデータ信号１１２を出力し、ローカル・クロック信号３４２のもう１つのサイクル中に組Ｄ３とＤ４の両方のデータ信号１１２を出力してもよい。
【００７６】
［クロック整合の維持］
１つの実施形態の受信装置１２０は、送信装置１１０からストローブ信号１１４を受け取らずに時間の経過によるクロック信号のずれを最小にするために、ストローブ信号１１４に対するクロック信号の整合を維持するのに役立つことがある。
１つの実施形態の受信装置１２０は、図１１の流れ図１１００により、ストローブ信号１１４に対するクロック信号の整合を維持するのに役立つことがある。
【００７７】
図１１のブロック１１０２で、受信装置１２０は、ストローブ信号１１４を受け取らなかった場合に受信装置１２０が送信装置１１０にストローブ信号１１４を要求するまでの時間間隔を定義する。
受信装置１２０は、この時間間隔を任意の適切な方式で定義することができる。
例えば、１つの実施形態の受信器制御回路３７０は、時間間隔を定義し、その時間間隔を定義する任意の適切な値を定義する信号を、例えば受信器制御回路３７０のレジスタに記憶することができる。
１つの実施形態の受信器制御回路３７０は、図３に示したように、その信号を、間隔信号３７６としてクロック整合制御回路３８０に出力してもよい。
１つの実施形態の受信装置１２０は、電源投入時またはリセット時に時間間隔を定義してもよい。
【００７８】
図１１のブロック１１０４で、受信装置１２０は、受信装置１２０がストローブ信号１１４を受け取ってからの時間を追跡するのに役立つカウントを初期化する。
受信装置１２０は、カウントを、例えばゼロのような任意の適切な値に任意の適切な方式で初期化することができる。
１つの実施形態では、図１２に示したように、クロック整合制御回路３８０は、ローカル・クロック信号３４２を受け取って、カウントを維持し、それにより時間の追跡を支援するように結合されたカウンタ１２１０を含んでもよい。
１つの実施形態のカウンタ１２１０は、カウンタ１２１０を初期化するために、生成されたリセット信号３７８と受信器制御回路３７０からの出力を受け取るように結合されてもよい。
１つの実施形態の受信装置１２０は、電源投入時またはリセット時にカウンタ１２１０を初期化してもよい。
【００７９】
図１１のブロック１１０６で、受信装置１２０は、クロック信号をストローブ信号１１４に対して整合させるために、カウントに基づいてストローブ信号１１４を要求するかどうか識別する。
受信装置１２０は、カウントに基づいてストローブ信号１１４を要求するべきかどうかを、任意の適切な方式で識別することができる。
１つの実施形態では、図１２に示したように、クロック整合制御回路３８０は、受信器制御回路３７０から間隔信号３７６を受け取るように結合され、カウンタ１２１０からカウントを受け取るように結合されたコンパレータ１２２０を含むことがある。
コンパレータ１２２０は、そのカウントを、間隔信号３７６によって定義された値と比較して、カウントと間隔信号３７６で定義された値が所定の関係を満たす場合にストローブ信号１１４を要求すべきであると識別することができる。
時間を追跡するためにカウンタ１２１０を正の向きに進める場合、１つの実施形態のコンパレータ１２２０は、カウントを間隔信号３７６によって定義された値と比較し、カウントが、間隔信号３７６によって定義された値よりも大きいかそれと等しい場合にストローブ信号１１４を要求すべきであると識別してもよい。
時間を追跡するためにカウンタ１２１０を負の向きに進める場合、１つの実施形態のコンパレータ１２２０は、カウントを間隔信号３７６よって定義された値と比較し、カウントが、間隔信号３７６によって定義された値よりも小さいかまたはそれと等しい場合にはストローブ信号１１４を要求すべきであると識別してもよい。
【００８０】
もう１つの実施形態では、クロック整合制御回路３８０が、コンパレータ１２２０への出力のために間隔信号３７６を受け取り記憶するように結合されたレジスタを含むことがある。
【００８１】
受信装置１２０が、図１１のブロック１１０６で、ストローブ信号１１４を要求しないと識別した場合は、ブロック１１０８で受信装置はカウントを進める。
受信装置１２０は、任意の適切な量だけ任意の適切な向きに任意の適切な方式でカウントを進めることができる。
１つの実施形態では、図１２に示したように、カウンタ１２１０は、ローカル・クロック信号３４２に応じて進められる。
【００８２】
図１１のブロック１１１２で、受信装置１２０は、受信ストローブ信号１１４を受け取ったかどうか識別する。
受信装置１２０は、ストローブ信号１１４を受け取られたかどうかを任意の適切な方式で識別することができる。
１つの実施形態では、受信器制御回路３７０は、要求信号３２２を送信装置１１０に送ることに応じてストローブ信号１１４を受け取ったことを識別してもよい。
【００８３】
ストローブ信号１１４を受け取っていない場合、受信装置１２０は、ブロック１１０６で、クロック信号をストローブ信号１１４に対して整合させるために、進めカウントに基づいてストローブ信号１１４を要求すべきかどうかを識別する。
ストローブ信号１１４を受け取り、受信装置１２０が、受け取ったストローブ信号１１４とクロック信号を整合させることができた場合は、受信装置１２０は、ブロック１１０４でカウントを再初期化してもよい。
受信装置１２０は、ブロック１１０４で、カウントを任意の適切な方式で再初期化することができる。
１つの実施形態では、図１と図１２に示したように、受信器制御回路３７０は、カウンタ１２１０を再初期化するために、リセット信号３７８を生成しクロック整合制御回路３８０に出力することによってカウンタ１２１０を再初期化することができる。
【００８４】
受信装置１２０が、図１１のブロック１１０６で、ストローブ信号１１４を要求すべきであると識別した場合、受信装置１２０は、ブロック１１１０で、クロック信号をストローブ信号１１４に対して整合させるために、送信装置１１０にストローブ信号１１４を要求する。
受信装置１２０は、ストローブ信号１１４を任意の適切な方式で要求することができる。
１つの実施形態では、図１２に示したように、カウントと間隔信号３７６によって定義された値とが所定の関係を満たす場合に、コンパレータ１２２０は、受信器制御回路３７０に整合信号３８２を送る。
次に、１つの実施形態の受信器制御回路３７０は、ストローブ信号１１４を受け取るために、送信装置１１０からの１つまたは複数のデータ信号１１２の読み出し要求を定義する要求信号３２２を送る。
１つの実施形態の受信器制御回路３７０は、受信装置１２０によって無視されることになる１つまたは複数のデータ信号１１２を要求するダミー読出要求を定義する要求信号３２２を送ってもよい。
もう１つの実施形態の受信器制御回路３７０は、未処理の読出要求を優先させ、その読出要求を定義する要求信号３２２を送ってもよい。
次に、受信装置１２０がストローブ信号１１４を受け取ったとき、受信装置１２０は、受け取ったストローブ信号１１４にクロック信号を整合させてもよい。
ブロック１１１０でストローブ信号１１４を要求した後で、受信装置１２０は、次に、ブロック１１０４でカウントを再初期化してもよい。
【００８５】
受信装置１２０は、クロック信号がストローブ信号１１４に対して確実に整合されるのを支援するために、直前の整合から少なくともほぼ定義された時間間隔の頻度で、ブロック１１０４〜１１１２の操作を繰り返してもよい。
【００８６】
受信装置１２０は、ブロック１１０２〜１１１２の操作を任意の適切な順序で実行することができ、任意の適切な操作の実行を時間的に他の適切な操作と重ねてもよく重ねなくてもよい。
もう１つの実施形態の受信装置１２０は、例えば、ブロック１１０６および１１０８の操作の実行前または実行中に、ブロック１１１２の操作を実行してもよい。
【００８７】
受信器制御回路３７０と別なものとして説明しているが、別の実施形態のクロック整合制御回路３８０が、受信器制御回路３７０の一部分を構成してもよい。
【００８８】
［メモリ制御］
１つの実施形態の送信装置１１０は、１つまたは複数の他の適切な機能を実行する他の適切な回路を含んでもよい。
１つの実施形態の受信装置１２０は、１つまたは複数の他の適切な機能を実行する他の適切な回路を含んでもよい。
１つの実施形態の送信装置１１０は、一般に、メモリ・モジュールに対応することがあり、１つの実施形態の受信装置１２０は、一般に、メモリ・コントローラに対応することがある。
【００８９】
図１３は、１つの実施形態のために、ストローブ信号に対して整合されたクロックを使用するデータ信号受信ラッチ制御を有するメモリ・コントローラ１３２０に結合された１組のメモリ・モジュール１３１０を含むメモリ・システム１３００を示す。
１組のメモリ・モジュール１３１０は、任意の適切なメモリ回路を含んでもよい。
１つの実施形態では、１組のメモリ・モジュール１３１０が、ダブル・データ・レート（ＤＤＲ）ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）の回路を含む。
４つのメモリ・モジュール１３１０を有するように示したが、別の実施形態のメモリ・システム１３００は、１つ、２つ、３つ、または４つ以上のメモリ・モジュール１３１０を含んでもよい。
各メモリ・モジュール１３１０は、一般に、図１と図３の送信装置１１０に対応し、メモリ・コントローラ１３２０は、一般に、図１と図３の受信装置１２０に対応する。
【００９０】
メモリ・モジュール１３１０は、例えば、メモリ・コントローラ１３２０からの１つまたは複数のメモリ書き込み要求に応じてデータおよび／または命令を受け取り記憶し、例えば、メモリ・コントローラ１３２０からの１つまたは複数のメモリ読み出し要求に応じて記憶されたデータおよび／または命令を送信する。
１つの実施形態のメモリ・コントローラ１３２０は、１組のメモリ・モジュール１３１０に、メモリ書き込みまたは読み出し要求を定義する要求信号１３２２を送ってもよい。
メモリ書き込み要求の場合、メモリ・コントローラ１３２０は、１つまたは複数のメモリ・モジュール１３１０に、１つまたは複数のメモリ・モジュール１３１０によって記憶されるデータおよび／または命令を定義する１つまたは複数のデータ信号１３１２と、１つまたは複数のメモリ・モジュール１３１０が１つまたは複数のデータ信号１３１２を識別するのを支援するために１組または複数組の１つまたは複数のデータ信号１３１２と関連した１つまたは複数のストローブ信号１３１４とを送ることがある。
メモリ読み出し要求の場合、１つまたは複数のメモリ・モジュール１３１０は、メモリ・コントローラ１３２０に、メモリ・コントローラ１３２０によって要求されたデータおよび／または命令を定義する１つまたは複数のデータ信号１３１２と、メモリ・コントローラ１３２０が１つまたは複数のデータ信号１３１２を識別するのを支援するために１組または複数組の１つまたは複数のデータ信号１３１２と関連した１つまたは複数のストローブ信号１３１４とを送ることがある。
データ信号１３１２、ストローブ信号１３１４、および要求信号１３２２は、一般に、それぞれ図１と図３のデータ信号１１２、ストローブ信号１１４および要求信号３２２に対応する。
【００９１】
１つの実施形態のメモリ・システム１３００は、システム・クロック信号１３３２を生成し、１組のメモリ・モジュール１３１０とメモリ・コントローラ１３２０に出力するシステム・クロック・ソース１３３０を含むことがある。
システムクロック・ソース１３３０とシステム・クロック信号１３３２はそれぞれ、一般に、図３のシステム・クロック・ソース３３０とシステム・クロック信号３３２に対応する。
【００９２】
１つの実施形態のメモリ・コントローラ１３２０は、図１３に示したように、ストローブ読み出し回路１３２４、データ読み出し回路１３２８、ローカル・クロック・ソース１３４０、メモリ・コントローラ制御回路１３７０、ストローブ書き込み回路１３９２、およびデータ書き込み回路１３９４を含むことがある。
【００９３】
１つの実施形態のローカル・クロック・ソース１３４０は、システム・クロック信号１３３２を受け取って、ローカル・クロック信号１３４２を生成し出力するように結合されてもよい。
ローカル・クロック・ソース１３４０とローカル・クロック信号１３４２は、一般に、それぞれ図３のローカル・クロック・ソース３４０とローカル・クロック信号３４２に対応する。
【００９４】
メモリ・コントローラ制御回路１３７０は、一般に、図３の受信器制御回路３７０に対応する。
【００９５】
１つの実施形態のストローブ読み出し回路１３２４は、メモリ読み出し要求のために１つまたは複数のデータ信号１３１２と関連してメモリ・モジュール１３１０によって送られる１つまたは複数のストローブ信号１３１４を受け取ってもよい。
次に、ストローブ読み出し回路１３２４は、１つまたは複数のデータ信号１３１２をラッチするために、メモリ・モジュール１３１０からのストローブ信号１３１４に対して整合されたクロック信号に対して整合された１つまたは複数のラッチ制御信号１３２７を生成し出力してもよい。
１つの実施形態のストローブ読み出し回路１３２４は、１組のラッチ制御回路１３５０、マルチプレクサ（ＭＵＸ）１３２６、および１組のクロック整合制御回路１３８０を含むことがある。
【００９６】
１つの実施形態の各ラッチ制御回路１３５０は、メモリ・モジュール１３１０から受け取ったストローブ信号１３１４に対して整合されたクロック信号を生成し、生成したクロック信号に対して整合した１つまたは複数のラッチ制御信号１３５８を生成し出力することがある。
１つの実施形態の各ラッチ制御回路１３５０は、メモリ・モジュール１３１０からの１つまたは複数のストローブ信号１３１４と、メモリ・コントローラ制御回路１３７０からの１つまたは複数のゲート信号１３７２と、メモリ・コントローラ制御回路１３７０からの１つまたは複数の受信信号１３７３と、ローカル・クロック信号１３４２とを受け取るように結合されてもよい。
図１３には、メモリ・コントローラ制御回路１３７０から共通信号線を介して送られた受信信号１３７３を受け取るように示したが、別の実施形態の各ラッチ制御回路１３５０は、メモリ・コントローラ制御回路１３７０からそれぞれの受信信号線を介して送られる受信信号１３７３を受け取ってもよい。
各ラッチ制御回路１３５０、ラッチ制御信号１３５８、ゲート信号１３７２、および受信信号１３７３は、一般に、それぞれ図３のラッチ制御回路３５０、ラッチ制御信号３５８、ゲート信号３７２、および受信信号３７３に対応する。
【００９７】
１つの実施形態の各ラッチ制御回路１３５０は、それぞれのメモリ・モジュール１３１０と関連付けられ、ストローブ信号１３１４に対して整合されたクロック信号を関連したメモリ・モジュール１３１０から生成して、１つまたは複数のデータ信号１３１２をラッチする１つまたは複数のラッチ制御信号１３５８を関連したメモリ・モジュール１３１０から生成することがある。
このようにして、各ラッチ制御回路１３５０は、例えばメモリ・モジュール１３１０と関連したプロセス、電圧、および温度（ＰＶＴ）の変動によるタイミング変動をより適切に考慮する。
【００９８】
１つの実施形態の各ラッチ制御回路１３５０は、それぞれのストローブ信号線と関連付けられ、関連したストローブ信号線を介して送られたストローブ信号１３１４に対して整合されたクロック信号を生成して、関連したストローブ信号線を介して送られたストローブ信号１３１４と関連した１つまたは複数のデータ信号１３１２をラッチする１つまたは複数のラッチ制御信号１３５８を生成することがある。
このようにして、各ラッチ制御回路１３５０は、ストローブ信号１３１４およびその関連したデータ信号１３１２を生成し出力する回路と関連した例えばプロセス、電圧、および温度（ＰＶＴ）の変動によるタイミング変動をより適切に考慮する。
メモリ・モジュール１３１０が、各組の１つまたは複数のデータ信号線と関連した、例えば８本の複数の個別ストローブ信号線を有する場合は、１つの実施形態のストローブ読み出し回路１３２４は、そのメモリ・モジュール１３１０の各ストローブ信号線ごとに個別のラッチ制御回路１３５０を含んでもよい。
【００９９】
１つの実施形態の各ラッチ制御回路１３５０は、図１３に示したように、１組のメモリ・モジュール１３１０から共通信号線を介して送られるストローブ信号１３１４を受け取ってもよい。
１つの実施形態のメモリ・コントローラ制御回路１３７０は、あるラッチ制御回路１３５０が、他のラッチ制御回路１３５０がその同じストローブ信号１３１４を受け取らないようにしながら共通信号線からストローブ信号１３１４を受け取ることができるようにする１つまたは複数のゲート信号１３７２を生成してもよい。
そのようにして、メモリ・コントローラ制御回路１３７０は、各ラッチ制御回路１３５０が、そのクロック信号を、関連したメモリ・モジュール１３１０および／または関連したストローブ信号線からのストローブ信号と整合するのを維持するのに役立つことがある。
別の実施形態の各ラッチ制御回路１３５０は、１組のメモリ・モジュール１３１０から各ストローブ信号線を介して送られたストローブ信号１３１４を受け取ってもよい。
【０１００】
ＭＵＸ１３２６は、各ラッチ制御回路１３５０からラッチ制御信号１３５８を受け取り、そのラッチ制御信号１３５８を、あるラッチ制御回路１３５０からデータ読み出し回路１３２８に１つまたは複数のラッチ制御信号１３２７として選択的に出力するように結合される。
１つの実施形態のＭＵＸ１３２６は、メモリ・コントローラ制御回路１３７０によって生成された１つまたは複数のＭＵＸ選択信号１３７９を受け取って、ラッチ制御信号１３２７として出力するためにラッチ制御信号１３５８を選択するのを支援するように結合されてもよい。
１つの実施形態のメモリ・コントローラ制御回路１３７０は、要求信号１３２２をメモリ・モジュールｌ３１０に送ったときに１つまたは複数のＭＵＸ選択信号１３７９を生成してもよい。
１つの実施形態のメモリ・コントローラ制御回路１３７０は、要求信号１３２２を送った後で、１つまたは複数のＭＵＸ選択信号１３７９を適切な遅延で生成してもよい。
【０１０１】
１つの実施形態の各クロック整合制御回路１３８０は、ラッチ制御回路１３５０のために、ストローブ信号１３１４に対するクロック信号の整合を維持し、１つまたは複数の整合信号１３８２を生成してメモリ・コントローラ制御回路１３７０に出力してもよい。
１つの実施形態の場合、各クロック整合制御回路１３８０は、各ラッチ制御回路１３５０のために１つまたは複数の整合信号１３８２を生成してもよい。
１つの実施形態の各クロック整合制御回路１３８０は、メモリ・コントローラ制御回路１３７０からの間隔信号１３７６と、メモリ・コントローラ制御回路１３７０からの各リセット信号１３７８と、ローカル・クロック信号１３４２とを受け取るように結合されてもよい。
各クロック整合制御回路１３８０、間隔信号１３７６、各リセット信号１３７８、および各整合信号１３８２は、一般に、それぞれ図３のクロック整合制御回路３８０、間隔信号３７６、リセット信号３７８、および整合信号３８２に対応する。
【０１０２】
図１３に、メモリ・コントローラ制御回路１３７０から共通信号線を介して送られる間隔信号１３７６を受け取るように示したが、別の実施形態の各クロック整合制御回路１３８０は、メモリ・コントローラ制御回路１３７０からそれぞれの間隔信号線を介して送られる間隔信号１３７６を受け取ってもよい。
そのようにして、１つの実施形態のメモリ・コントローラ制御回路１３７０は、各クロック整合制御回路１３８０に個別の時間間隔を定義してもよい。
【０１０３】
１つの実施形態のデータ読み出し回路１３２８は、メモリ読み出し要求のために、メモリ・モジュール１３１０によって送られる１つまたは複数のデータ信号１３１２を受け取ってもよい。
データ読み出し回路１３２８は、１つまたは複数のラッチ制御信号１３２７を使用して１つまたは複数のデータ信号１３１２をラッチしてもよい。
１つの実施形態のデータ読み出し回路１３２８は、ラッチ回路１３６０を含むことがある。
【０１０４】
１つの実施形態のラッチ回路１３６０は、１つまたは複数のラッチ制御信号１３２７を使用してメモリ・モジュール１３１０から受け取った１つまたは複数のデータ信号１３１２をラッチし、１つまたは複数のデータ信号１３１２を１つまたは複数のデータ入力信号１３６２として出力してもよい。
１つの実施形態のラッチ回路１３６０は、１つまたは複数のメモリ・モジュール１３１０からの１つまたは複数のデータ信号１３１２と、ＭＵＸ１３２６からの１つまたは複数のラッチ制御信号１３２７と、メモリ・コントローラ制御回路１３７０からの１つまたは複数のカウント信号１３７４と、ローカル・クロック信号１３４２とを受け取るように結合されてもよい。
ラッチ回路１３６０、データ入力信号１３６２、およびカウント信号１３７４は、一般に、それぞれ図３のラッチ回路３６０、データ入力信号３６２、およびカウント信号３７４に対応する。
【０１０５】
１つの実施形態のストローブ書き込み回路１３９２は、メモリ書き込み要求のために、１つまたは複数のストローブ信号１３１４を生成し、それと１つまたは複数のデータ信号１３１２と関連しがメモリ・モジュール１３１０に送ることができる。
ストローブ書き込み回路１３９２は、１つまたは複数のストローブ信号１３１４を生成しそれを任意の適切な方式で送る任意の適切な回路を含むことができる。
【０１０６】
１つの実施形態のデータ書き込み回路１３９４は、メモリ書き込み要求のために、１つまたは複数のデータ信号１３１２をメモリ・モジュール１３１０に送ることができる。
１つの実施形態のデータ書き込み回路１３９４は、１つまたは複数のデータ信号１３１２として送信するのに適した任意のソースから１つまたは複数のデータ出力信号１３９５を受け取るように結合される。
データ書き込み回路１３９４は、１つまたは複数のデータ信号１３１２を任意の適切な方式で送る任意の適切な回路を含むことがある。
【０１０７】
図１３のメモリ・システム１３００は、任意の適切なシステムで使用することができる。
１つの実施形態では、メモリ・システム１３００が、図１４に示したようなコンピュータ・システム１４００で使用することができる。
【０１０８】
コンピュータ・システム１４００は、プロセッサ１４０２と、１組のメモリ・モジュール１４１０と、ストローブ信号に対して整合されたクロックを使用するデータ信号受信ラッチ制御を有するメモリおよび入出力（Ｉ／Ｏ）コントローラ１４２０とを含む。
１つの実施形態のプロセッサ１４０２は、１組のメモリ・モジュール１４１０からデータおよび／または命令を読み出しかつ／または１組のメモリ・モジュール１４１０にデータおよび／または命令を書き込むために、メモリと入出力コントローラの１４２０に、それぞれ１つまたは複数のメモリ読み出し要求および／または１つまたは複数のメモリ書き込み要求を送ることがある。
２つのプロセッサ１４０２を有するように示したが、別の実施形態のコンピュータ・システム１４００は、１つのプロセッサ１４０２または複数のプロセッサ１４０２を含むことがある。
各メモリ・モジュール１４１０は、一般に、図１３のメモリ・モジュール１３１０に対応し、メモリのコントローラの少なくとも一部分と入出力コントローラ１４２０は、一般に、図１３のメモリ・コントローラ１３２０に対応する。
【０１０９】
また、１つの実施形態のコンピュータ・システム１４００は、適切な入出力アダプタ１４３４によってメモリおよび入出力コントローラ１４２０に結合された表示装置１４３２、適切な入出力アダプタ１４４４によってメモリおよび入出力コントローラの１４２０に結合されたキーボード１４４２、適切な入出力アダプタ１４５４によってメモリおよび入出力コントローラ１４２０に結合された、例えばマウスやタッチ・タブレットなどのカーソル制御装置１４５２、適切な１／Ｏアダプタ１４６４によってメモリおよび入出力コントローラ１４２０に結合された１つまたは複数の記憶ドライブ１４６２、および／または適切な入出力アダプタ１４７４によってメモリおよび入出力コントローラ１４２０に結合されたネットワーク・インタフェース１４７２とを含むことがある。
【０１１０】
以上の説明において、本発明の１つまたは複数の実施形態を説明した。
しかしながら、添付した特許請求の範囲で定義されるような本発明のより広い趣旨または範囲から逸脱することなくこれらの実施形態に様々な修正および変更を行うことができることは明らかである。
したがって、明細書と図面は、限定的な意味ではなく例示的な意味で評価される。
【図面の簡単な説明】
【０１１１】
【図１】１つの実施形態のために、ストローブ信号に対して整合されたクロックを使用するデータ信号受信ラッチ制御を有する受信装置を含むシステムを示す。
【図２】１つの実施形態のために、ストローブ信号に対して整合されたクロックを使用して１つまたは複数のデータ信号をラッチする流れ図である。
【図３】１つの実施形態のために、図１の受信装置の回路を示す図である。
【図４】１つの実施形態のために、ストローブ信号に対して整合されたクロックを使用するラッチ制御により１つまたは複数のデータ信号を受け取る流れ図である。
【図５】１つの実施形態のために、図３の受信装置のラッチ制御回路を示す図である。
【図６】もう１つの実施形態のために、図３の受信装置のラッチ制御回路を示す図である。
【図７】１つの実施形態のために、図３の受信装置のラッチ型回路を示す図である。
【図８】１つの実施形態のために、図３の受信装置のタイミング図を示す図である。
【図９】もう１つの実施形態のために、図３の受信装置のラッチ回路を示す図である。
【図１０】もう１つの実施形態のために、図３の受信装置のタイミング図を示す図である。
【図１１】１つの実施形態のために、ストローブ信号に対するクロック信号の整合の維持を支援する流れ図を示す図である。
【図１２】１つの実施形態のために、図３の受信装置のクロック整合制御回路を示す図でる。
【図１３】１つの実施形態のために、ストローブ信号に対して整合されたクロックを使用するデータ信号受信ラッチ制御を有するメモリ・コントローラを示す図である。
【図１４】１つの実施形態のために、ストローブ信号に対して整合されたクロックを使用するデータ信号受信ラッチ制御を有するメモリおよび入出力（Ｉ／Ｏ）コントローラを含むコンピュータ・システムを示す図である。
【符号の説明】
【０１１２】
１１０・・・送信装置、
１１２・・・データ信号、
１１４，１３１４・・・ストローブ信号、
３２２・・・要求、
３５２，５１０・・・クロック生成回路、
３５４，５１２・・・クロック信号、
３５６，６１０・・・制御信号生成回路、
３５８，６１２・・・ラッチ制御信号、
３６０・・・ラッチ回路、
１３１０，１４１０・・・メモリ・モジュール、
１３２０，１４２０・・・メモリ・コントローラ、
１４０２・・・プロセッサ、
【図１】
2005071354.tif 000003
【図２】
2005071354.tif 000004
【図３】
2005071354.tif 000005
【図４】
2005071354.tif 000006
【図５】
2005071354.tif 000007
【図６】
2005071354.tif 000008
【図７】
2005071354.tif 000009
【図８】
2005071354.tif 000010
【図９】
2005071354.tif 000011
【図１０】
2005071354.tif 000012
【図１１】
2005071354.tif 000013
【図１２】
2005071354.tif 000014
【図１３】
2005071354.tif 000015
【図１４】
2005071354.tif 000016