(57)【要約】【課題】  格子定数及び熱膨張係数の差に起因して生じる単結晶半導体層の結晶欠陥を低減した高品の半導体基板の提供。【解決手段】  単結晶半導体基板１の上面に微細な台地状の多数の突起２を形成した後、単結晶半導体基板の上面にバッファー層３を積層し、バッファー層上に単結晶半導体基板と異なる種類の単結晶半導体層４を積層して製造した。【選択図】      図１
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【特許請求の範囲】
【請求項１】
単結晶半導体基板上にこの基板と異なる種類の単結晶半導体層を積層して半導体基板を製造するに際し、単結晶半導体基板の上面に微細な台地状の多数の突起を形成した後、単結晶半導体基板の上面に突起間の隙間を埋めるようにしてバッファー層を積層し、しかる後に、バッファー層上に単結晶半導体基板と異なる種類の単結晶半導体層を積層することを特徴とする半導体基板の製造方法。
【請求項２】
単結晶半導体基板上にこの基板と異なる種類の単結晶半導体層を積層して半導体基板を製造するに際し、単結晶半導体基板の上面に微細な台地状の多数の突起を形成した後、単結晶半導体基板の上面に突起間の隙間を埋めることなくバッファー層を積層し、しかる後に、バッファー層上に単結晶半導体基板と異なる種類の単結晶半導体層を積層することを特徴とする半導体基板の製造方法。
【請求項３】
前記単結晶半導体層の積層後、この単結晶半導体層を単結晶半導体基板から分離することを特徴とする請求項１又は２に記載の半導体基板の製造方法。
【請求項４】
前記請求項１〜３のいずれかに記載の半導体基板の製造方法で製造したことを特徴とする半導体基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体発光素子や電子デバイス等を作るため、単結晶半導体基板上にこの基板と異なる種類の単結晶半導体層を気相成長等により積層して作られる半導体基板及びその製造方法に関する。
【背景技術】
【０００２】
単結晶半導体基板上にこの基板と異なる種類の単結晶半導体層を気相成長等により積層して作られる半導体基板は、通常、シリコン（Ｓｉ）やサファイア（Ａｌ２Ｏ３）、ガリウムヒ素（ＧａＡｓ）等の単結晶半導体基板上に、窒化ガリウム（ＧａＮ）や炭化ケイ素（ＳｉＣ）等の基板と異なる種類の単結晶半導体層を気相成長等により積層して作製される。
【０００３】
しかし、上記半導体基板は、異種材料である単結晶半導体基板と単結晶半導体層との間の格子定数及び熱膨張係数の差に起因して生ずる単結晶半導体層の結晶欠陥により、高品位の半導体基板の提供が困難となっている。
この傾向は、ワイドバンドギャップ材料といわれるＧａＮやＳｉＣ等で特に顕著であり、格子定数及び熱膨張係数の差に起因する結晶欠陥は、デバイス化した際、素子劣化や電流リークの原因となっている。
【０００４】
従来、上述した不具合を解消するため、図５に示すように、Ｓｉからなる単結晶半導体基板３１上にチッ化アルミニウム（ＡｌＮ）結晶からなるバッファー層３２を気相成長により積層し、このバッファー層３２上に単結晶半導体基板３１と異なるＧａＮからなる単結晶半導体層３３を気相成長により積層してなる半導体基板が知られている。
【０００５】
しかし、上記半導体基板では、基本的に下地たる単結晶半導体基板及び界面の情報を引き継いでしまうため、特に高密度の結晶欠陥が生じた場合、その影響を低減することは困難である。
又、バッファー層がドーパントとなる故にキャリア濃度の制御を難しくする場合がある。
【特許文献１】特開平２−２７５６８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、格子定数及び熱膨張係数の差に起因して生じる単結晶半導体層の結晶欠陥を低減した高品位の半導体基板及びその製造方法の提供を課題とする。
【課題を解決するための手段】
【０００７】
本発明の第１の半導体基板の製造方法は、単結晶半導体基板上にこの基板と異なる種類の単結晶半導体層を積層して半導体基板を製造するに際し、単結晶半導体基板の上面に微細な台地状の多数の突起を形成した後、単結晶半導体基板の上面に突起間の隙間を埋めるようにしてバッファー層を積層し、しかる後に、バッファー層上に単結晶半導体基板と異なる種類の単結晶半導体層を積層することを特徴とする。
【０００８】
第２の半導体基板の製造方法は、半導体単結晶基板上にこの基板と異なる種類の単結晶半導体層を積層して半導体基板を製造するに際し、単結晶半導体基板の上面に微細な台地状の多数の突起を形成した後、単結晶半導体基板の上面に突起間の隙間を埋めることなくバッファー層を積層し、しかる後に、バッファー層上に単結晶半導体基板と異なる種類の単結晶半導体層を積層することを特徴とする。
【０００９】
又、第３の半導体基板の製造方法は、第１又は第２の方法において、前記単結晶半導体層の積層後、この単結晶半導体層を単結晶半導体基板から分離することを特徴とする。
【００１０】
一方、半導体基板は、第１〜第３のいずれかの半導体基板の製造方法で製造したことを特徴とする。
【発明の効果】
【００１１】
第１の半導体基板及びその製造方法によれば、単結晶半導体基板と単結晶半導体層との格子定数及び熱膨張係数の差による歪が発生したとしても、それが単結晶半導体基板の上面に形成された微細な台地状（メサ形）の多数の突起とバッファー層界面に集中し、微細な台地状の多数の突起が形成された単結晶半導体基板の上面が結晶的に壊れることにより応力の集中が解消されるので、単結晶半導体層の結晶欠陥を低減でき、高品位の半導体基板とすることができる。
【００１２】
第２の半導体基板及びその製造方法によれば、単結晶半導体基板と単結晶半導体層との格子定数及び熱膨張係数の差による歪が発生したとしても、それが単結晶半導体基板の上面に形成された微細な台地状の多数の突起とバッファー層界面に集中し、微細な台地状の多数の突起が形成された単結晶半導体基板の上面が結晶的に第１のもの及び方法より多く壊されることにより応力の集中が解消されるので、単結晶半導体層の結晶欠陥を第１のもの及び方法より格段に低減でき、より高品位の半導体基板とすることができる。
【００１３】
又、第３の半導体基板及びその製造方法によれば、第１又は第２のもの及び方法による作用効果の他、単結晶半導体基板との格子定数及び熱膨張係数の差を生じないので、素子作製時の熱サイクル（例えば、犠牲酸化や電極形成後のアロイ工程）にて、特に、冷却過程で再度導入される結晶欠陥を抑制することができる。
【発明を実施するための最良の形態】
【００１４】
単結晶半導体基板としては、Ｓｉ、ＧａＡｓ、ガリウムリン（ＧａＰ）、インジウムリン（ＩｎＰ）、ＳｉＣ、ＧａＮ、サファイア、その他の半導体からなるものが用いられる。
バッファー層及び単結晶半導体層としては、ＳｉＣ、ＧａＮや窒化アルミニウム（ＡｌＮ）等の窒化物、ＧａＡｓ系、ＩｎＰ、ゲルマニウム（Ｇｅ）、酸化亜鉛（ＺｎＯ）等の酸化物系、ダイヤモンド薄膜、ガリウムアルミニウムヒ素（ＧａＡｌＡｓ）等の三元系、ガリウムヒ素アルミニウムリン（ＧａＡｓＡｌＰ）等の四元系、その他の単結晶半導体基板と異なる半導体からなるものが用いられる。
バッファー層は、単結晶であってもよいが、非晶質や多結晶であっても特に問題はない。
なお、単結晶半導体基板、バッファー層及び単結晶半導体層に関しては、目的に合致する材質であれば、上述したものに限らず、例えば、石英、ニッケル（Ｎｉ）や白金（Ｐｔ）等の金属からなるものであっても構わない。
【００１５】
単結晶半導体基板の上面に形成される微細な台地状の突起の１個の面積は、０．１５〜７Ｅ−１９ｍｍ２が好ましく、より好ましくは６Ｅ−５〜７Ｅ−１３ｍｍ２である。
突起の１個の面積が７Ｅ−１９ｍｍ２未満若しくは０．１５ｍｍ２を超えると、欠陥低減効果が失われる。
又、微細な台地状の多数の突起は、ピッチ、隣との隙間の深さが、共に０．００１〜５００μｍが好ましく、より好ましくは５０〜０．１μｍである。
ピッチ、隣との隙間の深さが、０．００１μｍ未満若しくは５００μｍを超えると、欠陥低減効果が失われる。
更に、突起の側面の傾斜角度は、３０〜１５０°が好ましく、より好ましくは５０〜７０°である。
突起の側面の傾斜角度が、３０°未満若しくは１５０°を超えると、欠陥低減効果が失われる。
【００１６】
単結晶半導体基板の上面への微細な台地状の多数の突起の形成は、単結晶半導体基板の上面に微細マスクパターンを切った後、リアリティブ・イオン・エッチング（ＲＩＥ：Reactive Ion Etching）を行ったり、非等方性（異方性）エッチングやケミカル・メカニカル・ポリシング（ＣＭＰ：Chemical Mechanical Polishing）との組み合わせ等により行うか、あるいはエピタキシャル成長を用いたアイランド成長、陽極化成処理、その他により行ってもよい。
なお、単結晶半導体基板の上面の清浄度と均一性を保てれば、機械研磨を用いてもよい。
【００１７】
バッファー層及び単結晶半導体層の気相成長には、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法、ＭＢＥ（Molecular Bean Epitaxy）法、ＬＰＥ（Liquid Phase Epitaxy）法、昇華法（改変Lelv法）、その他の方法が用いられる。
【００１８】
単結晶半導体基板からの単結晶半導体層の分離は、単結晶半導体基板を化学的若しくは機械的に除去して行う。
化学的な単結晶半導体基板の除去には、フッ硝酸、他のエッチャントを用い、機械的な単結晶半導体基板の除去には、研磨機等を用いる。
【実施例１】
【００１９】
図１は、本発明に係る半導体基板の実施例１を示す要部の概念図である。
【００２０】
図中１は、（１００）Ｓｉからなる厚さ６４５μｍの単結晶半導体基板で、この単結晶半導体基板１の上面には、微細な台地状若しくはアイランド状の多数の突起２が形成されている。
微細な台地状の突起２の１個の面積は、１Ｅ−５ｍｍ２であり、又、微細な台地状の多数の突起２は、ピッチを１μｍ、隣との隙間の深さを１μｍとし、かつ、側面の傾斜角度を６０°とされている。
単結晶半導体基板１の上面には、多結晶ＳｉＣからなる厚さ０．１μｍのバッファー層３が各突起２間の隙間を埋めるようにして積層されており、このバッファー層３上には、単結晶ＳｉＣからなる厚さ２０μｍの単結晶半導体層４が積層されている。
【００２１】
上記半導体基板を製造するため、先ず、厚さ６４５μｍの（１００）Ｓｉ基板の上面に微細マスクパターンを切り、引き続いてＲＩＥ法により（１００）Ｓｉ基板の上面に微細な台地状の多数の突起を形成した。
次に、ＭＯＣＶＤ法により、（１００）Ｓｉ基板の上面にＳｉＣバッファー層を突起間の隙間を埋めるように積層した後、引き続いてＳｉＣ単結晶半導体層を積層した。
本実施例によるＳｉＣバッファー層及びＳｉＣ単結晶半導体層の成膜条件は、下記の通りである。
１．Ｓｉ基板をＨ２雰囲気中１０００℃の条件にてアニールを行い、自然酸化膜を除去する。
２．基板温度を４００〜６００℃とし、ＳｉＣバッファー層を５０〜１００ｎｍ程度成膜する。本実施例では、原料にモノメチルシラン（ＣＨ３ＳｉＨ３）を用いた。
３．次に、基板温度を８００〜１０００℃とし、ＳｉＣ単結晶層を５μｍ以上成膜する。本実施例では、原料としてモノメチルシランを用いた。
なお、単結晶半導体基板面として（１００）面を挙げたが、（１１１）面等の他の面であってもよい。
又、ＳｉＣ単結晶半導体層の平坦性に関しては、その直前に成長させるＳｉＣバッファー層の成長条件により制御することが可能であった。
【００２２】
上述した半導体基板の転位密度を調べたところ、図２において直線Ａで示すようになり、表面欠陥、双晶、積層欠陥等が、図２において直線Ｂで示す従来の半導体基板（（１００）Ｓｉミラーウェハー上にＳｉＣバッファー層及びＳｉＣ半導体層を成膜したもの）のそれらに比べ、１桁以上低減していることが確認された。
【実施例２】
【００２３】
図３は、本発明に係る半導体基板の実施例２を示す要部の概念図である。
【００２４】
この半導体板は、実施例１のものが、バッファー層３を、突起２の間の隙間を埋めるようにして単結晶半導体基板１の上面に形成したのに対し、バッファー層３′を、突起２間の隙間を埋めることなく単結晶半導体基板１の上面に形成したものであり、又、突起２間の隙間を埋めることなくバッファー層３′を成長させるため、（１００）Ｓｉ基板の上面と平行な方向への成長を選択的に助長する下記の条件でＭＯＣＶＤ法により成膜を行ったものである。
ＳｉＣバッファー層の成膜条件は、基本的には実施例１と同じであるが、本実施例では炉内圧力を実施例１より１０％落とした。これにより、Ｓｉ基板上面と平行な方向の成長を助長した。
他の構成は、実施例１と同様であるので、同一の構成部材等には同一の符号を付してその説明を省略し、又、他の製造方法は、実施例１と同様であるので、その説明を省略する。
【００２５】
上述した半導体基板の転位密度を調べたところ、図２において直線Ｃで示すようになり、従来のそれに比べ２桁以上低減していることが確認された。
【実施例３】
【００２６】
図４は、本発明に係る半導体基板の実施例３を示す要部の概念図である。
【００２７】
この半導体基板は、前述した実施例１及び実施例２のものが、上面に微細な台形状の多数の突起２を有する単結晶半導体基板１、バッファー層３，３′及び単結晶半導体層４からなる３層構造となっているのに対し、多結晶ＳｉＣからなる厚さ０．１μｍのバッファー層３″と、このバッファー層３″上に積層した単結晶ＳｉＣからなる厚さ２０μｍの単結晶半導体層４との２層構造となっているものである。
【００２８】
上記半導体基板を製造するには、実施例１又は実施例２の半導体基板の単結晶半導体層４とバッファー層３（３′）を単結晶半導体基板１から分離するため、フッ硝酸を用いて単結晶半導体基板１を化学的に除去する。
【００２９】
上述した半導体基板の転位密度を調べたところ、実施例２のものとほぼ同様であった。
又、素子作製時の熱サイクルにて、特に、冷却過程で再導入される欠陥を抑制でき、従来のものより１桁以上低減できることをが確認された。
【図面の簡単な説明】
【００３０】
【図１】本発明に係る半導体基板の実施例１を示す要部の概念図である。
【図２】実施例１の半導体基板の転位密度を示す説明図である。
【図３】本発明に係る半導体基板の実施例２を示す要分の概念図である。
【図４】本発明に係る半導体基板の実施例３を示す要部の概念図である。
【図５】従来の半導体基板を示す要部の概念図である。
【符号の説明】
【００３１】
１  単結晶半導体基板
２  突起
３  バッファー層
３′  バッファー層
３″  バッファー層
４  単結晶半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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