(57)【要約】 【課題】  ＳｉＣ半導体を用いたＦＥＴの横型配線の場合、チップの上面に電極や配線が存在する。大電流を流すためにはパワーロスやエレクトロマイグレーションを避けるため配線を太くする必要がある。そうすると配線によってチップ面積の大部分が占有されて大型化してしまう。より小型で大電流を流せるようにしたＳｉＣパワーデバイスを提供する。【解決手段】  ＳｉＣチップの上に複数のトランジスタ群を分散して作りトランジスタ群毎の分散型ドレインパッド、ソースパッドを設ける。絶縁体基板に鏡影対称になるように複数のドレインパッド、ソースパッドを形成し内部配線によって全てのドレインパッドを一つの統合ドレインパッドに、全てのソースパッドを一つの統合ソースパッドに纏めるようにする。チップ内部にＦＥＴが存在する動作領域を広く形成することができ、チップ自体を小型化できる。【選択図】 図２
2005310923.tif 000002
【特許請求の範囲】
【請求項１】
ＳｉＣチップの上に接合型またはＭＯＳ型の複数の電界効果トランジスタ（ＦＥＴ）群を分散して作り、それぞれのトランジスタ群に属するドレイン電極、ソース電極を集合させた分散型ドレインパッド、分散型ソースパッドを設け、絶縁体の配線基板にチップ上のパッドと鏡影対称になるように複数の分散型ドレインパッド、分散型ソースパッドを形成し周辺部に基板ドレインパッド、基板ソースパッド、基板ゲートパッドを設け、内部配線によって全てのドレインパッドを基板ドレインパッドに、全てのソースパッドを基板ソースパッドに、全てのゲートパッドを基板ゲートパッドに纏めるようにし、配線基板とチップを貼り合わせて、チップの複数のドレインパッド、ソースパッドと、配線基板の分散型ドレインパッド、ソースパッドが接合されるようにし、配線基板を通じて、チップ上の全てのドレイン電極、ソース電極、ゲート電極が、一つの基板ドレインパッド、基板ソースパッド、基板ゲートパッドに接続されるようにした事を特徴とする半導体装置のチップ実装方法。
【請求項２】
分散して作製された接合型またはＭＯＳ型の複数の電界効果トランジスタ（ＦＥＴ）群と、それぞれのトランジスタ群に属するドレイン電極、ソース電極を集合させた分散型ドレインパッド、分散型ソースパッドとを有するＳｉＣ半導体チップと、チップ上のパッドと鏡影対称になるように形成された複数の分散型ドレインパッド、分散型ソースパッドと、周辺部に設けられた基板ドレインパッド、基板ソースパッド、基板ゲートパッドと、全てのドレインパッドを基板ドレインパッドに、全てのソースパッドを基板ソースパッドに、全てのゲートパッドを基板ゲートパッドに纏める内部配線を有する絶縁体よりなる配線基板とよりなり、配線基板とチップを貼り合わせて、チップの複数のドレインパッド、ソースパッドと、配線基板の分散型ドレインパッド、ソースパッドが接合されるようにし、配線基板を通じて、チップ上の全てのドレイン電極、ソース電極、ゲート電極が、一つの基板ドレインパッド、基板ソースパッド、基板ゲートパッドに接続されるようにした事を特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＳｉＣ半導体パワーデバイスにおいて配線の肥大化を回避してパワーデバイスモジュールを小型化した半導体装置とチップの実装方法に関する。
Ｓｉ半導体を用いたパワーデバイスはＭＯＳ−ＦＥＴ、接合型ＦＥＴ、ＩＧＢＴなどがある。パワーＦＥＴは電流を横方向に流す横型のものと、電流を縦方向に流す縦型のものがある。
【０００２】
電流を横方向に流す横型のものは、ドレイン電極、ゲート電極、ソース電極ともにチップの上面に設けられる。チャンネルは半導体表面にあって電流はドレインからソースへ横向きに流れる。横型はｐ領域、ｎ型領域、電極が全て表面にあるからウエハプロセスが単純であり製造容易であるし実装も容易である。オン時の抵抗も低い。
【０００３】
縦型のＦＥＴは、ソース電極、ゲート電極は表面にあるが、ドレイン電極はチップの裏面にあり電流が縦に流れる。縦型はｐｎ接合の前後の空乏層を広く取れるからオフ時の耐圧を高くすることができる。表面にドレイン配線がないから配線が占有する面積を減らすことができる。しかし構造は複雑であってオン時の抵抗が高く製造コストは高いという欠点がある。Ｓｉ半導体でオフ時耐圧の高いＦＥＴは殆どが縦型である。
【０００４】
ＩＧＢＴ（ｉｓｏｌａｔｅｄ  ｇａｔｅ  ｂｉｐｏｌａｒ  ｔｒａｎｓｉｓｔｏｒ）は縦型ＦＥＴのドレイン電極の近傍にｐ型層を追加したものである。ｐ型層の正孔が上へ流れ、ｎ型層からの電子は下へ流れ両方の導電型のキャリヤが電流に寄与するのでＦＥＴよりも大電流を流すことができる。電子も正孔もキャリヤとして利用するからバイポーラというのである。
【０００５】
現在モータ駆動用等のスイッチング素子としてＳｉ半導体で最も一般的なパワーデバイスはＩＧＢＴで６００Ｖ以上、６０Ａ以上の高電圧大電流を扱うことができるといわれている。それはチップの工夫とともに冷却機構も最適に工夫されたものである。Ｓｉ半導体は耐熱性がネックで１５０℃にもなると劣化するので放熱性を高め冷却水で冷却したりする必要がある。
【０００６】
しかし、それよりもなお高い電圧、大きい電流のパワーデバイスが望まれる。そうなるとＳｉ半導体では耐圧を稼ぐ分だけオン抵抗が増大し損失が増加する。ＳｉＣパワーデバイスであれば、その要求に応えることができる。
【背景技術】
【０００７】
【特許文献１】特開２００２−１５８３２２「半導体モジュール」
【０００８】
特許文献１はＳｉパワーデバイスにおいてチップに中空のヒートシンクを取り付けヒートシンクに冷却水を通すことによって放熱性を高めたものである。
【０００９】
ＳｉＣ半導体は、耐熱性に優れており、Ｓｉ半導体では使用不可能な高温でも使用可能である。たとえば２５０℃程度の高温でも動作すると言われている。そうであればＳｉＣ半導体ならば冷却機構をより単純化できるということである。それにＳｉＣは絶縁破壊電界がＳｉの１０倍程度あるとされている。だから小型の素子でも高耐圧のデバイスとすることができる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ＳｉＣは絶縁破壊電界がＳｉより格段に大きいのでオフ時耐圧の高いパワーＦＥＴを提供できるはずである。ＳｉＣ半導体を使えば横型で高耐圧、大電流のものができることであろう。しかし横型にすると、ゲート電極、ソース電極、ドレイン電極、ゲート配線、ソース配線、ドレイン配線の全てがチップの表面に存在する。大電流を流すにはエレクトロマイグレーションが起こらないように配線の断面積を大きくしなければならない。断面積の大きい配線を数多く表面に形成することになるとチップの面積が過大になってしまう。チップが大きいとパッケージも含めたデバイスが大型化して好ましくない。
【００１１】
従来のパワーＦＥＴは、多数のＦＥＴ単位のゲート電極、ソース電極、ドレイン電極などを集約してゲートパッド、ソースパッド、ドレインパッドとし、それをパッケージのリードピンとワイヤボンディングで接続するようにしている。そのために配線敷設のための面積が多大になりチップ面積の大部分を配線が占めるようになることもある。
【００１２】
図１は従来例にかかるＳｉパワーＦＥＴの電極と配線分布を示す図である。チップ２の上面に櫛形のゲート領域（ｐ−Ｓｉ）、ドレイン領域（ｎ−Ｓｉ）、ソース領域（ｎ−Ｓｉ）を拡散、イオン注入で形成し、その上に櫛形のゲート電極７、７…、ソース電極８、８、…、ドレイン電極９、９…を設ける。図には表れないが、ドレイン、ソース、ゲート領域はそれぞれの電極の下の部分である。
【００１３】
パワーデバイスで電流をできるだけたくさん流す必要があるから、ゲート、ソース、ドレインは横に伸びた平行領域に形成する。チャンネル長は短いが、チャンネル幅が広くなる。チャンネル長は応答時間や耐圧を決めるが電流には無関係であり、数μｍ〜数十μｍの程度である。チャンネル幅は電流に比例するから長くする必要がある。図１では両側から延長して櫛形電極を組み合わせているが、櫛形電極の対向している部分の長さの合計がチャンネル幅である。ここでは６本の電極の組しか描いていないが実際にはもっと数多いのである。ここでは簡単に書いている。できるだけ沢山の電流を流すため、櫛形電極の対向する部分のチャンネル幅は数ｃｍ〜ｍになることもある。
【００１４】
櫛形であるドレイン電極９、ソース電極８には横向きに電流が流れる。チャンネル間で一様密度で電流が流れるから櫛形の電極９、８では先端部では電流が小さく、根元では電流が大きくなる。櫛形のドレイン電極９、９、…を左方で纏めているものがドレイン集合配線２９である。全ての線分状のドレイン電極９に直交しており個々のドレイン電極より大きい電流が流れるから幅広い集合配線（アルミ）２９となっている。ソース電極８についても同様で全ての細い線分状のソース電極８、８…につながるソース集合配線２８が設けてある。これも大きい電流が流れるので太い配線となっている。
【００１５】
ゲート電極７についてもゲート集合配線２７がある。ゲート電極に流れる電流は小さいから集合配線２７はあまり太くなくてもよい。ソース集合配線２８はゲート電極７の上にかぶっているが実際には間に層間絶縁膜があり、ゲート電極とソース電極は電気的に絶縁されている。
【００１６】
ドレイン集合配線２９の上に一部が重畳するようにドレインパッド３９が設けられる。それはパッケージのリードピン（図示しない）と接続するための、ワイヤボンディングのためのパッドである。ソース集合配線２８の一部に重なるようにソースパッド３８が設けられる。これもパッケージのリードピン（図示しない）と接続するための、ワイヤボンディングのためのパッドである。ゲート集合配線２７にもゲートパッド３７が設けられる。パッドはワイヤボンディングのための端子となるものだからチップの適当な場所に設けられる。
【００１７】
この図を見ればわかるが個々のＦＥＴ素子の存在する部分は、細かい櫛形のドレイン電極９、ソース電極８、ゲート電極７が平行に存在する。それはトランジスタとして動作する領域である。それらの電極を集約するための集合配線２９、２８、２７は動作領域とは別の領域に設けられる。またワイヤボンディングのためのパッドも配線とは別に必要であり、そのためにも面積が必要である。だから半導体チップ２の全面が動作領域とはならないのである。集合配線は多数の電極を一つに纏めるものである。パッドは一チップに一つしかないので集合配線において全ての電極を一つに結合しなければならない。ＦＥＴ単位の数が増えると配線はより複雑に入り乱れる。だから配線の占める面積は増える一方である。本発明はパワーデバイスにおいて配線の占有する面積を減らし、より小型であって高出力のものを提供することを目的とする。
【課題を解決するための手段】
【００１８】
１チップ内でそれぞれの電極の集合配線を一つに纏めず、複数の電極を集合した分散型のパッドを分散して設け、複数の分散型集合パッドに個々の電極を適当な経路で接続する。それによってチップ上に必要とされる配線面積を減少させる。そしてチップの分散型集合配線とパッケージのピンを直接に接続しないで、別体の配線基板の表面に鏡影対称になるように分散型パッドを、周辺部にドレインパッド、ソースパッド、ゲートパッドを、内部に三次元的な基板配線を設けて、それによって複数の集合配線を纏める。チップと配線基板をはりつけて対応する分散型ドレインパッド、ソースパッド、ゲートパッドを接続する。配線基板の統合ドレインパッド、ソースパッド、ゲートパッドをワイヤボンディングしてピンに接続されるようにする。そうすることによってチップ上で配線が占める面積を減らすことができる。それだけチップを小型化することができる。あるいはチップの大きさが同一としてもＦＥＴとして動作する動作領域を増やすことができ、より高出力のデバイスとすることができる。
【発明の効果】
【００１９】
ドレイン電極の集合パッド、ソース電極の集合パッド、ゲート電極の集合配線及びパッドをチップ局所的に幾つも作り、別体の配線を内蔵し鏡面対称の位置にパッドを有する基板に突き合わせて複数のパッドを基板配線によって一つの基板パッドに集約させ、それをパッケージのリードピンにワイヤボンディングして結合するようにしている。そのためにチップにおける集合配線の量が減る。集合配線の幅をより狭くすることもできる。さらにＦＥＴ群の占める位置に関して従来のものよりも自由度が高くなる。
【実施例１】
【００２０】
[実施例１：分散型狭パッド]
図２によって本発明の第１の実施例にかかる分散型のトランジスタ配線構造を説明する。これは３箇所に分散してトランジスタ群を設けた簡単化した例である。それは極単純な例であって、３箇所以上に分散してトランジスタ群を設けるようにしてもよい。そういう目で見ると従来例の図１のものはトランジスタ群が１群しかないものである。
【００２１】
図２において上から順にＡ群、Ｂ群、Ｃ群と呼ぶことにしよう。Ａ群において、ドレイン、ソースのｎ型領域やゲートのｐ型領域が平行に設けられる。左側にドレインパッド３９があり、ドレインパッド３９から二本のドレイン電極９、９が平行に伸びている。その間に二本のゲート電極７、７があり、中心部にソース電極８がある。ゲート電極７、７は長く伸びてチップ右側のゲート集合配線２７につながる。ソース電極８は右に伸びソースパッド３８につながる。
【００２２】
Ｂ群においても同様である。二つのドレイン電極９、９の間に、ゲート電極７、７、ソース電極８を挟み込む構造となっている。ドレイン電極はドレインパッド３９に接続される。Ｂ群のドレインパッド３９は、Ａ群のドレインパッドとは離れている。Ａ群、Ｂ群のドレイン電極の間にも、ゲート電極７、７、ソース電極８がある。ゲート電極７、７は共通のゲート集合配線２７に接続されている。ゲート集合配線２７には一つのゲートパッド３７が設けられる。ゲート配線には大きい電流が流れないからゲート電極の集合配線は細くていいのである。ソース電極８はＢ群のソースパッド３８につながる。
【００２３】
Ｃ群も同じことであり、ドレイン電極９、９は独立のドレインパッド３９につながっている。ソース電極は独立のソースパッド３８につながる。
このようにドレイン電極とソース電極、ゲート電極が互いに平行で一部が噛み合うような櫛形の配列をするのは従来例と同様であるが、ドレイン電極９、９…、ソース電極８、８…の集合配線が小さくなり（あるいは消失し）局所的に複数個形成されたパッドへ３８、…、３９、…へ接続されている。パッド３８、…、３９、…が複数あり、それを一つに纏める配線が存在しない。多数の電極９、９、…８、８…を一つに纏めるには多くの配線が必要であり、そのためにチップの上面の多く量が著しく減少している。チップの面積が配線分布のために多く費やされた従来例とは違ってドレイン配線、ソース配線の狭小化によってチップ面積を狭小化することができる。
【００２４】
ここではゲート電極だけは集合配線を作り一つのゲートパッド３７にまとめている。それはトランジスタ群の分布が単純だから可能なのである。もっと多くのトランジスタ群があって複雑に分布する場合はゲート電極についても複数のパッドを設けるようにできる。そうするとゲート集合配線の面積を減らすことができる。
【００２５】
図２のドレイン電極、ソース電極を含む部分の縦断面図を図３に示す。ソースパッドを含む部分の縦断面図を図４に示す。ドレインパッドを含む部分の縦断面図を図５に示す。
【００２６】
図３の縦断面図はドレイン・ゲート・ソース領域よりなる横型ＦＥＴの縦方向の構造を示している。半導体結晶のｎ型層５の上にｐ型層６がエピタキシャル成長してあり、適当な部位にｎ＋−領域やｐ＋−領域がイオン注入か熱拡散によって生成してある。それらがゲート、ドレイン、ソースとなる部分である。それらの領域の上にゲート電極７、ドレイン電極９、ソース電極８が設けられる。接合型ＦＥＴの場合に、そのようにゲート電極とｐ＋型結晶層がオーミック接合した形になる。ＳｉＣの場合、接合型のトランジスタも有望である。
【００２７】
ＭＯＳ−ＦＥＴにすることももちろんできる。ＭＯＳ−ＦＥＴの場合はゲートは絶縁膜が形成される。本発明は接合型でもＭＯＳ型でもどちらでも適用することができる。図３〜５は接合型を示すが、ＭＯＳの場合はｐ−領域の代わりにゲート絶縁層が形成される。
【００２８】
半導体結晶の上に５層の酸化膜が設けられる。それを下からＣ、Ｅ、Ｆ、Ｋ、Ｈとする。酸化膜の中に配線が埋め込まれている。最下層の酸化膜Ｃには先述の電極８、９、７がある。ゲート電極７、ソース電極８、ドレイン電極９は紙面と垂直の方向に伸びている。ゲート電極７にはゲート配線２７が、ソース電極８にはソース配線２８が、ドレイン電極９にはドレイン配線２９が直上の酸化膜Ｅの中に設けられる。
【００２９】
さらに図４に示すように近隣のソース電極８、８を接続するためにスルーホール４８、４８…が形成され、その上にソースパッド３８が露呈するように設けられる。図５に示すように直近のドレイン電極９、９を接続するためにスルーホール４９、４９…が形成され、その上にドレインパッド３９が上部に露出するように設けられる。
【００３０】
フォトリソグラフィ、エッチング、酸化、アルミのスパッタリング、蒸着の繰り返しによって、そのような配線構造を作ることができる。ソース電極の配線はより複雑である。それはドレイン電極の上を通る必要があるからである。そのようにするとチップの上面に、複数の同等なドレインパッド、ソースパッドができる。それらを一つに集合するような配線がない。
【００３１】
そのように複数の独立のパッドができるが、それを一つに纏める配線は別体の基板の内部に設けるようにする。基板はプラスチックの基板で内部配線を設けたものでも良いし、ＡｌＳｉＣ、Ａｌ２Ｏ３などのセラミック絶縁体基板であってもよい。
【００３２】
図２のチップ２に対応する配線基板６０の面を図６に示す。これはチップ２の上面に接合する面である。突き合わせたときにパッドがきちんと接触するようにようチップ上のパッドと鏡影対称になるように分散パッドを配置している。図６において分散ソースパッド５８、５８、５８が中央部縦方向に３つ並べて設けられる。右端に分散ドレインパッド５９、５９、５９が３つ直線上に並べて設けられる。またゲートパッド５７が左端に形成される。
【００３３】
ソース、ドレインの分散パッドは複数個ある。ゲートについても複数個の分散パッドを設けてもよい。それらを集合した単一の基板ゲートパッド６７、基板ソースパッド６８、基板ドレインパッド６９が基板面の端部に設けられる。これはワイヤボンディングのパッドとなるものである。基板６０の内部には導体によるソース配線８８があって、分散ソースパッド５８、５８、５８は単一の基板ソースパッド６８に接続されている。同様に基板６０の内部にはドレイン配線８９があり、分散ドレインパッド５９、５９、５９は単一の基板ドレインパッド６９に接続されている。
【００３４】
このように本発明のチップ・配線基板構造において、基板には、チップのパッドと鏡面対称になる位置に複数のドレイン、ソース、ゲートのパッドが設けられる。そして内部配線によってドレインパッドは一つに纏められる。一つに纏められたものは基板の周辺部に設けた統一基板ドレインパッド、統一基板ソースパッド、統一基板ゲートパッドに結合される。つまり基板は、個別パッド、内部配線、統一パッドなどを持つ絶縁板である。
【００３５】
基板にチップを貼り付けると対応するパッドが接合されるので基板内部配線によってドレイン、ソースの配線は全て一つのドレインパッド、ソースパッドに集約される。
【００３６】
図２、図６の実施例は細部の電極（ドレイン、ソース、ゲート）も明示するために単純なトランジスタが３群でパッドが３×２＝６つしかない構造を示すが、これは説明のために単純化した例である。実際にはより複雑な構造を取ることができる。
【実施例２】
【００３７】
［実施例２：複数の同一方向配列ドレインパッド、ソースパッド］
図７は複数のＦＥＴ単位のドレイン電極Ｄ、Ｄ（９）…をドレインパッド３９に、複数のＦＥＴのソース電極Ｓ、Ｓ（８）…をソースパッド３８に纏めた例を示す。これは５本のドレイン電極Ｄを一つのドレインパッド３９に接合している。ソースパッド３８は縦方向に配列し、ドレインパッド３９も縦方向に配列している。これは縦にドレインパッド、ソースパッドが並ぶような同方向平行配列型である。図２のものよりもパッドの面積が広くなっている。図３〜５のような酸化膜を多数積層した多層配線とするので最上層のパッドの面積は任意に決めることができる。ここでは接合の精度を高め電流密度を下げるためにパッドの面積を大きくしている。
【００３８】
パッドの直下に多数のドレイン電極、ソース電極、ゲート電極が平行に存在する。ゲート電極Ｇ、Ｇ…については酸化膜に埋め込まれた配線によって一つに纏められる。ゲート電極についても複数のゲートパッドに接続するようにしてもよい。これは２×２の一部だけを示すが実際には縦横に多数のドレインパッドとソースパッドが一チップ上に並べられているのである。たとえば８×８とか１６×１６というようにパッドを縦横に平行配列する。
【実施例３】
【００３９】
［実施例３：複数の交互方向配列ドレインパッド、ソースパッド］
図８はやはり複数のＦＥＴ単位のドレイン電極Ｄ、Ｄ（９）をドレインパッド３９に、複数のソース電極Ｓ、Ｓ（８）をソースパッド３８に纏めるようにした例を示す。これも面積の広いパッドとしている。これはドレインパッドとソースパッドが交互千鳥状に並ぶような例を示す。直線状に伸びる平行のドレイン電極Ｄ、ゲート電極Ｇ、ソース電極Ｓがあって多層配線によってそれら複数の電極を分散パッドに接合するのは図７のものと同じである。これはソースパッド３８とドレインパッド３９を交互に並べることができる。これも２×２の最小の単位を示すものであって、もっと多くの数の行列が１チップの上に形成される。
【実施例４】
【００４０】
［実施例４：複数の交互方向配列型行列状ドレインパッド、ソースパッド］
図９にそのような多数のパッドを分散させた交互型チップの構造を示す。それはドレインパッド３９、ソースパッド３８を交互にｍ×ｎの行列状に配列したものである。図７の同方向配列型の場合でもｍ×ｎの行列にすることができる。一つ一つのドレインパッド３９、ソースパッド３８は複数のトランジスタの複数のドレイン電極、ソース電極を集合したものである。ここではドレインパッドをＤ、ソースパッドをＳとして示す。対向するドレインパッドとソースパッドの中間に当たる部分がＦＥＴとして機能する動作領域である。ここにソース・ゲート・ドレインの領域があって櫛形の電極が交互並列に設けられるのである。複雑になるのを避けるために、個々の電極は図９では省略し、パッドだけを描いている。
【００４１】
図２、６のように小さいパッドを設けるようにしてもよいが、多層配線構造とするのだから最上層に広いドレインパッド、ソースパッドを形成するようにしてもよい。そのようにすると広い正方形のドレインパッド、ソースパッドが縦横方向行列をなすように並ぶ。
【００４２】
図９では５行×５列の行列要素の一つ一つにドレインパッド３９、ソースパッド３８が交互千鳥状Ｓ、Ｄ、Ｓ、Ｄ…に設けられる。ドレインパッドの数Ｄとソースパッドの数Ｓは等しいはずで、Ｓ＝Ｄである。ここでは行列要素の一つがゲートパッド（Ｇ）３７となっている。ゲートパッドが一つ、ソースパッドが１２個、ドレインパッドが１２個であってＦＥＴ群の数は１２である。
【００４３】
図１０に配線基板の平面図を示す。これは半導体でなくて絶縁体による基板であり表面にパッドがあり、チップの分散型パッドと貼り合わせて接合されるようになっている。基板の上にはチップ状のパッドとは鏡影対称にパッド群が設けられる。分散型ドレインパッドＤ、Ｄ…（５９）と、分散型ソースパッドＳ、Ｓ…（５８）が基板６０の上にあり、周辺部に基板ドレインパッド６９、基板ソースパッド６８、基板ゲートパッド６７が設けられる。内部において分散型ドレインパッド５９、５９…は基板ドレインパッド６９に統合される。同様に分散型ソースパッド５８、５８…は基板ソースパッド６８に統合される。ゲートパッドは一つだけ図示しているが、これはもっと数多くても良いのである。ゲートパッドも基板ゲートパッド６７と内部で接続されている。
【００４４】
図１１は配線基板６０の上にチップ２をパッド面を対向して貼り合わせた状態の縦断面図を示す。チップ型のドレインパッド３９、３９、ソースパッド３８、３８、ゲートパッドと、基板側のドレインパッド５９、５９、ソースパッド５８、５８、ゲートパッドとが突き合わせて半田付けされチップと基板は接着剤で接着される。内部ソース配線８８が基板内において、基板ソースパッド６８と分散ソースパッド５８、５８…を結合する。内部ソース配線８９は基板内において、基板ドレインパッド６９と分散ドレインパッド５９、５９…を結合する。内部ゲート配線８７が分散ゲートパッドと基板ゲートパッド６７を結合している。
【実施例５】
【００４５】
［実施例５：複数の交互方向配列ドレインパッド、ソースパッドを有するチップ二つを一つの配線基板に接合する］
図１２（１）、（２）に一つの配線基板６０に二つのチップを貼り合わすようにした実施例を示す。二つのチップは全く同等の構造のものであっても良いし、別の構造のものであってもよい。図１２（１）に基板の平面図を示す。図１２（２）には縦断面図を示す。基板６０の表面には縦横に並ぶドレインパッドＤ、Ｄ…やソースパッドＳ、Ｓ…がある。行列状にパッドを形成したものが２つ分ある。基板の端には広い基板ドレインパッド６９、基板ソースパッド６８、基板ゲートパッド６７などが露出して設けてある。ゲートパッドはそれぞれ一つずつ存在する。
【００４６】
基板の内部には内部配線８７、８８、８９が設けられる。個々の分散ドレインパッド５９（Ｄ）…はドレイン配線８９によって一つの基板ドレインパッド６９に結合される。個々の分散ソースパッド５８（Ｓ）…はソース配線８８によって基板ソースパッド６８に結合される。ゲートパッドＧもゲート配線８７によって基板ゲートパッド６７に結合される。
【００４７】
セラミック基板の場合は配線とスルーホールをもつ複数枚のセラミック板を貼り合わせてそのような構造体を作製することができる。図１２において基板内部の配線は交差するように見えるが、実際には奥行きがあるので、配線同士が接触しているわけではない。セラミック基板では図１２（２）のような構造を作るのはやや複雑であるが、プラスチックだとインサート成形などでそのような内部配線は簡単に製作できる。
【００４８】
そのように、本発明においてはチップと配線基板が合わさって一つのデバイスとなる。ソースパッドとドレインパッドを結ぶ線分にそって櫛形のドレイン、ゲート、ソースが設けられるのだから、図９、１２のチップではそれらの領域の延長する方向は一様であることもできる。
【００４９】
しかし一様でなく延長方向を混在させることもできる。ドレイン、ゲートソース電極を櫛形平行電極として、それがｘ方向に延長するものもありｙ方向に伸びるものもあるというようにできる。それだけでなくて場合によってはｘ方向に４５゜の角度をなすようにもできる。
【００５０】
そのようにＦＥＴ群の複雑な構造を可能にするのは複数の孤立パッドが存在するからである。そのようなドレイン、ゲート、ソースの延長する向きが交互に変わるような配置であると図１のように全てのドレイン電極、ソース電極を一つに纏めようとしても一平面上では到底不可能である。しかし本発明のように多数の孤立パッドを設けるものだとやすやすとそのような交互並列型のトランジスタ群の存在を可能にする。
【００５１】
ゲートパッドも分散し複数にすれば設計の自由度がさらに高まる。
図１の従来例と比べると、本発明は、単位櫛形電極と直交する方向に交わる集合配線２９、２８の大部分を省くことができるということがわかる。その部分は電流が大きいので太い配線となっているが、それがチップ上から除去できるという効果は大きいものがある。空いた部分をＦＥＴの動作領域として有効に利用すれば、より大電流を流すことができるようなデバイスとすることができる。
【００５２】
設計の自由度については、ゲート電極を図７、図８のように２つのパッドの間から取り出すことができる。また隣接部分のＦＥＴのドレイン電極、ソース電極、ゲート電極の方向や範囲は独立に決定することができる。だから、より多くのＦＥＴを１チップの上に製作することができるのである。
【図面の簡単な説明】
【００５３】
【図１】多数のＦＥＴとＦＥＴのゲート、ソース、ドレインにオーミック接合した櫛型電極を有しチップ表面に這わせたドレイン配線によって多数のドレイン電極を一つのドレインパッドに結合し、チップ表面に這わせたソース配線によって多数のソース電極を一つのソースパッドに結合し、多数のゲート電極を一つのゲートパッドに結合するようにした従来例にかかるパワーＦＥＴデバイスのチップの平面図。
【００５４】
【図２】多数のＦＥＴとそれらのゲート、ソース、ドレインに接合した多数の櫛形電極を有し複数の分散型のドレインパッド、ソースパッドにドレイン電極やソース電極を接合した本発明の実施例にかかるパワーデバイスチップの平面図。
【００５５】
【図３】図２のデバイスチップにおいてドレイン電極、ソース電極、ゲート電極を横切る面で切断した縦断面図。半導体のｎ型層、ｐ型層の上に絶縁層（酸化膜）が５層形成されている。ｐ型層に形成したｎ＋領域にソース電極、ドレイン電極がオーミック接合され、ｐ＋領域にゲート電極がオーミック接合（接合型）されている。
【００５６】
【図４】図２のデバイスチップにおいて、ソース配線、ソースパッドの部分を含んで切断した縦断面図。複数のソース電極がスルーホール、パッドによって統合されている。そのようなソースパッドがチップ上に複数個分散して存在する。
【００５７】
【図５】図２のデバイスチップにおいて、ドレイン配線、ドレインパッドの部分を含んで切断した縦断面図。複数のドレイン電極がスルーホール、パッドによって統合されている。そのようなドレインパッドがチップ上に複数個分散して存在する。
【００５８】
【図６】図２のチップを接合するべき配線基板の対向面の平面図。チップのパッドとは鏡影対称の位置に分散型ドレインパッド、分散型ソースパッド、分散型ゲートパッドがあり、周辺部には統一された基板ドレインパッド、基板ソースパッド、基板ゲートパッドがあり、それらの分散型パッドと統一基板パッドは内部配線によって結合される。
【００５９】
【図７】複数のドレイン電極、ソース電極を集合した分散型のドレインパッド、ソースパッドをチップ上に複数個設ける本発明の実施例であって、ドレインパッド、ソースパッドが一方向に並ぶようにした同方向配列の場合を示すチップ一部の平面図。
【００６０】
【図８】複数のドレイン電極、ソース電極を集合した分散型のドレインパッド、ソースパッドをチップ上に複数個設ける本発明の実施例であって、ドレインパッド、ソースパッドが互い違いに千鳥状に並ぶようにした交互配列の場合を示すチップ一部の平面図。
【００６１】
【図９】複数の分散型ドレインパッド、ソースパッドを千鳥状に多数行列配置した本発明の実施例にかかるパワーデバイスチップの平面図。
【００６２】
【図１０】図９に示すデバイスチップに対応する配線基板の対向面の平面図。鏡面対称の位置に分散型のドレインパッド、ソースパッドが形成されている。
【００６３】
【図１１】図９のチップを図１０の配線基板に貼り付けた状態を示す縦断面図。
【００６４】
【図１２】図９に示すようなデバイスチップ二つを、一つの配線基板に接合する実施例において、配線基板の対向面を示す平面図（１）と、結合状態の縦断面図（２）。
【符号の説明】
【００６５】
２  デバイスチップ 
５  ｎ型ＳｉＣ層 
６  ｐ型ＳｉＣ層 
７  ゲート電極 
８  ソース電極 
９  ドレイン電極 
２７  ゲート集合配線 
２８  ソース集合配線 
２９  ドレイン集合配線 
３７  ゲートパッド 
３８  ソースパッド 
３９  ドレインパッド 
４８  スルーホール
４９  スルーホール
５７  ゲートパッド
５８  ソースパッド
５９  ドレインパッド
６０  基板
６７  基板ゲートパッド
６８  基板ソースパッド
６９  基板ドレインパッド
８７  ゲート配線
８８  ソース配線
８９  ドレイン配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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