(57)【要約】【課題】  低コスト、簡便の好適なパルス幅変調型Ｄ／Ａコンバータを提供する。【解決手段】  基準クロックを順次加算するＮビットのフリーランカウンタと、前記フリーランカウンタに基づく値と出力指示値とを比較するデジタル比較器と、前記デジタル比較器の出力を平滑し、アナログ出力を出力するスムージングフィルタとを備えるパルス幅変調型Ｄ／Ａコンバータにおいて、前記フリーランカウンタの下位ビットと上位ビットとを入れ替える入替手段を備えることを特徴とするパルス幅変調型Ｄ／Ａコンバータ。【選択図】                    図１
2005159935.tif 000002
【特許請求の範囲】
【請求項１】
基準クロックを順次加算するＮビットのフリーランカウンタと、
前記フリーランカウンタに基づく値と出力指示値とを比較するデジタル比較器と、
前記デジタル比較器の出力を平滑し、アナログ出力を出力するスムージングフィルタと
を備えるパルス幅変調型Ｄ／Ａコンバータにおいて、
前記フリーランカウンタの下位ビットと上位ビットとを入れ替える入替手段を備えることを特徴とするパルス幅変調型Ｄ／Ａコンバータ。
【請求項２】
基準クロックを順次加算するＮ＋１ビットのフリーランカウンタと、
デジタル比較器の出力を平滑し、アナログ出力を出力するスムージングフィルタと
を備えるパルス幅変調型Ｄ／Ａコンバータにおいて、
前記フリーランカウンタの下位ビットと上位ビットとを入れ替える入替手段を備えると共に、
前記デジタル比較器は、前記入替手段の出力の値と、最上位ビット０及び下位Ｎビットの出力指示値とを比較することを特徴とするパルス幅変調型Ｄ／Ａコンバータ。
【請求項３】
基準クロックを順次加算するＮ＋１ビットのフリーランカウンタと、
デジタル比較器の出力を平滑し、アナログ出力を出力するスムージングフィルタと
を備えるパルス幅変調型Ｄ／Ａコンバータにおいて、
前記フリーランカウンタの下位ビットと上位ビットとを反転する入替手段と、
所定の２倍の基準電圧を有するバッファとを備えると共に、
前記デジタル比較器は、前記入替手段の出力の値と、最上位ビット０及び下位Ｎビットの出力指示値とを比較することを特徴とするパルス幅変調型Ｄ／Ａコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、計測器または伝送器等に用いるパルス幅変調型Ｄ／Ａコンバータに関し、特に、低コスト、小形、簡便のパルス幅変調型Ｄ／Ａコンバータに関する。
【背景技術】
【０００２】
従来のパルス幅変調型Ｄ／Ａコンバータについて、図７を用いて説明する。図７は、従来のパルス幅変調型Ｄ／Ａコンバータを示す構成図である。
【０００３】
同図において、パルス幅変調型Ｄ／Ａコンバータは、パルス幅変調器１０とスムージングフィルタ２０とを備える。そして、パルス幅変調器１０は、出力指示値Ｃｏｄｅに基づくパルス幅を備える信号Ｓ１を生成する。さらにまた、スムージングフィルタ２０は、信号Ｓ１を平滑し、アナログの出力Ｖｏを生成する。
【０００４】
また、パルス幅変調器１０は、Ｎビットのフリーランカウンタ１１とＮビットのデジタル比較器１２とを備える。さらに、フリーランカウンタ１１の出力（ＣＮ，ＣＮ−１，・・・，Ｃ２，Ｃ１）は、それぞれ、デジタル比較器１２の入力（ＡＮ，ＡＮ−１，・・・，Ａ２，Ａ１）に接続する。また、基準クロックｆｃｋはフリーランカウンタ１１に接続する。さらにまた、出力指示値Ｃｏｄｅは、デジタル比較器１２の入力（ＢＮ，ＢＮ−１，・・・，Ｂ２，Ｂ１）に接続する。
【０００５】
さらに、スムージングフィルタ２０は、基準電圧Ｖｒｅｆを有するバッファ２１とローパスフィルタ２２とを備える。また、パルス幅変調器１０の信号Ｓ１は、バッファ２１の入力に接続する。さらに、バッファ２１の出力の信号Ｓ２は、ローパスフィルタ２２の入力に接続する。また、ローパスフィルタ２２の出力は、出力Ｖｏに接続する。
【０００６】
このような、図７の従来例の動作を説明する。
フリーランカウンタ１１は、基準クロックｆｃｋをカウントする。さらに、デジタル比較器１２は、フリーランカウンタ１１の出力（ＣＮ，ＣＮ−１，・・・，Ｃ２，Ｃ１）の値が出力指示値Ｃｏｄｅよりも小さいときに、信号Ｓ１をハイとする。また、デジタル比較器１２は、フリーランカウンタ１１の出力の値が出力指示値Ｃｏｄｅよりも大きいときに、信号Ｓ１をロウとする。
【０００７】
さらに、バッファ２１は、基準電圧Ｖｒｅｆに基づき、信号Ｓ１を所定の値に増幅すると共に、パルス幅変調器１０の信号Ｓ１とスムージングフィルタ２０の信号Ｓ２とが干渉しないように、インピーダンスを変換する。また、ローパスフィルタ２２は、フリーランカウンタ１１の動作周期、即ち、キャリアよりも低い周波数成分の出力Ｖｏを生成する。
【０００８】
このようにして、図７の従来例の信号Ｓ１は、出力指示値Ｃｏｄｅに基づく、パルス幅となる。そして、出力Ｖｏは出力指示値Ｃｏｄｅに基づく値となり、式（１）を満足する。
Ｖｏ＝Ｖｒｅｆ・Ｃｏｄｅ／２Ｎ    （１）
【０００９】
また、図８は、図７の従来例における信号Ｓ１のキャリア強度の周波数特性図である。ただし、フリーランカウンタ１１のビット数Ｎは９とする。同図より、図７の従来例のキャリア強度は、低い周波数ほど大きくなる。
【００１０】
さらに、他の従来のパルス幅変調型Ｄ／Ａコンバータは、複雑な構成を有する（例えば、特許文献１参照。）。
【００１１】
【特許文献１】特許第３１４２０３３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、従来のパルス幅変調型Ｄ／Ａコンバータは、高価、大型のローパスフィルタが必要という課題がある。また、従来のパルス幅変調型Ｄ／Ａコンバータは、次数の高いローパスフィルタが必要という課題があり、精度の高いローパスフィルタが必要という課題がある。
【００１３】
さらに、従来のパルス幅変調型Ｄ／Ａコンバータは、複雑で高価という課題がある。
【００１４】
本発明の目的は、以上説明した課題を解決するものであり、低コスト、小形、簡便の好適なパルス幅変調型Ｄ／Ａコンバータ（変調型Ｄ／Ａコンバータ）を提供することにある。
【課題を解決するための手段】
【００１５】
このような目的を達成する本発明は、次の通りである。
（１）基準クロックを順次加算するＮビットのフリーランカウンタと、前記フリーランカウンタに基づく値と出力指示値とを比較するデジタル比較器と、前記デジタル比較器の出力を平滑し、アナログ出力を出力するスムージングフィルタとを備えるパルス幅変調型Ｄ／Ａコンバータにおいて、前記フリーランカウンタの下位ビットと上位ビットとを入れ替える入替手段を備えることを特徴とするパルス幅変調型Ｄ／Ａコンバータ。
【００１６】
（２）基準クロックを順次加算するＮ＋１ビットのフリーランカウンタと、デジタル比較器の出力を平滑し、アナログ出力を出力するスムージングフィルタとを備えるパルス幅変調型Ｄ／Ａコンバータにおいて、前記フリーランカウンタの下位ビットと上位ビットとを入れ替える入替手段を備えると共に、前記デジタル比較器は、前記入替手段の出力の値と、最上位ビット０及び下位Ｎビットの出力指示値とを比較することを特徴とするパルス幅変調型Ｄ／Ａコンバータ。
【００１７】
（３）基準クロックを順次加算するＮ＋１ビットのフリーランカウンタと、デジタル比較器の出力を平滑し、アナログ出力を出力するスムージングフィルタとを備えるパルス幅変調型Ｄ／Ａコンバータにおいて、前記フリーランカウンタの下位ビットと上位ビットとを反転する入替手段と、所定の２倍の基準電圧を有するバッファとを備えると共に、前記デジタル比較器は、前記入替手段の出力の値と、最上位ビット０及び下位Ｎビットの出力指示値とを比較することを特徴とするパルス幅変調型Ｄ／Ａコンバータ。
【発明の効果】
【００１８】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
本発明は、低コスト、簡便の好適なパルス幅変調型Ｄ／Ａコンバータを提供する。そして、本発明のローパスフィルタは小形、低コストとなる。
【００１９】
また、本発明は、リニアリティの高いパルス幅変調型Ｄ／Ａコンバータを提供する。
【発明を実施するための最良の形態】
【００２０】
以下に図１に基づいて本発明を詳細に説明する。図１は、本発明の一実施例を示す構成図である。なお、図７の従来例と同一の要素には同一符号を付し、説明を省略する。
【００２１】
図１の実施例の特徴は、入替手段１３の構成にある。そして、入替手段１３は、フリーランカウンタ１１の下位ビットと上位ビットとを入れ替える。
【００２２】
例えば、フリーランカウンタ１１の最下位ビットの出力Ｃ１は、デジタル比較器１２の最上位ビットの入力ＡＮに接続する。また、フリーランカウンタ１１の下位ビットの出力Ｃ２は、デジタル比較器１２の上位ビットの入力ＡＮ-1に接続する。さらに、フリーランカウンタ１１の最上位ビットの出力ＣＮは、デジタル比較器１２の最下位ビットの入力Ａ１に接続する。即ち、入替手段１３は、フリーランカウンタ１１の配列において、上位ビットと下位ビットとを反転する。
【００２３】
このような、図１の実施例の動作を説明する。なお、図７の従来例と同一の動作については、説明を省略する。
【００２４】
図２は、図１の実施例におけるフリーランカウンタ１１の出力（ＣＮ，ＣＮ−１，・・・，Ｃ２，Ｃ１）及びデジタル比較器１２の入力（ＡＮ，ＡＮ−１，・・・，Ａ２，Ａ１）の時間変化を示す図である。同図において、フリーランカウンタ１１の出力（ＣＮ，ＣＮ−１，・・・，Ｃ２，Ｃ１）が０から６４まで直線的に変化するときに、デジタル比較器１２の入力（ＡＮ，ＡＮ−１，・・・，Ａ２，Ａ１）はとりとめのない変化となる。ただし、フリーランカウンタ１１のビット数Ｎは６とする。
【００２５】
このため、パルス幅変調器１０の信号Ｓ１は、一周期で最大２（Ｎ−１）回トグルする。そして、図１の実施例において、信号Ｓ１の周波数成分は高域に移動し、信号Ｓ２の周波数成分も高域に移動する。
【００２６】
図３は、図１の実施例における信号Ｓ１のキャリア強度の周波数特性図である。ただし、フリーランカウンタ１１のビット数Ｎは９とする。同図より、図１の実施例のキャリア強度は、周波数に関係なくほぼ一定の値となる。さらにまた、図１の基本波のキャリア強度Ｃ１は、図８の基本波のキャリア強度Ｃ２よりも４４ｄＢ低い。
【００２７】
さらに、図１の実施例における信号Ｓ１のパルス幅の合計と、図７の従来例における信号Ｓ１のパルス幅の合計とは同じとなる。
【００２８】
したがって、図１の実施例の出力Ｖｏは、図７の従来例と同様に、出力指示値Ｃｏｄｅに基づく値となる。そして、図１の実施例のローパスフィルタ２２は、簡単な構成で済むことから、低コスト、小形とすることができる。
【００２９】
そして、図１の実施例の入替手段１３は、結線のみで形成できるため、低コスト、小形、簡便に形成できる。
【００３０】
図１の実施例は、出力指示値Ｃｏｄｅによりトグルの数が変化する。そして、トグルに起因するリニアリティの劣化が発生する。即ち、パルス幅変調器１０の信号Ｓ１の波形において、ロウからハイへの過渡応答またはハイからロウへの過渡応答が一定とならない。
【００３１】
図４は、図１の実施例における信号Ｓ２の波形の拡大図である。同図において、信号Ｓ２の波形がロウからハイまたはハイからロウへ変化するときに、応答ずれＳＬＨ及び応答ずれＳＨＬが生じる。そしてまた、応答ずれＳＬＨ及び応答ずれＳＨＬはいずれも出力Ｖｏの誤差を生じせしめる。
【００３２】
図５は、図１の実施例における一周期内のトグル回数の特性図である。ただし、フリーランカウンタ１１のビット数Ｎは６とする。同図において、出力指示値Ｃｏｄｅがゼロから３２まで変化するときに、トグル回数はゼロから３２まで単調に増加する。さらに、出力指示値Ｃｏｄｅが３２から６４まで変化するときに、トグル回数は３２から０まで単調に減少する。
【００３３】
即ち、１／２スパン（３２）までは、トグル回数は単調に増加する。そして、このとき、トグルに起因する出力Ｖｏの誤差も単調に増加する。
【００３４】
図６は、本発明の他の実施例を示す構成図である。なお、図１の実施例と同一の要素には同一符号を付し、説明を省略する。
【００３５】
図６の実施例の特徴は、フリーランカウンタ３１とのデジタル比較器３２と入替手段３３との構成にある。
【００３６】
そして、フリーランカウンタ３１はＮ＋１ビットで形成し、デジタル比較器３２はＮ＋１ビットで形成する。また、入替手段３３は、図１の実施例と同様に、フリーランカウンタ１１の下位ビットと上位ビットとを入れ替える。
【００３７】
詳しくは、フリーランカウンタ３１の最下位ビットの出力Ｃ１は、デジタル比較器３２の最上位ビットの入力ＡＮ＋１に接続する。また、フリーランカウンタ３１の下位ビットの出力Ｃ２は、デジタル比較器３２の上位ビットの入力ＡＮに接続する。さらに、フリーランカウンタ３１の最上位ビットの出力ＣＮ＋１は、デジタル比較器３２の最下位ビットの入力Ａ１に接続する。即ち、入替手段３３は、図１の実施例と同様に、フリーランカウンタ３１の配列において、上位ビットと下位ビットとを反転する。
【００３８】
また、デジタル比較器３２の最上位ビットの入力ＢＮ＋１はゼロ（０）とする。さらにまた、デジタル比較器３２の下位Ｎビットの入力（ＢＮ，ＢＮ−１，・・・，Ｂ２，Ｂ１）に出力指示値Ｃｏｄｅを接続する。
【００３９】
さらに、バッファ４１は、基準電圧２・Ｖｒｅｆを有する。詳しくは、図６の実施例のバッファ４１における基準電圧２・Ｖｒｅｆの値は、図１の実施例のバッファ２１における基準電圧Ｖｒｅｆの値の２倍とする。
【００４０】
このような、図６の実施例の出力Ｖｏは、図１の実施例の場合と同様に、出力指示値Ｃｏｄｅに基づく値となる。そして、図６の実施例のローパスフィルタ２２は、低コスト、小形となる。また、図６の実施例は、低コスト、小形、簡便に形成できる。
【００４１】
さらに、図６の実施例は、デジタル比較器３２の１／２スパンまでを利用するため、トグル回数は単調に増加する。そして、このとき、トグルに起因する出力Ｖｏの誤差も単調に増加する。
【００４２】
したがって、図６の実施例は、高いリニアリティを得ることができる。また、図６の実施例の変換分解能は、図１の実施例の変換分解能と同じとなる。さらに、図６の実施例の変換ゲインは、図１の実施例の変換ゲインと等しくなる。
【００４３】
以上のように、本発明は、前述の実施例に限定されることなく、その本質を逸脱しない範囲でさらに多くの変更及び変形を含むものである。
【図面の簡単な説明】
【００４４】
【図１】本発明の一実施例を示す構成図である。
【図２】図１の実施例における図１の実施例におけるフリーランカウンタ１１の出力（ＣＮ，ＣＮ−１，・・・，Ｃ２，Ｃ１）及びデジタル比較器１２の入力（ＡＮ，ＡＮ−１，・・・，Ａ２，Ａ１）の時間変化を示す図である。
【図３】図１の実施例における信号Ｓ１のキャリア強度の周波数特性図である。
【図４】図１の実施例における信号Ｓ２の波形の拡大図である。
【図５】図１の実施例におけるトグル回数の特性図である。
【図６】本発明の他の実施例を示す構成図である。
【図７】従来のパルス幅変調型Ｄ／Ａコンバータを示す構成図である。
【図８】図７の実施例における信号Ｓ１のキャリア強度の周波数特性図である。
【符号の説明】
【００４５】
１０  パルス幅変調器
１１，３１  フリーランカウンタ
１２，３２  デジタル比較器
１３，３３  入替手段
２０  スムージングフィルタ
２１，４１  バッファ
２２  ローパスフィルタ
Ｃｏｄｅ  出力指示値
Ｖｏ  出力
ｆｃｋ  基準クロック
Ｖｒｅｆ  基準電圧
【図１】
2005159935.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2005159935.tif 000007
【図６】
2005159935.tif 000008
【図７】
2005159935.tif 000009
【図８】
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