(57)【要約】【課題】製造工程を増加させることなく、Ｐ型ＭＯＳトランジスタの駆動能力の向上を図れる半導体装置及びその製造方法を提供する。【解決手段】Ｐ型ＭＯＳトランジスタは、素子分離領域３に囲まれた活性領域ＳＴＰが、ゲート幅方向において、コンタクトプラグ１０ａが形成されるコンタクト形成領域Ｗａにおけるゲート長方向の幅Ｘａに比べて、非コンタクト形成領域Ｗｂにおけるゲート長方向の幅Ｘｂが狭くなっている。一方、Ｎ型ＭＯＳトランジスタは、素子分離領域３に囲まれた活性領域ＳＴＮが、ゲート幅方向において、コンタクトプラグ１０ｂが形成されるコンタクト形成領域を含めた全領域Ｗｃでゲート長方向の幅Ｘｃが同じ幅で形成されている。これにより、活性領域ＳＴＰのみに大きな圧縮応力が加わった状態となるため、Ｐ型ＭＯＳトランジスタの駆動能力の向上を図ることができる。【選択図】図１
2005259745.tif 000002
【特許請求の範囲】
【請求項１】
Ｐ型ＭＯＳトランジスタを有する半導体装置において、
前記Ｐ型ＭＯＳトランジスタは、
半導体基板に形成されたトレンチ型の素子分離領域と、
前記素子分離領域に囲まれた前記半導体基板からなる第１の活性領域と、
前記第１の活性領域上に形成された第１のゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第１のゲート電極と、
前記第１のゲート電極の側方下に位置する前記第１の活性領域に形成されたＰ型ソース・ドレイン領域とを備え、
前記第１の活性領域は、ゲート幅方向において部分的にゲート長方向の幅が狭くなっていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１の活性領域は、前記Ｐ型ソース・ドレイン領域へのコンタクト形成領域におけるゲート長方向の幅に比べて、非コンタクト形成領域におけるゲート長方向の幅が狭くなっていることを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
Ｎ型ＭＯＳトランジスタをさらに備え、
前記Ｎ型ＭＯＳトランジスタは、
前記半導体基板に形成されたトレンチ型の素子分離領域と、
前記素子分離領域に囲まれた前記半導体基板からなる第２の活性領域と、
前記第２の活性領域上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記第２のゲート電極の側方下に位置する前記第１の活性領域に形成されたＮ型ソース・ドレイン領域とを備え、
前記第２の活性領域は、ゲート幅方向においてゲート長方向の幅が一定であることを特徴とする半導体装置。
【請求項４】
Ｐ型ＭＯＳトランジスタを有する半導体装置の製造方法において、
前記Ｐ型ＭＯＳトランジスタの製造方法として、
半導体基板にトレンチ型の素子分離領域を形成することにより、前記素子分離領域に囲まれた前記半導体基板からなる第１の活性領域を形成する工程（ａ）と、
前記第１の活性領域上に第１のゲート絶縁膜を形成する工程（ｂ）と、
前記ゲート絶縁膜上に第１のゲート電極を形成する工程（ｃ）と、
前記第１のゲート電極の側方下に位置する前記第１の活性領域にＰ型ソース・ドレイン領域を形成する工程（ｄ）とを備え、
前記工程（ａ）では、前記第１の活性領域が、ゲート幅方向において部分的にゲート長方向の幅が狭くなるように前記素子分離領域を形成することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
Ｎ型ＭＯＳトランジスタをさらに備え、
前記Ｎ型ＭＯＳトランジスタの製造方法として、
前記工程（ａ）では、前記半導体基板にトレンチ型の素子分離領域を形成することにより、前記素子分離領域に囲まれた前記半導体基板からなる第２の活性領域を形成し、
前記工程（ｂ）では、前記第２の活性領域上に第２のゲート絶縁膜を形成し、
前記工程（ｃ）では、前記第２のゲート絶縁膜上に第２のゲート電極を形成し、
前記工程（ｃ）の後に、前記第２のゲート電極の側方下に位置する前記第２の活性領域にＮ型ソース・ドレイン領域を形成する工程（ｄ）とを有し、
前記工程(ａ)では、前記第２の活性領域が、ゲート幅方向においてゲート長方向の幅が一定になるように前記素子分離領域を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にＰ型ＭＯＳトランジスタの性能向上が図れる半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置の素子分離領域の形成方法として、半導体基板の素子分離領域を熱酸化して素子分離絶縁膜を形成するＬＯＣＯＳ（Local oxidation of silicon）法に変わり、半導体基板に形成した溝に絶縁膜を埋め込んで素子分離絶縁膜を形成するＳＴＩ法（Shallow Trench Isolation）が広く用いられている。
【０００３】
このＳＴＩ法によるトレンチ型の素子分離領域（以下、「トレンチ型素子分離領域」と称す）は、ＬＯＣＯＳ法による素子分離領域に比べて、微細な素子分離領域を形成することができるため、半導体装置の高集積化をさらに図ることができる。
【０００４】
しかしながら、トレンチ型素子分離領域をさらに微細化した場合、トレンチ型素子分離領域に囲まれた半導体基板からなる活性領域に及ぼされるトレンチ型素子分離領域からの応力は、大きくなり、且つ、複雑になりつつある。
【０００５】
この活性領域に及ぼされるトレンチ型素子分離領域からの圧縮応力によって、チャネル領域におけるキャリア（電子・正孔）の移動度が変化するという課題がある。特に、Ｐ型ＭＯＳトランジスタの活性領域に、相対的に大きな圧縮応力が加わると正孔の移動度が大きくなる。
【０００６】
一般に、相補型ＭＯＳトランジスタ（ＣＭＯＳトランジスタ）を用いたＣＭＯＳ論理回路の速度は、次段に接続される負荷容量をＣＭＯＳトランジスタの駆動能力で充放電する速度で決定される。よって、ＣＭＯＳ論理回路の速度は、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタのそれぞれの駆動能力に比例する。
【０００７】
そこで、素子分離領域からＰ型ＭＯＳトランジスタの活性領域に、通常よりも大きな圧縮応力を及ぼすことにより正孔の移動度を向上させて、論理回路の速度を向上させることが提案されている。
【０００８】
例えば、特許文献１においては、ＳＯＩ基板のＮＭＯＳ形成領域の半導体領域にＮ型ＭＯＳトランジスタが形成されるとともに、ＳＯＩ基板のＰＭＯＳ形成領域の半導体領域にＰ型ＭＯＳトランジスタが形成されてなるＣＭＯＳトランジスタを備えた半導体装置において、ＰＭＯＳ形成領域にはＬＯＣＯＳ法による素子分離領域を形成し、ＮＭＯＳ形成領域にはＳＴＩ法による素子分離領域を形成することが開示されている。
【０００９】
この構成によれば、ＬＯＣＯＳ法による素子分離領域に比べて、ＳＴＩ法による素子分離領域の方が半導体領域に加わる圧縮応力が小さいため、ＰＭＯＳ形成領域の半導体領域のみに圧縮応力が加えられている。これにより、Ｐ型ＭＯＳトランジスタの活性領域に加わる圧縮応力により正孔の移動度を向上することができるので、Ｎ型ＭＯＳトランジスタの駆動能力を低下させることなく、Ｐ型ＭＯＳトランジスタの駆動能力を高めることができる。
【特許文献１】特開２００１−２４４４６８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記のような従来の構成では、ＬＯＣＯＳ法による素子分離領域とＳＴＩ法による素子分離領域とを形成する必要があるため、製造工程が複雑で、且つ、工程数が増加するため、製造コストが高くなるという課題がある。しかも、Ｐ型ＭＯＳトランジスタを形成するＰＭＯＳ形成領域の素子分離領域は、ＬＯＣＯＳ法によって形成するため、素子分離領域の微細化は必然的に制約されるという課題がある。
【００１１】
本発明の目的は、製造工程を増加させることなく、Ｐ型ＭＯＳトランジスタの駆動能力の向上を図れる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の半導体装置は、Ｐ型ＭＯＳトランジスタを有する半導体装置において、前記Ｐ型ＭＯＳトランジスタは、半導体基板に形成されたトレンチ型の素子分離領域と、前記素子分離領域に囲まれた前記半導体基板からなる第１の活性領域と、前記第１の活性領域上に形成された第１のゲート絶縁膜と、前記ゲート絶縁膜上に形成された第１のゲート電極と、前記第１のゲート電極の側方下に位置する前記第１の活性領域に形成されたＰ型ソース・ドレイン領域とを備え、前記第１の活性領域は、ゲート幅方向において部分的にゲート長方向の幅が狭くなっている。
【００１３】
上記半導体装置において、前記第１の活性領域は、前記Ｐ型ソース・ドレイン領域へのコンタクト形成領域におけるゲート長方向の幅に比べて、非コンタクト形成領域におけるゲート長方向の幅が狭くなっている。
【００１４】
また、上記半導体装置において、Ｎ型ＭＯＳトランジスタをさらに備え、前記Ｎ型ＭＯＳトランジスタは、前記半導体基板に形成されたトレンチ型の素子分離領域と、前記素子分離領域に囲まれた前記半導体基板からなる第２の活性領域と、前記第２の活性領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、前記第２のゲート電極の側方下に位置する前記第１の活性領域に形成されたＮ型ソース・ドレイン領域とを備え、前記第２の活性領域は、ゲート幅方向においてゲート長方向の幅が一定に形成されている。
【００１５】
本発明の半導体装置の製造方法は、Ｐ型ＭＯＳトランジスタを有する半導体装置の製造方法において、前記Ｐ型ＭＯＳトランジスタの製造方法として、半導体基板にトレンチ型の素子分離領域を形成することにより、前記素子分離領域に囲まれた前記半導体基板からなる第１の活性領域を形成する工程（ａ）と、前記第１の活性領域上に第１のゲート絶縁膜を形成する工程（ｂ）と、前記ゲート絶縁膜上に第１のゲート電極を形成する工程（ｃ）と、前記第１のゲート電極の側方下に位置する前記第１の活性領域にＰ型ソース・ドレイン領域を形成する工程（ｄ）とを備え、前記工程（ａ）では、前記第１の活性領域が、ゲート幅方向において部分的にゲート長方向の幅が狭くなるように前記素子分離領域を形成する。
【００１６】
上記半導体装置の製造方法において、Ｎ型ＭＯＳトランジスタをさらに備え、前記Ｎ型ＭＯＳトランジスタの製造方法として、前記工程（ａ）では、前記半導体基板にトレンチ型の素子分離領域を形成することにより、前記素子分離領域に囲まれた前記半導体基板からなる第２の活性領域を形成し、前記工程（ｂ）では、前記第２の活性領域上に第２のゲート絶縁膜を形成し、前記工程（ｃ）では、前記第２のゲート絶縁膜上に第２のゲート電極を形成し、前記工程（ｃ）の後に、前記第２のゲート電極の側方下に位置する前記第２の活性領域にＮ型ソース・ドレイン領域を形成する工程（ｄ）とを有し、前記工程(ａ)では、前記第２の活性領域が、ゲート幅方向においてゲート長方向の幅が一定になるように前記素子分離領域を形成する。
【発明の効果】
【００１７】
本発明の半導体装置及びその製造方法によれば、Ｐ型ＭＯＳトランジスタを形成する活性領域を部分的に狭く形成することにより、Ｐ型ＭＯＳトランジスタの駆動能力を向上させることができるため、製造工程を増加させることなく、論理回路の高速化を図ることができる。しかも、Ｐ型ＭＯＳトランジスタの駆動能力を一定で設計する場合には、Ｐ型ＭＯＳトランジスタの駆動能力が向上した分だけチャネル幅の縮小が可能となり、より小面積の論理セルを実現することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態に係る半導体装置について、図面を参照しながら説明する。
【００１９】
図１は、本発明の実施形態に係る半導体装置であり、（ａ）はＣＭＯＳトランジスタを示す平面図、（ｂ）は（ａ）のＡ−Ａ箇所におけるＰ型ＭＯＳトランジスタを示す断面図、（ｃ）は（ａ）のＢ−Ｂ箇所におけるＰ型ＭＯＳトランジスタを示す断面図、（ｄ）は（ａ）のＣ−Ｃ箇所におけるＮ型ＭＯＳトランジスタを示す断面図である。図１（ａ）において、上部はＰ型ＭＯＳトランジスタ形成領域ＡｒｅａＴPを示し、下部はＮ型ＭＯＳトランジスタ形成領域ＡｒｅａＴNを示している。
【００２０】
Ｐ型ＭＯＳトランジスタは、図１（ａ）、図１（ｂ）及び図１（ｃ）に示すように、半導体基板１と、半導体基板１に形成されたＮ型ウェル領域２ａと、半導体基板１にＳＴＩ法によって形成されたトレンチ型の素子分離領域３と、素子分離領域３に囲まれた半導体基板１（Ｎ型ウェル領域２ａ）からなる活性領域ＳＴＰ上に形成されたゲート絶縁膜４と、ゲート絶縁膜４上に形成されたゲート電極５と、ゲート電極５の側面上に形成された絶縁膜からなるサイドウォール７と、ゲート電極５の側方下に位置する活性領域ＳＴＰに形成されたＰ型エクステンション領域６ａと、サイドウォール７の側方下に位置する活性領域ＳＴＰに形成されたＰ型ソース・ドレイン領域８ａと、基板上に形成された層間絶縁膜９と、層間絶縁膜９に形成されたＰ型ソース・ドレイン領域８ａに到達するコンタクトホール内に埋め込まれた導電材料からなるコンタクトプラグ１０ａとを有している。
【００２１】
そして、このＰ型ＭＯＳトランジスタは、素子分離領域３に囲まれた活性領域ＳＴＰが、ゲート幅方向において部分的にゲート長方向の幅が狭くなっている。すなわち、活性領域ＳＴＰのゲート幅方向において、コンタクトプラグ１０ａが形成されるコンタクト形成領域Ｗａにおけるゲート長方向の幅Ｘａに比べて、非コンタクト形成領域Ｗｂにおけるゲート長方向の幅Ｘｂが狭くなっている。本実施形態では、非コンタクト形成領域Ｗｂのゲート長方向の幅Ｘｂは、コンタクト形成領域Ｗａにおけるゲート長方向の幅Ｘａに比べて、コンタクトプラグ１０ａの１辺の長さに合わせマージンを合わせた幅の２倍程度狭くなっている。例えば、ゲート電極５のゲート長が０．１μｍで、サイドウォール７の幅５０ｎｍとした場合、コンタクト形成領域Ｗａにおけるゲート長方向の幅Ｘａを１．１μｍ、非コンタクト形成領域Ｗｂのゲート長方向の幅Ｘｂを０．６μｍとする。
【００２２】
一方、Ｎ型ＭＯＳトランジスタは、図１（ａ）及び図１（ｄ）に示すように、半導体基板１と、半導体基板１に形成されたＰ型ウェル領域２ｂと、半導体基板１にＳＴＩ法によって形成されたトレンチ型の素子分離領域３と、素子分離領域３に囲まれた半導体基板１（Ｐ型ウェル領域２ｂ）からなる活性領域ＳＴＮ上に形成されたゲート絶縁膜４と、ゲート絶縁膜４上に形成されたゲート電極５と、ゲート電極５の側面上に形成された絶縁膜からなるサイドウォール７と、ゲート電極５の側方下に位置する活性領域ＳＴＮに形成されたＮ型エクステンション領域６ｂと、サイドウォール７の側方下に位置する活性領域ＳＴＮに形成されたＮ型ソース・ドレイン領域８ｂと、基板上に形成された層間絶縁膜９と、層間絶縁膜９に形成されたＮ型ソース・ドレイン領域８ｂに到達するコンタクトホール内に埋め込まれた導電材料からなるコンタクトプラグ１０ｂとを有している。
【００２３】
そして、このＮ型ＭＯＳトランジスタは、素子分離領域３に囲まれた活性領域ＳＴＮが、ゲート幅方向において、コンタクトプラグ１０ａが形成されるコンタクト形成領域を含めた全領域Wcでゲート長方向の幅Xcが同じ幅で形成されている。本実施形態では、Ｎ型ＭＯＳトランジスタのゲート長方向の幅Xcは、Ｐ型ＭＯＳトランジスタのコンタクト形成領域Ｗａにおけるゲート長方向の幅Ｘａと同じ幅で形成されている。例えば、Ｎ型ＭＯＳトランジスタのゲート長方向の幅Xcを１．１μｍとする。
【００２４】
この構成によれば、Ｐ型ＭＯＳトランジスタの活性領域ＳＴＰは、非コンタクト形成領域Ｗｂにおけるゲート長方向の幅Ｘｂが、コンタクト形成領域Ｗａにおけるゲート長方向の幅Ｘａに比べて狭く形成されている。これにより、活性領域ＳＴＰの周りを囲んでいる素子分離領域３によって、活性領域ＳＴＰには大きな圧縮応力が加わった状態となり、Ｐ型ＭＯＳトランジスタのキャリア（正孔）の移動度が高められる。この場合、素子分離領域３が、半導体基板１からなる活性領域ＳＴＰに与える圧縮応力は、非コンタクト形成領域Ｗｂにおけるゲート長方向の幅Ｘｂによって制御され、幅Ｘｂが狭いほど応力が増大する。例えば、圧縮応力の大きさは、幅Ｘｂによって１００ＭＰａ〜２００Ｍｐａ程度まで制御される。従って、Ｐ型ＭＯＳトランジスタの駆動能力は、圧縮応力の大きさが大きくなるほど大きくなり、上記範囲の圧縮応力によって駆動能力が最大１０％程度向上する。なお、Ｎ型ＭＯＳトランジスタでは、圧縮応力が大きくなると駆動能力が低下するので、Ｎ型ＭＯＳトランジスタの活性領域ＳＴＮは、活性領域ＳＴＰのように部分的にゲート長方向の幅を狭くせずに、一定の幅Ｘｃで形成することが望ましい。
【００２５】
従って、Ｐ型ＭＯＳトランジスタの駆動能力の向上に応じて、ＣＭＯＳ論理セルの駆動能力も大きくなり、論理セルの高速化を図ることができる。また、一定の論理セル速度においては、Ｐ型ＭＯＳトランジスタの駆動能力の向上に合わせて、Ｐ型ＭＯＳトランジスタの活性領域のゲート長方向の幅を縮小することが可能となるため、論理セル面積の縮小により集積度の向上を図ることができる。
【００２６】
次に、本発明の実施形態に係る半導体装置の製造方法について図面を用いて説明する。
【００２７】
まず、図２（ａ）〜図２（ｄ）は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。図において、左半分は図１（ａ）のＡ−Ａ箇所におけるＰ型ＭＯＳトランジスタ形成領域ＡｒｅａＴPの断面を示し、右半分は図１（ａ）のＣ−Ｃ箇所におけるＮ型ＭＯＳトランジスタ形成領域ＡｒｅａＴNの断面を示している。
【００２８】
まず、図２（ａ）に示す工程で、半導体基板１のＰ型ＭＯＳトランジスタ形成領域ＡｒｅａＴPにはＮ型ウェル領域２ａに選択的に形成し、Ｎ型ＭＯＳトランジスタ形成領域ＡｒｅａＴNにはＰ型ウェル領域２ｂを選択的に形成する。その後、半導体基板１にトレンチ型の素子分離領域３を形成する。これにより、Ｐ型ＭＯＳトランジスタ形成領域ＡｒｅａＴPには、素子分離領域３に囲まれた半導体基板１（Ｎ型ウェル領域２ａ）からなる活性領域ＳＴＰが形成され、Ｎ型ＭＯＳトランジスタ形成領域ＡｒｅａＴNには素子分離領域３に囲まれた半導体基板１（Ｐ型ウェル領域２ｂ）からなる活性領域ＳＴＮが形成される。なお、素子分離領域３を形成した後に、Ｎ型ウェル領域２ａ及びＰ型ウェル領域２ｂを形成してもよい。
【００２９】
次に、図２（ｂ）に示す工程で、活性領域ＳＴＰ及び活性領域ＳＴＮの上に、パターニングによってゲート絶縁膜４及びゲート電極５を形成する。その後、Ｐ型ＭＯＳトランジスタ形成領域ＡｒｅａＴPには、ゲート電極５をマスクにして、活性領域ＳＴＰにＰ型不純物を選択的にイオン注入してＰ型エクステンション領域６ａを形成する。一方、Ｎ型ＭＯＳトランジスタ形成領域ＡｒｅａＴNには、ゲート電極５をマスクにして、活性領域ＳＴＮにＮ型不純物を選択的にイオン注入してＮ型エクステンション領域６ｂを形成する。
【００３０】
次に、図２（ｃ）に示す工程で、ゲート電極５の側面上に絶縁膜からなるサイドウォール７を形成する。その後、Ｐ型ＭＯＳトランジスタ形成領域ＡｒｅａＴPには、ゲート電極５及びサイドウォール７をマスクにして、活性領域ＳＴＰにＰ型不純物を選択的にイオン注入してＰ型ソース・ドレイン領域８ａを形成する。一方、Ｎ型ＭＯＳトランジスタ形成領域ＡｒｅａＴNには、ゲート電極５及びサイドウォール７をマスクにして、活性領域ＳＴＮにＮ型不純物を選択的にイオン注入してＮ型ソース・ドレイン領域８ｂを形成する。
【００３１】
次に、図２（ｄ）に示す工程で、基板上に層間絶縁膜９を形成した後、層間絶縁膜９にＰ型ソース・ドレイン領域８ａ及びＮ型ソース・ドレイン領域８ｂに到達するコンタクトホール（図示せず）を形成する。その後、コンタクトホール内に導電材料を埋め込み、Ｐ型ソース・ドレイン領域８ａに到達するコンタクトプラグ１０ａ及びＮ型ソース・ドレイン領域８ｂに到達するコンタクトプラグ１０ｂを形成する。
【００３２】
その後、従来の多層配線技術によって、層間絶縁膜９上にコンタクトプラグ１０ａ、１０ｂに接続する配線層等を形成する。
【００３３】
図３は、図２（ａ）に示す工程における平面図であり、（ａ）はＰ型ＭＯＳトランジスタ形成領域ＡｒｅａＴPを示す平面図であり、（ｂ）はＮ型ＭＯＳトランジスタ形成領域ＡｒｅａＴNを示す平面図である。
【００３４】
Ｐ型ＭＯＳトランジスタ形成領域ＡｒｅａＴPの素子分離領域３によって囲まれた活性領域ＳＴＰは、図３（ａ）に示すように、ゲート幅方向において、非コンタクト形成領域Ｗｂにおけるゲート長方向の幅Ｘｂが、コンタクト形成領域Ｗａにおけるゲート長方向の幅Ｘａに比べて狭く形成されている。
【００３５】
一方、Ｎ型ＭＯＳトランジスタ形成領域ＡｒｅａＴNの素子分離領域３によって囲まれた活性領域ＳＴＮは、ゲート幅方向において、コンタクト形成領域を含めた全領域Wcでゲート長方向の幅Xcが同じ幅で形成されている。
【００３６】
この構成によれば、活性領域ＳＴＰの周りを囲んでいる素子分離領域３によって、活性領域ＳＴＰには大きな圧縮応力が加わった状態となり、Ｐ型ＭＯＳトランジスタのキャリア（正孔）の移動度が高められるため、Ｐ型ＭＯＳトランジスタの駆動能力を向上することができる。
【産業上の利用可能性】
【００３７】
以上説明したように、本発明は、Ｐ型ＭＯＳトランジスタの性能向上及び面積縮小化させる方法等に有用である。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施形態に係る半導体装置であり、（ａ）は、ＣＭＯＳトランジスタを示す平面図、（ｂ）は、（ａ）のＡ−Ａ箇所におけるＰ型ＭＯＳトランジスタを示す断面図、（ｃ）は、（ａ）のＢ−Ｂ箇所におけるＰ型ＭＯＳトランジスタを示す断面図、（ｄ）は、（ａ）のＣ−Ｃ箇所におけるＮ型ＭＯＳトランジスタを示す断面図
【図２】（ａ）〜（ｄ）は、本発明の実施形態に係る半導体装置の製造工程を示す断面図
【図３】図２（ａ）に示す工程における平面図であり、（ａ）はＰ型ＭＯＳトランジスタ形成領域ＡｒｅａＴPを示す平面図、（ｂ）はＮ型ＭＯＳトランジスタ形成領域ＡｒｅａＴNを示す平面図
【符号の説明】
【００３９】
１  半導体基板
２ａ  Ｎ型ウェル領域
２ｂ  Ｐ型ウェル領域
３  素子分離領域
４  ゲート絶縁膜
５  ゲート電極
６ａ  Ｐ型エクステンション領域
６ｂ  Ｎ型エクステンション領域
７  サイドウォール
８ａ  Ｐ型ソース・ドレイン領域
８ｂ  Ｎ型ソース・ドレイン領域
９  層間絶縁膜
１０ａ  コンタクトプラグ
１０ｂ  コンタクトプラグ
【図１】
2005259745.tif 000003
【図２】
2005259745.tif 000004
【図３】
2005259745.tif 000005