(57)【要約】【課題】アナログ／デジタル変換装置を構成する増幅器列の終端側の不整合の影響を実用上問題とならないレベルまで低減する。【解決手段】増幅器列ａｍｐ１〜ａｍｐ（ｎ）の出力間に抵抗Ｒ２のインピーダンス回路網を備えたアナログ／デジタル変換装置において、増幅器列の両終端に入力信号を２乗した出力信号を出力する特性を有する２乗回路を備え、アナログ信号ＶＩＮとレファレンス信号ＶＲＴ＋（１／２）ＶＬＳＢ、ＶＲＴ−（１／２）ＶＬＳＢとを加算した信号を前記２乗回路に入力し、２乗された出力を両終端の増幅器の出力に印加する。【選択図】        図１
2005012716.tif 000002
【特許請求の範囲】
【請求項１】
出力端子間に出力を平均化するインピーダンス回路網を備え、アナログ入力信号とレファレンス信号とを入力する増幅器列を有するアナログ／デジタル変換装置において、入出力特性が２乗特性を有する２乗回路を有し、アナログ信号とレファレンス信号の合成信号を前記２乗回路に入力し、前記２乗回路の出力を前記増幅器列の端部の増幅器の出力端子に印加したことを特徴とするアナログ／デジタル変換装置。
【請求項２】
前記２乗回路は、前記増幅器の入力が無信号時に、前記増幅器の負荷抵抗に比例し、前記増幅器のトランスコンダクタンスに比例し、前記増幅器の出力端子間の抵抗に反比例する電流を出力する特性を有することを特徴とする請求項１記載のアナログ／デジタル変換装置。
【請求項３】
出力端子間に出力を平均化するインピーダンス回路網を備え、アナログ入力信号とリファレンス信号とを入力する増幅器列を有するアナログ／デジタル変換装置において、前記増幅器列の端部の増幅器の出力端子に、前記増幅器の負荷抵抗に比例し、前記増幅器のトランスコンダクタンスに比例し、前記増幅器の出力端子間の抵抗に反比例する定電流を出力する定電流回路の出力を印加したことを特徴とするアナログ／デジタル変換装置。
【請求項４】
前記増幅器列の端部の増幅器はダミー増幅器であることを特徴とする請求項１、２又は３記載のアナログ／デジタル変換装置。
【請求項５】
前記増幅器列の各増幅器は、それぞれ一方の入力端子にアナログ入力信号を入力し他方の入力端子に量子化ステップだけ順次異なる基準電圧を入力する差動対トランジスタを有する差動増幅器であることを特徴とする請求項１、２、３又は４記載のアナログ／デジタル変換装置。
【請求項６】
前記レファレンス信号は、前記増幅器列の端部の増幅器の基準電圧に対し量子化ステップの略１／２だけ異なる電圧であることを特徴とする請求項５記載のアナログ／デジタル変換装置。
【請求項７】
前記基準電圧は、両端の抵抗の抵抗値が他の抵抗の抵抗値の略１／２の複数の抵抗の直列接続でなる抵抗回路により、正負の２つのリファレンス信号を分圧することにより発生されることを特徴とする請求項６記載のアナログ／デジタル変換装置。
【請求項８】
前記差動対トランジスタは、それぞれソース電極が共通接続されてテール電流源が接続され、ゲート電極が前記各入力端子に接続され、ドレイン電極が前記出力端子に接続されたＭＯＳ型トランジスタで構成されていることを特徴とする請求項５、６又は７記載のアナログ／デジタル変換装置。
【請求項９】
前記２乗回路は、それぞれのソース電極に第１のテール電流源が共通接続され、ゲート電極間にアナログ入力信号とレファレンス信号の合成信号が入力された第１及び第２のＭＯＳ型トランジスタと、それぞれのソース電極に第２のテール電流源が共通接続され、ゲート電極間にアナログ入力信号とレファレンス信号の合成信号が入力された第３及び第４のＭＯＳ型トランジスタと、第１及び第４のＭＯＳ型トランジスタのドレイン電極の共通接続点と第２及び第３のＭＯＳ型トランジスタのドレイン電極の共通接続点にそれぞれ接続された第３及び第４の定電流源と、前記第３及び第４の定電流源と前記ドレイン電極との接続点に設けた出力端子と、を有することを特徴とする請求項１ないし８の何れかの請求項記載のアナログ／デジタル変換装置。
【請求項１０】
前記２乗回路は、それぞれのソース電極に第１のテール電流源が共通接続され、それぞれのゲート電極にアナログ入力信号とレファレンス信号の合成信号が差動的に入力された第１及び第２のＭＯＳ型トランジスタと、それぞれのソース電極に第１のテール電流源が共通接続され、ゲート電極に固定信号が入力された第３及び第４のＭＯＳ型トランジスタと、第１及び第２のＭＯＳ型トランジスタのドレイン電極の共通接続点に接続した第２の定電流源と、前記第２の定電流源と前記ドレイン電極との接続点に設けた出力端子と、第３及び第４のＭＯＳ型トランジスタのドレイン電極の共通接続点に設けた出力端子と、を有することを特徴とする請求項１ないし８記載の何れかのアナログ／デジタル変換装置。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、アナログ／デジタル変換装置に関し、特に、フラッシュ型のアナログ／デジタル変換器の増幅器列の端部の不整合の影響を低減する手段を備えたアナログ／デジタル変換装置に関する。
【０００２】
【従来の技術】
フラッシュ（Ｆｌａｓｈ）型のアナログ／デジタル変換器（Ａ／Ｄ変換器）は、主にトランスコンダクタンス増幅器（増幅器）、比較器、デコード回路から構成される。ここで増幅器は、電流源、電界効果トランジスタでなるコモンソース構成等の差動対トランジスタ、負荷抵抗からなり、これらの回路素子はいずれもＡ／Ｄ変換器の入力オフセットの発生要因となる。
【０００３】
図１１は、フラッシュ型Ａ／Ｄ変換器の第１の従来例の構成を示す図である。通常のフラッシュ型Ａ／Ｄ変換器は２Ｎ−１個（Ｎ：デジタル出力のビット数）の増幅器を有する。一方の入力端子にアナログ入力ＶＩＮ、他方の入力端子に抵抗Ｒｒの直列接続回路でレファレンス信号（電圧）ＶＲＴ、ＶＲＢを分圧して発生した基準電圧Ｖｒｅｆ（１）〜Ｖｒｅｆ（ｎ）をそれぞれ入力する２Ｎ−１個の差動増幅器ａｍｐ１〜ａｍｐ（ｎ）と、その出力端子間に接続した抵抗回路網とから構成される（特許文献１参照）。
【０００４】
入力オフセットを緩和する方法として隣接する複数の増幅器の出力間に抵抗回路網でなる平均化抵抗回路網により平均化して出力するように構成したものである。このように平均化抵抗回路網を接続する方法では、増幅器が無限に並んではいないので、端の増幅器は、出力電圧が無限に並んでいる時と比べてＡ／Ｄ変換器の遷移点がシフトする。つまり、増幅器の個数は有限であることから端部側の増幅器の入力オフセットが増大するという影響が生じる。この結果、デジタル出力の微分直線性及び積分直線性に悪影響が生じ変換特性が劣化する。
【０００５】
したがって、かかる構成ではモノリシックチップとしてＡ／Ｄ変換器を構成しても高精度な規格を満足できるデバイスの数は期待されているよりもずっと少なくなることが起こり得ることから、モノリシックチップとしての歩留まりが極端に低くなることがある。また、図１１に示すフラッシュ型Ａ／Ｄ変換器の前述の影響を回避するために、Ａ／Ｄ変換器の増幅器の個数を２Ｎ−１個より増やすように構成する等、平均抵抗回路網の終端の回路に関し幾つかの試みがなされてきている。
【０００６】
図１２は、フラッシュ型Ａ／Ｄ変換器の第２の従来例の構成を示す図である。第１の従来例のフラッシュ型Ａ／Ｄ変換器の２Ｎ−１個の差動増幅器ａｍｐ１〜ａｍｐ（ｎ）の両終端側に余分なダミー増幅器ａｍｐ０、ａｍｐ（ｎ＋１）を搭載し、さらに平均化抵抗Ｒ２と異なる値の抵抗Ｒｘで端部の増幅器との間を結ぶように構成した終端回路を用いて前述の影響を緩和するものである（非特許文献１参照）。
【０００７】
【特許文献１】
米国特許第５，１７５，５５０号明細書
【非特許文献１】
ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，  Ｖｏｌ．３７，  Ｎｏ．１２，  Ｄｅｃ  ２００２  ｐ１５９９−１６０９
【０００８】
【発明が解決しようとする課題】
しかしながら、フラッシュ型Ａ／Ｄ変換器に対する従来の試みの結果は満足のいくものではなかった。それは、かかる構成では平均化抵抗回路網の終端側において、依然として終端及びその近傍の部分には、それ以外の部分とは異なるインピーダンスが見え、当該終端側の増幅器に異なる電流値が与えられ、無限に増幅器が並んでいる場合と同じ出力電圧を得ることはできないためである。また、第２の従来例の構成でも単一のダミー増幅器のみでは、充分良好な特性を実現できないことがあり、１ないし複数のダミー増幅器を塔載すると回路電流・面積の面で不利であるという問題もあった。
【０００９】
（目的）
本発明の主な目的は、上記問題点に鑑みてなされたものであって、改善された技術を用いることによって増幅器列の平均化インピーダンス回路網の終端側の不整合の影響を実用上問題とならないレベルまで低減することを可能とすることにある。
本発明の他の目的は、終端に電流源を付加することにより、理想的な出力電圧を得、ダミー増幅器等の数を減らした若しくは全く用いないアナログ／デジタル変換装置を提供することにある。
【００１０】
【課題を解決するための手段】
本発明のアナログ／デジタル変換装置は、出力端子間に出力を平均化するインピーダンス回路網（例えば図１のＲ２）を備え、アナログ入力信号（例えば図１のＶＩＮ）とレファレンス信号（例えば図１のＶＲＴ＋１／２ＶＬＳＢ、ＶＲＢ−１／２ＶＬＳＢ）とを入力する増幅器列（例えば図１のａｍｐ１〜ａｍｐ（ｎ））を有するアナログ／デジタル変換装置において、入出力特性が２乗特性を有する２乗回路（例えば図１、図５、図６）を有し、アナログ信号とレファレンス信号の合成信号を前記２乗回路に入力し、前記２乗回路の出力を前記増幅器列の端部の増幅器（例えば図１のａｍｐ１、ａｍｐ（ｎ））の出力端子に印加したことを特徴とし、前記２乗回路は、前記増幅器の入力が無信号時に、前記増幅器の負荷抵抗に比例し、前記増幅器のトランスコンダクタンスに比例し、前記増幅器の出力端子間の抵抗に反比例する電流を出力する特性（例えば図９、▲３▼式）を有することを特徴とする。
【００１１】
本発明のアナログ／デジタル変換装置は、出力端子間に出力を平均化するインピーダンス回路網を備え、アナログ入力信号とリファレンス信号とを入力する増幅器列を有するアナログ／デジタル変換装置において、前記増幅器列の端部の増幅器の出力端子に、前記増幅器の負荷抵抗に比例し、前記増幅器のトランスコンダクタンスに比例し、前記増幅器の出力端子間の抵抗に反比例する定電流を出力する定電流回路（例えば図９）の出力を印加したことを特徴とする。
【００１２】
また、前記増幅器列の端部の増幅器はダミー増幅器（例えば図７、図１０）であることを特徴とし、前記増幅器列の各増幅器は、それぞれ一方の入力端子にアナログ入力信号を入力し他方の入力端子に量子化ステップだけ順次異なる基準電圧を入力する差動対トランジスタを有する差動増幅器であることを特徴とする。
【００１３】
更に、前記レファレンス信号は、前記増幅器列の端部の増幅器の基準電圧に対し量子化ステップの略１／２だけ異なる電圧であることを特徴とし、前記基準電圧は、両端の抵抗の抵抗値が他の抵抗の抵抗値の略１／２の複数の抵抗の直列接続でなる抵抗回路により、正負の２つのリファレンス信号を分圧することにより発生されることを特徴とする。
【００１４】
また、前記差動対トランジスタは、それぞれソース電極が共通接続されてテール電流源が接続され、ゲート電極が前記各入力端子に接続され、ドレイン電極が前記出力端子に接続されたＭＯＳ型トランジスタ（例えば図４）で構成されていることを特徴とする。
【００１５】
そして、前記２乗回路は、それぞれのソース電極に第１のテール電流源が共通接続され、ゲート電極間にアナログ入力信号とレファレンス信号の合成信号（例えば図５のＶｉ）が入力された第１及び第２のＭＯＳ型トランジスタ（例えば図５のＱ１、Ｑ２）と、それぞれのソース電極に第２のテール電流源が共通接続され、ゲート電極間にアナログ入力信号とレファレンス信号の合成信号が入力された第３及び第４のＭＯＳ型トランジスタ（例えば図５のＱ３、Ｑ４）と、第１及び第４のＭＯＳ型トランジスタ（例えば図５のＱ１、Ｑ４）のドレイン電極の共通接続点と第２及び第３のＭＯＳ型トランジスタ（例えば図５のＱ２、Ｑ３）のドレイン電極の共通接続点にそれぞれ接続された第３及び第４の定電流源と、前記第３及び第４の定電流源と前記ドレイン電極との接続点にそれぞれ設けた出力端子と、を有することを特徴とし、又は、それぞれのソース電極に第１のテール電流源が共通接続され、それぞれのゲート電極にアナログ入力信号とレファレンス信号の合成信号が差動的に入力された第１及び第２のＭＯＳ型トランジスタ（例えば図６のＱ１、Ｑ２）と、それぞれのソース電極に第１のテール電流源が共通接続され、ゲート電極に固定信号（例えば図６のＶｃｏｍ）が入力された第３及び第４のＭＯＳ型トランジスタ（例えば図６のＱ３、Ｑ４）と、第１及び第２のＭＯＳ型トランジスタ（例えば図６のＱ１、Ｑ２）のドレイン電極の共通接続点に接続した第２の定電流源と、前記第２の定電流源と前記ドレイン電極との接続点に設けた出力端子と、第３及び第４のＭＯＳ型トランジスタ（例えば図６のＱ３、Ｑ４）のドレイン電極の共通接続点に設けた出力端子と、を有することを特徴とする。
【００１６】
【発明の実施の形態】
図１は、本発明のアナログ／デジタル変換装置の第１の実施の形態を示す図である。増幅器列の出力の平均化を行うため、出力間にインピーダンス回路網を備えたアナログ／デジタル変換装置において、増幅器列の両端部（両終端）に、入力信号を２乗した出力信号を出力する特性を有する２乗回路を備え、アナログ信号とレファレンス信号とを加算した信号を前記２乗回路に入力し、２乗された出力を両終端の増幅器の出力に印加する構成としたものである。
【００１７】
第１の実施の形態は、一方の入力端子にアナログ入力ＶＩＮ、他方の入力端子に両端の抵抗Ｒｒ／２と、その間の複数の抵抗Ｒｒ（レファレンス抵抗）の直列接続回路によりレファレンス信号ＶＲＴ＋ＶＬＳＢ／２、ＶＲＴ−ＶＬＳＢ／２を分圧して発生した基準電圧Ｖｒｅｆ（１）〜Ｖｒｅｆ（ｎ）をそれぞれ入力するｎ（＝２Ｎ−１）個の差動増幅器ａｍｐ１〜ａｍｐ（ｎ）と、その出力端子間に接続した抵抗Ｒ２の回路網とから構成される増幅器と、終端に２つの２乗回路であって、入力ＶＩＮとレファレンス信号ＶＲＴ＋ＶＬＳＢ／２、入力ＶＩＮとレファレンス信号ＶＲＴ−ＶＬＳＢ／２をそれぞれ入力する２乗回路を設け、それぞれの２乗回路の出力電流Ｉを終端の増幅器ａｍｐ１、ａｍｐ（ｎ）に印加する構成でなる。
【００１８】
図２は、図１に示す回路の増幅器をトランジスタレベルで表記した回路を示す図である。増幅器は一例として、電流の供給を受けて差動信号を入力し、それに応じた信号を出力する回路である。例えば、２つのエンハンス型の絶縁ゲート型電界効果トランジスタ（ＭＯＳ型トランジスタ）を使用し、それぞれのソース電極を共通接続し、電流値Ｉｔａｉｌのテール電流源を介して第１の基準電位（アース）と接続し、それぞれのゲート電極を入力端子とし、それぞれのドレイン電極を負荷抵抗Ｒ１を介して第２の基準電位（電源）に接続した差動対トランジスタでなるトランスコンダクタンス増幅器（増幅器）である。
【００１９】
更に本実施の形態においては、前述の２乗回路の入出力特性として、入力電圧Ｖｉ、出力電流Ｉとし、次式の特性を有する２乗回路とする。
【００２０】
【数１】
2005012716.tif 000003
ここでパラメータａ、ｂは、
【００２１】
【数２】
2005012716.tif 000004
で与えられる値に設計される。ここで、Ｉｔａｉｌは差動対のテール電流、β＝μ（Ｃｏｘ／２）（Ｗ／Ｌ）は差動対トランジスタのトランスコンダクタンスパラメータである。
【００２２】
２乗回路の入力は、アナログ入力信号として電圧ＶＩＮと、レファレンス信号として電圧ＶＲＴ＋ＶＬＳＢ ／２とが与えられる。ここで、ＶＬＳＢはアナログ信号に対する１量子化ステップに相当する電圧である。このため、端部のレファレンス抵抗は他の抵抗値の半分の値に設定されている。
【００２３】
２乗回路の出力は、前記条件での出力電流Ｉを電流Ｉ２０とすると次式▲１▼で与えられる。
【００２４】
【数３】
2005012716.tif 000005
【００２５】
第１の実施の形態を説明するために回路解析用の補助回路を使用する。
図３は、本実施の形態の補助回路を示す図であり、図４は、本実施の形態を構成する差動対回路の構成を示す図である。図３に示す補助回路の構成は、図２に示す回路の終端回路部（点線で囲ってある部分）を無限個並列に接続された増幅器列に置き換えたものである。
【００２６】
以下、第１の実施の形態の動作を図１〜図４を参照して詳細に説明する。
回路解析の為にＭＯＳ型トランジスタの飽和領域でのドレイン電流を考えると、ドレイン電流ＩＤは、ＩＤ＝β（ＶＧＳ−ＶＴＨ）２で与えられる。ここで、β＝μ（Ｃｏｘ／２）（Ｗ／Ｌ）はトランジスタのトランスコンダクタンスパラメータ、ＶＧＳはゲートソース間電圧、ＶＴＨはスレッショルド電圧である。図４に示すようにテール電流Ｉｔａｉｌが供給されＭＯＳ差動対回路の差動入力を入力電圧Ｖｉとすると、ＭＯＳ差動対回路の差動出力電流ΔＩＤは、
【００２８】
【数４】
2005012716.tif 000006
で与えられる（例えば、トリケップス企画部編集「携帯無線端末のＣＭＯＳ化のためのアナログ回路設計技術」、１９９９年１２月１６日、株式会社トリケップス発行、Ｐ１０８〜１０９参照）。
【００２９】
よって、ｎ番目の差動対回路の入力電圧は、ＶＩＮとＶＲＴ−（ｎ−１）ＶＬＳＢであり、差動電圧はＶＩＮ−ＶＲＴ＋（ｎ−１）ＶＬＳＢであるので、テール電流をＩｔａｉｌとすると、差動対回路の出力電流ＩＤｎは次のように求められる。
【００３０】
【数５】
2005012716.tif 000007
ここで増幅器は無限に並んでいるので、増幅器の出力電圧は、Ｒ２が非常に大きく実質的にＲ２→∞の極限での出力電圧と等しいと考えることができる。
すると、
【００３２】
【数６】
2005012716.tif 000008
Ｒ２に流れる電流Ｉ２ｎは、
【００３３】
【数７】
2005012716.tif 000009
であるので、Ｉ２ｎは、
【００３４】
【数８】
2005012716.tif 000010
となる。上式をｎに関して２次で近似し、
【００３５】
【数９】
2005012716.tif 000011
を用いて、
【００３６】
【数１０】
2005012716.tif 000012
となる。ここで、次の公式、
【００３７】
【数１１】
2005012716.tif 000013
をもちいて、
【００３８】
【数１２】
2005012716.tif 000014
と表せる。ここで、
【００３９】
【数１３】
2005012716.tif 000015
であるので、
【００４０】
【数１４】
2005012716.tif 000016
よって、Ｒ２に流れる電流は、以下で与えられる。
【００４１】
【数１５】
2005012716.tif 000017
端部の抵抗Ｒ２、つまりｎ＝０の場合の電流Ｉ２０は、以下で与えられる。
【００４２】
【数１６】
2005012716.tif 000018
ここで式▲１▼と式▲２▼を比較すると、等しい電流値になっている。すなわち、図２に示す回路と図３に示す回路で、電流Ｉ２０が等しく、終端部以外の回路は等価であるため、増幅器の出力は等しくなることが分かる。
【００４３】
図２に示す回路の出力は、図３に示す回路の出力と等しいため、無限に増幅器が並んでいる場合と同じ出力電圧が得られ、理想的な出力電圧を得ることができる。
次に、本発明の実施の形態に適用可能な２乗回路の具体例について説明する。
図５は、本実施の形態に適用可能な２乗回路の例を示す図である。第１、第２のＭＯＳ型トランジスタＱ１とＱ２と、第３及び第４のＭＯＳ型トランジスタＱ３とＱ４で構成された差動対トランジスタと、第１ないし第４の定電流源Ｉ０で構成されている。この２乗回路は、それぞれテール電流源Ｉ０を備える２対のＭＯＳ不平衡差動対回路の構成でなり、各差動対回路は、それぞれ２つのＭＯＳ型トランジスタＱ１とＱ２及びＱ３とＱ４で構成され、各差動対回路を構成するＭＯＳ型トランジスタＱ１とＱ２及びＱ３とＱ４はソース電極が共通接続され、ゲート電極間に入力Ｖｉが印加され、ドレイン電極は互いに他の差動対回路の逆相関係にあるＭＯＳ型トランジスタのドレイン電極と交叉接続されている。更に交叉接続されたドレイン電極同士は、テール電流源と同一の電流値を有する電流源Ｉ０が接続され、各ドレイン電極から合成電流が出力される。つまり、各差動対回路を構成するＭＯＳ型トランジスタの出力電流が加算され、差動的な出力である２つの出力電流Ｉｏｕｔ＋、Ｉｏｕｔ−を出力する２乗回路が実現される。
【００４４】
この回路の出力電流Ｉｏｕｔ＋、Ｉｏｕｔ−は、
【００４５】
【数１７】
2005012716.tif 000019
の時、以下で与えられる（例えば、トリケップス企画部編集「携帯無線端末のＣＭＯＳ化のためのアナログ回路設計技術」、１９９９年１２月１６日、株式会社トリケップス発行、Ｐ１０６〜１０７参照）。
【００４６】
【数１８】
2005012716.tif 000020
Ｖｉ＝ＶＩＮ−ＶＲＴ−ＶＬＳＢ／２を代入し、
【００４７】
【数１９】
2005012716.tif 000021
ここでＫ、Ｉ０はパラメータであるが、
電流Ｉ２０（式▲１▼）とＩｏｕｔ＋を等しいと置くと、
【００４８】
【数２０】
2005012716.tif 000022
上式より、Ｋ、Ｉ０は一意に決定されるため、式▲１▼に等しい電流源が実現される。
【００４９】
図６は、本発明の実施の形態に適用可能な他の２乗回路の例を示す図である。第１及び第２のＭＯＳ型トランジスタＱ１とＱ２で構成された差動対トランジスタと、ドレイン−ソース間が並列接続された第３及び第４のＭＯＳ型トランジスタＱ３とＱ４でなる回路と、第１及び第２の定電流源Ｉ０で構成されている。
【００５０】
この２乗回路は、テール電流源Ｉ０を備える２つのＭＯＳ型トランジスタＱ１とＱ２で構成したＭＯＳ平衡差動対回路と、該差動対回路のテール電流を共用するソース電極とそのドレイン電極とを互いに並列接続したＭＯＳ型トランジスタＱ３とＱ４とで構成される。２つのＭＯＳ型トランジスタＱ１とＱ２とで構成された差動対回路は、ソース電極が共通接続され、ゲート電極には互いに逆相関係の入力Ｖｃｏｍ＋Ｖｉ／２とＶｃｏｍ−Ｖｉ／２が印加され、ドレイン電極が共通接続され、該共通接続されたドレイン電極に、テール電流源と同一の電流値を有する電流源Ｉ０が接続され、その接続点が一方の電流出力となる。更に互いに並列接続したＭＯＳ型トランジスタＱ３とＱ４には、固定信号Ｖｃｏｍが共通接続され、ドレイン電極から合成電流が出力される。つまり、差動対回路には基準電位に対し互いに逆相関係の信号Ｖｃｏｍ＋Ｖｉ／２とＶｃｏｍ−Ｖｉ／２が印加され、ドレイン及びソースの共通接続回路のゲート電極にはその固定信号Ｖｃｏｍ印加され、それぞれのドレイン電極から逆相関係の２つの出力電流Ｉｏｕｔ＋、Ｉｏｕｔ−が出力され２乗回路が実現される。
この回路の出力電流Ｉｏｕｔ＋、Ｉｏｕｔ−は、
【００５１】
【数２１】
2005012716.tif 000023
の時、以下で与えられる（例えば、トリケップス企画部編集「携帯無線端末のＣＭＯＳ化のためのアナログ回路設計技術」、１９９９年１２月１６日、株式会社トリケップス発行、Ｐ１１８〜１１９参照）。
【００５２】
【数２２】
2005012716.tif 000024
Ｖｉ＝ＶＩＮ−ＶＲＴ−ＶＬＳＢ／２を代入し、
【００５３】
【数２３】
2005012716.tif 000025
ここで、β２、Ｉ０はパラメータであるが、Ｉ２０とＩｏｕｔ＋が等しいと置くと、
【００５４】
【数２４】
2005012716.tif 000026
上式より、β２、Ｉ０は一意に決定されるため、式▲１▼に等しい電流源を実現できる。
【００５５】
図５及び図６に示す２乗回路の出力電流Ｉｏｕｔ＋、Ｉｏｕｔ−は、複数の差動増幅器でなる増幅器列の端部の増幅器の差動出力の各出力端子に、例えば図１に示すようにそれぞれ印加される。つまり、レファレンス電圧ＶＲＴが入力される増幅器ａｍｐ１の出力に印加される出力電流Ｉｏｕｔ＋、Ｉｏｕｔ−は、ドレイン電流の変化が同相となる側のＭＯＳ型トランジスタのドレイン電極側に出力電流Ｉｏｕｔ＋を印加され、ドレイン電流の変化が逆相となる側のＭＯＳ型トランジスタのドレイン電極側に出力電流Ｉｏｕｔ−を印加される。また、レファレンス電圧ＶＲＢが入力される増幅器ａｍｐ（ｎ）の出力に印加される出力電流Ｉｏｕｔ＋、Ｉｏｕｔ−は、ドレイン電流の変化が同相となる側のＭＯＳ型トランジスタのドレイン電極側に出力電流Ｉｏｕｔ−を印加され、ドレイン電流の変化が逆相となる側のＭＯＳ型トランジスタのドレイン電極側に出力電流Ｉｏｕｔ＋を印加される。
【００５６】
以上、第１の実施の形態により、端部の増幅器の出力側に２乗回路からＩ＝−ａＶｉ２＋ｂの電流を供給することにより、無限に増幅器が並んでいる場合と同じ出力電圧が得られ、理想的な出力電圧が得るように構成した例を示したが、本発明は、かかる構成に加えて従来の端部への付加回路を併用したり、精度誤差を勘案して前記電流の近似的な電流を使用する等、以下のような実施の形態を構成することが可能である。
（第２の実施の形態）
図７は、本発明の第２の実施の形態を示す図である。本実施の形態はアナログ／デジタル変換における比較用の増幅器としては不要である、ダミーの差動対トランジスタ構成の増幅器（ダミー増幅器）ａｍｐ０及びａｍｐ（ｎ＋１）を増幅器列の端部に設け、更にダミー増幅器に対して２乗回路を有し、アナログ入力信号とレファレンス信号の合成（加算）信号を２乗回路に入力し、その出力をダミー増幅器の出力端子に供給する構成としたものである。ダミー増幅器を追加することにより、レファレンス信号としてＶＲＴ＋（３／２）ＶＬＳＢとＶＲＴ−（３／２）ＶＬＳＢに設定している。増幅器列の終端回路として不整合の影響を抑制する２つの回路手段を設けた構成となり、回路電流と配置（面積）等が問題とならないかぎり特性上は一層の改善を図ることができる。
【００５７】
（第３の実施の形態）
図８は、本発明の第２の実施の形態を示す図である。第１の実施の形態における基準電圧を発生する直列接続構成の抵抗回路のうち、端部の抵抗Ｒ２／２は、必ずしも他の抵抗値の半分の値になっている必要はない。つまり、端部の抵抗を他の抵抗と同じ値にしレファレンス信号をＶＲＴ＋１ＶＬＳＢとＶＲＴ−１ＶＬＳＢに設定したものである。第３の実施の形態は、精度誤差が比較的大きくても問題ない場合や第２の実施の形態にようにダミー増幅器等の従来の付加回路を併用する場合には、レファレンス信号が供給される端部の抵抗の抵抗値は変更してよく、Ｒｒ／２〜Ｒｒの範囲で適宜設定することが可能である。
【００５８】
（第４の実施の形態）
図９は、本発明の第４の実施の形態を示す図である。終端回路として、増幅器の負荷抵抗に比例し、増幅器のトランスコンダクタンスに比例し、平均化抵抗に反比例する定電流回路を接続する構成としたものである。
例えば、第４の実施の形態の終端回路の定電流回路として、
【００５９】
【数２５】
2005012716.tif 000027
で与えられる電流値を出力するように設計する。ここで、ｇｍは増幅器のトランスコンダクタンス、Ｒ１は増幅器の負荷抵抗である。ここで、Ｉｔａｉｌを差動対のテール電流、β＝μ（Ｃｏｘ／２）（Ｗ／Ｌ）を差動対トランジスタのトランスコンダクタンスパラメータとする。
第１〜第３の実施の形態は増幅器のトランスコンダクタンスｇｍが入力信号により変化する前提で計算したが、一定であると近似してもアナログ／デジタル変換装置としての精度に問題ない場合は、
【００６０】
【数２６】
2005012716.tif 000028
としてよいので、上記定電流回路の電流値は、
【００６１】
【数２７】
2005012716.tif 000029
に近似することが可能である。
【００６２】
図３に示す補助回路の電流式▲２▼と比較すると、式▲３▼は式▲２▼の近似になっている。
本実施の形態では、２つの定電流回路を使用し、各定電流回路の出力電流Ｉは複数の差動増幅器でなる増幅器列の端部の増幅器の差動出力の各出力端子に図９に示す方向にそれぞれ印加される。つまり、レファレンス電圧ＶＲＴが入力される増幅器ａｍｐ１の出力に印加される各出力電流Ｉは、入力Ｖｉの変化に対し、ドレイン電流の変化が同相となる側のＭＯＳ型トランジスタのドレイン電極側に出力電流Ｉを吐出する方向に印加され、ドレイン電流の変化が逆相となる側のＭＯＳ型トランジスタのドレイン電極側に出力電流Ｉを吸い込む方向に印加される。また、レファレンス電圧ＶＲＢが入力される増幅器ａｍｐ（ｎ）の出力に印加される各出力電流Ｉは、入力Ｖｉの変化に対し、ドレイン電流の変化が同相となる側のＭＯＳ型トランジスタのドレイン電極側に出力電流Ｉを吸い込む方向に印加され、ドレイン電流の変化が逆相となる側のＭＯＳ型トランジスタのドレイン電極側に出力電流Ｉを吐出する方向に印加される。
【００６３】
本実施の形態によれば、端部の増幅器に無限に増幅器が並んでいる場合と近似的に等しい電流が供給されるため、無限に増幅器が並んでいる場合と近似的に等しい出力電圧が得られ、精度誤差が比較的大きくても問題ない場合には、ほぼ理想的な出力電圧を得ることができる。
【００６４】
（第５の実施の形態）
図１０は、本発明の第５の実施の形態を示す図である。第２〜第４の実施の形態の組合せ構成でなるものである。終端回路として定電流源を用いるとともにダミー増幅器をも用いた構成としている。ダミー増幅器との併用により増幅器ａｍｐ１、ａｍｐ（ｎ）での不整合の影響はより改善され定電流回路等の使用による精度誤差の問題は解消される。
【００６５】
以上の実施の形態の外に、ダミー増幅器との併用構成と基準電圧を発生する直列接続の抵抗回路の構成の組合せとして、増幅器列の端部の増幅器をダミー増幅器とし、２乗回路をダミー増幅器に設け、かつレファレンス信号は、前記増幅器列の端部の増幅器の基準電圧に対し量子化ステップだけ異なるようにする構成とすることも可能である。つまり、ダミー増幅器と抵抗回路の各抵抗を抵抗値Ｒｒとする等の構成とすることが可能である。
また、以上の実施の形態では、増幅器列を構成する増幅器は差動対トランジスタ構成を例に説明したが、本発明は他の増幅器構成を有するアナログ／デジタル変換装置にも適用可能であり、増幅器の差動出力構成を必須とするものではなく、この場合は図５、６に示す２乗回路もその出力の差動信号の一方のみを使用することができる。
更に、図５、図６により式▲１▼に等しい電流源を実現できる２乗回路の回路例を示したが、同図の２乗回路はあくまでも例であり、本発明はかかる回路だけに限定されるものではないことは明らかである。
【００６６】
【発明の効果】
本発明によれば、増幅器列の出力は、２乗回路でなる電流源回路又は定電流回路の使用により、増幅器が無限に並んでいる場合と同じ出力電圧が得られるので、理想的な出力電圧を得ることが可能であり、ダミー増幅器を使用せず若しくは最小限の使用により、アナログ／デジタル変換装置を構成する増幅器列の終端側の不整合の影響を実用上問題とならないレベルまで低減することが可能である。
【００６７】
また、ダミー増幅器を併用した場合には一層のアナログ／デジタル変換の精度の向上を図ることが可能であり、また、電流源回路を簡略化することが可能であり、繰り返し性の増幅器を有するモノリシック集積回路に適用して好適である。更に終端回路として２乗回路又は定電流回路のみを使用する構成とする場合には低消費電力・低面積の面で優れた集積回路が実現される。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す図である。
【図２】第１の実施の形態のより具体的構成を示す図である。
【図３】第１の実施の形態の動作説明のための補助回路を示す図である。
【図４】増幅器をＭＯＳ型トランジスタで構成した差動対トランジスタを示す図である。
【図５】２乗回路の構成例を示す図である。
【図６】２乗回路の他の構成例を示す図である。
【図７】本発明の第２の実施の形態を示す図である。
【図８】本発明の第３の実施の形態を示す図である。
【図９】本発明の第４の実施の形態を示す図である。
【図１０】本発明の第５の実施の形態を示す図である。
【図１１】従来技術を示す図である。
【図１２】他の従来技術を示す図である。
【符号の説明】
ａｍｐ０〜ａｍｐ（ｎ＋１）  増幅器（差動増幅器）
Ｑ１〜Ｑ４  ＭＯＳ型電界効果トランジスタ（ＭＯＳ型トランジスタ）
Ｒ１  負荷抵抗
Ｒｒ、Ｒｒ／２、  抵抗
Ｒ２  インピーダンス網（抵抗）
ＶＩＮ  アナログ入力信号
Ｉ０  定電流源
Ｉｔａｉｌ  テール電流
ＩＤ０〜ＩＤ４  ドレイン電流
Ｉ１１〜Ｉ１４  負荷電流
Ｖｉ  入力信号（電圧）
Ｉ２０〜Ｉ２４、Ｉ２ｎ  増幅器の出力端子間の電流
【図１】
2005012716.tif 000030
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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