(57)【要約】【課題】  十分にキャリアの移動度を向上させ、リーク電流を低減することができる半導体装置及びその製造方法を提供する。【解決手段】  Ｓｉ基板１の表面に熱酸化膜としてＳｉＯ2膜２を形成する。次に、ＳｉＯ2膜２に対して、窒化性ガス雰囲気下で熱処理を行うことにより、ＳｉＯ2膜２をＳｉＯＮ膜３に変化させる。この結果、Ｓｉ基板１の表層に存在する原子には、ＳｉＯＮ膜３側への引張応力が作用して歪が生じ、Ｓｉ基板１中のＳｉ原子の原子間距離が長くなる。この歪の量は、例えばＸ線ＣＴＲ散乱法により測定することができる。次いで、ＣＶＤ法等により、ＳｉＮ膜４をＳｉＯＮ膜３上に形成する。ＳｉＮ膜４の厚さによっても、Ｓｉ基板１に作用する引張応力の大きさが異なる。この方法によれば、Ｓｉ原子の変位によりキャリアの移動度が向上するため、ＳｉＯＮ膜３のＳｉ基板１との界面近傍の窒素濃度が高くても、十分なキャリアの移動度が得られる。【選択図】  図１７
2005101503.tif 000002
【特許請求の範囲】
【請求項１】
Ｓｉ基板と、
前記Ｓｉ基板の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を有し、
前記Ｓｉ基板の表面においてＳｉ原子が前記ゲート絶縁膜の方向に変位していることを特徴とする半導体装置。
【請求項２】
Ｓｉ基板と、
前記Ｓｉ基板の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を有し、
前記Ｓｉ基板表面の導電型がＰ型の部分では、前記ゲート絶縁膜下においてＳｉ原子が前記ゲート絶縁膜の方向に変位しており、
前記Ｓｉ基板表面の導電型がＮ型の部分では、前記ゲート絶縁膜下においてＳｉ原子が前記Ｓｉ基板の内部に向かう方向に変位していることを特徴とする半導体装置。
【請求項３】
前記Ｓｉ基板表面の導電型がＰ型の部分におけるＳｉ原子の変位量は０．０１ｎｍ乃至０．０３ｎｍであり、
前記Ｓｉ基板表面の導電型がＮ型の部分におけるＳｉ原子の変位量は０．０１ｎｍ以下であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
Ｓｉ基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を有し、
前記ゲート絶縁膜を形成する工程は、
前記Ｓｉ基板上にＳｉ酸化膜を形成する工程と、
前記Ｓｉ酸化膜中にＮを導入すると共に、前記Ｓｉ基板の表面のＳｉ原子を前記ゲート絶縁膜の方向に変位させる工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記Ｎを導入すると共に、前記Ｓｉ原子を変位させる工程は、前記Ｓｉ酸化膜に対してアンモニア雰囲気又は一酸化窒素雰囲気中で第１の熱処理を行う工程を有することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
Ｓｉ基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を有し、
前記ゲート絶縁膜を形成する工程は、
前記Ｓｉ基板上にＳｉ酸化膜を形成する工程と、
前記Ｓｉ酸化膜中にＮを導入すると共に、前記Ｓｉ基板表面の導電型がＰ型の部分では、前記ゲート絶縁膜下においてＳｉ原子を前記ゲート絶縁膜の方向に変位させ、前記Ｓｉ基板表面の導電型がＮ型の部分では、前記ゲート絶縁膜下においてＳｉ原子が前記Ｓｉ基板の内部に向かう方向に変位させる工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記Ｎを導入すると共に、前記Ｓｉ原子を変位させる工程は、前記Ｓｉ基板表面の導電型がＰ型の部分では、前記Ｓｉ酸化膜に対してアンモニア雰囲気又は一酸化窒素雰囲気中で第１の熱処理を行い、前記Ｓｉ基板表面の導電型がＮ型の部分では、前記Ｓｉ酸化膜に対してプラズマ窒化処理を行う工程を有することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記ゲート絶縁膜を形成する工程は、前記Ｎを導入すると共に、前記Ｓｉ原子を変位させる工程の後に、前記Ｓｉ酸化膜上にＳｉ窒化膜又は高誘電率膜を形成する工程を有することを特徴とする請求項４乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記ゲート絶縁膜を形成する工程は、前記Ｎを導入すると共に、前記Ｓｉ原子を変位させる工程の後に、
前記Ｓｉ酸化膜上に高誘電率膜を形成する工程と、
前記Ｎが導入されたＳｉ酸化膜に対して第２の熱処理を行う工程と、
前記高誘電率膜上にＳｉ窒化膜を形成する工程と、
を有することを特徴とする請求項４乃至７のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微細化に伴うボロン抜け及びゲートリーク電流の増大の抑制を図った半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体デバイスの微細化に伴い、ゲート酸化膜の膜厚も縮小則に従って薄くなってきている。しかし、このような非常に薄いゲート酸化膜が用いられた場合、ゲートリーク電流密度が増大したり、ゲート電極からゲート絶縁膜中を通ってチャネルにボロンが拡散することによってしきい値電圧が変動したりするという問題がある。後者のボロンが拡散する現象は、ボロン抜けともよばれる。このボロン抜けの対策としては、ゲート絶縁膜（シリコン酸化膜）を窒化又は酸窒化してゲート絶縁膜中に窒素を含ませるという方法が効果的である。窒素を含ませる方法としては、ＮＯを用いて成膜を行う方法や、プラズマ窒化を行う方法がある。
【０００３】
従来の酸窒化の方法では、窒素濃度のピークはシリコン基板とシリコン酸化膜との界面近傍に存在する。これは、窒化に寄与する分子がシリコン酸化膜中を拡散してシリコン基板との界面近傍で反応するためである。
【０００４】
ゲート電極からのボロン抜けを十分に抑制するためには、ゲート電極を形成した後の熱処理条件にもよるが、概ね１％以上の濃度の窒素が必要とされる。しかし、シリコン基板とシリコン酸化膜との界面近傍にピークが存在するゲート絶縁膜においては、概ね１％を超える窒素が混入していると、キャリアの移動度が劣化するという問題が副作用として生じてしまう。
【０００５】
このため、キャリアの移動度の低下を抑制しながら、ボロン抜けを効果的に抑制するためには、ゲート絶縁膜とゲート電極との界面近傍に窒素濃度のピークが存在する濃度プロファイルが好ましい。
【０００６】
一方、ボロン抜けを抑制しながら、絶縁耐圧やホットキャリアによるデバイスの特性劣化をも抑制するためには、ゲート絶縁膜の上端及び下端に窒素濃度のピークが存在することが最も好ましい。しかし、上述のように、シリコン基板とゲート絶縁膜との界面近傍の窒素濃度が高すぎると、キャリアの移動度が低下してしまう。このため、ゲート絶縁膜中の窒素濃度は、シリコン基板との界面近傍で１％以下、ゲート電極との界面近傍で１％以上となっていることが最も好ましいと考えられている。
【０００７】
ゲート絶縁膜とゲート電極との界面近傍に窒素濃度のピークが存在する濃度プロファイルを得るための方法としては、シリコン基板の表面を酸化した後に、化学的気相成長（ＣＶＤ）によりシリコン窒化膜を堆積する方法が挙げられる。また、シリコン窒化膜を密に堆積させ、シリコン基板との界面近傍に１％以下の窒素を導入することを目的として、厚さが２ｎｍ〜３ｎｍ程度のシリコン酸化膜をアンモニア雰囲気中でアニールする方法もある。
【０００８】
また、シリコン酸化膜に対してプラズマ窒化を行う方法もある。
【０００９】
しかしながら、従来のいずれの方法によっても、十分にキャリアの移動度を向上させ、リーク電流を低減することができない。
【００１０】
【特許文献１】特開平６−２３２４０８号公報
【特許文献２】特開平５−２８３６７９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、十分にキャリアの移動度を向上させ、リーク電流を低減することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
従来、ゲート絶縁膜中の窒素濃度は、シリコン基板との界面近傍で１％以下となっていることが好ましいと考えられていたため、窒素濃度がシリコン基板との界面近傍で１％を超えるような条件でアンモニアアニールを行うことは回避されていた。
【００１３】
しかし、本願発明者は、鋭意検討の結果、窒素濃度がシリコン基板との界面近傍で１％を超えるような条件でアンモニアアニールを行った場合には、Ｓｉ基板の表面に存在するＳｉ原子がゲート絶縁膜の方向に向かって変位し、キャリアの移動度が向上することを見出した。
【００１４】
そして、本願発明者は、以下に示す発明の諸態様に想到した。
【００１５】
本願発明に係る半導体装置は、Ｓｉ基板と、前記Ｓｉ基板の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を有する半導体装置を対象とする。そして、この半導体装置では、前記Ｓｉ基板の表面においてＳｉ原子が前記ゲート絶縁膜の方向に変位している。
【００１６】
本願発明に係る半導体装置の製造方法では、Ｓｉ基板上にゲート絶縁膜を形成する。次に、前記ゲート絶縁膜上にゲート電極を形成する。そして、前記ゲート絶縁膜を形成する際に、前記Ｓｉ基板上にＳｉ酸化膜を形成した後、前記Ｓｉ酸化膜中にＮを導入すると共に、前記Ｓｉ基板の表面のＳｉ原子を前記ゲート絶縁膜の方向に変位させる。
【発明の効果】
【００１７】
本発明によれば、Ｓｉ基板表面のＳｉ原子の変位によりキャリアの移動度が向上する。このため、ゲート絶縁膜のＳｉ基板との界面近傍の窒素濃度が高くなっても、十分なキャリアの移動度を得ることができる。また、窒素濃度が高くなることにより、ボロン抜けをより一層抑制することができると共に、ゲートリーク電流を低下することもできる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。なお、便宜上、半導体装置の構成については、その製造方法と共に説明する。
【００１９】
（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。図１乃至図２は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。第１の実施形態では、ＮチャネルＭＯＳトランジスタを備えた半導体装置を製造する。
【００２０】
第１の実施形態では、先ず、半導体基板、例えばＳｉ基板１に対してウェット洗浄を行った後、炉内アニール又はＲＴＰ（Rapid Thermal Processing）装置を用いた熱処理により、図１（ａ）に示すように、熱酸化膜としてＳｉＯ2膜２を形成する。より詳細には、本実施形態では、８５０℃でドライ酸化を行うことにより、厚さが１．５ｎｍ以下、例えば１ｎｍ程度のＳｉＯ2膜２を形成する。
【００２１】
次に、ＳｉＯ2膜２に対して、窒化性ガス雰囲気下で熱処理を行うことにより、図１（ｂ）に示すように、ＳｉＯ2膜２をＳｉＯＮ膜３に変化させる。より詳細には、本実施形態では、ＮＨ3ガスを２リットル／分の流量で供給しながら、チャンバ内の圧力を８００Ｐａとし、８５０℃で１０分間のアンモニアアニール（第１の熱処理）を行う。この結果、Ｓｉ基板１の表層に存在する原子には、ＳｉＯＮ膜３側への引張応力が作用して歪が生じ、Ｓｉ基板１中のＳｉ原子の原子間距離が長くなる。この歪（変位）の方向及び量は、例えばＸ線ＣＴＲ（Crystal Truncation Rod）散乱法により測定することができる。なお、ＳｉＯ2膜２に対してプラズマ窒化を行うと、上述の熱処理とは逆に、ＳｉＯＮ膜３側からの圧縮応力が作用して原子間距離が縮まる。また、第１の熱処理として、一酸化窒素アニールを行ってもよい。
【００２２】
次いで、ＣＶＤ法等により、ＳｉＮ膜４をＳｉＯＮ膜３上に形成する。より詳細には、本実施形態では、ジクロロシラン及びＮＨ3を原料ガスとして用い６５０℃で、厚さが０．２ｎｍ程度のＳｉＮ膜４を形成する。ＳｉＮ膜４の厚さによっても、Ｓｉ基板１に作用する引張応力の大きさが異なる。即ち、ＳｉＮ膜４の厚さを制御することにより、引張応力及びそれに伴う歪の大きさを制御することができる。
【００２３】
これらの絶縁膜を形成する工程は、複数のチャンバを用いて行ってもよいが、単一のチャンバを用いて大気をチャンバ内に入れることなく連続して行うことが好ましい。
【００２４】
ＳｉＮ膜４を形成した後には、図２（ａ）に示すように、ＳｉＯＮ膜３及びＳｉＮ膜４からなるゲート絶縁膜５上にゲート電極６を形成する。
【００２５】
次に、図２（ｂ）に示すように、ゲート電極６をマスクとしてＮ型不純物のイオン注入を行うことにより、Ｓｉ基板１の表面に低濃度不純物拡散層７を形成する。
【００２６】
次いで、図２（ｃ）に示すように、ゲート電極６の側方にサイドウォール絶縁膜１０を形成し、ゲート電極６及びサイドウォール絶縁膜１０をマスクとしてＮ型不純物のイオン注入を行うことにより、Ｓｉ基板１の表面に高濃度不純物拡散層８を形成する。低濃度不純物拡散層７及び高濃度不純物拡散層８からソース・ドレイン領域９が構成される。このようにしてＮチャネルＭＯＳトランジスタが形成される。
【００２７】
そして、層間絶縁膜及び配線等を形成して、半導体装置を完成させる。
【００２８】
このような第１の実施形態によれば、Ｓｉ基板１の表面のＳｉ原子の変位によりキャリアの移動度が向上する。このため、アンモニアアニールによってＳｉＯＮ膜３のＳｉ基板１との界面近傍の窒素濃度が高くなっても、十分なキャリアの移動度が得られる。また、窒素濃度が高くなることにより、ボロン抜けがより生じにくくなると共に、ゲートリーク電流が低下する。
【００２９】
ここで、第１の実施形態の効果について説明する。
【００３０】
本願発明者は、実施例として、第１の実施形態に倣ってＮチャネルＭＯＳトランジスタを作製し、更に、他の実施例として、ＳｉＯ2膜２のアンモニアアニールを６８０℃、７７５℃としてＮチャネルＭＯＳトランジスタを作製した。なお、これらの３種のＮチャネルＭＯＳトランジスタの作製に当たっては、アンモニアアニールの温度以外は、条件を統一した。そして、これらの３種のＭＯＳトランジスタについて、相互コンダクタンス（Ｇｍ）及びゲート電圧（Ｖｇ）を測定した。この結果を、反転容量換算膜厚（Ｔeff）を用いて補正して図３に示す。
【００３１】
図３に示すように、アニール温度が高いほど、ゲート絶縁膜５中の窒素濃度が高くなるものの、キャリアの移動度を示す指数の一つであるＧｍ×Ｔeffの値が高くなった。なお、アニール温度が６８０℃の場合、Ｓｉ基板１には、引張応力がほとんど作用していないと考えられる。従って、アニール温度は７７５℃以上とすることが好ましい。
【００３２】
また、本願発明者は、上述の３種のＭＯＳトランジスタについて、ゲート電圧が１Ｖのときのゲートリーク電流を測定した。この結果を図４に示す。
【００３３】
図４に示すように、アニール温度が高いほど、ゲートリーク電流が低くなった。これは、アニール温度が高いほど、窒素濃度が高くなるためであると考えられる。
【００３４】
また、本願発明者は、上述の３種のＮチャネルＭＯＳトランジスタについて、Ｓｉ基板１の表面におけるＳｉ原子の変位量をＸ線ＣＴＲ散乱法により測定した。また、比較のために、プラズマ窒化を行った場合の変位量、及びＳｉＯ2膜に対してアンモニアアニールもプラズマ窒化も行わなかった場合の変位量も測定した。これらの結果を図５に示す。図５に示すグラフの縦軸の値について、正の値は引張応力に伴う変位を示し、負の値は圧縮応力に伴う変位を示している。
【００３５】
図５に示すように、アンモニアアニールを行った場合には、引張応力に伴う歪が生じ、原子間距離が長くなる方向にＳｉ原子の変位が発生した。一方、プラズマ窒化を行った場合及び窒化を行わなかった場合には、圧縮応力に伴う歪が生じ、原子間距離が短くなる方向にＳｉ原子の変位が発生した。
【００３６】
図６は、ＮチャネルＭＯＳトランジスタにおける変位量とゲートリーク電流及びＧｍmax×Ｔeffの値との関係を示す図である。図６中の実線は変位量とゲートリーク電流との関係（ＮＭＯＳ）を示し、２点鎖線は変位量とＧｍmax×Ｔeffの値との関係（ＮＭＯＳ）を示している。
【００３７】
図６に示すように、ＮチャネルＭＯＳトランジスタにおいては、Ｓｉ原子の変位量が０．００７５ｎｍ以上となったときに、特に良好な結果が得られている。
【００３８】
なお、Ｓｉ窒化膜４の代わりに、ＨｆＯ2膜や、Ｔａ、Ｚｒ、Ｌａ又はＰｒ等の酸化物膜等の高誘電率膜を用いることも可能である。
【００３９】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。第２の実施形態においては、先ず、第１の実施形態と同様にして、ＳｉＮ膜４（又は高誘電率膜）の形成までの工程を行う。そして、ＳｉＮ膜４を形成した後に、ＳｉＮ膜４の成膜温度より高い温度でのアニール（第２の熱処理）を行うことにより、ゲート絶縁膜５を形成する。より詳細には、本実施形態では、図７に示すように、チャンバ内の圧力を１３．３ｋＰａとし、８５０℃で２０分間のＮＯアニールを行う。この結果、Ｓｉ基板１の表層に存在する原子にＳｉＯＮ膜３側への引張応力が再度作用して歪が生じ、Ｓｉ基板１中のＳｉ原子の原子間距離がより一層長くなる。その後、第１の実施形態と同様にして、ゲート電極６の形成以降の工程を行うことにより、半導体装置を完成させる。
【００４０】
このような第２の実施形態によれば、キャリアの移動度がより向上してより高速な動作が可能になると共に、ゲートリーク電流が低下する。
【００４１】
なお、ＳｉＮ膜４を形成した後に行うアニールの雰囲気は、特に限定されるものではなく、ＮＯ雰囲気の他に、例えばＮ2雰囲気、Ｎ2Ｏ雰囲気若しくはＯ2雰囲気、又はこれらのガスが混合した雰囲気等も可能である。但し、後述のように、ＮＯ雰囲気において最も高い効果が得られるため、ＮＯ雰囲気とすることが好ましい。
【００４２】
ここで、第２の実施形態の効果について説明する。
【００４３】
本願発明者は、実施例として、第２の実施形態に倣ってＮチャネルＭＯＳトランジスタを作製し、更に、他の実施例として、ＳｉＮ膜４を形成した後のアニール（ポストアニール）の雰囲気をＮ2雰囲気としてＮチャネルＭＯＳトランジスタを作製した。また、参考例（更に他の実施例）として、第１の実施形態（ＳｉＯ2膜２形成後のアンモニアアニール温度：８５０℃）に倣ってＮチャネルＭＯＳトランジスタを作製した。なお、これらの３種のＮチャネルＭＯＳトランジスタの作製に当たっては、ポストアニールの条件以外は、条件を統一した。そして、これらの３種のＭＯＳトランジスタについて、相互コンダクタンス（Ｇｍ）及びゲート電圧（Ｖｇ）を測定した。この結果を、反転容量換算膜厚（Ｔeff）を用いて補正して図８に示す。
【００４４】
図８に示すように、ＮＯ雰囲気下でのアニールを行った場合には、Ｇｍ×Ｔeffの値が参考例（第１の実施形態）で得られる値よりも５%程度高くなった。
【００４５】
また、本願発明者は、上述の３種のＭＯＳトランジスタについて、ゲート電圧が１Ｖのときのゲートリーク電流を測定した。この結果を図９に示す。
【００４６】
図９に示すように、ポストアニールを施すことにより、その種類を問わず、参考例（第１の実施形態）よりもゲートリーク電流が低くなった。
【００４７】
また、本願発明者は、上述の３種のＮチャネルＭＯＳトランジスタについて、Ｓｉ基板１の表面におけるＳｉ原子の変位量をＸ線ＣＴＲ散乱法により測定した。この結果を図１０に示す。
【００４８】
図１０に示すように、いずれの例でもＳｉ原子の変位量は０．０２ｎｍ以上となっており、その中でも、ＳｉＮ膜４を形成した後にＮＯアニールを行った場合には、引張応力に伴う歪がより大きくなった。
【００４９】
なお、図８乃至図１０と図３乃至図５とを比較すると、第１の実施形態に倣って作製したトランジスタ（参考例）の結果に若干の相違がある。これは、図８乃至図１０にその結果を示す実験で用いたトランジスタの作製方法と、図３乃至図５にその結果を示す実験で用いたトランジスタの作製方法との間に、若干の相違があるためである。但し、この若干の相違は、本発明の作用効果に影響を及ぼすことがない程度のものである。
【００５０】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。第３の実施形態においては、ゲート絶縁膜の構造を第１及び第２の実施形態と異ならせる。図１１（ａ）乃至（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００５１】
第３の実施形態では、先ず、第１及び第２の実施形態と同様にして、図１１（ａ）に示すように、ＳｉＯＮ膜３の形成までの工程を行う。次に、ＳｉＯＮ膜３の上に、ＳｉＮ膜４ではなく、高誘電率膜としてＨｆＯ2膜１４を形成する。ＨｆＯ2膜１４は、例えばＡＬＤ（Atomic Layered Deposition）により形成する。また、その厚さは、例えば３ｎｍ程度とする。次いで、図１１（ｂ）に示すように、第２の実施形態と同様にして、ＨｆＯ2膜１４の成膜温度よりも高い温度で、第２の熱処理としてＮ2アニールを行う。その後、図１１（ｃ）に示すように、第１及び第２の実施形態と同様にして、ゲート電極６の形成以降の工程を行うことにより、半導体装置を完成させる。
【００５２】
このような第３の実施形態によっても、ＮチャネルＭＯＳトランジスタにおいて、Ｓｉ基板１の表層に存在するＳｉ原子をゲート絶縁膜１５側に変位させることができる。このため、アンモニアアニールによってＳｉＯＮ膜３のＳｉ基板１との界面近傍の窒素濃度が高くなっても、十分なキャリアの移動度が得られる。
【００５３】
ここで、第３の実施形態の効果について説明する。
【００５４】
本願発明者は、実施例として、第３の実施形態に倣ってＮチャネルＭＯＳトランジスタを作製した。そして、Ｓｉ基板１の表面におけるＳｉ原子の変位量をＸ線ＣＴＲ散乱法により測定した。また、比較のために、プラズマ窒化を行った後にＨｆＯ2膜を形成した場合の変位量も測定した。これらの結果を図１２に示す。図１２に示すグラフの縦軸の値について、正の値は引張応力に伴う変位を示し、負の値は圧縮応力に伴う変位を示している。また、図１２中には、図１０中の「Ｎ2ポストアニールあり」の結果も、参考例として示してある。
【００５５】
図１２に示すように、ＳｉＮ膜４を形成した参考例よりも、ＨｆＯ2膜１４を形成した試料には、引張応力に伴う原子の変位量が大きくなった。
【００５６】
なお、第３の実施形態では、ポストアニールとしてＮ2アニールを行っているが、この代わりにＮＯアニールを行ってもよい。また、第１の実施形態のように、ポストアニール自体を行わなくてもよい。更に、高誘電率膜の種類は限定されない。例えば、Ｔａ、Ｚｒ、Ｌａ又はＰｒ等の酸化物膜を用いることも可能である。
【００５７】
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。第４の実施形態は、第２の実施形態と第３の実施形態とを組み合わせたものである。図１３乃至図１４は、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００５８】
第４の実施形態では、先ず、第３の実施形態と同様にして、図１３（ａ）に示すように、ＨｆＯ2膜１４の形成までの工程を行う。次に、図１３（ｂ）に示すように、ＨｆＯ2膜１４上に、第２の実施形態と同様にして、ＳｉＮ膜４を形成する。次いで、図１３（ｃ）に示すように、第２の実施形態と同様にして、ＮＯアニールを行う。その後、図１４（ａ）乃至（ｃ）に示すように、第１乃至第３の実施形態と同様にして、ゲート電極６の形成以降の工程を行うことにより、半導体装置を完成させる。なお、ＳｉＮ膜４を形成する前にＮＯアニールを行ってもよい。
【００５９】
このような第４の実施形態によれば、ＳｉＮ膜４とＨｆＯ2膜１４とを組み合わせることにより、高い誘電率を維持しながら物理的膜厚をより厚くすることができる。このため、リーク電流をより効果的に低減することができる。
【００６０】
（第５の実施形態）
次に、本発明の第５の実施形態について説明する。第５の実施形態は、第４の実施形態に係る方法でＮチャネルＭＯＳトランジスタを形成しつつ、これと並行してＰチャネルＭＯＳトランジスタを形成し、ＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタを備えた半導体装置を製造する。図１５は、本発明の第５の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。但し、図１５には、ＰチャネルＭＯＳトランジスタを形成する部分のみを示す。
【００６１】
第５の実施形態では、先ず、図１５（ａ）に示すように、第１の実施形態と同様に、Ｓｉ基板１の表面にＳｉＯ2膜２を形成する。
【００６２】
次に、ＰチャネルＭＯＳトランジスタを形成する予定の領域において、ＳｉＯ2膜２に対してプラズマ窒化を行うことにより、図１５（ｂ）に示すように、ＳｉＯ2膜２をＳｉＯＮ膜１３に変化させる。また、ＮチャネルＭＯＳトランジスタを形成する予定の領域においては、第１乃至第４の実施形態と同様にして、窒化性ガス雰囲気下で熱処理を行うことにより、図１３（ａ）に示すように、ＳｉＯ2膜２をＳｉＯＮ膜３に変化させる。この結果、ＰチャネルＭＯＳトランジスタを形成する予定の領域では、Ｓｉ基板１の表層に存在する原子には、ＳｉＯＮ膜１３側からの圧縮応力が作用して歪が生じ、Ｓｉ基板１中のＳｉ原子の原子間距離が縮まる。一方、ＰチャネルＭＯＳトランジスタを形成する予定の領域では、Ｓｉ基板１中のＳｉ原子の原子間距離が長くなる。なお、プラズマ窒化及び熱窒化は、例えばこれらの処理を施す領域にのみ開口部が形成されたマスクを用いて行うことにより、選択的な処理が可能となる。
【００６３】
次いで、図１５（ｃ）及び図１３（ａ）に示すように、ＳｉＯＮ膜３及び１３上にＨｆＯ2膜１４を形成する。その後、第４の実施形態と同様にして、ＳｉＮ膜４の形成以降の工程を行うことにより、半導体装置を完成させる。但し、不純物拡散層の形成に当たっては、ＰチャネルＭＯＳトランジスタを形成する予定の領域には、Ｐ型不純物をイオン注入する。
【００６４】
このように、第５の実施形態では、ＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタを並行して形成するに当たり、Ｓｉ基板１の表層のＳｉ原子の変位方向を互いに逆方向とする。この結果、ＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタの双方において、高い移動度を得ながら、リーク電流を低減することができる。
【００６５】
ここで、第４及び第５の実施形態の効果について説明する。
【００６６】
本願発明者は、ＳｉＯ2膜に対して熱窒化（ＮＨ3アニール）又はプラズマ窒化を施して、夫々４種類のＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタを作製した。この結果、ＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタのいずれにおいても、熱窒化を施した試料では、Ｓｉ基板とＳｉＯＮ膜との界面におけるＮ濃度は３、６又は１０重量％となり、プラズマ窒化を施した試料では、界面におけるＮ濃度は６重量％となった。そして、これらの３種のＭＯＳトランジスタについて、キャリアの移動度及びゲート電圧（Ｖｇ）を測定した。この結果を、反転容量換算膜厚（Ｔeff）を用いて補正して図１６に示す。なお、ＮチャネルＭＯＳトランジスタについては、図１６（ａ）に示すように、電子の移動度を測定し、ＰチャネルＭＯＳトランジスタについては、図１６（ｂ）に示すように、正孔の移動度を測定した。
【００６７】
従来、一般的に、界面窒素濃度が増加すると移動度が減少すると考えられている。しかし、図１６（ａ）及び（ｂ）に示す結果によれば、界面窒素濃度が増加しても移動度が減少するとはいえない。その一方で、図１６（ａ）に示すように、ＮチャネルＭＯＳトランジスタでは、プラズマ窒化よりも熱窒化の方が高い移動度が得られるのに対し、ＰチャネルＭＯＳトランジスタでは、図１６（ｂ）に示すように、熱窒化よりもプラズマ窒化の方が高い移動度が得られるといえる。
【００６８】
そこで、本願発明者が、更に、チャネルの導電型と原子の変位との関係について検討したところ、次のような結果が得られた。図１７は、原子の変位量とキャリアの最大移動度との関係を示すグラフである。図１７中の●は、ＮＨ3アニールを施して作製したＮチャネルＭＯＳトランジスタにおける電子の最大移動度を示し、○は、プラズマ窒化を施して作製したＮチャネルＭＯＳトランジスタにおける電子の最大移動度を示している。また、■は、ＮＨ3アニールを施して作製したＰチャネルＭＯＳトランジスタにおける正孔の最大移動度を示し、□は、プラズマ窒化を施して作製したＰチャネルＭＯＳトランジスタにおける正孔の最大移動度を示している。
【００６９】
図１７に示すように、ＮチャネルＭＯＳトランジスタにおいては、Ｓｉ基板の表層に存在するＳｉ原子の変位がゲート絶縁膜側に０．０２５ｎｍ程度となっているときに電子の最大移動度が最大となる。これに対し、ＰチャネルＭＯＳトランジスタにおいては、Ｓｉ基板の表層に存在するＳｉ原子の変位が基板内部側に０．００５ｎｍ程度となっているときに正孔の最大移動度が最大となる。そして、図１７に示す結果より、ＮチャネルＭＯＳトランジスタでは、Ｓｉ原子のゲート絶縁膜側への変位量が０．００７５ｎｍ以上、特に０．０１ｎｍ乃至０．０３ｎｍであることが好ましく、ＰチャネルＭＯＳトランジスタでは、Ｓｉ原子の基板内部側への変位量が０．０１ｎｍ以下であることが好ましいといえる。
【００７０】
本願発明者は、更に、ゲート絶縁膜の形成方法と原子の変位量との関係について検討した。この結果を図１８に示す。
【００７１】
図１８に示すように、ＳｉＯ2膜のみからゲート絶縁膜を構成した場合や単にＳｉＮ膜（Ｓｉ3Ｎ4膜）を形成してゲート絶縁膜とした場合には、Ｓｉ基板の表層に存在するＳｉ原子の変位方向が基板内部側となった。これに対し、ＳｉＯ2膜に対してＮＯアニール又はＮＨ3アニールを行ってＳｉＯＮ膜とした後に、その上にＳｉＮ膜を形成してゲート絶縁膜とした場合には、Ｓｉ原子の変位方向がゲート絶縁膜側となった。同様に、ＳｉＯ2膜に対してＮＨ3アニールを行ってＳｉＯＮ膜とした後に、その上にＨｆＯ2膜及びＳｉＮ膜を順次形成してゲート絶縁膜とした場合にも、Ｓｉ原子の変位方向がゲート絶縁膜側となった。一方、ＳｉＯ2膜を窒化してＳｉＯＮ膜を形成した場合でも、プラズマ窒化を用いた場合や、プラズマ窒化した後にＳｉＯＮ膜上にＨｆＯ2膜及びＳｉＮを形成した場合には、Ｓｉ原子の変位方向が基板内部側となった。
【００７２】
なお、第１乃至第３の実施形態に関しても、ＮチャネルＭＯＳトランジスタの形成と並行してＰチャネルＭＯＳトランジスタを形成することができる。この場合にも、ＮチャネルＭＯＳトランジスタについては、基板表層の原子をゲート絶縁膜側に変位させ、ＰチャネルＭＯＳトランジスタについては、基板表層の原子を基板内部側に変位させることが好ましい。
【００７３】
ここで、本願発明者が行ったしきい値のばらつきに関する測定の結果について説明する。
【００７４】
この測定では、先ず、第１の実施形態に準じた方法で３種のＰチャネルＭＯＳトランジスタを作製し、これらのトランジスタについて、しきい値電圧のばらつき（σVth）を測定した。なお、３種のＰチャネルＭＯＳトランジスタの作製に当たっては、第１の実施形態に関して行った相互コンダクタンス（Ｇｍ）及びゲート電圧（Ｖｇ）の測定用に作製した３種のＮチャネルＭＯＳトランジスタと同様のアニール温度でアンモニアアニールを行った。この結果を図１９に示す。
【００７５】
図１９に示すように、アニール温度が高いほど、しきい値電圧のばらつきが小さくなった。このことは、ボロン抜けが抑制されていることを示している。なお、図１９中の破線は、ＮチャネルＭＯＳトランジスタにおけるしきい値電圧のばらつきを示している。ＮチャネルＭＯＳトランジスタでは、アニール温度によるしきい値電圧のばらつきに対する影響が小さい。
【００７６】
更に、本願発明者は、ＰチャネルＭＯＳトランジスタについて、Ｓｉ基板１の表面におけるＳｉ原子の変位量としきい値電圧のばらつき（σVth）との関係も求めた。この結果を図２０に示す。図２０には、図６と同様の結果も示す。図２０中の破線が変位量としきい値電圧のばらつきとの関係（ＰＭＯＳ）を示している。
【００７７】
また、本願発明者は、第２の実施形態に準じた方法で３種のＰチャネルＭＯＳトランジスタを作製し、これらのトランジスタについて、しきい値電圧のばらつき（σVth）を測定した。なお、３種のＰチャネルＭＯＳトランジスタの作製に当たっては、第２の実施形態に関して行った相互コンダクタンス（Ｇｍ）及びゲート電圧（Ｖｇ）の測定用に作製した３種のＮチャネルＭＯＳトランジスタと同様のアニール温度でポストアニールを行った。この結果を図２１に示す。
【００７８】
図２１に示すように、ポストアニールを施した場合にも、しきい値電圧のばらつきは参考例（第１の実施形態）と同程度であった。このことは、ポストアニールを施して場合にも、ボロン抜けが抑制されていることを示している。
【００７９】
なお、Ｓｉ基板上にゲート絶縁膜を形成した後に、Ｓｉ基板表面のＳｉ原子のゲート絶縁膜側又は基板内部側への変位量を測定することにより、このゲート絶縁膜を備えた半導体装置を完成させる前に、変位量に基づいて当該半導体装置の性能を予測することも可能である。即ち、ＮチャネルＭＯＳトランジスタでは、ゲート絶縁膜側への変位量が大きいほど、ゲートリーク電流が小さく、ボロン抜けも少ないと評価することができ、ＰチャネルＭＯＳトランジスタでは、基板内部側への変位量が大きいほど、ゲートリーク電流が小さく、ボロン抜けも少ないと評価することができる。
【００８０】
また、Ｓｉ基板表面のＳｉ原子のゲート絶縁膜側又は基板内部側への変位量に基づいて、当該ゲート絶縁膜の安定性を保証することも可能である。
【００８１】
更に、Ｓｉ基板表面のＳｉ原子のゲート絶縁膜側又は基板内部側への変位量に基づいて、当該ゲート絶縁膜を製造する装置の安定性を保証することも可能である。
【００８２】
以下、本発明の諸態様を付記としてまとめて記載する。
【００８３】
（付記１）
Ｓｉ基板と、
前記Ｓｉ基板の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を有し、
前記Ｓｉ基板の表面においてＳｉ原子が前記ゲート絶縁膜の方向に変位していることを特徴とする半導体装置。
【００８４】
（付記２）
前記Ｓｉ基板の表面の導電型は、前記ゲート絶縁膜下においてＰ型であることを特徴とする付記１に記載の半導体装置。
【００８５】
（付記３）
前記Ｓｉ基板の表面におけるＳｉ原子の変位量は０．００７５ｎｍ以上であることを特徴とする付記１又は２に記載の半導体装置。
【００８６】
（付記４）
前記Ｓｉ基板の表面におけるＳｉ原子の変位量は０．０１ｎｍ乃至０．０３ｎｍであることを特徴とする付記３に記載の半導体装置。
【００８７】
（付記５）
Ｓｉ基板と、
前記Ｓｉ基板の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を有し、
前記Ｓｉ基板表面の導電型がＰ型の部分では、前記ゲート絶縁膜下においてＳｉ原子が前記ゲート絶縁膜の方向に変位しており、
前記Ｓｉ基板表面の導電型がＮ型の部分では、前記ゲート絶縁膜下においてＳｉ原子が前記Ｓｉ基板の内部に向かう方向に変位していることを特徴とする半導体装置。
【００８８】
（付記６）
前記Ｓｉ基板表面の導電型がＰ型の部分におけるＳｉ原子の変位量は０．０１ｎｍ乃至０．０３ｎｍであり、
前記Ｓｉ基板表面の導電型がＮ型の部分におけるＳｉ原子の変位量は０．０１ｎｍ以下であることを特徴とする付記５に記載の半導体装置。
【００８９】
（付記７）
前記ゲート絶縁膜は、
前記Ｓｉ基板上に形成され、Ｎを含有するＳｉ酸化膜と、
前記Ｓｉ酸化膜上に形成されたＳｉ窒化膜又は高誘電率膜と、
を有することを特徴とする付記１乃至６のいずれか１項に記載の半導体装置。
【００９０】
（付記８）
前記ゲート絶縁膜は、
前記Ｓｉ基板上に形成され、Ｎを含有するＳｉ酸化膜と、
前記Ｓｉ酸化膜上に形成された高誘電率膜と、
前記高誘電率膜上に形成されたＳｉ窒化膜と、
を有することを特徴とする付記１乃至６のいずれか１項に記載の半導体装置。
【００９１】
（付記９）
Ｓｉ基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を有し、
前記ゲート絶縁膜を形成する工程は、
前記Ｓｉ基板上にＳｉ酸化膜を形成する工程と、
前記Ｓｉ酸化膜中にＮを導入すると共に、前記Ｓｉ基板の表面のＳｉ原子を前記ゲート絶縁膜の方向に変位させる工程と、
を有することを特徴とする半導体装置の製造方法。
【００９２】
（付記１０）
前記Ｎを導入すると共に、前記Ｓｉ原子を変位させる工程は、前記Ｓｉ酸化膜に対してアンモニア雰囲気又は一酸化窒素雰囲気中で第１の熱処理を行う工程を有することを特徴とする付記９に記載の半導体装置の製造方法。
【００９３】
（付記１１）
前記ゲート絶縁膜を、前記Ｓｉ基板表面の導電型がＰ型の部分の上に形成することを特徴とする付記９又は１０に記載の半導体装置の製造方法。
【００９４】
（付記１２）
Ｓｉ基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を有し、
前記ゲート絶縁膜を形成する工程は、
前記Ｓｉ基板上にＳｉ酸化膜を形成する工程と、
前記Ｓｉ酸化膜中にＮを導入すると共に、前記Ｓｉ基板表面の導電型がＰ型の部分では、前記ゲート絶縁膜下においてＳｉ原子を前記ゲート絶縁膜の方向に変位させ、前記Ｓｉ基板表面の導電型がＮ型の部分では、前記ゲート絶縁膜下においてＳｉ原子が前記Ｓｉ基板の内部に向かう方向に変位させる工程と、
を有することを特徴とする半導体装置の製造方法。
【００９５】
（付記１３）
前記Ｎを導入すると共に、前記Ｓｉ原子を変位させる工程は、前記Ｓｉ基板表面の導電型がＰ型の部分では、前記Ｓｉ酸化膜に対してアンモニア雰囲気又は一酸化窒素雰囲気中で第１の熱処理を行い、前記Ｓｉ基板表面の導電型がＮ型の部分では、前記Ｓｉ酸化膜に対してプラズマ窒化処理を行う工程を有することを特徴とする付記１２に記載の半導体装置の製造方法。
【００９６】
（付記１４）
前記第１の熱処理を７７５℃以上で行うことを特徴とする付記１０又は１３に記載の半導体装置の製造方法。
【００９７】
（付記１５）
前記ゲート絶縁膜を形成する工程は、前記Ｎを導入すると共に、前記Ｓｉ原子を変位させる工程の後に、前記Ｓｉ酸化膜上にＳｉ窒化膜又は高誘電率膜を形成する工程を有することを特徴とする付記９乃至１４のいずれか１項に記載の半導体装置の製造方法。
【００９８】
（付記１６）
前記ゲート絶縁膜を形成する工程は、前記Ｓｉ窒化膜又は高誘電率膜を形成する工程の後に、前記Ｎが導入されたＳｉ酸化膜に対して第２の熱処理を行う工程を有することを特徴とする付記１５に記載の半導体装置の製造方法。
【００９９】
（付記１７）
前記第２の熱処理を前記Ｓｉ窒化膜又は高誘電率膜の成膜温度よりも高い温度で行うことを特徴とする付記１６に記載の半導体装置の製造方法。
【０１００】
（付記１８）
前記ゲート絶縁膜を形成する工程は、前記Ｎを導入すると共に、前記Ｓｉ原子を変位させる工程の後に、
前記Ｓｉ酸化膜上に高誘電率膜を形成する工程と、
前記Ｎが導入されたＳｉ酸化膜に対して第２の熱処理を行う工程と、
前記高誘電率膜上にＳｉ窒化膜を形成する工程と、
を有することを特徴とする付記９乃至１４のいずれか１項に記載の半導体装置の製造方法。
【０１０１】
（付記１９）
前記第２の熱処理をＮＯ雰囲気下で行うことを特徴とする付記１６乃至１８のいずれか１項に記載の半導体装置の製造方法。
【０１０２】
（付記２０）
前記Ｓｉ酸化膜の厚さを１．５ｎｍ以下とすることを特徴とする付記９乃至１９のいずれか１項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【０１０３】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】図１に引き続き、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】第１の実施形態に関し、ゲート電圧と相互コンダクタンスとの関係を示すグラフである。
【図４】第１の実施形態に関し、反転容量換算膜厚とゲートリーク電流との関係を示すグラフである。
【図５】第１の実施形態に関し、アニール温度と原子の変位量との関係を示すグラフである。
【図６】Ｓｉ原子の変位量とゲートリーク電流及びＧｍmax×Ｔeffの値との関係を示すグラフである。
【図７】本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】第２の実施形態に関し、ゲート電圧と相互コンダクタンスとの関係を示すグラフである。
【図９】第２の実施形態に関し、反転容量換算膜厚とゲートリーク電流との関係を示すグラフである。
【図１０】第２の実施形態に関し、アニール温度と原子の変位量との関係を示すグラフである。
【図１１】本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１２】第３の実施形態に関し、ゲート絶縁膜の構成と原子の変位量との関係を示すグラフである。
【図１３】本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１４】図１３に引き続き、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１５】本発明の第５の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１６】第５及び第６の実施形態に関し、ゲート電圧とキャリアの移動度との関係を示すグラフである。
【図１７】原子の変位量とキャリアの最大移動度との関係を示すグラフである。
【図１８】ゲート絶縁膜の形成方法と原子の変位量との関係を示すグラフである。
【図１９】第１の実施形態に関し、アニール温度としきい値のばらつきとの関係を示すグラフである。
【図２０】Ｓｉ原子の変位量としきい値のばらつきとの関係を示すグラフである。
【図２１】第２の実施形態に関し、アニール温度としきい値のばらつきとの関係を示すグラフである。
【符号の説明】
【０１０４】
１：Ｓｉ基板
２：ＳｉＯ2膜
３：ＳｉＯＮ膜
４：ＳｉＮ膜
５：ゲート絶縁膜
６：ゲート電極
７：低濃度不純物拡散層
８：高濃度不純物拡散層
９：ソース・ドレイン領域
１０：サイドウォール絶縁膜
１４：ＨｆＯ2膜
１５：ゲート絶縁膜
２５：ゲート絶縁膜
【図１】
2005101503.tif 000003
【図２】
2005101503.tif 000004
【図３】
2005101503.tif 000005
【図４】
2005101503.tif 000006
【図５】
2005101503.tif 000007
【図６】
2005101503.tif 000008
【図７】
2005101503.tif 000009
【図８】
2005101503.tif 000010
【図９】
2005101503.tif 000011
【図１０】
2005101503.tif 000012
【図１１】
2005101503.tif 000013
【図１２】
2005101503.tif 000014
【図１３】
2005101503.tif 000015
【図１４】
2005101503.tif 000016
【図１５】
2005101503.tif 000017
【図１６】
2005101503.tif 000018
【図１７】
2005101503.tif 000019
【図１８】
2005101503.tif 000020
【図１９】
2005101503.tif 000021
【図２０】
2005101503.tif 000022
【図２１】
2005101503.tif 000023