(57)【要約】【課題】  ＬＤＤ領域の幅調節が容易であり、ゲート電極のアライメント不良を防止するＧＯＬＤＤ構造の薄膜トランジスタ及びその製造方法を提供する。【解決手段】本発明は、ＧＯＬＤＤ構造の薄膜トランジスタと、その製造方法及びこれを使用する平板表示装置に関するもので、絶縁基板に形成し、ソース／ドレイン領域及びチャンネル領域を備える活性層と、前記活性層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成し、第１ゲートパターン及び前記第１ゲートパターンの側壁に形成された第２ゲートパターンからなるゲート電極とを含み、前記ソース／ドレイン領域はＬＤＤ領域を備え、前記ＬＤＤ領域は前記ゲート電極と重なる薄膜トランジスタを提供することを特徴とする。【選択図】  図４
2005159304.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板上に形成され、ソース／ドレイン領域及びチャンネル領域を備える活性層と、
前記活性層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、第１ゲートパターン及び該第１ゲートパターンの側壁に形成された第２ゲートパターンからなるゲート電極を含み、
前記ソース／ドレイン領域はＬＤＤ（Lightly Doped Drain）領域を備え、
前記ＬＤＤ領域は、前記絶縁基板の法線方向に向けて、前記ゲート電極と重なることを特徴とする薄膜トランジスタ。
【請求項２】
前記第２ゲートパターンは、側面が傾斜したテーパ形状を有することを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記第２ゲートパターンは、異方性エッチングによりパターニングされてテーパ形状を有することを特徴とする請求項２に記載の薄膜トランジスタ。
【請求項４】
前記第２ゲートパターンは、２μｍ以下の幅を有することを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項５】
前記第２ゲートパターンは、１μｍ以下の幅を有することを特徴とする請求項４に記載の薄膜トランジスタ。
【請求項６】
前記ＬＤＤ領域は、前記絶縁基板の法線方向に向けて、前記第１ゲートパターンの側壁に形成された前記第２ゲートパターン下部に形成されることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項７】
前記ＬＤＤ領域の幅は、前記第１ゲートパターンの側壁に形成された前記第２ゲートパターンの幅以下であることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項８】
前記ＬＤＤ領域は、２μｍ以下の幅を有することを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項９】
前記ＬＤＤ領域は、１μｍ以下の幅を有することを特徴とする請求項８に記載の薄膜トランジスタ。
【請求項１０】
絶縁基板上に活性層を形成する工程と、
前記活性層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第１ゲートパターンを形成する工程と、
前記第１ゲートパターンをマスクとして、前記活性層に不純物を低濃度ドーピングする工程と、
前記第１ゲートパターンの側壁に第２ゲートパターンを形成して前記第１ゲートパターン及び第２ゲートパターンからなるゲート電極を形成する工程と、
前記ゲート電極をマスクとし、前記活性層に不純物を高濃度ドーピングしてソース／ドレイン領域を形成する工程と、を含み、
前記ソース／ドレイン領域はＬＤＤ領域を備え、
前記ＬＤＤ領域は、前記絶縁基板の法線方向に向けて、前記ゲート電極と重なることを特徴とする薄膜トランジスタの製造方法。
【請求項１１】
前記ゲート電極を形成する工程は、
前記第１ゲートパターンを備える絶縁基板全面に導電性物質膜を形成する工程と、
前記導電性物質膜をエッチングして前記第１ゲートパターンの側壁に第２ゲートパターンを形成する工程と、
を含むことを特徴とする請求項１０に記載の薄膜トランジスタの製造方法。
【請求項１２】
前記第２ゲートパターンは、２μｍ以下の幅を有することを特徴とする請求項１０に記載の薄膜トランジスタの製造方法。
【請求項１３】
前記第２ゲートパターンは、１μｍ以下の幅を有することを特徴とする請求項１２に記載の薄膜トランジスタの製造方法。
【請求項１４】
前記ＬＤＤ領域は、前記絶縁基板の法線方向に向けて、前記第１ゲートパターンの側壁に形成された前記第２ゲートパターンの下部に形成されることを特徴とする請求項１０に記載の薄膜トランジスタの製造方法。
【請求項１５】
前記ＬＤＤ領域の幅は、前記第１ゲートパターンの側壁に形成された前記第２ゲートパターンの幅以下であることを特徴とする請求項１０に記載の薄膜トランジスタの製造方法。
【請求項１６】
前記ＬＤＤ領域は、２μｍ以下の幅を有することを特徴とする請求項１０に記載の薄膜トランジスタの製造方法。
【請求項１７】
前記ＬＤＤ領域は、１μｍ以下の幅を有することを特徴とする請求項１６に記載の薄膜トランジスタの製造方法。
【請求項１８】
絶縁基板上に活性層を形成する工程と、
前記活性層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第１ゲートパターンを形成する工程と、
前記第１ゲートパターンの側壁に、テーパ面を有する第２ゲートパターンを形成し、前記第１ゲートパターン及び第２ゲートパターンからなるゲート電極を形成する工程と、
前記ゲート電極をマスクとし、前記活性層に所定の不純物をドーピングしてソース／ドレイン領域を形成する工程と、を含み、
前記ソース／ドレイン領域はＬＤＤ領域を備え、
前記ＬＤＤ領域は、前記絶縁基板の法線方向に向けて、前記ゲート電極と重なることを特徴とする薄膜トランジスタの製造方法。
【請求項１９】
前記ゲート電極を形成する工程は、
前記第１ゲートパターンを備える絶縁基板全面に、導電性物質膜を形成する工程と、
前記導電性物質膜を異方性エッチングして前記第１ゲートパターンの側壁にテーパを有する第２ゲートパターンを形成する工程と、
を含むことを特徴とする請求項１８に記載の薄膜トランジスタの製造方法。
【請求項２０】
前記テーパを有する第２ゲートパターンは、２μｍ以下の幅を有することを特徴とする請求項１９に記載の薄膜トランジスタの製造方法。
【請求項２１】
前記テーパを有する第２ゲートパターンは、１μｍ以下の幅を有することを特徴とする請求項２０に記載の薄膜トランジスタの製造方法。
【請求項２２】
前記ＬＤＤ領域は、前記所定の不純物ドーピングの時に、テーパを有する第２ゲートパターンによって形成されることを特徴とする請求項１８に記載の薄膜トランジスタの製造方法。
【請求項２３】
前記ＬＤＤ領域の幅は、前記第１ゲートパターンの側壁に形成された前記第２ゲートパターンの幅以下であることを特徴とする請求項１８に記載の薄膜トランジスタの製造方法。
【請求項２４】
前記ＬＤＤ領域は、２μｍ以下の幅を有することを特徴とする請求項１８に記載の薄膜トランジスタの製造方法。
【請求項２５】
前記ＬＤＤ領域は、１μｍ以下の幅を有することを特徴とする請求項２４に記載の薄膜トランジスタの製造方法。
【請求項２６】
請求項１〜請求項２５のうちのいずれか１項に記載の薄膜トランジスタまたは薄膜トランジスタの製造方法を使用することを特徴とする薄膜トランジスタを用いた平板表示装置。
【請求項２７】
前記平板表示装置は、液晶表示装置または有機電界発光表示装置であることを特徴とする請求項２６に記載の平板表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタとこの製造方法及びこれを使用する平板表示装置に関するもので、さらに詳しく説明すると、ＧＯＬＤＤ（Gate Overlapped Lightly Doped Drain）構造の薄膜トランジスタとこの製造方法及びこれを使用する平板表示装置に関する。
【背景技術】
【０００２】
スイッチング素子として薄膜トランジスタを使用するアクティブマトリックス方式の平板表示装置は、各画素ごとに、それぞれの画素を駆動する画素駆動用の薄膜トランジスタと、画素駆動用の薄膜トランジスタを作動し、走査線と信号線に信号を印加する駆動回路用薄膜トランジスタが形成されている。
【０００３】
薄膜トランジスタのうち、多結晶シリコン薄膜トランジスタは、レーザーを利用した結晶化技術の発展で、非晶質シリコン薄膜トランジスタと同様な温度で製作できるようになり、非晶質シリコン薄膜トランジスタと比べて電子や正孔の移動度が高く、ｎチャンネルとｐチャンネルを備えるＣＭＯＳ薄膜トランジスタ具現が可能であり、大形絶縁基板上に駆動回路用と画素駆動用として同時に形成されるようになった。
【０００４】
しかし、ＣＭＯＳ多結晶シリコン薄膜トランジスタのうち、ＮＭＯＳ薄膜トランジスタの場合、一般的にドーピングイオンとして燐（Ｐ）を使用することによりＰＭＯＳ薄膜トランジスタ製作の時にドーピングイオンに使用する硼素（Ｂ）よりも質量面で相対的に大きいためにシリコン結晶が破壊されて損傷領域が発生するようになり、その損傷領域は後続活性化工程でも完全に回復できなくなる。
【０００５】
このような損傷領域の存在により、ソース領域からドレイン領域に電子が加速される時、ゲート絶縁膜またはモス界面に電子が流入されるホットキャリアーストレスが発生し、電子移動度が減少することによって、平板表示装置の駆動の時、回路動作の安定性に致命的な影響を与え、またオフ電流が大きくなる問題点がある。
【０００６】
このような問題点を解決するために、ゲートとソース／ドレイン領域との間の一定部分に、未ドーピング領域を形成するオフセットを与えてこの部分の大きい抵抗により接合部位に掛かる電界を減少させてオフ電流を減らす方法（オフセット構造）、ソース／ドレイン領域の一定部分を低濃度にドーピングしてオフ電流を減らし、オン電流の減少を最小化できるようにＬＤＤ（Lightly Doped Drain）を形成する方法（ＬＤＤ構造）等が提案されている。
【０００７】
しかし、前述したようなオフセット構造、ＬＤＤ構造は、現在のＬＴＰＳ（Low Temperature Poly Silicon）の技術が高集積化されることによって、ショートチャンネルデバイスの信頼性を向上させるには限界がある。従って、前述の問題点を解決するために、ＧＯＬＤＤ構造の薄膜トランジスタが台頭されている。以下、添付した図面を参照して従来の技術について説明する。
【０００８】
図９〜図１２は、従来のＧＯＬＤＤ構造の薄膜トランジスタを説明するための工程断面図である。
【０００９】
図９を参照すると、絶縁基板１００上にバッファー層１１０を形成し、このバッファー層１１０上に非晶質シリコン膜を蒸着し結晶化した後、パターニングして多結晶シリコンからなっている活性層１２０を形成する。
【００１０】
そして、活性層１２０を形成した後、この活性層１２０を備える絶縁基板１００全面にゲート絶縁膜１３０を形成する。
【００１１】
ゲート絶縁膜１３０を形成した後、所定の導電性を有する不純物を低濃度ドーピング、即ち、ＬＤＤドーピングをするための第１フォトレジストパターン１４０を形成する。
【００１２】
次いで、第１フォトレジストパターン１４０を形成した後、この第１フォトレジストパターン１４０をマスクとして、低濃度ドーピングを実施して活性層１２０に低濃度ソース／ドレイン領域（１２３Ｓ，１２３Ｄ）を形成する。この場合、低濃度ソース／ドレイン領域（１２３Ｓ，１２３Ｄ）間の領域は薄膜トランジスタのチャンネル領域１２１に作用する。
【００１３】
図１０を参照すると、活性層１２０に低濃度の不純物をドーピングして、低濃度ソース／ドレイン領域（１２３Ｓ，１２３Ｄ）を形成した後、第１フォトレジストパターン１４０を除去し、ゲート絶縁膜１３０上にゲート電極物質膜１５０を形成した後、ゲート電極形成のための第２フォトレジストパターン１６０を形成する。
【００１４】
この時、第２フォトレジストパターン１６０は、低濃度ソース／ドレイン領域（１２３Ｓ，１２３Ｄ）と一部が重なるように形成され、その重なる領域の幅は、ステッパ（縮小投影露光装置）の解像度により０．５μｍ以上になるように制約を受ける。
【００１５】
図１１を参照すると、第２フォトレジストパターン１６０をマスクとして、ゲート電極物質膜１５０をパターニングしてゲート電極１５５を形成する。この場合、ゲート電極１５５は、第２フォトレジストパターン１６０により、低濃度ソース／ドレイン領域（１２３Ｓ，１２３Ｄ）それぞれと一部が重なるように形成される。
【００１６】
低濃度ソース／ドレイン領域（１２３Ｓ，１２３Ｄ）と一部が重なるようにゲート電極１５５を形成した後、ゲート電極１５５をマスクとして活性層１２０に高濃度不純物をドーピングして、高濃度ソース／ドレイン領域（１２５Ｓ，１２５Ｄ）を形成する。
【００１７】
図１２を参照すると、ゲート電極１５５を備える絶縁基板１００全面に高濃度ソース／ドレイン領域（１２５Ｓ，１２５Ｄ）の一部を露出させるコンタクトホール１６１、１６５を備える層間絶縁膜１７０を形成し、このコンタクトホール１６１、１６５を通じて高濃度ソース／ドレイン領域（１２５Ｓ，１２５Ｄ）と電気的に連結されるソース／ドレイン電極（１７１、１７５）を形成して、ＧＯＬＤＤ構造の薄膜トランジスタを形成する。
【００１８】
しかしながら、前述したような従来のＧＯＬＤＤ構造の薄膜トランジスタにおいては、ゲート電極と重なる低濃度ソース／ドレイン領域、即ち、ＬＤＤ領域の幅は、ステッパの解像度により制約を受けるので、０．５μｍ以下については調節し難い問題点がある。
【００１９】
また、フォトレジストマスクを利用して低濃度ドーピングを実施し、ゲート電極を形成した後、高濃度ドーピングを実施することにより、低濃度ドーピングのための追加的なマスクが必要となり、ゲート電極のアライメント不良が発生するという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明の目的は、上記の従来技術の問題点を解決するためになされたものであり、ゲート電極をゲートパターン及びゲートパターンの側壁に形成された第２ゲートパターンとして形成することにより、ＬＤＤ領域の幅調節を容易とし、ゲート電極のアライメント不良を防止することのできるＧＯＬＤＤ構造の薄膜トランジスタ及びその製造方法及び平板表示装置を提供することにある。
【課題を解決するための手段】
【００２１】
上記目的を達成するため、本発明は、絶縁基板上に形成され、ソース／ドレイン領域及びチャンネル領域を備える活性層と、前記活性層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、第１ゲートパターン及び該第１ゲートパターンの側壁に形成された第２ゲートパターンからなるゲート電極を含み、前記ソース／ドレイン領域はＬＤＤ（Lightly Doped Drain）領域を備え、前記ＬＤＤ領域は、前記絶縁基板の法線方向に向けて、前記ゲート電極と重なる薄膜トランジスタを提供することを特徴とする。
【００２２】
また、前記第２ゲートパターンは、側面が傾斜したテーパ形状を有することもあり、この場合、前記第２ゲートパターンは、異方性エッチングによりパターニングされてテーパ形状を有するのが好ましい。
【００２３】
更に、前記第２ゲートパターンは、２μｍ以下の幅を有することが好ましく、より好ましくは、前記第２ゲートパターンは、１μｍ以下の幅を有することである。
【００２４】
また、前記ＬＤＤ領域は、前記絶縁基板の法線方向に向けて、前記第１ゲートパターンの側壁に形成された前記第２ゲートパターン下部に形成されることが好ましい。
【００２５】
更に、前記ＬＤＤ領域は２μｍ以下の幅を有することが好ましく、さらに好ましいのは、前記ＬＤＤ領域は１μｍ以下の幅を有することである。
【００２６】
また、本発明は、絶縁基板上に活性層を形成する工程と、前記活性層の上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に第１ゲートパターンを形成する工程と、前記第１ゲートパターンをマスクとして、前記活性層に不純物を低濃度ドーピングする工程と、前記第１ゲートパターンの側壁に第２ゲートパターンを形成して前記第１ゲートパターン及び第２ゲートパターンからなるゲート電極を形成する工程と、前記ゲート電極をマスクとし、前記活性層に不純物を高濃度ドーピングしてソース／ドレイン領域を形成する工程と、を含み、前記ソース／ドレイン領域はＬＤＤ領域を備え、前記ＬＤＤ領域は、前記絶縁基板の法線方向に向けて、前記ゲート電極と重なるようにした薄膜トランジスタの製造方法を提供することを特徴とする。
【００２７】
また、前記ゲート電極を形成する工程は、前記第１ゲートパターンを備える絶縁基板全面に導電性物質膜を形成する工程と、前記導電性物質膜をエッチングして前記第１ゲートパターンの側壁に第２ゲートパターンを形成する工程と、を含むことが好ましい。
【００２８】
更に、前記第２ゲートパターンは、２μｍ以下の幅を有すること、より好ましくは、前記第２ゲートパターンは、１μｍ以下の幅を有することが好ましい。
【００２９】
また、前記ＬＤＤ領域は、前記絶縁基板の法線方向に向けて、前記第１ゲートパターンの側壁に形成された前記第２ゲートパターンの下部に形成されることが好ましい。
【００３０】
更に、前記ＬＤＤ領域の幅は、前記第１ゲートパターンの側壁に形成された前記第２ゲートパターンの幅以下であり、このＬＤＤ領域の幅は、２μｍ以下を有することが好ましく、更にはＬＤＤ領域の幅は１μｍ以下であることが好ましい。
【００３１】
また、本発明は、絶縁基板上に活性層を形成する工程と、前記活性層の上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に第１ゲートパターンを形成する工程と、前記第１ゲートパターンの側壁に、テーパ面を有する第２ゲートパターンを形成し、前記第１ゲートパターン及び第２ゲートパターンからなるゲート電極を形成する工程と、前記ゲート電極をマスクとし、前記活性層に所定の不純物をドーピングしてソース／ドレイン領域を形成する工程と、を含み、前記ソース／ドレイン領域はＬＤＤ領域を備え、前記ＬＤＤ領域は、前記絶縁基板の法線方向に向けて、前記ゲート電極と重なるようにした薄膜トランジスタの製造方法を提供することを特徴とする。
【００３２】
また、前記ゲート電極を形成する工程は、前記第１ゲートパターンを備える絶縁基板全面に、導電性物質膜を形成する工程と、前記導電性物質膜を異方性エッチングして前記第１ゲートパターンの側壁にテーパを有する第２ゲートパターンを形成する工程と、を含むことが好ましい。
【００３３】
更に、前記テーパを有する第２ゲートパターンは、２μｍ以下の幅を有することが好ましく、更には、この第２ゲートパターンは、１μｍ以下の幅を有することが好ましい。
【００３４】
また、前記ＬＤＤ領域は、前記所定の不純物ドーピングの時に、テーパを有する第２ゲートパターンによって形成されることが好ましい。
【００３５】
更に、前記ＬＤＤ領域の幅は、前記第１ゲートパターンの側壁に形成された前記第２ゲートパターンの幅以下であることが好ましく、前記ＬＤＤ領域は、２μｍ以下の幅を有すること、更には、このＬＤＤ領域は、１μｍ以下の幅を有することが好ましい。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の実施形態を添付された図面を参照して説明する。
【００３７】
＜第１の実施形態＞
図１〜図４は、本発明の第１の実施形態に係るＧＯＬＤＤ構造薄膜トランジスタを説明するための工程断面図である。
【００３８】
本発明の第１の実施形態に係るＧＯＬＤＤ構造の薄膜トランジスタは、第１ゲートパターン（後述する図３の符号２４０）及び第１ゲートパターンの側壁に形成された第２ゲートパターン（図３の符号２５５）からなるゲート電極と、活性層の低濃度ドーピング領域であるＬＤＤ領域（図３の符号２２３Ｓ，２２３Ｄ）が重なっている構造を有する。
【００３９】
図１を参照すると、絶縁基板２００上に、この絶縁基板２００から金属イオン等の不純物が拡散されて活性層（多結晶シリコン）に浸透することを防ぐためのバッファー層２１０を、ＰＥＣＶＤ、ＬＰＣＶＤ、スパタリング等の方法を用いて蒸着する。
【００４０】
バッファー層２１０を形成した後、このバッファー層２１０上に、ＰＥＣＶＤ、ＬＰＣＶＤ、スパタリング等の方法を利用して、非晶質シリコン膜を蒸着する。そして、真空炉で脱水素工程を実施する。なお、非晶質シリコン膜をＬＰＣＶＤやスパタリングを用いて蒸着した場合、脱水素しないこともある。
【００４１】
その後、非晶質シリコン膜に高エネルギーを照射する非晶質シリコンの結晶化工程を通じて、非晶質シリコンを結晶化し、多結晶シリコン膜を形成する。好ましくは、結晶化工程でＥＬＡ、ＭＩＣ、ＭＩＬＣ、ＳＬＳ、ＳＰＣ等の結晶化工程が使用される。
【００４２】
多結晶シリコン膜を形成した後、この多結晶シリコン膜をパターニングして活性層２２０を形成する。
【００４３】
次いで、形成された活性層２２０上に、ゲート絶縁膜２３０を蒸着し、このゲート絶縁膜２３０上に、第１導電性金属膜を蒸着した後、この第１導電性金属膜をパターニングして第１ゲートパターン２４０を形成する。
【００４４】
第１ゲートパターン２４０を形成した後、この第１ゲートパターン２４０をマスクとして導電性を有する不純物を低濃度ドーピング、即ち、ＬＤＤドーピングを実施して、低濃度ソース／ドレイン領域２２３Ｓ、２２３Ｄを形成する。この場合、低濃度ソース／ドレイン領域２２３Ｓ、２２３Ｄ間の領域（符号２２１の領域）は、薄膜トランジスタのチャンネル領域として作用する。
【００４５】
図２を参照すると、低濃度ソース／ドレイン領域２２３Ｓ、２２３Ｄを形成した後、第１ゲートパターン２４０を備える絶縁基板２００全面、及び第１ゲートパターン２４０の側壁に、第２ゲートパターン形成のための第２導電性物質膜２５０を形成する。
【００４６】
図３を参照すると、図２に示した第２導電性物質膜２５０をエッチングすることにより、第１ゲートパターン２４０の側壁の部分にのみ第２ゲートパターン２５５を残し、第１ゲートパターン２４０、及びこの第１ゲートパターン２４０の側壁に形成された第２ゲートパターン２５５からなるゲート電極Ｇを形成する。
【００４７】
この時、第２ゲートパターン２５５は、以後に実施される高濃度ドーピングのマスクとして作用し、ＬＤＤ領域の幅を決定することで、２μｍ以下の幅を有することが好ましく、さらに好ましくは、１μｍ以下の幅を有することである。
【００４８】
第１ゲートパターン２４０及び第２ゲートパターン２５５からなるゲート電極Ｇを形成した後、このゲート電極Ｇをマスクとして、活性層２２０に高濃度ドーピングを実施し、高濃度ソース／ドレイン領域２２５Ｓ、２２５Ｄを形成する。
【００４９】
このとき、第１ゲートパターン２４０の側壁に形成された第２ゲートパターン２５５の下方に存在する低濃度ソース／ドレイン領域２２３Ｓ、２２３Ｄは、第１ゲートパターン２４０の側壁に形成された第２ゲートパターン２５５が存在することにより、高濃度ドーピングされず、低濃度ドーピング状態のままで残り、ＬＤＤ領域に作用するようになって、ゲート電極Ｇと低濃度ドーピング領域２２３Ｓ、２２３Ｄ、即ち、ＬＤＤ領域が重なるＧＯＬＤＤ構造を形成するようになる。即ち、ＬＤＤ領域は第１ゲートパターン２４０の側壁に形成された第２ゲートパターン２５５の下部領域（絶縁基板２００の法線方向を向く下部領域）に形成される。
【００５０】
また、ＧＯＬＤＤ構造のＬＤＤ領域の幅は、第１ゲートパターン２４０の側壁に形成された第２ゲートパターン２５５の幅によって決定されるので、ゲート電極Ｇと重なるＬＤＤ領域の幅は、ゲートパターン２４０の側壁に形成された第２ゲートパターン２５５の幅以下に形成される。即ち、ＬＤＤ領域は２μｍ以下の幅を有することが好ましく、さらに好ましいのは、ＬＤＤ領域は１μｍ以下の幅を有することである。
【００５１】
図４を参照すると、高濃度ソース／ドレイン領域２２５Ｓ、２２５Ｄを形成した後、絶縁基板２００全面に層間絶縁膜２６０を形成し、パターニングして、高濃度ソース／ドレイン領域２２５Ｓ、２２５Ｄの一部を露出させるコンタクトホール２６１、２６５を形成する。
【００５２】
次いで、コンタクトホール２６１、２６５を形成した後、絶縁基板２００全面に所定の導電膜を蒸着し、パターニングして、高濃度ソース／ドレイン領域２２５Ｓ、２２５Ｄと電気的に連結されるソース／ドレイン電極２７１、２７５を形成してＧＯＬＤＤ構造の薄膜トランジスタを形成する。
【００５３】
＜第２の実施形態＞
図５〜図８は、本発明の第２の実施形態に係るＧＯＬＤＤ構造の薄膜トランジスタを説明するための工程断面図である。
【００５４】
本発明の第２の実施形態に係るＧＯＬＤＤ構造の薄膜トランジスタは、前述した第１の実施形態に係るＧＯＬＤＤ構造の薄膜トランジスタと構造的に似ている。第２の実施形態は、第１の実施形態と対比して、第１ゲートパターン３４０の側壁に形成された第２ゲートパターン３５５（図７参照）が、テーパを有した構造となっている点が相違する。
【００５５】
図５を参照すると、バッファー層３１０を備える絶縁基板３００上に活性層３２０を形成する。
【００５６】
その後、活性層３２０を備える絶縁基板３００全面にゲート絶縁膜３３０を形成し、このゲート絶縁膜３３０上に、第１ゲートパターン３４０を形成する。
【００５７】
図６を参照すると、第１ゲートパターン３４０を形成した後、この第１ゲートパターン３４０を備える絶縁基板３００全面に、導電性物質膜３５０を形成する。
【００５８】
図７を参照すると、導電性物質膜３５０を形成した後、この導電性物質膜３５０を乾式エッチングのような異方性エッチングの手法を用いて全面エッチングしてゲートパターン３４０の側壁にテーパを有する第２ゲートパターン３５５を形成し、第１ゲートパターン３４０と、テーパを有する第２ゲートパターン３５５からなるゲート電極Ｇを形成する。
【００５９】
このとき、テーパを有する第２ゲートパターン３５５は、２μｍ以下の幅を有することが好ましく、さらに好ましいのは、テーパを有する第２ゲートパターン３５５は１μｍ以下の幅を有することである。
【００６０】
次いで、ゲート電極Ｇを形成した後、ゲートパターン３４０及び第１ゲートパターン３４０の側壁に形成されたテーパを有する第２ゲートパターン３５５からなるゲート電極Ｇをマスクとして所定の不純物をドーピングする。
【００６１】
このとき、不純物ドーピングにより、ゲート電極Ｇで覆われない活性層３２０領域はソース／ドレイン領域３２５Ｓ、３２５Ｄとなり、テーパを有する第２ゲートパターン３５５の下部となる領域（絶縁基板３００の法線方向に向く下部となる領域）は、不純物が一部浸透して低濃度ソース／ドレイン領域３２３Ｓ、３２３ＤとなってＬＤＤ領域として作用するようになる。即ち、ゲート電極ＧとＬＤＤ領域とが重なるＧＯＬＤＤ構造を形成するようになる。
【００６２】
また、第１の実施形態と同様に、ＧＯＬＤＤ構造のＬＤＤ領域は、第１ゲートパターン３４０の側壁に形成されたテーパを有する第２ゲートパターン３５５の幅によって決定されるので、ゲート電極Ｇと重なるＬＤＤ領域の幅は、第１ゲートパターン３４０の側壁に形成された第２ゲートパターン３５５の幅以下で形成されることになる。即ち、ＬＤＤ領域は、２μｍ以下の幅を有することが好ましく、さらに好ましくいのは、ＬＤＤ領域は１μｍ以下の幅を有することである。
【００６３】
図８を参照すると、絶縁基板３００の全面に、ソース／ドレイン領域３２５Ｓ、３２５Ｄの一部分を露出させるコンタクトホール３６１、３６５を備える層間絶縁膜３６０を形成し、所定の導電膜を蒸着しパターニングして、ソース／ドレイン領域３２５Ｓ、３２５Ｄと電気的に連結されるソース／ドレイン電極３７１、３７５を形成してＧＯＬＤＤ構造の薄膜トランジスタを形成する。
【００６４】
この第２の実施形態では、テーパを有する第２ゲートパターン３５５を形成し、ドーピングしてＬＤＤ領域が前記ゲート電極Ｇと重なるＧＯＬＤＤ構造を形成することを例にして説明したが、第１の実施形態のように、第１ゲートパターン３４０を形成した後、低濃度ドーピングを実施し、テーパを有する第２ゲートパターン３５５を形成し、高濃度ドーピングを実施してＧＯＬＤＤ構造を形成することも可能である。
【００６５】
そして、このようなＧＯＬＤＤ構造の薄膜トランジスタは、低濃度ドーピングのための追加的なマスクを使用しない。従って、ゲート電極Ｇのアライメント不良を防止することができる。
【００６６】
また、第１ゲートパターン２４０，３４０、及びゲートパターン２４０，３４０の側壁に形成される第２ゲートパターン２５５，３５５からなるゲート電極Ｇを利用して、ＧＯＬＤＤ構造を形成することにより、ＬＤＤ領域の幅を第１ゲートパターン２４０、３４０の側壁に形成される第２ゲートパターン２５５、３５５の厚みに調節することができる。従って、ＬＤＤ領域の幅を２μｍ以下で形成することができ、好ましくは１μｍ以下で形成することが可能である。
【００６７】
また、前述のようなＧＯＬＤＤ構造の薄膜トランジスタを利用して、一般的なアクティブマトリックス平板表示装置（Active Matrix Flat Panel Display）の製造方法、すなわちアクティブマトリックス液晶表示装置（Active Matrix ＬＣＤ）、またはアクティブマトリックス有機電界発光表示装置（Active Matrix Organic Electro Luminescence Display）の製造方法を実施してアクティブマトリックス平板表示装置を提供することができる。
【００６８】
前述したように本発明によると、本発明はゲート電極を第１のゲートパターン及びゲートパターンの側壁に形成された第２ゲートパターンに形成し、ＬＤＤ領域の幅調節が容易であり、ゲート電極のアライメント不良を防止するＧＯＬＤＤ構造の薄膜トランジスタとこの製造方法及びこれを使用する平板表示装置を提供できる。
【００６９】
前述では、本発明の好ましい実施例を参照して説明したが、当該技術分野の熟練した当業者は下記の特許請求範囲に記載された本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変形ができることが理解できる。
【産業上の利用可能性】
【００７０】
薄膜トランジスタのアライメント不良を防止する上で極めて有用である。
【図面の簡単な説明】
【００７１】
【図１】本発明の第１の実施形態に係るＧＯＬＤＤ構造薄膜トランジスタを説明するための、第１の工程断面図である。
【図２】本発明の第１の実施形態に係るＧＯＬＤＤ構造薄膜トランジスタを説明するための、第２の工程断面図である。
【図３】本発明の第１の実施形態に係るＧＯＬＤＤ構造薄膜トランジスタを説明するための、第３の工程断面図である。
【図４】本発明の第１の実施形態に係るＧＯＬＤＤ構造薄膜トランジスタを説明するための、第４の工程断面図である。
【図５】本発明の第２の実施形態に係るＧＯＬＤＤ構造の薄膜トランジスタを説明するための、第１の工程断面図である。
【図６】本発明の第２の実施形態に係るＧＯＬＤＤ構造の薄膜トランジスタを説明するための、第２の工程断面図である。
【図７】本発明の第２の実施形態に係るＧＯＬＤＤ構造の薄膜トランジスタを説明するための、第３の工程断面図である。
【図８】本発明の第２の実施形態に係るＧＯＬＤＤ構造の薄膜トランジスタを説明するための、第４の工程断面図である。
【図９】従来におけるＧＯＬＤＤ構造の薄膜トランジスタを説明するための、第１の工程断面図である。
【図１０】従来におけるＧＯＬＤＤ構造の薄膜トランジスタを説明するための、第２の工程断面図である。
【図１１】従来におけるＧＯＬＤＤ構造の薄膜トランジスタを説明するための、第３の工程断面図である。
【図１２】従来におけるＧＯＬＤＤ構造の薄膜トランジスタを説明するための、第４の工程断面図である。
【符号の説明】
【００７２】
１００，２００，３００  絶縁基板
１１０，２１０，３１０  バッファー層
１２０，２２０，３２０  活性層
１２１，２２１  チャンネル領域
１２３Ｓ，２２３Ｓ，３２３Ｓ  低濃度ソース領域
１２３Ｄ，２２３Ｄ，３２３Ｄ  低濃度ドレイン領域
１２５Ｓ，２２５Ｓ，３２５Ｓ  高濃度ソース領域
１２５Ｄ，２２５Ｄ，３２５Ｄ  高濃度ドレイン領域
１３０，２３０，３３０  ゲート絶縁膜
１４０  第１フォトレジストパターン
１５０  ゲート電極物質膜
１５５  ゲート電極
１６０  第２フォトレジストパターン
１６１，１６５  コンタクトホール
１７０  層間絶縁膜
１７１，２７１，３７１  ソース電極
１７５，２７５，３７５  ドレイン電極
２４０，３４０  第１ゲートパターン
２５０，３５０  導電性物質膜
２５５，３５５  第２ゲートパターン
２６０，３６０  層間絶縁膜
２６１，２６５，３６１，３６５  コンタクトホール
Ｇ  ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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