(57)【要約】【課題】  高速で誤りのない読み出し動作が可能なページ機能を有するＥＥＰＲＯＭを提供する。【解決手段】  ２系統の基準セルを備えた基準セルアレイＲＦＸ０〜ｎを設け、選択された基準セルアレイＲＦＸｉから出力される基準信号ＲＦ１，ＲＦ２をそれぞれ増幅器ＡＰ１，ＡＰ２で増幅して基準電圧ＶＲＦ１，ＶＲＦ２を生成する。基準電圧ＶＲＦ１をページＡ〜Ｄに対応するセンスアンプＳＡＡ０〜ＳＡＤ１に供給し、基準電圧ＶＲＦ２をページＥ〜Ｈに対応するセンスアンプＳＡＤ０〜ＳＡＨ１に供給する。これにより、１系統の基準電圧をすべてのセンスアンプに供給する従来のＥＥＰＲＯＭに比べ、基準電圧の立ち上がりが速くなり、高速で誤りのない読み出し動作が可能になる。【選択図】      図１
2005078736.tif 000002
【特許請求の範囲】
【請求項１】
複数のページに対応する不揮発性の複数のメモリセルアレイと、
前記メモリセルアレイ毎に設けられ、該メモリセルアレイの中で選択されたワード線に接続されたメモリセルから読み出された読出信号を基準電圧と比較して読出データを生成する複数のセンスアンプと、
前記選択されたワード線に接続された基準セルから読み出された基準信号を出力する基準セルアレイと、
前記基準信号を増幅して前記基準電圧を生成し、前記複数のセンスアンプに供給する増幅器とを備えた半導体記憶装置において、
前記基準セルアレイは、第１及び第２の基準信号を出力する２系統の基準セルを有し、  前記増幅器は、前記第１の基準信号から第１の基準電圧を生成して前記複数のセンスアンプの内の半分のセンスアンプに与える第１の増幅部と、前記第２の基準信号から第２の基準電圧を生成して該複数のセンスアンプの内の残り半分のセンスアンプに与える第２の増幅部とを有することを特徴とする半導体記憶装置。
【請求項２】
複数のページに対応して設けられ、マトリクス状に配置されたメモリセルの内で選択されたワード線に接続されたメモリセルの記憶内容を並列に出力する不揮発性の複数のメモリセルアレイと、
前記メモリセルアレイ毎に設けられ、該メモリセルアレイから並列に出力される記憶内容の中からビット線選択信号に従って連続する奇数番目と偶数番目の２つの記憶内容を選択して出力する複数のセレクタと、
前記セレクタ毎に設けられ、該セレクタから出力された奇数番目と偶数番目の記憶内容を、それぞれ奇数用と偶数用の基準電圧と比較して奇数番目と偶数番目の読出データを生成する複数のセンスアンプと、
前記選択されたワード線に接続された２系統の基準セルからそれぞれ読み出された第１及び第２の基準信号を出力する基準セルアレイと、
前記第１の基準信号から前記奇数用の基準電圧を生成して前記複数のセンスアンプに与える第１の増幅器と、
前記第２の基準信号から前記偶数用の基準電圧を生成して前記複数のセンスアンプに与える第２の増幅器とを、
備えたことを特徴とする半導体記憶装置。
【請求項３】
前記各メモリセルアレイから並列に出力される記憶内容の内の奇数番目の記憶内容の出力経路を、前記基準セルアレイから読み出される第１の基準信号の出力経路と同様のパターンに構成にすると共に、前記各メモリセルアレイから並列に出力される記憶内容の内の偶数番目の記憶内容の出力経路を、前記基準セルアレイから読み出される第２の基準信号の出力経路と同様のパターンに構成にしたことを特徴とする請求項２記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、特に電気的に書き換えが可能な不揮発性メモリ（以下、「ＥＥＰＲＯＭ」という）で、高速読み出しを行うためのページ機能を備えた半導体記憶装置に関するものである。
【背景技術】
【０００２】
図２は、従来のページ機能を備えた半導体記憶装置の概略の全体構成図である。
この半導体記憶装置は、ページＡからページＨまでの８ページを備えたＥＥＰＲＯＭで、各ページＡ〜Ｈは、いずれも同様の構成となっている。例えばページＡは、この図２に示すように、縦方向に１列に配置された同一構成の複数のサブアレイＳＵＢＡｊ（但し、ｊ＝０〜ｎ）と、セレクタＳＥＬＡと、センスアンプＳＡＡ０，ＳＡＡ１とを有している。サブアレイＳＵＢＡｊは、例えば、（ｍ＋１）×１６のマトリクス状に配置されたメモリセルを有し、サブアレイ選択信号ＳＳｊとドレイン線選択信号ＤＳＥＶｊ，ＤＳＯＤｊで選択されたときに、活性化されたワード線ＷＬｉ（但し、ｉ＝０〜ｍ）に接続された１６個のメモリセルの記憶内容を、１６本のビット線に並列に出力するものである。
【０００３】
セレクタＳＥＬＡは、サブアレイＳＵＢＡｊから出力される１６本のビット線の内の２ビットの記憶内容を、ビット線選択信号Ｙ０〜ＹＦに従って選択し、読出信号ＲＡ０，ＲＡ１を出力するものである。センスアンプＳＡＡ０，ＳＡＡ１は、読出信号ＲＡ０，ＲＡ１を基準電圧ＶＲＦと比較し、“０”，“１”の論理レベルを有する読出データを生成するものである。センスアンプＳＡＡ０，ＳＡＡ１の出力側は、ページ選択信号ＺＡでオン／オフ制御されるトランジスタを介してバッファＢＵＦ０，ＢＵＦ１に接続され、このバッファＢＵＦ０，ＢＵＦ１からデータＤ０，Ｄ１が出力されるようになっている。
【０００４】
更に、この半導体記憶装置は、センスアンプＳＡＡ０，ＳＡＡ１等に与える基準電圧ＶＲＦを出力するために、縦方向に１列に配置されたｍ＋１個の基準セルアレイＲＥＦｊと増幅器ＡＭＰを有している。基準セルアレイＲＥＦｊの左側にはページＡ〜ＤのサブアレイＳＵＢＡｊ等が配置され、右側にはページＥ〜ＨのサブアレイＳＵＢＥｊ等が配置されている。基準セルアレイＲＥＦｊは、サブアレイＳＵＢＡｊと同様に、サブアレイ選択信号ＳＳｊとドレイン線選択信号ＤＳＥＶｊ，ＤＳＯＤｊで選択されたときに、活性化されたワード線ＷＬｉに接続された基準セルの記憶内容を、基準信号ＲＦとして出力するものである。増幅器ＡＭＰは、基準セルアレイＲＥＦｊから出力される基準信号ＲＦを増幅して、基準電圧ＶＲＦを出力するものである。
【０００５】
図３は、図２中の主要部を示す回路図であり、サブアレイＳＵＢＡ０、セレクタＳＥＬＡ及び基準セルアレイＲＥＦ０を示している。
【０００６】
サブアレイＳＵＢＡ０は、平行に配置された行方向の複数のワード線ＷＬｉ（ｉ＝０〜ｍ）と、これらのワード線ＷＬｉに直交して配置された列方向のドレイン線ＤＬｋ（ｋ＝０〜Ｆ）及びソース線ＳＬｋを有している。ワード線ＷＬｉとソース線ＳＬｋの各交差箇所には、メモリセルＭＣｋｉが配置されている。メモリセルＭＣｋｉは、他の電極から絶縁された浮遊ゲートを有する電界効果トランジスタで構成され、制御ゲートがワード線ＷＬｉに、ドレインがドレイン線ＤＬｋに、ソースがソース線ＳＬｋにそれぞれ接続されている。メモリセルＭＣｋｉの記憶内容は、書き込み前で浮遊ゲートに電荷が存在せず、閾値電圧が電源電位ＶＤＤよりも低いときにオン状態の“１”となり、高電圧の印加で書き込みを行って浮遊ゲートに電荷を注入したときに、閾値電圧が電源電位ＶＤＤよりも高くなってオフ状態の“０”となる。
【０００７】
偶数番目のドレイン線ＤＬｋは、ドレイン線選択信号ＤＳＥＶ０でオン／オフ制御されるトランジスタを介してドレイン電圧ＣＤＶに接続され、奇数番目のドレイン線ＤＬｋは、ドレイン線選択信号ＤＳＯＤ０でオン／オフ制御されるトランジスタを介してドレイン電圧ＣＤＶに接続されている。また、各ソース線ＳＬｋは、サブアレイ選択信号ＳＳ０でオン／オフ制御されるトランジスタを介して、ビット線ＢＬｋに接続されている。
【０００８】
セレクタＳＥＬＡは、ビット線選択信号Ｙｋによって隣接するビット線ＢＬｋ，ＢＬｋ＋１を同時にオン／オフ制御するように接続されたトランジスタで構成され、この選択したビット線ＢＬｋ，ＢＬｋ＋１を、図２中のセンスアンプＳＡＡ０，ＳＡＡ１に接続するようになっている。
【０００９】
基準セルアレイＲＥＦ０は、ワード線ＷＬｉに直交して配置された基準ドレイン線ＤＲと基準ソース線ＳＲを有しており、これらのワード線ＷＬｉと基準ソース線ＳＲの各交差箇所に、基準セルＲＣｉが配置されている。基準セルＲＣｉは、浮遊ゲートを有する電界効果トランジスタで構成され、制御ゲートがワード線ＷＬｉに、ドレインが基準ドレイン線ＤＲに、ソースが基準ソース線ＳＲにそれぞれ接続されている。基準セルＲＣｉの記憶内容は、浮遊ゲートに電荷が存在せず、閾値電圧が電源電位ＶＤＤよりも低いオン状態の“１”となっている。
【００１０】
基準ドレイン線ＤＲは、ドレイン線選択信号ＤＳＥＶ０，ＤＳＯＤ０でオン／オフ制御されるトランジスタを介してドレイン電圧ＣＤＶに接続され、基準ソース線ＳＲは、サブアレイ選択信号ＳＳ０でオン／オフ制御されるトランジスタを介して、基準ビット線ＢＲに接続されている。
【００１１】
次に動作を説明する。
例えば、ワード線ＷＬｍ、サブアレイ選択信号ＳＳ０、ドレイン線選択信号ＤＳＥＶ０及びビット線選択信号Ｙ０が活性化されると、メモリセルＭＣ０ｍ，ＭＣ３ｍが選択される。メモリセルＭＣ０ｍの情報は、ソース線ＳＬ０からビット線ＢＬ０に伝達され、メモリセルＭＣ３ｍの情報は、ソース線ＳＬ１からビット線ＢＬ１に伝達される。これと同時に、基準セルＲＣｍの情報も、基準ソース線ＳＲから基準ビット線ＢＲに伝達される。
【００１２】
ビット線ＢＬ０，ＢＬ１に伝達された情報は、セレクタＳＥＬＡにおいて、ビット線選択信号Ｙ０で制御されるトランジスタを介して、読出信号ＲＡ０，ＲＡ１として出力され、センスアンプＳＡＡ０，ＳＡＡ１に与えられる。また、基準ビット線ＢＲに伝達された基準信号ＲＦは、増幅器ＡＭＰによって増幅され、読み出しの基準電圧ＶＲＦとなって１６個のセンスアンプＳＡＡ０〜ＳＡＨ１に共通に与えられる。
【００１３】
センスアンプＳＡＡ０，ＳＡＡ１において、読出信号ＲＡ０，ＲＡ１と基準電圧ＶＲＦが比較され、その比較結果によって“０”または“１”の論理レベルを有する読出データが生成される。センスアンプＳＡＡ０，ＳＡＡ１の出力信号は、ページ選択信号ＺＡが活性化されると、このページ選択信号ＺＡで制御されるトランジスタを介してバッファＢＵＦ０，ＢＵＦ１に与えられ、このバッファＢＵＦ０，ＢＵＦ１から２ビットのデータＤ０，Ｄ１が同時に出力される。
【００１４】
【特許文献１】特開平９−２７０１９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、従来の半導体記憶装置では、選択された１個の基準セルＲＣｉから読み出された基準信号ＲＦを、増幅器ＡＭＰで増幅して読み出し用の基準電圧ＶＲＦを生成し、これを１６個のセンスアンプＳＡに共通に供給していた。このため、例えば待機状態からアクティブ状態となる読み出し動作では、待機状態での基準電圧ＶＲＦのレベルが接地電位ＧＮＤとなっているので、正常な基準電圧ＶＲＦのレベルに達するまでに時間を要し、読み出し時間が遅くなるという問題があった。
【００１６】
また、各サブアレイＳＵＢ内のメモリセルＭＣの記憶内容は、上部に配置された偶数番目のソース線ＳＬ０，ＳＬ２，…と、下部に配置された奇数番目のソース線ＳＬ１，ＳＬ３，…から読み出される場合があるが、基準セルＲＣの記憶内容は、常に下部に配置された基準ソース線ＳＬから読み出される。従って、メモリセルＭＣから読み出されてセンスアンプＳＡに伝達される配線経路の配線負荷と、基準セルＲＣから読み出されて増幅器ＡＭＰに伝達される配線経路の配線負荷とが異なる場合がある。このため、センスアンプＳＡに与えられる基準電圧ＶＲＦのレベルが、各メモリセルから読み出された記憶内容のレベルに対応しなくなって、誤った判定が行われるおそれがあった。
【課題を解決するための手段】
【００１７】
本発明は、複数のページに対応する不揮発性の複数のメモリセルアレイと、前記メモリセルアレイ毎に設けられ、該メモリセルアレイの中で選択されたワード線に接続されたメモリセルから読み出された読出信号を基準電圧と比較して読出データを生成する複数のセンスアンプと、前記選択されたワード線に接続された基準セルから読み出された基準信号を出力する基準セルアレイと、前記基準信号を増幅して前記基準電圧を生成し、前記複数のセンスアンプに供給する増幅器とを備えた半導体記憶装置において、前記基準セルアレイに、第１及び第２の基準信号を出力する２系統の基準セルを設けると共に、前記増幅器を、前記第１の基準信号から第１の基準電圧を生成して前記複数のセンスアンプの内の半分のセンスアンプに与える第１の増幅部と、前記第２の基準信号から第２の基準電圧を生成して該複数のセンスアンプの内の残り半分のセンスアンプに与える第２の増幅部とで構成している。
【発明の効果】
【００１８】
本発明の半導体記憶装置は、基準電圧を生成するための基準セルと増幅部を２組設けている。これにより、待機状態からアクティブ状態に移行するときに、センスアンプに供給する基準電圧を短時間で所定のレベルに立ち上げることが可能になり、読み出しの高速化が可能になるという効果がある。また、２系統の基準電圧の出力経路を、それぞれメモリセルアレイにおける偶数番目と奇数番目のビット線の出力経路と同様のパターンに構成することにより、配線負荷の相違によるレベル差が小さくなり、読出データの誤りが減少するという効果がある。
【発明を実施するための最良の形態】
【００１９】
不揮発性メモリセルで構成される複数ページ分のメモリアレイに対して、偶数ビット用と奇数ビット用の２つの基準信号を同時に出力する基準アレイを設ける。これらの２つの基準信号を、各メモリアレイから読み出される偶数番目と奇数番目の読出信号と同様の配線経路で、それぞれ対応するセンスアンプに導き、基準信号と読出信号のレベルの比較結果に基づいて読出データを生成する。
【実施例１】
【００２０】
図１は、本発明の実施例１を示すページ機能を備えた半導体記憶装置の概略の全体構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００２１】
この半導体記憶装置は、図２と同様に、ページＡからページＨまでの８ページを備えたＥＥＰＲＯＭで、各ページＡ〜Ｈは、いずれも同様の構成となっている。例えばページＡは、この図１に示すように、縦方向に１列に配置された同一構成の複数のサブアレイＳＵＢＡｊ（但し、ｊ＝０〜ｎ）と、セレクタＳＥＬＡと、センスアンプＳＡＡ０，ＳＡＡ１で構成されている。サブアレイＳＵＢＡｊは、例えば、（ｍ＋１）×１６のマトリクス状に配置されたメモリセルを有し、サブアレイ選択信号ＳＳｊとドレイン線選択信号ＤＳＥＶｊ，ＤＳＯＤｊで選択されたときに、活性化されたワード線ＷＬｉ（但し、ｉ＝０〜ｍ）に接続された１６個のメモリセルの記憶内容を、１６本のビット線に並列に出力するものである。
【００２２】
セレクタＳＥＬＡは、サブアレイＳＵＢＡｊから出力される１６本のビット線の内の２ビットの記憶内容を、ビット線選択信号Ｙ０〜ＹＦに従って選択し、読出信号ＲＡ０，ＲＡ１を出力するものである。センスアンプＳＡＡ０，ＳＡＡ１は、読出信号ＲＡ０，ＲＡ１を基準電圧ＶＲＦ１と比較し、“０”，“１”の論理レベルを有する読出データを生成するものである。センスアンプＳＡＡ０，ＳＡＡ１の出力側は、ページ選択信号ＺＡでオン／オフ制御されるトランジスタを介してバッファＢＵＦ０，ＢＵＦ１に接続され、このバッファＢＵＦ０，ＢＵＦ１からデータＤ０，Ｄ１が出力されるようになっている。
【００２３】
更に、この半導体記憶装置は、センスアンプＳＡＡ０，ＳＡＡ１等に与える基準電圧を出力するために、縦方向に１列に配置されたｍ＋１個の基準セルアレイＲＦＸｊと増幅器ＡＰ１，ＡＰ２を有している。基準セルアレイＲＦＸｊの左側にはページＡ〜ＤのサブアレイＳＵＢＡｊ等が配置され、右側にはページＥ〜ＨのサブアレイＳＵＢＥｊ等が配置されている。基準セルアレイＲＦＸｊは、サブアレイＳＵＢＡｊと同様に、サブアレイ選択信号ＳＳｊとドレイン線選択信号ＤＳＥＶｊ，ＤＳＯＤｊで選択されたときに、活性化されたワード線ＷＬｉに接続された基準セルの記憶内容を、２系統の基準信号ＲＦ１，ＲＦ２として出力するものである。
【００２４】
増幅器ＡＰ１，ＡＰ２は、基準セルアレイＲＦＸｊから出力される基準信号ＲＦ１，ＲＦ２をそれぞれ増幅して、基準電圧ＶＲＦ１，ＶＲＦ２を出力するものである。増幅器ＡＰ１から出力される基準電圧ＶＲＦ１は、この増幅器ＡＰ１の左側に配置された８個のセンスアンプＳＡＡ０〜ＳＡＤ１に共通に供給され、増幅器ＡＰ２から出力される基準電圧ＶＲＦ２は、この増幅器ＡＰ２の右側に配置された８個のセンスアンプＳＡＥ０〜ＳＡＨ１に共通に供給されるようになっている。
【００２５】
図４は、図１中の主要部を示す回路図であり、サブアレイＳＵＢＡ０、セレクタＳＥＬＡ及び基準アレイＲＦＸ０を示している。この図４において、図３中の要素と共通の要素には共通の符号が付されている。
【００２６】
サブアレイＳＵＢＡ０は、平行に配置された行方向の複数のワード線ＷＬｉ（ｉ＝０〜ｎ）と、これらのワード線ＷＬｉに直交して配置された列方向のドレイン線ＤＬｋ（ｋ＝０〜Ｆ）及びソース線ＳＬｋを有している。ワード線ＷＬｉとソース線ＳＬｋの各交差箇所には、メモリセルＭＣｋｉが配置されている。メモリセルＭＣｋｉは、他の電極から絶縁された浮遊ゲートを有する電界効果トランジスタで構成され、制御ゲートがワード線ＷＬｉに、ドレインがドレイン線ＤＬｋに、ソースがソース線ＳＬｋにそれぞれ接続されている。メモリセルＭＣｋｉの記憶内容は、書き込み前で浮遊ゲートに電荷が存在せず、閾値電圧が電源電位ＶＤＤよりも低いときにオン状態の“１”となり、高電圧を印加して書き込みを行って浮遊ゲートに電荷を注入したときに、閾値電圧が電源電位ＶＤＤよりも高くなってオフ状態の“０”となる。
【００２７】
偶数番目のドレイン線ＤＬｋは、ドレイン線選択信号ＤＳＥＶｊでオン／オフ制御されるトランジスタを介してドレイン電圧ＣＤＶに接続され、奇数番目のドレイン線ＤＬｋは、ドレイン線選択信号ＤＳＯＤｊでオン／オフ制御されるトランジスタを介してドレイン電圧ＣＤＶに接続されている。また、各ソース線ＳＬｋは、サブアレイ選択信号ＳＳ０でオン／オフ制御されるトランジスタを介して、ビット線ＢＬｋに接続されている。
【００２８】
セレクタＳＥＬＡは、ビット線選択信号Ｙｋによって隣接するビット線ＢＬｋ，ＢＬｋ＋１を同時にオン／オフ制御するように接続されたトランジスタで構成され、この選択されたビット線ＢＬｋ，ＢＬｋ＋１を、図１中のセンスアンプＳＡＡ０，ＳＡＡ１に接続するようになっている。
【００２９】
基準セルアレイＲＦＸ０は、ワード線ＷＬｉに直交して配置された基準ドレイン線ＤＲと、この基準ドレイン線ＤＲの両側に平行に配置された２系統の基準ソース線ＳＲ１，ＳＲ２を有している。ワード線ＷＬｉと第１系統の基準ソース線ＳＲ１の各交差箇所に、基準セルＲＣ１ｉが配置され、ワード線ＷＬｉと第２系統の基準ソース線ＳＲ２の各交差箇所には、基準セルＲＣ２ｉが配置されている。基準セルＲＣ１ｉ，ＲＣ２ｉは、いずれも浮遊ゲートを有する電界効果トランジスタで構成され、制御ゲートがワード線ＷＬｉに、ドレインが基準ドレイン線ＤＲに、ソースが基準ソース線ＳＲ１，ＳＲ２にそれぞれ接続されている。基準セルＲＣ１ｉ，ＲＣ２ｉの記憶内容は、浮遊ゲートに電荷が存在せず、閾値電圧が電源電位ＶＤＤよりも低いオン状態の“１”となっている。
【００３０】
基準ドレイン線ＤＲは、ドレイン線選択信号ＤＳＥＶ０，ＤＳＯＤ０でオン／オフ制御されるトランジスタを介してドレイン電圧ＣＤＶに接続されている。基準ソース線ＳＲ１，ＳＲ２は、それぞれサブアレイ選択信号ＳＳ０でオン／オフ制御されるトランジスタを介して、基準ビット線ＢＲ１，ＢＲ２に接続されている。
【００３１】
次に動作を説明する。
例えば、ワード線ＷＬｍ、サブアレイ選択信号ＳＳ０、ドレイン線選択信号ＤＳＥＶ０及びビット線選択信号Ｙ０が活性化されると、メモリセルＭＣ０ｍ，ＭＣ３ｍが選択される。メモリセルＭＣ０ｍの情報は、ソース線ＳＬ０からビット線ＢＬ０に伝達され、メモリセルＭＣ３ｍの情報は、ソース線ＳＬ１からビット線ＢＬ１に伝達される。これと同時に、基準セルＲＣ１ｍ，ＲＣ２ｍの基準信号ＲＦ１，ＲＦ２は、それぞれ基準ソース線ＳＲ１，ＳＲ２から基準ビット線ＢＲ１，ＢＲ２に伝達される。
【００３２】
ビット線ＢＬ０，ＢＬ１に伝達された情報は、セレクタＳＥＬＡにおいて、ビット線選択信号Ｙ０で制御されるトランジスタを介して、読出信号ＲＡ０，ＲＡ１として出力され、センスアンプＳＡＡ０，ＳＡＡ１に与えられる。また、基準ビット線ＢＲ１に伝達された基準信号ＲＦ１は、増幅器ＡＰ１によって増幅され、読み出しの基準電圧ＶＲＦ１となって、８個のセンスアンプＳＡＡ０〜ＳＡＤ１に共通に与えられる。基準ビット線ＢＲ２に伝達された基準信号ＦＲ２は、増幅器ＡＰ２によって増幅され、読み出しの基準電圧ＶＲＦ２となって、８個のセンスアンプＳＡＥ０〜ＳＡＨ１に共通に与えられる。
【００３３】
センスアンプＳＡＡ０，ＳＡＡ１において、読出信号ＲＡ０，ＲＡ１と基準電圧ＶＲＦ１が比較され、その比較結果によって“０”または“１”の論理レベルを有する読出データが生成される。センスアンプＳＡＡ０，ＳＡＡ１の出力信号は、ページ選択信号ＺＡが活性化されると、このページ選択信号ＺＡで制御されるトランジスタを介してバッファＢＵＦ０，ＢＵＦ１に与えられ、このバッファＢＵＦ０，ＢＵＦ１から２ビットのデータＤ０，Ｄ１が同時に出力される。
【００３４】
以上のように、この実施例１の半導体記憶装置は、２系統の基準セルＲＣ１ｉ，ＲＣ２ｉと、これに対応する２系統の基準ソース線ＳＲ１，ＳＲ２を有する基準セルアレイＲＦＸｊと、この基準セルアレイＲＦＸｊから出力される２系統の基準信号ＲＦ１，ＲＦ２をそれぞれ増幅して基準電圧ＶＲＦ１，ＶＲＦ２を出力する２組の増幅器ＡＰ１，ＡＰ２を有している。これにより、各増幅器ＡＰ１，ＡＰ２の負荷は、それぞれ従来の半分である８個のセンスアンプＳＡとなる。従って、待機状態からアクティブ状態となる読み出し動作において、正常な基準電圧ＶＲＦ１，ＶＲＦ２のレベルに達するまでの時間が短縮され、アクセス速度が速くなるという利点がある。
【実施例２】
【００３５】
図５は、本発明の実施例２を示すページ機能を備えた半導体記憶装置の概略の全体構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００３６】
この半導体記憶装置は、図１中の基準セルアレイＲＦＸｉ及び増幅器ＡＰ１，ＡＰ２に代えて、若干構成の異なる基準セルアレイＲＦＹｉ、セレクタＳＥＬＲ及び増幅器ＡＰＥ，ＡＰＯを設けている。基準セルアレイＲＦＹｉは、サブアレイＳＵＢＡｊのビット線ＢＬｉの配線経路が偶数番と奇数番で異なっていることに鑑み、奇数番のビット線ＢＬｉと同様の配線経路を有する基準ビット線ＢＲ１と、偶数番のビット線ＢＬｉと同様の配線経路を有する基準ビット線ＢＲ２を備えている。
【００３７】
セレクタＳＥＬＲは、偶数番のビット線を選択する選択信号ＹＥＶが活性化されたときに、基準ビット線ＢＲ１，ＢＲ２の信号を基準信号ＲＦＯ，ＲＦＥとして出力し、奇数番のビット線を選択する選択信号ＹＯＤが活性化されたときに、基準ビット線ＢＲ１，ＢＲ２の信号を基準信号ＲＦＥ，ＲＦＯとして出力するものである。
【００３８】
増幅器ＡＰＥ，ＡＰＯは、それぞれ基準信号ＲＦＥ，ＲＦＯを増幅して基準電圧ＶＲＦＥ，ＶＲＦＯを出力するものである。増幅器ＡＰＥから出力される基準電圧ＶＲＦＥは、８個の偶数番目のセンスアンプＳＡＡ０〜ＳＡＨ０に共通に供給され、増幅器ＡＰＯから出力される基準電圧ＶＲＦＯは、８個の奇数番目のセンスアンプＳＡＡ１〜ＳＡＨ１に共通に供給されるようになっている。
【００３９】
図６は、図５中の主要部を示す回路図であり、サブアレイＳＵＢＡ０、セレクタＳＥＬＡ、基準セルアレイＲＦＹ０及びセレクタＳＥＬＲを示している。この内、サブアレイＳＵＢＡ０とセレクタＳＥＬＡは、図４と同様である。
【００４０】
基準セルアレイＲＦＹ０は、図４中の基準セルアレイＲＦＸ０と同様に、ワード線ＷＬｉに直交して配置された基準ドレイン線ＤＲと、この基準ドレイン線ＤＲの両側に平行に配置された２系統の基準ソース線ＳＲ１，ＳＲ２を有している。基準ソース線ＳＲ１は、奇数番目のソース線ＳＬと同様に、図の下側に配置されてサブアレイ選択信号ＳＳ０でオン／オフ制御されるトランジスタを介して、基準ビット線ＢＲ１に接続されている。基準ソース線ＳＲ２は、偶数番目のソース線ＳＬと同様に、図の上側に配置されてサブアレイ選択信号ＳＳ０でオン／オフ制御されるトランジスタを介して、基準ビット線ＢＲ１に接続されている。その他の構成は、図４中の基準セルアレイＲＦＸ０と同様である。
【００４１】
セレクタＳＥＬＲは、奇数番目のビット線を選択する選択信号ＹＯＤが与えられたときに、オン状態となって基準ビット線ＢＲ１，ＢＲ２の信号を、それぞれ基準信号ＲＦＥ，ＲＦＯとして出力するトランジスタと、偶数番目のビット線を選択する選択信号ＹＥＶが与えられたときに、オン状態となって基準ビット線ＢＲ１，ＢＲ２の信号を、それぞれ基準信号ＲＦＯ，ＲＦＥとして出力するトランジスタとで構成されている。
【００４２】
次に動作を説明する。
例えば、ワード線ＷＬｍ、サブアレイ選択信号ＳＳ０、ドレイン線選択信号ＤＳＥＶ０、ビット線選択信号Ｙ０が活性化されると、メモリセルＭＣ０ｍ，ＭＣ３ｍが選択される。メモリセルＭＣ０ｍの情報は、ソース線ＳＬ０から上部に配置されたトランジスタを介してビット線ＢＬ０に伝達される。一方、メモリセルＭＣ３ｍの情報は、ソース線ＳＬ１から下部に配置されたトランジスタを介してビット線ＢＬ１に伝達される。ビット線ＢＬ０，ＢＬ１に伝達された情報は、セレクタＳＥＬＡにおいて、ビット線選択信号Ｙ０で制御されるトランジスタを介して、読出信号ＲＡ０，ＲＡ１として出力され、センスアンプＳＡＡ０，ＳＡＡ１に与えられる。
【００４３】
これと同時に、基準セルアレイＲＦＹ０では、基準セルＲＣ１ｍ，ＲＣ２ｍが選択される。基準セルＲＣ１ｍの情報は、基準ソース線ＳＲ１から下部に配置されたトランジスタを介して基準ビット線ＢＲ１に伝達される。一方、基準セルＲＣ２ｍの情報は、基準ソース線ＳＲ２から上部に配置されたトランジスタを介して基準ビット線ＢＲ２に伝達される。基準ビット線ＢＲ１，ＢＲ２に伝達された基準信号ＲＦ１，ＲＦ２は、セレクタＳＥＬＲに与えられる。
【００４４】
セレクタＳＥＬＲには、偶数番目のビット線選択信号Ｙ０に対応して選択信号ＹＥＶが活性化されて与えられているので、基準ビット線ＢＲ１，ＢＲ２の基準信号ＲＦ１，ＲＦ２は、それぞれ基準信号ＲＦＯ，ＲＦＥとして出力される。基準信号ＲＦＥは増幅器ＡＰＥによって増幅され、読み出しの基準電圧ＶＲＦＥとなって、８個の偶数番目のセンスアンプＳＡＡ０〜ＳＡＨ０に共通に与えられる。一方、基準信号ＦＲＯは、増幅器ＡＰＯによって増幅され、読み出しの基準電圧ＶＲＦＯとなって、８個の奇数番目のセンスアンプＳＡＡ１〜ＳＡＨ１に共通に与えられる。
【００４５】
センスアンプＳＡＡ０，ＳＡＡ１において、読出信号ＲＡ０，ＲＡ１と基準電圧ＶＲＦＥ，ＶＲＦＯがそれぞれ比較される。この時、センスアンプＳＡＡ０に与えられる読出信号ＲＡ０と基準電圧ＶＲＦＥは、共に上部に配置されたトランジスタを介して、ほぼ同じような配線経路のビット線ＢＬ０と基準ビット線ＢＲ２で伝達される。同様に、センスアンプＳＡＡ１に与えられる読出信号ＲＡ１と基準電圧ＶＲＦＯも、共に下部に配置されたトランジスタを介して、ほぼ同じような配線経路のビット線ＢＬ１と基準ビット線ＢＲ１で伝達される。これ以降の動作は、図１と同様である。
【００４６】
以上のように、この実施例２の半導体記憶装置は、２系統の基準ソース線ＳＲ１，ＳＲ２を有し、これらの基準ソース線ＳＲ１，ＳＲ２に接続される基準ビット線ＢＲ１，ＢＲ２の配線経路を、サブアレイＳＵＢＡｊ等におけるビット線ＢＬｋと同じような配線経路となるように構成している。これにより、セレクタＳＥＬＲから選択出力される２系統の基準信号ＲＦＥ，ＲＦＯをそれぞれ増幅して基準電圧ＶＲＦＥ，ＶＲＦＯを出力する２組の増幅器ＡＰＥ，ＡＰＯの負荷は、それぞれ８個のセンスアンプＳＡとなり、従来の半分となる。従って、実施例１と同様の利点がある。
【００４７】
更に、サブアレイＳＵＢＡｊ等のビット線ＢＬｋと、基準ビット線ＢＲ１，ＢＲ２の配線経路がほぼ等しくなるように構成されているので、配線経路の相違によるレベル差が減少され、読出データの誤りが減少するという利点がある。
【産業上の利用可能性】
【００４８】
本発明の活用例として、次のようなものがある。
【００４９】
（ａ）  実施例では、８ページ分のサブアレイＳＵＢを備えた半導体記憶装置について説明したが、ページ数は任意である。
【００５０】
（ｂ）  各サブアレイＳＵＢでは、偶数番目と奇数番目のビット線の引き出し方向が逆になっているが、同一方向でも良い。
【００５１】
（ｃ）  連続する２ビットを同時に読み出すように構成しているが、１ビット単位で読み出す構成にも適用可能である。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施例１を示す半導体記憶装置の概略の全体構成図である。
【図２】従来のページ機能を備えた半導体記憶装置の概略の全体構成図である。
【図３】図２中の主要部を示す回路図である。
【図４】図１中の主要部を示す回路図である。
【図５】本発明の実施例２を示す半導体記憶装置の概略の全体構成図である。
【図６】図５中の主要部を示す回路図である。
【符号の説明】
【００５３】
ＡＰ    増幅器
ＭＣ    メモリセル
ＲＣ    基準セル
ＲＦＸ，ＲＦＹ    基準セルアレイ
ＳＡ    センスアンプ
ＳＥＬ    セレクタ
ＳＵＢ    サブアレイ
ＷＬ    ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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