(57)【要約】【課題】  マスクＲＯＭは、記憶すべき内容に基づいて事前に決まったフォトマスクを作製する必要があり、マスクの作製時間とコストがかかり、さらに、記憶内容の変更が容易にできないという問題を有していた。【解決手段】  メモリセルトランジスタ４Ｔと６Ｔのゲート絶縁膜３、５の構成成分が異なりトランジスタ特性を異ならせることで、異なる情報を持たせる。例えば１の情報を持たせるトランジスタ４Ｔのゲート絶縁膜形成予定領域にのみ電子線の走査によりカーボン蒸着膜を形成した後、酸化工程によりシリコン基板１上にゲート絶縁膜を形成することで、０の情報を持つトランジスタ６Ｔの正常なゲート絶縁膜５に対し、トランジスタ４Ｔのゲート絶縁膜３は欠陥を含んだゲート絶縁膜となる。電子線の走査によるカーボン蒸着膜の形成位置を変えるだけで、記憶すべき内容の変更を容易に行える。【選択図】  図１
2005209700.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルトランジスタを備え、全ての前記メモリセルトランジスタのドレイン領域をそれぞれ対応するビット線と電気的に接続し、前記メモリセルトランジスタはゲート絶縁膜の構成成分の相違によって異なる第１と第２の情報を持ち、第１の情報を持つ前記メモリセルトランジスタはそのゲート電極に所定の電圧が印加されたときにオン状態になり、第２の情報を持つ前記メモリセルトランジスタはそのゲート電極に前記所定の電圧が印加されてもオフ状態を維持するようにしたマスクＲＯＭ。
【請求項２】
第１の情報を持つメモリセルトランジスタはそのゲート絶縁膜の構成成分にカーボンを含まず、第２の情報を持つメモリセルトランジスタはそのゲート絶縁膜の構成成分にカーボンを含む請求項１記載のマスクＲＯＭ。
【請求項３】
半導体基板上にゲート絶縁膜を介してゲート電極が形成されるとともに前記半導体基板表面に前記ゲート電極を挟んでソース領域およびドレイン領域が形成された複数のメモリセルトランジスタを備え、前記メモリセルトランジスタはそのドレイン領域を対応するビット線と電気的に接続するか否かによって異なる第１と第２の情報を持ち、前記ビット線が前記半導体基板上の第Ｎ層（Ｎは１以上の整数）の金属配線で形成されたマスクＲＯＭであって、
第１、第２の情報を持つ前記メモリセルトランジスタは、そのドレイン領域と前記ビット線とが前記半導体基板と前記第Ｎ層の金属配線との間を接続する１層以上のコンタクトプラグを介して接続され、かつ、第２の情報を持つ前記メモリセルトランジスタは、前記１層以上のコンタクトプラグのうちの所定の層のコンタクトプラグとその上の金属配線との間にカーボン蒸着膜を形成したことを特徴とするマスクＲＯＭ。
【請求項４】
半導体基板上にゲート絶縁膜を介してゲート電極が形成されるとともに前記半導体基板表面に前記ゲート電極を挟んでソース領域およびドレイン領域が形成された複数のメモリセルトランジスタを備え、前記メモリセルトランジスタはそのドレイン領域を対応するビット線と電気的に接続するか否かによって異なる第１と第２の情報を持ち、前記ビット線が前記半導体基板上の第Ｎ層（Ｎは１以上の整数）の金属配線で形成されたマスクＲＯＭであって、
前記半導体基板から前記第Ｎ層の金属配線までの各間に形成された層間絶縁膜のうちの１つの層間絶縁膜が下層と上層の２層の絶縁膜からなり、
第１、第２の情報を持つ前記メモリセルトランジスタは、そのドレイン領域と前記ビット線とが前記半導体基板と前記第Ｎ層の金属配線との間を接続する１層以上のコンタクトプラグを介して接続され、
第２の情報を持つ前記メモリセルトランジスタのドレイン領域上の前記２層の絶縁膜の間にカーボン蒸着膜が形成され、第２の情報を持つ前記メモリセルトランジスタは、前記カーボン蒸着膜の表面より下の前記コンタクトプラグのうちのすくなくとも一部が削除され、そのドレイン領域と前記ビット線とが電気的に接続されていないことを特徴とするマスクＲＯＭ。
【請求項５】
半導体基板上にゲート絶縁膜を介してゲート電極が形成されるとともに前記半導体基板表面に前記ゲート電極を挟んでソース領域およびドレイン領域が形成された複数のメモリセルトランジスタを備え、前記複数のメモリセルトランジスタはそれぞれ第１の情報または第２の情報を持つマスクＲＯＭの製造方法であって、
前記半導体基板上に電子線を走査して第２の情報を持つメモリセルトランジスタのゲート電極形成予定領域にカーボン蒸着膜を形成する工程と、
前記カーボン蒸着膜を形成後、前記半導体基板上にゲート絶縁膜を形成することにより、前記カーボン蒸着膜が形成されていた領域に欠陥を含んだ前記ゲート絶縁膜を形成し、前記カーボン蒸着膜が形成されていない領域に正常な前記ゲート絶縁膜を形成する工程と、
全ての前記メモリセルトランジスタのドレイン領域のそれぞれと対応し、対応する前記ドレイン領域と電気的に接続されたビット線を形成する工程とを含むことを特徴とするマスクＲＯＭの製造方法。
【請求項６】
製造終了後の電気的検査時に全ての前記メモリセルトランジスタに負荷を与えることで、欠陥を含んだゲート絶縁膜の前記欠陥をより顕著にする工程を設けた請求項５記載のマスクＲＯＭの製造方法。
【請求項７】
前記カーボン蒸着膜は、カーボンを含むガスを導入できる機構を有した電子線描画装置により形成される請求項５記載のマスクＲＯＭの製造方法。
【請求項８】
第２の情報を持つメモリセルトランジスタのゲート電極形成予定領域に形成する前記カーボン蒸着膜の近傍に形成されるカーボンコンタミネーションの領域が、隣接する他のメモリセルトランジスタのゲート電極形成予定領域に入らないように、全ての前記メモリセルトランジスタの配置を決定することを特徴とする請求項５記載のマスクＲＯＭの製造方法。
【請求項９】
半導体基板上にゲート絶縁膜を介してゲート電極が形成されるとともに前記半導体基板表面に前記ゲート電極を挟んでソース領域およびドレイン領域が形成された複数のメモリセルトランジスタを備え、前記メモリセルトランジスタはそのドレイン領域を対応するビット線と電気的に接続するか否かによって異なる第１と第２の情報を持ち、前記ビット線が前記半導体基板上の第Ｎ層（Ｎは１以上の整数）の金属配線で形成され、第１、第２の情報を持つ前記メモリセルトランジスタが、そのドレイン領域と前記ビット線とが前記半導体基板と前記第Ｎ層の金属配線との間を接続する１層以上のコンタクトプラグを介して接続されたマスクＲＯＭの製造方法であって、
前記１層以上のコンタクトプラグのうちの所定の層のコンタクトプラグを形成した後、第２の情報を持つ前記メモリセルトランジスタに対応する前記所定の層のコンタクトプラグ上に電子線を走査してカーボン蒸着膜を形成することにより、前記所定の層のコンタクトプラグとその上に形成される金属配線とを前記カーボン蒸着膜で電気的に絶縁する工程を含むことを特徴とするマスクＲＯＭの製造方法。
【請求項１０】
半導体基板上にゲート絶縁膜を介してゲート電極が形成されるとともに前記半導体基板表面に前記ゲート電極を挟んでソース領域およびドレイン領域が形成された複数のメモリセルトランジスタを備え、前記メモリセルトランジスタはそのドレイン領域を対応するビット線と電気的に接続するか否かによって異なる第１と第２の情報を持ち、前記ビット線が前記半導体基板上の第Ｎ層（Ｎは１以上の整数）の金属配線で形成され、第１、第２の情報を持つ前記メモリセルトランジスタが、そのドレイン領域と前記ビット線とが前記半導体基板と前記第Ｎ層の金属配線との間を接続する１層以上のコンタクトプラグを介して接続されたマスクＲＯＭの製造方法であって、
前記半導体基板から前記第Ｎ層の金属配線までの各間に形成された層間絶縁膜のうちの１つの層間絶縁膜を下層と上層の２層の絶縁膜で形成する第１工程を含み、この第１工程では、前記下層の絶縁膜を形成した後、第２の情報を持つ前記メモリセルトランジスタのドレイン領域上の前記下層の絶縁膜上に電子線を走査してカーボン蒸着膜を形成し、その後、前記上層の絶縁膜を形成するようにし、
前記第１工程の後、前記２層の絶縁膜からなる層間絶縁膜にコンタクトホールを形成し、前記コンタクトホールに埋め込まれた前記コンタクトプラグを形成する第２工程を含み、この第２工程では、前記カーボン蒸着膜により前記コンタクトホールの形成が阻害され前記カーボン蒸着膜の表面より下の前記コンタクトプラグのうちのすくなくとも一部が形成されないようにすることを特徴とするマスクＲＯＭの製造方法。
【請求項１１】
前記下層と上層の絶縁膜からなる層間絶縁膜は、前記半導体基板と第１層の金属配線の間の層間絶縁膜であり、この層間絶縁膜のコンタクトホールに埋め込まれた前記コンタクトプラグはタングステンからなることを特徴とする請求項１０記載のマスクＲＯＭの製造方法。
【請求項１２】
前記下層と上層の絶縁膜からなる層間絶縁膜は、第Ｍ層（Ｍ＜Ｎ、かつＮ≧２）の金属配線と第（Ｍ＋１）層の金属配線の間の層間絶縁膜であり、この層間絶縁膜のコンタクトホールに埋め込まれた前記コンタクトプラグは銅からなることを特徴とする請求項１０記載のマスクＲＯＭの製造方法。
【請求項１３】
前記下層の絶縁膜は、ボロンとリン、またはフッ素を添加したシリコン酸化膜であり、前記上層の絶縁膜は、不純物を添加しないシリコン酸化膜である請求項１０記載のマスクＲＯＭの製造方法。
【請求項１４】
半導体基板、前記半導体基板上の導電膜または金属配線からなる下層接続部がコンタクトプラグを介して上層の金属配線と電気的に接続されるように設計された半導体装置の製造方法であって、
前記下層接続部上にコンタクトプラグを形成した後、前記コンタクトプラグ上に電子線を走査してカーボン蒸着膜を形成することにより、前記コンタクトプラグとその上に形成される前記上層の金属配線とを前記カーボン蒸着膜で電気的に絶縁する工程を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン基板上に形成されたＭＯＳ型トランジスタを用いたマスクＲＯＭおよびその製造方法に関するものである。
【背景技術】
【０００２】
メモリセルのどれを１にし、どれを０にするかが記憶するべき内容に基づいて事前に決まっており、情報を書き換える必要がないときは、安価で構造の簡単なマスクＲＯＭが用いられることが多く、多機能システムＬＳＩには不可欠なメモリである。従来のマスクＲＯＭの情報の読み込みは、ワード線とビット線の交点にＭＯＳトランジスタが有るときワード線に所定の電圧を加えることによって、ＭＯＳトランジスタが動作し、ソース領域とドレイン領域は同電位となって、ソース領域の電位である０をビット線が検出し、トランジスタが無いときはビット線の電位そのものを検出し、１として行われる（例えば、非特許文献１参照）。
【０００３】
以下に図面を参照しながら、従来のマスクＲＯＭの製造方法を説明する。図１８、図１９はコンタクトの有無で記憶すべき内容の書き込みを行うマスクＲＯＭの製造方法を示すものである。
【０００４】
図１８（ａ）に示すように、フィールド酸化膜１によって領域が分離されたシリコン基板２があり、図１８（ｂ）に示すように、ゲート酸化工程によりシリコン基板２表面にゲート絶縁膜１４を形成する。このあと、図１８（ｃ）のように、ゲート電極用のポリシリコン膜１５を堆積し、ゲートマスクによってフォトレジスト１６をパターンニングした後、図１９（ａ）に示すような、正常なゲート絶縁膜５上にゲート電極６が形成される。このあと、図１９（ｂ）のように、必要に応じて、サイドウォールやサリサイドの形成および不純物注入工程など経て、層間絶縁膜１７を堆積する。記憶すべき内容に基づいて事前に決まったパターンを有したマスク１９でフォトレジスト１８をパターンニングし、このフォトレジスト１８をマスクにしてドライエッチングなどでコンタクトホールを開口する。このとき、記憶すべき内容として例えば１を書き込むアドレスのトランジスタには開口していないコンタクトホール２０（要するにコンタクトホールを形成しない）、記憶すべき内容として例えば０を書き込むアドレスのトランジスタには開口したコンタクトホール２１が形成されている。このあと、コンタクト密着層としてＴｉＮ/Ｔｉを積層し、選択Ｗ膜を成長させたのち、上部のＷ膜をＣＭＰ工程により除去すると、図１９（ｃ）に示すように、Ｗがコンタクトホール２１に埋め込まれてタングステンプラグ７となる。開口していないコンタクトホール２０にはＷが層間絶縁膜１７中に入らないため、タングステンプラグ７は形成されない。このあと金属配線８を形成し、必要に応じて、２層目以上の金属配線を通常の配線工程により形成し、マスクＲＯＭの製造工程を終了する。
【０００５】
このようにして作製されたマスクＲＯＭは、マスク１９によって記憶すべき内容をタングステンプラグ７の有無によって書き込むことができる。すなわち、マスク１９によって、開口していないコンタクトホール２０にはタングステンプラグが形成できないため無く、このタングステンプラグの無いトランジスタ２２Ｔは、ワード線よりゲート電極６に所定の電圧が加えられるとトランジスタ２２Ｔがオン動作し、グランドに接地されたソース領域とドレイン領域が同電位になっても、ドレイン領域の電位はビット線まで伝わらず、ビット線の電位そのものの情報である１となる。一方、マスク１９によって、開口したコンタクトホール２１にはタングステンプラグ７が形成され、このタングステンプラグが有るトランジスタ６Ｔは、ワード線よりゲート電極６にトランジスタ２２Ｔと同等の電圧を加えるとオン動作し、グランドに接地されたソース領域とドレイン領域が同電位となって、ドレイン領域に接続されたタングステンプラグ７によりビット線に伝えられ、情報は０となり、異なった情報を読み出すマスクＲＯＭが可能となる。
【非特許文献１】菅野  卓雄、“集積回路応用ハンドブック”、１９８１年６月３０日  朝倉書店
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら従来の構成では、マスクＲＯＭの記憶するべき内容に基づいて、事前に決まったフォトマスクを作製する必要があり、一度決まった記憶すべき内容の変更には、もう一度フォトマスクを作製し直さなければならず、高コストでしかもフォトマスク作製にも時間を要していた。商品寿命の短い、多機能のシステムＬＳＩには開発期間が短く、記憶すべき内容の変更が容易に行えないマスクＲＯＭでは非効率であるという課題を有していた。
【０００７】
このようにマスクＲＯＭの記憶すべき内容を変更する場合の他、マスクＲＯＭ等の半導体装置の配線を修正する場合にも、事前に決まったフォトマスクを修正して作製し直さなければならず、高コストでしかもフォトマスク作製にも時間を要していた。
【０００８】
本発明は、上記課題に鑑みてなされたものであり、マスクＲＯＭの記憶するべき内容およびその変更や半導体装置の配線の修正に基づいて、フォトマスクを作製する必要のないマスクＲＯＭおよびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の第1の発明のマスクＲＯＭは、複数のメモリセルトランジスタを備え、全てのメモリセルトランジスタのドレイン領域をそれぞれ対応するビット線と電気的に接続し、メモリセルトランジスタはゲート絶縁膜の構成成分の相違によって異なる第１と第２の情報を持ち、第１の情報を持つメモリセルトランジスタはそのゲート電極に所定の電圧が印加されたときにオン状態になり、第２の情報を持つメモリセルトランジスタはそのゲート電極に所定の電圧が印加されてもオフ状態を維持するようにしたものである。
【００１０】
第２の発明のマスクＲＯＭは、第1の発明のマスクＲＯＭにおいて、第１の情報を持つメモリセルトランジスタはそのゲート絶縁膜の構成成分にカーボンを含まず、第２の情報を持つメモリセルトランジスタはそのゲート絶縁膜の構成成分にカーボンを含む。
【００１１】
第３の発明のマスクＲＯＭは、半導体基板上にゲート絶縁膜を介してゲート電極が形成されるとともに半導体基板表面にゲート電極を挟んでソース領域およびドレイン領域が形成された複数のメモリセルトランジスタを備え、メモリセルトランジスタはそのドレイン領域を対応するビット線と電気的に接続するか否かによって異なる第１と第２の情報を持ち、ビット線が半導体基板上の第Ｎ層（Ｎは１以上の整数）の金属配線で形成されたマスクＲＯＭであって、第１、第２の情報を持つメモリセルトランジスタは、そのドレイン領域とビット線とが半導体基板と第Ｎ層の金属配線との間を接続する１層以上のコンタクトプラグを介して接続され、かつ、第２の情報を持つメモリセルトランジスタは、１層以上のコンタクトプラグのうちの所定の層のコンタクトプラグとその上の金属配線との間にカーボン蒸着膜を形成したことを特徴とする。
【００１２】
第４の発明のマスクＲＯＭは、半導体基板上にゲート絶縁膜を介してゲート電極が形成されるとともに半導体基板表面にゲート電極を挟んでソース領域およびドレイン領域が形成された複数のメモリセルトランジスタを備え、メモリセルトランジスタはそのドレイン領域を対応するビット線と電気的に接続するか否かによって異なる第１と第２の情報を持ち、ビット線が半導体基板上の第Ｎ層（Ｎは１以上の整数）の金属配線で形成されたマスクＲＯＭであって、半導体基板から第Ｎ層の金属配線までの各間に形成された層間絶縁膜のうちの１つの層間絶縁膜が下層と上層の２層の絶縁膜からなり、第１、第２の情報を持つメモリセルトランジスタは、そのドレイン領域とビット線とが半導体基板と第Ｎ層の金属配線との間を接続する１層以上のコンタクトプラグを介して接続され、第２の情報を持つメモリセルトランジスタのドレイン領域上の２層の絶縁膜の間にカーボン蒸着膜が形成され、第２の情報を持つメモリセルトランジスタは、カーボン蒸着膜の表面より下のコンタクトプラグのうちのすくなくとも一部が削除され、そのドレイン領域とビット線とが電気的に接続されていないことを特徴とする。
【００１３】
本発明の第５の発明のマスクＲＯＭの製造方法は、半導体基板上にゲート絶縁膜を介してゲート電極が形成されるとともに半導体基板表面にゲート電極を挟んでソース領域およびドレイン領域が形成された複数のメモリセルトランジスタを備え、複数のメモリセルトランジスタはそれぞれ第１の情報または第２の情報を持つマスクＲＯＭの製造方法であって、半導体基板上に電子線を走査して第２の情報を持つメモリセルトランジスタのゲート電極形成予定領域にカーボン蒸着膜を形成する工程と、カーボン蒸着膜を形成後、半導体基板上にゲート絶縁膜を形成することにより、カーボン蒸着膜が形成されていた領域に欠陥を含んだゲート絶縁膜を形成し、カーボン蒸着膜が形成されていない領域に正常なゲート絶縁膜を形成する工程と、全てのメモリセルトランジスタのドレイン領域のそれぞれと対応し、対応するドレイン領域と電気的に接続されたビット線を形成する工程とを含むことを特徴とする。
【００１４】
第６の発明のマスクＲＯＭの製造方法は、第５の発明のマスクＲＯＭの製造方法において、製造終了後の電気的検査時に全てのメモリセルトランジスタに負荷を与えることで、欠陥を含んだゲート絶縁膜の欠陥をより顕著にする工程を設けている。
【００１５】
第７の発明のマスクＲＯＭの製造方法は、第５の発明のマスクＲＯＭの製造方法において、カーボン蒸着膜は、カーボンを含むガスを導入できる機構を有した電子線描画装置により形成されるようにしている。
【００１６】
第８の発明のマスクＲＯＭの製造方法は、第５の発明のマスクＲＯＭの製造方法において、第２の情報を持つメモリセルトランジスタのゲート電極形成予定領域に形成するカーボン蒸着膜の近傍に形成されるカーボンコンタミネーションの領域が、隣接する他のメモリセルトランジスタのゲート電極形成予定領域に入らないように、全てのメモリセルトランジスタの配置を決定することを特徴とする。
【００１７】
第９の発明のマスクＲＯＭの製造方法は、半導体基板上にゲート絶縁膜を介してゲート電極が形成されるとともに半導体基板表面にゲート電極を挟んでソース領域およびドレイン領域が形成された複数のメモリセルトランジスタを備え、メモリセルトランジスタはそのドレイン領域を対応するビット線と電気的に接続するか否かによって異なる第１と第２の情報を持ち、ビット線が半導体基板上の第Ｎ層（Ｎは１以上の整数）の金属配線で形成され、第１、第２の情報を持つメモリセルトランジスタが、そのドレイン領域とビット線とが半導体基板と第Ｎ層の金属配線との間を接続する１層以上のコンタクトプラグを介して接続されたマスクＲＯＭの製造方法であって、１層以上のコンタクトプラグのうちの所定の層のコンタクトプラグを形成した後、第２の情報を持つメモリセルトランジスタに対応する所定の層のコンタクトプラグ上に電子線を走査してカーボン蒸着膜を形成することにより、所定の層のコンタクトプラグとその上に形成される金属配線とをカーボン蒸着膜で電気的に絶縁する工程を含むことを特徴とする。
【００１８】
第１０の発明のマスクＲＯＭの製造方法は、半導体基板上にゲート絶縁膜を介してゲート電極が形成されるとともに半導体基板表面にゲート電極を挟んでソース領域およびドレイン領域が形成された複数のメモリセルトランジスタを備え、メモリセルトランジスタはそのドレイン領域を対応するビット線と電気的に接続するか否かによって異なる第１と第２の情報を持ち、ビット線が半導体基板上の第Ｎ層（Ｎは１以上の整数）の金属配線で形成され、第１、第２の情報を持つメモリセルトランジスタが、そのドレイン領域とビット線とが半導体基板と第Ｎ層の金属配線との間を接続する１層以上のコンタクトプラグを介して接続されたマスクＲＯＭの製造方法であって、半導体基板から第Ｎ層の金属配線までの各間に形成された層間絶縁膜のうちの１つの層間絶縁膜を下層と上層の２層の絶縁膜で形成する第１工程を含み、この第１工程では、下層の絶縁膜を形成した後、第２の情報を持つメモリセルトランジスタのドレイン領域上の下層の絶縁膜上に電子線を走査してカーボン蒸着膜を形成し、その後、上層の絶縁膜を形成するようにし、第１工程の後、２層の絶縁膜からなる層間絶縁膜にコンタクトホールを形成し、コンタクトホールに埋め込まれたコンタクトプラグを形成する第２工程を含み、この第２工程では、カーボン蒸着膜によりコンタクトホールの形成が阻害されカーボン蒸着膜の表面より下のコンタクトプラグのうちのすくなくとも一部が形成されないようにすることを特徴とする。
【００１９】
第１１の発明のマスクＲＯＭの製造方法は、第１０の発明のマスクＲＯＭの製造方法において、下層と上層の絶縁膜からなる層間絶縁膜は、半導体基板と第１層の金属配線の間の層間絶縁膜であり、この層間絶縁膜のコンタクトホールに埋め込まれたコンタクトプラグはタングステンからなることを特徴とする。
【００２０】
第１２の発明のマスクＲＯＭの製造方法は、第１０の発明のマスクＲＯＭの製造方法において、下層と上層の絶縁膜からなる層間絶縁膜は、第Ｍ層（Ｍ＜Ｎ、かつＮ≧２）の金属配線と第（Ｍ＋１）層の金属配線の間の層間絶縁膜であり、この層間絶縁膜のコンタクトホールに埋め込まれたコンタクトプラグは銅からなることを特徴とする。
【００２１】
第１３の発明のマスクＲＯＭの製造方法は、第１０の発明のマスクＲＯＭの製造方法において、下層の絶縁膜は、ボロンとリン、またはフッ素を添加したシリコン酸化膜であり、上層の絶縁膜は、不純物を添加しないシリコン酸化膜である。
【００２２】
第１４の発明の半導体装置の製造方法は、半導体基板、半導体基板上の導電膜または金属配線からなる下層接続部がコンタクトプラグを介して上層の金属配線と電気的に接続されるように設計された半導体装置の製造方法であって、下層接続部上にコンタクトプラグを形成した後、コンタクトプラグ上に電子線を走査してカーボン蒸着膜を形成することにより、コンタクトプラグとその上に形成される上層の金属配線とをカーボン蒸着膜で電気的に絶縁する工程を含むことを特徴とする。
【００２３】
本発明の第1、２、５〜８の発明によれば、例えばカーボンガス導入ノズルを装着した電子線描画装置の電子線の走査領域に形成されるカーボン蒸着膜により、記憶すべき内容に基づいて決められたアドレスのトランジスタのゲート絶縁膜に欠陥を導入してトランジスタ特性を変えることにより、記憶すべき内容を書き込むことでマスクＲＯＭを形成し、事前に決まったフォトマスクを製作することなく、電子線の制御で簡易に書き込める。また、記憶すべき内容に変更があっても新たなフォトマスクを製作することなく、電子線の制御で簡易に内容を変更して書き込める。このように、フォトマスクの製作コストと時間を省き、ＲＯＭ情報を素早く変更することができることから、従来方法よりも半導体チップの開発期間を短縮できる。また、製造工程においても、ウェハ内でＲＯＭ情報を変えた半導体チップを作製できるため、ウェハが大口径化してもロスが少なく、少量多品種生産に適している。
【００２４】
またこの場合、第8の発明のように、メモリセルトランジスタのゲート電極形成予定領域に形成するカーボン蒸着膜の近傍に形成されるカーボンコンタミネーションの領域が、隣接する他のメモリセルトランジスタのゲート電極形成予定領域に入らないように、全てのメモリセルトランジスタの配置を決定することが好ましい。これにより、各メモリセルでの誤った情報の書き込みを防ぎ、マスクＲＯＭの製造品質を安定化できる。
【００２５】
本発明の第3および第9の発明によれば、例えばカーボンガス導入ノズルを装着した電子線描画装置の電子線の走査領域に形成されるカーボン蒸着膜により、記憶すべき内容に基づいて決められたアドレスのトランジスタのドレイン領域に接続されるコンタクトプラグと金属配線間を高抵抗とすることにより、記憶すべき内容を書き込むことでマスクＲＯＭを形成し、事前に決まったフォトマスクを製作することなく、電子線描画の制御で簡易に書き込める。また、記憶すべき内容に変更があっても新たなフォトマスクを製作することなく、電子線の制御で簡易に内容を変更して書き込める。このように、フォトマスクの製作コストと時間を省き、ＲＯＭ情報を素早く変更することができることから、従来方法よりも半導体チップの開発期間を短縮できる。また、製造工程においても、ウェハ内でＲＯＭ情報を変えた半導体チップを作製できるため、ウェハが大口径化してもロスが少なく、少量多品種生産に適している。
【００２６】
本発明の第4および第１０〜１３の発明によれば、例えばカーボンガス導入ノズルを装着した電子線描画装置の電子線の走査領域に形成されるカーボン蒸着膜により、記憶すべき内容に基づいて決められたアドレスのトランジスタのドレイン領域に接続されるコンタクトプラグの形成を不完全にすることにより、記憶すべき内容を書き込むことでマスクＲＯＭを形成し、事前に決まったフォトマスクを製作することなく、電子線描画の制御で簡易に書き込める。また、記憶すべき内容に変更があっても新たなフォトマスクを製作することなく、電子線の制御で簡易に内容を変更して書き込める。このように、フォトマスクの製作コストと時間を省き、ＲＯＭ情報を素早く変更することができることから、従来方法よりも半導体チップの開発期間を短縮できる。また、製造工程においても、ウェハ内でＲＯＭ情報を変えた半導体チップを作製できるため、ウェハが大口径化してもロスが少なく、少量多品種生産に適している。
【００２７】
また、本発明の第１４の発明によれば、電子線を走査してカーボン蒸着膜を形成することにより、配線修正すべき箇所のコンタクトプラグとその上部の金属配線とを簡易に絶縁できることから、事前に決まったフォトマスクを修正して再製作することなく、電子線の制御で簡易に修正できる。したがって、新たなフォトマスクの製作コストと時間を省き、少量の品種生産を効率的に実現できる。
【発明の効果】
【００２８】
以上のように本発明によれば、例えばカーボンガス導入ノズルを装着した電子線描画装置の電子線の走査領域に形成されるカーボン蒸着膜により、記憶すべき内容に基づいて決められたアドレスのトランジスタのゲート絶縁膜に欠陥を導入してトランジスタ特性を変えることにより、記憶すべき内容を書き込むことでマスクＲＯＭを形成し、事前に決まったフォトマスクを製作することなく、電子線の制御で簡易に書き込める。また、記憶すべき内容に変更があっても新たなフォトマスクを製作することなく、電子線の制御で簡易に内容を変更して書き込める。このように、フォトマスクの製作コストと時間を省き、ＲＯＭ情報を素早く変更することができることから、従来方法よりも半導体チップの開発期間を短縮できる。また、製造工程においても、ウェハ内でＲＯＭ情報を変えた半導体チップを作製できるため、ウェハが大口径化してもロスが少なく、少量多品種生産に適している。
【００２９】
またこの場合、メモリセルトランジスタのゲート電極形成予定領域に形成するカーボン蒸着膜の近傍に形成されるカーボンコンタミネーションの領域が、隣接する他のメモリセルトランジスタのゲート電極形成予定領域に入らないように、全てのメモリセルトランジスタの配置を決定することにより、各メモリセルでの誤った情報の書き込みを防ぎ、マスクＲＯＭの製造品質を安定化できる。
【００３０】
また、本発明によれば、例えばカーボンガス導入ノズルを装着した電子線描画装置の電子線の走査領域に形成されるカーボン蒸着膜により、記憶すべき内容に基づいて決められたアドレスのトランジスタのドレイン領域に接続されるコンタクトプラグと金属配線間を高抵抗とすることにより、記憶すべき内容を書き込むことでマスクＲＯＭを形成し、事前に決まったフォトマスクを製作することなく、電子線描画の制御で簡易に書き込める。また、記憶すべき内容に変更があっても新たなフォトマスクを製作することなく、電子線の制御で簡易に内容を変更して書き込める。このように、フォトマスクの製作コストと時間を省き、ＲＯＭ情報を素早く変更することができることから、従来方法よりも半導体チップの開発期間を短縮できる。また、製造工程においても、ウェハ内でＲＯＭ情報を変えた半導体チップを作製できるため、ウェハが大口径化してもロスが少なく、少量多品種生産に適している。
【００３１】
また、本発明によれば、例えばカーボンガス導入ノズルを装着した電子線描画装置の電子線の走査領域に形成されるカーボン蒸着膜により、記憶すべき内容に基づいて決められたアドレスのトランジスタのドレイン領域に接続されるコンタクトプラグの形成を不完全にすることにより、記憶すべき内容を書き込むことでマスクＲＯＭを形成し、事前に決まったフォトマスクを製作することなく、電子線描画の制御で簡易に書き込める。また、記憶すべき内容に変更があっても新たなフォトマスクを製作することなく、電子線の制御で簡易に内容を変更して書き込める。このように、フォトマスクの製作コストと時間を省き、ＲＯＭ情報を素早く変更することができることから、従来方法よりも半導体チップの開発期間を短縮できる。また、製造工程においても、ウェハ内でＲＯＭ情報を変えた半導体チップを作製できるため、ウェハが大口径化してもロスが少なく、少量多品種生産に適している。
【００３２】
また、本発明によれば、電子線を走査してカーボン蒸着膜を形成することにより、配線修正すべき箇所のコンタクトプラグとその上部の金属配線とを簡易に絶縁できることから、事前に決まったフォトマスクを修正して再製作することなく、電子線の制御で簡易に修正できる。したがって、新たなフォトマスクの製作コストと時間を省き、少量の品種生産を効率的に実現できる。
【発明を実施するための最良の形態】
【００３３】
（第１の実施形態）
以下本発明の第１の実施形態について、図面に基づいて説明する。
【００３４】
図１は本発明の第１の実施形態におけるマスクＲＯＭの構成を示す断面図であり、図１において、１はフィールド酸化膜、２はフィールド酸化膜１によって領域が分離されたシリコン基板、３は膜中に欠陥を含んだゲート絶縁膜、４Ｔは欠陥を含んだゲート絶縁膜３を有したメモリセルトランジスタ、５は正常なゲート絶縁膜、６はゲート電極、６Ｔは正常なゲート絶縁膜５を有したメモリセルトランジスタ、７はトランジスタ４Ｔ、６Ｔのドレイン領域に接続されたタングステンプラグ、８はビット線に相当する金属配線である。
【００３５】
フィールド酸化膜１によって領域が分離されたシリコン基板２上に、ＭＯＳ型トランジスタ４Ｔ，６Ｔがあり、トランジスタ４Ｔは膜中に欠陥を含んだゲート絶縁膜３により、正常なゲート絶縁膜５を有したトランジスタ６Ｔとは動作特性が異なる。すなわち、ワード線よりトランジスタ６Ｔのゲート電極６に所定の電圧を加えるとトランジスタ６Ｔは動作し（オンする）、グランドに接地されたソース領域とドレイン領域は同電位となって、ドレイン領域に接続されたタングステンプラグ７によりビット線に相当する金属配線８に伝えられ、情報は０となる。これに対し、ワード線よりトランジスタ４Ｔのゲート電極６に上記のトランジスタ６Ｔと同等の電圧を加えてもトランジスタ４Ｔは動作せず（オフのまま）、ソース領域の電位はドレイン領域に伝わらず、ビット線に相当する金属配線８の電位はビット線の電圧そのものの情報である１となり、異なった情報が読み出せるように構成されている。
【００３６】
なお、トランジスタ４Ｔ，６Ｔのソース領域およびドレイン領域は図示していないが、ゲート電極６を挟むようにその両側のシリコン基板２表面に不純物が導入されて形成されている。図１の場合、トランジスタ４Ｔでは、ゲート電極６の左側にドレイン領域が配置され、その表面がタングステンプラグ７と接続され、トランジスタ６Ｔでは、ゲート電極６の右側にドレイン領域が配置され、その表面がタングステンプラグ７と接続されている。トランジスタ４Ｔ、６Ｔのソース領域は、それぞれのドレイン領域と反対側に配置され、図１の場合、トランジスタ４Ｔと６Ｔのゲート電極６、６間のシリコン基板２表面が共通のソース領域となっており、この共通のソース領域がグランドに接地される構成である。
【００３７】
以上のように構成されたマスクＲＯＭについて、以下に、その製造方法を説明する。図２〜図４は本実施形態におけるマスクＲＯＭの製造方法を示す工程断面図である。
【００３８】
図２（ａ）に示すように、フィールド酸化膜１によって領域が分離されたシリコン基板２があり、図２（ｂ）のように、カーボンガス導入ノズル９を装着した電子線描画装置の電子線１０により、記憶すべき内容として例えば１を書き込むアドレスのトランジスタのゲート領域を所定時間走査する。このときカーボン導入ノズル９より、ＣＨ4などのカーボンを含むガスを局所的に吹き付け、所定の真空度を保ちながら電子線１０を走査することにより、電子線１０で走査された領域にカーボン蒸着膜１１が堆積される。
【００３９】
堆積されたカーボン蒸着膜は、図３（ａ）に示すように、電子線１０を走査した領域とその近傍に堆積したカーボン蒸着膜１１と、走査領域の周りにカーボン蒸着膜１１よりも薄くてカーボン原子間の結合力の劣るカーボンコンタミネーション１２で構成される。カーボンコンタミネーション１２が、シリコン基板２表面に残存したままでは、記憶すべき内容として例えば０を書き込むアドレスのトランジスタ特性を変化させる可能性があるため、酸素を主体とした雰囲気でアッシングと、アッシングに伴うシリコン基板２表面上のシリコン酸化膜を除去する弗化水素酸系の洗浄を行う。このとき、シリコン基板２表面やフィールド酸化膜１の削れ過ぎによるトランジスタ特性の変化が起こらない条件を選択する。このようにして、図３（ｂ）のように、電子線１０を走査した領域にのみカーボン蒸着膜１３を残存させることができ、これが、マスクＲＯＭ情報のプログラム用マスクに相当する。このあと、図３（ｃ）に示すように、ゲート酸化工程によりシリコン基板２表面にゲート絶縁膜１４を形成する。このときカーボン蒸着膜１３のある領域は、ゲート絶縁膜の形成が不充分となり、膜中に欠陥を含んだゲート絶縁膜３になる。
【００４０】
このあと、図４（ａ）のように、ゲート電極用のポリシリコン膜１５を堆積し、ゲートマスクによってフォトレジスト１６をパターンニングした後、それをマスクにエッチングして、図４（ｂ）に示すような、膜中に欠陥を含んだゲート絶縁膜３と正常なゲート絶縁膜５上にゲート電極６を形成する。このあと、図４（ｃ）のように、必要に応じて、サイドウォールやサリサイドの形成および不純物注入工程など経て、層間絶縁膜１７を堆積し、マスクＲＯＭ中全てのトランジスタの動作に必要な結線をタングステンプラグ７と金属配線８により施こす。このあと図示しないが、必要に応じて、２層目以上の金属配線を通常の配線工程により形成し、マスクＲＯＭの製造工程を終了する。なお、ゲート電極６の形成後、層間絶縁膜１７の堆積前に、ソース領域およびドレイン領域（図示せず）が不純物注入工程等によって形成されている。
【００４１】
次に、製品検査工程の初期不良スクリーンニング用のバーインにおいて、所定の負荷をマスクＲＯＭのメモリ用トランジスタ全てに与えると、膜中に欠陥を含んだゲート絶縁膜３を有したトランジスタ４Ｔはゲート絶縁破壊を生じてトランジスタが全く動作しなくなるか、動作特性が大きく異なったものと変化する。電子線１０を走査していな正常なゲート絶縁膜５を有したトランジスタ６Ｔは所定の電圧以内であればゲート絶縁膜５に耐久性があり問題なく動作できる。
【００４２】
このようにして作製されたマスクＲＯＭは、電子線１０によるカーボン蒸着膜１３によって記憶すべき内容を、欠陥を含んだゲート絶縁膜３と正常なゲート絶縁膜５とに分けて書き込むことができる。すなわち、ワード線よりトランジスタ６Ｔのゲート電極６に所定の電圧を加えるとトランジスタ６Ｔは動作し、グランドに接地されたソース領域とドレイン領域が同電位となって、ドレイン領域に接続されたタングステンプラグ７によりビット線に相当する金属配線８に伝えられ、情報は０となるが、ワード線よりトランジスタ４Ｔのゲート電極６にトランジスタ６Ｔと同等の電圧を加えてもトランジスタ４Ｔは動作しないため、ソース領域の電位はドレイン領域に伝わらず、ビット線に相当する金属配線８の電位はビット線の電圧そのものの情報である１となり、異なった情報を読み出すマスクＲＯＭが可能となる。
【００４３】
本実施形態によれば、電子線１０の走査領域に形成されるカーボン蒸着膜１３により、記憶すべき内容に基づいて決められたアドレスのトランジスタ４Ｔのゲート絶縁膜３に欠陥を導入してトランジスタ特性を変えることにより、記憶すべき内容を書き込むことでマスクＲＯＭを形成し、事前に決まったフォトマスクを製作することなく、電子線の制御で簡易に書き込める。また、記憶すべき内容に変更があっても新たなフォトマスクを製作することなく、電子線の制御で簡易に内容を変更して書き込める。このように、フォトマスクの製作コストと時間を省き、ＲＯＭ情報を素早く変更することができることから、従来方法よりも半導体チップの開発期間を短縮できる。また、製造工程においても、ウェハ内でＲＯＭ情報を変えた半導体チップを作製できるため、ウェハが大口径化してもロスが少なく、少量多品種生産に適している。
【００４４】
なお上記実施形態では、電子線１０によるカーボン蒸着膜１１の形成に電子線描画装置にカーボンガス導入ノズル９を設けた装置を用いたが、電子線を発生させる装置で、記憶すべき内容として例えば１を書き込むアドレスのゲート領域を高精度に走査できるものであれば、同様の方法で作製することができる。
【００４５】
なお上記実施形態では、カーボンガス導入ノズル９から局所的に吹き付けるガスをＣＨ4としたが、カーボンが含まれるガスで電子線により分離し、カーボン蒸着膜が効率良く形成できる材料であれば、同様の方法で作製することができる。
【００４６】
なお上記実施形態では、製品検査工程の初期不良スクリーンニング用のバーインにおいて、所定の負荷をマスクＲＯＭのメモリ用トランジスタ全てに与えることで、膜中に欠陥を含んだゲート絶縁膜３を有したトランジスタ４Ｔの特性が変化するとしたが、既に正常なゲート絶縁膜５上に形成したトランジスタ６Ｔとの特性が異なっており、安定に記憶すべき内容を読み出すことができれば、これを省略することができる。
【００４７】
（第２の実施形態）
以下に本発明の第２の実施形態について、図面に基づいて説明する。本実施形態では、第１の実施形態において、注意すべき点とその対処法について説明する。
【００４８】
図５は第１の実施形態において電子線１０で試料表面を走査して形成した直後のカーボン蒸着膜とそのあとの洗浄工程を経て得られるカーボン蒸着膜１３について示した図である。電子線１０で試料表面を走査して形成した直後のカーボン蒸着膜は、電子線１０を走査した領域とその近傍に堆積した厚いカーボン蒸着膜１１と、走査領域の周りにカーボン蒸着膜１１よりも薄くてカーボン原子間の結合力の劣るカーボンコンタミネーション１２で構成される。カーボンコンタミネーション１２が、シリコン基板２表面に残存したままでは、プログラムしていない領域のトランジスタ６Ｔの特性を変化させる可能性があるため、酸素を主体とした雰囲気でアッシングと、アッシングに伴うシリコン基板２表面上シリコン酸化膜を除去する弗化水素酸系薬液を用いた洗浄を行う。このとき、シリコン基板２表面やフィールド酸化膜１の削れ過ぎによるトランジスタ特性の変化が起こらない条件を選択する。このようにして、電子線１０を走査した領域にのみカーボン蒸着膜１３を残存させることができ、これが、マスクＲＯＭ情報のプログラム用マスクに相当する。
【００４９】
しかし、トランジスタ特性は微量のコンタミネーションであっても影響を受けることが予想され、安定したプロセス構築と、ＲＯＭメモリセルの縮小化には、電子線１０を走査した領域に形成されるカーボン蒸着膜１３を用いることは不向きである。
【００５０】
そこで、電子線１０を走査した領域に形成されるカーボン蒸着膜１３をマスクＲＯＭ情報のマスクとして用いるため、以下に示すような手順で、カーボン蒸着膜１３を制御する。
【００５１】
トランジスタ特性に影響を与える量のコンタミネーションが残存する可能性のある領域はコンタミネーション１２が堆積されていた領域２３であり、この領域２３は、電子線１０の走査領域の端から一定の距離２４で存在し、ＳＥＭなどで可視的に確認することはできない。このため、図６に示すようなトランジスタ間隔２５を有する９個以上のトランジスタを１ブロックとして、トランジスタ間隔２５を変化させて数ブロックのメモリパターンを形成し、電子線１０を走査した領域２６を各ブロックの中心のトランジスタに処理した試料を試験的に作製し、隣り合うアドレスの情報の読み込み間違いを電気的に調査することによって、カーボン蒸着膜１３をマスクＲＯＭ情報のプログラム用マスクとして用いた場合の限界トランジスタ間隔が求められる。なお、図１は、図６の例えばＡ−Ａ断面部分を示しており、図６では、金属配線８やフィールド酸化膜１等は図示していない。図６において、４１Ａはドレイン領域、４１Ｂはソース領域である。電子線走査領域２６には、カーボン蒸着膜１１を、ゲート電極幅Ｌを横切るように堆積し、かつ、ドレイン領域４１Ａのゲート幅（Ｗ）方向の中央を通るように形成する。この堆積時には領域２３内にカーボンコンタミネーション１２が堆積される。
【００５２】
例えば、図７のように、トランジスタ間隔２５をａ、ｂ、ｃ、ｄの順に狭めた場合、電子線１０を走査した領域２６を有するアドレスに対して、上下左右のアドレスの読み込み情報を表に書き出すと、間隔ｃで左ビットが記憶すべき内容と異なる、誤った情報１を読み込み、電子線１０によるコンタミネーションによってトタンジスタが正常動作していないことが確認できることから、この場合の限界トランジスタ間隔は、間隔ｂと決定できる。なお、ここでいうトランジスタ間隔とは、図６の２５に示すように、ゲート電極６の長手方向（ゲート幅方向）に並んで配置されるトランジスタの形成ピッチのことであり、詳しくは、ゲート電極６の長手方向に並んで配置された隣接するトランジスタのドレイン領域４１Ａのピッチである。ここで、トランジスタの最小のゲート幅Ｗは設計上決まっているので、トランジスタ間隔２５を狭くするというのは、フィールド酸化膜１からなる分離領域のドレイン領域４１Ａ間の幅を狭くするということである。トランジスタ間隔２５が狭くなり、すなわち、上記分離領域の幅がある幅まで狭くなった場合に、コンタミネーション１２の堆積されていた領域２３が本来書き込みたくない隣接するトランジスタの活性領域にかかってくることで、図７に示すような書き込みエラーが生じることになる。
【００５３】
このようにして求めた限界トランジスタ間隔を用いて、電子線１０によるカーボン蒸着膜を用いたマスクＲＯＭでのメモリセルサイズの決定またはパターンの設計ができる。例えば、図８に示すように、メモリセルサイズを狭めるときには、電子線１０の走査する領域２７に対応した限界トランジスタ間隔に相当する領域２８に、隣り合うトランジスタのゲート絶縁膜が入らないように設計しなければならない。なお、図６では左右に隣接するソース領域をつなげたソース領域４１Ｂと、そのつなげたソース領域４１Ｂに対し１個のコンタクトを配置した例を示しているが、図８では、ソース領域を個別に配置し、個々のソース領域にコンタクトを配置した例を示している。
【００５４】
すなわち、本実施形態では、第１の実施形態において、可視化できるカーボン蒸着膜と可視化できないカーボンコンタミネーションを合わせた領域を、限界トランジスタ間隔として定義し、トランジスタ間隔を変えた実験的なパターンによって決定して、電子線の走査条件やマスクＲＯＭメモリパターン設計に必要な情報の精度を向上させ、マスクＲＯＭの製造品質を安定化できる。
【００５５】
また、電子線の走査精度に応じて、限界トランジスタ間隔には幅をもたせるものとし、電子線の走査条件に応じて限界トランジスタ間隔を可変できるものとする。
【００５６】
（第３の実施形態）
以下本発明の第３の実施形態について、図面に基づいて説明する。図９〜図１２は本実施形態におけるマスクＲＯＭの製造方法を示す工程断面図である。
【００５７】
図９（ａ）に示すように、フィールド酸化膜１によって領域が分離されたシリコン基板２があり、図９（ｂ）に示すように、ゲート酸化工程によりシリコン基板２表面にゲート絶縁膜１４を形成する。このあと、図９（ｃ）のように、ゲート電極用のポリシリコン膜１５を堆積し、ゲートマスクによってフォトレジスト１６をパターンニングした後、それをマスクにエッチングして、図１０（ａ）に示すような、正常なゲート絶縁膜５上にゲート電極６が形成される。このあと、図１０（ｂ）のように、必要に応じて、サイドウォールやサリサイドの形成および不純物注入工程など経て、層間絶縁膜１７を堆積し、コンタクトホールのマスク２９でフォトレジスト１８をパターンニングし、マスクＲＯＭ中全てのトランジスタの動作に必要なコンタクトホール２１を開口する。このあと、コンタクト密着層としてＴｉＮ/Ｔｉを積層し、選択Ｗ膜成長したのち、Ｗ膜をＣＭＰ工程により除去すると、図１０（ｃ）に示すように、Ｗがコンタクトホール２１に埋め込まれてタングステンプラグ７となる。なお、ゲート電極６の形成後、層間絶縁膜１７の堆積前に、第１の実施形態と同様のソース領域およびドレイン領域（図示せず）が不純物注入工程等によって形成される。
【００５８】
次に、図１１（ａ）に示すように、カーボンガス導入ノズル９を装着した電子線描画装置の電子線１０により、記憶すべき内容として例えば１を書き込むアドレスのトランジスタのドレイン領域に接続されたタングステンプラグ７上を所定時間走査する。このときカーボン導入ノズル９より、ＣＨ4などのカーボンを含むガスを局所的に吹き付け、所定の真空度を保ちながら電子線１０を走査することにより、電子線１０で走査された領域にカーボン蒸着膜１１が堆積される。
【００５９】
堆積されたカーボン蒸着膜は、図１１（ｂ）に示すように、電子線１０を走査した領域とその近傍に堆積したカーボン蒸着膜１１と、走査領域の周りにカーボン蒸着膜１１よりも薄くてカーボン原子間の結合力の劣るカーボンコンタミネーション１２で構成される。
【００６０】
カーボンコンタミネーション１２が、層間絶縁膜１７表面に残存したままでは、記憶すべき内容として例えば１を書き込むアドレス以外のドレイン上コンタクトの抵抗が高くなり、情報を読み違える可能性があるため、酸素を主体とした雰囲気でアッシング、またはイソプロピルアルコールなどによる有機系残渣物除去に有効な洗浄のどちらか、あるいは両方を行う。このときの洗浄は、図１２（ａ）のように、記憶すべき内容として例えば１を書き込むアドレスのトランジスタのドレイン領域に接続されたタングステンプラグ７上をカーボン蒸着膜１３が完全に覆うように残存させるような条件を選択することが必要である。これが、マスクＲＯＭ情報のプログラム用マスクに相当する。このあと、図１２（ｂ）のように、ＴｉＮあるいはＴｉ、または積層のバリアメタル３０を堆積し、続けて配線材料のＡｌの３１、ＴｉＮのキャップメタル３２を堆積したのち、パターンニングする。必要に応じて２層目以上を通常の配線工程により結線したのちマスクＲＯＭの製造工程を終了する。
【００６１】
このようにして作製されたマスクＲＯＭは、記憶すべき内容を、タングステンプラグ７上の電子線１０によるカーボン蒸着膜１３の有無によって書き込むことができる。すなわち、電子線１０を走査した領域にカーボン蒸着膜１３が残存しているため、タングステンプラグ７と金属配線のバリアメタル３０間の電気的抵抗は非常に高く、このタングステンプラグ７がドレイン領域に接続されたトランジスタ３３Ｔは、ワード線よりゲート電極６に所定の電圧が加えられるとトランジスタ３３Ｔが動作し、グランドに接地されたソース領域とドレイン領域が同電位になっても、ドレイン領域の電位はビット線まで伝わらず、ビット線の電位そのものの情報である１となる。一方、電子線１０を走査していない領域ではタングステンプラグ７と金属配線のバリアメタル３０間の電気的抵抗は低く、このタングステンプラグ７がドレイン領域に接続されたトランジスタ６Ｔは、ワード線よりゲート電極６にトランジスタ３３Ｔと同等の電圧を加えると動作し、グランドに接地されたソース領域とドレイン領域が同電位となって、ドレイン領域に接続されたタングステンプラグ７によりビット線に伝えられ、情報は０となり、異なった情報を読み出すマスクＲＯＭが可能となる。
【００６２】
本実施形態によれば、電子線１０の走査領域に形成されるカーボン蒸着膜１３により、記憶すべき内容に基づいて決められたアドレスのトランジスタ３３Ｔのドレイン領域に接続されるタングステンプラグ７とその上の金属配線との間を高抵抗とすることにより、記憶すべき内容を書き込むことでマスクＲＯＭを形成し、事前に決まったフォトマスクを製作することなく、電子線描画の制御で簡易に書き込める。また、記憶すべき内容に変更があっても新たなフォトマスクを製作することなく、電子線の制御で簡易に内容を変更して書き込める。このように、フォトマスクの製作コストと時間を省き、ＲＯＭ情報を素早く変更することができることから、従来方法よりも半導体チップの開発期間を短縮できる。また、製造工程においても、ウェハ内でＲＯＭ情報を変えた半導体チップを作製できるため、ウェハが大口径化してもロスが少なく、少量多品種生産に適している。
【００６３】
なお上記実施形態では、電子線１０によるカーボン蒸着膜１１の形成に電子線描画装置にカーボンガス導入ノズル９を設けた装置を用いたが、電子線を発生させる装置で、記憶すべき内容として例えば１を書き込むアドレスのトランジスタのドレイン領域に接続されたタングステンプラグ７上を高精度に走査できるものであれば、同様の方法で作製することができる。
【００６４】
なお上記実施形態では、カーボンガス導入ノズル９から局所的に吹き付けるガスをＣＨ4としたが、カーボンが含まれるガスで電子線により分離し、カーボン蒸着膜が効率良く形成できる材料であれば、同様の方法で作製することができる。
【００６５】
なお上記実施形態では、金属配線材料をＡｌとしたが、材料をＣｕとしてデュアルダマシンプロセスでも同様の方法で作製することができる。
【００６６】
なお上記実施形態では、電子線１０によるカーボン蒸着膜１１の形成位置をシリコン基板２と第１層金属配線間を接続するタングステンプラグ上としたが、第１層金属配線とそのすぐ上の第２層金属配線間のタングステンプラグ上、またはこれ以上の上層間のタングステンプラグ上であってもよく、同様の方法で作製することができる。ただし、ビット線は、カーボン蒸着膜が表面に形成されるタングステンプラグより上層の金属配線で形成されるものとする。
【００６７】
（第４の実施形態）
以下本発明の第４の実施形態について、図面に基づいて説明する。図１３〜図１６は本実施形態におけるマスクＲＯＭの製造方法を示す工程断面図である。
【００６８】
図１３（ａ）に示すように、フィールド酸化膜１によって領域が分離されたシリコン基板２があり、図１３（ｂ）に示すように、ゲート酸化工程によりシリコン基板２表面にゲート絶縁膜１４を形成する。このあと、図１３（ｃ）のように、ゲート電極用のポリシリコン膜１５を堆積し、ゲートマスクによってフォトレジスト１６をパターンニングした後、それをマスクにエッチングして、図１４（ａ）に示すような、正常なゲート絶縁膜５上にゲート電極６が形成される。このあと、図１４（ｂ）のように、必要に応じて、サイドウォールやサリサイドの形成および不純物注入工程など経て、層間絶縁膜３４を堆積する。なお、ゲート電極６の形成後、層間絶縁膜３４の堆積前に、第１の実施形態と同様のソース領域およびドレイン領域（図示せず）が不純物注入工程等によって形成される。
【００６９】
次に、図１４（ｃ）に示すように、カーボンガス導入ノズル９を装着した電子線描画装置の電子線１０により、記憶すべき内容として例えば１を書き込むアドレスのトランジスタのドレイン領域に接続されるタングステンプラグが形成される領域を所定時間走査する。このときカーボン導入ノズル９より、ＣＨ4などのカーボンを含むガスを局所的に吹き付け、所定の真空度を保ちながら電子線１０を走査することにより、電子線１０で走査された領域にカーボン蒸着膜１１が堆積される。
【００７０】
堆積されたカーボン蒸着膜は、図１５（ａ）に示すように、電子線１０を走査した領域とその近傍に堆積したカーボン蒸着膜１１と、走査領域の周りにカーボン蒸着膜１１よりも薄くてカーボン原子間の結合力の劣るカーボンコンタミネーション１２で構成される。
【００７１】
カーボンコンタミネーション１２が、酸化膜表面に残存したままでは、記憶すべき内容として例えば１を書き込むアドレス以外のドランジスタのドレイン上コンタクトの抵抗が高くなり、情報を読み違える可能性もあるため、酸素を主体とした雰囲気でアッシング、またはイソプロピルアルコールなどによる有機系残渣物除去に有効な洗浄のどちらか、あるいは両方を行う。このときの洗浄は、図１５（ｂ）のように、記憶すべき内容として例えば１を書き込むアドレスのトランジスタのドレイン上に形成するコンタクト領域をカーボン蒸着膜１３が完全に覆うように残存させるような条件を選択することが必要である。これが、マスクＲＯＭ情報の書き込み用マスクに相当する。
【００７２】
このあと、図１５（ｃ）に示すように、層間絶縁膜３５を堆積し、ＣＭＰ工程などで平坦化したのち、マスクＲＯＭ中全てのトランジスタの動作に必要なコンタクトホールを開口できるマスク２９で、フォトレジスト１８をパターンニングし、パターンニングされたフォトレジスト１８をマスクにコンタクトホールをドライエッチング処理によって形成する。このとき、記憶すべき内容として例えば１を書き込むアドレスのトランジスタのドレイン領域に接続されるコンタクトホールには、層間絶縁膜３４と層間絶縁膜３５の間に電子線１０によるカーボン蒸着膜１３が存在しているため、ドライエッチングによるコンタクトホールの開口がカーボン蒸着膜１３で阻害され、ドライエッチングが進まなくなるか、カーボン蒸着膜１３によって極めてエッチング速度が低下し、コンタクトホール底はドレイン領域に到達しない不完全なコンタクトホール３６になる。記憶すべき内容として例えば１を書き込むアドレス以外のトランジスタのドレイン領域に接続されるコンタクトホールには、層間絶縁膜３４と層間絶縁膜３５の間に電子線１０によるカーボン蒸着膜１３が存在しないため、ドライエッチングによるコンタクトホールの開口が正常に行われ、コンタクトホール底がドレイン領域に達した正常なコンタクトホール３７になる。
【００７３】
このあと、コンタクト密着層としてＴｉＮ/Ｔｉ膜を堆積し、選択Ｗ膜を成長させたのち、上部のＷ膜をＣＭＰ工程により除去すると、図１６に示すように、不完全なコンタクトホール３６にＷが埋め込まれて不完全なタングステンプラグ３８となり、正常なコンタクトホール３７にＷが埋め込まれてタングステンプラグ７となる。このあと金属配線８を形成し、必要に応じて２層目以上を通常の配線工程により結線したのちマスクＲＯＭの製造工程を終了する。
【００７４】
このようにして作製されたマスクＲＯＭは、電子線１０によるカーボン蒸着膜１３によって記憶すべき内容を不完全なタングステンプラグ３８と正常なタングステンプラグ７とに分けて書き込むことができる。すなわち、電子線１０を走査した領域では、コンタクトホール底がドレイン領域まで到達しない不完全なタングステンプラグ３８となり、ドレイン領域とタングステンプラグ３８間の電気的抵抗は非常に高く、このタングステンプラグ３８をドレイン領域に有するトランジスタ２２Ｔは、ワード線よりゲート電極６に所定の電圧が加えられるとトランジスタ２２が動作し、グランドに接地されたソース領域とドレイン領域が同電位になっても、ドレイン領域の電位はビット線まで伝わらず、ビット線の電位そのものの情報である１となる。一方、電子線１０を走査していない領域では、コンタクトホール底がドレイン領域まで到達した完全なタングステンプラグ７となり、ドレイン領域とタングステンプラグ７間の電気的抵抗は低く、このタングステンプラグ７がドレイン領域に接続されたトランジスタ６Ｔは、ワード線よりゲート電極６にトランジスタ２２Ｔと同等の電圧を加えると動作し、グランドに接地されたソース領域とドレイン領域が同電位となって、ドレイン領域に接続されたタングステンプラグ７によりビット線に伝えられ、情報は０となり、異なった情報を読み出すマスクＲＯＭが可能となる。
【００７５】
本実施形態によれば、電子線１０の走査領域に形成されるカーボン蒸着膜１３により、記憶すべき内容に基づいて決められたアドレスのトランジスタ２２Ｔのドレイン領域に接続されるタングステンプラグ３８の形成を不完全にすることにより、記憶すべき内容を書き込むことでマスクＲＯＭを形成し、事前に決まったフォトマスクを製作することなく、電子線描画の制御で簡易に書き込める。また、記憶すべき内容に変更があっても新たなフォトマスクを製作することなく、電子線の制御で簡易に内容を変更して書き込める。このように、フォトマスクの製作コストと時間を省き、ＲＯＭ情報を素早く変更することができることから、従来方法よりも半導体チップの開発期間を短縮できる。また、製造工程においても、ウェハ内でＲＯＭ情報を変えた半導体チップを作製できるため、ウェハが大口径化してもロスが少なく、少量多品種生産に適している。
【００７６】
なお上記実施形態では、電子線１０によるカーボン蒸着膜１１の形成に電子線描画装置にカーボンガス導入ノズル９を設けた装置を用いたが、電子線を発生させる装置で、記憶すべき内容として例えば１を書き込むアドレスのドレイン領域に接続されるタングステンプラグが形成される領域を高精度に走査できるものであれば、同様の方法で作製することができる。
【００７７】
なお上記実施形態では、カーボンガス導入ノズル９から局所的に吹き付けるガスをＣＨ4としたが、カーボンが含まれるガスで電子線により分離し、カーボン蒸着膜が効率良く形成できる材料であれば、同様の方法で作製することができる。
【００７８】
なお上記実施形態では、電子線１０によるカーボン蒸着膜１１の形成位置をシリコン基板と第１層金属配線の間の層間絶縁膜（３４、３５）間としたが、第１層金属配線とそのすぐ上の第２層金属配線の間の層間絶縁膜間、またはこれ以上の上層間の層間絶縁膜間であってもよく、同様の方法で作製することができる。この場合、間にカーボン蒸着膜が形成される２層からなる層間絶縁膜のコンタクトホールを埋め込むコンタクトプラグは銅で形成することが好ましい。ただし、２層目以降の配線であればプラグが銅であってもＷであっても可能であり、また、ビット線は、２層膜からなる層間絶縁膜より上層の金属配線で形成されるものとする。
【００７９】
また、間にカーボン蒸着膜が形成される２層からなる層間絶縁膜を構成する下層の絶縁膜（３４）を、ボロンとリン、またはフッ素を添加したシリコン酸化膜とし、上層の絶縁膜（３５）を、不純物を添加しないシリコン酸化膜とすることが好ましい。
【００８０】
（第５の実施形態）
以下本発明の第５の実施形態について、図面に基づいて説明する。図１７は本実施形態におけるマスクＲＯＭの断面図である。
【００８１】
フィールド酸化膜１によって領域が分離されたシリコン基板２上にトランジスタが形成されており、ゲート電極６の電位を伝える結線がタングステンプラグ７を通じてＡＬ配線３９へ伝わり、さらに数本のタングステンプラグ７を通じて電源線に相当するＡＬ配線４０へと接続されている。しかし、電源線に相当するＡＬ配線４０への結線はマスクミスあるいは設計ミスにより間違いであったときに配線修正が必要となる。製造工程終了後の配線修正は、配線修正すべき配線が上層にある場合や、配線修正箇所に上層配線がないときは可能であるが、多層配線化された半導体デバイスでの配線修正は非常に困難である。本手法はマスクのミスを認識した時点で、製造工程中で配線修正を行う方法である。
【００８２】
以下にその製造手順を示す。ここでは、第２層金属配線のＡＬ配線３９と第３層金属配線のＡＬ配線４０との結線が間違いであった場合について説明する。第２層金属配線のＡＬ配線３９と第３層金属配線のＡＬ配線４０とを接続するためのタングステンプラグ７を形成した後、そのタングステンプラグ７上に、第３の実施形態と同様に、カーボンガス導入ノズルを装着した電子線描画装置を用い電子線を走査してカーボン蒸着膜１３を形成する。このあとで、酸素を主体とした雰囲気でアッシング、またはイソプロピルアルコールなどによる有機系残渣物除去に有効な洗浄のどちらか、あるいは両方を行う。このときの洗浄は、修正すべきタングステンプラグ７上をカーボン蒸着膜１３が完全に覆うように残存させるような条件を選択することが必要である。このあとで、ＴｉＮあるいはＴｉ、または積層のバリアメタル３０を成膜し、続けて配線材料のＡｌの３１、キャップメタルのＴｉＮの３２を成膜したのち、パターンニングしてＡＬ配線４０を形成する。このようにして修正された配線を有する半導体デバイスは、電子線を走査した領域にカーボン蒸着膜１３が残存しているため、タングステンプラグ７とＡＬ配線４０のバリアメタル３０間の電気的抵抗は非常に高く、結線していない状態と等しくなる。これにより、ＡＬ配線４０とそのすぐ下のＡＬ配線３９との電気的な切り離しが可能となる。
【００８３】
本実施形態によれば、カーボンガス導入ノズルを装着した電子線描画装置の電子線により、修正すべき箇所のタングステンプラグ７上にカーボン蒸着膜１３を形成することにより簡易に絶縁できることから、新たなフォトマスクの製作コストと時間を省き、少量の品種生産を効率的に実現できる。
【００８４】
なお上記実施形態では、電子線によるカーボン蒸着膜１３の形成位置を第２層金属配線と第３層金属配線間のタングステンプラグ７上としたが、シリコン基板２と第１層金属配線の間のタングステンプラグ上や、第１層金属配線と第２層金属配線の間のタングステンプラグ上であっても、同様の方法で作製することができる。また、第３層金属配線より上層の金属配線が存在する場合には、第３層金属配線より上のタングステンプラグ上であっても、同様の方法で作製することができる。
【００８５】
なお上記実施形態では、電子線によるカーボン蒸着膜１３の形成に電子線描画装置にカーボンガス導入ノズルを設けた装置を用いたが、電子線を発生させる装置で、修正すべきタングステンプラグ７上を高精度に走査できるものであれば、同様の方法で作製することができる。
【００８６】
なお上記実施形態では、マスクＲＯＭの配線修正について述べたが、マスクＲＯＭ以外の半導体装置にも同様に適用することができる。
【産業上の利用可能性】
【００８７】
本発明は、マスクＲＯＭの記憶するべき内容およびその変更や半導体装置の配線の修正に基づいてフォトマスクを作製する必要がなく、ＭＯＳ型トランジスタを用いたマスクＲＯＭおよびその製造方法等として有用である。
【図面の簡単な説明】
【００８８】
【図１】本発明の第１の実施の形態におけるマスクＲＯＭの構成断面図
【図２】本発明の第１の実施の形態におけるマスクＲＯＭ製造方法を示す工程図
【図３】本発明の第１の実施の形態におけるマスクＲＯＭ製造方法を示す工程図
【図４】本発明の第１の実施の形態におけるマスクＲＯＭ製造方法を示す工程図
【図５】本発明の第２の実施の形態におけるカーボン蒸着膜とカーボンコンタミネーションの位置関係を説明する図
【図６】本発明の第２の実施の形態の限界トランジスタ間隔を決定するための試験的なパターンを示す図
【図７】本発明の第２の実施の形態の限界トランジスタ間隔を決定することを説明する図
【図８】本発明の第２の実施の形態で求めた限界トランジスタ間隔を用いてマスクＲＯＭパターン設計した例を示す図
【図９】本発明の第３の実施の形態におけるマスクＲＯＭ製造方法を示す工程図
【図１０】本発明の第３の実施の形態におけるマスクＲＯＭ製造方法を示す工程図
【図１１】本発明の第３の実施の形態におけるマスクＲＯＭ製造方法を示す工程図
【図１２】本発明の第３の実施の形態におけるマスクＲＯＭ製造方法を示す工程図
【図１３】本発明の第４の実施の形態におけるマスクＲＯＭ製造方法を示す工程図
【図１４】本発明の第４の実施の形態におけるマスクＲＯＭ製造方法を示す工程図
【図１５】本発明の第４の実施の形態におけるマスクＲＯＭ製造方法を示す工程図
【図１６】本発明の第４の実施の形態におけるマスクＲＯＭ製造方法を示す工程図
【図１７】本発明の第５の実施の形態における配線修正方法を示す図
【図１８】従来のマスクＲＯＭ製造方法を示す工程図
【図１９】従来のマスクＲＯＭ製造方法を示す工程図
【符号の説明】
【００８９】
１  フィールド酸化膜
２  シリコン基板
３  欠陥を含んだゲート絶縁膜
４Ｔ  欠陥を含んだゲート絶縁膜３を有したトランジスタ
５  正常なゲート絶縁膜
６  ゲート電極
６Ｔ  正常なゲート絶縁膜５を有したトランジスタ
７  タングステンプラグ
８  ビット線に相当する金属配線
９  カーボンガス導入ノズル
１０  電子線
１１  電子線１０を走査した領域とその近傍に堆積したカーボン蒸着膜
１２  カーボンコンタミネーション
１３  カーボン蒸着膜
１４  ゲート絶縁膜
１５  ゲート電極用のポリシリコン膜
１６  フォトレジスト
１７  層間絶縁膜
１８  フォトレジスト
１９  記憶するべき内容に基づいて事前に決まったパターンを有したマスク
２０  開口していないコンタクトホール
２１  開口したコンタクトホール
２２Ｔ  トランジスタ
２３  コンタミネーション領域
２４  一定の距離
２５  トランジスタ間隔
２６  電子線１０を走査した領域
２７  電子線１０を走査した領域
２８  限界トランジスタ間隔に相当する領域
２９  コンタクトホールのマスク
３０  バリアメタル
３１  Ａｌ
３２  キャップメタル
３３Ｔ  トランジスタ
３４  層間絶縁膜
３５  層間絶縁膜
３６  不完全なコンタクトホール
３７  正常なコンタクトホール
３８  不完全なタングステンプラグ
３９  ＡＬ配線
４０  ＡＬ配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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