(57)【要約】  【課題】  リセット信号出力時の貫通電流による消費を削減し、リセット信号のチャタリングを抑止することができるパワーオンリセット回路を提供する。  【解決手段】  電流源ＩＳ０と充電用コンデンサＣ０からなる直列回路の接続点の信号が、遅延用スイッチング素子であるトランジスタＰ０を経由して、パワーオンリセット信号を出力するインバータＩＮＶ０に入力されており、トランジスタＰ０のゲート電位を制御するゲート電位制御手段１を有する。電流源ＩＳ０により充電用コンデンサＣ０が充電され、インバータＩＮＶ０がオンする電位に達したら、トランジスタＰ０がオン状態に反転し、インバータＩＮＶ０の入力電位が急峻にハイレベルに遷移してパワーオンリセット信号が出力される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
電源と接地との間に挿入された、電流源と充電用コンデンサとの直列回路と、
前記充電用コンデンサの上部電極に接続されてパワーオンリセット信号を出力するインバータと、
前記充電用コンデンサの上部電極と前記インバータの入力との間に挿入された遅延用スイッチング素子と、
前記遅延用スイッチング素子のゲート電位を制御するゲート電位制御手段と
を備えたパワーオンリセット回路。
【請求項２】
前記ゲート電位制御手段は、電源と接地との間に直列接続された、電流源と１つ以上の電圧降下用ダイオードからなり、前記電流源と前記電圧降下用ダイオードとの接続点または当該ダイオードどうしの接続点の内のいずれかの接続点が前記遅延用スイッチング素子のゲートに接続されている請求項１に記載のパワーオンリセット回路。
【請求項３】
前記電圧降下用ダイオードの代わりに、ゲートとドレインが接続されたトランジスタが用いられている請求項２に記載のパワーオンリセット回路。
【請求項４】
前記ゲート電位制御手段にさらに電流遮断用スイッチング素子が直列に接続され、前記電流遮断用スイッチング素子のゲートが前記インバータの出力に接続されている請求項２または請求項３に記載のパワーオンリセット回路。
【請求項５】
さらに、前記充電用コンデンサの上部電極と電源との間に充電加速用スイッチング素子が挿入され、前記充電加速用スイッチング素子のゲートが前記インバータの出力に接続されている請求項１から請求項４までのいずれかに記載のパワーオンリセット回路。
【請求項６】
さらに、電源と前記インバータの入力との間に充電加速用スイッチング素子が挿入され、前記充電加速用スイッチング素子のゲートが前記インバータの出力に接続されている請求項１から請求項４までのいずれかに記載のパワーオンリセット回路。
【請求項７】
さらに、前記インバータの入力と接地との間に電位安定用コンデンサが挿入されている請求項１から請求項６までのいずれかに記載のパワーオンリセット回路。
【請求項８】
さらに、前記充電用コンデンサの上部電極と接地との間、および、前記インバータの入力と接地との間にそれぞれ挿入された放電用スイッチング素子と、
電源電圧の低下を検知して前記両放電用スイッチング素子のゲート電位を制御する放電制御手段と
を備えた請求項１から請求項７までのいずれかに記載のパワーオンリセット回路。
【請求項９】
さらに、電源と前記インバータの入力との間に直列に接続された、充電加速用スイッチング素子と加速停止用スイッチング素子とを備え、
前記充電加速用スイッチング素子のゲートは前記インバータの出力に接続され、
前記加速停止用スイッチング素子のゲートは前記放電制御手段により制御される請求項８に記載のパワーオンリセット回路。
【請求項１０】
前記充電用コンデンサの上部電極と前記遅延用スイッチング素子の入力との間にさらに充電抑止用ダイオードが挿入されている請求項８または請求項９に記載のパワーオンリセット回路。
【請求項１１】
前記充電抑止用ダイオードの代わりに、ゲートとドレインが接続されたトランジスタが用いられている請求項１０に記載のパワーオンリセット回路。
【請求項１２】
さらに、前記充電用コンデンサの上部電極と前記インバータの入力との間にインピーダンス低減用スイッチング素子が挿入され、前記インピーダンス低減用スイッチング素子のゲートと前記インバータの出力が接続されている請求項８から請求項１１までのいずれかに記載のパワーオンリセット回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に搭載され、電源投入時に内部回路をリセットするためのリセット信号を出力するパワーオンリセット回路に関する。
【背景技術】
【０００２】
リセット付フリップフロップ等の揮発性データを記憶する回路では、最初の電源投入時に回路を初期値に設定する必要がある。また強誘電体メモリ等の不揮発性メモリを有するＬＳＩでは、電源投入時に不安定な制御信号入力やデータ信号入力による記憶データの破壊を抑止するために、電源投入時はリセット状態にする必要がある。そのために用いられる従来のパワーオンリセット回路の基本構成を図１４に示す。
【０００３】
図１４に示す従来のパワーオンリセット回路は、充電用コンデンサＣ０と電流源ＩＳ０の直列回路と、充電用コンデンサＣ０と電流源ＩＳ０の接続点を入力とするインバータＩＮＶ０から構成される。リセットを出力しているときのパワーオンリセット信号ＰＯＲのレベルをローレベルとするために、インバータＩＮＶ０の次段にインバータＩＮＶ１を接続している。電流源ＩＳ０は電源投入時に充電用コンデンサＣ０を充電する時定数を制御するものであって、トランジスタで構成される場合や抵抗素子で構成される場合がある。
【０００４】
電源投入直後は充電用コンデンサＣ０の上部電極Ａ点の電位はローレベル、インバータＩＮＶ０の出力Ｃ点はハイレベルにあり、インバータＩＮＶ１の出力であるパワーオンリセット信号ＰＯＲはローレベルとなり、リセットが出力されている。その後、電流源ＩＳ０により充電用コンデンサＣ０が充電され、充電用コンデンサＣ０の上部電極Ａ点の電位がインバータＩＮＶ０のしきい値電圧よりも高くなると、インバータＩＮＶ０の出力がローレベルになり、インバータＩＮＶ１の出力であるパワーオンリセット信号ＰＯＲはハイレベルとなり、リセットが解除される。
【０００５】
図１４に示すパワーオンリセット回路は最低限の基本構成であり、特性を改善するための技術が多く開示されている。なお、リセット出力時のパワーオンリセット信号ＰＯＲがハイレベルでもよい場合には、後段のインバータＩＮＶ１は不要である。
【０００６】
例えば特許文献１に開示されている技術では、電源が短時間にオンオフされた場合でも確実にリセット信号を出力するために、充電用コンデンサに蓄積された電荷を放電するための改善がなされている。
【０００７】
また特許文献２に開示されている技術では、電源電圧設定回路を設け、電源電圧が設定電圧に達した後、充電用コンデンサへの充電を開始することで、電源電圧が緩やかに上昇したときにも確実にリセット信号を出力するようにしている。
【特許文献１】特開２００３−１１０４１４号公報（第３頁、第１図）
【特許文献２】特開平９−２７０６８６号公報（第３−４頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、図１４に示すパワーオンリセット回路では、充電用コンデンサＣ０の上部電極Ａ点の電位は緩やかに上昇するため、インバータＩＮＶ０に長時間貫通電流が流れる。このため、貫通電流による消費電力が増加する。また、電磁波を整流して内部電源を得る非接触ＩＣカードのような用途では、電源電圧が急激に降下し、パワーオンリセット信号ＰＯＲがチャタリングを起こすおそれがある。
【０００９】
この課題について、図１５を用いて説明する。図１５は図１４に示すパワーオンリセット回路の各点（電源ＶＤＤ、Ａ点、Ｃ点、ＰＯＲ）の電位の変化と、インバータＩＮＶ０に流れる電流を示す。また図１６はインバータ回路の入力電圧に対する出力電圧とインバータに流れる電流のＤＣ特性を示す。
【００１０】
電源投入時、電流源ＩＳ０による充電用コンデンサＣ０の充電が開始され、その上部電極Ａ点は図１５に示すように、ある時定数に従って電位が上昇する。インバータＩＮＶ０の出力Ｃ点の電位は、図１６に示す出力電圧特性に従い、ハイレベルからローレベルに変化する。このとき、図１６に示す電流特性に従ってインバータＩＮＶ０に電流が流れる。Ｔ０のようにリセット期間を十分に確保するためには、充電用コンデンサＣ０を充電する時定数τ０を十分大きくする必要がある。そうすると、充電用コンデンサＣ０の上部電極Ａ点の電位、すなわちインバータＩＮＶ０の入力電圧はａｔ１で示すように緩やかに上昇し、またインバータＩＮＶ０の出力電圧はａｔ２で示すように緩やかに下降し、その結果、Ｔ１のようにインバータＩＮＶ０に長時間ＤＣ電流が流れることになる。
【００１１】
先に挙げた、特許文献１及び特許文献２におけるパワーオンリセット回路においても、時定数回路のコンデンサ上部電極がインバータの入力に接続される構成をとっており、同様の課題を含んでいる。
【００１２】
本発明は、上記の如き従来の課題を解決するためになされたもので、その目的は、消費電流を削減することが可能なパワーオンリセット回路を提供することである。
【課題を解決するための手段】
【００１３】
本発明は、上記の課題を解決するために次のような手段を講じる。
【００１４】
（１）第１の解決手段として、本発明によるパワーオンリセット回路は、電源と接地との間に挿入された、電流源と充電用コンデンサとの直列回路と、前記充電用コンデンサの上部電極に接続されてパワーオンリセット信号を出力するインバータと、前記充電用コンデンサの上部電極と前記インバータの入力との間に挿入された遅延用スイッチング素子と、前記遅延用スイッチング素子のゲート電位を制御するゲート電位制御手段とを備えた構成とされている。
【００１５】
この構成による作用は次のとおりである。リセット期間を十分に確保するために充電用コンデンサの充電時定数を十分大きくすると、充電用コンデンサの上部電極の電位の上昇は緩やかなものとなる。そのままでは、インバータに電流が流れる時間が長くなってしまう。そこで、ゲートがゲート電位制御手段によって制御される遅延用スイッチング素子を追加している。充電用コンデンサが充電されてその上部電極の電位が所定値を上回るまでは遅延用スイッチング素子はオフ状態にあり、インバータの入力電位の上昇が抑えられる。充電用コンデンサの上部電極の電位が所定値を上回ると遅延用スイッチング素子がオン状態に反転し、インバータの入力電位の上昇が開始される。
【００１６】
このように、遅延用スイッチング素子は、充電用コンデンサの充電開始からインバータ入力電位の上昇開始までの間に所定の遅延を確保している。インバータの入力電位は急峻に上昇し、その結果、インバータに電流が流れる時間が短くなり、インバータに流れる電流を削減することができる。
【００１７】
（２）第２の解決手段として、本発明によるパワーオンリセット回路は、上記第１の解決手段において、前記ゲート電位制御手段を次のように構成したものである。それは、前記ゲート電位制御手段が、電源と接地との間に直列接続された電流源と１つ以上の電圧降下用ダイオードからなり、前記電流源と前記電圧降下用ダイオードとの接続点または当該ダイオードどうしの接続点の内のいずれかの接続点が前記遅延用スイッチング素子のゲートに接続された構成とされていることである。
【００１８】
電圧降下用ダイオードの順方向電圧に相当する電圧降下によりゲート電位制御手段の出力電圧を生成し、この出力電圧を遅延用スイッチング素子のゲートに印加する。充電用コンデンサの上部電極の電位が、ゲート電位制御手段の出力電圧に遅延用スイッチング素子のしきい値電圧を加えた電圧よりも高くなると、遅延用スイッチング素子が導通する。電圧降下用ダイオードの個数または順方向電圧の調整により、遅延用スイッチング素子の導通タイミングの制御が容易となる。
【００１９】
（３）第３の解決手段として、本発明によるパワーオンリセット回路は、上記第２の解決手段において、前記ゲート電位制御手段を次のように構成したものである。それは、前記電圧降下用ダイオードの代わりに、ゲートとドレインが接続されたトランジスタが用いられていることである。
【００２０】
トランジスタのゲートとドレインを互いに接続することにより、そのトランジスタをダイオード化することができる。構成素子をトランジスタとすることで半導体装置の集積度が増す。
【００２１】
（４）第４の解決手段として、本発明によるパワーオンリセット回路は、上記第２、第３の解決手段において、前記ゲート電位制御手段にさらに電流遮断用スイッチング素子が直列に接続され、前記電流遮断用スイッチング素子のゲートが前記インバータの出力に接続されているものである。
【００２２】
遅延用スイッチング素子が導通し、インバータの出力が反転してリセットが解除されると、これに応じて電流遮断用スイッチング素子が遮断し、ゲート電位制御手段に電流が流れなくなる。これによって消費電流をさらに抑えることができる。
【００２３】
（５）第５の解決手段として、本発明によるパワーオンリセット回路は、上記第１〜第４の解決手段において、さらに、前記充電用コンデンサの上部電極と電源電圧との間に充電加速用スイッチング素子が挿入され、前記充電加速用スイッチング素子のゲートが前記インバータの出力に接続されたものである。
【００２４】
遅延用スイッチング素子が導通し、インバータの出力が反転しようとする過程において、充電加速用スイッチング素子が導通し、これに応じて充電用コンデンサに対する充電が加速されることになる。したがって、インバータに電流が流れる時間がさらに短縮され、消費電流をさらに削減することができる。また、充電加速用スイッチング素子の導通により充電用コンデンサの充電経路のインピーダンスを低くし、電源電圧変動時にもインバータ入力電位が電源変動に瞬時に追従することになる。その結果、電源変動時に起こる可能性のあるパワーオンリセット信号のチャタリングを抑止することができる。
【００２５】
（６）第６の解決手段として、本発明によるパワーオンリセット回路は、上記第１〜第４の解決手段において、さらに、電源と前記インバータの入力との間に充電加速用スイッチング素子が挿入され、前記充電加速用スイッチング素子のゲートが前記インバータの出力に接続されたものである。充電加速用スイッチング素子の接続位置が上記（５）と相違するだけで、作用効果は（５）と同様である。
【００２６】
（７）第７の解決手段として、本発明によるパワーオンリセット回路は、上記第１〜第６の解決手段において、さらに、前記インバータの入力と接地との間に電位安定用コンデンサが挿入されたものである。
【００２７】
電源投入時には遅延用スイッチング素子がオフしていることから、インバータの入力電位はフローティングとなっていて不安定である。そこで、インバータの入力と接地との間に電位安定用コンデンサを挿入してインバータの入力電位を安定化させることができる。
【００２８】
（８）第８の解決手段として、本発明によるパワーオンリセット回路は、上記第１〜第７の解決手段において、さらに、前記充電用コンデンサの上部電極と接地との間、および、前記インバータの入力と接地との間にそれぞれ挿入された放電用スイッチング素子と、電源電圧の低下を検知して前記両放電用スイッチング素子のゲート電位を制御する放電制御手段とを備えたものである。
【００２９】
放電制御手段は電源電圧の低下を検出すると、両放電用スイッチング素子を導通し、充電用コンデンサを放電するとともに、インバータ入力の寄生容量または電位安定用コンデンサを放電し、初期化する。その結果、電源電圧が短時間でオフオンしたときでも、初期化で電荷が十分に放電されているため、パワーオンリセット信号の出力動作を安定的に開始することができる。
【００３０】
（９）第９の解決手段として、本発明によるパワーオンリセット回路は、上記第８の解決手段において、さらに、電源と前記インバータの入力との間に直列に接続された、充電加速用スイッチング素子と加速停止用スイッチング素子とを備え、前記充電加速用スイッチング素子のゲートは前記インバータの出力に接続され、前記加速停止用スイッチング素子のゲートは前記放電制御手段により制御されるように構成されている。
【００３１】
上記第６の解決手段と同様に、充電加速用スイッチング素子の作用でインバータに電流が流れる時間の短縮化を通じて消費電流の削減を促進することができる。電源電圧変動時にインバータ入力電位を瞬時に追従させ、電源変動時に起こり得るパワーオンリセット信号のチャタリングを抑止することができる。それでいて、電源電圧の低下時には、加速停止用スイッチング素子をオフにすることにより、充電加速用スイッチング素子の効果を阻止し、放電用スイッチング素子の導通による初期化を確実化することができる。
【００３２】
（１０）第１０の解決手段として、本発明によるパワーオンリセット回路は、上記第８、第９の解決手段において、前記充電用コンデンサの上部電極と前記遅延用スイッチング素子の入力との間にさらに充電抑止用ダイオードが挿入されたものである。
【００３３】
電源がオフし、電源電圧が遅延用スイッチング素子のしきい値電圧以下になった時に、充電用コンデンサに蓄えられた電荷が、インバータ入力の寄生容量または電位安定用コンデンサに充電されることを充電抑止用ダイオードの順方向電圧の障壁によって抑止することができる。これにより、インバータの入力は、電源の再投入時においても十分に電荷が放電されており、パワーオンリセット信号の出力動作を安定的に開始することができる。
【００３４】
（１１）第１１の解決手段として、本発明によるパワーオンリセット回路は、上記第１０の解決手段において、前記充電抑止用ダイオードの代わりに、ゲートとドレインが接続されたトランジスタが用いられている。
【００３５】
トランジスタのゲートとドレインを互いに接続することにより、そのトランジスタをダイオード化することができる。構成素子をトランジスタとすることで半導体装置の集積度が増す。
【００３６】
（１２）第１２の解決手段として、本発明によるパワーオンリセット回路は、上記第８〜第１１の解決手段において、さらに、前記充電用コンデンサの上部電極と前記インバータの入力との間にインピーダンス低減用スイッチング素子が挿入され、前記インピーダンス低減用スイッチング素子のゲートと前記インバータの出力が接続されている。
【００３７】
遅延用スイッチング素子が導通し、インバータの出力が反転しようとする過程において、インピーダンス低減用スイッチング素子が導通し、遅延用スイッチング素子と並列に接続されることになる。その結果、充電用コンデンサの上部電極とインバータの入力端子との間のインピーダンスが低減され、インバータの反転が高速化される。したがって、インバータに電流が流れる時間を短縮して消費電流をさらに削減することができ、併せて、電源変動時のインバータのしきい値電圧変動によるチャタリングの抑止が期待できる。
【発明の効果】
【００３８】
本発明によれば、ゲートがゲート電位制御手段により制御される遅延用スイッチング素子を介して電流源で充電される充電用コンデンサの上部電極とインバータを接続することにより、インバータの出力が変化するときに流れる電流を削減できることができる。また、電源電圧変動時のインバータのしきい値電圧が変化することに起因するパワーオンリセット信号のチャタリングを抑止することができる。
【発明を実施するための最良の形態】
【００３９】
以下、本発明にかかわるパワーオンリセット回路の実施の形態を図面に基づいて詳細に説明する。
【００４０】
（実施の形態１）
図１は本発明の実施の形態１におけるパワーオンリセット回路の構成を示す回路図である。同図に示すパワーオンリセット回路は、電源ＶＤＤと接地との間に電流源ＩＳ０と充電用コンデンサＣ０の直列回路が挿入され、充電用コンデンサＣ０の上部電極Ａ点に、遅延用スイッチング素子としてのＰＭＯＳトランジスタＰ０を介して、パワーオンリセット信号を出力するインバータＩＮＶ０の入力Ｂ点が接続され、インバータＩＮＶ０の出力Ｃ点にパワーオンリセット信号ＰＯＲを出力するインバータＩＮＶ１の入力が接続されている。遅延用スイッチング素子としてのＰＭＯＳトランジスタＰ０は、そのソースが充電用コンデンサＣ０の上部電極Ａ点に接続され、そのドレインがインバータＩＮＶ０の入力Ｂ点に接続され、トランジスタＰ０のゲート電位をゲート電位制御回路１によって制御するように構成されている。電流源ＩＳ０は、抵抗素子やトランジスタで構成される。先に説明した図１４に示す従来回路との相違点は、充電用コンデンサＣ０の上部電極Ａ点とインバータＩＮＶ０の入力Ｂ点との間に、ゲートがゲート電位制御回路１で制御されるトランジスタＰ０が挿入されている点である。
【００４１】
本実施の形態のパワーオンリセット回路の動作を、図２を用いて説明する。図２は図１に示すパワーオンリセット回路の各点（電源ＶＤＤ、Ａ点、Ｂ点、Ｃ点、ＰＯＲ）の電位の変化と、インバータＩＮＶ０に流れる電流を示す。
【００４２】
電源投入直後は、充電用コンデンサＣ０の上部電極Ａ点の電位はローレベル、インバータＩＮＶ０の入力Ｂ点はローレベル、インバータＩＮＶ０の出力Ｃ点はハイレベルにあり、インバータＩＮＶ１の出力であるパワーオンリセット信号ＰＯＲはローレベルとなり、リセットが出力されている。
【００４３】
その後、電流源ＩＳ０により充電用コンデンサＣ０が充電され、充電用コンデンサＣ０の上部電極Ａ点の電位が緩やかに上昇する。ゲート電位制御回路１の出力電位をＶＤとし、ＰＭＯＳトランジスタＰ０のしきい値電圧をＶｔｐとする。Ａ点の電位がＶＤ＋｜Ｖｔｐ｜よりも高くなるまでＰＭＯＳトランジスタＰ０はオフしており、Ｂ点の電位は変化しない。Ａ点の電位がＶＤ＋｜Ｖｔｐ｜よりも高くなるとＰＭＯＳトランジスタＰ０がオンし、Ｂ点がおよそＶＤ＋｜Ｖｔｐ｜の電位まで急峻に上昇する。これがＰＭＯＳトランジスタＰ０の遅延作用である。
【００４４】
Ｂ点の電位がインバータＩＮＶ０のしきい値電圧よりも高くなると、インバータＩＮＶ０の出力がローレベルになり、インバータＩＮＶ１の出力であるパワーオンリセット信号ＰＯＲはハイレベルとなり、リセットが解除される。
【００４５】
本実施の形態によれば、ＶＤ＋｜Ｖｔｐ｜がインバータＩＮＶ０のしきい値電圧よりも高くなるようにゲート電位制御回路１の出力電位ＶＤを調整することにより、Ｂ点の電位がインバータＩＮＶ０のしきい値電圧よりも高くなるまでの時間を短くすることができる。すなわち、Ｔ０のようにリセット期間を十分に確保するために充電用コンデンサＣ０の充電時定数τ０を十分大きくしており、充電用コンデンサＣ０の上部電極Ａ点の電位がａｔ１で示すように緩やかに上昇している。それにもかかわらず、インバータＩＮＶ０の入力Ｂ点はａｔ３に示すように急峻に上昇する。その結果、Ｔ２に示すようにインバータＩＮＶ０に電流が流れる時間が短くなり、インバータＩＮＶ０に流れる電流を削減することができる。
【００４６】
また、電源電圧変動時のインバータＩＮＶ０のしきい値電圧が変化することに起因するパワーオンリセット信号ＰＯＲのチャタリングを抑止することができる。これは、電磁波を整流して内部電源を得る非接触ＩＣカードのような用途において、動作の安定を確保する上で有効となる。
【００４７】
（実施の形態２）
本発明の実施の形態２はゲート電位制御回路１の具体的構成にかかわるものである。図３は本発明の実施の形態２におけるパワーオンリセット回路の構成を示す回路図である。ゲート電位制御回路１は、電源ＶＤＤと接地との間に直列接続された電流源ＩＳ１と２つの電圧降下用ダイオードＤ０，Ｄ１からなり、電流源ＩＳ１と電圧降下用ダイオードＤ０の接続点を遅延用スイッチング素子であるＰＭＯＳトランジスタＰ０のゲートに接続する構成である。
【００４８】
本実施形態では、２個の電圧降下用ダイオードを用いているが、１個または３個以上の電圧降下用ダイオードを用いてもよい。また、本実施形態ではゲート電位制御回路１の出力は直列接続された電流源ＩＳ１と電圧降下用ダイオードＤ０の接続点としているが、直列接続された電圧降下用ダイオードのその他の接続点を出力としてもよい。
【００４９】
図示例の場合、２つの電圧降下用ダイオードＤ０，Ｄ１の順方向電圧に相当する電圧降下によりゲート電位制御回路１の出力電圧ＶＤを生成し、この出力電圧ＶＤをＰＭＯＳトランジスタＰ０のゲートに印加している。充電用コンデンサＣ０の上部電極Ａの電位が、ゲート電位制御回路１の出力電圧ＶＤにＰＭＯＳトランジスタＰ０のしきい値電圧｜Ｖｔｐ｜を加えた電圧ＶＤ＋｜Ｖｔｐ｜よりも高くなると、ＰＭＯＳトランジスタＰ０がオンになる。電圧降下用ダイオードの個数または順方向電圧の調整により、ＰＭＯＳトランジスタＰ０のオンのタイミングの制御が容易となる。
【００５０】
（実施の形態３）
本発明の実施の形態３もゲート電位制御回路１の具体的構成にかかわるものである。図４は本発明の実施の形態３におけるパワーオンリセット回路の構成を示す回路図である。ゲート電位制御回路１は、電源ＶＤＤと接地の間に直列接続された電流源ＩＳ１とＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ０からなり、トランジスタＰ１，Ｎ０のゲートは、トランジスタＰ１とＮ０の接続点と接続されており、電流源ＩＳ１とＰＭＯＳトランジスタＰ１との接続点をＰＭＯＳトランジスタＰ０のゲートに接続する構成である。これは、実施の形態２の図３において、電圧降下用ダイオードＤ０，Ｄ１の代わりに、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ０を用いて、それぞれのゲートとドレインを互いに接続することによりダイオード化したものに相当する。
【００５１】
本実施形態では、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを１個ずつ用いて構成しているが、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの数や接続の順番を変えて構成してもよい。構成素子がトランジスタとされていることから、半導体装置の集積度が増す。
【００５２】
（実施の形態４）
本発明の実施の形態４は、上記の実施の形態２において、さらに消費電流の削減を図るものである。図５は本発明の実施の形態４におけるパワーオンリセット回路の構成を示す回路図である。図３に示した実施の形態２との相違点は、ゲート電位制御回路１における電流源ＩＳ１と電圧降下用ダイオードＤ０，Ｄ１の直列接続にさらに、電流遮断用スイッチング素子としてのＮＭＯＳトランジスタＮ１が接続されている点である。ＮＭＯＳトランジスタＮ１のゲートは、インバータＩＮＶ０の出力Ｃ点と接続されている。
【００５３】
この実施形態によれば、電源投入直後はＡ点、Ｂ点、ＰＯＲ信号はローレベルにあり、Ｃ点はハイレベルにあるので、ＮＭＯＳトランジスタＮ１はオンされているが、充電用コンデンサＣ０が充電されリセット信号が解除された後、すなわちＰＯＲ信号がハイレベルになった後は、Ｃ点はローレベルにあり、ＮＭＯＳトランジスタＮ１はオフする。これにより、リセット信号解除後は、ゲート電位制御回路１にＤＣ電流が流れないようにすることができる。これにより、消費電流の削減を促進することができる。
【００５４】
本実施形態では、電圧降下用ダイオードＤ１と接地の間にＮＭＯＳトランジスタＮ１を挿入しているが、電流源ＩＳ１と電圧降下用ダイオードの直列接続回路のいずれの接続点にＮＭＯＳトランジスタを挿入する構成でもよい。また、ＮＭＯＳトランジスタを挿入する代わりにＰＭＯＳトランジスタを挿入し、そのゲートをインバータＩＮＶ１の出力と接続する構成でもよい。
【００５５】
なお、本実施の形態の構成を図４に示す実施の形態３に適用してもよい。
【００５６】
（実施の形態５）
本発明の実施の形態５は、上記の実施の形態２において、さらに消費電流の削減を図るとともに、電源電圧の変動に対応するものである。図６は本発明の実施の形態５におけるパワーオンリセット回路の構成を示す回路図である。図３に示した実施の形態２との相違点は、電源ＶＤＤと充電用コンデンサＣ０の上部電極Ａ点との間に充電加速用スイッチング素子としてのＰＭＯＳトランジスタＰ２を接続し、ＰＭＯＳトランジスタＰ２のゲートをインバータＩＮＶ０の出力に接続している点である。
【００５７】
この実施形態によれば、電源投入後、充電用コンデンサＣ０が充電され、Ｂ点の電位がインバータＩＮＶ０のしきい値電圧より高くなり、インバータＩＮＶ０の出力がローレベルになると、ＰＭＯＳトランジスタＰ２がオンされ、充電用コンデンサＣ０の充電が加速される。そのため、インバータＩＮＶ０に電流が流れる時間がさらに短縮され、消費電流をさらに削減することができる。
【００５８】
また、ＰＭＯＳトランジスタＰ２がオンしている状態では、充電用コンデンサＣ０を充電する経路のインピーダンスが低いため、電源電圧変動時にもＢ点の電位は電源変動に瞬時に追従することになる。したがって、電源変動時に起こる可能性のあるパワーオンリセット信号のチャタリングを抑止することができる。
【００５９】
本実施形態では示していないが、電源投入直後にＰＭＯＳトランジスタＰ２が直ちにオンすることを抑止するために、電源ＶＤＤとＰＭＯＳトランジスタＰ２との間にコンデンサを接続して、電源電圧上昇時は電源ＶＤＤとカップリングしてＣ点が上昇するようにしてもよい。
【００６０】
なお、本実施の形態の構成は、図１に示す実施の形態１に適用してもよいし、図４に示す実施の形態３、図５に示す実施の形態４に適用してもよい。
【００６１】
（実施の形態６）
本発明の実施の形態６は、上記実施の形態５の変形に相当するものである。図７は本発明の実施の形態６におけるパワーオンリセット回路の構成を示す回路図である。図３に示した実施の形態２との相違点は、電源ＶＤＤとインバータＩＮＶ０の入力Ｂ点との間に充電加速用スイッチング素子としてのＰＭＯＳトランジスタＰ３を接続し、ＰＭＯＳトランジスタＰ３のゲートをインバータＩＮＶ０の出力に接続している点である。
【００６２】
この実施形態により期待される効果は、図６に示した実施の形態５に期待される効果と同様である。すなわち、インバータＩＮＶ０に電流が流れる時間が短縮され、消費電流をさらに削減することができる。また、電源変動時に起こる可能性のあるパワーオンリセット信号のチャタリングを抑止することができる。
【００６３】
なお、電源投入直後にＰＭＯＳトランジスタＰ２が直ちにオンすることを抑止するために、電源ＶＤＤとＰＭＯＳトランジスタＰ３の間にコンデンサを接続して、電源電圧上昇時は電源ＶＤＤとカップリングしてＣ点が上昇するようにしてもよい。
【００６４】
なお、本実施の形態の構成は、図１に示す実施の形態１に適用してもよいし、図４に示す実施の形態３、図５に示す実施の形態４に適用してもよい。
【００６５】
（実施の形態７）
本発明の実施の形態７は、上記の実施の形態２において、さらに動作の安定化を図るものである。図８は本発明の実施の形態７におけるパワーオンリセット回路の構成を示す回路図である。図３に示した実施の形態２との相違点は、インバータＩＮＶ０の入力Ｂ点と接地との間に電位安定用コンデンサＣ１を接続している点である。
【００６６】
この実施形態によれば、電源投入時、遅延用スイッチング素子であるＰＭＯＳトランジスタＰ０がオフしているためにフローティングとなっているインバータＩＮＶ０の入力Ｂ点の電位を安定化させることができる。これにより、電源投入時にＢ点が寄生容量による電源電圧とのカップリングにより電位が変動し、誤動作を引き起こすのを抑止することができる。
【００６７】
なお、本実施の形態の構成は、図１に示す実施の形態１に適用してもよいし、図４に示す実施の形態３、図５に示す実施の形態４、図６に示す実施の形態５、図７に示す実施の形態６に適用してもよい。
【００６８】
（実施の形態８）
本発明の実施の形態８は、電源電圧が短時間でオフオンしたときでも、パワーオンリセット信号の出力動作を安定的に開始できるようにするものである。図９は本発明の実施の形態８におけるパワーオンリセット回路の構成を示す回路図である。図８に示した実施の形態７との相違点は、電源電圧低下時に充電用コンデンサＣ０の電荷を放電するための放電用スイッチング素子としてのＮＭＯＳトランジスタＮ２をＡ点と接地との間に接続し、同じく電源電圧低下時に電位安定用コンデンサＣ１の電荷を放電するための放電用スイッチング素子としてのＮＭＯＳトランジスタＮ３をＢ点と接地との間に接続し、これら両ＮＭＯＳトランジスタＮ２，Ｎ３のゲート電位を制御する放電制御回路２を具備している点である。
【００６９】
放電制御回路２は、電源電圧の低下を検知するとハイレベルを出力し、ＮＭＯＳトランジスタＮ２，Ｎ３をオンし、充電用コンデンサＣ０、電位安定用コンデンサＣ１の電荷を放電する。この実施形態によれば、電源電圧が短時間でオフオンしたときでも、充電用コンデンサＣ０、電位安定用コンデンサＣ１の電荷が十分に放電されているため、パワーオンリセット信号の出力動作を安定的に開始することができる。
【００７０】
なお、本実施の形態の構成は、図１に示す実施の形態１に適用してもよいし、図３に示す実施の形態２、図４に示す実施の形態３、図５に示す実施の形態４、図６に示す実施の形態５、図７に示す実施の形態６に適用してもよい。
【００７１】
（実施の形態９）
本発明の実施の形態９は、電流削減とチャタリング抑止に加えて、電源電圧低下時の初期化を確実化するものである。図１０は本発明の実施の形態９におけるパワーオンリセット回路の構成を示す回路図である。図９に示した実施の形態８との相違点は、電源電圧とインバータの入力Ｂ点との間に、充電加速用スイッチング素子としてのＰＭＯＳトランジスタＰ４と加速停止用スイッチング素子としてのＰＭＯＳトランジスタＰ５を直列に接続しており、ＰＭＯＳトランジスタＰ４のゲートはインバータＩＮＶ０の出力と接続され、ＰＭＯＳトランジスタＰ５のゲートは放電制御回路２の出力と接続されている点である。
【００７２】
充電加速用スイッチング素子であるＰＭＯＳトランジスタＰ４の効果は、図７に示した実施の形態６におけるＰＭＯＳトランジスタＰ３の効果と同様であり、リセット解除後、充電用コンデンサＣ０を充電する経路のインピーダンスを低くし充電用コンデンサＣ０を急速に充電することで、インバータＩＮＶ０に流れる電流の削減と、パワーオンリセット信号のチャタリングを抑止することにある。
【００７３】
また、電源電圧低下を検知し放電制御回路２の出力がハイレベルになったとき、加速停止用スイッチング素子であるＰＭＯＳトランジスタＰ５がオフすることにより、ＰＭＯＳトランジスタＰ４に電流が流れなくなり、ＮＭＯＳトランジスタＮ２，Ｎ３によるコンデンサの放電つまりは初期化が確実に行える。
【００７４】
なお、ＰＭＯＳトランジスタＰ５のドレインを充電用コンデンサＣ０の上部電極Ａに接続してもよい。
【００７５】
（実施の形態１０）
本発明の実施の形態１０は、上記の実施の形態８において、電源の再投入時においてもパワーオンリセット信号の出力動作を安定的に開始させるものである。図１１は本発明の実施の形態１０におけるパワーオンリセット回路の構成を示す回路図である。図９に示した実施の形態８との相違点は、充電用コンデンサＣ０の上部電極と遅延用スイッチング素子であるＰＭＯＳトランジスタＰ０の間に充電抑止用ダイオードＤ２が接続されている点である。
【００７６】
この実施形態によれば、電源がオフし、電源ＶＤＤがトランジスタのしきい値電圧以下になった時に、充電用コンデンサＣ０に蓄えられた電荷が、電位安定用コンデンサＣ１もしくはＢ点に寄生する容量に充電されることを、充電抑止用ダイオードＤ２の順方向電圧の障壁によって抑止することができる。これにより、インバータＩＮＶ０の入力Ｂ点は、電源の再投入時においても十分に電荷が放電されており、パワーオンリセット信号の出力動作を安定的に開始することができる。
【００７７】
なお、本実施の形態の構成は、図１に示す実施の形態１に適用してもよいし、図３に示す実施の形態２、図４に示す実施の形態３、図５に示す実施の形態４、図６に示す実施の形態５、図７に示す実施の形態６、図８に示す実施の形態７に適用してもよい。
【００７８】
（実施の形態１１）
本発明の実施の形態１１は、上記実施の形態１０の変形に相当するものである。図１２は本発明の実施の形態１１におけるパワーオンリセット回路の構成を示す回路図である。図１１に示した実施の形態１０との相違点は、充電抑止用ダイオードＤ２の代わりにＮＭＯＳトランジスタＮ４を用いており、ＮＭＯＳトランジスタＮ４のゲートがＡ点と接続されている点である。これは、ＮＭＯＳトランジスタＮ４のゲートとドレインを互いに接続することによりダイオード化したものに相当する。本実施形態で期待される効果は、図１１に示した第１０の実施形態の効果と同様であり、また、構成素子がトランジスタとされていることから、半導体装置の集積度が増す。
【００７９】
（実施の形態１２）
図１３は本発明の実施の形態１２におけるパワーオンリセット回路の構成を示す回路図である。図１１に示した実施の形態１０との相違点は、充電用コンデンサＣ０の上部電極Ａ点とインバータＩＮＶ０の入力Ｂ点との間にインピーダンス低減用スイッチング素子としてのＰＭＯＳトランジスタＰ６を接続し、ＰＭＯＳトランジスタＰ６のゲートをインバータＩＮＶ０の出力に接続している点である。
【００８０】
この実施形態によれば、電源投入後、充電用コンデンサＣ０が充電されＡ点の電位が上昇し、ＰＭＯＳトランジスタＰ０がオンする電位まで達した後、Ｂ点の電位が上昇し、Ｂ点の電位がインバータＩＮＶ０のしきい値電圧より高くなり、インバータＩＮＶ０の出力がローレベルになったときに、ＰＭＯＳトランジスタＰ６がオンし、ＰＭＯＳトランジスタＰ０との並列接続によりＡ点とＢ点が低インピーダンスで導通する。導通前のＡ点とＢ点の電位差をそれぞれＶＡＢとすると、導通後のＢ点の電位は、充電用コンデンサＣ０とコンデンサＣ１でＶＡＢを容量分圧した電位が重畳された電位になる。これにより、Ｂ点の電位はインバータＩＮＶ０のしきい値電圧よりも急激に高くなり、インバータＩＮＶ０に電流が流れる時間の短縮による消費電流の削減と電源変動時のインバータのしきい値電圧変動によるチャタリングの抑止が期待できる。
【００８１】
なお、本実施の形態の構成は、図１に示す実施の形態１に適用してもよいし、図３に示す実施の形態２、図４に示す実施の形態３、図５に示す実施の形態４、図６に示す実施の形態５、図７に示す実施の形態６、図８に示す実施の形態７、図９に示す実施の形態８、図１０に示す実施の形態９に適用してもよい。
【００８２】
なお、上記いずれの実施の形態においても、後段のインバータＩＮＶ１を省略してもよい。
【産業上の利用可能性】
【００８３】
本発明のパワーオンリセット回路は、回路内部のインバータに電流が長時間流れることを防止することを特徴としており、パワーオンリセットを必要とする全ての半導体装置に有用である。非接触ＩＣカードやＲＦＩＤのように、ＲＦ給電を行うような用途では、大電流消費による電源変動を防止できるため特に有用である。
【図面の簡単な説明】
【００８４】
【図１】本発明の実施の形態１におけるパワーオンリセット回路の構成を示す回路図
【図２】実施の形態１のパワーオンリセット回路の動作を説明する波形図
【図３】本発明の実施の形態２におけるパワーオンリセット回路の構成を示す回路図
【図４】本発明の実施の形態３におけるパワーオンリセット回路の構成を示す回路図
【図５】本発明の実施の形態４におけるパワーオンリセット回路の構成を示す回路図
【図６】本発明の実施の形態５におけるパワーオンリセット回路の構成を示す回路図
【図７】本発明の実施の形態６におけるパワーオンリセット回路の構成を示す回路図
【図８】本発明の実施の形態７におけるパワーオンリセット回路の構成を示す回路図
【図９】本発明の実施の形態８におけるパワーオンリセット回路の構成を示す回路図
【図１０】本発明の実施の形態９におけるパワーオンリセット回路の構成を示す回路図
【図１１】本発明の実施の形態１０におけるパワーオンリセット回路の構成を示す回路図
【図１２】本発明の実施の形態１１におけるパワーオンリセット回路の構成を示す回路図
【図１３】本発明の実施の形態１２におけるパワーオンリセット回路の構成を示す回路図
【図１４】従来の技術におけるパワーオンリセット回路の構成を示す回路図
【図１５】従来の技術のパワーオンリセット回路の動作を説明する波形図
【図１６】従来の技術のパワーオンリセット回路のインバータの特性を説明する図
【符号の説明】
【００８５】
１  ゲート電位制御回路
２  放電制御回路
ＩＳ０，ＩＳ１  電流源
Ｃ０  充電用コンデンサ
Ｃ１  電位安定用コンデンサ
Ｐ０  遅延用スイッチング素子としてのＰＭＯＳトランジスタ
Ｐ１  ダイオード化されたＰＭＯＳトランジスタ
Ｐ２，Ｐ３，Ｐ４  充電加速用スイッチング素子としてのＰＭＯＳトランジスタ
Ｐ５  加速停止用スイッチング素子としてのＰＭＯＳトランジスタ
Ｐ６  インピーダンス低減用スイッチング素子としてのＰＭＯＳトランジスタ
Ｎ０  ダイオード化されたＮＭＯＳトランジスタ
Ｎ１  電流遮断用スイッチング素子としてのＮＭＯＳトランジスタ
Ｎ２，Ｎ３  放電用スイッチング素子としてのＮＭＯＳトランジスタ
Ｎ４  ダイオード化されたＮＭＯＳトランジスタ
Ｄ０，Ｄ１  電圧降下用ダイオード
Ｄ２  充電抑止用ダイオード
ＩＮＶ０，ＩＮＶ１  インバータ
【図１】
2005159996.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2005159996.tif 000015
【図１４】
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【図１５】
2005159996.tif 000017
【図１６】
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