(57)【要約】      （修正有）【課題】ハーモニックロック状態とデッドロック状態とを回避できる遅延同期ループ回路を提供する。【解決手段】入力クロック信号とフィードバック信号との位相差及び周波数差に対応するアップ信号とダウン信号とを発生させる位相周波数検出器１００と、充電ポンプ回路２００と、ループ・フィルタ３００と、入力クロック信号を所定の時間遅延させてフィードバック信号を発生させ、互いに異なる位相を有する制御信号を発生させる電圧制御遅延ライン４００とを備え、前記制御信号を入力し、初期化信号とコースロック検出信号とを発生させて前記位相周波数検出器と充電ポンプ回路とを制御することで、入力クロック信号の周期をＴｉｎ、遅延時間をＴｄとするとき、ＴｄがＴｉｎの１/２倍より小さいか２倍より大きくなるときＴｉｎ/２＜Ｔｄ＜２×Ｔｉｎの範囲に入るように制御するコースロック検出器５００とを具備する。【選択図】図６
2005136964.tif 000002
【特許請求の範囲】
【請求項１】
入力クロック信号、フィードバック信号及び初期化信号を受信し、前記初期化信号の制御下に前記入力クロック信号と前記フィードバック信号との間の位相差及び周波数差に対応するアップ信号とダウン信号とを発生させる位相周波数検出器と、
前記アップ信号、前記ダウン信号及びコースロック（ｃｏａｒｓｅ  ｌｏｃｋ）検出信号を受信し、これらの信号の状態によって変化する電流信号を発生させる充電ポンプ回路と、
前記充電ポンプ回路から前記電流信号を受信し、ローパスフィルタリングして直流電圧信号を発生させるループ・フィルタと、
前記入力クロック信号と前記直流電圧信号とを受信し、前記直流電圧信号の制御下に前記入力クロック信号を所定の時間遅延させて前記フィードバック信号を発生させ、互いに異なる位相を有する制御信号を発生させる電圧制御遅延ラインと、
前記制御信号を受信し、前記初期化信号と前記コースロック検出信号とを発生させて前記位相周波数検出器と前記充電ポンプ回路とを制御することで、入力クロック信号の周期をＴｉｎ、遅延時間をＴｄとするとき、ＴｄがＴｉｎの１/２倍より小さいか２倍より大きくなるときＴｉｎ/２＜Ｔｄ＜２×Ｔｉｎの範囲に入るように制御するコースロック検出器と、
を具備することを特徴とする遅延同期ループ回路。
【請求項２】
前記電圧制御遅延ラインは
第１乃至第Ｎ遅延要素が互いにカスケード連結されており、前記直流電圧信号の制御下に前記入力クロック信号を所定時間遅延させる遅延部と、
前記Ｎ個の遅延要素のうち一部遅延要素の入力信号と出力信号とを利用して第１乃至第５制御信号を発生させる制御信号発生部と、を具備することを特徴とする請求項１記載の遅延同期ループ回路。
【請求項３】
前記制御信号発生部は、
前記第１遅延要素の入力信号と第１遅延要素の出力信号とを用いて前記第１制御信号を発生させる第１制御信号発生回路と、
前記第２遅延要素の入力信号と前記第２遅延要素の出力信号とを用いて前記第２制御信号を発生させる第２制御信号発生回路と、
前記第３遅延要素の入力信号と前記第３遅延要素の出力信号とを用いて前記第３制御信号を発生させる第３制御信号発生回路と、
前記第４遅延要素の入力信号と前記第４遅延要素の出力信号とを用いて前記第４制御信号を発生させる第４制御信号発生回路と、
前記Ｎ遅延要素の入力信号と前記第Ｎ遅延要素の出力信号とを用いて前記第５制御信号を発生させる第５制御信号発生回路と、を具備することを特徴とする請求項２記載の遅延同期ループ回路。
【請求項４】
前記Ｎは７であることを特徴とする請求項２または請求項３記載の遅延同期ループ回路
【請求項５】
前記第１制御信号発生回路は、
前記第１遅延要素の出力信号を反転させるインバータと、
前記第１遅延要素の入力信号と前記インバータの出力信号とを受信してＮＡＮＤ演算を実行するＮＡＮＤ回路と、を具備することを特徴とする請求項３記載の遅延同期ループ回路。
【請求項６】
前記第２制御信号発生回路は、
前記第２遅延要素の出力信号を反転させるインバータと、
前記第２遅延要素の入力信号と前記インバータの出力信号とを受信してＡＮＤ演算を実行するＡＮＤ回路と、を具備することを特徴とする請求項３記載の遅延同期ループ回路。
【請求項７】
前記第３制御信号発生回路は、
前記第３遅延要素の出力信号を反転させるインバータと、
前記第３遅延要素の入力信号と前記インバータの出力信号とを受信してＡＮＤ演算を実行するＡＮＤ回路と、を具備することを特徴とする請求項３記載の遅延同期ループ回路。
【請求項８】
前記第４制御信号発生回路は、
前記第４遅延要素の出力信号を反転させるインバータと、
前記第４遅延要素の入力信号と前記インバータの出力信号とを受信してＮＡＮＤ演算を実行するＮＡＮＤ回路と、を具備することを特徴とする請求項３記載の遅延同期ループ回路。
【請求項９】
前記第５制御信号発生回路は、
前記第Ｎ遅延要素の出力信号を反転させるインバータと、
前記第Ｎ遅延要素の入力信号と前記インバータの出力信号とを受信してＡＮＤ演算を実行するＡＮＤ回路と、を具備することを特徴とする請求項３記載の遅延同期ループ回路。
【請求項１０】
前記各遅延要素は、
第１電源電圧に連結されたソースと、バイアス電圧が印加されるゲートとを有する第１ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのドレインに連結されたソースと、入力信号が印加されるゲートと出力信号に結合されたドレインとを有する第２ＰＭＯＳトランジスタと、
前記出力信号に結合されたドレインと、前記入力信号が印加されるゲートとを有する第１ＮＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタのソースに連結されたドレインと、前記直流電圧信号が印加されるゲートと、第２電源電圧に連結されたソースとを有する第２ＮＭＯＳトランジスタ、とを具備することを特徴とする請求項２記載の遅延同期ループ回路。
【請求項１１】
前記コースロック検出器は、
前記第１制御信号が印加される入力端子とリセット端子、前記第２制御信号が印加されるクロック端子、及び出力端子を有し、前記第２制御信号の制御下に前記第１制御信号をラッチする第１ラッチ回路と、
前記第１制御信号が印加される入力端子とリセット端子、前記第３制御信号が印加されるクロック端子、及び出力端子を有し、前記第３制御信号の制御下に前記第１制御信号をラッチする第２ラッチ回路と、
前記第１ラッチ回路の出力信号と前記第２ラッチ回路の出力信号とを受信し、ＡＮＤ演算を実行する第１ＡＮＤ回路と、
前記第１ＡＮＤ回路の出力信号が印加される入力端子、前記第５制御信号が印加されるクロック端子、及び出力端子を有し、前記第５制御信号の制御下に前記コースロック検出信号を出力するフリップ・フロップ回路と、
前記コースロック検出信号と前記第４制御信号とを受信してＡＮＤ演算を実行し、前記初期化信号を出力する第２ＡＮＤ回路と、を具備することを特徴とする請求項２記載の遅延同期ループ回路。
【請求項１２】
前記第１ラッチ回路は、前記第２制御信号の先端で前記第１制御信号をラッチし、前記第２ラッチ回路は前記第３制御信号の先端で前記第１制御信号をラッチすることを特徴とする請求項１１記載の遅延同期ループ回路。
【請求項１３】
前記フリップ・フロップ回路は、前記第５制御信号の先端で前記コースロック検出信号を出力することを特徴とする請求項１１記載の遅延同期ループ回路。
【請求項１４】
前記位相周波数検出器は、
前記第１状態の信号が印加される入力端子、前記入力クロック信号が印加されるクロック端子、リセット信号が印加されるリセット端子、及び前記アップ信号が出力される出力端子を有する第１フリップ・フロップ回路と、
前記第１状態の信号が印加される入力端子、前記フィードバック信号が印加されるクロック端子、前記リセット信号が印加されるリセット端子、及び前記ダウン信号が出力される出力端子を有する第２フリップ・フロップ回路と、
前記アップ信号と前記ダウン信号とを受信し、ＮＡＮＤ演算を実行するＮＡＮＤ回路と、
前記ＮＡＮＤ回路の出力信号と前記初期化信号とを受信してＡＮＤ演算を実行し、前記リセット信号を出力するＡＮＤ回路と、を具備することを特徴とする請求項１記載の遅延同期ループ回路。
【請求項１５】
前記充電ポンプ回路は、
前記アップ信号を反転させるインバータと、
第１電源電圧に連結されたソースと、前記インバータの出力端子に連結されたゲートと、前記直流電圧信号に結合されたドレインとを有する第１ＰＭＯＳトランジスタと、
前記直流電圧信号に結合されたドレイン端子と、前記ダウン信号が印加されるゲートと、第２電源電圧に連結されたソースとを有するＮＭＯＳトランジスタと、
前記第１電源電圧に連結されたソースと、前記コースロック検出信号が印加されるゲートと、前記直流電圧信号に結合されたドレインとを有する第２ＮＭＯＳトランジスタと、を具備することを特徴とする請求項１記載の遅延同期ループ回路。
【請求項１６】
前記ループ・フィルタは、
前記第１ＰＭＯＳトランジスタのドレインと前記第２電源電圧との間に連結されたキャパシタを具備することを特徴とする請求項１５記載の遅延同期ループ回路。
【請求項１７】
入力クロック信号、フィードバック信号、及び初期化信号を受信し、前記初期化信号の制御下に前記入力クロック信号と前記フィードバック信号との間の位相差及び周波数差に対応するアップ信号とダウン信号とを発生させる段階と、
前記アップ信号、前記ダウン信号、及びコースロック検出信号を受信し、これらの信号の状態によって変化する電流信号を発生させる段階と、
前記電流信号を受信し、ローパス（ｌｏｗ  ｐａｓｓ）フィルタリングして直流電圧信号を発生させる段階と、
前記入力クロック信号と前記直流電圧信号とを受信し、前記直流電圧信号の制御下に前記入力クロック信号を所定の時間遅延させて前記フィードバック信号及び互いに異なる位相を有する第１乃至第５制御信号を発生させる段階と、
前記第１乃至第５制御信号を受信し、前記初期化信号と前記コースロック検出信号とを発生させ、入力クロック信号の周期をＴｉｎ、遅延時間をＴｄとするときＴｄがＴｉｎの１/２倍より小さいか２倍より大きいときＴｉｎ/２＜Ｔｄ＜２×Ｔｉｎの範囲に入るように制御する段階と、
を具備することを特徴とするクロック信号発生方法。
【請求項１８】
前記初期化信号と前記コースロック（ｃｏａｒｓｅ  ｌｏｃｋ）検出信号とを発生させる段階は、
前記第２制御信号の制御下に前記第１制御信号をラッチして第１信号を出力する第１段階と、
前記第３制御信号の制御下に前記第１制御信号をラッチして第２信号を出力する第２段階と、
前記第１信号と前記第２信号とを受信しＡＮＤ演算を実行して第３信号を出力する第３段階と、
前記第３信号を受信し前記第５制御信号の制御下に前記コースロック検出信号を出力する第４段階と、
前記コースロック検出信号と前記第４制御信号とを受信してＡＮＤ演算を実行して前記初期化信号を発生させる第５段階と、を具備することを特徴とする請求項１７記載のクロック信号発生方法。
【請求項１９】
前記第１段階は、前記第２制御信号の先端で前記第１制御信号をラッチし、前記第２段階は前記第３制御信号の先端で前記第１制御信号をラッチすることを特徴とする請求項１８記載のクロック信号発生方法。
【請求項２０】
前記第４段階は、前記第５制御信号の先端で前記コースロック検出信号を出力することを特徴とする請求項１８記載のクロック信号発生方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は遅延同期ループ回路（Ｄｅｌａｙ−Ｌｏｃｋｅｄ  Ｌｏｏｐ  ｃｉｒｃｕｉｔ：以下、ＤＬＬと称する）に係り、特に広い範囲の遅延時間に対して安全にロック状態に至ることができる遅延同期ループ回路に関する。
【背景技術】
【０００２】
遅延同期ループ回路は入力クロック信号と同一周期を有し、入力クロック信号の周期と同一の遅延時間を有する周期信号を出力する回路である。
図１は従来の遅延同期ループ回路の一例を示す。図１に示すように、遅延同期ループ回路は位相検出器１０（ｐｈａｓｅ  Ｄｅｔｅｃｔｏｒ：以下、ＰＤと称する）、充電ポンプ回路２０、ループ・フィルタ３０及び電圧制御遅延ライン４０（以下、ＶＣＤＬと称する）を含む。ＰＤ１０は入力クロック信号ＦＩＮとフィードバック信号ＦＦＥＥＤを受信し、これらの信号の間の位相差を検出しアップ信号とダウン信号とを発生させる。充電ポンプ回路２０は、アップ信号とダウン信号とを受信し、これらの信号によって変化する電流信号を発生させる。ループ・フィルタ３０は充電ポンプ回路２０からの電流信号を受信しローパスフィルタリングして直流電圧信号ＶＦＬＴを発生させる。ＶＣＤＬ４０は入力クロック信号ＦＩＮと直流電圧信号ＶＦＬＴとを受信し、直流電圧信号の制御下に入力クロック信号ＦＩＮを所定の時間遅延させる。ＶＣＤＬ４０によって遅延された信号は出力信号ＤＬＬＯになり、またフィードバック信号ＦＦＥＥＤになる。
【０００３】
図２乃至図５は、図１のような従来のＤＬＬで遅延時間Ｔｄの条件に応じてロックが掛かる状態を示すタイミング図である。図２はＴｉｎ/２＜Ｔｄ＜２×Ｔｉｎである場合、ロックが掛かる状態を示す。図３はＴｄ≧２×Ｔｉｎである場合ロックが掛かる状態を示し、図４はＴｄ≦Ｔｉｎ/２である場合ロックが掛かる状態を示す。図５はＰＤではなく位相周波数検出器（Ｐｈａｓｅ  Ｆｒｅｑｕｅｎｃｙ  Ｄｅｔｅｃｔｏｒ：以下、ＰＦＤと称する）を使用する場合で、ＰＦＤの初期化状態が歪曲されてダウン信号を送らなければならないのにアップ信号を送る場合ＶＣＤＬの出力は歪曲された状態がまともに復元されないでそのまま保持されることがあり得る。図３と図４の場合をハーモニックロック（ｈａｒｍｏｎｉｃ  ｌｏｃｋ）と称し、図５の場合をデッドロック（ｄｅａｄ  ｌｏｃｋ）と称する。
従って、広いロックの範囲を有するＤＬＬを実現するためには、前述のようなハーモニックロック状態及びデッドロック状態を避けなければならない。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は前述した従来の問題に鑑みなされたもので、その目的は、ハーモニックロック状態及びデッドロック状態を回避することで広い範囲の遅延時間に対して安全にロック状態に至ることができる遅延同期ループ回路を提供することにある。
【課題を解決するための手段】
【０００５】
前記目的を達成するために本発明の実施形態による遅延同期ループ回路は、位相周波数検出器、充電ポンプ回路、ループ・フィルタ、電圧制御遅延ライン、及びコースロック検出器を具備する。位相周波数検出器は、入力クロック信号、フィードバック信号、及び初期化信号を受信し、初期化信号の制御下に入力クロック信号とフィードバック信号との間の位相差及び周波数差に対応するアップ信号とダウン信号とを発生させる。充電ポンプ回路は、アップ信号、ダウン信号、及びコースロック検出信号を受信し、これらの信号の状態によって変化する電流信号を発生させる。ループ・フィルタは、充電ポンプ回路からの電流信号を受信し、ローパスフィルタリングして直流電圧信号を発生させる。電圧制御遅延ラインは入力クロック信号と直流電圧信号とを受信し、直流電圧信号の制御下に入力クロック信号を所定の時間遅延させフィードバック信号発生させ、互いに異なる位相を有する制御信号を発生させる。電圧制御遅延ラインによって遅延された信号は出力信号になり、また、フィードバック信号になる。コースロック検出器は前記制御信号を受信し、初期化信号とコースロック検出信号とを発生させて位相周波数検出器と充電ポンプ回路とを制御することで、入力クロック信号の周期をＴｉｎ、遅延時間をＴｄとするときＴｄがＴｉｎの１/２倍より小さいか２倍より大きくなるときＴｉｎ/２＜Ｔｄ＜２×Ｔｉｎの範囲に入るように制御する。
【０００６】
電圧制御ラインは遅延部と制御信号発生部とを含む。遅延部は第１乃至第Ｎ遅延要素が互いにカスケード連結され、前記直流電圧信号の制御下に入力クロック信号を一定時間遅延させる。望ましくは、遅延部は７個の遅延要素を有することができる。制御信号発生部はＮ個の遅延要素のうち、一部遅延要素の入力信号と出力信号とを利用して第１乃至第５制御信号を発生させる。
【０００７】
制御信号発生部は、第１乃至第５制御信号発生回路を具備する。第１制御信号発生回路は第１遅延要素の入力信号と第１遅延要素の出力信号とを利用して第１制御信号を発生させる。第２制御信号発生回路は第２遅延要素の入力信号と第２遅延要素の出力信号とを利用して第２制御信号を発生させる。第３制御信号発生回路は第３遅延要素の入力信号と第３遅延要素の出力信号とを用いて第３制御信号を発生させる。第４制御信号発生回路は第４遅延要素の入力信号と第４遅延要素の出力信号とを用いて第４遅延信号を発生させる。第５制御信号発生回路は第Ｎ遅延要素の入力信号と第Ｎ遅延要素の出力信号とを用いて第５制御信号を発生させる。
【０００８】
第１制御信号発生回路はインバータとＮＡＮＤ回路とを具備する。インバータは第１遅延要素の出力信号を反転させ、ＮＡＮＤ回路は前記第１遅延要素の入力信号と前記インバータの出力信号とを受信してＮＡＮＤ演算を実行する。
第２制御信号発生回路はインバータとＡＮＤ回路とを具備する。インバータは第２遅延要素の出力信号を反転させ、ＡＮＤ回路は前記第２遅延要素の入力信号と前記インバータの出力信号とを受信してＡＮＤ演算を実行する。
【０００９】
第３制御信号発生回路はインバータとＡＮＤ回路とを具備する。インバータは第３遅延要素の出力信号を反転させ、ＡＮＤ回路は前記第３遅延要素の入力信号と前記インバータの出力信号とを受信してＡＮＤ演算を実行する。
第４制御信号発生回路はインバータとＮＡＮＤ回路とを具備する。インバータは第４遅延要素の出力信号を反転させ、ＮＡＮＤ回路は前記第４遅延要素の入力信号と前記インバータの出力信号とを受信してＮＡＮＤ演算を実行する。
【００１０】
第５制御信号発生回路はインバータとＡＮＤ回路とを具備する。インバータは第５遅延要素の出力信号を反転させ、ＡＮＤ回路は前記第５遅延要素の入力信号と前記インバータの出力信号とを受信してＡＮＤ演算を実行する。
【００１１】
遅延部の各遅延要素は第１ＰＭＯＳトランジスタ、第２ＰＭＯＳトランジスタ、第１ＮＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタを具備する。第１ＰＭＯＳトランジスタは第１電源電圧に連結されたソースとバイアス電圧が印加されるゲートとを有する。第２ＰＭＯＳトランジスタは前記第１ＰＭＯＳトランジスタのドレインに連結されたソースと入力信号が印加されるゲートと出力信号に結合されたドレインとを有する。第１ＮＭＯＳトランジスタは前記出力信号に結合されたドレインと前記入力信号が印加されるゲートとを有する。第２ＮＭＯＳトランジスタは前記第１ＮＭＯＳトランジスタのソースに連結されたドレインと前記直流電圧信号が印加されるゲートと第２電源電圧に連結されたソースとを有する。望ましくは、前記第１電源電圧は電源電圧であり、前記第２電源電圧はアース電圧である。
【００１２】
コースロック検出器は第１ラッチ回路、第２ラッチ回路、第１ＡＮＤ回路、フリップ・フロップ回路、及び第２ＡＮＤ回路を具備する。第１ラッチ回路は第１制御信号が印加される入力端子とリセット端子、第２制御信号が印加されるクロック端子、及び出力端子を有し、第２制御信号の制御下に第１制御信号をラッチする。第２ラッチ回路は第１制御信号が印加される入力端子とリセット端子、第３制御信号が印加されるクロック端子、及び出力端子を有し、第３制御信号の制御下に第１制御信号をラッチする。第１ＡＮＤ回路は第１ラッチ回路の出力信号と第２ラット回路の出力信号とを受信しＡＮＤ演算を実行する。フリップ・フロップ回路は第１ＡＮＤ回路の出力信号が印加される入力端子、第５制御信号が印加されるクロック端子、及び出力端子を有し、第５制御信号の制御下にコースロック検出信号を出力する。第２ＡＮＤ回路はコースロック検出信号と第４制御信号とを受信しＡＮＤ演算を実行し、初期化信号を出力する。
【００１３】
望ましくは、第１ラッチ回路は第２制御信号の先端で第１制御信号をラッチし、第２ラッチ回路は第３制御信号の先端で第１制御信号をラッチする。望ましくは、フリップ・フロップ回路は第５制御信号の先端でコースロック検出信号を出力する。
位相周波数検出器は第１フリップ・フロップ回路、第２フリップ・フロップ回路、ＮＡＮＤ回路及びＡＮＤ回路を具備する。第１フリップ・フロップ回路は第１状態信号が印加される入力端子、入力クロック信号が印加されるクロック端子、リセット信号が印加されるリセット端子、及びアップ信号が出力される出力端子を有する。第２フリップ・フロップ回路は第１状態信号が入力される入力端子、フィードバック信号が印加されるクロック端子、リセット信号が印加されるリセット端子、及びダウン信号が出力される出力端子を有する。ＮＡＮＤ回路はアップ信号とダウン信号とを受信し、ＮＡＮＤ演算を実行する。ＡＮＤ回路はＮＡＮＤ回路の出力信号と初期化信号とを受信してＡＮＤ演算を実行しリセット信号を出力する。
望ましくは、前記第１状態信号は電源電圧であることができる。
【００１４】
充電ポンプ回路はインバータ、第１ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ及び第２ＰＭＯＳトランジスタを具備する。インバータはアップ信号を反転させる。第１ＰＭＯＳトランジスタは第１電源電圧に連結されたソースとインバータの出力端子に連結されたゲートと、直流電圧信号に結合されたドレインとを有する。ＮＭＯＳトランジスタは前記直流電圧信号に結合されたドレイン端子とダウン信号が印加されるゲートと第２電源電圧に連結されたソースとを有する。第２ＰＭＯＳトランジスタは第１電源電圧に連結されたソースと、コースロック検出信号が印加されるゲートと、前記直流電圧信号に結合されたドレインとを有する。ループ・フィルタは第１ＰＭＯＳトランジスタのドレインと第２電源電圧との間に連結されたキャパシタで構成することができる。
【００１５】
本発明の実施例によるクロック信号発生方法は、入力クロック信号、フィードバック信号及び初期化信号を受信し、前記初期化信号の制御下に前記入力クロック信号と前記フィードバック信号との間の位相差及び周波数差に対応するアップ信号とダウン信号とを発生させる段階、前記アップ信号、前記ダウン信号及びコースロック検出信号を受信し、これらの信号の状態によって変化する電流信号を発生させる段階、前記電流信号を受信し、ローパスフィルタリングして直流電圧信号を発生させる段階、前記入力クロック信号と前記直流電圧信号との制御下に前記入力クロック信号を所定の時間遅延させ、前記フィードバック信号及び互いに異なる位相を有する第１乃至第５制御信号を発生させる段階、及び前記第１乃至第５制御信号を受信し前記初期化信号と前記コースロック検出信号とを発生させ、入力クロック信号の周期をＴｉｎ、遅延時間をＴｄとするときＴｄがＴｉｎの１/２倍より小さいか２倍より大きくなるときＴｉｎ/２＜Ｔｄ＜２×Ｔｉｎの範囲に入るように制御する段階を具備する。
【００１６】
前記コースロック検出信号を発生させる段階は、前記第２制御信号の制御下に前記第１制御信号をラッチして第１信号を出力する第１段階、前記第３制御信号の制御下に前記第１制御信号をラッチして第２信号を出力する第２段階、前記第１信号と前記第２信号とを受信し、ＡＮＤ演算を実行して第３信号を出力する第３段階、前記第３信号を受信し前記第５制御信号の制御下に前記コースロック検出信号を出力する第４段階、及び前記コースロック検出信号と前記第４制御信号とを受信し、ＡＮＤ演算を実行して初期化信号を発生させる第５段階を具備する。
【発明の効果】
【００１７】
本発明による遅延同期ループ回路は、遅延時間Ｔｄが入力クロック信号周期Ｔｉｎの１/２倍より小さいか大きいときコースロック検出信号と初期化信号とを発生させることで遅延時間をＴｉｎ/２＜Ｔｄ＜２×Ｔｉｎの範囲内に入るように制御される。従って、本発明による遅延同期ループ回路は、ハーモニックラック状態とデッドロック状態とを回避することで広い範囲の遅延時間に対して安全にロック状態に至ることができる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して本発明の望ましい一実施例をより詳細に説明する。
図６は本発明の一つの実施例による遅延同期ループ回路を示す。図６に示すように、ＤＬＬはＰＦＤ１００、充電ポンプ回路２００、ループ・フィルタ３００、ＶＣＤＬ４００及びコースロック検出器５００を含む。
【００１９】
ＰＦＤ１００は入力クロック信号ＦＩＮ，フィードバック信号、及び初期化信号を受信し、これらの信号の間の位相差と周波数差とを検出し、アップ信号とダウン信号とを発生させる。充電ポンプ回路２００はアップ信号、ダウン信号及びコースロック検出信号ＣＯＣＬＯを受信し、これらの信号により変化する電流信号を発生させる。ループ・フィルタ３００は充電ポンプ回路２００から電流信号を受信し、ローパスフィルタリングして直流電圧信号を発生させる。ループ・フィルタ３００はキャパシタＣｌで構成することができる。ＶＣＤＬ４００は入力クロック信号ＦＩＮと直流電圧信号ＶＦＩＬＴとを受信し、直流電圧信号の制御下に入力クロック信号を所定時間遅延させ、フィードバック信号と第１乃至第５制御信号（ＳＣＯ１〜ＳＣＯ５）を発生させる。ＶＣＤＬ４００により遅延される信号は出力信号ＤＬＬＯになり、また、フィードバック信号ＦＦＥＥＤになる。
【００２０】
コースロック検出器５００は第１乃至第５制御信号を受信し、初期化信号ＰＦＩＮＩＴとコースロック検出信号ＣＯＬＯＣとを発生させる。
図７は図６の遅延同期ループ回路を構成するＶＣＤＬを具体的に示す回路図である。図７に示すように、ＶＣＤＬ４００は遅延部４１０と制御信号発生部４２０とを含む。制御信号発生部４２０は第１乃至第５制御信号発生回路４３２〜４３６を含む。
遅延部４１０は直流電圧信号の制御下に受信された信号を一定時間遅延させる第１乃至第７遅延要素（ＤＥＬＡＹ０〜ＤＥＬＡＹ６）が互いにカスケード連結された構造を有する。図７の実施例においては、遅延部４１０が７個の遅延要素（ＤＥＬＡＹ０〜ＤＥＬＡＹ６）で構成されているが、実際に遅延部は任意の個数の遅延要素を有することができる。
【００２１】
第１制御信号発生回路４３２はインバータ４２１とＮＡＮＤ回路４２２とを含む。インバータ４２１は第１遅延要素の出力信号ＣＫ１を反転させる。ＮＡＮＤ回路４２２は第１遅延要素の入力信号ＦＩＮとインバータ４２１の出力信号とを受信して否定論理積演算を実行する。
【００２２】
第２制御信号発生回路４３３はインバータ４２３とＡＮＤ回路４２４とを含む。インバータ４２３は第２遅延要素ＤＥＬＡＹ２の出力信号ＣＫ２を反転させる。ＡＮＤ回路４２４は第２遅延要素の入力信号ＣＫ１とインバータ４２３の出力信号とを受信して論理積演算を実行する。
【００２３】
第３制御信号発生回路４３４はインバータ４２５とＡＮＤ回路４２６とを含む。インバータ４２５は第３遅延要素ＤＥＬＡＹ２の出力信号ＣＫ３を反転させる。ＡＮＤ回路４２６は第３遅延要素の入力信号ＣＫ２とインバータ４２５の出力信号とを受信して論理積演算を実行する。
第４制御信号発生回路４３５はインバータ４２７とＮＡＮＤ回路４２８とを含む。インバータ４２７は第４遅延要素ＤＥＬＡＹ３の出力信号ＣＫ４を反転させる。ＮＡＮＤ回路４２８は第４遅延要素ＤＥＬＡＹ３の入力信号ＣＫ３とインバータ４２７の出力信号とを受信して否定論理積演算を実行する。
第５制御信号発生回路４３６はインバータ４２９とＡＮＤ回路４３０とを含む。インバータ４２９は第７遅延要素ＤＥＬＡＹ６の出力信号ＣＫ７を反転させる。ＡＮＤ回路４３０は第７遅延要素ＤＥＬＡＹ６の入力信号ＣＫ６とインバータ４２９の出力信号とを受信して論理積演算を実行する。
【００２４】
図８は図７のＶＣＤＬを構成する遅延要素を具体的に示す図である。遅延要素ＤＥＬＡＹ０〜ＤＥＬＡＹ５それぞれは電源電圧に連結されたソースとバイアス電圧が印加されるゲートとを有するＰＭＯＳトランジスタＭＰ１、ＰＭＯＳトランジスタＭＰ１のドレインに連結されたソースと入力信号ＶＩＮが印加されるゲートと出力信号ＶＯＵＴが出力されるドレインとを有するＰＭＯＳトランジスタＭＰ２、ＰＭＯＳトランジスタＭＰ２のドレインに連結されたドレインとＰＭＯＳトランジスタＭＰ２のゲートに連結されたゲートとを有するＮＭＯＳトランジスタ、及びＮＭＯＳトランジスタＭＮ１のソースに連結されたドレインと直流電圧信号が印加されるゲートとアース電圧に連結されたソースとを有するＮＭＯＳトランジスタＭＮ２を含む。
【００２５】
図８の遅延要素はＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ１とによりインバータで動作する。直流電圧信号の大きさが増加すると入力信号が入力されて出力されるまでの時間が減少し、直流電圧信号ＶＦＩＬＴの大きさが減少すると入力信号ＶＩＮが入力されて出力されるまでの時間が増加する。
図９は図６の遅延同期ループ回路を構成するコースロック検出器を具体的に示す図である。図９に示すようにコースロック検出器５００はラッチ回路５１０、ラッチ回路５２０、ＡＮＤ回路５３０、Ｄ型フリップ・フロップ回路５４０、及びＡＮＤ回路５５０を含む。
【００２６】
ラッチ回路５１０は第１制御信号ＳＣ０１が印加される入力端子Ｄとリセット端子、第２制御信ＳＣＯ２号が印加されるクロック端子ＣＫ、及び出力端子Ｑを有し、第２制御信号ＳＣＯ２の上昇エッジで第１制御信号ＳＣＯ１をラッチする。ラッチ回路５２０は第１制御信号が印加される入力端子Ｄとリセット端子、第３制御信号ＳＣＯ３が印加されるクロック端子ＣＫ、及び出力端子Ｑを有し、第３制御信号ＳＣＯ３の上昇エッジで第１制御信号ＳＣＯ１をラッチする。ラッチ回路５１０とラッチ回路５２０とは第１制御信号ＳＣＯ１が“ロー”状態のときリセットされる。即ち、ラッチ回路５１０とラッチ回路５２０とのリセット端子はアクティブ“ロー”で動作をする。
【００２７】
ＡＮＤ回路５３０はラッチ回路５１０の出力信号とラッチ回路５２０の出力信号とを受信して論理積演算を実行する。Ｄ型フリップ・フロップ回路５４０はＡＮＤ回路５３０の出力信号ＦＬＡＧＩＮＴが入力される入力端子Ｄ、第５制御信号ＳＣＯ５が印加されるクロック端子ＣＫ、及び出力端子Ｑを有し、第５制御信号の上昇エッジでコースロック検出信号ＣＯＬＯＣを出力する。ＡＮＤ回路５５０はコースロック検出信号と第４制御信号ＳＣＯ４とを受信し論理積演算を実行し初期化信号ＰＦＩＮＩＴを出力する。
図１０は図６の遅延同期ループ回路を構成するＰＦＤを具体的に示す図である。図１０に示すように、ＰＦＤはＤ型フリップ・フロップ回路１１０、Ｄ型フリップ・フロップ回路１２０、ＮＡＮＤ回路１４０、及びＡＮＤ回路１３０を含む。
【００２８】
Ｄ型フリップ・フロップ回路１１０はロジック“ハイ”である信号が印加される入力端子Ｄ、入力クロック信号ＦＩＮが印加されるクロック端子ＣＫ、リセット信号ＲＳＴが印加されるリセット端子、及びアップ信号が出力される出力端子Ｑを有する。Ｄ型フリップ・フロップ回路１２０はロジック“ハイ”である信号が印加される入力端子Ｄ、入力クロック信号ＦＩＮが印加されるクロック端子ＣＫ、リセット信号ＲＳＴが印加されるリセット端子ＲＥＳＥＴ、及びダウン信号が出力される出力端子Ｑを有する。Ｄ型フリップ・フロップ回路１１０及びＤ型フリップ・フロップ回路１２０のリセット端子はアクティブ“ロー”で動作する。ＮＡＮＤ回路１４０はアップ信号とダウン信号とを受信し否定論理積演算を実行する。ＡＮＤ回路１３０はＮＡＮＤ回路１４０の出力信号と初期化信号とを受信して論理積演算を実行しリセット信号を出力する。
【００２９】
図１１は図６の遅延同期ループ回路を構成する充電ポンプとループ・フィルタとを具体的に示す図である。図１１に示すように、充電ポンプ回路２００はアップ信号を反転させるインバータ２１０、電源電圧ＶＤＤに連結されたソース、インバータ２１０の出力端子に連結されたゲート及び直流電圧信号が出力されるドレインを有するＰＭＯＳトランジスタＭＰ３と、ＰＭＯＳトランジスタＭＰ３のドレインに連結されたドレイン、ダウン信号が印加されるゲート及びアース電圧に連結されたソースを有するＮＭＯＳトランジスタＭＮ３と、電源電圧に連結されたソース、コースロック検出信号が印加されるゲート及びＰＭＯＳトランジスタＭＰ３のドレインに連結されたドレインを有するＰＭＯＳトランジスタＭＰ４とを含む。ループ・フィルタ３００はＰＭＯＳトランジスタのドレインとアース電圧との間に連結されたキャパシタＣ１で構成される。
【００３０】
図１２乃至図１４は遅延時間の条件に応じて本発明の遅延同期ループ回路がコースロックされる場合とコースロックされない場合とを示すタイミング図である。
以下、図６乃至図１４に示すように、本発明の実施例による遅延同期ループ回路の動作を詳細に説明する。
本発明によるＤＬＬのロック過程はコースロック（ｃｏａｒｓｅ  ｌｏｃｋ）過程とファインロック（ｆｉｎｅ  ｌｏｃｋ）過程とで構成される。コースロック過程はＶＣＤＬ内の遅延要素により発生された多重位相を有する信号を用いてコースロック検出信号と初期化信号とを発生させ、この信号の状態によってコースロックの可否を判断する。コースロックされた以後にはＰＦＤを動作させることでファインロックが可能であるようにする。また、ＰＦＤがデッドロック状態に入らないようにするために全体遅延時間の中間にＰＦＤを初期化させる初期化信号ＰＦＩＮＩＴを追加した。
【００３１】
以下、コースロック過程について説明する。
図１２は遅延時間がＴｉｎ/２＜Ｔｄ＜２×Ｔｉｎの条件でロックが掛かる過程を示す。図１２に示すように、７個の遅延要素ＤＥＬＡＹ０〜ＤＥＬＡＹ６を用いた場合、ＶＣＤＬの多重位相は入力クロック信号ＦＩＮの一つの周期の１/７を遅延単位で構成することができる。図７のＶＣＤＬ４００で第１乃至第５制御信号ＳＣＯ１〜ＳＣＯ５の波形は図１２に示される。図９のコースロック検出器５００は第１乃至第５制御信号を受信してコースロック検出信号と初期化信号とを発生させる。第１制御信号ＳＣＯ１が“ハイ”状態のとき、第２制御信号ＳＣＯ２の上昇エッジでラッチ回路５１０の出力は“ハイ”になり、第１制御信号が“ハイ”状態のとき、第３制御信号ＳＣＯ３の上昇エッジでラッチ回路５２０の出力は“ハイ”になる。図１２に示すように、コースロック検出信号と初期化信号とは第１制御信号ＳＣＯ１が“ハイ”状態のとき第５制御信ＳＣＯ５の上昇エッジで発生する。即ち、ＤＬＬは入力クロック信号ＦＩＮ周期の６/７になる時点からコースロックが掛かるようになる。初期化信号が“ハイ”状態になった後“ロー”パルスＰＡが追加された理由は全体遅延時間の中間にＰＦＤを初期化させることでＰＦＤをデッドロック状態に入らないようにするためである。
【００３２】
図１３は遅延時間ＴｄがＴｄ≧２×Ｔｉｎの条件でロックが掛からないようにする過程を示す。遅延時間Ｔｄが入力クロック信号ＦＩＮの周期の２倍になると単位遅延時間（Ｔｉｎ/７）も２倍に増加する。図１３に示すように、第２制御信号ＳＣＯ２と第３制御信号ＳＣＯ３とによりＤ型フリップ・フロップの入力端子に入力される信号が“ハイ”になる前に第１制御信号ＳＣＯ１によりラッチ回路５１０、５２０がリセットされる。従って、コースロック検出信号ＣＯＬＯＣは“ロー”状態を示す。図１１に示すように、コースロック検出信号ＣＯＬＯＣが“ロー”状態のとき、充電ポンプ２００はループ・フィルタ３００のキャパシタＣ１に電荷を供給するようになり、直流電圧信号は増加するようになる。結局、図７に示すようにＶＣＤＬの遅延要素ＤＥＬＡＹ０〜６による遅延時間が減少するようになる。Ｔｄ≧２×Ｔｉｎの条件で初期化信号は図１３に示すようにロー状態である。図１０に示すように、初期化信号がロー状態のときＤ型フリップ・フロップ回路１１０、１２０がリセットされるのでアップ信号とダウン信号とは全部ロー状態になる。従って、入力クロック信号ＦＩＮとフィードバック信号ＦＦＥＥＤの状態は直流電圧信号のレベルに影響を与えない。
【００３３】
図１４は遅延時間ＴｄがＴｄ≦Ｔｉｎ２の条件でロックが掛からない過程を示す。図１４に示すように、第１制御信号が“ハイ”状態のとき、第２制御信号と第３制御信号とによりＤ型フリップ・フロップの入力端子Ｄに入力される信号が“ハイ”になる。従って、コースロック検出信号は“ハイ”状態を示し、ＰＭＯＳトランジスタＭＰ４はそれ以上ループ・フィルタ３００に電流を供給しない。このとき、初期化信号は“ハイ”状態を示し、第４制御信号ＳＣＯ４の状態によって“ロー”パルスＰＢを発生させる。図１０に示すように、初期化信号が“ロー”状態のとき、Ｄ型フリップ・フロップ回路１１０、１２０がリセットされるのでアップ信号とダウン信号とは全部“ロー”状態になる。従って、入力クロック信号ＦＩＮとフィードバック信号の状態は直流電圧信号のレベルに影響を与えない。全体遅延時間の中間に初期化をすることで、ＰＦＤ１００がデッドロックにならず、正常に動作することができる。
【００３４】
前述のように、本発明による遅延同期ループ回路によると、遅延時間ＴｄがＴｄ≧２×Ｔｉｎであるか、Ｔｄ≦Ｔｉｎ/２の条件でコースロック検出信号ＣＯＬＯＣと初期化信号ＰＦＩＮＩＴとを発生させることで、遅延時間をＴｉｎ/２＜Ｔｄ＜２×Ｔｉｎの範囲内に入るように制御される。従って、本発明による遅延同期ループ回路はハーモニックロックを回避することができ、広い範囲の遅延時間に対して安全にロックに至ることができる。
【００３５】
図１５乃至図１７は本発明の遅延同期ループ回路がファインロックになる過程を示すタイミング図である。図１５は遅延時間がクロック信号の周期より短い場合ロックが掛かる過程を示し、図１６は遅延時間が入力クロック信号の周期より長い場合ロックが掛かる過程を示す。図１７はファインロックが掛かる状態を示す。図１５に示すように、遅延時間が入力クロック信号の周期より短い場合にはダウン信号を“ハイ”状態にして直流電圧信号を減少させ、ＶＣＤＬでの遅延時間を増加させる。図１６に示すように、遅延時間が入力クロック信号の周期より長い場合にはアップ信号を“ハイ”状態にして直流電圧信号を増加させＶＣＤＬでの遅延時間を減少させる。図１７に示すように、全体遅延時間の中間地点で、“ロー”パルス形態の初期化信号が発生する。初期化信号が“ロー”状態であるとＰＦＤ１００が初期化されるのでデッドロックにならず、正常に動作することができる。
【００３６】
図１８は入力クロック信号が２５ＭＨｚのとき、図６の遅延同期ループ回路に対してシミュレーションした結果を示し、図１９は入力クロック信号が１４２ＭＨｚのとき図６の遅延同期ループ回路に対してシミュレーションした結果を示す。図１８に示すように、入力クロック信号が２５ＭＨｚのとき、Ｔ＝０．６μｓ近傍で直流電圧信号が安定になりロックが掛かり、遅延時間も正確に入力クロック信号の周期と一致する。図１９に示すように、入力クロック信号が１４２ＭＨｚのとき、Ｔ＝０．５μｓ近傍で直流電圧信号が安定になりロックが掛かり、遅延時間も正確に入力クロック信号の周期と一致する。
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有する者であれば、本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００３７】
【図１】従来の遅延同期ループ回路の一例を示すブロック図である。
【図２】遅延時間の条件に応じてロックが掛かっている状態を示すタイミング図である。
【図３】遅延時間の条件に応じてロックが掛かっている状態を示すタイミング図である。
【図４】遅延時間の条件に応じてロックが掛かっている状態を示すタイミング図である。
【図５】遅延時間の条件に応じてロックが掛かっている状態を示すタイミング図である。
【図６】本発明の一実施例による遅延同期ループ回路のブロック図である。
【図７】図６の遅延同期ループ回路を構成するＶＣＤＬを具体的に示す図である。
【図８】図７のＶＣＤＬを構成する要素を具体的に示す図である。
【図９】図６の遅延同期ループ回路を構成するコースロック検出器を具体的に示す図である。
【図１０】図６の遅延同期ループ回路を構成するＰＥＤを具体的に示す図である。
【図１１】図６の遅延同期ループ回路を構成する充電ポンプを具体的に示す図である。
【図１２】遅延時間の条件に応じて本発明の遅延同期ループ回路がコースロック（ｃｏａｒｓｅ  ｌｏｃｋ）される場合とコースロックされない場合とを示すタイミング図である。
【図１３】遅延時間の条件に応じて本発明の遅延同期ループ回路がコースロック（ｃｏａｒｓｅ  ｌｏｃｋ）される場合とコースロックされない場合とを示すタイミング図である。
【図１４】遅延時間の条件に応じて本発明の遅延同期ループ回路がコースロック（ｃｏａｒｓｅ  ｌｏｃｋ）される場合とコースロックされない場合とを示すタイミング図である。
【図１５】本発明の遅延同期ループ回路がファインロック（ｆｉｎｅ  ｌｏｃｋ）される過程を示すタイミング図である。
【図１６】本発明の遅延同期ループ回路がファインロック（ｆｉｎｅ  ｌｏｃｋ）される過程を示すタイミング図である。
【図１７】本発明の遅延同期ループ回路がファインロック（ｆｉｎｅ  ｌｏｃｋ）される過程を示すタイミング図である。
【図１８】入力クロック信号が２５ＭＨｚの場合、図６の遅延同期ループ回路に対してシミュレーションした結果を示す図である。
【図１９】入力クロック信号が１４２ＭＨｚの場合、図６の遅延同期ループ回路に対してシミュレーションした結果を示す図である。
【符号の説明】
【００３８】
１００      ＰＦＤ
２００      充電ポンプ回路
３００      ループ・フィルタ
４００      ＶＣＤＬ
４１０      遅延部
４２０      制御信号発生部
５００      コースロック検出器
【図１】
2005136964.tif 000003
【図２】
2005136964.tif 000004
【図３】
2005136964.tif 000005
【図４】
2005136964.tif 000006
【図５】
2005136964.tif 000007
【図６】
2005136964.tif 000008
【図７】
2005136964.tif 000009
【図８】
2005136964.tif 000010
【図９】
2005136964.tif 000011
【図１０】
2005136964.tif 000012
【図１１】
2005136964.tif 000013
【図１２】
2005136964.tif 000014
【図１３】
2005136964.tif 000015
【図１４】
2005136964.tif 000016
【図１５】
2005136964.tif 000017
【図１６】
2005136964.tif 000018
【図１７】
2005136964.tif 000019
【図１８】
2005136964.tif 000020
【図１９】
2005136964.tif 000021