(57)【要約】【課題】  ２つのプロセッサが設けられる電子機器に用いられ、各プロセッサが異なる種類のものに変更された場合にも柔軟に対応できるメモリを提供する。【解決手段】メモリブロック３１1，３１2，…，３１7が１１２ＭビットのＤＲＡＭセルアレイ２２、メモリブロック３１8，３１9が２Ｔ−２Ｃ型の構成の１６ＭビットのＤｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３、及びメモリブロック３１10，３１11，…，３１15が９６ＭビットのＤＲＡＭセルアレイ２４として設定されている。このように設定された状態で、メモリブロック３１1，３１2，…，３１8，３１9が一方のプロセッサからアクセスされ、同メモリブロック３１8，３１9及びメモリブロック３１10，３１11，…，３１15が他方のプロセッサからアクセスされる。【選択図】図６
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【特許請求の範囲】
【請求項１】
所定の容量の記憶領域を有し、該記憶領域は、
第１のプロセッサのみからアクセスされる第１領域と、
第２のプロセッサのみからアクセスされる第２領域と、
２つのポートを有し、前記第１及び第２のプロセッサに共有されて前記各ポートをそれぞれ介して同時にアクセス可能な共有領域とを有し、
前記第１領域、第２領域及び共有領域の各容量が任意に設定される構成とされていることを特徴とするフレキシブル・マルチエリア・メモリ。
【請求項２】
前記記憶領域の容量に対応した複数のメモリセルから構成されたメモリセルアレイと、
前記第１のプロセッサからのアクセスに基づいて前記共有領域に割り当てられた前記メモリセルの一方の前記ポートのアドレス又は前記第１領域に割り当てられた前記メモリセルのアドレスを選択する第１のデコーダと、
前記第２のプロセッサからのアクセスに基づいて前記共有領域に割り当てられた前記メモリセルの他方の前記ポートのアドレス又は前記第２領域に割り当てられた前記メモリセルのアドレスを選択する第２のデコーダとを備えてなることを特徴とする請求項１記載のフレキシブル・マルチエリア・メモリ。
【請求項３】
前記第１領域に割り当てられた前記メモリセルに対応してオン状態に設定され、当該メモリセルと前記第１のデコーダとを接続する第１のスイッチ群と、
前記第２領域に割り当てられた前記メモリセルに対応してオン状態に設定され、当該メモリセルと前記第２のデコーダとを接続する第２のスイッチ群と、
前記共有領域に割り当てられた前記メモリセルに対応してオン状態に設定され、当該メモリセルと前記第１及び第２のデコーダとを接続する第３のスイッチ群とが設けられていることを特徴とする請求項２記載のフレキシブル・マルチエリア・メモリ。
【請求項４】
前記第３のスイッチ群の前記オン状態は、製造時に設定されることを特徴とする請求項３記載のフレキシブル・マルチエリア・メモリ。
【請求項５】
前記オン状態の前記第３のスイッチ群は、
製造時に設定されるマスクで構成されていることを特徴とする請求項３又は４記載のフレキシブル・マルチエリア・メモリ。
【請求項６】
前記第１のデコーダ及び第２のデコーダが同時に前記共有領域にアクセスするとき、競合を避けるように調停するアービタが設けられていることを特徴とする請求項２記載のフレキシブル・マルチエリア・メモリ。
【請求項７】
前記各メモリセルは、
前記第１のプロセッサ又は第２のプロセッサからのアクセスに基づいてオン／オフ制御されるトランスファゲートと、
前記トランスファゲートがオン状態のときに充電されることにより、情報が記憶されるキャパシタとから構成され、かつ、
複数のワード線と前記各ワード線に直交する複数のビット線との交差箇所にそれぞれ設けられ、
前記共有領域は、
前記ワード線及びビット線の異なる最も近い２つの前記メモリセルの前記キャパシタ同士が並列接続されることにより構成され、
前記第１のデコーダは、
前記第１領域又は前記共有領域に割り当てられた前記メモリセルの前記トランスファゲートをオン／オフ制御する構成とされ、
前記第２のデコーダは、
前記第２領域又は前記共有領域に割り当てられた前記メモリセルの前記トランスファゲートをオン／オフ制御する構成とされていることを特徴とする請求項２記載のフレキシブル・マルチエリア・メモリ。
【請求項８】
前記第１領域、第２領域及び共有領域が１チップに構成されていることを特徴とする請求項１記載のフレキシブル・マルチエリア・メモリ。
【請求項９】
請求項１乃至８のうちのいずれか一に記載のフレキシブル・マルチエリア・メモリを用いることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、フレキシブル・マルチエリア・メモリ及び該メモリを用いた電子機器に係り、たとえば、カメラ付きの携帯電話機などのように、複数のプロセッサが設けられると共に小型軽量化する必要のある電子機器に用いられ、特に、同各プロセッサが異なる種類のものに変更される場合に用いて好適なフレキシブル・マルチエリア・メモリ及び該メモリを用いた電子機器に関する。
【背景技術】
【０００２】
小型軽量化する必要のある電子機器のうち、たとえば携帯電話機は、近年では、通常の通信機能の他に、カメラ機能やテレビ電話機能などが付加されているものが多くなっている。このような携帯電話機では、無線基地局との送受信を制御するためのＣＣＰＵ（Communication ＣＰＵ）、カメラ機能や着メロ機能などのアプリケーションのソフトウェアを処理するためのＡＣＰＵ（Application ＣＰＵ）、及び各種データを記憶するためのメモリが設けられている。
【０００３】
この種の携帯電話機は、従来では、たとえば図１２に示すように、アンテナ１と、無線部２と、ボタン操作部３と、ＣＰＵ４と、カメラ部５と、ＤＳＰ（Digital Signal Processor）６と、ＳＲＡＭ（Static Random Access Memory ）７と、アービタ８と、インタフェース（ＩＦ）９と、金／金ボール１０と、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）１１とから構成されている。無線部２は、アンテナ１を介して図示しない無線基地局との間で無線電波Ｗを送受信する。ボタン操作部３は、たとえば、送信キー、英字／カナ／漢字／数字の変換キー、電源のオン／オフキー、カーソル操作を行うための十文字キー、及び終了キーなどから構成されている。ＣＰＵ（中央処理装置）４は、上記ＣＣＰＵとしての働きをすると共に、携帯電話機全体を制御する。
【０００４】
カメラ部５は、たとえばＣＣＤ（Charge Coupled Device 、電荷結合素子）カメラなどで構成され、この携帯電話機の周辺の画像を取り込む。ＤＳＰ６は、上記ＡＣＰＵとしての働きをするものであり、カメラ部５で撮影された画像信号を処理する。ＳＲＡＭ７は、各メモリセルが４個のトランジスタ及び２個の抵抗による６素子、又は６個のトランジスタによる６素子で構成され、ＣＰＵ４とＤＳＰ６との間で共有化されるデータ（たとえば、ＤＳＰ６による処理済みの画像データ）を記憶する。アービタ８は、ＣＰＵ４及びＤＳＰ６が同時にインタフェース９を介してＳＤＲＡＭ１１にアクセスするとき、競合を避けるように調停する。金／金ボール１０は、インタフェース９の入出力ポートとＳＤＲＡＭ１１の入出力ポートとを接触させる。ＳＤＲＡＭ１１は、ＤＤＲ（double data rate）型のＤＲＡＭであり、各メモリセルが１個のトランジスタ及び１個のキャパシタによる２個の素子で構成され、クロック周波数を上げないでデータ転送効率を２倍に上げるため、外部クロック信号の立上がりと立下がりの両エッジに同期してＣＰＵ４又はＤＳＰ６との間でデータの入出力を行う。
【０００５】
上記の携帯電話機の他、従来、この種の技術としては、たとえば、次のような文献に記載されるものがあった。
特許文献１に記載されたデュアル・ポート型ダイナミック・ランダム・アクセス・メモリでは、各メモリセルが２つのトランスファゲート及び１つのキャパシタからなる２Ｔ−１Ｃタイプで構成され、同各メモリセルに独立した２系列のアクセス経路が設けられている。そして、これに適応した動作方法により、データバスの占有化が解消される。
【特許文献１】特開昭５９−１２９９８９号公報（第１頁、図２、図３、図４）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来の携帯電話機に用いられるメモリでは、次のような問題点があった。
すなわち、ＣＰＵ４及びＤＳＰ６から同時にＳＤＲＡＭ１１にアクセスされるとき、アービタ８により調停されるため、高速動作が困難になるという問題点がある。また、ＣＰＵ４及びＤＳＰ６は、それぞれ異なる機能を有しているが、ＳＤＲＡＭ１１は、これらの各機能に応じた容量に対して過不足が発生し、必要なデータを記憶できないことがあるという問題点がある。また、ＣＰＵ４及びＤＳＰ６が異なる種類のものに変更された場合も、各機能に応じた容量に対応できず、同様の問題点が発生する。
【０００７】
また、特許文献１に記載されたメモリでは、データバスの占有化が解消されるが、特に高速動作に対応するものではなく、また、複数のプロセッサの機能に応じた容量に対応するものではない。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、請求項１記載の発明は、フレキシブル・マルチエリア・メモリに係り、所定の容量の記憶領域を有し、該記憶領域は、第１のプロセッサのみからアクセスされる第１領域と、第２のプロセッサのみからアクセスされる第２領域と、２つのポートを有し、前記第１及び第２のプロセッサに共有されて前記各ポートをそれぞれ介して同時にアクセス可能な共有領域とを有し、前記第１領域、第２領域及び共有領域の各容量が任意に設定される構成とされていることを特徴としている。
【０００９】
請求項２記載の発明は、請求項１記載のフレキシブル・マルチエリア・メモリに係り、前記記憶領域の容量に対応した複数のメモリセルから構成されたメモリセルアレイと、前記第１のプロセッサからのアクセスに基づいて前記共有領域に割り当てられた前記メモリセルの一方の前記ポートのアドレス又は前記第１領域に割り当てられた前記メモリセルのアドレスを選択する第１のデコーダと、前記第２のプロセッサからのアクセスに基づいて前記共有領域に割り当てられた前記メモリセルの他方の前記ポートのアドレス又は前記第２領域に割り当てられた前記メモリセルのアドレスを選択する第２のデコーダとを備えてなることを特徴としている。
【００１０】
請求項３記載の発明は、請求項２記載のフレキシブル・マルチエリア・メモリに係り、前記第１領域に割り当てられた前記メモリセルに対応してオン状態に設定され、当該メモリセルと前記第１のデコーダとを接続する第１のスイッチ群と、前記第２領域に割り当てられた前記メモリセルに対応してオン状態に設定され、当該メモリセルと前記第２のデコーダとを接続する第２のスイッチ群と、前記共有領域に割り当てられた前記メモリセルに対応してオン状態に設定され、当該メモリセルと前記第１及び第２のデコーダとを接続する第３のスイッチ群とが設けられていることを特徴としている。
【００１１】
請求項４記載の発明は、請求項３記載のフレキシブル・マルチエリア・メモリに係り、前記第３のスイッチ群の前記オン状態は、製造時に設定されることを特徴としている。
【００１２】
請求項５記載の発明は、請求項３又は４記載のフレキシブル・マルチエリア・メモリに係り、前記オン状態の前記第３のスイッチ群は、製造時に設定されるマスクで構成されていることを特徴としている。
【００１３】
請求項６記載の発明は、請求項２記載のフレキシブル・マルチエリア・メモリに係り、前記第１のデコーダ及び第２のデコーダが同時に前記共有領域にアクセスするとき、競合を避けるように調停するアービタが設けられていることを特徴としている。
【００１４】
請求項７記載の発明は、請求項２記載のフレキシブル・マルチエリア・メモリに係り、前記各メモリセルは、前記第１のプロセッサ又は第２のプロセッサからのアクセスに基づいてオン／オフ制御されるトランスファゲートと、前記トランスファゲートがオン状態のときに充電されることにより、情報が記憶されるキャパシタとから構成され、かつ、複数のワード線と前記各ワード線に直交する複数のビット線との交差箇所にそれぞれ設けられ、前記共有領域は、前記ワード線及びビット線の異なる最も近い２つの前記メモリセルの前記キャパシタ同士が並列接続されることにより構成され、前記第１のデコーダは、前記第１領域又は前記共有領域に割り当てられた前記メモリセルの前記トランスファゲートをオン／オフ制御する構成とされ、前記第２のデコーダは、前記第２領域又は前記共有領域に割り当てられた前記メモリセルの前記トランスファゲートをオン／オフ制御する構成とされていることを特徴としている。
【００１５】
請求項８記載の発明は、請求項１記載のフレキシブル・マルチエリア・メモリに係り、前記第１領域、第２領域及び共有領域が１チップに構成されていることを特徴としている。
【００１６】
請求項９記載の発明は、電子機器に係り、請求項１乃至８のうちのいずれか一に記載のフレキシブル・マルチエリア・メモリを用いることを特徴としている。
【発明の効果】
【００１７】
この発明の構成によれば、第１領域、第２領域及び共有領域は、各容量が任意に設定されるので、第１のプロセッサ及び第２のプロセッサの各機能に応じた容量に設定することができる。このため、容量に対して過不足が発生することを回避できる。また、第１のプロセッサ及び第２のプロセッサが異なる種類のものに変更された場合でも、各プロセッサの機能に応じた容量に容易に対応できる。また、第１領域は、第１のプロセッサのみからアクセスされ、かつ、第２領域は、第２のプロセッサのみからアクセスされるので、同第１のプロセッサと同第２のプロセッサとの競合が発生せず、高速動作に対応できる。
【発明を実施するための最良の形態】
【００１８】
第１のプロセッサのみからアクセスされる第１領域と、第２のプロセッサのみからアクセスされる第２領域と、同第１及び第２のプロセッサに共有されて同時にアクセス可能な共有領域とを有し、これらの領域の各容量が任意に設定されるフレキシブル・マルチエリア・メモリを提供する。
【実施例】
【００１９】
図１は、この発明の一実施例であるフレキシブル・マルチエリア・メモリが用いられた電子機器の要部の電気的構成を示すブロック図である。
この例の電子機器は、同図に示すように、携帯電話機であり、アンテナ１１と、無線部１２と、ボタン操作部１３と、ＣＰＵ１４と、カメラ部１５と、ＤＳＰ１６と、フレキシブル・マルチエリア・ＲＡＭ（Flexible Multiarea Random Access Memory 、以下、「ＦＭＲＡＭ」という）２０とから構成されている。無線部１２は、アンテナ１１を介して図示しない無線基地局との間で無線電波Ｗを送受信する。ボタン操作部１３は、たとえば、送信キー、英字／カナ／漢字／数字の変換キー、電源のオン／オフキー、カーソル操作を行うための十文字キー、及び終了キーなどから構成されている。ＣＰＵ１４は、図示しない無線基地局との送受信を制御する他、当該携帯電話機全体を制御する。カメラ部１５は、たとえばＣＣＤカメラなどで構成され、この携帯電話機の周辺の画像を取り込む。ＤＳＰ１６は、カメラ機能や着メロ機能などのアプリケーションのソフトウェアを処理し、特に、この実施例では、カメラ部１５で撮影された画像信号を処理する。
【００２０】
ＦＭＲＡＭ２０は、所定の容量の記憶領域を有し、クロック（ＣＬＫ）同期ＳＲＡＭインタフェース（ＩＦ）２１と、ＤＲＡＭセルアレイ２２と、デュアル・ポート（Dual-Port ）・ＤＲＡＭセルアレイ２３と、ＤＲＡＭセルアレイ２４とから構成されている。ＣＬＫ同期ＳＲＡＭＩＦ２１は、各メモリセルがＤＲＡＭで構成されている当該ＦＭＲＡＭ２０を疑似ＳＲＡＭ（Pseudo SRAM 、ＰＳＲＡＭ）として動作させる。ＰＳＲＡＭは、各メモリセルがＤＲＡＭの構成になっているが、制御部にはＳＲＡＭ方式が採用され、見掛け上ＳＲＡＭとなっている。また、ＰＳＲＡＭは、ＤＲＡＭのように、アドレスを行アドレス及び列アドレスに分けて別々に与える必要がないため、ＲＡＳ（Row Address Strobe、行アドレス・ストローブ）及びＣＡＳ（Column Address Strobe 、列アドレス・ストローブ）のようなタイミング信号も必要としない。ＰＳＲＡＭでは、ＳＲＡＭと同様に、アドレスを一度に与えるだけで良く、クロック同期型のメモリのクロックに相当するチップイネーブル信号をトリガにしてアドレスが内部に取り込まれ、書込み／読出しが行われる。
【００２１】
ＤＲＡＭセルアレイ２２は、ＣＰＵ１４のみからアクセスされる。Ｄｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３は、２つのポートを有し、ＣＰＵ１４及びＤＳＰ１６に共有されて同各ポートをそれぞれ介して同時にアクセス可能である。ＤＲＡＭセルアレイ２４は、ＤＳＰ１６のみからアクセスされる。また、特に、この実施例では、ＦＭＲＡＭ２０は、ＤＲＡＭセルアレイ２２、ＤＲＡＭセルアレイ２４及びＤｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３の各容量が任意に設定される構成となっている。また、ＤＲＡＭセルアレイ２２、Ｄｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３及びＤＲＡＭセルアレイ２４は、１つのチップＱとして構成されている。
【００２２】
図２は、図１中のＣＬＫ同期ＳＲＡＭＩＦ２１の電気的構成を示すブロック図である。  このＣＬＫ同期ＳＲＡＭＩＦ２１は、同図２に示すように、デコーダ２５，２６と、スイッチ部２５Ｓ，２６Ｓと、Ｉ／Ｏバッファ２７，２８と、アービタ２９とから構成され、これらがＤＲＡＭセルアレイ２２、Ｄｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３及びＤＲＡＭセルアレイ２４からなるチップＱに接続されている。デコーダ２５は、ＣＰＵ１４からのアクセス（すなわち、アドレスデータＡ0L〜Ａ63Lの供給）に基づいて、スイッチ部２５Ｓを介してＤｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３のメモリセルの一方のポートのアドレス又はＤＲＡＭセルアレイ２２のメモリセルのアドレスをクロックｃｋに同期して選択する。デコーダ２６は、ＤＳＰ１６からのアクセス（すなわち、アドレスデータＡ0R〜Ａ63Rの供給）に基づいて、スイッチ部２６Ｓを介してＤｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３のメモリセルの他方のポートのアドレス又はＤＲＡＭセルアレイ２４のメモリセルのアドレスをクロックｃｋに同期して選択する。
【００２３】
Ｉ／Ｏバッファ２７は、Ｄｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３の一方のポート及びＤＲＡＭセルアレイ２２を疑似的にＳＲＡＭとして動作させ、ＣＰＵ１４との間のデータの入出力のインタフェースとして動作する。Ｉ／Ｏバッファ２８は、Ｄｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３の他方のポート及びＤＲＡＭセルアレイ２４を疑似的にＳＲＡＭとして動作させ、ＤＳＰ１６との間のデータの入出力のインタフェースとして動作する。アービタ２９は、デコーダ２５及びデコーダ２６が同時にＤｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３にアクセスするとき、競合を避けるように調停する。
【００２４】
図３は、図１中のチップＱの一構成例を示す図である。
このチップＱは、同図３に示すように、メモリブロック３１1，３１2，…，３１15から構成されている。メモリブロック３１1は、ＣＰＵ１４又はＤＳＰ１６からのアクセスに基づいてオン／オフ制御されるトランスファゲートと、同トランスファゲートがオン状態のときに充電されることにより、情報が記憶されるキャパシタとからなる１Ｔ−１Ｃ型のメモリセルで構成され、たとえば１６Ｍビットの容量を有している。メモリブロック３１2，…，３１15も、メモリブロック３１1と同様に構成されている。
【００２５】
図４は、図３中のメモリブロック３１1，３１2，…，３１15を構成する１つのメモリセルの電気的構成を示す図である。
このメモリセル４０は、同図４に示すように、上記トランスファゲートとして用いられるＭＯＳトランジスタ４１と、キャパシタ４２とから構成され、ワード線４３と同ワード線４３に直交するビット線４４との交差箇所に設けられている。ＭＯＳトランジスタ４１は、図２中のデコーダ２５又はデコーダ２６からワード線４４３を介して与えられるアドレスデータに基づいてオン／オフ制御される。キャパシタ４２は、ＭＯＳトランジスタ４１がオン状態のとき、図２中のＩ／Ｏバッファ２７又はＩ／Ｏバッファ２８からビット線４４を介して与えられるデータに基づいて充電されることにより、情報が記憶される。上記各メモリブロック３１1，３１2，…，３１15では、複数のワード線４３と同各ワード線４３に直交する複数のビット線４４との交差箇所に各メモリセル４０がそれぞれ設けられている。
【００２６】
図５は、図１中のＤｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３の要部の電気的構成を示す図である。
このＤｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３は、同図５に示すように、ワード線４３及びビット線４４の異なる最も近い位置に配置されている２つのメモリセル４０のキャパシタ４２同士が並列接続され、２Ｔ−２Ｃ型のメモリセルの構成になっている。この接続は、図５中の破線に示すように、たとえばマスタスライス方式で構成される配線により施される。
【００２７】
図６及び図７は、図３中のメモリブロック３１k（ｋ＝１，２，…，１５）の設定状態を示す図、図８は、ＦＭＲＡＭ２０にデータが書き込まれるときの要部の状態を示す図、図９は、ＦＭＲＡＭ２０からデータが読み出されるときの要部の状態を示す図、図１０は、ＦＭＲＡＭ２０にデータが書き込まれるときの要部の状態を示す図、及び図１１が、ＦＭＲＡＭ２０からデータが読み出されるときの要部の状態を示す図である。
これらの図を参照して、この例のフレキシブル・マルチエリア・メモリが用いられた携帯電話機の動作について説明する。
まず、図６に示すように、たとえば、メモリブロック３１1，３１2，…，３１7が１１２ＭビットのＤＲＡＭセルアレイ２２、メモリブロック３１8，３１9が図５に示す２Ｔ−２Ｃ型の構成の１６ＭビットのＤｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３、及びメモリブロック３１10，３１11，…，３１15が９６ＭビットのＤＲＡＭセルアレイ２４として設定される。
【００２８】
このように設定された状態で、たとえば、カメラ部１５により周辺の画像が取り込まれ、撮影された画像信号がＤＳＰ１６で処理される。処理済みの画像データは、ＤＳＰ１６からデコーダ２６を介してＦＭＲＡＭ２０のＤｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３の一方のポートのアドレスにアクセスされて記憶される。この場合、たとえば図８に示すように、図示しない制御部からの設定信号ｓｔによりスイッチ群２５ａ，２５ｃ，２６ａ，２６ｃのオン状態／オフ状態が設定される。また、スイッチ群２５ｂ，２６ｂのオン状態／オフ状態が、たとえばマスタスライス方式で構成される配線（マスク）により製造時に設定されている。
【００２９】
ここで、スイッチ群２５ａは、ＤＲＡＭセルアレイ２２に割り当てられたメモリセルに対応してオン状態に設定され、当該メモリセルとデコーダ２５とを接続する。スイッチ群２６ｃは、ＤＲＡＭセルアレイ２４に割り当てられたメモリセルに対応してオン状態に設定され、当該メモリセルとデコーダ２６とを接続する。スイッチ群２５ｂは、Ｄｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３に割り当てられたメモリセルに対応してオン状態に設定され、当該メモリセルとデコーダ２５とを接続する。スイッチ群２６ｂは、Ｄｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３に割り当てられたメモリセルに対応してオン状態に設定され、当該メモリセルとデコーダ２６とを接続する。また、図示しない制御部からの書込み／読出し制御信号Ｒ／Ｗによりビット線４４ａがＩ／Ｏバッファ２８を介して当該上位ビットの書込み（Write ）線に接続され、かつデコーダ２６からワード線４３ａを介して与えられるアドレスデータに基づいてメモリセル４０ａのＭＯＳトランジスタ４１ａがオン状態となり、画像データによりメモリセル４０ａ，４０ｂのキャパシタ４２ａ，４２ｂが充電される。
【００３０】
また、図示しない制御部からの上位／下位切替え信号Ｕ／Ｌ及び書込み／読出し制御信号Ｒ／Ｗによりビット線４４ｃがＩ／Ｏバッファ２７を介して当該下位ビットの書込み（Write ）線に接続され、ＣＰＵ１４からデコーダ２５を介してＤＲＡＭセルアレイ２２のメモリセル４０ｃのアドレスにアクセスされ、Ｉ／Ｏバッファ２７を介してデータが書き込まれる。同様に、書込み／読出し制御信号Ｒ／Ｗによりビット線４４ｄがＩ／Ｏバッファ２７を介して当該下位ビットの書込み（Write ）線に接続され、ＣＰＵ１４からデコーダ２５を介してＤＲＡＭセルアレイ２２のメモリセル４０ｄのアドレスにアクセスされ、Ｉ／Ｏバッファ２７を介してデータが書き込まれる。
【００３１】
また、書込み／読出し制御信号Ｒ／Ｗによりビット線４４ｅ，４４ｆがＩ／Ｏバッファ２７を介して当該上位ビットの書込み（Write ）線にそれぞれ接続され、ＤＳＰ１６からデコーダ２６を介してＤＲＡＭセルアレイ２４のメモリセル４０ｅ，４０ｆのアドレスにアクセスされ、Ｉ／Ｏバッファ２８を介してデータが書き込まれる。
【００３２】
Ｄｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３に記憶されている画像データは、ＣＰＵ１４からデコーダ２５を介してＤｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３の他方のポートのアドレスにアクセスされて読み出される。この場合、たとえば図９に示すように、図示しない制御部からの書込み／読出し制御信号Ｒ／Ｗによりビット線４４ｂがＩ／Ｏバッファ２７を介して当該下位ビットの読出し（Read）線に接続され、かつデコーダ２５からワード線４３ｂを介して与えられるアドレスデータに基づいてＭＯＳトランジスタ４１ｂがオン状態となり、キャパシタ４２ａ，４２ｂが放電される。読み出された画像データは、無線部１２からアンテナ１１を介して無線電波Ｗにより図示しない無線基地局へ送信される。この場合、デコーダ２５及びデコーダ２６から同時にＤｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３にアクセスするとき、アービタ２９により、競合を避けるように両方のアクセスが調停される。
【００３３】
また、上位／下位切替え信号Ｕ／Ｌ及び書込み／読出し制御信号Ｒ／Ｗによりビット線４４ｃがＩ／Ｏバッファ２７を介して当該下位ビットの読出し（Read）線に接続され、ＣＰＵ１４からデコーダ２５を介してＤＲＡＭセルアレイ２２のメモリセル４０ｃのアドレスにアクセスされ、Ｉ／Ｏバッファ２７を介してデータが読み出される。同様に、書込み／読出し制御信号Ｒ／Ｗによりビット線４４ｄがＩ／Ｏバッファ２７を介して当該下位ビットの読出し（Read）線に接続され、ＣＰＵ１４からデコーダ２５を介してＤＲＡＭセルアレイ２２のメモリセル４０ｄのアドレスにアクセスされ、Ｉ／Ｏバッファ２７を介してデータが読み出される。また、書込み／読出し制御信号Ｒ／Ｗによりビット線４４ｅ，４４ｆがＩ／Ｏバッファ２７を介して当該上位ビットの読出し（Read）線にそれぞれ接続され、ＤＳＰ１６からデコーダ２６を介してＤＲＡＭセルアレイ２４のメモリセル４０ｅ，４０ｆのアドレスにアクセスされ、Ｉ／Ｏバッファ２８を介してデータが読み出される。
【００３４】
また、ＣＰＵ１４及びＤＳＰ１６が、たとえば異なる種類のものに変更された場合、図７に示すように、たとえば、メモリブロック３１2，３１3，…，３１7が９６ＭビットのＤＲＡＭセルアレイ２２、メモリブロック３１8，３１9が２Ｔ−２Ｃ型の構成の１６ＭビットのＤｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３、及びメモリブロック３１1，３１10，３１11，…，３１15が１１２ＭビットのＤＲＡＭセルアレイ２４として設定される。
【００３５】
このように設定された状態で、上記と同様に、カメラ部１５により周辺の画像が取り込まれ、撮影された画像信号がＤＳＰ１６で処理される。処理済みの画像データは、ＤＳＰ１６からデコーダ２６を介してＦＭＲＡＭ２０のＤｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３の一方のポートのアドレスにアクセスされて記憶される。この場合、たとえば図１０に示すように、図示しない制御部からの設定信号ｓｔによりスイッチ群２５ａ，２５ｃ，２６ａ，２６ｃのオン状態／オフ状態が設定される。また、スイッチ群２５ｂ，２６ｂのオン状態／オフ状態が、たとえばマスタスライス方式で構成される配線（マスク）により製造時に設定されている。
【００３６】
また、同図１０に示すように、上位／下位切替え信号Ｕ／Ｌ及び書込み／読出し制御信号Ｒ／Ｗによりビット線４４ｃがＩ／Ｏバッファ２７を介して当該上位ビットの書込み（Write ）線に接続され、ＤＳＰ１６からデコーダ２６を介してＤＲＡＭセルアレイ２２のメモリセル４０ｃのアドレスにアクセスされ、Ｉ／Ｏバッファ２７を介してデータが書き込まれる。また、たとえば図１１に示すように、上位／下位切替え信号Ｕ／Ｌ及び書込み／読出し制御信号Ｒ／Ｗによりビット線４４ｃがＩ／Ｏバッファ２７を介して当該上位ビットの読出し（Read）線に接続され、ＤＳＰ１６からデコーダ２６を介してＤＲＡＭセルアレイ２２のメモリセル４０ｃのアドレスにアクセスされ、Ｉ／Ｏバッファ２７を介してデータが読み出される。
【００３７】
以上のように、この実施例では、ＤＲＡＭセルアレイ２２、ＤＲＡＭセルアレイ２４及びＤｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３は、各容量が任意に設定されるので、ＣＰＵ１４及びＤＳＰ１６の各機能に応じた容量に設定することができる。このため、容量に対して過不足が発生することが回避される。また、ＣＰＵ１４及びＤＳＰ１６が異なる種類のものに変更された場合でも、各機能に応じた容量に容易に対応できる。また、ＤＲＡＭセルアレイ２２は、ＣＰＵ１４のみからアクセスされ、かつ、ＤＲＡＭセルアレイ２４は、ＤＳＰ１６のみからアクセスされるので、同ＣＰＵ１４と同ＤＳＰ１６との競合が発生せず、高速動作に対応できる。
【００３８】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更などがあっても、この発明に含まれる。
たとえば、上記実施例では、ＣＰＵ１４からデコーダ２５を介してＤｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３又はＤＲＡＭセルアレイ２２のメモリセルのアドレスにアクセスされ、また、ＤＳＰ１６からデコーダ２６を介してＤｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３又はＤＲＡＭセルアレイ２４のメモリセルのアドレスにアクセスされるようになっているが、ＤＲＡＭセルアレイ２２を構成する図５中のメモリブロック３１1，…，３１7を、それぞれ共通のアドレスデータが与えられるバンクメモリとし、選択信号により選択されたバンクメモリのみがアクセスされるようにしても良い。同様に、ＤＲＡＭセルアレイ２４を構成する図６中のメモリブロック３１10，…，３１15を、それぞれ共通のアドレスデータが与えられるバンクメモリとし、選択信号により選択されたバンクメモリのみがアクセスされるようにしても良い。また、図６では、２つのメモリブロック３１8，３１9が２Ｔ−２Ｃ型の構成になっているが、ＣＰＵ１４及びＤＳＰ１６の各機能に応じて、２Ｔ−２Ｃ型の構成のメモリブロックの数を加減しても良い。また、図８乃至図１１では、スイッチ部２５Ｓとスイッチ部２６Ｓとのオン状態／オフ状態は、逆でも良い。
【産業上の利用可能性】
【００３９】
上記実施例では、携帯電話機を例にして説明したが、この発明は、たとえばＰＤＡ（Personal Digital Assistants ）など、複数のプロセッサが設けられると共に小型軽量化する必要のある電子機器全般に適用できる。また、既に設けられている各プロセッサが、設計変更などにより異なる種類のものに変更される電子機器全般に適用できる。
【図面の簡単な説明】
【００４０】
【図１】この発明の一実施例であるフレキシブル・マルチエリア・メモリが用いられた電子機器の要部の電気的構成を示すブロック図である。
【図２】図１中のＣＬＫ同期ＳＲＡＭＩＦ２１の電気的構成を示すブロック図である。
【図３】図１中のチップＱの一構成例を示す図である。
【図４】図３中のメモリブロック３１1，３１2，…，３１15を構成する１つのメモリセルの電気的構成を示す図である。
【図５】図１中のＤｕａｌ−Ｐｏｒｔ・ＤＲＡＭセルアレイ２３の要部の電気的構成を示す図である。
【図６】図３中のメモリブロック３１k（ｋ＝１，２，…，１５）の設定状態を示す図である。
【図７】図３中のメモリブロック３１k（ｋ＝１，２，…，１５）の設定状態を示す図である。
【図８】ＦＭＲＡＭ２０にデータが書き込まれるときの要部の状態を示す図である。
【図９】ＦＭＲＡＭ２０からデータが読み出されるときの要部の状態を示す図である。
【図１０】ＦＭＲＡＭ２０にデータが書き込まれるときの要部の状態を示す図である。
【図１１】ＦＭＲＡＭ２０からデータが読み出されるときの要部の状態を示す図である。
【図１２】従来の電子機器の要部の電気的構成を示すブロック図である。
【符号の説明】
【００４１】
１１      アンテナ（電子機器の一部）
１２      無線部（電子機器の一部）
１３      ボタン操作部（電子機器の一部）
１４      ＣＰＵ（中央処理装置、第１又は第２のプロセッサ、電子機器の一部）
１５      カメラ部（電子機器の一部）
１６      ＤＳＰ（第２又は第１のプロセッサ、電子機器の一部）
２０      フレキシブル・マルチエリア・ＲＡＭ（ＦＭＲＡＭ）
２１      クロック同期ＳＲＡＭインタフェース（ＦＭＲＡＭの一部）
２２      ＤＲＡＭセルアレイ（ＦＭＲＡＭの一部、第１又は第２領域）
２３      デュアル・ポート（Dual-Port ）・ＤＲＡＭセルアレイ（ＦＭＲＡＭの一部、共有領域）
２４      ＤＲＡＭセルアレイ（ＦＭＲＡＭの一部、第２又は第１領域）
２５，２６      デコーダ（ＦＭＲＡＭの一部）
２５ａ，２６ａ      スイッチ群（第１又は第２のスイッチ群）
２５ｃ，２６ｃ      スイッチ群（第２又は第１のスイッチ群）
２５ｂ，２６ｂ      スイッチ群（第３のスイッチ群）
２７，２８      Ｉ／Ｏバッファ（ＦＭＲＡＭの一部）
２９      アービタ（ＦＭＲＡＭの一部）
３１1，３１2，…，３１15      メモリブロック（ＦＭＲＡＭの一部）
４１      ＭＯＳトランジスタ（トランスファゲート、ＦＭＲＡＭの一部）
４２      キャパシタ（ＦＭＲＡＭの一部）
Ｑ      チップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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