(57)【要約】【課題】  複数のＤＲＡＭブロックが、面積オーバーヘッドの増加を招くことなく、設けられた半導体集積回路装置を提供する。【解決手段】  論理回路１３からアクセス可能な大容量ＤＲＡＭブロック１４は、ＶＢＢ電源回路２０を有している。論理回路１１，１２からアクセス可能なＤＲＡＭブロック１５ａ，１５ｂは、大容量ＤＲＡＭブロック１４が有するＶＢＢ電源回路２０を、自己のＶＢＢ電源回路として共用している。【選択図】  図１
2005259267.tif 000002
【特許請求の範囲】
【請求項１】
１つまたは複数の論理回路と、
内部電源回路を有し、かつ、前記論理回路のうちの少なくとも１つからアクセス可能な第１のＤＲＡＭブロックと、
前記第１のＤＲＡＭブロックよりも容量が小さく、かつ、前記論理回路のうちの少なくとも１つからアクセス可能な第２のＤＲＡＭブロックとを備え、
前記第１のＤＲＡＭブロックが有する前記内部電源回路は、その全部または一部が、前記第２のＤＲＡＭブロックの電源回路として、共用されている
ことを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
前記内部電源回路は、
電源電圧の基準となるリファレンス電圧を生成するリファレンス回路と、
前記リファレンス電圧を基にして、前記電源電圧の変動を検知する検知回路と、
前記検知回路の出力に応じて、発振信号を出力するオシレータ回路と、
前記発振信号に応じて電流供給を行い、電源電圧レベルを維持するチャージポンプ回路とを備えたものであり、
前記リファレンス回路、検知回路およびオシレータ回路が、前記第２のＤＲＡＭブロックに共用されている
ことを特徴とする半導体集積回路装置。
【請求項３】
請求項１において、
前記内部電源回路は、
電源電圧の基準となるリファレンス電圧を生成するリファレンス回路と、
前記リファレンス電圧を基にして、前記電源電圧の変動を検知する検知回路と、
前記検知回路の出力に応じて、発振信号を出力するオシレータ回路と、
前記発振信号に応じて電流供給を行い、電源電圧レベルを維持するチャージポンプ回路とを備えたものであり、
前記リファレンス回路が、前記第２のＤＲＡＭブロックに共用されている
ことを特徴とする半導体集積回路装置。
【請求項４】
請求項１において、
前記内部電源回路は、ＶＢＢ電源回路またはＶＰＰ電源回路である
ことを特徴とする半導体集積回路装置。
【請求項５】
請求項１において、
前記第１のＤＲＡＭブロックの容量は、メガビットオーダーである
ことを特徴とする半導体集積回路装置。
【請求項６】
請求項５において、
前記第２のＤＲＡＭブロックの容量は、キロビットオーダーである
ことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１つまたは複数の論理回路と、この論理回路からアクセスされる複数のＤＲＡＭブロックとが搭載された半導体集積回路装置に関する。
【背景技術】
【０００２】
従来、システムＬＳＩでは、性能の向上や消費電力の削減を目的として、それぞれの論理回路ブロックに対応したメモリを混載してきた。図３は従来の半導体集積回路装置の一例を示すブロック図である。図３に示すように、高速処理を必要とするデータの格納部としては、数Ｋビット〜数百Ｋビット程度のスタティックランダムアクセスメモリ（以下、「ＳＲＡＭ」と略記する）５１が用いられている。これは、ＳＲＡＭが、ランダムアクセス性能が高く、かつ、データ処理に必要な容量やビット幅を容易に合成できるコンパイラブル性も高いためである。また、高速処理を必要とせず、大容量でかつある限られたパターンのデータの格納部としては、メガビットオーダー以上の汎用ダイナミックランダムアクセスメモリ（以下、「ＤＲＡＭ」と略記する）５２を配置している（例えば、非特許文献２参照）。
【０００３】
また、性能向上や消費電力の削減だけでなく、必要なメモリ容量をある程度最適化できることによるトータルコスト削減などの目的で、汎用ＤＲＡＭとは異なるＤＲＡＭを混載するシステムＬＳＩも増えている（例えば、非特許文献１参照）。
【非特許文献１】Hideo Ohwada他6名  ‘A single-Chip Band-Segmented-Transmission OFDM Demodulator for Digital Terrestrial Television Broadcasting’  2001 IEEE International Solid-State Circuits Conference
【非特許文献２】東芝セミコンダクター社  ‘ＤＲＡＭ混載技術’ [平成１5年9月25日検索]、インターネット  <http://www.semicon.toshiba.co.jp/prd/asic/index.html>
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、従来では、次のような問題があった。
【０００５】
図３の構成では、ＳＲＡＭの高いコンパイラブル性を利用して、各論理回路ブロックに対して、必要とするメモリ空間やビット数に合ったＳＲＡＭを１つまたは複数個搭載していた。これにより、局所的には、メモリの割り当ての最適化がなされている。しかしながら、個々のＳＲＡＭの容量は小さいため、メモリ全体ではチップに対する比率が高くなりすぎた場合でも、システムＬＳＩの設計者はそのことに気がつきにくい。このため、システムＬＳＩ全体でのメモリ最適化が、必ずしも適切にはなされない場合が多い。
【０００６】
また、システムＬＳＩの高性能化に伴う大規模化にあたり、各回路ブロックの設計が年々、分業化、細分化されてきているため、混載されるメモリ比率が増加しているにもかかわらず、システムＬＳＩ全体でのメモリ最適化がより困難になっている。
【０００７】
また、ＳＲＡＭは、メモリセルが６個のトランジスタによって構成されており、集積性では大容量化には向かない。また、大容量化によるメモリ面積の増大が、ＳＲＡＭの長所である高速性の障害になる。このような問題も、メモリ全体の最適化を困難にしていた。
【０００８】
一方、ＤＲＡＭは、メモリセルが例えば１個のトランジスタと１個のキャパシタによって構成されており、高集積性の面でＳＲＡＭよりも優れている。このため、メモリ全体の最適化のために、ＤＲＡＭの搭載も検討、実現されつつある。
【０００９】
ところが、ＤＲＡＭは、特有のリフレッシュ回路や内部電源回路を搭載する必要があるため、メモリセル比率がＳＲＡＭに比べて小さい。このため、例えばキロビットオーダーの小容量の複数のＤＲＡＭを搭載した場合には、面積オーバーヘッドが大きくなる、という問題が生じる。このため、従来ではシステムＬＳＩに搭載するＤＲＡＭは、通常、メガビットオーダーの大容量のものがほとんどであった。したがって、各論理回路ブロックに対してメモリ割り当てを最適化することを目的として、ＤＲＡＭを搭載することは、事実上、極めて困難であった。
【００１０】
前記の問題に鑑み、本発明は、複数のＤＲＡＭブロックが、面積オーバーヘッドの増加を招くことなく、設けられた半導体集積回路装置を提供することを課題とする。
【課題を解決するための手段】
【００１１】
本発明は、半導体集積回路装置として、１つまたは複数の論理回路と、内部電源回路を有し、かつ前記論理回路のうちの少なくとも１つからアクセス可能な第１のＤＲＡＭブロックと、前記第１のＤＲＡＭブロックよりも容量が小さく、かつ前記論理回路のうちの少なくとも１つからアクセス可能な第２のＤＲＡＭブロックとを備え、前記第１のＤＲＡＭブロックが有する前記内部電源回路は、その全部または一部が、前記第２のＤＲＡＭブロックの電源回路として共用されているものである。
【００１２】
本発明によると、第１のＤＲＡＭブロックが有する内部電源回路の全部または一部が、第２のＤＲＡＭブロックの電源回路として共用されているので、第２の内部電源回路の全部または一部を省くことができる。これにより、複数のＤＲＡＭブロックを設けた場合であっても、その面積オーバーヘッドの増加を抑えることができる。
【００１３】
また、前記本発明に係る半導体集積回路装置における内部電源回路は、電源電圧の基準となるリファレンス電圧を生成するリファレンス回路と、前記リファレンス電圧を基にして前記電源電圧の変動を検知する検知回路と、前記検知回路の出力に応じて発振信号を出力するオシレータ回路と、前記発振信号に応じて電流供給を行い、電源電圧レベルを維持するチャージポンプ回路とを備えたものであり、前記リファレンス回路、検知回路およびオシレータ回路が前記第２のＤＲＡＭブロックに共用されているのが好ましい。
【００１４】
また、前記本発明に係る半導体集積回路装置における内部電源回路は、電源電圧の基準となるリファレンス電圧を生成するリファレンス回路と、前記リファレンス電圧を基にして前記電源電圧の変動を検知する検知回路と、前記検知回路の出力に応じて発振信号を出力するオシレータ回路と、前記発振信号に応じて電流供給を行い、電源電圧レベルを維持するチャージポンプ回路とを備えたものであり、前記リファレンス回路が前記第２のＤＲＡＭブロックに共用されているのが好ましい。
【００１５】
また、前記内部電源回路は、ＶＢＢ電源回路またはＶＰＰ電源回路であるのが好ましい。
【００１６】
また、前記第１のＤＲＡＭブロックの容量は、メガビットオーダーであるのが好ましい。さらに、前記第２のＤＲＡＭブロックの容量は、キロビットオーダーであるのが好ましい。
【発明の効果】
【００１７】
本発明によると、複数のＤＲＡＭブロックを、面積オーバーヘッドの増加を招くことなく、また電源電圧の安定性を損なうことなく、設けることができる。したがって、メモリ割り当ての最適化が容易になり、装置のコストをより削減できる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１９】
図１は本発明の一実施形態に係る半導体集積回路装置の主要構成を示すブロック図である。図１において、半導体集積回路装置１は、それぞれ所定の処理機能を実現する複数の論理回路１１，１２，１３と、第１のＤＲＡＭブロックとしての大容量ＤＲＡＭブロック１４と、大容量ＤＲＡＭブロック１４よりも容量が小さい、第２のＤＲＡＭブロックとしてのＤＲＡＭブロック１５ａ，１５ｂとを備えている。大容量ＤＲＡＭブロック１４は論理回路１３からアクセス回路１６を介してアクセス可能であり、ＤＲＡＭブロック１５ａ，１５ｂはそれぞれ、論理回路１１，１２の両方からアクセス回路１７を介してアクセス可能である。アクセス回路１７は、ＤＲＡＭブロック１５ａ，１５ｂが論理回路１１，１２２で共用可能なように、時分割データ処理を実行可能に構成されている。１８は外部電源パッド、１９は外部電源パッド１８に与えられた高電圧を降圧して供給電圧を生成するオンチップ電源回路である。オンチップ電源回路１９の出力は、大容量ＤＲＡＭブロック１４およびＤＲＡＭブロック１５ａ，１５ｂにそれぞれ供給されている。
【００２０】
大容量ＤＲＡＭブロック１４は、内部電源回路としてのＶＢＢ電源回路２０を有している。ＶＢＢ電源とは、基板バイアス電源、すなわちＤＲＡＭのメモリセルのアクセストランジスタの基板電圧に使用されるものであり、マイナス電源である。ＶＢＢ電源回路２０は、ＶＢＢ電圧の基準となるリファレンス電圧を生成するリファレンス回路２１と、リファレンス回路２１によって生成されたリファレンス電圧を基にして電圧比較を行い、ＶＢＢ電圧の変動を検知する検知回路２２と、検知回路２２の出力に応じて、発振信号を出力するオシレータ回路２３と、オシレータ回路２３から出力された発振信号に応じて電流供給を行い、ＶＢＢ電圧レベルを維持するチャージポンプ回路２４とを備えている。
【００２１】
図１の構成では、大容量ＤＲＡＭブロック１４が有するＶＢＢ電源回路２０のチャージポンプ回路２４の出力が、他のＤＲＡＭブロック１５ａ，１５ｂにもＶＢＢ電源として供給されている。すなわち、大容量ＤＲＡＭブロック１４が有するＶＢＢ電源回路２０が、ＤＲＡＭブロック１５ａ，１５ｂのＶＢＢ電源回路として、共用されている。
【００２２】
ここで、大容量ＤＲＡＭブロック１４の容量は、メガビットオーダーであるものとする。メガビットオーダーとは、１Ｍビット以上１Ｇビット未満のことをいい、例えば、１６Ｍビット、６４Ｍビット、１２８Ｍビットなど、数十〜数百Ｍビット程度の容量を指す。また、内部電源回路を共用する側のＤＲＡＭブロック１５ａ，１５ｂの容量は、キロビットオーダーであるものとする。キロビットオーダーとは、１Ｋビット以上１Ｍビット未満のことをいい、例えば、１６Ｋビット、１２８Ｋビットなど、数十〜数百Ｋビット程度の容量を指す。なお、各ＤＲＡＭブロックの容量は、ここで示したものに限られるものではない。
【００２３】
ＤＲＡＭが動作した際にＶＢＢ電源に流れる電流は、ＤＲＡＭを動かすためのＶＤＤ電源など比較して、極めて微少である。このため、電源投入時以外は、ＶＢＢ電圧が大きく変動することはほとんどない。また、メガビットオーダー、特に１６Ｍ、６４Ｍビット程度の大容量ＤＲＡＭでは、メモリセル面積が大きいため、ＶＢＢ電圧が蓄積される基板容量も大きい。このため、ＶＢＢ電源に微少電流が流れたときでも、数ｎＦ以上ある基板容量が平滑容量の役割を果たすので、ＶＢＢ電圧レベルは安定している。
【００２４】
したがって、図１の構成のように、大容量ＤＲＡＭブロック１４が有するＶＢＢ電源回路２０を、他の小容量のＤＲＡＭブロック１５ａ，１５ｂのＶＢＢ電源として共用した場合でも、安定したＶＢＢ電圧レベルを維持することができる。そして、ＶＢＢ電源回路をＤＲＡＭブロック１５ａ，１５ｂ用に別途設けた構成と比較すると、電源回路分のレイアウト面積を削減できるとともに、電源回路の消費電力を削減することができる。すなわち、ＶＢＢ電源電圧の安定性を損なうことなく、装置のサイズや消費電力を低減することが可能になる。
【００２５】
なお、図１の構成では、大容量ＤＲＡＭブロック１４が有するＶＢＢ電源回路２０の全部を、ＤＲＡＭブロック１５ａ，１５ｂのＶＢＢ電源回路として共用するものとしたが、その一部を共用する構成としてもかまわない。例えば、チャージポンプ回路２４以外の回路、すなわち、リファレンス回路２１、検知回路２２およびオシレータ回路２３は共用するようにし、チャージポンプ回路のみ、別個に、ＤＲＡＭブロック１５ａ，１５ｂ毎に、あるいは共通に、設けてもよい。
【００２６】
また、ＶＢＢ電源回路２０から各ＤＲＡＭブロック１５ａ，１５ｂへのＶＢＢ電源線に、スイッチ素子または配線層における切り離し手段を設けてもよい。そして例えば、ＤＲＡＭブロック１５ａ，１５ｂのデータ保持特性に十分マージンがあるときは、ＶＢＢ電源回路２０から切り離し、基板電圧をＶＳＳ電源から供給する。これにより、ＶＢＢ電源回路２０の消費電力を削減できるとともに、ＶＢＢ電圧の変動による大容量ＤＲＡＭ１４への影響を回避することができる。
【００２７】
図２は本発明の一実施形態に係る半導体集積回路装置の他の例の主要構成を示すブロック図である。図２において、図１と共通の構成要素には図１と同一の符号を付している。半導体集積回路装置２は、それぞれ所定の処理機能を実現する複数の論理回路１１，１２，１３と、第１のＤＲＡＭブロックとしての大容量ＤＲＡＭブロック１４Ａと、大容量ＤＲＡＭブロック１４Ａよりも容量が小さい、第２のＤＲＡＭブロックとしてのＤＲＡＭブロック１５ａ，１５ｂとを備えている。大容量ＤＲＡＭブロック１４Ａは論理回路１３からアクセス回路１６を介してアクセス可能であり、ＤＲＡＭブロック１５ａ，１５ｂはそれぞれ、論理回路１１，１２の両方からアクセス回路１７を介してアクセス可能である。アクセス回路１７は、ＤＲＡＭブロック１５ａ，１５ｂが論理回路１１，１２で共用可能なように、時分割データ処理を実行可能に構成されている。１８は外部電源パッド、１９は外部電源パッド１８に与えられた高電圧を降圧して供給電圧を生成するオンチップ電源回路である。オンチップ電源回路１９の出力は、消費電力の削減のために、大容量ＤＲＡＭブロック１４Ａのみに供給されている。
【００２８】
大容量ＤＲＡＭブロック１４Ａは、内部電源回路としてのＶＰＰ電源回路３０を有している。ＶＰＰ電源とは、内部昇圧電源であり、ＤＲＡＭのメモリセルを制御するワード線電源などに用いられる。ＶＰＰ電源回路３０は、ＶＰＰ電圧の基準となるリファレンス電圧を生成するリファレンス回路３１と、リファレンス回路３１によって生成されたリファレンス電圧を基にして電圧比較を行い、ＶＰＰ電圧の変動を検知する検知回路３２と、検知回路３２の出力に応じて、発振信号を出力するオシレータ回路３３と、オシレータ回路３３から出力された発振信号に応じて電流供給を行い、ＶＰＰ電圧レベルを維持するチャージポンプ回路３４とを備えている。
【００２９】
また、ＤＲＡＭブロック１５ａ，１５ｂのＶＰＰ電源用として、チャージポンプ回路３５ａ，３５ｂがそれぞれ設けられている。チャージポンプ回路３５ａ，３５ｂは、ＶＰＰ電源回路３０内のオシレータ回路３３から出力された発振信号を受けて、ＤＲＡＭブロック１５ａ，１５ｂに電流をそれぞれ供給する。すなわち、大容量ＤＲＡＭブロック１４Ａが有するＶＰＰ電源回路３０の一部、すなわち、リファレンス回路３１、検知回路３２およびオシレータ回路３３が、ＤＲＡＭブロック１５ａ，１５ｂのＶＰＰ電源回路として、共用されている。
【００３０】
ＶＰＰ電源のような昇圧電源は、消費電流が大きい。このため図２のように、電流を供給するためのチャージポンプ回路３５ａ，３５ｂのみを別個設けて、ＶＰＰ電源回路３０のチャージポンプ回路以外の回路ブロックを共用する構成は、電流供給能力やチップ面積削減の点からみて有効である。なお、図２の構成では、ＤＲＡＭブロック１５ａ，１５ｂのそれぞれについてチャージポンプ回路３５ａ，３５ｂを設けているが、１個のチャージポンプ回路を共用するように構成してもよい。すなわち、各ＤＲＡＭブロックの消費電流に応じて、適宜配置すればよい。
【００３１】
また、リファレンス回路３１のみを共用し、リファレンス回路以外の回路を別個設けるようにしてもよい。すなわち、リファレンス電圧のみを共通化し、ＶＰＰ電圧の変動の検知と電流供給については、個別に行うようにしてもよい。この構成では、局所的な現象、例えば活性化の頻度上昇やＶＰＰ電圧の降下等に応じて、電流を供給できるので、ＤＲＡＭの安定動作上、有効である。この場合、リファレンス回路の出力信号線に、電源線などと同様のシールド構成を適用することによって、信号変動などに非常に敏感なリファレンス信号の安定化を図ることができる。
【００３２】
また、ＶＰＰ電源回路３０の回路ブロックの全部を、共用するようにしてもかまわない。
【００３３】
なお、ここでは、ＤＲＡＭの内部電源回路としてＶＢＢ電源回路やＶＰＰ電源回路を例にとって説明したが、これ以外でも例えば、ビット線のプリチャージ電源やメモリセルのプレート電源である１／２ＶＤＤ電源回路等であっても、本発明は同様に実現できる。ただし、１／２ＶＤＤ電源回路は、回路規模が小さく、またメモリ方式によっては内部電源回路が不要な場合もあるため、ＤＲＡＭ毎に個別に配置する方が有効な場合もある。
【００３４】
なお、図１および図２において、オンチップ電源回路１９を省き、外部電源パッド１８から直接、各ＤＲＡＭに電源を供給する構成としてもよい。
【００３５】
なお、ＤＲＡＭブロックの容量は、本実施形態で示したものに限られるものではない。また、論理回路やＤＲＡＭの個数も、本実施形態で示したものに限られるものではない。
【産業上の利用可能性】
【００３６】
本発明は、複数のＤＲＡＭブロックを、面積オーバーヘッドの増加を招くことなく、また電源電圧の安定性を損なうことなく、設けることができるので、例えばシステムＬＳＩのチップ面積削減によるコストダウンや、性能向上に有効である。
【図面の簡単な説明】
【００３７】
【図１】本発明の一実施形態に係る半導体集積回路装置の構成を示すブロック図である。
【図２】本発明の一実施形態に係る半導体集積回路装置の他の構成を示すブロック図である。
【図３】従来の半導体集積回路装置の構成例である。
【符号の説明】
【００３８】
１，２  半導体集積回路装置
１１，１２，１３  論理回路
１４，１４Ａ  大容量ＤＲＡＭブロック（第１のＤＲＡＭブロック）
１５ａ，１５ｂ  ＤＲＡＭブロック（第２のＤＲＡＭブロック）
２０  ＶＢＢ電源回路（内部電源回路）
２１，３１  リファレンス回路
２２，３２  検知回路
２３，３３  オシレータ回路
２４，３４  チャージポンプ回路
３０  ＶＰＰ電源回路（内部電源回路）
【図１】
2005259267.tif 000003
【図２】
2005259267.tif 000004
【図３】
2005259267.tif 000005
【手続補正書】
【提出日】平成17年3月11日(2005.3.11)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
図１は本発明の一実施形態に係る半導体集積回路装置の主要構成を示すブロック図である。図１において、半導体集積回路装置１は、それぞれ所定の処理機能を実現する複数の論理回路１１，１２，１３と、第１のＤＲＡＭブロックとしての大容量ＤＲＡＭブロック１４と、大容量ＤＲＡＭブロック１４よりも容量が小さい、第２のＤＲＡＭブロックとしてのＤＲＡＭブロック１５ａ，１５ｂとを備えている。大容量ＤＲＡＭブロック１４は論理回路１３からアクセス回路１６を介してアクセス可能であり、ＤＲＡＭブロック１５ａ，１５ｂはそれぞれ、論理回路１１，１２の両方からアクセス回路１７を介してアクセス可能である。アクセス回路１７は、ＤＲＡＭブロック１５ａ，１５ｂが論理回路１１，１２で共用可能なように、時分割データ処理を実行可能に構成されている。１８は外部電源パッド、１９は外部電源パッド１８に与えられた高電圧を降圧して供給電圧を生成するオンチップ電源回路である。オンチップ電源回路１９の出力は、大容量ＤＲＡＭブロック１４およびＤＲＡＭブロック１５ａ，１５ｂにそれぞれ供給されている。