(57)【要約】【課題】  半導体装置の小型化を妨げることなく高容量のＭＩＭキャパシタを実現する。【解決手段】  銅からなる第１電極１１２、第２電極１２０、第３電極１３６が各層の絶縁膜に埋め込み形成され、第１電極１１２と第２電極１２０の間に第３絶縁膜１１４が形成され、第２電極１２０と第３電極１３６の間に第５絶縁膜１２２が形成されている。第１電極１１２と第２電極１２０は、第３絶縁膜１１４を誘電体として第１ＭＩＭキャパシタを形成し、第２電極１２０と第３電極１３６は、第５絶縁膜１２２を誘電体として第２ＭＩＭキャパシタを形成している。２つのキャパシタを積層した構造とすることにより、同一層にキャパシタを形成する構造に比べて、同じ半導体基板上の面積でも容量をおよそ２倍に増大したＭＩＭキャパシタを実現できる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上に下層から順に第１の金属電極、第２の金属電極、第３の金属電極が形成され、前記第１の金属電極と前記第２の金属電極との間に第１の容量絶縁膜が形成され、前記第２の金属電極と前記第３の金属電極との間に第２の容量絶縁膜が形成された半導体装置。
【請求項２】
前記第１の金属電極と前記第３の金属電極との間の層の絶縁膜に、前記第１の金属電極と前記第３の金属電極とを電気的に接続するビア部が形成されたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１および第２の容量絶縁膜が窒化シリコン膜であることを特徴とする請求項1または２記載の半導体装置。
【請求項４】
前記第１の金属電極、前記第２の金属電極および前記第３の金属電極が同一の金属材料からなり、それぞれの底面および側面に前記金属材料の拡散を防止する拡散防止膜が形成されたことを特徴とする請求項１または２記載の半導体装置。
【請求項５】
前記拡散防止膜が窒化金属膜であることを特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタを備えた半導体装置に関する。
【背景技術】
【０００２】
近年、アナログデバイスとＣＭＯＳロジックデバイスのワンチップ化の検討が進められている。その中で、ＣＭＯＳロジックデバイスは年々微細化が進み、ＭＯＳトランジスタのゲート長が０．１μｍ以下になると、配線抵抗を低減するために、配線材料として低比抵抗材料であるＣｕを用いることが検討され、また配線の形成方法としては、ダマシンプロセスが検討されている。また、アナログデバイス中のキャパシタとして、例えば特許文献１では材料としてＣｕを用いてダマシンプロセスにより形成されたＭＩＭキャパシタが提案されている。
【特許文献１】特開２００１−２３７３７５号公報（第２０頁、第２図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
一方、微細化の進展に伴い、トランジスタの集積度はますます向上し、ＣＭＯＳロジックデバイスの配線層数は増大する傾向にある。このように、半導体デバイスの微細化および配線の多層化に伴い、デバイスの高集積化を妨げることなく、アナログデバイス中のＭＩＭキャパシタを如何に高容量に形成するかということや、多くのＭＩＭキャパシタを配置することが問題となってくる。ＭＩＭキャパシタの高容量化のために電極面積を大きくした大面積のキャパシタ電極を形成することや、また、多くのＭＩＭキャパシタを平面的に配置することは、キャパシタが占める面積当たりの容量が小さく、半導体装置の小型化が図れなくなる。
【０００４】
本発明は、上記問題を解決すべくなされたもので、キャパシタが占める面積当たりの容量を増大して、小型化が図れる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の半導体装置は、半導体基板上に下層から順に第１の金属電極、第２の金属電極、第３の金属電極が形成され、第１の金属電極と第２の金属電極との間に第１の容量絶縁膜が形成され、第２の金属電極と第３の金属電極との間に第２の容量絶縁膜が形成されている。
【０００６】
この構成によれば、下層から順に第１の金属電極、第１の容量絶縁膜、第２の金属電極、第２の容量絶縁膜、第３の金属電極が形成され、第１の金属電極と第１の容量絶縁膜と第２の金属電極からなる第１のＭＩＭキャパシタ構造と、第２の金属電極と第２の容量絶縁膜と第３の金属電極からなる第２のＭＩＭキャパシタ構造とが積層されている。このように、２組のＭＩＭキャパシタ構造が１つの第２の金属電極を共有して積層されていることで、キャパシタが占める面積あたりの容量を増大することができ、半導体装置の小型化を実現できる。積層された２組のＭＩＭキャパシタ構造を、２つのキャパシタとして用いることもできるし、１つのキャパシタとして用いることもできる。
【０００７】
本発明において、第１の金属電極と第３の金属電極との間の層の絶縁膜に、第１の金属電極と第３の金属電極とを電気的に接続するビア部を形成することにより、２組のＭＩＭキャパシタ構造を、１つのキャパシタとして用いることができ、小面積で高容量のキャパシタを実現できる。
【０００８】
本発明において、第１および第２の容量絶縁膜が窒化シリコン膜であることが好ましい。
【０００９】
本発明において、第１の金属電極、第２の金属電極および第３の金属電極が同一の金属材料からなり、それぞれの底面および側面に金属材料の拡散を防止する拡散防止膜が形成されていることが好ましい。この拡散防止膜は窒化金属膜であることが好ましい。
【発明の効果】
【００１０】
本発明によれば、２組のＭＩＭキャパシタ構造が１つの第２の金属電極を共有して積層されていることで、キャパシタが占める面積あたりの容量を増大することができ、半導体装置の小型化を実現できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００１２】
（実施の形態１）
図１〜図２を参照しながら、本発明の実施の形態１について説明する。
【００１３】
図１は、本発明の実施の形態１における半導体装置を示す断面図である。図２（ａ）〜図２（ｃ）は、本発明の実施の形態１における半導体装置の製造方法を示す断面図である。
【００１４】
この半導体装置は、図１に示すように、シリコン基板に代表される半導体基板（図示せず）上にＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）からなる第1絶縁膜１０２と、さらに上層にＴＥＯＳより誘電率の低いＦＳＧ（ｆｌｕｏｒｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）からなる第２絶縁層１０４が形成されている。そして、このＦＳＧからなる第２絶縁膜１０４に銅からなる第１配線層１０８が形成されている。この第１配線層１０８では、第１配線１１０とキャパシタの第１電極１１２がダマシンプロセスにより埋め込み形成されている。そして、この第１配線１１０と第１電極１１２は、ビア１０６を介して下層の配線やトランジスタ等の素子に接続されている。
【００１５】
さらに、この第２絶縁膜１０４と第１配線１１０と第１電極１１２の上にはＳｉＮ（シリコン窒化膜）からなる第３絶縁膜１１４とＴＥＯＳからなる第４絶縁膜１１６が形成されている。そして、この第４絶縁膜１１６に銅からなる第２電極１２０をダマシンプロセスにより埋め込み形成し、さらに第４絶縁膜１１６の上にＳｉＮからなる第５絶縁膜１２２が形成されている。このとき、第２電極１２０は第１電極１１２と対向して配置され、第１電極１１２の真上に第２電極１２０の大部分が形成される。そして、第１電極１１２と第２電極１２０は、第３絶縁膜１１４を誘電体として第１ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタを形成している。
【００１６】
そして、ＦＳＧからなる第６絶縁膜１２８が形成されている。この第６の絶縁膜１２８には銅からなる第２配線層１２６が形成されている。第２配線層１２６では、第２配線１３４とキャパシタの第３電極１３６がダマシンプロセスにより埋め込み形成されている。このとき、第３電極１３６は第２電極１２０と対向して配置され、第２電極１２０の真上に第３電極１３６の大部分が形成される。そして、第２電極１２０と第３電極１３６は、第５絶縁膜１２２を誘電体として第２ＭＩＭキャパシタを形成している。そして、この第３電極１３６はビア１３０ａを介して第１電極１１２に接続され、第２配線１３４にはビア１３０ｂを介して第１配線１１０に接続されているものと、ビア１３０ｃを介して第２電極１２０に接続されているものがある。なお、電極１２０は、第１配線層１０８と第２配線層１２６との間のビア層に形成されている。
【００１７】
そして、第６絶縁膜１２８と第３電極１３６と第２配線１３４の上層にはＳｉＮからなる第７絶縁膜１３８が形成されている。そして、電極パッド１４０が第２配線１３４に接続されるように形成され、さらに、電極パッド１４０上に開口部が設けられた保護膜１４２が形成されている。
【００１８】
以上のような構成によれば、半導体基板の厚さ方向に２つのキャパシタを積層することにより、同一層にキャパシタを形成する構造に比べて、同じ半導体基板上の面積でも容量をおよそ２倍に増大させることができるＭＩＭキャパシタを実現することができ、半導体装置の小型化が図れる。
【００１９】
また、一般に上層ほど配線幅や配線間隔が大きくなる。これと同様に、第１電極１１２より第２電極１２０を大きく形成し、第２電極１２０より第３電極１３６を大きくすることにより、より大容量のキャパシタを形成することができる。
【００２０】
なお、第１配線層１０８及び第２配線層１２６は、誘電率がＴＥＯＳより低いＦＳＧからなる低誘電率膜に形成されているものである。
【００２１】
次に、図１の半導体装置の製造方法について図２（ａ）〜図２（ｃ）を用いて説明する。
【００２２】
図２（ａ）に示すように、半導体基板（図示せず）上に形成されたＴＥＯＳからなる第１絶縁膜１０２とこの第１絶縁膜１０２上に形成されたＦＳＧからなる第２絶縁膜１０４とに、ドライエッチングでビアホールを形成後、同様にしてドライエッチングで第１配線１１０とＭＩＭキャパシタの第１電極１１２のトレンチを形成し、これらビアホール及びトレンチ内に電気メッキ法で銅などの金属を堆積後、第２絶縁膜１０４上に残った余分な銅をＣＭＰ（化学的機械研磨）法を用いて研磨除去して、第１配線１１０と第１電極１１２とビア１０６を形成する。
【００２３】
次に、図２（ｂ）に示すように、ＣＶＤ法を用いて窒化シリコンなどの第３絶縁膜１１４を堆積し、次いでＴＥＯＳからなる第４絶縁膜１１６を形成する。この第３絶縁膜１１４は、ＭＩＭキャパシタの容量膜として機能する。さらに、第４絶縁膜１１６にドライエッチングでＭＩＭキャパシタの第２電極１２０のトレンチを形成し、第１配線１１０及び第１電極１１２と同様の方法でトレンチ内を電気メッキ法で銅などの金属を堆積後、第４絶縁膜１１６上に残った余分な銅をＣＭＰ法で研磨除去してＭＩＭキャパシタの第２電極１２０を形成する。その後、ＣＶＤ法を用いて窒化シリコンからなる第５絶縁膜１２２を形成する。
【００２４】
次に、図２（ｃ）に示すように、ＦＳＧからなる第６絶縁膜１２８を形成する。そして、この第６絶縁膜１２８にドライエッチングで第２配線１３４とＭＩＭキャパシタの第３電極１３６のトレンチを形成し、さらに、下層の第５絶縁膜１２２と第４絶縁膜１１６と第３絶縁膜１１４に第２配線１３４と第１配線１１０を接続するためのビア１３０ｂのビアホールと第３電極１３６と第１電極１１２を接続するためのビア１３０ａのビアホール、第５の絶縁膜１２２に第２配線１３４と第２電極１２０を接続するためのビア１３０cのビアホールを形成する。そして、電気メッキ法で銅などの金属を堆積後、第６絶縁膜１２８上に残った余分な銅をＣＭＰ法で研磨除去して第３電極１３６と第２配線１３４、ビア１３０ａとビア１３０ｂおよびビア１３０cを形成する。その後、第６絶縁膜１２８と第３電極１３６と第２配線１３４の上層にＳｉＮからなる第７絶縁膜１３８を形成する。次に、電極パッド１４０を第２配線１３４に接続するように形成し、さらに、保護膜１４２を形成する。そして、電極パッド１４０上に開口部を設ける。
【００２５】
以上のような製造方法によれば、半導体基板の厚さ方向に２つのキャパシタを積層することにより、同一層にキャパシタを形成する構造に比べて、同じ半導体基板上の面積でも容量をおよそ２倍に増大させることができるＭＩＭキャパシタを形成することができる。
【００２６】
なお、トレンチおよびビアホールに銅などの金属を電気メッキ法で堆積させる前に、あらかじめトレンチおよびビアの内壁に例えばＴｉＮなどに代表される窒化金属からなる拡散防止層を形成しても良い。これにより、トレンチおよびビアに堆積した金属材料が絶縁膜内に拡散することを防止することができる。
【００２７】
（実施の形態２）
図３〜図４を参照しながら、本発明の実施の形態２について説明する。
【００２８】
図３は、本発明の実施の形態２における半導体装置を示す断面図である。図４（ａ）〜図４（ｃ）は、本発明の実施の形態２における半導体装置の製造方法を示す断面図である。
【００２９】
この半導体装置は、図３に示すように、シリコン基板に代表される半導体基板（図示せず）上にＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）からなる第1絶縁膜１０２と、さらに上層にＴＥＯＳより誘電率の低いＦＳＧ（ｆｌｕｏｒｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）からなる第２絶縁層１０４が形成されている。そして、このＦＳＧからなる第２絶縁膜１０４に銅からなる第１配線層１０８が形成されている。この第１配線層１０８では、第１配線１１０とキャパシタの第１電極１１２がダマシンプロセスにより埋め込み形成されている。そして、この第１配線１１０と第１電極１１２は、ビア１０６を介して下層の配線やトランジスタ等の素子に接続されている。
【００３０】
さらに、この第２絶縁膜１０４と第１配線１１０と第１電極１１２の上にはＳｉＮ（シリコン窒化膜）からなる第３絶縁膜１１４とＴＥＯＳからなる第４絶縁膜１１６が形成されている。そして、ＴＥＯＳからなる第４絶縁膜１１６を形成し、その後、この第４絶縁膜１１６に銅からなる第２電極１２０をダマシンプロセスにより埋め込み形成し、さらに第４絶縁膜１１６の上にＳｉＮからなる第５絶縁膜１２２が形成されている。このとき、第２電極１２０は第１電極１１２と対向して配置され、第１電極１１２の真上に第２電極１２０の大部分が形成される。そして、第１電極１１２と第２電極１２０は、第３絶縁膜１１４を誘電体として第１ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタを形成している。
【００３１】
そして、ＦＳＧからなる第６絶縁膜１２８が形成されている。この第６の絶縁膜１２８には銅からなる第２配線層１２６が形成されている。第２配線層１２６では、第２配線１３４とキャパシタの第３電極１３６がダマシンプロセスにより埋め込み形成されている。このとき、第３電極１３６は第２電極１２０と対向して配置され、第２電極１２０の真上に第３電極１３６の大部分が形成される。そして、第２電極１２０と第３電極１３６は、第５絶縁膜１２２を誘電体として第２ＭＩＭキャパシタを形成している。そして、この第３電極１３６はビア１３０ａを介して第１配線１１０に接続され、第２配線１３４にはビア１３０ｂを介して第１配線１１０に接続されているものと、ビア１３０ｃを介して第２電極１２０に接続されているものがある。なお、電極１２０は、第１配線層１０８と第２配線層１２６との間のビア層に形成されている。
【００３２】
そして、第６絶縁膜１２８と第３電極１３６と第２配線１３４の上層にはＳｉＮからなる第７絶縁膜１３８が形成される。そして、電極パッド１４０が第２配線１３４に接続されるように形成され、さらに、電極パッド１４０上に開口部が設けられた保護膜１４２が形成されている。
【００３３】
以上のような構成によれば、半導体基板中に形成された２つのＭＩＭキャパシタが第２電極１２０を共有して厚さ方向に積層されているため、同一平面上にキャパシタを配置する構造に比べ半導体装置の面積を大きくすることなく２つのキャパシタを備えられ、半導体装置の小型化が図れる。
【００３４】
なお、第１配線層１０８及び第２配線層１２６は、誘電率がＴＥＯＳより低いＦＳＧからなる低誘電率膜に形成されているものである。
【００３５】
次に、図３の半導体装置の製造方法について図４（ａ）〜図４（ｃ）を用いて説明する。
【００３６】
図４（ａ）に示すように、半導体基板（図示せず）上に形成されたＴＥＯＳからなる第１絶縁膜１０２とこの第１絶縁膜１０２上に形成されたＦＳＧからなる第２絶縁膜１０４とに、ドライエッチングでビアホールを形成後、同様にしてドライエッチングで第１配線１１０とＭＩＭキャパシタの第１電極１１２のトレンチを形成し、これらビアホール及びトレンチ内に電気メッキ法で銅などの金属を堆積後、第２絶縁膜１０４上に残った余分な銅をＣＭＰ（化学的機械研磨）法を用いて研磨除去して、第１配線１１０と第１電極１１２とビア１０６を形成する。
【００３７】
次に、図４（ｂ）に示すように、ＣＶＤ法を用いて窒化シリコンなどの第３絶縁膜１１４を堆積し、次いでＴＥＯＳからなる第４絶縁膜１１６を形成する。この第３絶縁膜１１４は、ＭＩＭキャパシタの容量膜として機能する。さらに、第４絶縁膜１１６にドライエッチングでＭＩＭキャパシタの第２電極１２０のトレンチを形成し、第１配線１１０及び第１電極１１２と同様の方法でトレンチ内を電気メッキ法で銅などの金属を堆積後、第４絶縁膜１１６上に残った余分な銅をＣＭＰ法で研磨除去してＭＩＭキャパシタの第２電極１２０を形成する。その後、ＣＶＤ法を用いて窒化シリコンからなる第５絶縁膜１２２を形成する。
【００３８】
次に、図４（ｃ）に示すように、ＦＳＧからなる第６絶縁膜１２８を形成する。そして、この第６絶縁膜１２８にドライエッチングで第２配線１３４とＭＩＭキャパシタの第３電極１３６のトレンチを形成し、さらに、下層の第５絶縁膜１２２と第４絶縁膜１１６と第３絶縁膜１１４に第２配線１３４と第１配線１１０を接続するためのビア１３０ｂのビアホールと第３電極１３６と第１配線１１０を接続するためのビア１３０ａのビアホール、第５の絶縁膜１２２に第２配線１３４と第２電極１２０を接続するためのビア１３０cのビアホールを形成する。そして、電気メッキ法で銅などの金属を堆積後、第６絶縁膜１２８上に残った余分な銅をＣＭＰ法で研磨除去して第３電極１３６と第２配線１３４、ビア１３０ａとビア１３０ｂおよびビア１３０cを形成する。その後、第６絶縁膜１２８と第３電極１３６と第２配線１３４の上層にＳｉＮからなる第７絶縁膜１３８を形成する。次に、第２配線１３４に電極パッド１４０が接続するように形成し、さらに、保護膜１４２を形成する。そして、電極パッド１４０上に開口部を設ける。
【００３９】
以上のような製造方法によれば、半導体基板中に形成された２つのＭＩＭキャパシタが第２電極１２０を共有して厚さ方向に積層されているため、同一平面上にキャパシタを配置する構造に比べ半導体装置の面積を大きくすることなく２つのキャパシタを形成できる。
【００４０】
なお、トレンチおよびビアホールに銅などの金属を電気メッキ法で堆積させる前に、あらかじめトレンチおよびビアの内壁に例えばＴｉＮなどに代表される窒化金属からなる拡散防止層を形成しても良い。これにより、トレンチおよびビアに堆積した金属材料が絶縁膜内に拡散することを防止することができる。
【産業上の利用可能性】
【００４１】
本発明は、半導体装置の小型化が図れ、ＭＩＭキャパシタを備えた半導体装置等として有用である。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施の形態１における半導体装置を示す断面図
【図２】本発明の実施の形態１における半導体装置の製造方法を示す断面図
【図３】本発明の実施の形態２における半導体装置を示す断面図
【図４】本発明の実施の形態２における半導体装置の製造方法を示す断面図
【符号の説明】
【００４３】
１０２  第１絶縁膜
１０４  第２絶縁膜
１０６  ビア
１０８  第１配線層
１１０  第１配線
１１２  第１電極
１１４  第３絶縁膜
１１６  第４絶縁膜
１２０  第２電極
１２２  第５絶縁膜
１２６  第２配線層
１２８  第６絶縁層
１３４  第２配線
１３６  第３電極
１３８  第７絶縁膜
１４０  電極パッド
１４２  保護膜
【図１】
2005109063.tif 000003
【図２】
2005109063.tif 000004
【図３】
2005109063.tif 000005
【図４】
2005109063.tif 000006