(57)【要約】【課題】メモリアレイの読み出し時間を低減する。【解決手段】１実施形態の方法は、複数のメモリ素子(15)から未知のデータ値をサンプリングするステップと、その未知のデータ値をバッファリングするステップと、複数のメモリ素子(15)に既知の値を書き込むステップと、その既知の値をサンプリングするステップと、その既知の値とバッファリングされた未知の値を比較するステップを含む。【選択図】図４
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【特許請求の範囲】
【請求項１】
メモリ値を読み出すための方法であって、
複数の磁気メモリ素子（１５）をサンプリングするステップであって、該メモリ素子（１５）は未知の値を含むことからなる、ステップと、
前記サンプリングされた値をバッファリングするステップと、
前記複数のメモリ素子（１５）に既知の値を書き込むステップと、
前記複数のメモリ素子（１５）をサンプリングするステップであって、該メモリ素子（１５）は既知の値を含むことからなる、ステップと、
前記既知の値と前記バッファリングされた値とを比較するステップ
を含む、方法。
【請求項２】
磁気メモリアレイ（１４）のメモリ値の読出し時間を低減するための方法であって、
（ａ）第１のメモリ素子（１５）の未知の状態をサンプリングするステップと、
（ｂ）前記サンプリングされた値をバッファリングするステップと、
（ｃ）後続のメモリ素子（１５）に対して（ａ）および（ｂ）を繰り返すステップと、
（ｄ）前記第１のメモリ素子（１５）に既知の値を書き込むステップと、
（ｅ）前記後続のメモリ素子（１５）に対して（ｄ）を繰り返すステップと、
（ｆ）前記メモリ素子（１５）に書き込まれた前記既知の値をサンプリングするステップと、
（ｇ）前記バッファリングされた値と前記既知の値とを比較するステップ
を含む、方法。
【請求項３】
前記メモリ素子（１５）をサンプリングするステップは、
前記メモリ素子（１５）にかかる電圧（ＶＲＥＦ）を一定に保つステップと、
前記メモリ素子の抵抗（ＲＭＥＭ）（４６）を、デジタルカウンタ（５５）を用いてデジタルカウント値に関連付けるステップ
を含み、
前記メモリ素子（１５）は磁気メモリ素子（１５）を含むことからなる、請求項１または２に記載の方法。
【請求項４】
前記デジタルカウンタ（５５）のカウントは、前記メモリ素子（１５）の前記既知の状態と未知の状態との間の差を表す、請求項３に記載の方法。
【請求項５】
前記メモリ素子（１５）を当初の未知の状態に修復するステップをさらに含む、請求項１または２に記載の方法。
【請求項６】
メモリ（１４）であって、
複数の磁気メモリ素子（１５）と、
該メモリ素子（１５）に接続される検知素子（５８）と、
該検知素子（５８）に接続されるデジタルカウンタ（６０）であって、該カウンタ（６０）のカウントはメモリ素子（１５）のデジタル値に関連付けられることからなる、デジタルカウンタと、
前記カウンタ（６０）に接続される複数のレジスタ（６２）であって、該レジスタ（ＲＥＧ０．０〜ＲＥＧ０．Ｎ−１）はそれぞれ１つのカウント値を格納するように構成されることからなる、複数のレジスタ
とを備える、メモリ。
【請求項７】
前記カウンタ（６０）は、デジタルカウント値の和および差を含み、メモリ素子（１５）の値を読み出すために自己参照技法が用いられる、請求項６に記載のメモリ。
【請求項８】
未知のデータ値が前記デジタルカウンタ（６０）の第１のカウントによって表され、該カウントは前記レジスタ（６２）に保持されることからなる、請求項６に記載のメモリ。
【請求項９】
既知のデータ値が前記デジタルカウンタ（６０）の第２のカウントによって表され、前記第１のカウントと前記第２のカウントが比較されることからなる、請求項８に記載のメモリ。
【請求項１０】
コンピュータシステム（１００）であって、
プロセッサ（１０２）と、
論理演算ユニット（６３）と、
前記プロセッサ（１０２）に接続されるキーボードと、
前記プロセッサ（１０２）に接続されるシステムメモリ（１０４）
とを備え、該メモリ（１０４）は、
メモリ素子のアレイ（１４）と、
前記メモリ素子（１５）に接続される検知回路（５８）と、
該検知回路（５８）に接続されるカウンタ回路（６０）であって、該カウンタ（６０）はメモリ素子（１５）のデジタル値を指示するカウントを含むことからなる、カウンタ回路と、
前記カウンタ（６０）に接続されて、複数のカウント値を格納することが可能な複数のレジスタ（６２）
とを備えることからなる、コンピュータシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気メモリを読み出す方法及びシステムに関する。
【背景技術】
【０００２】
コンピュータは社会において不可欠な役割を担うようになった。コンピュータは、マイクロプロセッサと、記憶媒体（たとえば、ＣＤ−ＲＯＭ、ハードドライブ、フロッピィドライブ）と、メモリと、入力／出力装置とを備えることができる。コンピュータ上で実行されるソフトウエアプログラムは、マイクロプロセッサの動作と連繋することができる。プログラムを実行中に、マイクロプロセッサは、メモリに情報を書き込み、かつメモリからデータを読み出す必要がある場合がある。
【０００３】
メモリデバイスは、コンピュータおよび電子回路を含むさまざまな分野において用いられる。従来では、メモリは、電荷を格納することができる記憶素子で実施されてきた。最近では、メモリは、磁気的な向きを格納することができる記憶素子で実施されている。一般的に、固体磁気メモリアレイは、半導体処理技術を用いて構成される個別の記憶素子を含む。磁気メモリアレイは、とりわけ、リフレッシュされる必要がないので、非磁気メモリアレイ（たとえばＤＲＡＭ）よりも優れた利点を有することができる。
【０００４】
磁気メモリアレイの個々の磁気素子は、変化する磁気特性を有し、絶縁層によって分離された材料を含む場合がある。分離された材料の磁界は、同じ方向に（「平行」と呼ばれる）に向けられることができるか、またはその向きは互いに逆に（「反平行」と呼ばれる）向けられることができる。磁気素子の電気抵抗は、磁界の平行または反平行な向きに応じて変化することができる。このようにして、平行および反平行状態に関連する電気抵抗にデジタル値（たとえば１および０）を関連付けることにより、デジタル情報を格納し、取り出すことができる。
【０００５】
メモリ素子の抵抗値を求め、それによりメモリ素子に含まれるデジタル値を効果的に求めるために、制御回路を用いて、メモリ素子に電圧を印加することができる。制御回路はこの電圧を用いて、代替的に、この電圧から導出される電流を用いて、メモリ素子の抵抗値を見積もることができる。メモリ素子に格納されるデジタル値は、測定された抵抗値から求めることができる。
【０００６】
メモリ素子は、制御回路と同じチップ上に集積される場合が多い。チップを製造するコストは全チップ面積（すなわち、メモリ素子のアレイの面積および制御回路の面積）に直接関連しており、一般的には、チップが大きくなると、製造するのによりコストがかかるようになる。メモリは家庭用電化製品において用いられる場合が多いので、低コストのメモリが望ましい。したがって、低コストのメモリを製造する際には、チップの面積およびコストを最小限に抑えるために、制御回路はできる限り小さくなるように設計される場合が多い。
【０００７】
消費者は、コンピュータおよび他の電子装置が情報をロードおよびアンロードするのを待つことを好まないので、メモリの速度も重要である。メモリの速度は、メモリ素子にアクセスするのにかかる時間、およびメモリ素子に含まれるデジタル値を読み出すのにかかる時間を含む数多くの要因によって決まる。メモリのアクセス時間および読出し時間を低減するためには、制御回路を大きくし、かつ複雑にする必要がある。しかしながら、上述したように、これはメモリの面積／コストにはマイナス要因になるであろう。したがって、速度を上げるための技術はコストの上昇を招く場合が多く、その逆もまた同様であるので、高速で、かつ安価なメモリを設計するのは難しい。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的の１つは、アクセス時間をより短くしたメモリを提供することである。
【課題を解決するための手段】
【０００９】
メモリアレイの読出し時間を低減するための方法および装置が開示される。一実施形態における方法は、複数のメモリ素子からの未知のデータ値をサンプリングするステップと、その未知の値をバッファリングするステップと、複数のメモリ素子に既知の値を書き込むステップと、その既知の値をサンプリングするステップと、その既知の値とバッファリングされた値とを比較するステップを含む。
【実施例】
【００１０】
本発明の種々の実施形態を詳細に説明するために、以下では添付図面を参照する。
【００１１】
［表記および用語］
特定のシステム構成要素を参照するために、以下に記載される説明および特許請求の範囲を通して、ある特定の用語が用いられる。種々の企業が、ある部品を異なる名称で呼ぶことがあることは、当業者には理解されよう。本明細書では、名称は異なるが、機能は異ならない部品を区別するつもりはない。以下に記載される説明および特許請求の範囲では、用語「〜を含む」および「〜を備える」は幅広く解釈できるように用いられており、それゆえ、「限定はしないが、〜を含む」を意味するように解釈されるべきである。また用語「〜を接続する」または「〜を結合する」は、間接的または直接的な電気的接続を意味することを意図している。したがって、第１のデバイスが第２のデバイスに接続される場合には、その接続は、直接的な電気的接続によるか、または、他のデバイスおよび接続を経由する間接的な電気的接続による場合がある。しかしながら、「磁気的に結合される」という言い回しはまた、第１の材料から生じる磁界が第２の材料の中に誘導される状況を示すことを意図している。たとえば、その中に電流が流れている導体が磁界を生成し、その磁界が磁気材料内に結合されることができる。
【００１２】
図面および以下に記載される説明は、本発明の種々の実施形態を対象にしている。これらの実施形態のうちの１つまたは複数の実施形態が好ましいかもしれないが、開示される実施形態は、特許請求の範囲を含む開示の範囲を制限するものとして解釈されたり、用いられたりすべきではない。さらに、以下の説明が幅広い応用形態を有しており、任意の実施形態の説明がその実施形態の例示的なものを意味しているにすぎないこと、および特許請求の範囲を含む開示の範囲がその実施形態に限定されることを意図するつもりはないことは、当業者には理解されよう。
【００１３】
図１Ａはウェーハの形の基板１０を示す。基板１０はシリコン、ゲルマニウム、ガリウムヒ素、または半導体特性を有する他の素子を含むことができる。一般的に、回路およびメモリ素子は基板の表面１０Ａ上に集積されることができ、反対側の表面１０Ｂは概ね空けたままにすることができる。図１Ｂは、その上に回路１２およびメモリ素子１４を含む基板１０の簡略化された断面を示す。回路１２は、種々の半導体処理技術に従って処理されることができる相補形金属酸化膜半導体（「ＣＭＯＳ」）タイプのトランジスタを含むことができる。回路１２はＣＭＯＳに関して説明されるが、代替的には、他の技術（すなわち、バイポーラ、ＪＦＥＴ）を用いることができる。回路１２は、磁気メモリ１４にデジタル情報を書き込み、かつ磁気メモリ１４からデジタル情報を読み出すための回路を実装することができる。異なる材料および技術が用いられる場合が多いので、回路１２およびメモリ１４は個別に製造される場合が多い。たとえば、図１Ｂでは、回路１２内のトランジスタを、メモリ１４のメモリ素子を集積する前に、集積回路上に集積することができる。
【００１４】
磁気メモリ１４はメモリ素子を含むことができ、その磁気状態を変更することにより、メモリ素子に情報を格納することができる。図２Ａは、メモリ素子１５の例示的な実施態様を示す。メモリ素子１５は、片側の矢印によって示されるように、一定の方向を向く磁界を有する層１５Ａを含むことができる。またメモリ素子１５は、層１５Ａの上に集積される別の層１５Ｂも含むことができ、それらの層間には絶縁層１５Ｃが配置される。このようにして、層１５Ａおよび１５Ｂは層１５Ｃの周囲にサンドイッチ状の構造を形成する。図に示されるように、層１５Ｂの磁界の方向は、層１５Ａの磁界に対して平行（すなわち、同じ方向を向く矢印）になるように、または層１５Ａの磁界に対して反平行（すなわち、反対の方向を向く矢印）になるように調整されることができる。層１５Ａと１５Ｂの相対的な磁気的な向き（平行または反平行）を変更することにより、層１５Ｃの電気抵抗を変化させることができる。
【００１５】
メモリ素子１５にデータを格納するために、直交する書込み線１６および１７を用いることができ、図２Ａに破線によって示されるように、その交点をメモリ素子１５と位置合わせすることができる。書込み線１６、１７とメモリ素子１５との間の図２Ａに示される離隔距離は明瞭にするために誇張されており、実際の離隔距離は概ね数百オングストローム以下であろう。さらに、別の導体構成（たとえば２導体）では、線１６および１７がメモリ素子１５と物理的に直に接触することができ、線１６または１７のいずれかからメモリ素子１５を分離する誘電体は用いられない。回路１２（図２Ａには示されない）は、書込み線１６および１７に電気的に接続され、電流Ｉ１およびＩ２を供給することができる。書込み線１６内の電流Ｉ１は磁界Ｂ１を生成することができ、同様に、書込み線１７内の電流Ｉ２は磁界Ｂ２を生成することができる。その際、磁界Ｂ１およびＢ２はともに、メモリ素子１５内に誘導される磁界に寄与することができ、磁界Ｂ１およびＢ２は、電流Ｉ１およびＩ２の強さおよび方向を調整することにより調整されることができる。たとえば、電流Ｉ１およびＩ２の方向を逆にすることにより、磁界Ｂ１およびＢ２の方向が逆になるであろう。したがって、層１５Ａおよび層１５Ｂ内の磁界の方向を平行または反平行になるように調整することができる。
【００１６】
メモリ素子からデータを読み出すために、図２Ｂに示されるように、直交する読出し線１８および１９をメモリ素子に電気的に接続することができる。層間誘電体（「ＩＬＤ」）２０が、書込み線１６を読出し線１８から電気的に分離することができる。同様に、ＩＬＤ２１が書込み線１７を読出し線１９から電気的に分離することができる。読出し線１８および書込み線１６は同じ方向に延在するように示されるが、このように構成される必要はなく、読出し線１８および書込み線１６は互いに対して任意の方向に向けられることができる。同様に、読出し線１９および書込み線１７も互いに対して任意の方向に向けられることができる。回路１２（図２Ｂには示されない）を、メモリ素子１５の読出しを容易にするために、読出し線１８および１９に電気的に結合することができる。
【００１７】
図２Ｂに示されるように、メモリ素子１５は、読出しおよび書込み動作を実施するために、４つの導体（すなわち、書込み線１６、１７および読出し線１８、１９）を有することができる。図２Ｂには示されないが、回路１２内にある読出しサブ回路を読出し線１８および１９に結合することができ、読出しサブ回路が読出し線間に電圧を供給することができる。また、回路１２内にある書込みサブ回路を書込み線１６および１７に結合することができ、書込みサブ回路が書込み線内に電流を供給することができる。それゆえ、図２Ｂに示される構成は、「４導体」構成と呼ばれることが多い。しかしながら、他の構成も実現可能であり、たとえば、書込み線１６と読出し線１８を結合して、「３導体」構成を形成することができるか、または書込み線１６と読出し線１８を結合し、かつ書込み線１７と読出し線１９を結合して、「２導体」構成を形成することもできることに留意されたい。
【００１８】
１５Ａおよび１５Ｂの磁界は平行または反平行のいずれかになるように調整されることができるので、読出し線１８と１９との間で測定される抵抗は、磁界の方向が変更されると変化する。たとえば、１５Ａおよび１５Ｂの磁界が平行である場合には、線１８と１９との間の抵抗は１ＭΩになり、デジタル１に関連付けられることができるのに対して、１５Ａおよび１５Ｂの磁界が反平行である場合には、その抵抗は１．１ＭΩになり、デジタル０に関連付けられることができる。メモリ素子１５の抵抗がデジタル状態を指示することができるので、メモリ素子は抵抗素子を用いて示されることが多い。
【００１９】
図３は、図１Ｂの集積回路断面の概略図を示す。図３を参照すると、回路１２は破線で囲まれて示されており、磁気メモリ素子１４のアレイの下に存在する。メモリ素子１４は列Ｃ０〜ＣＮ−１および行Ｒ０〜ＲＮ−１のアレイとして配列されることができる。個々のメモリ素子は抵抗素子を用いて示されることができ、交差する行および列に注目することにより指示されることができる。たとえば、メモリ素子「０．０」は、行Ｒ０と列Ｃ０との交点に配置されるメモリ素子を表す。磁気メモリ素子は、キャパシタ、抵抗、インダクタ、トンネル接合と直列に接続されるダイオード、または集積回路素子の他の組み合わせのような種々のデバイスを用いてモデル化されることができる。回路１２は、メモリ１４に電気的に結合されることができ、メモリ１４からのデータの読出しを容易にすることができる。いくつかの実施形態では、回路１２はメモリ１４よりも占める空間が小さい。このようにして、図１Ｂに示される集積回路のサイズ全体は、制御回路１２のサイズではなく、むしろメモリ１４のサイズによって決まることになる。
【００２０】
図４は、メモリ１４の素子を読み出すための例示的な実施形態を示す。メモリ素子０．０に関連するデジタル値を求めるために、検知素子２２を列Ｃ０に結合することができる。メモリ素子０．０のデジタル値を求めることは、残りのメモリ素子を選択しないで、メモリ素子０．０を選択することを必要とする。したがって、行Ｒ０をグランドに結合することができ、行Ｒ１〜ＲＮ−１を所定の電圧ＶＲＥＦに結合することができ、列Ｃ１〜ＣＮ−１もＶＲＥＦに結合することができる。所定の電圧ＶＲＥＦを、メモリ素子０．０の両端において一定に保つことができる（またはその電圧を調整できる）ように検知素子２２に結合することができる。メモリ素子０．０の両端に既知の電圧（ＶＲＥＦ）をかけることにより、メモリ素子０．０に関連付けられる抵抗値（すなわちデジタル状態）を検知素子電流から求めることができる。マルチプレクサ２３Ａ〜２３Ｄを用いて、適正な電圧を所望の列および行に結合するのを支援して、所望のメモリ素子を選択するのを容易にすることができる。
【００２１】
行Ｒ０内の次のメモリ素子のデジタル値を求めるために、検知素子２２を次の列に結合することができ、一方、以前の列がＶＲＥＦに結合される。たとえば、メモリ素子０．１が読み出されることになる場合には、同じ電圧を、素子０．０の場合と同じ行および列に割り当てることができるが、ここでは、検知素子２２を列Ｃ１に結合することができ、ＶＲＥＦを列Ｃ０に結合することができる点が異なる。
【００２２】
各メモリ素子に所定の電圧ＶＲＥＦを印加し、メモリ素子内の電流を測定するプロセスを、メモリ素子毎に何度か繰り返す必要があろう（たとえば、以下に記載する種々の自己参照技法（self-referencing technique））。異なるメモリ素子の抵抗特性が同じではなく、メモリ素子毎に個別に求める必要がある場合があるので、このプロセスを繰り返す場合がある。
【００２３】
メモリ素子間で抵抗が変動する１つの理由は、図２Ａおよび図２Ｂに示されるような絶縁層１５Ｃがチップにわたって一様に堆積されないことがあるからである。したがって、１つのメモリ素子は、別のものとは厚みが異なる絶縁層１５Ｃを有する場合がある。このように変動する結果として、異なるメモリ素子が、同じデジタル状態に対して、異なる抵抗値を有することになる場合がある。たとえば、メモリ素子０．０はデジタル０を指示するために１ＭΩの抵抗値を提示し、デジタル１を指示するために１．１ＭΩの抵抗値を提示する。例示として、メモリ素子０．１はデジタル１を指示するために１．５ＭΩの抵抗値を提示し、デジタル０を指示するために１．６ＭΩの抵抗を提示する。それゆえ、異なるデジタル状態に関連する抵抗を個々に求めること、例えば、自己参照を実行する必要がある。
【００２４】
自己参照のための１つの方法は、メモリ素子から未知のデジタル値の抵抗を測定するステップと、そのメモリ素子に既知のデジタル状態を書き込むステップと、その後、未知のデジタル値に関連する抵抗を既知のデジタル値に関連する抵抗と比較するステップを含むことができる。既知のデジタル値に関連する抵抗が未知のデジタル値に関連する抵抗に近い場合には、未知の値はおそらく、メモリ素子に書き込まれた既知のデジタル値に等しい。
【００２５】
たとえば、図４のメモリ素子０．０が未知のデータ値を含み、検知素子２２が１．２ＭΩの抵抗を指示するものと仮定する。アレイ内の各メモリ素子はデジタル１およびデジタル０について異なる抵抗値を有することができるので、１．２ＭΩの測定された抵抗はデジタル１またはデジタル０のいずれかを指示するであろう。その後、既知のデジタル状態をメモリ素子０．０に書き込むことができる。たとえば、メモリ素子０．０にデジタル１が書き込まれ、その際に検知素子２２が１．５ＭΩの抵抗を指示するものと仮定する。また、デジタル０が書き込まれ、検知素子２２が１．０ＭΩの抵抗を指示するものと仮定する。当初の未知のデジタル値に関連する抵抗（１．２ＭΩ）は、デジタル１に関連する抵抗よりもデジタル０に関連する抵抗に近いので、当初の未知のデジタル値はおそらくデジタル０であった。
【００２６】
図５は、図４の構成とともに用いられることができるシーケンシャル（または逐次式）自己参照技法に関連するタイミングを示す。図５のタイミング構成は、後続のメモリ素子（たとえば、メモリ素子０．１）の状態を判定しようとする前に、１つのメモリ素子（たとえば、メモリ素子０．０）内の情報を処理することを含む。検知素子２２は、時刻ｔ０においてメモリ素子０．０を読み出すように構成されることができる。時刻ｔ０の前に、メモリ素子０．０には書込みが行われていることがあり、それゆえ、素子０．０は未知のデータ値を含む場合がある。メモリ素子０．０にデータを書き込むために用いられる電圧の大きさは、メモリ素子０．０からデータを読み出すために用いられる電圧とは異なる場合がある。したがって、検知素子２２は、時間（または時間間隔。以下同じ）２４によって示されるように、読出しに備えて、アレイが整定するのを待たなければならない場合がある。時間２４に関連する整定時間は約２μＳの場合がある。
【００２７】
時間２５は、メモリ素子０．０に含まれる未知のデータ値を検知することに関連する時間を示しており、時間２５に関連するこの検知時間は約１〜１０μＳの場合がある。自己参照は、既知の値をメモリ素子０．０に書き込むことを含むことができ、時間２６は、既知の値を書き込むのにかかる時間の長さを表すことができる。ある値をメモリ素子に書き込むことに関連する時間は、約０．５μＳ以下にすることができる。時間２４と同様に、検知素子２２は、時間２７によって示されるように、メモリから既知の値を読み出す前に、アレイが整定するのを待つ必要がある場合がある。時間２４と同じように、時間２７に関連する整定時間は約２μＳにすることができる。時間２８は、時間２６において書き込まれた既知のデータ値を検知することに関連する時間を示す。
【００２８】
時間２６、２７および２８は単一の自己参照サンプルを表す。メモリ素子０．０の精度を高めるためには、複数のサンプルが必要とされるかもしれない。したがって、自己参照サンプル毎に、時間２６、２７および２８を繰り返すことができる。一旦、複数のサンプルを用いて、メモリ素子０．０の値が求められたなら、メモリ素子０．１のような後続のメモリ素子を、図５に示すように読み出すことができる。後続のメモリ素子を読み出しでは、時間２９〜３３によって示されるように、複数の自己参照サンプルに関連する類似の時間を含むものとすることができる。
【００２９】
後続のメモリ素子の状態を判定しようとする前に、１つのメモリ素子からの情報を処理する自己参照技法は、小さなアレイの場合、すなわち、読み出されることになる後続のメモリ素子の全数が少ない場合には十分なものであることがわかるであろう。しかしながら、さらに大きなメモリアレイでは、検知素子２２が、メモリ素子毎に正確な値を読み出そうとすることに費やす時間が増加するであろう。読出しの精度を高めるために、何度も自己参照サンプリングを実行することも、１つのメモリ素子の値を読み出すのにかかる時間を長くするであろう。
【００３０】
本発明の実施形態によれば、全チップ面積の増加を最小限に抑えながら、メモリアレイの全読出し時間を低減するための技術が開示される。図６は、メモリ１４の全読出し時間を低減するための一実施形態を示す。マルチプレクサ２３Ｃが、検知素子３８を、読み出すための個々のメモリ素子に動的に接続することができる。マルチプレクサ２３Ｃには、それが結合される信号のタイプに応じて、アナログマルチプレクサまたはデジタルマルチプレクサのいずれかを用いることができる。各メモリ素子を読み出す際に、検知素子３８は抵抗測定値を提供することができる。検知素子３８は、デジタルカウンタ４０とともに、抵抗測定値をデジタルカウント値に変換するように構成されることができる。図７に示されるような複数のデジタルカウンタを用いることができ、マルチプレクサ２３Ｃは検知素子３８と複数のカウンタとの結合を容易にすることができる。このようにして、各列Ｃ０〜ＣＮ−１に１つのカウンタを関連付けることができる。マルチプレクサ２３Ｃには、それが結合される信号のタイプに応じて、アナログマルチプレクサまたはデジタルマルチプレクサのいずれかを用いることができる。
【００３１】
図８は、メモリ素子４６に関連する抵抗をデジタルカウントに変換するための例示的な回路４４を示しており、メモリ素子４６は図６に任意のメモリ素子（たとえば、０．０、０．１）とすることができ、抵抗ＲＭＥＭによって表されることができる。図８に示される構成は、メモリ素子の抵抗値をデジタルカウントに変換するための数多くの実現可能な方法のうちの１つを表す。
【００３２】
図８を参照すると、所定の基準電圧ＶＲＥＦを増幅器４８の非反転入力に結合することができる。増幅器４８の反転入力を、メモリ素子４６の１つの端子に結合することができ、一方、メモリ素子４６の他の端子をグランドに接続することができる。スイッチ５０も、増幅器４８の反転入力端子に結合することができる。スイッチ５０にはトランジスタまたは同等のスイッチングデバイスを用いることができる。増幅器４８の出力を、増幅器４８のための負帰還ループを形成し、メモリ素子４６にかかるＶＲＥＦを一定に保つために（またはそれを調整するために）、スイッチ５０の制御端子に接続することができる。
【００３３】
メモリ素子４６内の電流Ｉｓｅｎｓｅは、スイッチ５２を介して、電圧源５１によって供給されることができる。スイッチ５２の制御端子を、デジタルコントローラ（図８には示されない）からのクロック信号ＣＬＫに接続することができる。ＣＬＫがアサートされるとき、スイッチ５２は導通状態になり、ＩｓｅｎｓｅをＲＭＥＭに供給し、積分コンデンサ５４を電圧源５１までプリチャージすることができる。ＣＬＫがディアサート（非アサート）されるとき、スイッチ５２は非導通状態に移行することができ、Ｉｓｅｎｓｅを積分コンデンサ５４から供給することができる。積分時間中に、コンデンサ５４にかかる電圧は初期値Ｖｉｎｉｔから第２の値Ｖｆｉｎａｌに減少するであろう。このようにして、コンデンサ５４を、電圧源５１を用いて初期値Ｖｉｎｉｔに充電することができ、信号ＣＬＫがディアサートされるときに、電圧源５１から切り離すことができる。コンパレータ５３およびカウンタ５５を、コンデンサ５４の放電時間を測定するために備えることができ、カウンタ５５をコンパレータ５３に結合することができ、コンデンサ５４をコンパレータ５３に結合することができる。
【００３４】
一旦コンデンサ５４がＶｉｎｉｔまで充電され、スイッチ５２がコンデンサ５４から電圧源５１を切り離しても、コンデンサ５４を、依然として、スイッチ５０を介して、メモリ素子４６に接続することができる。上記のように、メモリ素子４６をＶＲＥＦの電圧に保つことができるが、スイッチ５２がコンデンサ５４から電圧源５１を切り離すことができるので、電流Ｉｓｅｎｓｅは今度はコンデンサ５４から供給される。ここでコンデンサ５４がＩｓｅｎｓｅを供給することができるので、コンデンサ５４の放電時間をカウンタ５５で測定することができる。たとえば、コンデンサ５４が初期電圧Ｖｉｎｉｔから最終電圧Ｖｆｉｎａｌまで放電するのにかかる時間の長さは、カウンタ５５によって測定することができ、コンパレータ５３がカウンタ５５に対して信号を供給し、初期電圧Ｖｉｎｉｔおよび最終電圧Ｖｆｉｎａｌに達する時点を指示することができる。初期電圧Ｖｉｎｉｔは電圧源５１の電圧を含む任意の電圧に等しくすることができる。同様に、最終電圧Ｖｆｉｎａｌも、メモリ素子４６の両端において保たれる基準電圧ＶＲＥＦを含む任意の電圧に等しくすることができる。式（１）は、コンデンサ５４が静電容量Ｃを有し、初期電圧値Ｖｉｎｉｔおよび最終電圧値Ｖｆｉｎａｌを有するときに、カウンタ５５によって測定することができ、デジタルカウントとして表すことができる放電時間を示す。
【００３５】
【数１】
2005071591.tif 000003
【００３６】
ＶＲＥＦの値はわかっているので、メモリ素子４６の抵抗ＲＭＥＭは、その中を流れる電流Ｉｓｅｎｓｅに正比例することができる。したがって、式（１）に示されるように、ＶｉｎｉｔからＶｆｉｎａｌまでコンデンサ５４が放電する時間を測定することにより、電流Ｉｓｅｎｓｅの量を求めることができ、メモリ素子４６の抵抗ＲＭＥＭを求めることができるようになる。メモリ素子の抵抗値をデジタルカウントに関連付けることにより、自己参照技法を用いることができる。
【００３７】
図９は、メモリ１４の全読出し時間を低減するための別の実施形態を示す。マルチプレクサ２３Ｃが、検知素子５８を、読み出すための個々のメモリ素子それぞれに動的に接続することができる。各メモリ素子を読み出す際に、検知素子５８は抵抗測定値を提供することができる。検知素子５８は、デジタルカウンタ６０とともに、抵抗測定値をデジタルカウント値に変換するように構成されることができる。カウンタ６０は、２つ以上のカウンタを備えることができ、複数のレジスタに結合されることができ、メモリ素子に関連するデジタルカウント値が複数のレジスタ６２（ＲＥＧ０〜ＲＥＧＮ−１）のうちの１つに格納されることができるようにする。メモリ１４の各列Ｃ０〜ＣＮ−１に１つのレジスタＲＥＧ０〜ＲＥＧＮ−１を関連付けることができる。代替的には、各レジスタを複数のメモリ素子に割り当てることができる。たとえば、１つの行内に１６個のメモリ素子が存在し、４個のレジスタが１６個のメモリ素子の中で共有されることができる。レジスタ６２は、同期式ダイナミックランダムアクセスメモリ（「ＳＤＲＡＭ」）のような従来の固体メモリ（または半導体メモリ）を備えることができる。オプションの論理演算ユニット（「ＡＬＵ」）６３も複数のレジスタ６２に接続することができる。カウンタ６０によって生成されるカウント値をレジスタ６２に格納することができ、メモリ１４の全読出し時間を低減することができる。
【００３８】
図１０は、図９に示される回路構成の同時自己参照読出し動作に関連するタイミングを示す。図１０のタイミング構成は、後続のメモリ素子（たとえばメモリ素子０．１）からの情報を処理するのと同時に、１つのメモリ素子（たとえばメモリ素子０．０）内の情報を処理することを含む。ここで図１０に示されるタイミングを参照すると、検知素子５８は、メモリ素子を次々に読み出し、格納された値をレジスタ６２に格納するように構成されることができる。検知素子５８は、時間６６によって示されるように、アレイが読み出される前に以前の書込み動作から整定するのを待つことができる。時間６６に関連付けられる整定時間は、図５からの時間２４に関連付けられる整定時間と同様のものとすることができ、約２μＳにすることができる。メモリ素子０．０は時間６８において検知されることができるが、メモリ素子０．０の内容は未知である。この検知時間は、図５の時間２５の場合のように約１〜１０μＳにすることができる。
【００３９】
メモリ素子０．０の値をカウンタ６０によってデジタルカウントに変換して、レジスタ６２の中の対応するレジスタに格納することができる。図５の場合のように、メモリ素子０．０の未知の値を読み出した後に、メモリ素子０．０に既知の値を書き込む代わりに、後続の読出しを実行することができる。検知素子５８を、後続のメモリ素子（たとえばメモリ素子０．１）に結合することができ、時間７０によって示されるように、その後続のメモリ素子の値を変換し、複数のレジスタ６２の中の対応するレジスタに格納することができる。このようにして、後続のメモリ素子も読み出すことができる。図１０には２つのメモリ素子（０．０および０．１）のみが示されるが、読み出すことができる一連のメモリ素子の数は、複数のレジスタ６２の中で利用可能なレジスタの数によって決まるものとすることができる。
【００４０】
一旦、一連のメモリ素子の未知の状態が読み出され、レジスタに格納されると、時間７２および７４によって示されるように、既知の値をメモリ素子０．０および０．１に書き込むことができる。いくつかの磁気メモリ構成では、多くのメモリ素子に同時に同じ値を書き込み、メモリ素子に既知の値を書き込むことに関連する時間を結合する（一纏めにする）ことができるようになる。たとえば、時間７２と時間７４を結合して、１つの書込み動作にすることができ、いくつかの一連の書込み動作を実施する場合よりも必要とされる時間を減らすことができる。時間７５は、時間６６と同じような、アレイに関連する整定時間を表す。時間７６は、メモリ素子０．０から既知の値（時間７２中に書き込まれる）を読み出すことに対応することができる。時間７６からの既知の状態と、時間６８において読み出される未知の状態とを比較することにより、メモリ素子０．０のデジタル値を求めることができる。同様に、時間７８は、メモリ素子０．１の既知の状態を読み出すことを含み、時間７０の未知の状態との比較を可能にすることができる。
【００４１】
図５および図１０のタイミングシーケンスを比較すると、メモリ素子０．０および０．１のデジタル状態を判定するのに要する時間を、図９に示されるレジスタ構成を実装することにより大幅に低減することができる。具体的には、検知動作と書込み動作が一纏めにされるので、時間２９および時間３２はもはや不要である。それゆえ、時間２４と時間２９を結合して、１つの時間６６を形成することができる。同様に、時間２７と時間３２を結合して、１つの時間７５を形成することができる。図１０のタイミングは、多くのメモリ素子を同時に書き込むことができるメモリではさらに低減することができる。同じ値を複数のメモリ素子に同時に書き込むことにより、時間７２と時間７４を１つの書込み時間に結合することができるようになる。さらに、図１０に示される実施形態は、読み出されるメモリ素子の数が増えると、劇的に向上する。
【００４２】
既知の状態に関連するデジタルカウントと未知の状態に関連するデジタルカウントとの比較は、種々の方法で達成することができる。ＡＬＵ６３を用いて２つのカウントを減算することができ、その結果、その差が大きい場合には、その未知の値と既知の値とが同じでないであろう。代わりに、既知の値を表すデジタルカウントと未知の値を表すデジタルカウントとの間の差が小さい場合には、その既知の値と未知の値は同じであろう。さらに、カウンタ６０には、両方向にカウントすることができるアップ／ダウンカウンタを用いることができる。このようにして、未知の値に関連するデジタルカウントをカウンタ６０に格納することができ、既知の値のデジタル値をカウントする前に、カウンタ６０のカウント方向を反転して、カウンタ６０内のカウントがメモリ素子の既知の状態と未知の状態との間の差になるようにすることができる。また、レジスタ内に格納されるデジタルカウントを反転し（たとえば、ＡＬＵ６３を用いて２の補数計算を実行することによる）、カウンタ６０をオフセットするために用いることができる。このようにして、カウンタ６０内のデジタルカウントは、メモリ素子の既知の状態と未知の状態との間の差を表すことができる。
【００４３】
図１１Ａおよび図１１Ｂは、図７および図９の構成とともに用いることが可能な４サンプリング自己参照技法の例を示す。図１１Ａには、デジタル１を含むメモリ素子０．０の場合の４サンプリングが示されている。サンプル番号１が取得（または実施）され、メモリ素子０．０の抵抗を、上記のように、１３０のデジタルカウントに変換することができる。高いデジタル状態および低いデジタル状態に関連する抵抗は個別に求める必要がある場合があるので、サンプル番号１において得られる１３０のデジタルカウントを、デジタル値に関連付けることができない場合がある。したがって、メモリ素子０．０のデジタル状態は、文字Ｘによって図１１Ａに示されるように、未知である場合がある。カウンタ６０はアップ／ダウンカウンタとすることができ、カウンタ６０のカウント方向を、どのサンプルが取得（または実施）されているかに応じて、反転することができる。カウント方向を反転することにより、正味のデジタルカウント値を、図１１Ａに示すように表すことができる。このようにして、一連のサンプルの和および差を、カウンタ６０を用いて計算することができる。
【００４４】
サンプル番号２は、メモリ素子０．０を再びサンプリングすることを含むことができ、サンプル番号２に関するデジタルカウントが１３０になり、カウンタ６０内の正味のカウント値が２６０になるようにすることができる。サンプル番号３においては、デジタル１の既知の値をメモリ素子０．０に書き込むことができ、この既知のデジタル値は１３０のカウント値に対応することができる。この既知の値をサンプリングする際に、カウンタ６０の方向をサンプリング中に反転し、サンプル番号３のデジタルカウント値が−１３０になり、サンプル番号３が得られた後のカウンタ６０の正味のカウント値が１３０になるようにすることができる。正味のカウント値をカウンタ６０内に保持することができるか、またはレジスタ６２が正味のカウント値を保持し、それぞれのサンプリングの前に正味のカウント値をカウンタ６０にロードすることができる。
【００４５】
サンプル番号４は、メモリ素子０．０に既知のデジタル０値を書き込むことを伴うことができ、デジタル０に関連するデジタルカウントは−１００にすることができる。サンプル４のサンプリングが実施された後のカウンタ６０の正味のカウントは＋３０とすることができ、そのカウント値の符号がメモリ素子に含まれるデジタル値を指示することができる。
【００４６】
図１１Ｂは、デジタル０がメモリ素子０．０に含まれ、カウント値の符号が負である状況を示す。カウンタ６０は符号ビットを含むことができ、この符号ビットはメモリ素子の初期の未知の状態を指示することができる。したがって、サンプル番号１および２では、カウンタはカウントアップすることができ、一方、サンプル番号３および４では、カウンタはカウントダウンすることができ、カウンタ６０に含まれる正味のカウントの符号がメモリ素子の初期の未知の状態を表すことができる。
【００４７】
サンプル番号２においては、レジスタ６２をカウンタ６０に結合することができ、それゆえ、サンプル番号２は、レジスタに格納されたデジタルカウント値、すなわちサンプル番号１においてサンプリングされたデジタルカウント値を２倍にすることを含むことができる。レジスタに含まれている値を２倍にすることにより、サンプル番号２のためのサンプリング時間をなくすことができるので、このプロセスは読出し時間を低減することができる。このように２倍にすることは、デジタルカウントを表すビットを左にシフトすることを含む種々の方法で達成することができる。代替的には、サンプル番号１からのデジタルカウント値を、複数のレジスタ６２内の複数のレジスタに書き込むことができる。その後、ＡＬＵ６３が２つのレジスタの内容を合算することができる。
【００４８】
メモリ素子のデジタル値をデジタルカウント値に変換する際に起こり得る効率の悪さに起因して、変換されたデジタルカウント値は一貫性がない場合がある。たとえば、図１１Ａにおいて、同じ値がサンプリングされている場合であっても、サンプル１およびサンプル２のためのデジタルカウント値は等しくない場合がある。メモリ素子を何度もサンプリングすることにより、メモリ読み出しにおけるメモリ素子値の検知に一貫性がないのを克服するのを助けることができる。
【００４９】
開示される自己参照技法は各メモリ素子の初期値を変更する場合があるため、初期値の修復（または回復）が必要になる場合があり、それが全読出し時間を増加させ得る。メモリ素子の初期値は、自己参照技法を用いて求められている場合がある。自己参照中に、メモリ素子には既知のデータ値が書き込まれている場合がある。自己参照中に書き込まれた既知のデータ値が初期データ値と同じである場合には、修復は不要であろう。したがって、メモリ素子の初期値と、自己参照中に書き込まれた既知の値とを比較することにより、メモリ素子を選択的に修復することができる。選択的な修復は、レジスタ６２から、またはカウンタ６０からデータをロードすることにより行うことができる。
【００５０】
図１２は、本発明の種々の実施形態とともに用いられる例示的な複数のサンプリング自己参照技法を示す。図１２は、図９の実施形態に関して説明される。図１２には２つのメモリ素子が示されているが、開示された技術を用いて、多くのメモリ素子を読み出すことができる。図１２には、レジスタＲＥＧ０．０およびＲＥＧ０．１の内容が示されている。図１２は、正味のカウント値を含むレジスタを示すが、累算される値を増減する能力を有するアキュームレータとして、アップ／ダウンカウンタを用いることもできる。
【００５１】
図１２において、時間８０は、図１０の時間６６に類似の、メモリアレイに関連する初期の整定時間を表す。時間８１は、メモリ素子０．０を検知し、ＲＥＧ０．０にそのカウントを格納することを表す。時間８１の場合のカウントは１３０であり得る。そのカウントに対応するデジタル値は、Ｘによって示されるように、決定されていない場合がある（それゆえ、自己参照が必要となる）。時間８２は、メモリ素子０．０を再び検知することを表しており、そのカウントは再び１３０で測定される。その際、ＲＥＧ０．０の内容は正味のカウント２６０になるであろう。検知動作と書込み動作を結合（または一纏めに）することができるので、メモリ素子０．１に既知の値を書き込む代わりに（これは、以下に記載されるように、後の時間８５において生じる）、後続のメモリ素子を時間８２の後に検知することができる。
【００５２】
時間８３は、メモリ素子０．１を検知し、ＲＥＧ０．１にそのカウントを格納することを表す。時間８３の場合のカウントは１００であり得る。そのカウントに対応するデジタル値は、この場合も、図１２にＸによって示されるように、決定されていない場合がある。時間８４は、メモリ素子０．１を２回目に検知することを表しており、そのカウントは再び１００で測定される。その際、ＲＥＧ０．１の内容は正味のカウント２００になるであろう。時間８５および８６はそれぞれ、メモリ素子０．０および０．１の場合に、メモリ素子に既知の値を書き込むことを表す。この例では、時間８５および８６中に書き込まれた既知の値はデジタル１である。メモリ素子０．０および０．１に書き込まれる既知の値を、時間８７において示されるような整定時間を待った後に、検知動作の次のグループにおいて検知することができる。
【００５３】
時間８８はメモリ素子０．０に書き込まれた既知の値を検知することを表しており、この事例では、それはデジタル１であった。検知された値を、その後、正味のカウント値から減算することができる。これは、カウント値をＲＥＧ０．０からカウンタ６０にプリロードし、カウンタ６０のカウント方向を反転することにより行うことができる。したがって、時間８８の後のＲＥＧ０．０の正味のカウント値は１３０になるであろう。同様に、時間８９はメモリ素子０．１を検知することを表すことができ、時間８９の後の正味のカウント値は７０になるであろう。
【００５４】
時間８５および８６と同様に、時間９０および９１はそれぞれ、メモリ素子０．０および０．１に既知のデジタル値を書き込むことを表す。この例では、時間９０および９１中に書き込まれる既知の値はデジタル０である。この既知の値を検知する前に、時間９２によって示されるように、整定時間が生じる場合がある。
【００５５】
時間９３は、メモリ素子０．０に書き込まれた既知の値を検知することを表しており、この事例では、それはデジタル０であった。検知された値を、その後、正味のカウント値から減算することができる。これは、カウント値をＲＥＧ０．０からカウンタ６０にプリロードし、カウンタ６０のカウント方向を反転することにより行うことができる。したがって、時間９３の後のＲＥＧ０．０の正味のカウント値は＋３０になるであろう。この時点で、そのカウントの符号が、メモリ素子０．０の初期の未知の状態がデジタル１であったことを指示することができる。同様に、時間９４は、メモリ素子０．１を検知することを表すことができ、時間８９の後の正味のカウント値は−３０になるであろう。その場合に、ＲＥＧ０．１に含まれる値の符号は、メモリ素子０．１の初期の未知の状態がデジタル０であったことを指示することができる。
【００５６】
本明細書に開示されるメモリ、およびメモリ読出し時間を低減するための方法をコンピュータシステムにおいて用いることができる。図１３は例示的なコンピュータシステム１００を示す。図１３のコンピュータシステムは、ＣＰＵバスを介してブリッジ論理デバイス１０６に電気的に結合することが可能なＣＰＵ１０２を備える。そのブリッジ論理デバイス１０６は「ノースブリッジ(North bridge)」と呼ばれる場合もある。ノースブリッジ１０６は、メモリバスによって、メインメモリアレイ１０４にも電気的に結合され、さらに、アドバンスドグラフィックスプロセッサ（「ＡＧＰ」）バスを介して、グラフィックスコントローラ１０８にも電気的に結合される。メインメモリアレイ１０４は、メモリ読出し時間を低減するために開示された方法を利用する磁気メモリアレイとすることができる。ノースブリッジ１０６は、ＣＰＵ１０２、メモリ１０４およびグラフィックスコントローラ１０８を、たとえばＰＣＩバスまたはＥＩＳＡバスのような一次拡張バス（「バスＡ」）を通して、システム内の他の周辺装置に結合する。オーディオデバイス１１４、ＩＥＥＥ１３９４インタフェースデバイス１１６およびネットワークインタフェースカード（「ＮＩＣ」）１１８のような、バスＡのバスプロトコルを用いて動作する種々の構成要素がこのバス上に存在することができる。これらの構成要素を、図１３によって示唆されるように、マザーボード上に集積することができるか、またはバスＡに接続される拡張スロット１１０にプラグインすることができる。
【００５７】
コンピュータシステム内に他の二次拡張バスが設けられる場合には、別のブリッジ論理デバイス１１２を用いて、一次拡張バス（「バスＡ」）を二次拡張バス（「バスＢ」）に電気的に結合することができる。ブリッジ論理デバイス１１２は「サウスブリッジ（South bridge）」と呼ばれる場合もある。ハードディスクコントローラ１２２、システムＲＯＭ１２４およびスーパーＩ／Ｏコントローラ１２６のような、バスＢのバスプロトコルを用いて動作する種々の構成要素がこのバス上に存在することができる。バスＢのプロトコルに適合するプラグイン構成要素のためのスロット１２０を設けることもできる。
【００５８】
複数のサンプリング動作を実施し、方向を反転することができるデジタルカウンタ（すなわちアップ／ダウンカウンタ）を利用することにより、磁気メモリの読出し時間を低減することができる。各サンプルに関連するカウントを、カウンタの方向を変更することにより互いに加算または互いから減算することができ、その正味のカウント値が、メモリ素子のデジタル状態を指示することができる。反転可能なカウンタを利用し、このカウンタにレジスタを結合することにより、複数のメモリ素子について実行される検知動作を一纏めにして、これらのメモリ素子に既知の値を書き込む前に実行することができる。メモリをまとめて読み出すことに関連する検知動作および書込み動作を一纏めにする（グループ化する）ことにより、メモリ読出し時間を低減することができる。この読出し時間は、いくつかのメモリ構成において実現できるように、複数のメモリ素子に同時に書き込むことができる場合には、さらに低減することができる。さらに、レジスタをカウンタに結合して、デジタルカウント値をバッファリング（たとえば一時的に記憶）することにより、複数のメモリ素子についての正味のカウント値を得ることができるようにすることができる。自己参照はメモリ素子の内容を変更することを伴う場合があるので、メモリ素子をその初期値に修復（回復）する必要がある場合がある。レジスタからの情報を書き込むことにより、メモリ素子をその初期値に選択的に修復することができる。選択的に修復することにより、チップの全読出し時間をさらに低減することができる。
【００５９】
本発明は、メモリアレイの読み出し時間を低減するための方法及び装置に関し、１実施形態の方法は、複数のメモリ素子(15)から未知のデータ値をサンプリングするステップと、その未知のデータ値をバッファリングするステップと、複数のメモリ素子(15)に既知の値を書き込むステップと、その既知の値をサンプリングするステップと、その既知の値とバッファリングされた未知の値を比較するステップを含む。
【００６０】
上記の説明は本発明の原理および種々の実施形態を例示することを意図している。当業者であれは、上記の開示内容を十分に理解すれば、様々な変形および変更が明らかになるであろう。たとえば、メモリ素子は抵抗性素子として示されているが、メモリ素子は、キャパシタ（コンデンサ）、インダクタ、ダイオードおよびトランジスタのような他の回路素子で実施することもできる。また、本発明のいくつかの実施形態とともに磁気抵抗メモリ素子を開示したが、本開示の範囲から逸脱することなく、抵抗値を変更可能な他のメモリ素子を実装することもできる。たとえば、光の強度を変更するのに応じて、その抵抗状態が変化する「相変化」メモリ素子も、本明細書に開示された実施形態から利益を受けることができる。特許請求の範囲は全てのそのような変形および変更を含むように解釈されることが意図されている。
【図面の簡単な説明】
【００６１】
【図１Ａ】ウェーハの形の基板を示す図である。
【図１Ｂ】磁気メモリを含む集積回路の簡略化された断面図である。
【図２Ａ】磁気メモリ素子の例示的な実施態様を示す図である。
【図２Ｂ】読出し線を含む磁気メモリ素子の例示的な実施態様を示す図である。
【図３】磁気メモリアレイの概略図である。
【図４】メモリの素子を読み出すための一実施形態の動作を示す図である。
【図５】逐次式の自己参照技法に関連するタイミング図である。
【図６】メモリ素子を読み出すための別の実施形態の動作を示す図である。
【図７】メモリ素子を読み出すためのさらに別の実施形態の動作を示す図である。
【図８】抵抗値をデジタルカウントに変換するための例示的な回路を示す図である。
【図９】メモリ素子を読み出すためのさらに別の実施形態の動作を示す図である。
【図１０】同時に自己参照される読出し動作に関連するタイミング図である。
【図１１Ａ】自己参照技法の一例を示す図である。
【図１１Ｂ】自己参照技法の別の例の動作を示す図である。
【図１２】種々の読出しの実施形態に適用される図１１Ａおよび図１１Ｂからの例を示す図である。
【図１３】本明細書に開示される磁気メモリを利用することができる例示的なコンピュータシステムを示す図である。
【符号の説明】
【００６２】
１５  磁気メモリ素子
４６  メモリ素子、またはメモリ素子の抵抗（値）
５５、６０  カウンタ
５８  センシング素子（検知素子）
６２  レジスタ
６３  論理演算ユニット（ＡＬＵ）
１００  コンピュータシステム
１０２  プロセッサ
【図１Ａ】
2005071591.tif 000004
【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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