(57)【要約】【課題】  微細化のために浅く形成されたソース、ドレインはその後の工程で絶縁膜のエッチング、メタル配線の堆積、熱アニールが行われ、ソース、ドレイン領域に上部からダメージが加えられ、ソース、ドレインが機能不具合となる課題が生じる。【解決手段】  別用途で使用されていた保護用トランジスタのドレインをコンタクトホール下側のドレイン領域に設け、メタル配線と半導体基板との間での耐圧低下やリーク電流発生または高温時のリーク電流増大等の特性不良を撲滅するものである。【選択図】    図１
2005209732.tif 000002
【特許請求の範囲】
【請求項１】
論理回路を構成する内部回路と外部からのノイズから内部回路を保護する保護回路からなる半導体装置において、
内部回路を構成するトランジスタの高濃度ドレインと、
前記高濃度ドレイン上部のコンタクトホールと、
前記コンタクトホールの下部に前記コンタクトホールと同程度の大きさで設けられた第２のドレインを、有することを特徴とした半導体装置。
【請求項２】
論理回路を構成する内部回路と外部からのノイズから内部回路を保護する保護回路からなる半導体装置の製造方法において、
半導体基板表面付近にイオン注入により選択的に内部回路を構成するトランジスタの第１の高濃度ドレインを形成する第１の工程と、
前記高濃度ドレイン領域下側に将来コンタクトホールとなる領域と同程度の大きさの第２の高濃度ドレインを第１のマスクを用いて選択的にイオン注入により形成するとともに、
保護回路を構成するトランジスタのソース、ドレインを前記第１のマスクで同時に形成する第２の工程と、
前記半導体基板表面上部に絶縁膜を形成し、前記コンタクトホールを形成する第３の工程と、を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体集積回路装置を構成するMOSトランジスタは、微細化が進むにつれ横方向のみならず、スケーリング則にのっとりそれらの縦方向の縮小化が進んでいる。このため、MOSトランジスタを構成するソース、ドレイン領域深さも浅く形成する必要が生じている。
一方、浅く形成されたソース、ドレインにはその後の工程で絶縁膜のエッチング、メタル配線の堆積、熱アニールが行われ、ソース、ドレイン領域に上部からダメージが加えられ、ソース、ドレインが機能不具合となる場合が生じる。
本発明は、半導体集積回路装置を構成する微細化されたMOSトランジスタのソース、ドレインの最適な形成方法に関するものである。
【背景技術】
【０００２】
一般的にＭＯＳ型半導体集積回路装置は論理回路を構成する内部回路、入出力回路、入出力保護回路から構成され、各回路はデジタル用トランジスタ、アナログ用トランジスタ、各種抵抗、キャパシタ、ダイオードと保護用トランジスタ、保護用ダイオード、等の素子から構成される。これらのなかで微細化が必要となるのは内部回路に使われるデジタル用トランジスタであり、横方向、縦方向ともに縮小化が必須である。一方、入出力保護回路に使われる保護用トランジスタには微細化は必要とされない。
【０００３】
こうした背景から、内部回路に使われるデジタル用トランジスタのソース、ドレインは微細化のためにＮチャネル型の場合ヒ素(As)等の拡散を抑制しやすい不純物を低濃度で使用し、入出力保護回路に使われる保護用トランジスタのソース、ドレインは瞬時に大電流を流すためＮチャネル型の場合リン(Phos)等の拡散しやすい不純物を高濃度で使用することがよく知られている。(例えば、特許文献１参照)
また、内部回路に使われるデジタル用トランジスタのソース、ドレインは、チャネル抵抗以外の寄生抵抗を低減させるため、ゲート電極近傍のみ低濃度化し、ゲート電極近傍以外の領域を高濃度化する構造（ＬＤＤ構造、ＤＤＤ構造、等）も一般的に広く用いられている。さらに、寄生抵抗を低減させるため、一般的に知られているコンタクトプラグイオン注入技術を用いてドレイン領域下側に深いドレインを形成することもある。ここで、コンタクトプラグイオン注入技術とは、コンタクトホール形成後、コンタクトホールをマスクにして、Ｎ型ソース、ドレインとＰ型ソース、ドレイン上のそれぞれのコンタクトホールにＮ型の不純物とＰ型の不純物をそれぞれにイオン注入する技術のことである。
【０００４】
またさらに、入出力保護回路に使われる保護用トランジスタのドレインは、保護機能を向上させるため、ドレイン領域下側に内部回路用に使用されるＮＷＥＬＬを設けることもある。(例えば、特許文献２参照)
【特許文献１】特開平７−３２１３０６号公報（[００２９]他）
【特許文献２】特許３２４４０６５号公報（[００３５]〜[００３６]図７）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の技術では以下のような課題が生じる。微細化のために浅く形成されたソース、ドレインはその後の工程で絶縁膜のエッチング、メタル配線の堆積、熱アニールが行われ、ソース、ドレイン領域に上部からダメージが加えられ、ソース、ドレインが機能不具合となる課題が生じる。
【０００６】
具体的な事例を以下に記す。図２に従来の半導体装置のドレイン領域近傍の断面図を記す。図２に示したように、従来の半導体装置は、半導体基板１の表面付近にゲート絶縁膜５を介してゲート電極４を設け、ゲート電極４近傍の半導体基板１表面付近に低濃度ドレイン３を設け、ゲート電極４から離れた半導体基板１表面付近に低濃度ドレイン３と接する高濃度ドレイン２を設け、ゲート電極４と半導体基板１表面上に絶縁膜６を設け、高濃度ドレイン２上の絶縁膜６にコンタクトホール１０を設け、コンタクトホール１０と所望の領域にメタル配線７が設けられている。点線で囲まれたＡは、この後、図３で拡大して各種機能不具合発生時の断面図として記す部分を指し示している。また、図２では、メタル配線７および絶縁膜６より上部の構造は省略し、記述していない。
【０００７】
図３に従来の半導体装置のドレイン領域機能不具合発生時の断面図を記す。図３に示したように、従来の半導体装置は、高濃度ドレイン２が浅く設けられているため、絶縁膜６にコンタクトホール１０をエッチングにて形成する際、オーバーエッチされた領域９の深さが、高濃度ドレイン２の深さと同程度になる不具合が発生する場合が生じる。この時、メタル配線７と半導体基板１との間で耐圧低下やリーク電流発生または高温時のリーク電流増大等の特性不良となり、半導体装置の品質を著しく低下させるという課題を有する。
【０００８】
図４に従来の半導体装置の別のドレイン領域機能不具合発生時の断面図を記す。図４に示したように、従来の半導体装置は、高濃度ドレイン２が浅く設けられているため、メタル配線７に含まれるAl(アルミ)がこの後の熱工程で半導体基板１中のSi（シリコン）と反応してシリコンピット８が発生し、シリコンピット８の長さが高濃度ドレイン２の深さと同程度になる不具合が発生する場合が生じる。この時も、メタル配線７と半導体基板１との間で耐圧低下やリーク電流発生または高温時のリーク電流増大等の特性不良となり、半導体装置の品質を著しく低下させる課題を有する。
【０００９】
図５に従来の半導体装置のドレイン領域近傍の断面図を記す。高濃度ドレイン２上のコンタクトホール１０下側に深いドレイン１４を、NWELLあるいはプラグイオン注入で形成された半導体装置および製造方法の場合、深いドレイン１４は、その形成目的からコンタクトホール１０のオーバーサイズである必要があるが、一方で大きすぎると低濃度ドレイン３領域にまで延在することとなり、トランジスタ特性を変動させる可能性がある。
【００１０】
一般的に知られているコンタクトプラグイオン注入技術を用いて深いドレイン１４を形成した場合、不純物注入領域がコンタクトホール１０と同一となるため、コンタクトホール１０と低濃度ドレイン３の間隔が狭いと高濃度の不純物が低濃度領域まで拡散することが懸念され、縮小化ができないという課題を有する。また、コンタクトプラグイオン注入技術を用いると、マスク工程が増加するため半導体装置のコスト増となる課題を有する。
【課題を解決するための手段】
【００１１】
本発明は上記課題を解決するため、全く別用途で使用されていた保護用トランジスタのドレインをコンタクトホール下側のドレイン領域に設け、メタル配線と半導体基板との間での耐圧低下やリーク電流発生または高温時のリーク電流増大等の特性不良を撲滅するものである。課題を解決するための手段を下記に記す。
【００１２】
論理回路を構成する内部回路と外部からのノイズから内部回路を保護する保護回路からなる半導体装置において、内部回路を構成するトランジスタの高濃度ドレインと、高濃度ドレイン上部のコンタクトホールと、コンタクトホールの下部にコンタクトホールと同程度の大きさで設けられた第２のドレインを設けた半導体装置とした。
【００１３】
論理回路を構成する内部回路と外部からのノイズから内部回路を保護する保護回路からなる半導体装置の製造方法において、半導体基板表面付近にイオン注入により選択的に内部回路を構成するトランジスタの第１の高濃度ドレインを形成する第１の工程と、高濃度ドレイン領域下側に将来コンタクトホールとなる領域と同程度の大きさの第２の高濃度ドレインを第１のマスクを用いて選択的にイオン注入により形成するとともに、保護回路を構成するトランジスタのソース、ドレインを第１のマスクで同時に形成する第２の工程と、半導体基板表面上部に絶縁膜を形成し、コンタクトホールを形成する第３の工程とを含む半導体装置の製造方法を用いた。
【発明の効果】
【００１４】
本発明により、マスク工程を追加することなく、高品質の半導体装置が形成することが可能となる。これにより、製造工程、特にコンタクトエッチング工程にマージンの大きい半導体装置の製造方法が提供できる。
【発明を実施するための最良の形態】
【００１５】
本発明の半導体装置の概略断面図を図１に、本発明の半導体装置の製造方法を工程順に図６から図８に記す。この実施例では、半導体基板上に設けられた微細化が必要な論理回路を構成する内部回路に使われるデジタル用トランジスタ（特にＮＭＯＳ型トランジスタ）と外部からのノイズから内部回路を保護する保護用NMOSトランジスタについて説明するが、アナログ信号処理回路を構成する内部回路に使われるアナログ用トランジスタや、PWELL等の不純物領域内に設けたNMOS型トランジスタや、NWELL等の不純物領域の表面付近に設けられたＰＭＯＳ型トランジスタの場合も同様の技術が活用できるが、ここでは図面による詳細説明は省略する。
【００１６】
以下、本発明を図面に基づいて詳細に説明する。図１に示したように、本発明の微細化が必要な内部回路に使われるデジタル用トランジスタ（ＮＭＯＳ型トランジスタ）である半導体装置は、半導体基板１の表面付近にゲート絶縁膜５を介してゲート電極４を設け、ゲート電極４近傍の半導体基板１表面付近に低濃度ドレイン３を設け、ゲート電極４から離れた半導体基板１表面付近に低濃度ドレイン３と接する高濃度ドレイン２をヒ素(As)等の低拡散係数の不純物で設け、ゲート電極４と半導体基板１表面上に絶縁膜６を設け、高濃度ドレイン２上の絶縁膜６にコンタクトホール１０を大幅なオーバーエッチ領域１５とともに設け、コンタクトホール１０下部の高濃度ドレイン２のさらに下側に第２の高濃度ドレイン１１をリン(Phos)等の高拡散係数の不純物で設け、コンタクトホール１０と所望の領域にメタル配線７が設けられている。
【００１７】
ここで、第２の高濃度ドレイン１１の拡散径１３は、最終的にコンタクトホール径１２と同程度にするため、注入される不純物の横方向拡散長分だけコンタクトホール径１２からアンダーサイズしたマスクを用いてイオン注入により形成する。
【００１８】
ここで用いるマスクは、外部から印可されるESD等のノイズから半導体装置を保護するための保護用NMOSトランジスタのソース、ドレイン形成用イオン注入マスクを使用する。注入する不純物は、保護用NMOSトランジスタのソース、ドレイン形成用の拡散係数の大きいリン(Phos)等を用いる。
【００１９】
本発明の特徴は、前述したように（発明が解決しようとする課題の欄、図３，図４、図５）、第２の高濃度ドレイン１１を設けたことにより、コンタクトホール１０形成時のエッチング工程で過剰なオーバーエッチが行われた場合でも、またこの後の熱工程でシリコンピット８が発生した場合でも、メタル配線７と半導体基板１との耐圧を確保でき半導体装置の品質を維持することが可能である。さらに、コンタクトホール径１２と同程度の高濃度ドレイン拡散径１３をマスク工程を追加することなしに形成でき、半導体装置の微細化、低コスト化をも可能としたものである。
【００２０】
図６〜図８に本発明の半導体集積回路装置の製造方法を工程順に記す。
【００２１】
半導体基板１表面付近にゲート絶縁膜５を熱酸化、CVD等で形成し、ゲート電極４を選択的に形成した後、内部回路に使われるデジタル用トランジスタのゲート電極４をマスクに低濃度ドレイン３を形成し、高濃度ドレイン２をヒ素(As)等の拡散係数の小さい不純物を選択的にイオン注入により形成する（図６）。
【００２２】
次に、内部回路に使われるデジタル用トランジスタの高濃度ドレイン２領域内の将来コンタクトホール１０が形成される領域にマスクを用いて、また保護用NMOSトランジスタのゲート電極４をマスクにイオン注入により第２の高濃度ドレイン１１を形成する（図７）。
【００２３】
次に、半導体基板１全面上方に絶縁膜６を形成し、コンタクトホール１０を十分なオーバーエッチを含むエッチングにより形成し、選択的にメタル配線７を形成する（図８）。
この後は図示しないが、必要に応じて複数のメタル配線を形成し、保護膜を選択的に形成し完成する。
【図面の簡単な説明】
【００２４】
【図１】本発明の半導体装置の概略断面図である。
【図２】従来の半導体装置の断面図である。
【図３】従来の半導体装置機能不具合発生時の断面図である。
【図４】従来の半導体装置機能不具合発生時の断面図である。
【図５】従来の半導体装置の断面図である。
【図６】本発明の半導体装置製造方法の概略断面図である。
【図７】本発明の半導体装置製造方法の概略断面図である。
【図８】本発明の半導体装置製造方法の概略断面図である。
【符号の説明】
【００２５】
１  半導体基板
２  高濃度ドレイン
３  低濃度ドレイン
４  ゲート電極
５  ゲート絶縁膜
６  絶縁膜
７  メタル配線
８  シリコンピット
９  オーバーエッチされた領域
１０  コンタクトホール
１１  第２の高濃度ドレイン
１２  コンタクトホール径
１３  第２の高濃度ドレイン拡散径
１４  深いドレイン領域
１５  オーバーエッチ領域
１６  保護用NMOSトランジスタのソース、ドレイン
【図１】
2005209732.tif 000003
【図２】
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【図３】
2005209732.tif 000005
【図４】
2005209732.tif 000006
【図５】
2005209732.tif 000007
【図６】
2005209732.tif 000008
【図７】
2005209732.tif 000009
【図８】
2005209732.tif 000010