(57)【要約】【課題】  製造工程を削減し、ゲート寸法を縮小した場合のレジスト倒れを防止する。【解決手段】  半導体基板１１上にストッパー膜１５を形成する工程と、半導体基板及びストッパー膜に第１の溝部１７を形成する工程と、全面に絶縁膜１８を形成して第１の溝部を埋め込む工程と、ストッパー膜上の絶縁膜をＣＭＰにより除去し、第１の溝部内部にトレンチ素子分離２１を形成する工程と、ストッパー膜に第２の溝部２３を形成する工程と、全面にゲート電極材料膜２５を形成して第２の溝部を埋め込む工程と、ストッパー膜上のゲート電極材料膜をＣＭＰにより除去し、第２の溝部内にゲート電極２６を形成する工程を有する。【選択図】      図２
2005101447.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にストッパー膜を形成する工程と、
前記半導体基板及び前記ストッパー膜に第１の溝部を形成する工程と、
全面に絶縁膜を形成して前記第１の溝部を埋め込む工程と、
前記ストッパー膜上の前記絶縁膜をＣＭＰにより除去し、前記第１の溝部内部にトレンチ素子分離を形成する工程と、
前記ストッパー膜に第２の溝部を形成する工程と、
全面にゲート電極材料膜を形成して前記第２の溝部を埋め込む工程と、
前記ストッパー膜上の前記ゲート電極材料膜をＣＭＰにより除去し、前記第２の溝部内にゲート電極を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に酸化膜を形成する工程と、
前記酸化膜上にストッパー膜を形成する工程と、
前記半導体基板、前記酸化膜及び前記ストッパー膜に第１の溝部を形成する工程と、
全面に絶縁膜を形成して前記第１の溝部を埋め込む工程と、
前記ストッパー膜上の前記絶縁膜をＣＭＰにより除去し、前記第１の溝部内部にトレンチ素子分離を形成する工程と、
前記ストッパー膜に第２の溝部を形成する工程と、
前記第２の溝部の底部において露出している前記酸化膜を除去する工程と、
前記第２の溝部の底部にゲート酸化膜を形成する工程と、
全面にゲート電極材料膜を形成して前記第２の溝部を埋め込む工程と、
前記ストッパー膜上の前記ゲート電極材料膜をＣＭＰにより除去し、前記第２の溝部内にゲート電極を形成する工程を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ素子分離を形成した後に、トランジスタのゲート電極を形成する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
これまで、ゲート電極は、基板上にゲート電極材料を形成させパターニングすることで形成されていた。しかし、近年は、ゲート寸法を微細化してトランジスタを高速化するために、ダマシンゲートプロセスが主流になってきた（例えば、特許文献１参照）。
【０００３】
図３に、ダマシンゲートプロセスを用いた従来の半導体装置の製造方法を示す。まず、図３（ａ）に示すトレンチ素子分離（Shallow Trench Isolation: STI）構造を形成するために、半導体基板３１の表面にＮ−ｗｅｌｌ領域３２及びＰ−ｗｅｌｌ領域３３を形成し、その上にＳｉＯ２膜３４及びＳｉＮ膜３５を形成し、フォトリソグラフィにより溝部を形成し、全面にＳｉＯ２膜３７を形成して溝を埋め込み、ＳｉＮ膜３５上のＳｉＯ２膜３６をＣＭＰにより除去する。
【０００４】
次に、図３（ｂ）に示すように、ＳｉＮ膜３５及びＳｉＯ２膜３４を除去する。そして、図３（ｃ）に示すように、半導体基板３１上にゲート酸化膜３７を形成し、全面にポリシリコン膜３８を形成する。そして、ゲート電極を形成する部分を覆うようにフォトレジスト３９を形成する。
【０００５】
次に、図３（ｄ）に示すように、フォトレジスト３９をマスクにしてポリシリコン膜３８をエッチングしダミーゲート４０を形成し、その後にフォトレジスト３９を除去する。その後、図示は省略するが、ダミーゲートにサイドウォールを形成し、ソース・ドレインを形成する。
【０００６】
次に、図４（ａ）に示すように、全面に層間絶縁膜４１を形成してダミーゲート４０を覆う。そして、図４（ｂ）に示すように、層間絶縁膜４１をＣＭＰにより研磨して、ダミーゲート４０の上面を露出させる。
【０００７】
次に、図４（ｃ）に示すように、ダミーゲート４０を除去して溝部４２を形成する。そして、図４（ｄ）に示すように、全面に、ゲート電極材料膜を形成して溝部４２を埋め込み、層間絶縁膜４１上のゲート電極材料膜をＣＭＰにより除去し、溝部４２内にゲート電極４３を形成する。
【特許文献１】特開２０００−２２３７０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記従来の半導体装置の製造方法では、ダミーゲートを形成するため製造工程が増加するという問題がある。
【０００９】
また、ゲート寸法に対応したフォトレジスト３９を形成するため、ゲート寸法を縮小するとフォトレジスト４９の倒れが生じ、微細化する寸法に限界が生じるという問題もある。
【００１０】
本発明は、上述のような課題を解決するためになされたもので、その目的は、製造工程を削減し、ゲート寸法を縮小した場合のレジスト倒れを防止することができる半導体装置の製造方法を得るものである。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置の製造方法は、半導体基板上にストッパー膜を形成する工程と、半導体基板及びストッパー膜に第１の溝部を形成する工程と、全面に絶縁膜を形成して第１の溝部を埋め込む工程と、ストッパー膜上の絶縁膜をＣＭＰにより除去し、第１の溝部内部にトレンチ素子分離を形成する工程と、ストッパー膜に第２の溝部を形成する工程と、全面にゲート電極材料膜を形成して第２の溝部を埋め込む工程と、ストッパー膜上のゲート電極材料膜をＣＭＰにより除去し、第２の溝部内にゲート電極を形成する工程を有する。本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【００１２】
本発明により、製造工程を削減し、ゲート寸法を縮小した場合のレジスト倒れを防止することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態に係る半導体装置の製造方法を図１及び図２を参照して説明する。まず、図１（ａ）に示すように、半導体基板１１の表面にＮ−ｗｅｌｌ領域１２及びＰ−ｗｅｌｌ領域１３を形成する。
【００１４】
次に、図１（ｂ）に示すように、半導体基板１１上に酸化膜としてＳｉＯ２膜１４を形成し、その上にストッパー膜としてＳｉＮ膜１５を形成する。そして、その上に、トレンチ素子分離を形成する部分に開口を有するフォトレジスト１６を形成する。
【００１５】
次に、図１（ｃ）に示すように、フォトレジスト１６をマスクとしてエッチングを行い、ＳｉＮ膜１５、ＳｉＯ２膜１４及び半導体基板１１に第１の溝部１７を形成する。その後、フォトレジスト１６を除去する。そして、図１（ｄ）に示すように、全面に、絶縁膜としてＳｉＯ２膜１８を形成して第１の溝部１７を埋め込む。
【００１６】
次に、図２（ａ）に示すように、ＳｉＮ膜１５上のＳｉＯ２膜１８をＣＭＰにより除去し、第１の溝部１７内部にトレンチ素子分離２１を形成する。このＣＭＰにおいてＳｉＮ膜１５は磨耗量が少ないため均一に残膜する。
【００１７】
次に、図２（ｂ）に示すように、ゲート電極を形成する部分に開口を有するフォトレジスト２２を形成する。そして、フォトレジスト２２をマスクとしてエッチングを行い、ＳｉＮ膜１５に第２の溝部２３を形成する。ここで、ＳｉＯ２膜１４に対してＳｉＮ膜１５のみを選択的にエッチングすることで半導体基板１１に対するエッチングダメージを抑えることができる。また、ＳｉＮ膜１５をエッチングする際に傾斜角度を付ければ、リソグラフイーで決定される寸法より微細なゲート電極を形成することができる。そして、従来のようにゲート寸法に対応したレジストを残すのではなく、ゲート電極を形成する部分のレジストに溝を形成するため、レジスト倒れを防止することができる。
【００１８】
次に、図２（ｃ）に示すように、フォトレジスト２２を除去し、第２の溝部２３の底部において露出しているＳｉＯ２膜１４を除去する。そして、第２の溝部２３の底部にゲート酸化膜２４を形成する。次に、全面に、タングステンなどのゲート電極材料膜２５を形成して第２の溝部２３を埋め込む。
【００１９】
次に、図２（ｄ）に示すように、ＳｉＮ膜１５上のゲート電極材料膜２５をＣＭＰにより除去し、第２の溝部２３内にゲート電極２６を形成する。そして、ＳｉＮ膜１５及びＳｉＯ２膜１４を除去する。その後、図示は省略するが、ゲート電極にサイドウォールを形成し、ソース・ドレインを形成する。
【００２０】
以上説明したように、本発明の実施の形態に係る半導体装置の製造方法では、ダミーゲート電極を形成する必要がないため、製造工程を削減することができる。また、従来のようにゲート電極を形成する部分を覆うようにフォトレジストを形成するのではなく、ゲート電極を形成する部分に開口を有するフォトレジストを形成するので、ゲート寸法を縮小した場合でもレジスト倒れを防止することができる。
【００２１】
なお、ＳｉＯ２膜１７と半導体基板１１表面に段差があるため、ＳｉＯ２膜１７上にゲート電極を延在させた場合に、十分な厚みが確保できず、断線が生じるという問題がある。そこで、ゲート電極材料膜２５を形成する前に、トレンチ素子分離２１のみ所定量だけ選択的にエッチングすれば、エッチング量に応じてトレンチ素子分離２１上のゲート電極の厚みを確保し、断線を防ぐことができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施の形態に係る半導体装置の製造方法を示す断面図（その１）である。
【図２】本発明の実施の形態に係る半導体装置の製造方法を示す断面図（その２）である。
【図３】従来の半導体装置の製造方法を示す断面図（その１）である。
【図４】従来の半導体装置の製造方法を示す断面図（その２）である。
【符号の説明】
【００２３】
１１  半導体基板
１５  ＳｉＮ膜（ストッパー膜）
１７  第１の溝部
１８  ＳｉＯ２膜（絶縁膜）
２１  トレンチ素子分離
２３  第２の溝部
２５  ゲート電極材料膜
２６  ゲート電極
【図１】
2005101447.tif 000003
【図２】
2005101447.tif 000004
【図３】
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【図４】
2005101447.tif 000006