(57)【要約】【課題】  不揮発性記憶素子およびその形成方法を提供する。【解決手段】  この不揮発性記憶素子は少なくとも第１および第２領域を有する基板を具備する。第１領域の基板上に第１ゲート電極が配置され、第１ゲート電極と基板との間に多層電荷貯蔵層が介在される。多層電荷貯蔵層は順次に積層されたトンネル絶縁膜、トラップ絶縁膜およびブロッキング絶縁膜で構成される。第２領域の基板上に下部および上部ゲートで構成された第２ゲート電極が配置される。第２ゲート電極と基板との間にゲート絶縁膜が介在される。これによって、不揮発性記憶素子の単位セルおよび所定のトランジスタは全部最適化されることができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
少なくとも第１領域および第２領域を有する基板と、
前記第１領域の基板上に配置された第１ゲート電極と、
前記第１ゲート電極と前記基板との間に介在され、順次に積層されたトンネル絶縁膜、トラップ絶縁膜およびブロッキング絶縁膜で構成された多層電荷貯蔵層と、
前記第２領域の基板上に配置され、下部ゲート、及び前記下部ゲートの上部面の所定の領域と接触する上部ゲートで構成された第２ゲート電極と、
前記第２ゲート電極と前記基板との間に介在されたゲート絶縁膜と、を含み、
前記第１ゲート電極と前記第２ゲート電極の上部ゲートとは同一な物質からなることを特徴とする不揮発性記憶素子。
【請求項２】
前記多層電荷貯蔵層の上部面と接触する前記第１ゲート電極の少なくとも下部は、ｎ型ドープポリシリコンに比べて高い仕事関数を有する導電物質からなることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項３】
前記多層電荷貯蔵層と前記第１ゲート電極との間に介在された保護導電パターンをさらに含み、少なくとも前記保護導電パターンはｎ型ドープポリシリコンに比べて高い仕事関数を有する導電物質からなることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項４】
前記第２ゲート電極の下部ゲートの上部面の全部は、前記第２ゲート電極の上部ゲートと接触することを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項５】
前記第２領域の基板は前記第１領域の基板と連結され、
前記第２ゲート電極の下部ゲートの上部面の一部と前記第２ゲート電極の上部ゲートとの間に介在された残余多層パターンをさらに含み、前記残余多層パターンは前記第１ゲート電極と前記基板との間に介在された物質と同一な物質からなることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項６】
前記残余多層パターンの下および上に各々配置された前記第２ゲート電極の下部および上部ゲートの側壁は前記基板面に対して同一の垂直線上に配置されたことを特徴とする請求項５に記載の不揮発性記憶素子。
【請求項７】
前記残余多層パターンの下および上に各々配置された前記第２ゲート電極の下部および上部ゲートの側壁は前記基板面に対して互いに異なる垂直線上に配置され、前記多層電荷貯蔵層は前記基板に沿って延長されて前記残余多層パターンと連結されることを特徴とする請求項５に記載の不揮発性記憶素子。
【請求項８】
前記セルゲート電極と前記多層電荷貯蔵層との間に介在された保護導電パターンをさらに含み、前記残余多層パターンは前記保護導電パターンと同一な物質で形成され、前記保護導電パターンと分離された残余層を有し、少なくとも前記保護導電パターンはｎ型ドープポリシリコンに比べて高い仕事関数を有する導電物質からなることを特徴とする請求項５に記載の不揮発性記憶素子。
【請求項９】
前記ｎ型ドープポリシリコンに比べて高い仕事関数を有する導電物質はタングステン、モリブデン、チタン窒化膜、タンタル窒化膜、タングステン窒化膜、チタンアルミニウム窒化膜（Ｔｉ２ＡＩＮ）、タングステンシリサイド、ニッケルシリサイド、コバルトシリサイドおよびチタンシリサイドから構成された一群より選択された少なくとも一つであることを特徴とする請求項２、請求項３または請求項８に記載の不揮発性記憶素子。
【請求項１０】
前記基板は第３領域をさらに含み、
前記第３領域の基板上に配置され、順次に積層された下部および上部ゲートで構成された第３ゲート電極と、
前記第３ゲート電極と前記基板との間に介在され、前記ゲート絶縁膜に比べて厚いゲート絶縁膜と、をさらに含み、
前記第３ゲート電極の上部ゲートおよび前記第１ゲート電極は同一な物質からなることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項１１】
前記第２ゲート電極の下部ゲートおよび前記第３ゲート電極の下部ゲートは同一な物質からなることを特徴とする請求項１０に記載の不揮発性記憶素子。
【請求項１２】
セル領域、低電圧領域および高電圧領域を有する基板と、
前記セル領域の基板上に配置されたセルゲート電極と、
前記セルゲート電極と前記基板との間に介在され、順次に積層されたトンネル絶縁膜、トラップ絶縁膜およびブロッキング絶縁膜で構成された多層電荷貯蔵層と、
前記低電圧領域の基板上に配置され、順次に積層された下部低電圧ゲートおよび上部低電圧ゲートで構成された低電圧ゲート電極と、
前記低電圧ゲート電極と基板との間に介在された低電圧ゲート絶縁膜と、
前記高電圧領域の基板上に配置され、順次に積層された下部高電圧ゲートおよび上部高電圧ゲートで構成された高電圧ゲート電極と、
前記高電圧ゲート電極と前記基板との間に介在され、前記低電圧ゲート絶縁膜に比べて厚い高電圧ゲート絶縁膜と、を含み、
前記下部低電圧ゲートおよび下部高電圧ゲートは互いに同一な物質からなり、前記セルゲート電極、上部低電圧ゲートおよび上部高電圧ゲートは互いに同一な物質からなることを特徴とする不揮発性記憶素子。
【請求項１３】
前記セルゲート電極と前記多層電荷貯蔵層との間に介在された保護導電パターンをさらに含み、少なくとも前記保護導電パターンはｎ型ドープポリシリコンに比べて高い仕事関数を有する導電物質からなることを特徴とする請求項１２に記載の不揮発性記憶素子。
【請求項１４】
第１セル領域、前記第１セル領域の一側に連結された第２セル領域および高電圧領域を有する基板と、
前記第１セル領域の基板上に配置されたセルゲート電極と、
前記セルゲート電極と前記基板との間に介在され、順次に積層されたトンネル絶縁膜、トラップ絶縁膜およびブロッキング絶縁膜で構成された多層電荷貯蔵層と、
前記第２セル領域の基板上に配置され、下部選択ゲートと、前記下部選択ゲートの上部面の所定の領域と接触する上部選択ゲートとで構成された選択ゲート電極と、
前記下部選択ゲートの上部面の一部と前記上部選択ゲートとの間に介在され、前記セルゲート電極と前記基板との間に介在された物質と同一な物質で形成された残余多層パターンと、
前記選択ゲート電極と前記基板との間に介在された選択ゲート絶縁膜と、
前記高電圧領域の基板上に配置され、順次に積層された下部高電圧ゲートおよび上部高電圧ゲートで構成された高電圧ゲート電極と、
前記高電圧ゲート電極と前記基板との間に介在され、前記選択ゲート絶縁膜に比べて厚い高電圧ゲート絶縁膜と、を含み、
前記下部選択ゲート及び前記下部高電圧ゲートは互いに同一な物質からなり、前記セルゲート電極、前記上部選択ゲートおよび前記上部高電圧ゲートは同一な物質からなることを特徴とする不揮発性記憶素子。
【請求項１５】
前記多層電荷貯蔵層は前記基板に沿って延長されて前記残余多層パターンと連結されることを特徴とする請求項１４に記載の不揮発性記憶素子。
【請求項１６】
前記セルゲート電極と前記多層電荷貯蔵層との間に介在された保護導電パターンをさらに含み、前記残余多層パターンは前記保護導電パターンと同一な物質で形成され、前記保護導電パターンと分離された残余層を有し、少なくとも前記保護導電パターンはｎ型ドープポリシリコンに比べて高い仕事関数を有する導電物質からなることを特徴とする請求項１４に記載の不揮発性記憶素子。
【請求項１７】
少なくとも第１および第２領域を有する基板を準備する段階と、
前記基板上にゲート絶縁膜および第１ゲート導電膜を形成する段階と、
前記第１ゲート導電膜およびゲート絶縁膜を連続してパターニングして少なくとも前記第１領域の基板の所定の領域を露出させる段階と、
前記基板の全面に順次に積層されたトンネル絶縁膜、トラップ絶縁膜およびブロッキング絶縁膜で構成された多層電荷貯蔵層を形成する段階と、
前記多層電荷貯蔵層をパターニングして前記パターニングされた第１ゲート導電膜の所定の領域を露出させる段階と、
前記基板の全面に第２ゲート導電膜を形成する段階と、
少なくとも前記第２ゲート導電膜およびパターニングされた第１ゲート導電膜を連続してパターニングして前記第１領域の第１ゲート電極と、前記第２領域の下部および上部ゲートで構成された第２ゲート電極とを形成する段階と、
を含むことを特徴とする不揮発性記憶素子の形成方法。
【請求項１８】
前記多層電荷貯蔵層の上部面と接触する前記第２ゲート導電膜の少なくとも下部は、ｎ型ドープポリシリコンに比べて高い仕事関数を有する導電物質で形成することを特徴とする請求項１７に記載の不揮発性記憶素子の形成方法。
【請求項１９】
前記多層電荷貯蔵層をパターニングする前に、
前記多層電荷貯蔵層上に保護導電膜を形成する段階をさらに含み、
前記多層電荷貯蔵層をパターニングする段階は、前記保護導電膜および前記多層電荷貯蔵層を連続してパターニングする段階を含み、
少なくとも前記保護導電膜はｎ型ドープポリシリコンに比べて高い仕事関数を有する導電物質で形成することを特徴とする請求項１７に記載の不揮発性記憶素子の形成方法。
【請求項２０】
前記第２領域は前記第１領域の一側に連結され、
前記パターニングされた多層電荷貯蔵層はその一端が前記パターニングされた第１ゲート導電膜の一端と重なるように形成されることを特徴とする請求項１７に記載の不揮発性記憶素子。
【請求項２１】
前記ゲート電極を形成する段階は、
前記第２ゲート導電膜、パターニングされた多層電荷貯蔵層および第１ゲート導電膜を連続してパターニングして前記第１および第２ゲート電極を形成することを特徴とする請求項２０に記載の不揮発性記憶素子の形成方法。
【請求項２２】
前記ゲート電極を形成する段階は、
前記第２ゲート導電膜、パターニングされた多層電荷貯蔵層および第１ゲート導電膜を連続してパターニングして、前記第１および第２ゲート電極と、前記第２ゲート電極の下部ゲートの上部面の一部と前記第２ゲート電極の上部ゲートとの間の残余多層パターンと、を形成する段階を含み、
前記残余多層パターンは少なくとも前記パターニングされた多層電荷貯蔵層およびパターニングされた第１ゲート導電膜の重なった部分の一部を含むことを特徴とする請求項２０に記載の不揮発性記憶素子の形成方法。
【請求項２３】
前記多層電荷貯蔵層をパターニングする前に、
前記多層電荷貯蔵層上に保護導電膜を形成する段階をさらに含み、
前記多層電荷貯蔵層をパターニングする段階は前記保護導電膜および多層電荷貯蔵層を連続してパターニングする段階を含み、
前記ゲート電極を形成する段階は、前記第２ゲート導電膜、パターニングされた多層電荷貯蔵層、パターニングされた保護導電膜およびパターニングされた第１ゲート導電膜を連続してパターニングして、順次に積層された保護導電パターンおよび前記第１ゲート電極と、前記第２ゲート電極と、前記残余多層パターンと、を形成する段階を含み、
前記残余多層パターンは前記保護導電パターンと同一な物質で形成され、前記保護導電パターンと分離された残余層を含み、少なくとも前記保護導電膜はｎ型ドープポリシリコンに比べて高い仕事関数を有する導電物質で形成されることを特徴とする請求項２２に記載の不揮発性記憶素子の形成方法。
【請求項２４】
前記ゲート電極を形成する段階は、
前記パターニングされた多層電荷貯蔵層をエッチング停止膜として使用して前記第２ゲート導電膜およびパターニングされた第１ゲート導電膜を連続してパターニングして、前記第１および第２ゲート電極と、前記第２ゲート電極の下部ゲートの上部面の一部と前記第２ゲート電極の上部ゲートとの間に介在された残余多層パターンと、を形成する段階を含み、
前記残余多層パターンは少なくとも前記パターニングされた多層電荷貯蔵層およびパターニングされた第１ゲート導電膜の重なった部分を含むことを特徴とする請求項２０に記載の不揮発性記憶素子の形成方法。
【請求項２５】
前記多層電荷貯蔵層をパターニングする前に、
前記多層電荷貯蔵層上に保護導電膜を形成する段階をさらに含み、
前記多層電荷貯蔵層をパターニングする段階は前記保護導電膜および多層電荷貯蔵層を連続してパターニングする段階を含み、
前記ゲート電極を形成する段階は、前記パターニングされた多層電荷貯蔵層をエッチング停止膜として使用して前記第２ゲート導電膜、パターニングされた保護導電膜およびパターニングされた第１ゲート導電膜を連続してパターニングして、順次に積層された保護導電膜パターンおよび前記第１ゲート電極と、前記第２ゲート電極と、前記残余多層パターンと、を形成する段階を含み、
前記残余多層パターンは前記保護導電パターンと同一な物質で形成され、前記保護導電パターンと分離された残余層を含み、少なくとも前記保護導電膜はｎ型ドープポリシリコンに比べて高い仕事関数を有する導電物質で形成されることを特徴とする請求項２４に記載の不揮発性記憶素子の形成方法。
【請求項２６】
前記基板は第３領域をさらに含み、
前記ゲート絶縁膜を形成する前に、前記第３領域の基板上に選択的に前記ゲート絶縁膜に比べて厚いゲート絶縁膜を形成する段階をさらに含み、
前記第１ゲート導電膜は前記ゲート絶縁膜および前記厚いゲート絶縁膜を覆うように形成され、
前記多層電荷貯蔵層をパターニングして前記第２および第３領域の前記パターニングされた第１ゲート導電膜の所定の領域を露出させ、
前記ゲート電極を形成する段階は、少なくとも前記第２ゲート導電膜およびパターニングされた第１ゲート導電膜を連続してパターニングして前記第１および第２ゲート電極と、前記第３領域の下部および上部ゲートで構成された第３ゲート電極と、を形成する段階を含むことを特徴とする請求項１７に記載の不揮発性記憶素子の形成方法。
【請求項２７】
セル領域、低電圧領域および高電圧領域を有する基板を準備する段階と、
前記高電圧領域の基板上に選択的に高電圧ゲート絶縁膜を形成する段階と、
前記セルおよび低電圧領域に選択的に低電圧ゲート絶縁膜を形成する段階と、
前記基板の全面に第１ゲート導電膜を形成する段階と、
前記第１ゲート導電膜および低電圧ゲート絶縁膜を連続してパターニングして少なくとも前記セル領域の基板を露出させる段階と、
前記基板の全面上に順次に積層されたトンネル絶縁膜、トラップ絶縁膜およびブロッキング絶縁膜で構成された多層電荷貯蔵層を形成する段階と、
前記多層電荷貯蔵層をパターニングして前記パターニングされた第１ゲート導電膜を露出させる段階と、
前記基板の全面に第２ゲート導電膜を形成する段階と、
少なくとも前記第２ゲート導電膜およびパターニングされた第１ゲート導電膜を連続してパターニングして前記セル領域にセルゲート電極、前記低電圧領域に下部および上部低電圧ゲートで構成された低電圧ゲート電極、および前記高電圧領域に下部および上部高電圧ゲートで構成された高電圧ゲート電極を形成する段階と、
を含むことを特徴とする不揮発性記憶素子の形成方法。
【請求項２８】
前記多層電荷貯蔵層をパターニングする前に、
前記多層電荷貯蔵層上に保護導電膜を形成する段階をさらに含み、前記多層電荷貯蔵層をパターニングする段階は前記保護導電膜および多層電荷貯蔵層を連続してパターニングする段階を含み、少なくとも前記保護導電膜をｎ型ドープポリシリコンに比べて高い仕事関数を有することを特徴とする請求項２７に記載の不揮発性記憶素子の形成方法。
【請求項２９】
第１セル領域、前記第１セル領域の一側に連結された第２セル領域および高電圧領域を有する基板を準備する段階と、
前記高電圧領域の前記基板に選択的に高電圧ゲート絶縁膜を形成する段階と、
前記第１および第２セル領域の基板に選択的に選択ゲート絶縁膜を形成する段階と、
前記基板の全面上に第１ゲート導電膜を形成する段階と、
前記第１ゲート導電膜および選択ゲート絶縁膜を連続してパターニングして少なくとも前記第１セル領域を露出させる段階と、
前記基板の全面上に順次に積層されたトンネル絶縁膜、トラップ絶縁膜およびブロッキング絶縁膜で構成された多層電荷貯蔵層を形成する段階と、
前記多層電荷貯蔵層をパターニングして前記パターニングされた第１ゲート導電膜の所定の領域を露出させ、前記パターニングされた多層電荷貯蔵層の一端と前記第２セル領域の前記パターニングされた第１ゲート導電膜の一端とを重畳させる段階と、
前記基板の全面に第２ゲート導電膜を形成する段階と、
少なくとも前記第２ゲート導電膜およびパターニングされた第１ゲート導電膜を連続してパターニングして前記第１セル領域のセルゲート電極、前記第２セル領域の下部および上部選択ゲートで構成された選択ゲート電極、前記下部選択ゲートの上部面の一部と前記上部選択ゲートとの間に介在された残余多層パターン、および前記高電圧領域の下部および上部高電圧ゲートで構成された高電圧ゲート電極を形成する段階と、を含み、
前記残余多層パターンは少なくとも前記パターニングされた多層電荷貯蔵層およびパターニングされた第１ゲート導電膜の重なった部分の一部を含むことを特徴とする不揮発性記憶素子の形成方法。
【請求項３０】
前記多層電荷貯蔵層をパターニングする前に、
前記多層電荷貯蔵層上に保護導電膜を形成する段階をさらに含み、
前記多層電荷貯蔵層をパターニングする段階は前記保護導電膜および多層電荷貯蔵層を連続してパターニングする段階を含み、
前記ゲート電極を形成する段階は少なくとも前記第２ゲート導電膜、パターニングされた保護導電膜およびパターニングされた第１ゲート導電膜をパターニングして前記ゲート電極と前記残余多層パターンとを形成する段階を含み、
少なくとも前記保護導電膜はｎ型ドープポリシリコンに比べて高い仕事関数を有する導電物質で形成することを特徴とする請求項２９に記載の不揮発性記憶素子の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子およびその形成方法に関するものであり、特に、不揮発性記憶素子およびその形成方法に関するものである。
【背景技術】
【０００２】
半導体素子のうちの不揮発性記憶素子は電源供給が中断されても、貯蔵されたデータを維持する特性を有する。このような特性によって、前記不揮発性記憶素子は新しい携帯用貯蔵媒体などに広く使用され得る。
【０００３】
現在、不揮発性記憶素子のうちのフローティングゲートを有するフラッシュ記憶素子が広く使用されている。特に、フラッシュ記憶素子のうちに比較的工程が単純な積層ゲート構造のフラッシュ記憶素子が多く採択されている。積層ゲート構造のフラッシュ記憶素子の単位セルは基板上にトンネル酸化膜、フローティングゲート、ゲート層間誘電膜および制御ゲート電極が順次に積層され、前記フローティングゲートの両側の前記基板にソース／ドレイン領域が各々配置された構造を有することができる。この時、前記フローティングゲートは電気的に隔離される。前記プローティングゲート内に電荷の存在の有無に従って、前記フラッシュ記憶セルに貯蔵されたデータは論理“１”または論理“０”に区分され得る。
【０００４】
一方、前記プローティングゲート内の電荷は自由電荷形態で貯蔵される。これによって、前記プローティングゲートの下のトンネル酸化膜がその一部分でも損傷されれば、前記プローティングゲート内に貯蔵された電荷を全部失うようになる。このような理由によって、前記プローティングゲートを有するフラッシュ記憶セルは十分な厚さのトンネル酸化膜を求める。
【０００５】
前記トンネル酸化膜の厚さが増加する場合、前記フラッシュ記憶セルの信頼性が向上する一方、前記フラッシュ記憶セルの動作電圧が増加する。その結果、前記フラッシュ記憶素子の周辺回路部（高い電圧をコントロールするため）がさらに複雑になり、前記フラッシュ記憶素子の消費電力が増加し、それの動作速度が低下することがある。このような問題点を解決するための方案として、ＭＯＮＯＳ（Ｍｅｔａｌ−ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）記憶セルが提案されたところがある。
【０００６】
特許文献１で、前記ＭＯＮＯＳ記憶セルの一般的な形態を開示した。これによれば、前記ＭＯＮＯＳ記憶セルは基板上に順次に積層されたトンネル酸化膜、シリコン窒化膜、トップ酸化膜（ｔｏｐ  ｏｘｉｄｅ  ｆｉｌｍ）およびゲート電極を含む。前記ゲート電極の両側の前記基板に各々の高濃度拡散領域が配置される。前記高濃度拡散領域はソース／ドレイン領域に該当する。
【０００７】
前記ＭＯＮＯＳ記憶セルは前記シリコン窒化膜内に電荷を貯蔵する。すなわち、前記シリコン窒化膜は深いレベルのトラップ（ｄｅｅｐ  ｌｅｖｅｌ  ｔｒａｐｓ）を有し、電荷は前記深いレベルのトラップに貯蔵される。これによって、前記ＭＯＮＯＳ記憶セルは前記トンネル酸化膜の一部分が損傷されても、前記シリコン窒化膜内の電荷の一部分のみを失う。したがって、前記ＭＯＮＯＳ記憶セルは前記トンネル酸化膜の厚さを前記フローティングゲートを有するフラッシュ記憶セルに比べて薄く形成することができる。結果的に、前記ＭＯＮＯＳ記憶セルは前記フラッシュ記憶セルに比べて低い動作電圧を使用することができる。すなわち、前記ＭＯＮＯＳ記憶セルは前記フラッシュ記憶セルに比べてその消費電力が減少し、その動作速度が向上することができる。
【０００８】
一方、前記ＭＯＮＯＳ記憶セルが前記フラッシュ記憶セルに比べて低い動作電圧が使用可能であっても、電源電圧に比べて高い動作電圧が求められる。これによって、前記ＭＯＮＯＳ記憶セルを有するＭＯＮＯＳ記憶素子はその周辺回路領域に高い電圧が印加される高電圧ＭＯＳトランジスタ（以下、高電圧トランジスタという）を有する。また、前記ＭＯＮＯＳ記憶素子は低電圧が印加される低電圧ＭＯＳトランジスタ（以下、低電圧トランジスタ）も含むことができる。前記低電圧および高電圧トランジスタは前記ＭＯＮＯＳ記憶セルの三層構造のゲート絶縁膜（トンネル酸化膜、シリコン窒化膜、およびトップ酸化膜）と異なるゲート絶縁膜を要求することができる。これは、前記三層のゲート絶縁膜が前記低電圧および高電圧トランジスタのゲート酸化膜として使用される場合、前記低電圧および高電圧トランジスタに様々な問題点が発生することがあるためである。例えば、前記低電圧および高電圧トランジスタはソフトプログラミング（ｓｏｆｔ  ｐｒｏｇｒａｍｎｉｎｇ）されて、動作時間が経過することによって、前記低電圧トランジスタのしきい値電圧を変更することができる。これにより、前記低電圧トランジスタのターンオン電流の変更などを誘発させて漏洩電流を発生させることができる。
【０００９】
このような理由によって、低電圧および高電圧トランジスタと、ＭＯＮＯＳ記憶セルとは各々それらが要求する特性に最適化され得る方案が要求されている。
【特許文献１】米国特許第６，１０３，５７２号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は不揮発性記憶セルと、所定の特性が要求されるトランジスタとが全部最適化された不揮発性記憶素子およびその形態方法を提供することにある。
【００１１】
本発明の他の目的は、高集積化に最適化された不揮発性記憶素子およびその形成方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明は上述の技術的課題および他の技術的課題を解決するための不揮発性記憶素子を提供する。本発明の一実施形態による不揮発性記憶素子は少なくとも第１領域および第２領域を有する基板を具備する。前記第１領域の基板上に第１ゲート電極が配置され、前記第１ゲート電極と前記基板との間に多層電荷貯蔵層が介在される。前記多層電荷貯蔵層は順次に積層されたトンネル絶縁膜、トラップ絶縁膜、およびブロッキング絶縁膜で構成される。前記第２領域の基板上に下部ゲートと、前記下部ゲートの上部面の所定の領域と接触する上部ゲートと、で構成された第２ゲート電極が配置される。前記第２ゲート電極と前記基板との間にゲート絶縁膜が介在される。前記第１ゲート電極と前記第２ゲート電極の上部ゲートとは同一の物質からなる。
【００１３】
具体的に、前記多層電荷貯蔵層の上部面と接触する前記第１ゲート電極の少なくとも下部（ｂｏｔｔｏｍ  ｐｏｒｔｉｏｎ）はｎ型ドープ（ｎ−ｔｙｐｅ  ｄｏｐｅｄ）ポリシリコンに比べて高い仕事関数を有する導電物質からなることができる。前記多層電荷貯蔵層と前記第１ゲート電極との間に保護導電パターンがさらに介在され得る。前記保護導電パターンが存在する場合、少なくとも前記保護導電パターンはｎ型ドープポリシリコンに比べて高い仕事関数を有する導電物質からなることができる。前記ｎ型ドープポリシリコンに比べて高い仕事関数を有する導電物質はタングステン、モリブデン、チタン窒化膜、タンタル窒化膜、タングステン窒化膜、チタンアルミニウム窒化膜（Ｔｉ２ＡＩＮ）、タングステンシリサイド、ニッケルシリサイド、コバルトシリサイドおよびチタンシリサイドから構成された一群より選択された少なくとも一つであり得る。前記第２ゲート電極の下部ゲートの上部面の全部は前記第２ゲート電極の上部ゲートと接触することができる。これと異なって、前記第２ゲート電極の下部ゲートの上部面の一部と前記第２ゲート電極の上部ゲートとの間に残余多層パターンがさらに介在され得る。前記残余多層パターンは前記第１ゲート電極と前記基板との間に介在された物質と同一の物質からなることが望ましい。前記残余多層パターンの下および上に各々配置された前記第２ゲート電極の下部および上部ゲートの側壁は前記基板面に対して同一な垂直線上に配置され得る。これと異なって、前記残余多層パターンの下および上に各々配置された前記第２ゲート電極の下部および上部ゲートの側壁は前記基板面に対して互いに異なる垂直線上に配置されることもできる。この場合に、前記多層電荷貯蔵層は前記基板に沿って延長されて前記残余多層パターンと連結されることもできる。前記残余多層パターンが含まれる場合、前記セルゲート電極と前記多層電荷貯蔵層との間に保護導電パターンがさらに介在され得る。この時、前記残余多層パターンは前記保護導電パターンと同一な物質で形成され、前記保護導電パターンと分離された残余層を有することができる。前記基板は第３領域をさらに含むことができる。この時、前記不揮発性記憶素子は前記第３領域の基板上に配置され、下部および上部ゲートで構成された第３ゲート電極と、前記第３ゲート電極と前記基板との間に介在され、前記ゲート絶縁膜に比べて厚いゲート絶縁膜と、をさらに含むことができる。前記第３ゲート電極の上部ゲートは前記第１ゲート電極と同一な物質からなることが望ましい。前記第２ゲート電極の下部ゲートと前記第３ゲート電極の下部ゲートとは同一な物質からなることが望ましい。
【００１４】
本発明の他の実施形態による不揮発性記憶素子はセル領域、低電圧領域および高電圧領域を有する基板を具備する。前記セル領域の基板上にセルゲート電極が配置され、前記セルゲート電極と前記基板との間に多層電荷貯蔵層が介在される。前記多層電荷貯蔵層は順次に積層されたトンネル絶縁膜、トラップ絶縁膜およびブロッキング絶縁膜で構成される。前記低電圧領域の基板上に順次に積層された下部低電圧ゲートおよび上部低電圧ゲートで構成された低電圧ゲート電極が配置され、前記低電圧ゲート電極と基板との間に低電圧ゲート絶縁膜が介在される。前記高電圧領域の基板上に順次に積層された下部高電圧ゲートおよび上部高電圧ゲートで構成された高電圧ゲート電極が配置され、前記高電圧ゲート電極と前記基板との間に前記低電圧ゲート絶縁膜に比べて厚い高電圧ゲート絶縁膜が介在される。前記下部低電圧ゲートおよび下部高電圧ゲートは互いに同一な物質からなる。また、前記セルゲート電極、前記上部低電圧ゲートおよび前記上部高電圧ゲートは互いに同一な物質からなる。
【００１５】
本発明のまた他の実施形態による不揮発性記憶素子は第１セル領域、前記第１セル領域の一側に連結された第２セル領域および高電圧領域を有する基板を具備する。前記第１セル領域の基板上にセルゲート電極が配置され、前記セルゲート電極と前記基板との間に多層電荷貯蔵層が介在される。前記多層電荷貯蔵層は順次に積層されたトンネル絶縁膜、トラップ絶縁膜およびブロッキング絶縁膜で構成される。前記第２セル領域の基板上に下部選択ゲートと、前記下部選択ゲートの上部面の所定の領域と接触する上部選択ゲートと、で構成された選択ゲート電極が配置される。前記下部選択ゲートの上部面の一部と前記上部選択ゲートとの間に残余多層パターンが介在される。前記残余多層パターンは前記セルゲート電極と前記基板との間に介在された物質と同一な物質で形成される。前記選択ゲート電極と前記基板との間に選択されたゲート絶縁膜が介在される。前記高電圧領域の基板上に順次に積層された下部高電圧ゲートおよび上部高電圧ゲートで構成された高電圧ゲート電極が配置される。前記高電圧ゲート電極と前記基板との間に前記選択ゲート絶縁膜に比べて厚い高電圧ゲート絶縁膜が介在される。前記下部選択ゲートと前記下部高電圧ゲートとは互いに同一な物質からなる。また、前記セルゲート電極、前記上部選択ゲートおよび前記上部高電圧ゲートは同一な物質からなる。
【００１６】
上述の技術的課題および他の技術的課題を解決するための不揮発性記憶素子の形成方法を提供する。本発明の一実施形態による不揮発性記憶素子の形成方法は少なくとも第１および第２領域を有する基板を準備する段階を含む。前記基板上にゲート絶縁膜および第１ゲート導電膜を形成し、前記第１ゲート導電膜およびゲート絶縁膜を連続してパターニングして少なくとも前記第１領域の基板の所定の領域を露出させる。前記基板の全面上に順次に積層されたトンネル絶縁膜、トラップ絶縁膜およびブロッキング絶縁膜で構成された多層電荷貯蔵層を形成する。前記多層電荷貯蔵層をパターニングして前記パターニングされた第１ゲート導電膜の所定の領域を露出させ、前記基板の全面に第２ゲート導電膜を形成する。少なくとも前記第２ゲート導電膜およびパターニングされた第１ゲート導電膜を連続してパターニングして前記第１領域の第１ゲート電極と、前記第２領域の下部および上部ゲートで構成された第２ゲート電極と、を形成する。
【００１７】
具体的に、前記多層電荷貯蔵層の上部面と接触する前記第２ゲート導電膜の少なくとも下部はｎ型ドープポリシリコンに比べて高い仕事関数を有する導電物質で形成することができる。前記多層電荷貯蔵層をパターニングする前に、前記多層電荷貯蔵層上に保護導電膜を形成する段階をさらに含むことができる。この場合に、少なくとも前記保護導電膜はｎ型ドープポリシリコンに比べて高い仕事関数を有する導電物質で形成することができる。
【００１８】
一実施形態において、前記パターニングされた多層電荷貯蔵層はその一端が前記パターニングされた第１ゲート導電膜の一端と重なるように形成することもできる。この場合に、前記ゲート電極は前記第２ゲート導電膜、パターニングされた多層電荷貯蔵層および第１ゲート導電膜を連続してパターニングして形成することができる。この場合に、前記第２ゲート電極の下部ゲートの上部面の一部と前記第２ゲート電極の上部ゲートとの間に残余多層パターンをさらに形成することができる。前記残余多層パターンは少なくとも前記パターニングされた多層電荷貯蔵層およびパターニングされた第１ゲート導電膜の重なった部分の一部を含むことができる。これと異なって、前記ゲート電極は前記パターニングされた多層電荷貯蔵層をエッチング停止層として使用して前記第２ゲート導電膜および第１ゲート導電膜を連続してパターニングして形成することができる。この場合も、前記第２ゲート電極の下部ゲート上部面の一部と前記第２ゲート電極の上部ゲートとの間に介在された残余多層パターンを形成することができる。
【００１９】
一実施形態において、前記基板は第３領域をさらに含むことができる。この場合に、前記ゲート絶縁膜を形成する前に、前記第３領域の基板上に選択的に前記ゲート絶縁膜に比べて厚いゲート絶縁膜をさらに形成することができる。前記第１ゲート導電膜は前記ゲート絶縁膜および前記厚いゲート絶縁膜を覆うように形成され、前記多層電荷貯蔵層をパターニングして前記第２および第３領域の前記パターニングされた第１ゲート導電膜の所定の領域を露出させる。少なくとも前記第２ゲート導電膜およびパターニングされた第１ゲート導電膜を連続してパターニングして前記第１および第２ゲート電極と、前記第３領域の下部および上部ゲートで構成された第３ゲート電極と、を形成することができる。
【００２０】
本発明の他の実施形態による不揮発性記憶素子の形成方法は、セル領域、低電圧領域および高電圧領域を有する基板を準備する段階を含むことができる。前記高電圧領域の基板上に選択的に高電圧ゲート絶縁膜を形成し、前記セルおよび低電圧領域に選択的に低電圧ゲート絶縁膜を形成する。前記基板の全面上に第１ゲート導電膜を形成し、前記第１ゲート導電膜および低電圧ゲート絶縁膜を連続してパターニンして少なくとも前記セル領域の基板を露出させる。前記基板の全面上に順次に積層されたトンネル絶縁膜、トラップ絶縁膜およびブロッキング絶縁膜で構成された多層電荷貯蔵層を形成し、前記多層電荷貯蔵層をパターニングして前記パターニングされた第１ゲート導電膜を露出させ、前記基板の全面に第２ゲート導電膜を形成する。少なくとも前記第２ゲート導電膜およびパターニングされた第１ゲート導電膜を連続してパターニングして前記セル領域にセルゲート電極、前記低電圧領域に下部および上部低電圧ゲートで構成された低電圧ゲート電極、および前記高電圧領域に下部および上部高電圧ゲートで構成された高電圧ゲートを形成する。
【００２１】
本発明のまた他の実施形態による不揮発性記憶素子の形成方法は、第１セル領域、前記第１セル領域の一側に連結された第２セル領域および高電圧領域を有する基板を準備する段階を含む。前記高電圧領域の前記基板に選択的に高電圧ゲート絶縁膜を形成し、前記第１および第２セル領域の基板に選択的に選択ゲート絶縁膜を形成する。前記基板の全面上に第１ゲート導電膜を形成し、前記第１ゲート導電膜および選択ゲート絶縁膜を連続してパターニングして少なくとも前記第１セル領域を露出させる。前記基板の全面上に順次に積層されたトンネル絶縁膜、トラップ絶縁膜およびブロッキング絶縁膜で構成された多層電荷貯蔵層を形成する。前記多層電荷貯蔵層をパターニングして前記パターニングされた第１ゲート導電膜の所定の領域を露出させ、前記パターニングされた多層電荷貯蔵層の一端と前記第２セル領域の前記パターニングされた第１ゲート導電膜の一端とを重畳させる。前記基板の全面に第２ゲート導電膜を形成する。少なくとも前記第２ゲート導電膜およびパターニングされた第１ゲート導電膜を連続してパターニングして前記第１セル領域のセルゲート電極、前記第２セル領域の下部および上部選択ゲートで構成された選択ゲート電極、前記下部選択ゲート上部面の一部と前記上部選択ゲートとの間に介在された残余多層パターン、および前記高電圧領域の下部および上部高電圧ゲートで構成された高電圧ゲート電極を形成する。前記残余多層パターンは少なくとも前記パターニングされた多層電荷貯蔵層およびパターニングされた第１ゲート導電膜の重なった部分の一部を含む。
【発明の効果】
【００２２】
不揮発性記憶素子の記憶セルはトンネル絶縁膜、トラップ絶縁膜およびブロッキング絶縁膜で構成された多層電荷貯蔵層を含む。これと同時に、前記不揮発性記憶素子の所定のトランジスタ、例えば、低電圧または高電圧トランジスタは各々それらが要求する特性に最適化されたゲート絶縁膜を含む。その結果、前記不揮発性記憶素子は最適化された記憶セルおよび所定のトランジスタを具備することができる。
【発明を実施するための最良の形態】
【００２３】
以下、添付の図面を参照して本発明の望ましい実施の形態を詳細に説明する。しかし、本発明はここで説明される実施の形態に限定されず、他の形態に具体化されることもできる。むしろ、ここで紹介される実施の形態は開示された内容が徹底で、完全になれるように、そして当業者に本発明の思想を十分に伝達するために提供されるものである。図面において、層及び領域の厚さは明確性のために誇張されたものである。また、層が他の層または基板“上”にあると言及される場合に、それは他の層または基板上に直接形成されることができるもの、またはそれらの間に第３の層が介在されることもできるものである。明細書の全体にわたって同一の参照番号で表示された部分は同一の構成要素を示す。
【００２４】
＜第１実施形態＞
図１は本発明の一実施形態による不揮発性記憶素子を示す断面図である。
【００２５】
図１を参照すれば、セル領域５０、低電圧領域５１、および高電圧領域５２を有する基板１００の所定の領域に素子分離膜１１０を配置する。前記素子分離膜１１０は前記セル領域５０、低電圧領域５１、および高電圧領域５２に各々セル活性領域、低電圧活性領域および高電圧活性領域を限定する。前記セル活性領域は平面的にライン形態であり得る。図１の前記セル領域５０はライン形態のセル活性領域の断面を示したこととして、前記セル領域５０には素子分離膜１１０が図示されていない。前記セル領域５０は不揮発性記憶セル、すなわち、ＭＯＮＯＳ記憶セルが形成される領域であり、前記低電圧領域５１は低電圧トランジスタが形成される領域であり、前記高電圧領域５２は高電圧トランジスタが形成される領域である。
【００２６】
セルゲート電極１３４ａ、低電圧ゲート電極１３６および高電圧ゲート電極１３８は各々前記セル、低電圧および高電圧活性領域の上部を横切る。前記セルゲート電極１３４ａと前記セル活性領域との間に多層電荷貯蔵層１２２が介在され、前記低電圧ゲート電極１３６と前記低電圧活性領域との間に低電圧ゲート絶縁膜１１２が介在され、前記高電圧ゲート電極１３８と前記高電圧活性領域との間に高電圧ゲート絶縁膜１０４が介在される。
【００２７】
前記低電圧ゲート絶縁膜１１２はシリコン酸化膜、特に、熱酸化膜からなることができる。前記高電圧ゲート絶縁膜１０４もシリコン酸化膜、特に、熱酸化膜からなることができる。前記高電圧ゲート絶縁膜１０４は前記低電圧ゲート絶縁膜１１２に比べて厚い厚さを有することが望ましい。これによって、前記高電圧ゲート電極１３８に高い電圧が印加されても、前記高電圧ゲート絶縁膜１３８が劣化される現象を防止することができる。
【００２８】
前記多層電荷貯蔵層１２２は順次に積層されたトンネル絶縁膜１１６、トラップ絶縁膜１１８およびブロッキング絶縁膜１２０で構成される。前記トラップ絶縁膜１１８は電荷を貯蔵することができる深いレベルのトラップ（ｄｅｅｐ  ｌｅｖｅｌ  ｔｒａｐｓ）を多量に含む絶縁膜からなる。例えば、前記トラップ絶縁膜１１８はシリコン窒化膜およびシリコン酸化膜からなることができる。前記トラップ絶縁膜１１８内に電荷が貯蔵されるか、前記トラップ絶縁膜１１８から電荷が放出されることによって、前記不揮発性記憶セルにデータが貯蔵、または消去される。前記トンネル絶縁膜１１６は電荷がトンネリングする絶縁膜として、シリコン酸化膜、特に、熱酸化膜からなることができる。前記ブロッキング絶縁膜１２０は前記トラップ絶縁膜１１８と前記セルゲート電極１３４ａとの間に電荷がトンネリングすることを防止することができる絶縁膜からなることができる。例えば、前記ブロッキング絶縁膜１２０はシリコン酸化膜に比べて高い誘電常数を有する高誘電膜からなることが望ましい。前記ブロッキング絶縁膜１２０を高誘電膜で形成することによって、不揮発性記憶セルのカップリング比（ｃｏｕｐｌｉｎｇ  ｒａｔｉｏ）が増加して不揮発性記憶セルの動作電圧を減少させることができる。前記ブロッキング絶縁膜１２０はアルミニウム酸化膜、またはハフニウム酸化膜などの高誘電常数を有する金属酸化膜からなることができる。これと異なって、前記ブロッキング絶縁膜１２０は前記トンネル絶縁膜１１６に比べて厚い厚さを有するシリコン酸化膜からなることができる。
【００２９】
前記低電圧ゲート電極１３６は順次に積層された下部低電圧ゲート１１４ａおよび上部低電圧ゲート１３４ｂで構成され、前記高電圧ゲート電極１３８は順次に積層された下部高電圧ゲート１１４ｂおよび上部高電圧ゲート１３４ｃで構成される。この時、前記上部低電圧ゲート１３４ｂおよび上部高電圧ゲート１３４ｃは前記セルゲート電極１３４ａと同一な物質からなることが望ましい。前記下部低電圧ゲート１１４ａと前記下部高電圧ゲート１１４ｂとは互いに同一な物質からなることが望ましい。
【００３０】
前記セルゲート電極１３４ａは順次に積層されたセル補助導電パターン１３０ａおよびセルメイン導電パターン１３２ａで構成されることができる。これと異なって、前記セルゲート電極１３４ａは前記セル補助導電パターン１３０ａが省略されて前記セルメイン導電パターン１３２ａのみで構成されることができる。前記セルゲート電極１３４ａが前記セル補助導電パターン１３０ａおよびセルメイン導電パターン１３２ａで構成される場合に、前記上部低電圧ゲート１３４ｂは順次に積層された低電圧補助導電パターン１３０ｂおよび低電圧メイン補助導電パターン１３２ｂで構成され、前記上部高電圧ゲート１３４ｃは順次に積層された高電圧補助導電パターン１３０ｃおよび高電圧メイン導電パターン１３２ｃで構成される。これと異なって、前記セルゲート電極１３４ａが前記セルメイン導電パターン１３２ａのみで構成される場合に、前記上部低電圧および高電圧ゲート１３４ｂ、１３４ｃは各々前記低電圧および高電圧メイン導電パターン１３２ｂ、１３２ｃで構成される。
【００３１】
前記下部低電圧および高電圧ゲート１１４ａ、１１４ｂはドーピングされたポリシリコンまたは導電性金属含有物質からなることができる。前記導電性金属含有物質はタングステンまたはモリブデンのような金属膜、チタン窒化膜、タンタル窒化膜、タングステン窒化膜またはチタンアルミニウム窒化膜のような導電性金属窒化膜、およびタングステンシリサイドのような金属シリサイドのうちの選択された少なくとも一つからなることができる。
【００３２】
前記セルゲート電極１３４ａと前記多層電荷貯蔵層１２２との間に保護導電パターン１２４ａがさらに介在されることができる。前記保護導電パターン１２４ａはパターニング工程から前記多層電荷貯蔵層１２２を保護する役割を果たすことができる。
【００３３】
前記多層電荷貯蔵層１２２の上部面、すなわち、前記ブロッキング絶縁膜１２０の上部面にはｎ型ドープポリシリコンに比べて高い仕事関数を有する高−仕事関数導電物質が接触することが望ましい。前記ｎ型ドープポリシリコンはｎ型不純物でドーピングされたポリシリコンを意味する。前記高−仕事関数導電物質はタングステンまたはモリブデンなどの金属膜と、チタン窒化膜、タンタル窒化膜、タングステン窒化膜、またはチタンアルミニウム窒化膜Ｔｉ２ＡＩＮなどの導電性金属窒化膜と、タングステンシリサイド、チタンシリサイド、コバルトシリサイドおよびニッケルシリサイドなどの金属シリサイドとのうちで選択された少なくとも一つからなることが望ましい。
【００３４】
より具体的に、前記多層電荷貯蔵層１２２上に前記保護導電パターン１２４ａおよびセルゲート電極１３４ａが積層される場合に、少なくとも前記保護導電パターン１２４ａは前記高−仕事関数導電物質からなることが望ましい。この場合に、前記セルゲート電極１３４ａはその一部、または全部が前記高−仕事関数導電物質からなることができる。これによって、前記上部低電圧および高電圧ゲート１３４ｂ、１３４ｃもその一部または全部が前記高−仕事関数導電物質からなる。これに加えて、前記セルゲート電極１３４ａ、前記上部低電圧および高電圧ゲート１３４ｂ、１３４ｃはその一部または全部がドーピングされたポリシリコンからなることもできる。
【００３５】
前記多層電荷貯蔵層１２２上に前記セルゲート電極１３４ａが接触する場合に、少なくとも前記ブロッキング絶縁膜１２０と接触する前記セルゲート電極１３４ａの下部（ｂｏｔｔｏｍ  ｐｏｒｔｉｏｎ）は前記高−仕事関数導電物質からなることが望ましい。より詳細に、前記多層電荷貯蔵層１２２上にセル補助導電パターン１３０ａおよびセルメイン導電パターン１３２ａで構成されたセルゲート電極１３４ａが配置される場合に、前記セル補助導電パターン１３０ａは前記高−仕事関数導電物質からなる。この時、前記セルメイン導電パターン１３２ａは前記高−仕事関数導電物質またはドーピングされたポリシリコンからなることができる。前記多層電荷貯蔵層１２２上に前記セルメイン導電パターン１３２ａのみで構成されたセルゲート電極１３４ａが配置される場合に、前記セルメイン導電パターン１３２ａは前記高−仕事関数導電物質からなる。
【００３６】
通常、ＭＯＮＯＳ記憶セルに貯蔵される電荷は電子を広く使用する。これは、正孔がトンネル酸化膜をトンネリングすることによって誘発され得る前記トンネル酸化膜の劣化現象を最小化するためのものである。したがって、通常のＭＯＮＯＳ記憶セルのゲート電極はｎ型ドープポリシリコンを使用することができる。これに反して、前記ブロッキング絶縁膜１２０上にｎ型ドープポリシリコンに比べて高い仕事関数を有する前記高−仕事関数導電物質が配置されることによって、前記トラップ絶縁膜１１８と前記セルゲート電極１３４ａとの間に電荷がトンネリングする量を最小化させることができる。その結果、前記不揮発性記憶セルの消去および動作速度を向上させることができる。
【００３７】
望ましい例として、前記保護導電パターン１２４ａは前記多層電荷貯蔵層１２２を保護すると同時に、ｎ型ドープポリシリコンに比べて高い仕事関数を有する導電物質であるタングステン窒化膜、タンタル窒化膜、またはチタン窒化膜などの導電性金属窒化膜からなることができる。前記セル、低電圧および高電圧メイン導電パターン１３２ａ、１３２ｂ、１３２ｃはゲート抵抗を最小化することができるタングステンまたはモリブデンなどの金属膜からなることができ、前記セル、低電圧および高電圧補助導電パターン１３０ａ、１３０ｂ、１３０ｃは前記下部高電圧および低電圧ゲート１１４ａ、１１４ｂとの界面特性を向上させるための導電性金属窒化膜からなることができる。
【００３８】
前記セルゲート電極１３４ａの両側の前記セル活性領域に第１不純物拡散層１４０ａが配置され、前記低電圧ゲート電極１３６の両側の前記低電圧活性領域に第２不純物拡散層１４０ｂが配置され、前記高電圧ゲート電極１３６の両側の前記高電圧活性領域に第３不純物拡散層１４０ｃが配置される。
【００３９】
前記セルゲート電極１３４ａ、多層電荷貯蔵層１２２、第１不純物拡散層１４０ａは不揮発性記憶セルを構成する。前記低電圧ゲート電極１３６、低電圧ゲート絶縁膜１１２および第２不純物拡散層１４０ｂは低電圧トランジスタを構成する。前記高電圧ゲート電極１３８、高電圧ゲート絶縁膜１０４および第３不純物拡散層１４０ｂは高電圧トランジスタを構成する。
【００４０】
上述の構造の不揮発性記憶素子において、前記不揮発性記憶セル、前記低電圧および高電圧トランジスタはそれらの各々が要求する特性に適するゲート絶縁膜を有する。すなわち、前記不揮発性記憶セルは前記多層電荷貯蔵層１２２を有し、前記低電圧トランジスタは前記低電圧ゲート絶縁膜１１２を有し、前記高電圧トランジスタは前記高電圧ゲート絶縁膜１０４を有する。
【００４１】
前記高電圧ゲート絶縁膜１０４は前記高電圧トランジスタに印加される高電圧の動作電圧に十分に耐える厚さを有する。前記低電圧トランジスタはその特性に適する厚さおよび性質の前記低電圧ゲート絶縁膜１１２を有する。これによって、従来のソフトプログラミングなどによる動作時間によるしきい値電圧の変化などの特性劣化を防止することができる。前記不揮発性記憶セルは前記多層電荷貯蔵層１２２を有する。特に、前記ブロッキング絶縁膜１２０の上部面は前記高−仕事関数導電物質と接触することによって、消去およびプログラム動作の速度を向上させることができる。
【００４２】
結果的に、前記不揮発性記憶セル、低電圧トランジスタおよび高電圧トランジスタは全部最適化された状態で実現される。
【００４３】
上述の構造の不揮発性記憶素子はＮＯＲ型不揮発性記憶素子に適用することができる。この場合に、前記低電圧および高電圧トランジスタは前記ＮＯＲ型不揮発性記憶素子の周辺回路部に配置することができる。
【００４４】
前記不揮発性記憶素子はＮＡＮＤ型不揮発性記憶素子にも適用することができる。この場合にも、前記低電圧および高電圧トランジスタは前記ＮＡＮＤ型不揮発性記憶素子の周辺回路部に配置することができる。これに加えて、前記低電圧トランジスタは前記ＮＡＮＤ型不揮発性記憶素子のセルストリング内に配置されたストリング選択トランジスタまたは接地選択トランジスタに適用することもできる。
【００４５】
図２乃至図８は本発明の一実施形態による不揮発性記憶素子の形成方法を説明するための工程断面図である。
【００４６】
図２を参照すれば、セル、低電圧および高電圧領域５０、５１、５２を有する基板１００の全面上に酸化防止膜１０２を形成する。前記酸化防止膜１０２をパターニングして前記高電圧領域５２内に位置した前記基板１００の所定の領域を露出させる。この時、前記セルおよび低電圧領域５０、５１の基板１００は前記パターニングされた酸化防止膜１０２によって覆われている。続いて、第１熱酸化工程を実行して前記露出した基板１００の表面に高電圧ゲート絶縁膜１０４を形成する。前記高電圧ゲート絶縁膜の形成の時に、前記パターニングされた酸化防止膜１０２は前記セルおよび低電圧領域５０、５１に熱酸化膜が形成されることを防止する。前記酸化防止膜１０２はシリコン窒化膜、またはシリコン酸化膜／シリコン窒化膜で形成することもできる。
【００４７】
前記高電圧ゲート絶縁膜１０４を有する基板１００から前記パターニングされた酸化防止膜１０２を除去する。前記パターニングされた酸化防止膜１０２のバッファ酸化膜を含む場合に、前記酸化防止膜１０２を除去する間に、前記高電圧ゲート絶縁膜１０４の表面の一部が凹むこともできる。この場合に、前記バッファ酸化膜を前記高電圧ゲート絶縁膜１０４に比べて高いエッチング率を有する酸化膜で形成する。したがって、前記高電圧ゲート絶縁膜１０４はその大部分がそのまま維持されることができる。
【００４８】
図３および図４を参照すれば、前記パターニングされた酸化防止膜１０２が除去された基板１００の全面上にハードマスク膜１０６を形成する。前記ハードマスク膜１０６はシリコン窒化膜またはバッファ絶縁膜／シリコン窒化膜で形成することができる。
【００４９】
前記ハードマスク膜１０６および基板１００を連続してパターニングして前記基板１００の所定の領域にトレンチ１０８を形成する。前記トレンチ１０８は前記セル、低電圧および高電圧領域５０、５１、５２に各々セル、低電圧および高電圧活性領域を限定する。
【００５０】
前記トレンチ１０８を満たす素子分離絶縁膜を前記基板１００の全面上に形成し、前記素子分離絶縁膜を前記ハードマスク膜１０６が露出するまで平坦化させて素子分離膜１１０を形成する。前記素子分離膜１１０はシリコン酸化膜で形成することができる。続いて、前記ハードマスク膜１０６を除去して前記セルおよび低電圧活性領域と、前記高電圧ゲート絶縁膜１０４とを露出させる。
【００５１】
前記基板１００に第２熱酸化工程を実行して前記露出したセルおよび低電圧活性領域の表面に低電圧ゲート絶縁膜１１２を形成する。この場合に、前記高電圧ゲート絶縁膜１０４の表面にも熱酸化膜を形成することができる。最終的に形成される前記高電圧ゲート絶縁膜１０４は最初の形成の時の初期厚さ、前記酸化膜防止膜１０２およびハードマスク膜１０６の除去の時に凹まれる厚さ、および前記低電圧ゲート絶縁膜１１２の形成の時に追加される熱酸化膜の厚さなどを調節して要求する厚さで形成することができる。
【００５２】
前記低電圧および高電圧ゲート絶縁膜１１２、１０４を有する基板１００の全面上に第１ゲート導電膜１１４を形成する。前記第１ゲート導電膜１１４はドーピングされたポリシリコンまたは導電性金属含有物質で形成することができる。前記導電性金属含有物質はタングステンのような金属膜、チタン窒化膜などの導電性金属窒化膜、およびタングステンシリサイドなどの金属シリサイドなどを含むことができる。
【００５３】
続いて、前記第１ゲート導電膜１１４および低電圧ゲート絶縁膜１１２をパターニングして前記セル領域５０を露出させる。これによって、前記セル活性領域は完全に露出する。この時に、前記パターニングされた第１ゲート導電膜１１４は前記低電圧および高電圧領域５１、５２の基板１００の所定の領域を覆う。
【００５４】
図５および図６を参照すれば、前記露出した基板１００の全面上に多層電荷貯蔵層（１２２、ｍｕｌｔｉ−ｌａｙｅｒｅｄ  ｃｈａｒｇｅ  ｓｔｏｒａｇｅ  ｌａｙｅｒ）および保護導電膜１２４を順次に形成する。前記多層電荷貯蔵層１２２は順次に積層されたトンネル絶縁膜１１６、トラップ絶縁膜１１８、およびブロッキング絶縁膜１２０で構成される。
【００５５】
前記トンネル絶縁膜１１６はシリコン酸化膜で形成することができる。特に、前記トンネル絶縁膜１１６は熱酸化膜で形成することができる。前記トラップ絶縁膜１１８は深いレベルのトラップを多量に含む絶縁膜で形成する。例えば、前記トラップ絶縁膜１１８はシリコン窒化膜、またはシリコン酸化窒化膜で形成することができる。前記ブロッキング絶縁膜１２０はシリコン酸化膜に比べて高い誘電常数を有する高誘電膜で形成することができる。例えば、前記ブロッキング絶縁膜１２０は酸化アルミニウムまたはハフニウム酸化膜などのような金属酸化膜で形成することができる。これと異なって、前記ブロッキング絶縁膜１２０は前記トンネル絶縁膜１１６に比べて厚いシリコン酸化膜で形成することもできる。
【００５６】
前記保護導電膜１２４上に感光膜パターン１２６を形成する。前記感光膜パターン１２６は前記セル領域５１、特に、前記セル活性領域を覆う。これによって、前記低電圧および高電圧領域５１、５２に形成された前記保護導電膜１２４は露出する。
【００５７】
前記感光膜１２６をマスクとして使用して前記保護導電膜１２４および多層電荷貯蔵層１２２をエッチングして前記パターニングされた第１ゲート導電膜１１４の所定の領域を露出させる。前記露出した第１ゲート導電膜１１４は前記低電圧および高電圧領域５１、５２に位置する。次に、アッシング工程などを実行して前記感光膜パターン１２６を除去する。
【００５８】
前記感光膜パターン１２６を利用したパターニング工程の時、前記保護導電膜１２４は前記セル領域５０の多層電荷貯蔵層１２２を保護する役割を果たすことができる。場合によっては、前記保護導電膜１２４は省略することができる。
【００５９】
図７および図８を参照すれば、前記露出した第１ゲート導電膜１１４を有する基板１００の全面上に第２ゲート導電膜１３４を形成する。前記第２ゲート導電膜１３４は順次に積層された補助導電膜１３０およびメイン導電膜１３２で構成することができる。これと異なって、前記補助導電膜１３０が省略されて前記第２ゲート導電膜１３４は前記メイン導電膜１３２のみで構成することもできる。
【００６０】
前記ブロッキング絶縁膜１２０の上部面と直接接触する導電物質はｎ型ドープポリシリコンに比べて高い仕事関数を有する高−仕事関数導電物質で形成されることが望ましい。例えば、前記高−仕事関数導電物質はタングステンまたはモリブデンなどの金属膜と、チタン窒化膜、タンタル窒化膜、またはチタンアルミニウム窒化膜などの導電性金属窒化膜と、タングステンシリサイドなどの金属シリサイドとのうちで選択された少なくとも一つで形成することが望ましい。
【００６１】
具体的に、前記ブロッキング絶縁膜１２０上に前記保護導電膜１２４および第２ゲート導電膜１３４が順次に形成される場合に、少なくとも前記保護導電膜１２４は前記高−仕事関数導電物質で形成されることが望ましい。この時に、前記第２ゲート導電膜１３４はその一部、または全部が前記高−仕事関数導電物質で形成することができる。これと異なって、前記第２ゲート導電膜１３４はそれの一部または全部がドーピングされたポリシリコンで形成することもできる。
【００６２】
前記保護導電膜１２４が省略されて前記ブロッキング絶縁膜１２０上に前記第２ゲート導電膜１３４が直接接触する場合に、少なくとも前記ブロッキング絶縁膜１２０と直接接触する前記第２ゲート導電膜１３４の下部（ｂｏｔｔｏｍ  ｐｏｒｔｉｏｎ）は前記高−仕事関数導電物質で形成することが望ましい。具体的に、前記ブロッキング絶縁膜１２０上に前記補助およびメイン導電膜１３０、１３２で構成された第２ゲート導電膜１３４が形成される場合に、少なくとも前記補助導電膜１３０は前記高−仕事関数導電物質で形成されることが望ましい。この時に、前記メイン導電膜１３２は前記高−仕事関数導電物質またはドーピングされたポリシリコンで形成することができる。前記ブロッキング絶縁膜１２０上に前記メイン導電膜１３２のみで構成された第２ゲート導電膜１３４が形成される場合に、前記メイン導電膜１３２は前記高−仕事関数導電物質で形成する。
【００６３】
望ましくは、前記保護導電膜１２４は前記多層電荷貯蔵層１２２のエッチングを保護すると同時に、ｎ型ドープポリシリコンに比べて高い仕事関数を有する導電物質であるタングステン窒化膜、タンタル窒化膜、チタン窒化膜などの導電性金属物質膜で形成することができる。前記メイン導電膜１３２はゲートの抵抗を最小化することができるタングステンまたはモリブデンなどの金属膜で形成することができ、前記補助導電膜１３０は前記第１および第２ゲート導電膜１１４、１３４間の界面特性を向上させるためのチタン窒化膜、タンタル窒化膜、またはタングステン窒化膜などの導電性金属窒化膜で形成することができる。
【００６４】
続いて、前記第２ゲート導電膜１３４、保護導電膜１２４、および第１ゲート導電膜１１４を連続してパターニングして前記セル領域５０の順次に積層された保護導電パターン１２４ａおよびセルゲート電極１３４ａと、前記低電圧領域５１の低電圧ゲート電極１３６と、前記高電圧領域５２の高電圧ゲート電極１３８と、を形成する。前記ゲート電極１３４ａ、１３６、１３８の形成の時に、前記多層電荷貯蔵層１２２、低電圧ゲート絶縁膜１１２および高電圧ゲート絶縁膜１０４も連続してエッチングすることもできる。
【００６５】
前記セルゲート電極１３４ａは順次に積層されたセル補助導電パターン１３０ａおよびセルメイン導電パターン１３２ａで構成される。前記低電圧ゲート電極１３６は順次に積層された下部および上部低電圧ゲート１１４ａ、１３４ｂで構成され、前記上部低電圧ゲート１３４ｂは順次に積層された低電圧補助導電パターン１３０ｂおよび低電圧メイン導電パターン１３２ｂで構成される。前記高電圧ゲート電極１３８は順次に積層された下部および上部高電圧ゲート１１４ａ、１３４ｃで構成され、前記上部高電圧ゲート電極１３４ｃは順次に積層された高電圧補助導電パターン１３０ｃおよび高電圧メイン導電パターン１３２ｃで構成される。
【００６６】
図８では、前記多層電荷貯蔵層１２２およびゲート絶縁膜１１２、１０４が各々ゲート電極１３４ａ、１３６、１３８の側壁と整列されるように図示されている。図示しないが、これと異なって、前記ゲート電極１３４ａ、１３６、１３８の形成の時に、前記多層電荷貯蔵層１２２は残存されて前記セルゲート電極の両側の前記セル活性領域を覆うことができる。これと同様に、前記低電圧ゲート絶縁膜１１２も残存して前記低電圧ゲート電極１３６の両側の前記低電圧活性領域を覆い、前記高電圧ゲート絶縁膜１０４も残存して前記高電圧ゲート電極１３８の両側の前記高電圧活性領域を覆うことができる。
【００６７】
続いて、不純物イオンを選択的に注入して図１の第１、第２および第３不純物拡散層１４０ａ、１４０ｂ、１４０ｃを形成する。前記第１、第２および第３不純物拡散層１４０ａ、１４０ｂ、１４０ｃは同時に形成することができる。これと異なって、前記第１、第２および第３不純物拡散層１４０ａ、１４０ｂ、１４０ｃは順次に形成することができる。
【００６８】
＜第２実施形態＞
本発明の他の実施形態において、本発明の技術的思想が適用されたＮＡＮＤ型不揮発性記憶素子およびその形成方法を具体的に開示する。前記ＮＡＮＤ型不揮発性記憶素子の単位セルはセルストリング形態で配置することができ、前記セルストリングは前記セルストリングを選択するストリング選択トランジスタと、ソース領域を選択する接地選択トランジスタと、前記ストリング選択トランジスタと前記接地選択トランジスタとの間に配置された複数個の単位セルと、を含むことができる。前記ＮＡＮＤ型不揮発性記憶素子の動作方法は広く公知された事実であるので、本実施形態では省略する。
【００６９】
図９Ａは本発明の他の実施形態による不揮発性記憶素子を示す断面図である。
【００７０】
図９Ａを参照すれば、第１セル領域１５０、第２セル領域１５１、および高電圧領域１５２を有する基板２００の所定の領域に素子分離膜２１０が配置される。前記第１セル領域１５０は不揮発性記憶セルが配置される領域であり、前記第２セル領域１５１はストリング選択トランジスタまたは接地選択トランジスタが配置される領域であり、前記高電圧領域１５２は高電圧トランジスタが配置される領域である。一対の第２セル領域１５１が前記第１セル領域１５０の両側に各々連結される。前記素子分離膜２１０は前記第１セル領域１５０、第２セル領域１５１、および高電圧領域１５２に各々セル活性領域、選択活性領域および高電圧活性領域を限定する。前記セルおよび選択活性領域は互いに連結されてストリング活性領域を構成する。
【００７１】
前記セル活性領域の上部を横切るセルゲート電極２３４ａが配置される。前記セル活性領域の上部に複数個の平行なセルゲート電極２３４ａが横切ることができる。前記セル活性領域の一側に連結された前記選択活性領域の上部をストリング選択ゲート電極２３６が横切り、前記セル活性領域の他側に連結された前記選択活性領域の上部を接地選択ゲート電極２３７が横切る。前記ストリング選択および接地選択ゲート電極２３６、２３７は前記セルゲート電極２３４ａと平行に配置される。前記高電圧活性領域の上部を高電圧ゲート電極２３８が横切る。
【００７２】
前記セルゲート電極２３４ａと前記セル活性領域との間に多層電荷貯蔵層２２２が介在される。前記ストリング選択ゲート電極２３６と前記選択活性領域との間と、前記接地選択ゲート電極２３７と前記選択活性領域との間とに、選択ゲート絶縁膜２１２が介在される。前記高電圧ゲート電極２３８と前記高電圧活性領域との間に高電圧ゲート絶縁膜２０４が介在される。
【００７３】
前記多層電荷貯蔵層２２２は順次に積層されたトンネル絶縁膜２１６、トラップ絶縁膜２１８およびブロッキング絶縁膜２２０で構成される。前記トンネル絶縁膜２１６はシリコン酸化膜、特に、熱酸化膜で形成することができ、前記トラップ絶縁膜２１８は深いレベルのトラップを有する絶縁膜、例えば、シリコン窒化膜またはシリコン酸化窒化膜で形成することができる。前記ブロッキング絶縁膜２２０はカップリング比を増加させるためにシリコン酸化膜に比べて高い誘電常数を有する高誘電膜、例えば、アルミニウム酸化膜またはハフニウム酸化膜などの金属酸化膜で形成することができる。これと異なって、前記ブロッキング絶縁膜２２０は前記トンネル絶縁膜２１６に比べて厚いシリコン酸化膜で形成することができる。
【００７４】
前記選択ゲート絶縁膜２１２および高電圧ゲート絶縁膜２０４はシリコン酸化膜、特に、熱酸化膜で形成することができる。この時に、前記高電圧ゲート絶縁膜２０４は前記選択ゲート絶縁膜２１２に比べて厚い厚さを有する。すなわち、前記選択ゲート絶縁膜２１２は選択トランジスタが要求する特性に最適化された厚さを有し、前記高電圧ゲート絶縁膜２０４は高電圧トランジスタが要求する特性に最適化された厚さを有する。
【００７５】
結果的に、不揮発性記憶セル、ストリング選択および接地選択トランジスタおよび高電圧トランジスタは全部各自に要求される特性に最適化された状態で実現されることができる。
【００７６】
続いて、図９Ａを参照すれば、前記セルゲート電極２３４ａは順次に積層されたセル補助導電パターン２３０ａおよびセルメイン導電パターン２３２ａで構成されることができる。これと異なって、前記セル補助導電パターン２３０ａが省略されて前記セルゲート電極２３４ａは前記セルメイン導電パターン２３２ａのみで構成されることができる。前記セルゲート電極２３４ａと前記多層電荷貯蔵層２２２との間に保護導電パターン２２４ａが介在されることができる。もちろん、前記保護導電パターン２２４ａは省略されることもできる。
【００７７】
前記ブロッキング絶縁膜２２０の上部面はｎ型ドープポリシリコンに比べて高い仕事関数を有する高−仕事関数導電物質と接触することが望ましい。前記高−仕事関数導電物質は上述の第１実施形態で説明された物質と同一な物質であり得る。
【００７８】
具体的に、前記多層電荷貯蔵層２２２上に前記保護導電パターン２２４ａと前記セルゲート電極２３４ａとが順次に積層される場合に、少なくとも前記保護導電パターン２２４ａは前記高−仕事関数導電物質からなることが望ましい。この場合に、前記セルゲート電極２３４ａはその一部または全部が前記高−仕事関数導電物質からなることができる。また、前記セルゲート電極２３４ａの一部、または全部はドーピングされたポリシリコンからなることができる。
【００７９】
前記多層電荷貯蔵層２２２の上部面に前記セル補助導電パターン２３０ａおよびセルメイン導電パターン２３２ａで構成されたセルゲート電極２３４ａが配置される場合に、前記セル補助導電パターン２３０ａは前記高−仕事関数導電物質からなることが望ましい。この時に、前記セルメイン導電パターン２３２ａはドーピングされたポリシリコンまたは前記高−仕事関数導電物質からなることができる。
【００８０】
前記多層電荷貯蔵層２２２の上部面に前記セルメイン導電パターン２３２ａのみで構成されたセルゲート電極２３４ａが配置される場合に、前記セルメイン導電パターン２３２ａは前記高−仕事関数導電物質からなることが望ましい。
【００８１】
前記ストリング選択ゲート電極２３６は順次に積層された下部および上部ストリング選択ゲート２１４ａ、２３４ｂで構成され、前記接地選択ゲート電極２３７は順次に積層された下部および上部接地選択ゲート２１４ｂ、２３４ｃで構成される。前記上部ストリング選択ゲート２３４ｂは順次に積層されたストリング選択補助導電パターン２３０ｂおよびストリング選択メイン導電パターン２３２ｂで構成されることができる。前記ストリング選択補助導電パターン２３０ｂは省略されることもできる。前記上部接地選択ゲート２３４ｃは順次に積層された接地選択補助導電パターン２３０ｃおよびストリング選択メイン導電パターン２３２ｃで構成されることができる。前記接地選択補助導電パターン２３０ｃも省略されることもできる。
【００８２】
前記下部ストリング選択ゲート２１４ａの上部面の一部分と前記上部ストリング選択ゲート２３４ｂとの間に残余多層パターン２５５が配置される。前記下部ストリング選択ゲート２１４ａの上部面の他の部分は前記上部ストリング選択ゲート２１４ａと接触して電気的に接続される。
【００８３】
前記残余多層パターン２５５は前記セルゲート電極２３４ａと前記セル活性領域との間に介在された物質と同一な物質からなる。すなわち、前記セルゲート電極２３４ａと前記セル活性領域との間に前記多層電荷貯蔵層２２２および保護導電パターン２２４ａが介在される場合に、前記残余多層パターン２５５は順次に積層された第１、第２、第３および第４残余層２５１、２５２、２５３、２５４で構成される。前記第１、第２、第３および第４残余層２５１、２５２、２５３、２５４は各々前記トンネル絶縁膜２１６、トラップ絶縁膜２１８、ブロッキング絶縁膜２２０および保護導電パターン２２４ａと同一な物質からなる。もし、前記保護導電パターン２２４ａが省略される場合に、前記残余多層パターン２５５は前記多層電荷貯蔵層２２２と同一な物質からなる。すなわち、前記残余多層パターン２５５は第１、第２および第３残余層２５１、２５２、２５３のみで構成される。
【００８４】
前記残余多層パターン２５５は不揮発性記憶素子を形成するためのフォトリソグラフィ工程の整列マージンのための重畳領域に該当する。すなわち、前記ストリング選択ゲート電極２３６の一部に前記残余多層パターン２５５が介在されることによって、前記ストリング選択ゲート電極２３６とそれに隣接した前記セルゲート電極２３４ａとの間の間隔を減少させることができる。これによって、不揮発性記憶素子をさらに高集積化させることができる。
【００８５】
図９Ａに示したように、外部に露出した前記残余多層パターン２５５の一側壁は、前記残余多層パターン２５５の上下に各々配置された前記下部および上部ストリング選択ゲート２１４ａ、２３４ｂの一側壁と前記基板２００の面に対して同一な垂直線上に配置されることができる。前記残余多層パターン２５５の露出した側壁に対向した前記下部および上部ストリング選択ゲート２１４ａ、２３４ｂの他側壁は前記基板２００の面に対して同一な垂直上に配置されることが望ましい。
【００８６】
前記下部接地選択ゲート２１４ｂの上部面の一部分と前記上部接地選択ゲート２３４ｃとの間にも残余多層パターン２５５が介在される。前記接地選択ゲート電極２３７の残余多層パターン２５５は前記ストリング選択ゲート電極２３６の残余多層パターン２５５と同一な物質からなる。前記ストリング選択および接地選択ゲート電極２３６、２３７は互いに対称的な構造を有する。これによって、前記ストリング選択ゲート電極２３６の残余多層パターン２５５と前記接地選択ゲート電極２３７の残余多層パターン２５５とは互いに対称的な構造を有する。
【００８７】
前記高電圧ゲート電極２３８は順次に積層された下部および上部高電圧ゲート２１４ｃ、２３４ｄで構成される。前記上部高電圧ゲート２３４ｄは順次に積層された高電圧補助導電パターン２３０ｄおよび高電圧メイン導電パターン２３２ｄで構成されることができる。前記高電圧補助導電パターン２３０ｄは省略されることもできる。
【００８８】
前記セルゲート電極２３４ａ、前記上部ストリング選択ゲート２３４ｂ、前記上部接地選択ゲート２３４ｃおよび前記上部高電圧ゲート２３４ｄは互いに同一な物質からなる。具体的に、前記セル、ストリング選択、接地選択および高電圧補助導電パターン２３０ａ、２３０ｂ、２３０ｃ、２３０ｄは互いに同一な物質からなり、前記セル、ストリング選択、接地選択および高電圧メイン導電パターン２３２ａ、２３２ｂ、２３２ｃ、２３２ｄも互いに同一な物質からなる。
【００８９】
前記セルゲート電極２３４ａの両側の前記ストリング活性領域に第１不純物拡散層２４０ａが配置され、前記選択ゲート電極２３６、２３７の一側の前記ストリング活性領域に第２不純物拡散層２４０ｂが配置され、前記高電圧ゲート電極２３８の両側の前記高電圧活性領域に第３不純物拡散層２４０ｃが配置される。前記セルゲート電極２３４ａ、選択ゲート電極２３６、２３７および第１不純物拡散層２４０ａは一対の前記第２不純物拡散層２４０ｂの間の基板２００に配置される。前記ストリング選択ゲート電極２３６の一側の前記第２不純物拡散層２４０ｂはストリングドレイン領域に該当し、前記接地選択ゲート電極２３７の一側の前記第２不純物拡散層２４０ｂはストリングソース領域に該当する。前記第１および第２不純物拡散層２４０ａ、２４０ｂは互いに同一な不純物濃度を有することができる。これと異なって、前記第１および第２不純物拡散層２４０ａ、２４０ｂは互いに異なる不純物濃度を有することもできる。さらに、前記第１、第２および第３不純物拡散層２４０ａ、２４０ｂ、２４０ｃは互いに異なる不純物濃度を有するか、同一な不純物濃度を有することができる。
【００９０】
上述の構造の不揮発性記憶素子において、不揮発性記憶セルは前記多層電荷貯蔵層２２２を有し、選択トランジスタはそれが要求する特性に適する選択ゲート絶縁膜２１２を有する。また、高電圧トランジスタは高い電圧が印加されることができる厚い厚さを有する高電圧ゲート絶縁膜２０４を有する。これによって、前記不揮発性記憶セル、選択トランジスタおよび高電圧トランジスタはそれらの各々が要求する特性に最適化されることができる。
【００９１】
また、前記選択ゲート電極２３６、２３７はその一部に前記残余多層パターン２５５が介在される。これによって、前記選択ゲート電極２３６、２３７とそれらに隣接した前記セルゲート電極２３４ａとの間の間隔を減少させて不揮発性記憶素子をより高集積化させることができる。
【００９２】
一方、図９Ａに示した前記選択ゲート電極２３６、２３７は他の形態であり得る。前記選択ゲート電極２３６、２３７の変形例を図９Ｂ、図９Ｃおよび図９Ｄを参照して説明する。
【００９３】
図９Ｂは本発明の他の実施形態による不揮発性記憶素子の一変形例を示す断面図である。
【００９４】
図９Ｂを参照すれば、下部および上部ストリング選択ゲート２１４ａ′、２３４ｂ′の両側壁は互いに整列されて、基板２００の面に対して同一な垂直線上に各々配置される。これと同様に、下部および上部接地選択ゲート２１４ｂ′、２３４ｃ′の両側壁も互いに整列されて同一な垂直線上に各々配置される。すなわち、前記下部ストリング選択ゲート２１４ａ′の上部面の全体が前記上部ストリング選択ゲート２３４ｂ′と接触し、前記下部接地選択ゲート２１４ｂ′の上部面の全体が前記上部接地選択ゲート２３４ｃ′と接触する。本変形例では、図９Ａに示した残余多層パターン２５５が開示されていない。これによって、前記下部および上部ストリング選択ゲート２１４ａ′、２３４ｂ′間の接触抵抗を減少させることができる。
【００９５】
図９Ｃは本発明の他の実施形態による不揮発性記憶素子の他の変形例を示す断面図である。
【００９６】
図９Ｃを参照すれば、本他の変形例による不揮発性記憶素子は残余多層パターン２５５′を含む。この時に、第１セル領域１５０の多層電荷貯蔵層２２２の一端は延長されて前記残余多層パターン２５５′の第１、第２および第３残余層２５１′、２５２′、２５３′と連結される。保護導電パターン２２４ａが存在する場合に、前記残余多層パターン２５５′の第４残余層２５４′の一側壁は上部ストリング選択ゲート２３４ｂ″の側壁と同一な垂直線上に配置される。すなわち、前記保護導電パターン２２４ａと前記第４残余層２５４′とは分離されている。
【００９７】
前記残余多層パターン２５５′の下および上に各々配置された下部および上部ストリング選択ゲート２１４ａ″、２３４ｂ″の側壁は前記基板２００の面に対して互いに異なる垂直線上に配置される。これと異なって、前記下部および上部ストリング選択ゲート２１４ａ″、２３４ｂ″の他側壁は前記基板２００の面に対して同一な垂直線上に配置される。前記下部ストリング選択ゲート２１４ａ″の線幅は前記上部ストリング選択ゲート２３４ｂ″に比べて広い。
【００９８】
接地選択ゲート電極２３７″の下部および上部接地選択ゲート２１４ｂ″、２３４ｃ″にも残余多層パターン２５５′が配置される。前記下部および上部接地選択ゲート２１４ｂ″、２３４ｃ″は前記下部および上部ストリング選択ゲート２１４ａ″、２３４ｂ″と対称的な構造を有する。
【００９９】
図９Ｄは本発明の他の実施形態による不揮発性記憶素子のまた他の変形例を示す断面図である。
【０１００】
図９Ｄを参照すれば、本変形例の残余多層パターン２５５′は図９Ｃに示したそれと同一な形態であり得る。すなわち、多層電荷貯蔵層２２２の一端が延長されて前記残余多層パターン２５５′と連結される。また、保護導電パターン２２４ａが存在する場合に、前記残余多層パターン２５５′の第４残余層２５４の側壁はその上に配置された上部ストリング選択ゲート２３４ｂ′′′の側壁（または上部接地選択ゲート２３４ｃ′′′）と同一な垂直線上に配置されて、前記保護導電パターン２２４ａと分離されている。
【０１０１】
前記残余多層パターン２５５′の上下に各々配置されたストリング選択ゲート電極２３６′′′の下部および上部ストリング選択ゲート２１４ａ′′′、２３４ｂ′′′の側壁は前記基板２００面に対して互いに異なる垂直線上に配置され、前記下部および上部ストリング選択ゲート２１４ａ′′′、２３４ｂ′′′の他側壁は前記基板２００面に対して同一な垂直線上に配置される。この時、前記上部ストリング選択ゲート２３４ｂ′′′の線幅は前記下部ストリング選択ゲート２１４ａ′′′に比べて広い。接地選択ゲート電極２３７′′′の下部および上部接地選択ゲート２１４ｂ′′′、２３４ｃ′′′は前記下部および上部ストリング選択ゲート２１４ａ′′′、２３４ｂ′′′に対称的な構造である。
【０１０２】
一方、上述の第２実施形態によるＮＡＮＤ型不揮発性記憶素子の前記ストリング選択および接地選択トランジスタは上述の第１実施形態の低電圧トランジスタに含まれることができる。
【０１０３】
さらに、第２実施形態の前記ＮＡＮＤ型不揮発性記憶素子は、その周辺回路部に低電圧トランジスタ（不図示）が配置される領域である低電圧領域（不図示）をさらに含むことができる。すなわち、前記ＮＡＮＤ型不揮発性記憶素子はセルアレイ部および周辺回路部を有し、前記セルアレイ部に前記第１および第２セル領域１５０、１５１が配置され、前記周辺回路部に、前記低電圧領域（不図示）および前記高電圧領域１５２が配置され得る。この場合に、前記低電圧トランジスタ（不図示）のゲート絶縁膜は前記選択ゲート絶縁膜２１２と同一な物質および厚さを有することができ、それのゲート電極は前記高電圧電極２３８の構造と同一な構造を有することができる。
【０１０４】
図１０乃至図１５は本発明の他の実施形態による不揮発性記憶素子の形成方法を説明するための工程断面図である。
【０１０５】
図１０および図１１を参照すれば、第１セル領域１５０、第２セル領域１５１、高電圧領域１５２を有する基板２００の全面上に酸化防止膜２０２を形成する。前記第１セル領域１５０は不揮発性記憶セルが形成される領域である。一対の前記第２セル領域１５１は各々前記第１セル領域１５０の両側に連結される。前記第２セル領域１５１はストリング選択トランジスタまたは接地選択トランジスタが形成される領域である。前記高電圧領域１５２は高電圧ＭＯＳトランジスタが形成される領域である。
【０１０６】
前記酸化防止膜２０２を選択的にエッチングして前記高電圧領域１５２の前記基板２００の所定の領域を露出させる。第１熱酸化工程を実行して前記露出した基板２００の表面に高電圧ゲート絶縁膜２０４を形成する。前記酸化防止膜２０２はシリコン窒化膜またはシリコン酸化膜／シリコン窒化膜で形成することができる。
【０１０７】
前記高電圧ゲート絶縁膜２０４を有する基板２００から前記酸化防止膜２０２を除去する。前記高電圧ゲート絶縁膜２０４を有する基板２００の全面上にハードマスク膜２０６を形成し、前記ハードマスク膜２０６および前記基板２００を連続してパターニングして前記基板２００内にトレンチ２０８を形成する。前記ハードマスク膜２０８はシリコン窒化膜またはシリコン酸化膜／シリコン窒化膜で形成することができる。前記トレンチ２０８は前記第１セル領域１５０、第２セル領域１５１および高電圧領域１５０に各々セル活性領域、選択活性領域および高電圧活性領域を限定する。この時に、前記セル活性領域および選択活性領域は互いに連結されてストリング活性領域を構成する。
【０１０８】
図１２および図１３を参照すれば、前記トレンチ２０８を満たす素子分離絶縁膜を基板２００の全面に形成し、前記素子分離絶縁膜を前記ハードマスク膜２０６が露出するまで平坦化させて素子分離膜２１０を形成する。続いて、前記ハードマスク膜２０８を除去して前記ストリング活性領域および高電圧ゲート絶縁膜２０４を露出させる。
【０１０９】
第２熱酸化工程を実行して前記露出したストリング活性領域の表面に選択ゲート絶縁膜２１２を形成する。前記選択ゲート絶縁膜２１２は前記高電圧ゲート絶縁膜２０４に比べて薄いことが望ましい。前記選択ゲート絶縁膜２１２を形成する間、前記高電圧ゲート絶縁膜２０４上にも熱酸化膜を形成することができる。前記高電圧ゲート絶縁膜２０４の厚さは初期厚さ、前記酸化防止膜２０２、およびハードマスク膜２０６の除去による凹まれることができる厚さ、および前記選択ゲート絶縁膜２１２による追加されることができる厚さを調節することによって、要求するターゲットに充足させることができる。
【０１１０】
前記選択および高電圧ゲート絶縁膜２１２、２０４を有する基板２００の全面に第１ゲート導電膜２１４を形成する。前記第１ゲート導電膜２１４はドーピングされたポリシリコンまたは導電性金属含有物質で形成することができる。前記導電性金属含有物質は上述の第１実施形態と同一な物質で形成することができる。
【０１１１】
続いて、前記第１ゲート導電膜２１４および選択ゲート絶縁膜２１２を連続してパターニングして前記第１セル領域１５０の基板２００を露出させる。すなわち、前記セル活性領域を露出させる。前記パターニングされた第１ゲート導電膜２１４は前記第２セル領域１５１および高電圧領域１５２の基板２００の所定の領域を覆う。この時に、前記セル活性領域に隣接した前記選択活性領域の一部が露出することができる。これは、第１ゲート導電膜２１４のパターニングの工程時、実行されるフォトリソグラフィ工程の整列マージンを確保するためである。
【０１１２】
前記露出したセル活性領域を有する基板２００の全面上に多層電荷貯蔵層２２２および保護導電膜２２４を順次に形成する。前記多層電荷貯蔵層２２２は順次に積層されたトンネル絶縁膜２１６、トラップ絶縁膜２１８およびブロッキング絶縁膜２２９で構成される。前記トンネル絶縁膜２１６はシリコン酸化膜、特に、熱酸化膜で形成することができる。前記トラップ絶縁膜２１８は深いレベルのトラップを多量に含む絶縁膜、例えば、シリコン窒化膜またはシリコン酸化窒化膜で形成することができる。前記ブロッキング絶縁膜２２０はシリコン酸化膜に比べて高い誘電常数を有する高誘電膜、例えば、アルミニウム酸化膜またはハフニウム酸化膜などの金属酸化膜で形成することができる。前記保護導電膜２２４は前記ブロッキング絶縁膜２２０を保護する役割を果たすことができる。前記保護導電膜２２４は省略することができる。
【０１１３】
図１４および図１５を参照すれば、前記保護導電膜２２４および前記多層電荷貯蔵層２２２をパターニングして前記パターニングされた第１ゲート導電膜２１４の所定の領域を露出させる。前記露出した第１ゲート導電膜２１４は前記第２セル領域１５１および高電圧領域１５２に位置する。
【０１１４】
前記パターニングされた多層電荷貯蔵層２２２及び保護導電膜２２４の両端は前記パターニングされた第１ゲート導電膜２１４のエッジと重畳されることが望ましい。これは、前記パターニングされた第１ゲート導電膜２１４と前記パターニングされた多層電荷貯蔵層２２２との間のフォトリソグラフィ工程の整列マージンを確保するためである。
【０１１５】
前記パターニングされた多層電荷貯蔵層２２２および保護導電膜２２４を有する基板２００の全面に第２ゲート導電膜２３４を形成する。前記第２ゲート導電膜２３４は順次に積層された補助導電膜２３０およびメイン導電膜２３２で構成することができる。これと異なって、前記第２ゲート導電膜２３４は前記補助導電膜２３０が省略されて前記メイン導電膜２３２のみで構成することもできる。前記第２ゲート導電膜２３４の上部面は平坦化された状態であり得る。図１４では、前記第２ゲート導電膜２３４の上部面が平坦化された状態を図示した。
【０１１６】
少なくとも前記ブロッキング絶縁膜２２０の上部面と直接接触する導電物質はｎ型ドープポリシリコンに比べて高い仕事関数を有する高−仕事関数導電物質で形成されることが望ましい。前記高−仕事関数導電物質は上述の第１実施形態と同一な物質で形成することができる。
【０１１７】
前記保護導電膜２２４および第２ゲート導電膜２３４は様々な場合によって、様々な物質で形成することもできる。これによる具体的な例は上述の第１実施形態に同一であり得る。
【０１１８】
続いて、フォトリソグラフィ工程を実行して前記第２ゲート導電膜２３４上に第１、第２および第３感光膜パターン２３５ａ、２３５ｂ、２３５ｃを形成する。前記第１感光膜パターン２３５ａは前記第１セル領域１５０内に配置される。前記第１セル領域１５０内には、前記第１感光膜パターン２３５ａが複数個配置されることができる。この時に、前記第１感光膜パターン２３５ａは互いに平行に配置されることができる。前記第２感光膜パターン２３５ｂは前記第２セル領域１５１内に配置され、前記第３感光膜パターン２３５ｃは前記高電圧領域１５２内に配置される。
【０１１９】
前記感光膜パターン２３５ａ、２３５ｂ、２３５ｃをマスクとして使用して、前記第２ゲート導電膜２３４、保護導電膜２２４、多層電荷貯蔵層２２２および第１ゲート導電膜２１４を連続してエッチングしてセルゲート電極２３４ａ、ストリング選択ゲート電極２３６、接地選択ゲート電極２３７および高電圧ゲート電極２３８を形成する。続いて、前記感光膜パターン２３５ａ、２３５ｂ、２３５ｃをエッチング工程などで除去する。
【０１２０】
前記セルゲート電極２３４ａは順次に積層されたセル補助導電パターン２３０ａおよびセルメイン導電パターン２３２ａで構成されることができる。前記ストリング選択ゲート電極２３６は順次に積層された下部および上部ストリング選択ゲート２１４ａ、２３４ｂで構成される。前記上部ストリング選択ゲート２３４ｂは順次に積層されたストリング選択補助導電パターン２３０ｂおよびストリング選択メイン導電パターン２３２ｂで構成されることができる。前記接地選択ゲート電極２３７は順次に積層された下部および上部接地選択ゲート２１４ｂ、２３４ｃで構成され、前記上部接地選択ゲート２３４ｃは順次に積層された接地選択補助導電パターン２３０ｃおよび接地選択メイン導電パターン２３２ｃで構成されることができる。前記高電圧ゲート電極２３８は順次に積層された下部および上部高電圧ゲート２１４ｃ、２３４ｄで構成され、前記上部高電圧ゲート２３４ｄは順次に積層された高電圧補助導電パターン２３０ｄおよび高電圧メイン導電パターン２３２ｄで構成されることができる。
【０１２１】
前記下部ストリング選択ゲート２１４ａの上部面の一部と前記上部ストリング選択ゲート２３４ｂとの間に残余多層パターン２５が形成される。前記残余多層パターン２５５は前記ストリング選択ゲート電極２３６の一側壁に整列された側壁を有するように形成されることができる。
【０１２２】
前記残余多層パターン２５５は図１４に示した前記パターニングされた多層電荷貯蔵層２２２および保護導電膜２２４の一部分に該当する。すなわち、前記残余多層パターン２５５は順次に積層された第１、第２、第３および第４残余残余層２５１、２５２、２５３、２５４で構成され、前記第１、第２、第３および第４残余残余層２５１、２５２、２５３、２５４は各々図１４に示したパターニングされたトンネル絶縁膜２１６、トラップ絶縁膜２１８、ブロッキング絶縁膜２２０および保護導電膜２２４の一部分に該当する。
【０１２３】
前記ゲート電極２３４ａ、２３６、２３７、２３８の形成の時に、前記残余多層パターン２５５が形成されることによって、前記ストリング選択ゲート電極２３６とそれに隣接した前記セルゲート電極２３４ａの間隔が狭くなることができる。すなわち、図１４のパターニングされた多層電荷貯蔵層２２２とパターニングされた第１ゲート導電膜２１４との重なった部分に前記第２感光膜パターン２３５ｂの一端を重畳させることによって、前記第２感光膜パターン２３５ｂの形成のためのフォトリソグラフィ工程の整列マージを確保することができる。これと同時に、前記第２感光膜パターン２３５ｂとそれに隣接した前記第１感光膜パターン２３５ａとの間の感覚を減少させて不揮発性記憶素子をより高集積化することができる。
【０１２４】
これと同様に、前記下部接地選択ゲート電極２１４ｂの上部面の一部分と前記上部接地選択ゲート電極２３４ｃとの間にも残余多層パターン２５５が介在されることができる。前記ストリング選択ゲート電極２３６の残余多層パターン２５５は前記接地選択ゲート電極２３７の残余多層パターン２５５と対称的な構造を有する。
【０１２５】
続いて、不純物イオンを選択的に注入して図９Ａに示した第１、第２および第３不純物拡散層２４０ａ、２４０ｂ、２４０ｃを形成する。前記第１および第２不純物拡散層２４０ａ、２４０ｂは順次に形成されるか、同時に形成されることができる。さらに、前記第１、第２および第３不純物拡散層２４０ａ、２４０ｂ、２４０ｃは順次に形成されるか、同時に形成されることができる。
【０１２６】
一方、図９Ｂ、図９Ｃおよび図９Ｄに示した不揮発性記憶素子の形成方法は図１０乃至図１５を参照して説明した不揮発性記憶素子の形成方法と類似である。前記不揮発性記憶素子の形成方法の特異点を具体的に説明する。
【０１２７】
図９Ｂの不揮発性記憶素子は図１４の第２感光膜パターン２３５ｂを第２セル領域１５１内に位置するパターニングされた第１ゲート導電膜２１４および第２ゲート導電膜２３４のみが重なった部分の上部に形成することによって、実現することができる。
【０１２８】
図９Ｃの不揮発性記憶素子の場合、図１４のパターニングされた第１ゲート導電膜２１４の一端を第１セル領域１５０から十分に離隔されるように形成する。これは、図９Ｃの選択ゲート電極２３６″、２３７″とそれに隣接したセルゲート電極２３４ａとの間に第１不純物拡散層２４０ａの領域を確保するためである。以後に、図１４の第２感光膜パターン２３５ｂの一端を図１４のパターニングされた電荷貯蔵層２２２とパターニングされた第１ゲート導電膜２１４との重なった部分の上部に形成し、図１４の第２ゲート導電膜２３４、保護導電膜２２４およびパターニングされた第１ゲート導電膜２１４を連続してエッチングする。この時に、図１４のパターニングされた多層電荷貯蔵層２２２はエッチング阻止層として使用される。これによって、図９Ｃの不揮発性記憶素子を実現することができる。
【０１２９】
図９Ｄの不揮発性記憶素子の場合に、図１４のパターニングされた第１ゲート導電膜２１４の一端を前記第１セル領域１５０から十分に離隔されるように形成する。この時に、前記離隔された間隔は図９Ｃのそれに比べて広いことが望ましい。これは、第１不純物拡散層２４０ａおよび上部選択ゲート電極２３４ｂ′′′、２３４ｃ′′′の一部分の領域を確保するためのである。以後に、図１４の第２感光膜パターン２３５ｂの一端がストリング活性領域と接触するパターニングされた電荷貯蔵層２２２の上部に延長されるように形成し、図１４の第２ゲート導電膜２３４、保護導電膜２２２およびパターニングされた第１ゲート導電膜２１４を連続してエッチングする。この時に、図１４のパターニングされた多層電荷貯蔵層２２２はエッチング阻止層として使用される。これによって、図９Ｄの不揮発性記憶素子を実現することができる。
【図面の簡単な説明】
【０１３０】
【図１】本発明の一実施形態による不揮発性記憶素子を示す断面図である。
【図２】本発明の一実施形態による不揮発性記憶素子の形成方法を説明するための工程断面図である。
【図３】本発明の一実施形態による不揮発性記憶素子の形成方法を説明するための工程断面図である。
【図４】本発明の一実施形態による不揮発性記憶素子の形成方法を説明するための工程断面図である。
【図５】本発明の一実施形態による不揮発性記憶素子の形成方法を説明するための工程断面図である。
【図６】本発明の一実施形態による不揮発性記憶素子の形成方法を説明するための工程断面図である。
【図７】本発明の一実施形態による不揮発性記憶素子の形成方法を説明するための工程断面図である。
【図８】本発明の一実施形態による不揮発性記憶素子の形成方法を説明するための工程断面図である。
【図９Ａ】本発明の他の実施形態による不揮発性記憶素子を示す断面図である。
【図９Ｂ】本発明の他の実施形態による不揮発性記憶素子の一変形例を示す断面図である。
【図９Ｃ】本発明の他の実施形態による不揮発性記憶素子の他の変形例を示す断面図である。
【図９Ｄ】本発明の他の実施形態による不揮発性記憶素子のまた他の変形例を示す断面図である。
【図１０】本発明の他の実施形態による不揮発性記憶素子の形成方法を説明するための工程断面図である。
【図１１】本発明の他の実施形態による不揮発性記憶素子の形成方法を説明するための工程断面図である。
【図１２】本発明の他の実施形態による不揮発性記憶素子の形成方法を説明するための工程断面図である。
【図１３】本発明の他の実施形態による不揮発性記憶素子の形成方法を説明するための工程断面図である。
【図１４】本発明の他の実施形態による不揮発性記憶素子の形成方法を説明するための工程断面図である。
【図１５】本発明の他の実施形態による不揮発性記憶素子の形成方法を説明するための工程断面図である。
【符号の説明】
【０１３１】
５０  セル領域
５１  低電圧領域
５２  高電圧領域
１００，２００  基板
１０４  高電圧ゲート絶縁膜
１１２  低電圧ゲート絶縁膜
１１４  第１ゲート導電膜
１１６，２１６  トンネル絶縁膜
１２２  多層電荷貯蔵層
１２４ａ  保護導電パターン
１３４ａ  セルゲート電極
１３６  低電圧ゲート電極
１３８  高電圧ゲート電極
２５５  残余多層パターン
２５１′  第１残余層
２５２′  第２残余層
２５３′  第３残余層
２５４′  第４残余層
【図１】
2005136416.tif 000003
【図２】
2005136416.tif 000004
【図３】
2005136416.tif 000005
【図４】
2005136416.tif 000006
【図５】
2005136416.tif 000007
【図６】
2005136416.tif 000008
【図７】
2005136416.tif 000009
【図８】
2005136416.tif 000010
【図９Ａ】
2005136416.tif 000011
【図９Ｂ】
2005136416.tif 000012
【図９Ｃ】
2005136416.tif 000013
【図９Ｄ】
2005136416.tif 000014
【図１０】
2005136416.tif 000015
【図１１】
2005136416.tif 000016
【図１２】
2005136416.tif 000017
【図１３】
2005136416.tif 000018
【図１４】
2005136416.tif 000019
【図１５】
2005136416.tif 000020