(57)【要約】    【課題】  高速に読み出し動作が可能な強誘電体メモリ装置を提供する。    【解決手段】  複数のビット線と、複数のビット線にそれぞれ接続され、所定のデータを記憶する複数の強誘電体キャパシタと、複数のビット線にそれぞれ接続され、複数のビット線の電位レベルを変換して出力する複数のレベルシフタと、レベルシフタの出力を伝搬するセンスアンプ線と、複数のレベルシフタのうちのいずれかを選択し、選択されたレベルシフタの出力をセンスアンプ線に伝搬させるレベルシフタ選択部と、センスアンプ線の電位に基づいて、強誘電体キャパシタに記憶された所定のデータを判定するカレントミラー型センスアンプとを備えた強誘電体メモリ装置。【選択図】  図１
2005259250.tif 000002
【特許請求の範囲】
【請求項１】
複数のビット線と、
前記複数のビット線にトランジスタを介してそれぞれ接続され、所定のデータを記憶する複数の強誘電体キャパシタと、
前記複数のビット線にそれぞれ接続され、前記複数のビット線の電位レベルを変換して出力する複数のレベルシフタと、
前記レベルシフタの出力を伝搬するセンスアンプ線と、
前記複数のレベルシフタのうちのいずれかを選択し、選択された前記レベルシフタの出力を前記センスアンプ線に伝搬させるレベルシフタ選択部と、
前記センスアンプ線の電位に基づいて、前記強誘電体キャパシタに記憶された前記所定のデータを判定するカレントミラー型センスアンプと
を備えたことを特徴とする強誘電体メモリ装置。
【請求項２】
前記複数の強誘電体キャパシタにそれぞれ接続された複数のプレート線と、
前記複数のプレート線のうちのいずれを選択するかを示すプレート線選択信号に基づいて前記プレート線を選択するプレート線制御部と
をさらに備え、
前記レベルシフタ選択部は、前記プレート線選択信号に基づいて、前記レベルシフタを選択することを特徴とする請求項１に記載の強誘電体メモリ装置。
【請求項３】
各前記レベルシフタは、ドレインが前記センスアンプ線に接続され、ゲートが前記ビット線に接続されたｎ型ＭＯＳトランジスタを有することを特徴とする請求項１又は２に記載の強誘電体メモリ装置。
【請求項４】
前記レベルシフタ選択部は、複数の前記レベルシフタにおける複数の前記ｎ型ＭＯＳトランジスタのうちのいずれかのソースを接地することにより、当該接地されたｎ型ＭＯＳトランジスタを含むレベルシフタを選択することを特徴とする請求項３に記載の強誘電体メモリ装置。
【請求項５】
前記レベルシフタ選択部は、前記カレントミラー型センスアンプを動作させるか否かを示すセンスアンプ制御信号にさらに基づいて、前記レベルシフタを選択することを特徴とする請求項４に記載の強誘電体メモリ装置。
【請求項６】
前記強誘電体キャパシタに所定のデータを書き込む書き込み制御部をさらに備え、
前記書き込み制御部は、当該書き込み制御部の書き込み動作を許可するか否かを示す書き込み制御信号に基づいて前記所定のデータを書き込み、
前記レベルシフタ選択部は、前記書き込み制御信号にさらに基づいて、前記レベルシフタを選択することを特徴とする請求項４又は５に記載の強誘電体メモリ装置。
【請求項７】
前記レベルシフタ選択部は、選択された前記レベルシフタに含まれる前記ｎ型ＭＯＳトランジスタの前記ソースを接地しているときに、選択されない前記レベルシフタに接続された前記ビット線を接地することを特徴とする請求項４から６のいずれか１項に記載の強誘電体メモリ装置。
【請求項８】
ソースに所定の電圧が供給され、ゲート及びドレインが前記センスアンプ線に接続されたｐ型ＭＯＳトランジスタをさらに備えたことを特徴とする請求項３から７のいずれか１項に記載の強誘電体メモリ装置。
【請求項９】
請求項１から８のいずれか１項に記載の強誘電体メモリ装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ装置及び電子機器に関する。特に本発明は、差動増幅型のセンスアンプを用いた強誘電体メモリ装置及びそれを備えた電子機器に関する。
【背景技術】
【０００２】
従来のＦｅＲＡＭとして、特開２０００−４０３７６号公報（特許文献１）に開示されたものがある。上記特許文献１に開示された従来のＦｅＲＡＭは、強誘電体キャパシタからビット線へデータを読み出す際に、差動増幅器がビット線に保たれているプリチャージ電圧をリファレンス電圧として増幅している。
【特許文献１】特開２０００−４０３７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記特許文献１に開示された従来のＦｅＲＡＭでは、強誘電体キャパシタからビット線へデータを読み出す際に、強誘電体キャパシタから取り出される電荷量が少ないと、読み出し速度が遅くなるという問題が生じていた。
【０００４】
よって、本発明は、上記の課題を解決することのできる強誘電体メモリ装置及び電子機器を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００５】
上記課題を解決するため、本発明の第１の形態によれば、複数のビット線と、複数のビット線にトランジスタを介してそれぞれ接続され、所定のデータを記憶する複数の強誘電体キャパシタと、複数のビット線にそれぞれ接続され、複数のビット線の電位レベルを変換して出力する複数のレベルシフタと、レベルシフタの出力を伝搬するセンスアンプ線と、複数のレベルシフタのうちのいずれかを選択し、選択されたレベルシフタの出力をセンスアンプ線に伝搬させるレベルシフタ選択部と、センスアンプ線の電位に基づいて、強誘電体キャパシタに記憶された所定のデータを判定するカレントミラー型センスアンプとを備えたことを特徴とする強誘電体メモリ装置を提供する。
【０００６】
上記構成によれば、各ビット線ごとにレベルシフタが配置され、カレントミラー型センスアンプは、複数のレベルシフタに対応して配置されることとなる。したがって、上記構成によれば、例えば、当該強誘電体メモリ装置が１Ｔ１Ｃ型等のピッチの狭い構成を有する場合であっても、カレントミラー型センスアンプを用いることができる。したがって、上記構成によれば、回路の配置面積が少なく、かつ、高速に読み出し動作が可能な強誘電体メモリ装置を提供することができる。
【０００７】
例えば、カレントミラー型センスアンプは、複数の強誘電体キャパシタが構成する複数のメモリセルブロックに対して１つずつ配置される。これにより、カレントミラー型センスアンプの配置面積を低減させることができるため、さらに面積の少ない強誘電体メモリ装置を提供できる。
【０００８】
例えば、当該強誘電体メモリ装置は、複数の強誘電体キャパシタにそれぞれ接続された複数のプレート線と、複数のプレート線のうちのいずれを選択するかを示すプレート線選択信号に基づいてプレート線を選択するプレート線制御部とをさらに備え、レベルシフタ選択部は、プレート線選択信号に基づいて、レベルシフタを選択する。
【０００９】
当該強誘電体メモリ装置において、各レベルシフタは、ドレインがセンスアンプ線に接続され、ゲートがビット線に接続されたｎ型ＭＯＳトランジスタを有すること好ましい。
【００１０】
上記構成によれば、ｎ型ＭＯＳトランジスタのゲートに供給されるビット線の電位に応じて、当該ｎ型ＭＯＳトランジスタを所定の電流が流れることとなる。すなわち、ｎ型ＭＯＳトランジスタを流れる電流に基づいて、センスアンプ線の電位が制御されることとなる。したがって、上記構成によれば、きわめて簡易な構成で、ビット線の電位レベルを変換することができるため、レベルシフタを、ビット線の配置間隔に合わせて配置することができる。
【００１１】
当該強誘電体メモリ装置において、レベルシフタ選択部は、複数のレベルシフタにおける複数のｎ型ＭＯＳトランジスタのうちのいずれかのソースを接地することにより、当該接地されたｎ型ＭＯＳトランジスタを含むレベルシフタを選択することが好ましい。
【００１２】
上記構成によれば、選択されたレベルシフタの出力はセンスアンプ線に供給されるが、選択されていないレベルシフタのｎ型ＭＯＳトランジスタには電流が流れない。したがって、上記構成によれば、強誘電体メモリ装置の消費電力を低減させることができる。
【００１３】
当該強誘電体メモリ装置において、レベルシフタ選択部は、カレントミラー型センスアンプを動作させるか否かを示すセンスアンプ制御信号にさらに基づいて、レベルシフタを選択することが好ましい。
【００１４】
上記構成によれば、カレントミラー型センスアンプの非動作時に、レベルシフタのｎ型ＭＯＳトランジスタを非導通とすることができる。したがって、上記構成によれば、カレントミラー型センスアンプの非動作時等の、レベルシフタがセンスアンプ線に出力を供給する必要がないときに、レベルシフタに電流が流れることを防止することができるため、消費電力の少ない強誘電体メモリ装置を提供できる。
【００１５】
当該強誘電体メモリ装置は、強誘電体キャパシタに所定のデータを書き込む書き込み制御部をさらに備え、書き込み制御部は、当該書き込み制御部の書き込み動作を許可するか否かを示す書き込み制御信号に基づいて所定のデータを書き込み、レベルシフタ選択部は、書き込み制御信号にさらに基づいて、レベルシフタを選択することが好ましい。
【００１６】
上記構成によれば、強誘電体キャパシタにデータを書き込むときに、レベルシフタのｎ型ＭＯＳトランジスタを非導通とすることができる。したがって、上記構成によれば、データ書き込み時等のレベルシフタがセンスアンプ線に出力を供給する必要がないときに、レベルシフタに電流が流れることを防止することができるため、消費電力の少ない強誘電体メモリ装置を提供できる。
【００１７】
当該強誘電体メモリ装置において、レベルシフタ選択部は、選択されたレベルシフタに含まれるｎ型ＭＯＳトランジスタのソースを接地しているときに、選択されないレベルシフタに接続されたビット線を接地することが好ましい。
【００１８】
上記構成によれば、選択されていないレベルシフタに接続されたビット線は、接地されることとなる。したがって、上記構成によれば、選択されていないビット線の電位を安定させることができるため、強誘電体メモリ装置の誤動作を防ぐこととができる。
【００１９】
当該強誘電体メモリ装置は、ソースに所定の電圧が供給され、ゲート及びドレインがセンスアンプ線に接続されたｐ型ＭＯＳトランジスタをさらに備えたことが好ましい。
【００２０】
上記構成によれば、各レベル変換回路には、ｐ型ＭＯＳトランジスタを負荷として電流が供給されることとなる。したがって、上記構成によれば、強誘電体キャパシタに蓄積された電荷がビット線に放出されたとき、すなわち、強誘電体キャパシタに記憶されたデータを読み出すときに、初期の読み出しデータと異なる読み出しデータがビット線に現れた場合であっても、レベルシフタがビット線の電位に応じた出力をセンスアンプ線に供給することができる。
【００２１】
また、当該ｐ型ＭＯＳトランジスタは、複数のレベルシフタにより共有されるのが好ましい。すなわち、当該ｐ型ＭＯＳトランジスタは、１本のセンスアンプ線に対して、当該センスアンプ線に接続されるレベルシフタの数よりも少ない数接続されてもよい。例えば、当該ｐ型ＭＯＳトランジスタは、１本のセンスアンプ線に対して１つ接続される。
【００２２】
本発明の第２の形態によれば、上記強誘電体メモリ装置を備えたことを特徴とする電子機器を提供する。ここで、電子機器とは、本発明に係る強誘電体メモリ装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定が無いが、例えば、上記強誘電体メモリ装置を備えるコンピュータ装置一般、携帯電話、ＰＨＳ、ＰＤＡ、電子手帳、ＩＣカード等、記憶装置を必要とするあらゆる装置が含まれる。
【発明を実施するための最良の形態】
【００２３】
以下、図面を参照しつつ、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。
【００２４】
図１は、本発明の一実施形態に係る強誘電体メモリ装置１００の構成を示す図である。強誘電体メモリ装置１００は、複数のメモリセルブロック１１０−ｊ（ｊは正の整数）と、ワード線制御部１２０と、プレート線制御部１３０と、書き込み回路１４０と、複数のレベルシフタ１５０と、複数のセンスアンプ１６０と、複数のｐ型ＭＯＳトランジスタ１７０とを備えて構成される。
【００２５】
複数のメモリセルブロック１１０−ｊは、それぞれ、アレイ状に配置された複数の強誘電体キャパシタＣと、当該複数の強誘電体キャパシタＣに接続された複数のｎ型ＭＯＳトランジスタＴＲとを有して構成される。また、複数のメモリセルブロック１１０−ｊには、複数のビット線ＢＬｎ（ｎは正の整数）、複数のワード線ＷＬｉｊ（ｉは正の整数）、及び複数のプレート線ＰＬｉｊが配置されている。
【００２６】
強誘電体キャパシタＣは、一端がｎ型ＭＯＳトランジスタＴＲのソース及びドレインの一方に接続されており、他端がプレート線ＰＬｉｊに接続されている。ｎ型ＭＯＳトランジスタＴＲは、ソース及びドレインの他方がビット線ＢＬｎに接続され、ゲートがワード線ＷＬｉｊに接続されており、ワード線ＷＬｉｊの電位に基づいて、強誘電体キャパシタＣとビット線ＢＬｎとを接続するか否かを切り換える。
【００２７】
ワード線制御部１２０は、ワード線選択信号に基づいて、ワード線ＷＬｉｊの電位を制御することにより、特定のワード線ＷＬｉｊを選択する。また、プレート線制御部１３０は、選択するメモリセルブロック１１０−ｎを示すブロック選択信号ＢＬＫ及び選択するプレート線ＰＬｉｊを示すプレート線選択信号ＰＬＳに基づいて、プレート線ＰＬｉｊの電位を制御することにより、特定のプレート線ＰＬｉｊを選択する。本実施形態において、ワード線制御部１２０及びプレート線制御部１３０は、各メモリセルブロックごとに設けられており、各ワード線制御部１２０及びプレート線制御部１３０は、対応するメモリセルブロック１１０に配置されたワード線ＷＬｉｊ及びプレート線ＰＬｉｊを制御するよう構成されている。
【００２８】
書き込み回路１４０は、各メモリセルブロック１１０に配置された強誘電体キャパシタＣに所定のデータを書き込む。書き込み回路１４０は、データ線ＤＡＴＡ０及びＤＡＴＡ１に接続されており、データ線ＤＡＴＡ０及びＤＡＴＡ１を介してビット線ＢＬｎの電位を制御することにより、強誘電体キャパシタＣにデータを書き込む。書き込み回路１４０は、当該書き込み回路１４０の書き込み動作を許可するか否かを示す書き込み制御信号ＷＥ及び後述するセンスアンプ出力信号ＳＡＯＵＴが供給されており、ＷＥの電位の変化に基づいてデータ線ＤＡＴＡ０及びＤＡＴＡ１の電位を変化させるタイミングを制御するとともに、ＳＡＯＵＴの電位に基づいてデータ線ＤＡＴＡ０及びＤＡＴＡ１の電位を制御する。
【００２９】
レベルシフタ１５０−ｎは、ビット線ＢＬｎごとに設けられており、当該ビット線ＢＬｎの電位レベルを変換してセンスアンプ線ＳＬに出力する。センスアンプ線ＳＬには、複数のレベルシフタ１５０−ｎが接続されており、後述するレベルシフタ選択部（図２参照）が選択したレベルシフタ１５０−ｎが、当該レベルシフタ１５０−ｎに接続されたビット線ＢＬｎの電位レベルをシフトさせてセンスアンプ線ＳＬに出力する。
【００３０】
レベルシフタ１５０−ｎは、ｎ型ＭＯＳトランジスタ２２０、２３０、２４０、及び２５０を有して構成される。ｎ型ＭＯＳトランジスタ２２０は、ドレインがセンスアンプ線ＳＬに接続され、ソースがｎ型ＭＯＳトランジスタ２３０のドレインに接続され、ゲートがビット線ＢＬｎに接続されている。そして、ｎ型ＭＯＳトランジスタ２２０は、ビット線ＢＬｎの電位レベルに基づいて、当該ｎ型ＭＯＳトランジスタ２２０のドレインとソースとの間を流れる電流を制御することにより、センスアンプ線ＳＬの電位を制御する。すなわち、ｎ型ＭＯＳトランジスタ２２０は、ビット線ＢＬｎの電位レベルを変換した電位をセンスアンプ線ＳＬに出力する。
【００３１】
ｎ型ＭＯＳトランジスタ２３０は、ソースが接地されており、ゲートに供給される制御信号Ｙｎ（Ｒ）の電位に基づいて、ｎ型ＭＯＳトランジスタ２２０のソースを接地するか否かを切り換える。
【００３２】
ｎ型ＭＯＳトランジスタ２４０は、ドレインがデータ線ＤＡＴＡ０又はＤＡＴＡ１に接続されており、ソースがｎ型ＭＯＳトランジスタ２５０のドレイン及びビット線ＢＬｎに接続されている。ｎ型ＭＯＳトランジスタ２４０のゲートには、制御信号Ｙｎ（Ｗ）が供給されており、当該制御信号の電位に基づいて、ビット線ＢＬｎとデータ線ＤＡＴＡ０又はＤＡＴＡ１とを接続するか否かを切り換える。ｎ型ＭＯＳトランジスタ２５０は、ソースが接地されており、ゲートに供給される選択信号／Ｙｎの電位に基づいて、ビット線ＢＬｎを接地するか否かを切り換える。
【００３３】
ｐ型ＭＯＳトランジスタ１７０は、ソースに所定の電圧が供給され、ゲート及びドレインがセンスアンプ線ＳＬ及びｎ型ＭＯＳトランジスタ２２０のドレインに接続されている。すなわち、ｐ型ＭＯＳトランジスタ１７０は、レベルシフタ１５０−ｎの負荷回路として機能する。また、本実施形態において、ｐ型ＭＯＳトランジスタ１７０は、複数のレベルシフタ１５０−ｎにより共有される。
【００３４】
センスアンプ１６０は、センスアンプ線ＳＬが伝搬したレベルシフタ１５０−ｎの出力、すなわち、センスアンプ線ＳＬの電位に基づいて、当該レベルシフタ１５０−ｎに対応する強誘電体キャパシタＣに記憶されたデータを判定する。本実施形態において、センスアンプ１６０は、センスアンプ線ＳＬと参照電圧とを比較することにより、強誘電体キャパシタＣに記憶されたデータを判定する。
【００３５】
本実施形態において、センスアンプ１６０は、カレントミラー型センスアンプであって、ｐ型ＭＯＳトランジスタ１６２及び１６４と、ｎ型ＭＯＳトランジスタ１６６、１６８、及び１７０とを有して構成される。
【００３６】
ｐ型ＭＯＳトランジスタ１６２及び１６４は、ソースに所定の電流が供給されており、ドレインがそれぞれｎ型ＭＯＳトランジスタ１６６及び１６８のドレインに接続されている。また、ｐ型ＭＯＳトランジスタ１６２及び１６４は、ゲートがｐ型ＭＯＳトランジスタ１６４のソースに接続されている。
【００３７】
ｎ型ＭＯＳトランジスタ１８０は、ドレインがｎ型ＭＯＳトランジスタ１６６及び１６８のソースに接続されており、ゲートに、センスアンプ１６０を動作させるか否かを示すセンスアンプ制御信号ＳＡＥが供給されている。ｎ型ＭＯＳトランジスタ１８０は、センスアンプ制御信号ＳＡＥの電位に基づいて、ｐ型ＭＯＳトランジスタ１６２及び１６４、並びにｎ型ＭＯＳトランジスタ１６６及び１６８に電流を流すか否かを切り換えることにより、センスアンプ１６０を動作させるか否かを切り換える。
【００３８】
ｎ型ＭＯＳトランジスタ１６６及び１６８は、それぞれゲートにセンスアンプ線ＳＬ、及び参照電圧が供給されたダミーセンスアンプ線ＤＳＬが接続されており、センスアンプ線ＳＬ及びダミーセンスアンプ線ＤＳＬの電位に基づいて、当該ｎ型ＭＯＳトランジスタ１６６及び１６８を流れる電流を制御する。これにより、ｎ型ＭＯＳトランジスタ１６６のドレインの電位が変化し、強誘電体キャパシタＣに記憶されたデータを判定した判定結果であるセンスアンプ出力ＳＡＯＵＴとして出力される。
【００３９】
本実施形態において、強誘電体メモリ装置１００は、ダミーセンスアンプ線ＤＳＬに供給された参照電圧を生成する回路として、ダミーメモリセルブロック１１２と、ダミーワード線制御部１２２と、ダミープレート線制御部１３２と、レベルシフタ１５２と、ｐ型ＭＯＳトランジスタ１６２とをさらに備えて構成される。
【００４０】
ダミーメモリセルブロック１１２、ダミーワード線制御部１２２、ダミープレート線制御部１３２、レベルシフタ１５２、ｐ型ＭＯＳトランジスタ１７２、ダミーワード線ＤＷＬ、ダミービット線ＤＢＬ、及びダミープレート線ＤＰＬは、それぞれ、メモリセルブロック１１０、ワード線制御部１２０、プレート線制御部１３０、レベルシフタ１５０、ｐ型ＭＯＳトランジスタ１７０、ワード線ＷＬ、ビット線ＢＬ、及びプレート線ＰＬと略同じ構成を有しており、レベルシフタ１５２が、ダミー強誘電体キャパシタＤＣに記憶されたデータに基づいて、ダミーセンスアンプ線ＤＳＬに参照電圧を出力するよう構成されている。
【００４１】
また、レベルシフタ１５２を構成するｎ型ＭＯＳトランジスタ２２２、２３２、２４２、及び２５２は、それぞれ、レベルシフタ１５０−ｎを構成するｎ型ＭＯＳトランジスタ２２０、２３０、２４０、及び２５０と略同じ構成を有する。なお、本実施形態において、ゲートにダミービット線ＤＢＬが接続されたｎ型ＭＯＳトランジスタ２２２は、ｎ型ＭＯＳトランジスタ２２０よりもサイズが小さくなるよう構成されている。すなわち、ｎ型ＭＯＳトランジスタ２２０及び２２２は、強誘電体キャパシタＣから読み出されたデータが“１”であるときのセンスアンプ線ＳＬの電位が、ダミーセンスアンプ線ＤＳＬの電位より高くなるように構成されており、ダミーセンスアンプＤＬＳの当該電位が参照電位として用いられる。他の例において、強誘電体メモリ装置１００は、低電圧回路等を用いて参照電圧を生成してもよい。
【００４２】
図２は、複数のレベルシフタ１５０−ｎのうちのいずれを選択するかを決定するレベルシフタ選択部３００の構成の一例を示す図である。レベルシフタ選択部３００は、選択回路３１０と、インバータ３２０、３４０、３５０、及び３７０と、ＮＡＮＤ回路３３０及び３６０とを有して構成される。
【００４３】
選択回路３１０は、入力としてブロック選択信号ＢＬＫ及びプレート線選択信号ＰＬＳを受け取り、ＢＬＫ及びＰＬＳの論理をとることにより、いずれのレベルシフタ１５０−ｎを選択するかを示す選択信号Ｙｎを生成する。インバータ３２０は、選択信号Ｙｎの論理値を反転した反転選択信号／Ｙｎを生成し、レベルシフタ１５０−ｎを構成する各ｎ型ＭＯＳトランジスタ２５０のゲートに供給する。
【００４４】
ＮＡＮＤ回路３３０は、入力として選択信号Ｙｎ及び書き込み制御信号ＷＥを受け取り、Ｙｎ及びＷＥの否定論理積を出力信号としてインバータ３４０に供給する。インバータ３４０は、当該出力信号を反転した信号を、選択されたレベルシフタ１５０−ｎに接続されたビット線ＢＬｎに接続された強誘電体キャパシタＣにデータを書き込むか否かを示す制御信号Ｙｎ（Ｗ）を生成し、レベルシフタ１５０−ｎを構成するｎ型ＭＯＳトランジスタ２４０のゲートに供給する。
【００４５】
ＮＡＮＤ回路３６０は、入力として選択信号Ｙｎ、書き込み制御信号ＷＥを反転した反転信号、及びセンスアンプ制御信号ＳＡＥを受け取り、Ｙｎ、ＷＥ、及びＳＡＥの否定論理積を出力信号としてインバータ３７０に供給する。インバータ３７０は、当該出力信号を反転した信号を、選択されたレベルシフタ１５０−ｎに接続されたビット線ＢＬｎに接続された強誘電体キャパシタＣに記憶されたデータを読み出すか否かを示す制御信号Ｙｎ（Ｒ）を生成し、レベルシフタ１５０−ｎを構成するｎ型ＭＯＳトランジスタ２３０のゲートに供給する。
【００４６】
図３は、本実施形態に係る強誘電体メモリ装置１００の動作を示すタイミングチャートである。図１から図３を参照して、ワード線ＷＬ１１、ビット線ＢＬ１、及びプレート線ＰＬ１１により制御される強誘電体キャパシタＣに記憶されたデータを読み出す場合を例に、強誘電体メモリ装置１００の動作について説明する。また、以下の例において各制御信号は、Ｈ論理又はＬ論理を示すディジタル信号である。各制御信号がＨ論理を示すときの当該制御信号の電位は強誘電体メモリ装置１００の駆動電圧ＶＣＣと略同電位である。また、各制御信号がＬ論理を示すときの当該制御信号の電位は接地電位である。
【００４７】
まず、サイクルＩ（初期状態）において、書き込み制御信号ＷＥ及びセンスアンプ制御信号ＳＡＥはＬ論理を示しており、また、いずれのメモリセルブロック１１０−ｊ及びプレート線ＰＬｉｊも選択されていないため、ブロック選択信号ＢＬＫ及びプレート線選択信号ＰＬＳもＬ論理を示す。したがって、サイクルＩにおいて、すべての選択信号ＹｎはＬ論理を示すため、すべての選択信号／ＹｎはＨ論理を示す。したがって、レベルシフタ１５０−ｎを構成するｎ型ＭＯＳトランジスタ２５０は導通するため、ビット線ＢＬｎは０Ｖにプリチャージされる。
【００４８】
ワード線制御部１２０は、供給されたワード線選択信号に基づいて、ワード線ＷＬ１１の電位を０ＶからＶＣＣに変化させることにより、ｎ型ＭＯＳトランジスタＴＲを介して強誘電体キャパシタＣとビット線ＢＬ１１とを接続する。
【００４９】
次に、サイクルＩＩにおいて、強誘電体キャパシタＣに記憶されたデータを読み出す。まず、ブロック選択信号ＢＬＫ及びプレート線選択信号ＰＬＳがプレート線ＰＬ１１を選択すべき論理値となり、プレート線制御部１３０は、当該論理値に基づいて、プレート線ＰＬ１１の電位を０ＶからＶＣＣに変化させることによりプレート線ＰＬ１１を選択する。
【００５０】
ブロック選択信号ＢＬＫ及びプレート線選択信号ＰＬＳがプレート線ＰＬ１１を選択すべき論理値に変化すると、図２を参照して、選択回路３１０は、ビット線ＢＬ１に接続されたレベルシフタ１５０−１を選択すべく、Ｙ１の論理値をＨ論理とし、他のＹｎ（ｎ≠１）の論理値をＬ論理とする。したがって、／Ｙ１の論理値はＬ論理となり、／Ｙｎ（ｎ≠１）の論理値はＨ論理となり、また、ＷＥはＬ論理であるため、Ｙｎ（Ｗ）の論理値はすべてＬ論理となる。したがって、ビット線ＢＬ１は浮遊状態となり、他のビット線ＢＬｎ（ｎ≠１）は接地されたままとなる。
【００５１】
また、特定のプレート線ＰＬが選択されるタイミングに同期して、ＳＡＥの論理値はＨ論理となるため、Ｙ１（Ｒ）の論理値はＨ論理となり、他のＹｎ（Ｒ）（ｎ≠１）の論理値はＬ論理となる。したがって、レベルシフタ１５０−１を構成するｎ型ＭＯＳトランジスタ２３０は導通し、他のレベルシフタ１５０−ｎ（ｎ≠１）を構成する当該ｎ型ＭＯＳトランジスタは非導通となり、レベルシフタ１５０−１が選択される。すなわち、センスアンプ線ＳＬに、レベルシフタ１５０−１の出力が供給される。
【００５２】
プレート線ＰＬ１１の電位が０ＶからＶＣＣに変化すると、“１”を記憶している強誘電体キャパシタＣには、プレート線ＰＬ１１を基準として−ＶＣＣの電圧がかかり、その分極が反転する。これにより、当該強誘電体キャパシタＣに蓄積された電荷がビット線ＢＬ１１に放出され、ビット線ＢＬ１１の電位が上昇する。一方、強誘電体キャパシタＣが“０”を記憶している場合、当該強誘電体キャパシタＣの分極は反転しないため、ビット線ＢＬ１１の電位はほとんど上昇しない（図３の点線参照）。
【００５３】
ビット線ＢＬ１１の電位が上昇すると、ｎ型ＭＯＳトランジスタ２２０のゲートの電位も上昇し、これに伴いｎ型ＭＯＳトランジスタ２２０が導通する。したがって、ｎ型ＭＯＳトランジスタ２２０により電流が消費されるため、レベルシフタ１５０−１の出力、すなわち、センスアンプ線ＳＬの電位は参照電圧より低い電位となる。
【００５４】
一方、強誘電体キャパシタＣが“０”を記憶している場合、ビット線ＢＬ１１の電位はほとんど上昇しないため、ｎ型ＭＯＳトランジスタ２２０は導通しない。したがって、ｎ型ＭＯＳトランジスタ２２０により電流はほとんど消費されないため、レベルシフタ１５０−１の出力の電位は略ＶＣＣとなる（図３の点線参照）。
【００５５】
本実施形態では、ｐ型ＭＯＳトランジスタ１７０のゲートをセンスアンプ線ＳＬに接続させることにより、ｐ型ＭＯＳトランジスタ１７０を負荷回路として機能させているが、他の例では、当該ゲートにプレート線選択信号ＰＬＳの電位の変化に応じてパルス信号を供給するよう構成してもよい。これにより、強誘電体キャパシタＣが“１”を記憶している場合でも、レベルシフタ１５０−１を貫通する電流がほとんど発生しないため、消費電力を抑えることができる。
【００５６】
センスアンプ１６０にはイコライズ信号ＳＡＥＱｂが供給されており、ＳＡＥＱｂは、ＳＡＥがＨ論理に変化するとともにＬ論理に変化し、所定の時間が経過した後にＨ論理に変化する。したがって、センスアンプ１６０は、ＳＡＥがＨ論理に変化するとともにイコライズされ、当該所定の時間が経過したときに、イコライズが解除され、動作を開始する。これにより、センスアンプ１６０が誤データを出力することによる読み出し遅れを防止することができる。当該所定の時間は、例えば、強誘電体キャパシタＣが“１”を読み出した場合において、レベルシフタ１５０−ｎの出力が参照電圧より低くなる時間より長い時間である。
【００５７】
したがって、ＳＡＥの論理値がＨ論理に変化すると、センスアンプ１６０の出力であるＳＡＯＵＴの電位は徐々に減少する。そして、ＳＡＥＱｂの論理値がＨ論理に変化すると、センスアンプ１６０が動作するが、このとき、センスアンプ線ＳＬの電位は参照電位より低くなっているため、ＳＡＯＵＴの電位は０Ｖとなる。一方、強誘電体キャパシタＣが“０”を記憶している場合、センスアンプ線ＳＬの電位は略ＶＣＣであるため、ＳＡＯＵＴの電位は、ＶＣＣに近い電位まで上昇する（図３の点線参照）。
【００５８】
次に、サイクルＩＩＩ及びＩＶにおいて、強誘電体キャパシタＣから読み出されたデータを再書き込みする。まず、サイクルＩＩＩにおいて、ＷＥの論理値をＨ論理に変化させ、これにより、図２を参照して、レベルシフタ選択部３００が、Ｙ１ｎ（Ｗ）の論理値をＨ論理とし、他のＹｎ（Ｗ）（ｎ≠１）の論理値はＬ論理とする。また、レベルシフタ選択部３００は、Ｙ１（Ｒ）の論理値をＬ論理とし、他のＹｎ（Ｒ）（ｎ≠１）の論理値をＬ論理とする。これにより、データ線ＤＡＴＡ０とビット線ＢＬ１とが接続されるとともに、レベルシフタ１５０−１はセンスアンプ線ＳＬへの出力の供給を停止する。
【００５９】
また、書き込み回路１４０は、ＷＥの論理値がＨ論理、すなわち、書き込み回路１４０の書き込み動作が許可されると、供給されたＳＡＯＵＴの論理値に基づいて、データ線ＤＡＴＡ０及びＤＡＴＡ１の電位を制御する。本実施形態において、強誘電体キャパシタＣから読み出されたデータは“１”であり、書き込み回路１４０は、当該ビット線ＢＬ１が接続されたデータ線ＤＡＴＡ０の電位をＶＣＣとすることにより、ビット線ＢＬ１の電位をＶＣＣに上昇させる。なお、本実施形態において、サイクルＩＩＩは、強誘電体キャパシタＣに“０”データを再書き込みするサイクルであり、強誘電体キャパシタＣから読み出されたデータが“１”である場合、プレート線ＰＬ１１及びビット線ＢＬ１の電位は双方ともＶＣＣとなるため、強誘電体キャパシタＣにかかる電圧は略ゼロであるため、データの書き込みは行われない。
【００６０】
一方、強誘電体キャパシタＣから読み出されたデータが“０”である場合、書き込み回路１４０は、データ線ＤＡＴＡ０の電位を０Ｖとすることにより、ビット線ＢＬ１の電位を０Ｖとする。これにより、ビット線ＢＬ１に接続された強誘電体キャパシタＣにはプレート線ＰＬ１１を基準として−ＶＣＣがかかるため、当該強誘電体キャパシタＣにデータ“０”が再書き込みされる。
【００６１】
次に、サイクルＩＶにおいて、プレート線ＰＬ１１の電位を０Ｖに変化させる。これにより、プレート線ＰＬ１１を基準として強誘電体キャパシタＣには＋ＶＣＣの電圧がかかるため、当該強誘電体キャパシタＣに“１”データが再書き込みされる。
【００６２】
一方、強誘電体キャパシタＣから読み出されたデータが“０”である場合、当該強誘電体キャパシタＣにかかる電圧は略ゼロとなるため、サイクルＩＩＩにおいて書き込まれたデータ“０”が保持される。
【００６３】
次に、サイクルＶにおいて、ＳＡＥ及びＷＥの論理値をＬ論理に変化させる。これにより、レベルシフタ選択部３００は、Ｙ１（Ｗ）の論理値をＬ論理とし、他のＹｎ（Ｗ）（ｎ≠１）の論理値もＬ論理とする。これにより、データ線ＤＡＴＡ０とビット線ＢＬ１とは電気的に切り離される。また、ビット線ＢＬ１の電位は０Ｖまで下降する。そして、ワード線ＷＬ１１の電位をＶＣＣから０Ｖに変化させることにより、強誘電体キャパシタＣに記憶されたデータを読み出す読み出し動作、及び当該データを再書き込みする再書き込み動作を終了する。
【００６４】
本実施形態によれば、各ビット線ＢＬｎごとにレベルシフタ１５０−ｎが配置され、センスアンプ１６０は、複数のレベルシフタ１５０−ｎに対応して配置されることとなる。したがって、本実施形態によれば、例えば、強誘電体メモリ装置１００が１Ｔ１Ｃ型等のピッチの狭い構成を有する場合であっても、センスアンプ１６０としてカレントミラー型センスアンプを用いることができる。したがって、本実施形態によれば、回路の配置面積が少なく、かつ、高速に読み出し動作が可能な強誘電体メモリ装置１００を提供することができる。
【００６５】
図４は、本発明の電子機器の一例であるパーソナルコンピュータ１０００の構成を示す斜視図である。図４において、パーソナルコンピュータ１０００は、表示パネル１００２と、キーボード１００４を有する本体部１００６とを備えて構成されている。当該パーソナルコンピュータ１０００の本体部１００４の記憶媒体、特に不揮発性メモリとして、本発明の記憶回路を備えた半導体装置が利用されている。
【００６６】
上記発明の実施形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００６７】
【図１】本発明の一実施形態に係る強誘電体メモリ装置１００の構成を示す図である。
【図２】複数のレベルシフタ１５０−ｎのうちのいずれを選択するかを決定するレベルシフタ選択部３００の構成の一例を示す図である。
【図３】本実施形態に係る強誘電体メモリ装置１００の動作を示すタイミングチャートである。
【図４】本発明の電子機器の一例であるパーソナルコンピュータ１０００の構成を示す斜視図である。
【符号の説明】
【００６８】
１００・・・強誘電体メモリ装置、１１０・・・メモリセルブロック、１１２・・・ダミーメモリセルブロック、１２０・・・ワード線制御部、１２２・・・ダミーワード線制御部、１３０・・・プレート線制御部、１３２・・・ダミープレート線制御部、１４０・・・書き込み回路、１５０・・・レベルシフタ、１６０・・・センスアンプ、１７０・・・ｐ型ＭＯＳトランジスタ、３００・・・レベルシフタ選択部
【図１】
2005259250.tif 000003
【図２】
2005259250.tif 000004
【図３】
2005259250.tif 000005
【図４】
2005259250.tif 000006