(57)【要約】【課題】  低消費電力で歩留まりがよくかつ高信頼性の電力用半導体装置を提供する。【解決手段】  ストラップ電極板１３はパワーＭＯＳＦＥＴのチップの全面に配置されている。この電極板１３はソース領域用の複数の電極膜に共通接続されている。ストラップ電極板１３の下には層間絶縁膜４３を介してゲート引回配線７が設けられている。ゲート引回配線７は複数のゲート５を共通接続する。ゲート引回配線７はポリシリコン部３９及びｐ型シリコン領域２１（半導体層）の面内方向でポリシリコン部３９に隣接して形成されたメタル部４１を含む。【選択図】  図３
2005259904.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
ポリシリコンを含むゲートと、
ソース領域及びエミッタ領域のうち少なくとも一方として機能すると共に前記半導体層の一方の面側の前記半導体層中に形成された第１半導体領域と、
ドレイン領域及びコレクタ領域のうち少なくとも一方として機能すると共に前記半導体層の他方の面側の前記半導体層中に形成された第２半導体領域と、
ポリシリコン部及び前記半導体層の面内方向で前記ポリシリコン部に隣接して形成されたメタル部を含むと共に複数の前記ゲートに共通接続されたゲート引回配線と、
前記第１半導体領域、前記ゲート引回配線及び複数の前記ゲートを覆うように形成された層間絶縁膜と、
前記層間絶縁膜中に形成されると共に前記第１半導体領域に接続された電極膜と、
前記ゲート引回配線の上の前記層間絶縁膜を覆いかつ複数の前記電極膜を覆うように位置すると共に複数の前記電極膜に共通接続されたストラップ電極板と、を備える、  
ことを特徴とする半導体装置。
【請求項２】
前記ゲートは、前記半導体層の一方の面から前記半導体層中に延びるゲート用トレンチ内にゲート絶縁膜を介して形成されている、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記メタル部は、前記ゲート引回配線の延びる方向に沿って延びている、
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ポリシリコン部と前記メタル部とは交互に並べられている、
ことを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
半導体層と、
ソース領域及びエミッタ領域のうち少なくとも一方として機能すると共に前記半導体層の一方の面側の前記半導体層中に形成された第１半導体領域と、
ドレイン領域及びコレクタ領域のうち少なくとも一方として機能すると共に前記半導体層の他方の面側の前記半導体層中に形成された第２半導体領域と、
前記第１半導体領域上に形成された絶縁膜と、
前記絶縁膜を貫通して前記半導体層中に延びるゲート用トレンチ内にゲート絶縁膜を介して形成されたゲートと、
前記ゲート用トレンチ内で前記ゲート上に積層形成され、前記第１半導体領域の底面より上に位置する底面を有する埋込メタルと、を備える、
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばパワーＭＯＳＦＥＴ(Metal Oxide Semiconductor Filed Effect Transistor)のような半導体装置に関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴやＩＧＢＴ(Insulated Gate Bipolar Transistor)に代表される電力用半導体装置は、半導体基板の上に形成された多数のセルのゲートを共通接続した構造を有する小型の半導体素子（半導体チップ）であり、低オン抵抗でかつ高速スイッチングが可能である。このため、大電流を効率的に流すことができると共に高い周波数に対応できるので、例えば小型電子機器（パーソナル・コンピュータ、携帯電話など）の電源の部品として注目されている。
【０００３】
ところで、複数のゲートの共通接続はゲート引回配線によりなされており、ゲート引回配線はゲート用の電極パッドと接続されている。ゲート引回配線の構造としては、その低抵抗化により装置の低消費電力化を図るために、ゲートと同じ材料であるポリシリコン膜とその上に層間絶縁膜を介して配置されたアルミニウム膜との二層構造（特許文献１参照）やアルミニウム膜の一層構造（特許文献２参照）が提案されている。
【０００４】
しかしながら、このようなゲート引回配線を形成した場合、半導体素子の各電極の外部との電気的接続を行う際に電極間のショートによる歩留まり低下を招くことがあり、信頼性の点で問題があった。
【特許文献１】特開２００１−３６０８１（図１）
【特許文献２】特開平７−４５８１７（図１〜図３）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、低消費電力で歩留まりがよくかつ高信頼性の半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る半導体装置は、半導体層と、ポリシリコンを含むゲートと、ソース領域及びエミッタ領域のうち少なくとも一方として機能すると共に前記半導体層の一方の面側の前記半導体層中に形成された第１半導体領域と、ドレイン領域及びコレクタ領域のうち少なくとも一方として機能すると共に前記半導体層の他方の面側の前記半導体層中に形成された第２半導体領域と、ポリシリコン部及び前記半導体層の面内方向で前記ポリシリコン部に隣接して形成されたメタル部を含むと共に複数の前記ゲートに共通接続されたゲート引回配線と、前記第１半導体領域、前記ゲート引回配線及び複数の前記ゲートを覆うように形成された層間絶縁膜と、前記層間絶縁膜中に形成されると共に前記第１半導体領域に接続された電極膜と、前記ゲート引回配線の上の前記層間絶縁膜を覆いかつ複数の前記電極膜を覆うように位置すると共に複数の前記電極膜に共通接続されたストラップ電極板と、を備えることを特徴とする。
【０００７】
本発明の他の態様に係る半導体装置は、半導体層と、ソース領域及びエミッタ領域のうち少なくとも一方として機能すると共に前記半導体層の一方の面側の前記半導体層中に形成された第１半導体領域と、ドレイン領域及びコレクタ領域のうち少なくとも一方として機能すると共に前記半導体層の他方の面側の前記半導体層中に形成された第２半導体領域と、前記第１半導体領域上に形成された絶縁膜と、前記絶縁膜を貫通して前記半導体層中に延びるゲート用トレンチ内にゲート絶縁膜を介して形成されたゲートと、前記ゲート用トレンチ内で前記ゲート上に積層形成され、前記第１半導体領域の底面より上に位置する底面を有する埋込メタルと、を備えることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、低消費電力で歩留まりがよくかつ高信頼性の半導体装置を実現することができる。
【発明を実施するための最良の形態】
【０００９】
電力用半導体装置の半導体チップにおいて、パワーＭＯＳＦＥＴの場合、各セルのソース領域に対応して電極膜が設けられており、ＩＧＢＴの場合、各セルのエミッタ領域に対応して電極膜が設けられている。これらの電極膜と外部（半導体チップが搭載されるリードフレームや基板等）との接続にはボンディングワイヤが広く利用されている。しかし、各電極膜に対応してボンディングワイヤが設けられているため、電極膜と外部との接続部の抵抗（いわゆるパッケージ抵抗）が大きくなる傾向にある。
【００１０】
そこで、パッケージ抵抗を下げる目的で、これらの電極膜に共通接続された板状のストラップ電極を、ボンディングワイヤの替りに用いることがある。本発明の実施形態は、このようなストラップ電極板を備える電力用半導体装置を前提とする。
【００１１】
本発明の実施形態を以下の項目に分けて説明する。
【００１２】
［第１実施形態］
（電力用半導体装置の構造）
（電力用半導体装置の動作）
（第１実施形態の主な効果）  
（電力用半導体装置の製造方法）
［第２実施形態］
（電力用半導体装置の構造）
（電力用半導体装置の製造方法）
［第３実施形態］
（電力用半導体装置の構造）
（電力用半導体装置の製造方法）
［第４実施形態］
［第５実施形態］
［第６実施形態］
［第７実施形態］  
なお、各実施形態を説明する図において、既に説明した図の符号で示すものと同一のものについては、同一符号を付すことにより説明を省略する。
【００１３】
［第１実施形態］
第１実施形態に係る電力用半導体装置は、トレンチゲート構造のパワーＭＯＳＦＥＴである（Ｕ−ＭＯＳ）。第１実施形態の主な特徴は、ゲート引回配線をポリシリコン部及びこれと水平面内方向に隣接して形成されたメタル部により構成した点である。なお、第１実施形態はゲート絶縁膜がシリコン酸化膜を含むＭＯＳ型であるが、本発明の実施形態はこれに限定されず、ゲート絶縁膜がシリコン酸化膜以外の絶縁膜（例えば高誘電体膜）からなるＭＩＳ(Metal Insulator Semiconductor)型にも適用される。  
【００１４】
（電力用半導体装置の構造）
図１は第１実施形態に係る電力用半導体装置１の平面図である。図１を用いて半導体装置１の平面構造について説明する。電力用半導体装置１は、多数のＭＯＳＦＥＴセル２が並列接続された構造を有する半導体チップである。シリコン基板及びその上に形成されたエピタキシャル層から構成される半導体層３中に、各セル２のゲート５が形成されている。これらのゲート５は、半導体層３の上に形成されたゲート引回配線７に共通接続されている。詳しくは、ゲート引回配線７は、ゲート５が延びる方向（ｘ方向）と交差する方向（ｙ方向）に延びる部分を有しており、この部分で複数のゲート５に共通接続されている。
【００１５】
ゲート引回配線７はゲート用電極パッド９と接続されている。ゲート５は、ゲート引回配線７及びゲート用電極パッド９を介して外部と接続される。ゲート５間には、ソース領域と接続する電極膜１１が形成されている。ゲート用電極パッド９を除いて半導体層３の表面を覆うストラップ電極板１３が配置されている。この電極板１３は、複数の電極膜１１に共通接続されており、ソース引出電極として機能する。
【００１６】
次に、電力用半導体装置１の断面構造について、図２及び図３を用いて説明する。図２は図１のＡ１−Ａ２線に沿った断面図であり、ＭＯＳＦＥＴの断面構造を示している。一方、図３は図１のＢ１−Ｂ２線に沿った断面図であり、ゲート引回配線の断面構造を示している。半導体基板の一例であるｎ＋型シリコン基板１５の上にエピタキシャル層１７が形成されている。これらにより半導体層３が構成される。エピタキシャル層１７は下から順に、ｎ−型シリコン領域１９、ｐ型シリコン領域２１となっている。
【００１７】
図２に示すＭＯＳＦＥＴの形成領域では、ｎ−型シリコン領域１９がドリフト領域２３となり、ｐ型シリコン領域２１がボディ領域２５となる。ボディ領域２５の上のエピタキシャル層１７には、ｎ＋型のソース領域２７が形成されている。ｎ＋型シリコン基板１５はドレイン領域２９として機能する。したがって、ソース領域２７（第１半導体領域の一例）が半導体層３の一方の面側の半導体層３中に形成されており、ドレイン領域２９（第２半導体領域の一例）が半導体層３の他方の面側の半導体層３中に形成されている、と言うことができる。
【００１８】
図２に示すＭＯＳＦＥＴの形成領域の半導体層３には、ソース領域２７及びボディ領域２５を貫通して、ドリフト領域２３に至るゲート用トレンチ３１が形成されている。トレンチ３１の表面にはシリコン酸化膜からなるゲート絶縁膜３３が形成されている。トレンチ３１にはポリシリコンを含むゲート５が埋め込まれている。よって、ゲート５は、半導体層３の一方の面から半導体層３中に延びるゲート用トレンチ３１内にゲート絶縁膜３３を介して形成されていることになる。
【００１９】
さらにトレンチ３１内には、ゲート５上に積層されてゲート５と接続する埋込メタル３５が埋め込まれている。埋込メタル３５の底面３５ａは、ソース領域２７（第１半導体領域の一例）の底面２７ａより上に位置している。
【００２０】
一方、図３に示すゲート引回配線の形成領域において、ｐ型シリコン領域２１の上には絶縁膜３７を介してゲート引回配線７が形成されている。絶縁膜３７はゲート絶縁膜３３と同時に形成されたものであり、したがって、絶縁膜３７の厚みは、ゲート絶縁膜３３の厚み（例えば１０〜１５０ｎｍ（１００〜１５００オングストローム））と同じである。
【００２１】
ゲート引回配線７はゲート５と連続、つまり接続しており、ポリシリコン部３９及びこれと水平面内方向に隣接して形成されたメタル部４１を含む。メタル部４１の上面４１ａとポリシリコン部３９の上面３９ａとは高さが同じであり、メタル部４１の底面４１ｂとポリシリコン部３９の底面３９ｂとは同じ高さである。メタル部４１や埋込メタル３５の材料としては、アルミニウムを９０ｗｔ％以上含むメタルや銅を９０ｗｔ％以上含むメタルが例示される。ポリシリコン部３９とメタル部４１とは交互に並べられている。図４は、図１のゲート引回配線の一部７ａを拡大した平面図である。ポリシリコン部３９及びメタル部４１は、ゲート引回配線７の延びる方向に沿って延びている。
【００２２】
図２及び図３に示すように、例えばシリコン酸化膜からなる層間絶縁膜４３がソース領域２７、ゲート引回配線７及び複数のゲート５を覆うように形成されている。層間絶縁膜４３には例えばアルミニウムからなる複数の電極膜１１が埋め込まれている。各電極膜１１は対応するソース領域２７に接続されている。
【００２３】
層間絶縁膜４３の全面に例えばアルミニウムからなる下敷メタル４５が形成されている。下敷メタル４５は複数の電極膜１１に共通接続されている。下敷メタル４５の上に例えば銅やアルミニウムからなるストラップ電極板１３が取り付けられている。ストラップ電極板１３は、ゲート引回配線７の上の層間絶縁膜４３を覆いかつ複数の電極膜１１を覆うように位置すると共に複数の電極膜１１に共通接続されている。なお、シリコン基板１５の裏面の全面に、例えば銅やアルミニウムからなる電極４７が取り付けられている。
【００２４】
（電力用半導体装置の動作）
電力用半導体装置１の動作について図１〜図３を用いて説明する。この動作において、ソース領域２７は接地されており、このため、ストラップ電極板１３は接地されている。また、ドレイン領域２９には、電極４７を介して所定の正電圧が印加されている。
【００２５】
電力用半導体装置１をターンオンさせる場合、ゲート用電極パッド９及びゲート引回配線７を介して所定の正電圧を各ゲート５に印加する。これにより、ボディ領域２５のうち、ゲート５の近傍でゲート５と対向する領域（チャネル領域４９）には、ｎ型の反転層が形成される。ソース領域２７からの電子は、この反転層を通り、ドリフト領域２３に注入され、ドレイン領域２９に達する。よって、電流がドレイン領域２９からソース領域２７に流れることになる。  
【００２６】
一方、電力用半導体装置１をターンオフさせる場合、ゲート５の電位がソース領域２７の電位以下になるように、ゲート５に印加する電圧を制御する。これにより、チャネル領域４９のｎ型の反転層が消失し、ソース領域２７からドリフト領域２３への電子の注入が停止する。よって、ドレイン領域２９からソース領域２７に電流が流れない。
【００２７】
（第１実施形態の主な効果）
効果１：
第１実施形態の効果１について比較形態と比較しながら説明する。図５は、この比較形態に係るゲート引回配線５１の断面図であり、図３と対応する。ゲート引回配線５１は、ポリシリコン膜５３の上にアルミニウム膜５５が形成された二層構造を有する。
【００２８】
比較形態の構造では、ゲート引回配線５１の上方に位置する層間絶縁膜４３にクラック５７が発生する可能性がある。詳しく説明する。ストラップ電極板１３を下敷メタル４５へ押し付けながらストラップ電極板１３に熱や超音波を加えることにより、ストラップ電極板１３が下敷メタル４５に固定される。つまり、圧着によりストラップ電極板１３が図２の複数の電極膜１１に共通接続される。
【００２９】
アルミニウム膜は軟らかく変形しやすいため、凸形状のアルミニウム膜５５の箇所は空洞と同様の状態である。したがって、アルミニウム膜５５の上の層間絶縁膜４３を支えるものがないため、ストラップ電極板１３を下敷メタル４５へ押し付ける際に、層間絶縁膜４３にクラック５７が発生するのである。クラック５７により、ゲート−ソース間がショートし、電力用半導体装置の信頼性が低下したり、歩留まりが悪くなったりする。
【００３０】
さらに、ゲート引回配線５１をアルミニウム膜５５の一層構造とした場合も、ゲートと交差する方向にパターニングされ、ゲート引回配線５１となるアルミニウム膜５５の部分はやはり凸形状に形成されるので、同様の問題が生じることになる。
【００３１】
ゲート引回配線５１をポリシリコン膜５３のみにすれば、ポリシリコン膜が比較的硬いことにより、クラック５７の発生を防止できる。しかし、これではゲート引回配線５１の抵抗が大きくなるため、電力用半導体装置の消費電力が増大する。
【００３２】
図３に示す第１実施形態に係る電力用半導体装置１のゲート引回配線７は、ポリシリコン部３９及びこれと水平面内方向に隣接して形成されたメタル部４１を含む構造を有する（ゲート引回配線７は、ポリシリコン部３９及びこれと同じ層に形成されたメタル部４１を含む構造を有するということもできる）。アルミニウムや銅を主成分とするメタル部４１により、ゲート引回配線７の低抵抗化を実現している。また、メタル部４１がポリシリコン部３９と同じ高さに位置しているので、ゲート引回配線７の上の層間絶縁膜４３をポリシリコン部３９で支持することができる。よって、ストラップ電極板１３を下敷メタル４５へ押し付ける際に、ゲート引回配線７の上の層間絶縁膜４３にクラックが発生するのを防止できる。以上より、第１実施形態によれば、低消費電力で歩留まりがよくかつ高信頼性の電力用半導体装置を実現することができる。
【００３３】
効果２：
第１実施形態によれば、図２に示すように、ゲート５上に埋込メタル３５が形成されている。これにより、ゲート用トレンチ３１内に埋め込まれるトレンチゲートは、ゲート５と埋込メタル３５の二層構造となる。埋込メタル３５により、トレンチゲートの低抵抗化を実現できる。
【００３４】
効果３：
第１実施形態によれば、埋込メタル３５の底面３５ａがソース領域２７の底面２７ａより上に位置しているので、埋込メタル３５がチャネル領域４９と対向しない構造となる。したがって、チャネル領域４９の一部が埋込メタル３５と対向すると共に残りがゲート５と対向する構造（埋込メタル及びゲートと対向した構造）に比べて、ＭＯＳＦＥＴのしきい値の変動が抑えられると共にチャネル領域４９表面のゲート絶縁膜３３へのメタル汚染を回避して、チャネル領域４９により好ましい反転層を形成することができる。なお、上記埋込メタル及びゲートと対向した構造や埋込メタル３５を有しておらずゲート用トレンチ３１がゲート５で埋め込まれた構造も本発明の実施形態に含まれる。
【００３５】
効果４：
図４に示すように、第１実施形態に係るメタル部４１は、ゲート引回配線７の延びる方向に沿って延びている。このため、メタル部４１はゲート引回配線７を流れる電流の向きに延びていることになる。したがって、電流がゲート引回配線７を流れやすくなる（つまり、ゲート引回配線７を低抵抗化できる）。
【００３６】
（電力用半導体装置の製造方法）
第１実施形態に係る電力用半導体装置の製造方法について、図２、図３、図６〜図２１を用いて説明する。図６〜図２１のうち、Ａ１−Ａ２断面（ＭＯＳＦＥＴの形成領域）を示す図は図２と対応し、Ｂ１−Ｂ２断面（ゲート引回配線の形成領域）を示す図は図３と対応する。
【００３７】
図６及び図７に示すように、エピタキシャル層１７が形成されたｎ＋型シリコン基板１５を準備する。シリコン基板１５とエピタキシャル層１７で半導体層３が構成される。ＭＯＳＦＥＴの形成領域（図６）において、ｎ＋型シリコン基板１５がドレイン領域（第２半導体領域の一例）２９となる。
【００３８】
ＭＯＳＦＥＴの形成領域（図６）を露出すると共にゲート引回配線の形成領域（図７）を覆うレジスト５９を形成する。レジスト５９をマスクとして、ｐ型シリコン領域２１の表層にｎ型のイオン注入をする。これにより、図６のｐ型シリコン領域２１の表層にｎ＋型のソース領域（第１半導体領域の一例）２７を形成する。その後、レジスト５９を除去する。
【００３９】
図８及び図９に示すように、ゲート用トレンチの形成領域に開口を有するレジスト６１を半導体層３の上に形成する。レジスト６１をマスクとして、ソース領域２７及びボディ領域２５を異方性エッチングする。これにより、ソース領域２７及びボディ領域２５を貫通して、ドリフト領域２３に到達するゲート用トレンチ３１を半導体層３に形成する。そして、レジスト６１を除去する。    
【００４０】
図１０及び図１１に示すように、熱酸化により、ゲート用トレンチ３１の表面にゲート絶縁膜３３、ソース領域２７及びｐ型シリコン領域２１の上に絶縁膜３７を形成する。ゲート絶縁膜３３及び絶縁膜３７はシリコン酸化膜からなる。次に、ＣＶＤ(Chemical Vapor Deposition)により、半導体層３の一方の面を覆うようにポリシリコン膜６３を形成する。ゲート用トレンチ３１はポリシリコン膜６３で埋められている。ポリシリコン膜６３は、複数のゲート及びこれらに共通接続されたゲート引回配線となる。
【００４１】
図１２及び図１３に示すように、ＭＯＳＦＥＴの形成領域（図１２）に位置するポリシリコン膜６３を露出すると共にゲート引回配線の形成領域（図１３）に位置するポリシリコン膜６３の上に所定の開口６７を有するレジスト６５を形成する。開口６７は、ゲート引回配線のメタル部が形成される領域に対応する。レジスト６５は、ゲート引回配線の形成領域に位置するポリシリコン膜６３を部分的に覆うマスクパターンの一例である。
【００４２】
レジスト６５（マスクパターンの一例）をマスクにし、かつ絶縁膜３７をエッチングストッパにして、ポリシリコン膜６３を選択的に異方性エッチングする。これにより、ゲート用トレンチ３１内にゲート５を形成すると共にゲート引回配線のポリシリコン部３９を形成する。ゲート５の上面５ａは、ソース領域２７（第１半導体領域の一例）の底面２７ａよりも上でゲート用トレンチ３１の入口３１ａよりも下に位置している。ポリシリコン部３９はゲート引回配線の形成領域に部分的に形成されている。その後、レジスト６５を除去する。
【００４３】
図１４及び図１５に示すように、例えばスパッタリングにより、アルミニウムや銅からなるメタル膜６９を半導体層３の一方の面の全面に形成する。これにより、ゲート５上のゲート用トレンチ３１がメタル膜６９で埋まる。
【００４４】
図１６及び図１７に示すように、メタル膜６９をエッチバック（選択的除去の一例）する。これにより、ゲート５の上面５ａとゲート用トレンチの入口３１ａ（図１２）との間のスペースに埋込メタル３５を形成し、ポリシリコン部３９の間のスペースにメタル部４１を形成する。言い換えれば、ゲート用トレンチ３１にゲート５の上に位置する埋込メタル３５を形成すると共にゲート引回配線の形成領域の残りの部分にゲート引回配線７のメタル部４１を形成する。なお、メタル膜６９の選択的除去にＣＭＰ（Chemical Mechanical Polishing）を用いてもよい。
【００４５】
図１８及び図１９に示すように、例えばＣＶＤによりシリコン酸化膜からなる層間絶縁膜４３を半導体層３の一方の面の全面に形成する。これにより、ゲート引回配線７及び複数のゲート５が層間絶縁膜４３で覆われる。ゲート５間に開口を有するレジスト７１を層間絶縁膜４３の上に形成する。レジスト７１をマスクにして、層間絶縁膜４３及び絶縁膜３７を異方性エッチングにより選択的に除去する。これにより、ソース領域２７に到達するコンタクトホール７３を形成する。そして、レジスト７１を除去する。
【００４６】
図２０及び図２１に示すように、例えばスパッタリングにより、電極膜１１となるアルミニウム膜をコンタクトホール７３が埋まるように、層間絶縁膜４３の上に形成する。このアルミニウム膜をエッチバックすることにより、コンタクトホール７３に電極膜１１を形成する。これにより、ソース領域２７と接続する電極膜１１が層間絶縁膜４３中に形成される。
【００４７】
図２及び図３に示すように、例えばスパッタリングによりアルミニウムからなる下敷メタル４５を層間絶縁膜４３の上に形成する。下敷メタル４５は電極膜１１に共通接続されている。下敷メタル４５の上にストラップ電極板１３を配置する。これにより、ゲート引回配線７の上の層間絶縁膜４３を覆いかつ複数の電極膜１１を覆うように、ストラップ電極板１３が配置される。
【００４８】
次に、圧着によりストラップ電極板１３を複数の電極膜１１に共通接続する。詳しくは、ストラップ電極板１３を下敷メタル４５に押し付けながら、ストラップ電極板１３に熱又は超音波を加えることにより、ストラップ電極板１３を下敷メタル４５に取り付ける。
【００４９】
第１実施形態は図３に示す構造のゲート引回配線７を備えるため、ストラップ電極板１３を下敷メタル４５に押し付ける際に、ゲート引回配線７上の層間絶縁膜４３にクラックが発生するのを防止できる。
【００５０】
［第２実施形態］
（電力用半導体装置の構造）
図２２は、第２実施形態の電力用半導体装置７５に備えられるＭＯＳＦＥＴの断面構造を示す図であり、図２と対応する。第２実施形態が第１実施形態と主に相違するのは、半導体層３の一方の面と層間絶縁膜４３との間に中間絶縁膜７７（例えばシリコン酸化膜）が形成されている点である。以下、第２実施形態について第１実施形態と相違する点を中心に説明する。
【００５１】
中間絶縁膜７７の厚みは、ゲート絶縁膜３３の厚みより大きく、例えば１００〜１０００ｎｍ（１０００〜１００００オングストローム）である。中間絶縁膜７７と層間絶縁膜４３との間に絶縁膜３７が形成されている。絶縁膜３７はゲート絶縁膜３３と同時に形成されたものである。ゲート用トレンチ３１は中間絶縁膜７７、ソース領域２７及びボディ領域２５を貫通してドリフト領域２３に到達している。埋込メタル３５は、ゲート５上に積層されてこれと接続するように中間絶縁膜７７中に形成されている。埋込メタル３５の底面３５ａは、ソース領域２７の底面２７ａより上に位置している。
【００５２】
第２実施形態は、中間絶縁膜７７を備えるので、埋込メタル３５の厚みを第１実施形態よりも大きくできる。したがって、ゲート５と埋込メタル３５で構成されるトレンチゲートにおいて、第２実施形態は第１実施形態よりも埋込メタル３５の比率を大きくできるため、トレンチゲートの抵抗を小さくできる。
【００５３】
なお、図２２の埋込メタル３５の底面３５ａは、ソース領域２７より上に位置している。しかしながら、第１実施形態の主な効果の効果３で説明したように、埋込メタル３５の底面３５ａがソース領域２７の底面２７ａより上に位置していればよい。
【００５４】
第２実施形態においては、ゲート用トレンチ３１の入口がソース領域２７上に形成された中間絶縁膜７７の上面に位置しているため、ゲート用トレンチ３１内におけるゲート５のエッチング量を制御することにより、埋込メタル３５の底面３５ａがソース領域２７の底面２７ａより上に位置している構造を確実に得ることができる。
【００５５】
ところで、第２実施形態に係るゲート引回配線の形成領域の構造は、図３に示す第１実施形態のそれと同じである。したがって、第２実施形態では、ゲート引回配線７下において中間絶縁膜７７が除去されていることになる。この除去により、ドレイン−ソース間の貫通電流を抑制して、電力用半導体装置７５の性能を向上させている。
【００５６】
なお、ゲート引回配線７下において中間絶縁膜７７が残っている構造も本発明の実施形態に含まれる。図２３は、この構造を示す断面図である。中間絶縁膜７７が存在することにより、ポリシリコン部３９の形成時のプロセスマージンが大きくなり、また、ゲート引回配線７とｐ型シリコン領域２１との間でリークが発生しにくくできる。    
【００５７】
（電力用半導体装置の製造方法）
第２実施形態に係る電力用半導体装置７５の製造方法について、第１実施形態のそれと異なる点を中心に説明する。図６及び図７に示す工程後、図２４及び図２５に示すように、例えば、ＣＶＤによりシリコン酸化膜からなる中間絶縁膜７７を半導体層３の上に形成する。中間絶縁膜７７の厚みはゲート絶縁膜のそれよりも大きい。フォトリソグラフィとエッチングにより、ゲート引回配線の形成領域（図２５）に位置する中間絶縁膜７７を除去する。これにより、ＭＯＳＦＥＴの形成領域（図２４）の半導体層３の上にのみ中間絶縁膜７７が残る。
【００５８】
図２６及び図９に示すように、レジスト６１をマスクにして、中間絶縁膜７７、ソース領域２７及びボディ領域２５を選択的に除去する。これにより、中間絶縁膜７７、ソース領域２７及びボディ領域２５を貫通してドリフト領域２３に到達するゲート用トレンチ３１が半導体層３に形成される。
【００５９】
図２７及び図１１に示すように、ゲート用トレンチ３１の表面にゲート絶縁膜３３、中間絶縁膜７７及びｐ型シリコン領域２１の上に絶縁膜３７を形成する。ゲート絶縁膜３３及び絶縁膜３７は、例えば、ＯＮＯ膜（シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の三層膜）である。その後、ゲート用トレンチ３１が埋まるように半導体層３の一方の面を覆うポリシリコン膜６３を例えばＣＶＤにより形成する。
【００６０】
図２８及び図１３に示すように、ＭＯＳＦＥＴの形成領域のポリシリコン膜６３を露出しかつゲート引回配線の形成領域に位置するポリシリコン膜６３を部分的に覆うレジスト６５を形成する。レジスト６５（マスクパターンの一例）をマスクにして、ポリシリコン膜６３を選択的にエッチングする。これにより、ゲート用トレンチ３１にゲート５を形成すると共にゲート引回配線のポリシリコン部３９を形成する。ゲート５の上面５ａは、ソース領域２７の底面２７ａより上に位置しかつゲート用トレンチ３１の入口３１ａよりも下に位置している。
【００６１】
図２９及び図１５に示すように、ゲート用トレンチ３１が埋まるように半導体層３の一方の面を覆うメタル膜６９を形成する。次に、図３０及び図１７に示すように、メタル膜６９をエッチバックする。これにより、ゲート用トレンチ３１にゲート５の上に位置する埋込メタル３５を形成すると共にゲート引回配線７のメタル部４１を形成する。
【００６２】
図３１及び図１９に示すように、ゲート引回配線７及び複数のゲート５を覆う層間絶縁膜４３を形成する。そして、層間絶縁膜４３の上にレジスト７１を形成する。レジスト７１をマスクにして、等方性エッチングにより、層間絶縁膜４３の上部を除去する。続けて、異方性エッチングにより、層間絶縁膜４３の残り、絶縁膜３７及び中間絶縁膜７７を除去する。これにより、ソース領域２７に到達するコンタクトホール７３を形成する。そして、レジスト７１を除去する。
【００６３】
中間絶縁膜７７が存在することにより、コンタクトホール７３のアスペクト比が大きくなる。コンタクトホール７３が電極膜で埋まらないのを防止するため、コンタクトホール７３の形成に等方性エッチングと異方性エッチングを組み合わせている。
【００６４】
この後の工程（電極膜１１の形成工程、下敷メタル４５の形成工程、ストラップ電極板１３の配置工程、ストラップ電極板１３を複数の電極膜１１に共通接続する工程）は、第１実施形態と同じなので省略する。
【００６５】
［第３実施形態］
（電力用半導体装置の構造）
図３２は第３実施形態に係る電力用半導体装置７９に備えられるＭＯＳＦＥＴの断面構造を示す図であり、図２２と対応する。第３実施形態のゲート引回配線の形成領域は、図３と同じである。第３実施形態が図２２に示す第２実施形態と主に相違するのは、電極膜１１がソース領域２７より深い位置まで半導体層３中に延びている点である。これにより、空乏層が下がりチャネル領域４９の電界の緩和、ＭＯＳＦＥＴのパターンのシュリンクが可能、ゲート−ドレイン間の容量の低減等の効果が生じる。
【００６６】
（電力用半導体装置の製造方法）
第３実施形態に係る電力用半導体装置７９の製造方法について、第２実施形態のそれと異なる点を中心に説明する。図２８及び図１３に示す工程後、図３３及び図３４に示すように、例えば、ＣＶＤによりシリコン酸化膜８１を半導体層３の一方の面の全面に形成する。シリコン酸化膜８１の上にゲート用トレンチ３１間に開口を有するレジスト８３を形成する。レジスト８３をマスクにして、シリコン酸化膜８１、絶縁膜３７及び中間絶縁膜７７を選択的に異方性エッチング（第１エッチング）することにより、ソース領域２７を露出させる。そして、レジスト８３を除去する。
【００６７】
図３５及び図３６に示すように、シリコン酸化膜８１をマスクにして、ソース領域２７を異方性エッチング（第２エッチング）する。第１及び第２エッチングにより、ゲート用トレンチ３１間に中間絶縁膜７７及びソース領域２７を貫通するソース用トレンチ８５（電流経路用トレンチの一例）が形成される。
【００６８】
図３７及び図３８に示すように、ＯＮＯ膜からなる絶縁膜３７をストッパとして、先程の工程でマスクとして用いたシリコン酸化膜８１を除去する。絶縁膜３７により、シリコン酸化膜からなる中間絶縁膜７７がシリコン酸化膜８１と共に除去されるのを防いでいる。なお、ゲート絶縁膜３３はＯＮＯ膜となるため、ゲートの信頼性を向上させることができる。
【００６９】
図３９及び図４０に示すように、ゲート用トレンチ３１及びソース用トレンチ８５が埋まるように半導体層３の一方の面を覆うメタル膜６９を形成する。図４１及び図４２に示すように、メタル膜６９をエッチバックする。これにより、ゲート用トレンチ３１にゲート５の上に位置する埋込メタル３５を形成し、ゲート引回配線の形成領域の残りの部分にゲート引回配線のメタル部４１を形成し、ソース用トレンチ８５に電極膜１１の下部１１ａを形成する。電極膜１１の下部１１ａの上面と埋込メタル３５の上面とは同じ高さである。下部１１ａは、ゲート用トレンチ３１間の中間絶縁膜中に設けられたソース用トレンチ（電流経路用トレンチ）８５内に形成されている。
【００７０】
図４３及び図４４に示すように、ゲート引回配線７、複数のゲート５及び複数の電極膜の下部１１ａを覆う層間絶縁膜４３を形成する。フォトリソグラフィと異方性エッチングにより、層間絶縁膜４３を選択的に除去する。これにより、電極膜の下部１１ａに到達するスルーホールを形成する。例えば、スパッタリングにより、アルミニウム膜をスルーホールが埋まるように層間絶縁膜４３の上に形成する。このアルミニウム膜をエッチバックすることにより、層間絶縁膜４３中に電極膜の下部１１ａと接続する電極膜の上部１１ｂを形成する。
【００７１】
この後の工程（下敷メタル４５の形成工程、ストラップ電極板１３の配置工程、ストラップ電極板１３を複数の電極膜１１に共通接続する工程）は、第１実施形態と同じなので省略する。
【００７２】
［第４実施形態］
第３実施形態では、図３５及び図３６に示すように、ゲート用トレンチ３１及びポリシリコン部３９の形成後、ソース用トレンチ８５を形成する。これに対して、第４実施形態では、ゲート用トレンチを形成した後、ソース用トレンチとポリシリコン部とを同時に形成する。以下、第４実施形態について、第２及び第３実施形態との相違を中心に説明する。
【００７３】
図２７及び図１１までの工程は第２実施形態と同じである。図４５及び図４６に示すように、レジスト８７をマスクとしてポリシリコン膜６３を選択的にエッチングして、ゲート用トレンチ３１にゲート５を形成する。この工程は、図２８及び図１３に示す工程と対応するが、レジスト８７はレジスト６５とパターンが異なる。レジスト８７（第１マスクパターンの一例）は、ゲート引回配線の形成領域に位置するポリシリコン膜６３を部分的に覆うのではなく、全面を覆っている。したがって、第４実施形態では、この段階でポリシリコン部が形成されず、ゲート５だけが形成される。
【００７４】
図４７及び図４８に示すように、例えばＣＶＤによりシリコン酸化膜８９を半導体層３の一方の面の全面に形成する。シリコン酸化膜８９の上に、ゲート引回配線の形成領域に位置するポリシリコン膜６３の上に部分的に開口を有すると共にゲート用トレンチ３１間に開口を有するレジスト９１を形成する。ゲート引回配線の形成領域におけるレジスト９１の開口は、ゲート引回配線のメタル部と対応している。
【００７５】
レジスト９１をマスクにして、シリコン酸化膜８９、絶縁膜３７及び中間絶縁膜７７を選択的に異方性エッチングする。これにより、ソース領域２７及びポリシリコン膜６３を部分的に露出させる。そして、レジスト９１を除去する。シリコン酸化膜８９は、ゲート引回配線の形成領域に位置するポリシリコン膜６３の上に部分的に開口を有すると共にゲート用トレンチ３１間に開口を有しており、次の工程で、マスクとして機能する。
【００７６】
図４９及び図５０に示すように、シリコン酸化膜８９（第２マスクパターンの一例）をマスクにして、ポリシリコン膜６３及びソース領域２７を選択的に異方性エッチングする。これにより、ゲート引回配線の形成領域に部分的にゲート引回配線のポリシリコン部３９が形成され、ソース領域２７を貫通するソース用トレンチ８５が形成される。
【００７７】
なお、絶縁膜３７に到達する前にポリシリコン膜６３のエッチングが止められている。しかしながら、ソース用トレンチ８５の深さを大きくすれば、絶縁膜３７に到達するまでポリシリコン膜６３がエッチングされる。
【００７８】
この後の工程は、第３実施形態の図３７及び図３８の工程となる。つまり、ＯＮＯ膜からなる絶縁膜３７をストッパとして、先程の工程でマスクとして用いたシリコン酸化膜８９を除去する。これから後の工程は、第３実施形態と同じなので説明を省略する。
【００７９】
なお、図３６に示す第３実施形態では、シリコン酸化膜８１がメタル部形成領域を覆っている。これに対して、第４実施形態では、図５０に示すように、メタル部形成領域４１ｃがシリコン酸化膜８９で覆われていない。したがって、シリコン酸化膜８９がメタル部形成領域４１ｃに残ることはなく、メタル部形成領域９１の全体をメタル部で埋め込むことができる。
【００８０】
第４実施形態において、ＭＯＳＦＥＴの構造は図３２に示す第３実施形態と同じになる。しかし、ゲート引回配線は、図５１に示す構造となる。メタル部４１の底面４１ｂは、ポリシリコン部３９の底面３９ｂより上に位置している。これは、先程説明したように、絶縁膜３７に到達する前にポリシリコン膜６３のエッチングが止められたからである。
【００８１】
［第５実施形態］
第５実施形態は、第１実施形態との相違を中心に説明する。図５２及び図５３は、第５実施形態に係る電力用半導体装置に備えられるゲート引回配線の断面構造を示す図である。図５２は図３と対応し、図１のＢ１−Ｂ２断面であり、図５３は図１のＣ１−Ｃ２断面である。メタル部４１は、ゲート引回配線７の側部を構成すると共にサイドウォール形状を有している。
【００８２】
［第６実施形態］
図５４に示す第６実施形態に係る電力用半導体装置９３は、プレーナ型のパワーＭＯＳＦＥＴを備える。第６実施形態のゲート引回配線は、図３のゲート引回配線７と同じである。
【００８３】
ゲート５は、半導体層３の一方の面上にゲート絶縁膜３３を介して形成されている。ゲート５の一方の側面の下にはソース領域２７が位置しており、ソース領域２７はボディ領域２５中に形成されている。ゲート５の他方の側面の下にはドリフト領域２３が位置している。電極膜１１は、ソース領域２７及びボディ領域２５とコンタクトしている。  
【００８４】
［第７実施形態］
第７実施形態に係る電力用半導体装置は、トレンチゲート構造のＩＧＢＴ（Ｕ−ＩＧＢＴ）を備える。図５５は、この電力用半導体装置９５に備えられるＩＧＢＴの断面構造を示す図であり、図２と対応する。図５６は電力用半導体装置９５に備えられるゲート引回配線の断面構造を示す図であり、図３と対応する。
【００８５】
第７実施形態はＩＧＢＴなので、図２及び図３に示す構造にコレクタ領域として機能するｐ＋型シリコン領域９７（第２半導体領域の一例）が追加される。また、ソース領域２７（図２）は、第１半導体領域の一例であるエミッタ領域９９（図５５）となる。
【図面の簡単な説明】
【００８６】
【図１】第１実施形態に係る電力用半導体装置の平面図である。
【図２】図１のＡ１−Ａ２線に沿った断面図である。
【図３】図１のＢ１−Ｂ２線に沿った断面図である。
【図４】図１のゲート引回配線の一部７ａを拡大した平面図である。
【図５】比較形態に係るゲート引回配線の断面図である。
【図６】第１実施形態に係る電力用半導体装置の製造方法の第１工程図（Ａ１−Ａ２断面）である。
【図７】同第１工程図（Ｂ１−Ｂ２断面）である。
【図８】同第２工程図（Ａ１−Ａ２断面）である。
【図９】同第２工程図（Ｂ１−Ｂ２断面）である。
【図１０】同第３工程図（Ａ１−Ａ２断面）である。
【図１１】同第３工程図（Ｂ１−Ｂ２断面）である。
【図１２】同第４工程図（Ａ１−Ａ２断面）である。
【図１３】同第４工程図（Ｂ１−Ｂ２断面）である。
【図１４】同第５工程図（Ａ１−Ａ２断面）である。
【図１５】同第５工程図（Ｂ１−Ｂ２断面）である。
【図１６】同第６工程図（Ａ１−Ａ２断面）である。
【図１７】同第６工程図（Ｂ１−Ｂ２断面）である。
【図１８】同第７工程図（Ａ１−Ａ２断面）である。
【図１９】同第７工程図（Ｂ１−Ｂ２断面）である。
【図２０】同第８工程図（Ａ１−Ａ２断面）である。
【図２１】同第８工程図（Ｂ１−Ｂ２断面）である。
【図２２】第２実施形態に係る電力用半導体装置に備えられるＭＯＳＦＥＴの断面構造を示す図である。
【図２３】第２実施形態に係るゲート引回配線の形成領域の変形例を示す断面図である。
【図２４】第２実施形態に係る電力用半導体装置の製造方法の第１工程図（Ａ１−Ａ２断面）である。
【図２５】同第１工程図（Ｂ１−Ｂ２断面）である。
【図２６】同第２工程図（Ａ１−Ａ２断面）である。
【図２７】同第３工程図（Ａ１−Ａ２断面）である。
【図２８】同第４工程図（Ａ１−Ａ２断面）である。
【図２９】同第５工程図（Ａ１−Ａ２断面）である。
【図３０】同第６工程図（Ａ１−Ａ２断面）である。
【図３１】同第７工程図（Ａ１−Ａ２断面）である。
【図３２】第３実施形態に係る電力用半導体装置に備えられるＭＯＳＦＥＴの断面構造を示す図である。
【図３３】第３実施形態に係る電力用半導体装置の製造方法の第１工程図（Ａ１−Ａ２断面）である。
【図３４】同第１工程図（Ｂ１−Ｂ２断面）である。
【図３５】同第２工程図（Ａ１−Ａ２断面）である。
【図３６】同第２工程図（Ｂ１−Ｂ２断面）である。
【図３７】同第３工程図（Ａ１−Ａ２断面）である。
【図３８】同第３工程図（Ｂ１−Ｂ２断面）である。
【図３９】同第４工程図（Ａ１−Ａ２断面）である。
【図４０】同第４工程図（Ｂ１−Ｂ２断面）である。
【図４１】同第５工程図（Ａ１−Ａ２断面）である。
【図４２】同第５工程図（Ｂ１−Ｂ２断面）である。
【図４３】同第６工程図（Ａ１−Ａ２断面）である。
【図４４】同第６工程図（Ｂ１−Ｂ２断面）である。
【図４５】第４実施形態に係る電力用半導体装置の製造方法の第１工程図（Ａ１−Ａ２断面）である。
【図４６】同第１工程図（Ｂ１−Ｂ２断面）である。
【図４７】同第２工程図（Ａ１−Ａ２断面）である。
【図４８】同第２工程図（Ｂ１−Ｂ２断面）である。
【図４９】同第３工程図（Ａ１−Ａ２断面）である。
【図５０】同第３工程図（Ｂ１−Ｂ２断面）である。
【図５１】第４実施形態に係る電力用半導体装置に備えられるゲート引回配線の断面構造を示す図である。
【図５２】第５実施形態に係る電力用半導体装置に備えられるゲート引回配線の断面構造を示す図である（Ｂ１−Ｂ２断面）。
【図５３】同断面構造を示す図である（Ｃ１−Ｃ２断面）。
【図５４】第６実施形態に係る電力用半導体装置に備えられるプレーナ型のパワーＭＯＳＦＥＴの断面構造を示す図である。
【図５５】第７実施形態に係る電力用半導体装置に備えられるＩＧＢＴの断面構造を示す図である。
【図５６】第７実施形態に係る電力用半導体装置に備えられるゲート引回配線の断面構造を示す図である。
【符号の説明】
【００８７】
１・・・電力用半導体装置、２・・・ＭＯＳＦＥＴセル、３・・・半導体層、５・・・ゲート、５ａ・・・ゲートの上面、７・・・ゲート引回配線、７ａ・・・ゲート引回配線の一部、９・・・ゲート用電極パッド、１１・・・電極膜、１１ａ・・・電極膜の下部、１１ｂ・・・電極膜の上部、１３・・・ストラップ電極板、１５・・・ｎ＋型シリコン基板、１７・・・エピタキシャル層、１９・・・ｎ−型シリコン領域、２１・・・ｐ型シリコン領域、２３・・・ドリフト領域、２５・・・ボディ領域、２７・・・ソース領域（第１半導体領域の一例）、２７ａ・・・ソース領域の底面、２９・・・ドレイン領域（第２半導体領域の一例）、３１・・・ゲート用トレンチ、３１ａ・・・ゲート用トレンチの入口、３３・・・ゲート絶縁膜、３５・・・埋込メタル、３５ａ・・・埋込メタルの底面、３７・・・絶縁膜、３９・・・ポリシリコン部、３９ａ・・・ポリシリコン部の上面、３９ｂ・・・ポリシリコン部の底面、４１・・・メタル部、４１ａ・・・メタル部の上面、４１ｂ・・・メタル部の底面、４１ｃ・・・メタル部形成領域、４３・・・層間絶縁膜、４５・・・下敷メタル、４７・・・電極、４９・・・チャネル領域、５１・・・ゲート引回配線、５３・・・ポリシリコン膜、５５・・・アルミニウム膜、５７・・・クラック、５９，６１・・・レジスト、６３・・・ポリシリコン膜、６５・・・レジスト（マスクパターンの一例）、６７・・・開口、６９・・・メタル膜、７１・・・レジスト、７３・・・コンタクトホール、７５・・・電力用半導体装置、７７・・・中間絶縁膜、７９・・・電力用半導体装置、８１・・・シリコン酸化膜、８３・・・レジスト、８５・・・ソース用トレンチ（電流経路用トレンチの一例）、８７・・・レジスト（第１マスクパターンの一例）、８９・・・シリコン酸化膜（第２マスクパターンの一例）、９１・・・レジスト、９３，９５・・・電力用半導体装置、９７・・・ｐ＋型シリコン領域（第２半導体領域の一例）、９９・・・エミッタ領域（第１半導体領域の一例）
【図１】
2005259904.tif 000003
【図２】
2005259904.tif 000004
【図３】
2005259904.tif 000005
【図４】
2005259904.tif 000006
【図５】
2005259904.tif 000007
【図６】
2005259904.tif 000008
【図７】
2005259904.tif 000009
【図８】
2005259904.tif 000010
【図９】
2005259904.tif 000011
【図１０】
2005259904.tif 000012
【図１１】
2005259904.tif 000013
【図１２】
2005259904.tif 000014
【図１３】
2005259904.tif 000015
【図１４】
2005259904.tif 000016
【図１５】
2005259904.tif 000017
【図１６】
2005259904.tif 000018
【図１７】
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【図１８】
2005259904.tif 000020
【図１９】
2005259904.tif 000021
【図２０】
2005259904.tif 000022
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
2005259904.tif 000028
【図２７】
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【図２８】
2005259904.tif 000030
【図２９】
2005259904.tif 000031
【図３０】
2005259904.tif 000032
【図３１】
2005259904.tif 000033
【図３２】
2005259904.tif 000034
【図３３】
2005259904.tif 000035
【図３４】
2005259904.tif 000036
【図３５】
2005259904.tif 000037
【図３６】
2005259904.tif 000038
【図３７】
2005259904.tif 000039
【図３８】
2005259904.tif 000040
【図３９】
2005259904.tif 000041
【図４０】
2005259904.tif 000042
【図４１】
2005259904.tif 000043
【図４２】
2005259904.tif 000044
【図４３】
2005259904.tif 000045
【図４４】
2005259904.tif 000046
【図４５】
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【図４６】
2005259904.tif 000048
【図４７】
2005259904.tif 000049
【図４８】
2005259904.tif 000050
【図４９】
2005259904.tif 000051
【図５０】
2005259904.tif 000052
【図５１】
2005259904.tif 000053
【図５２】
2005259904.tif 000054
【図５３】
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【図５４】
2005259904.tif 000056
【図５５】
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【図５６】
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