(57)【要約】【課題】  III-Ｖ族窒化物を用いたスイッチ用半導体装置及びスイッチ回路において、オン抵抗の低減とオフ容量の低減との両立を図ると共に、ゲート幅に最適な設計値を得られるようにする。【解決手段】  スイッチ用半導体装置は、炭化シリコン又はサファイアからなる単結晶基板１０１上に形成され、ＩｎxＧａ1-xＮ（０≦ｘ≦１）からなる第１の化合物層１０２と、第１の化合物層１０２の上に形成されたＩｎyＡｌzＧａ1-y-zＮ（０≦ｙ≦１、０＜ｚ≦１）からなる第２の化合物層１０３と、第２の化合物層１０３の上に形成されたゲート電極１０５とを有している。ゲート電極１０５は、該ゲート電極１０５を覆う第１の層間絶縁膜１０６の上に形成された抵抗素子１０８と、第１の層間絶縁膜１０６を覆う第２の層間絶縁膜１０７の上に形成されたメタル配線１０９を介して電気的に接続されている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
基板上に形成され、一般式がＩｎxＧａ1-xＮ（但し、ｘは０≦ｘ≦１である。）からなる第１の化合物層と、
前記第１の化合物層の上に形成され、一般式がＩｎyＡｌzＧａ1-y-zＮ（但し、ｙ及びｚは０≦ｙ≦１、０＜ｚ≦１である。）からなる第２の化合物層と、
前記第２の化合物層の上に形成されたゲート電極と、
前記ゲート電極と接続された抵抗器とを備えていることを特徴とするスイッチ用半導体装置。
【請求項２】
前記基板と前記第１の化合物層との間に形成され、一般式がＡｌuＧａ1-uＮ（但し、ｕは０＜ｕ≦１である。）からなる第３の化合物層をさらに備えていることを特徴とする請求項１に記載のスイッチ用半導体装置。
【請求項３】
前記基板は、炭化シリコン、サファイア、シリコン又は窒化アルミニウムからなることを特徴とする請求項１又は２に記載のスイッチ用半導体装置。
【請求項４】
前記第２の化合物層の上に形成されたオーミック電極をさらに備え、
前記第２の化合物層における前記オーミック電極の下側の領域には、ｎ型不純物がドープされていることを特徴とする請求項１〜３のうちのいずれか１項に記載のスイッチ用半導体装置。
【請求項５】
前記第２の化合物層の上に形成されたオーミック電極をさらに備え、
前記第２の化合物層における前記オーミック電極と界面及びその近傍には、ｎ型不純物がドープされていることを特徴とする請求項１〜３のうちのいずれか１項に記載のスイッチ用半導体装置。
【請求項６】
前記ｎ型不純物はシリコンであることを特徴とする請求項４又は５に記載のスイッチ用半導体装置。
【請求項７】
前記ゲート電極のゲート幅をＷg とし、前記ゲート電極における単位ゲート幅当たりのチャネル遮断時のドレイン・ソース間容量をＣoff とし、単位ゲート幅当たりの最大ドレイン電流をＩmax とし、耐圧をＶb とし、系の特性インピーダンスをＺo とし、動作周波数をｆとするとき、ゲート幅Ｗg は、
Ｖb ／（Ｉmax ・Ｚo ）≦Ｗg ≦１／（２π・ｆ・Ｃoff ・Ｚo ）
となる関係を有していることを特徴とする請求項１〜６に記載のスイッチ用半導体装置。
【請求項８】
前記ゲート電極は、単一のゲート電極からなり、
前記ゲート電極に電源電圧を昇圧した昇圧電圧を印加する昇圧回路をさらに備えていることを特徴とする請求項１〜７に記載のスイッチ用半導体装置。
【請求項９】
前記ゲート電極と前記第２の化合物層との間にゲート絶縁膜が形成されていることを特徴とする請求項１〜８のうちのいずれか１項に記載のスイッチ用半導体装置。
【請求項１０】
前記ゲート絶縁膜は、酸化ガリウム、酸化アルミニウム又は窒化アルミニウムからなることを特徴とする請求項９に記載のスイッチ用半導体装置。
【請求項１１】
入力端子と出力端子との間に直列に接続された第１のトランジスタと、
前記第１のトランジスタにシャント接続された第２のトランジスタとを備え、
前記第１のトランジスタ及び第２のトランジスタは、同一の基板上に形成され、それぞれ、一般式がＩｎxＧａ1-xＮ（但し、ｘは０≦ｘ≦１である。）からなる第１の化合物層と、前記第１の化合物層の上に形成され、一般式がＩｎyＡｌzＧａ1-y-zＮ（但し、ｙ及びｚは０≦ｙ≦１、０＜ｚ≦１である。）からなる第２の化合物層と、前記第２の化合物層の上に形成されたゲート電極と、前記ゲート電極と接続された抵抗器とを有していることを特徴とするスイッチ回路。
【請求項１２】
それぞれが前記第１のトランジスタ及び第２のトランジスタを含む第１のスイッチ回路及び第２のスイッチ回路を備え、
前記第１のスイッチ回路における前記第１のトランジスタと、前記第２のスイッチ回路における前記第１のトランジスタとは直列に接続されていることを特徴とする請求項１１に記載のスイッチ回路。
【請求項１３】
前記基板と前記各第１の化合物層との間に形成され、一般式がＡｌuＧａ1-uＮ（但し、ｕは０＜ｕ≦１である。）からなる第３の化合物層をさらに備えていることを特徴とする請求項１１に記載のスイッチ回路。
【請求項１４】
前記基板は、炭化シリコン、サファイア、シリコン又は窒化アルミニウムからなることを特徴とする請求項１１〜１３のうちのいずれか１項に記載のスイッチ回路。
【請求項１５】
前記第１のトランジスタ及び第２のトランジスタは、それぞれ、前記第２の化合物層の上に形成されたオーミック電極をさらに備え、
前記各第２の化合物層における前記オーミック電極の下側の領域には、それぞれｎ型不純物がドープされていることを特徴とする請求項１１〜１４のうちのいずれか１項に記載のスイッチ回路。
【請求項１６】
前記第１のトランジスタ及び第２のトランジスタは、それぞれ、前記第２の化合物層の上に形成されたオーミック電極を有し、
前記各第２の化合物層における前記オーミック電極との界面及びその近傍には、それぞれｎ型不純物がドープされていることを特徴とする請求項１１〜１４のうちのいずれか１項に記載のスイッチ回路。
【請求項１７】
前記ｎ型不純物はシリコンであることを特徴とする請求項１５又は１６に記載のスイッチ回路。
【請求項１８】
前記各ゲート電極のゲート幅をＷg とし、前記各ゲート電極における単位ゲート幅当たりのチャネル遮断時のドレイン・ソース間容量をＣoff とし、単位ゲート幅当たりの各最大ドレイン電流をＩmax とし、各耐圧をＶb とし、系の特性インピーダンスをＺo とし、動作周波数をｆとするとき、各ゲート幅Ｗg は、それぞれ、
Ｖb ／（Ｉmax ・Ｚo ）≦Ｗg ≦１／（２π・ｆ・Ｃoff ・Ｚo ）
となる関係を有していることを特徴とする請求項１１〜１７に記載のスイッチ回路。
【請求項１９】
前記第１のトランジスタにおける前記ゲート電極のゲート幅は、１．０ｍｍよりも大きく且つ３．０ｍｍよりも小さく、
前記第２のトランジスタにおける前記ゲート電極のゲート幅は、０よりも大きく且つ２．０ｍｍよりも小さいことを特徴とする請求項１１〜１８のうちのいずれか１項に記載のスイッチ回路。
【請求項２０】
前記各ゲート電極は、それぞれ単一のゲート電極からなり、
前記各ゲート電極に電源電圧を昇圧した昇圧電圧を印加する昇圧回路をさらに備えていることを特徴とする請求項１１〜１９に記載のスイッチ回路。
【請求項２１】
前記各ゲート電極と前記各第２の化合物層との間にはそれぞれゲート絶縁膜が形成されていることを特徴とする請求項１１〜２０のうちのいずれか１項に記載のスイッチ回路。
【請求項２２】
前記ゲート絶縁膜は、酸化ガリウム、酸化アルミニウム又は窒化アルミニウムからなることを特徴とする請求項２１に記載のスイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯電話機等の高周波通信機器に用いられるスイッチ用半導体装置及びスイッチ回路に関する。
【背景技術】
【０００２】
近年の携帯電話に代表される移動体通信機器には、アンテナを介して送受信される高周波信号を送信側回路と受信側回路とに切り替える高周波スイッチ回路が広く採用されている。高周波スイッチ回路における重要な電気的特性は、オン状態における挿入損失特性とオフ状態におけるアイソレーション（分離）特性である。
【０００３】
従来、この挿入損失特性とアイソレーション特性とを両立させるために、ヒ化ガリウム（ＧａＡｓ）からなる基板上に作製したヒ化ガリウム系の電界効果型トランジスタが用いられている。移動体通信機器の高周波部品が、ヒ化ガリウムからシリコン（Ｓｉ）又はシリコンゲルマニウム（ＳｉＧｅ）に取って代わられる時代に入っても、スイッチＩＣ用デバイスは依然としてヒ化ガリウム（ＧａＡｓ）系化合物半導体が使用される趨勢にある。
【０００４】
図１７は従来の電界効果型トランジスタ（ＦＥＴ１，ＦＥＴ２）と、各トランジスタＦＥＴ１及びＦＥＴ２のゲートと制御端子（ＣＴＬ１，ＣＴＬ２）との間に配された抵抗器（Ｒ１，Ｒ２）とからなる高周波用スイッチ回路の回路構成を示している（例えば、非特許文献１を参照。）。ＦＥＴ１の制御端子ＣＴＬ１に０Ｖの電圧を印加し、且つＦＥＴ２の制御端子ＣＴＬ２に−５Ｖの電圧を印加すると、スイッチ回路はオン状態となり、逆に、ＦＥＴ１の制御端子ＣＴＬ１に−５Ｖの電圧を印加し、且つＦＥＴ２の制御端子ＣＴＬ２に０Ｖの電圧を印加すると、スイッチ回路はオフ状態となる。
【非特許文献１】K. Miyatsuji and D. Ueda, "A GaAs High Power RF Single Pole Dual Throw Switch IC for Digital Mobile Communication System", IEEE Journal of Solid-state circuits, Vol.30, No.9 pp.979-983, September 1995
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前述したように、スイッチ回路の重要な電気特性である挿入損失特性とアイソレーション特性とを決定する基本となるデバイスパラメータは、電界効果型トランジスタがオン状態にある場合のドレイン・ソース間抵抗であるオン抵抗Ｒonと、トランジスタがオフ状態にある場合のドレイン・ソース間容量であるオフ容量Ｃoff とである。
【０００６】
オン時の挿入損失を低減するにはオン抵抗Ｒonの低減が必要であり、また、オフ時のアイソレーション特性を向上させるにはオフ容量Ｃoff を低減する必要がある。
【０００７】
しかしながら、オン抵抗Ｒonとオフ容量Ｃoff とは互いにトレードオフの関係にある。すなわち、オン抵抗Ｒonを低減するために、電界効果型トランジスタのドレイン・ソース間の間隔を小さくすると、逆に、オフ容量Ｃoff が大きくなってアイソレーション特性が悪化する。
【課題を解決するための手段】
【０００８】
ところで、III-Ｖ族窒化物、例えば窒化アルミニウムガリウム（ＡｌＧａＮ）と窒化ガリウム（ＧａＮ）とがヘテロ接合されてなるＡｌＧａＮ／ＧａＮヘテロ接合電界効果型トランジスタ（ＨＦＥＴ）は、ＧａＡｓ系ＨＦＥＴに代わる次世代の高速電子デバイスとして注目されており、さらには、高出力デバイスだけでなく低雑音デバイスとしても期待されている。ところが、未だ高周波スイッチ回路としての報告例は見られない。
【０００９】
本願発明は、窒化ガリウム（ＧａＮ）系ＨＦＥＴを用いることにより、オン抵抗Ｒonの低減と容量Ｃoff の低減とを同時に実現するものである。
【００１０】
ＡｌＧａＮ／ＧａＮからなるＨＦＥＴは高周波スイッチ回路用デバイスとしても極めて有望なデバイスである。第１に、窒化ガリウム（ＧａＮ）の高い絶縁破壊電圧は、スイッチング可能な信号電力を飛躍的に増加させることができる。一般に、スイッチ回路を通過可能な信号電力は、ＨＦＥＴの逆方向耐圧としきい値電圧Ｖthとにより決定される。ＧａＮ系ＨＦＥＴはＧａＡｓ系ＨＦＥＴと比較してその耐圧は数倍以上であるため、大電力信号をスイッチングすることが可能となる。
【００１１】
しかしながら、ＧａＮ系ＨＦＥＴは高周波スイッチ回路用デバイスとしても極めて有望なデバイスであるが、ＧａＮ系ＨＦＥＴにおいても、オン抵抗Ｒonが高いという問題がある。
【００１２】
さらには、高周波スイッチ回路用デバイスとしては、前述したように、そのアイソレーション特性を向上させるためにオフ容量Ｃoff を低減させる必要がある。
【００１３】
また、スイッチ回路の特性は、単位ゲート幅当たりのオン抵抗Ｒonとオフ容量Ｃoff とに加えて、電界効果型トランジスタのゲート幅にも依存する。しかしながら、このゲート幅を最適化する方法は未だ自明ではないという問題もある。
【００１４】
本発明は、ＧａＮ系ＨＦＥＴを高周波スイッチ回路用デバイスに用いた場合の問題を解決し、III-Ｖ族窒化物を用いたスイッチ用半導体装置において、オン抵抗の低減とオフ容量の低減との両立を図ると共に、ゲート幅に最適な設計値を得られるようにすることを目的とする。
【００１５】
前記の目的を達成するため、本発明は、III-Ｖ族窒化物を用いたスイッチ用半導体装置を、基板にヒ化ガリウムと比べて誘電率が小さい材料を用いるか又はオーミック抵抗を低減する構成とする。
【００１６】
具体的に、本発明に係るスイッチ用半導体装置は、基板上に形成され、一般式がＩｎxＧａ1-xＮ（但し、ｘは０≦ｘ≦１である。）からなる第１の化合物層と、第１の化合物層の上に形成され、一般式がＩｎyＡｌzＧａ1-y-zＮ（但し、ｙ及びｚは０≦ｙ≦１、０＜ｚ≦１である。）からなる第２の化合物層と、第２の化合物層の上に形成されたゲート電極と、ゲート電極と接続された抵抗器とを備えていることを特徴とする。
【００１７】
本発明に係るスイッチ用半導体装置は、ＧａＮ系化合物からなるため、ＧａＮ系化合物はＧａＡｓ系化合物と比べてその誘電率が小さいので、オフ容量Ｃoff を低減することができる。その上、エピタキシャル成長用の基板に、ＧａＡｓ系化合物よりも誘電率が小さい炭化シリコン、サファイア、シリコン又は窒化アルミニウム等を用いることができるので、オフ容量Ｃoff がさらに低減する。また、ＧａＮ系トランジスタはＧａＡｓ系トランジスタと比べて２次元電子密度が高いため、オン抵抗Ｒonを低減することができる。
【００１８】
本発明のスイッチ用半導体装置は、基板と第１の化合物層との間に形成され、一般式がＡｌuＧａ1-uＮ（但し、ｕは０＜ｕ≦１である。）からなる第３の化合物層をさらに備えていることが好ましい。このようにＡｌuＧａ1-uＮからなる第３の化合物層を基板と第１の化合物層との間に設けると、ＡｌuＧａ1-uＮの低誘電率性から、オフ容量Ｃoff をさらに小さくすることができる。
【００１９】
本発明のスイッチ用半導体装置において、基板は炭化シリコン、サファイア、シリコン又は窒化アルミニウムからなることが好ましい。
【００２０】
本発明のスイッチ用半導体装置は、第２の化合物層の上に形成されたオーミック電極をさらに備え、第２の化合物層におけるオーミック電極の下側の領域には、ｎ型不純物がドープされていることが好ましい。このようにすると、第２の化合物層とオーミック電極とのコンタクト抵抗が低減するため、オン抵抗Ｒonを確実に低減することができる。
【００２１】
さらには、この場合に、ｎ型不純物は、第２の化合物層におけるオーミック電極との界面及びその近傍にドープされていることが好ましい。
【００２２】
また、この場合に、ｎ型不純物はシリコンであることが好ましい。
【００２３】
本発明のスイッチ用半導体装置において、ゲート電極のゲート幅をＷg とし、ゲート電極における単位ゲート幅当たりのチャネル遮断時のドレイン・ソース間容量をＣoff とし、単位ゲート幅当たりの最大ドレイン電流をＩmax とし、耐圧をＶb とし、系の特性インピーダンスをＺo とし、動作周波数をｆとするとき、ゲート幅Ｗg は、Ｖb ／（Ｉmax ・Ｚo ）≦Ｗg ≦１／（２π・ｆ・Ｃoff ・Ｚo ）となる関係を有していることが好ましい。このようにすると、トランジスタにおけるゲート幅は、上記の式の左辺から耐圧を超えない値に設定され、且つ、その右辺からはオフ容量Ｃoff と特性インピーダンスＺo との関係が規制される。その上、ゲート幅の値が最適化されているため、高周波信号を有効に伝達することができる。さらに、基板材料の誘電率が小さいことから、オフ容量Ｃoff が低減するので、挿入損失特性を低くできると共にアイソレーション特性を向上することができる。
【００２４】
本発明のスイッチ用半導体装置において、ゲート電極は単一のゲート電極からなり、スイッチ用半導体装置は、ゲート電極に電源電圧を昇圧した昇圧電圧を印加する昇圧回路をさらに備えていることが好ましい。このようにすると、昇圧回路によって、トランジスタの段数を減らすことができ、さらには単一のゲートを有するシングルゲート構造であっても、入力電力が大きいＲＦ信号をスイッチングすることがきる。
【００２５】
本発明のスイッチ用半導体装置において、ゲート電極と第２の化合物層との間にゲート絶縁膜が形成されていることが好ましい。このように、ゲート電極をいわゆるＭＩＳ型にすると、高い耐圧を実現することができる。
【００２６】
本発明に係るスイッチ回路は、入力端子と出力端子との間に直列に接続された第１のトランジスタと、第１のトランジスタにシャント接続された第２のトランジスタとを備え、第１のトランジスタ及び第２のトランジスタは、同一の基板上に形成され、それぞれ、一般式がＩｎxＧａ1-xＮ（但し、ｘは０≦ｘ≦１である。）からなる第１の化合物層と、第１の化合物層の上に形成され、一般式がＩｎyＡｌzＧａ1-y-zＮ（但し、ｙ及びｚは０≦ｙ≦１、０＜ｚ≦１である。）からなる第２の化合物層と、第２の化合物層の上に形成されたゲート電極と、ゲート電極と接続された抵抗器とを有していることを特徴とする。
【００２７】
本発明のスイッチ回路によると、本発明の１対のスイッチ用半導体装置からシャント電路（分路）を有するスイッチ回路を構成することができる。
【００２８】
本発明のスイッチ回路は、それぞれが第１のトランジスタ及び第２のトランジスタを含む第１のスイッチ回路及び第２のスイッチ回路を備え、第１のスイッチ回路における第１のトランジスタと、第２のスイッチ回路における第１のトランジスタとは直列に接続されていることが好ましい。このようにすると、移動体通信機器における高周波スイッチ回路に適したＳＰＤＴ(Single Pole Double Throw）型のスイッチ回路を構成することができる。
【００２９】
本発明のスイッチ回路は、基板と各第１の化合物層との間に形成され、一般式がＡｌuＧａ1-uＮ（但し、ｕは０＜ｕ≦１である。）からなる第３の化合物層をさらに備えていることが好ましい。
【００３０】
本発明のスイッチ回路において、基板は炭化シリコン、サファイア、シリコン又は窒化アルミニウムからなることが好ましい。
【００３１】
本発明のスイッチ回路において、第１のトランジスタ及び第２のトランジスタは、それぞれ、第２の化合物層の上に形成されたオーミック電極を有し、各第２の化合物層におけるオーミック電極の下側の領域には、それぞれｎ型不純物がドープされていることが好ましい。
【００３２】
さらには、この場合に、ｎ型不純物は各第２の化合物層におけるオーミック電極との界面及びその近傍にそれぞれドープされていることが好ましい。
【００３３】
この場合に、ｎ型不純物はシリコンであることが好ましい。
【００３４】
本発明のスイッチ回路において、各ゲート電極のゲート幅をＷg とし、各ゲート電極における単位ゲート幅当たりのチャネル遮断時のドレイン・ソース間容量をＣoff とし、単位ゲート幅当たりの各最大ドレイン電流をＩmax とし、各耐圧をＶb とし、系の特性インピーダンスをＺo とし、動作周波数をｆとするとき、各ゲート幅Ｗg は、それぞれ、Ｖb ／（Ｉmax ・Ｚo ）≦Ｗg ≦１／（２π・ｆ・Ｃoff ・Ｚo ）となる関係を有していることが好ましい。
【００３５】
本発明のスイッチ回路において、第１のトランジスタにおけるゲート電極のゲート幅は、１．０ｍｍよりも大きく且つ３．０ｍｍよりも小さく、第２のトランジスタにおけるゲート電極のゲート幅は、０よりも大きく且つ２．０ｍｍよりも小さいことが好ましい。
【００３６】
本発明のスイッチ回路において、各ゲート電極はそれぞれ単一のゲート電極からなり、スイッチ回路は、各ゲート電極に電源電圧を昇圧した昇圧電圧を印加する昇圧回路をさらに備えていることが好ましい。
【００３７】
本発明のスイッチ回路において、各ゲート電極と各第２の化合物層との間にはそれぞれゲート絶縁膜が形成されていることが好ましい。
【００３８】
この場合に、ゲート絶縁膜は、酸化ガリウム、酸化アルミニウム又は窒化アルミニウムからなることが好ましい。
【発明の効果】
【００３９】
本発明に係るスイッチ用半導体装置及びスイッチ回路によると、該スイッチ用半導体装置及びスイッチ回路を構成する電界効果型トランジスタのオフ容量の低減とオン抵抗の低減とを両立することができ、また、ゲート幅を適当な値に設定できるため、挿入損失が小さく且つアイソレーション特性を高くすることができる。
【発明を実施するための最良の形態】
【００４０】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００４１】
図１は本発明の第１の実施形態に係るスイッチ用半導体装置の断面構成を示している。図１に示すように、第１の実施形態に係るスイッチ用半導体装置であるヘテロ接合電界効果型トランジスタ（以下、ＨＦＥＴと呼ぶ。）は、高抵抗の炭化シリコン（ＳｉＣ）からなる単結晶基板１０１の上に、順次エピタキシャル成長により形成された、アンドープのＩｎxＧａ1-xＮ（但し、ｘは０≦ｘ≦１である。）からなり、厚さが約３μｍの第１の化合物層１０２と、アンドープのＩｎyＡｌzＧａ1-y-zＮ（但し、ｙ及びｚは０≦ｙ≦１、０＜ｚ≦１である。）からなり、厚さが約２５ｎｍの第２の化合物層１０３とを有している。
【００４２】
ヘテロ接合面を有する第１の化合物層１０２と第２の化合物層１０３とは、ＧａＮ系化合物に特有の分極効果（自発分極すなわちピエゾ分極）による電荷が供給される、いわゆる変調ドープ構造となっており、第１の化合物層１０２における第２の化合物層１０３との界面の近傍には高濃度の２次元電子ガス（２ＤＥＧ）が蓄積される。なお、第２の化合物層１０３には、キャリアの供給効率を高めるためにｎ型にドープしてもよいが、高耐圧を必要とされる半導体装置の場合にはアンドープが好ましい。
【００４３】
第２の化合物層１０３の上面には、ソース電極又はドレイン電極であり、例えばチタン（Ｔｉ）とアルミニウム（Ａｌ）との積層体からなる２つのオーミック電極１０４が互いに間隔をおいて形成されている。また、第２の化合物層１０３の上面のオーミック電極１０４の間の領域には、珪化パラジウム（ＰｄＳｉ）からなるショットキー型のゲート電極１０５が形成されている。
【００４４】
第２の化合物層１０３の上面は、各オーミック電極１０４及びゲート電極１０５を覆い且つ上面が平坦化された窒化シリコン（ＳｉＮ）又は酸化シリコン（ＳｉＯ2 ）からなる第１の層間絶縁膜１０６が形成されている。
【００４５】
第１の層間絶縁膜１０６の上には、ニッケル（Ｎｉ）とクロム（Ｃｒ）との合金又は珪化窒化タングステン（ＷＳｉＮ）からなる抵抗素子１０８が形成されている。
【００４６】
第１の層間絶縁膜１０６の上面は、抵抗素子１０８を覆い且つ上面が平坦化された第２の層間絶縁膜１０７が形成されている。第２の層間絶縁膜１０７の上には、例えば、金（Ａｕ）、銅（Ｃｕ）又はアルミニウム（Ａｌ）等の金属からなる配線１０９が形成されている。第１の層間絶縁膜１０６及び第２の層間絶縁膜１０７にはゲート電極を露出する第１のコンタクトホールが形成され、また、第２の層間絶縁膜１０７には抵抗素子１０８を露出する第２のコンタクトホールが形成されており、配線１０９を構成する金属又は他の導電性部材が各コンタクトホールに充填されて、ゲート電極１０５と抵抗素子１０８とは配線１０９を介して電気的に接続されている。
【００４７】
このように、第１の実施形態によると、第１の化合物層１０２及び第２の化合物層１０３はＧａＡｓ系化合物と比べて誘電率が小さいため、オフ容量Ｃoff を低減することができる。その上、単結晶基板１０１に用いた高抵抗の炭化シリコン（ＳｉＣ）もＧａＡｓと比較して誘電率が小さいため、オフ容量Ｃoff をより一層低減することができる。
【００４８】
また、ＧａＮ系ＨＦＥＴはＧａＡｓ系ＨＦＥＴと比較して２次元電子密度が高いため、第１の実施形態に係るＨＦＥＴによりスイッチ回路を構成した場合には、アイソレーション特性を高くしながら、挿入損失を低減することができる。
【００４９】
なお、ここでは、単結晶基板１０１に高抵抗の炭化シリコン（ＳｉＣ）を用いたが、これに限られず、サファイア（単結晶Ａｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）又は高抵抗のシリコン（Ｓｉ）を用いることができる。なかでも、窒化アルミニウムは、炭化シリコン、サファイア及びシリコンと比べて誘電率が最も小さい。
【００５０】
図２に単結晶基板１０１に炭化シリコン（ＳｉＣ）とサファイア（単結晶Ａｌ2Ｏ3）とを用いた場合のゲートソース間電圧Ｖgsとオフ容量Ｃoff との関係（バイアス依存性）をＧａＡｓ系ＨＦＥＴ３と比較して表わしている。図２において、第１の実施形態に係る炭化シリコン基板上のＧａＮ系ＨＦＥＴをグラフ１で示し、サファイア基板上のＧａＮ系ＨＦＥＴをグラフ２で示し、従来のＧａＡｓ系ＨＦＥＴをグラフ３で示している。図２に示すように、ＧａＮ系ＨＦＥＴはＧａＡｓ系ＨＦＥＴと比べてオフ容量Ｃoff が格段に低減している。特にグラフ２に示すサファイアを用いたＧａＮ系ＨＦＥＴは、オフ容量Ｃoff の低減が顕著である。さらには、サファイアは炭化シリコンと比べて安価であるため、低コストでありながら、電気的特性の大幅な向上を図ることができる。
【００５１】
なお、従来は、ＧａＮ系ＨＦＥＴは高出力アンプ用デバイスとして研究が進められてきており、そのため、エピタキシャル成長用の基板には高い熱伝導率を有する炭化シリコンが必須であった。しかしながら、スイッチ回路においては、オン状態及びオフ状態のいずれの場合にも基本的には電力の消費がないため、熱伝導率が低いサファイアを用いることができる。
【００５２】
（第１の実施形態の第１変形例）
以下、本発明の第１の実施形態の第１変形例について図面を参照しながら説明する。
【００５３】
図３は本発明の第１の実施形態の第１変形例に係るスイッチ用半導体装置の断面構成を示している。図３において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００５４】
図３に示すように、第１変形例に係るスイッチ用半導体装置は、炭化シリコンからなる単結晶基板１０１と第１の化合物層１０２との間に、アンドープのＡｌuＧａ1-uＮ（但し、ｕは０＜ｙ≦１である。）からなり、厚さが約１μｍの第３の化合物層２０１を有している。
【００５５】
前述したように、ＡｌuＧａ1-uＮは、炭化シリコンと比べて誘電率が小さいため、オフ容量Ｃoff をさらに低減できるので、アイソレーション特性がより一層向上する。
【００５６】
なお、単結晶基板１０１に窒化アルミニウムを用いる場合には、ＡｌuＧａ1-uＮからなる第３の化合物層２０１は必ずしも設けなくてもよい。
【００５７】
図４に単結晶基板１０１に炭化シリコン（ＳｉＣ）とサファイア（単結晶Ａｌ2Ｏ3）とを用いた場合の第３の化合物層２０１の厚さとオフ容量Ｃoff との関係をＧａＡｓ系ＨＦＥＴと比較して表わしている。ここでは、第３の化合物層２０１の組成を窒化アルミニウム（ＡｌＮ）としている。図４において、本発明の変形例に係る炭化シリコン基板上のＧａＮ系ＨＦＥＴをグラフ４で示し、サファイア基板上のＧａＮ系ＨＦＥＴをグラフ５で示す。図４に示すように、基板に炭化シリコン又はサファイアを用いたＧａＮ系ＨＦＥＴのいずれもが、窒化アルミニウム層の厚さを増すにつれて、オフ容量Ｃoff が大きく低減することが分かる。
【００５８】
（第１の実施形態の第２変形例）
以下、本発明の第１の実施形態の第２変形例について図面を参照しながら説明する。
【００５９】
図５は本発明の第１の実施形態の第２変形例に係るスイッチ用半導体装置の断面構成を示している。図５において、図３に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００６０】
図５に示すように、第１変形例との相違点は、単結晶基板３０１にサファイアを用いている点と、第２の化合物層１０３とゲート電極１０５との間に、例えば酸化ガリウム（Ｇａ2Ｏ3）からなり、厚さが約１０ｎｍのゲート絶縁膜３０２が形成されて、いわゆるＭＩＳ型電界効果型トランジスタとして形成されている点である。ここで、ゲート絶縁膜３０２は、酸化ガリウムに限られず、酸化アルミニウム又は窒化アルミニウムを用いることができる。
【００６１】
このように、第２変形例に係るスイッチ用半導体装置はＭＩＳ型であるため、耐圧がより一層高くなるので、スイッチ回路に用いた場合には、振幅が大きい高周波信号を通過させることが可能となる。
【００６２】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００６３】
図６（ａ）は本発明の第２の実施形態に係るスイッチ回路の回路構成を示している。図６（ａ）に示すスイッチ回路は、第１の実施形態又はその各変形例に係るスイッチ用半導体装置のいずれかを１対組み合わせてなり、入力端子ＩＮと出力端子ＯＵＴとの間に直列に接続された第１のＦＥＴ１１と、該第１のＦＥＴ１１に対してシャント接続された第２のＦＥＴ２１とにより構成されている。ゲート幅がＷg1である第１のＦＥＴ１１のゲートには、第１の制御端子ＣＴＬ１との間に第１の抵抗器１２が直列に接続され、ゲート幅がＷg2である第２のＦＥＴ２１のゲートには、第２の制御端子ＣＴＬ２との間に第２の抵抗器２２が直列に接続されている。
【００６４】
図６（ｂ）は第１のＦＥＴ１１がオン状態で且つ第２のＦＥＴ２１がオフ状態の場合の等価回路である。図６（ｂ）に示すように、等価回路はオン抵抗（Ｒon／Ｗg1)とオフ容量（Ｃoff ・Ｗg2)から構成されるＲＣ回路として表現される。さらに、特性インピーダンス１３をＺo とし、動作周波数をｆとする。ここで、第２のＦＥＴ２１におけるゲートのゲート幅Ｗg2が大き過ぎると、入力信号である高周波信号はオフ状態の第２のＦＥＴ２１の等価容量２１Ａに流れ込んで出力されなくなる。
【００６５】
そこで、第２のＦＥＴ２１におけるゲートのゲート幅Ｗg2を１／（２π・ｆ・Ｃoff ・Ｚo ）以下の値に設定することにより、シャント接続された第２のＦＥＴ２１の等価容量２１Ａに出力信号が流れることを防止することができる。
【００６６】
一方、オン状態にある第１のＦＥＴ１１は等価抵抗１１Ａとなり、そのゲート幅Ｗg1を小さくし過ぎると、トランジスタの最大電流Ｉmax で決まる電力と比較して、耐圧Ｖb で決まる最大電力の方が大きくなってしまう。これを防止するために、第１のＦＥＴ１１におけるゲートのゲート幅Ｗg1をＶb ／（Ｉmax ・Ｚo ）以上の値とする。
【００６７】
すなわち、以下の式（１）を持たす範囲で設定する。
【００６８】
Ｖb ／（Ｉmax ・Ｚo ）≦Ｗg1，Ｗg2≦１／（２π・ｆ・Ｃoff ・Ｚo ）  …（１）
これにより、各ＦＥＴ１１、１２の各ゲート幅Ｗg1、Ｗg2が適当な値に設定されるため、入力される高周波信号を有効に伝達することができる。
【００６９】
さらに、第２の実施形態に係るスイッチ回路は、第１の実施形態又はその変形例に係るスイッチ用半導体装置（ＨＦＥＴ）のいずれかを用いているため、ＧａＮ系化合物及び基板材料がＧａＡｓ系化合物と比べて低誘電率であるので、オフ容量Ｃoff が低減する。その結果、低損失特性と高アイソレーション特性とを両立することができる。
【００７０】
（第２の実施形態の一変形例）
以下、本発明の第２の実施形態の一変形例について図面を参照しながら説明する。
【００７１】
図７は本発明の第２の実施形態の一変形例に係るスイッチ回路の回路構成を示している。図７に示すように、本発明の変形例に係るスイッチ回路は、第１の制御端子ＣＴＬ１と第２の制御端子ＣＴＬ２とに対して、例えば電源電圧よりも高い電圧に昇圧された昇圧電圧を印加する昇圧回路４０１が設けられている。
【００７２】
このように、本変形例によると、各制御端子ＣＴＬ１、ＣＴＬ２に昇圧電圧を印加する昇圧回路４０１が付加されているため、各ＦＥＴ１１、２１のゲート電極が単一のゲートを有するシングルゲートであっても、または接続段数が少なくいわゆる多段構成でなくても、大きい振幅の高周波信号を通過させることができる。
【００７３】
さらには、昇圧回路４０１は必ずしも設ける必要はない。なぜなら、従来のＧａＡｓ系ＨＦＥＴを用いたスイッチ回路は、その耐圧が低いため、通常は複数のＨＦＥＴのドレイン・ソース間を直列に接続することにより、トランジスタ１個当たりに印加される電圧が耐圧以下となるように設計する。ところが、本発明に係るＧａＮ系ＨＦＥＴの耐圧は１００Ｖ以上であり非常に高いため、複数のＨＦＥＴを多段に接続する必要がないからである。従って、シングルゲート構成が可能となることにより、集積回路のチップ面積を著しく縮小できるようになる。
【００７４】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【００７５】
図８（ａ）は本発明の第３の実施形態に係るスイッチ回路の回路構成を示している。図８（ａ）に示すスイッチ回路は、第２の実施形態に係るスイッチ回路を１対組み合わせることにより、いわゆるＳＰＤＴ型スイッチ回路を構成している。
【００７６】
すなわち、入力端子ＩＮと第１の出力端子ＯＵＴ１との間に直列接続された第１のＦＥＴ１１と、該第１のＦＥＴ１１にシャント接続された第２のＦＥＴ２１とにより構成される第１のスイッチ回路１０と、入力端子ＩＮと第２の出力端子ＯＵＴ２との間に直列接続された第３のＦＥＴ３１と、該第３のＦＥＴ３１にシャント接続された第４のＦＥＴ４１とにより構成される第２のスイッチ回路３０とを有している。
【００７７】
ゲート幅がＷg1である第１のＦＥＴ１１のゲートには、第１の制御端子ＣＴＬ１との間に第１の抵抗器１２が直列に接続され、ゲート幅がＷg2である第２のＦＥＴ２１のゲートには、第２の制御端子ＣＴＬ２との間に第２の抵抗器２２が直列に接続されている。
【００７８】
同様に、ゲート幅がＷg1である第３のＦＥＴ３１のゲートには、第２の制御端子ＣＴＬ２との間に第３の抵抗器３２が直列に接続され、ゲート幅がＷg2である第４のＦＥＴ４１のゲートには、第１の制御端子ＣＴＬ１との間に第４の抵抗器４２が直列に接続されている。
【００７９】
ＳＰＤＴスイッチ回路は、移動体通信分野で使用される最も基本的なスイッチ回路である。入力端子ＩＮから入力される高周波信号は、その出力先を、第１の制御端子ＣＴＬ１及び第２の制御端子ＣＴＬ２に印加される各電圧を適当な値に設定することにより、第１の出力端子ＯＵＴ１又は第２の出力端子ＯＵＴ２に切り替えることができる。
【００８０】
図８（ｂ）は、第１の制御端子ＣＴＬ１の電圧レベルをハイ電位とし、第２の制御端子ＣＴＬ２の電圧レベルをロウ電位とした場合の等価回路である。すなわち、第１のスイッチ回路１０がオン状態で且つ第２のスイッチ回路３０がオフ状態であり、従って、この場合は、入力される高周波信号は第１の出力端子ＯＵＴ１に出力される。ここで、Ｒonは各ＦＥＴ１１、４１がオン状態での単位ゲート幅当たりのオン抵抗であり、Ｃoff は各ＦＥＴ２１、３１がオフ状態でのオフ容量である。
【００８１】
一般にＧａＮ系ＨＦＥＴのオン抵抗Ｒonは３Ωｍｍ〜４Ωｍｍと、ＧａＡｓ系ＨＦＥＴと比較して高いため、スイッチ回路に応用する場合には、この高いオン抵抗が問題となる。
【００８２】
本願発明者らは、種々の検討の結果、この高いオン抵抗は主にオーミック電極のコンタクト抵抗の値が１×１０-5Ωｃｍ2 と高いことが原因であることを突き止めている。
【００８３】
以下、ＳＰＤＴスイッチ回路を構成する各ＦＥＴにおけるオーミック電極を低減する製造方法について図面に基づいて説明する。
【００８４】
図９（ａ）及び図９（ｂ）は本発明の第３の実施形態に係るスイッチ回路を構成するスイッチ用半導体装置（ＨＦＥＴ）のオーミック電極の製造方法の工程順の断面構成を示している。ここでは、図５に示したスイッチ用半導体装置を例に挙げ、図５に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００８５】
まず、図９（ａ）に示すように、例えば、有機金属気相成長（Metal Organic Vapor Phase Epitaxy:ＭＯＶＰＥ）法により、サファイアからなる単結晶基板３０１の上に、ＡｌＮからなる第３の化合物層２０１、ＧａＮからなる第１の化合物層１０２及びＡｌＧａＮからなる第２の化合物層１０３を順次エピタキシャル成長する。その後、例えば化学気相堆積（Chemical Vapor Deposition:ＣＶＤ）法により、第２の化合物層１０３の上に酸化シリコンからなるマスク膜５０１を形成する。続いて、リソグラフィ及びドライエッチングにより、マスク膜５０１におけるオーミック電極形成領域に対して第２の化合物層１０３を選択的に露出する開口部を形成し、形成した開口部に例えば蒸着法によりシリコン（Ｓｉ）からなるドープ材５０２を充填するように形成する。続いて、この状態で、温度が約１０００℃の窒素雰囲気で、４０分間程度のアニールを施す。
【００８６】
次に、マスク膜５０１及びドープ材５０２を除去し、その後、リソグラフィにより、オーミック電極形成領域を開口するレジストパターン（図示せず）を形成する。続いて、形成したレジストパターンの上に、例えば蒸着法により、オーミック電極形成用のチタン及びアルミニウムを順次蒸着し、その後、レジストパターンをリフトオフすることにより、図９（ｂ）に示すように、オーミック電極１０４を形成する。このとき、第２の化合物層１０３における各オーミック電極１０４の下側の領域には、窒素雰囲気のアニールによって、ドープ材５０２からシリコン（Ｓｉ）が固相拡散してなるｎ型ドープ領域５０２ａが形成される。
【００８７】
なお、酸化シリコンからなるマスク膜５０１の除去には、ドライエッチングの場合には、フルオロカーボン系のエッチングガスを用い、シリコンからなるドープ材の除去には、塩素又は臭素を含むエッチングガスを用いる。
【００８８】
図１０に第２の化合物層１０３に対するシリコンのドープの有無による不純物濃度プロファイルを示す。ここでは、２次イオン質量分析（Secondary Ion Mass Spectroscopy:SIMS）法を用いている。図１０に示すように、シリコンのドープによって、第２の化合物層１０２中のシリコン濃度は、上面近傍において２×１０20ｃｍ-3から３×１０21ｃｍ-3に増大していることが分かる。なお、ここでの２×１０20ｃｍ-3の濃度を持つシリコン（Ｓｉ）は、エピタキシャル成長時にドープされている。
【００８９】
図１１にコンタクト抵抗ρc のアニール時間（ドーピング時間）依存性を示す。図１１に示すように、コンタクト抵抗ρc は、シリコンをドープしない場合の１×１０-5Ωｃｍ2 から１．２×１０-6Ωｃｍ2 にまで、約１桁だけ低減できていることが分かる。
【００９０】
次に、第３の実施形態においては、スイッチ用半導体装置に対してそのオン抵抗Ｒonをさらに低減するために、ドレインとソースとの間隔Ｌsdを小さくしている。
【００９１】
図１２にオン抵抗Ｒonのドレイン・ソース間の間隔Ｌsd依存性を示す。図１２から分かるように、シリコンをドープすると、ドープしない場合と比べて、オン抵抗Ｒonは約５０％低減できる。
【００９２】
次に、オン抵抗Ｒonが１．８６Ωｍｍで且つオフ容量Ｃoff が０．３５ｐＦ／ｍｍのスイッチ用半導体装置（ＨＦＥＴ）を作製し、図８（ｂ）に示す等価回路から、回路シミュレータを用いて、挿入損失を最小とする第１のＦＥＴ１１のゲート幅Ｗg1と、第２のＦＥＴ２１のゲート幅Ｗg2とを検証した結果を示す。
【００９３】
図１３（ａ）は動作周波数が１ＧＨｚにおける挿入損失特性のゲート幅Ｗg1、Ｗg2依存性を表わし、図１３（ｂ）は動作周波数が１ＧＨｚにおけるアイソレーション特性のゲート幅Ｗg1、Ｗg2依存性を表わしている。図１３（ａ）から、０．１５ｄＢ以下の最小の挿入損失を与えるゲート幅Ｗg1、Ｗg2は、ゲート幅Ｗg1においては１．５ｍｍから２ｍｍ程度で、ゲート幅Ｗg2においては０．１６ｍｍから０．５ｍｍ程度であり、十分に低い損入損失である。
【００９４】
これに対し、図１３（ｂ）からは、上述した最小の挿入損失を与えるゲート幅Ｗg1、Ｗg2の組み合わせにおいて、そのアイソレーション特性は３０ｄＢ以下であり、十分に良好な値であることが分かる。
【００９５】
その上、第３の実施形態に係る各ＦＥＴは、１段構成であるため、チップサイズをＧａＡｓ系化合物を用いたスイッチ回路の４０％にまで低減することが可能となる。
【００９６】
なお、ここでは、第１のスイッチ回路１０に対して説明したが、回路の対称性から第２のスイッチ回路３０に対しても同様の構成である。
【００９７】
次に、上記のように作製したＦＥＴを用いて構成したＳＰＤＴ型のスイッチ回路の高周波特性について説明する。ここでは、スイッチ回路の高周波特性をオンウェハで、測定周波数を１ＧＨｚとする高周波プローブを用いて行なった。
【００９８】
図１４に挿入損失特性とアイソレーション特性との第２のＦＥＴ２１のゲート幅Ｗg2依存性を示す。図１４から、ゲート幅Ｗg2を大きくすることにより、挿入損失をほとんど犠牲にすることなく、アイソレーションを大幅に改善できることが分かる。この傾向は、上述したシミュレーション結果と一致する。すなわち、ゲート幅Ｗg1、Ｗg2をそれぞれ２．０ｍｍ、０．６ｍｍとした場合には、挿入損失は０．２６ｄＢで、且つアイソレーションは２７ｄＢである。これらの値はＧａＡｓ系ＨＦＥＴによるスイッチ回路と同等の特性である。
【００９９】
次に、作製したＳＰＤＴ型スイッチ回路の入出力特性を説明する。
【０１００】
図１５に示すように、第１の制御端子ＣＴＬ１及び第２の制御端子ＣＴＬ２に印加する制御電圧Ｖc を２２Ｖ及び０Ｖとした場合に、スイッチング可能な信号電力は約４３Ｗに達しており、入力電力が極めて大きい高周波信号をスイッチングすることができる。これは典型的なＧａＡｓ系スイッチ回路の約１０倍の値である。
【０１０１】
図１６にスイッチング可能なＲＦ信号電力を表わす、一般にピークワンディービーと呼ばれる１ｄＢコンプレッションポイントＰ1dB の制御電圧依存性を示す。図１４に示すように、制御電圧Ｖc を高くするにつれて、Ｐ1dB は増大しており、制御電圧の値が２２Ｖで約４３Ｗに達している。これは、Ｐ1dB がＨＦＥＴのしきい値電圧Ｖthで制限されていることを示している。このレベルのＰ1dB を従来のＧａＡｓ系スイッチ回路で実現するには、多段回路構成が必要となり、チップサイズが大きくなるだけでなく、挿入損失特性も悪化する。
【産業上の利用可能性】
【０１０２】
本発明に係るスイッチ用半導体装置及びスイッチ回路は、該スイッチ用半導体装置及びスイッチ回路を構成する電界効果型トランジスタのオフ容量の低減とオン抵抗の低減とを両立することができ、また、ゲート幅を適当な値に設定できるため、挿入損失が小さく且つアイソレーション特性を高くすることができるという効果を有し、携帯電話機等の高周波通信機器等に有用である。
【図面の簡単な説明】
【０１０３】
【図１】本発明の第１の実施形態に係るスイッチ用半導体装置（ＨＦＥＴ）を示す構成断面図である。
【図２】本発明の第１の実施形態に係るスイッチ用半導体装置において、単結晶基板に炭化シリコン又はサファイアを用いた場合のオフ容量のバイアス依存性をＧａＡｓ系ＨＦＥＴと比較して表わしたグラフである。
【図３】本発明の第１の実施形態の第１変形例に係るスイッチ用半導体装置を示す構成断面図である。
【図４】本発明の第１の実施形態の第１変形例に係るスイッチ用半導体装置において、単結晶基板に炭化シリコン又はサファイアを用いた場合のオフ容量の窒化アルミニウム層の厚さ依存性をＧａＡｓ系ＨＦＥＴと比較して表わしたグラフである。
【図５】本発明の第１の実施形態の第２変形例に係るスイッチ用半導体装置を示す構成断面図である。
【図６】（ａ）及び（ｂ）は本発明の第２の実施形態に係るスイッチ回路を示し、（ａ）は回路図であり、（ｂ）は（ａ）の等価回路図である。
【図７】本発明の第２の実施形態の一変形例に係るスイッチ回路を示す回路図である。
【図８】（ａ）及び（ｂ）は本発明の第３の実施形態に係るスイッチ回路を示し、（ａ）は回路図であり、（ｂ）は（ａ）の等価回路図である。
【図９】（ａ）及び（ｂ）は本発明の第３の実施形態に係るスイッチ回路を構成するスイッチ用半導体装置におけるオーミック電極の製造方法を示す工程順の断面構成を示している。
【図１０】本発明の第３の実施形態に係るスイッチ回路を構成するスイッチ用半導体装置におけるＡｌＧａＮ層に対するシリコンのドープの有無による不純物濃度プロファイルを示すグラフである。
【図１１】本発明の第３の実施形態に係るスイッチ回路を構成するスイッチ用半導体装置のオーミック電極のコンタクト抵抗におけるアニール（ドープ）時間依存性を示すグラフである。
【図１２】本発明の第３の実施形態に係るスイッチ回路を構成するスイッチ用半導体装置におけるオン抵抗のソース・ドレイン間隔依存性を示すグラフである。
【図１３】（ａ）及び（ｂ）は本発明の第３の実施形態に係るスイッチ回路を構成するスイッチ用半導体装置の電気的特性のゲート幅依存性を示すグラフを示し、（ａ）は挿入損失特性であり、（ｂ）はアイソレーション特性である。
【図１４】本発明の第３の実施形態に係るスイッチ回路を構成するシャント接続されるスイッチ用半導体装置における挿入損失特性のゲート幅依存性を示すグラフである。
【図１５】本発明の第３の実施形態に係るスイッチ回路における入出力特性を示すグラフである。
【図１６】本発明の第３の実施形態に係るスイッチ回路におけるＰ1dB の制御電圧依存性を示すグラフである。
【図１７】従来の高周波用スイッチ回路を示す回路図である。
【符号の説明】
【０１０４】
１０    第１のスイッチ回路
３０    第２のスイッチ回路
１１    第１のＦＥＴ（直列接続）
１１Ａ  等価抵抗
１２    第１の抵抗器
１２Ａ  等価容量
１３    特性インピーダンス
２１    第２のＦＥＴ（シャント接続）
２２    第２の抵抗器
３１    第３のＦＥＴ（直列接続）
３２    第３の抵抗器
４１    第４のＦＥＴ（シャント接続）
４２    第４の抵抗器
ＩＮ    入力端子
ＯＵＴ  出力端子
ＯＵＴ１  第１の出力端子
ＯＵＴ２  第２の出力端子
ＣＴＬ１  第１の制御端子
ＣＴＬ２  第２の制御端子
１０１    単結晶基板（炭化シリコン）
１０２    第１の化合物層
１０３    第２の化合物層
１０４    オーミック電極
１０５    ゲート電極
１０６    第１の層間絶縁膜
１０７    第２の層間絶縁膜
１０８    抵抗素子（抵抗器）
１０９    配線
２０１    第３の化合物層
３０１    単結晶基板（サファイア）
４０１    昇圧回路
５０１    マスク膜
５０２    ドープ材
５０２ａ  ｎ型ドープ領域
【図１】
2005101565.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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