(57)【要約】【課題】  ＤＲＡＭのリフレッシュ特性を向上させた半導体装置およびこの半導体装置の製造方法を提供する。【解決手段】  半導体装置は、シリコン基板１の表面に形成されたゲート酸化膜３と、ゲート酸化膜３の側方に形成されたサイドウォール絶縁膜１０と、サイドウォール絶縁膜１０の下方のシリコン基板１の表面に形成されたソース・ドレイン領域９と、サイドウォール絶縁膜１０の側方に形成され、ソース・ドレイン領域９に電気的に接続するプラグ１５とを備え、シリコン基板１の表面のうち、ソース・ドレイン領域９が形成されている部分は、シリコン基板１の表面のうち、ゲート酸化膜３が覆っている部分より低い位置に形成されている。【選択図】        図１
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【特許請求の範囲】
【請求項１】
シリコン基板の表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の側方に形成されたサイドウォール絶縁膜と、
前記サイドウォール絶縁膜の下方の前記シリコン基板の表面に形成されたソース・ドレイン領域と、
前記サイドウォール絶縁膜の側方に形成され、前記ソース・ドレイン領域に電気的に接続するプラグと
を備え、
前記シリコン基板の表面のうち、前記ソース・ドレイン領域が形成されている部分は、前記シリコン基板の表面のうち、前記ゲート絶縁膜が覆っている部分より低い位置に形成された、半導体装置。
【請求項２】
前記シリコン基板の表面は、前記ソース・ドレイン領域が形成されている部分において、前記ゲート絶縁膜の側から前記プラグの底面の側に向かって、徐々に低くなるように形成されたテーパ部を含む、請求項１に記載の半導体装置。
【請求項３】
前記ゲート絶縁膜の側面と前記シリコン基板の上面とに沿うように形成された酸化部を備え、
前記シリコン基板は、前記プラグの底面が前記酸化部の底部の最も深い位置より下方に位置するように形成された凹部を表面に含む、請求項１または２のいずれかに記載の半導体装置。
【請求項４】
シリコン基板の主表面に積層された絶縁層および電極層にエッチングを行なって、ゲート部を形成する第１エッチング工程を含み、
前記第１エッチング工程は、前記シリコン基板の内部に入り込むようにエッチングを行なう、半導体装置の製造方法。
【請求項５】
前記ゲート部の側方にサイドウォール絶縁膜を形成する工程と、
前記サイドウォール絶縁膜を取囲むように、窒化膜を形成する窒化膜形成工程と、
前記窒化膜形成工程の後に、前記窒化膜のエッチングを行なう第２エッチング工程と
を含み、
前記第２エッチング工程は、前記シリコン基板の内部に入り込むようにエッチングを行なう、請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、ＤＲＡＭに関する。
【背景技術】
【０００２】
メモリは、デジタル情報を記憶し、必要なときに情報を読出して外部の処理装置に転送する機能を持ったデバイスである。メモリの中にはＭＯＳメモリがあり、その中にはダイナミックメモリ（ＤＲＡＭ：Dynamic Random Access Memory）と呼ばれるものがある。ＤＲＡＭのデータの有無は、ストレージノードのキャパシタに電荷があるかないかで判断されるが、ストレージノードに蓄えられた電荷は、時間とともに、キャパシタ、チャンネルおよびｐｎ接合部から徐々にリークしてしまう。このため、ＤＲＡＭは、一定時間毎に情報のリフレッシュが必要である。リフレッシュは、蓄えられた電荷がリークして、データが読み込めなくなる前に、再度のデータの書き込みを行なう動作である。ストレージノードに蓄えられた電荷のリーク量が多いと、リフレッシュを行なう時間間隔が短くなり、リーク量が少ないほどリフレッシュを行なう時間間隔が長くなる。この特性をＤＲＡＭのリフレッシュ特性といい、リフレッシュを行なう時間間隔は長い方が好ましい。
【０００３】
特開平６−１８８２１６号公報には、配線の接続孔の面積の縮小に伴う電気的、機械的信頼性の低下、コンタクト抵抗の増大等の問題の解決を図った半導体装置が開示されている。この半導体装置は、シリコン基体に、接続孔に通じる斜面を有する凹部が形成され、シリコン基体の配線接続部に、接続孔および凹部を通じて配線の接続がなされた構成を有している。この半導体装置は、シリコン基体の配線接続部に斜面を有する凹部を設けたので、接続孔を通じて接続する配線の接触面積が大きくなり、コンタクト抵抗の増大を低減できる、というものである。また、コンタクト面積を大きくしたことにより、電気的、機械的に配線の接続を安定にすることができる、というものである。
【特許文献１】特開平６−１８８２１６号公報（第３−７頁、第１−５図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年では、半導体装置の高集積化および微細化が進んでいる。リフレッシュ特性を向上するためには、メモリセルのｐｎ接合部のリークを低減することが考えられ、ｐｎ接合部のリークを低減するためには、ｐｎ接合部における電界を緩和することが有効である。すなわち、ｐｎ接合部での濃度勾配を緩くすることが有効である。電界の緩和を行なうためには、ＢＳプラグ（ＢＬコンタクトとＳＮコンタクトとの総称をいい、本明細書においては、単に「プラグ」という。）のリン（Ｐ）濃度を上げることが効果的である。
【０００５】
しかし、プラグのリン濃度を上げるとトランジスタのパンチスルーマージンが低下するという問題がある。ＤＲＡＭのメモリセルの構造は、ゲート部のサイドウォールである窒化膜を、ゲート部の側壁に形成した後にプラグを形成している。この構造では、素子の微細化が進むにつれて、ゲート部の下側のエッジ部分と隣接するプラグの底面のエッジ部分までの距離が近くなるため、プラグに含まれるリンが拡散して、ソース領域とドレイン領域との間でリーク電流が流れ易くなるという問題がある。このため、トランジスタのパンチスルーマージンを確保するためには、プラグのリン濃度を上げることが困難という問題があった。
【０００６】
また、半導体装置の微細化が進むと、プラグとソース領域またはドレイン領域（本明細書および請求の範囲においては、ソース領域またはドレイン領域のことを「ソース・ドレイン領域」という。）との接触面積が小さくなるため、この部分の抵抗が増大して、Ｉｄ（ドレイン電流）が減少してしまうという問題があった。上記の特許文献１に開示されている半導体装置においても、プラグとソース・ドレイン領域との接触面積は大きくできるものの、プラグのリン濃度を上げるということまでは考慮されておらず、パンチスルーマージンの低下が生じるという問題があった。
【０００７】
本発明の目的は、上記の問題点を解決するためになされたものであり、ＤＲＡＭのリフレッシュ特性を向上させた半導体装置およびこの半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、本発明に基づく半導体装置は、シリコン基板の表面に形成されたゲート絶縁膜と、上記ゲート絶縁膜の側方に形成されたサイドウォール絶縁膜と、上記サイドウォール絶縁膜の下方の上記シリコン基板の表面に形成されたソース・ドレイン領域と、上記サイドウォール絶縁膜の側方に形成され、上記ソース・ドレイン領域に電気的に接続するプラグとを備え、上記シリコン基板の表面のうち、上記ソース・ドレイン領域が形成されている部分は、上記シリコン基板の表面のうち、上記ゲート絶縁膜が覆っている部分より低い位置に形成されている。
【０００９】
上記目的を達成するため、本発明に基づく半導体装置の製造方法は、シリコン基板の主表面に積層された絶縁膜および電極層にエッチングを行なって、ゲート部を形成する第１エッチング工程を含み、上記第１エッチング工程は、上記シリコン基板の内部に入り込むようにエッチングを行なう。
【発明の効果】
【００１０】
本発明によれば、ＤＲＡＭのリフレッシュ特性を向上させた半導体装置を提供することができる。また、この半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１１】
（実施の形態１）
（装置の構成）
図１から図１０を参照して、本発明に基づく実施の形態１における半導体装置および半導体装置の製造方法について説明する。
【００１２】
図１は、本実施の形態における半導体装置の断面図である。半導体装置は、ｐ型のシリコン基板１の上面に形成されている。シリコン基板１の上面には、局所的に分離酸化膜２が形成され、分離酸化膜２同士の間に、ＭＯＳ構造を有するトランジスタが形成されている。シリコン基板１の主表面にはゲート部１８が形成されている。ゲート部１８は、ゲート絶縁膜としてのゲート酸化膜３、ポリシリコンとＷＳｉとが積層されて形成されたゲート電極膜５およびＴＥＯＳ酸化膜６を含む。ゲート部１８の側面には、酸化部８が形成されている。ゲート部１８の上面には、窒化膜７，１１を介して、層間絶縁膜１２が形成されている。ゲート部１８の側方には、ゲート部１８を挟むように、サイドウォール絶縁膜１０が形成されている。サイドウォール絶縁膜１０の側方には、窒化膜１１が形成されている。ゲート酸化膜３の真下には、ＢやＢＦ2などのｐ型不純物が注入されたチャンネル領域４が形成されている。
【００１３】
シリコン基板１の表面において、ゲート部１８が形成されている領域の両側の側方には、ｎ型不純物が注入されたソース・ドレイン領域９が形成されている。ソース・ドレイン領域９は、サイドウォール絶縁膜１０の下方に位置している。サイドウォール絶縁膜１０の側方には、ソース・ドレイン領域９との導通をとるために、上側から貫通しているプラグ１５が形成されている。プラグ１５には、ｎ型不純物としてのリンが注入されている。ソース・ドレイン領域９の領域内部において、プラグ１５の真下には、リンなどのｎ型不純物が注入された注入領域１４が、シリコン基板１の表面から下側に向かって形成されている。
【００１４】
本実施の形態における半導体装置は、シリコン基板１の表面のうち、ソース・ドレイン領域９が形成されている部分は、シリコン基板１の表面のうち、ゲート絶縁膜としてのゲート酸化膜３が覆っている部分より低い位置に形成されている。すなわち、ゲート部１８が形成されたシリコン基板の表面の部分よりも深い位置に、ソース・ドレイン領域９が形成された表面の部分が配置されている。酸化部８は、この深くなった部分に沿って形成され、サイドウォール絶縁膜１０および窒化膜１１も、この深くなった部分の形状に沿って形成されている。したがって、酸化部８とソース・ドレイン領域９との境界は、シリコン基板１とゲート酸化膜３との境界より下方に位置している。
【００１５】
（作用・効果）
本実施の形態における半導体装置において、ゲート電極としてのゲート電極膜５に電圧を印加することによって、チャンネル領域４を通じてソース領域とドレイン領域との間に電流が流れることや、本装置の部分の上側にはビットラインまたはストレージノードが形成され、データの書きこみ等が行なわれることは従来の技術に基づく半導体装置と同様である。
【００１６】
従来の技術に基づく半導体装置は、ソース・ドレイン領域９が形成されているシリコン基板１の表面またはプラグ１５の底面と、シリコン基板１およびゲート酸化膜３の境界面とは、略同一の高さであった。これに対して、本実施の形態における半導体装置は、シリコン基板１の表面において、ソース・ドレイン領域９が形成されている部分が、ゲート酸化膜３が覆っている部分より低い位置に形成されている。この構成を採用することによって、ゲート部１８の底面からプラグ１５の底面までの最短距離を長くすることができる。したがって、プラグ１５に注入されるｎ型不純物のリン濃度を大きくしても、パンチスルーマージンが低下することを防止でき、この結果、プラグのリン濃度を大きくして、リフレッシュ特性が向上した半導体装置を提供することができる。
【００１７】
（製造方法）
図２から図１０を参照して、本実施の形態における半導体装置の製造方法について説明する。
【００１８】
図２に示すように、ｐ型のシリコン基板１の主表面上に、分離酸化膜２を形成して素子分離領域を形成する。トレンチ分離された領域の上面に、ゲート酸化膜３を形成する。この後に、ｐ型不純物であるＢやＢＦ2などの不純物注入によって、チャンネルドープを行なってチャンネル領域４を形成する。
【００１９】
次に、図３に示すように、ゲート酸化膜３と分離酸化膜２との上面に、２００Å〜７００Å程度の膜厚を有するポリシリコンおよびＷＳｉからなるゲート電極膜５を形成する。ゲート電極膜５の上面に、約５００Åの膜厚を有するＴＥＯＳ（etra ethyl ortho silicate）酸化膜６を形成する。さらに、ＴＥＯＳ酸化膜６の上面に、ハードマスク材料である窒化膜７を形成する。窒化膜７の膜厚は約１０００Åである。
【００２０】
次に、図４に示すように、フォトプロセスでレジストマスクを形成したのちに、ハードマスクエッチングを行なうことによって、ハードマスクのパターニングを行なう。
【００２１】
次に、図５に示すように、パターニングしたハードマスクを用いて、シリコン基板１の主表面に形成された絶縁膜としてのゲート酸化膜３およびＴＥＯＳ酸化膜６と電極層としてのゲート電極膜５に対してエッチングを行なう。従来の技術においては、このエッチングの工程において、シリコン基板１の主表面上でエッチングを停止していたが、本発明における半導体装置の製造方法においては、シリコン基板１の内部にまで入り込むようにエッチングを行なう。次に、ＲＴＯ（Rapid Thermal Oxidation 急速熱酸化）などの方法によって、ゲート部１８とシリコン基板１の主表面上を酸化する。その後、ＰやＡｓなどのｎ型不純物を注入することによって、ソース・ドレイン領域９を形成する。
【００２２】
次に、図６に示すように、１００〜２００Å程度の膜厚の窒化膜を堆積させた後に、異方性エッチングによって、サイドウォール絶縁膜１０を形成する。窒化膜を堆積する際の熱処理によって、破線２０に示すように、ソース・ドレイン領域９に注入された不純物がシリコン基板１内で拡散する。
【００２３】
次に、図７に示すように、１００〜２００Å程度の膜厚の窒化膜１１を、シリコン基板１、サイドウォール絶縁膜１０およびゲート部１８の周りに堆積させる。
【００２４】
次に、図８に示すように、ＢＰＴＥＯＳ（boro phospho tetra ethyl ortho silicate）などの層間絶縁膜１２を堆積した後に、フォトレジスト法および異方性ドライエッチングによって、ホール１３を形成する。
【００２５】
次に、図９に示すように、ホール１３の底部における酸化部８を除去するために、再び異方性ドライエッチングを行なって、シリコン基板１の表面を露出させる。この後に、ＰやＡｓなどのｎ型の不純物の注入を行なう。このように、注入領域１４を形成する。
【００２６】
この後に、図１０に示すように、プラグの材料となるポリシリコンをホール１３の内部に充填して、全面エッチバックまたはＣＭＰ（Chemical Mechanical Polishing Planarization）を行なうことによって、プラグ１５を形成する。
【００２７】
このように、シリコン基板の主表面に積層された絶縁膜および電極層にエッチングを行なってゲート部を形成する際に、シリコン基板の一部を除去する深さまでエッチングを行なうことによって、本実施の形態における半導体装置を製造することができる。換言すれば、シリコン基板の主表面に積層された絶縁膜および電極層にエッチングを行なって、ゲート部を形成する第１エッチング工程を含み、第１エッチング工程は、シリコン基板の内部に入り込むようにエッチングを行なう方法を採用することによって、本実施の形態における半導体装置を製造することができる。
【００２８】
（実施の形態２）
（装置の構成）
図１１および図１２を参照して、本発明に基づく実施の形態２における半導体装置について説明する。
【００２９】
図１１は、本実施の形態におけるゲート部の部分拡大断面図である。シリコン基板１の主表面上にゲート部１８が形成され、ゲート部１８の側方に、酸化部８を介してサイドウォール絶縁膜１０が形成され、さらに、サイドウォール絶縁膜１０の側面に、窒化膜１１が形成されていることは実施の形態１における半導体装置と同様である。ゲート酸化膜３がシリコン基板１の表面において、ソース・ドレイン領域９が形成されている表面の位置より高い位置に形成されていることも実施の形態１における半導体装置と同様である。
【００３０】
本実施の形態における半導体装置は、シリコン基板１の表面に、ゲート絶縁膜としてのゲート酸化膜３の側から、プラグ１５の底面の側に近づくにつれて、徐々に低くなるように形成されているテーパ部１６を含む。すなわち、本実施の形態におけるシリコン基板１の表面は、ゲート部１８からプラグ１５の底面の側に向う部分が傾斜するように形成されている。注入領域１４は、プラグ１５の底面の下側に形成されている。ソース・ドレイン領域９は、テーパ部１６に沿うように形成されている。酸化部８およびサイドウォール絶縁膜１０は、テーパ部１６の傾斜した部分の上面に沿うように形成されている。
【００３１】
その他の構成については、実施の形態１における半導体装置と同様であるので、ここでは説明を繰返さない。
【００３２】
（作用・効果）
図１２は、本発明に基づく半導体装置の作用および効果の説明図である。図１２（ａ）は実施の形態１におけるプラグ１５の底面の部分の拡大断面図であり、（ｂ）は本実施の形態におけるプラグ１５の底面の部分の拡大断面図である。図１２（ａ）に示すように、本発明における半導体装置は、プラグ１５の底面のエッジ部から、ゲート部１８の底面のエッジ部までの距離２５を従来の技術に基づく半導体装置より長くすることができ、プラグ１５に含まれるリンが、チャンネル領域４まで拡散することを抑制できる。本実施の形態における半導体装置は、図１２（ｂ）に示すように、シリコン基板１にテーパ部１６を形成することによって、プラグ１５の底面のエッジ部から、ゲート部１８の底面のエッジ部までの距離２６がさらに長くなる。したがって、プラグ１５に含まれるリンが拡散して、チャンネル領域４に到達することを抑制する効果を大きくすることができる。
【００３３】
その他の作用および効果については、実施の形態１における半導体装置と同様であるのでここでは説明を繰返さない。
【００３４】
（製造方法）
本実施の形態における半導体装置は、実施の形態１における半導体装置の製造方法のうち、図４および図５におけるゲート部を形成する工程において、底面がテーパ状になるように、エッチングを行なうことによって製造することができる。その他の製造方法については、実施の形態１における半導体装置と同様であるので、ここでは説明を繰返さない。
【００３５】
（実施の形態３）
（装置の構成）
図１３を参照して、本発明に基づく実施の形態３における半導体装置について説明する。
【００３６】
図１３は、本実施の形態におけるゲート部の部分拡大断面図である。シリコン基板１の主表面上にゲート部１８が形成され、ゲート部１８の側面に、酸化部８、サイドウォール絶縁膜１０および窒化膜１１を介して、プラグ１５が形成されていることは、実施の形態２における半導体装置と同様である。シリコン基板１の表面にテーパ部１６が形成され、酸化部８やサイドウォール絶縁膜１０が、テーパ部１６の形状に沿って形成されていることも実施の形態２における半導体装置と同様である。
【００３７】
本実施の形態における半導体装置のシリコン基板１は、プラグ１５の底面が酸化部８の底部の最も深い位置よりさらに下方に位置するように形成された凹部１７を含んでいる。凹部１７は、酸化部８に挟まれ、断面が角型になるように形成されている。凹部１７は、注入領域１４の内部に進入するように形成されている。
【００３８】
その他の構成については実施の形態２における半導体装置と同様であるのでここでは説明を繰返さない。
【００３９】
（作用・効果）
本実施の形態における半導体装置は、凹部１７が形成されていることによって、プラグ１５と注入領域１４との接触面積を大きくすることができる。したがって、プラグ１５と注入領域１４との接触抵抗を小さくすることができ、十分なドレイン電流（Ｉｄ）を確保することができる。特に、実施の形態２における半導体装置のように、テーパ部１６を形成して、プラグ１５のエッジ部からゲート部１８のエッジ部までの距離を長くした場合は、プラグ１５と注入領域１４との接触面積が小さくなるため、ドレイン電流を確保する効果が顕著になる。
【００４０】
本実施の形態においては、凹部は断面が長方形になるように形成されているが、特にこの形態に限られず、たとえば、凹部の断面が円弧形状であってもよい。
【００４１】
その他の作用および効果については、実施の形態２における半導体装置と同様であるので、ここでは説明を繰返さない。
【００４２】
（製造方法）
本実施の形態における半導体装置は、実施の形態１の製造方法のうち、図９における酸化部８のエッチングを行なう工程において、シリコン基板の一部を除去する深さまでエッチングを行なうことによって、凹部１７を形成することができる。すなわち、ゲート部の側方にサイドウォール絶縁膜を形成する工程と、サイドウォール絶縁膜を取囲むように、窒化膜を形成する窒化膜形成工程と、窒化膜形成工程の後に、窒化膜のエッチングを行なう第２エッチング工程とを含み、第２エッチング工程は、シリコン基板の内部に入り込むようにエッチングを行なうことによって、本実施の形態における半導体装置を製造することができる。
【００４３】
その他の製造方法については実施の形態２における半導体装置と同様であるので、ここでは説明を繰返さない。
【００４４】
なお、今回開示した上記の実施の形態はすべての点で例示であって制限的なものではない。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むものである。
【図面の簡単な説明】
【００４５】
【図１】本発明に基づく実施の形態１における半導体装置の断面図である。
【図２】本発明に基づく実施の形態１における半導体装置の製造方法の第１工程を説明する断面図である。
【図３】本発明に基づく実施の形態１における半導体装置の製造方法の第２工程を説明する断面図である。
【図４】本発明に基づく実施の形態１における半導体装置の製造方法の第３工程を説明する断面図である。
【図５】本発明に基づく実施の形態１における半導体装置の製造方法の第４工程を説明する断面図である。
【図６】本発明に基づく実施の形態１における半導体装置の製造方法の第５工程を説明する断面図である。
【図７】本発明に基づく実施の形態１における半導体装置の製造方法の第６工程を説明する断面図である。
【図８】本発明に基づく実施の形態１における半導体装置の製造方法の第７工程を説明する断面図である。
【図９】本発明に基づく実施の形態１における半導体装置の製造方法の第８工程を説明する断面図である。
【図１０】本発明に基づく実施の形態１における半導体装置の製造方法の第９工程を説明する断面図である。
【図１１】本発明に基づく実施の形態２における半導体装置の部分拡大断面図である。
【図１２】本発明に基づく実施の形態２における半導体装置の作用および効果を説明する図であり、（ａ）は実施の形態１における半導体装置の部分拡大断面図、（ｂ）は実施の形態２における半導体装置の部分拡大断面図である。
【図１３】本発明に基づく実施の形態３における半導体装置の部分拡大断面図である。
【符号の説明】
【００４６】
１  シリコン基板、２  分離酸化膜、３  ゲート酸化膜、４  チャンネル領域、５  ゲート電極膜、６  ＴＥＯＳ酸化膜、７，１１  窒化膜、８  酸化部、９  ソース・ドレイン領域、１０  サイドウォール絶縁膜、１２  層間絶縁膜、１３  ホール、１４  注入領域、１５  プラグ、１６  テーパ部、１７  凹部、１８  ゲート部、２０  破線、２５，２６  距離。
【図１】
2005101465.tif 000003
【図２】
2005101465.tif 000004
【図３】
2005101465.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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