(57)【要約】    【課題】  読み出しマージンの大きい強誘電体メモリ装置を提供する。    【解決手段】  所定のデータを記憶する第１の強誘電体キャパシタを有する第１のメモリセルに接続された第１のビット線と、所定のデータと相補のデータを記憶する第２の強誘電体キャパシタを有する第２のメモリセルに接続された第２のビット線と、ドレインが第１のビット線に接続され、ゲートが第２のビット線に接続された第１のｎ型ＭＯＳトランジスタと、ドレインが第２のビット線及びゲートに接続され、ゲートが第１のビット線及び第１のｎ型ＭＯＳトランジスタのドレインに接続された第２のｎ型ＭＯＳトランジスタと、第１のｎ型ＭＯＳトランジスタのソース及び第２のｎ型ＭＯＳトランジスタのソースを接地するか否かを制御するスイッチとを備えた強誘電体メモリ装置。【選択図】  図１
2005259194.tif 000002
【特許請求の範囲】
【請求項１】
所定のデータを記憶する第１の強誘電体キャパシタを有する第１のメモリセルに接続された第１のビット線と、
前記所定のデータと相補のデータを記憶する第２の強誘電体キャパシタを有する第２のメモリセルに接続された第２のビット線と、
ドレインが前記第１のビット線に接続され、ゲートが前記第２のビット線に接続された第１のｎ型ＭＯＳトランジスタと、
ドレインが前記第２のビット線及び前記ゲートに接続され、ゲートが前記第１のビット線及び前記第１のｎ型ＭＯＳトランジスタの前記ドレインに接続された第２のｎ型ＭＯＳトランジスタと、
前記第１のｎ型ＭＯＳトランジスタのソース及び前記第２のｎ型ＭＯＳトランジスタのソースを接地するか否かを制御するスイッチと
を備えたことを特徴とする強誘電体メモリ装置。
【請求項２】
前記第１のメモリセル及び前記第２のメモリセルに接続されたプレート線と、
前記プレート線の電位を制御するプレート線制御部と
をさらに備え、
前記スイッチは、前記プレート線制御部が前記プレート線を選択するか否かを示すプレート線選択信号に基づいて、前記ソースを接地するか否かを制御することを特徴とする請求項１に記載の強誘電体メモリ装置。
【請求項３】
前記スイッチは、前記プレート線選択信号を遅延させたプレート線遅延信号に基づいて、前記ソースを接地するか否かを制御することを特徴とする請求項２に記載の強誘電体メモリ装置。
【請求項４】
前記プレート線選択信号及び当該プレート線選択信号を遅延させたプレート線遅延信号のいずれか一方を選択して前記スイッチに供給するスイッチ制御部をさらに備え、
前記スイッチは、前記プレート線選択信号又は前記プレート線遅延信号に基づいて、前記ソースを接地することを特徴とする請求項２に記載の強誘電体メモリ装置。
【請求項５】
前記第１の強誘電体キャパシタ及び第２の強誘電体キャパシタに前記所定のデータ又は前記相補のデータを書き込む書き込み制御部をさらに備え、
前記書き込み制御部は、当該書き込み制御部の書き込み動作を許可するか否かを示す書き込み制御信号に基づいて、前記所定のデータ又は前記相補のデータを書き込み、
前記スイッチは、前記書き込み制御信号にさらに基づいて、前記ソースを接地するか否かを制御することを特徴とする請求項２から４のいずれか１項に記載の強誘電体メモリ装置。
【請求項６】
前記第１のビット線及び前記第２のビット線の電位に基づいて、前記第１の強誘電体キャパシタ又は前記第２の強誘電体キャパシタに記憶された前記所定のデータ又は前記相補のデータを読み出す読み出し制御部をさらに備え、
前記読み出し制御部は、当該読み出し制御部の読み出し動作を許可するか否かを示す読み出し制御信号に基づいて、前記所定のデータ又は前記相補のデータを読み出し、
前記スイッチは、前記読み出し制御信号に基づいて、前記ソースを接地するか否かを制御することを特徴とする請求項５に記載の強誘電体メモリ装置。
【請求項７】
前記スイッチは、
ドレインが前記第１のｎ型ＭＯＳトランジスタのソースに接続され、ソースが接地された第３のｎ型ＭＯＳトランジスタと、
ドレインが前記第２のｎ型ＭＯＳトランジスタのソースに接続され、ソースが接地された第４のｎ型ＭＯＳトランジスタと
を有し、
前記第３のｎ型ＭＯＳトランジスタ及び前記第４のｎ型ＭＯＳトランジスタは、前記プレート線選択信号に基づいて、前記第１のｎ型ＭＯＳトランジスタ及び前記第２のｎ型ＭＯＳトランジスタのソースを接地するか否かを制御することを特徴とする請求項２に記載の強誘電体メモリ装置。
【請求項８】
前記第３のｎ型ＭＯＳトランジスタ及び前記第４のｎ型ＭＯＳトランジスタは、当該強誘電体メモリ装置をテストモードとするか否かを制御するテスト信号にさらに基づいて、前記第１のｎ型ＭＯＳトランジスタ及び前記第２のｎ型ＭＯＳトランジスタのソースを接地するか否かを制御することを特徴とする請求項７に記載の強誘電体メモリ装置。
【請求項９】
請求項１から８のいずれか１項に記載の強誘電体メモリ装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は強誘電体メモリ装置及び電子機器に関する。特に本発明は、読み出しマージンが大きい強誘電体メモリ装置及びそれを備えた電子機器に関する。
【背景技術】
【０００２】
従来の強誘電体メモリとして、特開平９−７３７６号公報（特許文献１）に開示されたものがある。上記特許文献１に開示された従来の強誘電体メモリは、データ線プリチャージ電位Ｖｈｐを、プレート電位ＶｐとＶｈｐとの差の絶対値が、ＶｐとＶｃｃ（またはＶｓｓ）との差の絶対値より大きくなるように設定することにより、強誘電体キャパシタに印加される電圧を大きく設定している。
【特許文献１】特開平９−７３７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記特許文献１に開示された従来の強誘電体メモリは、データ線を１／２ＶＣＣにプリチャージする強誘電体メモリに関するものであり実用性に乏しい。また、ＶＣＣより高い電圧及びＶＳＳより低い電圧を生成しなくてはならないため、回路構成が複雑になるという問題も生じていた。
【０００４】
よって、本発明は、上記の課題を解決することのできる強誘電体メモリ装置及び電子機器を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００５】
上記課題を解決するため、本発明の第１の形態によれば、所定のデータを記憶する第１の強誘電体キャパシタを有する第１のメモリセルに接続された第１のビット線と、所定のデータと相補のデータを記憶する第２の強誘電体キャパシタを有する第２のメモリセルに接続された第２のビット線と、ドレインが第１のビット線に接続され、ゲートが第２のビット線に接続された第１のｎ型ＭＯＳトランジスタと、ドレインが第２のビット線及びゲートに接続され、ゲートが第１のビット線及び第１のｎ型ＭＯＳトランジスタのドレインに接続された第２のｎ型ＭＯＳトランジスタと、第１のｎ型ＭＯＳトランジスタのソース及び第２のｎ型ＭＯＳトランジスタのソースを接地するか否かを制御するスイッチとを備えたことを特徴とする強誘電体メモリ装置を提供する。
【０００６】
上記構成によれば、強誘電体キャパシタに記憶されたデータを読み出すときに、“０”データを記憶する強誘電体キャパシタに接続されたビット線にドレインが接続されたｎ型ＭＯＳトランジスタが導通されるとともに、当該ｎ型ＭＯＳトランジスタのソースを接地させることができる。すなわち、強誘電体キャパシタに記憶されたデータを読み出すときに当該ビット線の電位を０Ｖとすることができる。したがって、上記構成によれば、第１のビット線と第２のビット線との電位差を大きくとることができるため、センスアンプの読み出しマージンを大きくとることができる。
【０００７】
当該強誘電体メモリ装置は、第１のメモリセル及び第２のメモリセルに接続されたプレート線と、プレート線の電位を制御するプレート線制御部とをさらに備え、スイッチは、プレート線制御部がプレート線を選択するか否かを示すプレート線選択信号に基づいて、ソースを接地するか否かを制御することが好ましい。
【０００８】
上記構成によれば、プレート線制御部がプレート線を選択するタイミングに応じて、“０”データを記憶する強誘電体キャパシタに接続されたビット線は接地されることとなる。すなわち、強誘電体キャパシタから当該ビット線に掃き出された電荷を高速にディスチャージされることとなる。したがって、上記構成によれば、当該ビット線を高速に接地することができ、また、再書き込み動作において、当該ビット線の電位はすでに０Ｖとなっているため、当該ビット線に接続された強誘電体キャパシタについては、再書き込み動作をしなくともよい。したがって、読み出し動作後に、直ちに“１”が記憶された強誘電体キャパシタに対して再書き込みを行うことができるため、再書き込み動作に必要な時間を短縮することができる。
【０００９】
当該強誘電体メモリ装置において、スイッチは、プレート線選択信号を遅延させたプレート線遅延信号に基づいて、ソースを接地するか否かを制御することが好ましい。
【００１０】
上記構成によれば、“０”を記憶する強誘電体キャパシタに接続されたビット線は、プレート線制御部がプレート線を選択するタイミングから遅延して接地されることとなる。したがって、上記構成によれば、プレート線の電位が変化することにより、ビット線にノイズ等がのった場合であっても、強誘電体メモリ装置の誤動作を防ぐことができる。
【００１１】
当該強誘電体メモリ装置は、プレート線選択信号及び当該プレート線選択信号を遅延させたプレート線遅延信号のいずれか一方を選択してスイッチに供給するスイッチ制御部をさらに備え、スイッチは、プレート線選択信号又はプレート線遅延信号に基づいて、ソースを接地してもよい。
【００１２】
上記構成によれば、プレート線選択信号及びプレート線遅延信号のうちの所望の信号に基づいて、“０”を記憶する強誘電体キャパシタに接続されたビット線を接地することができる。したがって、上記構成によれば、読み出し動作速度やノイズの影響等を考慮して、所望のタイミングで当該ビット線を接地することができる。したがって、上記構成によれば、誤動作が少なく、かつ、高速に動作可能な強誘電体メモリ装置を提供することができる。
【００１３】
当該強誘電体メモリ装置は、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタに所定のデータ又は相補のデータを書き込む書き込み制御部をさらに備え、書き込み制御部は、当該書き込み制御部の書き込み動作を許可するか否かを示す書き込み制御信号に基づいて、所定のデータ又は相補のデータを書き込み、スイッチは、書き込み制御信号にさらに基づいて、ソースを接地するか否かを制御してもよい。
【００１４】
上記構成によれば、書き込み動作においてのみ“０”を記憶する強誘電体キャパシタに接続されたビット線を接地させることができる。すなわち、書き込み動作において強誘電体キャパシタにかかる電圧を大きくとることができるとともに、読み出し動作において強誘電体キャパシタにかかる電圧を、書き込み動作に比して小さくすることができる。したがって、上記構成によれば、強誘電体キャパシタに与えるストレスを緩和させることができるため、ファティーグ等の強誘電体キャパシタの劣化モードを抑制することができる。
【００１５】
当該強誘電体メモリ装置は、第１のビット線及び第２のビット線の電位に基づいて、第１の強誘電体キャパシタ又は第２の強誘電体キャパシタに記憶された所定のデータ又は相補のデータを読み出す読み出し制御部をさらに備え、読み出し制御部は、当該読み出し制御部の読み出し動作を許可するか否かを示す読み出し制御信号に基づいて、所定のデータ又は相補のデータを読み出し、スイッチは、読み出し制御信号に基づいて、ソースを接地するか否かを制御してもよい。
【００１６】
上記構成によれば、強誘電体キャパシタに記憶されたデータの読み出し動作、書き込み動作、及び再書き込み動作のいずれかの動作状態において、又はいずれの動作状態においても、“０”を記憶する強誘電体キャパシタに接続されたビット線を接地することができる。
【００１７】
当該強誘電体メモリ装置において、スイッチは、ドレインが第１のｎ型ＭＯＳトランジスタのソースに接続され、ソースが接地された第３のｎ型ＭＯＳトランジスタと、ドレインが第２のｎ型ＭＯＳトランジスタのソースに接続され、ソースが接地された第４のｎ型ＭＯＳトランジスタとを有し、第３のｎ型ＭＯＳトランジスタ及び第４のｎ型ＭＯＳトランジスタは、プレート線選択信号に基づいて、第１のｎ型ＭＯＳトランジスタ及び第２のｎ型ＭＯＳトランジスタのソースを接地するか否かを制御してもよい。
【００１８】
上記構成によれば、第３のｎ型ＭＯＳトランジスタ及び第４のｎ型ＭＯＳトランジスタが非導通のときに、第１のｎ型ＭＯＳトランジスタのソースと第２のｎ型ＭＯＳトランジスタのソースは接続されない。したがって、第１のビット線及び／第２のビット線にノイズ等がのった場合であっても、第１のビット線と第２のビット線との間に電流が流れることがないため、強誘電体メモリ装置の誤動作を防ぐことができる。
【００１９】
当該強誘電体メモリ装置において、第３のｎ型ＭＯＳトランジスタ及び第４のｎ型ＭＯＳトランジスタは、当該強誘電体メモリ装置をテストモードとするか否かを制御するテスト信号にさらに基づいて、第１のｎ型ＭＯＳトランジスタ及び第２のｎ型ＭＯＳトランジスタのソースを接地するか否かを制御してもよい。
【００２０】
上記構成によれば、例えば、第１のビット線及び第２のビット線の双方の電位をＶＣＣとすることにより、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタの双方の動作をテストするような場合に、第１のビット線及び第２のビット線が接地されることを防ぐことができる。
【００２１】
本発明の第３の形態によれば、上記強誘電体メモリ装置を備えたことを特徴とする電子機器を提供する。ここで、電子機器とは、本発明に係る強誘電体メモリ装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定が無いが、例えば、上記強誘電体メモリ装置を備えるコンピュータ装置一般、携帯電話、ＰＨＳ、ＰＤＡ、電子手帳、ＩＣカード等、記憶装置を必要とするあらゆる装置が含まれる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照しつつ、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。
【００２３】
図１は、本発明の強誘電体メモリ装置１００の構成に一例を示す図である。強誘電体メモリ装置１００は、メモリセルアレイ１１０と、ワード線制御部１２０と、プレート線制御部１３０と、読み出し制御部の一例であってセンスアンプ１４０と、ディスチャージ部１７０と、制御信号生成部１６０とを備えて構成される。
【００２４】
メモリセルアレイ１１０は、アレイ状に配置された、互いに相補のデータが記憶された複数の強誘電体キャパシタＣ１及びＣ２と、強誘電体キャパシタＣ１及びＣ２にそれぞれ接続された複数のｎ型ＭＯＳトランジスタＴＲ１及びＴＲ２とを有して構成される。強誘電体キャパシタＣ１及びｎ型ＭＯＳトランジスタＴＲ１、並びに強誘電体キャパシタＣ２及びｎ型ＭＯＳトランジスタＴＲ２が、それぞれメモリセルを構成している。また、メモリセルアレイ１１０には、複数のビット線ＢＬｎ（ｎは正の整数）、複数のワード線ＷＬｍ（ｍは正の整数）、及び複数のプレート線ＰＬｍが配置されている。
【００２５】
強誘電体キャパシタＣ１及びＣ２は、一端がそれぞれｎ型ＭＯＳトランジスタＴＲ１及びＴＲ２に接続されており、他端がプレート線ＰＬｍに接続されている。ｎ型ＭＯＳトランジスタＴＲ１及びＴＲ２は、ソース及びドレインの一方がビット線ＢＬｎに接続され、ゲートがワード線ＷＬｍに接続されており、ワード線ＷＬｍの電位に基づいて、強誘電体キャパシタＣ１及びＣ２とビット線ＢＬｎとを接続するか否かを切り換える。
【００２６】
ワード線制御部１２０は、選択するワード線ＷＬｍを示すワード線選択信号ＷＬＳに基づいて、ワード線ＷＬｍの電位を制御することにより、特定のワード線ＷＬｍを選択する。また、プレート線制御部１３０は、選択するプレート線ＰＬｍを示すプレート線選択信号ＰＬＳに基づいて、プレート線ＰＬｍの電位を制御することにより、特定のプレート線ＰＬｍを選択する。
【００２７】
センスアンプ１４０は、対となるビット線ＢＬｎ及びＢＬｎ＋１に接続されており、ビット線ＢＬｎ及びＢＬｎ＋１の電位を比較することにより、ビット線ＢＬｎ及びＢＬｎ＋１に接続された強誘電体キャパシタＣ１及び／又はＣ２に記憶されたデータを判定する。センスアンプ１４０には、当該センスアンプ１４０を動作させるか否かを示すセンスアンプ制御信号ＳＡＥが供給されており、センスアンプ１４０は、制御信号ＳＡＥに基づいて当該データを判定する。
【００２８】
また、本実施形態においてセンスアンプ１４０はカラムセンスアンプである。すなわち、本実施形態において、センスアンプ１４０には、書き込み制御信号ＷＥ及び書き込みデータＤＡＴＡが供給されており、読み出し制御部として機能するとともに、書き込み制御部としても機能する。
【００２９】
ディスチャージ部１７０は、ｎ型ＭＯＳトランジスタ１７２、１７４、及び１７６を有して構成され、対となる２つのビット線ＢＬｎ及びＢＬｎ＋１のいずれか一方又は双方をディスチャージする。
【００３０】
ｎ型ＭＯＳトランジスタ１７２は、ドレインがビット線ＢＬｎ及びｎ型ＭＯＳトランジスタ１７４のゲートに接続されており、ソースがｎ型ＭＯＳトランジスタ１７６のドレインに接続されている。また、ｎ型ＭＯＳトランジスタ１７４は、ドレインがビット線ＢＬｎ＋１及びｎ型ＭＯＳトランジスタ１７２のゲートに接続されており、ソースがｎ型ＭＯＳトランジスタ１７６のドレインに接続されている。
【００３１】
すなわち、ｎ型ＭＯＳトランジスタ１７２は、ビット線ＢＬｎ＋１の電位に基づいて、ドレインをｎ型ＭＯＳトランジスタ１７６のドレインと接続するか否かを切り換える。また、ｎ型ＭＯＳトランジスタ１７４は、ビット線ＢＬｎの電位に基づいて、ドレインをｎ型ＭＯＳトランジスタ１７６のドレインと接続するか否かを切り換える。
【００３２】
ｎ型ＭＯＳトランジスタ１７６は、ソースが接地されており、ゲートに後述する制御信号Ｓが供給されている。そして、ｎ型ＭＯＳトランジスタ１７６は、制御信号Ｓの電位に基づいて、ｎ型ＭＯＳトランジスタ１７２及び１７４のソースを接地するか否かを切り換える。
【００３３】
制御信号生成部１６０は、スイッチの一例であるｎ型ＭＯＳトランジスタ１７６のゲートに供給する制御信号Ｓを生成する。制御信号生成部１６０は、タイミング信号生成部１６２と、テスト制御部１６４と、スイッチ制御部１６６とを有して構成される。
【００３４】
タイミング信号生成部１６２は、入力としてワード線選択信号ＷＬＳ及びプレート線選択信号ＰＬＳを受け取り、ＷＬＳ又はＰＬＳの立ち上がりエッジ及び／又は立ち下がりエッジを所定の時間遅延させたタイミング信号を生成し、テスト制御部１６４及びスイッチ制御部１６６に供給する。
【００３５】
テスト制御部１６４は、入力として書き込み制御信号ＷＥ、プレート線選択信号ＰＬＳ、及び強誘電体メモリ装置１００の動作モードをテストモードにするか否かを示すテスト信号ＴＥＳＴを受け取り、ＷＥ、ＰＬＳ、及び／又はＴＥＳＴの論理をとった出力信号を生成し、スイッチ制御部１６６に供給する。
【００３６】
スイッチ制御部１６６は、入力としてプレート線選択信号ＰＬＳ、タイミング信号Ｔ、及びテスト制御部１６４の出力信号を受け取り、ＰＬＳ、Ｔ、及び／又は当該出力信号の論理をとった信号を、制御信号Ｓとしてｎ型ＭＯＳトランジスタ１７６のゲートに供給する。なお、本実施形態において、スイッチ制御部１６６は、テスト制御部１６４に入力されたテスト信号ＴＥＳＴが強誘電体メモリ装置１００の動作モードをテストモードにする論理値を示す場合、他の信号の論理値にかかわらず、制御信号ＳとしてＬ論理を出力するよう構成されている。
【００３７】
図２は、ディスチャージ部１７０の他の例を示す図である。本例において、ディスチャージ部１７０は、複数のｎ型ＭＯＳトランジスタ１７６を有して構成される。具体的には、ディスチャージ部１７０は、ドレインがｎ型ＭＯＳトランジスタ１７２のソースに接続され、ソースが接地されており、ゲートに供給された制御信号Ｓの電位に基づいてｎ型ＭＯＳトランジスタ１７２のソースを接地するか否かを切り換えるｎ型ＭＯＳトランジスタ１７６−１と、ドレインがｎ型ＭＯＳトランジスタ１７４のソースに接続され、ソースが接地されており、ゲートに供給された制御信号Ｓの電位に基づいてｎ型ＭＯＳトランジスタ１７４のソースを接地するか否かを切り換えるｎ型ＭＯＳトランジスタ１７６−２とを有する。これにより、ｎ型ＭＯＳトランジスタ１７６−１及び１７６−２が非導通のときに、ビット線ＢＬｎ及び／又はビット線ＢＬｎ＋１にノイズ等がのった場合であっても、ビット線ＢＬｎとビット線ＢＬｎ＋１との間に電流が流れることを防ぐことができる。
【００３８】
図３は、本実施形態の強誘電体メモリ装置１００の読み出し動作の一例を示すタイミングチャートである。図１から図３を参照して、ビット線ＢＬ１及びＢＬ２、ワード線ＷＬ１、並びにプレート線ＰＬ１により制御される強誘電体キャパシタＣ１及びＣ２に記憶されたデータを読み出す場合を例に、本例の読み出し動作について説明する。なお、強誘電体キャパシタＣ１には“１”が記憶されており、強誘電体キャパシタＣ２には“０”が記憶されているものとする。
【００３９】
まず、サイクルＩにおいてアドレスが選択されると、ワード線制御部１２０が、当該アドレスに基づいて生成されたＷＬＳに基づいて、ワード線ＷＬ１の電位を０ＶからＶＣＣに変化させることにより、ワード線ＷＬ１を選択する。これにより、強誘電体キャパシタＣ１及びＣ２が、それぞれビット線ＢＬ１及びＢＬ２に接続される。
【００４０】
次に、サイクルＩＩにおいて、プレート線制御部１３０が、当該アドレスに基づいて生成されたＰＬＳに基づいて、プレート線ＰＬ１の電位を０ＶからＶＣＣに変化させることにより、プレート線ＰＬ１を選択する。
【００４１】
また、本例において、制御信号生成部１６０は、制御信号ＳとしてＰＬＳを出力する。したがって、プレート線ＰＬ１の電位が０ＶからＶＣＣに変化するタイミングに同期して、制御信号Ｓの電位も０ＶからＶＣＣに変化し、ｎ型ＭＯＳトランジスタ１７２及び１７４のソースが接地される。
【００４２】
プレート線ＰＬ１の電位がＶＣＣに変化すると、“１”が記憶された強誘電体キャパシタＣ１の分極は反転し、強誘電体キャパシタＣ１に蓄積された電荷がビット線ＢＬ１に掃き出されるため、ビット線ＢＬ１の電位が上昇する。
【００４３】
一方、プレート線ＰＬ１の電位がＶＣＣに変化しても、“０”が記憶された強誘電体キャパシタＣ２の分極は反転しないものの、強誘電体キャパシタＣ２に蓄積された電荷はわずかながらビット線ＢＬ２に掃き出されるため、ビット線ＢＬ２の電位もわずかながら上昇する。そして、ビット線ＢＬ１の電位がｎ型ＭＯＳトランジスタ１７４の閾値電圧Ｖｔを超えると、ｎ型ＭＯＳトランジスタ１７４が導通する。これにより、ビット線ＢＬ２は接地されるため、強誘電体キャパシタＣ２からビット線ＢＬ２に掃き出された電荷はディスチャージされ、ビット線ＢＬ２の電位は０Ｖとなる。
【００４４】
一方、ｎ型ＭＯＳトランジスタ１７２は非導通のままであるため、ビット線ＢＬ１の電位は上昇したまま保持される。したがって、ビット線ＢＬ１とビット線ＢＬ２との電位差ΔＶを、ビット線ＢＬ２が接地されない場合と比して大きくとることができるため、センスアンプ１４０の読み出しマージンを大きくとることができる。
【００４５】
次に、サイクルＩＩＩにおいて、ＳＡＥの電位が０ＶからＶＣＣに変化すると、センスアンプ１４０が動作し、ビット線ＢＬ１の電位はＶＣＣとなるとともに、ビット線ＢＬ２の電位は０Ｖのまま保持される。これにより、強誘電体キャパシタＣ１及び／又はＣ２に記憶されたデータが読み出されるとともに、強誘電体キャパシタＣ２にデータ“０”が再書き込みされる。このとき、ビット線ＢＬ２の電位は、サイクルＩＩにおいてすでに０Ｖとなっているため、ＳＡＥの電位がＶＣＣに変化すると、強誘電体キャパシタＣ２にはプレート線ＰＬ１を基準として−ＶＣＣの電圧がかかるため、直ちに強誘電体キャパシタＣ２に“０”が再書き込みされる。したがって、強誘電体キャパシタＣ２に“０”を再書き込みする動作時間を短縮させることができる。また、サイクルＩＩにおいて、強誘電体キャパシタＣ２に十分な電位差が与えられ、“０”が再書き込みされている場合には、サイクルＩＩＩを省略してもよい。
【００４６】
次に、サイクルＩＶにおいて、ＰＬＳの電位がＶＣＣから０Ｖに変化すると、強誘電体キャパシタＣ１にはプレート線ＰＬ１を基準として＋ＶＣＣの電圧がかかるため、強誘電体キャパシタＣ１に“１”が再書き込みされる。このとき、制御信号生成部１６０は、制御信号Ｓの電位を、プレート線ＰＬ１の電位が０Ｖに変化するタイミングに同期して０Ｖに変化させてもよく、ＶＣＣのまま保持してもよい。
【００４７】
次に、サイクルＶにおいて、ＳＡＥの電位がＶＣＣから０Ｖに変化すると、ビット線ＢＬ１及びＢＬ２はディスチャージされる。そして、ワード線制御部１２０がワード線ＷＬ１の電位を０Ｖとすることにより、読み出し動作及び再書き込み動作を終了する。
【００４８】
本例では、選択されたプレート線ＰＬ１に対応するビット線ＢＬ１及びビット線ＢＬ２に接続されたディスチャージ部１７０を構成するｎ型ＭＯＳトランジスタ１７６のみを導通させているが、ＰＬＳにより選択されていないビット線ＢＬｎに接続されたディスチャージ部１７０を構成するｎ型ＭＯＳトランジスタ１７６をさらに導通させてもよい。これにより、例えば、ビット線ＢＬｎを非選択時にフローティングにする場合等において、ノイズ等の影響によりビット線ＢＬｎの電位が変動した場合であっても、非選択のビット線ＢＬｎの電位をディスチャージすることができる。これにより、非選択のビット線ＢＬｎにソース又はドレインが接続されたｎ型ＭＯＳトランジスタのゲート絶縁膜が破壊されることを防止することができる。
【００４９】
本実施形態によれば、強誘電体キャパシタＣ１又はＣ２に記憶されたデータを読み出すときに、“０”データを記憶する強誘電体キャパシタＣ２に接続されたビット線ＢＬ２にドレインが接続されたｎ型ＭＯＳトランジスタ１７４が導通されるとともに、ｎ型ＭＯＳトランジスタ１７４のソースを接地させることができる。すなわち、強誘電体キャパシタＣ１及び／又はＣ２に記憶されたデータを読み出すときにビット線ＢＬ２の電位を０Ｖとすることができる。したがって、本実施形態によれば、ビット線ＢＬ１とビット線ＢＬ２との電位差を大きくとることができるため、センスアンプ１４０の読み出しマージンを大きくとることができる。
【００５０】
図４は、本実施形態の強誘電体メモリ装置１００の読み出し動作の他の例を示すタイミングチャートである。以下において、図３の例と異なる点を中心に、本例の読み出し動作について説明する。
【００５１】
本例において、タイミング信号生成部１６２は、ＰＬＳを時間Δｔ遅延させた信号をタイミング信号Ｔとして生成し、テスト制御部１６４及びスイッチ制御部１６６に供給する。また、スイッチ制御部１６６は、制御信号Ｓとして、タイミング信号Ｔを選択して出力する。
【００５２】
本例において強誘電体メモリ装置１００は、サイクルＩＩにおいて、プレート線ＰＬ１の電位が０ＶからＶＣＣに変化した後、時間Δｔ遅延して制御信号Ｓの電位がＶＣＣに変化し、ビット線ＢＬ２がディスチャージされる。これにより、プレート線ＰＬ１の電位がＶＣＣに変化することにより、ビット線ＢＬ１及び／又はＢＬ２にノイズ等がのった場合であっても、ビット線ＢＬ１及び／又はＢＬ２の電位が安定してからｎ型ＭＯＳトランジスタ１７２及び１７４のソースを接地させることができるため、ｎ型ＭＯＳトランジスタ１７２及び１７４の当該ノイズ等による誤動作を防ぐことができる。
【００５３】
図５は、本実施形態の強誘電体メモリ装置１００の読み出し動作のさらに他の例を示すタイミングチャートである。以下において、図３及び図４の例と異なる点を中心に、本例の読み出し動作について説明する。
【００５４】
本例において、タイミング信号生成部１６２は、ＷＬＳを所定の時間遅延させた信号をタイミング信号Ｔとして生成し、テスト制御部１６４及びスイッチ制御部１６６に供給する。また、スイッチ制御部１６６は、制御信号Ｓとして、タイミング信号Ｔを選択して出力する。
【００５５】
本例において強誘電体メモリ装置１００は、サイクルＩにおいて、ワード線ＷＬ１の電位が０ＶからＶＣＣに変化した後、プレート線ＰＬ１の電位が０ＶからＶＣＣに変化する前に、制御信号Ｓの電位がＶＣＣに変化し、ビット線ＢＬ２がディスチャージされる。これにより、プレート線ＰＬ１の電位がＶＣＣに変化するのに先立って、ビット線ＢＬ２を接地しておくことができるため、プレート線ＰＬ１の電位がＶＣＣに変化して、ビット線ＢＬ２に電荷が掃き出されたときに、当該電荷は直ちにディスチャージさせることができる。
【００５６】
図６は、本実施形態の強誘電体メモリ装置１００の書き込み動作の一例を示すタイミングチャートである。図１、図２、及び図６を参照して、ビット線ＢＬ１及びＢＬ２、ワード線ＷＬ１、並びにプレート線ＰＬ１により制御される強誘電体キャパシタＣ１及びＣ２に相補のデータを書き込む場合を例に、本例の書き込み動作について説明する。なお、以下の例では、強誘電体キャパシタＣ１に “１”を書き込み、強誘電体キャパシタＣ２に“０”を書き込むものとする。
【００５７】
まず、サイクルＩにおいてアドレスが選択されると、書き込み制御信号ＷＥが０ＶからＶＣＣに変化し、センスアンプ１４０の書き込み動作が許可される。次に、ワード線制御部１２０が、当該アドレスに基づいて生成されたＷＬＳに基づいて、ワード線ＷＬ１の電位を０ＶからＶＣＣに変化させることにより、ワード線ＷＬ１を選択する。これにより、強誘電体キャパシタＣ１及びＣ２が、それぞれビット線ＢＬ１及びＢＬ２に接続される。
【００５８】
次に、センスアンプ１４０に供給されたデータ信号ＤＡＴＡの論理値に基づいて、センスアンプ１４０がビット線ＢＬ１及びＢＬ２の電位を制御する。本例では、強誘電体キャパシタＣ１に“１”を、また、強誘電体キャパシタＣ２に“０”を書き込むようにデータ信号の論理値が設定されており、センスアンプ１４０は、ビット線ＢＬ１の電位を０ＶからＶＣＣに変化させ、ビット線ＢＬ２の電位を０Ｖのまま保持する。
【００５９】
次に、サイクルＩＩにおいて、プレート線制御部１３０が、当該アドレスに基づいて生成されたＰＬＳに基づいて、プレート線ＰＬ１の電位を０ＶからＶＣＣに変化させることにより、プレート線ＰＬ１を選択する。
【００６０】
また、本例において、制御信号生成部１６０は、制御信号ＳとしてＰＬＳを出力する。したがって、プレート線ＰＬ１の電位が０ＶからＶＣＣに変化するタイミングに同期して、制御信号Ｓの電位も０ＶからＶＣＣに変化し、ｎ型ＭＯＳトランジスタ１７２及び１７４のソースが接地される。ここで、ビット線ＢＬ１の電位はＶＣＣであり、ビット線ＢＬ２の電位は０Ｖであるため、ｎ型ＭＯＳトランジスタ１７２は導通し、ｎ型ＭＯＳトランジスタ１７４は非導通のままである。
【００６１】
プレート線ＰＬ１の電位がＶＣＣに変化すると、強誘電体キャパシタＣ２にはプレート線ＰＬ１を基準として−ＶＣＣの電圧がかかるため、強誘電体キャパシタＣ２に“０”が書き込まれる。一方、強誘電体キャパシタＣ１にかかる電圧は略ゼロであるため、強誘電体キャパシタＣ１にデータは書き込まれない。
【００６２】
次に、サイクルＩＩＩにおいて、プレート線ＰＬ１の電位がＶＣＣから０Ｖに変化すると、強誘電体キャパシタＣ１にはプレート線ＰＬ１を基準として＋ＶＣＣの電圧がかかるため、強誘電体キャパシタＣ１に“１”が書き込まれる。一方、強誘電体キャパシタＣ２にかかる電圧は略ゼロであるため、強誘電体キャパシタＣ２に書き込まれた“０”はそのまま保持される。
【００６３】
次に、サイクルＩＶにおいて、ＤＡＴＡの変化に伴い、センスアンプ１４０は、ビット線ＢＬ１の電位をＶＣＣから０Ｖに変化させる。また、ワード線制御部１２０は、ワード線ＷＬ１の電位を０Ｖとし、また、書き込み制御信号ＷＥの電位も０Ｖとなることにより、書き込み動作を終了する。
【００６４】
図７は、本実施形態の強誘電体メモリ装置１００の書き込み動作の他の例を示すタイミングチャートである。以下において、図６の例と異なる点を中心に、本例の書き込み動作について説明する。
【００６５】
本例において、タイミング信号生成部１６２は、ＰＬＳを時間Δｔ遅延させた信号をタイミング信号Ｔとして生成し、テスト制御部１６４及びスイッチ制御部１６６に供給する。また、スイッチ制御部１６６は、制御信号Ｓとして、タイミング信号Ｔを選択して出力する。
【００６６】
本例において強誘電体メモリ装置１００は、サイクルＩＩにおいて、プレート線ＰＬ１の電位が０ＶからＶＣＣに変化した後、時間Δｔ遅延して制御信号Ｓの電位がＶＣＣに変化し、ビット線ＢＬ２がディスチャージされる。これにより、プレート線ＰＬ１の電位がＶＣＣに変化することにより、ビット線ＢＬ１及び／又はＢＬ２にノイズ等がのった場合であっても、ビット線ＢＬ１及び／又はＢＬ２の電位が安定してからｎ型ＭＯＳトランジスタ１７２及び１７４のソースを接地させることができるため、ｎ型ＭＯＳトランジスタ１７２及び１７４の当該ノイズ等による誤動作を防ぐことができる。
【００６７】
図８は、本発明の電子機器の一例であるパーソナルコンピュータ１０００の構成を示す斜視図である。図８において、パーソナルコンピュータ１０００は、表示パネル１００２と、キーボード１００４を有する本体部１００６とを備えて構成されている。当該パーソナルコンピュータ１０００の本体部１００４の記憶媒体、特に不揮発性メモリとして、本発明の記憶回路を備えた半導体装置が利用されている。
【００６８】
上記発明の実施形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００６９】
【図１】本発明の強誘電体メモリ装置１００の構成に一例を示す図である。
【図２】ディスチャージ部１７０の他の例を示す図である。
【図３】本実施形態の強誘電体メモリ装置１００の読み出し動作の一例を示すタイミングチャートである。
【図４】読み出し動作の他の例を示すタイミングチャートである。
【図５】読み出し動作のさらに他の例を示すタイミングチャートである。
【図６】本実施形態の強誘電体メモリ装置１００の書き込み動作の一例を示すタイミングチャートである。
【図７】書き込み動作の他の例を示すタイミングチャートである。
【図８】本発明の電子機器の一例であるパーソナルコンピュータ１０００の構成を示す斜視図である。
【符号の説明】
【００７０】
１００・・・強誘電体メモリ装置、１１０・・・メモリセルアレイ、１２０・・・ワード線制御部、１３０・・・プレート線制御部、１４０・・・センスアンプ、１６０・・・制御信号生成部、１６２・・・タイミング信号生成部、１６４・・・テスト制御部、１６６・・・スイッチ制御部、１７０・・・ディスチャージ部、１７２、１７４、１７６・・・ｎ型ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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