(57)【要約】【課題】  コンタクト構造の煩雑化を抑制しつつ、コンタクト抵抗を低減させる。【解決手段】  ソース層６ａおよびドレイン層６ｂ上に金属間化合物層８ａ、８ｂをそれぞれ形成した後、層間絶縁膜９および金属間化合物層８ａ、８ｂをそれぞれ介してソース層６ａおよびドレイン層６ｂをそれぞれ露出させる開口部１０ａ、１０ｂを形成してから、開口部１０ａ、１０ｂの底部に金属間化合物層１３ａ、１３ｂをそれぞれ形成する。【選択図】      図２
2005109347.tif 000002
【特許請求の範囲】
【請求項１】
コンタクト領域に配置された半導体層と、
前記コンタクト領域において前記半導体層に接触し、仕事関数が互いに異なる２種類以上の金属層または金属間化合物層とを備えることを特徴とする半導体装置。
【請求項２】
半導体層と、
前記半導体層上に積層された第１金属層または第１金属間化合物層と、
前記第１金属層または前記第１金属間化合物層を貫通して前記半導体層を露出させる開口部と、
前記開口部内において前記半導体層と接触し、前記第１金属層または前記第１金属間化合物層と仕事関数が互いに異なる第２金属層または第２金属間化合物層とを備えることを特徴とする半導体装置。
【請求項３】
半導体基板と、
前記半導体基板上に形成されたゲート電極と、
前記ゲート電極の両側にそれぞれ配置され、前記半導体基板に形成されたソース／ドレイン層と、
前記ソース／ドレイン層上に積層された第１金属層または第１金属間化合物層と、
前記第１金属層または第１金属間化合物層を貫通して前記ソース層または前記ドレイン層を露出させる開口部と、
前記開口部内において前記ソース層または前記ドレイン層と接触し、前記第１金属層または前記第１金属間化合物層と仕事関数が互いに異なる第２金属層または第２金属間化合物層とを備えることを特徴とする半導体装置。
【請求項４】
絶縁層上に形成された半導体層と、
前記半導体層上に積層された第１金属層または第１金属間化合物層と、
前記第１金属層または前記第１金属間化合物層および前記半導体層を貫通して前記絶縁層に到達する開口部と、
前記開口部の側面にて前記第１金属層または前記第１金属間化合物層および前記半導体層と接触し、前記第１金属層または前記第１金属間化合物層と仕事関数が互いに異なる第２金属層または第２金属間化合物層とを備えることを特徴とする半導体装置。
【請求項５】
絶縁層上に形成された半導体層と、
前記半導体層上に形成されたゲート電極と、
前記ゲート電極の両側にそれぞれ配置されるとともに、前記絶縁層に底部が到達するようにして前記半導体層に形成されたソース／ドレイン層と、
前記第１金属層または前記第１金属間化合物層および前記ソース／ドレイン層を貫通して前記絶縁層に到達するように形成された開口部と、
前記開口部の側面にて前記第１金属層または前記第１金属間化合物層および前記ソース／ドレイン層と接触し、前記第１金属層または前記第１金属間化合物層と仕事関数が互いに異なる第２金属層または第２金属間化合物層とを備えることを特徴とする半導体装置。
【請求項６】
前記半導体基板または半導体層は、シリコンを主成分とする半導体からなり、前記第１金属間化合物層および前記第２金属間化合物層はシリサイドからなることを特徴とする請求項１〜５のいずれか１項記載の半導体装置。
【請求項７】
半導体基板上に第１金属層または第１金属間化合物層を形成する工程と、
前記第１金属層または前記第１金属間化合物層上に層間絶縁膜を形成する工程と、
前記層間絶縁膜および前記第１金属層または第１金属間化合物層を貫通して前記半導体基板を露出させる開口部を形成する工程と、
前記開口部内において前記半導体層と接触し、前記第１金属層または前記第１金属間化合物層と仕事関数が互いに異なる第２金属層または第２金属間化合物層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
絶縁層上に設けられた半導体層上に第１金属層または第１金属間化合物層を形成する工程と、
前記第１金属層または前記第１金属間化合物層上に層間絶縁膜を形成する工程と、
前記層間絶縁膜、前記第１金属層または前記第１金属間化合物層および前記半導体層を貫通して前記絶縁層に到達する開口部を形成する工程と、
前記開口部の側面にて前記第１金属層または前記第１金属間化合物層および前記半導体層と接触し、前記第１金属層または前記第１金属間化合物層と仕事関数が互いに異なる第２金属層または第２金属間化合物層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、半導体層のコンタクト構造に適用して好適なものである。
【背景技術】
【０００２】
近年、半導体装置の高集積化に伴ってトランジスタなどのデバイスのサイズが縮小し、半導体層とコンタクトをとるためのコンタクト領域も縮小してきている。
また、近年の電子機器のウェアラブル化は、デバイスの低消費電力化の要求を加速している。ここで、Ｐ型トランジスタとＮ型トランジスタとを組み合わせたＣＭＯＳ回路は、デバイスの低費電力化に有効なことから、様々の電子機器に搭載されている。
【０００３】
また、特許文献１には、ＳＯＩＭＯＳトランジスタのパッシベーション絶縁膜およびドレインを貫いてコンタクトホールを形成し、このコンタクトホールにタングステンを埋め込んで金属配線を形成することにより、ドレインの側壁で金属配線を接触させて、コンタクトにおける接触面積を増加させる方法が開示されている。
また、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、ＳＯＩ基板上に電界効果型トランジスタを形成することが行われている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。
【特許文献１】特開平４−２７５４３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、半導体層とコンタクトをとるためのコンタクト領域が縮小すると、コンタクト抵抗が増加し、デバイスの高速化や低費電力化の妨げになるという問題があった。特に、ＣＭＯＳ構造では、Ｎ型半導体領域およびＰ型半導体領域の両方に対して抵抗の小さな金属材料を得ることは困難である。このため、特許文献１に開示された方法では、Ｎ型半導体領域およびＰ型半導体領域の両方に対して良好なコンタクト特性を得ることが困難であるという問題があった。
【０００５】
また、ＳＯＩトランジスタを完全空乏モードで動作させるためには、ＳＯＩ基板の単結晶シリコン層を薄膜化する必要がある。このため、配線と単結晶シリコン層とのコンタクト抵抗の制御が困難となり、低電圧駆動を阻害するという問題があった。
そこで、本発明の目的は、コンタクト構造の煩雑化を抑制しつつ、コンタクト抵抗を低減させることが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、コンタクト領域に配置された半導体層と、前記コンタクト領域において前記半導体層に接触し、仕事関数が互いに異なる２種類以上の金属層または金属間化合物層とを備えることを特徴とする。
これにより、コンタクト領域において、半導体層との接触面に対して複数のエネルギー障壁を持たせることが可能となり、Ｐ型とＮ型半導体層各々、低い方のエネルギー障壁に対応させてコンタクト抵抗を決定することが可能となる。このため、コンタクト抵抗を低減することが可能となり、デバイスの微細化を図りつつ、デバイスの高速化および低消費電力化を図ることができる。
【０００７】
また、本発明の一態様に係る半導体装置によれば、半導体層と、前記半導体層上に積層された第１金属層または第１金属間化合物層と、前記第１金属層または前記第１金属間化合物層を貫通して前記半導体層を露出させる開口部と、前記開口部内において前記半導体層と接触し、前記第１金属層または前記第１金属間化合物層と仕事関数が互いに異なる第２金属層または第２金属間化合物層とを備えることを特徴とする。
【０００８】
これにより、コンタクトサイズを変更することなく、複数の金属層または金属間化合物層を半導体層に接触させることが可能となり、デバイスの微細化を可能としつつ、コンタクト抵抗を低減することを可能として、デバイスの高速化および低消費電力化を図ることができる。
また、本発明の一態様に係る半導体装置によれば、半導体基板と、前記半導体基板上に形成されたゲート電極と、前記ゲート電極の両側にそれぞれ配置され、前記半導体基板に形成されたソース／ドレイン層と、前記ソース／ドレイン層上に積層された第１金属層または第１金属間化合物層と、前記第１金属層または第１金属間化合物層を貫通して前記ソース層または前記ドレイン層を露出させる開口部と、前記開口部内において前記ソース層または前記ドレイン層と接触し、前記第１金属層または前記第１金属間化合物層と仕事関数が互いに異なる第２金属層または第２金属間化合物層とを備えることを特徴とする。
【０００９】
これにより、Ｎ型半導体およびＰ型半導体が金属材料に対して異なるエネルギー障壁を持つ場合においても、Ｎ型半導体領域とＰ型半導体領域とで金属層または金属間化合物層の構成を変更することなく、Ｎ型半導体領域およびＰ型半導体領域におけるエネルギー障壁を低下させることが可能となる。このため、コンタクト構造の煩雑化を抑制しつつ、Ｎ型半導体領域およびＰ型半導体領域の両方に対して良好なコンタクト特性を得ることが可能となり、ＣＭＯＳ回路を効率よく作製することを可能として、デバイスの低費電力化を図ることができる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、絶縁層上に形成された半導体層と、前記半導体層上に積層された第１金属層または第１金属間化合物層と、前記第１金属層または前記第１金属間化合物層および前記半導体層を貫通して前記絶縁層に到達する開口部と、前記開口部の側面にて前記第１金属層または前記第１金属間化合物層および前記半導体層と接触し、前記第１金属層または前記第１金属間化合物層と仕事関数が互いに異なる第２金属層または第２金属間化合物層とを備えることを特徴とする。
【００１１】
これにより、半導体層が貫通した場合においても、半導体層の底面側で金属層または金属間化合物層がショートすることを防止することが可能となるとともに、コンタクトサイズを変更することなく、仕事関数が互いに異なる複数の金属層または金属間化合物層を半導体層に接触させることが可能となる。このため、半導体層が薄膜化された場合においても、デバイスの微細化を可能としつつ、コンタクト抵抗を低減することが可能となるとともに、電界効果型トランジスタを完全空乏モードで動作させることを可能として、電界効果型トランジスタ動作の高速化および低電圧化を図ることができる。
【００１２】
また、本発明の一態様に係る半導体装置によれば、絶縁層上に形成された半導体層と、前記半導体層上に形成されたゲート電極と、前記ゲート電極の両側にそれぞれ配置されるとともに、前記絶縁層に底部が到達するようにして前記半導体層に形成されたソース／ドレイン層と、前記第１金属層または前記第１金属間化合物層および前記ソース／ドレイン層を貫通して前記絶縁層に到達するように形成された開口部と、前記開口部の側面にて前記第１金属層または前記第１金属間化合物層および前記ソース／ドレイン層と接触し、前記第１金属層または前記第１金属間化合物層と仕事関数が互いに異なる第２金属層または第２金属間化合物層とを備えることを特徴とする。
【００１３】
これにより、ソース／ドレイン層が貫通した場合においても、開口部に埋め込まれた金属層または金属間化合物層を介してソース／ドレイン層がショートすることを防止することが可能となるとともに、Ｎ型半導体領域とＰ型半導体領域とで金属層または金属間化合物層の構成を変更することなく、Ｎ型半導体領域およびＰ型半導体領域におけるエネルギー障壁を低下させることが可能となる。
【００１４】
このため、半導体層が薄膜化された場合においても、コンタクト構造の煩雑化を抑制しつつ、Ｎ型半導体領域およびＰ型半導体領域の両方に対して良好なコンタクト特性を得ることが可能となり、ＣＭＯＳ回路を効率よく作製することを可能として、デバイスの低費電力化を図ることが可能となるとともに、電界効果型トランジスタを完全空乏モードで動作させることを可能として、電界効果型トランジスタ動作の高速化および低電圧化を図ることができる。
【００１５】
また、本発明の一態様に係る半導体装置によれば、前記半導体基板または半導体層は、シリコンを主成分とする半導体からなり、前記第１金属間化合物層および前記第２金属間化合物層はシリサイドからなることを特徴とする。
これにより、Ｎ型半導体領域およびＰ型半導体領域の双方に対して、金属間化合物層との間に形成されるエネルギー障壁を低下させることが可能となり、コンタクト抵抗を効果的に低減することが可能となる。
【００１６】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第１金属層または第１金属間化合物層を形成する工程と、前記第１金属層または前記第１金属間化合物層上に層間絶縁膜を形成する工程と、前記層間絶縁膜および前記第１金属層または第１金属間化合物層を貫通して前記半導体基板を露出させる開口部を形成する工程と、前記開口部内において前記半導体層と接触し、前記第１金属層または前記第１金属間化合物層と仕事関数が互いに異なる第２金属層または第２金属間化合物層を形成する工程とを備えることを特徴とする。
【００１７】
これにより、開口部の深さを調整することで、仕事関数が互いに異なる複数の金属層または金属間化合物層を半導体層に接触させることが可能となり、コンタクトサイズを変更することなく、コンタクト抵抗を低減することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁層上に設けられた半導体層上に第１金属層または第１金属間化合物層を形成する工程と、前記第１金属層または前記第１金属間化合物層上に層間絶縁膜を形成する工程と、前記層間絶縁膜、前記第１金属層または前記第１金属間化合物層および前記半導体層を貫通して前記絶縁層に到達する開口部を形成する工程と、前記開口部の側面にて前記第１金属層または前記第１金属間化合物層および前記半導体層と接触し、前記第１金属層または前記第１金属間化合物層と仕事関数が互いに異なる第２金属層または第２金属間化合物層を形成する工程とを備えることを特徴とする。
【００１８】
これにより、半導体層のオーバーエッチング量に対する制約を設けることなく、仕事関数が互いに異なる複数の金属層または金属間化合物層を半導体層に接触させることが可能となり、半導体層の薄膜化に対応しつつ、コンタクト抵抗を低減することが可能となる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１および図２は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、半導体基板１の熱酸化を行うことにより、半導体基板１上にゲート絶縁膜２を形成する。なお、半導体基板１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳなどのＩＶ族元素、ＧａＡｓ、ＧａＮ、ＩｎＰ、ＧａＰなどのＩＩＩ−Ｖ族元素、ＺｎＳｅなどのＩＩ−ＶＩ族元素、あるいはＩＶ−ＶＩ族元素から選択することができる。
【００２０】
そして、熱酸化あるいはＣＶＤなどの方法により、ゲート絶縁膜２が形成された半導体基板１上に多結晶シリコン層を積層し、フォトリソグラフィー技術およびドライエッチング技術を用いて、多結晶シリコン層のパターニングを行うことにより、ゲート電極３をゲート絶縁膜２上に形成する。そして、ゲート電極３をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板１内にイオン注入することにより、ゲート電極３の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）層４ａ、４ｂを半導体基板１に形成する。
【００２１】
そして、ＣＶＤなどの方法により、ＬＤＤ層４ａ、４ｂが形成された半導体基板１上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極３の側壁にサイドウォール５ａ、５ｂをそれぞれ形成する。
そして、ゲート電極３およびサイドウォール５ａ、５ｂをマスクとして、半導体基板１内にＡｓ、Ｐ、Ｂなどの不純物をイオン注入することにより、サイドウォール５ａ、５ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース層６ａおよびドレイン層６ｂを半導体基板１に形成する。
【００２２】
次に、図１（ｂ）に示すように、スパッタリングなどの方法により、ソース層６ａおよびドレイン層６ｂが形成された半導体基板１に金属膜７を形成する。なお、金属膜７は、半導体基板１と反応して金属間化合物を形成可能なもので、例えば、Ｔｉ膜、Ｃｏ膜、Ｗ膜、Ｍｏ膜、Ｎｉ膜またはＰｔ膜などを用いることができる。また、例えば、半導体基板１がＳｉを主成分とする場合、金属膜７と半導体基板１とを反応させて、シリサイドを形成することができる。
【００２３】
次に、図１（ｃ）に示すように、金属膜７が形成された半導体基板１の熱処理を行い、金属膜７と半導体基板１とを反応させることにより、ソース層６ａ、ドレイン層６ｂおよびゲート電極３上に金属間化合物層８ａ、８ｂ、８ｃをそれぞれ形成する。そして、ウェットエッチングにより、未反応の金属膜７を除去する。
次に、図２（ａ）に示すように、例えば、プラズマＣＶＤにより、ゲート電極３上に層間絶縁膜９を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いることにより、層間絶縁膜９および金属間化合物層８ａ、８ｂをそれぞれ介してソース層６ａおよびドレイン層６ｂをそれぞれ露出させる開口部１０ａ、１０ｂを形成する。なお、ソース層６ａおよびドレイン層６ｂを露出させる場合、ソース層６ａおよびドレイン層６ｂがオーバーエッチングされていてもよく、ソース層６ａおよびドレイン層６ｂに凹部が形成されるようにしてもよい。ただし、ソース層６ａおよびドレイン層８６をオーバーエッチングする場合、ソース層６ａおよびドレイン層６ｂが貫通しないようにすることが必要である。
【００２４】
次に、図２（ｂ）に示すように、バリアメタル膜１１ａ、１１ｂをそれぞれ介して埋め込まれたプラグ１２ａ、１２ｂを開口部１０ａ、１０ｂ内にそれぞれ形成する。なお、バリアメタル膜１１ａ、１１ｂとしては、例えば、Ｔｉ／ＴｉＮからなる積層膜、プラグ１２ａ、１２ｂの材質としては、例えば、Ｗ、Ａｌ、Ｃｕまたは多結晶シリコンなどを用いることができる。
【００２５】
そして、バリアメタル膜１１ａ、１１ｂおよびプラグ１２ａ、１２ｂが開口部１０ａ、１０ｂに形成された半導体基板１の熱処理を行い、バリアメタル膜１１ａ、１１ｂとソース層６ａおよびドレイン層６ｂとをそれぞれ反応させることにより、開口部１０ａ、１０ｂの底部に金属間化合物層１３ａ、１３ｂをそれぞれ形成する。
なお、半導体基板１がＳｉを主成分とする場合、バリアメタル膜１１ａ、１１ｂとソース層６ａおよびドレイン層６ｂとをそれぞれ反応させることにより、シリサイドを形成することができる。
【００２６】
次に、図２（ｃ）に示すように、プラグ１２ａ、１２ｂが形成された層間絶縁膜９上に金属膜をスパッタし、フォトリソグラフィー技術およびエッチング技術を用いて、金属膜をパターニングすることにより、プラグ１２ａ、１２ｂにそれぞれ接続された金属配線層１４ａ、１４ｂを絶縁層９上に形成する。
ここで、コンタクト抵抗のオーミック性は、金属と半導体とのショットキー障壁Ψｓｂｈで決定することができる。そして、ショットキー障壁Ψｓｂｈは、以下に示すように、金属の仕事関数ψｍと半導体の電子親和力Ｘｓとの差で決定することができる。
【００２７】
Ψｓｂｈ＝ψｍ−Ｘｓ
なお、半導体から金属への自由電子の移動は、半導体の仕事関数をψｓとすると、ψｍ−ψｓで決定することができ、半導体の仕事関数ψｓは不純物のドーピング量で変化する。
そして、金属間化合物層８ａ、１３ａをソース層６ａに接触させるとともに、金属間化合物層８ｂ、１３ｂをドレイン層６ｂに接触させることにより、半導体層との接触面に対して複数のエネルギー障壁を持たせることが可能となり、低い方のエネルギー障壁に対応させてコンタクト抵抗を決定することが可能となる。このため、コンタクトサイズを変更することなく、コンタクト抵抗を低減することが可能となり、デバイスの微細化を図りつつ、デバイスの高速化および低消費電力化を図ることができる。
【００２８】
また、仕事関数が互いに異なる２種類以上の金属層または金属間化合物層を半導体層に接触させることで、Ｎ型半導体領域とＰ型半導体領域とで金属配線層１４ａ、１４ｂの構成を変更することなく、Ｎ型半導体領域およびＰ型半導体領域におけるエネルギー障壁を低下させることが可能となる。このため、コンタクト構造の煩雑化を抑制しつつ、Ｎ型半導体領域およびＰ型半導体領域の両方に対して良好なコンタクト特性を得ることが可能となり、ＣＭＯＳ回路を効率よく作製することを可能として、デバイスの低費電力化を図ることができる。
【００２９】
例えば、Ｐ型シリコンとの障壁の小さなＮｉＳｉを金属間化合物層８ａ、８ｂとして用いるとともに、Ｎ型シリコンとの障壁の小さなＴｉＳｉ2を金属間化合物層１３ａ、１３ｂとして用いることにより、Ｎ型半導体領域およびＰ型半導体領域の双方におけるエネルギー障壁を低下させることが可能となり、Ｎ型半導体領域およびＰ型半導体領域の両方に対して良好なコンタクト特性を得ることが可能となり、
さらに、コンタクト抵抗がトンネル効果により決定される場合においても、障壁が低ければ、同一ドーパント濃度では空乏層の幅も短くなり、半導体のドーパント濃度にばらつきが生じた場合においても、コンタクト抵抗の低抵抗化を安定して図ることが可能となる。
【００３０】
なお、上述した第１実施形態では、金属間化合物層８ａ、１３ａをソース層６ａに接触させるとともに、金属間化合物層８ｂ、１３ｂをドレイン層６ｂに接触させる方法について説明したが、仕事関数が互いに異なる２種類以上の金属層をソース層６ａおよびドレイン層６ｂにそれぞれ接触させるようにしてもよい。また、仕事関数が互いに異なる金属層および金属間化合物層の双方をソース層６ａおよびドレイン層６ｂにそれぞれ接触させるようにしてもよい。
【００３１】
図３および図４は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
図３（ａ）において、半導体基板２１ａ上には絶縁層２１ｂが形成され、絶縁層２１ｂ上には単結晶半導体層２１ｃが形成されている。なお、半導体基板２１ａおよび単結晶半導体層２１ｃの材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができ、絶縁層２１ｂとしては、例えば、ＳｉＯ2、ＳＩＯＮまたはＳｉ3Ｎ4を用いることができる。また、絶縁層２１ｂ上に単結晶半導体層２１ｃが形成された半導体基板２１ａとしては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、半導体基板２１ａ以外にも、サファイア、ガラスまたはセラミックなどの絶縁性基板を用いるようにしてもよい。
【００３２】
そして、単結晶半導体層２１ｃの熱酸化を行うことにより、単結晶半導体層２１ｃ上にゲート絶縁膜２２を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜２２が形成された単結晶半導体層２１ｃ上に多結晶シリコン層を積層し、フォトリソグラフィー技術およびドライエッチング技術を用いて、多結晶シリコン層のパターニングを行うことにより、ゲート電極２３をゲート絶縁膜２２上に形成する。そして、ゲート電極２３をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を単結晶半導体層２１ｃ内にイオン注入することにより、ゲート電極２３の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）層２４ａ、２４ｂを単結晶半導体層２１ｃに形成する。
【００３３】
そして、ＣＶＤなどの方法により、ＬＤＤ層２４ａ、２４ｂが形成された単結晶半導体層２１ｃ上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２３の側壁にサイドウォール２５ａ、２５ｂをそれぞれ形成する。
そして、ゲート電極２３およびサイドウォール２５ａ、２５ｂをマスクとして、単結晶半導体層２１ｃ内にＡｓ、Ｐ、Ｂなどの不純物をイオン注入することにより、サイドウォール２５ａ、２５ｂの側方にそれぞれ配置されるとともに、底面が絶縁層２１ｂに接触するようにして、高濃度不純物導入層からなるソース層２６ａおよびドレイン層２６ｂを単結晶半導体層２１ｃに形成する。
【００３４】
次に、図３（ｂ）に示すように、スパッタリングなどの方法により、ソース層２６ａおよびドレイン層２６ｂが形成された単結晶半導体層２１ｃに金属膜２７を形成する。なお、金属膜２７は単結晶半導体層２１ｃと反応して金属間化合物を形成可能なもので、例えば、Ｔｉ膜、Ｃｏ膜、Ｗ膜、Ｍｏ膜、Ｎｉ膜またはＰｔ膜などを用いることができる。また、例えば、単結晶半導体層２１ｃがＳｉを主成分とする場合、金属膜２７と単結晶半導体層２１ｃとを反応させて、シリサイドを形成することができる。
【００３５】
次に、図３（ｃ）に示すように、金属膜２７が形成された単結晶半導体層２１ｃの熱処理を行い、金属膜２７と単結晶半導体層２１ｃとを反応させることにより、ソース層２６ａ、ドレイン層２６ｂおよびゲート電極２３上に金属間化合物層２８ａ、２８ｂ、２８ｃをそれぞれ形成する。そして、ウェットエッチングにより、未反応の金属膜２７を除去する。
【００３６】
次に、図４（ａ）に示すように、例えば、プラズマＣＶＤにより、ゲート電極２６上に層間絶縁膜２９を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いることにより、層間絶縁膜２９および金属間化合物層２８ａ、２８ｂをそれぞれ介してソース層２６ａおよびドレイン層２６ｂをそれぞれ露出させる開口部３０ａ、３０ｂを形成する。
【００３７】
なお、ソース層２６ａおよびドレイン層２６ｂを露出させる場合、ソース層２６ａおよびドレイン層２６ｂがオーバーエッチングされていてもよく、ソース層２６ａおよびドレイン層２６ｂに凹部が形成されるようにしてもよい。また、ソース層２６ａおよびドレイン層２６ｂをオーバーエッチングする場合、ソース層２６ａおよびドレイン層２６ｂを貫通させて、開口部３０ａ、３０ｂの底が絶縁層２１ｂに到達するようにしてもよい。
【００３８】
ここで、開口部３０ａ、３０ｂを形成する際に、ソース層２６ａおよびドレイン層２６ｂを貫通させることにより、ソース層２６ａおよびドレイン層２６ｂが貫通しないように、オーバーエッチング量を制御したり、ソース層２６ａおよびドレイン層２６ｂの深さを確保したりする必要がなくなる。このため、単結晶半導体層２１ｃを薄膜化することが可能となり、電界効果型トランジスタを完全空乏モードで容易に動作させることが可能となる。
【００３９】
次に、図４（ｂ）に示すように、バリアメタル膜３１ａ、３１ｂをそれぞれ介して埋め込まれたプラグ３２ａ、３２ｂを開口部３０ａ、３０ｂ内にそれぞれ形成する。なお、バリアメタル膜３１ａ、３１ｂとしては、例えば、Ｔｉ／ＴｉＮからなる積層膜、プラグ３２ａ、３２ｂの材質としては、例えば、Ｗ、Ａｌ、Ｃｕまたは多結晶シリコンなどを用いることができる。
【００４０】
そして、プラグ３２ａ、３２ｂが形成された層間絶縁膜２９上に金属膜をスパッタし、フォトリソグラフィー技術およびエッチング技術を用いて、金属膜をパターニングすることにより、プラグ３２ａ、３２ｂにそれぞれ接続された金属配線層３３ａ、３３ｂを絶縁層２９上に形成する。
これにより、ソース層２６ａおよびドレイン層２６ｂの上面に金属間化合物層２８ａ、２８ｂをそれぞれ接触させることが可能となるとともに、ソース層２６ａおよびドレイン層２６ｂの側面にバリアメタル膜３１ａ、３１ｂをそれぞれ接触させることが可能となり、半導体層との接触面に対して複数のエネルギー障壁を持たせることが可能となる。このため、低い方のエネルギー障壁に対応させてコンタクト抵抗を決定することが可能となり、コンタクトサイズを変更することなく、コンタクト抵抗を低減することを可能として、デバイスの微細化を図りつつ、デバイスの高速化および低消費電力化を図ることができる。
【００４１】
また、絶縁層２１ｂ上に単結晶半導体層２１ｃを形成することにより、ソース２８ａおよびドレイン層２８ｂが貫通した場合においても、開口部３０ａ、３０ｂにそれぞれ埋め込まれたプラグ３２ａ、３２ｂを介してソース２８ａおよびドレイン層２８ｂがショートすることを防止することが可能となるとともに、Ｎ型半導体領域とＰ型半導体領域とで金属配線層３３ａ、３３ｂの構成を変更することなく、Ｎ型半導体領域およびＰ型半導体領域におけるエネルギー障壁を低下させることが可能となる。
【００４２】
このため、単結晶半導体層２１ｃが薄膜化された場合においても、コンタクト構造の煩雑化を抑制しつつ、Ｎ型半導体領域およびＰ型半導体領域の両方に対して良好なコンタクト特性を得ることが可能となり、ＣＭＯＳ回路を効率よく作製することを可能として、デバイスの低費電力化を図ることが可能となるとともに、電界効果型トランジスタを完全空乏モードで動作させることを可能として、電界効果型トランジスタ動作の高速化および低電圧化を図ることができる。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図３】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【図４】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００４４】
１、２１ａ  半導体基板、２１ｂ  絶縁層、７ａ、７ｂ、２１ｃ、２７ａ、２７ｂ  単結晶半導体層、２、２２  ゲート絶縁膜、３、２３  ゲート電極、４ａ、４ｂ、２４ａ、２４ｂ  ＬＤＤ層、５ａ、５ｂ、２５ａ、２５ｂ  サイドウォールスペーサ、６ａ、２６ａ  ソース層、６ｂ、２６ｂ  ドレイン層、７  金属膜、８ａ、８ｂ、８ｃ膜、１３ａ、１３ｂ、２８ａ、２８ｂ、２８ｃ  金属間化合物層、９、２９  層間絶縁膜、１０ａ、１０ｂ、３０ａ、３０ｂ  開口部、１１ａ、１１ｂ、３１ａ、３１ｂ  バリアメタル膜、１２ａ、１２ｂ、３２ａ、３２ｂ  プラグ、１４ａ、１４ｂ、３３ａ、３３ｂ  配線層
【図１】
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【図２】
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【図３】
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【図４】
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