(57)【要約】【課題】複数の層間絶縁膜及び複数の配線層を有する半導体チップでは、特に、層間絶縁膜を新素材によって形成した場合、層間絶縁膜と配線層との間に剥離が生じる現象が見られ、この剥離を検出すること、及び、剥離位置を特定する手法がなかった。【解決手段】層間絶縁膜と配線層との剥離を検出するために、内部回路よりも剥離の生じやすい半導体チップ位置に、複数の層間絶縁膜に設けられた抵抗素子をビア配線により並列に接続した層間剥離評価構造が設けられる。並列に接続された抵抗素子の抵抗値をモニターすることにより、剥離位置を検出或は特定できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の層間絶縁膜を積層した構造を含む半導体チップにおいて、前記複数の層間絶縁膜に形成された２つの端部を備えた素子部と、前記複数の層間絶縁膜に設けられた素子部の２つの端部を互いに電気的に接続するビア配線とによって構成された構造体を含み、前記構造体は半導体チップの内部回路とは独立に設けられていることを特徴とする半導体チップ。
【請求項２】
請求項１において、前記構造体を構成する素子部は抵抗素子であることを特徴とする半導体チップ。
【請求項３】
請求項２において、前記構造体は前記複数の層間絶縁膜間の剥離を評価する剥離評価部材として設けられていることを特徴とする半導体チップ。
【請求項４】
請求項３において、前記剥離評価部材は前記半導体チップの応力のかかり易い領域に設けられていることを特徴とする半導体チップ。
【請求項５】
請求項４において、前記半導体チップは四角形形状を有し、前記剥離評価部材は前記四角形形状のコーナーに隣接した領域に配置されていることを特徴とする半導体チップ。
【請求項６】
請求項１において、前記素子部のうち、最上層の層間絶縁膜上に配置される素子部の２つの端部はそれぞれ独立して設けられたパッドに電気的に接続されていることを特徴とする半導体チップ。
【請求項７】
複数の層間絶縁膜を備えた半導体チップの評価方法において、前記複数の層間絶縁膜に形成された素子部と、前記素子部の両端に設けられ、前記複数の層間絶縁膜の素子部を互いに電気的に接続するビア配線とによって構成され、前記半導体チップの内部回路と独立に設けられた構造体を前記半導体チップに形成しておき、当該構造体に電流及び／又は電圧を与え、前記構造体の電気的特性の変化を監視することによって、前記複数の層間絶縁膜の評価を行うことを特徴とする半導体チップの評価方法。
【請求項８】
請求項７において、前記素子部は抵抗素子によって構成されており、前記構造体の抵抗値の変化を検出することによって前記複数の層間絶縁膜における剥離の有無及び／又は剥離した層間絶縁膜の特定を行うことを特徴とする半導体チップの評価方法。
【請求項９】
複数の層間絶縁膜を含む半導体チップにおいて、前記複数の層間絶縁膜の剥離を検出する構造体を前記複数の層間絶縁膜に亘って形成していることを特徴とする半導体チップ。
【請求項１０】
請求項９において、前記構造体は前記層間絶縁膜に形成された複数の素子部と、前記複数の素子部を互いに並列にするビア配線とを有することを特徴とする半導体チップ。
【請求項１１】
請求項１０において、前記素子部は抵抗素子であることを特徴とする半導体チップ。
【請求項１２】
請求項１１において、前記抵抗素子は前記層間絶縁膜のうち、一層置きに設けられた層間絶縁膜に埋設され、残りの層間絶縁膜にはビア配線が施されていることを特徴とする半導体チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は複数の層間絶縁膜を有する半導体チップ、及び、半導体チップにおける層間絶縁膜の評価方法に関するものである。
【背景技術】
【０００２】
近年、高集積化、高速化、並びに、小型化の要求と、配線の複雑化に伴い、半導体チップには、複数の層間絶縁膜及び複数の配線層が施される場合が多く、層間絶縁膜の数は増加する傾向にある。半導体チップの層間絶縁膜に対しては、配線層間の配線容量を小さくすることが要求されており、この関係で、シリコン酸化膜より低い比誘電率を有する低比誘電率材料を使用することが検討されている。また、ＭＯＳＦＥＴのゲート絶縁膜としては、シリコン酸化膜よりも高い比誘電率を有する高比誘電率材料が検討されている。
【０００３】
このように、新たに提案された材料を使用する場合、従来とは異なる手法により、半導体チップを評価することが必要になる。
【０００４】
従来、半導体チップに生じるダメージ及びそのダメージを防止する構成が特開平２−４９４２９号公報（特許文献１）に開示されている。特許文献１は半導体チップをモールド樹脂パッケージに組み込む場合、モールド樹脂によるストレスによって半導体チップがダメージを受けることを指摘している。このダメージを防止するために、特許文献１はダミー金属パターンを半導体チップのコーナー部に、最外周の金属配線に隣接して設けた構成を開示している。この構成によれば、パッケージ樹脂によるストレスが加わった場合、ダミー金属パターン上にクラックを生じさせることにより、ダミー金属パターンでストレスを吸収して、当該ダミー金属パターンに隣接した最外周の金属配線に対するストレスを緩和することができる。
【０００５】
更に、多層配線構造に含まれる配線を評価する方法として、特開平１１−１１１７９４号公報（特許文献２）には、多層配線構造を含む試料を下層配線、ビアホール内の配線を露出させて、試料を評価する方法が開示されている。
【特許文献１】特開平２−４９４２９号公報
【特許文献２】特開平１１−１１１７９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１は最外周に配置される金属配線に加わるストレスを緩和する手法及びそのための構成を指摘するに止まり、多層の層間絶縁膜を低比誘電率材料で形成した場合に生じる問題については何等指摘していない。
【０００７】
また、特許文献２も上記した問題の発生について特許文献１と同様に指摘していない。更に、特許文献２は層間絶縁膜をエッチングすることにより、上層配線だけでなく下層配線及びビアホール配線も露出させて、これら下層配線及びビアホール配線の評価を行うことを開示しているだけである。即ち、特許文献１及び２は、多層配線に使用される層間絶縁膜に生じる問題について全く指摘していない。
【０００８】
層間絶縁膜を形成する材料として、これまで層間絶縁膜として使用されたことのない種々の材料が層間絶縁膜として提案されている。このように、新たな材料によって層間絶縁膜を形成した場合、層間絶縁膜と配線層との間の密着性が悪くなり、この結果、層間絶縁膜と配線層との間に剥離が生じることがあった。また、複数の層間絶縁膜を形成した状態で、これら層間絶縁膜と配線層との間に剥離が生じると、この剥離を検出することは非常に困難であり、剥離が生じたまま製品として出荷される恐れもあった。したがって、剥離を有無を評価すると共に、剥離発生位置を特定する評価手段及び評価方法を確立しておくことは極めて重要である。
【０００９】
本発明の目的は、上記した事情を考慮して、多層の層間絶縁膜を評価できる半導体チップを提供することである。
【００１０】
本発明の他の目的は層間絶縁膜と配線層との間の剥離を評価できる構造体を備えた半導体チップを提供することである。
【００１１】
本発明の更に他の目的は層間絶縁膜と配線層との間の剥離を評価する方法を提供することである。
【課題を解決するための手段】
【００１２】
本発明の一態様によれば、複数の層間絶縁膜を積層した構造を含む半導体チップにおいて、前記複数の層間絶縁膜に形成された２つの端部を備えた素子部と、前記複数の層間絶縁膜に設けられた素子部の２つの端部を互いに電気的に接続するビア配線とによって構成された構造体を含み、前記構造体は半導体チップの内部回路とは独立に設けられていることを特徴とする半導体チップが得られる。
【００１３】
この場合、素子部は抵抗素子であることが望ましく、前述した構造体は前記複数の層間絶縁膜間の剥離を評価する剥離評価部材として作用する。
【００１４】
また、前記剥離評価部材は前記半導体チップの応力のかかり易い領域、例えば、四角形形状の半導体チップの場合、前記剥離評価部材は前記四角形形状のコーナーに隣接した領域に配置される。更に、前記素子部のうち、最上層の層間絶縁膜上に配置される素子部の２つの端部はそれぞれ独立して設けられた外部から接触可能なパッドに電気的に接続され、パッドを介して、電流又は電圧を与えることにより、素子部を構成する抵抗素子の抵抗値を検出することにより、層間絶縁膜を評価することができる。
【００１５】
本発明の他の態様によれば、複数の層間絶縁膜を備えた半導体チップの評価方法において、前記複数の層間絶縁膜に形成された素子部と、前記素子部の両端に設けられ、前記複数の層間絶縁膜の素子部を互いに電気的に接続するビア配線とによって構成され、前記半導体チップの内部回路と独立に設けられた構造体を前記半導体チップに形成しておき、当該構造体に電流及び／又は電圧を与え、前記構造体の電気的特性の変化を監視することによって、前記複数の層間絶縁膜の評価を行うことを特徴とする半導体チップの評価方法が得られる。
【００１６】
素子部を抵抗素子によって構成した場合、前記評価部材の抵抗値の変化を検出することによって前記複数の層間絶縁膜と配線層間における剥離の有無を評価できると共に、剥離した層間絶縁膜を特定することも可能である。
【００１７】
本発明の更に別の態様によれば、複数の層間絶縁膜を含む半導体チップにおいて、前記複数の層間絶縁膜の剥離を検出する構造体を前記複数の層間絶縁膜に亘って形成していることを特徴とする半導体チップが得られる。
【発明の効果】
【００１８】
本発明では、複数の層間絶縁膜に設けられた抵抗素子等の剥離検出パターンをビアホールを介して接続し、抵抗値等の変化を検出することにより、層間絶縁膜の剥離を検出できる。即ち、本発明に係る剥離検出パターン、即ち、剥離評価部材はある特定の一断面で、全ての層間絶縁膜上の剥離検出パターンが電気的に接続されていることにより、どの層間絶縁膜間で剥離が生じたとしても、その剥離部分で、剥離検出パターンの導通不良となり、剥離検出パターンにおける合成抵抗値等に変動が生じる。この変動を監視することにより、層間絶縁膜間に剥離が生じたか否か、及び、剥離した層間絶縁膜を特定することができる。
【発明を実施するための最良の形態】
【００１９】
図１及び図２を参照して、本発明の原理及びそのための概略的な構成を説明する。まず、図１に示された半導体チップ１０は平面的に四辺形形状（例えば、矩形形状、または、正方形形状）を備えている。この関係上、図示された半導体チップ１０は角部、即ち、コーナー部を有している。また、半導体チップ１０のコーナー部に隣接する領域を除く内側には、所定の論理動作或はメモリ動作等を行う内部回路２０が配置されているが、この内部回路２０の構成並びに動作は本発明には直接関係が無い。ここでは、内部回路２０は半導体基板に形成された機能素子等と、これら機能素子等と複数層（例えば、４層から８層）の層間絶縁膜を介して接続された配線層とを含むことを理解しておくだけで充分である。
【００２０】
最近、シリコン酸化膜（比誘電率３.９）よりも低い比誘電率を有する材料を使用して層間絶縁膜を形成し、これによって、配線間容量等を低下させることが考慮されている。シリコン酸化膜よりも低い比誘電率を有する層間絶縁膜の材料としては、例えば、ＳＩＬＫ（登録商標）（比誘電率２.６５）、ハイブリッドオルガノシロキサンポリマー（ＨＯＳＰ（登録商標）（比誘電率２.６））、水素化シルセスキオサンポリマー（ＨＳＱ）（比誘電率３.０〜３.３）、オルガノシリケートガラス（ブラックダイヤモンド（登録商標）（比誘電率２.５〜３.０））、ｐ−ＢＣＢ（比誘電率２.５〜２.６）等が提案されている。
【００２１】
しかしながら、シリコン酸化膜とは異なる低誘電率の材料を単独或は組み合わせて、複数層の層間絶縁膜を形成し、配線層（特に、銅配線層）を形成した場合、シリコン酸化膜の層間絶縁膜では見られなかった配線層と層間絶縁膜の剥離現象が発生し、層間絶縁膜の剥離は配線の断線等の障害をもたらすことが判明した。また、複数の層間絶縁膜における剥離は半導体チップのコーナー部に発生することが多いことも判明した。
【００２２】
本発明者等の分析によれば、層間絶縁膜の剥離は、当該層間絶縁膜を形成する材料の熱応力に弱いこと、並びに、層間絶縁膜上に形成される配線（例えば、銅）との熱膨張係数の差が大きいこと等に起因していることが分った。このような層間絶縁膜の剥離によって、不良品が発生した場合、不良の原因となった層間絶縁膜の位置等を特定することも必要である。
【００２３】
上記した状況に鑑み、本発明は層間絶縁膜間の剥離の有無を検出すると共に、剥離位置を特定できる層間剥離評価構造（即ち、構造体）を提案するものである。このため、本発明に係る半導体チップ１０は図１に示すように、半導体チップコーナー部に隣接した位置に、内部回路２０とは電気的に接続されていない独立した抵抗３０を設け、これによって、層間剥離評価構造を構成している。図示された例では、半導体チップ１０のコーナー部を挟む２辺に沿って、２つづつ、合計４つの抵抗３０−１〜３０−４が設けられている。
【００２４】
図２を参照すると、各抵抗３０−１〜３０−４は、それぞれ、断面方向に、複数層（図では５層）の抵抗素子３２−１、３２−２、３２−３、３２−４、及び、３２−５によって構成された素子部を含み、これら抵抗素子３２−１〜３２−５の２つの端部はビアホールに設けられたビア配線３４及び３６によって接続されている。ここで、最下層に配置された抵抗素子３２−１は半導体基板４０上の層間絶縁膜（図示せず）に形成されており、他の抵抗素子３２−２〜３２−４はそれぞれ上層を形成する層間絶縁膜に形成されている。更に、最上層の層間絶縁膜には、抵抗素子３２−５が設けられている。
【００２５】
この例では、抵抗素子３２−１〜３２−４はそれぞれ層間絶縁膜に埋設され、且つ、各抵抗素子３２−１〜３２−４の両端は上層の層間絶縁膜に形成されたビアホールのビア配線３４、３６を介して上部の各抵抗素子３２−２〜３２−５に接続されている。更に、最上部の抵抗素子３２−５の両端は測定用パッドに接続されている。
【００２６】
図２からも明らかな通り、各抵抗３０−１〜３０−４を構成する複数の抵抗素子３２−１〜３２−５はビア配線３４及び３６により互いに並列に接続されている。即ち、各抵抗３０−１〜３０−４を断面した場合、全ての抵抗素子３２−１〜３２−５はビア配線３４及び３６によって電気的に接続されていることになる。ここで、各抵抗素子３２−１〜３２−５は１０〜２０μｍのサイズを有し、その抵抗値は１００Ω以上であることが望ましい。
【００２７】
上記した抵抗素子３２−１〜３２−５からなる抵抗３０（添字省略）によって構成された層間剥離評価構造は半導体チップ１０のコーナー部に隣接した位置に配置され、全ての抵抗素子３２−１〜３２−５が断面方向に電気的に接続されている。コーナー部に隣接した位置に層間絶縁膜と配線層との間に剥離が生じた時には、内部回路２０にも、同様な剥離が発生していることが確認された。
【００２８】
このため、いずれかの層間絶縁膜間のコーナー部に隣接した位置に剥離が生じた場合、内部回路２０にも剥離が生じたものと判定しても何等差し支えない。
【００２９】
ここで、層間剥離評価構造中における剥離は、層間絶縁膜に設けられた抵抗素子３２−１〜３２−５とビア配線３４または３６との間の剥離となってあらわれる。したがって、抵抗素子３２−１〜３２−５とビア配線３４（又は３６）との間の剥離を検出することによって、層間絶縁膜の剥離を検出でき、且つ、抵抗素子３２−１〜３２−５全体における抵抗値の変化を検出することによって剥離の生じた層間絶縁膜を特定できる。
【実施例１】
【００３０】
図３及び４を参照して、本発明の実施例に係る半導体チップを説明する。まず、図３に示された半導体チップ１０は、図1と同様に、４つの抵抗３０−１〜３０−４をコーナー部に隣接した領域に備え、図３に示されているように、最上面には各抵抗３０−１〜３０−４における最上部の抵抗素子３２−５のみが現れる。また、図示された各抵抗３０−１の抵抗素子３２−５の両端はそれぞれ２つのパッドＰ１、Ｐ２；Ｐ３，Ｐ４に電気的に接続されている。これら４つのパッドＰ１〜Ｐ４は各抵抗３０−1〜３０−４は４端子測定するのに役立つ。例えば、パッドＰ２、Ｐ３は電圧測定端子として使用し、パッドＰ１、Ｐ４は電流出力端子として使用できる。
【００３１】
図４をも参照して、図３に示された各抵抗３０によって構成された層間剥離評価構造の断面を説明する。図４に示された層間剥離評価構造は半導体基板４０として、シリコン基板を用い、当該シリコン基板４０のコーナー部に隣接した位置に積層された６層の抵抗素子３２−１〜３２−６を備えている。更に、シリコン基板４０上には、第１の層間絶縁膜（即ち、最下層の層間絶縁膜）４５−１が形成され、第１の層間絶縁膜４５−１の表面には、ＳｉＣＮの第１のストッパー膜４７−１が設けられている。第１の層間絶縁膜４５−１には、例えば、多結晶シリコンによって形成された抵抗素子３１−１が埋設されている。
【００３２】
更に、第１のストッパー膜４７−１上には、第２の層間絶縁膜４５−２が形成され、当該第２の層間絶縁膜４５−２には、抵抗素子３２−１の両端部に対応する位置に、２つのビアホール５１が設けられている。これらビアホール５１は第２の層間絶縁膜４５−２及び第１のストッパー膜４７−１をエッチングすることによって形成され、当該ビアホール５１の内側には、ＴａＮ、ＴｉＮによって形成されたバリアメタル膜５４が被着され、バリアメタル膜５４内には、Ｃｕ配線５５が設けられている。このことからも明らかな通り、図示された例では、バリアメタル膜５４とＣｕ配線５５とは、図２に示されたビア配線を構成している。ここで、バリアメタル膜５４及びＣｕ配線５４は内部回路２０におけるバリアメタル膜および配線層の形成工程と同じ工程で形成されるのが好ましい。
【００３３】
次に、第２の層間絶縁膜４５−２上に、第３の層間絶縁膜４５−３が積層され、当該第３の層間絶縁膜４５−３には、第２の抵抗素子３２−２が埋設されている。第１の抵抗素子３２−１と第２の抵抗素子３２−２は互いにビア配線を介して電気的に接続されている。
【００３４】
第３の層間絶縁膜４５−３には、第２のストッパー膜４７−２を介して、第４の層間絶縁膜４５−４が積層されており、第４の層間絶縁膜４５−４は第２の層間絶縁膜４５−２と同様に一対のビアホール５１、及び、バリアメタル膜、Ｃｕ配線によって形成されたビア配線を備えている。
【００３５】
第４の層間絶縁膜４５−４上には、第３の抵抗素子３２−３を埋設した第５の層間絶縁膜４５−５が積層され、第３の抵抗素子３２−３は第４の層間絶縁膜４５−４に形成されたビア配線を介して、第１及び第２の抵抗素子３２−１及び３２−２に電気的に接続されている。
【００３６】
以下同様にして、層間剥離評価構造はビア配線を有する層間絶縁膜及び抵抗素子３２−４を埋設した層間絶縁膜を交互に積層した構成を備えている。図示された層間剥離評価構造はビア配線を有する層間絶縁膜として第６、第８、第１０の層間絶縁膜４５−６、４５−８、及び、４５−１０が設けられており、第４、第５、及び、第６の抵抗素子３２−４、３２−５、３２−６を埋設した第７、第９、及び第１１の層間絶縁膜４５−７、４５−９、４５−１１が設けられている。
【００３７】
ここで、層間絶縁膜としては、前述した低比誘電率の誘電体材料、例えば、ＳＩＬＫ（登録商標）（比誘電率２.６５）、オルガノシリケートガラス（ブラックダイヤモンド（登録商標）（比誘電率２.５〜３.０））、ｐ−ＢＣＢ（比誘電率２.５〜２.６）等を使用できる。
【００３８】
これらの低比誘電率の誘電体材料のうち、単一の低誘電率材料だけによって、全ての層間絶縁膜４５−１〜４５−１１を形成しても良いし、複数の低比誘電率材料を組み合わせて層間絶縁膜４５−１〜４５−１１を形成しても良い。いずれにしても、低比誘電率材料を用いて複数の層間絶縁膜を積層すると共に、層間絶縁膜上に銅（Ｃｕ）の配線層を形成した場合、Ｃｕ配線層が層間絶縁膜から剥離する現象が見出され、剥離したＣｕ配線層の位置を特定することができなかった。
【００３９】
図４に示された層間剥離評価構造は、図３に示されたように、コーナー部に隣接した位置に設けられている。また、内部回路２０の層間絶縁膜と配線層との間に剥離が生じると、内部回路２０よりも剥離の生じ易いコーナー部に隣接した位置にも同様な剥離が生じていた。したがって、内部回路２０に生じた剥離は層間剥離評価構造の剥離を測定、評価することによって検出できる。
【００４０】
図４からも明らかな通り、第１〜第６の抵抗素子３２−１〜３２−６は第６の抵抗素子３２−６に接続されるパッドに対して互いに並列に接続されている。また、抵抗素子３２−１〜３２−６の抵抗値をそれぞれｒ１〜ｒ６に設定しておく。抵抗素子３２−１〜３２−６を例えば、ポリシリコンによって形成した場合、ポリシリコンにドープされる不純物を制御することによって、抵抗素子３２−１〜３２−６の所定の抵抗値ｒ１〜ｒ６に設定することができる。
【００４１】
まず、抵抗素子３２−１〜３２−６の抵抗値ｒ１〜ｒ６が全て抵抗値ｒに等しいものとする（ｒ＝ｒ１＝ｒ２．．．＝ｒ６）。この場合、全ての抵抗素子３２−１〜３２−６に剥離、断線が生じていない場合、図示された層間剥離評価構造の合成抵抗値はｒ／６である。一方、最下層、即ち、第１の層間絶縁膜４５−１の配線層上に剥離が生じると、第１の抵抗素子３２−１にも剥離が生じるから、この時の合成抵抗値はｒ／５である。以下同様に、第２、第３、第４、及び、第５の抵抗素子３２−２〜３２−５に対応した層間絶縁膜上で剥離が生じた場合、合成抵抗値はそれぞれｒ／４、ｒ／３、ｒ／２、及びｒとなる。したがって、どの層間絶縁膜に剥離が生じたとしても、対応する抵抗素子に導通不良が発生するため、図示された層間剥離評価構造における合成抵抗値の変動をモニターすることにより、剥離の生じた位置を確認できる。
【００４２】
上記した関係を一般化すれば、配線層がｎ層あり、この関係で、ｎ個の抵抗素子が形成されている場合、抵抗素子の抵抗値の抵抗比を１：２：３．．．ｎとしても良い。この場合、上から３層と４層目の配線層に剥離が生じた場合、層間剥離評価構造の合成抵抗値は１：２：３．．ｎの抵抗を持つ並列回路から１：２：３の抵抗を有する並列回路に切り替わる。ここで、ｎを例えば５とすれば、このときの合成抵抗値は初期合成抵抗値の１.２４倍になるため、この合成抵抗値をモニターすることにより、剥離層を特定できる。
【００４３】
上記した例では、抵抗素子を使用して、層間剥離評価構造を形成する場合について説明したが、本発明は何等これに限定されることなく、例えば、容量素子、或は、インダクタンス素子を積層する場合にも適用できる。
【産業上の利用可能性】
【００４４】
以上説明したように、本発明は複数層の層間絶縁膜及び配線層を有する半導体チップにおける剥離を検出、特定することができ、特に、新素材によって形成された層間絶縁膜を有する半導体チップの検査及び評価に有効である。
【図面の簡単な説明】
【００４５】
【図１】本発明に係る半導体チップの概略構成を示す平面図である。
【図２】図１に示された半導体チップの断面構造を示す概略構成図である。
【図３】本発明の一実施例に係る半導体チップを説明する平面図である。
【図４】本発明の一実施例に係る半導体チップの層間剥離評価構造を示す断面図である。
【符号の説明】
【００４６】
１０              半導体チップ
２０                内部回路
３０−１〜３０−４  抵抗体
３２−１〜３２−６  抵抗素子
３６                ビア配線
【図１】
2005109393.tif 000003
【図２】
2005109393.tif 000004
【図３】
2005109393.tif 000005
【図４】
2005109393.tif 000006