(57)【要約】【課題】本発明は、データ転送回路及びフラットディスプレイ装置に関し、例えば絶縁基板上に駆動回路を一体に形成した液晶表示装置に適用して、ＴＦＴ等による構成において、データ転送に係る構成を簡略化することができるようにする。【解決手段】本発明は、第１ラッチ部４２のラッチ結果の反転出力のみ、又は非反転出力のみ第２ラッチ部４２にデータ転送するようにし、少なくともこの第２ラッチ部４２にデータ転送する期間の間、第１ラッチ部４１の電源電圧を立ち上げる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
入力データを第１ラッチ部でラッチし、前記第１ラッチ部のラッチ結果を第２ラッチ部にデータ転送してラッチするデータ転送回路において、
前記第１ラッチ部のラッチ結果の反転出力のみ、又は前記ラッチ結果の非反転出力のみ前記第２ラッチ部にデータ転送すると共に、
少なくとも前記第１ラッチ部のラッチ結果を前記第２ラッチ部にデータ転送する期間の間、前記第１ラッチ部の電源電圧を立ち上げる
ことを特徴とするデータ転送回路。
【請求項２】
各画素の明るさを示す階調データを順次入力し、所定の表示部に前記階調データによる画像を表示するフラットディスプレイ装置において、
前記階調データを順次循環的にサンプリングし、前記階調データを対応する列に振り分ける複数のラッチ回路と、
前記ラッチ回路のラッチ結果により前記対応する列への出力信号レベルを設定するディジタルアナログ変換回路とを有し、
前記各ラッチ回路は、
それぞれ対応するタイミングにより前記階調データを第１ラッチ部でラッチし、前記複数のラッチ回路で同時並列的に、前記第１ラッチ部のラッチ結果を第２ラッチ部にデータ転送して前記ディジタルアナログ変換回路に出力し、
前記第１ラッチ部のラッチ結果の反転出力のみ、又は前記第１ラッチ部のラッチ結果の非反転出力のみ前記第２ラッチ部にデータ転送すると共に、
少なくとも前記第１ラッチ部のラッチ結果を前記第２ラッチ部にデータ転送する期間の間、前記第１ラッチ部の電源電圧を立ち上げる
ことを特徴とするフラットディスプレイ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ転送回路及びフラットディスプレイ装置に関し、例えば絶縁基板上に駆動回路を一体に形成した液晶表示装置に適用することができる。本発明は、第１ラッチ部のラッチ結果の反転出力のみ、又は非反転出力のみ第２ラッチ部にデータ転送するようにし、少なくともこの第２ラッチ部にデータ転送する期間の間、第１ラッチ部の電源電圧を立ち上げることにより、ＴＦＴ等による構成において、データ転送に係る構成を簡略化することができるようにする。
【０００２】
【従来の技術】
近年、例えばＰＤＡ、携帯電話等の携帯端末装置に適用されるフラットディスプレイ装置である液晶表示装置においては、液晶表示パネルを構成する絶縁基板であるガラス基板上に、液晶表示パネルの駆動回路を一体に構成するものが提供されるようになされている。
【０００３】
すなわち図３は、この種の液晶表示装置を示すブロック図である。この液晶表示装置１は、液晶セル２、この液晶セル２のスイッチイング素子であるポリシリコンＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）３、図示しない保持容量とにより各画素が形成され、この各画素をマトリックス状に配置して矩形形状による表示部４が形成される。この液晶表示装置１では、このようにして表示部４に形成される各画素へのカラーフィルタの配置により、水平方向に、赤色、緑色、青色の画素Ｒ、Ｇ、Ｂを順次循環的に繰り返し、これら赤色、緑色、青色の画素Ｒ、Ｇ、Ｂを１組とした２４０組により水平方向の画素が形成されて表示部４が形成される。この液晶表示装置１では、これら赤色、緑色、青色の画素Ｒ、Ｇ、Ｂの階調を指示する各６ビットの階調データＲ０〜Ｒ５、Ｇ０〜Ｇ５、Ｂ０〜Ｂ５が同時並列的にラスタ走査の順序により入力され、この階調データＤ１（Ｒ０〜Ｒ５、Ｇ０〜Ｇ５、Ｂ０〜Ｂ５）により各画素を駆動して所望の画像を表示するようになされている。
【０００４】
液晶表示装置１においては、この表示部４の信号線ＳＬ及びゲート線ＳＧがそれぞれ水平駆動回路５及び垂直駆動回路６に接続され、水平駆動回路５は、階調データＤ１に基づいて各信号線ＳＬに対応する画素の駆動信号を出力し、垂直駆動回路６は、この水平駆動回路５による信号線ＳＬへの駆動信号の出力に対応してゲート線ＳＧの制御によりライン単位で表示部４の画素を選択する。これにより液晶表示装置１では、これら水平駆動回路５及び垂直駆動回路６により表示部４の各画素を駆動して所望の画像を表示するようになされている。
【０００５】
具体的に、水平駆動回路５は、例えば特開２０００−２４２２０９号公報に開示されているように、複数の基準電圧Ｖ０〜Ｖ６３を階調データに応じて選択することにより、階調データＤ１をディジタルアナログ変換処理して駆動信号を生成するようになされている。すなわち水平駆動回路５は、水平方向への画素の配置に対応して設けられてなるサンプリングラッチ回路（ＳＬ）８により順次循環的に階調データＤ１の対応するビットＲ０〜Ｒ５、Ｇ０〜Ｇ５、Ｂ０〜Ｂ５をサンプリングすることにより、この階調データＤ１を１ライン単位でまとめ、対応する基準電圧セレクタ９に出力する。基準電圧発生回路１０は、階調データＤ１の各階調に対応する複数の基準電圧Ｖ０〜Ｖ６３を生成して出力する。基準電圧セレクタ９は、それぞれサンプリングラッチ回路８の出力データにより、この基準電圧発生回路１０から出力される基準電圧Ｖ０〜Ｖ６３を選択することにより、対応する階調データＤ１をディジタルアナログ変換処理してなる駆動信号を出力する。バッファ回路１１は、この駆動信号を対応する信号線ＳＬに出力する。
【０００６】
図４は、このようにして構成される水平駆動回路５において、サンプリングラッチ回路８の１ビット分の構成を示す接続図である。サンプリングラッチ回路８においては、対応する画素の水平方向の位置に対応するタイミングにより第１ラッチ部２１で階調データＤ１をラッチして保持した後、垂直ブランキング期間に設定された所定のタイミングで第１ラッチ部２１のラッチ結果を第２ラッチ部２２に転送して出力し、これにより階調データをライン単位でまとめて基準電圧セレクタ９に出力する。ここでこの種のサンプリングラッチ回路８等を構成する低温ポリシリコンＴＦＴ等の絶縁基板上に形成されるアクティブ素子においては、その特性にばらつきが大きい。このためサンプリングラッチ回路８においては、ラッチ結果の反転出力、非反転出力を出力する、いわゆる両相出力により第２ラッチ部２２にラッチ結果を出力し、第１ラッチ部２１及び第２ラッチ部２２間で安定かつ確実にラッチ結果をデータ転送するようになされている。
【０００７】
すなわちこのサンプリングラッチ回路８において、第１ラッチ部２１は、ゲート及びドレインがそれぞれ共通に接続されたＮチャンネルＭＯＳ（以下、ＮＭＯＳと呼ぶ）トランジスタＱ１及びＰチャンネルＭＯＳ（以下、ＰＭＯＳと呼ぶ）トランジスタＱ２からなるＣＭＯＳインバータと、同様に、ゲート及びドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱ３及びＰＭＯＳトランジスタＱ４からなるＣＭＯＳインバータとが電源電圧ＶＣＣの正側電源ラインと電圧ＶＳＳの負側電源ラインとの間に並列に設けられる。第１ラッチ部２１は、トランジスタＱ１及びＱ２によるインバータ出力が、トランジスタＱ３及びＱ４によるインバータに入力され、またサンプリングパルスｓｐの反転信号ｘｓｐにより動作するＰＭＯＳトランジスタＱ５を介して、トランジスタＱ３及びＱ４によるインバータ出力が、トランジスタＱ１及びＱ２によるインバータに入力され、さらにサンプリングパルスｓｐにより動作するＰＭＯＳトランジスタＱ６を介して、トランジスタＱ１及びＱ２によるインバータに階調データＤ１が入力される。
【０００８】
これによりサンプリングラッチ回路８は、トランジスタＱ１〜Ｑ６により比較器構成のＣＭＯＳラッチセルが形成され、図５（Ａ）〜（Ｄ）により示すように、サンプリングパルスｓｐにより階調データＤ１をラッチするようになされ、このラッチのタイミングが対応する画素の水平方向の位置に応じて設定されるようになされている。
【０００９】
サンプリングラッチ回路８は、この第１ラッチ部２１によるラッチ結果の反転出力、非反転出力をそれぞれ転送スイッチ２４、２５を介して第２ラッチ部２２に入力する。ここでこの転送スイッチ２４、２５は、例えば水平ブランキング期間の立ち上がりのタイミングでオン状態に切り換わる（図９（Ｅ））。
【００１０】
第２ラッチ部２２は、ＮＭＯＳトランジスタＱ７及びＰＭＯＳトランジスタＱ８からなるＣＭＯＳインバータと、ＮＭＯＳトランジスタＱ９及びＰＭＯＳトランジスタＱ１０からなるＣＭＯＳインバータとによりラッチセルが形成され、転送スイッチ２４、２５を介して入力されるラッチ結果の反転出力、非反転出力がそれぞれトランジスタＱ７、Ｑ８によるＣＭＯＳインバータ、トランジスタＱ９、Ｑ１０によるＣＭＯＳインバータに入力される。これによりサンプリングラッチ回路８は、水平ブランキング期間の立ち上がりのタイミングで、第１ラッチ部２１のラッチ結果をデータ転送して第２ラッチ部２２でラッチし（図５（Ｆ））、このラッチ結果をインバータ２６より出力するようになされている。なお第２ラッチ部２２においては、正側電源及び負側電源の設定により、続く基準電圧セレクタ９における処理に適するように、ラッチ出力をレベルシフトさせて出力する場合もある。
【００１１】
【特許文献１】
特開２０００−２４２２０９号公報
【００１２】
【発明が解決しようとする課題】
ところでこのように両相によりラッチ結果等をデータ転送する場合、単相によるデータ転送に比して、構成が煩雑になる問題がある。このようなデータ転送に係る構成を簡略化することができれば、その分、全体構成を簡略化し得、この種の表示装置においては、いわゆる狭額縁化することができる。また消費電力も少なくすることができる。
【００１３】
本発明は以上の点を考慮してなされたもので、ＴＦＴ等による構成において、データ転送に係る構成を簡略化することができるデータ転送回路及びフラットディスプレイ装置を提案しようとするものである。
【００１４】
【課題を解決するための手段】
かかる課題を解決するため請求項１の発明においては、入力データを第１ラッチ部でラッチし、第１ラッチ部のラッチ結果を第２ラッチ部にデータ転送してラッチするデータ転送回路に適用して、第１ラッチ部のラッチ結果の反転出力のみ、又はラッチ結果の非反転出力のみ第２ラッチ部にデータ転送すると共に、少なくとも第１ラッチ部のラッチ結果を第２ラッチ部にデータ転送する期間の間、第１ラッチ部の電源電圧を立ち上げるようにする。
【００１５】
また請求項２の発明においては、フラットディスプレイ装置に適用して、階調データを順次循環的にサンプリングし、階調データを対応する列に振り分ける複数のラッチ回路と、ラッチ回路のラッチ結果により対応する列への出力信号レベルを設定するディジタルアナログ変換回路とを有し、各ラッチ回路は、第１ラッチ部のラッチ結果の反転出力のみ、又は第１ラッチ部のラッチ結果の非反転出力のみ第２ラッチ部にデータ転送すると共に、少なくとも第１ラッチ部のラッチ結果を第２ラッチ部にデータ転送する期間の間、第１ラッチ部の電源電圧を立ち上げるようにする。
【００１６】
請求項１の構成により、第１ラッチ部のラッチ結果の反転出力のみ、又はラッチ結果の非反転出力のみ第２ラッチ部にデータ転送すれば、その分、反転出力、非反転出力の双方によりラッチ結果をデータ転送する場合に比して構成を簡略化することができる。また少なくとも第１ラッチ部のラッチ結果を第２ラッチ部にデータ転送する期間の間、第１ラッチ部の電源電圧を立ち上げるようにすれば、データ転送におけるマージンを拡大することができ、この拡大したマージンによりラッチ結果の反転出力のみ、又はラッチ結果の非反転出力のみ第２ラッチ部にデータ転送することによるマージンの減少を補い、安定かつ確実にラッチ結果をデータ転送することができる。
【００１７】
これにより請求項２の発明によれば、フラットディスプレイ装置のラッチ回路において、簡易な構成により安定かつ確実にラッチ結果をデータ転送することができる。
【００１８】
【発明の実施の形態】
以下、適宜図面を参照しながら本発明の実施の形態を詳述する。
【００１９】
（１）第１の実施の形態
図１は、図４との対比により、本発明の実施の形態に係る液晶表示装置に適用されるサンプリングラッチ回路の１ビット分の構成を示す接続図である。この実施の形態に係る液晶表示装置においては、このサンプリングラッチ回路３８の構成が異なる点を除いて、図３、図４について上述した液晶表示装置１と同一に構成されることにより、重複した説明は省略する。
【００２０】
このサンプリングラッチ回路３８においては、水平方向における画素の配置に対応するタイミングで第１ラッチ部４１により階調データＤ１をラッチした後、水平ブランキング期間の所定のタイミングで、この第１ラッチ部４１によるラッチ結果を第２ラッチ部４２に転送してラッチし、続く基準電圧セレクタ９に出力する。このサンプリングラッチ回路３８は、これら第１ラッチ部４１から第２ラッチ部４２へのラッチ結果のデータ転送を単相により実行し、また単相によりデータ転送して不足するマージンを電源電圧の立ち上げにより確保する。
【００２１】
すなわちこのサンプリングラッチ回路３８において、第１ラッチ部４１は、ＮＭＯＳトランジスタＱ１１及びＰＭＯＳトランジスタＱ１２からなるＣＭＯＳインバータ、ＮＭＯＳトランジスタＱ１３及びＰＭＯＳトランジスタＱ１４からなるＣＭＯＳインバータとが正側電源ＶＨと負側電源ＶＳＳとの間に並列に設けられる。第１ラッチ部４１は、トランジスタＱ１１及びＱ１２によるインバータ出力が、トランジスタＱ１３及びＱ１４によるインバータに入力され、またサンプリングパルスｓｐによりオフ動作するスイッチ回路４４を介して、トランジスタＱ１１及びＱ１２によるインバータ入力が、トランジスタＱ１３及びＱ１４によるインバータに入力され、さらにサンプリングパルスｓｐによりオン動作するＰＭＯＳトランジスタＱ１５を介して、トランジスタＱ１１及びＱ１２によるインバータに階調データＤ１が入力される。
【００２２】
これによりサンプリングラッチ回路３８は、トランジスタＱ１１〜Ｑ１５によりＣＭＯＳラッチセルが形成され、図２（Ａ）〜（Ｃ）により示すように、サンプリングパルスｓｐによりスイッチ回路４４をオフ状態に設定して階調データＤ１を取り込んだ後、スイッチ回路４４をオン状態に設定して取り込んだ階調データＤ１を保持するようになされ、これらラッチに係るタイミングが対応する画素の水平方向の位置に応じて設定されるようになされている。
【００２３】
さらに第１ラッチ部４１は、スイッチ回路４７による電源の選択により、これらラッチに係る処理が、前段の回路に係る電源電圧と等しい電圧２．９〔Ｖ〕の電源ＶＤＤ１に設定された状態で実行される。また第２ラッチ部４２にラッチ結果をデータ転送する直前で、ラッチ時に比して電圧の高い電圧５．８〔Ｖ〕の電源ＶＤＤ２が選択され、データ転送を完了すると、元の電源ＶＤＤ１が選択される。これによりこのサンプリングラッチ回路３８では、少なくとも第１ラッチ部４１から第２ラッチ部４２にラッチ結果をデータ転送する期間の間、電源電圧を立ち上げ、ラッチ結果を単相でデータ転送することにより低下するマージンを確保するようになされている。
【００２４】
第１ラッチ部４１は、これにより転送スイッチ４５を介して水平ブランキング期間の所定のタイミングで、ラッチ結果の振幅を拡大して第２ラッチ部４２に転送し、この実施の形態では、このデータ転送に供するラッチ結果に反転出力が適用されるようになされている（図２（Ｃ）〜（Ｅ））。
【００２５】
第２ラッチ部４２は、ＮＭＯＳトランジスタＱ１６及びＰＭＯＳトランジスタＱ１７からなるＣＭＯＳインバータ、ＮＭＯＳトランジスタＱ１８及びＰＭＯＳトランジスタＱ１９からなるＣＭＯＳインバータとが正側電源ＶＤＤ２と負側電源ＶＬとの間に並列に設けられ、これらのＣＭＯＳインバータにより比較器回路構成のラッチセルが形成され、このラッチセルに転送スイッチ４５の出力が供給される。これにより第２ラッチ部４２は、第１ラッチ部４１のラッチ結果をラッチするようになされ、このラッチ結果をインバータ４６を介して出力するようになされている。
【００２６】
さらに第２ラッチ部４２は、この負側電源ＶＬの設定により、基準電圧セレクタ９における処理に適するように、ラッチ出力をレベルシフトさせて出力するようになされている。
【００２７】
（２）実施の形態の動作
以上の構成において、この液晶表示装置では（図３）、表示に供する各画素の階調を示すデータの連続による階調データＤ１が水平駆動回路５に入力され、ここでこの階調データＤ１がサンプリングラッチ回路３８により順次サンプリングされてライン単位でまとめられ、続く基準電圧セレクタ９により各階調データに応じた基準電圧Ｖ０〜Ｖ６３が選択される。液晶表示装置１では、この基準電圧Ｖ０〜Ｖ６３の選択により各画素を駆動する駆動信号が生成され、この駆動信号が信号線ＳＬにより表示部４に供給され、垂直駆動回路６により選択された画素にこの駆動信号が印加される。これにより液晶表示装置１では、表示部４の各画素を対応する階調データＤ１により駆動して所望の画像を表示する。
【００２８】
このようにして表示部４を駆動する水平駆動回路５において、このように階調データＤ１を順次循環的にサンプリングするサンプリングラッチ回路３８では（図１）、階調データＤ１の各ビットが対応するタイミングで第１のラッチ部４１でラッチされた後、水平ブランキング期間の所定のタイミングで、各ビット、各サンプリングラッチ回路３８で同時並列的に第２ラッチ部４２に転送されてラッチされ、このラッチ結果が基準電圧セレクタ９に出力される。これにより液晶表示装置１では、階調データＤ１がライン単位でまとめられ、基準電圧セレクタ９によりディジタルアナログ変換処理される。
【００２９】
サンプリングラッチ回路３８では、このような第１ラッチ部４１から第２ラッチ部４２へのデータ転送が、ラッチ結果の反転出力により実行され、これにより単相によりラッチ結果をデータ転送して、両相によりデータ転送する場合に比して、構成が簡略化される。具体的に、このようなデータ転送に係る転送スイッチにおいては、最低でもインバータ構成に係る２個のトランジスタが必要となる。これに対してこのように単相によりデータ転送する場合、この実施の形態では２４０組×３（赤色、緑色、青色分）×６ビット分の転送スイッチを省略し得、これにより両相によりデータ転送する場合に比して４３２０×２個のトランジスタを省略することができる。これによりこの液晶表示装置では、構成を簡略化して消費電力を低減することができ、さらにはいわゆる狭額縁化することができる。
【００３０】
またこのようにしてデータ転送する期間の間、第１ラッチ部４１においては、電源電圧が立ち上げられ、これにより単相によりラッチ結果をデータ転送する際に低下するマージンが確保される。これにより液晶表示装置では、単相によりラッチ結果をデータ転送するようにして、安定かつ確実にラッチ結果を第２ラッチ部４２にデータ転送することができる。
【００３１】
（３）実施の形態の効果
以上の構成によれば、第１ラッチ部のラッチ結果の反転出力のみ第２ラッチ部にデータ転送するようにし、少なくともこの第２ラッチ部にデータ転送する期間の間、第１ラッチ部の電源電圧を立ち上げることにより、ＴＦＴによる構成において、データ伝送に係る構成を簡略化することができる。
【００３２】
（４）他の実施の形態
なお上述の実施の形態においては、第１ラッチ部のラッチ結果の反転出力のみ第２ラッチ部にデータ転送する場合について述べたが、本発明はこれに限らず、ラッチ結果の非反転出力のみ第２ラッチ部にデータ転送する場合にも広く適用することができる。
【００３３】
また上述の実施の形態においては、ガラス基板上に表示部等を作成してなるＴＦＴ液晶に本発明を適用する場合について述べたが、本発明はこれに限らず、ＣＧＳ（Ｃｏｎｔｉｎｕｏｕｓ  Ｇｒａｉｎ  Ｓｉｌｉｃｏｎ）液晶等、各種の液晶表示装置、さらにはＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置等、種々のフラットディスプレイ装置に広く適用することができる。
【００３４】
また上述の実施の形態においては、液晶表示装置に適用して、絶縁基板に形成した低温ポリシリコンＴＦＴによるアクティブ素子により第１及び第２ラッチ部を構成する場合について述べたが、本発明はこれに限らず、絶縁基板上に形成される各種アクティブ素子により第１及び第２ラッチ部を構成してデータ転送するデータ転送回路に広く適用することができる。
【００３５】
【発明の効果】
上述のように本発明によれば、第１ラッチ部のラッチ結果の反転出力のみ、又は非反転出力のみ第２ラッチ部にデータ転送するようにし、少なくともこの第２ラッチ部にデータ転送する期間の間、第１ラッチ部の電源電圧を立ち上げることにより、ＴＦＴ等による構成において、データ伝送に係る構成を簡略化することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るサンプリングラッチ回路を示す接続図である。
【図２】図１のサンプリングラッチ回路の動作の説明に供するタイムチャートである。
【図３】液晶表示装置の構成を示すブロック図である。
【図４】従来の液晶表示装置に適用されるサンプリングラッチ回路を示す接続図である。
【図５】図４のサンプリングラッチ回路の動作の説明に供するタイムチャートである。
【符号の説明】
１……液晶表示装置、８、３８……サンプリングラッチ回路、９……基準電圧セレクタ、１０……基準電圧発生回路、２１、４１……第１ラッチ部、２２、４２……第２ラッチ部
【図１】
2005031112.tif 000003
【図２】
2005031112.tif 000004
【図３】
2005031112.tif 000005
【図４】
2005031112.tif 000006
【図５】
2005031112.tif 000007