(57)【要約】      （修正有）【課題】外部接続端子数を大幅に増加することなく、外部の電圧変換回路が不要な構成でシリアルデータを伝送することができるマルチチップ型半導体装置の提供。【解決手段】高耐圧の第１の半導体チップ１と低耐圧の第２の半導体チップ２とをパッケージ３内で相互接続する。第１の半導体チップ１は、電圧変換回路４と、複数の第１チップ間接続部１０と、第１シリアルデコーダ６と、パッケージ３外に引き出される外部接続端子１２との外部接続部１３とを備え、第２の半導体チップ２は、第２シリアルデコーダ５と、複数の第２チップ間接続部１１とを備える。複数の第１チップ間接続部１０と複数の第２チップ間接続部１１間とを直接接続するボンディングワイヤ９を設け、外部接続端子１２より入力されるシリアルデータを、電圧変換回路４で減圧され、第１チップ間接続部１０と第２チップ間接続部１１とを介して第２シリアルデコーダ５に供給する構成とする。【選択図】図１
2005159111.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体チップと第２の半導体チップとをパッケージ内で相互接続して構成されるマルチチップ型半導体装置であって、
前記第１の半導体チップは、電圧変換回路と、前記第２の半導体チップと接続するための複数の第１チップ間接続部と、第１シリアルデコーダと、前記パッケージ外に引き出される外部接続端子と、該外部接続端子に接続するための外部接続部とを備え、
前記第２の半導体チップは、第２シリアルデコーダと、前記第１の半導体チップと接続するための複数の第２チップ間接続部とを有し、
前記複数の第１チップ間接続部と前記複数の第２チップ間接続部間とを直接接続するボンディングワイヤを備え、
前記外部接続端子より入力されるシリアルデータが前記電圧変換回路と前記第１チップ間接続部と前記第２チップ間接続部とを介して前記第２シリアルデコーダに伝達されるように構成したことを特徴とするマルチチップ型半導体装置。
【請求項２】
前記第１の半導体チップは高電圧を印加可能なものであり、前記第２の半導体チップは、前記第１の半導体チップよりも耐圧が低く、かつ外部から印加されるシリアルデータの電圧より耐圧が低いものであることを特徴とする請求項１記載のマルチチップ型半導体装置。
【請求項３】
前記第１の半導体チップおよび前記第２の半導体チップは、マイクロコンピュータからのシリアルデータによって制御されることを特徴とする請求項１または２記載のマルチチップ型半導体装置。
【請求項４】
第１の半導体チップと第２の半導体チップとをパッケージ内で相互接続して構成されるマルチチップ型半導体装置であって、
前記第１の半導体チップは、電圧変換回路と、前記第２の半導体チップと接続するための複数の第１チップ間接続部と、第１内部回路と、前記パッケージ外に引き出される外部接続端子と、該外部接続端子と接続するための外部接続部とを備え、
前記第２の半導体チップは、第２内部回路と、前記第１の半導体チップと接続するための複数の第２チップ間接続部とを備え、
前記複数の第１チップ間接続部と複数の第２チップ間接続部間とを直接接続するボンディングワイヤを備え、
前記外部接続端子より入力される制御信号が前記電圧変換回路と前記第１チップ間接続部と前記第２チップ間接続部とを介して前記第２内部回路に伝達されるように構成したことを特徴とするマルチチップ型半導体装置。
【請求項５】
前記第１の半導体チップは高電圧を印加可能なものであり、前記第２の半導体チップは、前記第１の半導体チップよりも耐圧が低く、かつ外部から印加される制御信号の電圧より耐圧が低いものであることを特徴とする請求項４記載のマルチチップ型半導体装置。
【請求項６】
前記第１の半導体チップおよび前記第２の半導体チップは、マイクロコンピュータからの制御信号によって制御されることを特徴とする請求項４または５記載のマルチチップ型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体チップを同一パッケージに収容したマルチチップ型半導体装置に関する。
【背景技術】
【０００２】
複数の半導体チップを互いに接続して樹脂モールドしてなるマルチチップ型半導体装置では、半導体チップ相互間の接続が種々の形態で行われる。例えばボンディングワイヤで半導体チップ間の接続が行われる場合もあり、また、半導体チップ同士を重ね合わせてチップ・オン・チップ構造とし、バンプを介して半導体チップ同士の電気接続が行われる場合もある。さらには、配線基板上に複数の半導体チップを接合することによって、複数の半導体チップ同士の電気接続が達成されている場合もある。
【０００３】
同一パッケージに複数のチップを収容する理由としては、例えば高周波信号処理と低周波ベース処理とが必要なＬＳＩを集積化した場合、低周波用プロセスを用いて１チップで集積化すると周波数特性が不足するため、高周波信号処理が不可能になり、また高周波用プロセスを用いて１チップで集積化するとコストアップになることなどがあげられる。このような場合、それぞれの半導体チップの耐圧がそれぞれ異なる場合があり、種々の解決課題がある。
【０００４】
異なる耐圧のチップを同一パッケージに収容したマルチチップ型半導体の動作テストにおける課題解決法に関しては、例えば特許文献１に記載された技術を例示することができる。
【０００５】
シリアルデータ伝送に関する課題の解決法について図４を参照して説明する。
【０００６】
図４は異なる耐圧のチップを同一パッケージに収容した従来のマルチチップ型半導体の構成を示すブロック図であり、第１の半導体チップ１と第２の半導体チップ２とをパッケージ３に収納したマルチチップ型半導体装置であり、第１の半導体チップ１は第１シリアルデコーダ６と外部接続部１３とを備えており、第２の半導体チップ２は第２シリアルデコーダ５と外部接続部２３とを備えている。
【０００７】
電圧源７はマイコン（マイクロコンピュータ）８と第１の半導体チップ１に接続されている。マイコン８から供給されるシリアルデータの一方は、シリアルデータ用外部接続端子１２を介して第１の半導体チップ１に供給され、他方は電圧変換回路２１を介してシリアルデータの電圧を減圧し、シリアルデータ用外部接続端子２２を介して第２の半導体チップ２に供給される。
【０００８】
マイコン８から供給されたシリアルデータは、並列的に第１の半導体チップ１と第２の半導体チップ２に出力され、第１の半導体チップ１と第２の半導体チップ２の内部回路を制御する。
【０００９】
なお第１の半導体チップ１は高耐圧チップであり、第２の半導体チップ２は低耐圧チップであって、低耐圧チップの耐圧値はマイコン８から供給されるシリアルデータの電圧値以下である。
【特許文献１】特開２０００−３３２１９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、図４に示す従来のマルチチップ型半導体装置のシリアル伝送方式では、低耐圧チップに外部からシリアルデータを供給するため、シリアルデータ用外部接続端子２２が必要であって、ピン数の増大、すなわち実装面積の増大を招き、パッケージ全体の小型化が困難となる。また外部に電圧変換回路２１が必要となり、コストの増大を招くという問題がある。
【００１１】
本発明は、前記従来の問題点に鑑みてなされたものであり、外部接続端子数を大幅に増加することなく、かつ外部の電圧変換回路が不要な構成にて、シリアルデータを伝送することができるマルチチップ型半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
前記目的を達成するため、本発明は、第１の半導体チップと第２の半導体チップとをパッケージ内で相互接続して構成されるマルチチップ型半導体装置であって、前記第１の半導体チップは、電圧変換回路と、前記第２の半導体チップと接続するための複数の第１チップ間接続部と、第１シリアルデコーダと、前記パッケージ外に引き出される外部接続端子と、該外部接続端子に接続するための外部接続部とを備え、前記第２の半導体チップは、第２シリアルデコーダと、前記第１の半導体チップと接続するための複数の第２チップ間接続部とを有し、前記複数の第１チップ間接続部と前記複数の第２チップ間接続部間とを直接接続するボンディングワイヤを備え、前記外部接続端子より入力されるシリアルデータが前記電圧変換回路と前記第１チップ間接続部と前記第２チップ間接続部とを介して前記第２シリアルデコーダに伝達されるように構成したことを特徴とする。
【００１３】
また、本発明は、第１の半導体チップと第２の半導体チップとをパッケージ内で相互接続して構成されるマルチチップ型半導体装置であって、前記第１の半導体チップは、電圧変換回路と、前記第２の半導体チップと接続するための複数の第１チップ間接続部と、第１内部回路と、前記パッケージ外に引き出される外部接続端子と、該外部接続端子と接続するための外部接続部とを備え、前記第２の半導体チップは、第２内部回路と、前記第１の半導体チップと接続するための複数の第２チップ間接続部とを備え、前記複数の第１チップ間接続部と複数の第２チップ間接続部間とを直接接続するボンディングワイヤを備え、前記外部接続端子より入力される制御信号が前記電圧変換回路と前記第１チップ間接続部と前記第２チップ間接続部とを介して前記第２内部回路に伝達されるように構成したことを特徴とする。
【００１４】
また、本発明は、前記第１の半導体チップは高電圧を印加可能なものであり、前記第２の半導体チップは、前記第１の半導体チップよりも耐圧が低く、かつ外部から印加されるシリアルデータの電圧，制御信号の電圧より耐圧が低いものであることを特徴とするものである。
【００１５】
また、本発明は、前記第１の半導体チップおよび前記第２の半導体チップは、マイクロコンピュータからのシリアルデータ，制御信号によって制御されることを特徴とするものである。
【００１６】
これらの構成により、低耐圧チップに高電圧を直接印加することなく、シリアルデータの伝送，制御信号の伝達を行うことができる。
【発明の効果】
【００１７】
本発明によれば、前記のように低耐圧チップに高電圧を直接印加することなく、シリアルデータの伝送，制御信号の伝達を行うことができるため、外部接続端子数を大幅に増加することなく、かつ外部の電圧変換回路が不要な構成で、シリアルデータを伝送することができるマルチチップ型半導体装置の提供が実現する。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の説明において、図４にて説明した部材に対応する部材には同一符号を付した。
【００１９】
図１は本発明の実施形態１のマルチチップ型半導体装置の構成を示すブロック図であり、高耐圧の第１の半導体チップ１と低耐圧の第２の半導体チップ２とをパッケージ３内で相互接続している。
【００２０】
第１の半導体チップ１は、電圧変換回路４と、前記第２の半導体チップ２との接続のための複数の第１チップ間接続部１０と、第１シリアルデコーダ６と、パッケージ３外に引き出される外部接続端子１２との接続のための外部接続部１３とを有し、また、低耐圧の第２の半導体チップ２は、第２シリアルデコーダ５と、前記第１の半導体チップ１との接続のための複数の第２チップ間接続部１１とを備えている。
【００２１】
さらに、前記複数の第１チップ間接続部１０と前記複数の第２チップ間接続部間１１とを直接接続するボンディングワイヤ９が設けられ、前記外部接続端子１２より入力されるシリアルデータが、前記電圧変換回路４で減圧され、前記第１チップ間接続部１０と前記第２チップ間接続部１１とを介して前記第２シリアルデコーダ５に供給される構成になっている。
【００２２】
図２は本発明の実施形態２のマルチチップ型半導体装置の構成を示すブロック図であり、第１の半導体チップ１は、電圧変換回路４と、前記第２の半導体チップ２と接続するための複数の第１チップ間接続部１０と、第１内部回路１４と、パッケージ３外に引き出される外部接続端子１２と、該外部接続端子１２を接続のための外部接続部１３とを有し、第２の半導体チップ２は、第２内部回路１５と、前記第１の半導体チップ１と接続するための複数の第２チップ間接続部１１とを備えている。
【００２３】
さらに、前記複数の第１チップ間接続部１０と複数の第２チップ間接続部間１１とを直接接続するボンディングワイヤ９が設けられ、前記外部接続端子１２より入力される制御信号が、前記電圧変換回路４で減圧され、前記第１チップ間接続部１０と前記第２チップ間接続部１１とを介して前記第２内部回路１５に供給される構成になっている。
【００２４】
図３は本実施形態における電圧変換回路４の一例を示す回路図であり、電源電圧端子３１と低耐圧用電源端子３２とシリアルデータ入力端子３３と出力端子３４とＧＮＤ端子３５と参照電圧用端子３６と定電流源３７と抵抗３８−１，３８−２とＰＮＰ差動対トランジスタ（Ｔｒ）３９と電流ミラー回路４０−１〜４０−３とを備えている。
【００２５】
また、前記電源電圧端子３１は電源７に、低耐圧用電源端子３２は低耐圧用チップの耐圧以下に設定された電源電圧に、シリアルデータ入力端子３３はシリアルデータ用外部接続端子１２に、出力端子４は第１チップ間接続部１０に、それぞれ接続されている。
【００２６】
前記シリアルデータ入力端子３３には、電源７と同じ電圧の振幅が入力され、その電圧が参照電圧用端子３６に印加される電圧より高いか低いかによって、ＰＮＰ差動対Ｔｒ３９のいずれか一方のＴｒがＯＮあるいはＯＦＦし、同時に電流ミラー回路４０−１あるいは４０−２のいずれか一方がＯＮ／ＯＦＦする。そして最終的に低耐圧用電源端子３２に印加される電源電圧と同じ振幅値のシリアルデータ信号が得られることになる。
【００２７】
前記構成により、低耐圧の第２の半導体チップ２に高電圧を直接印加することなく、シリアルデータの伝送、および制御信号の伝達を行うことができる。
【産業上の利用可能性】
【００２８】
本発明は、複数の半導体チップを同一パッケージに収容したマルチチップ型半導体装置に適用され、特に外部接続端子数を大幅に増加することなく、かつ外部の電圧変換回路が不要な構成であって、シリアルデータを伝送することを可能にするマルチチップ型半導体装置に実施して有効である。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施形態１のマルチチップ型半導体装置の構成を示すブロック図
【図２】本発明の実施形態２のマルチチップ型半導体装置の構成を示すブロック図
【図３】本実施形態における電圧変換回路の一例を示す回路図
【図４】従来のマルチチップ型半導体の構成を示すブロック図
【符号の説明】
【００３０】
１  第１の半導体チップ
２  第２の半導体チップ
３  パッケージ
４  電圧変換回路
５  第２シリアルデコーダ
６  第１シリアルデコーダ
７  電源
８  マイコン
９  ボンディングワイヤ
１０  複数の第１チップ間接続部
１１  複数の第２チップ間接続部
１２  外部接続端子
１３  外部接続部
１４  第１内部回路
１５  第２内部回路
３１  電源電圧端子
３２  低耐圧用電源端子
３３  シリアルデータ入力端子
３４  出力端子
３５  ＧＮＤ端子
３６  参照電圧用端子
３７  定電流源
３８−１，３８−２  抵抗
３９  ＰＮＰ差動対Ｔｒ
４０−１〜４０−３  ミラー回路
【図１】
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【図２】
2005159111.tif 000004
【図３】
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【図４】
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