(57)【要約】【課題】  差動型電圧制御発振器の構成部品である差動型電圧制御可変容量のＱ値を向上させ、差動型電圧制御発振器の位相雑音を低減させる。【解決手段】  差動型電圧制御可変容量の直列抵抗を低減するため、Ｎ形半導体２５上に埋め込まれたＰ型電極を、第１Ｐ型電極３と第２Ｐ型電極９として複数個に分割して形成し、かつ小型化する。各Ｐ型電極３，９を格子状かつ上下左右方向に対して交互に配置し、差動対である電圧制御可変容量間の直列抵抗を低減させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の基板上に形成される第２導電型の半導体と、前記第２導電型の半導体に埋め込まれて差動対となる第１導電型の複数の第１電極および第１導電型の複数の第２電極にて構成された差動型電圧制御可変容量を備えた差動型電圧制御発振器であって、前記第１電極および前記第２電極の面積を小型化すると共に、前記第１電極と前記第２電極間の距離を小さくし、前記第１電極に対して前記第２電極を格子状かつ上下左右に対して交互に配置し、前記第１電極および前記第２電極以外の周辺を囲むように、配線層と前記第２導電型の半導体とを接続して前記差動型電圧制御可変容量を構成し、前記差動型電圧制御可変容量の領域以外で、回路素子を集積した集積回路を構成したことを特徴とする差動型電圧制御発振器。
【請求項２】
第１導電型の基板上に形成された第２導電型の半導体と、前記第２導電型の半導体上の酸化膜の上に配置されて差動対となる複数の第１ポリシリコン電極および複数の第２ポリシリコン電極にて構成される差動型電圧制御可変容量を備えた差動形電圧制御発振器であって、前記第１ポリシリコン電極および前記第２ポリシリコン電極の面積を小型化すると共に、前記第１ポリシリコン電極および前記第２ポリシリコン電極の間の距離を小さくし、前記第１ポリシリコン電極に対して前記第２ポリシリコン電極を格子状かつ上下左右に対して交互に配置し、前記第１ポリシリコン電極および前記第２ポリシリコン電極以外の周辺を囲むように、配線層と前記第２導電型の半導体とを接続して前記差動型電圧制御可変容量を構成し、前記差動型電圧制御可変容量の領域以外で、回路素子を集積した集積回路を構成したことを特徴とする差動型電圧制御発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動型電圧制御発振器に係り、特に差動型電圧制御可変容量を用いた集積化差動型電圧制御発振器における電圧制御可変容量の構成に関するものである。
【背景技術】
【０００２】
図５は一般的な差動型電圧制御発振器１の回路図であり、トランジスタ６と差動型電圧制御可変容量８とＬＣ共振器７を備えている。この差動型電圧制御発振器１の発振周波数は下式（数１）にて示される。
【０００３】
【数１】
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また、出力信号周波数ｆｏとその制御電圧特性Ｖｔは図６のように示され、電圧制御発振器１の出力信号ｆｏの可変方法は、図５に示すインダクタとコンデンサを用いたＬＣ共振器７において、差動型電圧制御可変容量８への印加電圧を変化させることによって、その容量値を可変させることが一般的である。
【０００４】
従来、このような差動型電圧制御可変容量８および電圧制御発振器１を構成する他の回路を同一の半導体集積回路の中に集積化する際、ＮＰＮトランジスタのベース−コレクタ間のＰＮ接合容量が差動型電圧制御可変容量８として用いられる場合が多い。
【０００５】
前記差動型電圧制御可変容量８の半導体構造の例を図９，図１０に示す。図９，図１０において、３は第１Ｐ型電極、９は第２Ｐ型電極、１０は素子分離部、１８は配線抵抗、２２はＮ型埋め込み層、２３は第１Ｎ型電極、２４は第２Ｎ型電極である。
【０００６】
一般的にＰＮ接合容量は下式（数２）の関係にあり、さらに等価回路が図１１のように示される。
【数２】
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Ａ；接合断面積，ＮＤ；Ｎ型半導体の不純物濃度，ｑ；電子電荷，ＮＡ；Ｐ型半導体の不純物濃度，ε；シリコン誘電率，ΨＯ；ＶＲ＝０時の逆バイアス電圧，ＶＲ；ＰＮ接合電極へ印加される逆バイアス電圧
図１１における寄生抵抗ＲＮ，ＲＡＬ，ＲＥ，ＲＳＵＢは差動型電圧制御発振器１の位相雑音特性に大きく影響を与える。一般に差動型電圧制御発振器の位相雑音特性は、非特許文献１に示されるような関係があることが知られており、図５におけるＬＣ共振器７のＱ値(Ｑｔａｎｋ)と差動型電圧制御発振器１の位相雑音は反比例する。
【０００７】
図７，図８に示すＬ，Ｃの各個別におけるＱ値、および共振器トータルＱ値(Ｑｔａｎｋ)は下式（数３）のように示される。
【０００８】
【数３】
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Ｒｐ；ＲＬとＲＣの合成抵抗
すなわち、図１１に示される寄生抵抗ＲＮ，ＲＡＬ，ＲＥ，ＲＳＵＢはＱ値を劣化させ、差動型電圧制御発振器１の位相雑音を増大させていることが分かる。またＲＥはエピタキシャル層の不純物濃度に反比例し、ＲＮはエピタキシャル層から電極までの不純物濃度に反比例するため、Ｑ値改善にはエピタキシャル層および電極までの不純物濃度を高くする必要がある。
【０００９】
また、このような技術は非特許文献２に開示されている。
【非特許文献１】D.B.Leeson,”A Simple Model of Feedback Oscillator Noise Spectrum,” Proc.IEEE, February 1966,pp.329-330
【非特許文献２】Design of High-Q Varactors for LOW-Power Wireless Applications Using a Standard CMOS Process” IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL35,NO3,MARCH 2002
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述したように、差動型電圧制御発振器１における位相雑音を低減させるためは、差動型電圧制御可変容量８のＱ値を向上させなければならない。
【００１１】
しかしながら、従来ではＮＰＮトランジスタのベース−コレクタを利用し、差動型電圧制御可変容量８を構成していたため、差動型電圧制御可変容量８の特性を変更するために不純物濃度を変更すると、電圧制御可変容量８以外の集積素子の特性も大きく変えてしまうことになる。また、電圧制御可変容量８のみの半導体不純物濃度を変更しようとすると、専用の製造工程が増え、コストアップとなってしまう。
【００１２】
本発明は、前記従来の課題を解決し、構成部品である差動型電圧制御可変容量のＱ値を向上させ、位相雑音を低減させる差動型電圧制御発振器を提供することを目的とする。
【課題を解決するための手段】
【００１３】
前記目的を達成するため、請求項１に記載の発明は、第１導電型の基板上に形成される第２導電型の半導体と、前記第２導電型の半導体に埋め込まれて差動対となる第１導電型の複数の第１電極および第１導電型の複数の第２電極にて構成された差動型電圧制御可変容量を備えた差動型電圧制御発振器であって、前記第１電極および前記第２電極の面積を小型化すると共に、前記第１電極と前記第２電極間の距離を小さくし、前記第１電極に対して前記第２電極を格子状かつ上下左右に対して交互に配置し、前記第１電極および前記第２電極以外の周辺を囲むように、配線層と前記第２導電型の半導体とを接続して前記差動型電圧制御可変容量を構成し、前記差動型電圧制御可変容量の領域以外で、回路素子を集積した集積回路を構成したものであり、この構成によって、従来、配線でしか接続されていなかった差動対である第２導電型の半導体間も直接接続することができる。この結果、差動対である第２導電型の半導体間の抵抗、およびその接続配線抵抗を低減することができ、これにより、差動型電圧制御可変容量以外の素子の特性を変えずに、大幅なコストアップもせず、差動型電圧制御発振器の位相雑音特性が改善される。
【００１４】
請求項２に記載の発明は、第１導電型の基板上に形成された第２導電型の半導体と、前記第２導電型の半導体上の酸化膜の上に配置されて差動対となる複数の第１ポリシリコン電極および複数の第２ポリシリコン電極にて構成される差動型電圧制御可変容量を備えた差動形電圧制御発振器であって、前記第１ポリシリコン電極および前記第２ポリシリコン電極の面積を小型化すると共に、前記第１ポリシリコン電極および前記第２ポリシリコン電極の間の距離を小さくし、前記第１ポリシリコン電極に対して前記第２ポリシリコン電極を格子状かつ上下左右に対して交互に配置し、前記第１ポリシリコン電極および前記第２ポリシリコン電極以外の周辺を囲むように、配線層と前記第２導電型の半導体とを接続して前記差動型電圧制御可変容量を構成し、前記差動型電圧制御可変容量の領域以外で、回路素子を集積した集積回路を構成したものであり、この構成によって、従来、配線でしか接続されていなかった差動対である第２導電型の半導体間も直接接続することができる。この結果、差動対である第２導電型の半導体間の抵抗、およびその接続配線抵抗を低減することができ、このため、差動型電圧制御可変容量のＱ値が向上し、差動型電圧制御発振器の位相雑音特性が改善される。
【発明の効果】
【００１５】
以上のように、本発明によれば、従来と比べて半導体回路に集積された差動型電圧制御発振器における位相雑音特性の改善が実現する。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態を図面を参照して説明する。
【００１７】
まず、本実施形態の概要を説明をする。
【００１８】
図１は本発明の実施形態１の差動型電圧制御発振器における要部を説明するための縦断面状態の構成図であり、３は第１Ｐ型電極、４はＮ型電極、９は第２Ｐ型電極、１０は素子分離部、１１はＰ型電極間距離（ΔＸ）、１２はＰ型拡散層、１９はＰ型基板、２５はＮ型半導体である。
【００１９】
図１において、Ｐ型基板１９上の素子分離部１０にて囲まれた領域に形成されるＮ型半導体２５と、それに埋め込まれた複数の第１Ｐ型電極３と複数の第２Ｐ型電極９にてＰＮ接合を形成し、図５に示した差動型電圧制御可変容量８を実現しており、最上部にはＮ型半導体２５、および複数の第１Ｐ型電極と第２Ｐ型電極９を取り出すための配線層が形成されている。
【００２０】
図２は実施形態１の差動型電圧制御発振器における要部を示す平面図である。
【００２１】
複数の第１Ｐ型電極３と複数の第２Ｐ型電極９が上下左右に対して交互に配置されており、複数の第１Ｐ型電極３と複数の第２Ｐ型電極９とを取り出すための配線層以外の領域は、Ｎ型半導体２５の取り出し配線が占めている。
【００２２】
図３は本発明の実施形態２の差動型電圧制御発振器における要部を示す平面図である。
【００２３】
実施形態２において、平面構造は図２と同等であって、複数の第１Ｐ型電極３と複数の第２Ｐ型電極９を取り出すための配線接続構造の一例を示しており、１３は配線間のコンタクト、１５は第２配線、１６は第３配線である。
【００２４】
図４は実施形態１の等価回路図であり、第１Ｐ型電極３側には、図１に示した縦構造の最上部に形成された取り出しのための配線による抵抗ＲＡＬが接続され、その後、差動型電圧制御可変容量８へ入力される。差動型電圧制御可変容量８のＮ側は、前記Ｎ型半導体２５およびＮ型半導体２５の取り出し配線、そしてＰ型基板１９との間に寄生するＰ型基板―Ｎ型半導体間寄生容量２１に接続されている。第２Ｐ型電極９側も同様の接続である。
【００２５】
従来技術では、図５に示す差動型電圧制御可変容量８は、図９〜図１１にて説明したように、Ｐ型基板１９上の素子分離部１０内側に形成されるＮＰＮトランジスタのコレクタ―ベース間容量を利用して形成されていた。しかし、本実施形態では、従来と比べて、Ｐ型基板１９上の素子分離部１０内側におけるＮ型半導体２５の領域に形成される第１Ｐ型電極３を小型化して、これらの第１Ｐ型電極３を複数個形成するようにし、さらに従来では、図１０に示すように左右に配置されていたＰ型電極３，９を、図２に示すように、差動対としての第１Ｐ型電極３と第２Ｐ型電極９とを上下左右に交互に複数個配置している。
【００２６】
また、各Ｐ型電極間距離（ΔＸ）１１を製造上許容される最小値とした。このため、差動型電圧制御可変容量８のＮ型半導体２５にて発生する抵抗（ＲＮ）１７を大幅に低減することができる。
【００２７】
また、図１に示すように、第１Ｐ型電極３および第２Ｐ型電極９の両方を、同一Ｎ型半導体２５上に形成したため、従来では図１１に示す第１Ｎ型電極２３と第２Ｎ型電極２４間に直列に寄生していた配線層による配線抵抗（ＲＡＬ）１８がない。
【００２８】
さらに、図１に示すように、各第１Ｐ型電極３の間に配線層を配置し、Ｎ型半導体２５と接続することにより、図４に示すＮ型半導体にて発生する抵抗（ＲＮ）１７を低減することができる。
【００２９】
また、抵抗（ＲＮ）１７が下がることにより、従来では必要であった図９に示すＮ型埋め込み層２２が不要となり、安価なＣＭＯＳプロセスでの実現が可能となる。さらに、濃度の濃いＮ型埋め込み層２２がない場合は、埋め込み層−Ｐ型基板間の寄生容量Ｃｊｓが小さくなり、Ｐ型基板１９の抵抗ＲＳＵＢにおけるロスも低減される。
【００３０】
なお、実施形態２も実施形態１と同様の作用効果が得られる。
【００３１】
また、前記第１Ｐ型電極３および第２Ｐ型電極９に対応させて、Ｎ形半導体２５上の酸化膜の上部に第１ポリシリコン電極と第２ポリシリコン電極を複数に分割かつ面積を小型化するようにして形成することも考えられる。
【００３２】
このようにすることにより、第１ポリシリコン電極および第２ポリシリコン電極の抵抗成分を低減することができる。また、第１ポリシリコン電極と第２ポリシリコン電極間の距離を極力小さくし、第１ポリシリコン電極に対して差動対である第２ポリシリコン電極を格子状かつ上下左右に対して交互に配置し、さらに第１ポリシリコン電極および第２ポリシリコン電極以外の周辺を囲むように配線層とＮ型半導体２５とを接続することによって、従来配線でしか接続されていなかった差動対であるＮ型半導体間も直接接続することができる。
【００３３】
この結果、図４に示す差動対であるＮ型半導体間の抵抗（ＲＮ）１７、および、その接続配線抵抗（ＲＡＬ）１８を低減させることができる。このため、差動型電圧制御可変容量８のＱ値が向上し、差動型電圧制御発振器１の位相雑音特性を改善することができる。
【００３４】
また、本実施形態において説明した電極，基板などにおいて、Ｐ型とＮ型との構成関係を反対にしても同様の作用効果を得ることができる。
【産業上の利用可能性】
【００３５】
本発明は、主にＰＬＬ周波数シンセイサイザに利用される差動型電圧制御発振器の中において、特に差動型電圧制御可変容量を用いた集積化差動型電圧制御発振器の諸特性を改善するための電圧制御可変容量に適用して有効である。
【図面の簡単な説明】
【００３６】
【図１】実施形態１の差動型電圧制御発振器における要部を説明するための縦断面状態の構成図
【図２】実施形態１の差動型電圧制御発振器における要部を示す平面図
【図３】本発明の実施形態２の差動型電圧制御発振器における要部を示す平面図
【図４】実施形態１の等価回路図
【図５】一般的な差動型電圧制御発振器を示す回路図
【図６】図５の差動型電圧制御発振器の特性を示す図
【図７】並列共振回路を説明するための回路図
【図８】並列共振回路を説明するための回路図
【図９】従来のベース−コレクタ間の容量の縦断面状態の構成図
【図１０】従来のベース−コレクタ間の容量の平面状態の説明図
【図１１】従来のベース−コレクタ間の容量の等価回路図
【符号の説明】
【００３７】
１  差動電圧制御発振器
３  第１Ｐ型電極
４  Ｎ型電極
６  アンプ
７  ＬＣ共振器
８  差動型電圧制御可変容量
９  第２Ｐ型電極
１０  素子分離部
１１  Ｐ型電極間距離（ΔＸ）
１２  Ｐ型拡散層
１３  配線間のコンタクト
１５  第２配線
１６  第３配線
１７  Ｎ型半導体抵抗
１８  配線抵抗
１９  Ｐ型基板
２０  Ｐ型基板抵抗
２１  Ｐ型基板―Ｎ型半導体間寄生容量
２２  Ｎ型埋め込み層
２３  第１Ｎ型電極
２４  第２Ｎ型電極
２５  Ｎ型半導体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005101295.tif 000012
【図８】
2005101295.tif 000013
【図９】
2005101295.tif 000014
【図１０】
2005101295.tif 000015
【図１１】
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