(57)【要約】【課題】異なるロウのワード・ラインをスタッキングした高密度のメモリ・アレーを提供する。【解決手段】隣接するロウに配置された第１ロウのトランジスタ及び第２ロウのトランジスタと、前記第１ロウのトランジスタのそれぞれに接続された第１のワード・ラインと、前記第２ロウのトランジスタのそれぞれに接続された第２のワード・ラインとを備え、前記第１のワード・ラインを形成する層が前記第２のワード・ラインを形成する層の上に配置される。【選択図】図４
2005159355.tif 000002
【特許請求の範囲】
【請求項１】
メモリ・アレーにおいて、
隣接するロウに配置された第１ロウのトランジスタ及び第２ロウのトランジスタと、
前記第１ロウのトランジスタのそれぞれに接続された第１のワード・ラインと、
前記第２ロウのトランジスタのそれぞれに接続された第２のワード・ラインと
を備え、前記第１のワード・ラインを形成する層は、前記メモリ・アレーを形成するレイアウトにより前記第２のワード・ラインを形成する層の上に配置される前記メモリ・アレー。
【請求項２】
第１ロウのトランジスタ、第２ロウのトランジスタ、第１のワード・ライン及び第２のワード・ラインを含むメモリ・アレーであって、前記第１のワード・ラインは前記第１ロウのトランジスタのそれぞれに接続され、かつ前記第２のワード・ラインは前記第２ロウのトランジスタのそれぞれに接続されているメモリ・アレーを製造する方法において、
前記第１のワード・ラインを表す第１の層を配置し、かつ
前記第２のワード・ラインを表す第２の層を配置し、前記第２の層が前記第１の層の上に配置される前記方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリの設計に関し、特に高密度メモリ・アレー及びその製造方法に関する。
【背景技術】
【０００２】
メモリ・アレーは、一般的にデータを記憶する構造を指す。メモリ・アレーは、典型的には、いくつかのビット・セルを含み、各セルが１ビットのデータを記憶する。メモリ・アレーは、一般的に高密度に実施されることが望ましい。コンパクトなメモリ・アレーは、一般的に高いアクセス速度が得られ、更に消費電力も低い。
【０００３】
以下で簡単に説明する添付図面を参照して本発明を説明する。
【０００４】
図において、同一参照番号は、機能的に同一である、かつ／又は構造的に同一要素であることを概要的に示す。要素が最初に出現する図は、対応する参照番号が左端のデジット（又は複数デジット）により示される。
【発明の開示】
【課題を解決するための手段】
【０００５】
本発明の特徴により提供されるメモリ・アレーは、スタッキングされるように（即ち、一方が他方の上に配置されるように）異なるロウのワード・ライン（各ロウが同一のワード・ラインを共有する多数のビット・セルを含む）を表した２層を含む。各ワード・ラインは、金属層の形式により実施されてもよい。その結果、高密度メモリ・アレーを達成することが可能となる。
【実施例】
【０００６】
以下、本発明のいくつかの特徴を、説明のための複数例を参照して説明する。多くの特定的な詳細、関係及び方法は、本発明の十分な理解を得るように説明されていることを理解すべきである。しかしながら、関連する技術分野に習熟する者は、１以上の特定的な詳細又は他の方法がなくとも、本発明が実施可能なことを容易に理解すべきである。他の例において、周知の構造又は動作は、本発明が不明確になるのをさけるために、詳細には示されていない。
【０００７】
（ＲＯＭ）
図１は、メモリ・ユニットを示す回路図であり、一実施例におけるメモリ・アレーの詳細を示している。ＲＯＭ１００は、ロウ・デコーダ１６０、カラム・デコーダ１７０、メモリ・アレー１８０及びマルチプレクサ１９０を含むことが示されている。単に簡単にするために、このメモリ・アレー１８０は、各ロウが１６ビット・セルを含むと共に、２ロウ形式に編成された３２ビット・セルを含むことが示されている。３２ビット・セルは、３２個のトランジスタ１１０−１〜１１０−３２を使用してそれぞれ実施されている。以下の説明において、用語のビット・セル及びトランジスタは、互に置換可能に使用されている。
【０００８】
ロウ・デコーダ１６０は、５ビット・アドレスのうちの１ビットを受け取り、かつこの１ビットの値に従ってワード・ライン１０１及び１０２のうちの一方をエネーブルする（１にセット）。カラム・デコーダ１７０は、残りの４ビットを受け取り、かつ１６カラム選択ライン１９０−１〜１９０−１６のうちの１ラインをエネーブルする。以下で説明するように、３２ビット・セルのうちの１セル（５ビット・アドレスの値に対応する）に記憶されたデータをパス１９９上に供給する。
【０００９】
各ワード・ラインは、ロウ内の全ビット・セルにより共有される。従って、ワード・ライン１０１は、トランジスタ１１０−１〜１１０−１６（のゲート端末に接続される）により共有され、ワード・ライン１０２はトランジスタ１１０−１７〜１１０−３２により共有される。同様に、各ビット・ライン１５０−１〜１５０−１６は、対応するカラムにおける全てのビット・セルにより共有される。例えば、ビット・ライン１５０−１は、対応するドレイン端子がそれぞれのスイッチ１３０−１及び１３０−１７を介してビット・ライン１５０−１に接続されているので、トランジスタ１１０−１〜１１０−１７により共有される。
【００１０】
各ビット・セルは、ドレイン端子がスイッチ１３０−１及び１３０−３２のうちの対応する１スイッチを通って対応するビット・ラインに接続されるか（否か）に従って、０又は１にプログラムされる。全てのビット・ラインは、大まかには、全てのゲート端子（ワード・ライン）がディセーブルされたときに、まず１に充電され、また（ソース端子をＶss／接地に接続しているために）対応するスイッチが閉成されたときにのみ、（対応するゲート・ラインをエネーブルすることにより）複数のトランジスタのうちの選択されたトランジスタがラインを放電させる。カラムにおける（ワード・ラインにより）選択されたトランジスタに対応するトランジスタが開放されれば、ビット・ラインは充電されたままであり、従ってカラムからは１が読み出されることになる。
【００１１】
従って、トランジスタ１１０−１は、対応するスイッチ１３０−１が開放されているので、１を発生するようにプログラムされる。トランジスタ１１０−１７は、対応するスイッチ１３０−１８が閉成されているので、０を発生するようにプログラムされる。記憶していたビットは、対応するワード・ラインが１にセットされているときに、対応するビット・ライン上に供給される。
【００１２】
マルチプレクサ１９０は、１６ビット・ライン１５０−１〜１５０−１６を受け取るように接続され、カラム選択ライン１９１−１〜１９１−１６のうちのエネーブルされた１ラインに対応する（パス１９９上の）複数ビットのうちの１ビットを選択する。
【００１３】
動作において、１ビットを読み出すために、５ビット・アドレスが発生され、１ビットがロウ・デコーダ１６０に対する入力として供給され、かつ残りの４ビットがカラム・デコーダ１７０に供給される。以上で説明したように、ワード・ライン（１５０−１及び１５０−２）のうちの１ライン、及びカラム選択ライン（１９０−１〜１９０−１６）のうちの１ラインのみが１（「エネーブル状態」）にセットされる。
【００１４】
エネーブルされたワード・ラインに対応するロウに記憶された複数のビットは、（対応するトランジスタのみのターン・オンにより）対応するビット・ライン上に供給される。マルチプレクサ１９０は、エネーブルされたカラム選択ラインに対応するビット・ラインのうちの１ラインを選択する。従って、５ビット・アドレスにより指定されるビットは、パス１９９から取り込まれる。
【００１５】
本発明の特徴は、メモリ・アレー１８０をエネーブルしてワード・ライン（前記例における１０２及び１０１）を表す複数の金属層をスタッキングすること（即ち、一方を他方の上に配置すること）によって高密度に実施される。この構成は、このようなスタッキングを使用しない一実施例を理解することにより、よりよく理解できる。従って、このような一実施例を、以下図３を参照して説明する。
【００１６】
しかしながら、以下で説明する実施例の詳細を理解するために、種々の層を説明するための規約を設けると好都合である。従って、この説明で使用する一規約例を、以下図２を参照して説明する。
【００１７】
（規約）
図２において、拡散層、ポリ・シリコン層、金属１、金属２、金属３及びコンタクトは、パターン２１０、２２０、２３０、２４０、２５０及び２７０によってそれぞれ表されている。この規約は、レイアウト構造に関連する下記の全ての図面に使用されることを意図している。この説明は、ワード・ラインを表す金属層が重なり合っていない従来の配置例を参照して続けられる。
【００１８】
図３は、従来の一実施例における２列のメモリ・アレーのレイアウト構造の詳細を示す図である。このレイアウト構造は、拡散層３６０、ポリ・シリコン層３５０、３７０、金属層３３０、３４０、金属アイランド３１０−１〜３１０−３２、カラム３８０−１〜３８０−１６（金属３層を使用している）、パワー・ストラップ３２０及びコンタクト・ポイント３９０−１〜３９０−３４を含むことが示されている。単に説明のために、図３の種々の層を、図１で説明したコンポーネントを参照して説明する。
【００１９】
拡散層３６０は、トランジスタ１１０−１〜１１０−３２のためのソース及びドレイン領域を提供する。ポリ・シリコン層３５０は、トランジスタ１１０−１〜１１０−１６のためのゲート領域を提供し、またポリ・シリコン層３７０は、トランジスタ１１０−１７〜１１０−３２のためのゲート領域を提供する。
【００２０】
金属１層３３０は、ポリ・シリコン層３５０に平行し、かつその上に配置される。説明だけのために、金属１層により囲まれたポリ・シリコン層が示されている。同様に、金属１層３４０は、ポリ・シリコン層３７０に平行し、かつその上に配置される。２つの金属１層３３０及び３４０は、対応するワード・ライン１０１及び１０２をそれぞれ表す。
【００２１】
金属１層は、種々の金属アイランド３１０−１〜３１０−３２を配置するために使用される。各金属アイランドは、金属２、同様に金属３層（以下で説明する）を配置することにより形成される。カラム３８０−１〜３８０−１６は、ビット・ライン１５０−１〜１５０−１６をそれぞれ表し、かつ金属３層により形成される。
【００２２】
パワー・ストラップ３２０は、Ｖss／接地へ接続するために使用される。パワー・ストラップ３２０は、全て金属層を使用して実施されてもよいが、しかし接地接続される上部及び底部上の金属３層によって示されている。全ての金属層は接続転３２８及び３２９により表されているビア１及びビア２（図示なし）を使用して接続される。パワー・ストラップ３２０における金属１層は、拡散層を使用することによりＶssからトランジスタ１１０−１〜１１０−３２のソース端子への接続をする。このような接続は、コンタクト３２６及び３２７を使用することにより確立される。
【００２３】
コンタクト・ポイント３９０−１〜３９０−３２は、トランジスタ１１０−１〜１１０−３２のドレイン領域を金属アイランドにおける金属１層の対応する部分に接続するために使用される。コンタクト・ポイント３９０−３３は、金属１層３３０をポリ・シリコン層３５０に接続するため、及びワード・ライン１０１をトランジスタ１１０−１〜１１０−１６のゲート端子に接続するために使用される。同様に、コンタクト・ポイント３９０−１〜３９０−３４は、ワード・ライン１０２を各トランジスタ１１０−１７〜１１０−３２のゲート端子に接続する。ビア１層（図示なし）は金属１層を金属アイランドにおける金属２層に接続するために使用されてもよい。
【００２４】
従って、ユーザは、ビア２層の適当な使用により各ビット・セルを０又は１にプログラムするオプションが提供可能とされる。特に、ビア２層は、金属３を金属２に接続して０の値をプログラムするように使用されてもよい。ビア２層の配置は、ドレイン領域とビア１としてビット・ライン／Ｖddとの間の接続を完結させるものであり、コンタクト・ポイントは既に確立されている。
【００２５】
以下、メモリ・アレー１８０の密度を高めるように図３の実施例を変更可能とするやり方を説明する。
【００２６】
（スタッキングされたワード・ラインを有するレイアウト）
図４は、本発明の一実施例におけるビット・セル用のレイアウト構造の詳細を示す図である。このレイアウト構造は、拡散層４６０、ポリ・シリコン層４５０、４７０、金属１層４３０、金属２層４４０、金属アイランド４１０−１〜４１０−３２、パワー・ストラップ４２０、カラム４８０−１〜４８０−１６及びコンタクト・ポイント４９０−１〜４９０−３４を含むことが示されている。単に簡単するために、説明を図３の実施例と比較して行う。
【００２７】
拡散層４６０、ポリ・シリコン層４５０、４７０、金属アイランド４１０−１〜４１０−３２、カラム４８０−１〜４８０−１６コンタクト・ポイント４９０−１〜４９０−３２及びパワー・ストラップ４２０は、拡散層３６０、ポリ・シリコン層３５０、３７０、金属アイランド３１０−１〜３１０−３２、カラム３８０−１〜３８０−１６、コンタクト・ポイント３９０−１〜３９０−３２及びパワー・ストラップ３２０と同じように、それぞれ説明される。残りのコンポーネントは、以下で更に詳細に説明される。
【００２８】
金属１層４３０はワード・ライン１０１を備えており、また金属２層４４０はワード・ライン１０２を備えている。これらの２ワード・ラインは、互いにスタッキングされている。即ち、金属２層は、ワード・ラインに適用可能なように、金属１層上に配置される。単に明確にするために、金属１層４３０を取り囲む金属２層４４０が示されている。ワード・ラインのスタッキングのために、メモリ・アレー１８０の密度は、以下、図５Ａ及び図５Ｂを参照して説明するように、高められる。
【００２９】
コンタクト・ポイント４９０−３３は、ワード・ライン１０１（金属１）を各トランジスタ１１０−１〜１１０−１６のゲート端子に接続する。コンタクト・ポイント４９０−３４は、ビア１（図示なし）との組み合わせにより、ワード・ライン１０２（金属２）をトランジスタ１１０−１７〜１１０−３２のゲート端子に接続する。関連する技術分野において周知のように、ビア１は、金属１層と金属２層との間を接続する。ビア２層は、前述のように、ここでも各ビット・セルを０又は１にプログラムするために使用可能とされる。
【００３０】
前述のように、ワード・ラインは、本発明の特徴によりスタッキングされる。このようなスタッキングは、以下、図５Ａ及び図５Ｂを参照して説明されるようにメモリ・アレー１８０の密度を増加させることになる。
【００３１】
（記憶密度の増加）
図５Ａ及び図５Ｂは、ダイ上で必要とされるスペース量を定量的に示すために関連される、図３及び図４のメモリ・アレー部分をそれぞれ示す。図５Ａに関して、電気的特性は、金属アイランド３１０−１と金属１層３３０（双方に金属を使用）により形成されるワード・ライン１０１との間で距離５０１を保持すること、２ワード・ライン間で距離５０２を保持すること、及び金属１層３４０により形成されるワード・ライン１０２と金属アイランド３１０−１７との間で距離５０３を保持することを要求することになり得る。
【００３２】
他方、図５Ｂに関して、金属アイランド４１０−１とスタッキングされたワード・ライン１０１／１０２（金属１層４３０及び金属２層４４０で形成）との間で距離５５１を保持すること、及びスタッキングされたワード・ラインと金属アイランド４１０−１７との間で距離５５２を保持することを要求することになり得る。
【００３３】
理解されるように、距離（５０１、５０２及び５０３）の和は、距離（５５１及び５５２）の和より大きい。従って、図４によるビット・セルの平均的な高さは、図３によるビット・セルの平均的な高さより低い。その結果、スタッキングされたワード・ラインを使用したメモリ・アレーは、密度を増加することができる。
【００３４】
ワード・ラインのスタッキングにより、他にいくつかの利点が得られる。例えば、ビット・ラインの長さは、（スタッキングから帰結する高さ減少ために）減少され得る。その結果、ビット・ラインは、容量を低下させ、より高いアクセス速度及びより低い電力消費となる。更に、アクセス速度も共有された拡散領域（従って拡散抵抗）の減少により高められる。
【００３５】
図４は本発明による一実施例を単に示すことを理解すべきである。他の種々の実施例は、本発明の範囲及び精神から逸脱することなく実施可能とされ、当該技術分野において習熟する者にとって、ここで提供する開示を読むことにより、明らかとなる。このような他の実施例は、本発明の種々の特徴の範囲及び精神内にあるとみなされる。他の実施例を参照して説明を続ける。
【００３６】
図６は、本発明の特徴によるメモリ・アレーの他の実施例のレイアウト構造の詳細を示す図である。このレイアウト構造は、拡散層６６０、ポリ・シリコン層６５０、６７０、カラム６８０−１〜６８０−１６、金属１層６３０、金属２層６４０、金属アイランド６１０−１〜６１０−３２、パワー・ストラップ６２０、コンタクト・ポイント６９１−１〜６９０−３４を含むことが示されている。単に簡単にするために、説明を図４の実施例と比較して行う。
【００３７】
拡散層６６０、ポリ・シリコン層６５０及び６７０、パワー・ストラップ６２０、金属アイランド６１０−１〜６１０−３２、コンタクト・ポイント６９０−１〜６９０−３３は、拡散層４６０、ポリ・シリコン層４５０、４７０、パワー・ストラップ４２０、金属アイランド４１０−１〜４１０−３２及びコンタクト・ポイント４９０−１〜４９０−３３と同じように、それぞれ説明される。残りのコンポーネントは、以下で更に詳細に説明される。
【００３８】
図６の詳細は、図４のレイアウト構造がビア２層を使用して０又は１にプログラムされることをまず認識することにより、理解される。他方、図６のレイアウト構造は、以下で説明するように、ビア１層によりプログラム可能である。
【００３９】
ワード・ライン１０２は金属３層を使用して形成され、またカラム６８０−１〜６８０−１６は金属２層を使用して形成される。金属２層はビット・ライン（１５０−１〜１５０−１６）を表すカラムを実施するために使用されるので、ビア１層は、各ビット・セルを０又は１にプログラムするために使用されてもよい。図４と比較される図６の残りの相違を以下で簡単に説明する。
【００４０】
コンタクト６９０−３４は、ビア１及びビア２（両者図示なし）と組み合わせて、ワード・ライン１０２を各トランジスタ１１０−１７〜１１０−３２のゲート端子に接続する。
【００４１】
図６の実施例は、図４の実施例に対していくつかの利点がある。例えば、ビット・ラインを形成するための下位の層（金属２）を使用すると、これは外部回路により発生する雑音からの干渉を遮断する。２金属層（即ち金属１及び金属３）間の距離の増加により、ワード・ライン間の寄生容量性結合は（ワード・ライン用に金属１及び金属２を使用する図４のシナリオに比較して）低下する。その結果、アクセス時間を減少させることができる。
【００４２】
本発明の種々の特徴による実施例を実施可能にするやり方を参照して、説明を続ける。
【００４３】
（方法）
図７は、本発明の特徴によりメモリ・アレーを製造可能とするやり方を説明するフロー・チャートである。図７の各ステップは、産業において広く利用可能な種々の製造設備を使用して実施可能なことを理解すべきである。加えて、以上で説明したレイアウト構造も同じように他の取り組み方を使用して実施可能である。このフロー・チャートを、単に説明のために前述の実施例を参照して説明する。しかしながら、この方法は、他のメモリ・アレーを実施するために同様に使用されてもよい。この方法は、ステップ７０１から開始し、制御が直ちにステップ７１０に移行する。
【００４４】
ステップ７１０において、トランジスタのソース及びドレインを形成するように、基板に拡散層を注入する。この拡散層は、図４及び図６において４６０及び６６０としてそれぞれ示されている。ステップ７３０において、ステップ７１０において作成した生成物上にポリ・シリコンを堆積する。隣接するロウの２ポリ・シリコン層は、それぞれ図４及び図６に示されている。
【００４５】
ステップ７４０において、コンタクトをその下層に設ける。一般的に、（通常、絶縁体として作用する層間に存在する酸化層に）複数のホールをエッチングし、コンタクト層（通常、金属）を堆積して複数のコンタクトを得る。従って、図４に関連して、拡散層とのコンタクト４９１、４９０−１〜４９０−３２と、ポリ・シリコン層４５０及び４７０とのコンタクト４９０−３３及び４９０−３４とをそれぞれ設ける。更に、パワー・ストラップ４２０にコンタクト４３６及び４３７を設けてＶddと接続させる。図６の実施例に関連して、同様の複数コンタクトを設ける。
【００４６】
ステップ７５０において、種々の金属層を堆積してビット・ライン、金属アイランド、パワー・ストラップ、コネクション・パス、及びスタッキングされたワード・ラインを得る。従って、図４を参照して、金属１層を使用してワード・ライン１０１を配置し、また最終的にその領域の少なくとも一部に金属アイランド４１０−１〜４１０−３２、及びパワー・ストラップ４２０を形成する。金属１層を使用してワード・ライン１０１からポリ・シリコン層４５０へ、更にワード・ライン１０２とポリ・シリコン層４７０との間に接続パスを配置する。同様に図６に関連して、金属１層を使用する。
【００４７】
図４に関連して続けると、金属２層を使用してワード・ライン１０２を配置し、最終的にその領域の少なくとも一部にパワー・ストラップ４２０及び金属アイランド４１０−１〜４１０−３２、及びワード・ライン１０２からポリ・シリコン層４７０への接続パスを形成する。図６に関連して、金属２層を使用してビット・ライン６８０−１〜６８０−１６を配置し、最終的にその領域の少なくとも一部がパワー・ストラップ６２０、金属アイランド６１０−１〜６１０−３２、及びワード・ライン１０２からポリ・シリコン層６７０への接続パスを形成する。
【００４８】
図４に戻り参照すると、金属３層を使用してカラム４８０−１〜４８０−１６を配置し、最終的にその領域の少なくとも一部がパワー・ストラップ４２０、及び金属アイランド４１０−１〜４１０−３２を形成する。図６に関連して、金属３層を使用してワード・ライン１０２を配置し、ワード・ライン１０２からポリ・シリコン層６７０への接続パス、及び最終的にその領域の少なくとも一部がパワー・ストラップ６２０、金属アイランド６１０−１〜６１０−３２を形成する。
【００４９】
ステップ７６０において、ビアを設けて金属層間に必要とされる接続を作成する。ステップ７６０及び７５０の複数部分を互いに混在させることは、当該技術分野において習熟する者により理解されることである。例えば、通常、ビア１層は金属１層の後に配置され、またビア２層は金属２層の後に配置される。
【００５０】
特に、図４の実施例を参照すると、ビア１層は、ポイント４９０−１〜４９０−３２、４２８、４２９及び４９０−３４に配置される。ビア２層は、ポイント４９０−１〜４９０−３２、４２８及び４２９に配置される。ビア３層は、Ｖssが金属４層を使用して経路設定されているのであれば、４２８及び４２９に配置されてもよい。図６の実施例に関連して、ビア１層は、ポイント６９０−１〜６９０−３２、６２８、６２９及び６９０−３４に配置される。ビア２層は、ポイント６９０−１〜６９０−３２、６９０−３４、６２８及び６２９に配置される。ビア３層は、Ｖssが金属４層を使用して経路設定されているのであれば、６２８及び６２９に配置されてもよい。
【００５１】
加えて、各ビット・セルも適当なプログラミングにより所望値にプログラムされる。図４の実施例に関連して、ポイント４９０−１〜４９０−３２のうちで対応する１ポイントに、ビア２層を配置することによって、１ビットが０にプログラムされ、また同一ポイントにビア２を単に配置しないことによって、１にプログラムされる。図６の実施例に関連して、ポイント６９０−１〜６９０−３２のうちで対応する１ポイントにビア１層を配置することによって、１ビットが０にプログラムされる。次いで、この方法はステップ７９９において終了する。
【００５２】
（デバイス）
図８は、本発明の特徴による例示的なデバイスの詳細を示すブロック図である。デバイス８００は、ＣＰＵ８１０、ＲＯＭ８２０、ＲＡＭ８３０、二次メモリ８４０、グラフィック・コントローラ８７０、入力インターフェース８８０及びネットワーク・インターフェース８９０を含むことが示されている各コンポーネントを、以下で更に詳細に説明する。
【００５３】
ＣＰＵ８１０は、ＲＡＭ８３０から受け取る種々の命令を実行する。ＲＡＭ８３０は、ＣＰＵ８１０により実行する種々のデータ及び命令を供給する。データ及び命令は、二次メモリ８４０から供給されてもよい。ＣＰＵ８１０、ＲＡＭ８３０及び二次メモリ８４０は、既知の方法により実施されてもよい。
【００５４】
グラフィック・コントローラ８７０は、ディスプレイ装置（図示なし）上に最終的に表示されるディスプレイ信号を供給する。入力インターフェース８８０は、ユーザが入力を対話的に供給することにより使用されるキーボードのような装置を表す。ネットワーク・インターフェース８９０は、種々のデータ・パケットを送受信するために使用される。
【００５５】
ＲＯＭ８２０は、前述したＲＯＭ１００を使用して実施されてもよい。ＲＯＭ１００は単一ビットの検索について説明しているが、シングル・アクセスにより１ワードを検索できるように、多数のこのような装置がＲＯＭ８２０に設けられる。ＲＯＭ８２０は、アドレスを受け取って、応答により複数ビットのワードを供給する。
【００５６】
（結論）
以上、本発明の種々の実施例を説明したが、これらは、限定ではなく、単なる例として提供したものである。従って、本発明の広がり及び適用範囲は、以上で説明した実施例のいずれかによって制限されるべきではなく、下記の請求の範囲及びそれらの等価物のみによって定義されるべきである。
【００５７】
以上の説明に関して更に以下の項を開示する。
（１）  メモリ・アレーにおいて、
隣接するロウに配置された第１ロウのトランジスタ及び第２ロウのトランジスタと、
前記第１ロウのトランジスタのそれぞれに接続された第１のワード・ラインと、
前記第２ロウのトランジスタのそれぞれに接続された第２のワード・ラインと
を備え、前記第１のワード・ラインを形成する層は、前記メモリ・アレーを形成するレイアウトにより前記第２のワード・ラインを形成する層の上に配置される前記メモリ・アレー。
（２）  前記第１ロウのトランジスタ及び前記第２ロウのトランジスタのそれぞれは、
ドレイン領域及びソース領域を形成する拡散層と、
前記第１ロウのトランジスタ及び前記第２ロウのトランジスタのためのゲート領域を形成するポリ・シリコン層と、
前記第１のワード・ラインを形成する第１の金属層と、
前記第２のワード・ラインを形成する第２の金属層と、
複数のビット・ラインを形成する第３の金属層と
を備えた（１）記載のメモリ・アレー。
（３）  前記第１ロウのトランジスタのゲート領域を形成している前記ポリ・シリコン層に前記第１の金属層を接続するコンタクト層を更に備えている（２）記載のメモリ・アレー。
（４）  前記第１の金属層は金属１層であり、前記第２及び第３の金属層のうちの一方は金属２層であり、かつ前記第２及び第３の金属層の他方は金属３層である（２）記載のメモリ・アレー。
（５）  前記第１ロウのトランジスタのゲート領域を形成する前記ポリ・シリコン層に前記第１の金属層を接続するコンタクト層を更に備えている（４）記載のメモリ・アレー。
（６）  第１ロウのトランジスタ、第２ロウのトランジスタ、第１のワード・ライン及び第２のワード・ラインを含むメモリ・アレーであって、前記第１のワード・ラインは前記第１ロウのトランジスタのそれぞれに接続され、かつ前記第２のワード・ラインは前記第２ロウのトランジスタのそれぞれに接続されているメモリ・アレーを製造する方法において、
前記第１のワード・ラインを表す第１の層を配置し、かつ
前記第２のワード・ラインを表す第２の層を配置し、前記第２の層が前記第１の層の上に配置される前記方法。
（７）  前記第１の層は第１の金属層により形成され、かつ前記第２の層は第２の金属層により形成され、更に、
前記第１ロウのトランジスタ及び前記第２ロウのトランジスタのそれぞれに対応するソース領域及びドレイン領域を形成するように基板に拡散層を注入し、
前記第１ロウのトランジスタのそれぞれに対応するゲート領域を形成するように第１のポリ・シリコン層を堆積し、
前記第２ロウのトランジスタのそれぞれに対応するゲート領域を形成するように第２のポリ・シリコン層を堆積し、
前記第１の層に対して前記第１のポリ・シリコン層、及び前記第２の層に対して前記第２のポリ・シリコン層を接続するようにビア層を配置し、
複数のビット・ライン及び複数の金属アイランドを形成するように第３の金属層を堆積し、前記第１の金属層及び前記第２の金属層により、更にそれぞれ複数の金属アイランドが形成される（６）記載の方法。
（８）  更に、前記複数の金属アイランドのそれぞれに対して前記拡散層、及び前記第１のポリ・シリコン層及び前記第２のポリ・シリコン層のそれぞれに対して前記第１の金属層を接続するように複数のコンタクト層を配置することを含む（７）記載の方法。
（９）  前記第１の金属層は金属１層により形成され、前記第２及び第３の金属層のうちの一方が金属２層により形成され、かつ前記第２及び第３の金属層のうちの他方が金属３層により形成される（８）記載の方法。
【００５８】
（１０）  メモリ・アレイの隣接するワード・ラインを形成する層が積層される（互いに重ね合わせる）。結果として、メモリ・アレイの密度が増加する。
【図面の簡単な説明】
【００５９】
【図１】本発明の種々の特徴を実施する一実施例の詳細を説明するＲＯＭの回路図である。
【図２】レイアウト構造における種々の層を表すために使用される規約を示す。
【図３】一従来例におけるメモリ・アレーにおける２ロウのレイアウト構造を示す図である。
【図４】本発明の一実施例におけるビット・セル用のレイアウト構造の詳細を示す図である。
【図５Ａ】本発明の種々の特徴により必要とされるスペース量を質的に減少させる説明に関連して図３のメモリ・アレー部分を示す図である。
【図５Ｂ】本発明の種々の特徴により必要とされるスペース量を質的に減少させる説明に関連して図４のメモリ・アレー部分を示す図である。
【図６】本発明の特徴によるメモリ・アレーの他の実施例のレイアウト構造の詳細を示す図である。
【図７】本発明の特徴によりメモリ・アレーを製造可能とするやり方を説明するフロー・チャートである。
【図８】本発明の特徴による例示的なデバイスの詳細を示すブロック図である。
【符号の説明】
【００６０】
１００  ＲＯＭ
１０１、１０２  ワード・ライン
１１０−１〜１１０−３２  トランジスタ
４１０−１〜４１０−３２  金属アイランド
４２０  パワー・ストラップ
４３０  金属１層
４４０  金属２層
４５０、４７０  ポリ・シリコン層
４６０  拡散層
４８０−１〜４８０−１６  カラム
４２８、４９０−１〜４９０−３４  コンタクト・ポイント
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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