(57)【要約】【課題】  誘電体膜およびマスクの側壁への導電性材料の堆積による信頼性および歩留りの低下が防止された誘電体素子の製造方法を提供することである。【解決手段】  下部電極１２、強誘電体膜１３および上部電極１４からなる強誘電体キャパシタを有する誘電体素子２００を回転させながらマスク１９を介して上部電極１４の表面に対して０°＜α＜９０°の範囲で斜め方向にイオンｉを照射し、上部電極１４および強誘電体膜１３をエッチングによりパターニングする。【選択図】  図１
2005012230.tif 000002
【特許請求の範囲】
【請求項１】
誘電体膜と導電層との積層構造上に断面台形状のマスクを形成する工程と、
前記マスクを介して前記積層構造の表面にイオンを照射することにより前記積層構造を加工する工程と、を備え、
前記イオンの入射角度αが、前記積層構造の表面の法線に対して０°＜α＜９０°であることを特徴とした誘電体素子の製造方法。
【請求項２】
第１の導電層上に誘電体膜および第２の導電層を順に形成する工程と、
前記第２の導電層上に断面台形状のマスクを形成する工程と、
前記マスクを介して前記第２の導電層の表面にイオンを照射することにより少なくとも前記第２の導電層および前記誘電体膜を加工する工程と、を備え、
前記イオンの入射角度αが、前記積層構造の表面の法線に対して０°＜α＜９０°であることを特徴とした誘電体素子の製造方法。
【請求項３】
前記誘電体膜は強誘電体膜であることを特徴とした請求項１または２に記載の誘電体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、誘電体膜を有する誘電体素子の製造方法に関する。
【背景技術】
【０００２】
電界効果トランジスタ（ＦＥＴ）のゲート部分に強誘電体膜からなるキャパシタ（以下、強誘電体キャパシタと呼ぶ）が設けられたメモリは、非破壊読み出しが可能な不揮発性メモリとして知られている。このような強誘電体メモリの構造としては、ＭＦＳ（金属・強誘電体・半導体）構造、ＭＦＩＳ（金属・強誘電体・絶縁体・半導体）構造、ＭＦＭＩＳ（金属・強誘電体・金属・絶縁体・半導体）構造などが提案されている。
【０００３】
図１４はＭＦＭＩＳ構造の強誘電体メモリの一例を示す模式的断面図である。図１４の強誘電体メモリは、例えば特開平５−３２７０６２号公報に開示されている。
【０００４】
図１４において、ｎ+ シリコン基板３１の表面に、所定間隔を隔ててｐ+ 層からなるソース領域３４およびｐ+ 層からなるドレイン領域３５が形成されている。ソース領域３４とドレイン領域３５との間のシリコン基板３１の領域がチャネル領域３６となる。チャネル領域３６上にゲート絶縁膜３２が形成され、ゲート絶縁膜３２上にゲート電極３３が形成されている。
【０００５】
シリコン基板３１上およびゲート電極３３上には層間絶縁膜３７が形成されている。ゲート電極３３上の層間絶縁膜３７には、コンタクト孔３９が形成され、そのコンタクト孔３９内に配線層４０が形成されている。
【０００６】
ソース領域３４上およびドレイン領域３５上の層間絶縁膜３７にはそれぞれコンタクト孔が設けられ、それらのコンタクト孔内にそれぞれ配線層４５，４６が形成されている。さらに、ゲート電極３３に接続された配線層４０上に下部電極４２が形成されている。下部電極４２上に強誘電体膜４３が形成され、強誘電体膜４３上に上部電極４４が形成されている。また、ソース領域３４およびドレイン領域３５に接続される配線層４５，４６上にそれぞれオーミック電極４７，４８が形成されている。
【０００７】
図１４の強誘電体メモリにおいては、下部電極４２、強誘電体膜４３および上部電極４４が強誘電体キャパシタを構成する。
【特許文献１】特開平５−３２７０６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図１４の強誘電体メモリの製造においては、下部電極４２、強誘電体膜４３および上部電極４４からなる強誘電体キャパシタを形成するために上部電極４４、強誘電体膜４３および下部電極４２をＲＩＥ法（反応性イオンエッチング法）等のエッチングにより加工（パターニング）する必要がある。
【０００９】
図１５は従来の強誘電体キャパシタの形成方法を示す模式的断面図である。図１５に示す反応性イオンエッチング装置３００において、エッチング室（チャンバ）３０１内の下部には、導電性の試料台３０２が導電性の支持部材３０３により配設されている。エッチング室３０１と支持部材３０３とは絶縁部材３０４により互いに絶縁されている。エッチング室３０１内の上部には、試料台３０２と対向するように電極３０５が導電性の支持部材３０６により配設されている。エッチング室３０１と支持部材３０６とは絶縁部材３０７により互いに絶縁されている。
【００１０】
エッチング室３０１には、ガス導入口３０８および排気口３０９が設けられている。試料台３０２および支持部材３０３は、コンデンサ３０９を介して高周波電源３１０に接続されている。一方、電極３０５および支持部材３０６は接地されている。
【００１１】
試料台３０２上には、加工すべき強誘電体キャパシタを有する誘電体素子４００が取り付けられる。図１５の誘電体素子４００においては、下部電極４２、強誘電体膜４３および上部電極４４からなる強誘電体キャパシタ上にフォトレジストからなるマスク４５が形成されている。
【００１２】
強誘電体キャパシタの加工の際には、減圧されたエッチング室３０１内にガス導入口３０８から反応ガスを導入し、高周波電源３１０により試料台３０２と電極３０５との間に高周波電力を供給する。それにより、エッチング室３０１内でガス放電が起こり、ガス分子ｇが電離してイオンｉおよび電子ｅからなるプラズマが発生する。
【００１３】
イオンｉは電極３０５と試料台３０２との間に印加される電界により試料台３０２に向かって加速され、誘電体素子４００の表面に垂直に照射される。イオンｉの照射エネルギーおよび反応性により上部電極４４、強誘電体膜４３および下部電極４２がエッチングされる。それにより、パターニングされた強誘電体キャパシタが形成される。
【００１４】
上記の従来の強誘電体キャパシタの形成方法においては、上部電極４４、強誘電体膜４３および下部電極４２をエッチングにより加工する際に、エッチングされた上部電極４４および下部電極４２の材料であるＰｔ（白金）等の導電性材料が強誘電体膜４３の側壁に堆積することがある。
【００１５】
特に、上部電極４４および下部電極４２がＰｔのように揮発性の低い材料からなる場合、エッチングにより除去された材料が排気口３０９から排気されずに強誘電体膜４３の側壁に堆積物５０として再付着しやすい。この場合、上部電極４４と下部電極４２とが強誘電体膜４３の側壁の堆積物５０により電気的に接続されてしまう。それにより、上部電極４４と下部電極４２との間で電流のリークが生じる。
【００１６】
また、後工程で強誘電体膜４３の特性を回復および向上させるために熱処理を行う場合、強誘電体膜４３の側壁に堆積物５０があると、強誘電体膜４３の特性が十分に回復および向上しないという問題が生じる。
【００１７】
マスク４５を有機溶剤や水溶液中で除去する際にも、強誘電体膜４３の側壁の堆積物５０は除去されにくい。堆積物５０がマスク４５の側壁にも付着している場合には、マスク４５を除去することも困難となる。そのため、強誘電体膜４３やマスク４５の側壁の堆積物５０を有機溶剤等により除去する工程が必要となる。この場合、強誘電体膜４３やマスク４５の側壁から除去された堆積物５０がパーティクル（微粒子）となって誘電体素子４００の表面に再付着し、次の工程に悪影響を及ぼすこともある。
【００１８】
このように、強誘電体膜４３の側壁の堆積物５０により、素子の性能が低下するとともに、製造歩留りが低下するという問題が生じる。
【００１９】
本発明の目的は、誘電体膜およびマスクの側壁への導電性材料の堆積による信頼性および歩留りの低下が防止された誘電体素子の製造方法を提供することである。
【課題を解決するための手段】
【００２０】
（１）第１の発明
第１の発明に係る誘電体素子の製造方法は、誘電体膜と導電層との積層構造上に断面台形状のマスクを形成する工程と、マスクを介して積層構造の表面にイオンを照射することにより積層構造を加工する工程と、を備え、イオンの入射角度αが、積層構造の表面の法線に対して０°＜α＜９０°であることを特徴とする。
【００２１】
本発明に係る誘電体素子の製造方法においては、イオンが断面台形状のマスクの傾斜した側面に沿って積層構造の表面に対して０°＜α＜９０°の範囲で斜め方向に照射されるので、導電層および誘電体膜の側壁が所定の傾斜角度でエッチングされる。それにより、誘電体膜およびマスクの側壁に導電層の材料が堆積せず、あるいは誘電体膜およびマスクの側壁に導電層の材料が堆積した場合でも堆積物が斜め方向に照射されるイオンにより除去される。したがって、誘電体膜およびマスクの側壁への導電性材料の堆積による信頼性および歩留りの低下が防止される。
【００２２】
（２）第２の発明
第２の発明に係る誘電体素子の製造方法は、第１の導電層上に誘電体膜および第２の導電層を順に形成する工程と、第２の導電層上に断面台形状のマスクを形成する工程と、マスクを介して第２の導電層の表面にイオンを照射することにより少なくとも第２の導電層および誘電体膜を加工する工程と、を備え、イオンの入射角度αが、積層構造の表面の法線に対して０°＜α＜９０°であることを特徴とする。
【００２３】
本発明に係る誘電体素子の製造方法においては、イオンが断面台形状のマスクの傾斜した側面に沿って第２の導電層の表面に対して０°＜α＜９０°の範囲で斜め方向に照射されるので、少なくとも第２の導電層および誘電体膜の側壁が所定の傾斜角度に形成される。それにより、誘電体膜およびマスクの側壁に第２の導電層の材料が堆積せず、あるいは誘電体膜およびマスクの側壁に第２の導電層の材料が堆積した場合でも堆積物が斜め方向に照射されるイオンにより除去される。したがって、誘電体膜およびマスクの側壁への導電性材料の堆積による信頼性および歩留りの低下が防止される。
【００２４】
（３）第３の発明
第３の発明に係る誘電体素子の製造方法は、第１または第２の発明に係る誘電体素子の製造方法において、誘電体膜が強誘電体膜であることを特徴とする。この場合、強誘電体膜を含む誘電体素子の信頼性および歩留りが向上する。
【発明の効果】
【００２５】
本発明によれば、誘電体膜およびマスクの側壁への導電性材料の堆積による信頼性および歩留りの低下が防止された誘電体素子の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２６】
図１は本発明の第１の実施例における誘電体素子の製造方法を示す模式的断面図である。
【００２７】
図１において、イオンミリング装置（イオンビームエッチング装置）１００は、イオン照射室１０１およびプラズマ発生室１０２を有する。イオン照射室１０１とプラズマ発生室１０２とは絶縁部材１０３により互いに絶縁されている。
【００２８】
イオン照射室１０１内には、試料台１０４が回転部材１０５により回転可能に設けられている。回転部材１０５は、回転駆動機構（図示せず）により回転軸Ｚの周りで回転駆動される。試料台１０４は、その表面の法線が回転部材１０５の回転軸Ｚに対して所定の角度αをなすように傾けられている。この試料台１０４上には、後述する加工すべき強誘電体キャパシタを有する誘電体素子２００が取り付けられる。
【００２９】
プラズマ発生室１０２の周囲には、プラズマ発生室１０２内に磁界を発生するためのマグネットコイル１０６が取り付けられている。また、プラズマ発生室１０２の外部の端面には、プラズマ発生室１０２内にマイクロ波を導入するための導波管１０７が取り付けられている。
【００３０】
イオン照射室１０１とプラズマ発生室１０２との境界部には、グリッド１０８，１０９が回転部材１０５の回転軸Ｚに垂直に配置されている。イオン照射室１０１には排気口１１０が設けられ、プラズマ発生室１０２にはガス導入口１１１が設けられている。
【００３１】
図１の誘電体素子２００においては、ｐ型単結晶シリコン基板１上にＦＥＴ（図示せず）が形成され、そのＦＥＴ上に下部電極１２、強誘電体膜１３および上部電極１４からなる強誘電体キャパシタが形成される。強誘電体キャパシタの下部電極１２は層間絶縁膜７に埋め込まれている。上部電極１４上にはフォトレジストからなるマスク１９が形成される。
【００３２】
図１の例では、この状態で、強誘電体膜１３および上部電極１４を次のようにしてエッチングによりパターニングする。
【００３３】
反応ガスをガス導入口１１１からプラズマ発生室１０２に導入し、マグネットコイル１０６により磁界を発生させ、導波管１０７によりマイクロ波を発生させる。これにより、プラズマ発生室１０２内においてガス放電が起こり、イオンｉおよび電子ｅからなるプラズマが発生する。
【００３４】
グリッド１０８，１０９間に加速電圧を印加すると、イオンｉがプラズマ発生室１０２からイオン照射室１０１の試料台１０４に向かって加速される。回転駆動機構（図示せず）により回転部材１０５を回転軸Ｚの周りで回転させることにより、誘電体素子２００の表面の法線とイオンｉの入射方向とが角度αをなした状態でイオンｉが回転する誘電体素子２００の表面に対して斜め方向に照射される。それにより、上部電極１４および強誘電体膜１３がエッチングされる。
【００３５】
反応ガスとしては、例えばＡｒおよびＳＦ6 （１０％）の混合ガスを用いる。イオン照射室１０１内の圧力は、例えば２×１０-4Ｔｏｒｒとする。プラズマ発生条件としては、マイクロ波の周波数を２．４５ＧＨｚとし、磁界の強さを８７５Ｇ（ガウス）とし、マイクロ波出力を２００〜５００Ｗとする。また、加速電圧は例えば２００〜１０００Ｖとする。誘電体素子２００の表面へのイオンｉの入射角度αは１０〜８０°とし、試料台１０４の回転速度は４°／秒とする。
【００３６】
なお、エッチングガスとしてＣｌ2 、ＣＦ4 、ＨＢｒ、ＢＣｌ3等の他のガスを用いてもよく、これらの混合ガスを用いてもよい。
【００３７】
本実施例の方法においては、イオンｉが回転する誘電体素子２００の表面に斜め方向に照射されることにより、上部電極１４および強誘電体膜１３の側壁が所定の傾斜角度αでエッチングされる。それにより、強誘電体膜１３およびマスク１９の側壁に上部電極１４の材料が堆積せず、あるいは強誘電体膜１３およびマスク１９の側壁に上部電極１４の材料が堆積した場合でも堆積物が斜め方向に照射されるイオンにより除去される。
【００３８】
したがって、上部電極１４と下部電極１２との間で電流のリークが発生しない。また、後工程の熱処理により強誘電体膜１３の特性を十分に回復および向上させることも可能となる。さらに、マスク１９の除去が容易になるとともに、堆積物のパーティクルが誘電体素子２００に再付着することもない。その結果、強誘電体膜１３およびマスク１９の側壁への導電性材料の堆積による信頼性および歩留りの低下が防止される。
【００３９】
図２は本発明の第２の実施例における誘電体素子の製造方法を示す模式的断面図である。
【００４０】
図２において、イオンミリング装置（イオンビームエッチング装置）１００Ａは、イオン照射室１０１および２つのプラズマ発生室１０２ａ，１０２ｂを有する。イオン照射室１０１とプラズマ発生室１０２ａ，１０２ｂとはそれぞれ絶縁部材１０３ａ，１０３ｂにより互いに絶縁されている。
【００４１】
イオン照射室１０１内には、試料台１０４が回転部材１０５により回転可能に設けられている。回転部材１０５は、回転駆動機構（図示せず）により回転軸Ｚの周りで回転駆動される。試料台１０４の表面は、回転部材１０５の回転軸Ｚに対して垂直となっている。この試料台１０４上には、第１の実施例と同様の強誘電体キャパシタを有する誘電体素子２００が取り付けられる。
【００４２】
プラズマ発生室１０２ａ，１０２ｂの周囲には、それぞれプラズマ発生室１０２ａ，１０２ｂ内に磁界を発生するためのマグネットコイル１０６ａ，１０６ｂが取り付けられている。また、プラズマ発生室１０２ａ，１０２ｂの外周部には、それぞれプラズマ発生室１０２ａ，１０２ｂ内にマイクロ波を導入するための導波管１０７が取り付けられている。
【００４３】
イオン照射室１０１とプラズマ発生室１０２ａとの境界部には、グリッド１０８ａ，１０９ａが試料台１０４の表面に対して所定の角度αをなすように配置されている。また、イオン照射室１０１とプラズマ発生室１０２ｂとの境界部には、グリッド１０８ｂ，１０９ｂが試料台１０４の表面に対して所定の角度αをなすように配置されている。イオン照射室１０１には排気口１１０が設けられ、プラズマ発生室１０２ａ，１０２ｂにはそれぞれガス導入口１１１ａ，１１１ｂが設けられている。
【００４４】
図２の例では、誘電体素子２００の強誘電体膜１３および上部電極１４を次のようにしてエッチングによりパターニングする。
【００４５】
反応ガスをガス導入口１１１ａ，１１１ｂからそれぞれプラズマ発生室１０２ａ，１０２ｂに導入し、マグネットコイル１０６ａ，１０６ｂにより磁界を発生させ、導波管１０７によりマイクロ波を発生させる。それにより、プラズマ発生室１０２ａ，１０２ｂ内においてガス放電が起こり、イオンｉおよび電子ｅからなるプラズマが発生する。
【００４６】
グリッド１０８ａ，１０９ａ間およびグリッド１０８ｂ，１０９ｂ間に加速電圧を印加すると、イオンｉがそれぞれプラズマ発生室１０２ａ，１０２ｂからイオン照射室１０１の試料台１０４に向かって加速される。回転駆動機構（図示せず）により回転部材１０５を回転軸Ｚの周りで回転させることにより、誘電体素子２００の表面の法線とイオンｉの入射方向とが角度αをなした状態でイオンｉが回転する誘電体素子２００の表面に対して斜め方向に照射される。それにより、上部電極１４および強誘電体膜１３がエッチングされる。
【００４７】
反応ガス、イオン照射室１０１の圧力、エッチング条件、加速電圧、誘電体素子２００の表面へのイオンの入射角度α、および試料台１０４の回転速度は、第１の実施例と同様である。
【００４８】
本実施例の方法においては、イオンｉが回転する誘電体素子２００の表面に斜め方向に照射されることにより、上部電極１４および誘電体膜１３の側壁が所定の傾斜角度αでエッチングされる。それにより、強誘電体膜１３およびマスク１９の側壁に上部電極１４の材料が堆積せず、あるいは強誘電体膜１３およびマスク１９の側壁に上部電極１４の材料が堆積した場合でも堆積物が斜め方向に照射されるイオンにより除去される。
【００４９】
したがって、上部電極１４と下部電極１２との間で電流のリークが発生しない。また、後工程の熱処理により強誘電体膜１３の特性を十分に回復および向上させることも可能となる。さらに、マスク１９の除去が容易になるとともに、堆積物のパーティクルが誘電体素子２００に再付着することもない。その結果、強誘電体膜１３およびマスク１９の側壁への導電性材料の堆積による信頼性および歩留りの低下が防止される。
【００５０】
図３は本発明の第３の実施例における誘電体素子の製造方法を示す模式的断面図である。
【００５１】
図３において、イオンミリング装置（イオンビームエッチング装置）１００Ｂは、イオン照射室１０１およびプラズマ発生室１０２を有する。イオン照射室１０１とプラズマ発生室１０２とは絶縁部材１０３により互いに絶縁されている。
【００５２】
イオン照射室１０１内には、試料台１０４が支持部材１０５ａにより配設されている。この試料台１０４上には、第１の実施例と同様の強誘電体キャパシタを有する誘電体素子２００が取り付けられる。
【００５３】
プラズマ発生室１０２の周囲には、プラズマ発生室１０２内に磁界を発生するためのマグネットコイル１０６が取り付けられている。また、プラズマ発生室１０２の外部の端面には、プラズマ発生室１０２内にマイクロ波を導入するための導波管１０７が取り付けられている。
【００５４】
イオン照射室１０１とプラズマ発生室１０２との境界部には、グリッド１０８，１０９が試料台１０４の表面と平行に配置されている。イオン照射室１０１には排気口１１０が設けられ、プラズマ発生室１０２にはガス導入口１１１が設けられている。
【００５５】
本実施例では、誘電体素子２００の上部電極１４上に側壁がテーパ状に傾斜した断面台形状のフォトレジストからなるマスク１９ａが形成されている。図３の例では、この状態で、強誘電体膜１３および上部電極１４を次のようにしてエッチングによりパターニングする。
【００５６】
反応ガスをガス導入口１１１からプラズマ発生室１０２に導入し、マグネットコイル１０６により磁界を発生させ、導波管１０７によりマイクロ波を発生させる。それにより、プラズマ発生室１０２内においてガス放電が起こり、イオンｉおよび電子ｅからなるプラズマが発生する。
【００５７】
グリッド１０８，１０９間に加速電圧を印加すると、イオンｉがプラズマ発生室１０２からイオン照射室１０１の試料台１０４に向かって加速される。この場合、イオンｉはマスク１９ａの傾斜した側壁に沿って誘電体素子２００の表面に照射される。それにより、上部電極１４および強誘電体膜１３がエッチングされる。
【００５８】
反応ガス、イオン照射室１０１内の圧力、プラズマ発生条件、および加速電圧は第１の実施例と同様である。
【００５９】
本実施例の方法においては、イオンｉがマスク１９ａの傾斜した側壁に沿って誘電体素子２００の表面に斜め方向に照射されることにより、上部電極１４および強誘電体膜１３の側壁が所定の傾斜角度でエッチングされる。この傾斜角度は、第１および第２の実施例における傾斜角度に相当する。それにより、強誘電体膜１３およびマスク１９の側壁に上部電極１４の材料が堆積せず、あるいは強誘電体膜１３およびマスク１９の側壁に上部電極１４の材料が堆積した場合でも堆積物が斜め方向に照射されるイオンｉにより除去される。
【００６０】
したがって、上部電極１４と下部電極１２との間で電流のリークが発生しない。また、後工程の熱処理により強誘電体膜１３の特性を十分に回復および向上させることも可能となる。さらに、マスク１９の除去が容易になるとともに、堆積物のパーティクルが誘電体素子２００に再付着することもない。その結果、強誘電体膜１３およびマスク１９の側壁への導電性材料の堆積による信頼性および歩留りの低下が防止される。
【００６１】
ここで、第１の実施例のイオンミリング装置１００を用いてイオンの入射角度による側壁堆積物の有無を測定した。この測定では、図４に示す試料５００を用いた。試料５００は、シリコン基板５０１上に、膜厚３０００ÅのＳｉＯ2 膜５０２、膜厚５００ÅのＴｉ膜５０３、膜厚２０００ÅのＰｔ膜５０４およびフォトレジストからなるマスク５０５を順に形成したものである。Ｔｉ膜５０３はＰｔ膜５０４とＳｉＯ2膜５０２との密着性を向上させるために設けた。
【００６２】
試料台１０４上に試料５００を設置し、試料５００の表面に入射角度αでイオンを照射しつつ試料台１０４を回転速度４°／秒で回転させ、マスク５０５の側壁への堆積物の有無を観察した。反応ガスとしては、１０％のＳＦ6 とＡｒとの混合ガスを用い、マイクロ波出力を３００Ｗとし、加速電圧を６００Ｖとし、エッチング時間を８分とした。測定結果を表１に示す。
【００６３】
【表１】
2005012230.tif 000003
【００６４】
表１に示すように、入射角度αが０°のときには、フォトレジストからなるマスク５０５の側壁にＰｔが堆積したのに対し、入射角度αが２５°以上になると、マスク５０５の側壁にＰｔが堆積しなかった。
【００６５】
このように、試料５００の表面に傾斜した角度でイオンを照射することにより、側壁への堆積物が生じないことがわかった。なお、イオンの入射角度は、反応ガス、エッチング条件等に応じて０°より大きく９０°よりも小さい範囲内で適切な値に設定する。
【００６６】
図５は本発明の方法により形成される強誘電体キャパシタを有するＭＦＭＩＳ構造の強誘電体メモリの一例を示す模式的断面図である。
【００６７】
図５において、ｐ型単結晶シリコン基板１の表面に所定間隔を隔ててｎ+ 層からなるソース領域４およびｎ+ 層からなるドレイン領域５が形成されている。ソース領域４およびドレイン領域５との間のシリコン基板１の領域がチャネル領域６となる。
【００６８】
チャネル領域６上にＳｉＯ2 からなるゲート絶縁膜２が形成されている。ゲート絶縁膜２上には、ポリシリコンからなるゲート電極３が形成されている。ゲート電極３およびゲート絶縁膜２を覆うように、シリコン基板１上に層間絶縁膜７が形成されている。層間絶縁膜７上には、ＴｉＯ2（酸化チタン）、ＣｅＯ2 （酸化セリウム）等からなるバッファ層８が形成されている。
【００６９】
ゲート電極３上の層間絶縁膜７およびバッファ層８にはコンタクト孔９が形成されている。コンタクト孔９内には、ポリシリコン、Ｗ（タングステン）等の導電性材料からなる接続層（プラグ）１０が所定の深さまで形成されている。コンタクト孔９内の接続層１０上には、Ｐｔ（白金）、ＩｒＯ2 （酸化イリジウム）等の導電性材料からなる下部電極１２が形成されている。
【００７０】
下部電極１２の上面に接触するようにバッファ層８上に、ペロブスカイト型結晶構造を有するＰＺＴ（チタン酸ジルコン酸鉛）またはＳｒＢｉＴａＯからなる強誘電体膜１３が形成されている。強誘電体膜１３上には、Ｐｔ、ＩｒＯ2 等の導電性材料からなる上部電極１４が形成されている。
【００７１】
ソース領域４、ドレイン領域５上のバッファ層８および層間絶縁膜７にはそれぞれコンタクト孔が形成され、それらのコンタクト孔内にポリシリコン等の導電性材料からなるソース電極１５およびドレイン電極１６がそれぞれ形成されている。ソース電極１５およびドレイン電極１６上にはそれぞれ配線層１７，１８が形成されている。
【００７２】
図５の強誘電体メモリでは、下部電極１２、強誘電体膜１３および上部電極１４が強誘電体キャパシタを構成する。
【００７３】
本実施例では、下部電極１２が下部電極層または第１の導電層に相当し、上部電極１４が上部電極層または第２の導電層に相当する。
【００７４】
図６、図７、図８および図９は図５の強誘電体メモリの製造方法を示す工程断面図である。
【００７５】
まず、図６（ａ）に示すように、ｐ型シリコン基板１上に、熱酸化法により膜厚１００ÅのＳｉＯ2 からなるゲート絶縁膜２を形成し、ゲート絶縁膜２上にＣＶＤ法（化学的気相成長法）により膜厚２０００Åのポリシリコンからなるゲート電極３を形成する。
【００７６】
次に、図６（ｂ）に示すように、反応性イオンエッチングまたはイオンミリング等のドライプロセスを用いてシリコン基板１上のゲート形成領域を除く部分のゲート電極３およびゲート絶縁膜２を除去し、ゲート部を形成する。そして、ゲート電極３をイオン注入用マスクとして用い、シリコン基板１の表面にｎ型不純物（ｎ型ドーパント）をイオン注入し、熱処理を行う。それにより、シリコン基板１上のゲート絶縁膜２およびゲート電極３に対し自己整合的にｎ型不純物層（ｎ+ 層）からなるソース領域４およびドレイン領域５がそれぞれ形成される。ソース領域４およびドレイン領域５との間のシリコン基板１の領域はチャネル領域６となる。
【００７７】
その後、図６（ｃ）に示すように、ゲート電極３およびゲート絶縁膜２を覆うようにシリコン基板１上に、ＣＶＤ法等により膜厚６０００Å程度のＳｉＯ2 等からなる層間絶縁膜７を形成する。
【００７８】
次いで、図７（ｄ）に示すように、層間絶縁膜７上に、ＴｉＯ2 、ＣｅＯ2 等からなる膜厚５００Åのバッファ層８を形成する。その後、図７（ｅ）に示すように、ゲート電極３上のバッファ層８および層間絶縁膜７に、リソグラフィ技術によりコンタクト孔９を設ける。
【００７９】
そして、図７（ｆ）に示すように、コンタクト孔９内にポリシリコン、Ｗ等の導電性材料からなる接続層１０を形成する。この場合、コンタクト孔９の上端から接続層１０の上面までの距離が１５００Åとなるように接続層１０の厚みを設定する。接続層１０の形成方法としては、コンタクト孔９の内部およびバッファ層８の全面に導電層を形成した後、全面をエッチングすることによりバッファ層８上の導電層を除去する。
【００８０】
次に、図８（ｇ）に示すように、コンタクト孔９の内部およびバッファ層８の全面に、接続層１０の酸化防止およびゲート部への不純物の拡散防止のためにスパッタ法等によりＴｉＮ、ＴａＳｉＮ等の導電性材料からなる拡散バリア層１１を形成する。
【００８１】
そして、図８（ｈ）に示すように、拡散バリア層１１の全面をエッチングすることにより、バッファ層８上の拡散バリア層１１を除去するとともに、コンタクト孔９内の拡散バリア層１１の上面がバッファ層８の上面よりも低くなるまでバッファ層１１をエッチバックする。この場合、エッチングガスとしてＢＣｌ3 およびＣｌ2 の混合ガスを用い、エッチング条件としては、高周波出力を２５０Ｗとし、圧力を２×１０-2Ｔｏｒｒとする。なお、上記の混合ガスにＡｒ、Ｎ2等の他のガスを混合してもよい。このようにして、コンタクト孔９内の接続層１０上に膜厚３００Åの拡散バリア層１１を形成する。この拡散バリア層１１は、次の工程で形成される下部電極１２の一部となる。
【００８２】
次に、図８（ｉ）に示すように、バッファ層８上およびコンタクト孔９内の拡散バリア層１１上に、Ｐｔ、ＩｒＯ2 等の導電性材料からなる膜厚３０００Åの下部電極１２を形成する。なお、下部電極１２の材料としては、この下部電極１２上に強誘電体が結晶成長する材料であれば他の材料を用いてもよい。例えば、ＲｕＯX（酸化ルテニウム）を用いてもよい。
【００８３】
次に、図９（ｊ）に示すように、下部電極１２をエッチバックまたはＣＭＰ法（化学的機械的研磨法）等により平坦化することにより下部電極１２をコンタクト孔９内にのみ残し、コンタクト孔９内に膜厚１２００Åの下部電極１２を形成する。この場合、エッチングガスとしてＣｌ2 を用い、エッチング条件としては、高周波出力を３００Ｗとし、圧力を３×１０-3Ｔｏｒｒとする。エッチングガスとしてＡｒ、ＨＢｒ、ＢＣｌ3等の他のガスを用いてもよく、これらの混合ガスを用いてもよい。
【００８４】
なお、図８（ｈ）の工程で拡散バリア層１１をエッチバックする代わりに、拡散バリア層１１および下部電極１２を連続的に形成した後、下部電極１２および拡散バリア層１１を同時にエッチバックまたはＣＭＰ法による平坦化を行ってもよい。
【００８５】
次に、図９（ｋ）に示すように、下部電極１２およびバッファ層８上に、ゾルゲル法、スパッタ法、ＣＶＤ法等によりＰＺＴ、ＳｒＢｉＴａＯ等からなる膜厚２０００Åの強誘電体膜１３を形成する。
【００８６】
次に、図９（ｌ）に示すように、強誘電体膜１３上にスパッタ法により膜厚１５００ÅのＰｔ、ＩｒＯ2 等の導電性材料からなる上部電極１４を形成する。
【００８７】
その後、図１０（ｍ）に示すように、上部電極４４上にフォトレジストからなるマスク１９を形成し、第１の実施例、第２の実施例または第３の実施例の方法でマスク１９を介して上部電極１４の表面にイオンを照射することにより、上部電極１４および強誘電体膜１３をエッチングによりパターニングする。エッチング時に、バッファ層８がすべてエッチングされてもよい。強誘電体膜１３は下部電極１２の上面に接触していればよく、バッファ層８上に必ずしもまたがっていなくてもよい。
【００８８】
次に、図５に示したように、ソース電極４およびドレイン電極５上のバッファ層８および層間絶縁膜７にそれぞれコンタクト孔を設け、それらのコンタクト孔内にポリシリコン等の導電性材料からなるソース電極１５およびドレイン電極１６をそれぞれ形成する。最後に、ソース電極１５およびドレイン電極１６上にＡｌからなる配線層１７，１８を形成する。このようにして、図５の強誘電体メモリが作製される。
【００８９】
上記の強誘電体メモリの製造方法においては、上部電極１４および強誘電体膜１３のパターニングの際に第１、第２または第３の実施例の方法を用いているので、上部電極１４の材料が強誘電体膜１３およびマスク１９の側壁に堆積しない。したがって、強誘電体膜１３およびマスク１９の側壁への導電性材料の堆積による強誘電体メモリの信頼性および歩留りの低下が防止される。
【００９０】
また、下部電極１２が層間絶縁膜７のコンタクト孔９内に設けられるので、上部電極１４および強誘電体膜１３をエッチングによりパターニングする際に、下部電極１２の導電性材料が強誘電体膜１３およびマスク１９の側壁に堆積しない。したがって、強誘電体膜１３およびマスク１９の側壁への導電性材料の堆積による強誘電体メモリの信頼性および歩留りの低下が十分に防止される。
【００９１】
また、図９（ｋ）の工程で、強誘電体膜１３がバッファ層８を介して層間絶縁膜７上に形成されているので、強誘電体膜１３の応力がバッファ層８により緩和され、強誘電体膜１３にクラックが発生することが防止されるとともに、強誘電体膜１３と層間絶縁膜７との間で構成元素の反応（例えばＰｂとＳｉＯ2 の反応）や相互拡散が起こることが防止される。その結果、強誘電体メモリの信頼性および歩留りがさらに向上する。
【００９２】
さらに、強誘電体膜１３がＰｔ等の反応性の低い材料からなる下部電極１２上に形成され、かつ強誘電体膜１３とシリコン基板１との間に層間絶縁膜７が設けられているので、強誘電体膜１３とシリコン基板１との間での構成元素の反応や相互拡散が十分に防止される。
【００９３】
ここで、図５の強誘電体メモリの動作を説明する。上部電極１４に強誘電体膜１３を分極反転させるために十分な正電圧を印加し、再び上部電極１４の電圧を０とする。それにより、強誘電体膜１３の上部電極１４との界面が負に帯電し、下部電極１２との界面が正に帯電する。
【００９４】
この場合、下部電極１２の強誘電体膜１３との界面が負に帯電し、ゲート電極３のゲート絶縁膜２との界面が正に帯電する。その結果、ソース領域４とドレイン領域５との間のチャネル領域６に反転層が形成され、上部電極１４の電圧が０にもかかわらず、ＦＥＴはオン状態となる。
【００９５】
逆に、上部電極１４に強誘電体膜１３を分極反転させるために十分な負電圧を印加し、再び上部電極１４の電圧を０にする。それにより、強誘電体膜１３の上部電極１４との界面が正に帯電し、下部電極１２との界面が負に帯電する。
【００９６】
この場合、下部電極１２の強誘電体膜１３との界面が正に帯電し、ゲート電極３のゲート絶縁膜２との界面が負に帯電する。その結果、ソース領域４とドレイン領域５との間のチャネル領域６に反転層が形成されず、ＦＥＴはオフ状態となる。
【００９７】
このように、強誘電体膜１３が十分に分極反転していると、上部電極１４に印加する電圧を０にした後も、ＦＥＴを選択的にオン状態またはオフ状態にすることができる。そのため、ソース・ドレイン間の電流を検出することにより強誘電体メモリに記憶されるデータ”１”および”０”を判別することが可能となる。
【００９８】
本発明に係る誘電体素子の製造方法は、図５の強誘電体メモリに限らず、強誘電体キャパシタを有する種々の強誘電体メモリに適用することができる。
【００９９】
図１１はＭＦＭＩＳ構造の強誘電体メモリの他の例を示す模式的断面図である。
【０１００】
図１１において、ｐ型シリコン基板２１の表面に、所定間隔を隔ててｎ+ 層からなるソース領域２２およびｎ+ 層からなるドレイン領域２３が形成されている。ソース領域２２とドレイン領域２３との間のシリコン基板２１の領域がチャネル領域２４となる。チャネル領域２４上には、ゲート絶縁膜２５、下部電極２６、強誘電体膜２７および上部電極２８が順に形成されている。
【０１０１】
図１１の強誘電体メモリにおいては、下部電極２６、強誘電体膜２７および上部電極２８が強誘電体キャパシタを構成する。この強誘電体キャパシタの形成の際に、第１の実施例、第２の実施例または第３の実施例の方法を用いることができる。
【０１０２】
この場合には、下部電極２６上に強誘電体膜２７および上部電極２８を順に形成した後、上部電極２８上にフォトレジストからなるマスクを形成し、第１の実施例、第２の実施例または第３の実施例の方法で上部電極２８、強誘電体膜２７および下部電極２６をエッチングによりパターニングする。
【０１０３】
図１２はＭＦＩＳ構造の強誘電体メモリの一例を示す模式的断面図である。
【０１０４】
図１２において、ｐ型シリコン基板２１の表面に、所定間隔を隔ててｎ+ 層からなるソース領域２２およびｎ+ 層からなるドレイン領域２３が形成されている。ソース領域２２とドレイン領域２３との間のシリコン基板２１の領域がチャネル領域２４となる。チャネル領域２４上には、ゲート絶縁膜２５、強誘電体膜２７およびゲート電極２８ａが順に形成されている。
【０１０５】
図１２の強誘電体メモリにおいては、ｐ型シリコン基板２１のチャネル領域２４、ゲート絶縁膜２５、強誘電体膜２７およびゲート電極２８ａが強誘電体キャパシタを構成する。この強誘電体キャパシタの形成の際に、第１の実施例、第２の実施例または第３の実施例の方法を用いることができる。
【０１０６】
この場合には、ｐ型シリコン基板２１上にゲート絶縁膜２５、強誘電体膜２７およびゲート電極２８ａを順に形成した後、ゲート電極２８ａ上にフォトレジストからなるマスクを形成し、第１の実施例、第２の実施例または第３の実施例の方法でゲート電極２８ａ、強誘電体膜２７およびゲート絶縁膜２５をエッチングによりパターニングする。
【０１０７】
図１３はＭＦＳ構造の強誘電体メモリの一例を示す模式的断面図である。
【０１０８】
図１３において、ｐ型シリコン基板２１の表面に、所定間隔を隔ててｎ+ 層からなるソース領域２２およびｎ+ 層からなるドレイン領域２３が形成されている。ソース領域２２とドレイン領域２３との間のシリコン基板２１の領域がチャネル領域２４となる。チャネル領域２４上には、強誘電体膜２７およびゲート電極２８ａが順に形成されている。
【０１０９】
図１３の強誘電体メモリにおいては、ｐ型シリコン基板２１のチャネル領域２４、強誘電体膜２７およびゲート電極２８ａが強誘電体キャパシタを構成する。この強誘電体キャパシタの形成の際に、第１の実施例、第２の実施例または第３の実施例の方法を用いることができる。
【０１１０】
この場合には、ｐ型シリコン基板２１上に強誘電体膜２７およびゲート電極２８ａを順に形成した後、ゲート電極２８ａ上にフォトレジストからなるマスクを形成し、第１の実施例、第２の実施例または第３の実施例の方法でゲート電極２８ａおよび強誘電体膜２７をエッチングによりパターニングする。
【０１１１】
なお、本発明の製造方法は、図１４の構造を有する強誘電体メモリにも適用することができる。この場合には、層間絶縁膜３７上に下部電極４２、強誘電体膜４３および上部電極４４を順に形成した後、上部電極４４上にフォトレジストからなるマスクを形成し、第１の実施例、第２の実施例または第３の実施例の方法で上部電極４４、強誘電体膜４３および下部電極４２をエッチングにより加工する。
【０１１２】
なお、強誘電体膜１３，２７，４３として、以下の各材料からなる強誘電体を用いてもよい。
【０１１３】
（１）下記の一般式で示されるビスマス系層状強誘電体を用いてもよい。
【０１１４】
（Ｂｉ2 Ｏ2 ）2+（Ａn-1 Ｂn Ｏ3n+1）2-
なお、ＡはＳｒ、Ｃａ、Ｂａ、Ｐｂ、Ｂｉ、ＫまたはＮａであり、ＢはＴｉ、Ｔａ、Ｎｂ、ＷまたはＶである。
【０１１５】
ｎ＝１の場合：
・Ｂｉ2 ＷＯ6 
・Ｂｉ2 ＶＯ5.5 
ｎ＝２の場合：
・Ｂｉ2 Ｏ3 ／ＳｒＴａ2 Ｏ6 
（ＳｒＢｉ2 Ｔａ2 Ｏ9 ）：ＳＢＴ
・Ｂｉ2 Ｏ3 ／ＳｒＮｂ2 Ｏ6 
（ＳｒＢｉ2 Ｎｂ2 Ｏ9 ）
ｎ＝３の場合：
・Ｂｉ2 Ｏ3 ／ＳｒＴａ2 Ｏ6 ／ＢａＴｉＯ3 
・Ｂｉ2 Ｏ3 ／ＳｒＴａＯ6 ／ＳｒＴｉＯ3 
・Ｂｉ2 Ｏ3 ／Ｂｉ2 Ｔｉ3 Ｏ9 
（Ｂｉ4 Ｔｉ3 Ｏ12）：ＢＩＴ
ｎ＝４の場合：
・Ｂｉ2 Ｏ3 ／Ｓｒ3 Ｔｉ4 Ｏ12
（Ｓｒ3 Ｂｉ2 Ｔｉ4 Ｏ15）
・Ｂｉ2 Ｏ3 ／Ｂｉ2 Ｔｉ3 Ｏ9 ／ＳｒＴｉＯ3
（ＳｒＢｉ4 Ｔｉ4 Ｏ15）
（２）下記の一般式で示される強誘電体（等方的材料系）を用いてもよい。
【０１１６】
・Ｐｂ（ＺｒX Ｔｉ1-X ）Ｏ3 ：ＰＺＴ（ＰｂＺｒ0.5 Ｔｉ0.5）Ｏ3 
・（Ｐｂ1-Y ＬａY ）（ＺｒX Ｔｉ1-X ）Ｏ3 ：ＰＬＺＴ
・（Ｓｒ1-X ＣａX ）ＴｉＯ3 
・（Ｓｒ1-X ＢａX ）ＴｉＯ3 ：（Ｓｒ0.4 Ｂａ0.6）ＴｉＯ3 
・（Ｓｒ1-X-Y ＢａX ＭY ）Ｔｉ1-Z ＮZ Ｏ3
なお、ＭはＬａ、Ｂｉ、ＳｂまたはＹであり、ＮはＮｂ、Ｖ、Ｔａ、ＭｏまたはＷである。
【０１１７】
・Ｓｒ2 Ｎｂ2 Ｏ7 
・Ｓｒ2 Ｔａ2 Ｏ7 
・Ｐｂ5 Ｇｅ3 Ｏ11
・（Ｐｂ，Ｃａ）ＴｉＯ3 
強誘電体膜１３，２７，４３の形成方法としては、上記の強誘電体膜１３，２７，４３の材料に応じて、分子線エピタキシー法、レーザアブレーション法、レーザ分子線エピタキシー法、スパッタリング法（ＲＦ型、ＤＣ型またはイオンビーム型）、反応性蒸着法、ＭＯＣＶＤ法（有機金属化学的気相成長法）、ミスト堆積法、ゾルゲル法等を用いることができる。
【０１１８】
下部電極１２，２６，４２および上部電極１４，２８，４４の材料としては、ＰｔまたはＩｒＯ2 に限らず、その他の貴金属（Ａｕ、Ａｇ、Ｐｔ、Ｒｕ、Ｒｈ、Ｐｂ、Ｏｓ、Ｉｒ等）、高融点金属（Ｃｏ、Ｗ、Ｔｉ等）、高融点金属化合物（ＴｉＮ等）、導電性酸化物（ＲｕＯ2、ＲｈＯ2 、ＯｓＯ2 、ＩｒＯ2 、ＲｅＯ2 、ＲｅＯ3、ＭｏＯ2 、ＷＯ2 、ＳｒＲｕＯ3 、Ｐｂ2 Ｒｕ2Ｏ3-X 、Ｂｉ2 Ｒｕ2 Ｏ7-X 等）、あるいはこれらの各材料の合金等を用いてもよい。
【０１１９】
また、下部電極１２，２６，４２および上部電極１４，２８，４４は、上記各材料の多層構造であってもよく、例えばＴｉ層上にＰｔ層が形成された２層構造であってもよい。
【０１２０】
また、ゲート電極３および接続層１０の材料は、ポリシリコンやＷに限定されず、他の導電性材料を用いてもよい。
【０１２１】
さらに、上記実施例では、ＦＥＴがシリコン基板１に形成されているが、ＦＥＴが他の半導体基板または半導体層に形成されてもよい。
【０１２２】
なお、上記実施例では、ｎ型チャネルを有する強誘電体メモリについて説明したが、各層の導電型を逆にすることによりｐ型チャネルを有する強誘電体メモリも実現される。
【０１２３】
また、上記実施例では、本発明を不揮発性メモリとして動作する強誘電体メモリの強誘電体キャパシタの形成に適用した場合を説明したが、本発明は、揮発性の動作を行う強誘電体メモリの強誘電体キャパシタの形成にも適用可能である。
【０１２４】
さらに、本発明は、誘電体膜が導電層で挟まれた構造を有する誘電体キャパシタ、または誘電体膜と導電層との積層構造を有する他の誘電体素子の形成にも適用可能である。
【図面の簡単な説明】
【０１２５】
【図１】本発明の第１の実施例における誘電体素子の製造方法を示す模式的断面図である。
【図２】本発明の第２の実施例における誘電体素子の製造方法を示す模式的断面図である。
【図３】本発明の第２の実施例における誘電体素子の製造方法を示す模式的断面図である。
【図４】イオンの入射角度と側壁堆積物の有無との関係を測定するための測定方法を示す模式的断面図である。
【図５】本発明の製造方法により形成される強誘電体キャパシタを有する強誘電体メモリの一例を示す模式的断面図である。
【図６】図５の強誘電体メモリの製造方法を示す工程断面図である。
【図７】図５の強誘電体メモリの製造方法を示す工程断面図である。
【図８】図５の強誘電体メモリの製造方法を示す工程断面図である。
【図９】図５の強誘電体メモリの製造方法を示す工程断面図である。
【図１０】図５の強誘電体メモリの製造方法を示す工程断面図である。
【図１１】本発明の製造方法により形成される強誘電体キャパシタを有する強誘電体メモリの他の例を示す模式的断面図である。
【図１２】本発明の製造方法により形成される強誘電体キャパシタを有する強誘電体メモリのさらに他の例を示す模式的断面図である。
【図１３】本発明の製造方法により形成される強誘電体キャパシタを有する強誘電体メモリのさらに他の例を示す模式的断面図である。
【図１４】強誘電体キャパシタを有する強誘電体メモリの一例を示す模式的断面図である。
【図１５】従来の強誘電体キャパシタの形成方法を示す模式的断面図である。
【符号の説明】
【０１２６】
１  シリコン基板
２  ゲート絶縁膜
３  ゲート電極
４  ソース領域
５  ドレイン領域
６  チャネル領域
７  層間絶縁膜
８  バッファ層
９  コンタクト孔
１０  接続層
１１  拡散バリア層
１２，２６，４２  下部電極
１３，２７，４３  強誘電体膜
１４，２８，４４  上部電極
【図１】
2005012230.tif 000004
【図２】
2005012230.tif 000005
【図３】
2005012230.tif 000006
【図４】
2005012230.tif 000007
【図５】
2005012230.tif 000008
【図６】
2005012230.tif 000009
【図７】
2005012230.tif 000010
【図８】
2005012230.tif 000011
【図９】
2005012230.tif 000012
【図１０】
2005012230.tif 000013
【図１１】
2005012230.tif 000014
【図１２】
2005012230.tif 000015
【図１３】
2005012230.tif 000016
【図１４】
2005012230.tif 000017
【図１５】
2005012230.tif 000018