(57)【要約】【課題】  低電源電圧下においても、バーンインテストを確実にセンス動作特性を損なうことなく行なうことのできるＤＲＡＭセルベースの半導体記憶装置を実現する。【解決手段】  メモリセルアレイ（１）内の絶縁ゲート型電界効果トランジスタには、周辺回路（３，４，５）の絶縁ゲート型電界効果トランジスタのゲート絶縁膜（Ｔｏｘ２）よりも膜厚の厚いゲート絶縁膜（Ｔｏｘ１）のトランジスタを利用する。【選択図】        図１
2005101466.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配列され、各々が、情報を記憶するためのキャパシタを有する複数のメモリセルを含むメモリアレイ、
前記メモリアレイのメモリセル列に対応して配置され、かつ第１のゲート絶縁膜厚を有する第１の絶縁ゲート型電界効果トランジスタを含み、前記メモリアレイの選択メモリセルの記憶データを増幅してラッチする複数のセンスアンプ回路、および
前記第１のゲート絶縁膜膜厚よりも薄い第２のゲート絶縁膜厚を有する第２の絶縁ゲート型電界効果トランジスタを含み、前記メモリアレイの外部に配置され、少なくとも前記メモリアレイのメモリセルの選択に関連する動作を行なう周辺回路を備える、半導体記憶装置。
【請求項２】
前記メモリセル列に対応して配置され、かつ前記第１のゲート絶縁膜厚を有する第３の絶縁ゲート型電界効果トランジスタで構成され、各々が対応の列に対して配置されるビット線に結合されるビット線周辺回路をさらに備え、前記第１の絶縁ゲート型電界効果トランジスタのしきい値電圧の絶対値は、前記第３の絶縁ゲート型電界効果トランジスタのしきい値電圧の絶対値よりも小さい、請求項１記載の半導体記憶装置。
【請求項３】
前記メモリアレイは、複数のセンスアンプ帯および複数のサブワード線ドライバ帯により行および列方向において複数のブロックに分割され、
各前記センスアンプ帯には、隣接ブロックにより共有されるようにかつ対応のブロックの列に対応して前記センスアンプ回路が配置され、
各前記サブワード線ドライバ帯には、対応のブロックのサブワード線を駆動するためのサブワード線ドライバが配置され、
各サブワード線には対応のブロックの行方向に整列して配置されるメモリセルが接続されかつ所定数のサブワード線に対応して行方向に整列するブロックに共通にメインワード線が配置され、
前記半導体記憶装置は、さらに、
前記サブワード線ドライバ帯と前記センスアンプ帯と交差する十字帯に配置され、活性化時対応のセンスアンプ帯に配置されたセンスアンプ回路にセンス動作電源電圧を供給するセンス活性化ドライバを備える、請求項１記載の半導体記憶装置。
【請求項４】
前記センス活性化ドライバは、ゲートに昇圧電圧を受けて導通して前記センス動作電源電圧を伝達するＮチャネル絶縁ゲート型電界効果トランジスタを備え、前記昇圧電圧は、前記メモリセルに格納されるハイレベルデータに対応する電圧よりも高い電圧レベルである、請求項３記載の半導体記憶装置。
【請求項５】
前記センス活性化ドライバは、ゲートに負電圧を受けて導通して前記センス動作電源電圧を伝達するＰチャネル絶縁ゲート型電界効果トランジスタを備え、前記負電圧は、前記メモリセルに格納されるローレベルデータに対応する電圧よりも低い電圧レベルである、請求項３記載の半導体記憶装置。
【請求項６】
前記センス活性化ドライバは、
第１のセンスアンプ活性化信号をゲートに受けて導通し、第１の電圧を前記センス動作電源電圧として対応のセンスアンプ回路に供給する第１導電型の第１の絶縁ゲート型センスドライブトランジスタと、
前記第１のセンスアンプ活性化信号よりも遅れて活性化される第２のセンスアンプ活性化信号をゲートに受けて導通し、前記第１の電圧よりも絶対値の小さな第２の電圧を前記センス動作電源電圧として前記対応のセンスアンプ回路に伝達する前記第１導電型の第２の絶縁ゲート型センスドライブトランジスタとを備え、前記第２の電圧は、前記メモリセルの記憶データのローレベルデータおよびハイレベルデータの一方のデータに対応する電圧レベルである、請求項３記載の半導体記憶装置。
【請求項７】
前記第1のセンスアンプ活性化信号の活性化時、センスアンプ回路と対応の列に配置されたビット線との接続を高抵抗状態に設定する回路をさらに備える、請求項６記載の半導体記憶装置。
【請求項８】
前記設定回路は、
前記ビット線を対応のセンスアンプ回路に結合するビット線分離ゲートトランジスタを備え、前記ビット線分離ゲートトランジスタは、前記第１の絶縁ゲート型センスドライブトランジスタの導通時高抵抗状態に設定される、請求項７記載の半導体記憶装置。
【請求項９】
前記センスアンプ回路に対応して配置され、列選択信号に従って対応のセンスアンプ回路を内部データ線に結合する列選択ゲート回路をさらに備え、前記列選択ゲート回路は、前記第１の絶縁ゲート型電界効果トランジスタで構成される、請求項１記載の半導体記憶装置。
【請求項１０】
各々が、行列状に配列される複数のメモリセルを有しかつ行および列方向に整列して配置される複数のメモリブロックを備え、前記複数のメモリブロックは、行方向に整列するメモリブロックが行ブロックを構成し、
各メモリブロックにおいてメモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線対、および
前記行ブロックに対応して、隣接行ブロックに共有されるように配置される複数のセンスアンプ帯を備え、前記センスアンプ帯は、対応の行ブロックのメモリセル列に対応して配置され、活性化時、対応の行ブロックの選択メモリセルのデータを検知しかつ増幅する複数のセンスアンプ回路を含み、
各メモリブロックのビット線に対応して配置され、かつ対応のセンスアンプ帯に配置され、各々が所定の動作を行なう複数のビット線周辺回路を備え、前記センスアンプ帯に配置されるセンスアンプ回路およびビット線周辺回路を含むセンスアンプ帯内回路は、同一ゲート絶縁膜厚の第１の絶縁ゲート型電界効果トランジスタを構成要素として含み、かつ前記センスアンプ回路を構成する第１導電型の第１の絶縁ゲート型電界効果トランジスタのしきい値電圧の絶対値は、前記ビット線周辺回路の前記第１導電型の第１の絶縁ゲート型電界効果トランジスタのしきい値電圧の絶対値よりも小さく、
前記メモリアレイに対応して配置され、前記メモリアレイ内のメモリセルの選択に関連する動作を実行するアレイ周辺回路を備え、前記アレイ周辺回路は、前記第１の絶縁ゲート型電界効果トランジスタよりもゲート絶縁膜厚の薄い第２の絶縁ゲート型電界効果トランジスタを構成要素として含む、半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体記憶装置に関し、特に、複数の異なるゲート絶縁膜膜厚を有する絶縁ゲート型電界効果トランジスタを構成要素として含む半導体記憶装置に関する。より特定的には、この発明は、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）セルベースの半導体記憶装置に関する。
【背景技術】
【０００２】
ＤＲＡＭセルは、情報を電荷の形態で記憶するキャパシタと、このキャパシタに対するアクセスを行なうためのトランジスタとで構成される。このような１トランジスタ／１キャパシタ型のＤＲＡＭセルを用いた半導体記憶装置（以下、代表的にＤＲＡＭと称す）は、セル占有面積が小さく、また微細化技術などの進展により、コスト競争力が強く、コンピュータの主記憶から携帯機器のワークメモリなど広い分野で採用されている。また、サーバなどにおいては、大量のＤＲＡＭが用いられ、また電池を電源とする用途においても広く用いられているため、低消費電力化に対する要求が強く、外部から供給される電源電位も１．８Ｖ以下に低下している。
【０００３】
従来、外部電源電圧の低下に合せて、ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）のゲート絶縁膜厚Ｔｏｘを含めた設計ルールの縮小が行なわれて、ＭＯＳトランジスタのサイズが縮小されてきた。ただし、従来の構成においては、ＤＲＡＭを構成するすべてのＭＯＳトランジスタは、同一のゲート絶縁膜厚Ｔｏｘを有していた。
【０００４】
しかしながら、外部電源電圧が１．８Ｖ以下になると、従来の方法を必ずしも使うことができない状況が発生する場合が生じる。具体的に、周辺回路およびメモリアレイ内のセンスアンプなど、外部電源電圧よりも低い電位で動作する回路は、より薄いゲート絶縁膜を有するＭＯＳトランジスタが、低しきい値電圧および高電流駆動力という観点から必要となる。一方、昇圧電位が印加されるメモリセルトランジスタなどは、ゲート絶縁膜の耐圧の関係から、周辺回路と同一のゲート絶縁膜を有するＭＯＳトランジスタを用いるのは困難である。逆に、メモリセルトランジスタの耐圧を保証することのできる厚いゲート絶縁膜を有するＭＯＳトランジスタ１種類を全体の構成要素として利用した場合、しきい値電圧が高くなり、動作速度の点で必要な仕様値を満たすことが困難となる。
【０００５】
そこで、特許文献１（特開２００１−６８６３４号公報）に示されるように、各回路に要求される動作特性または動作電位に応じて使用されるＭＯＳトランジスタのゲート絶縁膜を使い分けることが提案されている。メモリセルトランジスタなど昇圧電位が印加される回路は、厚いゲート絶縁膜厚Ｔｏｘ１を有するＭＯＳトランジスタで構成する。一方、周辺回路およびセンスアンプなど外部電源電位よりも低い電位で動作する回路は、膜厚Ｔｏｘ２の薄いゲート絶縁膜を有するＭＯＳトランジスタで構成する。このような複数種類のＭＯＳトランジスタのゲート絶縁膜を形成する構成は、「デュアル・オキサイド（Dual oxide）」プロセスにより実現され、ロジックとＤＲＡＭとが同一チップに集積化されるシステムＬＳＩなどにおいて用いられている。このデュアルオキサイドプロセスにおいては、ゲート絶縁膜の厚いＭＯＳトランジスタ（以下、厚膜ＭＯＳトランジスタと称す）とゲート絶縁膜の薄いＭＯＳトランジスタ（以下、薄膜ＭＯＳトランジスタと称す）のゲート絶縁膜を同一工程で形成した後、次いで、厚膜ＭＯＳトランジスタをレジストでマスクして、薄膜ＭＯＳトランジスタのゲート絶縁膜を薄くする（または全て除去する）。この後、再び、同一工程で、厚膜ＭＯＳトランジスタおよび薄膜ＭＯＳトランジスタのゲート絶縁膜を厚くする。
【０００６】
前述の特許文献１においては、ロジックとＤＲＡＭが混載される半導体集積回路装置において、その従来技術としてＤＲＡＭコアが厚膜トランジスタでその周辺回路およびアレイ内回路が構成される場合が示されている。この特許文献１に示される従来技術においては、しきい値電圧の絶対値の調整は、イオン注入により実行している。このような従来技術におけるイオン注入によりしきい値電圧調整に起因する工程数およびマスク数増大の問題を解消するために、特許文献１においては、センスアンプおよび列選択ゲートを薄膜トランジスタで構成し、その他のビット線プリチャージ／イコライズ回路、ビット線分離ゲート等のビット線周辺回路を厚膜ＭＯＳトランジスタで形成し、かつ制御回路などの周辺回路を薄膜ＭＯＳトランジスタで形成している。
【０００７】
また、前述の特許文献１においては、メモリセルトランジスタおよび行選択回路のワード線ドライブ回路部においては、ゲート絶縁膜の厚い厚膜ＭＯＳトランジスタが利用される。内部電源電圧を生成する回路は、アナログ動作（カレントミラー動作およびソースフォロアモード動作）を行なっており、オフリーク電流の影響を抑制して正確な内部電圧発生動作を保証するために、しきい値電圧の絶対値の大きな厚膜ＭＯＳトランジスタが利用される。
【０００８】
また、周辺回路における列系回路および制御回路に対しては、薄膜ＭＯＳトランジスタが利用される。コラムデコーダおよびプリアンプ／ライトドライバは、列選択動作時に動作する列系回路であり、行選択に関連するメモリアレイ内に設けられる回路およびロウデコーダに含まれる単位デコード回路の数に比べて少なく、これらの列系回路に対して薄膜ＭＯＳトランジスタを利用しても、オフリーク電流は小さく、スタンバイ状態時における消費電流の増大の影響を抑制する。一方、これらの制御回路および列系回路に薄膜ＭＯＳトランジスタを利用することにより、低電源電圧下でも高速動作して高速列アクセスおよび高速の内部動作を実現する。
【０００９】
センスアンプ帯に配置されるセンスアンプ回路は、薄膜ＭＯＳトランジスタで構成し、しきい値電圧調整のためのイオン注入工程を不要とする。また、そのしきい値電圧の絶対値が小さく、駆動力が大きいため、外部電源電圧よりも低い電圧（センス電源電圧）でも、センスアンプ回路を高速で動作させることができる。さらに、列選択ゲートは、薄膜ＭＯＳトランジスタで構成され、メモリアレイ外部とのデータ転送速度を改善する。
【００１０】
ビット線分離ゲートおよびビット線プリチャージ／イコライズ回路に対しては、厚膜ＭＯＳトランジスタが用いられる。ビット線分離ゲートは、アレイ電源電圧（センス電源電圧）よりも高い高電圧レベルのビット線分離指示信号が与えられるため、その耐圧を保証する。ビット線イコライズ回路は、各ビット線対に対して設けられ、それぞれビット線分離ゲートを介してセンスアンプ回路と結合される。ビット線イコライズ指示信号は、プリチャージ電圧を、高速でビット線に伝達するために、アレイ電源電圧よりも高い電圧レベルに設定される。したがって、このビット線イコライズ回路を厚膜ＭＯＳトランジスタで構成することにより、この耐圧を保証する。
【００１１】
前述の特許文献１に示される構成においては、デュアルオキサイドプロセスを適用して、ゲート絶縁膜の異なるＭＯＳトランジスタを各回路に要求される動作特性に応じて選択的に配置することにより、各回路毎に適切な電気特性を達成することが可能となる。
【特許文献１】特開２００１−６８６３４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ＤＲＡＭにおいては、メモリセルに高電圧ストレスを印加して信頼性をテストするバーンインが出荷前に行なわれる。このバーンインテストにはいくつかの種類がある。前述の特許文献１においては、このバーンインテスト実行時、薄膜ＭＯＳトランジスタで構成されるセンスアンプ回路および列選択ゲート回路に高電圧が印加されその信頼性が劣化するのを防止するために、ビット線イコライズ回路を通してメモリセルに高電圧を印加する。このとき、ビット線分離ゲートを非導通状態に設定しており、ビット線がセンスアンプ回路および列選択ゲート回路から分離されており、バーンインテスト時における高電圧がセンスアンプ回路および列選択ゲート回路の薄膜ＭＯＳトランジスタへ印加されるのを防止する。
【００１３】
スタティックバーンイン時においては、すべてのワード線を選択状態へ駆動し、メモリセルのデータを記憶するストレージノード（メモリセルキャパシタの一方電極）の電位が、ビット線からの高電位により十分な高電圧レベルとなり、また、メモリセルトランジスタのゲート絶縁膜に適切な電圧ストレスが印加される昇圧電位がワード線に供給される。このスタティックバーンインテストでは、短時間でメモリセルの信頼性確保に必要な電圧ストレスを印加することができる。
【００１４】
しかしながら、この特許文献１に示されるように、ビット線イコライズ回路を利用して電圧ストレスを印加する場合、すべてのメモリセルのストレージノードの電圧レベルが同じとなる。このバーンイン電圧印加方式では、メモリセルキャパシタのストレージノードとセルプレートノードの間の誘電体膜に十分な電圧ストレスを印加することはできる。しかしながら、ワード線方向において隣接するメモリセルキャパシタのストレージノードの間の層間絶縁膜には、何ら電圧ストレスは印加されない。したがって、このビット線と直交する方向において隣接するメモリセルのキャパシタ（ビット線ＢＬに接続されるメモリセルのキャパシタと補のビット線ＺＢＬに接続されるメモリセルのキャパシタ）の間の層間絶縁膜に電圧ストレスを印加するためには、まず全メモリセルに接地電圧をストレージノードに書込んだ後、ビット線ＢＬまたはＺＢＬに接続されるメモリセルに対するワード線を選択状態へ駆動し、ビット線イコライズ回路を介して昇圧電位を印加することが考えられる。この場合、ビット線ＢＬおよびＺＢＬ両者に昇圧電位が印加され、昇圧電位を印加する必要のないビット線に対しても昇圧電位が印加され不必要に電力が消費される。また、全ワード線を同時に選択状態へ駆動するというスタティックバーンインテストのテスト時間短縮という利点が損なわれる。
【００１５】
このようなビット線イコライズ回路を利用する代わりに、スタティックバーンインテスト専用のバーンインイコライズトランジスタを各ビット線に設けることが考えられる。ビット線ＢＬおよびＺＢＬそれぞれに設けられるバーンイン専用のトランジスタは、一方が昇圧電位、他方が接地電位を伝達することにより、ビット線ＢＬおよびＺＢＬの一方に昇圧電位、他方に接地電位を印加することができ、メモリセルキャパシタの誘電体膜の電圧印加および隣接メモリセルのストレージノード間の層間絶縁膜に対する電圧ストレスの印加を行なうことができる。しかしながら、このような専用のバーンインイコライズ回路を各ビット線に設けた場合、ビット線周辺回路の占有面積が増大し、またバーンインテスト用の昇圧電位を伝達する配線が必要となり、配線レイアウト面積が増大する。
【００１６】
また、センスアンプ帯に厚膜ＭＯＳトランジスタおよび薄膜ＭＯＳトランジスタを混在して配置した場合、以下に説明するように適当な分離領域が必要となる。デュアルゲートプロセスにおいては、厚膜ＭＯＳトランジスタと薄膜トランジスタとを形成する際に、一旦薄膜ＭＯＳトランジスタのゲート絶縁膜をエッチング除去する必要があり、このエッチングマスクの重ね合わせ精度に対するマージンを確保する必要がある。また、ＭＯＳトランジスタのゲート絶縁膜の膜厚の差による段差を緩和する必要があるため、厚膜ＭＯＳトランジスタ形成領域と薄膜ＭＯＳトランジスタ形成領域の間に段差緩和用の分離領域が必要となる。この段差緩和用の分離領域を配置することにより、パターニング時に露光光のハレーションなどの影響を受けることなく正確にレジスタパターンを形成し、またエッチング時この段差領域における照射イオン反射によるオーバーエッチングを防止する。したがって、このようなマスク合せおよびプロセスマージンを考慮した分離領域のために、センスアンプ帯内に配置される回路のレイアウト面積が増大し、応じてアレイ面積が増大するという問題が生じる可能性がある。
【００１７】
それゆえ、この発明の目的は、センスアンプ帯のレイアウト面積増大を抑制しつつスタティックバーンインテストに対応することのできる半導体記憶装置を提供することである。
【００１８】
この発明の他の目的は、センスアンプ回路の動作特性を低下させることなくセンスアンプ帯のレイアウト面積増大を抑制することのできる半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１９】
この発明の第１の観点に係る半導体記憶装置は、行列状に配列され、各々が情報を記憶するためのキャパシタを有する複数のメモリセルを含むメモリアレイと、このメモリアレイのメモリセル列に対応して配置され、かつ第１のゲート絶縁膜厚を有する第１の絶縁ゲート型電界効果トランジスタを含み、メモリアレイの選択メモリセルの記憶データを増幅してラッチする複数のセンスアンプ回路と、第１のゲート絶縁膜膜厚よりも薄い第２のゲート絶縁膜厚を有する第２の絶縁ゲート型電界効果トランジスタを含み、メモリアレイの外部に配置され、少なくともメモリアレイのメモリセルの選択に関連する動作を行なう周辺回路を含む。
【００２０】
この発明の第２の観点に係る半導体記憶装置は、各々が、行列状に配列される複数のメモリセルを有しかつ行および列方向に整列して配置される複数のメモリブロックを含む。これら複数のメモリブロックは、行方向に整列するメモリブロックが行ブロックを構成しする。
【００２１】
この発明の第２の観点に係る半導体記憶装置は、さらに、各メモリブロックにおいてメモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線対と、各行ブロックに対応して、隣接行ブロックにより共有されるように配置される複数のセンスアンプ帯を含む。このセンスアンプ帯には、対応の行ブロックのメモリセル列に対応して配置され、活性化時、対応の行ブロックの選択メモリセルのデータを検知しかつ増幅する複数のセンスアンプ回路と、対応のメモリブロックのビット線に対応して配置され、各々が所定の動作を行なう複数のビット線周辺回路が少なくとも配置される。このセンスアンプ帯に配置されるセンスアンプ回路およびビット線周辺回路を含むセンスアンプ帯内回路は、同一ゲート絶縁膜厚の第１の絶縁ゲート型電界効果トランジスタを構成要素として含む。
【００２２】
この発明の第２の観点に係る半導体記憶装置は、さらに、メモリアレイに対応して配置され、メモリアレイ内のメモリセルの選択に関連する動作を実行するアレイ周辺回路を含む。このアレイ周辺回路は、第１の絶縁ゲート型電界効果トランジスタよりもゲート絶縁膜厚の薄い第２の絶縁ゲート型電界効果トランジスタで構成される。
【発明の効果】
【００２３】
センスアンプ回路を、周辺回路のＭＯＳトランジスタよりも厚いゲート絶縁膜のＭＯＳトランジスタで構成することにより、センスアンプ帯に配置されるＭＯＳトランジスタのゲート絶縁膜を同一とすることができ、厚膜ＭＯＳトランジスタと薄膜ＭＯＳトランジスタ形成のための分離領域が不要となり、センスアンプ帯の占有面積を低減することが出来る。また、センスアンプ回路を厚膜ＭＯＳトランジスタで構成することにより、センスアンプ回路を介してスタティックバーンイン時の昇圧電位をメモリセルへ供給することができ、スタティックバーンイン専用の回路を別に設ける必要がなく、センスアンプ帯のレイアウト面積増大をさらに抑制することができる。
【００２４】
また、センスアンプ回路を利用して昇圧電位をスタティックバーンイン時に伝達することにより、相補ビット線の電位は、相補電圧レベルとなり、メモリセルキャパシタのストレージノードとセルプレート間の電圧ストレスの加速および隣接メモリセルのストレージノード間の層間絶縁膜のストレス加速を行なうことができる。
【発明を実施するための最良の形態】
【００２５】
［実施の形態１］
図１は、この発明の実施の形態１に従うＤＲＡＭの全体の構成を概略的に示す図である。図１において、この発明の実施の形態１に従うＤＲＡＭは、行列状に配列される複数のメモリセルを有するメモリセルアレイ１と、メモリセルアレイ１のメモリセル行を選択するロウデコーダ２と、メモリセルアレイ１のメモリセル列を選択する列選択信号を生成するコラムデコーダ３と、コラムデコーダ３により選択された列上のメモリセルに対しデータの書込／読出を行なう書込／読出回路４と、メモリセル選択動作およびデータの書込／読出動作を制御する制御回路５と、外部電源電圧ＶＥＸを受けて、内部電圧Ｖｄｄｓ、Ｖｄｄｐ、Ｖｂｂ、ＶｐｐおよびＶｂｌなどを生成する内部電圧発生回路６を含む。電圧Ｖｄｄｓは、アレイ（センス）電源電圧であり、メモリセルに格納されるデータのＨ（論理ハイ）レベルの電位を決定する。電圧Ｖｄｄｐは、周辺電源電圧であり、制御回路５などの動作電源電圧として利用される。電圧Ｖｐｐは、電源電圧Ｖｄｄｓよりも高い昇圧電位であり、メモリセルアレイ１のワード線上に伝達される。電圧Ｖｂｂは、負電圧であり、メモリセルアレイ１の基板バイアス電圧などに利用される。電圧Ｖｂｌは、アレイ電源電圧の１／２の中間電圧であり、ビット線のプリチャージ電圧またはメモリセルキャパシタの電極に印加されるセルプレート電圧などに利用される。
【００２６】
メモリセルアレイ１においては、ＤＲＡＭセルが配置され、そのアクセストランジスタは、ゲート絶縁膜厚Ｔｏｘ１を有する。メモリセルアレイ１内に配置されるビット線イコライズ回路、ビット線分離ゲートなどのビット線周辺回路とセンスアンプ回路は、すべてゲート絶縁膜厚Ｔｏｘ１のＭＯＳトランジスタで構成される。すなわち、メモリセルアレイ１内においては、厚膜ＭＯＳトランジスタが配置され、薄膜ＭＯＳトランジスタは配置されない。
【００２７】
ロウデコーダ２は、メモリセルアレイ１の選択ワード線に高電圧Ｖｐｐを伝達するため、同様、ゲート絶縁膜厚Ｔｏｘ１で構成される厚膜ＭＯＳトランジスタが、ワード線ドライブ回路部に配置される。
【００２８】
メモリセルアレイ１外部に配置されるコラムデコーダ３、書込／読出回路４および制御回路５は、高速動作を行なうため、ゲート絶縁膜厚Ｔｏｘ２の薄膜ＭＯＳトランジスタで構成される。ここで、Ｔｏｘ１＞Ｔｏｘ２である。
【００２９】
内部電圧発生回路６は、好ましくは、厚膜ＭＯＳトランジスタで構成され、正確にアナログ動作を行なって必要な電圧レベルの内部電圧を生成する。
【００３０】
メモリセルアレイ１内において、厚膜ＭＯＳトランジスタをビット線周辺回路およびセンスアンプ回路として配置することにより、薄膜ＭＯＳトランジスタおよび厚膜ＭＯＳトランジスタを配置するための分離領域が不要となり、アレイ占有面積を低減することができる。また、メモリセルアレイ１内において、薄膜ＭＯＳトランジスタが存在しないため、スタティックバーンインテスト時において、これらのアレイ内回路を利用して、昇圧電位を供給することができ、スタティックバーンイン専用のテスト回路を各ビット線に配置する必要がなく、同様、回路レイアウト面積が低減される。
【００３１】
この図１に示すＤＲＡＭは、ＤＲＡＭセルをベースとする半導体記憶装置であればよく、ＤＲＡＭ単体として用いられてもよく、また、ロジックなどの他の処理装置と同一半導体基板上に集積化されてシステムＬＳＩを構成してもよい。また、この図１に示すＤＲＡＭは、ロジックと同一半導体基板上に集積化される混載ＤＲＡＭであってもよい。
【００３２】
図２は、図１に示すメモリセルアレイ１の構成を概略的に示す図である。図２において、メモリセルアレイ１は、行方向に延在するセンスアンプ帯ＳＡＢおよび列方向に延在するサブワード線ドライバ帯ＳＷＤＢにより複数のメモリブロックＭＢに分割される。行方向に整列して配置されるメモリブロックＭＢによりメモリ行ブロックＲＢＫが構成され、列方向に整列するメモリブロックＭＢによりメモリ列ブロックＣＢＫが構成される。
【００３３】
センスアンプ帯ＳＡＢは、隣接する行ブロックＲＢＫにより共有されるセンスアンプ回路を含む。ワード線に対しては、メインワード線およびサブワード線の階層ワード線構成が用いられ、メモリブロックＭＢそれぞれにおいて、メモリセル行に対応してサブワード線（図示せず）が配置される。これらのサブワード線を駆動するために、サブワード線ドライバ帯ＳＷＤＢに、サブワード線に対応してサブワード線ドライバが配置される。メインワード線が、行ブロックのメモリブロックに共通に配置され、ロウデコーダ２からの行選択信号（メインワード線駆動信号）に従って選択状態へ駆動される。メモリブロックＭＢそれぞれにおいて、１本のメインワード線に対して複数のサブワード線が配置される。
【００３４】
メモリセルアレイ１の外部周辺に、ロウデコーダ２およびコラムデコーダ３が配置される。コラムデコーダ３に隣接して、書込／読出制御帯１４が配置される。この書込／読出制御帯１４には、図１に示す書込／読出回路４と、この書込／読出回路４に含まれるライトドライバおよびプリアンプの動作を制御する制御回路および外部データの入出力を行う入出力バッファが配置される。
【００３５】
図２において、センスアンプ帯ＳＡＢには、ゲート絶縁膜厚Ｔｏｘ１の厚膜ＭＯＳトランジスタが配置される。コラムデコーダ３および書込／読出制御帯１４には、膜厚Ｔｏｘ２の薄膜ＭＯＳトランジスタが配置される。
【００３６】
図３は、図２に示すメモリセルアレイ１の構成をより具体的に示す図である。メモリセルアレイ１は、複数のメモリ行ブロックＲＢＫ０−ＲＢＫｎに分割される。メモリ行ブロックＲＢＫ０−ＲＢＫｎの各々は、行方向に整列して配置される複数のメモリブロックＭＢを含む。すなわち、メモリ行ブロックＭＢＫｉは、行方向に整列してされるメモリブロックＭＢＩ０−ＭＢｉｐを含む。ここで、ｉは、０からｎのいずれかの整数である。
【００３７】
メモリ行ブロックＲＢＫ０−ＲＢＫｎそれぞれに対応して、行アドレス信号をデコードするロウデコード回路ＲＤ０−ＲＤｎが設けられる。これらのロウデコード回路ＲＤ０−ＲＤｎは、図２に示すロウデコーダ２に対応し、選択メモリ行ブロックに対して設けられたロウデコード回路が、デコード動作を行なう。
【００３８】
メモリ行ブロックＲＢＫｉ（ｉ＝０−ｎ）においては、メモリブロックＭＢｉ０−ＭＢｉｐに共通に、ロウデコード回路ＲＤｉからの行選択信号を伝達するメインワード線ＭＷＬが、行方向に延在して配置される。
【００３９】
メモリブロックＭＢｉ０−ＭＢｉｐの各々は、メモリセルの各行に対応して配置され、各々に対応の行のメモリセルが接続するサブワード線ＳＷＬを含む。メモリブロックＭＢｉ０−ＭＢｉｐそれぞれに、サブワード線ドライバ帯ＳＷＤＢｉ０−ＳＷＤＢｉｑが設けられる。メモリブロックＭＢｉｊの両側に、サブワード線ドライバが交互に配置される。サブワード線ドライバは、図３において、メモリブロックＭＢ１０およびＭＢ１１に対して示すように、対応のメインワード線ＭＷＬ上の信号電位に応答して、隣接するメモリブロック内のサブワード線をともに選択状態へ駆動する。サブワード線ドライバは、サブワード線ＳＷＬへ高電圧Ｖｐｐを伝達するため、ゲート絶縁膜厚Ｔｏｘ２の厚膜ＭＯＳトランジスタで構成される。
【００４０】
列方向に隣接するメモリ行ブロックの間にセンスアンプ帯ＳＡＢ１−ＳＡＢｎが配置され、メモリ行ブロックＲＢＫ０およびＲＢＫｎの外側に、センスアンプ帯ＳＡＢ０およびＳＡＢｎ＋１がそれぞれ配置される。センスアンプ帯ＳＡＢ１−ＳＡＢｎにおいて、ビット線周辺回路およびセンスアンプ回路などの厚膜ＭＯＳトランジスタで構成されるセンスアンプ帯内回路が設けられる。
【００４１】
図４は、センスアンプ帯に配置されるセンスアンプ回路およびビット線周辺回路の構成を示す図である。図４においては、メモリブロックＭＢＬおよびＭＢＲそれぞれに含まれるビット線ＢＬＬ，ＺＢＬＬおよびＢＬＲ，ＺＢＬＲに関連する部分の構成を代表的に示す。
【００４２】
図４において、メモリブロックＭＢＬに含まれるビット線ＢＬＬおよびＺＢＬＬが、ビット線分離ゲートＢＩＧＬを介して共通ビット線ＣＢＬおよびＺＣＢＬに結合され、メモリブロックＭＢＲのビット線ＢＬＲおよびＺＢＬＲが、ビット線分離ゲートＢＩＧＲを介して共通ビット線ＣＢＬおよびＺＣＢＬに結合される。メモリブロックＭＢＬおよびＭＢＲは、異なる行ブロックに含まれるメモリブロックである。
【００４３】
ビット線ＢＬＬおよびＺＢＬＬには、メモリブロックＭＢＬの一列に整列して配置されるメモリセルが接続され、また、ビット線ＢＬＲおよびＺＢＬＲには、メモリブロックＭＢＲの一列に整列して配置されるメモリセルが接続される。図４においては、メモリブロックＭＢＲのビット線ＢＬＲおよびＺＢＬＲに接続されるメモリセルＭＣを代表的に示す。メモリセルＭＣは、情報を記憶するメモリセルキャパシタＣｍと、ワード線ＷＬ（サブワード線ＳＷＬ）上の信号に従ってメモリセルキャパシタＣｍのストレージノードＳＮをビット線ＢＬＲに接続するアクセストランジスタＭＴを含む。このメモリセルＭＣの基板領域へは、負電圧ＶＢＢが基板バイアス電圧として印加される。メモリセルキャパシタＣｍのセルプレートＣＰには、所定の電圧レベルのセルプレート電圧Ｖｃｐが与えられる。このセルプレート電圧Ｖｃｐは、図１に示す中間電圧Ｖｂｌに対応する。メモリセルキャパシタＣｍのセルプレートにこの中間電圧が印加されることを示すため、符号Ｖｂｌに代えてＶｃｐを用いる。
【００４４】
このメモリセルＭＣにおいて、アクセストランジスタＭＴは、ワード線ＷＬ（サブワード線ＳＷＬ）上には高電圧Ｖｐｐが供給されるため、膜厚の厚い厚膜ＭＯＳトランジスタで構成される。
【００４５】
ビット線分離ゲートＢＩＧＬは、ビット線分離指示信号ＢＬＩＬに従って導通し、導通時、ビット線ＢＬＬおよびＺＢＬＬを、共通ビット線ＣＢＬおよびＺＣＢＬにそれぞれ接続するＮチャネルＭＯＳトランジスタＮＴ７およびＮＴ８を含む。ビット線分離ゲートＢＩＧＲは、ビット線分離指示信号ＢＬＩＲに従って導通し、導通時、ビット線ＢＬＲおよびＺＢＬＲを共通ビット線ＣＢＬおよびＺＣＢＬにそれぞれ接続するＮチャネルＭＯＳトランジスタＮＴ９およびＮＴ１０を含む。センス／リストア動作時において、ビット線ＢＬＬおよびＺＢＬＬまたはＢＬＲおよびＺＢＬＲを、アレイ電源電圧Ｖｄｄｓレベルにまで駆動する必要があるため、選択メモリ行ブロックに対するビット線分離指示信号ＢＬＩＬおよびＢＬＩＲは高電圧レベルに維持されるため、ＭＯＳトランジスタＮＴ７−ＮＴ１０は、厚膜ＭＯＳトランジスタで構成される。
【００４６】
ビット線ＢＬＬおよびＺＢＬＬに対して、ビット線イコライズ指示信号ＢＬＥＱＬの活性化時ビット線ＢＬＬおよびＺＢＬＬに中間電圧Ｖｂｌを伝達するビット線イコライズ回路ＢＰＥＬが設けられ、ビット線ＢＬＲおよびＺＢＬＲに対しては、ビット線イコライズ指示信号ＢＬＥＱＲに応答して活性化され、活性化時、中間電圧Ｖｂｌを、ビット線ＢＬＲおよびＺＢＬＲに伝達するビット線イコライズ回路ＢＰＥＲが設けられる。中間電圧Ｖｂｌは、図１に示す中間電圧Ｖｂｌに対応する。ここでは、中間電圧が、ビット線イコライズのために利用されるため、符号Ｖｂｌをそのまま用いる。
【００４７】
ビット線イコライズ回路ＢＰＥＬは、ビット線イコライズ指示信号ＢＬＥＱＬに応答してビット線ＢＬＬおよびＺＢＬＬにそれぞれ中間電圧Ｖｂｌを伝達するＮチャネルＭＯＳトランジスタＮＴ１およびＮＴ２と、ビット線イコライズ指示信号ＢＬＥＱＬに応答してビット線ＢＬＬおよびＺＢＬＬを電気的に短絡するＮチャネルＭＯＳトランジスタＮＴ３を含む。ビット線イコライズ回路ＢＰＥＲは、ビット線イコライズ指示信号ＢＬＥＱＲに応答して中間電圧Ｖｂｌをビット線ＢＬＲおよびＺＢＬＲにそれぞれ伝達するＮチャネルＭＯＳトランジスタＮＴ４およびＮＴ５と、ビット線イコライズ指示信号ＢＬＥＱＲに応答してビット線ＢＬＲおよびＺＢＬＲを電気的に短絡するＮチャネルＭＯＳトランジスタＮＴ６を含む。
【００４８】
ビット線イコライズ回路ＢＰＥＬおよびＢＰＥＲは、それぞれ、ビット線ＢＬＬおよびＺＢＬＬの対およびビット線ＢＬＲおよびＺＢＬＲの対に対して設けることにより、これらのビット線ＢＬＬ，ＺＢＬＬ，ＢＬＲおよびＺＢＬＲのプリチャージ／イコライズを高速に行なうことができ、いわゆるＲＡＳプリチャージ時間ｔＲＰを短くすることができ、サイクル時間を短縮することができる。
【００４９】
ビット線イコライズ指示信号ＢＬＥＱＬおよびＢＬＥＱＲは、中間電圧（ビット線プリチャージ電圧Ｖｂｌ）を、高速で、ビット線ＢＬＬ，ＢＬＲ，ＺＢＬＬ，ＺＢＬＲに伝達するため、アレイ電源電圧Ｖｄｄｓよりも高い電圧レベルに設定される。したがって、これらのビット線イコライズ回路ＢＰＥＬおよびＢＰＥＲに含まれるＭＯＳトランジスタＮＴ１−ＮＴ３およびＮＴ４−ＮＴ６は、厚膜ＭＯＳトランジスタで構成される。
【００５０】
共通ビット線ＣＢＬおよびＺＣＢＬに対し、交差結合されるＰチャネルＭＯＳトランジスタＰＴ１およびＰＴ２で構成されるＰセンスアンプＰＳＡと、交差結合されるＮチャネルＭＯＳトランジスタＮＴ１１およびＮＴ１２で構成されるＮセンスアンプＮＳＡが設けられる。これらのセンスアンプＰＳＡおよびＮＳＡにより、メモリセルデータの検知増幅を行うセンスアンプ回路が構成される。
【００５１】
ＰセンスアンプＰＳＡは、Ｐセンスドライブ信号線Ｓ２Ｐ上の電圧が、アレイ電源電圧Ｖｄｄｓとなると活性化されて、共通ビット線ＣＢＬおよびＺＣＢＬの高電位の共通ビット線をアレイ電源電圧レベルに駆動する。ＮセンスアンプＮＳＡは、Ｎセンスドライブ信号線Ｓ２Ｎ上の信号が接地電圧レベルとなると活性化され、共通ビット線ＣＢＬおよびＺＣＢＬの低電位の共通ビット線を接地電圧レベルに駆動する。
【００５２】
ＰセンスアンプＰＳＡのＭＯＳトランジスタＰＴ１およびＰＴ２は厚膜ＭＯＳトランジスタで構成され、また、ＮセンスアンプＮＳＡのＭＯＳトランジスタＮＴ１１およびＮＴ１２も、厚膜ＭＯＳトランジスタで構成される。これらのセンスアンプＰＳＡおよびＮＳＡは高速でセンス動作を十分マージンを持って行なうことが要求されるため、そのしきい値電圧の絶対値は十分低い電圧レベルに設定され、ＭＯＳトランジスタＰＴ１、ＰＴ２およびＮＴ１１およびＮＴ１２は、低しきい値電圧（Ｌ−Ｖｔｈ）ＭＯＳトランジスタで構成される。ここで、Ｌ−ＶｔｈＭＯＳトランジスタは、しきい値電圧の絶対値の小さなＭＯＳトランジスタを示す。このしきい値電圧を低減する方法として、厚膜ＭＯＳトランジスタのチャネル領域へのイオン注入条件を最適化してそのしきい値電圧の小さくする方法が一例として用いられる。
【００５３】
Ｐセンスドライブ信号線Ｓ２Ｐを駆動するために、Ｐセンス活性化信号ＺＳ０Ｐの活性化に応答して導通し、ハイ側センス電源幹線ＨＰＬ上の電圧をＰセンスドライブ信号線Ｓ２Ｐに伝達するＰチャネルＭＯＳトランジスタで構成されるＰセンスドライブトランジスタ１５が設けられる。Ｎセンスドライブ信号線Ｓ２Ｎを駆動するために、Ｎセンス活性化信号Ｓ０Ｎの活性化に応答して導通し、ロー側センス電源幹線ＬＰＬをＮセンスドライブ信号線Ｓ２Ｎに結合するＮチャネルＭＯＳトランジスタで構成されるＮセンスドライブトランジスタ１６が設けられる。ハイ側センス電源幹線ＨＰＬへは、通常動作モード時には、アレイ電源電圧ＶｄｄｓＮが供給され、スタティックバーンインモード時においては、このアレイ電源電圧ＶｄｄｓＮよりも高い昇圧電位ＶｄｄｓＨが供給される。ロー側センス電源幹線ＬＰＬには、通常、接地電圧Ｖｓｓが供給される。これらのセンスドライブトランジスタ１５および１６は、サブワード線ドライバ帯ＳＷＤＢとセンスアンプ帯ＳＡＢの交差領域に対応する十字帯ＣＲＳに配置する。これらのセンスドライブトランジスタ１５および１６は、厚膜ＭＯＳトランジスタで構成される。ただし、そのしきい値電圧の絶対値は小さくされる。
【００５４】
Ｐセンスドライブ信号線Ｓ２ＰおよびＮセンスドライブ信号線Ｓ２Ｎには、それぞれ寄生抵抗ＲｄｄおよびＲｓｓが存在する。このセンスドライブトランジスタ１５および１６を、十字帯ＣＲＳに配置することにより、所定数のＰセンスアンプＰＳＡおよび所定数のＮセンスアンプＮＳＡに対して、センスドライブトランジスタ１５および１６が配置され、Ｐセンスドライブ信号線Ｓ２ＰおよびＮセンスドライブ信号線Ｓ２Ｎの寄生抵抗ＲｄｄおよびＲｓｓの影響を抑制して、電圧分布を生じさせることなく安定にセンス電源電圧をＰセンスアンプＰＳＡおよびＮセンスアンプＮＳＡへ供給することができ、安定にセンス動作を行なうことができる。
【００５５】
共通ビット線ＣＢＬおよびＺＣＢＬに対し、さらに、図２に示すコラムデコーダからの列選択信号ＣＳＬに従って共通ビット線ＣＢＬおよびＺＣＢＬをローカルデータ線ＬＩＯおよびＺＬＩＯに接続する列選択ゲートＣＳＧが設けられる。この列選択ゲートＣＳＧは、列選択信号ＣＳＬをゲートに受けるＮチャネルＭＯＳトランジスタＮＴ１３およびＮＴ１４で構成される。列選択動作時において、高速で共通ビット線ＣＢＬおよびＺＣＢＬ上の電位を、ローカルデータ線ＬＩＯおよびＺＬＩＯに伝達するために、低しきい値電圧の厚膜ＭＯＳトランジスタで、列選択ゲートＣＳＧのＭＯＳトランジスタＮＴ１３およびＮＴ１４が構成される。
【００５６】
ローカルデータ線ＬＩＯおよびＺＬＩＯは、メモリセルアレイ１の外部領域に配置されるグローバルデータ線にブロック選択スイッチを介して結合される（この構成は図示せず）。しかしながら、このローカルデータ線ＬＩＯおよびＺＬＩＯは、メモリセルアレイ１上を、列方向に延在するグローバルデータ線に結合されてもよい。
【００５７】
図４に示すように、センスアンプ帯ＳＡＢに配置されるトランジスタを、すべて厚膜ＭＯＳトランジスタで構成することにより、薄膜ＭＯＳトランジスタと厚膜ＭＯＳトランジスタを配置する際の分離領域が不要となり、センスアンプ帯のレイアウト面積を低減することができる。
【００５８】
また、センスアンプＰＳＡおよびＮＳＡに厚膜ＭＯＳトランジスタを用いているため、スタティックバーンインモード時において、昇圧電位ＶｄｄｓＨをＰセンスドライブ信号線Ｓ２Ｐに供給しても、センスアンプＰＳＡおよびＮＳＡを構成するＭＯＳトランジスタＰＴ１およびＰＴ２、ＮＴ１１およびＮＴ１２の耐圧特性は保証され、確実に、スタティックバーンインテストを行なうことができる。
【００５９】
また、これらのセンスアンプ帯ＳＡＢに配置される回路のＮチャネルＭＯＳトランジスタとメモリセルＭＣのアクセストランジスタＮＴとに同じゲート絶縁膜のトランジスタを利用することにより、しきい値電圧調整のイオン注入工程を除いて、同一製造工程で、これらのビット線周辺回路およびＮセンスアンプを形成することができる。
【００６０】
また、スタティックバーンインテスト時においては、ＰセンスアンプＰＳＡおよびＮセンスアンプＮＳＡにより、共通ビット線ＣＢＬおよびＺＣＢＬの電圧レベルを相補な電圧レベルに設定することができ、ビット線イコライズ回路を利用する場合に比べて、メモリセルＭＣのストレージノードＳＮの電圧レベルを、隣接メモリセル間で異ならせることができ、隣接メモリセルのストレージノードの間の層間絶縁膜の電圧ストレス加速を確実に行なうことができる。
【００６１】
また、スタティックバーンイン専用のテスト回路を各ビット線に配置する必要がなく、ビット線周辺回路のレイアウト面積を低減することができる。
【００６２】
なお、メモリセルＭＣの配置は、任意である。１ビットのデータが１つのメモリセルにより記憶されてもよく、また、１ビットのデータが２つのメモリセルにより記憶されてもよい。この半導体記憶装置が、ＤＲＡＭセルＭＣを記憶素子として利用する構成であればよい。
【００６３】
以上のように、この発明の実施の形態１に従えば、センスアンプ帯に配置されるビット線周辺回路およびセンスアンプ回路を、すべて厚膜ＭＯＳトランジスタで構成しており、薄膜ＭＯＳトランジスタと厚膜ＭＯＳトランジスタを分離するための領域が不要となり、センスアンプ帯の占有面積を低減することができる。また、センスアンプ回路に厚膜ＭＯＳトランジスタを利用しており、このセンスアンプ回路を利用して、スタティックバーンインテストモード時に昇圧電位をビット線およびメモリセルに印加することができ、センスアンプ回路のトランジスタの耐圧特性を低下させることなく正確にスタティックバーンインテストを行なうことができる。
【００６４】
［実施の形態２］
図５は、この発明の実施の形態２に従うＤＲＡＭの要部の構成を概略的に示す図である。図５に示す構成においては、十字帯ＣＲＳに、そのオン抵抗が十分に小さくされたＰセンスドライブトランジスタ２５と、またオン抵抗が十分小さくされたＮセンスドライブトランジスタ２６が配置される。これらのセンスドライブトランジスタ２５および２６は、チャネル幅とチャネル長の比、Ｗ／Ｌが十分大きくされ、等価的にオン抵抗が小さくされる。
【００６５】
図５に示す他の構成は、図４に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００６６】
十字帯ＣＲＳにおいては、サブワード線ドライバ帯ＳＷＤＢに設けられるサブワード線ドライバに高電圧Ｖｐｐを伝達する高電圧線２０が配置される。この高電圧線２０には、高電圧Ｖｐｐを安定化するためのデカップル容量２１が接続される。十字帯ＣＲＳにおいてデカップル容量２１を配置する領域の一部を利用して、十分にサイズの大きなセンスドライブトランジスタ２５および２６を配置する。これにより、Ｐセンスドライブ信号線Ｓ２ＰおよびＳ２Ｎにおける寄生抵抗成分を低減して、センス電源電圧ＶｄｄｓＮおよびＶｓｓの電圧降下を抑制して、センスアンプを安定に動作させる。
【００６７】
また、十字帯ＣＲＳにおいては、デカップル容量２１が配置されており、このデカップル容量の配置領域を利用するだけであり、サブワード線ドライバ帯ＳＷＤＢおよび十字帯ＣＲＳのレイアウト面積の増大は十分に抑制される。
【００６８】
図６は、図５に示すサブワード線ドライバ帯ＳＷＤＢに配置されるサブワード線ドライバの構成の一例を示す図である。図６において、サブワード線ドライバは、メインワード線ＭＷＬ上のメインワード線駆動信号ＺＭＷＬに従って選択的にサブデコード信号ＳＤをサブワード線ＳＷＬに伝達するＰチャネルＭＯＳトランジスタＰＴ１０と、メインワード線駆動信号ＺＭＷＬに従ってサブワード線ＳＷＬをロー側電源電圧Ｖｓｓに結合するＮチャネルＭＯＳトランジスタＮＴ２０と、補のサブデコード信号ＺＳＤに従ってサブワード線ＳＷＬを、ロー側電源電圧Ｖｓｓに結合するＮチャネルＭＯＳトランジスタＮＴ２１を含む。ＰチャネルＭＯＳトランジスタＰＴ１０のバックゲートへは、高電圧Ｖｐｐが供給される。サブデコード信号ＳＤは、高電圧Ｖｐｐとロー側電源電圧Ｖｓｓの間で変化する。補のサブデコード信号ＺＳＤは、ロー側電源電圧Ｖｓｓとハイ側電源電圧Ｖｄｄｓの間で変化する。ロー側電源電圧Ｖｓｓは、通常、接地電圧であるが、負電圧であってもよい。
【００６９】
図６に示すように、サブワード線ドライバにおいては、ＰチャネルＭＯＳトランジスタＰＴ１０のバックゲートに高電圧Ｖｐｐが供給される。この高電圧Ｖｐｐが、図５に示す高電圧線２０を介して供給され、また、図５に示すデカップル容量２１により安定化される。
【００７０】
このサブワード線ドライバの動作において、メインワード線駆動信号ＺＭＷＬが、ロー側電源電圧Ｖｓｓレベルのときには、ＭＯＳトランジスタＮＴ２０がオフ状態である。サブデコード信号ＳＤが、高電圧Ｖｐｐレベルのときには、ＭＯＳトランジスタＰＴ１０がオン状態となり、サブワード線ＳＷＬに高電圧Ｖｐｐが伝達される。サブデコード信号ＳＤがロー側電源電圧Ｖｓｓレベルのときには、このＭＯＳトランジスタＰＴ１０がオフ状態となる。このときには、補のサブデコード信号ＺＳＤがＨレベルであり、ＭＯＳトランジスタＮＴ２１がオン状態となり、サブワード線ＳＷＬは、ロー側電源電圧Ｖｓｓレベルに維持される。
【００７１】
サブワード線ドライバ帯ＳＷＤＢに供給される高電圧Ｖｐｐを安定化させるデカップル容量２１を形成する領域を利用して、Ｐセンスドライブ信号線Ｓ２ＰおよびＮセンスドライブ信号線Ｓ２Ｎを駆動するセンスドライブトランジスタ２５および２６を配置することにより、センスアンプ帯およびサブワード線ドライバ帯の面積を増大させることなく、センスアンプ回路に安定に動作電源電圧を供給して、安定にかつ高速でセンス動作を行うことができる。
【００７２】
なお、サブワード線ドライバにおいては、高電圧Ｖｐｐを駆動することが要求されるため、その構成要素であるＭＯＳトランジスタＰＴ１０、ＮＰ２０およびＮＴ２１は、厚膜ＭＯＳトランジスタで構成される。
【００７３】
［変更例］
図７は、この発明の実施の形態２の変更例の構成を概略的に示す図である。図７において、センスアンプ帯ＳＡＢが、メモリ行ブロックＲＢＫａおよびＲＢＫｂにより共有される。メモリ行ブロックＲＢＫａは、メモリブロックＭＢａ０−ＭＢａｐを含み、メモリ行ブロックＲＢＫｂは、メモリブロックＭＢｂ０−ＭＢｂｐを含む。これらのメモリブロックＭＢａ０，ＭＢｂ０−ＭＢａｐ，ＭＢｂｐに対応して、サブワード線ドライバ帯ＳＷＤＢ０−ＳＷＤＢｑが配置される。
【００７４】
センスアンプ帯ＳＡＢにおいては、センスアンプ回路群ＳＫＧが配置され、センスアンプ回路群ＳＫＧに対応してセンスドライブ信号線Ｓ２ＰおよびＳ２Ｎが行方向に延在して配置される。サブワード線ドライバ帯ＳＷＤＢ０−ＳＷＤＢｑにそれぞれに対応する十字帯において、センスドライブトランジスタＰＳＤ０，ＮＳＤ０−ＰＳＤｑ，ＮＳＤｑの対が、それぞれ配置される。
【００７５】
センスドライブ信号線Ｓ２ＰおよびＳ２Ｎは、センスイコライズ回路ＳＥＱにより中間電圧Ｖｂｌレベルにプリチャージされる。このセンスイコライズ回路ＳＥＱへは、ビット線イコライズ指示信号ＢＬＥＱと同様のタイミングで活性化されるセンスイコライズ指示信号φＳＥＱが与えられる。
【００７６】
センスドライブトランジスタＰＳＤ０−ＰＳＤｑへは、センス活性化信号ＺＳ０Ｐが与えられ、センスドライブトランジスタＮＳＤ０−ＮＳＤｑのゲートへは、センス活性化信号Ｓ０Ｎが与えられる。センス活性化信号ＺＳ０Ｐは、負電圧Ｖｂｂと周辺電源電圧Ｖｄｄｐの間で変化し、センス活性化信号Ｓ０Ｎは、周辺電源電圧Ｖｄｄｐよりも高い電圧Ｖｄｄｈとロー側電源電圧（接地電圧）Ｖｓｓの間で変化する。センスドライブ信号線Ｓ２ＰおよびＳ２Ｎそれぞれと平行に、ハイ側センス電源幹線ＨＰＬおよびロー側センス電源幹線ＬＰＬが配置され、それぞれ、センス電源電圧Ｖｄｄｓおよびロー側電源電圧Ｖｓｓを伝達する。
【００７７】
この図７に示す構成において、センスドライブトランジスタＰＳＤ０−ＰＳＤｑは、導通時、負電圧Ｖｂｂがそれぞれのゲートに供給され、それぞれのコンダクタンスが、接地電圧が供給される場合よりも小さくなる。同様、センスドライブトランジスタＮＳＤ０−ＮＳＤｑも、導通時、センス活性化信号Ｓ０Ｎが周辺電源電圧Ｖｄｄｐよりも高い電圧Ｖｄｄｈレベルに設定され、それぞれのコンダクタンスが小さくなる。したがって、センスドライブ信号線Ｓ２Ｐは、低抵抗でハイ側センス電源幹線ＨＰＬに結合され、センスドライブ信号線Ｓ２Ｎが、低抵抗で、ロー側センス電源幹線ＬＰＬに結合される。センスドライブ信号線Ｓ２ＰおよびＳ２Ｎの配線抵抗が存在する場合においても、センスドライブトランジスタのオン抵抗成分を低減して、センスアンプ回路群ＳＫＧに含まれるセンスアンプへは、センス電源電圧を供給することができ、安定にセンス動作を行なうことができる。
【００７８】
図８は、１つのセンスアンプ回路に関連する部分の構成を概略的に示す図である。センスアンプ回路は、交差結合されるＰチャネルＭＯＳトランジスタＰＴ１およびＰＴ２と、交差結合されるＮチャネルＭＯＳトランジスタＮＴ１１およびＮＴ１２を含む（図５参照）。ＭＯＳトランジスタＰＴ１およびＰＴ２の共通ソースノードＳＳＰは、センスドライブ信号線Ｓ２Ｐを介してセンスドライブトランジスタＰＳＤに結合される。このセンスドライブ信号線Ｓ２Ｐには、寄生抵抗Ｒｄｄが存在する。センスドライブトランジスタＰＳＤはセンス活性化信号ＺＳ０Ｐの活性化に従ってハイ側センス電源幹線ＨＰＬをセンスドライブ信号線Ｓ２Ｐに結合する。
【００７９】
一方、ＮチャネルＭＯＳトランジスタＮＴ１１およびＮＴ１２の共通ソースノードＳＳＮは、センスドライブ信号線Ｓ２Ｎを介してセンスドライブトランジスタＮＳＤに結合される。このセンスドライブトランジスタＮＳＤは、センス活性化信号Ｓ０Ｎに従ってセンスドライブ信号線Ｓ２Ｎをロー側センス電源幹線ＬＰＬに結合する。
【００８０】
ＭＯＳトランジスタＰＴ１、ＰＴ２、ＮＴ１１、ＮＴ１２は、厚膜ＭＯＳトランジスタである。これらのＭＯＳトランジスタＰＴ１、ＰＴ２、ＮＴ１１およびＮＴ１２のしきい値電圧の絶対値は、チャネル領域への不純物注入によって小さくされる。この場合、薄膜ＭＯＳトランジスタに比べて、厚膜ＭＯＳトランジスタのチャネル領域の少数キャリア不純物濃度イオンが高くなる。したがって、不純物イオン注入で、低しきい値電圧（Ｌ−Ｖｔｈ）ＭＯＳトランジスタを形成した場合、空乏層が広がりやすく反転層ができやすいため、オフ状態時のチャネル領域表面のポテンシャル障壁は、オフ状態時の薄膜ＭＯＳトランジスタに比べて低い。このため、オフ状態時におけるリーク電流（ＮＭＯＳトランジスタの場合、ドレインからソースへ流れる電流；オフリーク電流）が生じる可能性がある。
【００８１】
図８に示すようにセンスアンプ回路が動作し、たとえば共通ビット線ＣＢＬがハイ側電源電圧レベルに駆動された場合、ＭＯＳトランジスタＰＴ２がオフ状態、ＭＯＳトランジスタＮＴ１１がオフ状態となり、一方、ＭＯＳトランジスタＰＴ１およびＮＴ１２がオン状態となる。このオフリーク電流が大きい場合、ＭＯＳトランジスタＰＴ２およびＭＯＳトランジスタＮＴ１２を介して電流がハイ側幹線電源線ＨＰＬからロー側電源幹線ＬＰＬへ流れ、同様、ＭＯＳトランジスタＰＴ１およびＮＴ１１を介してオフリーク電流が、ハイ側電源幹線ＨＰＬからロー側電源幹線ＬＰＬへ流れる。したがって、厚膜ＭＯＳトランジスタを用いた場合、しきい値電圧の絶対値を不純物注入により低くする場合、オフリーク電流を低減するという条件が課せられる。この場合、薄膜ＭＯＳトランジスタを利用する場合に較べて、しきい値電圧の絶対値を十分に低くすることができなくなり、センスアンプの動作マージンを十分に大きくすることができなくなる可能性がある。
【００８２】
しかしながら、センス活性化信号ＺＳ０ＰおよびＳ０Ｎの振幅を大きくし、センスドライブトランジスタＰＳＤおよびＮＳＤの導通時のコンダクタンスを大きくして駆動力を大きくすることにより、共通ソースノードＳＳＰおよびＳＳＮに対する寄生抵抗ＲｄｄおよびＲｓｓを等価的に低減することができ、センスアンプ回路を構成する厚膜ＭＯＳトランジスタのしきい値電圧低減に対する要求を緩和することができ、センスアンプ動作マージンおよびセンスアンプ活性化時のオフリーク電流低減を両立させることができる。
【００８３】
図９は、この発明の実施の形態２の変更例におけるセンス活性化信号を発生する部分の構成の一例を示す図である。図９において、センス活性化信号発生部は、センスアンプ帯に対応して配置され、行ブロック指定信号φＢＫａおよびφＢＫｂの一方の活性化時センス活性化ファースト信号ＺＳ０ＰＦおよびＳ０ＮＦを活性化するローカルセンス制御回路３０と、ローカルセンス制御回路３０からのセンス活性化ファースト信号ＺＳ０ＰＦをレベル変換してセンス活性化信号ＺＳ０Ｐを生成するレベル変換回路３２と、ローカルセンス制御回路３０からのセンス活性化ファースト信号Ｓ０ＮＦのレベルを変換してセンス活性化信号Ｓ０Ｎをを生成するレベル変換回路３４を含む。
【００８４】
ローカルセンス制御回路３０は、周辺電源電圧Ｖｄｄｐおよびロー側電源電圧（接地電圧）Ｖｓｓを動作電源電圧として動作する。レベル変換回路３２は、周辺電源電圧Ｖｄｄｐおよび負電圧Ｖｂｂを動作電源電圧とし、このセンス活性化ファースト信号ＺＳ０ＰＦの活性化時、負電圧Ｖｂｂレベルのセンス活性化信号ＺＳ０Ｐを生成する。レベル変換回路３４は、ハイ側電源電圧Ｖｄｄｈおよびロー側電源電圧Ｖｓｓを動作電源電圧として動作し、センス活性化ファースト信号Ｓ０ＮＦのハイレベルを、電圧Ｖｄｄｈレベルの信号に変換してセンス活性化信号Ｓ０Ｎを活性化する。
【００８５】
行ブロック指定信号φＢＫａは、メモリ行ブロックＲＢＫａを指定し、行ブロック指定信号φＢｋｂは、図７に示すメモリ行ブロックＲＢＫｂを指定する。したがって、センスアンプ帯ＳＡＢを共有するメモリ行ブロックＲＢＫａおよびＲＢＫｂの一方が指定されたときに、センス活性化信号ＺＳ０ＰおよびＳ０Ｎが活性化される。ローカルセンス制御回路３０の構成は、この半導体記憶装置の内部構成に応じて定められればよく、内部のアレイ活性化信号ＡＣＴに従ってローカルセンス制御回路３０が所定のタイミングで行ブロック指定信号φＢＫａまたはφＢＫｂの活性化時センス活性化ファースト信号ＺＳ０ＰＦおよびＳ０ＮＦを活性化する。また、これに代えて、ローカルセンス制御回路３０は、メインセンス活性化信号が与えられ、このメインセンス制御信号のタイミングで、センス活性化ファースト信号ＺＳ０ＰＦおよびＳ０ＮＦを活性／非活性化してもよい。
【００８６】
レベル変換回路３２および３４を利用することにより、容易に、センス活性化信号ＺＳ０Ｐを、活性化時に負電圧Ｖｂｂレベルに設定することができ、また、センス活性化信号Ｓ０Ｎを、活性化時、周辺電源電圧Ｖｄｄｐよりも高い電圧Ｖｄｄｈレベルに設定することができる。
【００８７】
レベル変換回路３２および３４の構成としては、通常の、ラッチ型レベル変換回路を利用することができる。
【００８８】
以上のように、この発明の実施の形態２に従えば、センスドライブ信号線を駆動するセンスドライブトランジスタを、サブワード線ドライブ帯とセンスアンプ帯とが交差する十字帯に配置し、そのオン抵抗を小さくしており、センスアンプ回路の厚膜ＭＯＳトランジスタのソースに付随する寄生抵抗を低減することができ、センスアンプ回路の構成要素の厚膜ＭＯＳトランジスタのしきい値低減に対する要求を緩和でき、センスアンプ動作マージンおよびセンスアンプ活性化時のオフリーク電流低減を両立させることができる。
【００８９】
［実施の形態３］
図１０は、メモリセルデータ読出時におけるセンスアンプ帯およびビット線の信号波形の一例を示す図である。この図１０においては、ビット線ＺＢＬに、Ｌレベルデータが読出される場合の信号波形が一例として示される。
【００９０】
スタンバイ状態時においては、ビット線ＢＬおよびＺＢＬは、中間電圧Ｖｂｌレベルにプリチャージされかつイコライズされている。アクティブサイクルが始まり、行選択動作が行なわれると、ワード線（サブワード線）ＳＷＬがアドレス信号に従って選択状態へ駆動され、その電圧レベルが上昇し、最終的に高電圧Ｖｐｐレベルにまで上昇する。サブワード線ＳＷＬの電圧レベルが上昇し、メモリセルのアクセストランジスタが導通すると、ビット線ＺＢＬに、Ｌレベルデータが読出され、ビット線ＺＢＬの電圧レベルが低下する。
【００９１】
時刻Ｔ０においてセンス活性化信号Ｓ０Ｎが活性化され、センスドライブ信号線Ｓ２Ｎがセンスドライブトランジスタにより接地電圧レベル方向に駆動される。このとき、センスドライブ信号線Ｓ２Ｎにより、複数のＮセンスアンプが駆動されるため、ローレベルのビット線ＺＢＬの電圧レベルが一旦低下した後、ビット線ＺＢＬからの放電電流によりセンスドライブ信号線Ｓ２Ｎの電圧レベルが上昇する。今、ビット線ＢＬの電圧レベルをＶＢＬ（ｔ）、厚膜ＮチャネルＭＯＳトランジスタのしきい値電圧をＶｔｈＮ、Ｎセンスアンプの厚膜ＮチャネルＭＯＳトランジスタを介してセンスドライブ信号線Ｓ２Ｎに流入する総電流値をＩｓｓＮ（ｔ）、センスドライブトランジスタ（ＮＳＤ，１６）のオン抵抗をＲｏｎとする。ただし、ｔは、センスアンプ活性化以降の時間を表わす。
【００９２】
時刻Ｔ０におけるセンス活性化信号Ｓ０Ｎの活性化後、Ｎセンスアンプの厚膜ＮチャネルＭＯＳトランジスタが活性化後オフすることなくスムーズにビット線の電荷を放電するためには、次式が全時間領域で成立する必要がある。
【００９３】
ＶＢＬ（ｔ）＞ＶｔｈＮ＋ＩｓｓＮ（ｔ）・（Ｒｓｓ＋Ｒｏｎ）＋Ｖｓｓ…（１）
ここで、以下の再定義を行なう。
【００９４】
Ｖｒ（ｔ）＝ＩｓｓＮ（ｔ）・（Ｒｓｓ＋Ｒｏｎ）＋Ｖｓｓ
Ｖｍ（ｔ）＝ＶＢＬ（ｔ）−Ｖｒ（ｔ）
上式のＶｒ（ｔ）は、センスドライブ信号線Ｓ２Ｎの電圧上昇レベルを示し、Ｖｍ（ｔ）は、低電位のビット線をＬレベルに駆動するＮセンスアンプ内のＮチャネルＭＯＳトランジスタのゲート−ソース間電位差Ｖｇｓを表わしている。したがって、上式（１）は、次式が、センスアンプ活性化以降必ず成立すること、すなわち、ＮセンスアンプのＬレベル放電用ＭＯＳトランジスタのゲート−ソース間電位差Ｖｇｓが常にしきい値電圧を超えていることを要求している。
【００９５】
Ｖｍ（ｔ）＞ＶｔｈＮ…（２）
この図１０に示す信号波形は、センスドライブ信号線Ｓ２Ｎは、センスアンプ活性化後しばらくした後、その電位の浮き上がりが最も大きくなり、上式（２）が成立しなくなった状態を示す。この場合、Ｎセンスアンプにおいて、放電動作が停止し、以降、Ｎセンスドライブトランジスタの駆動力によりセンスドライブ信号線Ｓ２Ｎの電圧レベルが低下するにつれて、ＮセンスアンプのＬレベル駆動ＭＯＳトランジスタが、弱いオン状態となってビット線ＺＢＬの電荷を放電し、このとき、ビット線ＢＬおよびＺＢＬのカップリングにより、ビット線ＢＬの電位も低下する。したがって、時刻Ｔ１においてＰセンス活性化信号ＺＳ０Ｐが活性化するまで、ビット線ＢＬおよびＺＢＬの電位差が小さく、また、センスドライブ信号線Ｓ２Ｎの電位低下が遅いと、補のビット線ＺＢＬの電位低下も遅いため、ＰセンスアンプのＰＭＯＳトランジスタのゲート−ソース間電位差もその絶対値が小さく、ビット線ＢＬの電位上昇も遅く、アレイ電源電圧ＶｄｄｓＮの電圧レベルに到達するのに長時間を要し、列アクセスが遅れることになる。
【００９６】
この状況は、次のような状態が生じた場合に生じる：
（１）  しきい値電圧ＶｔｈＮが十分低く設定することができていない、および
（２）  Ｖｒ（ｔ）の最大値、すなわちセンスドライブ信号線Ｓ２Ｎの電位浮き上がりが大きすぎる。
【００９７】
実施の形態１においては、しきい値電圧ＶｔｈＮを十分小さくし、また実施の形態２においては、センスドライブ信号線Ｓ２Ｎの電位の浮き上がりＶｒ（ｔ）をセンスドライブトランジスタのオン抵抗を小さくして低減しつつ、センスアンプの動作マージンを確保している。
【００９８】
図１０に示す動作波形では、ビット線ＺＢＬに、Ｌレベルデータが読出されている。しかしながら、ビット線ＺＢＬにＨレベルデータが読出される場合においても、中間電圧レベルのビット線ＢＬが、センスドライブ信号線Ｓ２Ｎに結合されてその電荷が放電されるため、同様の問題が生じる。
【００９９】
また、Ｐセンスアンプを駆動するＰセンスドライブトランジスタのオン抵抗が大きい場合、同様、Ｐセンスドライブ信号線Ｓ２Ｐの電圧が中間電圧Ｖｂｌから上昇した後再びビット線への電荷供給のため低下し、その電圧レベルの上昇が遅くなる。したがって、Ｐセンスアンプにおいても、Ｐセンスドライブトランジスタのオン抵抗を十分小さくすることにより、または、ＰセンスアンプのＭＯＳトランジスタのしきい値電圧の絶対値を十分に小さくする事により、高電位側のビット線を高速でその電圧レベルを上昇させることができる。
【０１００】
図１１は、この発明の実施の形態３に従う半導体記憶装置の要部の構成を概略的に示す図である。図１１においては、１つの十字帯に関連する部分の構成を代表的に示す。図１１において、Ｎセンスドライブ信号線Ｓ２Ｎに対し、センス活性化信号Ｓ０Ｎに応答して導通するＮチャネルＭＯＳトランジスタで構成されるＮセンスドライブトランジスタ１６と、補助センス活性化信号Ｓ０ＮＮに応答して選択的に導通するＮチャネルＭＯＳトランジスタで構成されるＮセンス補助ドライブトランジスタ３６が設けられる。Ｎセンスドライブトランジスタ１６は導通時、ロー側センス電源幹線ＬＰＬをＮセンスドライブ信号線Ｓ２Ｎに結合し、Ｎセンス補助ドライブトランジスタ３６は導通時、負電源線ＮＰＬを、Ｎセンスドライブ信号線Ｓ２Ｎに結合する。ロー側センス電源幹線ＬＰＬはロー側電源電圧Ｖｓｓを伝達し、負電源線ＮＰＬは負電圧Ｖｂｂを伝達する。
【０１０１】
この図１１に示す構成の他の構成は、図４に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１０２】
この図１１に示す構成においては、Ｎセンスドライブ信号線Ｓ２Ｎを、センス補助ドライブトランジスタ３６により負電位Ｖｂｂ方向に駆動し、そのＮセンスドライブ信号線Ｓ２Ｎの電位の浮き上がりを抑制した後、センスドライブトランジスタ１６によりＮセンスドライブ信号線Ｓ２Ｎを、ロー側センス電源電圧Ｖｓｓレベルにまで駆動する。
【０１０３】
図１２は、図１１に示す構成におけるデータ読出時のセンスアンプ帯内回路の動作を示す信号波形図である。図１２においては、ビット線ＢＬ（ＢＬＬまたはＢＬＲ）が参照ビット線として用いられ、ビット線ＺＢＬ（ＺＢＬＲまたはＺＢＬＬ）にＬレベルのメモリセルデータが読出された場合の信号波形が、一例として示される。
【０１０４】
スタンバイ時、ビット線ＢＬおよびＺＢＬは、中間電圧Ｖｂｌにプリチャージされかつイコライズされる。また、センスドライブ信号線Ｓ２ＮおよびＳ２Ｐはともに、中間電圧Ｖｂｌにイコライズされる（図７参照）。
【０１０５】
スタンバイ状態においては、Ｐセンス活性化信号ＺＳ０ＰはＨレベルであり、またはＮセンス活性化信号Ｓ０ＮはＬレベルであり、センスドライブトランジスタ１５および１６はオフ状態にある。また、補助センス活性化信号Ｓ０ＮＮは、負電位Ｖｂｂレベルにあり、センス補助ドライブトランジスタ３６もオフ状態にある。
【０１０６】
アクティブサイクルが始まり、アドレス信号に従ってワード線（サブワード線）ＷＬが選択状態へ駆動され、その電圧レベルが高電圧Ｖｐｐレベルに上昇する。サブワード線ＷＬの電位上昇に従って、ビット線ＺＢＬに接続されるメモリセルのアクセストランジスタが導通し、ビット線ＺＢＬの電圧レベルが低下する。ビット線ＢＬは、参照ビット線として機能し、中間電圧Ｖｂｌレベルを維持する。
【０１０７】
時刻Ｔ０において、補助センス活性化信号Ｓ０ＮＮが活性化され、図１１に示すＮセンス補助ドライブトランジスタ３６が導通し、Ｎセンスドライブ信号線Ｓ２Ｎの電圧レベルが負電圧Ｖｂｂレベル方向へ駆動され、その電圧レベルが低下する。最終的にＬレベルにプルダウンされるビット線から、Ｎセンスドライブ信号線Ｓ２Ｎに電荷が流れ込み、Ｎセンスドライブ信号線Ｓ２Ｎの電位が上昇する。この場合、負電位ＶｂｂをＮセンスドライブ信号線Ｓ２Ｎに結合しており、Ｎセンスドライブ信号線Ｓ２Ｎは、電位の浮き上がりＶｒ（ｔ）が生じても、その電圧レベルは負電圧Ｖｂｂを基準として設定される。従って、多数のセンスアンプから電荷が流入し、Ｎセンスドライブ信号線Ｓ２Ｐの電圧レベルの上昇Ｖｒ（ｔ）の大きさ自体は同じであっても、Ｎセンスドライブ信号線Ｓ２Ｎの接地電圧Ｖｓｓを基準とする電圧レベルは、十分に低いため、センスアンプ回路のＬレベルへの駆動ＭＯＳトランジスタのゲート−ソース間電位差Ｖｇｓは十分大きい値に設定することができ、ＮセンスアンプのＬレベル駆動ＭＯＳトランジスタはオン状態を維持して、対応のビット線ＺＢＬの電圧レベルを低下させる。
【０１０８】
時刻Ｔ１において補助センス活性化信号Ｓ０ＮＮが非活性化され、一方、センス活性化信号Ｓ０ＮおよびＺＳ０Ｐが活性化され、ビット線ＢＬがアレイ電源電圧ＶｄｄｓＮレベルへ駆動され、また補のビット線ＺＢＬは、センスドライブ信号線Ｓ２Ｎの電圧レベルに駆動され、最終的にロー側電源電圧（接地電圧）Ｖｓｓまで駆動される。
【０１０９】
Ｎセンスドライブ信号線Ｓ２Ｎを駆動するトランジスタとして、負電位Ｖｂｂを供給する補助ドライブトランジスタを設け、センス動作初期のセンスドライブ信号線Ｓ２Ｎの電位を制御することにより、低電圧下においても、ＮセンスアンプのＮチャネルＭＯＳトランジスタのゲート−ソース間電圧は、そのしきい値電圧よりも十分大きい値に設定することができ、安定にセンス動作を実行することができる（全時間領域に渡って前述の式（２）が成立する）。
【０１１０】
なお、Ｎセンス補助活性化信号Ｓ０ＮＮは、時刻Ｔ１よりも少し遅れて、センス活性化信号Ｓ０Ｎが活性化された後に非活性化されてもよい。
【０１１１】
図１３は、この発明の実施の形態３におけるセンス活性化信号を発生する部分の構成の一例を概略的に示す図である。図１３において、センス活性化信号発生部は、行ブロック指定信号φＢＫａまたはφＢＫｂの活性化に応答してＮセンス活性化ファースト信号Ｓ０ＮＦおよびＰセンス活性化信号ＺＳ０Ｐを生成するローカルセンス制御回路４０と、Ｎセンス活性化ファースト信号Ｓ０ＮＦの活性化に応答してワンショットのパルス信号を生成するワンショットパルス発生回路４１と、ワンショットパルス発生回路４１の出力信号のレベルを変換して補助センス活性化信号Ｓ０ＮＮを生成するレベル変換回路４２と、Ｎセンス活性化ファースト信号Ｓ０ＮＦを所定時間遅延する遅延回路４３と、遅延回路４３の出力信号とＮセンス活性化ファースト信号Ｓ０ＮＦとを受けてＮセンス活性化信号Ｓ０Ｎを生成するＡＮＤ回路４４を含む。
【０１１２】
ローカルセンス制御回路４０、ワンショットパルス発生回路４１、遅延回路４３およびＡＮＤゲート４４は、周辺電源電圧Ｖｄｄｐとロー側電源電圧Ｖｓｓ（接地電圧）を動作電源電圧として受ける。レベル変換回路４２は、ワンショットパルス発生回路４１からのローレベルの信号を負電圧Ｖｂｂレベルに変換し、振幅Ｖｄｄｐ−Ｖｂｂの補助センス活性化信号Ｓ０ＮＮを生成する。
【０１１３】
行ブロック指定信号φＢＫａおよびφＢＫｂは、図１１に示すセンスアンプ帯ＳＡＢを共有する行ブロック（ＲＢＫａ，ＲＢＫｂ）をそれぞれ指定する。
【０１１４】
図１４は、図１３に示すセンス制御信号発生部の動作を示す信号波形図である。以下、図１４を参照して、図１３に示すセンス制御信号発生部の動作について説明する。
【０１１５】
スタンバイ状態においては、センス活性化ファースト信号Ｓ０ＮＦおよびＰセンス活性化信号ＺＳ０Ｐはともに非活性状態にあり、それぞれＬレベルおよびＨレベルである。アクティブサイクルが始まり、行ブロック指定信号φＢＫａまたはφＢＫｂが活性化されると、ローカルセンス制御回路４０は、所定のタイミングで、センス活性化ファースト信号Ｓ０ＮＦを活性化する。このＮセンス活性化ファースト信号Ｓ０ＮＦは、例えば、従来のＮセンス活性化信号と同様のタイミングで活性化される（図１０参照）。Ｎセンス活性化ファースト信号Ｓ０ＮＦの活性化に応答して、ワンショットパルス発生回路４１がワンショットのパルス信号を生成し、レベル変換回路４２からの補助センス活性化信号Ｓ０ＮＮが、負電圧Ｖｂｂレベルから周辺電源電圧Ｖｄｄｐレベルに立上がる。これにより、図１１に示すＮセンス補助ドライブトランジスタ３６が導通し、負電圧ＶｂｂがＮセンスドライブ信号線Ｓ２Ｎに伝達される。このＮセンス補助ドライブトランジスタ３６の導通期間は、ワンショットパルス発生回路４１の発生するパルス信号のパルス幅により決定される。このとき、遅延回路４３の出力信号はまだＬレベルであり、Ｎセンス活性化信号Ｓ０Ｎは非活性状態にある。
【０１１６】
遅延回路４３が有する遅延時間が経過すると、遅延回路４３の出力信号がＨレベルとなり、ＡＮＤゲート４４からのＮセンス活性化信号Ｓ０Ｎが活性化され、周辺電源電圧Ｖｄｄｐレベルに立上がる。このとき、また、ローカルセンス制御回路４０からのＰセンス活性化信号ＺＳ０Ｐが活性化され、接地電圧レベルに駆動される。
【０１１７】
遅延回路４３に要する遅延時間は、ワンショットパルス発生回路４１の発生するパルス信号のパルス幅に応じて適当に定められる。遅延回路４３の有する遅延時間をワンショットパルス発生回路４１の発生するパルス幅と同程度とすることにより、Ｎセンスドライブ信号線Ｓ２Ｐを負電圧レベルへの駆動の完了と接地電圧レベルへの駆動への開始とを同じタイミングに設定することができる。また、遅延回路４３の有する遅延時間を適当に定めることにより、Ｎセンス活性化信号Ｓ０Ｎと補助センス活性化信号Ｓ０ＮＮの活性化期間を、オーバーラップさせることが出来る。
【０１１８】
アクティブサイクルが完了すると、Ｎセンス活性化ファースト信号Ｓ０ＮＦが非活性化され、またＰセンス活性化信号ＺＳ０Ｐも非活性化される。応じて、Ｎセンス活性化信号Ｓ０Ｎも非活性化される。
【０１１９】
なお、この図１３に示すセンスアンプ制御信号発生部の構成において、Ｐセンス活性化信号ＺＳ０Ｐは、活性化時、負電圧レベルに駆動されてもよい。ローカルセンス制御回路４０の構成も、この半導体記憶装置の構成に応じて図９に示す構成と同様、適当にその構成が定められればよく、アレイ活性化信号（ＡＣＴ）の活性化に従って所定のタイミングで、センス活性化信号が生成されてもよく、またこのローカルセンス制御回路４０に、メインセンスアンプ活性化信号が伝達されてもよい。
【０１２０】
また、Ｐセンス活性化信号ＺＳ０Ｐは、Ｎセンス活性化信号Ｓ０Ｎと同じタイミングで活性化されることは特に要求されない。Ｐセンス活性化信号ＺＳ０Ｐは、Ｎセンス活性化信号Ｓ０Ｎよりも早いタイミングで活性化されてもよい（図１２において時刻Ｔ０と時刻Ｔ１の間の適当なタイミング）。
【０１２１】
［変更例１］
図１５は、この発明の実施の形態３の変更例１の構成を概略的に示す図である。図１５に示す構成において、負電圧発生回路５０が外部電源電圧ＶＥＸから負電圧Ｖｂｂを生成して負電源線ＮＰＬへ、生成した負電圧Ｖｂｂを供給する。この負電源線ＮＰＬには、デカップル容量５２が接続される。そのデカップル容量５２の他方電極は、アレイ電源電圧（センス電源電圧）Ｖｄｄｓまたは周辺電源電圧Ｖｄｄｐを供給するノードに接続される。
【０１２２】
負電圧発生回路５０は、図１に示す内部電圧発生回路６に含まれ、たとえば、キャパシタを利用するチャージポンプ動作により、所定の電圧レベルの負電圧Ｖｂｂを生成する。
【０１２３】
センス動作時においては、１つのセンスアンプ帯に含まれるセンスアンプ回路がすべて並行に動作し、低電位側のビット線を放電する。センス初期においては、中間電圧Ｖｂｌ＝（１／２）・ＶｄｄｓＮにプリチャージされた多数（たとえば１Ｋ＝１０２４本）のビット線から、負電源線ＮＰＬには、前述のように、１Ｋ個のＮセンスアンプを介して放電電荷が流入する。この負電源線ＮＰＬに、十分な大きさのデカップル容量５２を接続することにより、負電源線ＮＰＬの電荷流入による電位上昇を確実に抑制でき、Ｎセンスドライブ信号線Ｓ２Ｎの電位の浮き上がりを確実に抑制することができる。デカップル容量５２は、アレイ周辺部に配置され、また、メモリセルアレイ内においてセンスアンプ帯の十字帯に配置されてもよい。
【０１２４】
負電源線ＮＰＬは、先の図７に示す配置と同様、センスアンプ帯ＳＡＢ内に配置され、十字帯においてＮセンス補助ドライブトランジスタに結合される。したがってこの十字帯においてＮセンス補助ドライブトランジスタに対応してデカップル容量５２を配置することにより、センス動作時における放電電荷を確実に吸収して、負電源線ＮＰＬの負電圧Ｖｂｂの電圧上昇を抑制することができる。
【０１２５】
［変更例２］
図１６は、この発明の実施の形態３の変更例２の半導体記憶装置のセンス動作時の信号波形を示す図である。センスアンプ帯の構成は、図１１に示す構成と同じである。以下、図１６を参照して、図１１に示す回路のセンス時の動作について説明する。
【０１２６】
図１６においては、メモリブロックＭＢＲが選択され、ビット線ＺＢＬＲに、Ｌレベルデータが読出された場合の信号波形を一例として示す。
【０１２７】
スタンバイサイクル時においては、ビット線分離指示信号ＢＬＩＲおよびＢＬＩＬはともに高電圧ＶｐｐレベルのＨレベルである。
【０１２８】
アクティブサイクルが始まると、行ブロック指定信号に従ってビット線分離指示信号ＢＬＩＬがＬレベルとなり、図１１に示すビット線分離ゲートＢＩＧＬがオフ状態となり、ビット線ＢＬＬおよびＺＢＬＬは、共通ビット線ＣＢＬおよびＺＣＢＬから分離される。
【０１２９】
次いで、アドレス信号に従ってメモリブロックＭＢＲにおいて選択行のサブワード線ＳＷＬが選択状態へ駆動される。選択サブワード線ＳＷＬの電位上昇に従って、ビット線ＺＢＬＲに、選択サブワード線ＳＷＬに接続されるメモリセルの記憶データ（Ｌレベルデータ）が読出され、ビット線ＺＢＬＲの電圧レベルが低下する。ビット線ＢＬＲは、プリチャージ時の中間電圧Ｖｂｌレベルに維持される。ビット線ＢＬＲおよびＺＢＬＲ上の電圧は、図１１に示すビット線分離ゲートＢＩＧＲを介して共通ビット線ＣＢＬおよびＺＣＢＬに伝達される。
【０１３０】
時刻Ｔ０において補助センス活性化信号Ｓ０ＮＮが活性化され、低電位側のビット線ＺＢＬＲの放電が行なわれる。このとき、ビット線分離指示信号ＢＬＩＲがローレベルに駆動され、図１１に示すビット線分離ゲートＢＩＧＲが高抵抗状態となる。ビット線分離ゲートＢＩＧＲが高抵抗状態となり、ビット線ＢＬＲおよびＺＢＬＲが共通ビット線ＣＢＬおよびＺＣＢＬと容量的に分離される。ビット線分離指示信号ＢＬＩＲは、ロー側センス電源電圧Ｖｓｓレベルであっもよく、また中間電圧レベルであってもよい。
【０１３１】
ビット線分離ゲートＢＩＧＲが高抵抗状態となり、ビット線容量が共通ビット線から分離されるるため、ＮセンスアンプＮＳＡは、Ｎセンスドライブ信号線Ｓ２Ｎの電圧に従って共通ビット線ＣＢＬおよびＺＣＢＬのうちの低電位の共通ビット線ＺＣＢＬを、負電源線ＮＰＬからの負電圧Ｖｂｂに従って放電する。この共通ビット線ＣＢＬおよびＺＣＢＬに付随する容量は、ビット線ＢＬＲおよびＺＢＬＲの容量の数分の１以下であり、時刻Ｔ０から時刻Ｔ１の間において、ロー側のビット線ＢＬＲから負電源線ＮＰＬに放電される電荷量は劇的に小さくなり、このＮセンスドライブ信号線Ｓ２Ｎの電位の浮き上がりを十分抑制することができ、図１５に示すデカップル容量５２の容量値が小さい場合でも、図１６に示す電圧Ｖｒ（ｔ）を十分に低くすることができ、共通ビット線ＣＢＬおよびＺＣＢＬの電位差を十分に大きくすることができる。
【０１３２】
時刻Ｔ１において、センスアンプ活性化信号Ｓ０ＮおよびＺＳ０Ｐを活性化し、ロー側のビット線ＺＣＢＬをロー側電源電圧Ｖｓｓレベルへ放電し、また共通ビット線ＣＢＬを、ハイ側電源電圧ＶｄｄｓＮレベルへ充電する。この共通ビット線ＣＢＬおよびＺＣＢＬの充放電時においては、補助センス活性化信号Ｓ０ＮＮは非活性状態であり、センスドライブ信号線Ｓ２Ｎは、負電源線ＮＰＬから分離される。
【０１３３】
センス動作時においては、ビット線ＢＬＲおよびＺＢＬＲは、共通ビット線ＣＢＬおよびＺＣＢＬから容量的に分離されており、ビット線と共通ビット線との間の電荷の移動は生じないため、ビット線ＢＬＲおよびＺＢＬＲは、時刻Ｔ０の電圧レベルを維持する。
【０１３４】
時刻Ｔ２において、ビット線分離指示信号ＢＬＩＲを再び高電圧レベルのＨレベルに駆動し、ビット線分離ゲートＢＩＧＲをオン状態とし、共通ビット線ＣＢＬおよびＺＣＢＬを、ビット線ＢＬＲおよびＺＢＬＲに結合する。これにより電荷の移動が生じ、ビット線ＢＬＲと共通ビット線ＣＢＬの電圧レベルがほぼ同じとなり、またビット線ＺＢＬＲおよびＺＣＢＬの電圧レベルがほぼ同じとなり、ビット線ＢＬＲおよびＺＢＬＲが電圧ＶｄｄｓＮおよびＶｓｓレベルに駆動される。このビット線ＢＬＲおよびＺＢＬＲの電圧により、選択メモリセルへのデータの再書込が行なわれて、データがリストアされる。メモリセルの記憶データのＨレベルは、アレイ電源電圧Ｖｄｄｓレベルであり、Ｌレベルは、ロー側センス電源電圧Ｖｓｓレベルである。
【０１３５】
この共通ビット線ＣＢＬおよびＺＣＢＬをビット線ＢＬＲおよびＺＢＬＲから分離してセンス動作を行なう、いわゆる「電荷閉込め方式」に従ってセンス動作を行なうことにより、センスドライブ信号線の電位の浮き上がりを抑制でき、ＮセンスアンプのＭＯＳトランジスタのゲート−ソース間電位差Ｖｍを十分に大きくとることができ、低電源電圧下においても、高速かつ安定にセンス動作を行なうことができる。
【０１３６】
なお、図１６に示す信号波形図においても、Ｐセンス活性化信号ＺＳ０Ｐは、時刻Ｔ０およびＴ１の間の適当なタイミングで活性化されもよい。また、補助センス活性化信号Ｓ０ＮＮは、Ｎセンス活性化信号Ｓ０Ｎの活性化後に非活性化されてもよい。
【０１３７】
図１７は、図１６に示すセンス動作を実現するためのローカル制御回路の構成の一例を概略的に示す図である。図１７においては、メモリ行ブロックＲＫＢｌおよびＲＫＢｒに共有されるセンスアンプ帯に対して設けられるローカル制御回路の構成を代表的に示す。メモリ行ブロックＲＫＢｌおよびＲＫＢｒにおいては、それぞれ、ビット線ＢＬＬ，ＺＢＬＬおよびＢＬＲ，ＺＢＬＲを代表的に示す。ビット線ＢＬＬ，ＺＢＬＬおよびＢＬＲ，ＺＢＬＲの周辺回路の構成は、図１１に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１３８】
十字帯に配置されるセンスドライブトランジスタ１６、１５および３６は、共通ビット線ＣＢＬ，ＺＣＢＬに対して配置されるように示す。
【０１３９】
ローカル制御回路は、アレイ活性化信号ＡＣＴと行ブロック指定信号φＢＫｌを受けるＮＡＮＤ回路６０ｌと、ＮＡＮＤ回路６０ｌの出力信号のレベル変換を行なってビット線イコライズ指示信号ＢＬＥＱＬを生成してビット線イコライズ回路ＢＰＥＬへ与えるレベル変換回路６１ｌと、アレイ活性化信号ＡＣＴと行ブロック指定信号φＢＫｒを受けるＮＡＮＤ回路６２ｌと、ＮＡＮＤ回路６０ｌの出力信号を所定時間遅延する遅延回路６３ｌと、遅延回路６３ｌの出力信号の立下がりに応答して所定期間Ｌレベルとなるワンショットのパルス信号ＰＵＬを生成するワンショットパルス発生回路６４ｌと、ＮＡＮＤ回路６２ｌの出力信号ＢＬＩＬＦとワンショットパルス発生回路６４ｌの出力パルス信号ＰＵＬとを受けるＡＮＤ回路６５ｌと、ＡＮＤ回路６５ｌの出力信号のレベル変換を行なって、ビット線分離指示信号ＢＬＩＬを生成してビット線分離ゲートＢＩＧＬへ与えるレベル変換回路６６ｌを含む。
【０１４０】
アレイ活性化信号ＡＣＴは、この半導体記憶装置においてメモリセル選択動作が開始され、行が選択状態にある期間、活性状態に維持される。行ブロック指定信号φＢＫｒは、活性化時、メモリ行ブロックＲＫＢｒを指定し、行ブロックφＢＫｌは、活性化時、メモリ行ブロックＲＫＢｌを指定する。レベル変換回路６１ｌは、アレイ電源電圧Ｖｄｄｓよりも高い電圧Ｖｄｄｈレベルのビット線イコライズ指示信号ＢＬＥＱＬを生成する。レベル変換回路６６ｌは、Ｈレベルが高電圧Ｖｐｐレベルのビット線イコライズ指示信号ＢＬＩＬを生成する。
【０１４１】
ローカル制御回路は、さらに、アレイ活性化信号ＡＣＴと行ブロック指定信号φＢＫｒを受けるＮＡＮＤ回路６０ｒと、ＮＡＮＤ回路６０ｒの出力信号のレベル変換を行なってビット線イコライズ指示信号ＢＬＥＱＲを生成してビット線イコライズ回路ＢＰＥＲへ与えるレベル変換回路６１ｒと、アレイ活性化信号ＡＣＴと行ブロック指定信号φＢＫｌとを受けるＮＡＮＤ回路６２ｒと、ＮＡＮＤ回路６０ｒの出力信号を所定時間遅延する遅延回路６３ｒと、遅延回路６３ｒの出力信号の立下がりに応答して所定期間Ｌレベルとなるワンショットのパルス信号ＰＵＲを生成するワンショットパルス発生回路６４ｒと、ＮＡＮＤ回路６２ｒの出力信号ＢＬＩＲＦとワンショットパルス発生回路６４ｒの出力するパルス信号ＰＵＲとを受けるＡＮＤ回路６５ｒと、ＡＮＤ回路６５ｒの出力信号のレベル変換を行なってビット線分離指示信号ＢＬＩＲを生成してビット線分離ゲートＢＩＧＲに与えるレベル変換回路６６ｒを含む。
【０１４２】
レベル変換回路６１ｒにより、Ｈレベルが電圧Ｖｄｄｈレベルのビット線イコライズ指示信号ＢＬＥＱＲが生成される。レベル変換回路６６ｒにより、高電圧Ｖｐｐとロー側電源電圧（接地電圧）Ｖｓｓの間で変化するビット線分離指示信号ＢＬＩＲが生成される。遅延回路６３ｒおよび６３ｌは、同一の遅延時間を有する。
【０１４３】
ローカル制御回路は、さらにブロック指定信号φＢＫｒおよびφＢＫｌを受けるＯＲ回路７０と、ＯＲ回路７０の出力信号とアレイ活性化信号ＡＣＴとを受けるＡＮＤ回路４１１と、ＡＮＤ回路４１の出力信号を所定時間遅延する遅延回路７２と、遅延回路７２の出力信号ＤＬＳの立上がりに応答して所定のパルス幅を有するワンショットのパルス信号を生成するワンショットパルス発生回路７３と、ワンショットパルス発生回路７３の出力信号のレベル変換を行なって補助センス活性化信号Ｓ０ＮＮを生成してＮセンス補助ドライブトランジスタ３６のゲートに与えるレベル変換回路７４と、ワンショットパルス発生回路７３の出力信号とアレイ活性化信号ＡＣＴとを受けてＮセンス活性化信号Ｓ０Ｎを生成して、センスドライブトランジスタ１６のゲートへ与えるゲート回路７５と、遅延回路７２の出力信号ＤＬＳをさらに遅延する遅延回路７６と、遅延回路７６の出力信号とアレイ活性化信号ＡＣＴとを受けてＰセンス活性化信号ＺＳ０Ｐを生成してＰセンスドライブトランジスタ１５のゲートへ与えるＮＡＮＤ回路７７を含む。これらの回路７０から７７が、先の図１３において示すローカルセンス制御回路を構成する。
【０１４４】
レベル変換回路７４により、補助センス活性化信号Ｓ０ＮＮのＬレベルが、負電圧Ｖｂｂレベルに設定され、負電源線ＮＰＬ上の負電圧のＮセンスアンプＮＳＡへの供給を停止する。ゲート回路７５は、ワンショットパルス発生回路７３の出力信号がＨレベルの期間Ｎセンス活性化信号Ｓ０ＮをＬレベルに設定し、ワンショットパルス発生回路７３の出力信号がＬレベルとなると、アレイ活性化信号ＡＣＴに従ってＮセンス活性化信号Ｓ０Ｎを生成する。このＮセンスアンプＮＳＡのセンスドライブ信号線Ｓ２Ｎに、負電源線ＮＰＬから負電圧が供給された後、ロー側センス電源線ＬＰＬがＮセンスドライブトランジスタ１６を介してＮセンスアンプＮＳＡに結合される。このセンス活性化信号Ｓ０ＮおよびＺＳ０Ｐの活性化期間はほぼ同じであり、ＰセンスアンプＰＳＡに対しても、センス高電源幹線ＨＰＬは、Ｐセンスドライブトランジスタ１５を介してＰセンスアンプＰＳＡに結合される。
【０１４５】
図１８は、図１７に示すローカル制御回路の動作を示す信号波形図である。以下、図１８を参照して、図１７に示すローカル制御回路の動作について説明する。
【０１４６】
図１８においては、メモリ行ブロックＲＫＢｒが選択された場合の信号波形が示される。また、図１７においてゲート回路の特別に示していない動作電源電圧は、周辺電源電圧Ｖｄｄｐである。
【０１４７】
スタンバイサイクルにおいては、アレイ活性化信号ＡＣＴはＬレベルであり、また、行ブロック指定信号φＢＫｒおよびφＢＫｌもＬレベルである。この状態においては、ビット線イコライズ指示信号ＢＬＥＱＲおよびＢＬＥＱＬは、電圧Ｖｄｄｈレベルにあり、またビット線分離指示信号ＢＬＩＬおよびＢＬＩＲも高電圧Ｖｐｐレベルにある。Ｎセンス活性化信号Ｓ０Ｎは接地電圧ＶｓｓレベルのＬレベル、Ｐセンス活性化信号ＺＳ０Ｐは周辺電源電圧Ｖｄｄｐレベルである。補助センス活性化信号Ｓ０ＮＮは負電圧Ｖｂｂレベルである。従って、センスドライブトランジスタは、全てオフ状態にあり、センスドライブ信号線Ｓ２ＰおよびＳ２Ｎは、中間電圧レベルにある。
【０１４８】
アクティブサイクルが始まると、アレイ活性化信号ＡＣＴが、Ｈレベルとなり、またアドレス信号に従って、行ブロック指定信号φＢＫｒがＨレベルに立上がる。行ブロック指定信号φＢＫｌはＬレベルである。
【０１４９】
アレイ活性化信号ＡＣＴおよび行ブロック指定信号φＢＫｒがともにＨレベルに立上がると、図１７に示すＮＡＮＤ回路６０ｒからの出力信号がＬレベルとなり、応じてレベル変換回路６１ｒからのビット線イコライズ指示信号ＢＬＥＱＲがＬレベルとなり、ビット線イコライズ回路ＢＰＥＲが非活性化される。行ブロック指定信号φＢＫｌはＬレベルであるため、ＮＡＮＤ回路６０ｌの出力信号はＨレベルであり、レベル変換回路６１ｌからのビット線イコライズ指示信号ＢＬＥＱＬはＨレベル（Ｖｄｄｈレベル）であり、ビット線ＢＬＬおよびＺＢＬＬは、ビット線イコライズ回路ＢＰＥＬにより所定電圧レベルの中間電圧レベルにイコライズされている。
【０１５０】
また、ＮＡＮＤ回路６２ｌの出力信号ＢＬＩＬＦが、Ｌレベルとなり、応じて、レベル変換回路６６ｌからのビット線分離指示信号ＢＬＩＬがＬレベルとなり、ビット線分離ゲートＢＩＧＬがオフ状態となり、ビット線ＢＬＬおよびＺＢＬＬは、共通ビット線ＣＢＬおよびＺＣＢＬから分離される。ＮＡＮＤ回路６２ｒは、行ブロック指定信号φＢＫｌを受けており、その出力信号ＢＬＩＲＦは、Ｈレベルであり、ビット線分離指示信号ＢＬＩＲがＨレベルであり、ビット線ＢＬＲおよびＺＢＬＲは共通ビット線ＣＢＬおよびＺＣＢＬに結合される。
【０１５１】
ＮＡＮＤ回路６０ｒの出力信号が立下がってから所定時間が経過すると、遅延回路６３ｒの出力信号がＬレベルとなり、応じて、ワンショットパルス発生回路６４ｒからのパルス信号ＰＵＲが所定時間Ｌレベルとなる。応じて、ＡＮＤ回路６５ｒの出力信号がＬレベルとなり、ビット線分離指示信号ＢＬＩＲがＬレベルとなり、ビット線ＢＬＲおよびＺＢＬＲが、共通ビット線ＣＢＬおよびＺＣＢＬから分離される。
【０１５２】
一方、ＯＲ回路７０の出力信号はＨレベルであり、またＡＮＤ回路７１の出力信号が、アレイ活性化信号ＡＣＴの活性化に従ってＨレベルであり、アクティブサイクルから始まってから、遅延回路７２に要する遅延時間が経過すると、遅延回路７２の出力信号ＤＬＳがＨレベルとなる。遅延回路７２の出力信号ＤＬＳにより、センス開始タイミングが決定される。この遅延回路７２の出力信号ＤＬＳへの立上がりに応答して、ワンショットパルス発生回路７３がワンショットのパルス信号を生成し、レベル変換回路７４からの補助センス活性化信号Ｓ０ＮＮが、Ｈレベルとなり、ＮセンスアンプＮＳＡに、センス補助ドライブトランジスタ３５を介して、負電源線ＮＰＬが結合される。この間、ゲート回路７５の出力するＮセンス活性化信号Ｓ０Ｎは、Ｌレベルである。
【０１５３】
遅延回路７６の有する遅延時間が経過すると、ＮＡＮＤ回路７７からのＰセンス活性化信号ＺＳ０ＰがＬレベルとなり、Ｐセンスドライブトランジスタ１５が導通し、ＰセンスアンプＰＳＡは、ハイ側電源幹線ＨＰＬに結合される。このときまた、ワンショットパルス発生回路７３からのワンショットパルス信号がＬレベルとなり、ゲート回路７５からのＮセンス活性化信号Ｓ０Ｎが活性化され、Ｎセンスドライブトランジスタ１６が導通し、ＮセンスアンプＮＳＡがロー側センス電源幹線ＬＰＬに結合される。
【０１５４】
センス動作開始後所定時間が経過すると、ワンショットパルス発生回路６４ｒからのパルス信号ＰＵＲが再びＨレベルに復帰し、レベル変換回路６６ｒからのビット線分離指示信号ＢＬＩＲがＨレベル（高電圧Ｖｐｐレベル）となり、ビット線ＢＬＲおよびＺＢＬＲに接続されるメモリセルのデータのリストアが実行される。
【０１５５】
アクティブサイクルが完了すると、アレイ活性化信号ＡＣＴが非活性化され、行ブロック指定信号φＢＫｒも非活性化され、ビット線分離指示信号ＢＬＩＬがＨレベルとなり、また、遅延回路７２の出力信号ＤＬＳもＬレベルとなり、応じてセンス活性化信号Ｓ０ＮおよびＺＳ０Ｐもそれぞれ非活性化され、スタンバイ状態に復帰する。
【０１５６】
この図１７に示すローカル制御回路により、所定期間、Ｎセンスアンプのソースドライブ信号線Ｓ２Ｎが、負電源幹線ＮＰＬに結合される期間、ビット線分離指示信号ＢＬＩＲをＬレベルに設定して、センス動作を実行することができる。
【０１５７】
なお、行ブロックＲＢＫｌが選択されるときには、図１８に示す信号波形図で、行ブロックＲＢＫｒに対する制御信号と行ブロックＲＢＫｌに対する制御信号を置き換えることにより、その動作波形が得られる。
【０１５８】
また、Ｎセンス活性化信号Ｓ０Ｎをアレイ活性化信号ＡＣＴの活性化の遅延信号により活性化し、このＮセンス活性化信号Ｓ０Ｎの活性化に応答して補助センス活性化信号Ｓ０ＮＮを非活性化してもよい。Ｎセンス活性化信号の非活性化は、アレイ活性化信号ＡＣＴの非活性化により実行される。この構成の場合、Ｎセンス活性化信号Ｓ０Ｎの活性化後に補助センス活性化信号Ｓ０ＮＮを非活性化することができる。また、遅延回路７６の遅延時間を適当な値に設定することにより、Ｐセンス活性化信号ＺＳ０Ｐを、Ｎセンスアンプの負電源駆動期間中に活性化することが出来る。
【０１５９】
［ローカル制御回路の変更例］
図１９は、図１７に示すローカル制御回路の変更例を示す図である。図１７においては、ビット線分離指示信号ＢＬＩＲを発生する部分の構成を示す。ビット線分離指示信号ＢＬＩＬは、この図１９に示す構成と同様の構成を用いて発生することができる。したがって、図１９において、ビット線分離指示信号ＢＬＩＬを発生する部分の構成は、括弧内において、対応の信号を示す。
【０１６０】
図１９において、ビット線分離指示信号発生部は、図１７に示すワンショットパルス発生回路６４ｒからのパルス信号ＰＵＲを受けるインバータ８０と、インバータ８０の出力信号がＨレベルのとき導通し、図１７に示すＮＡＮＤ回路６２ｒからの出力信号ＢＬＩＲＦを伝達するＣＭＯＳトランスミッションゲート８２と、インバータ８０の出力信号がＬレベルのとき導通し、中間電圧Ｖｂｍを伝達するＣＭＯＳトランスミッションゲート８４を含む。これらのＣＭＯＳトランスミッションゲート８２および８４により、ビット線分離指示信号ＢＬＩＲが生成される。中間電圧Ｖｂｍは、ロー側電源電圧（接地電圧）Ｖｓｓよりも高い電圧レベルである。
【０１６１】
図２０に示すように、電荷閉じ込め方式でのセンス動作時、ビット線分離ゲートＢＩＧのトランスファーゲートＴＸのゲートへ、中間電圧Ｖｂｍが与えられる。この状態では、ビット線ＢＬおよびＣＢＬは、トランスファーゲートＴＸのオン抵抗ＲＺを介して結合される。ビット線ＢＬには寄生容量Ｃｂが付随し、共通ビット線ＣＢＬには、寄生容量Ｃｃｂが付随する。トランスファーゲートＴＸのオン抵抗値ＲＺが十分高ければ、寄生容量Ｃｂと抵抗ＲＺにより、遅延回路を構成し、ビット線ＢＬから共通ビット線ＣＢＬへの電荷の移動を十分に抑制することができ、等価的に、寄生容量ＣｃｂおよびＣｂを分離することができる。したがって、電圧Ｖｂｍが中間電圧レベルであっても、トランスファーゲートＴＸが高抵抗のオン状態であり、ビット線の寄生容量Ｃｂの電荷を移動させることなく、共通ビット線ＣＢＬの寄生容量Ｃｃｂに充電された電荷を、Ｎセンスドライブ信号線を介して負電源線ＮＰＬへ放電することができる。
【０１６２】
トランスファーゲートＴＸが、ビット線ＺＢＬおよびＺＣＢＬの間に設けられるトランスファーゲートの場合でも、その動作は、同様である。
【０１６３】
ビット線分離指示信号ＢＬＩＬについては、図１９に示す構成において、図１７に示すワンショットパルス発生回路６４ｌの出力パルス信号ＰＵＬがＬレベルのときに、中間電圧Ｖｂｍが選択されてビット線分離指示信号ＢＬＩＬの電圧レベルが低下される。
【０１６４】
したがって、この負電源線にＮセンスドライブ信号線を結合するときに、ビット線分離ゲートＢＩＧを完全にオフ状態に設定せず、高抵抗導通状態に維持しも、十分に、ビット線ＢＬ（ＢＬＬまたはＢＬＲ）またはＺＢＬ（ＺＢＬＬ，ＺＢＬＲ）から共通ビット線ＣＢＬまたはＺＣＢＬへの電荷の移動を抑制することができ、Ｎセンスドライブ信号線Ｓ２Ｐの電位の浮き上がりを十分に抑制することができる。
【０１６５】
［変更例３］
図２１は、この発明の実施の形態３の変更例３の構成を示す図である。この図２１に示す構成においては、Ｐセンスドライブ信号線Ｓ２Ｐに対し、Ｐセンス活性化信号ＺＳ０Ｐに応答して導通するＰセンスドライブトランジスタ１５と並行して、Ｐ補助センス活性化信号ＺＳ０ＰＰに応答して導通し、Ｐセンスドライブ信号線Ｓ２Ｐを高電源線ＰＰＬに結合するＰチャネルＭＯＳトランジスタで構成されるＰセンス補助ドライブトランジスタ１１５が設けられる。高電源線ＰＰＬは、アレイ電源電圧Ｖｄｄｓよりも高い電圧Ｖｐを伝達する。この高電圧Ｖｐは、選択ワード線に伝達される高電圧（昇圧電位）Ｖｐｐと同一電位であってもよく、また、別の電圧発生回路から生成される高電圧であってもよい。
【０１６６】
Ｎセンスドライブ信号線Ｓ２Ｎに対して、Ｎセンス活性化信号Ｓ０Ｎに応答して導通するＮセンスドライブトランジスタ１６が設けられる。このＮセンスドライブトランジスタ１６は、導通時、ロー側電源幹線ＬＰＬを、Ｎセンスドライブ信号線Ｓ２Ｎに結合する。
【０１６７】
この図２１に示す他のビット線周辺回路およびセンスアンプの構成は、図１１に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１６８】
この図２１に示す構成においては、センス動作時、Ｐセンスドライブ信号線Ｓ２Ｐを２段階で駆動する。これにより、共通ビット線ＣＢＬおよびＺＣＢＬとセンスドライブ信号線Ｓ２ＰおよびＳ２Ｎの間の電位差を十分大きくする。
【０１６９】
図２２は、図２１に示すセンスアンプ帯の回路の動作を示す信号波形図である。図２２においては、メモリブロックＭＢＲが選択され、ビット線ＺＢＬＲに、Ｌレベルデータが読出された場合の信号波形が一例として示される。以下、図２２を参照して、この図２１に示す回路の動作について説明する。
【０１７０】
アクティブサイクルが始まると、まずアドレス信号に従ってメモリブロックＭＢＲを含む行ブロック選択信号に基づいてビット線分離指示信号ＢＬＩＬがＬレベルとなり、図２１に示すビット線分離ゲートＢＩＧＬがオフ状態となる。この状態では、センスドライブ信号線Ｓ２ＰおよびＳ２Ｎは、ともに中間電圧Ｖｂｌレベルに維持されている。
【０１７１】
アドレス信号に従って行選択動作が行なわれ、選択行に対応するサブワード線ＳＷＬが選択状態へ駆動され、その電圧レベルが最終的に高電圧Ｖｐｐレベルにまで上昇する。このサブワード線ＳＷＬの電位上昇に従ってメモリブロックＭＢＲにおいてメモリセルが選択され、選択メモリセルのデータが対応のビット線に読出される。図２２においては、ビット線ＺＢＬＲにＬレベルデータが読出されている。ビット線ＢＬＲは、プリチャージ電圧レベルが中間電圧Ｖｂｌレベルに維持されている。
【０１７２】
時刻Ｔ０において、Ｐ補助センス活性化信号ＺＳ０ＰＰがＬレベルとなり、図２１に示すセンス補助ドライブトランジスタ１１５が導通し、センスドライブ信号線Ｓ２Ｐが、高電源線ＰＰＬに結合され、その電圧レベルが上昇する。このＰセンスドライブ信号線Ｓ２Ｐの電位が、高電圧Ｖｐに上昇する前に、高電位側のビット線の充電のために電荷の移動が生じ、その電位レベルが低下し、その後、共通ビット線ＣＢＬの電圧レベルとともに上昇する。このとき、また時刻Ｔ０において、ビット線分離ゲートＢＬＩＲがローレベルに低下し、ビット線分離ゲートＢＩＧＲが高抵抗状態に設定されており、このセンスドライブ信号線Ｓ２Ｐと高電圧線ＰＰＬとを結合した状態でのセンス動作時においては、ビット線ＢＬＲおよびＺＢＬＲと共通ビット線ＣＢＬおよびＺＣＢＬが分離された状態でセンス動作が実行される。
【０１７３】
共通ビット線ＣＢＬの電位上昇時、補の共通ビット線ＺＣＢＬの電位レベルも容量結合により上昇する。このハイ側の共通ビット線ＣＢＬの駆動時において、いわゆる電荷閉込方式でセンス動作を行なっており、Ｐセンスドライブ信号線Ｓ２Ｐから駆動される電荷量は少なくもハイ側ビット線に対応する共通ビット線を高速で、その電位レベルを上昇させることができる（センスドライブ信号線Ｓ２Ｐの電位の低下は十分抑制できる）。したがって、ＰセンスアンプＰＳＡにおいてＭＯＳトランジスタＰＴ１およびＰＴ２のしきい値電圧の絶対値よりも大きな電位差を、ハイ側ビット線に接続されるＰチャネルＭＯＳトランジスタにおいて生じさせることができ、確実に、センス動作を実行することができる。
【０１７４】
時刻Ｔ１において、Ｐ補助センス活性化信号ＺＳ０ＰＰを非活性状態とし、また、センス活性化信号Ｓ０ＮおよびＺＳ０Ｐを活性状態へ駆動する。このときには、共通ビット線ＣＢＬおよびＺＣＢＬの間には、大きな電位差が生じており、ＰセンスアンプＰＳＡおよびＮセンスアンプＮＳＡにおいて、確実にＭＯＳトランジスタをオン状態として、センス動作を行なうことができる。これにより、共通ビット線ＣＢＬおよびＺＣＢＬが、それぞれ、アレイ電源電圧ＶｄｄｓＮレベルおよびロー側電源電圧（接地電圧）Ｖｓｓレベルに駆動される。
【０１７５】
時刻Ｔ２において、ビット線分離指示信号ＢＬＩＲをＨレベルに設定し、高抵抗状態のビット線分離ゲートＢＩＧＲを低抵抗状態に設定し、共通ビット線ＣＢＬおよびＺＣＢＬとビット線ＢＬＲおよびＺＢＬＲとの間で電荷を移動させ、選択メモリセルのデータのリストアを実行する。
【０１７６】
この図２１に示すように、Ｐセンスドライブ信号線Ｓ２Ｐを２段階で駆動する構成を用いても、電荷閉込方式で初期センス動作を実行することにより、Ｐセンスドライブ信号線Ｓ２Ｐの電位低下を抑制して、確実に共通ビット線ＣＢＬおよびＺＣＢＬの電位差を拡大することができ、安定かつ高速でセンス動作を行なうことができる。
【０１７７】
図２３は、この発明の実施の形態３の変更例４におけるセンスアンプ活性化信号を発生する部分の構成を概略的に示す図である。図２３において、センス活性化信号発生部は、センスアンプ活性化信号ＳＡＥＮの活性化に応答して所定期間Ｌレベルとなるワンショットのパルス信号を生成するワンショットパルス発生回路１２０と、ワンショットパルス発生回路１２０のパルス信号をレベル変換してＰ補助センス活性化信号ＺＳ０ＰＰを生成するレベル変換回路１２２と、ワンショットパルス発生回路１２０の出力パルス信号とセンスアンプ活性化信号ＳＡＥＮとを受けてＰセンス活性化信号ＺＳ０Ｐを生成するＮＡＮＤ回路１２４と、センスアンプ活性化信号ＳＡＥＮを所定時間遅延する遅延回路１２６と、遅延回路１２６の出力信号とセンスアンプ活性化信号ＳＡＥＮとを受けてＮセンス活性化信号Ｓ０Ｎを生成するＡＮＤ回路１２８を含む。
【０１７８】
センスアンプ活性化信号ＳＡＥＮは、たとえば図１７に示す遅延回路７２の出力信号ＤＬＳに対応し、センス動作開始タイミングを設定する。レベル変換回路１２２は、電圧Ｖｐが、周辺電源電圧Ｖｄｄｐよりも高い場合に、そのＨレベルを、高電圧Ｖｐレベルに変換する。
【０１７９】
図２４は、図２３に示すセンス制御信号発生部の動作を示す信号波形図である。以下、図２４を参照して、この図２３に示すセンスアンプ活性化信号発生部の動作について説明する。
【０１８０】
アクティブサイクルが始まり、所定期間が経過すると、センスアンプ活性化信号ＳＡＥＮが活性化される。このセンスアンプ活性化信号ＳＡＥＮの活性化に従って、ワンショットパルス発生回路１２０が、所定期間Ｌレベルとなる信号を生成する。レベル変換回路１２２は、論理レベルの変換を行なわず、その電圧レベルの変換を行なうだけであり、したがって、Ｐ補助センス活性化信号ＺＳ０ＰＰが、所定期間Ｌレベルとなる。このワンショットパルス発生回路１２０の出力信号がＬレベルの期間、ＮＡＮＤゲート１２４からのＰセンス活性化信号ＺＳ０ＰはＨレベルを維持する。ワンショットパルス発生回路１２０の出力信号が、Ｈレベルとなると、ＮＡＮＤゲート１２４からのＰセンス活性化信号ＺＳ０ＰがＬレベルとなる。遅延回路１２６の有する遅延時間が経過すると、ＡＮＤゲート１２８からのＮセンス活性化信号Ｓ０Ｎが活性化される。センスアンプ活性化信号ＳＡＥＮが非活性化されると、ＮＡＮＤゲート１２４からのＰセンスアンプ活性化信号ＺＳ０ＰがＨレベルに復帰し、またＡＮＤゲート１２８からのＮセンス活性化信号Ｓ０ＮがＬレベルとなる。
【０１８１】
遅延回路１２６の有する遅延時間を、ワンショットパルス発生回路１２０の発生するパルス信号のパルス幅と同程度に設定することにより、Ｐセンス活性化信号ＺＳ０ＰおよびＮセンス活性化信号Ｓ０Ｎを、同じタイミングで活性化することができる。
【０１８２】
なお、この図２２に示す信号波形図において、Ｎセンス活性化信号Ｓ０Ｎは、時刻Ｔ０およびＴ１の間の適当な時刻に活性化されてもよい。
【０１８３】
なお、Ｐセンス補助ドライブ信号ＺＳ０ＰＰの非活性化期間は、Ｐセンス活性信号ＺＳ０Ｐの活性化期間と重なり合ってもよい。
【０１８４】
なお、ＰおよびＮセンス補助ドライブトランジスタは、厚膜ＭＯＳトランジスタで構成され、高速で初期センス時にセンスドライブ信号線を駆動するため、そのしきい値電圧の絶対値が小さくされる。
【０１８５】
以上のように、この発明の実施の形態３に従えば、センスドライブ信号線を、センス初期動作時にオーバードライブしており、この電位のセンスドライブ信号線の電位の変動を抑制することができ、安定にセンス動作を行なうことができる。
【０１８６】
また、このオーバードライブにより、センスアンプのＭＯＳトランジスタのしきい値電圧の絶対値に対する制限が緩和され、センスアンプ活性化中のオフリーク電流を低減することができる。
【０１８７】
特に、電荷閉込方式で初期センス動作を実行することにより、このセンスドライブ信号線の電位の変化量を低減することができ、確実に、センス動作初期の動作マージンを拡大することができ、センス動作マージンを確保することができる。
【産業上の利用可能性】
【０１８８】
この発明は、ＤＲＡＭセルをベースとする半導体記憶装置に適用することにより、低電源電圧間においても、小面積かつ信頼性の高いメモリアレイを実現することができるとともに、確実にセンス動作マージンを確保して、安定にセンス動作を行なうことができる。
【図面の簡単な説明】
【０１８９】
【図１】この発明に従う半導体記憶装置の全体の構成を概略的に示す図である。
【図２】図１に示すメモリセルアレイの構成を概略的に示す図である。
【図３】図２に示すメモリセルアレイの構成をより具体的に示す図である。
【図４】図３に示すセンスアンプ帯の回路の構成を示す図である。
【図５】この発明の実施の形態２に従うセンスアンプ帯の回路の配置構成を概略的に示す図である。
【図６】サブワード線ドライバ帯に配置されたワード線ドライバの構成の一例を示す図である。
【図７】この発明の実施の形態２の変更例１の構成を概略的に示す図である。
【図８】この発明の実施の形態２のセンスアンプに関連する部分の構成を概略的に示す図である。
【図９】図７に示すセンスアンプ活性化信号を発生する部分の構成の一例を概略的に示す図である。
【図１０】従来のセンス動作の信号波形を示す図である。
【図１１】この発明の実施の形態３に従うセンスアンプ帯の構成を示す図である。
【図１２】図１１に示す回路の動作を示す信号波形図である。
【図１３】図１１に示すセンスアンプ制御信号活性化信号を発生する部分の構成の一例を概略的に示す図である。
【図１４】図１１に示すセンスアンプ活性化信号発生部の動作を示す信号波形図である。
【図１５】この発明の実施の形態３の変更例１の要部の構成を概略的に示す図である。
【図１６】この発明の実施の形態３の変更例２に従うセンス動作を示す信号波形図である。
【図１７】この発明の実施の形態３のセンス動作を実施するローカル制御回路の構成の一例を示す図である。
【図１８】図１７に示すローカル制御回路の動作を示す信号波形図である。
【図１９】図１７に示すローカル制御回路の変更例の要部を概略的に示す図である。
【図２０】図１９に示すビット線分離指示信号印加時のビット線および共通ビット線の接続の形態を概略的に示す図である。
【図２１】この発明の実施の形態３の変更例３の構成を示す図である。
【図２２】図２１に示すセンスアンプ帯の回路のセンス動作時の信号波形を示す図である。
【図２３】図２１に示すセンス制御信号活性化信号発生部の構成の一例を示す図である。
【図２４】図２３に示すセンス活性化信号発生部の動作を示す信号波形図である。
【符号の説明】
【０１９０】
１  メモリセルアレイ、２  ロウデコーダ、３  コラムデコーダ、４  書込／読出回路、５  制御回路、６  内部電圧発生回路、ＳＡＢ  センスアンプ帯、ＳＷＤＢ  サブワード線ドライバ帯、ＭＢ  メモリブロック、ＲＢＫ，ＲＢＫｒ，ＲＢＫｌ  行ブロック、ＳＷＬ  サブワード線、１５，１６  センスドライブトランジスタ、ＰＳＡ  Ｐセンスアンプ、ＮＳＡ  Ｎセンスアンプ、ＢＰＥＬ，ＢＰＥＲ  ビット線イコライズ回路、ＢＩＧＬ，ＢＩＧＲ  ビット線分離ゲート、ＣＳＧ  列選択ゲート、ＭＣ  メモリセル、２５，２６  センスドライブトランジスタ、３６  センス補助ドライブトランジスタ、１１５  センス補助ドライブトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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