(57)【要約】【課題】  電源電圧印加時にも半導体素子や回路を過電圧破壊から有効に保護する。【解決手段】  静電破壊保護回路１は、ｐｎｐトランジスタ２５および電流増幅率αnpnの小さいｎｐｎトランジスタ２１で構成される第１のサイリスタ、ｐｎｐトランジスタ２５および電流増幅率αnpnの大きいｎｐｎトランジスタ２２で構成される第２のサイリスタ、およびｎチャネルＭＯＳＦＥＴ１４を有する。ｎチャネルＭＯＳＦＥＴ１４は、アノード端子Ａ−カソード端子Ｋ間の静電気電圧に応じて、ｎｐｎトランジスタ２２のエミッタをカソード端子Ｋに接続／開放して第２のサイリスタのラッチアップの容易さを制御する。これにより、電源電圧が印加されているか否かに関わらず、半導体素子や回路を過電圧破壊から保護することが可能になる。【選択図】  図２
2005101386.tif 000002
【特許請求の範囲】
【請求項１】
保護対象に電気的に接続されて前記保護対象をその外部から印加される高電圧から保護する静電破壊保護回路において、
第１導電型のバイポーラトランジスタと第２導電型の第１バイポーラトランジスタとを用いて構成された第１のサイリスタと、前記第１導電型のバイポーラトランジスタと第２導電型の第２バイポーラトランジスタとを用いて構成された第２のサイリスタと、を有し、
前記第２バイポーラトランジスタの電流増幅率が、前記第１バイポーラトランジスタの電流増幅率より大きくなっており、前記第２バイポーラトランジスタのエミッタに絶縁ゲート型トランジスタが接続されていることを特徴とする静電破壊保護回路。
【請求項２】
通常状態では前記絶縁ゲート型トランジスタを停止させることで前記第１，第２のサイリスタを停止させ、高電圧が印加されたときには前記絶縁ゲート型トランジスタを機能させて第２のサイリスタを機能させ、高電圧が取り除かれたときには前記絶縁ゲート型トランジスタを停止させることで前記第２のサイリスタの機能を停止させるように制御されることを特徴とする請求項１記載の静電破壊保護回路。
【請求項３】
前記絶縁ゲート型トランジスタのゲート電位は、高電圧が印加される端子間の分圧電位になるようにしたことを特徴とする請求項１記載の静電破壊保護回路。
【請求項４】
前記絶縁ゲート型トランジスタのゲート電極は、厚いゲート酸化膜上に形成されていることを特徴とする請求項１記載の静電破壊保護回路。
【請求項５】
ダイオードを用いて、前記絶縁ゲート型トランジスタのゲート電圧の低下を遅らせるようにしたことを特徴とする請求項３記載の静電破壊保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は静電破壊保護回路に関し、特に半導体素子や回路等を静電気等の高電圧による過電圧破壊から保護するための静電破壊保護回路に関する。
【背景技術】
【０００２】
半導体素子や回路等を静電気による過電圧破壊から保護するための静電破壊保護回路として、従来、サイリスタを利用したものがある（例えば特許文献１参照）。
図１５は従来の静電破壊保護回路の構成例である。
【０００３】
図１５に示すような静電破壊保護回路２００は、ｐｎｐトランジスタ２０１およびｎｐｎトランジスタ２０２を用いて構成されたサイリスタを有している。これらｐｎｐトランジスタ２０１、ｎｐｎトランジスタ２０２のベース−エミッタ間にはそれぞれショート抵抗２０３，２０４が接続されている。ショート抵抗２０３の両端にはエンハンスメント型ｐチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor，以下「ｐチャネルＭＯＳＦＥＴ」という。）２０５が接続され、ショート抵抗２０４の両端にはエンハンスメント型ｎチャネルＭＯＳＦＥＴ（以下「ｎチャネルＭＯＳＦＥＴ」という。）２０６が接続されている。通常、ｐチャネルＭＯＳＦＥＴ２０５のゲートは、過電圧破壊からの保護対象となる素子や回路等の基準電位に、ｎチャネルＭＯＳＦＥＴ２０６のゲートは電源電位にそれぞれ接続される。また、アノード端子Ａおよびカソード端子Ｋは保護対象の素子や回路等に並列接続されている。
【０００４】
電源電圧が印加されている場合、ｐチャネルＭＯＳＦＥＴ２０５のゲートＧＰにはソースに対して負の電位が、ｎチャネルＭＯＳＦＥＴ２０６のゲートＧＮにはソースに対して正の電位が印加される。そのため、ｐチャネルＭＯＳＦＥＴ２０５、ｎチャネルＭＯＳＦＥＴ２０６共にオン状態となり、ｐｎｐトランジスタ２０１およびｎｐｎトランジスタ２０２のベース−エミッタ間のショート抵抗２０３，２０４は低い値となり、サイリスタはラッチアップし難い状態になっている。
【０００５】
一方、電源電圧が印加されていない場合には、ｐチャネルＭＯＳＦＥＴ２０５およびｎチャネルＭＯＳＦＥＴ２０６のゲート電位はソース電位と同じであり、ｐチャネルＭＯＳＦＥＴ２０５およびｎチャネルＭＯＳＦＥＴ２０６がいずれもオフ状態となる。そのため、ｐｎｐトランジスタ２０１およびｎｐｎトランジスタ２０２のベース−エミッタ間のショート抵抗２０３，２０４はそれぞれそのままである。これらのショート抵抗２０３，２０４を静電気による過電圧が印加された場合にサイリスタがラッチアップする適当な値に選定することにより、静電気印加時のサイリスタのラッチアップでアノード端子Ａ−カソード端子Ｋ間の電圧上昇を制限し、これらの端子に並列接続された保護対象の素子や回路等が保護されるようになっている。
【０００６】
サイリスタはダイオードに比較して導通抵抗を低くすることが可能であり、静電破壊保護回路に好適に用いることができる。
【特許文献１】特開平７−３８０５９号公報（段落番号〔００１９〕〜〔００４０〕、図１〜図７）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
静電破壊保護回路による素子や回路等の過電圧破壊からの保護は、通常は組立て時等、電源電圧が印加されていない場合に要求されることが多い。このように、電源電圧が印加されていない場合には、例えば図１５に示した構成の静電破壊保護回路２００を用いて、上記のように保護対象を過電圧破壊から保護することができる。しかし、静電破壊保護回路には、電源電圧印加時に保護対象を過電圧破壊から保護し、さらに、静電気消滅後には正常な動作に復帰することが要求される場合もある。
【０００８】
ところが、上記図１５に例示した静電破壊保護回路２００では、電源電圧印加時にはサイリスタが容易にラッチアップしない構造となっているため、電源電圧印加後の静電気に対して素子や回路等を有効に保護することができない場合が生じる。
【０００９】
また、静電破壊保護回路２００を、印加された静電気に対して容易に点弧するサイリスタを有する構成にし、このような静電破壊保護回路２００で特に電源−基準電位間の保護を行う場合などでは、静電気印加時にサイリスタが導通すると、電源からサイリスタの保持電流以上の電流が供給され続け、静電破壊保護回路２００のその後の正常な動作が不可能になる。ショート抵抗２０３，２０４を小さくすることによってサイリスタの保持電流を大きくし、静電気印加後に静電破壊保護回路２００が正常な動作に復帰するように設計することも考えられる。しかし、この場合、それによって点弧電圧が上昇してしまい、十分な保護特性を得ることが困難になる場合が多い。サイリスタの点弧特性、保持電流特性は温度依存性が大きく、広い温度範囲で点弧電圧と保持電流を必要な値に設計することは非常に難しいという問題点もある。
【００１０】
本発明はこのような点に鑑みてなされたものであり、電源電圧が印加されているか否かに関わらず、素子や回路等の保護対象を静電気による過電圧破壊から有効に保護することのできる静電破壊保護回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明では上記問題を解決するために、保護対象に電気的に接続されて前記保護対象をその外部から印加される高電圧から保護する静電破壊保護回路において、第１導電型のバイポーラトランジスタと第２導電型の第１バイポーラトランジスタとを用いて構成された第１のサイリスタと、前記第１導電型のバイポーラトランジスタと第２導電型の第２バイポーラトランジスタとを用いて構成された第２のサイリスタと、を有し、前記第２バイポーラトランジスタの電流増幅率が、前記第１バイポーラトランジスタの電流増幅率より大きくなっており、第２バイポーラトランジスタのエミッタに絶縁ゲート型トランジスタが接続されていることを特徴とする静電破壊保護回路が提供される。
【００１２】
この静電破壊保護回路は、電気的に接続された第１，第２のサイリスタを有し、これらのサイリスタを構成しているトランジスタの電流増幅率が異なるように構成されている。即ち、両サイリスタは、ラッチアップのし易さが異なるように構成されており、ラッチアップし易いサイリスタを絶縁ゲート型トランジスタで制御している。これにより、例えば、通常状態ではいずれのサイリスタも機能させず、高電圧が印加されたときには電流増幅率の大きなトランジスタを含むサイリスタがラッチアップして、さらに高電圧が取り除かれるとオフするような静電破壊保護回路を構成でき、静電破壊保護回路に印加される高電圧に応じた保護が実現可能となる。
【発明の効果】
【００１３】
本発明の静電破壊保護回路は、第１，第２のサイリスタを有し、これらのサイリスタを構成しているトランジスタの電流増幅率が異なるように構成され、静電破壊保護回路に印加される高電圧に応じて保護対象を保護することが可能になるため、電源電圧印加時にも保護対象を過電圧破壊から有効に保護することができるという利点がある。
【発明を実施するための最良の形態】
【００１４】
以下、半導体素子や回路を静電気による過電圧破壊から保護する本発明の静電破壊保護回路について詳細に説明する。
【実施例１】
【００１５】
図１は本発明の静電破壊保護回路の第１の実施例の一部断面図である。
図１に示す静電破壊保護回路１は、ＳＯＩ（Silicon On Insulator）基板を用いて形成されている。一般に、ＳＯＩ基板では縦方向に電流を流す構造を形成することが困難である。そのため、狭い面積で低い動作抵抗が得られるサイリスタを形成することが特に有効になる。
【００１６】
図１の静電破壊保護回路１において、半導体支持基板２上には酸化膜３を介してｐ−型半導体層４が形成され、これらによってＳＯＩ基板が構成されている。ｐ−型半導体層４の表面には部分的にｎウェル領域５が形成されており、さらにこのｎウェル領域５の表面にはｐ＋＋アノード領域６およびｎ＋＋コンタクト領域７が隣接して形成されている。ｐ＋＋アノード領域６およびｎ＋＋コンタクト領域７は共にアノード電極８に接続されている。
【００１７】
さらに、ｐ−型半導体層４の表面にはｎウェル領域５から所定距離だけ離れて部分的にｐウェル領域９が形成されており、このｐウェル領域９の表面にはｎ＋＋ドレイン領域１０およびｎ＋＋ソース領域１１が形成されている。ｎ＋＋ドレイン領域１０およびｎ＋＋ソース領域１１に挟まれたｐウェル領域９の表面にはゲート酸化膜１２を介してゲート電極１３が形成されている。ｎ＋＋ドレイン領域１０、ｎ＋＋ソース領域１１およびゲート電極１３によって絶縁ゲート型トランジスタであるｎチャネルＭＯＳＦＥＴ１４が構成されている。
【００１８】
また、ｐウェル領域９にはｎ＋＋ソース領域１１に隣接してｐ＋＋コンタクト領域１５が形成され、ｎ＋＋ソース領域１１およびｐ＋＋コンタクト領域１５は共にカソード電極１６に接続されている。ｐウェル領域９内であってｎ＋＋ソース領域１１およびｐ＋＋コンタクト領域１５の下方にはｐ＋領域１７が形成されており、ｎ＋＋ソース領域１１直下のｐウェル領域９との間の抵抗を低減している。
【００１９】
アノード電極８とカソード電極１６の間には分圧抵抗１８，１９が直列接続され、この分圧抵抗１８，１９の接続点にゲート電極１３が接続されている。ゲート電極１３とカソード電極１６の間にはゲート酸化膜１２を保護する目的でツェナーダイオード２０が接続されている。これらの分圧抵抗１８，１９およびツェナーダイオード２０は寄生効果を避けるため、シリコン（Ｓｉ）表面に形成された厚い酸化膜上のポリＳｉで形成することが望ましい。
【００２０】
アノード端子Ａおよびカソード端子Ｋは保護対象の半導体素子や回路に並列接続される。
静電破壊保護回路１には、さらに図１に点線で示したような寄生回路が形成されている。静電破壊保護回路１に形成された第１のｎｐｎトランジスタであるｎｐｎトランジスタ２１は、エミッタがｎ＋＋ソース領域１１に、コレクタがｎウェル領域５にそれぞれ接続され、ベース−エミッタ間にショート抵抗２３が接続されている。また、静電破壊保護回路１に形成された第２のｎｐｎトランジスタであるｎｐｎトランジスタ２２は、エミッタがｎ＋＋ドレイン領域１０に、コレクタがｎウェル領域５にそれぞれ接続され、また、２つのｎｐｎトランジスタ２１，２２のベース間にはショート抵抗２４が接続されている。本実施例１では、ｎｐｎトランジスタ２１はｎ＋＋ソース領域１１、ｐ−型半導体層４（またはｐウェル領域９）およびｎウェル領域５から構成され、ｎｐｎトランジスタ２２はｎ＋＋ドレイン領域１０、ｐ−型半導体層４（またはｐウェル領域９）およびｎウェル領域５から構成されている。また、ショート抵抗２３，２４はそれぞれｎ＋＋ソース領域１１、ｎ＋＋ドレイン領域１０下のｐウェル抵抗である。
【００２１】
また、静電破壊保護回路１は、第１のｐｎｐトランジスタ（トランジスタ記号は図示せず）を有している。本実施例１では、このｐｎｐトランジスタは、ｐ−型半導体層４（またはｐウェル領域９）、ｎウェル領域５およびｐ＋＋アノード領域６から構成される。
【００２２】
図２は第１の実施例の静電破壊保護回路の等価回路図である。この図２には、図１で図示を省略したｐｎｐトランジスタ２５、およびｐｎｐトランジスタ２５のベース−エミッタ間に接続されるショート抵抗２６も図示している。
【００２３】
ｐｎｐトランジスタ２５のエミッタはアノード端子Ａに接続され、そのベース−エミッタ間にはショート抵抗２６が接続されている。ショート抵抗２６はｐ＋＋アノード領域６直下のｎウェル領域５の抵抗に相当する。ｐｎｐトランジスタ２５のベースはｎｐｎトランジスタ２１，２２のコレクタに接続され、ｐｎｐトランジスタ２５のコレクタはｎｐｎトランジスタ２２のベースとショート抵抗２４に接続されている。
【００２４】
アノード端子Ａ−カソード端子Ｋ間には分圧抵抗１８，１９の接続点にｎチャネルＭＯＳＦＥＴ１４のゲートが接続されており、そのドレインはｎｐｎトランジスタ２２のエミッタに、そのソースはカソード端子Ｋに接続されている。ここで、図２に示したｎチャネルＭＯＳＦＥＴ１４のゲートは図１のゲート電極１３に、ドレインは図１のｎ＋＋ドレイン領域１０に、ソースは図１のｎ＋＋ソース領域１１にそれぞれ対応している。また、ゲート−カソード端子Ｋ間にはツェナーダイオード２０が接続されている。
【００２５】
ｎｐｎトランジスタ２１のベース−エミッタ間にはショート抵抗２３が接続されている。そして、直列接続されたショート抵抗２３，２４は、もう一方のｎｐｎトランジスタ２２のベース−エミッタ間ショート抵抗となっている。
【００２６】
このように、静電破壊保護回路１では、ｎｐｎトランジスタ２１およびｐｎｐトランジスタ２５を用いて第１のサイリスタが構成され、もう一方のｎｐｎトランジスタ２２とｐｎｐトランジスタ２５を用いて第２のサイリスタが構成されている。
【００２７】
以下、上記図１および図２に示した構成の静電破壊保護回路１の動作について説明する。
まず、静電破壊保護回路１に静電気による高電圧が印加されていない通常状態では、アノード電極８とカソード電極１６の間には、例えば１０Ｖ程度の通常の電源電圧あるいは信号電圧しか印加されない。そのためゲート電極１３には分圧抵抗１８，１９により分圧された低い電圧しか印加されない。この電圧がｎチャネルＭＯＳＦＥＴ１４のゲート閾値に対して十分低い電圧になるように分圧抵抗１８，１９の値を設定しておけば、通常状態でｎチャネルＭＯＳＦＥＴ１４がオンすることはない。
【００２８】
この場合、ｎ＋＋ソース領域１１、ｐ−型半導体層４（またはｐウェル領域９）およびｎウェル領域５で構成されるｎｐｎトランジスタ２１のベース−エミッタ間はショート抵抗２３で短絡されている。ショート抵抗２３の抵抗値は、ｐ＋領域１７の抵抗が十分低い場合には、ｐ＋領域１７に囲まれていないｎ＋＋ソース領域１１直下の非常に短い領域におけるｐウェル抵抗となり、十分小さい。そのため、ｎｐｎトランジスタ２１の電流増幅率αnpnは非常に小さい。
【００２９】
その際、ｐ＋＋アノード領域６、ｎウェル領域５およびｐ−型半導体層４（またはｐウェル領域９）で構成されるｐｎｐトランジスタ２５の電流増幅率αpnpを第１のサイリスタがラッチアップしない条件であるαnpn＋αpnp＜１となるよう設計しておけば、通常状態ではｐ＋＋アノード領域６、ｎウェル領域５、ｐ型半導体層４（またはｐウェル領域９）、ｎ＋＋ソース領域１１で構成されるｐｎｐｎ型の第１のサイリスタがラッチアップすることはない。
【００３０】
次いで、アノード端子Ａ−カソード端子Ｋ間に、アノード端子Ａ側が正になるような静電気による高電圧（例えば１００Ｖ）が印加される場合を考える。この場合、所定の電圧以上で分圧抵抗１８，１９によって分圧された電圧がｎチャネルＭＯＳＦＥＴ１４のゲート閾値以上になるように分圧抵抗１８，１９の大きさを設計しておけば、高電圧が印加されるとｎチャネルＭＯＳＦＥＴ１４はオンし、それまでフローティング状態であったｎ＋＋ドレイン領域１０即ちｎｐｎトランジスタ２２のエミッタがｎ＋＋ソース領域１１に接続される。ｎｐｎトランジスタ２２のベース−エミッタ間のショート抵抗２３，２４は、ｎｐｎトランジスタ２１のベース−エミッタ間のショート抵抗２３に比較して大きいため、ｎｐｎトランジスタ２２の電流増幅率αnpnは大きく、容易に第２のサイリスタがラッチアップするαnpn＋αpnp＞１の条件を満足させることができるようになる。
【００３１】
なお、ｐｎｐトランジスタ２５の電流増幅率αpnpは、ｐ＋＋アノード領域６直下のｎウェル領域５の抵抗によって制御できるので、ｎウェル領域５の濃度および深さとｐ＋＋アノード領域６の長さを適当な値にすることにより制御可能である。また、ｐ＋＋アノード領域６およびｎ＋＋コンタクト領域７の位置関係は、電流増幅率αnpnの値が１に近い場合は逆転していてもよい。
【００３２】
上記のように、第２のサイリスタがラッチアップし易い条件でアノード端子Ａ−カソード端子Ｋ間に静電気による高電圧が印加されると、ｄＶ／ｄｔによる変位電流またはｎウェル領域５−ｐ型半導体層４間接合のブレークダウンに伴うアバランシェ電流をトリガとして第２のサイリスタがラッチアップする。そして、アノード端子Ａ−カソード端子Ｋ間のインピーダンスが低くなって電流が増加することにより静電気のエネルギーが吸収され、並列接続された半導体素子や回路を静電気による過電圧破壊から保護することができる。
【００３３】
さらに、静電気のエネルギーがアノード端子Ａ−カソード端子Ｋ間に流れる電流により吸収され、再びアノード電圧が低下すると、ｎチャネルＭＯＳＦＥＴ１４はオフし、ｎｐｎトランジスタ２２のエミッタが再びフローティング状態になるため、第２のサイリスタの保持電流が上昇し、第２のサイリスタはラッチアップ状態を維持できなくなりオフ状態になる。したがって、静電気サージがなくなれば通常状態に復帰することが可能になる。
【００３４】
また、アノード端子Ａ−カソード端子Ｋ間に逆の電圧が印加された場合は、図１に示したｐ＋＋コンタクト領域１５、ｐ＋領域１７、ｐウェル領域９、ｐ−型半導体層４、ｎウェル領域５、ｎ＋＋コンタクト領域７を経由してｐｎ接合の順方向電流が流れるため、両端子間のインピーダンスは低く、並列接続された半導体素子や回路等を静電気から保護することができる。
【００３５】
以上述べたように、静電破壊保護回路１には、ｐｎｐトランジスタ２５および電流増幅率αnpnの小さいｎｐｎトランジスタ２１で構成される容易にラッチアップしない第１のサイリスタと、ｐｎｐトランジスタ２５および電流増幅率αnpnの大きいｎｐｎトランジスタ２２で構成される容易にラッチアップする第２のサイリスタとが含まれている。これら２つの第１，第２のサイリスタはｐｎｐトランジスタ２５を共用している。ｎチャネルＭＯＳＦＥＴ１４は、アノード端子Ａ−カソード端子Ｋ間に印加される静電気の電圧に応じて、電流増幅率αnpnの大きいｎｐｎトランジスタ２２のエミッタをカソード端子Ｋに接続または開放する。それにより、第２のサイリスタのラッチアップの容易さを制御している。なお、第１のサイリスタは、寄生的に回路構成として含まれるがラッチアップはしない。
【００３６】
このように、静電破壊保護回路１では、アノード端子Ａ−カソード端子Ｋ間の印加電圧に応じて第２のサイリスタを制御するので、電源電圧印加時の静電気による高電圧に対しても半導体素子や回路等の保護対象を有効に保護することができる。さらに、静電破壊保護回路１では、ベース−エミッタ間ショート抵抗の大きなｎｐｎトランジスタ２２をｎチャネルＭＯＳＦＥＴ１４を接続して制御するので、より小さな面積で静電破壊保護回路１が構成される。したがって、電源電圧が印加されているか否かに関わらず、動作抵抗が低く小面積のサイリスタを有する静電破壊保護回路１による半導体素子や回路の過電圧破壊からの保護が実現される。
【００３７】
なお、図１において、ｎウェル領域５、ｐウェル領域９が形成されているため、このような場合にはｐ−型半導体層４に代えてｎ型半導体層を用いても同様の効果を得ることができる。
【実施例２】
【００３８】
図３は本発明の静電破壊保護回路の第２の実施例の一部断面図である。ただし、図３では図１に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【００３９】
図３に示す静電破壊保護回路３０が図１に示した静電破壊保護回路１と異なる点は、ｎウェル領域５ａがｐウェル領域９を包含するように形成されている点、およびｐ−型半導体層４がカソード電極３１を介してカソード端子Ｋに接続されている点である。
【００４０】
これにより、実施例１の静電破壊保護回路１では耐圧を決める接合がｎウェル領域５とｐ−型半導体層４の間であったのに対し、本実施例２の静電破壊保護回路３０では耐圧を決める接合がｎウェル領域５ａ−ｐウェル領域９間の接合になる。その他の構成は実施例１の静電破壊保護回路１と同じである。
【００４１】
また、本実施例２の静電破壊保護回路３０の回路図は、図２に示した実施例１の静電破壊保護回路１の回路図と同じであり、その動作および効果も実施例１の静電破壊保護回路１と同じになる。
【実施例３】
【００４２】
図４は本発明の静電破壊保護回路の第３の実施例の一部断面図である。ただし、図４では、図１に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【００４３】
図４に示す静電破壊保護回路４０が図１に示した静電破壊保護回路１と異なる点は、ＳＯＩ基板ではなく通常のｐ−型半導体基板４１が用いられている点、ｐウェル領域９ａがｎ＋＋ドレイン領域１０の途中まで形成されている点、分圧抵抗１８の代わりに定電圧ダイオードアレイ４２が用いられている点、分圧抵抗１９の代わりに比較的高い抵抗を持つ放電抵抗４３が用いられている点、および定電圧ダイオードアレイ４２と放電抵抗４３の間に放電防止ダイオード４４が接続されている点である。その他の構成は実施例１の静電破壊保護回路１と同様である。
【００４４】
図５は第３の実施例の静電破壊保護回路の等価回路図である。ただし、図５では、図２および図４に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。この図５には、図４では図示を省略しているｎｐｎトランジスタ２１，２２、ショート抵抗２３，２４、ｐｎｐトランジスタ２５およびショート抵抗２６も図示している。これらの接続関係は、実施例１の静電破壊保護回路１の場合と同じである。
【００４５】
図４および図５に示した構成の静電破壊保護回路４０のように、本発明は実施例１で述べたＳＯＩ基板を用いる場合のほか、通常のｐ型半導体基板４１を用いる場合にも同様に適用できる。
【００４６】
また、ｎ＋＋ドレイン領域１０の一部をｐウェル領域９ａ外に形成することにより、ｎ＋＋ドレイン領域１０直下の抵抗、即ちｎｐｎトランジスタ２２のベース−エミッタ間ショート抵抗の一部であるショート抵抗２４を大きくすることができる。これにより、短いｎ＋＋ドレイン領域１０で高い電流増幅率αnpnを得ることが可能になる。
【００４７】
さらに、静電破壊保護回路４０では、実施例１で述べた分圧抵抗１８，１９に代え、定電圧ダイオードアレイ４２および放電抵抗４３によってｎチャネルＭＯＳＦＥＴ１４のゲート電圧を決定するようにしている。これにより、ｎチャネルＭＯＳＦＥＴ１４のゲート充電時間を短縮し、第２のサイリスタのラッチアップが遅れることによってアノード端子Ａ−カソード端子Ｋ間のインピーダンスが十分下がらずに静電破壊保護回路が単に定電圧ダイオードとして動作してしまいアノード電位の上昇を十分抑えられない、といった状況の発生を回避することが可能になる。
【００４８】
さらに、静電破壊保護回路４０では、アノード端子Ａ−ゲート電極１３間に放電防止ダイオード４４を配置し、ゲート電極１３−カソード端子Ｋ間に放電抵抗４３を配置している。これにより、第２のサイリスタがラッチアップした状態でアノード電圧が低下し、ｎチャネルＭＯＳＦＥＴ１４のゲート電圧が低下してインピーダンスが上昇するのを抑えられるようになっている。したがって、ゲート電圧は一定期間保持され、静電気サージが印加されている期間は継続してアノード端子Ａ−カソード端子Ｋ間のインピーダンスが低い値に維持されるようになる。
【００４９】
なお、このような静電破壊保護回路４０において、定電圧ダイオードアレイ４２、放電抵抗４３、放電防止ダイオード４４およびツェナーダイオード２０は、寄生効果を避けるためＳｉ表面に形成された厚い酸化膜上のポリＳｉで形成することが望ましい。
【実施例４】
【００５０】
図６は本発明の静電破壊保護回路の第４の実施例の一部断面図である。ただし、図６では、図４に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【００５１】
図６に示す静電破壊保護回路５０が実施例３の図４に示した静電破壊保護回路４０と異なる点は、ゲート電極１３が薄いゲート酸化膜１２上ではなく厚いＬＯＣＯＳ（Local Oxidation Of Silicon）酸化膜５１上に形成されている点、ゲート電極１３に高い電圧が印加された場合に直下に形成される反転層とｎ＋＋ドレイン領域１０およびｎ＋＋ソース領域１１を電気的に接続するためのｎ＋ドレインオフセット５２およびｎ＋ソースオフセット５３が形成されて絶縁ゲート型トランジスタである高閾値ｎチャネルＭＯＳＦＥＴ５４が形成されている点、定電圧ダイオードアレイ４２がなく、さらに放電抵抗４３とアノード端子Ａの間に放電防止ダイオード４４に代えて放電防止ダイオードアレイ５５が接続されている点、およびツェナーダイオード２０が設けられていない点である。その他の構成は実施例３の静電破壊保護回路４０と同様である。
【００５２】
図７は第４の実施例の静電破壊保護回路の等価回路図である。ただし、図７では、図５および図６に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。この図７には、図６では図示を省略しているｎｐｎトランジスタ２１，２２、ショート抵抗２３，２４、ｐｎｐトランジスタ２５およびショート抵抗２６も図示している。これらの接続は、実施例１の静電破壊保護回路１の場合と同様にして行われる。
【００５３】
また、図７において、高閾値ｎチャネルＭＯＳＦＥＴ５４のゲート−カソード端子Ｋ間には放電抵抗４３が接続され、ゲート−アノード端子Ａ間には放電防止ダイオードアレイ５５が接続されている。高閾値ｎチャネルＭＯＳＦＥＴ５４のドレインはｎｐｎトランジスタ２２のエミッタに、そのソースはカソード端子Ｋにそれぞれ接続されている。ここで、図７に示した高閾値ｎチャネルＭＯＳＦＥＴ５４のゲートは図６のゲート電極１３に、ドレインは図６のｎ＋＋ドレイン領域１０に、ソースは図６のｎ＋＋ソース領域１１にそれぞれ対応している。
【００５４】
図６および図７に示した構成の静電破壊保護回路５０のように、ゲート電極１３を厚いＬＯＣＯＳ酸化膜５１上に形成することにより、アノード電圧を分圧抵抗を介さず直接ゲート電極１３に印加することが可能となり、ゲート容量が低いこともあり、高速で高閾値ｎチャネルＭＯＳＦＥＴ５４をオンすることができるようになる。それにより、第２のサイリスタのラッチアップが遅れることによってアノード端子Ａ−カソード端子Ｋ間のインピーダンスが十分下がらず静電破壊保護回路が単に定電圧ダイオードとして動作してしまいアノード電位の上昇を十分抑えられない、といった状況の発生を回避することが可能になる。
【００５５】
なお、この静電破壊保護回路５０では、ゲート電極１３に印加される電圧が高いため、放電防止ダイオードを複数直列に接続して放電防止ダイオードアレイ５５としているが、高耐圧のダイオードが適用できるのであれば１個でもよい。また、ツェナーダイオード２０も同じ理由から設けられていないが、ＬＯＣＯＳ酸化膜５１が比較的薄い場合など、酸化膜を保護したい場合には、高耐圧のツェナーダイオードまたは直列に接続した複数のツェナーダイオードによって保護を行ってもよい。さらに、高閾値ｎチャネルＭＯＳＦＥＴ５４のゲート容量は非常に小さいため、放電防止ダイオードアレイ５５の漏れ電流によって比較的短時間でゲートチャージが放電するため、放電抵抗４３を設けない構成とすることも可能である。
【実施例５】
【００５６】
図８は本発明の静電破壊保護回路の第５の実施例の一部断面図である。ただし、図８では、図１に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【００５７】
図８に示す静電破壊保護回路６０が実施例１の図１に示した静電破壊保護回路１と異なる点は、カソード側のｎチャネルＭＯＳＦＥＴ１４に代えて、アノード側にｐ＋＋ソース領域６１、ｐ＋＋ドレイン領域６２、ゲート電極６３で構成される絶縁ゲート型トランジスタであるｐチャネルＭＯＳＦＥＴ６４が形成されている点である。そして、それに伴いアノード側にゲート電極６３の保護のためのツェナーダイオード６５が接続されている。アノード電極８とカソード電極１６の間には分圧抵抗６６，６７が接続され、この分圧抵抗６６，６７の接続点にゲート電極６３が接続されている。さらに、アノード側にはｐ＋＋ソース領域６１およびこれに隣接するｎ＋＋コンタクト領域７の下方にｎ＋領域６８が形成されている。ｎ＋領域６８は、図１に示した静電破壊保護回路１におけるｐ＋領域１７と同様、ｎｐｎトランジスタのベース−エミッタ間ショート抵抗を小さくするためのものである。また、カソード側にはｐ＋＋コンタクト領域１５に隣接してｎ＋＋カソード領域６９が形成されている。
【００５８】
図９は第５の実施例の静電破壊保護回路の等価回路図である。ただし、図９では、図２および図８に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。この図９には、図８では図示を省略しているｎｐｎトランジスタ２１、ショート抵抗２３、第１，第２のｐｎｐトランジスタ２５，７０、ショート抵抗２６，７１も図示している。
【００５９】
図９において、ｐｎｐトランジスタ２５のエミッタはアノード端子Ａに接続され、ベース−エミッタ間にはショート抵抗２６が接続されている。２つのｐｎｐトランジスタ２５，７０のコレクタはｎｐｎトランジスタ２１のベースに接続され、さらに、ｐｎｐトランジスタ２５のベースはショート抵抗７１を介してｐｎｐトランジスタ７０ののベースへ、ｐｎｐトランジスタ７０のベースは、ｎｐｎトランジスタ２１のコレクタに接続されている。
【００６０】
アノード端子Ａ−カソード端子Ｋ間には分圧抵抗６６，６７の接続点にゲートを設けたｐチャネルＭＯＳＦＥＴ６４が接続されており、そのドレインはｐｎｐトランジスタ７０のエミッタに、そのソースはアノード端子Ａにそれぞれ接続されている。また、ゲート−アノード端子Ａ間にはツェナーダイオード６５が接続されている。ここで、図９に示したｐチャネルＭＯＳＦＥＴ６４のゲートは図８のゲート電極６３に、ソースは図８のｐ＋＋ソース領域６１に、ドレインは図８のｐ＋＋ドレイン領域６２にそれぞれ対応している。
【００６１】
ｎｐｎトランジスタ２１のベース−エミッタ間にはショート抵抗２３が接続され、直列接続されたショート抵抗２６，７１は、ｐｎｐトランジスタ７０のベース−エミッタ間ショート抵抗となっている。
【００６２】
このように、静電破壊保護回路６０では、ｎｐｎトランジスタ２１およびｐｎｐトランジスタ２５を用いて第１のサイリスタが構成され、もう一方のｐｎｐトランジスタ７０とｎｐｎトランジスタ２１を用いて第２のサイリスタが構成されている。
【００６３】
実施例１〜４では図２，図５および図７に示したようにカソード側のｎｐｎトランジスタ２２を制御していたのに対し、実施例５では図９に示したようにアノード側のｐｎｐトランジスタ７０を制御することによって第２のサイリスタのトリガ電流と保持電流を変えている。実施例１〜５は、アノード側に高電圧が印加された場合にトリガ電流を低下させてラッチアップを容易にし、高電圧が取り除かれた時点で保持電流を大きくしてラッチアップ状態から通常状態に戻り易くする点は同様である。
【実施例６】
【００６４】
図１０は本発明の静電破壊保護回路の第６の実施例の一部断面図である。ただし、図１０では、図８に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【００６５】
図１０に示す静電破壊保護回路８０は、上記図８に示した実施例５の静電破壊保護回路６０を、ＳＯＩ基板に代えてｐ型半導体基板８１を用い、縦型に構成したものである。ｐ型半導体基板８１の一方の面側には上記図８に示したアノード側の構造と同じ構造が形成され、ｐ型半導体基板８１の他方の面側にはｎ＋カソード領域６９ａとカソード電極１６ａが形成されている。
【００６６】
本実施例６の静電破壊保護回路８０の回路図は、図９に示した実施例５の静電破壊保護回路６０の回路図と同じであり、その動作および効果も実施例５の静電破壊保護回路１と同様になる。
【実施例７】
【００６７】
図１１は本発明の静電破壊保護回路の第７の実施例の一部断面図である。ただし、図１１では、図１および図８に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【００６８】
実施例７の静電破壊保護回路９０は、アノード側にｐチャネルＭＯＳＦＥＴ６４が形成された実施例５の静電破壊保護回路６０のカソード側に、さらに、実施例１で述べたｎチャネルＭＯＳＦＥＴ１４が形成された構造を有している。ただし、ｐウェル領域９ｂはゲート電極１３直下のｎ＋＋ドレイン領域１０とｎ＋＋ソース領域１１の間まで形成されており、これにより、ｎ＋＋ドレイン領域１０直下の抵抗を大きくしてｎ＋＋ドレイン領域１０を短くすることが可能になっている。
【００６９】
図１２は第７の実施例の静電破壊保護回路の等価回路図である。ただし、図１２では、図２，図９および図１１に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。この図１２には、図１１では図示を省略しているｎｐｎトランジスタ２１，２２、ショート抵抗２３，２４、ｐｎｐトランジスタ２５，７０、ショート抵抗２６，７１も図示している。
【００７０】
図１２において、ｐｎｐトランジスタ２５のエミッタはアノード端子Ａに接続され、そのベース−エミッタ間にはショート抵抗２６が接続されている。ｐｎｐトランジスタ２５，７０のコレクタは、ショート抵抗２４を介したｎｐｎトランジスタ２１のベースとｎｐｎトランジスタ２２のベースに接続され、さらに、ｐｎｐトランジスタ２５のベースは、ショート抵抗７１を介してｐｎｐトランジスタ７０のベースへ、ｐｎｐトランジスタ７０のベースは、ｎｐｎトランジスタ２１，２２のコレクタに接続されている。
【００７１】
アノード端子Ａ−カソード端子Ｋ間には分圧抵抗１９，６６，６７が接続され、ｎチャネルＭＯＳＦＥＴ１４のゲートは分圧抵抗１９，６６の接続点に、ｐチャネルＭＯＳＦＥＴ６４のゲートは分圧抵抗６６，６７の接続点にそれぞれ接続されている。ｎチャネルＭＯＳＦＥＴ１４のドレインはｎｐｎトランジスタ２２のエミッタに、ソースはカソード端子Ｋに接続されている。ｐチャネルＭＯＳＦＥＴ６４のドレインはｐｎｐトランジスタ７０のエミッタに、ソースはアノード端子Ａに接続されている。ここで、図１２に示したｎチャネルＭＯＳＦＥＴ１４のゲートは図１１のゲート電極１３に、ドレインは図１１のｎ＋＋ドレイン領域１０に、ソースは図１１のｎ＋＋ソース領域１１にそれぞれ対応している。また、図１２に示したｐチャネルＭＯＳＦＥＴ６４のゲートは図１１のゲート電極６３に、ソースは図１１のｐ＋＋ソース領域６１に、ドレインは図１１のｐ＋＋ドレイン領域６２にそれぞれ対応している。
【００７２】
また、ｎチャネルＭＯＳＦＥＴ１４のゲート−カソード端子Ｋ間にはツェナーダイオード２０が接続され、ｐチャネルＭＯＳＦＥＴ６４のゲート−アノード端子Ａ間にはツェナーダイオード６５が接続されている。
【００７３】
ｎｐｎトランジスタ２１、ｐｎｐトランジスタ２５のそれぞれのベース−エミッタ間にはショート抵抗２３，２６が接続される。直列接続されたショート抵抗２３，２４およびショート抵抗２６，７１はそれぞれ、ｎｐｎトランジスタ２２、ｐｎｐトランジスタ７０のベース−エミッタ間ショート抵抗となる。
【００７４】
このように、静電破壊保護回路９０では、ｎｐｎトランジスタ２１およびｐｎｐトランジスタ２５を用いて第１のサイリスタが構成され、ｎｐｎトランジスタ２２とｐｎｐトランジスタ２５、ｎｐｎトランジスタ２１とｐｎｐトランジスタ７０を用いて第２のサイリスタが構成されている。
【００７５】
図１１および図１２に示した構成の静電破壊保護回路９０では、アノード側とカソード側にそれぞれｐチャネルＭＯＳＦＥＴ６４、ｎチャネルＭＯＳＦＥＴ１４が形成されており、トリガ電流、保持電流をより大きく変化させることが可能になっている。
【実施例８】
【００７６】
図１３は本発明の静電破壊保護回路の第８の実施例の一部断面図である。ただし、図１３では、図６に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【００７７】
実施例８の静電破壊保護回路１００は、カソード側に高閾値ｎチャネルＭＯＳＦＥＴ５４が形成された実施例４の静電破壊保護回路５０のアノード側に、さらに、絶縁ゲート型トランジスタである高閾値ｐチャネルＭＯＳＦＥＴ１０１が形成された構造を有している。ただし、この静電破壊保護回路１００には、ＳＯＩ基板が用いられている。
【００７８】
アノード側の高閾値ｐチャネルＭＯＳＦＥＴ１０１は、ｐ＋＋ソース領域１０２、ｐ＋＋ドレイン領域１０３、およびゲート酸化膜としてのＬＯＣＯＳ酸化膜１０４上に形成されたゲート電極１０５から構成されている。さらに、ｐ＋＋ソース領域１０２、ｐ＋＋ドレイン領域１０３に隣接する領域には、ゲート電極１０５に高電圧が印加された場合に直下に形成される反転層とｐ＋＋ソース領域１０２およびｐ＋＋ドレイン領域１０３を電気的に接続するためのｐ＋ソースオフセット１０６およびｐ＋ドレインオフセット１０７がそれぞれ形成されている。また、ｐ＋ソースオフセット１０６の一部、ｐ＋＋ソース領域１０２およびこれに隣接するｎ＋＋コンタクト領域７の下方にはｎ＋領域１０８が形成されている。アノード端子Ａ−カソード端子Ｋ間には、放電抵抗１０９と放電防止ダイオードアレイ１１０が接続されており、これらの接続点にゲート電極１０５が接続されている。
【００７９】
カソード側の高閾値ｎチャネルＭＯＳＦＥＴ５４の構成は実施例４の静電破壊保護回路５０と同様である。
図１４は第８の実施例の静電破壊保護回路の等価回路図である。ただし、図１４では、図７および図１３に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。この図１４には、図１３では図示を省略しているｎｐｎトランジスタ２１，２２、ショート抵抗２３，２４、ｐｎｐトランジスタ２５，７０、ショート抵抗２６，７１も図示している。これらの接続は、実施例７の静電破壊保護回路９０の場合と同様にして行われる。
【００８０】
図１３および図１４に示した構成の静電破壊保護回路１００では、アノード側とカソード側にそれぞれ高閾値ｐチャネルＭＯＳＦＥＴ１０１、高閾値ｎチャネルＭＯＳＦＥＴ５４が形成されており、高速化を図れるとともに、トリガ電流、保持電流をより大きく変化させることが可能になっている。
【図面の簡単な説明】
【００８１】
【図１】本発明の静電破壊保護回路の第１の実施例の一部断面図である。
【図２】第１の実施例の静電破壊保護回路の等価回路図である。
【図３】本発明の静電破壊保護回路の第２の実施例の一部断面図である。
【図４】本発明の静電破壊保護回路の第３の実施例の一部断面図である。
【図５】第３の実施例の静電破壊保護回路の等価回路図である。
【図６】本発明の静電破壊保護回路の第４の実施例の一部断面図である。
【図７】第４の実施例の静電破壊保護回路の等価回路図である。
【図８】本発明の静電破壊保護回路の第５の実施例の一部断面図である。
【図９】第５の実施例の静電破壊保護回路の等価回路図である。
【図１０】本発明の静電破壊保護回路の第６の実施例の一部断面図である。
【図１１】本発明の静電破壊保護回路の第７の実施例の一部断面図である。
【図１２】第７の実施例の静電破壊保護回路の等価回路図である。
【図１３】本発明の静電破壊保護回路の第８の実施例の一部断面図である。
【図１４】第８の実施例の静電破壊保護回路の等価回路図である。
【図１５】従来の静電破壊保護回路の構成例である。
【符号の説明】
【００８２】
１，３０，４０，５０，６０，８０，９０，１００  静電破壊保護回路
２  半導体支持基板
３  酸化膜
４  ｐ型半導体層
５，５ａ  ｎウェル領域
６  ｐ＋＋アノード領域
７  ｎ＋＋コンタクト領域
８  アノード電極
９，９ａ，９ｂ  ｐウェル領域
１０  ｎ＋＋ドレイン領域
１１  ｎ＋＋ソース領域
１２  ゲート酸化膜
１３，６３，１０５  ゲート電極
１４  ｎチャネルＭＯＳＦＥＴ
１５  ｐ＋＋コンタクト領域
１６，１６ａ，３１  カソード電極
１７  ｐ＋領域
１８，１９，６６，６７  分圧抵抗
２０，６５  ツェナーダイオード
２１，２２  ｎｐｎトランジスタ
２３，２４，２６，７１  ショート抵抗
２５，７０  ｐｎｐトランジスタ
４１，８１  ｐ型半導体基板
４２  定電圧ダイオードアレイ
４３，１０９  放電抵抗
４４  放電防止ダイオード
５１，１０４  ＬＯＣＯＳ酸化膜
５２  ｎ＋ドレインオフセット
５３  ｎ＋ソースオフセット
５４  高閾値ｎチャネルＭＯＳＦＥＴ
５５，１１０  放電防止ダイオードアレイ
６１，１０２  ｐ＋＋ソース領域
６２，１０３  ｐ＋＋ドレイン領域
６４  ｐチャネルＭＯＳＦＥＴ
６８，１０８  ｎ＋領域
６９，６９ａ  ｎ＋＋カソード領域
１０１  高閾値ｐチャネルＭＯＳＦＥＴ
１０６  ｐ＋ソースオフセット
１０７  ｐ＋ドレインオフセット
【図１】
2005101386.tif 000003
【図２】
2005101386.tif 000004
【図３】
2005101386.tif 000005
【図４】
2005101386.tif 000006
【図５】
2005101386.tif 000007
【図６】
2005101386.tif 000008
【図７】
2005101386.tif 000009
【図８】
2005101386.tif 000010
【図９】
2005101386.tif 000011
【図１０】
2005101386.tif 000012
【図１１】
2005101386.tif 000013
【図１２】
2005101386.tif 000014
【図１３】
2005101386.tif 000015
【図１４】
2005101386.tif 000016
【図１５】
2005101386.tif 000017