(57)【要約】【課題】  特に高速なパケット信号を多くの数の並列信号に変換する場合に、並列の数以下のビット数を有する連続したパケット信号を取り扱う場合でも、並列に展開されたパケット信号のフレーム位相の同期を確立する。【解決手段】  並列に展開されたパケット信号をビットシフトする少なくとも２以上のシフトレジスタ部と、該パケット信号が有するＦＣＳ領域のＦＣＳ演算を該少なくとも２以上のシフトレジスタ部より出力される並列パケット信号間にて行うＦＣＳ演算部と、該ＦＣＳ演算部のＦＣＳ演算結果により該並列パケット信号のフレーム位相差を判定する位相差判定部と、該位相差判定部の結果により、該少なくとも２以上のシフトレジスタ部のビットシフトされた並列パケット信号からフレーム位相の合致した並列信号を選択することでフレーム位相差を吸収する位相差吸収部とを備える。【選択図】図１
2005101857.tif 000002
【特許請求の範囲】
【請求項１】
並列に展開されたパケット信号のフレーム位相の同期を確立する並列パケット信号フレーム位相同期回路において、
並列に展開されたパケット信号をビットシフトする少なくとも２以上のシフトレジスタ部と、
該パケット信号が有するＦＣＳ領域のＦＣＳ演算を、該少なくとも２以上のシフトレジスタ部より出力される並列パケット信号間にて行うＦＣＳ演算部と、
該ＦＣＳ演算部のＦＣＳ演算結果により該並列パケット信号のフレーム位相差を判定する位相差判定部と、
該位相差判定部の結果により、該少なくとも２以上のシフトレジスタ部のビットシフトされた並列パケット信号からフレーム位相の合致した並列パケット信号を選択することでフレーム位相差を吸収する位相差吸収部と、
を備えることを特徴とする並列パケット信号フレーム位相同期回路。
【請求項２】
請求項１に記載の並列パケット信号フレーム位相同期回路であって、
前記のＦＣＳ演算がパリティ演算であることを特徴とする並列パケット信号フレーム位相同期回路。
【請求項３】
請求項１に記載の並列パケット信号フレーム位相同期回路であって、
前記のＦＣＳ演算がＣＲＣ演算であることを特徴とする並列パケット信号フレーム位相同期回路。
【請求項４】
請求項１に記載の並列パケット信号フレーム位相同期回路において、
並列に展開されたパケット信号と該並列に展開されたパケット信号のフレーム先頭位置を示すタイミングパルスをビットシフトする少なくとも２以上のシフトレジスタ部と、
該少なくとも２以上のシフトレジスタ部より出力されるタイミングパルス間のフレーム位相の合致を検出するＴＰ検出部と、
該ＴＰ検出部にて検出されたタイミングパルスが正常な場合には該ＴＰ検出部の検出結果により、該ＴＰ検出部にて検出されたタイミングパルスが異常な場合には前記のＦＣＳ演算部の検出結果により前記の並列信号のフレーム位相差を判定する位相差判定部と、
を備えることを特徴とする並列パケット信号フレーム位相同期回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、並列に展開されたパケット信号のフレーム位相の同期を確立する並列パケット信号フレーム位相同期回路に関する。
【背景技術】
【０００２】
近年、インターネットが普及するにつれてＬＡＮインタフェースの伝送速度の高速化が実現され、10Gbit/secの伝送速度を有するＬＡＮインタフェース（10GbE）の実用化が始まっている。該10GbE等の高速なパケット信号を取り扱う伝送装置の開発においては、いかに低電力で機能を実現するかが課題となる。本課題を解決する一つの手法として、高速なパケット信号を並列化して低速なパケット信号に変換し処理することで低電力化を図る技術が広く使われている。
【０００３】
並列化したパケット信号を処理する場合、装置内での素子特性のばらつきや素子を搭載したプリント盤内やプリント盤間の信号伝達回路の遅延差により、並列化されたそれぞれのパケット信号間のフレーム位相、ビット位相にばらつきが発生する。
【０００４】
このようにフレーム位相、ビット位相がばらついた並列信号の位相を合わせる技術の一つとして、並列化した信号に同期パターンを挿入して送信し、受信側では挿入された同期パターンを検出することで並列化した信号のフレーム位相、ビット位相を合わせる技術がある（例えば、特許文献１参照）。
【０００５】
図３は従来の技術を説明する図（その１）であり、受信したパケット信号を並列化し、該並列化したパケット信号のフレーム先頭位置を示すタイミングパルス（以降、ＴＰと記載する。）にてフレーム位相を検出することで該並列化したパケット信号のフレーム位相を合わせる機能を示している。
【０００６】
図３を構成する機能について説明する。なお、(  )付数字もしくは(  )付数英小文字は信号を示す。１はパケット受信部であり、パケット信号(1)を受信しクロック、ＴＰを抽出する。２はＳ／Ｐ変換部であり、パケット受信部１にて抽出されたクロック(2)とパケット受信部１が出力するパケット信号(1a)のフレーム先頭位置を示すＴＰ(3)により受信したパケット信号(1a)をシリアル／パラレル変換し、並列信号(4)と該並列信号(4)のフレーム先頭位置を示すＴＰ(5a)(5b)（(5a)(5b)は同一のＴＰ。）と該並列信号(4)に同期したクロック(6a)(6b)（(6a)(6b)は同一のクロック。）を出力する。ここで、７は、該パケット受信部１、Ｓ／Ｐ変換部２にて構成され、並列信号(4)を分割した並列信号(4a)(4b)等を出力する送信部である。３ａ，３ｂは並列信号伝達部であり、該送信部７が出力する並列信号(4a)(4b)、ＴＰ(5a)(5b)、クロック(6a)(6b)を受け、該並列信号(4a)(4b)と該ＴＰ(5a)(5b)と該クロック(6a)(6b)を後段の受信部８まで伝達する。該並列信号(4)の一部である該並列信号(4a)とＴＰ(5a)とクロック(6a)は該並列信号伝達部３ａにて伝達され、残る該並列信号(4b)とＴＰ(5b)とクロック(6b)は該並列信号伝達部３ｂにて伝達される。そのため、該並列信号伝達部３ａ，３ｂは、該並列信号伝達部３ａ，３ｂでのそれぞれ異なる信号遅延を有した並列信号(4c)(4d)とＴＰ(5c)(5d)とクロック(6c)(6d)を出力する。４ａ，４ｂはクロック乗換え部であり、前記の並列信号伝達部３ａ，３ｂの出力する並列信号(4c)(4d)とＴＰ(5c)(5d)とクロック(6c)(6d)をそれぞれ受け、後で説明する読出しタイミング生成部５の生成するタイミング信号により該並列信号(4c)(4d)とＴＰ(5c)(5d)のクロックの乗換えを行う。該５は読出しタイミング生成部であり、該クロック乗換え部４ａ，４ｂに必要となる読出しタイミング信号を生成する。６は位相同期回路部であり、前記のクロック乗換え部４ａ，４ｂの出力信号である並列信号(7a)(7b)とＴＰ(8a)(8b)を受け、該ＴＰ(8a)(8b)が示す該並列信号(7a)(7b)のフレーム先頭位置をもとに該並列信号(7a)(7b)のフレーム位相を合わせ、フレーム位相同期がとれた並列信号(9)を出力する。
【０００７】
図３において、並列信号(4)を64の並列信号とした場合、回路構成等の条件より該64の並列信号(4)は32の並列信号(4a)(4b)として異なる伝達経路を有する並列信号伝達部３ａ，３ｂにてそれぞれ伝達される。そのため、並列信号(7a)と並列信号(7b)間の信号位相が異なり、クロック乗換え部４ａ，４ｂによってクロック位相は揃うがフレーム位相は数ビット異なる場合が生じる。該数ビットのフレーム位相ずれが生じた並列信号(7a)(7b)は位相同期回路部６によってフレーム位相が合わせられる。
【０００８】
図４は従来の技術を説明する図（その２）であり、図３で示した位相同期回路部６の機能を示しており、前記で説明した並列信号(7a)(7b)間の位相ずれが±１ビットまでを想定した場合を示している。
【０００９】
図４を構成する機能について説明する。１１ａ，１１ｂは３ビットのシフトレジスタである。シフトレジスタ１１ａでは入力する並列信号(11a)（図３では(7a)に当たる。）を３ビットシフトしたそれぞれの３本の信号(13a)を並列信号数だけ出力し、同様に入力するＴＰ(12a)（図３では(8a)に当たる。）を３ビットシフトしたそれぞれの３本の信号(14a)を出力する。シフトレジスタ１１ｂはシフトレジスタ１１ａと同様である。ここで、前記の並列信号(11a)(11b)（図３では(7a)(7b)に当たる。）間の位相ずれを±２ビットまで想定する場合は５ビットのシフトレジスタとなる。１２ａ，１２ｂ，１２ｃはＴＰ一致検出部である。該ビットシフトされたＴＰ(14a)(14b)は該ＴＰ一致検出部１２ａ，１２ｂ，１２ｃに入力される。ここで、該シフトレジスタ１１ａが３ビットシフトしたＴＰ(14a)の内中心の２ビットシフトされたＴＰを該ＴＰ一致検出部１２ａ，１２ｂ，１２ｃの一方の入力であるＴＰ(15a)(16a)(17a)として共通に入力する。また該ＴＰ一致検出部１２ａの他の一方の入力であるＴＰ(15b)には該シフトレジスタ１１ｂの１ビットシフトされたＴＰを、該ＴＰ一致検出部１２ｂの他の一方の入力であるＴＰ(16b)には該シフトレジスタ１１ｂの２ビットシフトされたＴＰを、該ＴＰ一致検出部１２ｃの他の一方の入力であるＴＰ(17b)には該シフトレジスタ１１ｂの３ビットシフトされたＴＰをそれぞれ入力する。１３はＴＰ位相差判定部であり、該ＴＰ一致検出部１２ａ，１２ｂ，１２ｃの検出結果によりＴＰの位相差を判定する。１４は位相差吸収部であり、該ＴＰ位相差判定部１３の判定結果に応じて、該シフトレジスタ１１ａ，１１ｂからの３ビットシフトされた並列信号から該当する並列信号を選択することで並列信号間の位相ずれを吸収する。
【００１０】
図４において、例えば、シフトレジスタ１１ａに入力される並列信号がシフトレジスタ１１ｂに入力される並列信号より１ビット進んでいれば、ＴＰ一致検出部１２ａがＴＰの位相の一致を検出する。逆に、シフトレジスタ１１ａに入力される並列信号がシフトレジスタ１１ｂに入力される並列信号より１ビット遅れていれば、ＴＰ一致検出部１２ｃがＴＰの位相の一致を検出する。例えば、シフトレジスタ１１ａに入力される並列信号とシフトレジスタ１１ｂに入力される並列信号のフレーム位相が一致していれば、ＴＰ一致検出部１２ｂがＴＰの位相の一致を検出する。
【００１１】
図５は従来の技術を説明するタイミングチャート（その１）である。(TP1)は前記図３のＴＰ(5a)(5b)を、(Data1)は前記図３の並列信号(4)（(4a)(4b)も同等なフレーム位相を有する。）を表している。(TP2)は前記図３のＴＰ(8a)を、前記図４のＴＰ(12a)を表している。(Data2)は前記図３の並列信号(7a)を、前記図４の並列信号(11a)を表している。(TP3)は前記図３のＴＰ(8b)を、前記図４のＴＰ(12b)を表している。(Data3)は前記図３の並列信号(7b)を、前記図４の並列信号(11b)を表している。(Data1)は、同期信号、各種アドレス信号、各種制御信号を収めたヘッダと、データを収めたペイロードと、パケット信号のチェック信号を収めたＦＣＳ(frame check sequence)から構成されている。(Data1)は、64の並列信号であり、該ヘッダは16オクテット（128ビット）、ペイロードは56オクテット（448ビット）、ＦＣＳは8オクテット（64ビット）としている。(Data2)、(Data3)は、(Data1)を２分割した並列信号となり、それぞれ32の並列信号であり、該ヘッダはそれぞれ64ビット、ペイロードはそれぞれ224ビット、ＦＣＳはそれぞれ32ビットとなる。(TP1)、(TP2)、(TP3)はそれぞれ(Data1)、(Data2)、(Data3)のフレームの先頭位置を示しており、(TP2)と(TP3)は１ビットだけフレーム位相がずれていることを表している。前記の図４で説明したように、該並列信号(Data2)と(Data3)は(TP2)と(TP3)の位相を比較することでフレーム位相を合わせることが可能となる。
【００１２】
図６は従来の技術を説明するタイミングチャート（その２）である。パケット信号の場合、送信するデータがない時に送信されるアイドルパケットと称される短いパケット信号や制御情報を同報送信する制御パケットと称される短いパケット信号が連続して送信される場合がある。図６は上記のように短いパケット信号、つまり、並列化する信号数、ここでは64、と同じ数のビット数のパケット信号の場合である。(Data4)はパケット信号（直列信号）であり、前記の図３の(1a)を表している。(TP4)は該パケット信号(Data4)の先頭位置を示すＴＰであり、前記の図３の(3)を表している。(Data4)は、2オクテット（16ビット）のヘッダと5オクテット（40ビット）のペイロードと1オクテット（8ビット）のＦＣＳから構成されているパケット信号が連続して受信されたことを表している。該(Data4)を受信した場合、前記の図３のＳ／Ｐ変換部２で64の並列化変換を行う場合の出力となる並列信号(4)とＴＰ(5a)(5b)は、図６の(Data5)と(TP5)のように表せる。つまり、(TP5)に示すようにＴＰが連続して発生する場合があることを表している。
【００１３】
図７は従来の技術を説明するタイミングチャート（その３）である。前記の図６で示したようにＴＰが連続して発生する場合における、図４のＴＰ一致検出部１２ａ，１２ｂ，１２ｃの動作を説明するために、ＴＰのみを記載している。
【００１４】
図７の上段の３つの信号はシフトレジスタ１１ａの３ビットシフトしたＴＰであり、２ビットシフトされたＴＰ(15a)(16a)(17a)がＴＰ一致検出部１２ａ，１２ｂ，１２ｃに共通に入力される。そして、中段の３つの信号はシフトレジスタ１１ｂの３ビットシフトしたそれぞれのＴＰ(15b)(16b)(17b)であり、それぞれがＴＰ一致検出部１２ａ，１２ｂ，１２ｃに入力される。下段の３つのＴＰはＴＰ一致検出部１２ａ，１２ｂ，１２ｃのそれぞれの出力であり、ＴＰ一致検出部１２ａ，１２ｂにＴＰ一致信号が出力される。
【特許文献１】特開２００３−２０４３１８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
以上記載したように、並列化する信号の数以下のビット数のパケット信号を連続して受信した場合、前記の図６の(TP5)、(Data5)に示したようにＴＰは連続した信号となる。そして、図７のＴＰ一致検出部１２ａ，１２ｂ，１２ｃの出力にそれぞれ示したように、複数のＴＰ一致検出部（図７の例では１２ａ，１２ｂ）にＴＰ一致検出が発生し、ＴＰ位相差の判定が困難になる。
【００１６】
本発明は、上記のように、高速信号を処理することで生じる装置の消費電力の増大や回路動作の設計マージンの減少を改善するために、パケット信号、特に高速なパケット信号を多くの数の並列信号に変換する場合に、該並列信号の数以下のビット数を有する連続したパケット信号を取り扱う場合でも、並列に展開されたパケット信号のフレーム位相の同期を確立することを可能とする並列パケット信号フレーム位相同期回路の提供を目的とする。
【課題を解決するための手段】
【００１７】
本発明は、並列に展開されたパケット信号のフレーム位相の同期を確立する並列パケット信号フレーム位相同期回路において、並列に展開されたパケット信号をビットシフトする少なくとも２以上のシフトレジスタ部と、該パケット信号が有するＦＣＳ領域のＦＣＳ演算を、該少なくとも２以上のシフトレジスタ部より出力される並列パケット信号間にて行うＦＣＳ演算部と、該ＦＣＳ演算部のＦＣＳ演算結果により該並列パケット信号のフレーム位相差を判定する位相差判定部と、該位相差判定部の結果により、該少なくとも２以上のシフトレジスタ部のビットシフトされた並列パケット信号からフレーム位相の合致した並列信号を選択することでフレーム位相差を吸収する位相差吸収部とを備えることを特徴とする並列パケット信号フレーム位相同期回路である。
【００１８】
本発明によれば、並列パケット信号のフレームの先頭位置を示すＴＰを使用することなしに、パケット信号が有するＦＣＳ領域のＦＣＳ演算を行うことで並列パケット信号のフレーム位相の同期を確立することが可能となる。
【発明の効果】
【００１９】
本発明の並列パケット信号フレーム位相同期回路は、並列化するパケット信号の数以下のビット数を有する連続したパケット信号を受信した場合でも、少なくとも２以上のシフトレジスタ部より出力される並列パケット信号間にて、パケット信号が有するＦＣＳ領域のＦＣＳ演算を行ない正しいＦＣＳ演算結果を得られることで並列パケット信号のフレーム位相の同期を確立することが可能となる。また、従来の並列パケット信号のフレームの先頭位置を示すＴＰを使用するＴＰ一致検出部を併せ持ち、並列化するパケット信号の数以下のビット数を有する連続したパケット信号を受信した場合にのみ、ＦＣＳ領域のＦＣＳ演算を行うことで並列パケット信号のフレーム位相の同期を確立し、その他の場合には従来のＴＰ一致検出部を用いて並列パケット信号のフレーム位相の同期を確立することが可能となる。
【発明を実施するための最良の形態】
【００２０】
以降、図面を併用して本発明の詳細を説明する。
【００２１】
図１は本発明の位相同期回路部を説明する図（その１）である。図４と同様に前記の図３で示した位相同期回路部６の機能を示しており、図４で説明したように、図３の並列信号(7a)(7b)間の位相ずれが±１ビットまでを想定した場合を示している。
【００２２】
図１を構成する機能について説明する。２１ａ，２１ｂは図４の１１ａ，１１ｂと同等なシフトレジスタである。シフトレジスタ２１ａでは入力する並列信号(21a)を３ビットシフトしたそれぞれの３本の信号(23)を並列信号の数だけ出力する。シフトレジスタ２１ｂはシフトレジスタ２１ａと同様である。ここで、前記の並列信号(21a)(21b)間の位相ずれを±２ビットまで想定する場合は５ビットのシフトレジスタとなる。２２ａ，２２ｂ，２２ｃはＦＣＳ演算部である。該ビットシフトされた並列信号(23)は該ＦＣＳ演算部２２ａ，２２ｂ，２２ｃに入力される。ここで、該シフトレジスタ２１ａが３ビットシフトした並列信号(23)の内中心の２ビットシフトされた並列信号を該ＦＣＳ演算部２２ａ，２２ｂ，２２ｃの一方の入力である並列信号(24a)(25a)(26a)として共通に入力する。また該ＦＣＳ演算部２２ａの他の一方の入力である並列信号(24b)には該シフトレジスタ２１ｂの１ビットシフトされた並列信号を、該ＦＣＳ演算部２２ｂの他の一方の入力である並列信号(25b)には該シフトレジスタ２１ｂの２ビットシフトされた並列信号を、該ＦＣＳ演算部２２ｃの他の一方の入力である並列信号(26b)には該シフトレジスタ２１ｂの３ビットシフトされた並列信号をそれぞれ入力する。２３は図４のＴＰ位相差判定部１３と同等な位相差判定部であり、該ＦＣＳ演算部２２ａ，２２ｂ，２２ｃの演算結果により並列信号の位相差を判定する。２４は図４の位相差吸収部１４と同等な位相差吸収部であり、該位相差判定部２３の判定結果に応じて、該シフトレジスタ２１ａ，２１ｂからの３ビットシフトされた並列信号から該当する並列信号を選択することで並列信号間の位相ずれを吸収する。
【００２３】
図１において、例えば、シフトレジスタ２１ａに入力される並列信号がシフトレジスタ２１ｂに入力される並列信号より１ビット進んでいれば、ＦＣＳ演算部２２ａが正しいＦＣＳ演算結果を検出する。逆に、シフトレジスタ２１ａに入力される並列信号がシフトレジスタ２１ｂに入力される並列信号より１ビット遅れていれば、ＦＣＳ演算部２２ｃが正しいＦＣＳ演算結果を検出する。例えば、シフトレジスタ２１ａに入力される並列信号とシフトレジスタ２１ｂに入力される並列信号のフレーム位相が一致していれば、ＦＣＳ演算部２２ｂが正しいＦＣＳ演算結果を検出する。ここで、正しいＦＣＳ演算結果とは、ＦＣＳ演算部２２ａ，２２ｂ，２２ｃに入力される並列信号のＦＣＳ演算を行うヘッダ、ペイロード、ＦＣＳに位相ずれが無いことによりＦＣＳ演算が正しい信号領域の元で演算されることをいう。
【００２４】
上記で述べたＦＣＳ演算はパリティによって演算される。もしくは、ＦＣＳ演算はＣＲＣ（cyclic redundancy check  巡回冗長検査）によって演算される。
【００２５】
図２は本発明の位相同期回路部を説明する図（その２）である。図１と同様に図３で示した位相同期回路部６の機能を示している。そして、図２は、図１に示した機能に、図４で示したＴＰ一致検出部の機能を併せ持つものである。
【００２６】
図２を構成する機能について説明する。３１ａ，３１ｂは図４の１１ａ，１１ｂと同等なシフトレジスタである。３１ａ，３１ｂは３ビットのシフトレジスタであり、シフトレジスタ３１ａでは入力する並列信号(31a)を３ビットシフトしたそれぞれの３本の信号(33)を並列信号の数だけ出力し、同様に入力するＴＰ(32a)を３ビットシフトしたそれぞれの３本の信号(34)を出力する。シフトレジスタ３１ｂはシフトレジスタ３１ａと同様である。ここで、前記の並列信号(31a)(31b)間の位相ずれを±２ビットまで想定する場合は５ビットのシフトレジスタとなる。３２ａ，３２ｂ，３２ｃはＴＰ一致検出部である。該ビットシフトされたＴＰは該ＴＰ一致検出部に入力される。ここで、該シフトレジスタ３１ａが３ビットシフトしたＴＰ(34)の内中心の２ビットシフトされたＴＰを該ＴＰ一致検出部３２ａ，３２ｂ，３２ｃの一方の入力であるＴＰ(38a)(39a)(40a)として共通に入力する。また該ＴＰ一致検出部３２ａの他の一方の入力であるＴＰ(38b)には該シフトレジスタ３１ｂの１ビットシフトされたＴＰを、該ＴＰ一致検出部３２ｂの他の一方の入力であるＴＰ(39b)には該シフトレジスタ３１ｂの２ビットシフトされたＴＰを、該ＴＰ一致検出部３２ｃの他の一方の入力であるＴＰ(40b)には該シフトレジスタ３１ｂの３ビットシフトされたＴＰをそれぞれ入力する。３３ａ，３３ｂ，３３ｃはＦＣＳ演算部であり、図１のＦＣＳ演算部２２ａ，２２ｂ，２２ｃと同等である。前記のビットシフトされた並列信号は該ＦＣＳ演算部３３ａ，３３ｂ，３３ｃに入力される。ここで、該シフトレジスタ３１ａが３ビットシフトした並列信号(33)の内中心の２ビットシフトされた並列信号を該ＦＣＳ演算部３３ａ，３３ｂ，３３ｃの一方の入力である並列信号(35a)(36a)(37a)として共通に入力する。また該ＦＣＳ演算部３３ａの他の一方の入力である並列信号(35b)には該シフトレジスタ３１ｂの１ビットシフトされた並列信号を、該ＦＣＳ演算部３３ｂの他の一方の入力である並列信号(36b)には該シフトレジスタ３１ｂの２ビットシフトされた並列信号を、該ＦＣＳ演算部３３ｃの他の一方の入力である並列信号(37b)には該シフトレジスタ３１ｂの３ビットシフトされた並列信号をそれぞれ入力する。３４は位相差判定部であり、該ＴＰ一致検出部３２ａ，３２ｂ，３２ｃの検出結果を監視し、前記の図７で示したように該ＴＰ一致検出部３２ａ，３２ｂ，３２ｃの検出結果のいずれかで複数の検出結果が得られる場合のみ、該ＦＣＳ演算部３３ａ，３３ｂ，３３ｃの演算結果により並列信号の位相差を判定する。３５は図１の位相差吸収部２４と同等な位相差吸収部であり、該位相差判定部３４の判定結果に応じて、該シフトレジスタ３１ａ，３１ｂからの３ビットシフトされた並列信号から該当する並列信号を選択することで並列信号間の位相ずれを吸収する。
【図面の簡単な説明】
【００２７】
【図１】本発明の位相同期回路部を説明する図（その１）
【図２】本発明の位相同期回路部を説明する図（その２）
【図３】従来の技術を説明する図（その１）
【図４】従来の技術を説明する図（その２）
【図５】従来の技術を説明するタイミングチャート（その１）
【図６】従来の技術を説明するタイミングチャート（その２）
【図７】従来の技術を説明するタイミングチャート（その３）
【符号の説明】
【００２８】
１    パケット受信部
２    Ｓ／Ｐ変換部
３ａ，３ｂ    並列信号伝達部
４ａ，４ｂ    クロック乗換え部
５    読出しタイミング生成部
６    位相同期回路部
７    送信部
８    受信部
１１ａ，１１ｂ，２１ａ，２１ｂ，３１ａ，３１ｂ    シフトレジスタ
１２ａ，１２ｂ，１２ｃ，３２ａ，３２ｂ，３２ｃ    ＴＰ一致検出部
１３    ＴＰ位相差判定部
１４，２４，３５    位相差吸収部
２２ａ，２２ｂ，２２ｃ，３３ａ，３３ｂ，３３ｃ    ＦＣＳ演算部
２３，３４    位相差判定部
【図１】
2005101857.tif 000003
【図２】
2005101857.tif 000004
【図３】
2005101857.tif 000005
【図４】
2005101857.tif 000006
【図５】
2005101857.tif 000007
【図６】
2005101857.tif 000008
【図７】
2005101857.tif 000009