(57)【要約】【課題】  半導体集積回路の内部回路の破壊電圧と配線抵抗に応じて作動電圧を細かく設定可能な静電放電保護素子を提供する。【解決手段】  保護対象とする内部回路３の入力ノードＮｉに接続された静電放電保護素子１ａであって、ｐ型の第１半導体領域（ウェル領域）５と、ウェル領域５の一部と接触しショットキー接合を構成し、入力ノードＮｉに接続されたサージ電流通過電極（ドレイン電極）１１と、ウェル領域５に配置されドレイン電極１１の他の一部と接触したｎ＋型の第２半導体領域（ドレイン領域）１５と、ウェル領域５にドレイン領域１５と離間して配置されたｎ＋型の第３半導体領域（ソース領域）８と、ドレイン領域１５及びソース領域８との間のウェル領域５上にウェル領域５と絶縁されて配置され接地電位に接続された制御電極（ゲート電極）１７とを備える。【選択図】      図２
2005109233.tif 000002
【特許請求の範囲】
【請求項１】
保護対象とする内部回路の入力ノードに接続された静電放電保護素子であって、
第１導電型の第１半導体領域と、
前記第１半導体領域に一部が接触してショットキー接合を構成し、前記入力ノードに接続されたサージ電流通過電極と、
前記第１半導体領域に配置され前記サージ電流通過電極の他の一部と接触した、前記第１半導体領域よりも高不純物密度の第２半導体領域と、
前記第１半導体領域に前記第２半導体領域と離間して配置された第２導電型の第３半導体領域と、
前記第２半導体領域及び前記第３半導体領域との間の前記第１半導体領域上に前記第１の半導体領域と絶縁されて配置され接地電位に接続された制御電極
とを備えることを特徴とする静電放電保護素子。
【請求項２】
前記第１半導体領域に前記第２半導体領域と離間して配置され前記サージ電流通過電極の更に他の一部と接触した、前記第１半導体領域よりも高不純物密度の第４半導体領域を更に備えることを特徴とする請求項１に記載の静電放電保護素子。
【請求項３】
保護対象とする内部回路の入力ノードに接続された静電放電保護素子であって、
第１導電型の第１半導体領域と、
前記第１半導体領域に配置され前記入力ノードに接続されたサージ電流通過電極と、
前記第１半導体領域に配置され前記サージ電流通過電極の少なくとも一部と接触した、前記第１半導体領域よりも高不純物密度の第１導電型の第２半導体領域と、
前記第１半導体領域に前記第２半導体領域と離間して配置された第２導電型の第３半導体領域と、
前記第２半導体領域及び前記第３半導体領域との間の前記第１半導体領域上に前記第１半導体領域と絶縁されて配置され接地電位に接続された制御電極
とを備えることを特徴とする静電放電保護素子。
【請求項４】
保護対象とする内部回路の入力ノードに並列接続された複数の静電放電保護素子を備える静電放電保護回路であって、前記複数の静電放電保護素子はそれぞれ、
第１導電型の第１半導体領域と、
前記第１半導体領域に配置され前記入力ノードに接続されたサージ電流通過電極と、
前記第１半導体領域に配置され前記サージ電流通過電極の少なくとも一部と接触した前記第１半導体領域よりも高不純物密度の第２半導体領域と、
前記第１半導体領域に前記第２半導体領域と離間して配置された第２導電型の第３半導体領域と、
前記第２半導体領域及び前記第３半導体領域との間の前記第１半導体領域上に前記第１半導体領域と絶縁されて配置され接地電位に接続された制御電極
とを備えることを特徴とする静電放電保護回路。
【請求項５】
前記入力ノードに接続されたパッドまでの配線抵抗が小さい前記静電放電保護素子ほど、作動電圧が順に高いことを特徴とする請求項４に記載の静電放電保護回路。
【請求項６】
前記入力ノードに接続されたパッドまでの配線抵抗が小さい前記静電放電保護素子ほど、第２導電型の前記第２半導体領域のチャネル長方向の寸法が長いことを特徴とする請求項４に記載の静電放電保護回路。
【請求項７】
半導体チップ内に、保護対象とする内部回路と、第１導電型の第１半導体領域、前記第１半導体領域に配置されたサージ電流通過電極、前記第１半導体領域に配置され前記サージ電流通過電極の少なくとも一部と接触した前記第１半導体領域よりも高不純物密度の第２半導体領域、前記第１半導体領域に前記第２半導体領域と離間して配置された第２導電型の第３半導体領域、並びに前記第２半導体領域及び前記第３半導体領域との間の前記第１半導体領域上に前記第１半導体領域と絶縁されて配置された制御電極をそれぞれ有する複数の静電放電保護素子を備える静電放電保護回路とを配置する配置手段と、
前記複数の静電放電保護素子毎に、前記サージ電流通過電極と前記内部回路の入力ノードとの間、及び前記制御電極と接地電位との間をそれぞれ配線する配線手段と、
前記複数の静電放電保護素子がそれぞれ配線された前記入力ノード間の配線抵抗をそれぞれ算出する抵抗算出手段と、
前記配線抵抗に基づいて、前記静電放電保護素子毎に前記第２半導体領域の少なくとも不純物密度及びチャネル長方向の寸法のいずれかをそれぞれ設定する拡散領域設定手段と、
前記複数の静電放電保護素子が同時に動作するか検証する検証手段
とを備えることを特徴とする静電放電保護回路設計システム。
【請求項８】
半導体チップ内に、保護対象とする内部回路と、第１導電型の第１半導体領域、前記第１半導体領域に配置されたサージ電流通過電極、前記第１半導体領域に配置され前記サージ電流通過電極の少なくとも一部と接触した前記第１半導体領域よりも高不純物密度の第２半導体領域、前記第１半導体領域に前記第２半導体領域と離間して配置された第２導電型の第３半導体領域、並びに前記第２半導体領域及び前記第３半導体領域との間の前記第１半導体領域上に前記第１半導体領域と絶縁されて配置された制御電極をそれぞれ有する複数の静電放電保護素子を備える静電放電保護回路とを配置する手順と、
前記複数の静電放電保護素子毎に、前記サージ電流通過電極と前記内部回路の入力ノードとの間、及び前記制御電極と接地電位との間をそれぞれ配線する手順と、
前記複数の静電放電保護素子がそれぞれ配線された前記入力ノード間の配線抵抗をそれぞれ算出する手順と、
前記配線抵抗に基づいて、前記静電放電保護素子毎に前記第２半導体領域の少なくとも不純物密度及びチャネル長方向の寸法のいずれかをそれぞれ設定する手順と、
前記複数の静電放電保護素子が同時に動作するか検証する手順
とを含むことを特徴とする静電放電保護回路設計方法。
【請求項９】
コンピュータに、
半導体チップ内に、保護対象とする内部回路と、第１導電型の第１半導体領域、前記第１半導体領域に配置されたサージ電流通過電極、前記第１半導体領域に配置され前記サージ電流通過電極の少なくとも一部と接触した前記第１半導体領域よりも高不純物密度の第２半導体領域、前記第１半導体領域に前記第２半導体領域と離間して配置された第２導電型の第３半導体領域、並びに前記第２半導体領域及び前記第３半導体領域との間の前記第１半導体領域上に前記第１半導体領域と絶縁されて配置された制御電極をそれぞれ有する複数の静電放電保護素子を備える静電放電保護回路とを配置する命令と、
前記複数の静電放電保護素子毎に、前記サージ電流通過電極と前記内部回路の入力ノードとの間、及び前記制御電極と接地電位との間をそれぞれ配線する命令と、
前記複数の静電放電保護素子がそれぞれ配線された前記入力ノード間の配線抵抗をそれぞれ算出する命令と、
前記配線抵抗に基づいて、前記静電放電保護素子毎に前記第２半導体領域の少なくとも不純物密度及びチャネル長方向の寸法のいずれかをそれぞれ設定する命令と、
前記複数の静電放電保護素子が同時に動作するか検証する命令
とを実行させることを特徴とする静電放電保護回路設計プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電放電破壊（ＥＳＤ）から内部回路を保護する静電放電保護技術に関し、特に、静電放電保護素子、静電放電保護回路、静電放電保護回路設計システム、静電放電保護回路設計方法及び静電放電保護回路設計プログラムに関する。
【背景技術】
【０００２】
半導体集積回路において、その半導体集積回路に接続されている周辺機器、周辺回路、及びそれを取り扱う人間に起因する静電気が原因となり、半導体集積回路の内部回路が許容できないサージが発生する。発生したサージによるサージ電流は外部端子に接続されたパッドからに流入して、内部回路を破壊する場合がある。このため、サージ電流から内部回路を保護するために、保護対象となる内部回路の入力ノードには静電放電保護装置が接続される。
【０００３】
静電放電保護装置としては、単体の静電放電保護素子、又は複数の素子からなる静電放電保護回路がある。静電放電保護素子としては、例えば、ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）が知られている。静電放電保護素子は、サージ電流がパッドから流入すると、入力ノードを介してサージ電流をドレイン側から吸収して、接地電位に接続されたソース側からサージ電流を逃がす。静電放電保護素子がオン状態となる電圧（作動電圧）は約６〜８Ｖ程度である（以下において「第１の背景技術」という。）。
【０００４】
また、静電放電保護回路として、直列接続されたダイオードからなるトリガ回路、及びサイリスタからなるクランプ回路により構成された回路が知られている。トリガ回路は、直列接続されたダイオードに耐圧以上の電圧（作動電圧）が印加されるとオン状態となり、次にクランプ回路がオン状態となりサージ電流を逃がす（以下において「第２の背景技術」という。）。
【０００５】
また、複数の静電放電保護素子を、内部回路の入力ノードに並列接続した静電放電保護回路が知られている。複数の静電放電保護素子からなる静電放電保護回路において、各静電放電保護素子間の配線抵抗によって、各静電放電保護素子毎に印加される電圧が変動する。即ち、パッドに近い静電放電保護素子ほど大電流が流れるため、熱破壊に至る可能性がある。このため、配線抵抗が均等になるように配線して、静電放電保護素子の作動後の電流集中を避ける方法（例えば、特許文献１参照。）、パッドに近いほど拡散層抵抗を増大させ、静電放電保護素子内部の電流集中を緩和する方法（例えば、特許文献２参照。）、パッドに近いほどコンタクト抵抗を増大させ、静電放電保護素子内部の電流集中を緩和する方法（例えば、特許文献３参照。）等が検討されている（以下において、「第３の背景技術群」という。）。
【特許文献１】特許第２６３６８０４号公報
【特許文献２】特願平５−２０７２１１号公報
【特許文献３】特許第３２３９９４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
第１の背景技術において、今日の内部回路を構成するＭＯＳＦＥＴのゲート絶縁膜の耐圧は６Ｖ以下である場合が多いので、静電放電保護素子の作動電圧よりも低いサージ電流が流入したときに内部回路が保護されず、破壊される場合がある。また、今日のＬＳＩの高集積化に伴い、内部回路を構成するＭＯＳＦＥＴのゲート絶縁膜は薄膜化しており、内部回路の破壊電圧に応じて、例えば１〜２Ｖ間において細かい電圧刻みで作動電圧を設定する必要がある。しかし、第１の背景技術においては細かく作動電圧を設定できず、所望の作動電圧が得られない場合がある。
【０００７】
また、第２の背景技術において、第１の背景技術における静電放電保護素子に比べて回路面積が大きくなるが、作動電圧を低減することができる。しかし、トリガ回路の作動電圧は、ダイオードの耐圧（ｐｎ接合ダイオードであれば約０．６５Ｖ程度、ショットキーダイオードであれば約０．３Ｖ程度）の整数倍の値しか設定することができない。このため、内部回路の破壊電圧に応じて細かい電圧刻みで作動電圧を設定できず、所望の作動電圧を得ることができない場合がある。更に、過大なサージ電流に耐えるために、クランプ回路のサイリスタを大面積にすると、サイリスタ内を流れる電流密度が不均一となり、局所的に電流密度が高くなった領域がジュール熱によって熱破壊を起こす恐れがある。
【０００８】
一方、第３の背景技術群において、素子内部の電流密度の分布が均一であるとみなせる程度の面積をもつ複数の静電放電保護素子を用いれば、第２の背景技術における局所的な電流の集中を防ぐことができる。しかし、上述した各静電放電保護素子に印加される電圧の変動に対する、配線抵抗が均等になるように配線する方法、パッドに近いほど半導体層抵抗を増大させる方法、パッドに近いほどコンタクト抵抗を増大させる方法は、いずれも静電放電保護素子の作動電圧を改善するものではなかった。
【０００９】
上記問題点を鑑み、本発明の目的は、半導体集積回路の内部回路の破壊電圧と配線抵抗に応じて作動電圧を細かく設定可能な静電放電保護素子、静電放電保護回路、静電放電保護回路設計システム、静電放電保護回路設計方法及び静電放電保護回路設計プログラムを提供することである。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明の第１の特徴は、保護対象とする内部回路の入力ノードに接続された静電放電保護素子であって、（イ）第１導電型の第１半導体領域と、（ロ）第１半導体領域に一部が接触してショットキー接合を構成し、入力ノードに接続されたサージ電流通過電極と、（ハ）第１半導体領域に配置されサージ電流通過電極の他の一部と接触した、第１半導体領域よりも高不純物密度の第２半導体領域と、（ニ）第１半導体領域に第２半導体領域と離間して配置された第２導電型の第３半導体領域と、（ホ）第２半導体領域及び第３半導体領域との間の第１半導体領域上に第１の半導体領域と絶縁されて配置され接地電位に接続された制御電極とを備える静電放電保護素子であることを要旨とする。
【００１１】
本発明の第２の特徴は、保護対象とする内部回路の入力ノードに接続された静電放電保護素子であって、（イ）第１導電型の第１半導体領域と、（ロ）第１半導体領域に配置され入力ノードに接続されたサージ電流通過電極と、（ハ）第１半導体領域に配置されサージ電流通過電極の少なくとも一部と接触した、第１半導体領域よりも高不純物密度の第１導電型の第２半導体領域と、（ニ）第１半導体領域に第２半導体領域と離間して配置された第２導電型の第３半導体領域と、（ホ）第２半導体領域及び第３半導体領域との間の第１半導体領域上に第１半導体領域と絶縁されて配置され接地電位に接続された制御電極とを備える静電放電保護素子であることを要旨とする。
【００１２】
本発明の第３の特徴は、保護対象とする内部回路の入力ノードに並列接続された複数の静電放電保護素子を備える静電放電保護回路であって、複数の静電放電保護素子はそれぞれ、（イ）第１導電型の第１半導体領域と、（ロ）第１半導体領域に配置され入力ノードに接続されたサージ電流通過電極と、（ハ）第１半導体領域に配置されサージ電流通過電極の少なくとも一部と接触した第１半導体領域よりも高不純物密度の第２半導体領域と、（ニ）第１半導体領域に第２半導体領域と離間して配置された第２導電型の第３半導体領域と、（ホ）第２半導体領域及び第３半導体領域との間の第１半導体領域上に第１半導体領域と絶縁されて配置され接地電位に接続された制御電極と備える静電放電保護回路であることを要旨とする。
【００１３】
本発明の第４の特徴は、（イ）半導体チップ内に、保護対象とする内部回路と、第１導電型の第１半導体領域、第１半導体領域に配置されたサージ電流通過電極、第１半導体領域に配置されサージ電流通過電極の少なくとも一部と接触した第１半導体領域よりも高不純物密度の第２半導体領域、第１半導体領域に第２半導体領域と離間して配置された第２導電型の第３半導体領域、並びに第２半導体領域及び第３半導体領域との間の第１半導体領域上に第１半導体領域と絶縁されて配置された制御電極をそれぞれ有する複数の静電放電保護素子を備える静電放電保護回路とを配置する配置手段と、（ロ）複数の静電放電保護素子毎に、サージ電流通過電極と内部回路の入力ノードとの間、及び制御電極と接地電位との間をそれぞれ配線する配線手段と、（ハ）複数の静電放電保護素子がそれぞれ配線された入力ノード間の配線抵抗をそれぞれ算出する抵抗算出手段と、（ニ）配線抵抗に基づいて、静電放電保護素子毎に第２半導体領域の少なくとも不純物密度及びチャネル長方向の寸法のいずれかをそれぞれ設定する拡散領域設定手段と、（ホ）複数の静電放電保護素子が同時に動作するか検証する検証手段とを備える静電放電保護回路設計システムであることを要旨とする。
【００１４】
本発明の第５の特徴は、（イ）半導体チップ内に、保護対象とする内部回路と、第１導電型の第１半導体領域、第１半導体領域に配置されたサージ電流通過電極、第１半導体領域に配置されサージ電流通過電極の少なくとも一部と接触した第１半導体領域よりも高不純物密度の第２半導体領域、第１半導体領域に第２半導体領域と離間して配置された第２導電型の第３半導体領域、並びに第２半導体領域及び第３半導体領域との間の第１半導体領域上に第１半導体領域と絶縁されて配置された制御電極をそれぞれ有する複数の静電放電保護素子を備える静電放電保護回路とを配置する手順と、（ロ）複数の静電放電保護素子毎に、サージ電流通過電極と内部回路の入力ノードとの間、及び制御電極と接地電位との間をそれぞれ配線する手順と、（ハ）複数の静電放電保護素子がそれぞれ配線された入力ノード間の配線抵抗をそれぞれ算出する手順と、（ニ）配線抵抗に基づいて、静電放電保護素子毎に第２半導体領域の少なくとも不純物密度及びチャネル長方向の寸法のいずれかをそれぞれ設定する手順と、（ホ）複数の静電放電保護素子が同時に動作するか検証する手順とを含む静電放電保護回路設計方法であることを要旨とする。
【００１５】
本発明の第６の特徴は、コンピュータに、（イ）半導体チップ内に、保護対象とする内部回路と、第１導電型の第１半導体領域、第１半導体領域に配置されたサージ電流通過電極、第１半導体領域に配置されサージ電流通過電極の少なくとも一部と接触した第１半導体領域よりも高不純物密度の第２半導体領域、第１半導体領域に第２半導体領域と離間して配置された第２導電型の第３半導体領域、並びに第２半導体領域及び第３半導体領域との間の第１半導体領域上に第１半導体領域と絶縁されて配置された制御電極をそれぞれ有する複数の静電放電保護素子を備える静電放電保護回路とを配置する命令と、（ロ）複数の静電放電保護素子毎に、サージ電流通過電極と内部回路の入力ノードとの間、及び制御電極と接地電位との間をそれぞれ配線する命令と、（ハ）複数の静電放電保護素子がそれぞれ配線された入力ノード間の配線抵抗をそれぞれ算出する命令と、（ニ）配線抵抗に基づいて、静電放電保護素子毎に第２半導体領域の少なくとも不純物密度及びチャネル長方向の寸法のいずれかをそれぞれ設定する命令と、（ホ）複数の静電放電保護素子が同時に動作するか検証する命令とを実行させる静電放電保護回路設計プログラムであることを要旨とする。
【発明の効果】
【００１６】
本発明によれば、半導体集積回路の内部回路の破壊電圧と配線抵抗に応じて作動電圧を細かく設定可能な静電放電保護素子、静電放電保護回路、静電放電保護回路設計システム、静電放電保護回路設計方法及び静電放電保護回路設計プログラムを提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下に図面を参照して本発明の実施の形態を説明する。図面の記載において同一あるいは類似部分には同一あるいは類似な符号を付している。ただし、図面は模式的なものであり、構成要素の厚みと幅との関係、各構成要素の厚みの比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１８】
なお、本発明の実施の形態において、「第１導電型」と「第２導電型」とは互いに反対導電型である。即ち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。以下の説明では、第１導電型がｐ型、第２導電型がｎ型の場合を説明するが、第１導電型がｎ型、第２導電型がｐ型の場合にも適用できる。
【００１９】
また、「第２半導体領域」とは、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）においてエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味する。電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）においてはソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯサイリスタ）では、アノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。「第３半導体領域」とは、ＩＧＢＴ等においては上記第２半導体領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域、ＦＥＴ，ＳＩＴにおいては上記第２半導体領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。また、ＳＩサイリスタ、ＧＴＯサイリスタでは、「第３半導体領域」は、上記第２半導体領域とはならないアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。すなわち、第２半導体領域が、エミッタ領域であれば、第３半導体領域はコレクタ領域であり、第２半導体領域がソース領域であれば、第３半導体領域はドレイン領域であり、第２半導体領域がカソード領域であれば、第３半導体領域はアノード領域を意味する。
【００２０】
また、「制御電極」は、ＩＧＢＴにおいてベース電極を意味する。ＦＥＴ、ＳＩＴ、ＳＩサイリスタやＧＴＯサイリスタでは、ゲート電極を意味する。また、「サージ電流通過電極」は、ＩＧＢＴにおいてエミッタ電極又はコレクタ電極のいずれか一方となる電極を意味する。ＦＥＴやＳＩＴにおいてはソース電極又はドレイン電極のいずれか一方となる電極を意味する。ＳＩサイリスタやＧＴＯサイリスタでは、アノード電極又はカソード電極のいずれか一方となる電極を意味する。
【００２１】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体集積回路１は、図１に示すように、保護対象とする内部回路３と、内部回路３の入力ノードＮｉにそれぞれ接続された静電放電保護素子１ａ及びパッド２を備える。内部回路３は、例えばｐチャネルＭＯＳＦＥＴ３ａ、ｎチャネルＭＯＳＦＥＴ３ｂ、・・・・・等の、種々のＬＳＩを含む。パッド２としては、例えば電源電位に接続された電源パッドや、信号を入出力する信号パッド等を用いても良い。パッド２からサージ電流が流入した場合、静電放電保護素子１が作動してサージ電流を接地電位に逃がすことにより、ＥＳＤから内部回路３を保護する。
【００２２】
静電放電保護素子１ａは、図２に示すように、ｐ型の第１半導体領域（ウェル領域）５と、ウェル領域５の一部と接触してショットキー接合を構成し、入力ノードＮｉに接続されたサージ電流通過電極（ドレイン電極）１１と、ウェル領域５に配置されドレイン電極１１の他の一部と接触したウェル領域５よりも高不純物密度のｎ＋型の第２半導体領域（ドレイン領域）１５と、ウェル領域５にドレイン領域１５と離間して配置されたｎ＋型の第３半導体領域（ソース領域）８と、ドレイン領域１５及びソース領域８との間のウェル領域５上に絶縁されて配置され接地電位に接続された制御電極（ゲート電極）１７とを備える。ウェル領域５は、ｎ型の半導体基板４に配置されている。更に、ウェル領域５とゲート電極１７との間には、ゲート絶縁膜１２が配置されている。即ち、静電放電保護素子１ａは、電子導電型のＭＯＳＦＥＴである。
【００２３】
ゲート電極１７は、ゲート絶縁膜１２上に配置されたｎ＋型のポリシリコン層１３と、ポリシリコン層１３上に配置され接地電位に接続された金属層１４を有するポリサイド構造である。また、ウェル領域５には、ソース領域８と離間してｐ＋型のウェルコンタクト領域７が配置されている。ソース領域８及びウェルコンタクト領域７には、接地電位に接続されたソース電極９及びウェル電極１０がそれぞれ配置されている。また、図２に示すように、半導体基板４表面には、ウェルコンタクト領域７と隣接する位置、ウェルコンタクト領域７とソース領域８とに挟まれた位置、及びドレイン電極１１と隣接する位置に素子分離領域（分離領域）６が、紙面垂直方向にそれぞれ配置されている。分離領域６は、図２３に示すように、静電放電保護素子１ａの周囲を囲んでいる。また、図２に示したドレイン領域１５をコレクタ、ウェル領域５をベース、ソース領域８をエミッタとした寄生バイポーラトランジスタ（ｎ＋ｐｎ＋トランジスタ）Ｑ１が構成されている。
【００２４】
ドレイン電極１１の一部は、ウェル領域５とショットキー接合を構成している。金属（ドレイン電極）１１の一部とショットキー接合を構成する半導体領域（ウェル領域）５と、金属（ドレイン電極）１１の他の一部とオーミック接合を構成する第２導電型（ｎ＋型）の高不純物密度の半導体領域（ドレイン領域）１５が形成された接合を「ハイブリッド型接合」と呼ぶ。ここで、ドレイン電極１１と接触するドレイン領域１５のチャネル長方向（紙面左右方向）の寸法ＬＮ１を調整することにより、ドレイン電極１１とウェル領域５とのショットキー接合のチャネル長方向の寸法ＬＳを調整できる。
【００２５】
ドレイン電極１１としては、ウェル領域５とショットキー接合を構成する金属性材料（ショットキー電極材料）を用いる。ショットキー電極材料としては、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、白金（Ｐｔ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、及びエルビウム（Ｅｒ）等の高融点金属やインジウム（Ｉｎ）、これらのシリサイドであるタングステンシリサイド（ＷＳｉ２）、チタンシリサイド（ＴｉＳｉ２）、モリブデンシリサイド（ＭｏＳｉ２）、白金シリサイド（ＰｔＳｉ，Ｐｔ２Ｓｉ）、コバルトシリサイド（ＣｏＳｉ２）、ニッケルシリサイド（ＮｉＳｉ）、インジウムシリサイド（ＩｎＳｉ，Ｉｎ３Ｓｉ）、及びエルビウムシリサイド（ＥｒＳｉ）等を用いることができる。ここで、静電放電保護素子１ａの作動電圧を低減するためには、ショットキー電極材料として、例えばＰｔＳｉ、Ｐｔ２Ｓｉ、ＩｎＳ及びＩｎ３Ｓｉ等の、真性フェルミ準位Ｅｉに対して低い準位にある仕事関数を有する金属性材料を用いれば良い。ドレイン電極１１の仕事関数が低い準位にあるほど、ドレイン電極１１とウェル領域５とのショットキー接合において、ドレイン電極１１側の正孔に対する障壁高さを低くすることができる。
【００２６】
一方、ソース電極９、ウェル電極１０及び金属層１４としては、例えば金（Ａｕ）やアルミニウム（Ａｌ）等の金属性材料（オーミック電極材料）を用いることが好ましい。オーミック電極材料を用いれば、ソース領域８、ウェルコンタクト領域７及びポリシリコン層１３との接触抵抗をそれぞれ低減可能である。また、ソース電極９、ウェル電極１０及び金属層１４としては、ドレイン電極１１と同様の上記金属性材料を使用しても良い。
【００２７】
半導体基板４の材料としては、例えばｎ型単結晶Ｓｉが用いられる。ウェル領域５は、半導体基板４にｐ型不純物をドープした領域である。ウェルコンタクト領域７は、ウェル領域５にｐ型不純物を高濃度にドープした、ウェル領域５に電位を伝達するための領域である。ソース領域８は、ウェル領域５にｎ型不純物をドープした領域である。また、ゲート絶縁膜１２及び分離領域６の材料としては、例えば二酸化珪素（ＳｉＯ２）等を用いることができる。
【００２８】
図１及び図２に示した静電放電保護素子１ａは、通常の動作環境ではオフ状態となっている。パッド２から正のサージ電流が流入した場合、ドレイン電極１１とウェル領域５とのショットキー接合、及びドレイン領域１５とウェル領域５との間のｎ＋−ｐ接合において逆方向バイアスとなり、ドレイン電極１１からウェル領域５へ正孔による逆方向電流（リーク電流）が流れる。ここで、ドレイン電極１１の仕事関数が低い準位にあるほど、ドレイン電極１１とウェル領域５とのショットキー接合において、ドレイン電極１１側の正孔に対する障壁高さが低くなり、リーク電流が増加する。また、ドレイン領域１５のチャネル長方向の寸法ＬＮ１が短いほど、ドレイン電極１１とウェル領域５とのショットキー接合面積が大きくなり、リーク電流が増加する。リーク電流は、ウェル領域５内をソース領域８に向かって流れる。その際、ウェル領域５が抵抗Ｒｗを有するので、ウェル領域５の電位が上昇してセルフバイアスがかかり、作動電圧に達するとドレイン領域１５をコレクタ、ウェル領域５をベース、ソース領域８をエミッタとした寄生バイポーラトランジスタＱｐが導通する。この結果、サージ電流を接地電位に逃がすことができる。
【００２９】
第１の比較例としてのｎ＋−ｐ接合型の静電放電保護素子１ｘを図２２に示す。静電放電保護素子１ｘは、ｐ型のウェル領域５にドレイン電極１１を包むようにｎ＋型のドレイン領域１５ｘが配置されている点が、図１に示した静電放電保護素子１ａに対して異なる。ドレイン領域１５ｘは、ウェル領域５とｎ＋−ｐ接合を構成している。図２２に示したパッド２から正のサージ電流が流入した場合、ｎ＋−ｐ接合型の静電放電保護素子１ｘは、図３に実線で示すようなスナップバック特性を示す。即ち、ドレイン電圧が上昇すると、図２２に示したドレイン領域１５ｘとウェル領域５とのｎ＋−ｐ接合で衝突イオン化が発生し、電子正孔対が生成する。生成した正孔（ドレイン電流）は、ウェル領域５内をソース領域８へ向かって流れ、ウェル領域５の電位が図３に実線で示すように一旦上昇する。ドレイン電圧が極大値ＶM（作動電圧）に達すると、図２２に示したドレイン領域１５ｘをコレクタ、ウェル領域５をベース、ソース領域８をエミッタとした寄生バイポーラトランジスタＱｐが導通する。この結果、ドレイン電極１１と接地電位との間の抵抗が急激に低下し、図３に実線で示すようにドレイン電圧が極少値Ｖmとなる。その後、ドレイン電流の増加と共にドレイン電圧が増加し、サージ電流を接地電位に逃がす。図２２に示したｎ＋−ｐ接合型の静電放電保護素子１ｘの降伏特性を図３に一点鎖線で示す。静電放電保護素子１ｘの作動電圧は、ｎ＋−ｐ接合におけるドレイン電流の立ち上がり部分であり、約８Ｖ程度であることが確認される。
【００３０】
また、第２の比較例として図２１に示すように、図１に示した静電放電保護素子１ａに対してドレイン領域１５を設けずに、ドレイン電極１１とウェル領域５がショットキー接合したショットキー接合型の静電放電保護素子１ｙの降伏特性を図３の太破線で示す。この第２の比較例では半導体基板４の材料としてＳｉ、ドレイン電極１１のショットキー電極材料としてＮｉＳｉを用いている。このときの作動電圧はショットキー接合におけるドレイン電流の立ち上がり部分であり、約８Ｖ程度となることが確認される。
【００３１】
また、第３の比較例として、図２２に示したショットキー接合型の静電放電保護素子１ｙの他の降伏特性を図３に細破線で示す。この第３の比較例では、半導体基板４の材料としてＳｉ、ドレイン電極１１のショットキー電極材料としてＰｔＳｉを用いている。このときの作動電圧はショットキー接合におけるドレイン電流の立ち上がり部分であり、約２Ｖ程度となることが確認される。
【００３２】
これに対して、図１に示した静電放電保護素子１ａは、ドレイン領域１５のチャネル長方向の寸法ＬＮ１を調整することにより、図２２に示したショットキー接合型の第３の比較例の作動電圧である約２Ｖ程度と、図２３に示したｎ＋−ｐ接合型の第２の比較例の作動電圧である約８Ｖ程度の間で作動電圧を細かく設定可能となる。例えば、静電放電保護素子１ａの図２３の紙面上下方向のデバイス幅Ｗを５０μｍとし、ドレイン電極１１の一部とドレイン領域１５とのショットキー接合のチャネル長方向の寸法ＬＳを０．２μｍとし、ショットキー接合面積を１０μｍとした場合の、静電放電保護素子１ａの降伏特性を図３に２点鎖線で示す。このときの作動電圧は、ショットキー接合におけるドレイン電流の立ち上がり部分であり、約４Ｖ程度となることが確認される。  
以上説明したように、図１に示した静電放電保護素子１ａによれば、ドレイン領域１５のチャネル長方向の寸法ＬＮ１を調整することにより、ドレイン電極１１の一部とウェル領域５とのショットキー接合のチャネル長方向の寸法ＬＳを調整できる。即ち、ウェル領域５とドレイン電極１１とのショットキー接合面積を任意に調整できるので、作動電圧を細かい電圧刻みで調整可能となり、所望の作動電圧を得ることができる。
【００３３】
以下に、本発明の第１の実施の形態に係る静電放電保護素子１ａの製造方法を図４〜図８を用いて説明する。
【００３４】
（イ）まず、図４（ａ）に示すように、ｎ型単結晶Ｓｉからなる半導体基板４を用意する。そして、半導体基板４上にレジスト２１を塗布して、フォトリソグラフィ技術等を用いて、レジスト２１を図４（ｂ）に示すようにパターニングする。引き続き、パターニングされたレジスト２１をマスクとして用いて、半導体基板４にボロン（Ｂ）をイオン注入し、残存したレジスト２１をレジストリムーバ等を用いて除去する。その後、熱処理することにより、図４（ｃ）に示すように半導体基板４にｐ型のウェル領域５を形成する。
【００３５】
（ロ）次に、図５（ｄ）に示すように、半導体基板４上にレジスト２２を塗布し、フォトリソグラフィ技術等を用いて、レジスト２２をパターニングする。引き続き、パターニングされたレジスト２２をマスクとして用いて、反応性イオンエッチング（ＲＩＥ）法等によりウェル領域５及び半導体基板４の一部を選択的に除去して、図５（ｅ）に示すように浅い溝（シャロートレンチ）２３ａ〜２３ｃを形成する。残存したレジスト２２はレジストリムーバ等を用いて除去される。その後、化学気相成長（ＣＶＤ）法等によりＳｉＯ２膜等の絶縁膜（図示省略）を堆積して溝２３ａ〜２３ｃを埋め込み、化学的機械研磨（ＣＭＰ）等により半導体基板４表面を平坦化して、図５（ｆ）に示すように、分離領域６を形成する。
【００３６】
（ハ）次に、半導体基板４上に熱酸化法等により絶縁膜１２ａを成長させ、図６（ｇ）に示すように、絶縁膜１２ａ上にＣＶＤ法等によりポリシリコン膜１３ａを堆積させる。そして、オキシ塩化リン（ＰＯＣｌ３）ガス中に晒すことにより、ポリシリコン膜１３ａに燐（Ｐ）を高濃度にドープする。引き続き、半導体基板４上にレジスト２４を塗布し、フォトリソグラフィ技術等を用いて、レジスト２４をパターニングする。パターニングされたレジスト２４をマスクとして用いて、ＲＩＥ法等により絶縁膜１２ａ及びポリシリコン膜１３ａの一部を選択的に除去し、図６（ｈ）に示すように、ゲート絶縁膜１２及びポリシリコン層１３を形成する。残存したレジスト２４はレジストリムーバ等を用いて除去される。
【００３７】
（ニ）次に、図６（ｉ）に示すように半導体基板４上にレジスト２５を塗布し、フォトリソグラフィ技術を用いてレジスト２５を図６（ｊ）に示すようにパターニングする。パターニングされたレジスト２５をマスクとして用いて、半導体基板４に砒素（Ａｓ）をイオン注入し、残存したレジスト２５をレジストリムーバ等を用いて除去する。その後、熱処理することにより、図７（ｋ）に示すようにｎ＋型のソース領域８及びドレイン領域１５を形成する。
【００３８】
（ホ）次に、図７（ｌ）に示すように、半導体基板４上にレジスト２６を塗布し、フォトリソグラフィ技術等を用いて、レジスト２６を図７（ｍ）に示すようにパターニングする。パターニングされたレジスト２６をマスクとして用いて、ウェル領域５にBをイオン注入し、残存したレジスト２６をレジストリムーバ等を用いて除去する。その後、熱処理することにより、図７（ｎ）に示すようにウェル領域５にｐ＋型のウェルコンタクト領域７を形成する。
【００３９】
（ヘ）次に、図８（ｏ）に示すように、ＣＶＤ法等により半導体基板４上にＳｉＯ２膜等の絶縁膜２７を堆積する。ドライエッチング法を用いてエッチバックすることにより絶縁膜２７の一部を選択的に除去し、図８（ｐ）に示すように、ゲート絶縁膜１２及びポリシリコン層１３の側面に側壁絶縁膜２７ａを形成する。
【００４０】
（ト）次に、真空蒸着法等により半導体基板４上に例えばＰｔ等の金属膜２９を図８（ｑ）に示すように堆積し、熱処理により金属膜２９のＰｔと半導体基板４のＳｉを半導体基板４側で反応させる。この結果、ウェルコンタクト領域７、ソース領域８、ポリシリコン層１３、及びウェル領域５表面に、金属シリサイド膜からなるウェル電極１０、ソース電極９、金属層１４、ドレイン電極１１がそれぞれ形成される。その後、フッ酸（ＨＦ）等を用いて、未反応の金属膜２９を図８（ｒ）に示すように除去する。
【００４１】
上述したような手順で、図１に示した静電放電保護素子１ａが実現される。その後、静電放電保護素子１ａのドレイン電極１１がパッド２及び内部回路３に配線を介して接続され、ウェル電極１０、ソース電極９、ゲート電極１７が接地電位にそれぞれ接続される。なお、説明した手順は一例であり、他の手順によっても図１に示した静電放電保護素子１ａを実現できるのは勿論のことである。
【００４２】
また、ウェル電極１０、ドレイン電極１１、ソース電極９、及びゲート電極１７としてＷ、Ｔｉ、Ｍｏ、Ｐｔ、Ｃｏ、Ｎｉ、及びＥｒ等の高融点金属やＩｎを単体で用いる場合には、サリサイド工程は行わずに、図７（ｎ）に示した半導体基板４上にウェルコンタクト領域７、ソース領域８、ポリシリコン層１３及びドレイン側のドレイン領域１５及びウェル領域５の表面にリフトオフ法等によりＷ、Ｔｉ、Ｍｏ、Ｐｔ、Ｃｏ、Ｎｉ、及びＥｒ等の高融点金属やＩｎを選択的に形成すれば良い。
【００４３】
また、サリサイド工程を行いドレイン電極１１のみを形成し、リフトオフ法等を用いた他の工程で、ドレイン電極１１のショットキー電極材料と異なるオーミック電極材料を使用してウェル電極１０、ソース電極９、及びゲート電極１７を形成しても良い。
【００４４】
（第１の変形例）
本発明の第１の実施の形態の第１の変形例に係る静電放電保護素子１ｂは、図９に示すように、ドレイン領域１５と離間してウェル領域５に配置された、ドレイン電極１１の他の一部とオーミック接合を構成するｎ＋型の第４の半導体領域（ドレイン領域）１５ａを更に備える点が、図１に示した静電放電保護素子１ａに対して異なる。ドレイン電極１１の一部は、ドレイン領域１５，１５ａ間の領域でウェル領域５とショットキー接合を構成している。ドレイン電極１１とそれぞれ接触するドレイン領域１５，１５ａのチャネル長方向（紙面左右方向）の寸法ＬＮ１，ＬＮ２を調整することにより、ドレイン電極１１とウェル領域５とのショットキー接合のチャネル長方向の寸法ＬＳを調整できる。他の構成は、図１に示した静電放電保護素子１ａと実質的に同様であるので、重複した説明を省略する。
【００４５】
図８に示した静電放電保護素子１ｂにおいて、パッド２から正のサージ電流が流入した場合、ドレイン電極１１とウェル領域５とのショットキー接合、及びドレイン電極１１とドレイン領域１５，１５ａとのそれぞれのｎ＋−ｐ接合において逆方向バイアスとなり、ドレイン電極１１からウェル領域５へ正孔による逆方向電流（リーク電流）が流れる。ここで、ドレイン領域１５，１５ａのチャネル長方向の長さＬＮ１，ＬＮ２が長いほど、ドレイン電極１１とウェル領域５とのショットキー接合面積が減少し、リーク電流が抑制される。リーク電流は、ウェル領域５内をソース領域８に向かって流れる。その際、ウェル領域５が抵抗Ｒｗを有するのでウェル領域５の電位が上昇してセルフバイアスがかかり、作動電圧に達するとドレイン領域１５，１５ａをそれぞれコレクタ、ウェル領域５をベース、ソース領域８をエミッタとした寄生バイポーラトランジスタＱｐ１，Ｑｐ２が導通する。この結果、サージ電流を接地電位に逃がす。
【００４６】
図８に示した静電放電保護素子１ｂによれば、ドレイン電極１１と接触するドレイン領域１５，１５ａのそれぞれのチャネル長方向の寸法ＬＮ１，ＬＮ２をそれぞれ調整することにより、ドレイン電極１１とウェル領域５とのショットキー接合のチャネル長方向の寸法ＬＳを調整できる。したがって、作動電圧を約２〜８Ｖ程度の間で細かい電圧刻みで設定することが可能となり、所望の作動電圧を得ることができる。
【００４７】
図８に示した静電放電保護素子１ｂの製造方法では、図６（ｉ）に示したレジスト２５を、フォトリソグラフィ技術を用いて図１０（ａ）に示すようにパターングする。パターニングされたレジスト２５をマスクとして用いて、Ａｓをイオン注入し、残存したレジスト２５を除去する。その後、熱処理することにより、図１０（ｂ）に示すようにソース領域８を形成すると同時に、ドレイン領域１５，１５ａを形成する。他の手順は第１の実施の形態の手順と同様であるので重複した説明を省略する。
【００４８】
（第２の変形例）
本発明の実施形態の第２の変形例に係る静電放電保護素子１ｃは、図１１に示すように、ｐ＋型の第２半導体領域（ドレイン領域）１６が、ウェル領域５にドレイン電極１１を包むように設けられている点が、図１に示した静電放電保護素子１ａと異なる。ドレイン領域１６は、ドレイン電極１１とオーミック接合を構成している。ドレイン領域１６の不純物密度を調整することにより、ドレイン領域１６の抵抗を調整することができる。他の構成は、図１に示した静電放電保護素子１ａと実質的に同様であるので、重複した説明を省略する。
【００４９】
図１１に示した静電放電保護素子１ｃにおいて、パッド２から正のサージ電流が流入した場合、ドレイン領域１６からウェル領域５へ正孔によるリーク電流が流れる。ここで、ドレイン領域１６の不純物密度を高くするほどドレイン領域１６の抵抗が減少し、リーク電流が増加する。リーク電流は、ウェル領域５内をソース領域８に向かって流れる。リーク電流によるウェル領域５の電圧降下が、ウェル領域５とソース領域８とのｐ−ｎ＋接合のオン電圧を越えた際に、サージ電流を接地電位に逃がす。
【００５０】
図１１に示した静電放電保護素子１ｃによれば、ドレイン領域１６の不純物密度を調整することにより、図１に示した静電放電保護素子１ａと同様に、作動電圧を細かい電圧刻みで設定可能となり、所望の作動電圧を得ることができる。
【００５１】
図１１に示した静電放電保護素子１ｃの製造方法では、図６（ｉ）に示したレジスト２５を、フォトリソグラフィ技術を用いて図１２（ａ）に示すようにパターングする。パターニングされたレジスト２５をマスクとして用いて、Ａｓをイオン注入し、残存したレジスト２５を除去する。その後、熱処理することにより、図１２（ｂ）に示すようにソース領域８を形成する。そして、図７（ｌ）に示す手順と同様に、半導体基板４上にレジスト２６を塗布し、フォトリソグラフィ技術を用いて図１２（ｃ）に示すようにパターニングする。パターニングされたレジスト２６をマスクとしてＢをイオン注入し、残存したレジスト２６を除去する。その後、熱処理することにより、図１２（ｄ）に示すようにドレイン領域１６及びウェルコンタクト領域７を形成する。他の手順は第１の実施の形態の手順と同様であるので重複した説明を省略する。
【００５２】
（第３の変形例）
本発明の第１の実施の形態の第３の変形例に係る静電放電保護素子１ｄは、図１３に示すように、ドレイン電極１１の一部と接触するｐ＋型の第２半導体領域（ドレイン領域）１６ａを備える点が図１１に示した静電放電保護素子１ｃに対して異なる。ドレイン領域１６ａは、ドレイン電極１１の一部とオーミック接合を構成している。ドレイン電極１１の他の一部は、ウェル領域５とショットキー接合を構成している。
【００５３】
ドレイン電極１１の一部と接触するドレイン領域１６ａのチャネル長方向（紙面左右方向）の寸法ＬＰ１を調整することにより、ウェル領域５とウェル領域５とのショットキー接合のチャネル方向の寸法ＬＰ１を調整できる。また、ドレイン領域１６ａの不純物密度を調整することにより、ドレイン領域１６ａの抵抗を調整できる。他の構成は、図１１に示した静電放電保護素子１ｃと実質的に同様であるので、重複した説明を省略する。
【００５４】
図１３に示した静電放電保護素子１ｄにおいて、パッド２から正のサージ電流が流入した場合、ドレイン領域１６ａからウェル領域５へ正孔によるリーク電流が流れる。ここで、ドレイン領域１６ａのチャネル長方向の寸法ＬＰ１が長く、ドレイン電極１１とウェル領域５とのショットキー接合のチャネル方向の寸法ＬＳが小さいほど、ドレイン領域１６ａからウェル領域５へ流れるリーク電流が増加する。また、ドレイン領域１６ａの不純物密度が高いほど、ドレイン領域１６ａの抵抗が減少し、リーク電流が増加する。リーク電流は、ウェル領域５をソース領域８に向かって流れる。リーク電流によるウェル領域５の電圧降下が、ウェル領域５とソース領域８とのｐ−ｎ＋接合のオン電圧（作動電圧）を越えた際に、サージ電流を接地電位に逃がす。
【００５５】
図１３に示した静電放電保護素子１ｄによれば、ドレイン領域１６ａの不純物密度を調整し、更にドレイン領域１６ａのチャネル長方向の寸法ＬＰ１を調整することにより、作動電圧を細かい電圧刻みで設定可能となり、所望の作動電圧を得ることができる。
【００５６】
図１３に示した静電放電保護素子１ｄの製造方法では、図６（ｉ）に示したレジスト２５を、フォトリソグラフィ技術を用いて図１２（ａ）に示すようにパターングする。パターニングされたレジスト２５をマスクとして用いて、Ａｓをイオン注入し、残存したレジスト２５を除去する。その後、熱処理することにより、図１２（ｂ）に示すようにソース領域８を形成する。そして、図７（ｌ）に示す手順と同様に、半導体基板４上にレジスト２６を塗布し、フォトリソグラフィ技術を用いて図１４（ａ）に示すようにパターニングする。パターニングされたレジスト２６をマスクとしてＢをイオン注入し、残存したレジスト２６を除去する。その後、熱処理することにより、図１４（ｂ）に示すようにドレイン領域１６ａ及びウェルコンタクト領域７を形成する。他の手順は第１の実施の形態の手順と同様であるので重複した説明を省略する。
【００５７】
（第４の変形例）
本発明の第１の実施の形態の第４の変形例に係る静電放電保護素子１ｅは、図１５に示すように、ドレイン領域１６ａと離間してウェル領域５に配置された、ドレイン電極１１の一部と接触するｐ＋型の第４の半導体領域（ドレイン領域）１６ｂを更に備える点が、図１２に示した静電放電保護素子１ｄと異なる。ドレイン電極１６ｂは、ドレイン電極１１の一部とオーミック接合を構成している。
【００５８】
ドレイン電極１１の一部と接触するドレイン領域１６ａ，１６ｂのチャネル長方向（紙面左右方向）の寸法ＬＰ１，ＬＰ２を調整することにより、ドレイン電極１１とウェル領域５とのショットキー接合のチャネル方向の寸法ＬＳを調整できる。また、ドレイン領域１６ａ，１６ｂの不純物密度を調整することにより、ドレイン領域１６ａ，１６ｂの抵抗をそれぞれ調整できる。他の構成は、図１３に示した静電放電保護素子１ｄと実質的に同様であるので、重複した説明を省略する。
【００５９】
図１５に示した静電放電保護素子１ｅにおいて、パッド２から正のサージ電流が流入した場合、ドレイン電極１１とウェル領域５とのショットキー接合、及びドレイン領域１６ａ，１６ｂとウェル領域５とのｐ＋−ｐ接合において逆方向バイアスとなる。よって、ドレイン電極１１及びドレイン領域１６ａ，１６ｂからウェル領域５へ正孔による逆方向電流（リーク電流）がそれぞれ流れる。ここで、ドレイン領域１６ａ，１６ｂのチャネル長方向の寸法ＬＰ１，ＬＰ２が長く、ドレイン電極１１とドレイン領域１５とのショットキー接合のチャネル方向の寸法ＬＳが短いほど、ドレイン領域１６ａ，１６ｂからウェル領域５へ流れるリーク電流が増加する。また、ドレイン領域１６ａ，１６ｂの不純物密度が高いほど、ドレイン領域１６ａ，１６ｂの抵抗がそれぞれ減少して、リーク電流が増加する。リーク電流は、ウェル領域５をソース領域８に向かって流れる。リーク電流によるウェル領域５の電圧降下が、ウェル領域５とソース領域８とのｐ−ｎ＋接合のオン電圧（作動電圧）を越えた際に、サージ電流を接地電位に逃がす。
【００６０】
図１５に示した静電放電保護素子１ｅによれば、図１３に示した静電放電保護素子１ｄと同様に、ドレイン領域１６ａ，１６ｂの不純物密度及びチャネル長方向の寸法ＬＰ１，ＬＰ２をそれぞれ調整することにより、作動電圧を細かい電圧刻みで設定可能となり、所望の作動電圧を得ることができる。
【００６１】
図１５に示した静電放電保護素子１ｅの製造方法では、図６（ｉ）に示したレジスト２５を、フォトリソグラフィ技術を用いて図１２（ａ）に示すようにパターングする。パターニングされたレジスト２５をマスクとして用いて、Ａｓをイオン注入し、残存したレジスト２５を除去する。その後、熱処理することにより、図１２（ｂ）に示すようにソース領域８を形成する。そして、図７（ｌ）に示す手順と同様に、半導体基板４上にレジスト２６を塗布し、フォトリソグラフィ技術を用いて図１６（ａ）に示すようにパターニングする。パターニングされたレジスト２６をマスクとしてＢをイオン注入し、残存したレジスト２６を除去する。その後、熱処理することにより、図１６（ｂ）に示すようにドレイン領域１６ａ，１６ｂ及びウェルコンタクト領域７を形成する。他の手順は第１の実施の形態の手順と同様であるので重複した説明を省略する。
【００６２】
（第５の変形例）
本発明の実施形態の第５の変形例に係る静電放電保護素子１ｆは、図１７に示すように、図９に示した静電放電保護素子１ｂに対して、ウェル領域５に、ドレイン領域１５，１５ａの間のウェル領域５に配置された、ドレイン電極１１の他の一部と接触するｐ＋型の第５の半導体領域（ドレイン領域）１６ｃを更に備える点が異なる。ドレイン領域１６ｃは、ドレイン電極１１とオーミック接合を構成している。
【００６３】
ドレイン領域１５，１５ａのチャネル長方向（紙面左右方向）の寸法ＬＮ１，ＬＮ２を調整することにより、ドレイン電極１１とドレイン領域１６ｃとのオーミック接合のチャネル長方向の寸法ＬＰを調整できる。また、ドレイン領域１６ｃの不純物密度を調整することにより、ドレイン領域１６ｃの抵抗を調整できる。他の構成は、図９に示した静電放電保護素子１ｂと実質的に同様であるので、重複した説明を省略する。
【００６４】
図１７に示した静電放電保護素子１ｆにおいて、パッド２から正のサージ電流が流入した場合、ドレイン領域１６ｃからウェル領域５へ正孔によるリーク電流が流れる。ここで、ドレイン領域１５，１５ａのチャネル長方向の寸法ＬＮ１，ＬＮ２が長く、ドレイン電極１１とドレイン領域１６ｃとのオーミック接合のチャネル方向の寸法ＬＰが短いほど、ドレイン領域１６ｃからウェル領域５へ流れるリーク電流が減少する。また、ドレイン領域１６ｃの不純物密度が高いほど、ドレイン領域１６ｃの抵抗が減少し、リーク電流が増加する。リーク電流は、ウェル領域５内をソース領域８に向かって流れる。その際、ウェル領域５が抵抗Ｒｗを有するのでウェル領域５の電位が上昇してセルフバイアスがかかり、オン電圧（作動電圧）を越えるとドレイン領域１５，１５ａをそれぞれコレクタ、ウェル領域５をベース、ソース領域８をエミッタとした寄生バイポーラトランジスタＱｐ１，Ｑｐ２が導通する。この結果、サージ電流を接地電位に逃がす。
【００６５】
図１７に示した静電放電保護素子１ｆによれば、ドレイン領域１５，１５ａのチャネル長方向（紙面左右方向）の寸法ＬＮ１，ＬＮ２と、ドレイン領域１６ｃの不純物密度をそれぞれ調整することにより、作動電圧を細かい電圧刻みで設定可能となり、所望の作動電圧を得ることができる。
【００６６】
図１７に示した静電放電保護素子１ｆの製造方法は、フォトリソグラフィ技術を用いて、図６（ｉ）に示したレジスト２５を図１０（ａ）に示すようにパターングする。パターニングされたレジスト２５をマスクとして用いて、Ａｓをイオン注入し、残存したレジスト２５を除去する。その後、熱処理することにより、図１０（ｂ）に示すようにソース領域８、及びドレイン領域１５，１５ａを形成する。引き続き、図７（ｌ）に示した手順と同様に半導体基板４上にレジスト２６を塗布し、フォトリソグラフィ技術を用いてレジスト２６をパターニングする。パターニングされたレジスト２６をマスクとして、Ｂをイオン注入し、残存したレジスト２６を除去する。その後、熱処理することにより、図１７に示したウェルコンタクト領域７及びドレイン領域１６ｃを形成する。後の手順は第１の実施の形態の手順と同様であるので重複した説明を省略する。
【００６７】
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体集積回路１１０は、図１８に示すように、保護対象とする内部回路３と、内部回路３の入力ノードＮｉａ，Ｎｉｂ，Ｎｉｃ，Ｎｉｄ，Ｎｉｅ，Ｎｉｆに接続された静電放電保護回路１００、及び入力ノードＮｉａに接続されたパッド２を備える。静電放電保護回路１００は、入力ノードＮｉａ，Ｎｉｂ，Ｎｉｃ，Ｎｉｄ，Ｎｉｅ，Ｎｉｆにそれぞれ並列接続された複数（第１〜第６）の静電放電保護素子１００ａ，１００ｂ，１００ｃ，１００ｄ，１００ｅ，１００ｆを備える。
【００６８】
複数（第１〜第６）の静電放電保護素子１００ａ〜１００ｆはそれぞれ、例えば、図１に示した静電放電保護素子１ａと同様の構成である。即ち、静電放電保護素子１００ａ〜１００ｆは、図１に示すように、ウェル領域５と、ウェル領域５に配置され入力ノードＮｉに接続されたドレイン電極１１と、ウェル領域５に配置されドレイン電極１１の少なくとも一部と接触したウェル領域５よりも高不純物密度のｎ＋型のドレイン領域１５と、ウェル領域５にドレイン領域１５と離間して配置されたｎ＋型のソース領域８と、ドレイン領域１５及びソース領域８との間のウェル領域５上に配置され接地電位に接続されたゲート電極１７とを備える。
【００６９】
第１〜第６の静電放電保護素子１００ａ〜１００ｆにおいて、内部回路３の破壊電圧及び隣接する第１〜第６の静電放電保護素子１００ａ〜１００ｆ間の配線抵抗Ｒ１〜Ｒ５に基づいて、図１に示したドレイン電極１１の一部と接触するドレイン領域１５のチャネル長方向の寸法ＬＮ１がそれぞれ調整されている。即ち、パッド２に近い第１の静電放電保護素子１００ａほど作動電圧が高く設定されている。
【００７０】
米軍用規格（ＭＩＬ規格）では、３０００Ｖの人体モデル（ＨＢＭ）ストレス時に最大２Ａのサージ電流が流れる。隣接する第１〜第６の静電放電保護素子１００ａ〜１００ｆ間のそれぞれの配線抵抗Ｒ１〜Ｒ５をそれぞれ例えば０．０５Ωとすると、隣接する第１〜第６の静電放電保護素子１００ａ〜１００ｆ間で０．１Ｖの電位差が生じる。この場合、第１の静電放電保護素子１００ａから順に作動電圧がそれぞれ０．１Ｖずつ低くなるように、図１に示したドレイン領域１５のチャネル長方向の寸法ＬＮ１がそれぞれ調整されていれば、第１〜第６の静電放電保護素子１００ａ〜１００ｆが同時に動作可能となる。例えば、第１の静電放電保護素子１００ａ〜から第６の静電放電保護素子１００ｆまで順に４Ｖ，３．９Ｖ，３．８Ｖ，３．７Ｖ，３．６Ｖ，３．５Ｖと作動電圧を細かい電圧刻みで設定できる。
【００７１】
図１８に示した静電放電保護回路１００によれば、複数（第１〜第６）の静電放電保護素子１００ａ〜１００ｆの作動電圧を細かい電圧刻みで設定できる。したがって、配線抵抗Ｒ１〜Ｒ５に応じてパッド２に近いほど高く設定することにより、複数（第１〜第６）の静電放電保護素子１００ａ〜１００ｆを同時に作動させることが可能となる。この結果、複数（第１〜第６）の静電放電保護素子１００ａ〜１００ｆで均一にサージ電流を吸収することができ、内部回路３をＥＳＤから十分に保護可能となる。
【００７２】
（静電放電保護回路設計システム）
本発明の第２の実施の形態に係る静電放電保護回路設計システムは、図１９に示すように、中央演算処理装置（ＣＰＵ）３１、データ記憶装置３２、主記憶装置３３、入力装置３４、出力装置３５、プログラム記憶装置３６及び一時記憶装置３７を備える。ＣＰＵ３１は、設計手段３１ａ、抵抗算出手段３１ｂ、設定手段３１ｃ、及び検証手段３１ｄを備える。
【００７３】
設計手段３１ａは、図１８に示した半導体チップ４内に、パッド２、内部回路３、及び静電放電保護回路１００を含む半導体集積回路１１０のレイアウトを設計する。設計手段３１ａは、配置手段３１１及び配線手段３１２を備える。配置手段３１１は、内部回路３内の図１に示したｐチャネルＭＯＳＦＥＴ３ａ及びｎチャネルＭＯＳＦＥＴ３ｂ等、並びに図１８に示した静電放電保護回路１００の複数（第１〜第６）の静電放電保護素子１００ａ〜１００ｆ等の論理ゲート等を配置する。図１９に示した配線手段３１２は、配置手段３１１により配置された論理ゲート間を配線する。例えば、配置された内部回路３とパッド２との間、内部回路３の入力ノードＮｉａ〜Ｎｉｆと複数（第１〜第６）の静電放電保護素子１００ａ〜１００ｆのドレイン電極１１との間、複数（第１〜第６）の静電放電保護素子１００ａ〜１００ｆのソース電極９、ウェル電極１０及び金属層１４と接地電位との間等が配線される。
【００７４】
抵抗算出手段３１ｂは、設計されたレイアウトに基づいて、静電放電保護回路１００における第１〜第６の静電放電保護素子１００ａ〜１００ｆ間の配線抵抗Ｒ１〜Ｒ５を算出する。図１９に示した設定手段３１ｃは、算出された配線抵抗Ｒ１〜Ｒ５に基づいて、図１８に示した静電放電保護素子１００ａ〜１００ｆの作動電圧がパッド２に近いほど高くなるように、静電放電保護素子１００ａ〜１００ｆ毎に、図１に示したドレイン領域１５のチャネル長方向の寸法ＬＮ１を、パッド２に近い静電放電保護素子１００ａほど長く調整する。例えば、複数（第１〜第６）の静電放電保護素子１００ａ〜１００ｆ間の配線抵抗Ｒ１〜Ｒ５がそれぞれ０．０５Ωと算出された場合、複数（第１〜第６）の静電放電保護素子１００ａ〜１００ｆのそれぞれの間で０．１Ｖの電位差が生じるので、第１の静電放電保護素子１００ａから第６の静電放電保護素子１００ｆまで順に４Ｖ，３．９Ｖ，３．８Ｖ，３．７Ｖ，３．６Ｖ，３．５Ｖと設定されるように、ドレイン領域１５のチャネル長方向の寸法ＬＮ１を調整する。
【００７５】
図１９に示した検証手段３１ｄは、図１に示したドレイン領域１５のチャネル長方向の寸法ＬＮ１が調整された図１８に示した静電放電保護回路１００に対して回路シミュレーション又はデバイスシミュレーションすることにより、複数の静電放電保護素子１００ａ〜１００ｆが同時に作動するか否か検証する。
【００７６】
図１９に示したデータ記憶装置３２は、素子データを格納する素子データ記憶部３２ａ、回路データを格納する回路データ記憶部３２ｂ、デザインルールを格納するデザインルール記憶部３２ｃ、ガイドラインを格納するガイドライン記憶部３２ｄ、及びＥＳＤ試験規格データを格納する試験規格データ記憶部３２ｅを備える。素子データ記憶部３２ａ、回路データ記憶部３２ｂ、デザインルール記憶部３２ｃ、ガイドライン記憶部３２ｄ及び試験規格データ記憶部３２ｅは、素子データ、回路データ、デザインルール、ガイドライン、ＥＳＤ試験規格データが予め格納されていても良く、入力装置３４から入力され格納されても良い。
【００７７】
主記憶装置３３は、配置手段３１１により設計された半導体集積回路の論理ゲートの配置関係及び論理ゲート間の配線関係を含む半導体集積回路のレイアウトを格納するレイアウト記憶部３３ａ、抵抗算出手段３１ｂにより算出された配線抵抗を格納する配線抵抗記憶部３３ｂ、及び設定手段３１ｃによる拡散領域の調整結果を格納する拡散領域記憶部３３ｃを備える。主記憶装置３３としては、例えば半導体メモリ、磁気ディスク、光ディスク、光磁気ディスクや磁気テープ等が採用可能である。
【００７８】
入力装置３４としては、例えばキーボード、マウス、ライトペンや音声入力装置等が使用可能である。出力装置３５には、検証手段３１ｄによる検証結果、同時に動作すると確認されたレイアウトを出力する。出力装置３５としては、液晶ディスプレイ、ＣＲＴディスプレイやインパクトプリンタ等を用いることができる。また、プログラム記憶装置３６は、ＣＰＵ３１における演算を実行するためのプログラムを格納する（プログラムの詳細は後述する。）。一時記憶装置３７は、読み書き兼用メモリ（ＲＡＭ）等が組み込まれている。ＲＡＭはＣＰＵ４におけるプログラム実行中に利用される情報等を逐次記憶し、作業領域として利用される情報メモリ等として機能する。
【００７９】
（静電放電保護回路設計方法）
以下、本発明の第２の実施の形態に係る静電放電保護回路設計方法を図２０のフローチャートを参照して説明する。
【００８０】
（イ）まず、ステップＳ１ａにおいて、図１９に示した素子データ記憶部３２ａ、回路データ記憶部３２ｂ、デザインルール記憶部３２ｃ、ガイドライン記憶部３２ｄ、及び試験規格データ記憶部３２ｅにそれぞれ格納された素子データ、回路データ、デザインルール、ガイドライン、及びＥＳＤ試験規格データが読み出され、設計手段３１ａにより、図１８に示した半導体集積回路１１０の論理ゲートを配置する。論理ゲートの配置関係は、図１９に示したレイアウト記憶部３３ａに格納される。更に、ステップＳ１ｂにおいて、レイアウト記憶部３３ａに格納された論理ゲートの配置関係が読み出され、配線手段３１２により、配置された論理ゲート間を配線することで、半導体集積回路１１０のレイアウトを設計する。設計された半導体集積回路１１０のレイアウトは、図１９に示したレイアウト記憶部３３ａに格納される。
【００８１】
（ロ）次に、ステップＳ２において、レイアウト記憶部３３ａに格納された半導体集積回路１１０のレイアウトに基づいて、抵抗算出手段３１ｂにより、図１８に示した静電放電保護素子１００ａ〜１００ｆ間の配線抵抗Ｒ１〜Ｒ５を算出する。算出された配線抵抗Ｒ１〜Ｒ５は、図１９に示した配線抵抗記憶部３３ｂに格納される。
【００８２】
（ハ）次に、ステップＳ３において、配線抵抗記憶部３３ｂに格納された配線抵抗Ｒ１〜Ｒ５が読み出され、設定手段３１ｃにより、図１８に示したパッド２に近い第１の静電放電保護素子１００ａほど作動電圧が高くなるように、静電放電保護素子１００ａ〜１００ｆ毎に、図１に示したドレイン領域１５のチャネル長方向の寸法ＬＮ１をそれぞれ調整する。調整されたドレイン領域１５のチャネル長方向の寸法ＬＮ１は、図１９に示した拡散領域記憶部３３ｃへ格納される。
【００８３】
（ニ）次に、ステップＳ４において、拡散領域記憶部３３ｃに格納された静電放電保護素子１００ａ〜１００ｆ毎のドレイン領域１５のチャネル長方向の寸法ＬＤ１等に基づいて、検証手段３１ｄにより、回路シミュレーション又はデバイスシミュレーションを行い、複数の静電放電保護素子１ａ〜１ｆが同時に動作し、均一にサージ電流を吸収するか否か検証する。検証結果、複数の静電放電保護素子１００ａ〜１００ｆが同時に動作する場合、Ｓ６に進み、静電放電保護回路１００を含む半導体集積回路１１０のレイアウトを図１９に示した出力装置３５に出力し、処理を終了する。ここで、半導体集積回路１１０のレイアウトを出力すると同時に、半導体集積回路１１０のレイアウトをレイアウト記憶部３３ａに格納しても良い。一方、ドレイン領域１５の設定に不都合がある等して、複数（第１〜第６）の静電放電保護素子１００ａ〜１００ｆが同時に動作しない場合、ステップＳ５に進む。
【００８４】
（ホ）ステップＳ５において、ドレイン領域１５のチャネル長方向の寸法ＬＮ１として異なる値を設定する余地が有るか否か判定される。設定の余地があると判定された場合、ステップＳ３に戻り、ドレイン領域１５のチャネル長方向の寸法を設定する手段から繰り返す。一方、設定の余地が無いと判定された場合、ステップＳ１の手順に戻り、レイアウトの設計からやり直す。
【００８５】
以上説明した手順によれば、図１８に示した静電放電保護回路１００の設計を行うことができる。なお、本発明の第２の実施の形態に係る静電放電保護回路設計方法の一例を説明したが、上述した手順に限定されることなく、他の種々の手順にが実施可能である。
【００８６】
（静電放電保護回路設計プログラム）
次に、本発明の第２の実施の形態に係る静電放電保護回路設計プログラムの実行命令の詳細を説明する。静電放電保護回路設計プログラムは、（イ）図１９に素子データ記憶部３２ａ、回路データ記憶部３２ｂ、デザインルール記憶部３２ｃ、ガイドライン記憶部３２ｄ、及び試験規格データ記憶部３２ｅから素子データ、回路データ、デザインルール、ガイドライン、ＥＳＤ試験規格データをそれぞれ読み出し、配置手段３１１により論理ゲートを配置して、配置された論理ゲート間を配線手段３１２により配線することで、図１８に示した静電放電保護回路１００を含む半導体集積回路１１０のレイアウトを設計し、レイアウト記憶部３３ａに格納する手順、（ロ）抵抗算出手段３１ｂにより、レイアウト記憶部３３ａから半導体集積回路１１０のレイアウトを読み出し、第１〜第６の静電放電保護素子１００ａ〜１００ｆ間の配線抵抗Ｒ１〜Ｒ５を算出し、配線抵抗記憶部３３ｂに格納する手順、（ハ）設定手段３１ｃにより、配線抵抗記憶部３３ｂから配線抵抗Ｒ１〜Ｒ５を読み出し、複数（第１〜第６）の静電放電保護素子１００ａ〜１００ｆの作動電圧がパッド２に近いほど高くなるように、複数（第１〜第６）の静電放電保護素子１００ａ〜１００ｆのドレイン電極１１とウェル領域５とのショットキー接合面の一部に設けられたドレイン領域１５のチャネル長方向の寸法ＬＮ１をそれぞれ設定し、設定したドレイン領域１５のデータを拡散領域記憶部３３ｃに格納する手順、（ニ）検証手段３１ｄにより、拡散領域記憶部３３ｃからドレイン領域１５のデータを読み出し、静電放電保護回路１００に対して回路シミュレーション又はデバイスシミュレーションすることにより、複数（第１〜第６）の静電放電保護素子１００ａ〜１００ｆが同時に動作するか否か検証する手順等を実行する。
【００８７】
以上のようなプログラムは、図１９に示したプログラム記憶装置３６等のコンピュータ読み取り可能な記憶媒体に記憶させることができる。この記憶媒体をＣＰＵ３１等のコンピュータシステム読み込ませ、静電放電保護回路設計プログラムを実行してコンピュータを制御することにより、上述した静電放電保護回路設計方法が実現可能である。
【００８８】
（その他の実施の形態）
本発明は、第１及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。例えば、図１８に示した静電放電保護回路１００、図１９に示した静電放電保護回路設計システム、及び図２０に手順を示した静電放電保護回路設計方法において、複数（第１〜第６）の静電放電保護素子１００ａ〜１００ｆを一例として説明したが、静電放電保護素子の数や面積は特に限定されず、用途に応じて適宜選択可能である。
【００８９】
更に、複数（第１〜第６）の静電放電保護素子１００ａ〜１００ｆとして、図１に示した静電放電保護素子１ａと同様の構成を説明したがこれに限定されるものではない。即ち、複数（第１〜第６）の静電放電保護素子１００ａ〜１００ｆとして図９、図１１、図１３、図１５、及び図１７にそれぞれ示した静電放電保護素子１ｂ〜１ｆのいずれか、或いは組み合わせて用いても良い。例えば図１３に示した静電放電保護素子１ｃを用いる場合、図２０のステップＳ３において、図１９に示した設定手段３１ｃにより、図１３に示したｐ＋型のドレイン領域１６ａのチャネル長方向の寸法ＬＰ１を調整すると同時に、ドレイン領域１６ａの不純物密度も調整することにより、細かい電圧刻みで作動電圧を設定可能となる。
【００９０】
また、電子導電型の静電放電保護素子１ａ〜１ｆを説明したが、上述したように、正孔導電型の静電放電保護素子であっても良い。正孔導電型の場合には、ドレイン電極１１として、電子導電型の場合とは逆に、真性フェルミ準位Ｅｉに対して高い準位にある仕事関数を有する金属性材料（ショットキー電極材料）を用いることが好ましく、ドレイン電極１１側の正孔に対する障壁高さを低くすることができる。
【００９１】
また、静電放電保護素子１ａ〜１ｆの半導体基板４は接地電位に接続されていても良い。例えば図１に示した静電放電保護素子１ａにおいて、半導体基板４が接地電位に接続されている場合、ドレイン領域１５をコレクタ、ウェル領域５をベース、半導体基板４をエミッタとした寄生バイポーラトランジスタが構成される。パッド２から正のサージ電流が流入した場合、ウェル領域５の電圧降下により、寄生バイポーラトランジスタＱｐと共に、ドレイン領域１５、ウェル領域５、半導体基板４の寄生バイポーラトランジスタも導通し、サージ電流を逃がす。
【００９２】
また、静電放電保護素子１ａ〜１ｆとして、ＭＯＳＦＥＴを説明したが、ＩＧＢＴ、ＳＩＴ、ＳＩサイリスタやＧＴＯサイリスタからなる静電放電保護素子に対しても適用可能である。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論であり、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００９３】
【図１】本発明の第１の実施の形態に係る半導体集積回路の回路図である。
【図２】本発明の第１の実施の形態に係る静電放電保護素子の断面図（図２３のＡ−Ａの断面図）である。
【図３】本発明の第１の実施の形態に係る静電放電保護素子の降伏特性を表すグラフである。
【図４】図４（ａ）〜図４（ｃ）は、本発明の第１の実施の形態に係る静電放電保護素子の工程断面図（その１〜その３）である。
【図５】図５（ｄ）〜図５（ｆ）は、本発明の第１の実施の形態に係る静電放電保護素子の工程断面図（その４〜その６）である。
【図６】図６（ｇ）〜図６（ｊ）は、本発明の第１の実施の形態に係る静電放電保護素子の工程断面図（その７〜その１０）である。
【図７】図７（ｋ）〜図７（ｎ）は、本発明の第１の実施の形態に係る静電放電保護素子の工程断面図（その１１〜その１４）である。
【図８】図８（ｏ）〜図８（ｒ）は、本発明の第１の実施の形態に係る静電放電保護素子の工程断面図（その１５〜その１８）である。
【図９】本発明の第１の実施の形態の第１の変形例に係る静電放電保護素子の断面図である。
【図１０】図１０（ａ）及び図１０（ｂ）は、本発明の第１の実施の形態の第１の変形例に係る静電放電保護素子の工程断面図（その１及びその２）である。
【図１１】本発明の第１の実施の形態の第２の変形例に係る静電放電保護素子の構成を示す断面図である。
【図１２】図１２（ａ）〜図１２（ｄ）は、本発明の第１の実施の形態の第２の変形例に係る静電放電保護素子の工程断面図（その１〜その４）である。
【図１３】本発明の第１の実施の形態の第３の変形例に係る静電放電保護素子の構成を示す断面図である。
【図１４】図１４（ａ）及び図１４（ｂ）は、本発明の第１の実施の形態の第３の変形例に係る静電放電保護素子の工程断面図（その１及びその２）である。
【図１５】本発明の第１の実施の形態の第４の変形例に係る静電放電保護素子の構成を示す断面図である。
【図１６】図１６（ａ）及び図１６（ｂ）は、本発明の第１の実施の形態の第４の変形例に係る静電放電保護素子の工程断面図（その１及びその２）である。
【図１７】本発明の第１の実施の形態の第５の変形例に係る静電放電保護素子の断面図である。
【図１８】本発明の第２の実施の形態に係る半導体集積回路の回路図である。
【図１９】本発明の第２の実施の形態に係る静電放電保護回路設計システムの構成を示すブロック図である。
【図２０】本発明の第２の実施の形態に係る静電放電保護回路設計方法を説明するためのフローチャートである。
【図２１】ショットキー接合型の静電放電保護素子の断面図である。
【図２２】ｎ＋−ｐ接合型の静電放電保護素子の断面図である。
【図２３】本発明の第１の実施の形態に係る静電放電保護素子の平面図である。
【符号の説明】
【００９４】
Ｄ１〜Ｄ３…ダイオード
Ｑ１…ＭＯＳＦＥＴ
Ｑｐ，Ｑｐ１，Ｑｐ２…寄生バイポーラトランジスタ
１…半導体集積回路
１ａ〜１ｆ…静電放電保護素子
１ｘ，１ｙ…静電放電保護素子
２…パッド
３…内部回路
３ａ…ｐチャネルＭＯＳＦＥＴ
３ｂ…ｎチャネルＭＯＳＦＥＴ
４…半導体基板
５…第１半導体領域（ウェル領域）
６…分離領域
７…ウェルコンタクト領域
８…第３半導体領域（ソース領域）
９…ソース電極
１０…ウェル電極
１１…ドレイン電極
１２…ゲート絶縁膜
１２ａ…絶縁膜
１３…ポリシリコン層
１３ａ…ポリシリコン膜
１４…金属層
１５，１５ａ…第２半導体領域（ドレイン領域）
１５ｂ…第４半導体領域（ドレイン領域）
１５ｘ…ドレイン領域
１６，１６ａ…第２半導体領域（ドレイン領域）
１６ｂ…第４半導体領域（ドレイン領域）
１６ｃ…第５半導体領域（ドレイン領域）
１７…ゲート電極
２１〜２６…レジスト
２３ａ〜２３ｃ…溝
２７…絶縁膜
２７ａ…側壁絶縁膜
２９…金属膜
３１…中央演算処理装置（ＣＰＵ）
３１ａ…設計手段
３１１…配置手段
３１２…配線手段
３１ｂ…抵抗算出手段
３１ｃ…設定手段
３１ｄ…検証手段
３２…データ記憶装置
３２ａ…素子データ記憶部
３２ｂ…回路データ記憶部
３２ｃ…デザインルール記憶部
３２ｄ…ガイドライン記憶部
３２ｅ…試験規格データ記憶部
３３…主記憶装置
３３ａ…レイアウト記憶部
３３ｂ…配線抵抗記憶部
３３ｃ…拡散領域記憶部
３４…入力装置
３５…出力装置
３６…一時記憶装置
３７…プログラム記憶装置
１００…静電放電保護回路
１００ａ〜１００ｆ…第１〜第６の静電放電保護素子
１００ｘ…静電放電保護回路
１００ｙ…トリガ回路
１００ｚ…クランプ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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