(57)【要約】  【課題】  ＣＰＵから出力されるチップ選択信号に対応する信号を出力するチップ選択信号用デコーダを内蔵させることにより回路構成を簡略化したデータ転送制御装置を提供する。  【解決手段】  ＤＭＡＣ１０の制御部であるＤＭＡ部１１からデータ転送用アドレス信号ＤＡＤが出力される。データ転送用アドレス信号ＤＡＤは、下位アドレス（ＣＰＵ１からのアドレス信号ＡＤＬ）に対応するデータ転送用アドレス信号ＤＡＤＬ、及び上位アドレス（ＣＰＵ１からのチップ選択信号ＣＳ２）に対応するデータ転送用アドレス信号ＤＡＤＵで構成される。データ転送用アドレス信号ＤＡＤＬは、アドレス信号ＡＤＬに対応させてＤＭＡＣ１０から出力され、アドレスデコーダ２へ入力される。データ転送用アドレス信号ＤＡＤＵは、チップ選択信号ＣＳ２に対応させるためにＣＳ用アドレスデコーダ１２によりデコードされ、アドレスデコーダ２へ入力される。【選択図】      図１
2005071033.tif 000002
【特許請求の範囲】
【請求項１】
アドレスデコーダを介して中央処理装置に接続される周辺装置のデータ転送制御を行うために前記中央処理装置から出力されるチップ選択信号及びアドレス信号に対応するデータ転送用アドレス信号を前記アドレスデコーダへ出力して前記周辺装置へのアクセスを可能とするデータ転送制御装置において、
前記データ転送用アドレス信号の一部を前記チップ選択信号に対応させて前記アドレスデコーダへ出力するチップ選択信号用デコーダを内蔵することを特徴とするデータ転送制御装置。
【請求項２】
１チップ集積回路化してあることを特徴とする請求項１記載のデータ転送制御装置。
【請求項３】
前記アドレスデコーダを含めて１チップ集積回路化してあることを特徴とする請求項２記載のデータ転送制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、中央処理装置に接続される周辺装置相互間のデータ転送の制御を行うデータ転送制御装置、例えばＤＭＡ転送制御装置に関する。
【背景技術】
【０００２】
マイクロコンピュータの中央処理装置（ＣＰＵ）はその周辺装置間でのデータ転送を制御することができる。しかし、周辺装置相互間でデータ転送を行う場合、データの転送速度を向上し、マイクロコンピュータの負担を軽減するために、ＣＰＵを介さずに、周辺装置間で直接データ転送を行うデータ転送制御装置（データ転送制御方法）が知られている。データ転送制御装置としては、例えば、周辺装置としての入出力装置（Ｉ／Ｏ装置）及びメモリ装置の間でデータの転送を行う場合のＤＭＡ（Direct Memory Access）コントローラがある。ＤＭＡコントローラ（ＤＭＡＣ）によるデータの転送はＤＭＡ転送と言われる。
【０００３】
データ転送を制御するに際し、データ転送を必要とする周辺装置には周辺装置の組み合わせに応じたデータ転送用のチャネルがデータ転送チャネル（データ転送路）として割り当てられる。転送の対象となる周辺装置（転送先、転送元）のアドレスを指定することにより、異なる周辺装置が共通のデータ転送チャネルを共用することはできない構成にしてデータ転送制御装置（ＤＭＡコントローラ）が周辺装置間のデータ転送を確実に実行できるようにしてある。このようなデータ転送制御装置（ＤＭＡコントローラ）の例として、特許文献１、特許文献２がある。
【０００４】
図２は従来のデータ転送制御装置でのアドレス信号の概略状況を示すブロック図である。１は中央処理装置（以下、ＣＰＵ）であり、周辺装置（例えば、Ｉ／Ｏ装置３ないしＩ／Ｏ装置６）を適宜制御することにより、所定の機能を達成し、例えば画像処理装置として機能する。周辺装置（Ｉ／Ｏ装置３ないしＩ／Ｏ装置６）についてデータ転送を実行する場合、ＣＰＵ１からはデータ転送を実行する対象（転送先、転送元）となるＩ／Ｏ装置３ないしＩ／Ｏ装置６に対応するチップ選択信号ＣＳ（例えば、ここではチップ選択信号ＣＳ０、ＣＳ１、ＣＳ２の中のチップ選択信号ＣＳ２）が出力され、また、下位アドレスに対応するアドレス信号ＡＤＬが出力される。
【０００５】
チップ選択信号ＣＳ２及びアドレス信号ＡＤＬは下位アドレス向けのアドレスデコーダ２に入力され、アドレスデコーダ２でデコードされた所定のアドレス信号に対応するチップ選択信号ＣＳ２０ないしチップ選択信号ＣＳ２３のいずれかが、該当するＩ／Ｏ装置３ないしＩ／Ｏ装置６のいずれかに対してアクセスすることにより、データ転送制御（ＤＭＡ転送制御）がなされる。
【０００６】
ＤＭＡ転送制御により、ＣＰＵ１に連動してデータ転送制御装置であるＤＭＡコントローラ（以下、ＤＭＡＣ）２０からデータ転送用アドレス信号ＤＡＤが出力される。データ転送用アドレス信号ＤＡＤ（例えば、０〜１７ビット）は、下位ビット（例えば、０〜１５ビット）として下位アドレスに対応するデータ転送用アドレス信号ＤＡＤＬ、及び上位ビット（例えば、１６、１７ビット）として上位アドレスに対応するデータ転送用アドレス信号ＤＡＤＵで構成される。
【０００７】
下位ビット（０〜１５ビット）のデータ転送用アドレス信号ＤＡＤＬは、アドレス信号ＡＤＬに対応させてアドレスデコーダ２に入力される。他方、上位ビット（１６、１７ビット）のデータ転送用アドレス信号ＤＡＤＵは、ＣＰＵ１からのチップ選択信号ＣＳのひとつ（例えば、ＣＳ２）に対応させてアドレスデコーダ２に入力される。
【０００８】
データ転送制御用の信号がＣＰＵ１からはチップ選択信号ＣＳ及びアドレス信号ＡＤＬとして出力されるのに対し、ＤＭＡＣ２０からは上位ビット及び下位ビットを含むデータ転送用アドレス信号ＤＡＤ（データ転送用アドレス信号ＤＡＤＵ及びデータ転送用アドレス信号ＤＡＤＬ）の形態で出力される。このような信号の出力形態の相違から、ＤＭＡＣ２０から出力されたデータ転送用アドレス信号ＤＡＤ（０〜１７ビット）の中の上位ビットのアドレス信号ＤＡＤＵをＣＰＵ１からのチップ選択信号ＣＳ２に対応するようにデコードするために、ＤＭＡＣ２０の外部に上位アドレス向けのアドレスデコーダ２１を別途設けている。
【０００９】
つまり、データ転送制御装置であるＤＭＡＣ２０では、ＤＭＡＣ２０から出力された上位ビットのアドレス信号ＤＡＤＵをＤＭＡＣ２０の外部に配置した上位アドレス向けのアドレスデコーダ２１によりデコードしてＣＰＵ１からのチップ選択信号ＣＳ２に対応させる必要がある。ＤＭＡＣ２０の外部のアドレスデコーダ２１を用いてデコードすることから、回路構成が複雑になる。また、アドレスデコーダ２１はＤＭＡ転送制御時にのみ動作が必要になり、通常は不要であることから、回路規模を小さくし、回路構成を簡略化する上で障害となっている。また、外部に別途形成することから、実装上の複雑さを増大させている。
【特許文献１】特開平５−３５６５５号公報
【特許文献２】特開平８−１９４６６０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述したように、従来のデータ転送制御装置（ＤＭＡコントローラ）においては、データ転送の制御を行うためのアドレス信号の所定アドレスについて、中央処理装置（ＣＰＵ）からのチップ選択信号（ＣＳ）に対応させるためのアドレスデコーダを外部に別途設ける必要があったことから、回路構成が複雑になり、また、回路構成を簡略化することが困難であるという問題があった。
【００１１】
本発明は斯かる問題に鑑みてなされたものであり、データ転送制御をする場合に、中央処理装置（ＣＰＵ）からのチップ選択信号（ＣＳ）に対応させるため、データ転送制御装置の外部に別途設ける必要があったデコーダ（アドレスデコーダ）をデータ転送制御装置の内部に備える構成としたデータ転送制御装置を提供し、データ転送制御を行う回路の規模を縮小し、回路を簡略化することを目的とする。
【課題を解決するための手段】
【００１２】
第１発明に係るデータ転送制御装置は、アドレスデコーダを介して中央処理装置に接続される周辺装置のデータ転送制御を行うために前記中央処理装置から出力されるチップ選択信号及びアドレス信号に対応するデータ転送用アドレス信号を前記アドレスデコーダへ出力して前記周辺装置へのアクセスを可能とするデータ転送制御装置において、前記データ転送用アドレス信号の一部を前記チップ選択信号に対応させて前記アドレスデコーダへ出力するチップ選択信号用デコーダを内蔵することを特徴とする。
【００１３】
第１発明にあっては、中央処理装置に接続された周辺装置でのデータ転送制御を行う場合に、データ転送制御装置が生成するデータ転送用アドレス信号の一部を中央処理装置から出力されるチップ選択信号に対応させてアドレスデコーダへ出力するチップ選択信号用デコーダを内蔵するデータ転送制御装置とすることから、データ転送制御装置の外部に必要であったアドレスデコーダが不要になり、データ転送制御を行う回路構成を簡略化し、回路規模を縮小化したデータ転送制御装置を提供する。
【００１４】
第２発明に係るデータ転送制御装置は、第１発明に係るデータ転送制御装置において、１チップ集積回路化してあることを特徴とする。
【００１５】
第２発明にあっては、チップ選択信号用デコーダを内蔵するデータ転送制御装置を１チップ集積回路として構成することから、回路構成を簡略化し、回路規模を縮小し、信号特性を向上したデータ転送制御装置を提供する。
【００１６】
第３発明に係るデータ転送制御装置は、第２発明に係るデータ転送制御装置において、前記アドレスデコーダを含めて１チップ集積回路化してあることを特徴とする。
【００１７】
第３発明にあっては、アドレスデコーダを含めて１チップ集積回路として構成することから、回路構成を更に簡略化し、回路規模を更に縮小し、信号特性を更に向上したデータ転送制御装置を提供する。
【発明の効果】
【００１８】
本発明にあっては、データ転送制御装置が生成するデータ転送用アドレス信号の一部（例えば上位ビット）を中央処理装置から出力されるチップ選択信号に対応させてアドレスデコーダへ出力するチップ選択信号用デコーダを内蔵するデータ転送制御装置とすることから、データ転送制御装置の外部に必要であったアドレスデコーダが不要になり、データ転送制御を行う回路構成を簡略化し、回路規模を縮小化したデータ転送制御装置を提供することができる。
【００１９】
本発明にあっては、チップ選択信号用デコーダを内蔵するデータ転送制御装置を１チップ集積回路として構成し、また、アドレスデコーダを含めて１チップ集積回路として構成することから、回路構成を簡略化し、回路規模を縮小化し、更には電気特性を向上させたデータ転送制御装置を提供することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明をその実施の形態を示す図面に基づいて説明する。
【００２１】
図１は本発明の実施の形態に係るデータ転送制御装置でのアドレス信号の概略状況を示すブロック図である。１は中央処理装置（以下、ＣＰＵ）である。周辺装置（Ｉ／Ｏ装置３ないしＩ／Ｏ装置６）についてデータ転送を実行する場合、ＣＰＵ１からはデータ転送を実行する対象（転送先、転送元）となるＩ／Ｏ装置３ないしＩ／Ｏ装置６に対応するチップ選択信号ＣＳ（例えば、ここではチップ選択信号ＣＳ０、ＣＳ１、ＣＳ２の中のチップ選択信号ＣＳ２が適用されているものとする）が出力され、また、下位アドレスに対応するアドレス信号ＡＤＬが出力される。
【００２２】
チップ選択信号ＣＳ２及びアドレス信号ＡＤＬは下位アドレス向けのアドレスデコーダ２へ入力され、アドレスデコーダ２でデコードされたアドレス信号に対応するチップ選択信号ＣＳ２０ないしチップ選択信号ＣＳ２３のいずれかが、該当するＩ／Ｏ装置３ないしＩ／Ｏ装置６のいずれかに対してアクセスすることにより、データ転送制御がなされる。以下、データ転送制御装置として、周辺装置（Ｉ／Ｏ装置３ないしＩ／Ｏ装置６）とメモリ装置（図示しない）との間でデータの転送制御を行う場合、すなわち、ＤＭＡ（Direct  Memory  Access）転送制御（ＤＭＡ転送制御装置）の場合について述べるが、これに限るものではない。
【００２３】
ＤＭＡ転送制御により、ＣＰＵ１に連動してデータ転送制御装置（ＤＭＡ転送制御装置）であるＤＭＡコントローラ（以下、ＤＭＡＣ）１０の制御部（中心機能部）であるＤＭＡ部１１からデータ転送用アドレス信号ＤＡＤが出力される。データ転送用アドレス信号ＤＡＤ（例えば、０〜１７ビット）は、下位ビット（例えば、０〜１５ビット）として下位アドレス（アドレス信号ＡＤＬ）に対応するデータ転送用アドレス信号ＤＡＤＬ、及び上位ビット（例えば、１６、１７ビット）として上位アドレス（チップ選択信号ＣＳ２）に対応するデータ転送用アドレス信号ＤＡＤＵで構成される。
【００２４】
下位ビット（０〜１５ビット）のデータ転送用アドレス信号ＤＡＤＬは、アドレス信号ＡＤＬに対応させてＤＭＡＣ１０から出力され、アドレスデコーダ２へ入力される。他方、上位ビット（１６、１７ビット）のデータ転送用アドレス信号ＤＡＤＵは、ＣＰＵ１からのチップ選択信号ＣＳのひとつ（例えば、ここではチップ選択信号ＣＳ２）に対応させるためにチップ選択信号用アドレスデコーダ（以下、ＣＳ用デコーダ）１２へ入力される。
【００２５】
ＣＳ用デコーダ１２は、上位ビット（１６、１７ビット）のデータ転送用アドレス信号ＤＡＤＵをＣＰＵ１からのチップ選択信号ＣＳ２に対応するようにデコードし、デコードされた信号は、チップ選択信号ＣＳ２に対応させてＤＭＡＣ１０から出力され、アドレスデコーダ２へ入力される。なお、ＣＳ用デコーダ１２にレジスタ１４を設けない場合には、ＤＭＡＣ１０でのチップ選択信号（ＣＳ）に対応する空間は、ＣＰＵ１からのチップ選択信号ＣＳ２に固定された状態となる。つまり、ＣＳ用デコーダ１２にレジスタ１４を設けない場合には、ＤＭＡＣ１０はデータ転送用アドレス信号ＤＡＤの所定ビットをＣＰＵ１から出力されるチップ選択信号ＣＳ２に予め固定して対応させてアドレスデコーダ２へ出力する構成となる。
【００２６】
本実施の形態では、ＤＭＡＣ１０の内部にＣＳ用デコーダ１２を備える構成としたことから、ＤＭＡＣ１０の外部にアドレスデコーダを設ける必要がなく、外部接続端子などの外部接続用回路が不要になり外部接続のための回路を簡略化でき、回路規模を縮小できる。また、ＣＳ用デコーダ１２を含めてＤＭＡＣ１０を１チップ集積回路化することによりさらに回路構成を簡略化でき、回路規模を縮小でき、また配線長を短縮できることから信号特性を向上することができる。
【００２７】
前記ＣＰＵ１から出力されるチップ選択信号ＣＳ２は、ＣＳ用デコーダ１２から出力されるデータ転送用アドレス信号ＤＡＤの一部（ＤＡＤＵ）に対応する。また、前記ＣＰＵ１から出力されるアドレス信号ＡＤＬはデータ転送用アドレス信号ＤＡＤの他部（ＤＡＤＬ）に対応する。つまり、ＣＳ用デコーダ１２を含めてＤＭＡＣ１０を１チップ集積回路とした場合には、チップ選択信号ＣＳ２とデータ転送用アドレス信号ＤＡＤの一部（ＤＡＤＵ）とは集積回路チップ内で共通にされてアドレスデコーダ２へ入力され、アドレス信号ＡＤＬとデータ転送用アドレス信号ＤＡＤの他部（ＤＡＤＬ）とは集積回路チップ内で共通にされてアドレスデコーダ２へ入力されるので、回路構成が簡単になる。
【００２８】
ＣＳ用デコーダ１２は、デコードするアドレス値を変更するためのレジスタ１４を更に備えることもできる。レジスタ１４を適宜設定することによりデコードするアドレス値を変更する構成とすることができる。デコードするアドレス値を変更すれば、ＤＭＡＣ１０が対応するＣＰＵ１のアドレス空間を変更でき、例えば上述したチップ選択信号ＣＳ２以外のチップ選択信号ＣＳ０、ＣＳ１に対応するようにすることもできる。なお、レジスタ１４の設定変更はＣＰＵ１から適宜の信号を供給して行うことができる。
【００２９】
ＤＭＡＣ１０及びアドレスデコーダ２を１チップ化領域１３として１チップ集積回路化することにより、例えば、ＣＰＵ１からアドレスデコーダ２への信号線（チップ選択信号ＣＳ２、アドレス信号ＡＤＬ）とＤＭＡＣ１０からの対応する信号線との接続を簡単にすることができる。つまり、ＣＰＵ１からの信号とＤＭＡＣ１０からの信号を共通にアドレスデコーダ２へ入力することが可能となる。これにより、回路構成はさらに簡略化でき、回路規模を縮小できる。また実装工程を簡略化できる。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施の形態に係るデータ転送制御装置でのアドレス信号の概略状況を示すブロック図である。
【図２】従来のデータ転送制御装置でのアドレス信号の概略状況を示すブロック図である。
【符号の説明】
【００３１】
１  ＣＰＵ（中央処理装置）
２  アドレスデコーダ
３、４、５、６  Ｉ／Ｏ装置（周辺装置）
１０  ＤＭＡＣ（ＤＭＡコントローラ：データ転送制御装置）
１１  ＤＭＡ部
１２  ＣＳ用デコーダ（チップ選択信号用アドレスデコーダ）
１３  １チップ化領域
１４  レジスタ
ＡＤＬ  アドレス信号
ＣＳ２  チップ選択信号
ＤＡＤ、ＤＡＤＬ、ＤＡＤＵ  データ転送用アドレス信号
【図１】
2005071033.tif 000003
【図２】
2005071033.tif 000004