(57)【要約】 【課題】  半導体層の信頼性を向上させることが可能な構成を備えた半導体装置を提供する。【解決手段】  本発明の半導体装置は、基板１０Ａ上に中間層１１，１２を介して所定パターンに形成された半導体層１ａを備え、半導体層１ａの直下に配設される中間層１２の表面粗さについて、凹凸のプロファイル１周期の凸頂部と凹底部との高さの差が４０ｎｍ以下とされていることを特徴とする。【選択図】    図４
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【特許請求の範囲】
【請求項１】
基板上に中間層を介して所定パターンに形成された半導体層を備え、前記半導体層の直下に配設される中間層の表面粗さについて、凹凸のプロファイル１周期の凸頂部と凹底部との高さの差が４０ｎｍ以下とされていることを特徴とする半導体装置。
【請求項２】
前記中間層として遮光層を含み、前記半導体層は少なくとも前記遮光層と平面的に重なる位置に配設されてなり、該遮光層の半導体層側の表面粗さについて、凹凸のプロファイル１周期の凸頂部と凹底部との高さの差が４０ｎｍ以下とされていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記中間層として、遮光層と、該遮光層上を覆う形にて形成された絶縁層とを含み、前記半導体層は少なくとも前記遮光層と平面的に重なる位置に配設されてなり、該遮光層の半導体層側の表面粗さについて、凹凸のプロファイル１周期の凸頂部と凹底部との高さの差が４０ｎｍ以下とされ、その凹凸形状に倣って前記絶縁層の半導体層側の表面粗さについも、その凹凸のプロファイル１周期の凸頂部と凹底部との高さの差が４０ｎｍ以下とされていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記遮光層が遮光性金属材料にて構成されてなり、その層厚が１００ｎｍ〜１５０ｎｍとされていることを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記遮光層がモリブデン又はチタンナイトライドにて構成されてなることを特徴とする請求項４に記載の半導体装置。
【請求項６】
基板上に所定パターンの遮光層を形成する工程と、
該遮光層を覆う形にて絶縁層を形成する工程と、
該絶縁層上であって、少なくとも前記遮光層と平面的に重なる位置に半導体層を形成する工程とを含み、
前記遮光層を形成する工程において、該遮光層の表面粗さについて、凹凸のプロファイル１周期の凸頂部と凹底部との高さの差が４０ｎｍ以下となる条件にて成膜を行うことを特徴とする半導体装置の製造方法。
【請求項７】
前記遮光層を形成する工程において、該遮光層を遮光性金属材料にて形成するとともに、その層厚を１００ｎｍ〜１５０ｎｍにて形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記遮光層を形成する工程において、該遮光層をモリブデン又はタングステンナイトライドにて形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
請求項１ないし５のいずれか１項に記載の半導体装置を備えることを特徴とする電気光学装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、半導体装置の製造方法、及び電気光学装置に関する。
【背景技術】
【０００２】
従来より、液晶表示装置等の電気光学装置において、スイッチング素子として半導体装置を具備したものが知られている。このような半導体装置としては、例えば基板上にソース領域及びドレイン領域を有する半導体膜を形成した構成の薄膜トランジスタが知られており、特に半導体膜と平面的に重なる位置に遮光層を配設した構成のものが例えば特許文献１に開示されている。
【特許文献１】特開平７−１８１５１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献１のように半導体層への光照射を防止ないし抑制するために遮光層を形成した場合、欠陥を有した半導体層が形成され、その信頼性が低下する場合がある。特に遮光層として遮光性金属材料を用い、半導体層として結晶化ポリシリコン膜を用いた場合には、その結晶性が劣り、半導体特性低下を引き起こす場合がある。
【０００４】
本発明は上記課題に鑑みてなされたものであって、遮光層を備えた構成に限らず、半導体層の信頼性を一般に向上させることが可能な構成を提供することを目的としている。
また、遮光層を備えた場合に、半導体層への十分な遮光機能と、半導体層の信頼性向上とを同時に発現可能な構成を提供することを目的としている。
また、上記構成を備えた半導体装置の好適な製造方法を提供することを目的としており、さらに上記半導体装置を備えた電気光学装置を提供することを目的としている。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明者が検討したところ、特許文献１に開示されたような遮光層を備える半導体装置において、半導体層に欠陥が生じ、その信頼性が低下する要因の１つとして、遮光層表面に形成される凹凸形状にあることを見出した。具体的には、遮光層の有無に拘らず、半導体層の直下に形成された膜等の表面形状に応じて半導体層の欠陥発生確率が大きくことなることを見出し、本発明を完成するに至った。
【０００６】
つまり、本発明の半導体装置は、基板上に中間層を介して所定パターンに形成された半導体層を備え、前記半導体層の直下に配設される中間層の表面粗さについて、凹凸のプロファイル１周期の凸頂部と凹底部との高さの差が４０ｎｍ以下とされていることを特徴とする。このように、半導体層の直下に配設される任意の材料からなる中間層について、その表面粗さを上記範囲となるように設計したところ、半導体層において欠陥が極めて生じ難くなり、非常に信頼性に優れた半導体装置を提供することができるようになった。
【０００７】
特に、前記中間層として遮光層を含み、前記半導体層は少なくとも前記遮光層と平面的に重なる位置に配設されてなり、該遮光層の半導体層側の表面粗さについて、凹凸のプロファイル１周期の凸頂部と凹底部との高さの差が４０ｎｍ以下となるように設計することができる。このような遮光層を基板と半導体層との間に具備してなるものは、該遮光層の表面粗さが半導体層の特性に大きく影響することが分かった。そこで、遮光層の表面を上記表面粗さに設計したところ、半導体層において殆ど欠陥が発生しないものとなり、当該半導体装置の信頼性を大きく向上させることが可能となった。
【０００８】
さらに、前記中間層として、遮光層と、該遮光層上を覆う形にて形成された絶縁層とを含む、前記半導体層は少なくとも前記遮光層と平面的に重なる位置に配設されてなる場合には、該遮光層の半導体層側の表面粗さについて、凹凸のプロファイル１周期の凸頂部と凹底部との高さの差が４０ｎｍ以下とされ、その凹凸形状に倣って前記絶縁層の半導体層側の表面粗さについも、その凹凸のプロファイル１周期の凸頂部と凹底部との高さの差が４０ｎｍ以下とされているものとすることができる。この場合、半導体層直下に配設される絶縁層の表面形状が、遮光層の凹凸形状に倣った凹凸を有することとなり、その結果、半導体層において欠陥の少ない構成を提供することができるようになる。
【０００９】
また、特に遮光層が遮光性金属材料にて構成されてなる場合、その表面粗さが層厚に応じて異なることを見出した。具体的には、本発明のような表面粗さに設計するためには、金属材料にて構成される遮光層の層厚を１００ｎｍ〜１５０ｎｍに設計するのが良く、１００ｎｍ未満では光を遮る効果を十分に発現できない場合があり、また１５０ｎｍを超えると本発明に規定した表面粗さの範囲を実現できない場合がある。なお、遮光層を金属材料で構成した場合、表面の凹凸は成膜時の金属材料の結晶成長によるものが大きいものと思われ、例えば金属材料成膜条件を好適な条件とすることで、本発明に規定した表面粗さの範囲を実現することもできる。
【００１０】
前記遮光層を構成する金属材料としては、例えばモリブデン又はチタンナイトライド等を例示することができる。このような金属材料は、遮光性に優れ、しかも表面粗さを比較的小さい範囲にて設計することが可能である。
【００１１】
次に、上記課題を解決するために、本発明の半導体装置の製造方法は、基板上に所定パターンの遮光層を形成する工程と、該遮光層を覆う形にて絶縁層を形成する工程と、該絶縁層上であって、少なくとも前記遮光層と平面的に重なる位置に半導体層を形成する工程とを含み、前記遮光層を形成する工程において、該遮光層の表面粗さについて、凹凸のプロファイル１周期の凸頂部と凹底部との高さの差が４０ｎｍ以下となる条件にて成膜を行うことを特徴とする。このように遮光層形成工程において、表面粗さが上記態様となる条件にて成膜することで、本発明に係る構成を好適に実現することができる。遮光層成膜条件としては、成膜温度を室温〜１５０℃程度にする、あるいは、成膜速度を下げるなどにより、遮光層材料の結晶化を緩和させる方法を採用することができる。
【００１２】
また、前記遮光層を形成する工程において、該遮光層を遮光性金属材料にて形成するとともに、その層厚を１００ｎｍ〜１５０ｎｍにて形成することで、当該遮光層の表面粗さを上記態様とすることができる。つまり、遮光層を金属材料にて構成する場合、その表面粗さが層厚に応じて異なることを見出し、これを１００ｎｍ〜１５０ｎｍに設計したところ、遮光性の確保と表面粗さの低減とを共に実現することができたのである。ここで、遮光層を層厚１００ｎｍ未満にて形成すると、光を遮る効果を十分に発現できない場合があり、また層厚１５０ｎｍ超にて形成すると、本発明に規定した表面粗さの範囲を実現できない場合がある。
【００１３】
さらに、前記遮光層を形成する工程において、該遮光層をモリブデン又はチタンナイトライドにて形成することができる。このような金属材料にて遮光層を形成することで、遮光性に優れ、しかも表面粗さを比較的小さい範囲にて設計することが可能である。
【００１４】
なお、本発明の半導体装置の製造方法において、半導体層を形成する工程では、例えば遮光層上に形成した絶縁層上にアモルファスシリコン膜を全面形成し、これをレーザーアニール処理した後にパターニングする手法を採用することができる。そして、半導体層上に更に絶縁膜（ゲート絶縁膜）を形成する工程と、該絶縁膜上に所定パターンの導電膜（ゲート電極）を形成する工程と、該導電膜（ゲート電極）をマスクとして（或いは別途マスクを形成して）、前記半導体層に対して選択的に不純物イオンを注入する工程とを含むものとすることができる。さらに、前記導電膜（ゲート電極）を含む絶縁膜上に層間絶縁膜を形成する工程と、該層間絶縁膜に前記半導体層のソース領域及びドレイン領域に導通するコンタクトホールを形成する工程と、該コンタクトホールに導電材料を充填し、前記層間絶縁膜上に配線を形成する工程とを含むものとすることができる。
【００１５】
このように製造された半導体装置は、半導体層においてソース領域及びドレイン領域を含む薄膜トランジスタとして構成される。そして、特に低温ポリシリコンの形成工程においては、上記表面形状を具備した遮光層を形成することにより、結晶化の際の異常成長が生じ難く、結晶膜に穴が生成する等の不具合発生も防止ないし抑制することができるようになる。
【００１６】
次に、本発明の電気光学装置は、上記半導体装置を備えることを特徴とする。このような半導体装置を備える電気光学装置は製造歩留りが向上するとともに、信頼性の高いスイッチング特性を有するものとなる。このような電気光学装置としては液晶表示装置等を例示することができ、そして当該電気光学装置を備える携帯電話等の電子機器は非常に信頼性の高いものとなる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面を用いて詳しく説明する。以下に示す本実施の形態の液晶装置（電気光学装置）は、スイッチング素子としてＴＦＴ（Thin Film Transistor）素子を用いたアクティブマトリクスタイプの透過型液晶装置である。ここで、本実施の形態の液晶装置に具備されたＴＦＴ素子は、本発明の半導体装置の構成を採用してなるものである。
【００１８】
図１は本実施形態の透過型液晶装置のマトリクス状に配置された複数の画素におけるスイッチング素子、信号線等の等価回路図である。図２はデータ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の構造を示す要部平面図で、図３は図２のＡ−Ａ’線断面図である。なお、図３においては、図示上側が光入射側、図示下側が視認側（観察者側）である場合について図示している。また、各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならせてある。
【００１９】
本実施の形態の液晶装置において、図１に示すように、マトリクス状に配置された複数の画素には、画素電極９と当該画素電極９への通電制御を行うためのスイッチング素子であるＴＦＴ素子３０とがそれぞれ形成されており、画像信号が供給されるデータ線６ａが当該ＴＦＴ素子３０のソースに電気的に接続されている。データ線６ａに書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給されるか、あるいは相隣接する複数のデータ線６ａに対してグループ毎に供給される。
【００２０】
また、走査線３ａがＴＦＴ素子３０のゲートに電気的に接続されており、複数の走査線３ａに対して走査信号Ｇ１、Ｇ２、…、Ｇｍが所定のタイミングでパルス的に線順次で印加される。また、画素電極９はＴＦＴ素子３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ素子３０を一定期間だけオンすることにより、データ線６ａから供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。
【００２１】
画素電極９を介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、後述する共通電極との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。ここで、保持された画像信号がリークすることを防止するために、画素電極９と共通電極との間に形成される液晶容量と並列に蓄積容量７０が付加されている。
【００２２】
次に、図２に基づいて、本実施形態の液晶装置の要部の平面構造について説明する。図２に示すように、ＴＦＴアレイ基板上に、インジウム錫酸化物（Indium Tin Oxide, 以下、ＩＴＯと略記する）等の透明導電性材料からなる矩形状の画素電極９（点線部９Ａにより輪郭を示す）が複数、マトリクス状に設けられており、画素電極９の縦横の境界に各々沿ってデータ線６ａ、走査線３ａ及び容量線３ｂが設けられている。各画素電極９は、走査線３ａとデータ線６ａとの各交差部に対応して設けられたＴＦＴ素子３０に電気的に接続されおり、各画素毎に表示を行うことが可能な構造になっている。
【００２３】
データ線６ａは、ＴＦＴ素子３０を構成する半導体層１ａのうち、後述のソース領域にコンタクトホール５を介して電気的に接続されており、画素電極９は、半導体層１ａのうち、後述のドレイン領域にコンタクトホール８を介して電気的に接続されている。また、半導体層１ａのうち、後述のチャネル領域（図中左上がりの斜線の領域）に対向するように走査線３ａが配置されており、走査線３ａはチャネル領域に対向する部分でゲート電極として機能する。なお、半導体層１ａは、例えばポリシリコン膜にて構成することができる。
【００２４】
容量線３ｂは、走査線３ａに沿って略直線状に伸びる本線部（すなわち、平面的に見て、走査線３ａに沿って形成された第１領域）と、データ線６ａと交差する箇所からデータ線６ａに沿って前段側（図中上向き）に突出した突出部（すなわち、平面的に見て、データ線６ａに沿って延設された第２領域）とを有する。なお、非画素領域の内、斜線で示す一部領域には遮光層１１が設けられている。
【００２５】
次に、図３に基づいて、本実施の形態の液晶装置の断面構造について説明する。図３は上述した通り、図２のＡ−Ａ’線断面図であり、本発明の半導体装置の一実施形態であるＴＦＴ素子３０が形成された領域の構成について示す断面図である。本実施の形態の液晶装置においては、ＴＦＴアレイ基板１０と、これに対向配置される対向基板２０との間に液晶層５０が挟持されている。
【００２６】
ＴＦＴアレイ基板１０は、ガラスや石英等の透光性材料からなる基板本体１０Ａとその液晶層５０側表面に形成されたＴＦＴ素子３０、画素電極９、配向膜４０を主体として構成されており、対向基板２０はガラスや石英等の透光性材料からなる基板本体２０Ａとその液晶層５０側表面に形成された共通電極２１と配向膜６０とを主体として構成されている。そして、各基板１０，２０は、スペーサ１５を介して所定の基板間隔（ギャップ）が保持されている。
【００２７】
ＴＦＴアレイ基板１０において、その液晶層５０側表面には画素電極９及び配向膜４０が設けられ、各画素電極９に隣接する位置に、各画素電極９をスイッチング制御する画素スイッチング用ＴＦＴ素子３０が設けられている。画素スイッチング用ＴＦＴ素子３０は、ＬＤＤ（Lightly Doped Drain）構造を有しており、基板本体１０Ａの内面側に絶縁層１９、遮光層１１及び層間絶縁膜１２（中間層）を介して配設されている。
【００２８】
ここで、絶縁層１９は画素スイッチング用ＴＦＴ素子３０の製造プロセス、つまりＴＦＴアレイ基板の製造プロセスにおいて、ガラスや石英等からなる基板本体１０Ａを保護するために設けられており、シリコン酸化膜或いはシリコン窒化膜等にて構成されている。
【００２９】
また、遮光層１１は、遮光性金属材料たるＭｏ又はＴｉＮから構成されており、その層厚は１００ｎｍ〜１５０ｎｍ程度に設計されている。このような遮光層１１は、基板本体１０Ａの液晶層５０側表面において、各画素スイッチング用ＴＦＴ素子３０が形成された領域、特に半導体層１ａが形成された領域（特にはチャネル領域）と平面的に重なって配設されている。この場合の遮光層１１は、ＴＦＴアレイ基板１０を透過し、ＴＦＴアレイ基板１０の図示下面（ＴＦＴアレイ基板１０と空気との界面）で反射されて、液晶層５０側に戻る戻り光が、少なくとも半導体層１ａのチャネル領域１ａ’及び低濃度ソース、ドレイン領域１ｂ、１ｃに入射することを防止する機能を有している。
【００３０】
ここで、遮光層１１はその表面粗さが以下のような特徴を有するものとなっている。具体的には、遮光層１１の上層（半導体層１ａ側）をＴＥＭ（透過型電子顕微鏡）で観察した場合に、その表面の凹凸プロファイル１周期について、凸頂部と凹底部との高さの差が４０ｎｍ以下（好ましくは３０ｎｍ以下）とされている。つまり、遮光層１１の断面形状において、隣合う凸部と凹部の凸頂部と凹底部の段差が最大でも４０ｎｍ（好ましくは３０ｎｍ）を超えない構成となっている。
【００３１】
遮光層１１上に形成された第１層間絶縁膜１２は、遮光層１１と半導体層１ａとを絶縁するために形成されており、例えばシリコン酸化膜或いはシリコン窒化膜等にて構成されている。
【００３２】
一方、第１層間絶縁膜１２上には半導体層１ａが形成されており、該半導体層１ａを含んで画素スイッチング用ＴＦＴ素子３０が形成されている。画素スイッチング用ＴＦＴ素子３０は、走査線３ａと、半導体層１ａと、走査線３ａ及び半導体層１ａを絶縁するゲート絶縁膜２と、データ線６ａとを備え、半導体層１ａは、走査線３ａからの電界によりチャネルが形成されるチャネル領域１ａ’と、ソース電極に接続される高濃度ソース領域１ｄ及び低濃度ソース領域１ｂと、ドレイン電極に接続される高濃度ドレイン領域１ｅ及び低濃度ドレイン領域１ｃとを備えている。
【００３３】
また、上記走査線３ａ上、ゲート絶縁膜２上を含む基板本体１０Ａ上には、高濃度ソース領域１ｄへ通じるコンタクトホール５、及び高濃度ドレイン領域１ｅへ通じるコンタクトホール８を含んでなる第２層間絶縁膜４が形成されている。そして、第２層間絶縁膜４上にデータ線６ａが形成され、該データ線６ａは、第２層間絶縁膜４を貫通するコンタクトホール５を介して高濃度ソース領域１ｄに電気的に接続されている。
【００３４】
さらに、データ線６ａ上及び第２層間絶縁膜４上には、高濃度ドレイン領域１ｅへ通じるコンタクトホール８を含んでなる第３層間絶縁膜７が形成されている。そして、第３層間絶縁膜７上に画素電極９が形成され、該画素電極９は、第２層間絶縁膜４及び第３層間絶縁膜７を貫通するコンタクトホール８を介して高濃度ドレイン領域１ｅに電気的に接続されている。
【００３５】
なお、本実施の形態では、ゲート絶縁膜２を走査線３ａに対向する位置から延設して誘電体膜として用い、半導体膜１ａを延設して第１蓄積容量電極１ｆとし、更にこれらに対向する容量線３ｂの一部を第２蓄積容量電極とすることにより、蓄積容量７０が構成されている。また、図２に示したように、ＴＦＴアレイ基板１０に遮光層１１を設けるのに加えて、コンタクトホール１３を介して遮光層１１は、前段あるいは後段の容量線３ｂに電気的に接続するように構成されている。さらに、ＴＦＴアレイ基板１０の液晶層５０側最表面、すなわち、画素電極９及び第３層間絶縁膜７上には、電圧無印加時における液晶層５０内の液晶分子の配向を制御する配向膜４０が、例えばラビング処理されたポリイミド膜を用いて形成されている。
【００３６】
他方、対向基板２０には、基板本体２０Ａの液晶層５０側表面であって、データ線６ａ、走査線３ａ、画素スイッチング用ＴＦＴ素子３０の形成領域（非画素領域）に対向する領域に、入射光が画素スイッチング用ＴＦＴ素子３０の半導体層１ａのチャネル領域１ａ’や低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃに侵入することを防止するための対向側遮光層２３が設けられている。また、対向側遮光層２３が形成された基板本体２０Ａの液晶層５０側には、その略全面にわたって、ＩＴＯ等からなる共通電極２１が形成され、その液晶層５０側には、電圧無印加時における液晶層５０内の液晶分子の配向を制御する配向膜６０が、例えばラビング処理されたポリイミド膜を用いて形成されている。
【００３７】
以上のような本実施の形態の液晶装置は、ＬＤＤ構造を具備した画素スイッチング用ＴＦＴ素子（半導体装置）３０を備え、その画素スイッチング用ＴＦＴ素子３０の半導体層１ａに対する光入射を防止ないし抑制する遮光層１１を備えている。そして、図４に拡大して示すように、画素スイッチング用ＴＦＴ素子（半導体装置）３０は、半導体層１ａ側の表面が平坦な構成の遮光層１１を有しており、該遮光層１１の具体的な表面粗さは、断面の凹凸プロファイル１周期について凸頂部と凹底部との高さの差が４０ｎｍ以下（好ましくは３０ｎｍ以下）とされている。なお、図４においては、画素電極９に代えて、ドレイン電極６ｂを一般化して示している。
【００３８】
このような構成によると、遮光層１１上に形成された第１層間絶縁膜１２の半導体層１ａ側の表層も、該遮光層１１の表面形状に倣った凹凸を有することとなる。つまり、半導体層１ａの直下に配設される層（本実施の形態では第１層間絶縁膜１２）の表面粗さについて、凹凸のプロファイル１周期の凸頂部と凹底部との高さの差が４０ｎｍ以下（好ましくは３０ｎｍ以下）となっている。
【００３９】
このように、半導体層１ａの直下に配設される任意の材料からなる層について、その表面粗さが上記範囲となるように設計されているため、該半導体層１ａにおいて穴が発生する等の欠陥が極めて生じ難くなり、その結果、画素スイッチング用ＴＦＴ素子（半導体装置）３０の信頼性を高めることが可能となった。
【００４０】
ここで、半導体層１ａの直下にある第１層間絶縁膜１２における、凹凸のプロファイル１周期の凸頂部と凹底部との高さの差（最大最小差）と、半導体層１ａにおける穴発生の確率との関係について検討した。図５は、最大最小差（ｎｍ）をｘ軸に、穴発生確率（％）をｙ軸にとったグラフである。このように、最大最小差が４０ｎｍ以下では、穴発生確率が５％以下となって半導体層１ａの信頼性が高く、最大最小差が３０ｎｍ以下では、穴発生確率が略０％となって半導体層１ａの信頼性が最大限に高められていることが分かる。
【００４１】
また、特に遮光層１１がモリブデン又はタングステンナイトライド等の遮光性金属材料にて構成され、さらに層厚が１００ｎｍ〜１５０ｎｍにて構成されている。本実施の形態では、このような厚さの遮光性金属材料にて遮光層１１を形成することで、十分な遮光性と表面平坦性を実現されており、層厚が１００ｎｍ未満では光を遮る効果を十分に発現できない場合があり、また１５０ｎｍを超えると上記表面粗さの範囲を実現できない場合がある。
【００４２】
次に、上記液晶装置の製造方法の一例を説明する。本実施の形態では、ＴＦＴ素子３０の製造プロセスにおいて本発明に係る半導体装置の製造方法を採用している。
なお、ここではＴＦＴ素子（半導体装置）３０としてｎチャネル型の多結晶シリコンＴＦＴを製造する場合を例として説明する。図６〜図７はいずれも、本実施形態の液晶装置の製造構成の一部について、特にＴＦＴ素子（半導体装置）の製造方法を工程順に示す概略断面図である。なお、各図において、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならせてある。
【００４３】
はじめに、図６（ａ）に示すように、超音波洗浄等により清浄化したガラス基板１０Ａを用意した後、ガラス基板１０Ａの全面に、シリコン酸化膜等の絶縁膜からなる下地保護膜たる絶縁層１９を例えばプラズマＣＶＤ法等により成膜する。この工程において用いる原料ガスとしては、モノシランと一酸化二窒素との混合ガスや、ＴＥＯＳ（テトラエトキシシラン、Ｓｉ（ＯＣ２Ｈ５）４）と酸素、ジシランとアンモニア等が好適である。
【００４４】
同じく図６（ａ）に示すように、絶縁層１９上の全面に、モリブデンからなる遮光層１１を例えばスパッタリング等により、１５０ｎｍ程度の厚さに成膜する。そして、遮光層１１上にフォトマスク２９を形成し、遮光層１１をドライエッチングによりパターニングする（図６（ｂ））。続いて、図６（ｃ）に示すように、シリコン酸化膜、シリコン窒化膜、或いはシリコン酸窒化膜等からなる層間絶縁膜１２をプラズマＣＶＤ法等により成膜する。
【００４５】
ここでは、遮光層１１を形成する場合、該遮光層１１の表面粗さについて、凹凸のプロファイル１周期の凸頂部と凹底部との高さの差が４０ｎｍ以下となる条件にて成膜を行っている。具体的には、成膜温度を室温〜１５０℃程度にする、あるいは、成膜速度を下げるなどにより、遮光層材料の結晶化を緩和させることにより上記表面粗さを実現できるものとなっている。
【００４６】
次に、図６（ｄ）に示すように、アモルファスシリコン膜１をプラズマＣＶＤ法等により成膜する。この工程において用いる原料ガスとしては、ジシランやモノシランが好適である。その後、同図６（ｄ）に示すように、エキシマレーザー光Ｌ（ＸｅＣｌエキシマレーザーの場合は波長３０８ｎｍ、ＫｒＦエキシマレーザーの場合は波長２４８ｎｍ）を照射してレーザーアニールを行う。このような熱処理により、シリコンを溶融させ、これを結晶化させることができる。なお、アモルファスシリコン膜１をパターニングしてから、レーザーアニールを行ってポリシリコン膜を形成しても良い。
【００４７】
そして、図７（ａ）に示すように、ポリシリコン膜１ａを遮光層１１が存在する領域内に位置するように、つまり遮光層１１と平面的に重なるように、フォトリソグラフィとドライエッチングによりパターニングする。すなわち、ポリシリコン膜１ａ上にフォトレジストを塗布した後、フォトレジストの露光、現像、ポリシリコン膜１ａのエッチング、フォトレジストの除去を行うことにより、該ポリシリコン膜１ａのパターニングを行う。
【００４８】
その後、図７（ｂ）に示すように、シリコン酸化膜をプラズマＣＶＤ法等により成膜し、これをポリシリコン膜１ａ上を覆う形にパターニングすることでゲート絶縁膜２を形成する。この工程において用いる原料ガスとしては、ＴＥＯＳと酸素ガスとの混合ガス等が好適である。また、ゲート絶縁膜２上の全面に、スパッタリング法等により、アルミニウム、タンタル、モリブデン等の金属、又はこれらの金属のいずれかを主成分とする合金、又はポリシリコン（多結晶シリコン）等の導電性材料を成膜した後、フォトリソグラフィー法によりパターニングしてゲート電極３ａを形成する。
【００４９】
次に、同じく図７（ｂ）に示すように、ゲート電極３ａより幅広のレジストマスク２８を形成し、このレジストマスク２８をマスクとしてポリシリコン膜１ａに対して高濃度の不純物イオンＤＰ１（ここではリンイオン）を打ち込み、高濃度ソース領域１ｄ、及び高濃度ドレイン領域１ｅを形成する。このような不純物イオンの注入を行った後、アッシング処理によりレジストマスク２８の剥離を行う。
【００５０】
レジストマスク２８の剥離工程の後、図７（ｃ）に示すように、ゲート電極３ａをマスクとして、低濃度の不純物イオンＤＰ２（ここでは、リンイオン）を打ち込み、低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃを形成する。ここで、ゲート電極３ａの直下に位置し、不純物イオンが導入されなかった部分はチャネル領域１ａとなる。以上のような不純物イオンの注入により、半導体層１ａが形成される。
【００５１】
なお、図示しないエキシマーレーザー光を照射することにより、注入した不純物イオンの活性化を行うものとしている。このようなアニール処理により、ソース領域１ｂ、１ｄ及びドレイン領域１ｃ、１ｅに注入された不純物の活性化が効果的に行われる。
【００５２】
次に、図７（ｄ）に示すように、ゲート電極３ａの表面側にＣＶＤ法等により、シリコン酸化膜等からなる層間絶縁膜４を成膜し、さらにコンタクトホールを形成するために所定のパターンのレジストマスク（図示略）を形成した後、該レジストマスクを介して層間絶縁膜４のドライエッチングを行い、層間絶縁膜４において高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅに対応する部分にコンタクトホール５、コンタクトホール８をそれぞれ形成する。
【００５３】
その後、層間絶縁膜４の全面に、アルミニウム、チタン、窒化チタン、タンタル、モリブデン、又はこれらの金属のいずれかを主成分とする合金等の導電性材料を、スパッタリング法等により成膜した後、フォトリソグラフィー法によりパターニングし、図４に示したようなソース電極６ａ及びドレイン電極６ｂを形成する。以上のようにして、ｎチャネル型の多結晶シリコンＴＦＴ（半導体装置）３０を製造することができる。
【００５４】
以上のような製造方法により、好適に且つ簡便に上記実施の形態の多結晶シリコンＴＦＴ（半導体装置）３０を製造することができるようになる。つまり、遮光層１１を形成する工程において、該遮光層１１の表面粗さについて、凹凸のプロファイル１周期の凸頂部と凹底部との高さの差が４０ｎｍ以下となる条件にて成膜を行っているため、本実施の形態のＴＦＴ３０に係る構成を好適に実現することができる。なお、遮光層１１の表面粗さを上記本実施の形態の範囲にて構成するためには、当該遮光層１１の薄膜化、遮光層１１の構成材料の選択、成膜条件の最適化の３要素のうちの少なくとも１つが必要で、上記製造方法で述べた手法がその一例である。そして、これら３要素を全て満たすことで、最も簡便且つ正確に上記範囲の表面粗さを実現できるようになる。
【００５５】
次に、上記実施の形態の液晶装置を備えた電子機器の具体例について説明する。図８は、携帯電話の一例を示した斜視図である。図８において、符号１０００は携帯電話本体を示し、符号１００１は上記液晶装置を用いた表示部を示している。このような携帯電話等の電子機器の表示部に上記実施の形態の液晶装置を用いた場合、液晶装置に具備された半導体装置においてスイッチング特性低下が生じ難く、非常に信頼性の高い電子機器を実現することができるものとなる。
【００５６】
以上、本発明の一実施の形態を示したが、本発明はこれに限定されるものではなく、各請求項に記載した範囲を逸脱しない限り、各請求項の記載文言に限定されず、当業者がそれらから容易に置き換えられる範囲にも及び、かつ、当業者が通常有する知識に基づく改良を適宜付加することができる。例えば、本実施形態では、ｎチャネル型のＴＦＴを製造する場合を例として説明したが、ｐチャネル型のＴＦＴを製造する場合にも同様に本発明の製造方法を適用することができる。また、本発明の対象はＴＦＴに限定されず、半導体層を遮光するための遮光層を具備した一般の半導体装置について、本発明の構成を採用することが可能である。
【図面の簡単な説明】
【００５７】
【図１】半導体装置を含む液晶装置の等価回路図。
【図２】同、液晶装置の画素群の構造を示す平面図。
【図３】同、液晶装置の断面構造を示す断面図。
【図４】図１の液晶装置に具備された半導体装置の拡大断面図。
【図５】半導体層直下の層の表面形状と、半導体層における穴発生確率との関係を示すグラフ。
【図６】半導体装置の製造方法を含む液晶装置の一製造工程例を示す断面模式図。
【図７】図６に続く工程例を示す断面模式図。
【図８】電子機器の一例を示す斜視図。
【符号の説明】
【００５８】
１０Ａ…基板、１１…遮光層（中間層）、１２…第１層間絶縁膜（中間層）、１ａ…半導体層、３０…ＴＦＴ素子（半導体装置）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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