(57)【要約】【課題】スキュー性能およびジッタ性能を犠牲にせず好ましくは改善して、より少ない消費電力をもたらすクロック分配回路を提供すること。【解決手段】集積回路（ＩＣ）、ＩＣアセンブリ、および集積回路中でクロック信号を分配するための回路は、少なくとも１つの導体をその中に有する容量性クロック分配回路を含む。少なくとも１つのインダクタが集積回路中の金属層中に形成され、クロック分配回路に結合される。このインダクタは、一般に集積回路全体にわたって分散された多数のらせんインダクタの形を取り、容量性クロック分配回路と共振点において共振するように選択されたインダクタンス値を提供し、したがって電力消費が低減され、スキュー性能およびジッタ性能の改善を行うことができる。【選択図】図１
2005159353.tif 000002
【特許請求の範囲】
【請求項１】
集積回路（ＩＣ）であって
既知の負荷キャパシタンスを有し、ローカル回路にクロックを分配するクロック分配グリッドと、
前記クロック分配グリッドを駆動するクロック・ドライバと、
前記分配グリッドに一端で接続された少なくとも１つのインダクタと、
パワー・グリッドとを備え、
前記クロックがローカル・グリッド・キャパシタンスと前記少なくとも１つの接続されたインダクタとの共振周波数範囲内の周波数を有し、
パワー・グリッド・ラインが前記インダクタそれぞれの近傍で不連続になり、パワー・グリッド・ラインのループが前記インダクタそれぞれの近傍で開いている、ＩＣ。
【請求項２】
前記少なくとも１つのインダクタが他端でデカップリング・コンデンサに接続する、請求項１に記載のＩＣ。
【請求項３】
前記各デカップリング・コンデンサの両端間に電圧が発生し、前記電圧が前記クロックの高レベルと低レベルの間の中間になる、請求項２に記載のＩＣ。
【請求項４】
前記デカップリング・コンデンサが１対のデカップリング・コンデンサであり、前記対の一方が第１の電源ラインと前記インダクタの前記他端の間に接続され、前記対の他方が前記他端と第２の電源ラインの間に接続される、請求項３に記載のＩＣ。
【請求項５】
前記第２の電源ラインがグラウンド・ラインである、請求項４に記載のＩＣ。
【請求項６】
前記パワー・グリッド・ラインが、エンドポイントで終端する電源ラインおよび電源リターン・ラインを含む、請求項１に記載のＩＣ。
【請求項７】
前記インダクタが、前記クロック・ドライバのまわりの４つの象限中に配置された４つのインダクタである、請求項１に記載のＩＣ。
【請求項８】
集積回路（ＩＣ）であって、
既知の負荷キャパシタンスを有し、ローカル回路にクロックを分配するクロック分配グリッドと、
前記クロック分配グリッド中で第１のクロック位相を駆動するクロック・ドライバと、
第２のクロック位相とを備え、
少なくとも１つのインダクタが一端で前記第１のクロック位相に接続され、
前記クロックがローカル・グリッド・キャパシタンスと前記インダクタとの共振周波数の周波数範囲の周波数を有し、
前記インダクタが他端で前記第２の位相に接続され、
前記ローカル・グリッド・キャパシタンスが前記第１のクロック位相および前記第２のクロック位相の両方からのローカル配線キャパシタンスを含む、ＩＣ。
【請求項９】
前記第１のクロック位相と前記第２のクロック位相の間に接続された、交差して結合された１対のインバータをさらに含む、請求項８に記載のＩＣ。
【請求項１０】
前記第２のクロック位相を駆動する第２のクロック・ドライバをさらに含む、請求項８に記載のＩＣ。
【請求項１１】
前記インダクタが、前記クロック・ドライバのまわりの４つの象限中に配置された４つのインダクタである、請求項８に記載のＩＣ。
【請求項１２】
グローバル・クロックによってクロック制御される集積回路（ＩＣ）アセンブリであって、前記グローバル・クロックが複数のセクタに分散されており、前記各セクタが、
既知の負荷キャパシタンスを有し、ローカル回路にセクタ・クロックを分配するクロック分配グリッドと、
前記クロック分配グリッドを駆動するクロック・ドライバと、
前記分配グリッドに一端で接続された少なくとも１つのインダクタと、
パワー・グリッドとを含み、
前記クロックがローカル・グリッド・キャパシタンスと前記インダクタとの共振周波数範囲内の周波数を有し、
パワー・グリッド・ラインが前記インダクタそれぞれの近傍で不連続になり、パワー・グリッド・ラインのループが前記インダクタそれぞれの近傍で開いている、ＩＣアセンブリ。
【請求項１３】
前記インダクタが他端でデカップリング・コンデンサに接続する、請求項１２に記載のＩＣアセンブリ。
【請求項１４】
前記各デカップリング・コンデンサの両端間に電圧が発生し、前記電圧が前記クロックの高レベルと低レベルの間の中間になる、請求項１３に記載のＩＣアセンブリ。
【請求項１５】
前記デカップリング・コンデンサが１対のデカップリング・コンデンサであり、前記対の一方が第１の電源ラインと前記インダクタの前記他端の間に接続され、
前記対の他方が前記他端と第２の電源ラインとの間に接続される、請求項１４に記載のＩＣアセンブリ。
【請求項１６】
前記第２の電源ラインがグラウンド・ラインである、請求項１５に記載のＩＣアセンブリ。
【請求項１７】
前記クロック・ドライバが、第１のクロック位相を駆動し、前記少なくとも１つのインダクタの前記一端が前記第１のクロック位相に接続され、
前記ＩＣが第２のクロック位相をさらに含み、
前記インダクタが他端で前記第２の位相に接続され、
前記ローカル・グリッド・キャパシタンスが前記第１のクロック位相および前記第２のクロック位相の両方からのローカル配線キャパシタンスを含む、請求項１２に記載のＩＣアセンブリ。
【請求項１８】
前記第１のクロック位相と前記第２のクロック位相の間に接続された、交差して結合された１対のインバータをさらに含む、請求項１７に記載のＩＣアセンブリ。
【請求項１９】
前記第２のクロック位相を駆動する第２のクロック・ドライバをさらに含む、請求項１７に記載のＩＣアセンブリ。
【請求項２０】
前記インダクタが、前記クロック・ドライバのまわりの４つの象限中に配置された４つのインダクタである、請求項１２に記載のＩＣアセンブリ。
【請求項２１】
グローバル・クロックによってクロック制御される集積回路（ＩＣ）アセンブリであって、前記グローバル・クロックが複数のセクタに分散され、前記各セクタが、
前記各クロック位相に対して既知の負荷キャパシタンスを有し、ローカル回路にクロック位相を分配するクロック分配グリッドと、
前記位相の第１の位相を駆動するクロック・ドライバと、
前記第１の位相に一端で接続され、前記第２の位相に他端で接続された少なくとも１つのインダクタとを含み、前記クロックが、前記第１のクロック位相および前記第２のクロック位相の両方に対する負荷キャパシタンス、およびインダクタとの共振周波数の周波数範囲の周波数を有する、ＩＣアセンブリ。
【請求項２２】
パワー・グリッドをさらに含み、パワー・グリッド・ラインが前記インダクタそれぞれの近傍で不連続である、請求項２１に記載のＩＣアセンブリ。
【請求項２３】
前記パワー・グリッド・ラインが、エンドポイントで終端する電源ラインおよび電源リターン・ラインを含み、パワー・グリッド・ラインのループが前記インダクタそれぞれの近傍で開いている、請求項２２に記載のＩＣアセンブリ。
【請求項２４】
前記第１のクロック位相と前記第２のクロック位相の間に接続された、交差して結合された１対のインバータをさらに含む、請求項２１に記載のＩＣアセンブリ。
【請求項２５】
前記第２のクロック位相を駆動する第２のクロック・ドライバをさらに含む、請求項２４に記載のＩＣアセンブリ。
【請求項２６】
前記インダクタが、前記クロック・ドライバのまわりの４つの象限中に配置された４つのインダクタである、請求項２１に記載のＩＣアセンブリ。
【請求項２７】
前記クロック・グリッドが第１のＩＣチップ上にあり、前記インダクタのうちのいくつかのインダクタが、前記第１のチップに接続されたインターポーザ上にある、請求項２１に記載のＩＣアセンブリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に集積回路中のクロック分配に関し、より詳しくは改善された電力効率、スキュー性能およびジッタ性能を有する高周波クロックを分配する方法に関する。
【背景技術】
【０００２】
１つの高周波グローバル・クロックによって大きいデジタル・チップをクロック制御することは、ますます困難な仕事になっている。回路規模が増大しクロック周波数が増加し続けているので、スキューおよびジッタ、ならびに電力消費は、ますます重要な設計上の問題になっている。
【０００３】
従来は、ジッタおよびスキューがクロック回路設計上の主な問題であったが、電力消費がまもなく首位になる可能性がある。集積回路の新しい世代毎に、クロックのキャパシタンスおよび周波数が増加し、その結果、動的な電力損失がかなり増大している。７２Ｗ、６００ＭＨｚのアルファ・プロセッサ（Alpha Processor）がクロック回路でその電力の半分より多くを消費していることを斟酌すると、明らかにこの分野は設計を最適化する機が熟している。
【０００４】
現在まで、クロック分配の仕事の大部分は、スキューおよびジッタの問題に対処することに重点を置いてきた。クロック配線には、２つの一般的な手法、ツリーおよびグリッドの手法がある。同調可能なツリーは、配線の使用がより少なくなり、したがって、キャパシタンスがより小さくなり、配線ラインの使用がより少なく、電力がより少なく、待ち時間がより少なくなる。しかし、ツリーは注意深く同調しなければならず、この同調は、負荷に極めて強く依存する。したがって、クロック分配回路とそのクロック回路によって駆動される対象回路の間に、かなりの相互作用が存在する。それとは異なり、グリッドは、大きなキャパシタンスを示すことができ、配線用資源をかなり使用する必要があるが、近接ポイントを直接グリッドに接続することによって負荷が相対的に独立したものになる。この後者の特性は、こたえられないほど魅力的であることが分り、ハイエンド・マイクロプロセッサにおける最近の大部分のグローバル・クロック分配は、ある種のグローバル・クロックのグリッドを利用している。初期のグリッドによる分配は、チップの中心に位置する単一の実効的なグローバル・クロック・ドライバによって駆動された。
【０００５】
大部分のモデム・クロックの分配回路は、バランスの取れたＨツリーを使用してグリッドを駆動するのに必要なゲインを増大させ分配する。グリッドの駆動ポイントは、一点に集中しているのではなく、チップ全体にわたって分散されている。これは、より低い分散度で駆動されるグリッドよりも、グリッドの密集度がより低くてよいこと、およびその結果、配線用資源のキャパシタンスがより少なく、その消費がより少なくなることを意味する。グリッドの分流特性は、ツリー分配の不完全さによるスキューおよびジッタを打ち消し、かつ一様でないクロック負荷を均衡させる助けとなる。
【０００６】
クロック発生源からの距離が大きくなるにつれてスキューおよびジッタが蓄積されるのを防止するため、複数のオンチップ・クロック発生源を使用する手法がいくつかあった。１つの手法は、分散フェーズロック・ループ（ＰＬＬ）を生成するもので、このＰＬＬ中には、複数の電圧制御オシレータ（ＶＣＯ）以外に、１つの位相周波数検出器、チャージ・ポンプおよびローパス・フィルタがある。これらのオシレータは、チップ全体にわたって分散されて単一クロックのグリッドを駆動する。グリッドは、チップ全体にわたってＶＣＯ間の不整合を打ち消し、スキューおよびサイクル間のジッタを制限する助けとなるように働く。この手法の主な問題は、ノイズの影響を極めて受けやすいことがある「グローバルな」アナログ電圧（ＶＣＯ制御電圧）をチップ全体にわたって分配する必要があることである。
【０００７】
この手法の代替方法は、チップ全体にわたって複数のＰＬＬを備えることであり、それぞれが集積回路の小さな区域またはタイルだけにクロックを供給する。オシレータからのクロック待ち時間は、クロックの分配がローカルであり各ＰＬＬのクロック負荷がより小さいので、減少する。このような設計では、各ＰＬＬは、その近隣のＰＬＬの位相の平均を取ってロックを決定しなければならず、モード・ロック状態を避けるために非線形要素を位相検出器に導入しなければならない。位相検出器間の不整合があると、分配に対して補償できないスキューが加わる。
【０００８】
クロック・パワーを制御するために使用される最も普通の技法は、クロック・ゲーティング技法である。この技法では、設計上のセクションが使用されていないときはそのセクションのクロッキングを停止する論理をローカル・クロックの分配に導入している。こうした技法は、一般に、「ローカル」クロッキングにクロック負荷のより多くを委ねる（そこで、クロックをゲートすることができる）のに好都合であり、パワーが主な問題である低性能の設計（たとえば、モバイル用途用でバッテリー駆動のデジタル信号プロセッサ）で広く使用されてきた。最近まで、クロック・ゲーティングは、高性能設計用の技法としては好まれていなかった。というのは、クロック・ゲーティング論理により持ち込まれる可能性のあるスキューおよびジッタ、ならびにデルタ−Ｉノイズ問題（すなわち、大きいスイッチング・クロックのキャパシタンスがオンおよびオフされたとき、電源分配中に導入されるトランジェント）があるからである。クロック・パワーが８０Ｗを超えるにつれて、クロック・ゲーティングが、これらの高性能チップにさえも使用され始めている。
【０００９】
クロック・ゲーティングの当然の極限は、より非同期の設計技法に近づくことであり、そこでは、データが存在するときのみブロックが活性化される。グローバルには非同期でありローカルでは同期の（ＧＡＬＳ）設計では、同期設計の考え方がローカルに保存される。しかし、非同期設計技法は、設計がより難しく、実装がより高価で、試験がより挑戦的なものになり、検証およびデバッグがより困難である。グローバルな同期設計を引き続き使用し、それに改良を加えることが明らかに切望される。
【００１０】
より低いパワーおよびより良好な位相安定性を達成するためにＬＣ型オシレータの長所（遅延要素に基づくオシレータに比べて）は、かなり前から認められてきた。断熱論理の世界では、共振によるクロック生成の重要性がすでに認められていた。クロックを使用して回路に給電され、その共振がエネルギー回復の基礎になるからである。これらの発生器は、一般に正弦波の、または正弦波に近い波形のクロック波形を生成する。クロックの発生と分配を結合するために、伝送ライン・システムの形の分散ＬＣオシレータが検討されてきた。これらは、分散オシレータにも似ている。サルファシック・クロック（salphasic clock）分散では、定在波（正弦波）が、終端されていない伝送ライン内で確立される。その結果、このラインに沿った各レシーバが、同相（しかし振幅は異なる）のサイン波を受け取る。残念ながら、オンチップ伝送ラインは、配線が長いため、極めて損失が大きくバンド幅が狭くなりやすい。これは、前進波と逆進波の間で振幅の不整合があるために、かなりの位相誤差を発生する。
【００１１】
これまでに提案されてきた他の手法は、１組の結合された伝送ライン・リングをＬＣタンク回路として使用するもので、このリングは、交差して結合された１組のインバータによって励起されてクロック信号を分配する。リングを回る伝播時間によって発振周波数が決まり、リングの周りの異なるポイントは異なる位相を有する。しかし、この手法には、多くの重大な難題もある。リングは、潜在的に変動する（集中した）負荷キャパシタンスが伝送ライン中に不連続性を発生する場合でさえも、正確に同調しなければならない。基本的には、分散とクロック周波数を決定する共振は基本的に関連し、その際に、前者は、幾何形状または所望の共振周波数と整合しない他の制約条件に依存することがある。
【００１２】
集積回路中に同期クロックを分配するための別の手法は、ウォーム（Warm）の米国特許第６，０５７，７２４号に開示されている。このウォームの特許は、集積回路内に形成され、クロック信号を発生するための空洞共振器として動作する平行面のマイクロストリップ共振器を含むクロック分配回路を開示している。
【特許文献１】米国特許第６，０５７，７２４号
【発明の開示】
【発明が解決しようとする課題】
【００１３】
超大規模集積回路用のクロック分配回路を提供するための様々な努力にもかかわらず、スキュー性能およびジッタ性能を犠牲にせず好ましくは改善してより少ない消費電力をもたらすクロック分配回路が依然として必要である。
【００１４】
本発明の一目的は、大規模および超大規模集積回路中に高速クロック信号を効果的に分配することを可能にする集積回路クロック分配トポロジを提供することである。
【００１５】
本発明の別の目的は、同じクロック速度で動作する従来のクロック分配回路よりも電力消費がより少ないクロック分配回路を提供することである。
【００１６】
本発明の別の目的は、スキュー性能およびジッタ性能を維持しまたは改善して、同じクロック速度で動作する従来のクロック分配回路より電力消費がより少ないクロック分配回路を提供することである。
【００１７】
本発明の別の目的は、クロック動作周波数で共振する共振回路をもたらすクロック分配回路を提供することである。
【課題を解決するための手段】
【００１８】
本発明によれば、集積回路（ＩＣ）、ＩＣアセンブリ、および集積回路中でクロック信号を分配するための回路が提供される。この分配用の回路は、少なくとも１つの導体をその中に有する容量性クロック分配回路と、集積回路の金属層中に形成された少なくとも１つのインダクタとを含む。このインダクタは導体に結合され、容量性クロック分配回路と共振するようにそのインダクタンス値が選択される。
【００１９】
インダクタが、多数の、らせんインダクタなどのインダクタの形を取り、これらが集積回路全体にわたって分散されることが好ましい。
【００２０】
クロック分配回路は、１つまたは複数のＨツリー駆動回路に結合されたクロック・グリッド回路を含むことができる。大規模集積回路では、集積回路が複数のセクタに分割され、Ｈツリーおよび少なくとももう１つのＨツリー分散回路によって駆動されるセクタ・ベースのＨツリーによって各セクタが駆動される、階層的アーキテクチャを使用することができる。
【００２１】
本発明による別の実施形態では、クロック分配回路は、クロック分配回路に結合されたクロック・ドライバ回路を含むことができる。このクロック分配回路は、そのクロック・ドライバ回路に対してクロック回路キャパシタンスを与える。多数のインダクタがクロック・グリッド回路に結合される。これらのインダクタは、クロック・グリッド回路のまわりで空間的に分散され、クロック・ドライバ回路の動作周波数でクロック回路キャパシタンスと実質的に共振する全インダクタンス値を提供する。
【００２２】
クロック分配回路は、１つまたは複数のツリー分配回路に結合されたクロック・グリッドを含むことができる。クロック・ドライバ回路は、集積回路全体にわたって１つまたは複数のバッファ増幅器に供給されるマスタ・クロックを含むことができる。あるいは、クロック・グリッド回路に結合されたいくつかの同期したフェーズロック・ループ回路によって、クロック・ドライバ回路を形成することもできる。
【００２３】
共振クロック回路のＱを最適化するために、回路の共振が最適化されるようにクロック分配回路への接続または切断を選択的に切り替えることができる１つまたは複数のキャパシタを含めることによって、クロック分配回路のキャパシタンスを同調させることができる。
【００２４】
上記および他の目的、態様および利点は、添付図面を参照して行う本発明の好ましい実施形態の以下の詳細な説明からよりよく理解されよう。
【発明を実施するための最良の形態】
【００２５】
本発明は、集積回路内でクロック信号を分配するための回路のトポロジおよび設計方法を提供する。本発明は、電力効率が改善されスキューおよびジッタが最小になるようにクロッキング周波数で実質的に共振するクロック分配回路を提供する。
【００２６】
図１は、集積回路のいくつかの金属化層を通して見たときの本共振クロック分配回路の一実施形態の平面図を表す絵画図である。図２の回路は、図１の回路の１セクタ１０１を示す。図２の回路は、約２，５００μｍ×２，５００μｍの面積を有するセクタを表す。典型的なマイクロプロセッサのクロック分配は、何ダースかのこのようなクロック分配セクタを含むことがあり、これらのセクタは互いに結合されてグローバル・クロック分配回路になる。図１の回路は、集積回路の４つの隣接するセクタとして実装され、４つのセクタ１０１がＨツリー１０２などのさらなるクロック分配回路によって駆動されて、マスタ・クロック１０３からのクロック信号を個々のセクタのドライバ回路に出力する、図２の回路を示す。図１は、隣接するセクタの例示的な相互接続を示しているが、この図は、集積回路全体の中の小さな部分だけを表していることを理解されたい。集積回路のサイズに応じて、マスタ・クロック１０３と個々のセクタ１０１の間にクロック分配の階層レベルが追加されることがある。
【００２７】
図２を参照すると、各セクタ１０１の回路は、中心の駆動ポイント１１０で従来のＨツリー１１５に結合されたクロック・ドライバ回路１０５を含む。Ｈツリー１１５は、当技術分野で周知の方法で接続用バイア１３０を介してクロック・グリッド１２５に結合される。Ｈツリー１１５、ならびにクロック・グリッド１２５およびクロック・グリッド１２５に結合された回路は、クロック・ドライバ回路１０５に対して容量性負荷を与える。この容量性負荷を、本明細書ではクロック回路キャパシタンス（Ｃｃｌｏｃｋ）と呼ぶ。クロック・ドライバ回路は、一般にバッファ増幅器の形を取る。しかし、いくつかの実施形態では、クロック・ドライバ回路１０５は、マスタ・クロックと同期したローカル発振器の形を取ることもできる。本発明は、少なくとも１つのインダクタ、より好ましくは多数のらせんインダクタ１２０を使用する。これらのインダクタ１２０は、クロック・グリッド１２５に結合され、クロック回路キャパシタンスと共振し、それによってクロック・グリッド１２５と共振回路を形成するように動作する。図１および図２に示した実施形態では、らせんインダクタ１２０は、一端がクロック・グリッド１２５に直接結合され、他端は、図示していない大きいデカップリング・コンデンサを介して電源またはグラウンド電位に結合されている。このようにインダクタ１２０のＡＣ結合を使用すると、クロック・グリッドがそれを中心に発振するミッドレールのＤＣ電圧が確立される。このミッドレールＤＣ電圧は、擬似差動スイッチング回路中で基準電圧として使用することができる。このデカップリング・コンデンサは、集積回路中で能動デバイス層中の各らせんインダクタ１２０の下に位置する薄膜酸化物コンデンサとして形成することができる。
【００２８】
クロック・ツリー１１５は、通常、集積回路の上部２つの金属層（たとえば、Ｍ６およびＭ５層）上に形成され、クロック・グリッド１２５は、集積回路の上部３つの金属層（たとえば、Ｍ６、Ｍ５およびＭ４層）上に形成される。クロック・グリッド１２５は、０．５μｍ間隔で配置されたフィンガ付きの幅１．５μｍのライン・セグメントを使用したレギュラー・メッシュとして形成される。図３に示すように、クロック・ツリー１１５およびクロック・グリッド１２５の各クロック・ラインをフィンガ・セグメント２０５に分割してグラウンド・セグメント２１０によってその両側でシールドし、クロック分配ライン・セグメント間で伝送ライン特性を制御することが好ましい。クロック・ツリー１１５は、０．５μｍ間隔で配置された幅１０μｍのライン・セグメントを使用して形成される。周波数がより高い他の実施形態では、クロック・ツリー１１５は、０．８４μｍ間隔で配置された幅３μｍの銅製ツリー・ワイヤを使用して形成される。簡単化のために、Ｍ４、Ｍ５およびＭ６層上に一般に形成されるパワー分配用のグリッドは、図１および２の回路図から割愛してある。
【００２９】
らせんインダクタ１２０は、上部２つの金属層上に組み立てられ、所望のクロック周波数でクロック・ツリー１１５およびクロック・グリッド１２５によって与えられるキャパシタンスと実質的に共振するインダクタンス値をもたらすような、らせん長、間隔およびライン幅を用いて形成される。
【００３０】
クロック・グリッド１２５は、一般にストレイ・インダクタンスの小さい容量性負荷になる。機械的なものにたとえると、らせんインダクタ１２０と共振して動作する容量性クロック・グリッド１２５は、いくつかのスプリングで支持され全体として振動する剛体質量と見なすことができる。したがって、共振のとき、クロック・グリッド１２５全体が同相で振動している。
【００３１】
分配回路中の定在波を使用するクロック分配の方法とは違って、グリッド回路のインダクタンスが低いことおよびらせんインダクタのおかげで、本回路は、クロック周波数（ｆｃｌｏｃｋ）で連続した全体として剛体的に振動するグリッドの固有モードを示す。クロック分配およびグリッド導体にフィンガを付けるなど、グリッドが低インダクタンスになることを保証する措置を講ずることによって、一般に分配回路に伴う望ましくない共振が高周波数に追いやられ、ｆｃｌｏｃｋに設計された共振と干渉しなくなる。
【００３２】
本クロック分配回路では、らせんインダクタは、これらの構成要素が一般的に使用される通常の無線周波（ＲＦ）の用途においてもたらす環境とまったく異なる環境にあることを理解されたい。詳しく言うと、インダクタ１２０は、デジタル集積回路の金属分に富む環境中に埋め込まれている。したがって、近接するワイヤが誘起する渦電流による損失を考慮し最低限にすべきである。この渦電流損失によって、得られる共振クロック回路のＱが減少し、パワー・グラウンド分配中にまたは近接する信号ライン中に誘導ノイズが発生する恐れがある。らせんインダクタはパワー・グリッドよりも一般にはるかに大きいので、大部分の潜在的に有害なカップリングは、下にあるパワー・グリッドとのカップリングになる。下にあるグリッド中の渦電流形成を低減するために、グリッド中にバイアスを挿入し、ワイヤ中に小さな切込みを作ることができる。この技法は、ＲＦ回路中にらせんインダクタを製作するために使用されるグランド・プレーンの積層と類似しているので、一般にＲＦ回路設計の分野では周知である。
【００３３】
図４は、図２に示したような集積回路の１セクタの共振クロック分配回路の簡略化等価回路図を示す概略図である。クロック・ドライバ１０５は、信号源３００および直列抵抗Ｒｄｒｉｖｅｒ３０５として示してある。クロック・グリッド１２５、クロック・ツリー１１５、およびそれらに結合された回路を含むセクタのクロック・キャパシタンスは、Ｒｃａｐ３１０およびＣｃｌｏｃｋ３１５の直列ＲＣ回路で示す。らせんインダクタ１２０は、インダクタＬ３２０および抵抗Ｒ３２５の直列ＲＬ回路で示す。らせんインダクタをグラウンドに結合するデカップリング・コンデンサは、コンデンサＣｄｅｃａｐ３３０で示す。
【００３４】
デカップリング・コンデンサＣｄｅｃａｐ３３０は、インダクタ３２０との共振がクロック・グリッドとクロック・ツリーとの所望の共振周波数よりもはるかに低い周波数になるような、十分大きな値を選択する。したがって、Ｃｄｅｃａｐ３３０は、一般にＣｃｌｏｃｋ３１５より値が実質的により大きくなる。たとえば、Ｃｄｅｃａｐ３３０をＣｃｌｏｃｋ３１５より約１０倍大きい値に設定すると、適正な結果が得られると期待できる。このようにすると、クロック分配回路の駆動ポイントのアドミタンスが、クロック・キャパシタンスおよびインダクタ３２０のインダクタンスによって実質的に決まる。これを表すと以下の式になる。
Ｙｄｒｉｖｅｒ＝ｊω（Ｃｃｌｏｃｋ−１／（Ｌω２））
【００３５】
インダクタ３２０のインダクタンス値は、Ｃｃｌｏｃｋの容量性リアクタンスがインダクタ３２０の誘導性リアクタンスによって共振し出すように選択する。回路がクロック周波数で実質的に共振しているとき、クロック・サイクル毎にクロックのエネルギーが熱として消散するのではなく、クロックのエネルギーのかなりの部分が電気エネルギーから磁気エネルギーへまたその逆に変換される。この実質的に浪費のないパワー変換プロセスがクロック分配の電力消費を低減し、それによって効率を高める。この効率改善は、デバイスの放熱すべき必要のある熱がより少なくなり、得られる集積回路に対する放熱および通気要件を下げることができることも意味する。
【００３６】
図４の等価回路では、らせんインダクタ１２０は１つのインダクタンスＬ３２０で表示してあるが、図１および２に示したように、グリッド全体にわたって分散された多数のインダクタ１２０を使用してこの全インダクタンスを分散させると、有益である。らせんインダクタ１２０は、並列回路として互いに結合されることを理解されたい。したがって、キャパシタンス１００ｐｆを有するセクタのクロック・グリッド１２５上で１ＧＨｚクロックを分配する場合、共振回路を形成するために約２５０ｐＨのインダクタンスが必要になる。このインダクタンス２５０ｐＨは、図２に示すように、グリッド全体に分散された４個の１ｎＨのらせんインダクタを使用することによって得られる。１ｎＨのらせんインダクタは、幅５μｍのライン・セグメントを３回巻いて約１００μｍ四方（すなわち、１００μｍ×１００μｍ）の面積で形成することができる。クロック・グリッド全体にインダクタンスを分散させると、各インダクタを流れるピーク電流密度を低減し、クロック・グリッド１２５全体の電流分布をバランスさせるのに役立つ。
【００３７】
他の一般に周知の共振回路の場合と同様、本発明によるクロック回路の共振のＱファクタは、その結果の品質を表す。Ｑがより大きいとき、基本クロック周波数において克服しなければならない損失がより少なくなるので、クロック・ドライバ回路をより弱くすることができる。こうすると、ドライバがより弱いと、消費電力がより少なくスキューおよびジッタがより少なくなるので、望ましい。しかし、弱いドライバを使用すると、クロック信号は正弦波により近づきがちである。Ｑが小さいときは、ドライバは、クロック回路の損失を克服するためにより大きくしなければならない。損失を克服するために基本波でエネルギーをより多く供給しなければならないばかりでなく、やはりクロック・ネットワークでドライバによって駆動される、より高い周波数成分による損失も大きいことからも、分配中にパワーがより多く消費される。したがって、効率が悪くなる。
【００３８】
通常、本明細書に記載された実施形態で得られるＱファクタは、３〜５程度である。電力の節約、スキュー性能およびジッタ性能をさらに改善するために、より大きいＱ値が望ましいこともある。より大きいＱ値が得られるにつれて、回路を同調させることが、ますます望ましいことになる。この本クロック分配は、クロック・グリッドまたは分配回路にＭＯＳスイッチなどによって選択的に結合される１つまたは複数のＭＯＳコンデンサを含めることによって、同調させることができる。
【００３９】
従来のクロック分配ネットワーク中のスキューおよびジッタは、それぞれクロック待ち時間の空間および時間の変動から生じる。スキューおよびジッタに対するかなりの成分は、クロック・ネットワークの大きい容量性負荷を駆動するのに必要なバッファ段（またはゲイン段）の待ち時間の変動である。チップ間ライン幅変動、またはＡＣＬＶと呼ばれることもあるダイ間の変動性がスキューおよび電源ノイズの重要な発生源であり、それらは、バッファを介して結合されたとき、ジッタの重要な発生源になる。本発明の共振クロック分配回路は、クロック・ドライバのサイズを減少することによってクロックの待ち時間によるこの成分を大きく低減することができ、その結果、スキュー性能およびジッタ性能を改善することができる。
【００４０】
図１および２に示した実施形態では、階層的Ｈツリー分配スキームは、集積回路全体にわたって集積回路の個々のセクタ中の多数の分散されたドライバにマスタ・クロック・ドライバの信号を分配するために使用される。他の様々なクロック分配スキームを使用して共振クロック回路を駆動することもできることを理解されたい。たとえば、複数のフェーズロック・ループ回路をクロック・グリッド全体に分散し、ＰＬＬでグリッドを駆動し、それにロックさせることもできる。この場合、ＰＬＬ回路の１つは、外部のクロックに合わされて基準となり、残りのＰＬＬは、このマスタＰＬＬに同期する。この形のクロック分配では、各ＰＬＬ間の相対位相差が非ゼロの状態でシステムが安定しているモードロッキングは、避ける必要がある。モードロッキングが生じた場合、かなりの短絡電流が流れることになる。
【００４１】
図５は、本発明の好ましい実施形態の例を示す。ここでは、パワー・グリッド４００のラインがらせんインダクタ４０２の近傍で切られて、通常なら起きるはずの相互インダクタンスが最小限になる（図５では、グリッド４００は、パワー・グリッドを表し、クロック分配グリッドでないことに注意されたい）。たとえば、パワー・グリッド４００は、パワー・ラインとグラウンド・ラインを交互に並べたもの、単一のパワー・レベル（たとえば、グラウンドまたはＶｄｄ）、または各ラインが複数の異なるパワー・ラインを表す複合したパワー・グリッドを表すことがある。ただし、インダクタ４０２の近傍ではパワー・ラインは同様に切られている。したがって、このパワー・グリッドの切断によって、らせんインダクタ４０２のごく近傍で横と縦と両方のパワー・グリッド・ライン中にフィンガを付けギャップ４０４を設けたパターンが形成され、それによってローカルのパワー分配を阻害することなくローカルのパワー・グリッド・ワイヤのループが最小限になる。したがって、たとえこの領域中のグリッド・ワイヤが、切られていたとしても、グリッド４００は、インダクタの下にあるデバイス／回路へも含めてパワーをローカルに供給するのに十分に原型を保った状態のままである。しかし、ワイヤ・ギャップは、通常の連続したパワー・グリッド中で普通は起き得る電流ループを防止する。したがって、通常ならパワー・グリッド中で生じる誘導電流による性能損失が避けられる。パワー・グリッド４００は、それでもなおチップのすべての部分をカバーしているので、他の回路によってまたはデカップリング・コンデンサ用にインダクタ４０２の下の領域を使用することができる。したがって、インダクタ４０２が占める面積によって、チップの通常有するはずの面積が実質的に影響を受ける、またはチップ面積が実質的に増大することがない。
【００４２】
さらに、インダクタおよびコンデンサをオンチップに置くこともできるが、チップ配線資源またはチップ領域を保全するために、チップに密に接続されたパッケージまたはインターポーザ（図示せず）中にインダクタまたはコンデンサをオフチップ実装することが望ましい場合もある。所望の発振特性を達成するために寄生の抵抗、キャパシタンスおよびインダクタンスを十分低くした十分な相互接続が得られる場合は、コンデンサまたはインダクタあるいはその両方をオフチップに配置することが可能である。セクタ・バッファまたはクロック・ツリーは、チップ間の相互接続が許容できる限り、別のチップ上に移すこともできる。
【００４３】
さらに、好ましい実施形態のクロック分配では、所望の周波数範囲で最適の性能を発揮するため同調することができるように共振クロック分配中に粗調用コンデンサを設ける。１．５〜４の範囲の共振品質ファクタは、小さい品質ファクタのときでさえ達成できる、電力、ジッタおよびスキューの低減という利点を実現するように同調するのには一応満足できる。品質ファクタが比較的小さいので、クロック分配は、広い範囲の周波数について良好に働く。品質ファクタ２．５の場合、シミュレーションによれば、クロック周波数の２倍の範囲にわたって、電力が節減されることが示されている。したがって、ＬＣ発振周波数を正確に同調する必要はない。
【００４４】
しかし、チップのすべての部分が同じ周波数で共振する場合、性能およびスキューをより一層改善することができる。それは、いくつかの方法で行うことができる。たとえば、インダクタンスは、らせんインダクタの巻き数を調節することによってまたはインダクタの面積、すなわち各ターンの長さを縮小することによって、変更を行うことができる。あるいは、デカップリング・コンデンサのキャパシタンスを（少しずつ増加または減少させて）調節して共振周波数を変更することもできる。また、追加のグリッド・ワイヤ、またはゲート・コンデンサをクロック・グリッドに接続して、特定のインダクタと共振する実効Ｃｌｏａｄを増加させ、それによって共振周波数を減少させることもできる。
【００４５】
図６〜８は、本発明による共振クロック・ネットワーク中で２つの位相５０８および５１０に共用される１つのインダクタ５０６を有する複数位相クロックの実施形態５００、５０２および５０４の例を示す。クロック・ドライバ５１２および５１４は、それぞれ位相５０８および５１０を駆動する。この例では、各位相５０８および５１０は、それぞれ負荷の半分５１６および５１８をもたらし、共振周波数は、Ｌ（Ｃｌｏａｄ１＋Ｃｌｏａｄ２）によって決定される。この複数位相の例では、Ｖｄｄ／２バイアス電源、またはこのＶｄｄ／２電圧を生成するために１つのインダクタ５０６の一端にあるデカップリング・コンデンサが必要でないことに注意されたい。同様に、図７の例では、交差して結合されたインバータ５２０および５２２が、クロック位相５０８および５１０の１８０°位相外れまたは反転を保証する。さらに、図８の例に示すように、入力位相５２４および５２６の一方、ならびに対応するクロック・ドライバ５１２または５１４を、この２つのクロックの位相関係を維持したままで省略し、これによってクロック分配を簡略化することができる。というのは、この例では、１つのグローバル・クロック５２４だけを、この複数位相ドライバ５０４のそれぞれに供給すればよいからである。インダクタ５０６なしでは、クロック出力位相５０８および５１０が１８０°位相外れにならないことに留意されたい。この位相関係を１８０°位相外れ近くに維持し、ほぼ共振状態に維持しているのは、このインダクタ５０６である。
【００４６】
図９および１０は、複数位相ドライバ６０４および６０６によってそれぞれ生成され、ツリー駆動グリッド構造上で分配されるクロック位相の例６００および６０２を示す。２重クロック・ドライバ回路６０４（図６〜７の５００、５０２の一方でよい）からの位相は、図９に示すように、位相グリッド６０８および６１０に分配することができる。クロック・ドライバ回路６０６（図８の５０４でよい）からの位相は、図１０の例で示すように分配することができる。これらの例では、２つの完全なツリー駆動グリッド６０８および６１０がわずかにずれて重なり合い、短絡を避けている。インダクタ６１２がクロック位相グリッド６０８と６１０の間の単一の直接接続部になり、クロック位相グリッドは、電気的に分離され物理的にも分離でき、たとえば、それぞれがインダクタ６１２の上部端および下部端に一群の配線面として配置される。さらに、単一グローバル入力の例６０２では、ドライバの１つおよび対応するツリー・ワイヤはもはや必要とされず、ドライバが省略されたツリー構造の一部が残って、両方のグリッド上にインダクタの接続部を対称的に配置することが可能になる。
【００４７】
通常の動作状態中は、回路は、それが共振するクロック周波数で動作するように意図されている。しかし、製造試験またはデバッグ動作中など集積回路のある種の動作は、通常のクロック周波数よりもかなり低いクロック周波数で行われることが当技術分野では周知である。本クロック分配回路は、そのような低減された周波数での動作を妨げるものでないことを理解されたい。
【００４８】
本発明を好ましい実施形態に即して説明したが、本発明が添付の特許請求の範囲で定義される精神および範囲に含まれる修正を加えて実施できることが当業者には理解されよう。
【図面の簡単な説明】
【００４９】
【図１】本発明による共振クロック分配回路の絵画図である。
【図２】図１の共振クロック分配回路の１セクタの詳細図である。
【図３】クロック回路内でストレイ・インダクタンスを低く維持するためのクロック・グリッド・ワイヤのフィンガ付けおよびシールドを表す透視図である。
【図４】本発明による共振クロック分配回路の簡略化した集中要素等価回路を表す概略図である。
【図５】パワー・グリッド・ラインがらせんインダクタの近傍で不連続になっている、本発明の好ましい実施形態の例を示す図である。
【図６】１つのインダクタが共振クロック・ネットワーク中の２つの位相によって共用される、複数位相クロックの実施形態の例を示す図である。
【図７】１つのインダクタが共振クロック・ネットワーク中の２つの位相によって共用される、複数位相クロックの実施形態の例を示す図である。
【図８】１つのインダクタが共振クロック・ネットワーク中の２つの位相によって共用される、複数位相クロックの実施形態の例を示す図である。
【図９】ツリー駆動グリッド構造上に分散された複数の位相ドライバによって発生されるクロック位相の例を示す図である。
【図１０】ツリー駆動グリッド構造上に分散された複数の位相ドライバによって発生されるクロック位相の例を示す図である。
【符号の説明】
【００５０】
１０１  セクタ
１０３  マスタ・クロック
１０５  クロック・ドライバ回路
１１０  駆動ポイント
１１５  Ｈツリー、クロック・ツリー
１２０  らせんインダクタ
１２５  クロック・グリッド
１３０  接続用バイア
２０５  フィンガ・セグメント
３００  信号源
Ｒｄｒｉｖｅｒ３０５  直列抵抗
Ｒｃａｐ３１０  クロック・キャパシタンス
Ｃｃｌｏｃｋ３１５  クロック・キャパシタンス
３２０  インダクタ
Ｌ３２０  インダクタンス、インダクタ
Ｒ３２５  抵抗
Ｃｄｅｃａｐ３３０  デカップリング・コンデンサ
４００  パワー・グリッド
４０２  らせんインダクタ
４０４  ギャップ
５０６  インダクタ
５０８、５１０  位相
５１２、５１４  クロック・ドライバ
５１６、５１８  負荷
５２０、５２２  インバータ
５２４、５２６  入力位相
６００、６０２  クロック位相
６０４、６０６  複数位相ドライバ
６０８、６１０  位相グリッド
６１２  インダクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2005159353.tif 000007
【図６】
2005159353.tif 000008
【図７】
2005159353.tif 000009
【図８】
2005159353.tif 000010
【図９】
2005159353.tif 000011
【図１０】
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