(57)【要約】【課題】各ノードにおいてタイミング調整シーケンスを確実に実施することができる信号伝送システムを提供する。【解決手段】この信号伝送システムは、例えば光伝送路を介して接続されたマスターノード１とスレーブノード２，３を含む。マスターノード１およびスレーブノード２，３は、タイミング調整開始信号１５の入力によりタイミング調整シーケンスを実行するためのタイミング調整制御回路１１，１２，１３をそれぞれ備える。マスターノード１のタイミング調整制御回路１１に入力されるタイミング調整開始信号は、スレーブノード２，３のタイミング調整制御回路１２，１３に入力されるタイミング調整開始信号よりも遅れて入力されるように構成される。【選択図】      図３
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【特許請求の範囲】
【請求項１】
マスターノードと少なくとも１つのスレーブノード間を接続して信号の授受を行う信号伝送システムであって、前記マスターノードおよび前記スレーブノードがそれぞれタイミング調整開始信号の入力によりタイミング調整シーケンスを実行するためのタイミング調整制御回路を備え、前記マスターノードのタイミング調整制御回路に入力されるタイミング調整開始信号が、前記スレーブノードのタイミング調整制御回路に入力されるタイミング調整開始信号よりも遅れて入力されるようにしたことを特徴とする信号伝送システム。
【請求項２】
前記マスターノードのタイミング調整制御回路に入力されるタイミング調整開始信号の入力経路に遅延手段を備えたことを特徴とする請求項１記載の信号伝送システム。
【請求項３】
前記遅延手段が、ノイズによる誤動作を防止するための回路の時定数を調整して得られるものであることを特徴とする請求項２記載の信号伝送システム。
【請求項４】
前記遅延手段が、クロックを一定時間カウントしたのち前記タイミング調整開始信号と同じ信号を出力するウエイト回路であることを特徴とする請求項２記載の信号伝送システム。
【請求項５】
マスターノードと少なくとも１つのスレーブノード間を接続して信号の授受を行う信号伝送方法であって、タイミング調整開始信号の入力により前記マスターノードおよび前記スレーブノードがタイミング調整シーケンスを実行する場合に、前記マスターノードに入力されるタイミング調整開始信号が、前記スレーブノードに入力されるタイミング調整開始信号よりも遅れて入力されるようにしたことを特徴とする信号伝送方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ノード間で伝送路を介して信号の送受を行う信号伝送システムに関する。
【０００２】
【従来の技術】
伝送路を介してノード間でデータ伝送を行う場合、例えば１対多のノード接続においては、上記伝送路を経由する経路の違いによりノード間で異なる伝播遅延時間が生ずる。このため、各ノードにはデータ伝送のためのタイミング調整を行うタイミング調整手段が備えられる。このタイミング調整手段により、例えば、電源投入直後や一定時間毎もしくはあるイベントの後に、ノード間でクロックとデータ信号のタイミング調整を行うことになる。これにより、あるノードから伝送された信号は、上記伝送路を経由して、別のノードにおいて元の信号に復元され、品質の良いデータの送受信が可能となる。
【０００３】
データ伝送のためのタイミング調整を行う方法については、例えば特許文献１に記載されている。ここに記載された光伝送システムは、光バスを介してバス接続された各ノード（送信・受信手段）の送信信号および受信信号それぞれに対して適切な時間の遅延を与えて伝送遅延を補償し、各ノードが受信した信号を同じタイミングでラッチできるようにして、ノード間でデータの伝送のタイミングを合わせ、同期伝送を可能にする。これにより、複数のノードを光学バスを用いてバス接続した場合に、ノード間に生じる伝搬遅延時間の差を補償するというものである。
【特許文献１】
特開２００２−３３０１０３号公報
【０００４】
また、特許文献２には、別のタイミング調整方法が記載されている。これは、異なる機能を持つ多くの専用回路を光伝送回路網で構成した共用回路を介して所定の情報の授受を行うデータの送受信方式において、専用回路の何れかがデータの送受信を開始する前、立ち上げ時等に、全ての送信信号および受信信号の双方のバイト同期を確立し、その後は常に受信信号のビット同期を維持し、常に遅延回路通過後の送信クロック信号と受信クロック信号とのビット同期を維持することにより、全てのバイト同期を維持するデータの送受信を可能にする。この方式においてはタイミング調整用の遅延素子があらかじめ用意されている。これにより、バス回路の速度の低下を招くことなくデータの送受信を行うことができるというものである。
【特許文献２】
特開平１１−２２０５１１号公報
【０００５】
【発明が解決しようとする課題】
ところで、マスターノードと少なくとも１つのスレーブノードで構成される信号伝送システムでノード間のタイミング調整を自動で行う場合、例えば電源投入直後等において各ノードで実行されるタイミング調整シーケンスは、マスターノード内で発せられるタイミング調整開始信号の入力により開始される。ここで、マスターノードとスレーブノードは別基板で構成されており、タイミング調整開始信号がマスターノード内のタイミング調整制御回路へ伝達されるのに要する時間とスレーブノード内のタイミング調整制御回路へ伝達されるのに要する時間には差が生ずる。また、各ノードにはノイズ対策のためタイミング調整開始信号の入力経路にそれぞれＲＣ回路を設け、その時定数により立ちあがりをなまらすことを行っている。そのため、各ノードに同じタイミングでタイミング調整開始信号を出力したとしても、各ノードにおける様々なバラツキにより、各ノードのタイミング調整制御回路へは、タイミング調整開始信号は通常同時には到達しない。この場合、各ノードにおいてタイミング調整シーケンスは同時にスタートすることができない。また、マスターノードは各スレーブノードの状態を把握出来ないので、スレーブノードが準備できていないことを理解できない。従って、スレーブノードが遅くスタート信号を受け取った場合、マスターノードは順次シーケンスを進めてしまうため、タイミング調整シーケンスが実行されなくなってしまうという問題がある。
【０００６】
従って本発明の目的は、各ノードにおいてタイミング調整シーケンスを確実に実施することができる信号伝送システムを提供することにある。
【０００７】
【課題を解決するための手段】
上記目的は、マスターノードと少なくとも１つのスレーブノード間を接続して信号の授受を行う信号伝送システムであって、前記マスターノードおよび前記スレーブノードがそれぞれタイミング調整開始信号の入力によりタイミング調整シーケンスを実行するためのタイミング調整制御回路を備え、前記マスターノードのタイミング調整制御回路に入力されるタイミング調整開始信号が、前記スレーブノードのタイミング調整制御回路に入力されるタイミング調整開始信号よりも遅れて入力されるようにした信号伝送システムにより、達成される。
【０００８】
ここで、前記マスターノードのタイミング調整制御回路に入力されるタイミング調整開始信号の入力経路には、例えばタイミング調整開始信号を遅らせる遅延手段が備えられる。前記遅延手段は、ノイズによる誤動作を防止するための回路の時定数を調整して得ることができる。また、前記遅延手段は、クロックを一定時間カウントしたのち前記タイミング調整開始信号と同じ信号を出力するウエイト回路とすることができる。
【０００９】
本発明に係る信号伝送方法は、マスターノードと少なくとも１つのスレーブノード間を接続して信号の授受を行うものであって、タイミング調整開始信号の入力により前記マスターノードおよび前記スレーブノードがタイミング調整シーケンスを実行する場合に、前記マスターノードに入力されるタイミング調整開始信号が、前記スレーブノードに入力されるタイミング調整開始信号よりも遅れて入力されるようにしたものである。
このように構成することにより、各ノードにおいて自動でタイミング調整シーケンスを確実に実施できるようにすることができる。
【００１０】
【発明の実施の形態】
以下、本発明の実施例を説明する。
図３は、本発明に係る信号伝送システムの一実施例を示す図である。本実施例では、図示のように、マスターノード１と複数のスレーブノード２，３とが光伝送路を介して接続されている。マスターノード１は、中央演算処理装置ＣＰＵ７、ＣＰＵと下位回路とのデータ信号授受の調停を行う調停制御回路５１、データ信号を符号化する符号化回路４１、データ信号を復号する復号回路４２、データ信号を制御するデータ制御部Ａ３１、電気信号を光信号に変換する、例えば半導体レーザ等を用いた電気光（Ｅ／Ｏ）変換回路６１、および光信号を電気信号に変換する、例えばフォトダイオード等を用いた光電気（Ｏ／Ｅ）変換回路６２を備える。データ制御部Ａ３１はタイミング調整制御回路１１を備えており、このタイミング調整制御回路１１には、ノイズ対策回路Ａ２１を介して、ＣＰＵ７からのタイミング調整開始信号１５が入力可能とされる。
【００１１】
各スレーブノード２，３は、それぞれメモリ８１，８２、メモリと下位回路とのデータ信号授受の調停を行う調停制御回路５２，５３、データ信号を符号化する符号化回路４３，４５、データ信号を復号する復号回路４４，４６、データ信号を制御するデータ制御部Ｂ３２，３３、電気信号を光信号に変換する、例えば半導体レーザ等を用いた電気光（Ｅ／Ｏ）変換回路６３，６５、および光信号を電気信号に変換する、例えばフォトダイオード等を用いた光電気（Ｏ／Ｅ）変換回路６４，６６を備える。データ制御部Ｂ３２，３３は、それぞれタイミング調整制御回路１２，１３を備えており、このタイミング調整制御回路１２，１３には、ノイズ対策回路Ｂ２２，２３を介して、ＣＰＵ７からのタイミング調整開始信号１５が入力可能とされる。
【００１２】
マスターノード１と複数のスレーブノード２，３との間は、光ファイバおよび光分岐装置９１を備えた下り用の光伝送路と、光ファイバおよび光結合装置９２を備えた上り用の光伝送路とにより接続される。ここで、光ファイバとしては、例えばプラスチック光ファイバ（ＰＯＦ）を用いることができるが、これに限定されない。光分岐装置９１および光結合装置９２としては、例えばスターカプラ、または透過光拡散部を備えた光シートバス（特開平１０−１２３３５０号公報、特開平１０−２８２３７１号公報など）を用いることができる。なお、マスターノード１と複数のスレーブノード２，３には、図示しない電源装置から電源が供給される。
【００１３】
このように構成されたシステムにおいて、マスターノード１からは、データ信号および同期用フレーム（クロック）信号のほか、アドレス信号、チップセレクト信号、リード信号、ライト信号などが光分岐装置９１を介してスレーブノード２，３へ送信され、またスレーブノード２，３からは、データ信号などが光結合装置９２を介してマスターノード１へ送信される。
【００１４】
マスターノード１のＣＰＵ７からは、例えば電源の投入に応じて、タイミング調整開始信号１５がデータ制御部Ａ３１およびデータ制御部Ｂ３２，３３に出力される。これらの信号はデータ信号用の光伝送路とは別経路で送られるものであるが、その形態は電気信号でも光信号でもよい。
【００１５】
このようなシステムにおいて、タイミング調整のシーケンスは次のように実行される。すなわち、マスターノード１にはＣＰＵ７があり、このＣＰＵ７がタイミング調整シーケンスのタスクを担っている。ＣＰＵ７は、スレーブノード２，３のメモリとの間でデータのリード／ライトを行うため、電源立ち上げ時や、データの同期がずれてきた時、タイミング調整のシーケンスを実施する。そのタイミング調整作業は、ＣＰＵからタイミング調整開始コマンドを発することにより行う。これによりタイミング調整開始信号１５が、マスターノード１及びスレーブノード２，３の各タイミング調整制御回路１１〜１３へ出力される。
【００１６】
タイミング調整開始信号がＣＰＵから各ノードのタイミング調整制御回路へ入力されると、非同期でタイミング調整が開始される。例えば、電源投入直後等でタイミング調整が実行されていない状態およびタイミング調整中においては、光伝送路へ流れる信号はタイミング調整制御回路で生成され、この信号が光伝送路を通って相手ノードのタイミング調整制御回路へ入力される。従って、この場合は、上位回路からのデータ信号は光伝送路へ出力されない。タイミング調整後、ビットタイミング調整とワード調整が終了すると、双方向の通信が確立される。信号の流れを上位回路側に切り換えるタイミングは、タイミング調整制御回路が全ての調整を終了した時点で発生する信号に同期させる。これにより、確実に双方向の通信が確立してからデータが切換えられるようになる。
【００１７】
図１は、タイミング調整開始信号がタイミング調整制御回路に入力される経路を示す図である。図１に示すように、タイミング調整開始信号１５は、タイミング調整制御回路１１，１２（１３）に入力される前に、ノイズによる誤動作を防止するためのノイズ対策回路２１，２２（２３）を通る。図５は、このノイズ対策回路の一構成例を示す図である。ノイズ対策回路は、図５に示すように、例えば抵抗ＲとコンデンサＣからなるＲＣ回路で構成され、ローパスフィルタとして動作する。また、この回路は、入力信号Ｖｉｎに対して出力信号Ｖｏｕｔを遅延させる遅延回路でもある。
【００１８】
本実施例では、このノイズ対策回路の遅延を使って、マスターノード側とスレーブノード側におけるタイミング調整開始のタイミングを変えている。ここで、マスターノード側のノイズ対策回路２１において、例えば図５のＲの値を１ＫΩ、Ｃの値を０．５μＦとすると、時定数は０．５ｍｓとなる。一方、スレーブノード側のノイズ対策回路２２（２３）において、Ｒの値を１ＫΩ、Ｃの値を０．１μＦとすると、時定数は０．１ｍｓとなる。このときの各部におけるタイミング調整開始信号の状態を次に示す。図２は、タイミング調整開始信号のタイミングチャートであり、（ａ）はＣＰＵから出力されるタイミング調整開始信号、（ｂ）および（ｃ）はそれぞれマスターノードおよびスレーブノードのタイミング調整制御回路の入力前信号を示すものである。
【００１９】
図２に示すように、タイミング調整開始信号１５が時刻ｔ１で出力されると、この信号は一定時間後に各ノイズ対策回路に到達する。このとき、ノイズ対策回路２１の時定数はノイズ対策回路２２（２３）のものよりも大きいので、時刻ｔ２で先にタイミング調整制御回路１２（１３）の入力前信号１５ｂがオン状態となり、そのあと時刻ｔ３でタイミング調整制御回路１１の入力前信号１５ａがオン状態となる。このように、タイミング調整開始信号１５に対して、タイミング調整制御回路１１の入力前信号１５ａの遅延時間が、タイミング調整制御回路１２（１３）の入力前信号１５ｂの遅延時間よりも大きくされているため、伝送路やＲＣ素子等のバラツキを考慮しても、マスターノード側のタイミング調整開始信号は、スレーブノード側のタイミング調整開始信号よりも、十分遅くオンすることになる。従って、マスターノードにおいて順次タイミング調整のシーケンスを進めても、スレーブノードは既にタイミング調整開始信号を受け取っているので、タイミング調整シーケンスが確実に実行される。
【００２０】
図４は、本発明に係る信号伝送システムの他の実施例を示す図である。本実施例が図３の実施例と異なる点は、マスターノード１のＣＰＵ７とタイミング調整制御回路１１の間にウエイト回路１０を挿入している点にある。本実施例では、ウエイト回路１０はノイズ対策回路２１の後段に置かれているが、その前段に置くこともできる。本実施例は、このようにしてマスターノードがオンするタイミングを遅延させるものであり、従ってノイズ対策回路により遅延の調整を行う必要はない。
【００２１】
ウエイト回路１０は、遅延素子を使っても良いが、カウンタを用いて構成することもできる。この場合、タイミング調整開始信号は、カウンタを使ったウエイト回路へ入力され、ある一定時間、即ち本実施例では５０ＭＨｚクロック（２０ｎｓ周期）で１０２３クロックカウント（２０μｓ）の後、タイミング調整開始コマンドと同じ信号を発するように構成される。このウエイト回路１０はタイミング調整制御回路１１の入力側に挿入されており、スレーブノード２，３のタイミング調整が開始されるよりも遅れて、マスターノード１のタイミング調整が開始されるようにしている。
【００２２】
スレーブノード２，３は、タイミング調整開始後、マスターノード１から送られてくる信号を識別している。つまり、まず受信のビット調整を行うシーケンスを挿入した場合、ビット調整用トレーニングパターン、“１０１０…”を受信する。ところがワードアライメントも終了してない場合、“０１０１…”と判定する場合がある。しかし、“１”と“０”の繰り返しパターンであれば、そのどちらかの信号を識別するのは簡単であるので、スレーブノードはその“１”と“０”の繰り返しパターンを受信するまで、待機していればよい。
【００２３】
もし、ビット調整が伝送路の設計で補償されており、ワード調整のみを行えば良い場合、スレーブノードは先にタイミング調整シーケンスのワード調整制御回路を実行し、受信したデータでワードの調整を開始する。このワード調整制御回路は、定められたパターンとの照合を、合格するまで実施し続けるので、マスターノードが遅れてワード調整トレーニングパターンを送信しても、それを受信しない限りスレーブノードはワード調整を終了しない。よって、マスターノードのタイミング調整開始よりスレーブノードのタイミング調整開始を遅らせておけば良いことになる。
【００２４】
また、ビット調整もワード調整も必要としない場合、スレーブノードにおいてマスターノードからタイミング調整のシーケンスを実施するコマンドを待ちつづければ良く、いかなる場合においても、マスターノードのタイミング調整開始のタイミングをスレーブノードのそれよりも遅らせることで、タイミング調整を確実に行うことができるようになる。本発明は１対多のノード接続の場合のほか、１対１のノード接続の場合にも適用可能である。
【００２５】
【発明の効果】
本発明によれば、ノード間のタイミング調整を自動で行うシステムにおいて、タイミング調整開始信号がノード毎に入力のバラツキがある場合においても、確実に自動タイミング調整を実施させることが可能となる。
【図面の簡単な説明】
【図１】タイミング調整開始信号がタイミング調整制御回路に入力される経路を示す図である。
【図２】タイミング調整開始信号のタイミングチャートであり、（ａ）はＣＰＵから出力されるタイミング調整開始信号、（ｂ）および（ｃ）はそれぞれマスターノードおよびスレーブノードのタイミング調整制御回路の入力前信号である。
【図３】本発明に係る信号伝送システムの一実施例を示す図である。
【図４】本発明に係る信号伝送システムの他の実施例を示す図である。
【図５】ノイズ対策回路の一構成例を示す図である。
【符号の説明】
１  マスターノード
２，３  スレーブノード
７  ＣＰＵ
５１，５２，５３  調停制御回路
１１，１２，１３  タイミング調整制御回路
１５  タイミング調整開始信号
２１，２２，２３  ノイズ対策回路
４１，４３，４５  符号化回路
４２，４４，４６  復号回路
３１，３２，３３  データ制御部
６１，６３，６５  Ｅ／Ｏ変換回路
６２，６４，６６  Ｏ／Ｅ変換回路
８１，８２  メモリ
９１  光分岐装置
９２  光結合装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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