(57)【要約】  【課題】  半導体集積回路のＴＥＧ（評価素子群）は、複数のシフトレジスタで構成されるが、シフトレジスタではセルレイアウトサイズに比べて相対的に入出力の端子数が少ないため、配置配線を行うと配線の密度が小さくなり、その結果として配線層の不良検出感度が低くなる。  【解決手段】  フリップフロップのデータ出力端子と次段フリップフロップの入力端子を接続する配線パターン２の両隣に、配線パターン３ａ，３ｂを配置するセルレイアウト構成とする。さらに、この配線パターン３ａ，３ｂを電源線パターン５ａ、接地線パターン５ｂに接続する。これにより、配線密度が高くなり、その結果として配線工程の不良に対する感度が高くなる。あるいは、配線パターン３ａ，３ｂをすべて短絡し、外部端子８と接続する。これにより、外部から“Ｌ”レベル、“Ｈ”レベルに制御ができ、故障検出率を上げることが可能となる。【選択図】  図３
2005109325.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶保持する第１の順序回路素子と、前記第１の順序回路素子の出力データを入力としデータを記憶保持する第２の順序回路素子と、前記第１の順序回路素子の出力データの配線パターンの両隣に配置した第１の配線パターンと、前記第１の配線パターンを電源に接続しまたは接地する第２の配線パターンとを備えることを特徴とする半導体集積回路の評価素子群。
【請求項２】
データを記憶保持する第１の順序回路素子と、前記第１の順序回路素子の出力データを入力としデータを記憶保持する第２の順序回路素子と、前記第１の順序回路素子の出力データの配線パターンの両隣に配置した第１の配線パターンと、前記第１の配線パターンのすべてを短絡し外部端子と接続する第２の配線パターンとを備えることを特徴とする半導体集積回路の評価素子群。
【請求項３】
データを記憶保持する第１の順序回路素子と、前記第１の順序回路素子の出力データを入力としデータを記憶保持する第２の順序回路素子と、前記第１の順序回路素子の出力データの配線パターンの両隣に配置した第１の配線パターンと、前記第１の配線パターンのすべてを短絡しクロック端子と接続する第２の配線パターンとを備えることを特徴とする半導体集積回路の評価素子群。
【請求項４】
請求項２記載の評価素子群を用いた半導体集積回路の評価方法であって、前記第１の配線パターンと前記第２の配線パターンを前記外部端子から“Ｌ”レベル固定または“Ｈ”レベル固定に制御し、機能試験をすることにより、前記第１の順序回路素子のすべての出力データの隣接配線との短絡不良を検出することを特徴とする半導体集積回路の評価方法。
【請求項５】
請求項２記載の評価素子群を用いた半導体集積回路の評価方法であって、前記第１の配線パターンと前記第２の配線パターンを前記外部端子から“Ｌ”レベル固定または“Ｈ”レベル固定に制御し、機能試験パターンを印加して前記外部端子の電流値を測定することにより、前記第１の順序回路素子のすべての出力データの隣接配線との短絡不良を検出することを特徴とする半導体集積回路の評価方法。
【請求項６】
請求項３記載の評価素子群を用いた半導体集積回路の評価方法であって、前記第１の配線パターンと前記第２の配線パターンを前記クロック端子に接続し、クロック信号線により“Ｌ”レベル固定または“Ｈ”レベル固定に制御し、機能試験を行い電源接地間の電流値を測定することにより、前記第１の順序回路素子のすべての出力データの隣接配線との短絡不良を検出することを特徴とする半導体集積回路の評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の製造歩留評価及び製造不良内容を検出するための評価素子群及びこれを用いた評価方法に関するものである。
【背景技術】
【０００２】
半導体プロセスを開発する場合もしくは半導体集積回路を量産する場合においては、その加工マージンやデバイス及び回路特性の評価を目的として評価素子群（以下、ＴＥＧと称する）を作製し、このＴＥＧ（Test Element Group）を用いた評価解析を行うことにより、プロセス完成度もしくは製品となる半導体集積回路の良否判断を行っている。
【０００３】
従来、プロセスモジュール例えば配線、拡散、ビアホール等の工程毎のプロセス完成度を評価するためのモジュールＴＥＧ及び大容量のＳＲＡＭを搭載したＳＲＡＭ−ＴＥＧが評価解析用のＴＥＧとして用いられていた。また、近年、レイアウトパターン依存性を評価解析するために、製品となる半導体集積回路と同様に組合せ回路及び順序回路（以下、両者を合わせてロジック回路と称する）を大規模搭載したＴＥＧを作製するようになってきた。
【０００４】
以下に、従来のロジック回路を搭載したチップ及びこれを用いた評価方法について説明する。
【０００５】
図９は従来のロジック回路を搭載した評価素子群の模式図を示すものである。図９において、９０１はパターン発生器、９０２はパターン修正器、９０３はシフトレジスタ群でシフトレジスタ９０３１からシフトレジスタ９０３ｎで構成される。９０４は不定マスク器、９０５は出力検証器である。
【０００６】
以上のように構成された評価素子群について、以下にその動作を説明する。
【０００７】
パターン発生器９０１でテストパターンを発生し、前記テストパターンのスキャンパス数を増やしパターン段数を減らすようにパターン修正器９０２で修正した後、シフトレジスタ群９０３内のシフトレジスタの初段の順序回路素子（ＦＦ）にそれぞれ入力する。その後、その入力データをシフトレジスタの段数の分だけシフト動作させ、シフトレジスタの最終段の順序回路素子（ＦＦ）の出力を不定マスク器９０４に通すことで、不定値をマスクすることにより不定状態を規定の状態に変換し、出力検証器９０５に入力し圧縮格納する。そして、出力検証器９０５の出力を期待値と比較することによりシフトレジスタが正常に動作しているかどうか、すなわち順序回路素子（ＦＦ）及び各順序回路素子（ＦＦ）の入出力を接続する信号線における製造不良の有無の判定を行う。この従来技術を用いれば、テストパターンの段数を減少させることによりテスト時間を短縮でき、不定状態を規定状態に変換することにより、出力検証器において不定状態を取り込むことによる試験不能状態を回避することができる（例えば、特許文献１参照。）。
【特許文献１】特開２００２−２３６１４４号公報（第４−５頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記従来技術は、半導体集積回路の製造不良を検出するためのものであるが、試験装置及び試験方法に関するものであり、テストパターン生成及び出力検証に重きを置いている。
【０００９】
一方で、製造不良を検出し、評価解析を行うことによりプロセス完成度を向上させるという目的に対して、上記従来技術は十分適正とはいえない。それは次の理由による。すなわち、シフトレジスタを構成する順序回路素子（ＦＦ）のトランジスタの数が多く、トランジスタ回路領域のレイアウト面積に対して相対的に回路の入出力信号線の数が少ない。そのために、チップ上に順序回路素子（ＦＦ）及び信号線あるいは電源線または接地線（以下、信号線及び電源線及び接地線を合わせて配線と称する）を配置配線した際、各順序回路素子間を接続する配線の間隔が製造加工上許された最小間隔よりも広くなり、配線の密度も疎ら（まばら）になるからである。
【００１０】
配線短絡不良の原因のひとつとしてパーティクルの付着が挙げられる。このパーティクルの大きさとパーティクル数の分布は反比例する。そのため、配線間隔が広く配線が疎らになると、配線短絡不良の検出に対しては検出感度が低くなるという課題があった。
【００１１】
本発明は上記従来の課題を解決するもので、半導体集積回路の配線短絡不良を高感度で検出することができる評価素子群及びこれを用いた評価方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は、上記の課題を解決するために次のような手段を講じる。
【００１３】
（１）第１の解決手段として、本発明による半導体集積回路の評価素子群は、データを記憶保持する第１の順序回路素子と、前記第１の順序回路素子の出力データを入力としデータを記憶保持する第２の順序回路素子と、前記第１の順序回路素子の出力データの配線パターンの両隣に配置した第１の配線パターンと、前記第１の配線パターンを電源に接続しまたは接地する第２の配線パターンとを備えた構成とされている。
【００１４】
この構成による作用は次のとおりである。シフトレジスタを構成する複数のフリップフロップなどの順序回路素子を接続する出力データの配線パターンの両隣及び前記出力データの配線パターンの両隣から電源線／接地線パターンに至るまでの領域に冗長配線を追加し、信号線数を増加させている。したがって、シフトレジスタを構成する複数の順序回路素子のトランジスタ回路領域のレイアウト面積に対する信号線の数が増加し、製造加工上許された範囲で配線間隔が狭まり、配線の密度が増加する。その結果、パーティクルの付着等に起因する配線短絡不良の検出に対する検出感度を高くすることができる。
【００１５】
（２）第２の解決手段として、本発明による半導体集積回路の評価素子群は、データを記憶保持する第１の順序回路素子と、前記第１の順序回路素子の出力データを入力としデータを記憶保持する第２の順序回路素子と、前記第１の順序回路素子の出力データの配線パターンの両隣に配置した第１の配線パターンと、前記第１の配線パターンのすべてを短絡し外部端子と接続する第２の配線パターンとを備えた構成とされている。
【００１６】
この構成による作用は次のとおりである。シフトレジスタを構成する複数の順序回路素子を接続する出力データの配線パターンの両隣及び前記出力データの配線パターンの両隣から外部端子に至るまでの領域に冗長配線を追加し、信号線数を増加させている。したがって、上記（１）と同様の作用が発揮される。加えて、次のような利点がある。上記（１）の場合には、出力データの配線パターンの両隣に配置した第１の配線パターンが電源に接続されまたは接地されているため、仮に電源に接続した配線パターンと配線短絡不良が存在していたとしても、例えばシフトモード固定用順序回路素子のように順序回路素子の出力データが“Ｈ”レベルの状態しか取らない場合、パーティクルの付着等に起因する配線短絡不良を検出することができない。これに対して、（２）の場合には、外部端子により第１の配線パターンを“Ｌ”レベル及び“Ｈ”レベルに制御することができる。したがって、仮に第１の配線パターンと配線短絡不良が存在し、順序回路素子の出力データが“Ｈ”レベルの状態しか取らない場合でも、配線短絡不良を検出することができる。すなわち、全順序回路素子の出力データの状態によらずに配線短絡不良を検出し、配線短絡不良に対する期待値比較での故障検出率を上げることができる。
【００１７】
あるいは、外部端子に電流測定ユニットを接続する応用も考えられる。出力期待値と比較する場合には、例えば順序回路素子の出力バッファの駆動能力が大きく、順序回路素子の出力データが縮退故障とならないことがある。このとき、出力期待値と比較しても配線短絡不良を検出することができない。これに対して、電流測定ユニットを外部端子に接続すれば、配線短絡不良箇所の異常電流を検出することで、トランジスタゲートのリーク電流に埋もれることなく、高感度に配線短絡不良を検出することができる。すなわち、仮に第１の配線パターンと配線短絡不良が存在し、例えば順序回路素子の出力バッファの駆動能力が大きく、順序回路素子の出力データが縮退故障とならない場合でも、外部端子の電流値をモニターすることにより高感度に配線短絡不良を検出することができる。
【００１８】
（３）第３の解決手段として、本発明による半導体集積回路の評価素子群は、データを記憶保持する第１の順序回路素子と、前記第１の順序回路素子の出力データを入力としデータを記憶保持する第２の順序回路素子と、前記第１の順序回路素子の出力データの配線パターンの両隣に配置した第１の配線パターンと、前記第１の配線パターンのすべてを短絡しクロック端子と接続する第２の配線パターンとを備えた構成とされている。
【００１９】
この構成による作用は次のとおりである。シフトレジスタを構成する複数の順序回路素子を接続する出力データの配線パターンの両隣及び前記出力データの配線パターンの両隣からクロック端子に至るまでの領域に冗長配線を追加し、信号線数を増加させている。したがって、上記（１）と同様の作用が発揮される。加えて、次のような利点がある。上記（１）の場合には、出力データの配線パターンの両隣に配置した第１の配線パターンが電源に接続されまたは接地されているため、仮に電源に接続した配線パターンと配線短絡不良が存在していたとしても、例えばシフトモード固定用順序回路素子のように順序回路素子の出力データが“Ｈ”レベルの状態しか取らない場合、配線短絡不良を検出することができない。これに対して、（３）の場合には、仮に第１の配線パターンと配線短絡不良が存在し、順序回路素子の出力データが“Ｈ”レベルの状態しか取らない場合でも、第１の配線パターンをクロック信号線と接続することで“Ｌ”レベル及び“Ｈ”レベルに制御することができる。その結果、電源接地間の電流値を測定することにより、配線短絡不良を検出することができる。すなわち、全順序回路素子の出力信号のデータ状態によらずに配線短絡不良を検出できるため、配線短絡不良に対する故障検出率を上げることができる。
【００２０】
（４）第４の解決手段として、本発明による半導体集積回路の評価方法は、上記（２）の評価素子群を用いた半導体集積回路の評価方法であって、前記第１の配線パターンと前記第２の配線パターンを前記外部端子から“Ｌ”レベル固定または“Ｈ”レベル固定に制御し、機能試験をすることにより、前記第１の順序回路素子のすべての出力データの隣接配線との短絡不良を検出するものである。
【００２１】
（５）第５の解決手段として、本発明による半導体集積回路の評価方法は、上記（２）の評価素子群を用いた半導体集積回路の評価方法であって、前記第１の配線パターンと前記第２の配線パターンを前記外部端子から“Ｌ”レベル固定または“Ｈ”レベル固定に制御し、機能試験パターンを印加して前記外部端子の電流値を測定することにより、前記第１の順序回路素子のすべての出力データの隣接配線との短絡不良を検出するものである。
【００２２】
（６）第６の解決手段として、本発明による半導体集積回路の評価方法は、上記（３）の評価素子群を用いた半導体集積回路の評価方法であって、前記第１の配線パターンと前記第２の配線パターンを前記クロック端子に接続し、クロック信号線により“Ｌ”レベル固定または“Ｈ”レベル固定に制御し、機能試験を行い電源接地間の電流値を測定することにより、前記第１の順序回路素子のすべての出力データの隣接配線との短絡不良を検出するものである。
【発明の効果】
【００２３】
本発明によれば、順序回路素子の出力データの配線パターンの両隣に冗長な配線パターンを配し、それを電源または接地に接続するだけで、あるいは外部端子に接続するだけで、配線短絡不良の検出に対する感度を高くすることができる。
【００２４】
さらに、機能試験パターンを用いた前記配線パターンの“Ｌ”レベル及び“Ｈ”レベル固定の制御を行い、シフトレジスタの出力データの期待値比較をすることにより、すべての短絡不良を検出するため、故障検出率を上げることができる。
【００２５】
さらに、機能試験パターンを用いた前記配線パターンの“Ｌ”レベル及び“Ｈ”レベル固定の制御を行い、前記外部端子の電流値を測定することにより、トランジスタゲートのリークに埋もれてしまうリークレベルの微小な異常電流を測定できるため、完全には短絡していない不良でも感度良く検出することができる。
【００２６】
さらに、クロック信号線により前記配線パターンの“Ｌ”レベル及び“Ｈ”レベル固定の制御を行い電源接地間の電流値を測定することにより、外部端子及び機能試験パターンを追加することなく、すべての短絡不良を短い時間で検出することができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明にかかわる評価素子群及びこれを用いた評価方法の実施の形態について、図面を参照しながら説明する。
【００２８】
（実施の形態１）
図１は本発明の実施の形態１における評価素子群の模式図を示すものである。１Ａは複数のシフトレジスタから構成されるシフトレジスタ群のレイアウトセル、２は順序回路素子（フリップフロップ）の出力信号線、３ａ，３ｂは出力信号線２の両隣に配置した第１の配線パターン、４ａは第１の配線パターン３ａを電源に接続する第２の配線パターン、４ｂは第１の配線パターン３ｂを接地する配線パターン、５ａは電源線パターン、５ｂは接地線パターン、６はクロック端子、７はクロック信号線である。
【００２９】
以上のように構成された評価素子群について、図２に示すタイミングチャートを参照しながら以下にその動作を説明する。
【００３０】
シフトレジスタ群１Ａの初段の順序回路素子（ＦＦ）に入力された入力データは、クロック信号線７にクロック信号が入力されると初段の順序回路素子（ＦＦ）の出力データとなり、２段目の順序回路素子（ＦＦ）の入力データとなる。同様に２段目の順序回路素子（ＦＦ）の出力データは３段目の順序回路素子（ＦＦ）の入力データとなる。すなわち、クロック信号を印加して行くことにより、入力データがシフトレジスタを伝播して行く。
【００３１】
ここでシフトレジスタ群１Ａは複数のシフトレジスタで構成され、且つ各シフトレジスタは複数の順序回路素子（ＦＦ）で構成されている。シフトレジスタ群１Ａをレイアウトする際、順序回路素子（ＦＦ）を不規則に配置することにより、各順序回路素子を接続する配線もそれに応じて不規則にレイアウトされて接続される。
【００３２】
ここで各順序回路素子を接続する配線と両隣に配置した配線との間にパーティクルの付着等に起因する配線短絡不良が存在した場合、電源または接地に固定されてしまい、シフトレジスタ群１Ａに入力したデータは、正しくシフトレジスタ群１Ａから出力されない。したがって、シフトレジスタ群１Ａの実際の出力と出力期待値とを比較することにより、シフトレジスタ群１Ａの製造不良の有無を評価することができる。
【００３３】
以上のように本実施形態によれば、順序回路素子（ＦＦ）の出力信号線２の両隣に電源に接続されまたは接地された配線パターンを追加することにより、従来技術のシフトレジスタに比較してトランジスタ回路領域のレイアウト面積に対して相対的に配線パターンの数を多くすることができる。その結果、製造加工上許された範囲で配線間隔が狭まって配線の密度が高くなることになる、すなわち、外部端子や回路を新たに追加することなく、配線短絡不良を高感度で検出することができる。
【００３４】
さらに、出力期待値との比較結果を用いた不良箇所同定システム例えば故障診断システムにおいては、信号線が電源線または接地線に短絡する縮退故障で故障確率が高くなるため、故障診断システムによる配線短絡不良箇所の同定が容易になる。
【００３５】
（実施の形態２）
図３は本発明の実施の形態２における評価素子群の模式図を示すものである。１Ｂは複数のシフトレジスタから構成されるシフトレジスタ群のレイアウトセル、２は順序回路素子の出力信号線、３ａ，３ｂは出力信号線２の両隣に配置した第１の配線パターン、８は外部端子、４ｃは第１の配線パターン３ａ，３ｂすべてを短絡し外部端子８に接続する配線パターン、５ａは電源線パターン、５ｂは接地線パターン、６はクロック端子、７はクロック信号線である。図３に示す本実施形態は、図１に示す実施の形態１に外部端子８を追加するとともに、配線パターン４ｃの接続先を外部端子８に変更した構成に相当している。
【００３６】
以上のように構成された評価素子群について、図４及び図５に示すタイミングチャートを参照しながら以下にその動作を説明する。図４は外部端子８を“Ｌ”レベルに固定した場合のタイミングチャート、図５は外部端子８を“Ｈ”レベルに固定した場合のタイミングチャートである。
【００３７】
シフトレジスタ群１Ｂの初段の順序回路素子（ＦＦ）に入力された入力データは、クロック信号線７にクロック信号が入力されると初段の順序回路素子（ＦＦ）の出力データとなり、２段目の順序回路素子（ＦＦ）の入力データとなる。同様に２段目の順序回路素子（ＦＦ）の出力データは３段目の順序回路素子（ＦＦ）の入力データとなる。すなわち、クロック信号を印加して行くことにより、入力データがシフトレジスタを伝播して行く。
【００３８】
ここでシフトレジスタ群１Ｂは複数のシフトレジスタで構成され、且つ各シフトレジスタは複数の順序回路素子（ＦＦ）で構成されている。シフトレジスタ群１Ｂをレイアウトする際、順序回路素子（ＦＦ）を不規則に配置することにより、各順序回路素子を接続する配線もそれに応じて不規則にレイアウトされて接続される。
【００３９】
ここで各順序回路素子を接続する配線と両隣に配置した配線との間にパーティクルの付着等に起因する配線短絡不良が存在した場合、出力信号線２が“Ｌ”レベルまたは“Ｈ”レベルに固定されてしまい、シフトレジスタ群１Ｂに入力したデータは、正しくシフトレジスタ群１Ｂから出力されない。したがって、シフトレジスタ群１Ｂの実際の出力と出力期待値とを比較することにより、シフトレジスタ群１Ｂの製造不良の有無を評価することができる。
【００４０】
以上のように本実施形態によれば、順序回路素子（ＦＦ）の出力信号線２の両隣に外部端子に接続された配線パターンを追加することにより、従来技術のシフトレジスタに比較してトランジスタ回路領域のレイアウト面積に対して相対的に配線パターンの数を多くすることができる。その結果、製造加工上許された範囲で配線間隔が狭まって配線の密度が高くなることになり、回路を新たに追加することなく、配線短絡不良を高感度で検出することができる。
【００４１】
さらに、出力期待値との比較結果を用いた不良箇所同定システム例えば故障診断システムにおいては、信号線が電源線または接地線に短絡する縮退故障で故障確率が高くなるため、故障診断システムによる配線短絡不良箇所の同定が容易になる。
【００４２】
ところで、上記の実施の形態１においては、順序回路素子の出力信号線２の両隣に配置した第１の配線パターン３ａ，３ｂが電源に接続されまたは接地されているために、仮に電源に接続した第１の配線パターン３ａと配線短絡不良が存在していたとしても、例えばシフトモード固定用順序回路素子のように順序回路素子の出力信号線２が“Ｈ”レベルの状態しか取らない場合、シフトレジスタ群１Ａの出力データを出力期待値と比較しても配線短絡不良を検出することができない。
【００４３】
これに対して、本実施の形態２においては、順序回路素子の出力信号線２の両隣に配置した第１の配線パターン３ａ，３ｂの信号を外部端子８により“Ｌ”レベル及び“Ｈ”レベルに制御ができる。したがって、仮に第１の配線パターン３ａ，３ｂと配線短絡不良が存在し、順序回路素子の出力信号線２が“Ｈ”レベルの状態しか取らない場合でも、シフトレジスタ群１Ｂの出力データを出力期待値と比較することにより、配線短絡不良を検出することができる。すなわち、全順序回路素子の出力信号線のデータ状態によらずに配線短絡不良を検出し、配線短絡不良に対する期待値比較での故障検出率を上げることができる。
【００４４】
（実施の形態３）
図６は本発明の実施の形態３における評価素子群の模式図を示すものである。１Ｂは複数のシフトレジスタから構成されるシフトレジスタ群のレイアウトセル、２は順序回路素子の出力信号線、３ａ，３ｂは出力信号線２の両隣に配置した第１の配線パターン、８は外部端子、４ｃは第１の配線パターン３ａ，３ｂすべてを短絡し外部端子８に接続する配線パターン、５ａは電源線パターン、５ｂは接地線パターン、６はクロック端子、７はクロック信号線、９は電流測定ユニット、１０は定電圧源ユニットである。図６に示す本実施形態は、図３に示す実施の形態２に電流測定ユニット９及び定電圧源ユニット１０を追加した構成に相当している。
【００４５】
以上のように構成された評価素子群について、図４及び図５に示すタイミングチャートを参照しながら以下にその動作を説明する。図４は外部端子８を“Ｌ”レベルに固定した場合のタイミングチャート、図５は外部端子８を“Ｈ”レベルに固定した場合のタイミングチャートである。
【００４６】
定電圧源ユニット１０により外部端子８を“Ｌ”レベルまたは“Ｈ”レベルに固定し、電流測定ユニット９により電流値をモニターする。シフトレジスタ群１Ｂの初段の順序回路素子（ＦＦ）に入力された入力データは、クロック信号線７にクロック信号が入力されると初段の順序回路素子（ＦＦ）の出力データとなり、２段目の順序回路素子（ＦＦ）の入力データとなる。同様に２段目の順序回路素子（ＦＦ）の出力データは３段目の順序回路素子（ＦＦ）の入力データとなる。すなわち、クロック信号を印加して行くことにより、入力データがシフトレジスタを伝播して行く。
【００４７】
ここでシフトレジスタ群１Ｂは複数のシフトレジスタで構成され、且つ各シフトレジスタは複数の順序回路素子（ＦＦ）で構成されている。シフトレジスタ群１Ｂをレイアウトする際、順序回路素子（ＦＦ）を不規則に配置することにより、各順序回路素子を接続する配線もそれに応じて不規則にレイアウトされて接続される。
【００４８】
ここで各順序回路素子を接続する配線と両隣に配置した配線との間にパーティクルの付着等に起因する配線短絡不良が存在した場合、出力信号線２が“Ｌ”レベルまたは“Ｈ”レベルに固定されてしまい、シフトレジスタ群１Ｂに入力したデータは、正しくシフトレジスタ群１Ｂから出力されない。したがって、シフトレジスタ群１Ｂの実際の出力と出力期待値とを比較することにより、シフトレジスタ群１Ｂの製造不良の有無を評価することができる。
【００４９】
さらに、外部端子８の電流値を電流測定ユニット９によりモニターすることにより、各順序回路素子を接続する配線と両隣に配置した配線との間にパーティクルの付着等に起因する配線短絡不良が存在した場合、出力信号線２が“Ｌ”レベルまたは“Ｈ”レベルに固定される際に流れる異常電流を検出し、シフトレジスタ群１Ｂの製造不良の有無を評価することができる。
【００５０】
以上のように本実施形態によれば、順序回路素子（ＦＦ）の出力信号線２の両隣に外部端子に接続された配線パターンを追加することにより、従来技術のシフトレジスタに比較してトランジスタ回路領域のレイアウト面積に対して相対的に配線パターンの数を多くすることができる。その結果、製造加工上許された範囲で配線間隔が狭まって配線の密度が高くなることになり、配線短絡不良を高感度で検出することができる。
【００５１】
さらに、出力期待値との比較結果を用いた不良箇所同定システム例えば故障診断システムにおいては、信号線が電源線または接地線に短絡する縮退故障で故障確率が高くなるため、故障診断システムによる配線短絡不良箇所の同定が容易になる。
【００５２】
ところで、上記の実施の形態１及び２においては、シフトレジスタ群１Ａ及び１Ｂの実際の出力と出力期待値とを比較することにより、シフトレジスタ群１Ａ及び１Ｂの製造不良の有無を評価するようになっている。そのため、仮に第１の配線パターン３ａ，３ｂと配線短絡不良が存在していたとしても、例えば順序回路素子の出力バッファの駆動能力が大きく、順序回路素子の出力信号線２が縮退故障とならない場合には、シフトレジスタ群１Ａ及び１Ｂの出力データを出力期待値と比較しても配線短絡不良を検出することができない。
【００５３】
これに対して、本実施の形態３においては、外部端子８がトランジスタを介することなく配線短絡不良箇所に接続し、トランジスタゲートを介することなく直接に配線短絡不良箇所の異常電流を検出するため、トランジスタゲートのリーク電流に埋もれることなく、高感度に配線短絡不良を検出することができる。すなわち、仮に第１の配線パターン３ａ，３ｂと配線短絡不良が存在し、例えば順序回路素子の出力バッファの駆動能力が大きく、順序回路素子の出力信号線２が縮退故障とならない場合でも、外部端子８の電流値をモニターすることにより高感度に配線短絡不良を検出することができる。
【００５４】
なお、上記実施形態では、外部端子８を“Ｌ”レベルまたは“Ｈ”レベルに固定し、外部端子８の電流値をモニターすることにより、各順序回路素子を接続する配線と両隣に配置した配線との間に配線短絡不良を検出した。これに対して、外部端子８を中間電位レベルに固定し、外部端子８の電流値をモニターすることにより、各順序回路素子を接続する配線と両隣に配置した配線との間の配線短絡不良を検出してもよい。
【００５５】
上記の実施の形態２及び３においては、仮に第１の配線パターン３ａ，３ｂと配線短絡不良が存在し、順序回路素子の出力信号線２が“Ｈ”レベルの状態しか取らない場合でも、第１の配線パターン３ａ，３ｂの信号を外部端子８に接続することで“Ｌ”レベル及び“Ｈ”レベルに制御ができるために、機能試験を実施することにより、あるいは、外部端子８に流れる異常電流を測定することにより、配線短絡不良を検出することができる。ところが、一方で、外部端子８を“Ｌ”レベル及び“Ｈ”レベルに制御するための機能試験パターンを新たに追加する必要がある。
【００５６】
しかし、外部端子８を中間電位レベルに固定し、外部端子８の電流値をモニターする実施形態においては、仮に第１の配線パターン３ａ，３ｂと配線短絡不良が存在し、順序回路素子の出力信号線２が“Ｈ”レベルの状態しか取らない場合でも、第１の配線パターン３ａ，３ｂの信号を中間電位レベルに固定ができるために、外部端子８の電流値を測定することにより、機能試験パターンを新たに追加することなく、配線短絡不良を検出することができる。すなわち、機能試験パターンを追加することなく、全順序回路素子の出力信号線のデータ状態によらずに配線短絡不良を検出し、短いテスト時間で配線短絡不良に対する故障検出率を上げることができる。
【００５７】
（実施の形態４）
図７は本発明の実施の形態４における評価素子群の模式図を示すものである。１Ｃは複数のシフトレジスタから構成されるシフトレジスタ群のレイアウトセル、２は順序回路素子の出力信号線、３ａ，３ｂは出力信号線２の両隣に配置した第１の配線パターン、５ａは電源線パターン、５ｂは接地線パターン、６はクロック端子、７はクロック信号線、４ｄは第１の配線パターン３ａ，３ｂのすべてを短絡した上でクロック信号線７に接続する配線パターンである。図７に示す本実施形態は、図１に示す実施の形態１の配線パターン４ｃの接続先をクロック端子へと変更した構成に相当している。
【００５８】
以上のように構成された評価素子群について、図８に示すタイミングチャートを参照しながら以下にその動作を説明する。
【００５９】
シフトレジスタ群１Ｃの初段の順序回路素子（ＦＦ）に入力された入力データは、クロック信号線７にクロック信号が入力されると初段の順序回路素子（ＦＦ）の出力データとなり、２段目の順序回路素子（ＦＦ）の入力データとなる。同様に２段目の順序回路素子（ＦＦ）の出力データは３段目の順序回路素子（ＦＦ）の入力データとなる。すなわち、クロック信号を印加して行くことにより、入力データがシフトレジスタを伝播して行く。この際、順序回路素子の出力信号線２の両隣に配置した第１の配線パターン３ａ，３ｂはクロック信号線７と同電位である。
【００６０】
ここでシフトレジスタ群１Ｃは複数のシフトレジスタで構成され、且つ各シフトレジスタは複数の順序回路素子（ＦＦ）で構成されている。シフトレジスタ群１Ｃをレイアウトする際、順序回路素子（ＦＦ）を不規則に配置することにより、各順序回路素子を接続する配線もそれに応じて不規則にレイアウトされて接続される。
【００６１】
ここで各順序回路素子を接続する配線と両隣に配置した配線との間にパーティクルの付着等に起因する配線短絡不良が存在した場合、出力信号線２が“Ｌ”レベルまたは“Ｈ”レベルに固定されてしまい、シフトレジスタ群１Ｃに入力したデータは、正しくシフトレジスタ群１Ｃから出力されない。したがって、シフトレジスタ群１Ｃの実際の出力と出力期待値とを比較することにより、シフトレジスタ群１Ｃの製造不良の有無を評価することができる。
【００６２】
さらに、電源接地間に流れる電流値をモニターすることにより、各順序回路素子を接続する配線と両隣に配置した配線との間にパーティクルの付着等に起因する配線短絡不良が存在した場合、出力信号線２が“Ｌ”レベルまたは“Ｈ”レベルに固定されることに起因して流れる異常電流を検出し、シフトレジスタ群１Ｃの製造不良の有無を評価することができる。
【００６３】
以上のように本実施形態によれば、順序回路素子（ＦＦ）の出力信号線２の両隣に外部端子に接続された配線パターンを追加することにより、従来技術のシフトレジスタに比較してトランジスタ回路領域のレイアウト面積に対して相対的に配線パターンの数を多くすることができる。その結果、製造加工上許された範囲で配線間隔が狭まって配線の密度が高くなることになり、外部端子や回路を新たに追加することなく、配線短絡不良を高感度で検出することができる。
【００６４】
ところで、上記実施の形態１においては、順序回路素子の出力信号線２の両隣に配置した第１の配線パターン３ａ，３ｂが電源に接続されまたは接地されているために、仮に電源に接続した第１の配線パターン３ａと配線短絡不良が存在していたとしても、例えばシフトモード固定用順序回路素子のように順序回路素子の出力信号線２が“Ｈ”レベルの状態しか取らない場合、シフトレジスタ群１Ａの出力データを出力期待値と比較しても配線短絡不良を検出することができない。
【００６５】
これに対して、本実施の形態４においては、仮に第１の配線パターン３ａ，３ｂと配線短絡不良が存在し、順序回路素子の出力信号線２が“Ｈ”レベルの状態しか取らない場合でも、第１の配線パターン３ａ，３ｂの信号をクロック信号線７と接続することで“Ｌ”レベル及び“Ｈ”レベルに制御できる。その結果、電源接地間の電流値を測定することにより、配線短絡不良を検出することができる。すなわち、全順序回路素子の出力信号線のデータ状態によらずに配線短絡不良を検出できるため、配線短絡不良に対する故障検出率を上げることができる。
【００６６】
ところで、上記実施の形態２においては、仮に第１の配線パターン３ａ，３ｂと配線短絡不良が存在し、順序回路素子の出力信号線２が“Ｈ”レベルの状態しか取らない場合でも、第１の配線パターン３ａ，３ｂの信号を外部端子８に接続することで“Ｌ”レベル及び“Ｈ”レベルに制御ができる。そのため、外部端子８に流れる異常電流を測定することにより、配線短絡不良を検出することができる。ところが、一方で外部端子８を“Ｌ”レベル及び“Ｈ”レベルに制御するための機能試験パターンを新たに追加する必要がある。
【００６７】
これに対して、本実施の形態４においては、仮に第１の配線パターン３ａ，３ｂと配線短絡不良が存在し、順序回路素子の出力信号線２が“Ｈ”レベルの状態しか取らない場合でも、第１の配線パターン３ａ，３ｂの信号をクロック信号線７と接続することで“Ｌ”レベル及び“Ｈ”レベルに制御できる。その結果、電源接地間の電流値を測定することにより、機能試験パターンを新たに追加することなく、配線短絡不良を検出することができる。すなわち機能試験パターンを追加することなく、全順序回路素子の出力信号線のデータ状態によらずに配線短絡不良を検出し、短いテスト時間で配線短絡不良に対する故障検出率を上げることができる。
【００６８】
ところで、上記実施の形態１及び２においては、シフトレジスタ群１Ａ及び１Ｂの実際の出力と出力期待値とを比較することにより、シフトレジスタ群１Ａ及び１Ｂの製造不良の有無を評価するようになっている。そのため、仮に第１の配線パターン３ａ，３ｂと配線短絡不良が存在していたとしても、例えば順序回路素子の出力バッファの駆動能力が大きく、順序回路素子の出力信号線２が縮退故障とならない場合には、シフトレジスタ群１Ａ及び１Ｂの出力データを出力期待値と比較しても配線短絡不良を検出することができない。
【００６９】
これに対して、本実施の形態４においては、仮に第１の配線パターン３ａ，３ｂと配線短絡不良が存在し、例えば順序回路素子の出力バッファの駆動能力が大きく、順序回路素子の出力信号線２が縮退故障とならない場合でも、電源接地間の電流値をモニターすることにより、トランジスタゲートに流れる異常電流を測定することができ、その結果、高感度に配線短絡不良を検出することができる。
【産業上の利用可能性】
【００７０】
本発明による評価素子群及びこれを用いた評価方法は、配線密度の高いシフトレジスタ群を有し、配線工程の短絡不良を高感度に検出するＴＥＧ等として有用である。また、前記シフトレジスタ群を実品種に搭載し、配線工程の高感度不良検出等の用途にも応用できる。
【図面の簡単な説明】
【００７１】
【図１】本発明の実施の形態１における評価素子群の模式図
【図２】本発明の実施の形態１における評価素子群の動作タイミングチャート
【図３】本発明の実施の形態２における評価素子群の模式図
【図４】本発明の実施の形態２及び実施の形態３における評価素子群の動作タイミングチャート１
【図５】本発明の実施の形態２及び実施の形態３における評価素子群の動作タイミングチャート２
【図６】本発明の実施の形態３における評価素子群の模式図
【図７】本発明の実施の形態４における評価素子群の模式図
【図８】本発明の実施の形態４における評価素子群の動作タイミングチャート
【図９】従来のロジック回路を搭載した評価素子群の模式図
【符号の説明】
【００７２】
１Ａ，１Ｂ，１Ｃ  シフトレジスタ群のレイアウトセル
２  順序回路素子の出力信号線
３ａ，３ｂ  両隣の配線パターン
４ａ，４ｃ，４ｄ  接続する配線パターン
５ａ  電源線パターン
５ｂ  接地線パターン
６  クロック端子
７  クロック信号線
８  外部端子
９  電流測定ユニット
１０  定電圧源ユニット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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