(57)【要約】【課題】  多結晶シリコン膜を用いた抵抗素子の負の温度特性を改善した半導体装置及びその製造方法を提供する。【課題の解決手段】  半導体装置は、シリコン基板１上に、多結晶シリコン膜を用いて抵抗素子６ｂとトランジスタのゲート電極６ａを設けたもので、これら抵抗素子６ｂ及びゲート電極６ａは、ラピッドサーマルアニール（ＲＴＡ）処理を施すことにより、多結晶シリコン膜における不純物の活性化と多結晶シリコンの結晶粒の成長とを図ったものである。【選択図】    図１４
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【特許請求の範囲】
【請求項１】
多結晶シリコン膜の配線の一部を抵抗素子とする半導体装置であって、
前記抵抗素子は、多結晶シリコンの結晶粒成長のためのラピッドサーマルアニール処理を施してなる
ことを特徴とする半導体装置。
【請求項２】
多結晶シリコン膜の配線の一部を抵抗素子とする半導体装置であって、
前記抵抗素子は、多結晶シリコンの結晶粒成長のためのファーニスアニール処理を施してなる
ことを特徴とする半導体装置。
【請求項３】
抵抗素子は、導入された不純物濃度が０．５×１０１５〜１．０×１０１５／ｃｍ２であることを特徴とする前記請求項１又は請求項２に記載の半導体装置。
【請求項４】
抵抗素子は、トランジスタのゲートを形成する多結晶シリコン膜に形成してなることを特徴とする前記請求項３に記載の半導体装置。
【請求項５】
多結晶シリコン膜の配線の一部を抵抗素子とする半導体装置の製造方法であって、
前記多結晶シリコン膜に不純物を導入する工程と、
前記多結晶シリコン膜にラピッドサーマルアニール処理を施して多結晶シリコンの結晶粒を成長させる工程と、
前記多結晶シリコン膜を所望の配線形状に加工する工程とを、備える
ことを特徴とする半導体装置の製造方法。
【請求項６】
多結晶シリコン膜の配線の一部を抵抗素子とする半導体装置の製造方法であって、
前記多結晶シリコン膜に不純物を導入する工程と、
前記多結晶シリコン膜にファーニスアニール処理を施して多結晶シリコンの結晶粒を成長させる工程と、
前記多結晶シリコン膜を所望の配線形状に加工する工程とを、備える
ことを特徴とする半導体装置の製造方法。
【請求項７】
多結晶シリコンの結晶粒を成長させる工程は、同時に、トランジスタの不純物の拡散をも行うことを特徴とする前記請求項５又は請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、多結晶シリコン膜の配線の一部を抵抗素子とする半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来、例えば、低電圧動作の論理回路用トランジスタと高電圧動作可能な駆動回路用トランジスタを一つの半導体基板上に集積した、いわゆるパワーＩＣにおいては、その抵抗素子の形成を、図１５〜図２８に示す工程によって行っているのが一般的である。すなわち、図１５に示すように、はじめに、半導体シリコン基板３１の表面に、ウェル、ＬＯＣＯＳ素子分離領域３２等を形成する。ここで、低電圧用トランジスタのウェル３３、高電圧用トランジスタのソース、ドレインのうち電界緩和用低濃度領域３４に対応する部分等、主に深い接合を持つ拡散領域のいくつかをも既に形成している。
【０００３】
続いて、図１５に示す半導体シリコン基板３１に対して、高温度の乾燥酸素雰囲気による酸化処理を施し、高電圧トランジスタ用となる第１の酸化シリコンゲート膜３５を形成する（図１６参照）。さらにこの図１６に示す半導体シリコン基板３１に対して、化学的気相成長法（以下ＣＶＤ法という）により、高電圧トランジスタ用となる第１のゲート電極用配線層用及び抵抗素子用の多結晶シリコン膜３６を形成する。そして、この多結晶シリコン膜３６に導電性を与えるため、イオン注入法により、リン、ヒ素、ホウ素等の不純物を１．０×１０１５〜３．０×１０１５／ｃｍ２程度導入する（図１７参照）。
【０００４】
続いて、図１７に示す半導体シリコン基板３１に対して、ＣＶＤ法により、酸化シリコン膜３７を形成し（図２８参照）、さらに、フォトリソグラフィ工程、希釈フッ酸溶液等によるケミカルウエットエッチング処理工程を順次施し、酸化シリコン膜３７を所望の形状３７ａに加工する（図１９参照）。さらにこの図１９に示す半導体シリコン基板３１に対して、イオン注入法、気相拡散法等によりリン、ヒ素、ホウ素等の不純物を１．０×１０１６〜２．０×１０１６／ｃｍ２程度導入し、多結晶シリコン膜３６の電気抵抗をさらに下げる（図２０参照）。この時、酸化シリコン膜３７ａが存在するので、多結晶シリコン膜３６の前記酸化シリコン膜３７ａに被覆された部分には、不純物の追加導入はなされず、この部分の不純物濃度は比較的低いままであり、後に抵抗素子３６ｂとなる（図２２参照）。
【０００５】
続いて、図２０に示す半導体シリコン基板３１に対して、希釈フッ酸溶液等により、ケミカルウェットエッチングを施し、表面に一部残存していた酸化シリコン膜３７ａ、及び図示してはいないが不純物の追加導入の際に表面に形成された酸化シリコン膜を除去する（図２１参照）。さらに、図２１に示す半導体シリコン基板に対して、フォトリソグラフィ工程、反応性イオンエッチング等によるドライエッチング処理工程を順次施し、第１の多結晶シリコン膜３６を所望の形状３６ａ，３６ｂに加工する（図２２参照）。これによって、高電圧トランジスタ用となる第１のゲート電極用の多結晶シリコン配線３６ａと抵抗素子３６ｂが形成される。
【０００６】
続いて、図２２に示す半導体シリコン基板３１に対して、フォトリソグラフィ工程、イオン注入処理を順次施し、低電圧ＭＯＳトランジスタの閾値電圧調整ドーピング３８を行う（図２３参照）。この図２３に示す半導体シリコン基板３１に対して、希釈フッ酸溶液等によるケミカルウェットエッチングを施し、表面に露出している第１の酸化シリコンゲート膜３５を除去する（図２４参照）。さらに、図２４に示す半導体シリコン基板３１に対して、低電圧トランジスタ用となる第２の酸化シリコンゲート膜３９を形成する。この時、多結晶シリコン配線３６ａと抵抗素子３６ｂの表面にも酸化シリコン膜３９ａ，３９ｂが形成される（図２５参照）。
【０００７】
続いて、図２５に示す半導体シリコン基板３１に対して、ＣＶＤ法により、低電圧トランジスタ用となる第２のゲート電極配線層用の多結晶シリコン膜４０を形成する（図２６参照）。この第２のゲート電極配線層用の多結晶シリコン膜４０には、電気抵抗を下げるために、イオン注入法、気相拡散法等の方法により、リン、ヒ素、ホウ素等の不純物を導入する。
【０００８】
続いて、図２６に示す半導体シリコン基板３１に対して、フォトリソグラフィ工程、反応性イオンエッチング等によるドライエッチング処理工程を順次施し、第２の多結晶シリコン膜４０を所望の形状４０ａに加工して、低電圧トランジスタ用の第２のゲート電極用の多結晶シリコン配線４０ａを形成する（図２７参照）。この後、従来の半導体装置製造工程と同様にして、不純物拡散による各トランジスタ用のソース、ドレイン領域４１，４２の形成、金属配線、層間絶縁膜の形成を行って半導体集積回路が完成する（図２８参照）。なお、図２８中、４３はサイドウォールスペーサである。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述した従来の方法では、次のような問題点がある。従来においては、図１７から図２２に示す工程において、第１の多結晶シリコン膜３６を用いた抵抗素子３６ｂを形成しているが、この抵抗素子３６ｂは、抵抗値を十分高くできず、また使用する温度によって抵抗値が変動するという問題があった。すなわち、使用する温度が高くなるにしたがって、抵抗値が低くなるという、負の温度依存性を有しているのである。そして、この温度依存性と抵抗値との間には相反関係があり、抵抗値を上げるために不純物の導入量を下げると、温度依存性はさらに大きくなって、抵抗値の変動がより大きくなってしまうものである。このため従来では、抵抗値と温度依存性との双方が使用に耐えうる妥協点を見出して使用するしかなかった。具体的には、抵抗値を５００Ω程度としたときに、温度依存性は−２０００ｐｐｍ／℃程度である。
【００１０】
多結晶シリコンによる抵抗素子がこのような問題点を有しているのは、多結晶シリコンの伝導過程が、単結晶シリコンの伝導過程とは異なるからである。すなわち、多結晶シリコンは小さなシリコン結晶粒が不規則に並んで形成されたものであり、その伝導過程は小さな結晶粒中の伝導（単結晶シリコンと同じく金属型の伝導過程で正の温度依存性を持つ）と、結晶粒間の伝導（量子論的トンネリング伝導過程で負の温度依存性を持つ）との二つの過程が合わさったものとなっているからである。したがって、もしも多結晶シリコンの結晶粒が十分に成長せずに小さいままであった場合には、多結晶シリコンの伝導過程は、前記二つの過程中、結晶粒間の量子論的トンネリング伝導過程が支配的となり、負の温度特性を示すことになる。
【００１１】
一方、多結晶シリコン中の不純物の導入量が少ないほど、結晶粒は成長しにくくなるので、仮に多結晶シリコンの抵抗値を上げようとして不純物の導入量を下げたすると、負の温度特性はより大きなものとなってしまう。上述した従来例では、第１の多結晶シリコン膜形成後に加えられる熱処理は、標準的なＣＭＯＳ半導体集積回路の熱処理では、最高９５０℃程度であるが、この程度の温度では、結晶粒の成長は十分になされない。このため、抵抗素子の特性は負の温度特性を持つ、換言すると、抵抗値と抵抗値の温度依存性との間に相反関係を持つものになっていたのである。
【００１２】
さらに、トランジスタ用のソース、ドレイン領域を形成する際に不純物を拡散するために行われる熱処理で、抵抗値が変動し、当初予定していた抵抗値を得ることができないという問題もあった。
【００１３】
本発明は、このような問題を解決すべくなされたもので、多結晶シリコン膜を用いた抵抗素子の負の温度特性を改善した半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記の目的を達成するために、本発明に係る半導体装置は、多結晶シリコン膜の配線の一部を抵抗素子としたもので、前記抵抗素子は、結晶粒成長のための高温度熱処理として、ラピッドサーマルアニール（ＲＴＡ）処理を施してなるものである。このＲＴＡ処理は、より具体的には、１１００〜１１５０℃程度の高温で１〜２分間程度の短時間熱処理を行うものである。この高温度熱処理としては、ファーニスアニール処理を採用してもよい。さらに、前記各構成において、抵抗素子に導入された不純物濃度が０．５×１０１５〜１．０×１０１５／ｃｍ２であると好適である。またさらに、以上の各構成において、抵抗素子をトランジスタのゲートを形成する多結晶シリコン膜に形成することもできる。
【００１５】
また、同じく上記目的を達成するために、本発明に係る半導体装置の製造方法は、多結晶シリコン膜の配線の一部を抵抗素子として形成するものであって、前記多結晶シリコン膜に不純物を導入する工程と、前記多結晶シリコン膜にＲＴＡ処理を施して多結晶シリコンの結晶粒を成長させる工程と、前記多結晶シリコン膜を所望の配線形状に加工する工程とを、備えるものである。前記多結晶シリコンの結晶粒を成長させる工程における高温度熱処理としては、ＲＴＡ処理に換えて、ファーニスアニール処理を採用してもよい。また、高温度熱処理により前記多結晶シリコンの結晶粒を成長させる工程は、同時に、トランジスタの不純物の拡散を行うようにしてもよい。
【発明の効果】
【００１６】
本発明によれば、多結晶シリコン膜を用いた抵抗素子に対して、ＲＴＡ処理またはファーニスアニール処理による高温熱処理を施すことにより、多結晶シリコンの結晶粒を成長させて、前記抵抗素子の負の温度特性を改善することができるとともに、前記抵抗素子の抵抗値を高く設定すべく導入する不純物の濃度を低く設定しても、抵抗値の温度依存性が大きくなることはない。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の第１実施形態に係る半導体集積回路製造工程を図１〜図１４に基づいて説明する。図１に示すように、従来におけると同様に、まず半導体シリコン基板１の表面に、ＬＯＣＯＳ素子分離領域２、低電圧用トランジスタのウェル３、高電圧用トランジスタのソース・ドレインのうち電界緩和用低濃度領域４に対応する部分等を形成する。この電界緩和用低濃度領域４に対応する部分は、既に、十分に深い接合となるよう熱拡散処理を受けており、この接合深さは、高電圧トランジスタのドレイン印加電圧が２４Ｖ程度の場合、１．５〜３μｍ程度である。
【００１８】
次に、図１に示す半導体シリコン基板１に対して、高温度の乾燥酸素雰囲気による酸化処理を施し、高電圧トランジスタ用となる第１の酸化シリコンゲート膜５を形成する（図２参照）。この酸化シリコンゲート膜５の厚さは、高電圧トランジスタのゲート印加電圧が２４Ｖ程度の場合７００〜９００Å程度がよい。
【００１９】
続いて、図２に示す半導体シリコン基板１に対して、化学的気相成長法（以下ＣＶＤ法という）により、高電圧トランジスタ用となる第１のゲート電極用配線層用及び抵抗素子用の多結晶シリコン膜６を形成する（図３参照）。この第１の多結晶シリコン膜６の膜厚は、２０００〜４０００Å程度がよい。そして、前記第１の多結晶シリコン膜６に導電性を与えるため、イオン注入法により、リン、ヒ素、ホウ素等の不純物を導入する。この不純物の導入量は、０．５×１０１５〜１．０×１０１５／ｃｍ２程度がよい。この程度の不純物の導入により、前記第１の多結晶シリコン膜６のシート抵抗値は、１０００〜３０００Ω（仕上り値）程度の高い値となる。
【００２０】
続いて、図３に示す半導体シリコン基板１に対して、ＣＶＤ法により、酸化シリコン膜７を形成する。この酸化シリコン膜７の膜厚は、２０００〜４０００Å程度がよい（図４参照）。次に、この図４に示す半導体シリコン基板１に対し、フォトリソグラフィ工程、希釈フッ酸溶液等によるケミカルウェットエッチング処理工程を順次施し、前記酸化シリコン膜７を所望の形状７ａに加工する（図５参照）。
【００２１】
続いて、図５に示す半導体シリコン基板１に対し、イオン注入法、気相拡散法等の方法により、リン、ヒ素、ホウ素等の不純物を追加導入し、多結晶シリコン膜６の電気抵抗を上述の値、１０００〜３０００Ω（仕上り値）よりもさらに下げる。ここでイオン注入法を用いる場合には、不純物の導入量は、例えば１．０×１０１６〜２．０×１０１６／ｃｍ２程度である。この不純物の追加導入によって、前記多結晶シリコン膜６における残存する酸化シリコン膜７ａで被覆されていない部分のシート抵抗値は、２０〜５０Ω（仕上り値）と比較的低い値となる。一方、前記酸化シリコン膜７ａによって被覆されている多結晶シリコン膜６の領域では、不純物の追加導入は行われないので、不純物濃度は比較的低い状態を維持する（図６参照）。そして、この多結晶シリコン膜６における不純物濃度の低い領域が、後に抵抗素子６ｂとなる（図８参照）。
【００２２】
続いて、図６に示す半導体シリコン基板１に対して、希釈フッ酸溶液等により、ケミカルウェットエッチングを施し、表面に一部残存していた酸化シリコン膜７ａ、及び不純物の追加導入時に表面に形成された図示していない酸化シリコン膜を除去する（図７参照）。
【００２３】
続いて、図７に示す半導体シリコン基板１に対し、フォトリソグラフィ工程、反応性イオンエッチング等によるドライエッチング処理工程を順次施し、第１の多結晶シリコン膜６を所望の形状６ａ，６ｂに加工する。これによって、高電圧トランジスタ用となる第１のゲート電極用の多結晶シリコン配線６ａと、抵抗素子６ｂとを形成する（図８参照）。なお、前記抵抗素子６ｂは、上述したように、酸化シリコン膜７ａで被覆されていた部分であり、不純物の追加導入が行われなかった部分である。
【００２４】
図８に示す状態において、温度が１１００〜１１５０℃程度の窒素雰囲気熱処理をＲＴＡ法により１〜２分間施し、第１のゲート電極用多結晶シリコン配線６ａと抵抗素子６ｂ中に導入した不純物の活性化、及び多結晶シリコンの結晶粒の成長を図り、抵抗素子６ｂの温度依存性を改善する。なお、この時までに既に、高電圧用トランジスタのソース・ドレインの一部をなす電界緩和用低濃度領域４や、低電圧トランジスタ用のウェル３等の深い拡散がいくつか形成されているが、これらの深く拡散した接合に対して、例えば１１００〜１１５０℃という高温度で熱処理を加えても、ＲＴＡ法による１〜２分の短時間であれば、ほとんど影響はない。
【００２５】
続いて、図８に示す半導体シリコン基板１に対して、フォトリソグラフィ工程、イオン注入処理工程を順次施し、低電圧ＭＯＳトランジスタの閾値電圧調整ドーピング８を行う（図９参照）。さらに、図９に示す半導体シリコン基板１に対して、希釈フッ酸溶液等により、ケミカルウェットエッチングを施し、この半導体シリコン基板１の表面に露出した第１の酸化シリコンゲート膜５を除去する（図１０参照）。
【００２６】
続いて、図１０に示す半導体シリコン基板１に対して、高温の酸化性雰囲気による酸化処理を施し、低電圧のトランジスタ用となる第２の酸化シリコンゲート膜９を形成する（図１１参照）。この第２の酸化シリコンゲート膜９の膜厚は、例えば低電圧トランジスタのゲート印加電圧が５Ｖ程度の場合、１４０〜２４０Å程度がよい。この時、第１のゲート電極用の多結晶シリコン配線６ａと抵抗素子６ｂも酸化シリコンゲート膜９ａ，９ｂで被覆される。
【００２７】
続いて、図１１に示す半導体シリコン基板１に対して、ＣＶＤ法により、低電圧トランジスタ用となる第２のゲート電極配線層用の多結晶シリコン膜１０を形成する（図１２参照）。この第２の多結晶シリコン膜１０の膜厚は、２０００〜４０００Å程度がよい。そして、この第２の多結晶シリコン膜１０には、電気抵抗を下げるために、イオン注入法、気相拡散法等の方法により、リン、ヒ素、ホウ素等の不純物を導入する。不純物の導入により、この第２の多結晶シリコン膜１０のシート抵抗値は、例えば２０〜５０Ω程度になる。
【００２８】
続いて、図１２に示す半導体シリコン基板１に対して、フォトリソグラフィ工程、反応性イオンエッチング等によるドライエッチング処理を順次施し、第２の多結晶シリコン膜１０を所望の形状１０ａに加工して、低電圧トランジスタ用のゲート電極用となる第２の多結晶シリコン配線１０ａを形成する（図１３参照）。この後、従来の半導体装置製造工程と同様にして、不純物拡散による各トランジスタ用のソース、ドレイン領域１１，１２の形成、金属配線、層間絶縁膜の形成を行って半導体集積回路が完成する（図１４参照）。なお、図１４中、１３はサイドウォールスペーサである。
【００２９】
続いて、本発明の第２実施形態を説明する。本実施形態は、上述した図１状態において、後に高電圧用トランジスタのソース・ドレインのうちの一部分となる電界緩和用低濃度領域４に、既に不純物が導入されてはいるが、未だ十分には深い接合とはなっていない場合に適用して好適なものである。
【００３０】
この第２実施形態にあっては、多結晶シリコン膜の結晶粒の成長を図るための高温熱処理として、第１実施形態で説明したＲＴＡ処理ではなく、１０５０〜１１００℃程度の窒素雰囲気熱処理を０．５〜２時間程度加えるファーニスアニール処理を施すものである。これによって、高電圧用トランジスタの電界緩和用低濃度領域４に既に導入済みの不純物を拡散して、同領域の接合深さを１．５〜３．０μｍ程度に十分深めると同時に、抵抗素子６ｂとなる前記多結晶シリコン膜の結晶粒を十分に成長させるものである。その他の製造工程及び構成については上述した第１実施形態と同様であるので、説明は省略する。
【００３１】
なお、本発明は上述した各実施形態に限定されるものではなく、例えば、第１の多結晶シリコン膜６の結晶粒成長のために行う高温熱処理であるＲＴＡ処理やファーニスアニール処理は、なるべく早い時期に施すのが好ましいが、多結晶シリコン膜６のパターニング工程と第１の酸化シリコンゲート膜５の除去工程の間に行ってもよい。
【図面の簡単な説明】
【００３２】
【図１】第１実施形態の半導体装置製造工程における一工程を示す概略的な断面図。
【図２】同じく一工程を示す概略的な断面図。
【図３】同じく一工程を示す概略的な断面図。
【図４】同じく一工程を示す概略的な断面図。
【図５】同じく一工程を示す概略的な断面図。
【図６】同じく一工程を示す概略的な断面図。
【図７】同じく一工程を示す概略的な断面図。
【図８】同じく一工程を示す概略的な断面図。
【図９】同じく一工程を示す概略的な断面図。
【図１０】同じく一工程を示す概略的な断面図。
【図１１】同じく一工程を示す概略的な断面図。
【図１２】同じく一工程を示す概略的な断面図。
【図１３】同じく一工程を示す概略的な断面図。
【図１４】同じく一工程を示す概略的な断面図。
【図１５】従来における半導体装置の製造工程を示す概略的な断面図。
【図１６】同じく一工程を示す概略的な断面図。
【図１７】同じく一工程を示す概略的な断面図。
【図１８】同じく一工程を示す概略的な断面図。
【図１９】同じく一工程を示す概略的な断面図。
【図２０】同じく一工程を示す概略的な断面図。
【図２１】同じく一工程を示す概略的な断面図。
【図２２】同じく一工程を示す概略的な断面図。
【図２３】同じく一工程を示す概略的な断面図。
【図２４】同じく一工程を示す概略的な断面図。
【図２５】同じく一工程を示す概略的な断面図。
【図２６】同じく一工程を示す概略的な断面図。
【図２７】同じく一工程を示す概略的な断面図。
【図２８】同じく一工程を示す概略的な断面図。
【符号の説明】
【００３３】
１          半導体シリコン基板
２          ＬＯＣＯＳ素子分離領域
３          ウェル
４          電界緩和用低濃度領域
５          第１の酸化シリコンゲート膜
６          第１の多結晶シリコン膜
６ａ        第１の多結晶シリコン配線（ゲート電極）
６ｂ        第１の多結晶シリコン配線（抵抗素子）
７          酸化シリコン膜
９          第２の酸化シリコンゲート膜
１０        第２の多結晶シリコン膜
１０ａ      第２の多結晶シリコン配線（ゲート電極）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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