(57)【要約】【課題】  １ビット当りのメモリセルの平面占有面積を縮小することができる不揮発性半導体記憶装置およびその製造方法を提供する。【解決手段】  本発明の不揮発性半導体記憶装置におけるメモリセル５０の各々は、半導体基板１の主表面に形成されたｎ型のソース領域１６ａおよびドレイン領域１６ｃと、ソース領域１６ａとドレイン領域１６ｃとに挟まれる半導体基板１の主表面上に、互いに独立して形成されたスタックゲート電極３７ａ、３７ｂとを備えている。スタックゲート電極３７ａ、３７ｂの各々はフローティングゲート電極ＦＧ1、ＦＧ2と、コントロールゲート電極ＣＧ1、ＣＧ2とを有している。フローティングゲート電極ＦＧ2とフローティングゲート電極ＦＧ1とに挟まれる半導体基板１の活性領域の表面には、ｐ型の不純物領域が位置している。【選択図】        図３
2005101054.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配列された複数のメモリセルを含み、主表面を有する半導体基板を備える不揮発性半導体記憶装置であって、
前記複数のメモリセルの各々は、
前記半導体基板の前記主表面において互いに距離を隔てて形成された第１導電型のソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域とに挟まれる前記半導体基板の前記主表面上に、互いに独立して形成された第１および第２のスタックゲート電極とを備え、
前記第１のスタックゲート電極は、第１の絶縁膜を隔てて積層された第１のフローティングゲート電極と第１のコントロールゲート電極とを有し、
前記第２のスタックゲート電極は、第２の絶縁膜を隔てて積層された第２のフローティングゲート電極と第２のコントロールゲート電極とを有し、
前記第１のフローティングゲート電極と前記第２のフローティングゲート電極とに挟まれる前記半導体基板の活性領域の表面には、ソース／ドレインとなる第１導電型の不純物領域は位置しておらず、第２導電型の不純物領域が位置している、不揮発性半導体記憶装置。
【請求項２】
前記第１のフローティングゲート電極と前記第２のフローティングゲート電極とに挟まれる前記半導体基板の前記主表面全面が第３の絶縁膜と接していることを特徴とする、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第３の絶縁膜は、前記第１のスタックゲート電極の側壁を覆う側壁絶縁膜であることを特徴とする、請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１のスタックゲート電極と、前記第２のスタックゲート電極とは共通の側壁絶縁膜を有していることを特徴とする、請求項１〜３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
行列状に配列された複数のメモリセルを含み、主表面を有する半導体基板を備える不揮発性半導体記憶装置の製造方法であって、
第１の絶縁膜を隔てて積層された第１のフローティングゲート電極と第１のコントロールゲート電極とを有する第１のスタックゲート電極を前記半導体基板の前記主表面上に形成する工程と、
前記第１のスタックゲート電極を形成した後に、第２の絶縁膜を隔てて積層された第２のフローティングゲート電極と第２のコントロールゲート電極とを有する第２のスタックゲート電極を前記半導体基板の前記主表面上に自己整合法で形成する工程とを備える、不揮発性半導体記憶装置の製造方法。
【請求項６】
前記自己整合法で形成する工程は、前記第１のスタックゲート電極の側壁に第１の側壁絶縁膜を形成する工程と、
前記第１の側壁絶縁膜と一定の距離をおいて第２の側壁絶縁膜を形成する工程と、
前記第１の側壁絶縁膜と前記第２の側壁絶縁膜との間を埋め込むとともに、前記第１のスタックゲート電極と前記第１および前記第２の側壁絶縁膜との上を覆うように第１の導電膜を形成した後に、前記第１の側壁絶縁膜と前記第２の側壁絶縁膜との間にのみ前記第１の導電膜が残るように前記第１の導電膜を除去して前記第１の導電膜から前記第２のフローティングゲート電極を形成する工程と、
前記第２のフローティングゲート電極上に前記第２の絶縁膜を形成する工程と、
前記第１の側壁絶縁膜と前記第２の側壁絶縁膜との間を埋め込むとともに、前記第１のスタックゲート電極と前記第１および前記第２の側壁絶縁膜との上を覆うように第２の導電膜を形成した後に、前記第１の側壁絶縁膜と前記第２の側壁絶縁膜との間にのみ前記第２の導電膜が残るように前記第２の導電膜を除去して前記第２の導電膜から前記第２のコントロールゲート電極を形成する工程とを含むことを特徴とする、請求項５に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に関し、より特定的には、１ビット当りのメモリセルの平面占有面積を縮小することができる不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
従来の不揮発性半導体記憶装置において、個々のメモリセルの構成は以下のようになっていた。すなわち、絶縁膜を隔てて積層されたフローティングゲート電極とコントロールゲート電極とを有するスタックゲート電極が、半導体基板の主表面上に形成されている。このスタックゲート電極を挟んで位置する半導体基板の主表面における一方の領域と他方の領域とに、ソース領域およびドレイン領域となる１対の不純物領域が形成されている。これにより、スタックゲート電極を有するトランジスタが形成されている。このトランジスタを覆うように半導体基板上に層間絶縁膜が形成されている。層間絶縁膜にはドレイン領域に達する孔が開口されており、孔内にコンタクトが形成されている。そして、層間絶縁膜上に形成された配線と、ドレイン領域とがコンタクトによって電気的に接続されている。ソース領域およびドレイン領域は、隣接するメモリセルのトランジスタと共有されている。つまり、従来の不揮発性半導体記憶装置においては、１つのスタックゲート電極ごとにソース領域とドレイン領域とが交互に形成されている。
【０００３】
なお、従来の不揮発性半導体記憶装置の他の構成がたとえば特開平６−５３５１７号公報（特許文献１）に開示されている。上記公報の不揮発性半導体記憶装置における個々のメモリセルは、半導体基板上に形成されたスタックゲート電極と補助ゲート電極とよりなっている。そして、スタックゲート電極と補助ゲート電極とを挟んでソースおよびドレインとなる不純物拡散層が形成されている。しかしながら、上記公報に記載された不揮発性半導体記憶装置は、補助ゲート電極を用いている構成である点で本発明の構成とは異なっている。
【特許文献１】特開平６−５３５１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来の不揮発性半導体記憶装置においては、ゲート長（Ｌ）方向の長さを縮めると、ソース領域とドレイン領域との間でパンチスルー現象が起こり、電流のリークが生じやすいという問題があった。このため、１ビット当りのメモリセルの平面占有面積をゲート長方向に縮小することには限界があった。
【０００５】
したがって、本発明の目的は、１ビット当りのメモリセルの平面占有面積を縮小することができる不揮発性半導体記憶装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の不揮発性半導体記憶装置は、行列状に配列された複数のメモリセルを含み、主表面を有する半導体基板を備える不揮発性半導体記憶装置である。複数のメモリセルの各々は、半導体基板の主表面において互いに距離を隔てて形成された第１導電型のソース領域およびドレイン領域と、ソース領域とドレイン領域とに挟まれる半導体基板の主表面上に、互いに独立して形成された第１および第２のスタックゲート電極とを備えている。第１のスタックゲート電極は、第１の絶縁膜を隔てて積層された第１のフローティングゲート電極と第１のコントロールゲート電極とを有している。第２のスタックゲート電極は、第２の絶縁膜を隔てて積層された第２のフローティングゲート電極と第２のコントロールゲート電極とを有している。第１のフローティングゲート電極と第２のフローティングゲート電極とに挟まれる半導体基板の活性領域の表面には、ソース／ドレインとなる第１導電型の不純物領域は位置しておらず、第２導電型の不純物領域が位置している。
【０００７】
なお、本明細書中において自己整合法とは、１つのマスクパターンを用いて形成したパターンにより、２つ以上の構造を形成する方法である。
【発明の効果】
【０００８】
本発明の不揮発性半導体記憶装置によれば、ソース領域とドレイン領域との間には２つのスタックゲート電極が形成されているので、２つのスタックゲート電極にソース領域とドレイン領域とが交互に形成されている。したがって、１つのスタックゲート電極ごとにソース領域とドレイン領域とが交互に形成されている従来の不揮発性半導体記憶装置と比較して、ソース領域およびドレイン領域の数が減少するので、減少したソース領域およびドレイン領域の分だけ１ビット当りのメモリセルの平面占有面積を縮小することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について図に基づいて説明する。
【００１０】
（実施の形態１）
図１は、本発明の実施の形態１の不揮発性半導体記憶装置におけるメモリセルアレイ内に配置されるメモリセルの構成を示す回路図である。
【００１１】
図１を参照して、メモリセルアレイ内では、複数のワード線ＷＬ1〜ＷＬ4およびグランド線ＧＮＤの各々は列方向（図１中縦方向）に延びており、複数のビット線ＢＬ1、ＢＬ2の各々は行方向（図１中横方向）に延びている。複数のワード線ＷＬ1〜ＷＬ4およびグランド線ＧＮＤの各々と複数のビット線ＢＬ1、ＢＬ2の各々とは交差するように配置されている。複数のワード線ＷＬ1〜ＷＬ4の各々と複数のビット線ＢＬ1、ＢＬ2の各々との各交差部近傍にメモリセル５０が配置されており、それにより複数のメモリセル５０は行列状に配置されている。
【００１２】
複数のメモリセル５０の各々は、２つのトランジスタＴｒ1、Ｔｒ2を備えている。トランジスタＴｒ1、Ｔｒ2の各々は、コントロールゲート電極とフローティングゲート電極とを有している。トランジスタＴｒ1のコントロールゲート電極は端子４１でワード線ＷＬ1に電気的に接続されている。また、トランジスタＴｒ2のコントロールゲート電極は端子４３でワード線ＷＬ2に電気的に接続されている。さらに、トランジスタＴｒ1とトランジスタＴｒ2とは共通のソース電極およびドレイン電極を有している。トランジスタＴｒ1およびトランジスタＴｒ2のソース電極は端子４４でグランド線ＧＮＤに電気的に接続されていて、トランジスタＴｒ1およびトランジスタＴｒ2のドレイン電極は端子４２でビット線ＢＬ1に電気的に接続されている。本実施の形態の不揮発性半導体記憶装置はＮＯＲ型の回路構成となっている。
【００１３】
続いて、実施の形態１におけるメモリセルアレイの具体的構成について説明する。
【００１４】
図２は、本発明の実施の形態１におけるメモリセルアレイの平面レイアウト構成を示す平面図である。
【００１５】
図２を参照して、メモリセルアレイ内では、ビット線となる配線１３と、ソース領域１６ａ、１６ｂの各々と、コントロールゲートＣＧ1〜ＣＧ4の各々とが図２中横方向に延びている。複数のコンタクト１９の各々は、配線１３と電気的に接続されて等間隔で形成されている。また、フローティングゲートＦＧ1〜ＦＧ4の各々は、一定間隔で図２中横方向に並んでいる。一方、素子分離のためのフィールド酸化膜１７の各々が、一定間隔で図２中縦方向に延びている。なお、図２では、説明の便宜上、一部の構成のみを示している。
【００１６】
図３は、図２のＩＩＩ−ＩＩＩ線に沿った断面図である。
【００１７】
図３を参照して、半導体基板１の主表面にはｐ型の活性領域が形成されており、このｐ型の活性領域中にｎ型の不純物領域であるソース領域１６ａ、１６ｂと、ｎ型の不純物領域であるドレイン領域１６ｃとが互いに距離を隔てて形成されている。ソース領域１６ａとドレイン領域１６ｃとに挟まれる半導体基板１の主表面上にはスタックゲート電極３７ａ、３７ｂが形成されており、ソース領域１６ｂとドレイン領域１６ｃとに挟まれる半導体基板１の主表面上にはスタックゲート電極３７ｃ、３７ｄが形成されている。このうち、スタックゲート電極３７ａ（第２のスタックゲート電極）はトランジスタＴｒ2（図１）を構成し、スタックゲート電極３７ｂ（第１のスタックゲート電極）はトランジスタＴｒ1（図１）を構成している。スタックゲート電極３７ａは、ゲート絶縁膜５ａと、フローティングゲートＦＧ1（第２のフローティングゲート電極）となる多結晶シリコン膜（以下、ポリシリコン膜）６ａと、３層絶縁膜（以下、ＯＮＯ膜）８（第２の絶縁膜）と、コントロールゲートＣＧ１（第２のコントロールゲート電極）となるポリシリコン膜９ａおよびタングステンシリサイド膜（以下、ＷＳｉ膜）１０ａとを有している。ポリシリコン膜６ａと、ポリシリコン膜９ａおよびＷＳｉ膜１０ａとはＯＮＯ膜８を隔てて積層されている。
【００１８】
スタックゲート電極３７ｂは、ゲート絶縁膜２０ａと、フローティングゲートＦＧ2（第１のフローティングゲート電極）となるポリシリコン膜２１ａと、ＯＮＯ膜２２ａ（第１の絶縁膜）と、コントロールゲートＣＧ2（第１のコントロールゲート電極）となるポリシリコン膜２３ａおよびＷＳｉ膜２４ａと、シリコン酸化膜２ａと、側壁絶縁膜４ａとを有している。ポリシリコン膜２１ａと、ポリシリコン膜２３ａおよびＷＳｉ膜２４ａとはＯＮＯ膜２２ａを隔てて積層されている。そしてこれらの上部および側部を覆うように、シリコン酸化膜２ａおよび側壁絶縁膜４ａが形成されている。
【００１９】
スタックゲート電極３７ｃは、ゲート絶縁膜５ｂと、フローティングゲートＦＧ3となるポリシリコン膜６ｂと、ＯＮＯ膜８と、コントロールゲートＣＧ3となるポリシリコン膜９ｂおよびＷＳｉ膜１０ｂとを有している。このうち、ポリシリコン膜６ｂと、ポリシリコン膜９ｂおよびＷＳｉ膜１０ｂとはＯＮＯ膜８を隔てて積層されている。
【００２０】
スタックゲート電極３７ｄは、ゲート絶縁膜２０ｂと、フローティングゲートＦＧ4となるポリシリコン膜２１ｂと、ＯＮＯ膜２２ｂと、コントロールゲートＣＧ4となるポリシリコン膜２３ｂおよびＷＳｉ膜２４ｂと、シリコン酸化膜２ｂと、側壁絶縁膜４ｂとを有している。このうち、ポリシリコン膜２１ｂと、ポリシリコン膜２３ｂおよびＷＳｉ膜２４ｂとはＯＮＯ膜２２ｂを隔てて積層されている。そしてこれらの上部および側部を覆うように、シリコン酸化膜２ｂおよび側壁絶縁膜４ｂが形成されている。
【００２１】
なお、ＯＮＯ膜８はスタックゲート電極３７ｂ、３７ｄの上部を覆うように延びている。また、ドレイン領域１６ｃの上部には側壁絶縁膜４ｃが形成されている。ゲート絶縁膜５ａ、５ｂ、２０ａ、２０ｂはたとえば酸化シリコンよりなっており、側壁絶縁膜４ａ、４ｂおよび側壁絶縁膜４ｃは、たとえば酸化シリコンよりなっている。ＯＮＯ膜８、２２ａ、２２ｂは、たとえばシリコン酸化膜とシリコン窒化膜とシリコン酸化膜との積層膜である。
【００２２】
ソース領域１６ａ、１６ｂおよびＷＳｉ膜１０ａ、１０ｂを覆うように、たとえば酸化シリコンなどよりなる層間絶縁膜１１が形成されている。層間絶縁膜１１および側壁絶縁膜４ｃにはドレイン領域１６ｃに達する孔１５が開口されており、たとえばＷ（タングステン）などよりなるコンタクト１９が孔１５の内部に埋められている。層間絶縁膜１１の上にはコンタクト１９と電気的に接続するように、たとえばＡｌなどよりなる配線１３が形成されている。なお、点線で囲まれた領域がメモリセル５０となる領域である。
【００２３】
上記構成においては、フローティングゲート電極ＦＧ1となるポリシリコン膜６ａと、フローティングゲート電極ＦＧ2となるポリシリコン膜２１ａとに挟まれる半導体基板１の活性領域の表面にはソース／ドレインとなるｎ型の不純物領域は位置しておらず、ｐ型の不純物領域が位置している。また、上記構成においては、フローティングゲート電極ＦＧ1となるポリシリコン膜６ａと、フローティングゲート電極ＦＧ2となるポリシリコン膜２１ａとに挟まれる半導体基板１の主表面全面が層間絶縁膜４ａと接している。さらに、上記構成においては、スタックゲート電極３７ａとスタックゲート電極３７ｂとは共通の側壁絶縁膜４ａを有している。
【００２４】
図４は、図２のＩＶ−ＩＶ線に沿った断面図である。
【００２５】
図４を参照して、フィールド酸化膜１７で分離された半導体基板１の主表面にゲート絶縁膜５ａおよびフローティングゲートＦＧ1となるポリシリコン膜６ａが積層して形成されている。ゲート絶縁膜５ａおよびポリシリコン膜６ａはフィールド酸化膜１７上において分断されている。この分断部分を覆うようにポリシリコン膜６ａの上にはＯＮＯ膜８が形成されている。そして、ＯＮＯ膜８の上には、コントロールゲートＣＧ1となるポリシリコン膜９ａおよびＷＳｉ膜１０ａが積層して形成されており、ＷＳｉ膜１０ａの上には層間絶縁膜１１が形成されている。なお、点線で囲まれた領域がメモリセル５０となる領域である。
【００２６】
図５は、図２のＶ−Ｖ線に沿った断面図である。
【００２７】
図５を参照して、フィールド酸化膜１７で分離された半導体基板１の主表面にゲート絶縁膜２０ａおよびフローティングゲートＦＧ1となるポリシリコン膜２１ａが積層して形成されている。ゲート絶縁膜２０ａおよびポリシリコン膜２１ａはフィールド酸化膜１７上において分断されている。この分断部分を覆うようにポリシリコン膜２１ａの上にはＯＮＯ膜２２ａが形成されている。そして、ＯＮＯ膜２２ａの上には、コントロールゲートＣＧ2となるポリシリコン膜２３ａおよびＷＳｉ膜２４ａが積層して形成されている。さらに、ＷＳｉ膜２４ａの上には、シリコン酸化膜２ａとＯＮＯ膜８と層間絶縁膜１１とが積層して形成されている。
【００２８】
続いて、本実施の形態における不揮発性半導体記憶装置の製造方法について説明する。
【００２９】
図６〜図２３は、本発明の実施の形態１における不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【００３０】
図６を参照して、半導体基板１の主表面上に、スタックゲート電極３７ｂと、スタックゲート電極３７ｄとが形成される。具体的には、半導体基板１の主表面にフィールド酸化膜１７（図２）が形成された後、たとえば熱酸化法により１０ｎｍの厚さの酸化シリコン膜が形成された後、たとえば減圧ＣＶＤ（Chemical Vapor Deposition）法で１００ｎｍの厚さのポリシリコン膜が形成される。そして、通常の写真製版技術およびエッチング技術によりポリシリコン膜および酸化シリコン膜がパターニングされ、ゲート絶縁膜２０ａ、２０ｂおよびポリシリコン膜２１ａ、２１ｂが形成される。続いて、ポリシリコン膜２１ａ、２１ｂを覆うように、たとえば熱酸化法でシリコン酸化膜、減圧ＣＶＤ法でシリコン窒化膜、減圧ＣＶＤ法でシリコン酸化膜を順に積層して形成することによって、３層の絶縁膜よりなる厚さ１．４ｎｍのＯＮＯ膜が形成される。そして、通常の写真製版技術およびエッチング技術によりＯＮＯ膜がパターニングされ、ＯＮＯ膜２２ａ、２２ｂが形成される。次に、ＯＮＯ膜２２ａ、２２ｂを覆うように、たとえば減圧ＣＶＤ法で厚み１００ｎｍのポリシリコン膜と、たとえば減圧ＣＶＤ法で厚み８０ｎｍのＷＳｉ（タングステンシリサイド）膜とが順に積層して形成される。そして、通常の写真製版技術およびエッチング技術によりポリシリコン膜とＷＳｉ膜とがパターニングされ、ポリシリコン膜２３ａ、２３ｂおよびＷＳｉ膜２４ａ、２４ｂが形成される。
【００３１】
図７を参照して、ＷＳｉ膜２４ａ、２４ｂと、半導体基板１の主表面とを覆うように、シリコン酸化膜２が形成される。
【００３２】
図８を参照して、たとえばＣＭＰ（Chemical Mechanical Polish）法によりシリコン酸化膜２が研磨され、平坦化される。そして、ＷＳｉ膜２４ａ、２４ｂを覆っているシリコン酸化膜２の上と、ＷＳｉ膜２４ａとＷＳｉ膜２４ｂとのちょうど中間の部分のシリコン酸化膜２との上に、たとえば０．１８ｎｍの厚さのフォトレジスト２８ａが形成される。
【００３３】
図９を参照して、フォトレジスト２８ａをマスクとしてシリコン酸化膜２がエッチングされる。これにより、ＷＳｉ膜２４ａの上にシリコン酸化膜２ａが形成され、ＷＳｉ膜２４ｂの上にシリコン酸化膜２ｂが形成され、ＷＳｉ膜２４ａとＷＳｉ膜２４ｂとのちょうど中間の部分の半導体基板１の上にシリコン酸化膜２ｃが形成される。続いて、フォトレジスト２８ａが除去され、シリコン酸化膜２ａ〜２ｃを覆うように半導体基板１の上にシリコン酸化膜４が形成される。
【００３４】
図１０を参照して、シリコン酸化膜４がエッチバックされ、側壁絶縁膜４ａ〜４ｃが形成される。
【００３５】
図１１を参照して、半導体基板１の主表面の露出する部分全面に、たとえば熱酸化法により１０ｎｍの厚さの酸化シリコン膜が形成され、ゲート絶縁膜５ａ〜５ｄが形成される。続いて、側壁絶縁膜４ａ〜４ｃの間を埋め込むとともに、シリコン酸化膜２ａ〜２ｃと、ゲート絶縁膜５ａ〜５ｄとを覆うように（スタックゲート電極３７ｂ、３７ｄと側壁絶縁膜４ａ〜４ｃとの上を覆うように）、１００ｎｍ以上の厚さのポリシリコン膜６（第１の導電膜）が形成される。
【００３６】
図１２（ａ）は、本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第７工程を示す断面図であり、図１２（ｂ）は、本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第７工程において、図４と同じ断面線に沿った断面図である。
【００３７】
図１２（ａ）、（ｂ）を参照して、側壁絶縁膜４ａ、４ｂと、側壁絶縁膜４ｃとの間にのみポリシリコン膜６が残るようにポリシリコン膜６がエッチバックされ、１００ｎｍの厚さのポリシリコン膜６ａ〜６ｄが形成される。続いて、シリコン酸化膜２ａ〜２ｃと、フィールド酸化膜１７上の一部を除くポリシリコン膜６ａ〜６ｄとを覆うように、フォトレジスト２８ｂが形成される。そして、フォトレジスト２８ｂをマスクとしてポリシリコン６ａ、６ｂおよびゲート絶縁膜５ａ、５ｂがエッチングされる。これにより、フローティングゲートＦＧ1、ＦＧ3となるポリシリコン膜６ａ、６ｂの各々が、フィールド酸化膜１７上で分断される。その後、フォトレジスト２８ｂが除去される。
【００３８】
図１３を参照して、ポリシリコン膜６ａ〜６ｄと、シリコン酸化膜２ａ〜２ｃとを覆うように、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜とを積層して形成することにより、１．３５ｎｍの厚さのＯＮＯ膜８が形成される。
【００３９】
図１４を参照して、側壁絶縁膜４ａ〜４ｃの間を埋め込むとともに、ＯＮＯ膜８を覆うように（スタックゲート電極３７ｂ、３７ｄと側壁絶縁膜４ａ〜４ｃとの上を覆うように）、１００ｎｍ以上の厚さのポリシリコン膜９が形成される。
【００４０】
図１５を参照して、側壁絶縁膜４ａ、４ｂと、側壁絶縁膜４ｃとの間にのみポリシリコン膜９が残るようにポリシリコン膜９がエッチバックされ、１００ｎｍの厚さのポリシリコン膜９ａ〜９ｄが形成される。そして、側壁絶縁膜４ａ〜４ｃの間を埋め込むとともに、ポリシリコン膜９ａ〜９ｄを覆うように（スタックゲート電極３７ｂ、３７ｄと側壁絶縁膜４ａ〜４ｃとの上を覆うように）、８００ｎｍ以上の厚さのＷＳｉ膜１０（第２の導電膜）が形成される。
【００４１】
図１６を参照して、側壁絶縁膜４ａ、４ｂと、側壁絶縁膜４ｃとの間にのみＷＳｉ膜１０が残るようにＷＳｉ膜１０をエッチバックすることにより、８０ｎｍの厚さのＷＳｉ膜１０ａ〜１０ｄが形成される。これにより、スタックゲート電極３７ａ、３７ｃの各々が形成される。このように、スタックゲート電極３７ａ、３７ｃの各々は写真製版技術を用いずに形成されている。つまり、スタックゲート電極３７ａ、３７ｃは、スタックゲート電極３７ｂ、３７ｄの各々のパターンを用いて（自己整合法により）形成されている。
【００４２】
図１７を参照して、ＷＳｉ膜１０ａ〜１０ｄと、ＯＮＯ膜８とを覆うように、１５０ｎｍの厚さの層間絶縁膜１１が形成される。次に、ＷＳｉ膜１０ｃ、１０ｄを覆っている部分以外の層間絶縁膜１１の上に、フォトレジスト２８ｃが形成される。
【００４３】
図１８を参照して、フォトレジスト２８ｃをマスクとして層間絶縁膜１１をエッチングすることにより、孔１１ａ、１１ｂが開口される。これにより、孔１１ａ、１１ｂの各々の底部にＷＳｉ膜１０ｃ、１０ｄの各々が露出される。その後、フォトレジスト２８ｃが除去される。
【００４４】
図１９を参照して、ＷＳｉ膜１０ｃ、１０ｄと、ポリシリコン膜９ｃ、９ｄと、ＯＮＯ膜８と、ポリシリコン膜６ｃ、６ｄと、ゲート絶縁膜５ｃ、５ｄとが、孔１１ａ、１１ｂを介して順にエッチングされる。そして、フィールド酸化膜（図示なし）を孔１１ａ、１１ｂを介して除去することにより、孔１１ａ、１１ｂの底部に半導体基板１が露出する。
【００４５】
図２０を参照して、たとえばＡｓ（ヒ素）などのｎ型の不純物を孔１１ａ、１１ｂの各々を介して注入することにより、ソース領域１６ａ、１６ｂの各々が半導体基板１の主表面に形成される。次に、孔１１ａ、１１ｂを埋めるように層間絶縁膜１１が再び形成され、ＣＭＰ法により層間絶縁膜１１が平坦化される。
【００４６】
図２１を参照して、シリコン酸化膜２ｃを覆っている部分以外の層間絶縁膜１１の上に、フォトレジスト２８ｄが形成される。そして、このフォトレジスト２８ｄをマスクとして層間絶縁膜１１およびシリコン酸化膜２ｃをエッチングすることにより、孔１５が開口される。これにより、孔１５の底部には半導体基板１が露出する。その後、フォトレジスト２８ｄが除去される。
【００４７】
図２２を参照して、孔１５を介してたとえばＡｓ（ヒ素）などのｎ型の不純物を注入することにより、ドレイン領域１６ｃが半導体基板１の主表面に形成される。
【００４８】
図２３を参照して、孔１５内と、層間絶縁膜１１とを覆うように、たとえばＷよりなる導電膜が形成される。そして、たとえばＣＭＰ法などにより、層間絶縁膜１１上の余分な導電膜を除去することにより、コンタクト１９が形成される。
【００４９】
図３を参照して、層間絶縁膜１１を覆うように、たとえばＡｌよりなる導電膜が３０ｎｍの厚さで形成される。そして、通常の写真製版技術およびエッチング技術により、導電膜がパターニングされ、配線１３が形成される。以上の工程により、本実施の形態における不揮発性半導体記憶装置が完成する。
【００５０】
続いて、本実施の形態における不揮発性半導体記憶装置の動作について説明する。
【００５１】
図２４（ａ）〜（ｃ）は、本発明の実施の形態１における不揮発性半導体記憶装置の動作を説明するための模式図である。
【００５２】
図２４（ａ）を参照して、スタックゲート電極３７ａにデータの書き込みをする場合には、ソース領域１６ａは接地電位に保持され、ドレイン領域１６ｃに５Ｖの電圧が加えられる。また、スタックゲート電極３７ａのコントロールゲートＣＧ1となるＷＳｉ膜１０ａに１３Ｖの電圧が加えられ、スタックゲート電極３７ｂのコントロールゲートＣＧ2となるＷＳｉ膜２４ａに８Ｖの電圧が加えられる。これにより、半導体基板１の主表面にチャネル３９が形成され、ソース領域１６ａからドレイン領域１６ｃへ電子が流れる。ソース領域１６ａからドレイン領域１６ｃへ流れる電子のうち、ドレイン領域１６ｃ付近で加速された電子はホットエレクトロンとなる。そして、この電子の一部はスタックゲート電極３７ａのゲート絶縁膜５ａと、半導体基板１との界面のエネルギ障壁を超え、フローティングゲートＦＧ1となるポリシリコン膜６ａに注入される。このようにして、ポリシリコン膜６ａに電子の蓄積が行なわれると、スタックゲート電極３７ａのしきい値電圧Ｖthが高くなる。このしきい値電圧Ｖthが所定の値よりも高くなった状態が、データ“０”の記憶状態となる。
【００５３】
図２４（ｂ）を参照して、スタックゲート電極３７ａのデータの消去をする場合には、ソース領域１６ａおよびドレイン領域１６ｃおよびＷＳｉ膜２４ａは接地電圧に保持される。そして、ＷＳｉ膜１０ａに−８Ｖの電圧が加えられ、半導体基板１に９Ｖの電圧が加えられる。これにより、ポリシリコン膜６ａに蓄積された電子は、トンネル現象によってゲート絶縁膜５ａを通過し、半導体基板１の方向へ引き抜かれる。このようにして、ポリシリコン膜６ａに蓄積された電子が引き抜かれると、スタックゲート電極３７ａのしきい値電圧Ｖthが低くなる。このしきい値電圧Ｖthが所定の値よりも低くなった状態が、データ“１”の記憶状態となる。
【００５４】
図２４（ｃ）を参照して、スタックゲート電極３７ａのデータの読み出しをする場合には、ソース領域１６ａは接地電圧に保持され、ドレイン領域１６ｃに１Ｖの電圧が加えられ、ＷＳｉ膜２４ａに８Ｖの電圧が加えられ、ＷＳｉ膜１０ａに５Ｖの電圧が加えられる。ここで、ＷＳｉ膜２４ａには十分に大きな電圧が加えられるので、フローティングゲートＦＧ2となるポリシリコン膜２１ａに電子が蓄積されているか否かに関わらず、スタックゲート電極３７ｂの真下にチャネル３９ａが形成される。この状態で、スタックゲート電極３７ａがデータ“１”の記憶状態の場合には、スタックゲート電極３７ａの真下にチャネル３９ｂが形成される。したがって、スタックゲート電極３７ａがデータ“１”の記憶状態の場合には、ソース領域１６ａとドレイン領域１６ｃとの間にチャネル３９ａ、３９ｂが形成され、電流が流れる。このように、ソース領域１６ａとドレイン領域１６ｃとの間に電流が流れるか否かによってスタックゲート電極３７ａのデータの読み出しが行なわれる。
【００５５】
なお、本実施の形態においては、スタックゲート電極３７ａの書き込みおよび消去および読み出しの動作について説明したが、スタックゲート電極３７ｂの書き込みおよび消去および読み出しの動作についてもスタックゲート電極３７ａと同様の方法で行なわれる。
【００５６】
図２５（ａ）は、従来の不揮発性半導体記憶装置のメモリセルにおけるゲート長方向の長さを説明するための図であり、（ｂ）は、本実施の形態の不揮発性半導体記憶装置のメモリセルにおけるゲート長方向の長さを説明するための図であり、（ｃ）は、従来および本実施の形態の不揮発性半導体記憶装置のメモリセルにおけるゲート幅方向の長さを説明するための図である。
【００５７】
図２５（ａ）を参照して、従来のメモリセルにおいては、２つのメモリセルで１Ｆの長さのドレイン領域を共有しているので、１つのメモリセル当りのドレイン領域の長さは０．５Ｆとなる。また、ソース領域（図示なし）とドレイン領域との間には、１Ｆの長さの活性領域と、その両側に形成された０．５Ｆの長さの２つの側壁絶縁膜とからなる１つのスタックゲート電極が形成されている。したがって、ゲート長方向における１ビット当りの長さは２．５Ｆとなる。
【００５８】
図２５（ｂ）を参照して、本実施の形態のメモリセル５０においては、２つのメモリセルで長さ１Ｆのドレイン領域を共有しているので、１つのメモリセル当りのドレイン領域の長さは０．５Ｆとなる。また、ドレイン領域と隣接するように、１Ｆの長さの活性領域と、その両側に形成された０．５Ｆの長さの２つの側壁絶縁膜とを有するスタックゲート電極３７ａが形成されている。また、スタックゲート電極３７ａと隣接するように、０．５Ｆの側壁絶縁膜と、スタックゲート電極３７ａと共有している側壁絶縁膜と、１Ｆの活性領域とを有するスタックゲート電極３７ｂとが形成されている。したがって、ゲート長方向における２ビット当りの長さは４Ｆとなる。
【００５９】
図２５（ｃ）を参照して、従来のメモリセルおよび本実施の形態のメモリセル５０においては、幅１Ｆの活性領域と、幅２Ｆのフィールド酸化膜形成領域とが交互に形成されている。したがって、メモリセル当りのゲート幅（Ｗ）方向の長さはともに３Ｆとなっている。
【００６０】
以上の結果より、従来のメモリセルと本実施の形態のメモリセル５０との１ビット当りの平面占有面積を比較する。従来のメモリセルにおいては、１つのメモリセル当りの平面占有面積は２．５Ｆ×３Ｆ＝７．５Ｆ2である。従来のメモリセルにおいては、１つのメモリセルで１ビットの情報を蓄積しているので、２ビット当り情報を蓄積するのに必要な平面占有面積は７．５Ｆ2×２＝１５Ｆ2となっている。
【００６１】
一方、本実施の形態のメモリセルにおいては、１つのメモリセルで２ビットの情報を蓄積しており、２ビット当りの情報を蓄積するのに必要な平面占有面積は４Ｆ×３Ｆ＝１２Ｆ2となっている。したがって、本実施の形態におけるメモリセル５０は、従来のメモリセルと比較して、１ビット当り（１５Ｆ2−１２Ｆ2）÷２＝１．５Ｆ2だけ平面占有面積が縮小されている。
【００６２】
本実施の形態における不揮発性半導体記憶装置によれば、ソース領域１６ａとドレイン領域１６ｃとの間には２つのスタックゲート電極３７ａ、３７ｂが形成されているので、２つのスタックゲート電極ごとにソース領域１６ａとドレイン領域１６ｃとが交互に形成されている。したがって、１つのスタックゲート電極ごとにソース領域とドレイン領域とが交互に形成されている従来の不揮発性半導体記憶装置と比較して、ソース領域１６ａおよびドレイン領域１６ｃの数が減少するので、減少したソース領域１６ａおよびドレイン領域１６ｃの分だけ１ビット当りのメモリセル５０の平面占有面積を縮小することができる。
【００６３】
本実施の形態における不揮発性半導体記憶装置において、フローティングゲート電極ＦＧ1とフローティングゲート電極ＦＧ2とに挟まれる半導体基板１の主表面全面が絶縁膜と接している。
【００６４】
これにより、スタックゲート電極３７ａとスタックゲート電極３７ｂとの間に導電膜がないので、スタックゲート電極３７ａとスタックゲート電極３７ｂとの間を縮めることができる。したがって、不揮発性半導体記憶装置のメモリセル５０の平面占有面積をさらに縮小することができる。
【００６５】
本実施の形態における不揮発性半導体記憶装置において、スタックゲート電極３７ａのフローティングゲート電極ＦＧ1とスタックゲート電極３７ｂのフローティングゲート電極ＦＧ2とに挟まれる半導体基板１の主表面全面が層間絶縁膜４ａで覆われている。
【００６６】
これにより、フローティングゲート電極ＦＧ1となるポリシリコン膜６ａと、フローティングゲート電極ＦＧ2となるポリシリコン膜２１ａとを隔てる絶縁膜が写真製版技術を用いずに形成可能となる。したがって、写真製版技術における最小加工寸法よりも小さい寸法でこの絶縁膜を形成することができるので、不揮発性半導体記憶装置のメモリセル５０の平面占有面積をさらに縮小することができる。
【００６７】
本実施の形態における不揮発性半導体記憶装置において、スタックゲート電極３７ａとスタックゲート電極３７ｂとは共通の側壁絶縁膜４ａを有している。
【００６８】
これにより、スタックゲート電極３７ａとスタックゲート電極３７ｂとが別々の側壁絶縁膜を有している場合と比較して、１つのメモリセル当り側壁絶縁膜の数を１つ減らすことができる。したがって、不揮発性半導体記憶装置のメモリセル５０の平面占有面積をさらに縮小することができる。
【００６９】
本実施の形態の不揮発性半導体記憶装置の製造方法は、行列状に配列された複数のメモリセル５０を含み、主表面を有する半導体基板１を備える不揮発性半導体記憶装置の製造方法であって、以下の工程を備えている。ＯＮＯ膜２２ａを隔てて積層されたフローティングゲート電極ＦＧ1とコントロールゲート電極ＣＧ1とを有するスタックゲート電極３７ｂを半導体基板１の主表面上に形成する。スタックゲート電極３７ｂを形成した後に、ＯＮＯ膜８を隔てて積層されたフローティングゲート電極ＦＧ2とコントロールゲート電極ＣＧ2とを有するスタックゲート電極３７ａを、半導体基板１の主表面上に自己整合法で形成する。
【００７０】
本実施の形態における不揮発性半導体記憶装置の製造方法によれば、ソース領域１６ａとドレイン領域１６ｃとの間には２つのスタックゲート電極３７ａ、３７ｂが形成されているので、２つのスタックゲート電極ごとにソース領域１６ａとドレイン領域１６ｃとが交互に形成されている。したがって、ソース領域１６ａおよびドレイン領域１６ｃの数が減少する。さらに、スタックゲート電極３７ａが自己整合法によって形成されるので、写真製版技術における最小加工寸法よりも小さい寸法でスタックゲート電極３７ａを形成することができる。その結果、不揮発性半導体記憶装置のメモリセル５０の平面占有面積を縮小することができる。
【００７１】
上記製造方法において好ましくは、スタックゲート電極３７ａを自己整合法で形成する工程は、以下の工程を含んでいる。スタックゲート電極３７ｂの側壁に側壁絶縁膜４ａを形成する。側壁絶縁膜４ａと一定の距離をおいて側壁絶縁膜４ｃを形成する。側壁絶縁膜４ａと側壁絶縁膜４ｃとの間を埋め込むとともに、スタックゲート電極３７ｂと側壁絶縁膜４ａ、４ｃとの上を覆うようにポリシリコン膜６を形成した後に、側壁絶縁膜４ａと側壁絶縁膜４ｃとの間にのみポリシリコン膜６が残るようにポリシリコン膜６を除去してフローティングゲート電極ＦＧ1となるポリシリコン膜６ａを形成する。ポリシリコン膜６ａの上にＯＮＯ膜８を形成する。側壁絶縁膜４ａと側壁絶縁膜４ｃとの間を埋め込むとともに、スタックゲート電極３７ｂと側壁絶縁膜４ａ、４ｃとの上を覆うようにポリシリコン膜９を形成した後に、側壁絶縁膜４ａと側壁絶縁膜４ｃとの間にのみポリシリコン膜９が残るようにポリシリコン膜９を除去してコントロールゲート電極ＣＧ1となるポリシリコン膜９ａを形成する。
【００７２】
これにより、スタックゲート電極３７ａを自己整合法により容易に形成することができる。また、スタックゲート電極３７ａとスタックゲート電極３７ｂとが共通の側壁絶縁膜４ａを有するので、１つのメモリセル当り側壁絶縁膜の数を１つ減らすことができる。したがって、不揮発性半導体記憶装置のメモリセル５０の平面占有面積をさらに縮小することができる。
【００７３】
なお、本実施の形態の不揮発性半導体記憶装置においては、メモリセル５０が図１に示すＮＯＲ型の回路構成となっている場合について示したが、本発明はこのような場合に限定されるものではなく、たとえば図２６のメモリセル５１のような回路構成であってもよい。
【００７４】
図２６は、本発明の実施の形態１の不揮発性半導体記憶装置におけるメモリセルアレイ内に配置されるメモリセルの他の構成を示す回路図である。
【００７５】
図２６を参照して、メモリセルアレイ内では、複数のワード線ＷＬ1〜ＷＬ4およびグランド線ＧＮＤの各々は列方向（図２６中縦方向）に延びており、複数のビット線ＢＬ1、ＢＬ2および複数の補助ビット線ＢＬ1a、ＢＬ2aの各々は行方向（図２６中横方向）に延びている。複数のワード線ＷＬ1〜ＷＬ4およびグランド線ＧＮＤの各々と複数のビット線ＢＬ1、ＢＬ2の各々とは交差するように配置されている。複数のワード線ＷＬ1〜ＷＬ4の各々と複数のビット線ＢＬ1、ＢＬ2の各々との各交差部近傍にメモリセル５１が配置されており、それにより複数のメモリセル５１は行列状に配置されている。補助ビット線ＢＬ1a、ＢＬ2aの各々は、選択トランジスタＳＧ1、ＳＧ2の各々を介してビット線ＢＬ1、ＢＬ2の各々に電気的に接続されている。
【００７６】
複数のメモリセル５１の各々は、２つのトランジスタＴｒ1、Ｔｒ2を備えている。トランジスタＴｒ1、Ｔｒ2の各々は、コントロールゲート電極とフローティングゲート電極とを有している。トランジスタＴｒ1のコントロールゲート電極は端子４５でワード線ＷＬ1に電気的に接続されている。また、トランジスタＴｒ2のコントロールゲート電極は端子４７でワード線ＷＬ2に電気的に接続されている。さらに、トランジスタＴｒ1とトランジスタＴｒ2とは共通のソース電極およびドレイン電極を有している。トランジスタＴｒ1およびトランジスタＴｒ2のソース電極は端子４８でグランド線ＧＮＤに電気的に接続されていて、トランジスタＴｒ1およびトランジスタＴｒ2のドレイン電極は端子４６で補助ビット線ＢＬ1aに電気的に接続されている。本実施の形態の不揮発性半導体記憶装置はＤＩＮＯＲ型の回路構成となっている。
【００７７】
（実施の形態２）
図２７は、本発明の実施の形態２におけるメモリセルアレイの平面レイアウト構成を示す平面図である。
【００７８】
図２７を参照して、メモリセルアレイ内では、ビット線となる配線１３と、ソース領域１６ａ、１６ｂの各々とが図２７中横方向に延びている。また、コントロールゲートＣＧ1〜ＣＧ4の各々と、フローティングゲートＦＧ1〜ＦＧ4の各々とが積層されて一定間隔で図２７中横方向に並んでいる。コントロールゲートＣＧ1〜ＣＧ4およびフローティングゲートＦＧ1〜ＦＧ4の各々にはコンタクト３４ａ、３４ｂ、３５ａ、３５ｂが形成されている。また、複数のコンタクト１９の各々が配線１３と電気的に接続されて等間隔で形成されている。一方、素子分離のためのフィールド酸化膜１７の各々が、一定間隔で図２７中縦方向に延びている。点線で囲まれた領域がメモリセル５２となる領域である。なお、図２７では、説明の便宜上、一部の構成のみを示している。
【００７９】
図２８は、図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿った断面図である。図２９は、図２７のＸＸＩＸ−ＸＸＩＸ線に沿った断面図である。図３０は、図２７のＸＸＸ−ＸＸＸ線に沿った断面図である。
【００８０】
図２８〜図３０を参照して、層間絶縁膜１１には、ＷＳｉ膜２４ａに達する孔３０ａと、ＷＳｉ膜１０ａに達する孔３１ａと、ＷＳｉ膜１０ｂに達する孔３１ｂと、ＷＳｉ膜２４ｂに達する孔３０ｂとの各々が開口されている。そして、たとえばＷ（タングステン）などよりなるコンタクト３４ａ、３４ｂ、３５ａ、３５ｂの各々が孔３０ａ、３０ｂ、３１ａ、３１ｂの各々の内部に埋められている。層間絶縁膜１１の上にはコンタクト３４ａ、３４ｂ、３５ａ、３５ｂの各々と電気的に接続するように配線３２ａ、３２ｂ、３３ａ、３３ｂの各々が形成されている。配線３２ａ、３２ｂ、３３ａ、３３ｂは、たとえばＡｌなどよりなっている。
【００８１】
なお、これ以外の構成および動作は、図１〜図５に示す実施の形態における不揮発性半導体記憶装置のメモリセルの構成とほぼ同様である。よってその説明を省略する。
【００８２】
続いて、本実施の形態における不揮発性半導体記憶装置の製造方法について説明する。
【００８３】
本実施の形態の製造方法は、まず図１〜図１１および図１３〜図１６に示す実施の形態１の製造工程と同様の製造工程を経る。よってその説明を省略する。図１１の製造工程の後、ポリシリコン膜６がエッチバックされ、ポリシリコン膜６ａ〜６ｄが形成される。そして、そして、フローティングゲートＦＧ1、ＦＧ3となるポリシリコン膜６ａ、６ｂの各々を分断する図１２に示す製造工程を行なわずに、図１３〜図１６に示す製造工程が行なわれる。これにより、ＯＮＯ膜８およびポリシリコン膜９ａ〜９ｄと、ＷＳｉ膜１０ａ〜１０ｄとが形成される。
【００８４】
図３１〜図３３は、本発明の実施の形態２における不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。なお、図３１（ａ）は、本発明の実施の形態２における不揮発性半導体記憶装置の製造方法の第１工程を示す断面図であり、図３１（ｂ）は、本発明の実施の形態２における不揮発性半導体記憶装置の製造方法の第１工程において、図２９と同じ断面線に沿った断面図である。
【００８５】
図３１（ａ）、（ｂ）を参照して、フィールド酸化膜１７上の一部を除くＯＮＯ膜８と、ＷＳｉ膜１０ａ〜１０ｄとを覆うように、フォトレジスト２８ｅが形成される。そして、フォトレジスト２８ｅをマスクとして、ＷＳｉ膜１０ａ、１０ｂと、ポリシリコン膜９ａ、９ｂと、ＯＮＯ膜８と、ポリシリコン膜６ａ、６ｂと、ゲート絶縁膜５ａ、５ｂとがエッチングされる。これにより、フローティングゲートＦＧ1、ＦＧ3となるポリシリコン膜６ａ、６ｂと、コントロールゲートＣＧ1、ＣＧ3となるＷＳｉ膜１０ａ、１０ｂおよびポリシリコン膜９ａ、９ｂとの各々が、フィールド酸化膜１７上で分断される。その後、フォトレジスト２８ｅが除去される。
【００８６】
次に、図１７〜図２０に示す実施の形態１の製造方法と同様の方法により、ＷＳｉ膜１０ａ〜１０ｄと、ＯＮＯ膜８とを覆うように、１５０ｎｍの厚さの層間絶縁膜１１が形成される。次に、層間絶縁膜１１に孔１１ａ、１１ｂが開口され、ＷＳｉ膜１０ｃ、１０ｄと、ポリシリコン膜９ｃ、９ｄと、ＯＮＯ膜８と、ポリシリコン膜６ｃ、６ｄと、ゲート絶縁膜５ｃ、５ｄとが孔１１ａ、１１ｂを介して順にエッチングされる。そして、ソース領域１６ａ、１６ｂの各々が半導体基板１の主表面に形成され、再び孔１１ａ、１１ｂを埋めるように層間絶縁膜１１が形成される。
【００８７】
図３２を参照して、層間絶縁膜１１およびシリコン酸化膜２ｃが除去され、孔１５が開口される。また、層間絶縁膜１１およびＯＮＯ膜８およびシリコン酸化膜２ａ、２ｂが順に除去され、孔３０ａ、３０ｂが開口される。さらに、層間絶縁膜１１が除去され、孔３１ａ、３１ｂが開口される。これにより、孔１５の底部には半導体基板１が露出し、孔３０ａ、３０ｂの底部にはＷＳｉ膜２４ａ、２４ｂが露出し、孔３１ａ、３１ｂの底部にはＷＳｉ膜１０ａ、１０ｂが露出する。
【００８８】
図３３を参照して、孔１５、３０ａ、３０ｂ、３１ａ、３１ｂ内と、層間絶縁膜１１とを覆うように、たとえばＷよりなる導電膜が形成される。そして、たとえばＣＭＰ法などにより、層間絶縁膜１１上の余分な導電膜を除去することにより、コンタクト１９、３４ａ、３４ｂ、３５ａ、３５ｂの各々が形成される。
【００８９】
図２８を参照して、層間絶縁膜１１を覆うように、たとえばＡｌよりなる導電膜が３０ｎｍの厚さで形成される。そして、通常の写真製版技術およびエッチング技術により、導電膜がパターニングされ、配線１３、３２ａ、３２ｂ、３３ａ、３３ｂの各々が形成される。以上の工程により、本実施の形態における不揮発性半導体記憶装置が完成する。
【００９０】
本実施の形態における不揮発性半導体記憶装置においても、実施の形態１における不揮発性半導体記憶装置と同様の効果を得ることができる。
【００９１】
すなわち、本実施の形態における不揮発性半導体記憶装置によれば、ソース領域１６ａとドレイン領域１６ｃとの間には２つのスタックゲート電極３７ａ、３７ｂが形成されているので、２つのスタックゲート電極ごとにソース領域１６ａとドレイン領域１６ｃとが交互に形成されている。したがって、ソース領域１６ａおよびドレイン領域１６ｃの数が減少するので、減少したソース領域およびドレイン領域の分だけ１ビット当りのメモリセル５２の平面占有面積を縮小することができる。
【００９２】
また、本実施の形態における不揮発性半導体記憶装置の製造方法によれば、ソース領域１６ａとドレイン領域１６ｃとの間には２つのスタックゲート電極３７ａ、３７ｂが形成されているので、２つのスタックゲート電極ごとにソース領域１６ａとドレイン領域１６ｃとが交互に形成されている。したがって、ソース領域１６ａおよびドレイン領域１６ｃの数が減少する。さらに、スタックゲート電極３７ａが自己整合法によって形成されるので、写真製版技術における最小加工寸法よりも小さい寸法でスタックゲート電極３７ａを形成することができる。その結果、不揮発性半導体記憶装置の１ビット当りのメモリセル５２の平面占有面積を縮小することができる。
【００９３】
以上に開示された実施の形態はすべての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての修正や変形を含むものと意図される。
【図面の簡単な説明】
【００９４】
【図１】本発明の実施の形態１の不揮発性半導体記憶装置におけるメモリセルアレイ内に配置されるメモリセルの構成を示す回路図である。
【図２】本発明の実施の形態１におけるメモリセルアレイの平面レイアウト構成を示す平面図である。
【図３】図２のＩＩＩ−ＩＩＩ線に沿った断面図である。
【図４】図２のＩＶ−ＩＶ線に沿った断面図である。
【図５】図２のＶ−Ｖ線に沿った断面図である。
【図６】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１工程を示す断面図である。
【図７】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第２工程を示す断面図である。
【図８】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第３工程を示す断面図である。
【図９】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第４工程を示す断面図である。
【図１０】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第５工程を示す断面図である。
【図１１】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第６工程を示す断面図である。
【図１２】（ａ）本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第７工程を示す断面図である。（ｂ）本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第７工程において、図４と同じ断面線に沿った断面図である。
【図１３】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第８工程を示す断面図である。
【図１４】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第９工程を示す断面図である。
【図１５】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１０工程を示す断面図である。
【図１６】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１１工程を示す断面図である。
【図１７】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１２工程を示す断面図である。
【図１８】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１３工程を示す断面図である。
【図１９】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１４工程を示す断面図である。
【図２０】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１５工程を示す断面図である。
【図２１】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１６工程を示す断面図である。
【図２２】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１７工程を示す断面図である。
【図２３】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１８工程を示す断面図である。
【図２４】（ａ）本発明の実施の形態１における不揮発性半導体記憶装置のデータの書き込み動作を説明するための模式図である。（ｂ）本発明の実施の形態１における不揮発性半導体記憶装置のデータの消去動作を説明するための模式図である。（ｃ）本発明の実施の形態１における不揮発性半導体記憶装置のデータの読み出し動作を説明するための模式図である。
【図２５】（ａ）従来の不揮発性半導体記憶装置のメモリセルにおけるゲート長方向の長さを説明するための図である。（ｂ）本実施の形態の不揮発性半導体記憶装置のメモリセルにおけるゲート長方向の長さを説明するための図である。（ｃ）従来および本実施の形態の不揮発性半導体記憶装置のメモリセルにおけるゲート幅方向の長さを説明するための図である。
【図２６】本発明の実施の形態１の不揮発性半導体記憶装置におけるメモリセルアレイ内に配置されるメモリセルの他の構成を示す回路図である。
【図２７】本発明の実施の形態２におけるメモリセルアレイの平面レイアウト構成を示す平面図である。
【図２８】図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿った断面図である。
【図２９】図２７のＸＸＩＸ−ＸＸＩＸ線に沿った断面図である。
【図３０】図２７のＸＸＸ−ＸＸＸ線に沿った断面図である。
【図３１】（ａ）は、本発明の実施の形態２における不揮発性半導体記憶装置の製造方法の第１工程を示す断面図であり、図１２（ｂ）は、本発明の実施の形態２における不揮発性半導体記憶装置の製造方法の第１工程において、図２９と同じ断面線に沿った断面図である。
【図３２】本発明の実施の形態２における不揮発性半導体記憶装置の製造方法の第２工程を示す断面図である。
【図３３】本発明の実施の形態２における不揮発性半導体記憶装置の製造方法の第３工程を示す断面図である。
【符号の説明】
【００９５】
１  半導体基板、２，２ａ〜２ｃ，４  シリコン酸化膜、４ａ〜４ｃ  側壁絶縁膜、５ａ〜５ｄ，２０ａ，２０ｂ  ゲート絶縁膜、６，６ａ〜６ｄ，９，９ａ〜９ｄ，２１ａ，２１ｂ，２３ａ，２３ｂ  ポリシリコン膜、８，２２ａ，２２ｂ  ＯＮＯ膜、１０，１０ａ〜１０ｄ，２４ａ，２４ｂ  ＷＳｉ膜、１１  層間絶縁膜、１１ａ，１１ｂ，１５，３０ａ，３０ｂ，３１ａ，３１ｂ  孔、１３、３２ａ，３２ｂ，３３ａ，３３ｂ  配線、１６ａ，１６ｂ  ソース領域、１６ｃ  ドレイン領域、１７  フィールド酸化膜、１９，３４ａ，３４ｂ，３５ａ，３５ｂ  コンタクト、２８ａ〜２８ｄ  フォトレジスト、３７ａ〜３７ｄ  スタックゲート電極、３９，３９ａ，３９ｂ  チャネル、４１〜４８  端子、５０〜５２  メモリセル。
【図１】
2005101054.tif 000003
【図２】
2005101054.tif 000004
【図３】
2005101054.tif 000005
【図４】
2005101054.tif 000006
【図５】
2005101054.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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