(57)【要約】【課題】  内部回路の動作電圧よりも高い信号電圧が入力される場合であっても信頼性を損なうことなく、高いＥＳＤ耐性と、低寄生容量を両立する静電保護回路を提供すること。【解決手段】  本発明にかかる静電保護回路１００は、入力パッド１に加えられた静電気放電による内部回路５０の破壊を防止する回路である。この静電保護回路１００は、入力パッド１と内部回路５０とを接続する接続点と接地端子との間に設けられた、ダイオード２と、ダイオード２と直列に接続され、入力パッド１より入力される信号電圧よりも低い動作電圧を有するＮチャネルＭＯＳトランジスタ３とを備えている。そして、ダイオード２は、通常動作時において電圧降下を生じさせるものである。【選択図】  図１
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【特許請求の範囲】
【請求項１】
入出力端子に加えられた静電気放電による被保護回路の破壊を防止するための静電保護回路であって、
前記入出力端子と前記被保護回路とを接続する接続点と接地端子との間に設けられた、１又は複数が直列接続されたダイオードと、
前記ダイオードと直列に接続され、前記入出力端子より入力される信号電圧よりも低い動作電圧を有するＭＯＳトランジスタとを備え、
前記ダイオードは、通常動作時において電圧降下を生じさせる静電保護回路。
【請求項２】
前記ダイオードと前記ＭＯＳトランジスタとを接続する接続点における電位を制御する電流制御回路をさらに備えたことを特徴とする請求項１記載の静電保護回路。
【請求項３】
前記電流制御回路は、前記ＭＯＳトランジスタと並列に設けられていることを特徴とする請求項２記載の静電保護回路。
【請求項４】
入出力端子に加えられた静電気放電による被保護回路の破壊を防止するための静電保護回路であって、
前記入出力端子と前記被保護回路とを接続する接続点にアノードが接続された１又は複数が直列接続されたダイオードと、
ドレインが前記ダイオードのカソードと接続されるとともに、ソースが接地端子に接続され、前記入出力端子より入力される信号電圧よりも低い動作電圧を有するＮチャネルＭＯＳトランジスタとを備え、
前記ダイオードが複数接続される場合には、連続するダイオードのアノードとカソードが接続されることによりダイオード列を構成し、当該ダイオード列の一端に位置するダイオードであって他のダイオードと接続されていないアノードが前記入出力端子と前記被保護回路とを接続する接続点に接続され、当該ダイオード列の他端に位置するダイオードのカソードが前記NチャネルＭＯＳトランジスタのドレインと接続され、
前記ダイオードは、通常動作時において電圧降下を生じさせる静電保護回路。
【請求項５】
前記ＮチャネルＭＯＳトランジスタのドレイン電位を制御する電流制御回路をさらに備えたことを特徴とする請求項４記載の静電保護回路。
【請求項６】
前記電流制御回路は、前記ダイオードと前記ＮチャネルＭＯＳトランジスタの接続点と、接地端子間に設けられていることを特徴とする請求項５記載の静電保護回路。
【請求項７】
入出力端子に加えられた静電気放電による被保護回路の破壊を防止するための静電保護回路であって、
前記入出力端子と前記被保護回路とを接続する接続点にソースが接続されたＰチャネルＭＯＳトランジスタと、
アノードが前記ＰチャネルＭＯＳトランジスタのドレインと接続され、かつカソードが接地端子と接続された１又は複数のダイオードとを備え、
前記ダイオードが複数接続される場合には、連続するダイオードのアノードとカソードが接続されることによりダイオード列を構成し、当該ダイオード列の一端に位置するダイオードであって他のダイオードと接続されていないアノードが前記ＰチャネルＭＯＳトランジスタのドレインと接続され、当該ダイオード列の他端に位置するダイオードのカソードが前記接地端子と接続され、
前記ダイオードは、通常動作時において電圧降下を生じさせる静電保護回路。
【請求項８】
前記ＰチャネルＭＯＳトランジスタのドレイン電位を制御する電流制御回路をさらに備えたことを特徴とする請求項７記載の静電保護回路。
【請求項９】
前記電流制御回路は、前記入出力端子と前記内部回路の接続点と、前記ＰチャネルＭＯＳトランジスタと前記ダイオードの接続点との間に設けられていることを特徴とする請求項８記載の静電保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路からなる被保護回路の静電破壊を防止するための静電保護回路に関する。
【背景技術】
【０００２】
回路の低電圧化に伴って、ロジック回路等の内部回路と、他の回路と信号のやり取りを行なうインターフェース回路とで動作電圧が異なる場合がある。例えば、内部回路では１．５Ｖの信号電圧により動作し、インターフェース回路では３．３Ｖや２．５Ｖの信号電圧により動作する。インターフェース回路において、内部回路よりも高い信号電圧で動作するようにするためには、通常、回路内に設けられたＭＯＳ（Metal Oxide Semiconductor）トランジスタのゲート酸化膜の厚さを内部回路よりもインターフェース回路の方が厚くなるようにする。そのため、複数回のオキサイド工程が必要となり、製造工程の複雑化、高コスト化をもたらす。
【０００３】
他方、半導体集積回路には、ＬＳＩの製造時やＬＳＩをボードに実装する際等に発生した静電気放電（ＥＳＤ：electrostatic discharge）によって内部回路が破壊されるのを防止するために、一般に静電保護回路が設けられている。この静電保護回路もインターフェース回路の一つであり、内部回路よりも高い信号電圧によって動作させる場合がある。
【０００４】
図５に従来の静電保護回路の構成例を示す。図５（ａ）は、一つのＮチャネルＭＯＳトランジスタ３０１によって静電保護回路を構成した例である。図に示されるように、ＮチャネルＭＯＳトランジスタ３０１のドレインは入力パッド（入力端子）１と内部回路５０の間の接続点に接続されている。ＮチャネルＭＯＳトランジスタ３０１のゲートとソースは共に接地端子に接続されている。本静電保護回路では、ＭＯＳトランジスタの信頼性の観点から、一般的にＭＯＳトランジスタの動作電圧より高い信号電圧を入力することはできない。例えば、ＭＯＳトランジスタの動作電圧が３．３Vの場合に、５．０Vの信号が入力されると、ＮチャネルＭＯＳトランジスタ３０１のドレイン・ゲート間に５．０Ｖの電位差が発生し、ゲート酸化膜には５．０Ｖの電圧がストレスされることになる。ＭＯＳトランジスタの動作電圧が３．３Ｖの場合には、そのゲート酸化膜も３．３Ｖ対応になっており、そこに５．０Ｖの電圧がストレスされることは、著しく信頼性を損なうことになる。
【０００５】
従って、ＭＯＳトランジスタの動作電圧より高い信号電圧を入力する場合には、図５（ｂ）に示す静電保護回路を適用するのが一般的である。図５（ｂ)に示す静電保護回路においては、ＮチャネルＭＯＳトランジスタ３０２、３０３がカスコード接続されている。ＮチャネルＭＯＳトランジスタ３０２のドレインは入力パッド1と内部回路５０との間の接続点へ、ゲートは電源端子（例えば３．３Ｖ電源）へ、ソースはＮチャネルＭＯＳトランジスタ３０３のドレインへ接続されている。また、ＮチャネルＭＯＳトランジスタ３０３のゲート、ソースは共に接地端子へ接続されている。
【０００６】
この静電保護回路では、ＮチャネルＭＯＳトランジスタ３０２、３０３の動作電圧が３．３Ｖであっても、５．０Ｖの信号入力が可能になる。信号パッド1へ５．０Ｖの信号が入力された場合、ＮチャネルＭＯＳトランジスタ３０２のゲート酸化膜への電圧ストレスは５．０Ｖ−３．３Ｖ＝１．７Ｖである。信号パッド1に入力される信号電圧が０Ｖ〜５．０Ｖで変化しても、ＮチャネルＭＯＳトランジスタ３０２のドレイン・ゲート間の電位差は３．３Ｖを超えることはない。また、ＮチャネルＭＯＳトランジスタ３０３のドレイン電圧は、最大でも３．３Ｖ−Ｖｔ（ＶｔはＮチャネルＭＯＳトランジスタ３０２のしきい値電圧）であり、ＮチャネルＭＯＳトランジスタ３０３についても、そのドレイン・ゲート間の電位差が３．３Ｖを超えることはない。このように、図５（ｂ）に示す静電保護回路においては、ＭＯＳトランジスタの動作電圧より高い信号電圧を入力しても信頼性を損なうことはない。
【０００７】
しかしながら、図５（ｂ）に示す回路においては、放電能力について問題が生じる。この点について、図６を用いて説明する。図６（ａ）は、図５（ａ）に示す回路例の構造を示す断面図である。図６（ｂ）は、図５（ｂ）に示す回路例の構造を示す断面図である。
【０００８】
これらの回路に対してＥＳＤストレスが印加された場合には、ＮＰＮバイポーラ動作により電流を接地端子に対して流すことになる。そのため、Ｎ＋拡散層間の距離Ｌが短い程、バイポーラの性能が高く、放電能力が高い。図６（ｂ）に示す構造は、図６（ａ）よりも構造上、距離Ｌが長くならざるを得ないため、バイポーラの性能が低く、放電能力も低くならざるを得ない。０．１５μｍＣＭＯＳ技術の３．３Ｖトランジスタでは、例えばＬは１．０μｍ以上となる。そのため、図６（ｂ）に示す構造を有する図５（ｂ）に示す回路においては、図６（ｂ）において紙面に対して奥行方向のサイズＷを長くする必要がある。
【０００９】
しかしながら、サイズＷを長くすると、寄生容量Ｃが大きくなり、入力パッド１より入力された信号が鈍り、高速動作できないという問題点が発生する。図６（ｂ）のＬが１．０μｍ以上の場合において、所定のＥＳＤ耐性（例えばＨＢＭ：Human-Body-Model試験で２０００Ｖ以上の耐性）を確保するには、寄生容量Ｃは２ｐＦ以上になってしまう。この寄生容量では、ＧＨｚ帯の高速回路動作は不可能となる。
【００１０】
尚、特許文献１及び非特許文献１に開示された静電保護回路においても同様の問題点が発生する。
【特許文献１】米国特許第５９３２９１８号
【非特許文献１】「ESD Protection for Mixed-Voltage I/O Using NMOS Transistors Stacked in a Cascode Configuration」Warren R. Anderson and David B. Krakauer, EOS/ESD SYMPOSIUM 98-54
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述したように、図５（ａ）に示されるような、従来の静電保護回路は、内部回路の動作電圧よりも高い信号電圧が入力された場合に信頼性が損なわれるという問題点があった。また、図５（ｂ）に示されるような、従来の静電保護回路では、高いＥＳＤ耐性を確保することと、高速回路動作に対応できる低い寄生容量を両立することができないという問題があった。
【００１２】
本発明の目的は、かかる問題を解消し、内部回路の動作電圧よりも高い信号電圧が入力される場合であっても信頼性を損なうことなく、高いＥＳＤ耐性と、高速回路動作に対応できる低い寄生容量を両立できる静電保護回路を提供することにある。
【課題を解決するための手段】
【００１３】
本発明にかかる静電保護回路は、入出力端子に加えられた静電気放電による被保護回路の破壊を防止するための静電保護回路であって、前記入出力端子と前記被保護回路とを接続する接続点と接地端子との間に設けられた、１又は複数が直列接続されたダイオードと、前記ダイオードと直列に接続され、前記入出力端子より入力される信号電圧よりも低い動作電圧を有するＭＯＳトランジスタとを備え、前記ダイオードは、通常動作時において電圧降下を生じさせるものである。
【００１４】
また、前記ダイオードと前記ＭＯＳトランジスタとを接続する接続点における電位を制御する電流制御回路をさらに備えるようにしてもよい。
【００１５】
また、前記電流制御回路は、前記ＭＯＳトランジスタと並列に設けられていることが好ましい。
【００１６】
本発明にかかる他の静電保護回路は、入出力端子に加えられた静電気放電による被保護回路の破壊を防止するための静電保護回路であって、前記入出力端子と前記被保護回路とを接続する接続点にアノードが接続された１又は複数が直列接続されたダイオードと、ドレインが前記ダイオードのカソードと接続されるとともに、ソースが接地端子に接続され、前記入出力端子より入力される信号電圧よりも低い動作電圧を有するＮチャネルＭＯＳトランジスタとを備え、前記ダイオードが複数接続される場合には、連続するダイオードのアノードとカソードが接続されることによりダイオード列を構成し、当該ダイオード列の一端に位置するダイオードであって他のダイオードと接続されていないアノードが前記入出力端子と前記被保護回路とを接続する接続点に接続され、当該ダイオード列の他端に位置するダイオードのカソードが前記NチャネルＭＯＳトランジスタのドレインと接続され、前記ダイオードは、通常動作時において電圧降下を生じさせるものである。
【００１７】
さらに、前記ＮチャネルＭＯＳトランジスタのドレイン電位を制御する電流制御回路を備えるようにしてもよい。
【００１８】
また、前記電流制御回路は、前記ダイオードと前記ＮチャネルＭＯＳトランジスタの接続点と、接地端子間に設けられていることが好ましい。
【００１９】
本発明にかかる他の静電保護回路は、入出力端子に加えられた静電気放電による被保護回路の破壊を防止するための静電保護回路であって、前記入出力端子と前記被保護回路とを接続する接続点にソースが接続されたＰチャネルＭＯＳトランジスタと、アノードが前記ＰチャネルＭＯＳトランジスタのドレインと接続され、かつカソードが接地端子と接続された１又は複数のダイオードとを備え、前記ダイオードが複数接続される場合には、連続するダイオードのアノードとカソードが接続されることによりダイオード列を構成し、当該ダイオード列の一端に位置するダイオードであって他のダイオードと接続されていないアノードが前記ＰチャネルＭＯＳトランジスタのドレインと接続され、当該ダイオード列の他端に位置するダイオードのカソードが前記接地端子と接続され、前記ダイオードは、通常動作時において電圧降下を生じさせるものである。
【００２０】
ここで、前記ＰチャネルＭＯＳトランジスタのドレイン電位を制御する電流制御回路をさらに備えることが望ましい。
【００２１】
また、前記電流制御回路は、前記入出力端子と前記内部回路の接続点と、前記ＰチャネルＭＯＳトランジスタと前記ダイオードの接続点との間に設けられていることが好ましい。
【発明の効果】
【００２２】
本発明によれば、内部回路の動作電圧よりも高い信号電圧が入力される場合であっても信頼性を損なうことなく、高いＥＳＤ耐性と、低寄生容量を両立する静電保護回路を提供することができる。
【発明を実施するための最良の形態】
【００２３】
発明の実施の形態１．
図１に本発明の実施の形態１にかかる静電保護回路の構成を示す。図に示されるように、入力パッド（入力端子）１は内部回路５０に接続されており、その接続点に静電保護回路１００が設けられている。尚、出力パッド（出力端子）と内部回路の接続点に静電保護回路が設けられる場合もある。この明細書においては、入力端子及び／又は出力端子を入出力端子とする。
【００２４】
静電保護回路１００には、複数のダイオード２と、ＮチャネルＭＯＳトランジスタ３が直列に設けられ、入力パッド１と内部回路５０の接続点に近い側に当該ダイオード２が設けられている。ダイオード２は、二つのダイオードが直列に接続されている。入力パッド１と内部回路５０の接続点側のダイオードのアノードが当該接続点に接続され、ＮチャネルＭＯＳトランジスタ３側のダイオードのカソードが当該ＮチャネルＭＯＳトランジスタ３のドレインに接続されている。
【００２５】
ＮチャネルＭＯＳトランジスタ３は、ソース及びゲートが接地端子に接続されている。このＮチャネルＭＯＳトランジスタ３は、信号電圧よりも低い、内部回路５０と同様の電圧（電源電圧）によって動作する。例えば、内部回路５０におけるトランジスタが３．３Ｖで動作する場合には、ＮチャネルＭＯＳトランジスタ３も同様に３．３Ｖで動作する。このようにしたため、内部回路５０におけるトランジスタと、静電保護回路１００におけるトランジスタを同一の工程により製造することができ、２種類以上のゲート酸化膜を製造する必要がなくなる。
【００２６】
ＮチャネルＭＯＳトランジスタ３が入力パッド１から入力される信号電圧よりも低い電圧によって動作するため、ダイオード２によって信号電圧を降下させている。これにより、ＮチャネルＭＯＳトランジスタ３のドレイン・ゲート間に過電圧（Ｖｏｘ）を加えることなく、動作電圧（電源電圧）よりも高い信号電圧の入出力が可能となる。換言すると、ダイオード２によって電圧降下が生じるため、ＮチャネルＭＯＳトランジスタ３のドレイン・ソース間電圧が信号電圧よりも低くなっている。
【００２７】
ダイオード２とＮチャネルＭＯＳトランジスタ３の接続点Ａと、接地端子との間に電流制御回路４が設けられている。即ち、電流制御回路４は、ＮチャネルＭＯＳトランジスタ３と並列に設けられている。この電流制御回路４に流れる電流とダイオード２の直列接続数を調整することで、ダイオード２による電圧ドロップを任意に設定できる。言い換えれば、Ａ点の電位を任意に設定できるということになる。
【００２８】
本発明の実施の形態においては、ダイオード２は２つのダイオードが直列接続されているが、前述のようにダイオードの数は、Ａ点の電位が所望の値になるように調整する必要がある。しかし、直列接続するダイオードの数が多くなると、ダイオードに寄生する抵抗成分の影響で、ＥＳＤ電流が流れる際に過電圧が発生し、内部回路が電圧破壊しやすくなる。従って、ダイオードの数は、通常動作時の信号電圧と内部回路の電圧破壊耐性を考慮した上で、極力少なくすることが望ましい。そこで、本発明の実施の形態では、ダイオード２の数を抑制しつつ、通常動作時におけるダイオード２の電圧ドロップを生じさせるべく、電流制御回路４を設けている。
【００２９】
ここで、電流制御回路４の構成例を図２に示す。図２（ａ）に示されるように、電流制御回路４は、基本的に抵抗により構成することができる。そして、図２（ｂ）に示されるように、ＮチャネルＭＯＳトランジスタによっても構成できる。この場合には、ゲートが電源に接続され、ソースが接地端子に接続されている。また、図２（ｃ）に示されるように、ＰチャネルＭＯＳトランジスタによっても構成できる。この場合には、ゲート及びドレインが接地端子に接続されている。
【００３０】
尚、本発明の実施の形態１では、ダイオード２を用いて信号電圧の電圧降下を生じさせているが、ダイオード２の代りに抵抗を用いて信号電圧の電圧降下を生じさせることも考えられる。しかしながら、図３に示す電流−電圧特性に示されるように、抵抗Ｒ１は、電圧の増加に伴って略正比例して電流が増加するのに対して、ダイオードＤ１、Ｄ２、Ｄ３はある一定の電圧までは殆ど電流が流れず、一定の電圧を超えて初めて電流が流れ始め、そして急激に電流量が増加する。このように、ダイオードの方が抵抗に比べて電圧降下を確保できると共に、ある一定電圧以上になればＥＳＤ電流を流しやすいので、本発明の実施の形態１では、電圧降下手段としてダイオードを用いている。
【００３１】
以上のとおり、本発明の実施形態１にかかる静電保護回路１００によれば、ダイオード２によって電圧降下させているため、ＮチャネルＭＯＳトランジスタ３のゲート酸化膜は、信号電圧より低い電圧に対応できればよく、薄いゲート酸化膜で構成することが可能となる。従って、内部回路５０と同じ厚さのゲート酸化膜を適用することができ、製造工程を簡略化することが可能となる。さらに、ＮチャネルＭＯＳトランジスタ３と並列に電流制御回路４を設けたため、ダイオード２による電圧降下を調整することができ、ＮチャネルＭＯＳトランジスタ３のドレイン電位を任意に設定することができる。特に電流制御回路４により、ダイオード２の数を減らすことができるため、ＥＳＤストレスによる内部回路５０の破壊をより効果的に防止できる。本発明によれば、０．５ｐＦの低寄生容量で、２０００Ｖ以上の高いＥＳＤ耐性（ＨＢＭ試験）を得ることが可能となる。低寄生容量は、ダイオード２とＮチャネルＭＯＳトランジスタ３の各々の拡散容量が直列化されて、合成容量が小さくなることに起因しており、高ＥＳＤ耐性は、ＮチャネルＭＯＳトランジスタのカスコード接続を排除して、バイポーラ性能を最大限に生かしたことに起因している。
【００３２】
発明の実施の形態２．
本発明の実施の形態２にかかる静電保護回路１００は、ＰチャネルＭＯＳトランジスタ５を備えている。このＰチャネルＭＯＳトランジスタ５のソース及びゲートは、入力パッド１と内部回路５０との間の接続点に接続され、ドレインは直列接続されたダイオード２のアノードに接続されている。ダイオード２のカソードは接地端子に接続されている。
【００３３】
電流制御回路４は、入力パッド１と内部回路５０との間の接続点と、ＰチャネルＭＯＳトランジスタ５とダイオード２の接続点Ａの間に設けられている。即ち、電流制御回路４は、ＰチャネルＭＯＳトランジスタ５と並列に設けられている。
【００３４】
このような構成を有する静電保護回路１００において、ＰチャネルＭＯＳトランジスタ５の動作電圧より高い信号電圧が入力されると、ＰチャネルＭＯＳトランジスタ５と並列接続された電流制御回路４を経由してダイオード２へ電流が流れることで、ダイオード２の電圧ドロップが生じる。本発明の実施形態１と同様に、電流制御回路４に流れる電流とダイオード２の数を調整することで、ダイオード２の電圧ドロップを任意に設定できる。これにより、ＰチャネルＭＯＳトランジスタ５のドレイン・ゲート間に過電圧（Ｖｏｘ）を加えることなく、動作電圧より高い信号の入出力が可能となる。
【００３５】
以上のとおり、本発明の実施形態２にかかる静電保護回路１００によれば、ダイオード２によって電圧降下させているため、ＰチャネルＭＯＳトランジスタ５のゲート酸化膜は、信号電圧より低い電圧に対応できればよく、薄いゲート酸化膜で構成することが可能となる。従って、内部回路５０と同じ厚さのゲート酸化膜を適用することができ、製造工程を簡略化することが可能となる。さらに、ＰチャネルＭＯＳトランジスタ５と並列に電流制御回路４を設けたため、ダイオード２による電圧降下を調整することができ、ＰチャネルＭＯＳトランジスタ５のドレイン電位を任意に設定することができる。本発明の実施形態２においても、０．５ｐＦの低寄生容量で、２０００Ｖ以上の高いＥＳＤ耐性（ＨＢＭ試験）を得ることが可能となる。
【００３６】
その他の実施の形態．
上述の静電保護回路におけるＮチャネルＭＯＳトランジスタ３及びＰチャネルＭＯＳトランジスタ５は、それぞれ並列に複数接続されていてもよい。
【図面の簡単な説明】
【００３７】
【図１】本発明による静電保護回路の回路図である。
【図２】本発明による電流制御回路の構成例を示す回路図である。
【図３】抵抗及びダイオードの電圧−電流特性を示すグラフである。
【図４】本発明による静電保護回路の回路図である。
【図５】従来の静電保護回路の回路図である。
【図６】従来の静電保護回路の断面図である。
【符号の説明】
【００３８】
１  入力パッド
２  ダイオード
３  ＮチャネルＭＯＳトランジスタ
４  電流制御回路
５  ＰチャネルＭＯＳトランジスタ
５０  内部回路
１００  静電保護回路
【図１】
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【図２】
2005310993.tif 000004
【図３】
2005310993.tif 000005
【図４】
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【図５】
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【図６】
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