(57)【要約】【課題】  ソース・ドレイン拡散層に残留する空孔欠陥に対する処理を行うことにより、欠陥起因の接合リーク電流を低減する半導体装置の製造方法を提供し、これによってＤＲＡＭやＳＲＡＭ等の半導体記憶装置の情報保持特性を向上させるために好適な半導体装置の製造方法を提供する。【解決手段】  半導体基板にドーパントを注入し、ソース・ドレイン拡散層を形成する工程と、酸化性ガス雰囲気中での熱処理によって、前記ソース・ドレイン拡散層内のドーパントを拡散させる工程とを順次に有する。【選択図】  なし【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタを有する半導体装置の製造方法において、
半導体基板にドーパントを注入し、ソース・ドレイン拡散層を形成する工程と、
酸化性ガス雰囲気中での熱処理によって、前記ソース・ドレイン拡散層内のドーパントを拡散させる工程とを、
順次に有することを特徴とする半導体装置の製造方法。
【請求項２】
前記熱処理の温度が900℃〜1100℃の範囲であり、継続時間が1〜60秒である、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ドーパントがリンであり、ドーズ量が1×1013〜1×1014／cm2の範囲である、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記熱処理では、該熱処理後の酸化膜の膜厚が、該熱処理以前に形成された酸化膜の膜厚の1.1倍以内である、請求項１〜３の何れか一に記載の半導体装置の製造方法。
【請求項５】
ＭＯＳトランジスタを有する半導体装置の製造方法において、
半導体基板にドーパントを注入し、ソース・ドレイン拡散層を形成する工程と、
熱処理によって、前記ソース・ドレイン拡散層内のドーパントを拡散させる工程と、
シリコン又は窒素を前記ソース・ドレイン拡散層の上部領域に注入する工程と、
熱処理によって、前記ソース・ドレイン拡散層内の前記シリコン又は窒素を拡散させる工程とを、
順次に有することを特徴とする半導体装置の製造方法。
【請求項６】
前記シリコン又は窒素は、該シリコン又は窒素を前記ソース・ドレイン拡散層の厚みの1/2以下の深さ位置に注入する加速エネルギーで加速される、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ソース・ドレイン拡散層の厚みが200nm以下である、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記ソース・ドレイン拡散層を形成するドーパントがリンであり、ドーズ量が1×1013〜1×1014／cm2の範囲である、請求項５〜７の何れか一に記載の半導体装置の製造方法。
【請求項９】
前記シリコン又は窒素のドーズ量が1×1013〜1×1014／cm2の範囲である、請求項５〜８の何れか一に記載の半導体装置の製造方法。
【請求項１０】
前記ソース・ドレイン拡散層内のドーパントを拡散させる熱処理が酸化性ガス雰囲気中で行われる、請求項５〜９の何れか一に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、更に詳細には、携帯電話等の携帯情報端末に使用されるＤＲＡＭやＳＲＡＭ等のメモリセルの製造に、特に好適に適用される半導体装置の製造方法に関する。
【背景技術】
【０００２】
携帯情報端末に使用されるＤＲＡＭやＳＲＡＭ等のメモリセルには、特に接合リーク電流が小さなＭＯＳトランジスタが要求される。従来の半導体装置の一例として、図１１に特許文献１に記載されている半導体装置の構成を示す。
【０００３】
半導体装置５１には、図示したビット線１１を共有する２つのトランジスタを含む多数のトランジスタが半導体基板３１上に形成されている。半導体基板３１は、絶縁膜１２が埋め込まれた溝型の素子分離領域と、素子分離領域に囲まれた活性領域とを有し、上記２つのトランジスタは１つの活性領域に形成されている。各活性領域は、基板電位が与えられる共通のｐ型ウエル層１３内に形成されており、トランジスタのしきい値電圧を決定するｐ型チャネルドープ層１４を有する。ｐ型ウエル層１３の下方に、図示しないｎ型埋め込みウエル層が形成される。
【０００４】
ビット線１１に接続されたプラグ１５の両側には、サイドスペーサ１８を有する２つのゲート電極１６が形成されており、ゲート電極１６はｐ型チャネルドープ層１４上にゲート絶縁膜１７を介して形成される。ソース・ドレイン拡散層を構成するｎ型低濃度拡散層１９は、ビット線１１に接続されたプラグ１５、又はキャパシタ２０にプラグ２１を介して接続されたプラグ１５にそれぞれ接している。プラグ１５は、層間絶縁膜２２の上面からｐ型チャネルドープ層１４の上面までを貫通するコンタクト穴を開孔した後、リンがドープされた多結晶シリコンを埋め込んで形成している。
【０００５】
図１１の半導体装置５１では、プラグ１５の形成の際して、コンタクト穴開孔に引き続いて電界緩和のためのリン注入を行い、電界緩和層を形成している。電界緩和のためのリン注入は、例えば特許文献２に記載されており、一般的には図示のように、ｎ型低濃度拡散層１９よりも深い部分に対して行われる。プラグ１５及び層間絶縁膜２２とキャパシタ２０との間には、ビット線１１及びプラグ２１を埋め込む、層間絶縁膜２３，２４が形成されている。
【０００６】
図１１に示した半導体装置の製造方法について、特に、ｎ型低濃度拡散層１９の形成段階の工程を説明する。ゲート電極１６の側面及び基板表面を熱酸化した後に、このゲート電極構造をマスクとして、基板表面に加速エネルギーが10KeVでドーズ量が2×1013/cm2のリン注入を行う。次いで、注入されたリンを拡散させる熱処理を行い、ソース・ドレイン拡散層を構成するｎ型低濃度拡散層１９を形成する。リン注入に後続する熱処理は、周辺回路のトランジスタの低濃度拡散層形成のために注入されたドーパントを拡散させる熱処理と兼ねて行うか、又は、リン注入の直後に行う。何れの場合にも、熱処理は、窒素雰囲気中で基板温度が900〜1000℃程度で数十秒間行う。
【０００７】
近年、ＤＲＡＭの高集積化の要請によりメモリセルはますます微細化されている。この微細化に際しては、トランジスタのしきい値電圧を維持しつつゲート長を短くする必要があるため、チャネルドープ層のドープ濃度をこの分高くしている。しかし、これに伴ってチャネルドープ層とソース・ドレイン拡散層との間の接合電界が大きくなり、接合リーク電流の増大によって、メモリセルにおける情報保持特性が低下している。接合リーク電流を低減するには、接合部の電界強度を緩和する方法と、接合リーク電流の発生源である空孔欠陥を低減する等の方法とがある。
【０００８】
メモリセルの情報保持特性の低下を防ぐため、これまで、ソース・ドレイン拡散層の接合部の電界強度の緩和によって接合リーク電流を低減する種々の方法が検討されてきた。例えば、特許文献２では、接合部の電界が、局所ツェナー効果が顕著になる1MV/cmを超えないように、ｐ型層及びｎ型層のドープ濃度（キャリヤ濃度）分布を設定することを提案している。しかし、半導体装置の更なる微細化に伴い、電界強度の緩和によって接合リーク電流を低減する方法は既に限界に近づきつつある。これは、半導体装置のセルトランジスタのしきい値電圧を維持しながらゲート長を短くするには、チャネルドープ層の濃度を高くする必要があるが、チャネルドープ濃度が高くなると、その分接合電界が大きくなるためである。そこで、ソース・ドレイン拡散層に残留する空孔型の結晶欠陥、即ち空孔欠陥を低減する方法が注目されている。
【０００９】
非特許文献１によれば、空孔欠陥は、例えば図１２に示したように、シリコン原子２つ分の空孔、及び、１つ又は２つの酸素原子から構成されることが知られており、また、空孔欠陥周辺にはシリコンの未結合手であるダングリングボンド５２が存在している。ここで、空孔欠陥は、ダングリングボンド５２によってエネルギーバンドギャップ中にエネルギー準位を作り、このエネルギー準位によって接合リーク電流を発生させる。その結果、半導体記憶装置のメモリセルでは情報保持特性が低下する。
【特許文献１】特開２００３−１７５８６号公報（図１９）
【特許文献２】特許第３２１２１５０号公報
【非特許文献１】T.Umeda, Y.Mochizuki, K.Okonogi, K.Hamada, "Defects related to DRAM leakage current studied by electrically detected magnetic resonance", Physica B, vol.308-310, pp.1169-1172(2001)
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、上記に鑑み、ソース・ドレイン拡散層に残留する空孔欠陥に対する処理を行うことにより、欠陥起因の接合リーク電流を低減する半導体装置の製造方法を提供し、これによってＤＲＡＭやＳＲＡＭ等の半導体記憶装置の情報保持特性を向上させるために好適な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、本発明の第１発明に係る半導体装置の製造方法は、ＭＯＳトランジスタを有する半導体装置の製造方法において、
半導体基板にドーパントを注入し、ソース・ドレイン拡散層を形成する工程と、
酸化性ガス雰囲気中での熱処理によって、前記ソース・ドレイン拡散層内のドーパントを拡散させる工程とを、
順次に有することを特徴としている。
【００１２】
本発明の第２発明に係る半導体装置の製造方法は、ＭＯＳトランジスタを有する半導体装置の製造方法において、
半導体基板にドーパントを注入し、ソース・ドレイン拡散層を形成する工程と、
熱処理によって、前記ソース・ドレイン拡散層内のドーパントを拡散させる工程と、
シリコン又は窒素を前記ソース・ドレイン拡散層の上部領域に注入する工程と、
熱処理によって、前記ソース・ドレイン拡散層内の前記シリコン又は窒素を拡散させる工程とを、
順次に有することを特徴としている。
【発明の効果】
【００１３】
本発明の第１発明によれば、ソース・ドレイン拡散層を形成するドーパントの注入に後続する熱処理を、酸化性ガス雰囲気中で行うことによって、基板表面で酸化膜が成長し、この酸化膜と基板の界面で生成される格子間シリコンがソース・ドレイン拡散層に供給される。これによって、ソース・ドレイン拡散層内に空孔が過剰に存在する状態を軽減し、ソース・ドレイン拡散層の応力集中部に集まり残留する空孔欠陥を減少させて、欠陥起因の接合リーク電流を低減させることが出来る。
【００１４】
本発明の第１発明の好適な実施態様では、前記熱処理の温度が900℃〜1100℃の範囲であり、継続時間が1〜60秒である。熱処理の温度が900℃未満では、注入損傷の回復が不十分であり、熱処理の温度が1100℃を超えるとドーパントの再分布の影響が無視できなくなるからである。
【００１５】
本発明の第１発明の好適な実施態様では、前記ドーパントがリンであり、ドーズ量が1×1013〜1×1014／cm2の範囲である。ドーズ量が1×1013／cm2未満では、注入によって生成される空孔の量は殆ど無視でき、ドーズ量が1×1014／cm2を超えると、酸化性ガス雰囲気中での熱処理によって積層欠陥が成長し、これによって接合リーク電流が増加する恐れがある。
【００１６】
本発明の第１発明の好適な実施態様では、前記熱処理では、該熱処理後の酸化膜の膜厚が、該熱処理以前に形成された酸化膜の膜厚の1.1倍以内である。上記膜厚が1.1倍を超えると、多結晶シリコン層等を含むゲート電極の側壁の酸化量も増加するので、ゲート電極として機能する領域が狭まり、ゲート電極とソース・ドレイン拡散層との間がオフセット構造になる。
【００１７】
本発明の第２発明によれば、ソース・ドレイン拡散層を形成するドーパントを拡散させる熱処理の後に、シリコン又は窒素の注入と注入したシリコン又は窒素を拡散させる熱処理とを行うことによって、ソース・ドレイン拡散層の応力集中部に残留する空孔を、注入されたシリコン又は窒素によって置換し、ダングリングボンドを減少させて、欠陥起因の接合リーク電流を低減させることが出来る。
【００１８】
本発明の第２発明の好適な実施態様では、前記シリコン又は窒素は、該シリコン又は窒素を前記ソース・ドレイン拡散層の厚みの1/2以下の深さ位置に注入する加速エネルギーで加速される。本発明の第２発明は、ソース・ドレイン拡散層の厚みが200nm以下の半導体装置に好適に適用される。
【００１９】
本発明の第２発明の好適な実施態様では、前記ソース・ドレイン拡散層を形成するドーパントがリンであり、ドーズ量が1×1013〜1×1014／cm2の範囲である。ドーズ量が1×1013／cm2未満では、注入によって生成される空孔の量は殆ど無視でき、ドーズ量が1×1014／cm2を超えると、良好な接合リーク電流低減の効果が得られない。
【００２０】
本発明の第２発明の好適な実施態様では、前記シリコン又は窒素のドーズ量が1×1013〜1×1014／cm2の範囲である。ドーズ量が1×1013／cm2未満では、良好な接合リーク電流低減の効果が得られず、ドーズ量が1×1014／cm2を超えると、シリコン又は窒素自体の注入損傷による接合リーク電流の増加を招く恐れがある。
【００２１】
本発明の第２発明の好適な実施態様では、前記ソース・ドレイン拡散層内のドーパントを拡散させる熱処理が酸化性ガス雰囲気中で行われる。
【発明を実施するための最良の形態】
【００２２】
本発明者は、本発明に先立ち下記検討を行った。一般に、ソース・ドレイン拡散層を形成するドーパント注入によって、基板内に空孔と格子間シリコンとが生成される。しかし、格子間シリコンは注入後の熱処理によって素早く拡散するため、ソース・ドレイン拡散層内では空孔が過剰となる。また、これらの空孔は熱処理によって応力集中部であるソース・ドレイン拡散層におけるゲート電極の端部近傍に集まり、そこに残留する。そこで、本発明者は、酸化性雰囲気中で熱処理を行うと、基板表面では成長する酸化膜と基板との界面で格子間シリコンが生成され、それがソース・ドレイン拡散層に供給されることに想到した。格子間シリコンは、空孔が過剰に存在する状態を軽減することができ、応力集中部に集まる空孔欠陥を減少させ、空孔欠陥に起因する接合リーク電流を低減させる。
【００２３】
上記知見に基づいて実験を行ったところ、特に、ドーパントがリンで、リン注入のドーズ量が1×1013/cm2以上で且つ1×1014/cm2以下であるときには、注入後の酸化性雰囲気中での熱処理を、基板温度が900℃〜1100℃の温度範囲とし、1秒〜60秒間行うことによって、良好な接合リーク電流低減の効果が得られた。
【００２４】
リン注入のドーズ量について上記範囲が好ましいのは下記の理由による。即ち、リン注入のドーズ量が1×1013/cm2未満の場合には、注入によって生成される空孔の量は殆ど無視できる。リン注入のドーズ量が1×1013/cm2以上では、生成される空孔の量は、熱処理後に残留する空孔欠陥の量、つまり接合リーク電流増加の観点から無視できない。リン注入のドーズ量が1x1014/cm2を超える場合には、酸化性雰囲気中で熱処理を行うと、積層欠陥が成長するため得策ではない。
【００２５】
熱処理を行う際の基板温度は、注入損傷が十分に回復し、且つリンの再分布が許容される範囲であれば問題はない。上記熱処理を行う際の基板温度の範囲は、枚葉式の熱処理を行う場合を想定して設定した値であり、900℃未満では、注入損傷の回復が不十分であり、1100℃を超えるとリンの再分布の影響が無視できなくなる。
【００２６】
ところで、ソース・ドレイン拡散層を形成するドーパント注入及びドーパントを拡散させる熱処理によって、ソース・ドレイン拡散層の応力集中部に空孔欠陥を残留させた後、シリコン又は窒素を注入し、更に熱処理を行う場合を考える。この場合には、注入されたシリコンや窒素が、応力集中部へ拡散して、応力集中部に残留する空孔と置換することによって、残留する空孔欠陥が減少することが考えられる。シリコンと空孔との置換が起これば、シリコンの結合手は４本であるので、ダングリングボンドは無くなる。また、窒素と空孔との置換が起これば、窒素の結合手は３本であるので、ダングリングボンドは多少残るものの、ダングリングボンドの総量は大きく減少する。何れの場合にも、空孔欠陥に起因する接合リーク電流が低減できる。
【００２７】
実験の結果、特に、ソース・ドレイン拡散層の形成に際して、ドーパントがリンで、リン注入のドーズ量が1×1013/cm2以上で且つ1×1014/cm2以下であり、熱処理後のソース・ドレイン拡散層の厚み（深さ）が200nm程度以下であるとき、シリコン又は窒素の注入の投影飛程がソース・ドレイン拡散層の厚みの半分以下になるように加速エネルギーを設定することによって良好な接合リーク電流低減の効果が得られた。
【００２８】
リン注入におけるドーズ量の上記範囲は、下限については前述の理由と同様であり、また、上限については良好な接合リーク電流低減の効果が得られた限界である。シリコン又は窒素の加速エネルギーについては、シリコン又は窒素の注入損傷がソース・ドレイン拡散層からはみ出すのを防止するために設定している。つまり、注入損傷がソース・ドレイン拡散層からはみ出すと、逆に接合リーク電流が増えるからである。
【００２９】
実験の結果、更に、シリコン又は窒素注入のドーズ量を1×1013/cm2以上で且つ1×1014/cm2以下とすることによって良好な接合リーク電流低減の効果が得られた。ドーズ量の下限については、良好な接合リーク電流低減の効果が得られる範囲として、上限については、シリコン又は窒素自体の注入損傷による接合リーク電流増加を招かない範囲として設定した。
【００３０】
なお、ソース・ドレイン拡散層を形成するドーパント注入に後続してシリコン又は窒素の注入を行い、その後に熱処理を行うと、単にドーパントによる注入損傷が増えたのと同じ状態になり、却って接合リーク電流が増加した。従って、シリコン又は窒素の注入は、ドーパントを拡散させる熱処理後に行う必要がある。
【００３１】
以下、図面を参照し、本発明に係る実施形態例に基づいて本発明を更に詳細に説明する。図１（ａ）〜（ｃ）、図２（ｄ）〜（ｆ）、図３（ｇ）、（ｈ）は、本発明の第１実施形態例に係る半導体装置の各製造段階をそれぞれ示す断面図である。
【００３２】
先ず、図１（ａ）に示すように、シリコン基板３１の主表面に溝を形成した後、この溝に絶縁膜１２を埋め込んで溝型の素子分離領域を形成する。次いで、基板表面に膜厚が10nmのシリコン酸化膜３３を形成し、このシリコン酸化膜３３を通して、加速エネルギーが1000keVでドーズ量が1×1013/cm2のリン注入を行い、ｎ型埋め込みウエル層３２を形成する。次いで、シリコン酸化膜３３を通して、加速エネルギーが300keVでドーズ量が1×1013/cm2、加速エネルギーが150keVでドーズ量が5×1012/cm2、加速エネルギーが50keVでドーズ量が1×1012/cm2、及び加速エネルギーが10KeVでドーズ量が2×1012/cm2の４回のホウ素注入を行った後、基板温度が1000℃で30分間の熱処理を行い、ｐ型ウエル層１３を形成する。
【００３３】
次に、図１（ｂ）に示すように、加速エネルギーが10KeVでドーズ量が1×1013/cm2のホウ素を注入した後、窒素雰囲気中で基板温度が1000℃で10秒間の熱処理を行い、ｐ型チャネルドープ層１４を形成する。
【００３４】
次に、図１（ｃ）に示すように、シリコン酸化膜３３を除去した後、熱酸化法により膜厚が7nmのゲート酸化膜３４を形成する。次いで、ゲート酸化膜３４上に、膜厚が70nmで高濃度のリンがドープされた多結晶シリコン膜３５、膜厚が100nmのタングステンシリサイド膜３６、膜厚が30nmのシリコン酸化膜３７、及び膜厚が150nmのシリコン窒化膜３８を順次に成膜する。
【００３５】
次に、図２（ｄ）に示すように、シリコン窒化膜３８、シリコン酸化膜３７、タングステンシリサイド膜３６、及び多結晶シリコン膜３５に対するパターニングを行うことによって、ゲート電極構造を得る。
【００３６】
次に、図２（ｅ）に示すように、熱酸化法により、ゲート電極１６を構成する多結晶シリコン膜３５及びタングステンシリサイド膜３６の側面に膜厚が10nmのシリコン酸化膜３９を形成する。この熱酸化の際に、基板表面では、ゲート電極構造形成のパターニング時のゲート酸化膜３４の残膜に対しても酸化が行なわれ、膜厚が8nmのシリコン酸化膜４０が形成される。
【００３７】
次に、ゲート電極構造をマスクとし、シリコン酸化膜４０を通して、加速エネルギーが15KeVでドーズ量が9×1012/cm2、及び加速エネルギーが10KeVでドーズ量が9×1012/cm2のリン注入を行う。次いで、乾燥した酸素雰囲気中で、基板温度が1000℃で10秒間の熱処理を行い、ソース・ドレイン拡散層を構成するｎ型低濃度拡散層１９を形成する。従来の半導体装置の製造方法では、窒素雰囲気中で熱処理を行っているが、本実施形態例のように酸化性雰囲気中で熱処理を行っても、リンの再分布には殆ど変化がないことをＳＩＭＳ分析法により確認した。また、上記熱処理条件では、熱処理後のシリコン酸化膜４０の膜厚が、熱処理以前に形成されたシリコン酸化膜４０の膜厚の1.1倍以内に収まる。これによって、ゲート電極１６の側壁の過度の酸化を抑制し、ゲート電極１６とｎ型低濃度拡散層１９との間のオフセット構造を防止する。
【００３８】
次に、図示しない周辺回路のトランジスタの拡散層を公知の方法で形成する。次いで、膜厚が50nmのシリコン窒化膜４１及び膜厚が300nmのシリコン酸化膜４２を堆積する。続いて、通常の平坦化法を用いて、シリコン酸化膜４２を平坦化した後、シリコン酸化膜４２及びシリコン窒化膜４１を順次にエッチングして、プラグ形成用の穴４４ａを形成する。
【００３９】
次に、加速エネルギーが30keVでドーズ量が1×1013/cm2のリン注入を行った後、窒素雰囲気中で基板温度が950℃で10秒間の熱処理を行うことによって、図２（ｆ）に示す電界緩和のための電界緩和層９１を形成する。次いで、ｎ型低濃度拡散層１９の抵抗を低減するために、加速エネルギーが20keVでドーズ量が2×1013/cm2のヒ素注入を行う。
【００４０】
次に、図３（ｇ）に示すように、プラグ形成用の穴４４ａの内部及びシリコン酸化膜４２上に高濃度のリンがドープされた多結晶シリコンを堆積する。次いで、通常の方法を用いて、多結晶シリコンをエッチバックすることによって、プラグ形成用の穴４４ａに埋め込まれたプラグ４４を形成する。引き続き、膜厚が100nmのシリコン酸化膜４５を堆積したのち、基板温度が950℃で10秒間の熱処理を行う。
【００４１】
次に、通常の方法を用いて、シリコン酸化膜４５上に堆積された層間絶縁膜２４、及び、シリコン酸化膜４５、層間絶縁膜２４中に形成され、中央のプラグ４４に接続されるビット線１１、中央のプラグ４４の両側のプラグ４４に接続されるプラグ２１を形成する。引き続き、通常の製造方法を用いて、プラグ２１に接続される下部電極２０Ａ、容量膜２０Ｂ、及び、上部電極２０Ｃから成るキャパシタ２０を形成することによって、図３（ｈ）に示す半導体装置を完成することが出来る。
【００４２】
本実施形態例によれば、ｎ型低濃度拡散層１９を形成するリン注入に後続する、ｎ型低濃度拡散層１９内のリンを拡散させる熱処理を、酸素雰囲気中で行うことによって、ｎ型低濃度拡散層１９内に空孔が過剰に存在する状態を軽減し、応力集中部に集まり残留する空孔欠陥を減少させて、欠陥起因の接合リーク電流を低減させることが出来る。
【００４３】
本実施形態例及び従来の半導体装置の製造方法に従って半導体装置をそれぞれ製造し、実施例１及び比較例とした。実施例１及び比較例の半導体装置について10Kビット分の接合リーク電流と印加電圧との関係を調べたところ図４のようになった。ここで、印加電圧とは、ビット線１１を介して印加される電圧であり、基板電圧、即ちｐ型チャネルドープ層１４を含むｐ型ウエル層１３に印加される電圧を−1Vとし、基板温度が85℃の条件で印加した。また、情報保持時間を測定し、累積度数を集計したところ図５のようになった。これらの図中で、グラフａが比較例の半導体装置の特性を、グラフｂが実施例１の半導体装置の特性をそれぞれ示している。
【００４４】
図４から、実施例１の半導体装置では接合リーク電流が、比較例の半導体装置に対して約20％低減できていることが理解できる。図５から、実施例１の半導体装置では情報保持特性が、比較例の半導体装置と比較して向上していることが理解できる。これらの事実からも、半導体装置の情報保持特性は、ｎ型低濃度拡散層１９に残留する空孔欠陥を介した接合リーク電流に支配されていると言える。
【００４５】
本発明の第２実施形態例に係る半導体装置の製造方法について説明する。本実施形態例の工程は、第１実施形態例における、図１（ａ）〜（ｃ）、図２（ｄ）に示したゲート電極構造を形成するまでの工程、及び図２（ｆ）、図３に示したｎ型低濃度拡散層１９を形成した後の工程については同様である。図２（ｄ）を参照して説明したゲート電極構造の形成に引き続き、熱酸化法により、ゲート電極１６を構成する多結晶シリコン膜３５及びタングステンシリサイド膜３６の側面に膜厚が10nmのシリコン酸化膜３９を形成する。この熱酸化の際に、基板表面では、ゲート電極構造形成のパターニング時のゲート酸化膜３４の残膜に対しても酸化が行なわれ、膜厚が8nmのシリコン酸化膜４０が形成される。
【００４６】
次に、ゲート電極構造をマスクとし、シリコン酸化膜４０を通して、加速エネルギーが20KeVでドーズ量が1.8×1013/cm2のリン注入を行い、窒素雰囲気中で基板温度が1000℃で10秒間の熱処理を行い、図６に示す、ソース・ドレイン拡散層を構成するｎ型低濃度拡散層１９を形成する。次いで、加速エネルギーが7KeVでドーズ量が2×1013/cm2のシリコン注入を行い、窒素雰囲気中で基板温度が950℃で10秒間の熱処理を行う。この熱処理によって、空孔欠陥が残留するｎ型低濃度拡散層１９の応力集中部まで、注入されたシリコンを拡散させることが出来る。
【００４７】
本実施形態例によれば、ｎ型低濃度拡散層１９を形成するリン注入に後続する熱処理の後に、シリコン注入及び注入したシリコンを拡散させる熱処理を行うことによって、ｎ型低濃度拡散層１９の応力集中部に残留する空孔を注入されたシリコンで置換し、ダングリングボンドを減少させて、空孔欠陥に起因する接合リーク電流を低減させることが出来る。
【００４８】
なお、本実施形態例でもｎ型低濃度拡散層１９を形成するリン注入に後続する、リンを拡散させる熱処理を、第１実施形態例のように酸化性雰囲気中で行うと、接合リーク電流低減の効果がより顕著に得られる。
【００４９】
また、本実施形態例では、シリコン注入及び注入したシリコンを拡散させる熱処理に代えて、窒素注入及び注入した窒素を拡散させる熱処理を行っても、本実施形態例と比べて効果は小さくなるが同様の効果が得られる。また、本実施形態例では、シリコン又は窒素の注入と注入したシリコン又は窒素を拡散させる熱処理とを、図２（ｆ）を参照して説明した電界緩和層９１形成のためのリン注入後に行っても、本実施形態例と比べて効果は小さくなるが同様の効果が得られる。
【００５０】
本実施形態例の半導体装置の製造方法に従って半導体装置を製造し、実施例２とした。実施例２の半導体装置について10Kビット分の接合リーク電流と印加電圧との関係を調べたところ図７のようになった。測定は図４に示した測定と同様の条件で行った。また、情報保持時間を測定し、累積度数を集計したところ図８のようになった。これらの図中、グラフａが第１実施形態例で説明した比較例の半導体装置の特性を、グラフｂが実施例２の半導体装置の特性をそれぞれ示している。
【００５１】
図７から、実施例２の半導体装置では接合リーク電流が、比較例の半導体装置に対して約半減できていることが理解できる。図８から、実施例２の半導体装置では情報保持特性が、比較例及び実施例１の半導体装置と比較して向上していることが理解できる。
【００５２】
図９に、本実施形態例に係る半導体装置の製造方法において、シリコン注入の加速エネルギーを様々な値に変化させて半導体装置を製造した際の、10Kビット分の接合リーク電流と加速エネルギーとの関係を示す。測定は、ビット線１１を介して印加される印加電圧が2Vで、ｐ型チャネルドープ層１４を含むｐ型ウエル層１３に印加される基板電圧が−1Vで、基板温度が85℃の条件で行った。なお、加速エネルギーが0の点は、シリコン注入を行っていない場合を示している。
【００５３】
接合リーク電流は、加速エネルギーが大きくなり、注入されるシリコンの飛程が長くなるに従って増えている。特に、加速エネルギーが40KeV程度を超えると接合リーク電流が大きく増加していることが判る。40KeVは、注入されたシリコンの飛程が、ｎ型低濃度拡散層１９の厚さである100nm程度の1/2（50nm）となる加速エネルギーである。従って、接合リーク電流を低減するには、シリコン又は窒素をｎ型低濃度拡散層１９の厚みの1／2以下の深さ位置に注入する加速エネルギーで加速するのが望ましいと言える。
【００５４】
図１０に、本実施形態例に係る半導体装置の製造方法において、シリコン注入のドーズ量を様々な値に変化させて半導体装置を製造した際の、10Kビット分の接合リーク電流とドーズ量との関係を示す。測定は図９の測定と同様の条件で行った。ドーズ量が0の点は、シリコン注入を行っていない場合を示している。
【００５５】
接合リーク電流は、シリコン注入のドーズ量が1×1013/cm2程度を超えてから減少し初め、ドーズ量が1×1014/cm2を超えるとシリコンを注入しない場合よりも大きくなる。従って、接合リーク電流を低減する最適なシリコン注入のドーズ量の範囲は、1×1013/cm2〜1×1014/cm2であると言える。
【００５６】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明に係る半導体装置の製造方法は、上記実施形態例の構成にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施した半導体装置の製造方法も、本発明の範囲に含まれる。
【産業上の利用可能性】
【００５７】
本発明をＤＲＡＭの製造に適用すれば、ＤＲＡＭのメモリセルの情報保持特性が改善されるので、リフレッシュサイクルを長くして、充放電で消費される電力を低減できる。このように、本発明を適用して製造された半導体装置は消費電力を抑制できるので、本発明の特に好適な活用例として、携帯端末や高温動作装置に使用される半導体装置の製造を挙げることが出来る。
【図面の簡単な説明】
【００５８】
【図１】図１（ａ）〜（ｃ）はそれぞれ、第１実施形態例に係る半導体装置の製造方法の製造段階を示す断面図である。
【図２】図２（ｄ）〜（ｆ）はそれぞれ、第１実施形態例に係る半導体装置の製造方法の、図１に後続する製造段階を示す断面図である。
【図３】図３（ｇ）、（ｈ）はそれぞれ、第１実施形態例に係る半導体装置の製造方法の、図２に後続する製造段階を示す断面図である。
【図４】10Kビット分の接合リーク電流と印加電圧との関係を示すグラフである。
【図５】累積度数と規格化された情報保持時間との関係を示すグラフである。
【図６】第２実施形態例に係る半導体装置の製造方法の、一製造段階を示す断面図である。
【図７】10Kビット分の接合リーク電流と印加電圧との関係を示すグラフである。
【図８】累積度数と規格化された情報保持時間との関係を示すグラフである。
【図９】10Kビット分の接合リーク電流と加速エネルギーとの関係を示すグラフである。
【図１０】10Kビット分の接合リーク電流と加速エネルギーとの関係を示すグラフである。
【図１１】従来の半導体装置の構成を示す断面図である。
【図１２】空孔欠陥及びその近傍の原子結合を模式的に示す斜視図である。
【符号の説明】
【００５９】
１１：ビット線
１２：絶縁膜
１３：ｐ型ウエル層
１４：ｐ型チャネルドープ層
１５：プラグ
１６：ゲート電極
１７：ゲート絶縁膜
１８：サイドスペーサ
１９：ｎ型低濃度拡散層
２０：キャパシタ
２０Ａ：下部電極
２０Ｂ：容量膜
２０Ｃ：上部電極
２１：プラグ
２２：層間絶縁膜
２３：層間絶縁膜
２４：層間絶縁膜
３１：シリコン基板（半導体基板）
３２：ｎ型埋め込みウエル層
３３：シリコン酸化膜
３４：ゲート酸化膜
３５：多結晶シリコン膜
３６：タングステンシリサイド膜
３７：シリコン酸化膜
３８：シリコン窒化膜
３９：シリコン酸化膜
４０：シリコン酸化膜
４１：シリコン窒化膜（サイドスペーサ）
４２：シリコン酸化膜
４４：プラグ
４４ａ：プラグ形成用の穴
４５：シリコン酸化膜
５１：半導体装置
５２：ダングリングボンド
９１：電界緩和層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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