(57)【要約】【課題】安定したフレーム・リセット・パルス信号を生成する。【解決手段】  本発明のフレーム信号の位相調整器は、パラレル・クロックと基準信号とを入力する手段(22-4,22-1)と、基準信号からフレーム信号を生成する手段(22-1)と、フレーム信号の位相を調整する手段(22-3)と、パラレル・クロックと調整済フレーム信号とからパラレル・クロックで同期化された調整済フレーム信号を生成する手段(22-4)と、パラレル・クロックとパラレル・クロックで同期化された調整済フレーム信号とに基づいてフレーム・リセット・パルス信号を生成する手段(22-2)と、フレーム・リセット・パルス信号を出力する手段(22-2)とを備える。手段(22-4)は、セットアップ時間およびホールド時間を通して、フレーム信号が常にＨＩＧＨまたはＬＯＷになるように、フレーム信号の位相を調整する。【選択図】  図６
2005109712.tif 000002
【特許請求の範囲】
【請求項１】
フレーム信号の位相調整器であって、
ＳＤＩ映像信号とフレーム・リセット・パルス信号とを入力する手段と、前記ＳＤＩ映像信号からパラレル・クロックを生成する手段と、前記ＳＤＩ映像信号と前記パラレル・クロックとに基づいてパラレル・データを生成する手段と、前記フレーム・リセット・パルス信号を映像出力タイミングとして利用して前記パラレル・データを前記パラレル・クロックで出力する手段と、前記パラレル・クロックを出力する手段と、を備える第１手段（２１）と、
前記パラレル・クロックと基準信号とを入力する手段と、前記基準信号からフレーム信号を生成する手段と、前記フレーム信号の位相を調整する手段と、前記パラレル・クロックと前記調整済フレーム信号とから前記パラレル・クロックで同期化された調整済フレーム信号を生成する手段と、前記パラレル・クロックと前記パラレル・クロックで同期化された調整済フレーム信号とに基づいてフレーム・リセット・パルス信号を生成する手段と、前記フレーム・リセット・パルス信号を出力する手段と、を備える第２手段（２２）と、
を備えるフレーム信号の位相調整器。
【請求項２】
請求項１に記載のフレーム信号の位相調整器であって、
第２手段（２２）のフレーム信号の位相を調整する前記手段は、フレーム・リセット・パルス信号を生成する前記手段のセットアップ時間およびホールド時間を通して、フレーム信号が常にＨＩＧＨまたはＬＯＷになるように、フレーム信号の位相を調整し、
前記セットアップ時間は、パラレル・クロックがＬＯＷからＨＩＧＨへの立ち上がり時刻を基準として、その立ち上がり時刻よりも前の時刻から立ち上がり時刻までの所定の第１期間であり、
前記ホールド時間は、パラレル・クロックがＬＯＷからＨＩＧＨへの立ち上がり時刻を基準として、その立ち上がり時刻から、立ち上がり時刻よりも後の時刻までの所定の第２期間である、フレーム信号の位相調整器。
【請求項３】
請求項１に記載のフレーム信号の位相調整器であって、
第２手段（２２）のフレーム信号の位相を調整する前記手段は、フレーム信号がＨＩＧＨからＬＯＷに変化する又はＬＯＷからＨＩＧＨに変化する時刻が、安定領域に存在するように、フレーム信号の位相を調整し、
前記セットアップ時間は、パラレル・クロックがＬＯＷからＨＩＧＨへの立ち上がり時刻を基準として、その立ち上がり時刻よりも前の時刻から立ち上がり時刻までの所定の第１期間であり、
前記ホールド時間は、パラレル・クロックがＬＯＷからＨＩＧＨへの立ち上がり時刻を基準として、その立ち上がり時刻から、立ち上がり時刻よりも後の時刻までの所定の第２期間であり、
前記安定領域は、ホールド時間の終了時刻から、そのホールド時間に後続するセットアップ時間の開始時刻までの期間である、フレーム信号の位相調整器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、外部同期モードにおけるフレーム信号の位相を調整し、調整されたフレーム信号と映像信号のパラレル・クロック（ＰＣＬＫ）とからフレーム・リセット・パルス信号を発生する装置に関連し、より詳細には、そのフレーム・リセット・パルス信号に基づいてＳＤＩ（シリアル・デジタル・インターフェース）映像信号を波形表示する際、ジッタを回避する装置に関連する。
【背景技術】
【０００２】
図１は、外部の基準同期信号発生器からの基準信号（ＥＸＴ＿ＲＥＦ。一般に、ブラック・バースト（ＢＢ：Ｂｌａｃｋ  Ｂｕｒｓｔ）信号）で同期化された映像信号発生器からのＳＤＩ映像信号と基準信号（ＥＸＴ＿ＲＥＦ）とを入力する映像信号波形表示装置（例えば、ウェーブ・フォーム・モニタ）を表す。図１に示すように、ＳＤＩ映像信号波形表示装置２０は、外部同期モードで、即ち外部の基準信号（ＥＸＴ＿ＲＥＦ）に基づいて、ＳＤＩ映像信号発生器１２（例えば、ＶＴＲ、カメラ等）からのＳＤＩ映像信号を、波形表示する。また、ＳＤＩ映像信号波形表示装置２０は、ＳＤＩ映像信号発生器１２ＡからのＳＤＩ映像信号とＳＤＩ映像信号発生器１２ＢからのＳＤＩ映像信号とを入力し、いずれか一方のＳＤＩ映像信号を選択し、選択された映像信号を外部の基準信号（ＥＸＴ＿ＲＥＦ）に基づいて波形表示することができる。外部同期モードにおいて同一の基準信号（ＥＸＴ＿ＲＥＦ）を使用することにより、ＳＤＩ映像信号発生器１２ＡからのＳＤＩ映像信号（ターゲット信号）とＳＤＩ映像信号発生器１２ＢからのＳＤＩ映像信号（調整信号）との間の位相差を把握することができる。その後、この位相差を無くすように、たとえば、ＳＤＩ映像信号発生器１２Ｂの位相調整手段（図示せず）を用いて、ＳＤＩ映像信号発生器１２Ｂから出力されるＳＤＩ映像信号の位相を調整することができる。これにより、複数のＳＤＩ映像信号を編集することが可能となる。
【０００３】
以下に、ＳＤＩ映像信号波形表示装置２０の動作を簡潔に説明する。まず、波形表示装置２０の外部にある基準同期信号発生器１１は、基準信号（ＥＸＴ＿ＲＥＦ信号。アナログ方式）をＳＤＩ映像信号発生器１２Ａに出力する。ＳＤＩ映像信号発生器１２Ａは、基準信号に基づいて同期化されたＳＤＩ映像信号（デジタル方式）を生成してＳＤＩ映像信号波形表示装置２０に出力する一方、基準信号をそのままの状態でＳＤＩ映像信号発生器１２Ｂに出力する。映像信号発生器１２Ｂは、映像信号発生器１２Ａと同様に、ＳＤＩ映像信号（デジタル方式）を生成してＳＤＩ映像信号波形表示装置２０に出力する一方、基準信号（アナログ方式）をそのままの状態でＳＤＩ映像信号波形表示装置２０に出力する。
【０００４】
次に、ＳＤＩ映像信号波形表示装置２０は、入力したＳＤＩ映像信号のいずれか１つをユーザに選択させることができる。ユーザによって選択された映像信号は、ＳＤＩ映像信号処理部２１に入力される。ＳＤＩ映像信号処理部２１は、ＳＤＩ映像信号発生器１２からのＳＤＩ映像信号を入力し、ＳＤＩ映像信号からパラレル・クロック（ＰＣＬＫ）を生成する。ＳＤＩ映像信号処理部２１はさらに、ＳＤＩ映像信号とパラレル・クロック（ＰＣＬＫ）とに基づいてパラレル・データを生成する一方、パラレル・クロック（ＰＣＬＫ）を外部基準同期信号処理部２２に出力する。
【０００５】
外部基準同期信号処理部２２は、ＳＤＩ映像信号処理部２１からのパラレル・クロック（ＰＣＬＫ）と基準同期信号発生器１１（ＳＤＩ映像信号発生器１２Ｂ）から出力された基準信号（アナログ方式：ＥＸＴ＿ＲＥＦ）とを入力する。図２は、図１に示される外部基準同期信号処理部２２を具体化した一例（従来技術）を示す。図２に示すように、ＳＤＩ映像信号処理部２１からのパラレル・クロック（ＰＣＬＫ）は、外部基準同期信号処理部２２のフレーム・リセット・パルス発生回路２２−２に入力される。また、外部からの基準信号（ＥＸＴ＿ＲＥＦ）は、外部基準同期信号処理部２２の同期分離回路２２−１に入力される。同期分離回路２２−１は、基準信号（ＥＸＴ＿ＲＥＦ）からフレーム信号（ＦＲＭ）を生成し、そのフレーム信号（ＦＲＭ）をフレーム・リセット・パルス発生回路２２−２に出力する。フレーム・リセット・パルス発生回路２２−２は、パラレル・クロック（ＰＣＬＫ）とフレーム信号（ＦＲＭ）とからパラレル・クロックで同期化されたフレーム信号を生成し、パラレル・クロック（ＰＣＬＫ）とパラレル・クロックで同期化されたフレーム信号とに基づいてフレーム・リセット・パルス信号（ＦＲＭ＿ＲＥＳＥＴ）を生成し、そのフレーム・リセット・パルス信号をＳＤＩ映像信号処理部２１に出力する。
【０００６】
図１に戻り、ＳＤＩ映像信号処理部２１は、フレーム・リセット・パルス信号を映像出力タイミングとして利用し、パラレル・データをパラレル・クロック（ＰＣＬＫ）でＳＤＩ映像信号表示用処理部２３に出力する。
【０００７】
ＳＤＩ映像信号表示用処理部２３は、フレーム・リセット・パルス信号とパラレル・クロック（ＰＣＬＫ）で、パラレル・データを処理して、ＳＤＩ映像信号の波形表示用の波形信号データを生成する。ＳＤＩ映像信号表示用処理部２３が、その波形信号データを表示部２４（例えば、ディスプレイ）に出力することにより、ＳＤＩ映像信号は、表示部２４に波形表示される。また、ＳＤＩ映像信号表示用処理部２３は、パラレル・データを処理して、ＳＤＩ映像信号の映像表示用の映像信号データを生成することもできる。ユーザによってＳＤＩ映像信号の映像表示モードが選択された場合、ＳＤＩ映像信号表示用処理部２３が、その映像信号データを表示部２４に出力することにより、ＳＤＩ映像信号は、表示部２４に映像表示される。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述したように、図２に示す外部基準同期信号処理部２２のフレーム・リセット・パルス発生回路２２−２は、パラレル・クロック（ＰＣＬＫ）とフレーム信号（ＦＲＭ）とに基づいてフレーム・リセット・パルス信号（ＦＲＭ＿ＲＥＳＥＴ）を生成する。フレーム・リセット・パルス発生回路２２−２は、一般に、ＤタイプＦＦ（フリップ・フロップ）を用いて構成されており、そのＦＦには、フレーム・リセット・パルス信号を安定して生成するためのセットアップ時間（Ｔｓｕ）およびホールド時間（Ｔｈ）が存在する。
【０００９】
図３は、セットアップ時間（Ｔｓｕ）およびホールド時間（Ｔｈ）を説明するための図である。図３に示すように、セットアップ時間（Ｔｓｕ）は、パラレル・クロック（ＰＣＬＫ）がＬＯＷ（０）からＨＩＧＨ（１）への立ち上がり時刻を基準として、その立ち上がり時刻よりも前の時刻から立ち上がり時刻までの所定の期間（例えば、４ｎｓ）である。ホールド時間（Ｔｈ）は、パラレル・クロックがＬＯＷからＨＩＧＨへの立ち上がり時刻を基準として、その立ち上がり時刻から、立ち上がり時刻よりも後の時刻までの所定の期間（例えば、２ｎｓ）である。
【００１０】
図３に示すように、１組のセットアップ時間（Ｔｓｕ）およびホールド時間（Ｔｈ）を通して、例えば、フレーム信号（ＦＲＭ）が常にＨＩＧＨ（１）である場合（矢印３０）、あるいは、フレーム信号（ＦＲＭ）が常にＬＯＷ（０）である場合（矢印３１）、フレーム・リセット・パルス発生回路２２−２は、安定したフレーム・リセット・パルス信号を生成することができる。しかしながら、１組のセットアップ時間（Ｔｓｕ）およびホールド時間（Ｔｈ）を通して、例えば、フレーム信号（ＦＲＭ）がＨＩＧＨ（１）からＬＯＷ（０）に変化する場合（矢印３２）、あるいは、フレーム信号（ＦＲＭ）がＬＯＷ（０）からＨＩＧＨ（１）に変化する場合（矢印３３）、フレーム・リセット・パルス発生回路２２−２は、不安定なフレーム・リセット・パルス信号を生成してしまう。
【００１１】
図４（ａ）は、定常的に安定したフレーム・リセット・パルス信号に基づいて波形表示されるＳＤＩ映像信号波形を表し、図４（ｂ）は、不安定なフレーム・リセット・パルス信号と安定したフレーム・リセット・パルス信号と含むフレーム・リセット・パルス信号に基づいて波形表示されるＳＤＩ映像信号波形を表す。
【００１２】
すべての組のセットアップ時間（Ｔｓｕ）およびホールド時間（Ｔｈ）を通して、フレーム信号（ＦＲＭ）が常にＨＩＧＨまたはＬＯＷである場合、図４（ａ）に示すように、ＳＤＩ映像信号は、正常に波形表示される。
【００１３】
しかしながら、一部の組のセットアップ時間（Ｔｓｕ）およびホールド時間（Ｔｈ）を通して、フレーム信号（ＦＲＭ）が常にＨＩＧＨまたはＬＯＷでない場合、図４（ｂ）に示すように、ＳＤＩ映像信号は、非正常な波形（矢印４０）と正常な波形とで表示される。即ち、一部の組のセットアップ時間（Ｔｓｕ）およびホールド時間（Ｔｈ）を通して、フレーム信号（ＦＲＭ）が、ＬＯＷからＨＩＧＨに変化し、または、ＨＩＧＨからＬＯＷに変化する場合、そのセットアップ時間（Ｔｓｕ）またはホールド時間（Ｔｈ）に対応するフレーム・リセット・パルス信号は、不安定な信号となってしまう。その結果、左または右に１ドットだけ移動するＳＤＩ映像信号の波形（矢印４０）が、表示される。そのため、非正常な波形と正常な波形とが交互に波形表示され、ＳＤＩ映像信号の波形は、ジッタしているようにユーザに観測される。このような状況では、ＳＤＩ映像信号発生器１２ＡからのＳＤＩ映像信号とＳＤＩ映像信号発生器１２ＢからのＳＤＩ映像信号との間の位相差を正確に把握することができない。
【００１４】
本発明の目的は、パラレル・クロック（ＰＣＬＫ）とフレーム信号（ＦＲＭ）との間の位相関係を適切に調整することである。
本発明のもう１つの目的は、安定したフレーム・リセット・パルス信号を生成することである。
【００１５】
本発明のさらなる目的は、映像信号を波形表示する際のジッタを回避する装置を提供することである。
本発明の他の目的は、以下に説明する発明の実施形態を参照することによって、明らかになるであろう。
【課題を解決するための手段】
【００１６】
本発明のフレーム信号の位相調整器は、ＳＤＩ映像信号とフレーム・リセット・パルス信号とを入力する手段と、前記ＳＤＩ映像信号からパラレル・クロックを生成する手段と、前記ＳＤＩ映像信号と前記パラレル・クロックとに基づいてパラレル・データを生成する手段と、前記フレーム・リセット・パルス信号を映像出力タイミングとして利用して前記パラレル・データを前記パラレル・クロックで出力する手段と、前記パラレル・クロックを出力する手段と、を備える第１手段（２１）と、前記パラレル・クロックと基準信号とを入力する手段と、前記基準信号からフレーム信号を生成する手段と、前記フレーム信号の位相を調整する手段と、前記パラレル・クロックと前記調整済フレーム信号とから前記パラレル・クロックで同期化された調整済フレーム信号を生成する手段と、前記パラレル・クロックと前記パラレル・クロックで同期化された調整済フレーム信号とに基づいてフレーム・リセット・パルス信号を生成する手段と、前記フレーム・リセット・パルス信号を出力する手段と、を備える第２手段（２２）と、を備える。
【００１７】
第２手段（２２）のフレーム信号の位相を調整する前記手段は、フレーム・リセット・パルス信号を生成する前記手段のセットアップ時間およびホールド時間を通して、フレーム信号が常にＨＩＧＨまたはＬＯＷになるように、フレーム信号の位相を調整する。より具体的には、第２手段（２２）のフレーム信号の位相を調整する前記手段は、フレーム信号がＨＩＧＨからＬＯＷに変化する又はＬＯＷからＨＩＧＨに変化する時刻が、安定領域に存在するように、フレーム信号の位相を調整する。
【００１８】
前記セットアップ時間は、パラレル・クロックがＬＯＷからＨＩＧＨへの立ち上がり時刻を基準として、その立ち上がり時刻よりも前の時刻から立ち上がり時刻までの所定の第１期間であり、前記ホールド時間は、パラレル・クロックがＬＯＷからＨＩＧＨへの立ち上がり時刻を基準として、その立ち上がり時刻から、立ち上がり時刻よりも後の時刻までの所定の第２期間であり、前記安定領域は、ホールド時間の終了時刻から、そのホールド時間に後続するセットアップ時間の開始時刻までの期間である。
【発明を実施するための最良の形態】
【００１９】
以下に、本発明の実施形態を、図面を参照しながら説明する。
図５は、安定領域と不安定領域とを説明するための図である。図５に示すように、すべての組のセットアップ時間およびホールド時間を通して、フレーム信号を常にＨＩＧＨまたはＬＯＷにさせるためには、フレーム信号がＨＩＧＨからＬＯＷに変化する時刻、あるいは、フレーム信号がＬＯＷからＨＩＧＨに変化する時刻は、１組のセットアップ時間およびホールド時間ともう１組のセットアップ時間およびホールド時間との間にある安定領域に存在すればよい。即ち、フレーム信号がＨＩＧＨからＬＯＷに（あるいはＬＯＷからＨＩＧＨに）変化する時刻が、安定領域（ホールド時間の終了時刻から、そのホールド時間に後続するセットアップ時間の開始時刻までの期間）に存在すればよい。
【００２０】
図６は、図１に示される外部基準同期信号処理部２２を具体化した一例（本発明）を示す。図２に示される同期信号処理部（従来技術）と比較すると、本発明に従う外部基準同期信号処理部２２はさらに、可変遅延回路２２−３と位置状態信号および同期化遅延フレーム信号生成回路２２−４とを備えている。また、本発明に従うＣＰＵ２５は、従来技術に従うＣＰＵと比べて、フレーム信号の位置状態を判定する機能とフレーム信号の遅延量を調整する機能とをさらに備えている。なお、図６に示すフレーム・リセット・発生回路２２−２は、その内部でパラレル・クロック（ＰＣＬＫ）とフレーム信号（ＦＲＭ）とからパラレル・クロックで同期化されたフレーム信号を生成せず、パラレル・クロックで同期化されたフレーム信号の代わりに、パラレル・クロックで同期化された遅延フレーム信号（ＳＹＮＣ＿Ｄ＿ＦＲＭ）を利用する。
【００２１】
外部基準同期信号処理部２２の可変遅延回路２２−３は、同期分離回路２２−１からのフレーム信号（ＦＲＭ）とＣＰＵ２５からの遅延量選択信号（ＳＥＬＥＣＴ）とを入力し、フレーム信号（ＦＲＭ）の位相を調整する。図７は、図６に示される可変遅延回路２２−３を具体化した一例（本発明）を示す。図７に示すように、同期分離回路２２−１からのフレーム信号（ＦＲＭ）は、第１ユニットの遅延回路（ＤＬＹ１）と第１セレクタとに入力される。第１ユニットの遅延回路（ＤＬＹ１）に入力されたフレーム信号（ＦＲＭ）の位相は、その遅延回路の遅延時間だけ遅延させられる。
【００２２】
この遅延時間は、外部基準同期信号処理部２２に入力されるパラレル・クロック（ＰＣＬＫ：図６又は図１を参照）の周期に依存し、また、パラレル・クロックの周期は、ＳＤＩ映像信号処理部２１に入力されるＳＤＩ映像信号（図１を参照）の種類に依存する。ＳＤＩ映像信号の種類が、ＨＤ−ＳＤＩ（高精細度シリアル・デジタル・インターフェース）映像信号の場合、パラレル・クロックの周期は、１３．５ｎｓである。従って、図７中の遅延回路（ＤＬＹ１〜ＤＬＹｍ）の遅延時間は、パラレル・クロックの周期（１３．５ｎｓ）よりも短い時間であって、例えば、その周期の約１０分の１である１．３ｎｓとする。また、第１ユニット又は第２ユニットの遅延回路（ＤＬＹ１〜ＤＬＹｍ）の仮の総遅延量は、例えば、パラレル・クロックの周期（１３．５ｎｓ）の１．５倍とする。即ち、遅延回路の遅延時間が１．３ｎｓであり、遅延回路（ＤＬＹ１〜ＤＬＹｍ）の仮の総遅延量が２０．２５ｎｓ（１３．５ｎｓ×１．５）の場合、第１ユニットおよび第２ユニットのそれぞれの遅延回路（ＤＬＹ１〜ＤＬＹｍ）の総数（ｍ）は、１６である（２０．２５ｎｓ／１．３ｎｓ＝１５．５８）。遅延回路（ＤＬＹ１〜ＤＬＹ１６）の真の総遅延量は、２０．８ｎｓ（１．３ｎｓ×１６）となる。
【００２３】
従って、例えば、第１ユニットの遅延回路（ＤＬＹ１）に入力されたフレーム信号（ＦＲＭ）の位相は、その遅延回路の遅延時間（１．３ｎｓ）だけ遅延させられる。同期分離回路２２−１からのフレーム信号（ＦＲＭ）と比べて１．３ｎｓだけ遅延させられたフレーム信号は、図７に示すように、第１ユニットの遅延回路（ＤＬＹ２）と第１セレクタとに入力される。第１ユニットの遅延回路（ＤＬＹ２）に入力されたフレーム信号（ＦＲＭ）の位相は、その遅延回路の遅延時間（１．３ｎｓ）だけ遅延させられる。このようにして、フレーム信号は、遅延時間（１．３ｎｓ）単位で遅延させられ、合計１７個のフレーム信号が、第１セレクタに入力される。即ち、１．３ｎｓの遅延間隔を有する合計１７個のフレーム信号が、第１ユニットの遅延回路（ＤＬＹ１〜ＤＬＹ１６）によって、生成され、また、第１セレクタに入力されるフレーム信号の中から所望のフレーム信号を選択することによって、同期分離回路２２−１からのフレーム信号の位相を、調整することができる。初期値として、第１セレクタに入力される遅延フレーム信号の総数（１７）の中央値（９）に対応する遅延フレーム信号（上から８番目の遅延回路（ＤＬＹ８）から出力される遅延フレーム信号）が、所望のフレーム信号として選択される。言い換えれば、ＣＰＵ２５は、第１セレクタに遅延フレーム信号の総数（１７）の中央値（９）に対応する遅延フレーム信号を選択させるような選択信号（ＳＥＬＥＣＴ）を、初期値として出力する。
【００２４】
第１セレクタからの遅延させられたフレーム信号（上から８番目の遅延回路（ＤＬＹ８）から出力される遅延フレーム信号）は、第２ユニットの遅延回路（ＤＬＹ１）と第２セレクタとに入力される。第２ユニットの遅延回路（ＤＬＹ１）に入力されたフレーム信号の位相は、その遅延回路の遅延時間（１．３ｎｓ）だけ遅延させられる。第１ユニットの遅延回路（ＤＬＹ１〜ＤＬＹ１６）と同様に、第２ユニットの遅延回路（ＤＬＹ１〜ＤＬＹ１６）によって、フレーム信号は、遅延時間（１．３ｎｓ）単位で遅延させられ、合計１７個のフレーム信号が、第２セレクタに入力される。第２セレクタに入力されるフレーム信号の中から所望のフレーム信号を選択することによって、第１セレクタからのフレーム信号の位相を、調整することができる。初期値として、第２セレクタに入力される遅延フレーム信号の総数（１７）の中央値（９）に対応する遅延フレーム信号（上から８番目の遅延回路（ＤＬＹ８）から出力される遅延フレーム信号）が、所望のフレーム信号として選択される。言い換えれば、ＣＰＵ２５は、第２セレクタに遅延フレーム信号の総数（１７）の中央値（９）に対応する遅延フレーム信号を選択させるような選択信号（ＳＥＬＥＣＴ）を、初期値として出力する。このようにして、可変遅延回路２２−３は、同期分離回路２２−１からのフレーム信号（ＦＲＭ）に対して、２０．８ｎｓ（＝１．３ｎｓ×（８＋８））の総遅延量を有する遅延フレーム信号（Ｄ＿ＦＲＭ）を出力する。
【００２５】
図６に戻り、外部基準同期信号処理部２２の回路２２−４は、可変遅延回路２２−３からの遅延フレーム信号（Ｄ＿ＦＲＭ）とＳＤＩ映像信号処理部２１からのパラレル・クロック（ＰＣＬＫ：図１を参照）とを入力し、遅延フレーム信号（Ｄ＿ＦＲＭ）のＨＩＧＨからＬＯＷに変化する時刻がパラレル・クロック（ＰＣＬＫ）のＬＯＷからＨＩＧＨに立ち上がる時刻を基準としてどこに位置するのかを表す位置状態信号（Ｄ＿ＦＲＭ＿ＳＴＡＴＵＳ）を生成する。回路２２−４はさらに、パラレル・クロック（ＰＣＬＫ）で同期化された遅延フレーム信号（ＳＹＮＣ＿Ｄ＿ＦＲＭ）を生成する。図８は、図６に示される位置状態信号および同期化遅延フレーム信号発生回路２２−４を具体化した一例（本発明）を示す。
【００２６】
図８に示すように、ＳＤＩ映像信号処理部２１からのパラレル・クロック（ＰＣＬＫ）は、遅延回路（ＤＬＹ１）と、ＤタイプＦＦ（フリップ・フロップ）のそれぞれと、イネーブル機能付きのＤタイプＦＦ（フリップ・フロップ）のそれぞれと、に入力される。遅延回路（ＤＬＹ１）に入力されたパラレル・クロック（ＰＣＬＫ）の位相は、その遅延回路の遅延時間だけ遅延させられる。この遅延時間は、パラレル・クロックの周期（１３．５ｎｓ）における遅延フレーム信号（Ｄ＿ＦＲＭ）のサンプリング数に依存する。従って、サンプリング数を、例えば１０とする場合、図８中の遅延回路（ＤＬＹ１〜ＤＬＹｎ）の遅延時間は、パラレル・クロックの周期（１３．５ｎｓ）の約１０分の１である１．３ｎｓとする。また、遅延回路（ＤＬＹ１〜ＤＬＹｎ）の総数ｎは、９（サンプリング数−１）である。このようにして、パラレル・クロック（ＰＣＬＫ）は、遅延時間（１．３ｎｓ）単位で遅延させられ、合計１０個のパラレル・クロック（ＰＣＬＫ）が、第１ユニットの１０個のＤタイプＦＦに入力される。
【００２７】
また、図８に示すように、可変遅延器２２−３からの遅延フレーム信号（Ｄ＿ＦＲＭ）は、ＮＯＴ回路と第１ユニットの１０個のＤタイプＦＦとに入力される。第１ユニットの１０個のＤタイプＦＦの出力信号は、第２ユニットの１０個のＤタイプＦＦに入力される。第２ユニットの１０個のＤタイプＦＦの出力信号は、第３ユニットの１０個のイネーブル機能付きのＤタイプＦＦに入力される。なお、第１ユニットの最上部のＤタイプＦＦの出力信号は、パラレル・クロック（ＰＣＬＫ）で同期化された遅延フレーム信号（ＳＹＮＣ＿Ｄ＿ＦＲＭ）であり、ＡＮＤ回路とフレーム・リセット・パルス発生回路２２−２（図６参照）とに入力される。
【００２８】
ＮＯＴ回路の出力信号は、ＡＭＤ回路に入力される。ＡＮＤ回路の出力信号は、ＡＮＤ回路のＤタイプＦＦに入力される。そのＤタイプＦＦの出力信号は、第３ユニットの１０個のイネーブル機能付きのＤタイプＦＦに、イネーブル信号として入力される。
【００２９】
図９は、回路２２−３から回路２２−４に入力された遅延フレーム信号（Ｄ＿ＦＲＭ）と、図８に示す回路２２−４中の第１ユニットの１０個のＤタイプＦＦの出力信号（ＤＦＦ００〜ＤＦＦ０９）と、映像信号処理部２１から回路２２−４に入力されたパラレル・クロック（ＰＣＬＫ）と、図８に示す回路２２−４中の遅延回路（ＤＬＹ１〜ＤＬＹｎ）から出力されるパラレル・クロック（ＰＣＬＫ＿ｄｌｙ１〜ＰＣＬＫ＿ｄｌｙ９）とを表す。図８に示す回路２２−４の第３ユニットの１０個のイネーブル機能付きのＤタイプＦＦの出力は、図９に示す遅延フレーム信号（Ｄ＿ＦＲＭ）の位置情報を表す。即ち、第３ユニットの最上部のイネーブル機能付きのＤタイプＦＦの出力は、ＨＩＧＨ（パラレル・クロック（ＰＣＬＫ）のＬＯＷからＨＩＧＨに立ち上がる時刻の遅延フレーム信号（Ｄ＿ＦＲＭ）の状態）を表す。第３ユニットの２番目のイネーブル機能付きのＤタイプＦＦの出力は、ＨＩＧＨ（パラレル・クロック（ＰＣＬＫ）のＬＯＷからＨＩＧＨに立ち上がる時刻から１．３ｎｓ経過した時の遅延フレーム信号（Ｄ＿ＦＲＭ）の状態）を表す。同様にして、第３ユニットの３番目のイネーブル機能付きのＤタイプＦＦの出力は、ＨＩＧＨを表し、４番目のイネーブル機能付きのＤタイプＦＦの出力は、ＨＩＧＨを表し、５番目〜１０番目のイネーブル機能付きのＤタイプＦＦの出力は、ＬＯＷを表す。このようにして、図８に示す構成を備える回路２２−４は、遅延フレーム信号（Ｄ＿ＦＲＭ）のＨＩＧＨからＬＯＷに変化する時刻がパラレル・クロック（ＰＣＬＫ）のＬＯＷからＨＩＧＨに立ち上がる時刻を基準としてどこに位置するのかを表す位置状態信号（Ｄ＿ＦＲＭ＿ＳＴＡＴＵＳ）を生成することができる。
【００３０】
ＣＰＵ２５は、位置状態信号（Ｄ＿ＦＲＭ＿ＳＴＡＴＵＳ）を入力し、遅延フレーム信号（Ｄ＿ＦＲＭ）のＨＩＧＨからＬＯＷに変化する時刻がパラレル・クロック（ＰＣＬＫ）のＬＯＷからＨＩＧＨに立ち上がる時刻を基準としてどこに位置するのかを判定する。可変遅延回路２２−３から出力される遅延フレーム信号（Ｄ＿ＦＲＭ）と映像信号処理部２２から出力されるパラレル・クロック（ＰＣＬＫ）との間の位相差が、図９に示すような関係にある場合、ＣＰＵ２５は、遅延フレーム信号（Ｄ＿ＦＲＭ）のＨＩＧＨからＬＯＷに変化する時刻がパラレル・クロック（ＰＣＬＫ）のＬＯＷからＨＩＧＨに立ち上がる時刻から５．２ｎｓ（１．３ｎｓ×４）だけ経過していると判定する。即ち、ＣＰＵ２５は、経過時刻が５．２ｎｓであると判定する。
【００３１】
次に、ＣＰＵ２５は、経過時刻（遅延フレーム信号（Ｄ＿ＦＲＭ）のＨＩＧＨからＬＯＷに変化する時刻とパラレル・クロック（ＰＣＬＫ）のＬＯＷからＨＩＧＨに立ち上がる時刻との差）が安定領域に存在しているのかを判定する。図５に示すように、安定領域は、ホールド時間の終了時刻から、そのホールド時間に後続するセットアップ時間の開始時刻までの期間である。ホールド時間（Ｔｈ）が２．０ｎｓであり、パラレル・クロック（ＰＣＬＫ）の周期が１３．５ｎｓであり、セットアップ時間（Ｔｓｕ）が４．０ｎｓである場合、安定領域は、２．０ｎｓから９．５ｎｓ（１３．５ｎｓ−４．０ｎｓ）までの期間である。図９に示す例において、経過時刻（５．２ｎｓ）が安定領域（２．０ｎｓから９．５ｎｓ）内にあるので、ＣＰＵ２５は、経過時刻が安定領域に存在していると判定する。経過時刻が安定領域に存在する場合、安定したフレーム・リセット・パルス信号を生成することができるので、ＣＰＵ２５は、選択信号（ＳＥＬＥＣＴ）の初期値を変更する必要はない。しかしながら、セットアップ時間（Ｔｓｕ）およびホールド時間（Ｔｈ）のそれぞれは、フレーム・リセット・パルス発生回路２２−２（ＤタイプＦＦ（フリップ・フロップ）の温度に依存する。その結果、経過時刻が安定領域に存在する場合であっても、温度変化などにより、経過時刻が不安定領域へと移行してしまう場合もある。そこで、好ましくは、セットアップ時間（Ｔｓｕ）およびホールド時間（Ｔｈ）の変動による影響を最小にするために、ＣＰＵ２５は、経過時刻（５．２ｎｓ）を安定領域の中央（９．５ｎｓ−２．０ｎｓ＝７．５ｎｓ）に近づける。従って、ＣＰＵ２５は、第１セレクタに遅延フレーム信号の総数（１７）の中央値（９）に２を加算した値（１１）に対応する遅延フレーム信号を選択させるような選択信号（ＳＥＬＥＣＴ）を、キャリブレーション値として出力する。これにより、可変遅延回路２２−３から出力される遅延フレーム信号（Ｄ＿ＦＲＭ）の位相は、２．０ｎｓだけさらに遅延させられ、その結果、パラレル・クロック（ＰＣＬＫ）に対する遅延フレーム信号（Ｄ＿ＦＲＭ）の経過時刻は、５．２ｎｓから７．２ｎｓになる。このようにして、セットアップ時間（Ｔｓｕ）およびホールド時間（Ｔｈ）の変動による影響を最小にすることができる。
【００３２】
その後も、ＣＰＵ２５は、位置状態信号（Ｄ＿ＦＲＭ＿ＳＴＡＴＵＳ）から、遅延フレーム信号（Ｄ＿ＦＲＭ）のＨＩＧＨからＬＯＷに変化する時刻がパラレル・クロック（ＰＣＬＫ）のＬＯＷからＨＩＧＨに立ち上がる時刻を基準としてどこに位置するのかを判定し、経過時刻（遅延フレーム信号（Ｄ＿ＦＲＭ）のＨＩＧＨからＬＯＷに変化する時刻とパラレル・クロック（ＰＣＬＫ）のＬＯＷからＨＩＧＨに立ち上がる時刻との差）が安定領域に存在しているのかを判定し続ける。一旦、経過時刻（５．２ｎｓ）を安定領域の中央（９．５ｎｓ−２．０ｎｓ＝７．５ｎｓ）に近づけたとしても、温度変化などにより、経過時刻が不安定領域へ近づいてしまう場合もある。即ち、経過時刻が、安定領域の一端２．０ｎｓ又は他端９．５ｎｓに近づいてしまう場合もある。そこで、経過時刻を安定領域の中央（９．５ｎｓ−２．０ｎｓ＝７．５ｎｓ）に近づける。従って、経過時刻が不安定領域へ近づいた場合、ＣＰＵ２５は、経過時刻を安定領域に近づけるように第２セレクタの選択信号（ＳＥＬＥＣＴ）を制御する。
【００３３】
なお、図７に示す可変遅延回路２２−３の第２ユニットの遅延回路（ＤＬＹ１〜ＤＬＹｍ）および第２セレクタを省略し、且つ第１セレクタからの出力を遅延フレーム信号（Ｄ＿ＦＲＭ）として用いてもよい。
【００３４】
図６に戻り、フレーム・リセット・パルス発生回路２２−２は、パラレル・クロック（ＰＣＬＫ）とパラレル・クロックで同期化された遅延フレーム信号（ＳＹＮＣ＿Ｄ＿ＦＲＭ）とに基づいてフレーム・リセット・パルス信号（ＦＲＭ＿ＲＥＳＥＴ）を生成し、そのフレーム・リセット・パルス信号をＳＤＩ映像信号処理部２１に出力する。
【００３５】
図１０は、図６に示される位置状態信号および同期化遅延フレーム信号発生回路２２−４を具体化したもう１つの例（本発明）を示す。図８に示す回路２２−４のＮＯＴ回路は、遅延フレーム信号（Ｄ＿ＦＲＭ）を入力して、その信号の反転信号をＡＮＤ回路に出力する一方、図１０の回路２２−４ｂのＮＯＴ回路は、同期化された遅延フレーム信号（ＳＹＮＣ＿Ｄ＿ＦＲＭ）を入力して、その信号の反転信号をＡＮＤ回路に出力する。このよう構成することにより、図１０に示す構成を備える回路２２−４ｂは、遅延フレーム信号（Ｄ＿ＦＲＭ）の「ＬＯＷ」からＨＩＧＨに変化する時刻がパラレル・クロック（ＰＣＬＫ）のＬＯＷからＨＩＧＨに立ち上がる時刻を基準としてどこに位置するのかを表す位置状態信号（Ｄ＿ＦＲＭ＿ＳＴＡＴＵＳ）を生成することができる。従って、ＣＰＵ２５は、フレーム信号が「ＬＯＷ」から「ＨＩＧＨ」に変化する時刻が、安定領域に存在するように、選択信号（ＳＥＬＥＣＴ）を制御する。
【００３６】
（位相差測定モード）
図１に示すように、外部同期モードにおいて同一の基準信号（ＥＸＴ＿ＲＥＦ）を使用することにより、ＳＤＩ映像信号発生器１２ＡからのＳＤＩ映像信号とＳＤＩ映像信号発生器１２ＢからのＳＤＩ映像信号との間の位相差を把握することができる。この位相差を表示部２４に視覚化するために、ＣＰＵ２５は、位相差測定モードを備える。この位相差測定モードがユーザによって選択されると、ＳＤＩ映像信号発生器１２ＡからのＳＤＩ映像信号（ターゲット信号）は、ＳＤＩ映像信号処理部２１に入力される。ＳＤＩ映像信号処理部２１において、入力されたＳＤＩ映像信号からパラレル・クロック（ＰＣＬＫ）が生成される。このパラレル・クロック（ＰＣＬＫ）は、外部基準同期信号処理部２２に入力される。同期信号処理部２２は、図６に示す構成を備える。ＣＰＵ２５は、上述のように、初期値の選択信号（ＳＥＬＥＣＴ）を出力し、その後、キャリブレーション値の選択信号を出力する。上述の動作と異なり、ＣＰＵ２５は、キャリブレーション値の選択信号を出力した時点で、選択信号（ＳＥＬＥＣＴ）を固定する。即ち、経過時刻が不安定領域へ近づいた場合であっても、ＣＰＵ２５は、経過時刻を安定領域に近づけるように第２セレクタの選択信号（ＳＥＬＥＣＴ）を制御しない。ＣＰＵ２５はさらに、遅延フレーム信号（Ｄ＿ＦＲＭ）のＨＩＧＨからＬＯＷに変化する時刻がパラレル・クロック（ＰＣＬＫ）のＬＯＷからＨＩＧＨに立ち上がる時刻を基準としてどこに位置するのかを表す位置状態信号（Ｄ＿ＦＲＭ＿ＳＴＡＴＵＳ）を表示部２４に視覚化させる（図１１（ａ）参照）。ＣＰＵ２５は、安定領域の範囲１２０を表示部２４に視覚化させることもできる。
【００３７】
ＳＤＩ映像信号波形装置２０への入力が、ＳＤＩ映像信号発生器１２ＡのＳＤＩ映像信号（ターゲット信号）からＳＤＩ映像信号発生器１２ＢのＳＤＩ映像信号（調整信号）にユーザによって切り替えられる。そのとき、ＣＰＵ２５は、ＳＤＩ映像信号発生器１２Ａに関する位置状態信号（Ｄ＿ＦＲＭ＿ＳＴＡＴＵＳ）を例えばメモリ（図示せず）に記憶する。その後、ＳＤＩ映像信号発生器１２ＢからのＳＤＩ映像信号（調整信号）は、ＳＤＩ映像信号処理部２１に入力される。ＣＰＵ２５は、ＳＤＩ映像信号発生器１２Ｂに関する位置状態信号（Ｄ＿ＦＲＭ＿ＳＴＡＴＵＳ）を表示部２４に視覚化させる（図１１（ｂ）参照）。このとき、ＣＰＵ２５は、経過時刻が不安定領域に存在すれば、映像信号発生器１２Ｂに関する位置状態信号（Ｄ＿ＦＲＭ＿ＳＴＡＴＵＳ）のＨＩＧＨ状態を赤色で表示させる。或いは、ＣＰＵ２５は、経過時刻が安定領域に存在すれば、映像信号発生器１２Ｂに関する位置状態信号（Ｄ＿ＦＲＭ＿ＳＴＡＴＵＳ）のＨＩＧＨ状態を緑色で表示させる。図１１（ｂ）に示すように、ＳＤＩ映像信号発生器１２Ａに関する位置状態信号（Ａｃｈ）とＳＤＩ映像信号発生器１２Ｂに関する位置状態信号（Ｂｃｈ）とを表示することにより、ユーザは、ＳＤＩ映像信号発生器１２ＡからのＳＤＩ映像信号とＳＤＩ映像信号発生器１２ＢからのＳＤＩ映像信号との間の位相差を、パラレル・クロック（ＰＣＬＫ）以下の分解能で、把握することができる。例えば、ＳＤＩ映像信号発生器１２Ｂの位相調整手段（図示せず）を用いて、ＳＤＩ映像信号発生器１２Ｂから出力されるＳＤＩ映像信号の位相を調整し、ＳＤＩ映像信号発生器１２Ａに関する位置状態信号（Ａｃｈ）のＨＩＧＨ状態の数とＳＤＩ映像信号発生器１２Ｂに関する位置状態信号（Ｂｃｈ）のＨＩＧＨ状態の数とが同じであれば、ユーザは、ＳＤＩ映像信号発生器１２ＡのＳＤＩ映像信号（ターゲット信号）とＳＤＩ映像信号発生器１２ＢのＳＤＩ映像信号（調整信号）との間の位相差がなくなったと認識することができる。
【００３８】
図１２は、ＳＤＩ映像信号発生器１２ＡからのＳＤＩ映像信号とＳＤＩ映像信号発生器１２ＢからのＳＤＩ映像信号とが、ともにＡｃｈから入力される例を示す。ＣＰＵ２５は、キャリブレーション値の選択信号を出力した時点で、選択信号（ＳＥＬＥＣＴ）を固定する。ＣＰＵ２５は、ターゲット信号（映像信号発生器１２ＡからのＳＤＩ映像信号）に関する位置状態信号（Ｄ＿ＦＲＭ＿ＳＴＡＴＵＳ）を表示部２４に視覚化させる（図１３（ａ）参照）。その後、ＣＰＵ２５は、表示部２４にストアボタン（図示せず）を表示させる。ユーザによってストアボタンがタッチされると、ＣＰＵ２５は、映像信号発生器１２Ａに関する位置状態信号（Ｄ＿ＦＲＭ＿ＳＴＡＴＵＳ）を例えばメモリ（図示せず）に記憶する。その後、ユーザによって、ＳＤＩ映像信号発生器１２ＡのＳＤＩ映像信号（ターゲット信号）の代わりにＳＤＩ映像信号発生器１２ＢのＳＤＩ映像信号（調整信号）が、映像信号波形装置２０のＡｃｈに入力される。ＳＤＩ映像信号発生器１２ＢからのＳＤＩ映像信号（調整信号）は、ＳＤＩ映像信号処理部２１に入力される。ＣＰＵ２５は、ＳＤＩ映像信号発生器１２Ｂに関する位置状態信号（Ｄ＿ＦＲＭ＿ＳＴＡＴＵＳ）を表示部２４に視覚化させる（図１３（ｂ）参照）。
【図面の簡単な説明】
【００３９】
【図１】ＳＤＩ映像信号発生器からのＳＤＩ映像信号と外部の基準同期信号発生器からの同期化するための基準信号とを入力するＳＤＩ映像信号波形表示装置を表す。
【図２】図１に示される外部基準同期信号処理部２２を具体化した一例（従来技術）を示す。
【図３】セットアップ時間（Ｔｓｕ）およびホールド時間（Ｔｈ）を説明するための図である。
【図４】図４（ａ）は、定常的に安定したフレーム・リセット・パルス信号に基づいて波形表示されるＳＤＩ映像信号波形を表し、図４（ｂ）は、不安定なフレーム・リセット・パルス信号と安定したフレーム・リセット・パルス信号と含むフレーム・リセット・パルス信号に基づいて波形表示されるＳＤＩ映像信号波形を表す。
【図５】安定領域と不安定領域とを説明するための図である。
【図６】図１に示される外部基準同期信号処理部２２を具体化した一例（本発明）を示す。
【図７】図６に示される可変遅延回路２２−３を具体化した一例（本発明）を示す。
【図８】図６に示される位置状態信号および同期化遅延フレーム信号発生回路２２−４を具体化した一例（本発明）を示す。
【図９】回路２２−３から回路２２−４に入力された遅延フレーム信号（Ｄ＿ＦＲＭ）と、図８に示す回路２２−４中の第１ユニットの１０個のＤタイプＦＦの出力信号（ＤＦＦ００〜ＤＦＦ０９）と、映像信号処理部２１から回路２２−４に入力されたパラレル・クロック（ＰＣＬＫ）と、図８に示す回路２２−４中の遅延回路（ＤＬＹ１〜ＤＬＹｎ）から出力されるパラレル・クロック（ＰＣＬＫ＿ｄｌｙ１〜ＰＣＬＫ＿ｄｌｙ９）とを表す。
【図１０】図６に示される位置状態信号および同期化遅延フレーム信号発生回路２２−４を具体化したもう１つの例（本発明）を示す。
【図１１】図１１（ａ）は、Ａｃｈに関する位置状態信号（Ｄ＿ＦＲＭ＿ＳＴＡＴＵＳ）を視覚化した例を表し、図１１（ｂ）は、Ａｃｈ及びＢｃｈに関する位置状態信号（Ｄ＿ＦＲＭ＿ＳＴＡＴＵＳ）を視覚化した例を表す。
【図１２】映像信号発生器１２ＡからのＳＤＩ映像信号と映像信号発生器１２ＢからのＳＤＩ映像信号とが、ともにＡｃｈから入力される例を示す。
【図１３】図１３（ａ）は、ターゲット信号に関する位置状態信号（Ｄ＿ＦＲＭ＿ＳＴＡＴＵＳ）を視覚化した例を表し、図１３（ｂ）は、ターゲット信号及び調整信号に関する位置状態信号（Ｄ＿ＦＲＭ＿ＳＴＡＴＵＳ）を視覚化した例を表す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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