(57)【要約】      （修正有）【課題】ＣＭＯＳプロセス技術に完全に適合する向上した高周波性能が可能なＭＯＳデバイスを提供する。【解決手段】ＭＯＳデバイスが、第１導電型の半導体層、およびこの半導体層内で上面に近接して形成され、互いに横方向に間隔を置いて設置され、半導体層の活性領域内に形成される第２導電型の第１ソース／ドレイン領域２０６および第２ソース／ドレイン領域２０４を備える。さらに、半導体層の上で、半導体層に近接して、少なくとも部分的に第１ソース／ドレイン領域と第２ソース／ドレイン領域の間に形成され、少なくとも第１ソース／ドレイン領域および第２ソース／ドレイン領域の１つとほぼ平行に規定され、そのの寸法がデバイスの活性領域の範囲内にほぼ収まるように構成されるゲート２０２を備える。半導体層内に分離構造２１０が形成され、これは第１ソース／ドレイン領域を第２ソース／ドレイン領域からほぼ分離するように構成されている。【選択図】図２Ａ
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【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、
前記半導体層内で上面に近接して形成され、互いに横方向に間隔を置いて設置され、デバイスの活性領域内に形成された第２導電型の第１および第２ソース／ドレイン領域と、
半導体層の上で前記半導体層に上面に近接し、少なくとも部分的に前記第１ソース／ドレイン領域と前記第２ソース／ドレイン領域の間に形成されたゲートであって、前記第１ソース／ドレイン領域および前記第２ソース／ドレイン領域の少なくとも１つとほぼ平行に規定された前記ゲートの寸法が、前記デバイスの前記活性領域内にほぼ収まるように構成されているゲートと、
前記半導体層内に形成され、前記第１ソース／ドレイン領域の１つまたは複数の部分を前記第２ソース／ドレイン領域の対応する部分から実質上分離するように構成されている分離構造とを備える、金属酸化膜半導体デバイス。
【請求項２】
分離構造が、前記デバイスがオフ状態になったときに前記第１ソース／ドレイン領域と前記第２ソース／ドレイン領域の間に反転層が形成されるのを実質的に妨げるように構成される、請求項１に記載のデバイス。
【請求項３】
分離構造が、前記半導体層内で、上面に近接し、前記第１ソース／ドレイン領域および前記第２ソース／ドレイン領域の少なくとも前記一部分または複数の部分の間に形成されたガード・リングを備え、前記ガード・リングは第１導電型である、請求項１に記載のデバイス。
【請求項４】
前記ガード・リングの不純物濃度が、前記半導体層の不純物濃度にほぼ一致する、請求項３に記載のデバイス。
【請求項５】
前記分離構造が、前記第１ソース／ドレイン領域および前記第２ソース／ドレイン領域の少なくとも前記一部分または複数の部分の間に形成された少なくとも１つのトレンチを備える、請求項１に記載のデバイス。
【請求項６】
前記分離構造が、前記第１ソース／ドレイン領域および前記第２ソース／ドレイン領域の前記少なくとも一部分または複数の部分が、前記ゲートにほぼ直交する次元に沿った、前記第１ソース／ドレイン領域および前記第２ソース／ドレイン領域の少なくとも１つの端部を備える、請求項１に記載のデバイス。
【請求項７】
前記ゲートが、前記ゲートに電気接続をもたらす接続区域であって、前記第１ソース／ドレイン領域および前記第２ソース／ドレイン領域の少なくとも１つとほぼ平行に規定された前記ゲートの次元に沿った、前記ゲートの中央部分に近接する接続区域を備える、請求項１に記載のデバイス。
【請求項８】
前記デバイスが、側方拡散ＭＯＳ（ＬＤＭＯＳ）デバイスを備える、請求項１に記載のデバイス。
【請求項９】
半導体デバイスの形成方法であって、
第１導電型の半導体層内に、第２導電型の第１ソース／ドレイン領域および第２ソース／ドレイン領域を形成する工程であって、前記第１ソース／ドレイン領域および前記第２ソース／ドレイン領域は、前記半導体層の上面に近接して形成され、互いに横方向に間隔を置いて設置され、かつ前記デバイスの活性領域内に形成される工程と、
前記半導体層の上で、前記半導体層の上面に近接し、かつ少なくとも部分的に前記第１ソース／ドレイン領域および前記第２ソース／ドレイン領域の間にゲートを形成する工程であって、前記ゲートが前記第１および前記第２ソース／ドレイン領域の少なくとも１つにほぼ平行に規定されたゲートの寸法が前記デバイスの活性領域内にほぼ収まるように構成されている工程と、
前記半導体層内に分離構造を形成する工程であって、前記分離構造が、前記第２ソース／ドレイン領域の対応する部分から前記第１ソース／ドレイン領域の１つまたは複数の部分を実質的に分離するように構成されている工程とを含む方法。
【請求項１０】
少なくとも１つの金属酸化膜半導体（ＭＯＳ）デバイスを備える集積回路であって、前記少なくとも１つのＭＯＳデバイスが、
第１導電型半導体層と、
前記半導体層の上面に近接して形成され、互いに横方向に間隔を置いて設置され、前記デバイスの活性領域内に形成された、第２導電型の第１ソース／ドレイン領域および第２ソース／ドレイン領域と、
前記半導体層の上で、前記半導体層の上面に近接し、少なくとも部分的に前記第１ソース／ドレイン領域と前記第２ソース／ドレイン領域の間に形成されたゲートであって、前記第２ソース／ドレイン領域の少なくとも１つにほぼ平行に規定されたゲートの寸法が、前記デバイスの活性領域内にほぼ収まるように構成されているゲートと、
前記半導体層内に形成され、前記第１ソース／ドレイン領域の１つまたは複数の部分を前記第２ソース／ドレイン領域の対応する部分から実質的に分離するように構成されている分離層とを備える、集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に、半導体デバイスに関し、より詳しくは金属酸化膜半導体（ＭＯＳ）デバイスの高周波における性能を向上させる技術に関する。
【背景技術】
【０００２】
側方拡散金属酸化膜半導体（ＬＤＭＯＳ）デバイスを含めて、パワーＭＯＳデバイスは、たとえば無線通信システムのパワー増幅器など様々な用途に使用されている。たとえば（１ＧＨｚより上の）無線周波数（ＲＦ）帯域などの高周波での動作が望まれる用途では、このＭＯＳデバイスのゲートに関連する静電容量および／または抵抗は、デバイスの高周波特性に重大な影響を及ぼす決定的な因子となることがある。したがって、このゲートの静電容量および／または抵抗を低減させる様々な方法が提案されてきた。
【０００３】
たとえば、従来、ゲート・ポリシリコンをサリサイド処理してゲート抵抗を低減させること、デバイスのポリシリコン・ゲートの相互接続の長さを最小にすることを含めて、ゲート抵抗の低減を模索して様々な方法が使用されてきた。特に、パワーＭＯＳデバイスでは、デバイスは、しばしば複数のフィンガ構造として形成され、このようなフィンガ構造１００の１つを図１に示す。一般に、ＭＯＳデバイスのゲート抵抗を低減させる試みは、金属相互接続１０６を介して、各フィンガ構造１００のポリシリコン・ゲート１０４の両端部１０２を互いに接続するものであった。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしこれらの既知の技法では、ゲート抵抗の低減が達成できるものの、少なくとも部分的には、金属相互接続１０６がデバイスの厚い酸化膜領域内のポリシリコン・ゲート１０４に接続されている各フィンガ構造１００の両端部１０２の外因性（たとえば、寄生的な）静電容量が増大するために、通常、望ましくないことにデバイスに関連するゲート静電容量が増大するという欠点がある。この外因性静電容量は入力（たとえば、ゲート−ソース）静電容量全体の２０％にもなり、それによってゲート抵抗の低減によって得られるどんな利益も、実際上なくなってしまうことがある。さらに、ゲート抵抗は、少なくとも部分的には、金属相互接続１０６の接続区域をもたらす、デバイスの活性領域１１０を超えて延びるポリシリコン・ゲートの延長部１０８のために、それ自体に関連する外因性の部分を有する。
【０００５】
したがって、向上した高周波性能が可能なＭＯＳデバイスが必要とされている。さらに、デバイスの製造コストをそれほど増大させないようにこのようなＭＯＳデバイスがＣＭＯＳプロセス技術に完全に適合するならば望ましい。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、ＭＯＳデバイスが、第１導電型の半導体層、およびこの半導体層内で上面に近接して形成された第２導電型の第１ソース／ドレイン領域および第２ソース／ドレイン領域を備える。これら第１ソース／ドレイン領域および第２ソース／ドレイン領域は、互いに横方向に間隔を置いて設置され、半導体層の活性領域内に形成される。このＭＯＳデバイスはさらに、半導体層の上で、半導体層の上面に近接して、少なくとも部分的に第１ソース／ドレイン領域と第２ソース／ドレイン領域の間に形成されたゲートを備える。このゲートは、少なくとも第１ソース／ドレイン領域および第２ソース／ドレイン領域の一方とほぼ平行に規定されるゲートの寸法がデバイスの活性領域の範囲内にほぼ収まるように構成されている。半導体層内に分離構造が形成され、この分離構造は第１ソース／ドレイン領域の１つまたは複数の部分を第２ソース／ドレイン領域の対応する部分からほぼ分離するように構成されている。
【０００７】
本発明は、デバイスのゲートに関連する外因性静電容量を実質的に低減させることによってＭＯＳの高周波性能を向上させる技法を提供する。これは、本発明の例示的な実施形態において、ゲートをデバイスの活性領域の範囲内に納めることによって実施することができる。さらに、本発明の技法を使用して、従来のＣＭＯＳ適合プロセス技術を用いて集積回路（ＩＣ）デバイス、たとえばＬＤＭＯＳデバイスを製造することもできる。したがって、ＩＣデバイスの製造コストは、それほど増大しない。
【０００８】
本発明のこれらおよび他の特徴は、その例示的な実施形態についての以下の詳細な説明を添付図面と併せ読めば明らかになるであろう。
【発明を実施するための最良の形態】
【０００９】
本発明を、ここでは、ディスクリートＲＦ−ＬＤＭＯＳトランジスタ、および他のデバイスの形成に適する例示的なＣＭＯＳ集積回路の製造技術の状況において説明する。しかし、当然のことながら、本発明はこの、または任意の特定のデバイスの製造に限定されるものではない。そうではなくて、本発明は、より一般的に、デバイス寸法を減少させると共に、ＭＯＳデバイスが向上した高周波特性を有利にもたらすことを可能にする斬新なゲート構成を備えるＭＯＳデバイスを形成する技術に適用可能である。さらに、このゲート構造はＣＭＯＳプロセス技術と完全に適合し、したがってデバイスの製造コストはそれほど増大しない。本明細書では、特にＬＤＭＯＳデバイスに関して本発明の実施を説明するが、当然のことながら、本発明の技法は、変更なしにまたは変更を伴って、それだけには限定されないが、ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）デバイス、垂直拡散ＭＯＳ（ＤＭＯＳ）デバイス、拡張ドレインＭＯＳデバイス等にも同様に適用できることが、当業者には理解されよう。
【００１０】
添付図面に示す様々な層および／または領域は原寸に比例して示していないこともあること、およびこのような集積回路構造に一般に使用されるタイプの、１つまたは複数の半導体層および／または領域は、説明し易くするためにある図では具体的に示していないこともあることを理解されたい。このことは、具体的に示していない半導体層および／または領域が、実際の集積回路構造内で省略されていることを意味するものではない。
【００１１】
図２Ａは、本発明の技法が実施されている半導体ウェハの少なくとも一部分を示す上面図である。この半導体ウェハは、半導体層内に形成されたソース領域２０４およびドレイン領域２０６を備える例示的なＭＯＳデバイス２００を備えており、このソース領域およびドレイン領域は互いに横方向に間隔を置いて設置されている。本発明の好ましい実施形態では、このソース領域およびドレイン領域はｎ導電型である。簡単なＭＯＳデバイスの場合、ＭＯＳデバイスが本来対称であり、したがって二方向性であるので、当然のことながら、ＭＯＳデバイス内におけるソースとドレインの名称の割り当ては本質的に任意である。このため、ソース領域およびドレイン領域を、一般にそれぞれ第１ソース／ドレイン領域および第２ソース／ドレイン領域と呼ぶことができ、この状況で「ソース／ドレイン」はソース領域またはドレイン領域を意味する。ＬＤＭＯＳデバイスでは、一般に二方向性ではなく、このようなソースおよびドレインの名称を任意に割り当てることができない。
【００１２】
本明細書で使用され得る「半導体層」という用語は、その上および／または内部に他の材料を形成できる任意の半導体材料をさす。この半導体層は、たとえば、基板などの単一層を備えることもあり、たとえば、基板とエピタキシャル層（図示せず）など複数層を備えることもある。本発明の好ましい実施形態では、この基板はｐ導電型である。半導体ウェハは、エピタキシャル層を伴ってあるいはエピタキシャル層なしで基板を備え、好ましくはこの基板上に形成された１層または複数の半導体層を備える。「ウェハ」という用語は、しばしば「シリコン本体」という用語とほとんど同義に使用される。というのは、シリコンは、通常ウェハを含む半導体材料として使用されるからである。本発明は、ここでは半導体ウェハの一部分を使用して説明するが、当然のことながら、「ウェハ」という用語は、その上または内部に回路素子を形成することができる複数ダイ・ウェハ、単一ダイ・ウェハ、または他のどんな半導体材料の構成を含んでもよい。例示的なＭＯＳデバイス２００はさらに、ソース領域およびドレイン領域の上で、半導体層の上面に近接して形成されたゲート２０２を備える。このゲートは少なくとも部分的にソース領域とドレイン領域の間に形成される。ソース領域および／またはドレイン領域にほぼ平行な次元に沿って規定することができる例示的ＭＯＳデバイスの幅は、この幅にほぼ直交する次元に沿って規定することができるデバイスの長さよりも実質的に大きく示されており、したがってこのＭＯＳデバイスはフィンガ構造に似ている。フィンガ構造を備えているものとして図示したが、ＭＯＳデバイス２００は、図示したとおりの構成に限定されるものではなく、当然のことながら、本発明では、代替構成も企図されている。さらに、図２Ａでは、１つのフィンガ構造しか示されていないが、パワーＭＯＳデバイスは、デバイスの電流処理能力を高めるために互いに並列に電気接続された複数のこのようなフィンガ構造を備えることもできる。
【００１３】
ゲート抵抗は、特に（たとえば、１ＧＨｚより高い）高周波において、ゲートに提示される入力信号をかなり減衰させることができ、したがってゲート２０２の抵抗を最小にすることは有益である。ゲートは、一般に、通常、約３０〜約１００オーム／□の範囲の抵抗率を有し、しばしば単にポリシリコンと呼ばれるドープ多結晶シリコンを含む。当業者なら分かるように、ゲート２０２の形成に（たとえば、金属などの）代替材料を同様に使用することもできる。一般にドープ・ポリシリコンに比べてかなり低い抵抗率（たとえば、約０．０３オーム／□）を示す金属ゲートを使用する場合は、通常、精確なゲート寸法の形成に必要とされるような均一な金属ラインを規定することが一般に難しい。
【００１４】
ゲート２０２の抵抗率を低減させるために、たとえば、従来のサリサイド法を用いて、ゲートの少なくとも一部分上にサリサイド層を形成することができる。サリサイド法では一般に、タングステン、チタン、コバルト、または他の遷移金属を使用してサリサイド層を形成する。このようにして、約１オーム／□よりも低いゲート抵抗率を実現することができる。ゲート抵抗率をさらに低減させるために、標準的なＭＯＳデバイス（図１参照）のフィンガの端部における複数の金属接点をなくし、ゲート２０２の接続区域２０８における単一の縮小サイズの接点で置き換えることが好ましい。この接続区域２０８は、ゲート２０２の中央に近接して設けることが好ましい。
【００１５】
本発明の重要な一態様は、例示的なＭＯＳデバイスの独創的なゲート２０２の構成が、従来のＭＯＳデバイスに比べてゲート静電容量のかなりの低減を有利にもたらすことである。これは、例示的実施形態において、ゲート２０２の外因性静電容量を低減させることによって実施できる。本明細書では、「外因性ゲート静電容量」という用語は、ゲート２０２と半導体ウェハの活性な接合が形成されていない区域との間の静電容量を指すものである。本明細書で使用する「活性領域」という用語は、半導体ウェハの活性な接合を形成することができる区域をさすものである。一般的に、活性領域（たとえば、ソース領域２０４、ドレイン領域２０６）はデバイスの薄い絶縁領域内に形成される。この薄い絶縁領域は、一般に、（たとえば、標準で、約３０００オングストロームの）二酸化ケイ素の比較的薄い層を備え、それゆえに薄い酸化膜領域と呼ばれることがある。他の適当な絶縁材料（たとえば、窒化物）を使用することもできる。フィールド酸化膜（ＦＯＸ）領域とも呼ぶことがある厚い絶縁領域は、酸化膜を絶縁材料として使用する場合、一般に薄い絶縁領域の厚さの約３〜６倍であり、一般に、画定された活性領域の外部にある半導体ウェハの残りの区域のほぼ全体を含む。したがって本明細書では、厚い絶縁領域をウェハの「不活性領域」と呼ぶことがある。
【００１６】
図２Ｂは、２つの同一なフィンガ構造を備え、それぞれのフィンガ構造がソース領域２５２、ドレイン領域２５４、およびゲート２５６を備える従来のＭＯＳデバイス２５０を示す。この２つのフィンガ構造は合わせると、図２Ａに示した例示的なＭＯＳデバイス２００のソース／ドレイン区域とほぼ等しくなる。しかし、例示的なＭＯＳデバイス２００と異なり、従来のＭＯＳデバイス２５０のゲート２５６は、実質的に半導体ウェハの活性領域を越えてデバイス・フィンガのそれぞれの端部にある不活性領域２５８内部に延びている。ウェハの不活性領域２５８内のゲート２５６は、一般に、ゲート２５６の抵抗を低減させるために金属相互接続配線（図示せず）でゲートの両端部を互いに電気接続可能にする接点区域２６０を備える。ウェハの厚い酸化膜区域の上にゲートが延びているためにもたらされた外因性ゲート静電容量は、デバイス２５０に関連するゲート静電容量全体の約２０％にもなると推定される。さらに、ゲート２５６に関連する抵抗は、ゲートがウェハの活性領域を越えて延びている結果、増大する。この追加のゲート抵抗はゲート抵抗全体の約５％にもなると推定されるが、本明細書では、これを「外因性ゲート抵抗」と呼ぶことがある。
【００１７】
再度、図２Ａを参照すると、ゲート２０２は、ウェハの活性領域内にほぼ収まっているので、反転層が、ソース領域２０４とドレイン領域２０６の間にデバイスの両端部に近接して形成され、それによってデバイスがオフ状態（たとえば、ゲート−ソース電位ゼロ）のときにリークを生じる可能性がある。これは、従来のＭＯＳデバイスでは一般に、問題にならなかった。というのは、ゲートが一般的に、ソース領域およびドレイン領域を超えて十分に延びて、デバイスの両端部での反転を妨げるからである。したがって、例示的なＭＯＳデバイス２００のソース領域およびドレイン領域の両端部で反転層を形成する可能性をほぼなくすために、デバイスは、ソース領域２０４およびドレイン領域２０６の間に少なくともソース領域およびドレイン領域の両端部に近接して形成された分離構造を備えることが好ましい。この分離構造は、ソース領域２０４およびドレイン領域２０６の導電性と反対の導電性のガード・リング２１０を備えることが好ましいが、本発明とともに使用するのに適した代替分離構造も同様に企図されている。
【００１８】
当業者には理解されるように、たとえば、注入法または拡散法を使用して、既知の濃度レベルの不純物（たとえば、ヒ素、ホウ素、リンなど）でウェハの選択された部分をドープすることによってガード・リング２１０を形成して、材料の導電性を望み通りに選択的に変えることができる。本発明の好ましい実施形態では、このガード・リングは、ｐ導電型に形成されるので、ｐ＋ガード・リングと呼ぶことができる。ガード・リング２１０の不純物濃度は、ＭＯＳデバイスをその上に形成することができる半導体基板の不純物濃度（たとえば、約１０１８から約１０１９原子／ｃｍ３）とほぼ一致することが好ましい。
【００１９】
図から明らかなように、ｐ＋ガード・リング２１０は、ソース領域２０４およびドレイン領域２０６を互いに電気的にほぼ分離するように、ソース領域２０４の両端部を少なくともほぼ囲んで形成される。本発明は、ガード・リング２１０のこのとおりの構成に限定されないことを理解されたい。さらに、前述のように、本発明では、ソース領域とドレイン領域を分離するために、たとえば、それだけに限定されないが、ＭＯＳデバイス２００のソース領域２０４および／またはドレイン領域２０６の端部に少なくとも近接して半導体ウェハ内に１つまたは複数の分離トレンチ（図示せず）を形成するなどの代替方法も使用できることが企図されている。
【００２０】
図２Ｃ、２Ｄは、それぞれ、図２Ｂ、２Ａに示したＭＯＳデバイスの少なくとも一部分を示す断面図である。図２Ｃに示すように、従来のＭＯＳデバイス２５０のゲート２５６は、デバイスの活性領域を越えて、デバイスのフィールド酸化膜領域２６４（不活性領域）上まで延びている。薄い酸化膜層２６２は、通常、活性領域内でゲート２５６の下に形成される。図２Ｄを参照すると、薄い酸化膜層２１２が、ＭＯＳデバイス２００の活性領域内にゲート２０２の下に形成される。前に説明したように、デバイスの不活性領域は、フィールド酸化膜領域２１４を備える。しかし、従来のＭＯＳ構造と対照的にゲート２０２は、デバイスの活性領域の範囲内にほぼ収まっている。さらに、ガード・リング２１０は、ウェハの上面に近接して、少なくとも部分的にフィールド酸化膜２１４とゲート２０２の一端部の間に形成される。このガード・リング２１０は、ガード・リングの第１端部でゲート２０２の下に少なくとも部分的に形成されることが好ましく、ガード・リングの第２端部でフィールド酸化膜２１４の横に酸化膜まで延び、それによって、ソースとドレインの間に少なくともソース領域とドレイン領域の端部に近接して反転層が形成されるのを妨げることができる。前述のように、本発明では、デバイスのソースとドレインの間に分離をもたらす代替手段も企図されている。
【００２１】
図３Ａ、３Ｂはそれぞれ図２Ａ、２Ｂに示したＭＯＳデバイスに相互接続の導電層を加えたものの上面図である。図３Ａに示すように、例示的なＭＯＳデバイス２００は、ゲートの接続区域２０８でゲート２０２の電気接続をもたらす導電性トレース２１６を備える。前に説明したように、本明細書で図３Ｂに関して論じるようなゲート２０２への接続は、金属トレースを介してゲートの両端部を互いに接続する従来の手法ではなくて、単一の縮小した接点を介してゲートの中央部で行うことが好ましい。このようにして、外因性ゲート抵抗を実質的に低減させ、それによって、ＭＯＳデバイス２００の高周波特性をさらに有利に向上させることができる。接続２１８、２２０も、それぞれドレイン領域２０６およびソース領域２０４を電気接触させるために設けられる。本発明の好ましい実施形態では、対応するゲートへの各接続２１６、２１８、２２０、ドレイン領域、およびソース領域は（たとえば、金、アルミニウムなどの）金属を含むが、デバイスの１つまたは複数のゲート、ドレインおよびソースを接触させる代替方法（たとえば、ドープ・ポリシリコン）も企図されている。
【００２２】
図３Ｂに示すように、従来のＭＯＳデバイス２５０は、一般に、各フィンガ構造毎にその接触区域２６０でゲート２５６の両端部を接続する金属の相互接続２６２’を備える。金属接点２６４’、２６６も、デバイス２５０の各フィンガ構造のドレイン領域２５４およびソース領域２５２に電気接続をもたらすために含まれる。
【００２３】
図４は、本発明の別の実施形態に従って形成された例示的なＭＯＳデバイス４００を備える半導体の少なくとも一部分を示す上面図である。この例示的なＭＯＳデバイス４００は２つのフィンガ構造を備える。これら２つのフィンガ構造４０２、４０４は、それぞれ互いの鏡像であることができ、共通のドレイン領域４０６を共有することができる。フィンガ構造４０２、４０４を、図２Ａ、３Ａに示した例示的なデバイス２００の形成と類似の方法で形成することが好ましい。各フィンガ構造４０２、４０４のソース接点４０８を、ゲート接続４１０の場合と同様に、２つのフィンガ構造が本質的に互いに平行に接続されるように互いに電気接続することが好ましい。このようにして、前述したように、より高い電流処理能力を備えるＭＯＳデバイスが形成される。本発明では、例示的ＭＯＳデバイス４００を形成する他の多くの代替構成も企図されている。
【００２４】
本明細書では、本発明の例示的な実施形態を添付図面を参照して説明してきたが、本発明は、これらのとおりの実施形態に限定されるものではなく、添付の特許請求の範囲から逸脱することなく様々な他の変形、変更が、当業者によってそれに加えられることは理解されよう。
【図面の簡単な説明】
【００２５】
【図１】半導体ウェハ内に形成された従来のＭＯＳデバイスの少なくとも一部分の平面図である。
【図２Ａ】本発明の例示的な実施形態に従って形成された例示的なＭＯＳデバイスの少なくとも一部分を示す平面図である。
【図２Ｂ】従来のＭＯＳデバイスの少なくとも一部分を示す平面図である。
【図２Ｃ】図２Ｂに示したＭＯＳデバイスの少なくとも一部分を示す断面図である。
【図２Ｄ】図２Ａに示した例示的なＭＯＳデバイスの少なくとも一部分を示す断面図である。
【図３Ａ】本発明の例示的実施形態に従って形成された金属相互接続層を追加した、図２Ａに示したＭＯＳデバイスの少なくとも一部分を示す平面図である。
【図３Ｂ】金属相互接続層を追加した、図２Ｂに示した従来のＭＯＳデバイスの少なくとも一部分を示す平面図である。
【図４】本発明の別の実施形態に従って形成された例示的なＭＯＳデバイスの少なくとも一部分を示す平面図である。
【図１】
2005159347.tif 000003
【図２Ａ】
2005159347.tif 000004
【図２Ｂ】
2005159347.tif 000005
【図２Ｃ】
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【図２Ｄ】
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【図３Ａ】
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【図３Ｂ】
2005159347.tif 000009
【図４】
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