(57)【要約】【課題】強電界の高周波信号が入力されても高周波信号入力端子における反射係数の劣化を小さくし、強信号入力時の変換利得抑制を効果的に低減することができるようにする。【解決手段】強電界の高周波信号が入力された場合、第１のエンハンスメント型ＦＥＴ１９は導通状態となり、ゲート・ソース間容量が大きくなるが、ソース側に高抵抗器２２が接続されているため、第２のインピーダンス整合回路２と第２のＤＣカット用キャパシタ３の接続点からみた強電界利得調整回路５０のインピーダンスは高い状態を保つことができ、そのため、高周波信号入力端子１からみたデュアルゲートＦＥＴ５のインピーダンスは、弱電界の高周波信号が印加された場合と殆ど同じインピーダンスとなり、従来と異なり、高周波信号入力端子１における反射係数の劣化が抑圧され、変換利得抑圧が低減されるものとなっている。【選択図】図１
2005159410.tif 000002
【特許請求の範囲】
【請求項１】
電界効果トランジスタを用いてなる周波数変換回路において、
前記電界効果トランジスタは、デュアルゲート構造を有するものであり、当該デュアルゲート電界効果トランジスタのソースと接地との間に、並列接続された自己バイアス抵抗器とバイパスキャパシタが直列接続されて設けられ、第１のゲートは、第１の整合回路を介して局部発振信号が、第２のゲートは、第２の整合回路を介して高周波入力信号が、それぞれ印加可能とされる一方、
前記デュアルゲート電界効果トランジスタの第２のゲートと前記第２の整合回路の接続点には、第１の抵抗器を介して第１のエンハンスメント型電界効果トランジスタのゲートが接続され、当該第１のエンハンスメント型電界効果トランジスタのゲートは第１の高抵抗器を介して接地され、ドレインには電源電圧が印加され、ソースは第２のエンハンスメント型電界効果トランジスタのゲートに接続されると共に、第２の高抵抗器を介して接地され、
前記第２のエンハンスメント型電界効果トランジスタのドレインは、前記デュアルゲート電界効果トランジスタのソースと前記自己バイアス抵抗器との接続点に接続され、前記第２のエンハンスメント型電界効果トランジスタのソースは、接地電位とされるよう構成されてなることを特徴とする周波数変換回路。
【請求項２】
電界効果トランジスタを用いてなる周波数変換回路において、
前記電界効果トランジスタは、デュアルゲート構造を有するものであり、当該デュアルゲート電界効果トランジスタのソースと接地との間に、並列接続された自己バイアス抵抗器とバイパスキャパシタが直列接続されて設けられ、第１のゲートは、第１の整合回路を介して局部発振信号が、第２のゲートは、第２の整合回路を介して高周波入力信号が、それぞれ印加可能とされる一方、
前記デュアルゲート電界効果トランジスタの第２のゲートと前記第２の整合回路の接続点には、キャパシタを介して第１のエンハンスメント型電界効果トランジスタのゲートが接続され、当該第１のエンハンスメント型電界効果トランジスタのゲートは第１の高抵抗器を介して接地され、ドレインには電源電圧が印加され、ソースは第２のエンハンスメント型電界効果トランジスタのゲートに接続されると共に、第２の高抵抗器を介して接地され、
前記第２のエンハンスメント型電界効果トランジスタのドレインは、前記デュアルゲート電界効果トランジスタのソースと前記自己バイアス抵抗器との接続点に接続され、前記第２のエンハンスメント型電界効果トランジスタのソースは、接地電位とされるよう構成されてなることを特徴とする周波数変換回路。
【請求項３】
前記デュアルゲート電界効果トランジスタに代えて、２つのシングルゲート構造の電界効果トランジスタをスタック構造に接続してなることを特徴とする請求項１又は請求項２記載の周波数変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周波数変換回路に係り、特に、高周波信号を扱う無線受信機等に用いられ、半導体集積回路化に適したものに関する。
【背景技術】
【０００２】
従来、この種の回路としては、例えば、強電界の高周波入力信号が生じた場合にのみ周波数変換を行うトランジスタのバイアス電流を効率よく変化させて変換利得抑圧の増大を防ぐように構成された周波数変換回路が提案されている（例えば、特許文献１参照）。
図６には、特許文献１に開示された周波数変換回路の回路図が示されており、以下、同図を参照しつつこの従来回路について概括的に説明する。
この従来回路は、デュアルゲートＦＥＴ３１が周波数変換に用いられており、その第１のゲートＧ１に第２のインピーダンス整合回路３３を介して局部発振信号が、また、第２のゲートＧ２に第１のインピーダンス整合回路３２を介して高周波信号が、それぞれ印加されるようになっている。
そして、デュアルゲートＦＥＴ３１のドレインＤ１から周波数変換された信号が第３のインピーダンス整合回路３４及びコンデンサ３５を介して外部に出力されるものとなっている。
【０００３】
また、第１乃至第３のエンハンスメント型ＦＥＴ３６〜３８を中心として、強電界が入力された場合に、デュアルゲートＦＥＴ３１の線形動作領域が高くなるように自己バイアス抵抗器３９に流れる電流を増加させるよう作用する回路が構成されたものとなっている。なお、４１は、局部発振信号入力端子であり、４２は、出力端子であり、４３及び４４は、電源印加端子である。
【０００４】
【特許文献１】特開２００３−２８３２５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来回路においては、強電界の高周波信号が入力されると、第１のエンハンスメント型ＦＥＴ３６のゲートに電圧振幅が印加され、第１のエンハンスメント型ＦＥＴ３６はオフ状態（非導通状態）からオン状態（導通状態）になるためゲート・ソース間容量、ゲート・ドレイン間容量が変化し、第１のエンハンスメント型ＦＥＴ３６のゲート端子のインピーダンスが変動することで、高周波信号入力端子４０側の周波数変換回路の入力インピーダンスも変動することとなる。そして、このため、周波数変換回路における高周波信号入力端子４０より見た反射係数が劣化する。
したがって、強電界の高周波信号入力時において、動作電流を増加して周波数変換回路の線形性を向上できる反面、高周波信号入力端子４０の反射係数の劣化により変換利得の低下を招くために、強信号入力時の変換利得抑圧の低減を阻害するという問題があった。
本発明は、上記実状に鑑みてなされたもので、強電界の高周波信号が入力されても高周波信号入力端子の反射係数の劣化を小さくすることができる強電界利得調整回路を有した周波数変換回路を提供するものである。
本発明の他の目的は、強信号入力時の変換利得抑圧を低減することにある。
【課題を解決するための手段】
【０００６】
上記本発明の目的を達成するため、本発明に係る周波数変換回路は、
電界効果トランジスタを用いてなる周波数変換回路において、
前記電界効果トランジスタは、デュアルゲート構造を有するものであり、当該デュアルゲート電界効果トランジスタのソースと接地との間に、並列接続された自己バイアス抵抗器とバイパスキャパシタが直列接続されて設けられ、第１のゲートは、第１の整合回路を介して局部発振信号が、第２のゲートは、第２の整合回路を介して高周波入力信号が、それぞれ印加可能とされる一方、
前記デュアルゲート電界効果トランジスタの第２のゲートと前記第２の整合回路の接続点には、第１の抵抗器を介して第１のエンハンスメント型電界効果トランジスタのゲートが接続され、当該第１のエンハンスメント型電界効果トランジスタのゲートは第１の高抵抗器を介して接地され、ドレインには電源電圧が印加され、ソースは第２のエンハンスメント型電界効果トランジスタのゲートに接続されると共に、第２の高抵抗器を介して接地され、
前記第２のエンハンスメント型電界効果トランジスタのドレインは、前記デュアルゲート電界効果トランジスタのソースと前記自己バイアス抵抗器との接続点に接続され、前記第２のエンハンスメント型電界効果トランジスタのソースは、接地電位とされるよう構成されてなるものである。
【発明の効果】
【０００７】
本発明によれば、強電界利得調整回路の入力部を高インピーダンスにすることで、従来と比べて、強電界の高周波信号入力時の周波数変換回路における高周波信号入力端子より見たインピーダンス変動を防ぐことができ、そのため、強信号入力時の変換利得抑圧を効率的に低減することができるという効果を奏するものである。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態について、図１乃至図３を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における周波数変換回路の構成例について、図１を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
この周波数変換回路は、デュアルゲート構造を有してなる電界効果トランジスタ（以下「デュアルゲートＦＥＴ」という）５を周波数変換に用いてなるもので、デュアルゲートＦＥＴ５の構成は従来回路におけるものと同一である。
【０００９】
すなわち、デュアルゲートＦＥＴ５の第２のゲート（図１においては「Ｇ２」と表記）は、第１のゲート抵抗器４を介して接地電位に接続されるとともに、第２のＤＣカット用キャパシタ３及び第２のインピーダンス整合回路２を介して、高周波信号入力端子１に接続されたものとなっている。そして、この高周波信号入力端子１には、外部から高周波信号が印加されるようになっている。
また、デュアルゲートＦＥＴ５の第１のゲート（図１においては「Ｇ１」と表記）は、第２のゲート抵抗器１４を介して接地電位に接続されると共に、第１のＤＣカット用キャパシタ１３及び第１のインピーダンス整合回路１２を介して局部発振信号入力端子１１に接続されたものとなっている。そして、この局部発振信号入力端子１１には、外部から局部発振信号が印加されるようになっている。
【００１０】
一方、デュアルゲートＦＥＴ５のドレイン（図１においては「Ｄ１」と表記）は、第３のインピーダンス整合回路６及び第３のＤＣカット用キャパシタ９を介して出力端子１０に接続されたものとなっている。そして、第３のインピーダンス整合回路６と第３のＤＣカット用キャパシタ９との接続点には、高周波遮断用インダクタ７の一端が接続されている。この高周波遮断用インダクタ７の他端は、外部から電源電圧が印加される電源印加端子８に接続されており、デュアルゲートＦＥＴ５のドレインには、高周波遮断用インダクタ７及び第３のインピーダンス整合回路６を介して電源電圧が印加されるようになっている。
【００１１】
さらに、デュアルゲートＦＥＴ５のソース（図１においては「Ｓ１」と表記）は、自己バイアス抵抗器１５及びバイパスキャパシタ１６の一端がそれぞれ接続され、これら自己バイアス抵抗器１５及びバイパスキャパシタ１６の他端は、接地電位に接続されたものとなっている。
また、第１のエンハンスメント型ＦＥＴ１９と第２のエンハンスメント型ＦＥＴ２４を主たる構成要素として強電界利得調整回路５０が次述するように構成されている。
第１のエンハンスメント型ＦＥＴ１９のゲート（図１においては「Ｇ３」と表記）は、抵抗器１７を介して、第２のインピーダンス整合回路２と第２のＤＣカット用キャパシタ３との接続点に接続されると共に、第３のゲート抵抗器（第１の高抵抗器）１８を介して接地電位に接続されたものとなっている。なお、この第３のゲート抵抗器１８は、高抵抗器であることが望ましい。また、第１のエンハンスメント型ＦＥＴ１９のドレイン（図１において「Ｄ３」と表記）は、抵抗器２１を介して電源電圧供給端子２０に接続されている。さらに、第１のエンハンスメント型１９のソース（図１においては「Ｓ３」と表記）は、第２の高抵抗器２２を介して接地電位に接続されたものとなっている。なお、高抵抗器の抵抗値は、使用周波数における非導通状態のエンハンスメント型ＦＥＴ１９のゲート・ソース間容量を抵抗値に換算した値より大きい値とするのが好適である。
【００１２】
ここで、第１のエンハンスメント型ＦＥＴ１９のゲートには、高周波信号入力端子１に印加された高周波信号の一部が抵抗器１７を介して印加されるが、その印加信号の大きさは、抵抗器１７の抵抗値及び第３のゲート抵抗器１８の抵抗値並びに第１のエンハンスメント型ＦＥＴ１９のゲート幅によって決定されるものである。
次に、第２のエンハンスメント型ＦＥＴ２４のゲート（図１においては「Ｇ４」と表記）は、第１のエンハンスメント型ＦＥＴ１９のソース（図１においては「Ｓ３」と表記）と第２の高抵抗器２２の接続点に接続されている。また、第２のエンハンスメント型ＦＥＴ２４のドレイン（図１においては「Ｄ４」と表記）は、デュアルゲートＦＥＴ５のソースと自己バイアス抵抗器１５の接続点に接続されている。さらに、第２のエンハンスメント型ＦＥＴ２４のソースは、直接接地電位に接続されたものとなっている。
【００１３】
ここで、高周波信号入力時に第２のエンハンスメント型ＦＥＴ２４のゲートに印加される電圧振幅は、抵抗器２１の抵抗値と第１のエンハンスメント型ＦＥＴ１９が導通状態におけるドレイン・ソース間の抵抗値との和と、第２の高抵抗器２２の抵抗値との比によって決定される。
なお、上記構成における回路は、抵抗器１７に代えてキャパシタとすることも可能である。ここで、第１のエンハンスメント型ＦＥＴ１９のゲートには、高周波信号入力端子１に印加された高周波信号の一部がキャパシタを介して印加されるが、その印加信号の大きさは、キャパシタのインピーダンス及び第３のゲート抵抗器１８の抵抗値並びに第１のエンハンスメント型ＦＥＴ１９のゲート幅によって決定されるものである。また、上記構成における回路は、半導体集積回路化したものが好適であるが、勿論、いわゆるディスクリートに構成しても良いものである。
【００１４】
次に、上記構成における動作について説明する。
最初に、高周波信号入力端子１に弱電界の高周波信号が印加された状態にあっては、第１のエンハンスメント型ＦＥＴ１９は非導通状態（ドレイン・ソース間で電流が流れない状態）となり、第１のエンハンスメント型ＦＥＴ１９のソースは、第２の高抵抗器２２を介して接地電位に接続されているので、第２のエンハンスメント型ＦＥＴ２４のゲートに印加される電圧は零となる。したがって、第２のエンハンスメント型ＦＥＴ２４には殆ど電流（ドレイン・ソース間電流）が流れない状態となるために、この周波数変換回路におけるバイアス電流としては、デュアルゲートＦＥＴ５のソースと接地電位間に接続された自己バイアス抵抗器１５に流れる電流のみとなり、その値は所望される周波数変換回路の特性に鑑みて設定された低い電流値となる。
【００１５】
このとき、第１のエンハンスメント型ＦＥＴ１９のゲート・ソース間の容量値は低くなると共に、そのソースに第２の高抵抗器２２が接続されているので、第２のインピーダンス整合回路２と第２のＤＣカット用キャパシタ３の接続点より見た強電界利得調整回路５０のインピーダンスは高い状態となっている。
一方、高周波信号入力端子１に強電界の高周波信号が印加された状態にあっては、第１のエンハンスメント型ＦＥＴ１９のドレイン・ソース間は導通状態（ドレイン・ソース間に電流が流れる状態）となるので、第２のエンハンスメント型ＦＥＴ２４のゲートには、抵抗器２１と第１のエンハンスメント型ＦＥＴ１９のドレイン・ソース間のオン抵抗との和の値と、第２の高抵抗器２２の抵抗値との比によって定まる電圧が印加され、第２のエンハンスメント型ＦＥＴ２４に電流（ドレイン・ソース間）が流れる。この電流と自己バイアス抵抗器１５に流れる電流の和は、先に述べたように回路定数の設定によって所望の値となる。このとき、第１のエンハンスメント型ＦＥＴ１９のゲート・ソース間容量は、このＦＥＴ１９の導通のために大きくなるが、ソース側に第２の高抵抗器２２が接続されているので、第２のインピーダンス整合回路２と第２のＤＣカット用キャパシタ３の接続点から見た強電界利得調整回路５０のインピーダンスは高い状態を保つことができ、高周波信号入力端子１から見たデュアルゲートＦＥＴ５のインピーダンスは弱電界の高周波信号が印加されたときとほとんど同じインピーダンスとなる。
その結果、従来回路と異なり、高周波信号入力端子１から見た反射特性の劣化が抑えられるものとなっている。
【００１６】
次に、上記構成における本発明の実施の形態の周波数変換回路の動作特性について、図２及び図３に示された本発明の実施の形態の周波数変換回路の特性線図と、図４及び図５に示された従来回路の特性線図を参照しつつ説明することとする。
まず、図２及び図４の特性線図において、いずれも横軸は高周波入力電力を、縦軸は高周波信号入力端子１から周波数変換回路を見た際の反射係数（Ｓ１１）を、それぞれ示すものとなっている。
また、図３及び図５の特性線図において、いずれも横軸は高周波入力電力を、縦軸は変換利得(Gain)を、それぞれ示すものとなっている。
【００１７】
従来回路（図６参照）においては、反射係数Ｓ１１は高周波入力電力が大凡−１５ｄＢm程度となると、大凡−１６ｄＢから−１３ｄＢ程度まで劣化するのに対して（図４参照）、本発明の実施の形態の周波数変換回路においては、高周波入力電力が大きくなっても反射係数Ｓ１１は殆ど変化しない特性が実現されたものとなっている（図２参照）。このため、反射係数の変動による変換利得の劣化が抑えられるので、本発明の実施の形態の周波数変換回路は、従来に比べて１ｄＢ利得圧縮時の高周波入力電力が向上するものとなっている（図３及び図５参照）。すなわち、換言すれば、本発明の実施の形態の周波数変換回路は、強電界の高周波入力信号時における変換利得抑圧を低減することができるものとなっている。
【００１８】
なお、上述の構成例においては、周波数変換用のトランジスタとしてデュアルゲートＦＥＴを用いたが、勿論、これに限定される必要はなく、デュアルゲートＦＥＴに代えて、シングルゲート構造の２つの電界効果トランジスタをスタック構造に接続したものとしてもよい。
また、上述の構成例においては、デュアルゲート電界効果トランジスタ５の第１のゲートに局部発振信号を、第２のゲートに高周波入力信号を、それぞれ印加するようにしたが、勿論、これと逆としてもよい。なお、この場合、第２のインピーダンス整合回路２と第２のＤＣカット用キャパシタ３との接続点に接続されていた抵抗器１７の一端を、第１のインピーダンス整合回路１２と第１のＤＣカット用キャパシタ１３との接続点に接続する必要がある。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態における周波数変換回路の構成例を示す構成図である。
【図２】本発明の実施の形態における周波数変換回路の高周波入力電力に対する反射係数Ｓ１１の変化特性を示す特性線図である。
【図３】本発明の実施の形態における周波数変換回路の高周波入力電力に対する変換利得の変化特性を示す特性線図である。
【図４】従来の周波数変換回路における高周波入力電力に対する反射係数Ｓ１１の変化特性を示す特性線図である。
【図５】従来の周波数変換回路の高周波入力電力に対する変換利得の変化特性を示す特性線図である。
【図６】従来回路の一例を示す構成図である。
【符号の説明】
【００２０】
１…高周波信号入力端子
１０…出力端子
１１…局部発振信号入力端子
５…デュアルゲートＦＥＴ
１９…第１のエンハンスメント型ＦＥＴ
２４…第２のエンハンスメント型ＦＥＴ
【図１】
2005159410.tif 000003
【図２】
2005159410.tif 000004
【図３】
2005159410.tif 000005
【図４】
2005159410.tif 000006
【図５】
2005159410.tif 000007
【図６】
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