(57)【要約】  【課題】  ＰＬＬ回路の動作周波数を向上させることができるようにした位相周波数比較装置を提供すること。  【解決手段】  ＰＬＬ回路の本来の基準クロック信号Ｓrefと帰還クロック信号Ｓdivからなる入力クロック信号の位相又は周波数を比較する際に、それらのクロック信号Ｓref，Ｓdivを１／Ｎだけ分周した分周クロック信号Ｓref２，Ｓdiv２を生成し、２つの入力クロック信号Ｓref，Ｓdivのタイミング差がある一定値を超えた際に、その２つの入力クロック信号Ｓref，Ｓdivを分周クロック信号Ｓref２，Ｓdiv２に切り替えて、その比較を行う。【選択図】  図１
2005159455.tif 000002
【特許請求の範囲】
【請求項１】
２つの入力クロック信号の位相又は周波数を比較し、該比較結果に応じたクロック信号を出力する位相周波数比較装置において、
前記２つの入力クロック信号間の位相差又は周波数差がある一定値を超えた際に、前記２つの入力クロック信号をそれぞれ分周器で分周した２つの分周クロック信号に切り替えて前記比較を行うことを特徴とする位相周波数比較装置。
【請求項２】
請求項１に記載の位相周波数比較装置において、
前記２つの入力クロック信号の位相差又は周波数差を検出する第１の位相周波数比較回路と、前記２つの入力クロック信号をそれぞれ分周する分周器と、該分周器から出力する２つの分周クロック信号の位相差又は周波数差を検出する第２の位相周波数比較回路と、前記第１の位相周波数比較回路の出力クロック信号と前記第２の位相周波数比較回路の出力クロック信号の一方を選択して出力する選択回路と、前記２つの入力クロック信号の位相差又は周波数差がある一定値を超えた際に前記選択回路が前記第１の位相周波数比較回路の出力クロック信号の選択状態から前記第２の位相周波数比較回路の出力クロック信号の選択状態に切り替わるよう制御する制御回路と、を具備することを特徴とする位相周波数比較装置。
【請求項３】
請求項１に記載の位相周波数比較装置において、
前記２つの入力クロック信号をそれぞれ分周する分周器と、前記２つの入力クロック信号又は前記分周器から出力する２つの分周クロック信号の一方を選択する選択回路と、該選択回路から出力する２つの出力クロック信号の位相差又は周波数差を検出する位相周波数比較回路と、前記２つの入力クロック信号の位相差又は周波数差がある一定値を超えた際に前記選択回路が前記２つの入力クロック信号の選択状態から前記２つの分周クロック信号の選択状態に切り替わるよう制御する制御回路と、を具備することを特徴とする位相周波数比較装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路やクロック信号発生回路に極めて好適な位相周波数比較装置に関するものである。
【背景技術】
【０００２】
近年の高速通信用ＬＳＩやプロセッサの高速化・高性能化に伴い、それらのタイミング信号の発生源となるＰＬＬ回路やクロック信号発生回路への高速性と高性能の要求が高まっている。
【０００３】
ＰＬＬ回路は一般的に、図７に示すように、電圧制御発振回路（ＶＣＯ）２１、分周器２２、位相周波数比較回路（ＰＦＤ）２３、チャージポンプ（ＣＰ）２４、およぴループフィルタ（ＬＦ）２５で構成される。ＰＬＬ回路には外部から基準クロック信号Ｓrefが与えられ、この基準クロック信号Srefと電圧制御発振回路２１の出力周波数信号を分周器２２で１／Ｎに分周した帰還クロック信号Ｓdivとの位相差・周波数差が位相周波数比較回路２３にて比較される。位相周波数比較回路２３からは位相・周波数差に応じたアップパルス信号Ｓup及びダウンパルス信号Ｓdownがチャージポンプ２４へ出力される。チャージポンプ２４では位相周波数比較回路２３からのパルス信号Ｓup及びＳdownに応じてループフィルタ２５に電荷を充電もしくは放電する。ループフィルタ２５の容量に蓄積されている電荷によって電圧制御発振回路２１の制御電圧Ｓｖが定まる。
【０００４】
上記のようなＰＬＬ回路を構成する位相周波数比較回路２３としては、従来より様々な回路が提案されているが、一般的には図８に示すようなタイミングで動作するものが多い。図９はそのような動作を行う位相周波数比較回路２３の基本構成を示すブロック図である（例えば、特許文献１の図９参照）。
【０００５】
この位相周波数比較回路２３は、フリップフロップ２３１，２３２とＡＮＤゲート２３３と遅延バッファ２３４から構成される。アップパルス信号Ｓupは基準クロック信号Ｓrefの立ち上がりのタイミングで立ちあがり、ダウンパルス信号Ｓdownは帰還クロック信号Ｓdivの立ち上がりのタイミングで立ち上がる。これらパルス信号Ｓup及びＳdownはＡＮＤゲート２３３と遅延バッファ２３４を介してリセット信号Ｓrstになる。このリセット信号Ｓrstはパルス信号Ｓup及びＳdownを立ち下げ、次の入力クロック信号Ｓref又はＳdivの立ち上がりタイミングまでフリップフロップ２３１，２３２のリセット状態を保持する。
【０００６】
パルス信号Ｓup及びＳdownがＡＮＤゲート２３３に入力された後、そのＡＮＤゲート２３３の出力信号が遅延バッファ２３４によって遅延される。この遅延バッファ２３４は、リセット信号Ｓrstのタイミングが早くなった場合、パルス信号Ｓup及びＳdownがチャージポンプ２４を駆動できるほどのパルス幅を持つことができず、結果としてＰＬＬ回路が安定しない、いわゆる「デッド・ゾーン」の問題を解消するために任意で挿入されるものである。
【特許文献１】特開平１１−０１７５３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図９に示したリセット信号Ｓrstの立ち上がりタイミングは、図８に示すように、２つの入力クロック信号Ｓref、Ｓdivのどちらか遅い方（図８中ではＳdiv）の立ち上がりタミングから、フリップフロップ２３１，２３２の遅延TffとＡＮＤゲート２３３の遅延及び遅延バッファ２３４による遅延の合計時間Tdelayの後になる。また、リセット信号Ｓrstの立ち下がりのタイミングは、リセット信号Ｓrstの立ち上がりから、前記した遅延時間Tdelay後になる。すなわち、リセット信号Ｓrstのパルス幅はTdelayになる。
【０００８】
位相周波数比較回路２３が正常動作を行うためには、基準クロック信号Ｓrefの１周期の間にリセット動作が完了しなければならず、そのためには２つの入力クロック信号Ｓref、Ｓdivのタイミング差（位相差又は周波数差、以下同じ）が、基準クロック信号Ｓrefの１周期の時間をTcycleとしたときに、「Tcycle−２×Tdelay」の範囲内でなければならない。言い換えると、２つの入力クロック信号Ｓref、Ｓdivのタイミング差が「Tcycle−２×Tdelay」より広がった場合には、１周期の中でリセット動作を完了させることができず、次のサイクルで正しい位相比較を行うことができない。
【０００９】
ＰＬＬ回路の動作周波数が高くなるにつれて、基準クロック信号Ｓrefの周期Tcycleは短くなるが、リセットまでの遅延時間Tdelayはデバイスにより規定されてしまう。また、この遅延時間Tdelayは「デッド・ゾーン」問題を回避するために意図的に挿入している遅延バッファ２３４の分も含まれる。このように遅延時間Tdelayを削減することが難しいことから、従来の位相周波数比較回路２３を使ったＰＬＬ回路では、動作周波数をある限界以上には上げることができないという問題点があった。
【００１０】
本発明は、リセット信号のタイミング遅延及びリセット信号パルス幅による誤動作を回避し、ＰＬＬ回路等に適用したときその動作周波数を向上させることができるようにしたを位相周波数比較装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
請求項１にかかる発明は、２つの入力クロック信号の位相又は周波数を比較し、該比較結果に応じたクロック信号を出力する位相周波数比較装置において、前記２つの入力クロック信号間の位相差又は周波数差がある一定値を超えた際に、前記２つの入力クロック信号をそれぞれ分周器で分周した２つの分周クロック信号に切り替えて前記比較を行うことを特徴とする位相周波数比較装置とした。
請求項２にかかる発明は、請求項１に記載の位相周波数比較装置において、前記２つの入力クロック信号の位相差又は周波数差を検出する第１の位相周波数比較回路と、前記２つの入力クロック信号をそれぞれ分周する分周器と、該分周器から出力する２つの分周クロック信号の位相差又は周波数差を検出する第２の位相周波数比較回路と、前記第１の位相周波数比較回路の出力クロック信号と前記第２の位相周波数比較回路の出力クロック信号の一方を選択して出力する選択回路と、前記２つの入力クロック信号の位相差又は周波数差がある一定値を超えた際に前記選択回路が前記第１の位相周波数比較回路の出力クロック信号の選択状態から前記第２の位相周波数比較回路の出力クロック信号の選択状態に切り替わるよう制御する制御回路と、を具備することを特徴とする位相周波数比較装置とした。
請求項３にかかる発明は、請求項１に記載の位相周波数比較装置において、前記２つの入力クロック信号をそれぞれ分周する分周器と、前記２つの入力クロック信号又は前記分周器から出力する２つの分周クロック信号の一方を選択する選択回路と、該選択回路から出力する２つの出力クロック信号の位相差又は周波数差を検出する位相周波数比較回路と、前記２つの入力クロック信号の位相差又は周波数差がある一定値を超えた際に前記選択回路が前記２つの入力クロック信号の選択状態から前記２つの分周クロック信号の選択状態に切り替わるよう制御する制御回路と、を具備することを特徴とする位相周波数比較装置とした。
【発明の効果】
【００１２】
本発明の位相周波数比較装置によれば、２つの入力クロック信号Ｓref、Ｓdivのタイミング差がある一定値を超えた際に、その入力クロック信号Ｓref、Ｓdivを分周したクロック信号について位相周波数比較を行うので、リセット信号のタイミング遅延及びリセット信号パルス幅による誤動作を回避することができる。このため、本発明の位相周波数比較装置を使用したＰＬＬ回路あるいはクロック信号発生回路の動作周波数を向上できるとともに、「デッド・ゾーン」を無くすることができる。
【発明を実施するための最良の形態】
【００１３】
本発明では、ＰＬＬ回路の本来の基準クロック信号Ｓrefと帰還クロック信号Ｓdivを比較する際に、それらの信号Ｓref，Ｓdivを１／Ｎだけ分周した分周クロック信号を生成しておき、２つの入力クロック信号Ｓref，Ｓdivのタイミング差がある一定値を超えた際に、分周クロック信号について位相周波数比較を行うことで、前記した遅延時間Tdelayによる誤動作を回避させるものである。
【００１４】
２つの入力クロック信号Ｓref、Ｓdivのタイミング差が「Tcycle−２×Tdelay」よりも小さいときに分周クロック信号を選択すれば、仮にタイミング差が「Tcycle−２×Tdelay」を超えた場合でも、その分周クロック信号のタイミング差は、入力クロック信号の周期がそれぞれＮ倍になることから「Ｎ×（Tcycle−２×Tdelay）」よりは小さいので、位相周波数比較における誤動作が起きず、全体として誤動作にはならない。
【００１５】
また、２つの入力クロック信号Ｓref、Ｓdivのタイミング差が基準クロック信号Ｓrefの１周期の長さTcycleを超えたときには、分周器をリセットすると同時に、入力クロック信号について位相周波数比較を行うようにすれば、分周クロック信号のタイミング差が「Ｎ×（Tcycle−２×Tdelay）」以上になることはなく、常にその比較を誤動作なく行うことができる。以下、詳しく説明する。
【実施例１】
【００１６】
図１は本発明の実施例１の位相周波数比較装置の構成を示すブロック図である。この実施例１の位相周波数比較装置では、２つの入力クロック信号Ｓref、Ｓdivは第１の位相周波数比較回路１と分周器２に入力される。分周器２からは２つの入力クロック信号をＮ分周した分周クロック信号Ｓref２、Ｓdiv２が出力して第２の位相周波数比較回路３へ入力する。第１の位相周波数比較回路１の出力信号Ｓup1及び第２の位相周波数比較回路３の出力信号Ｓup2は第１のマルチプレクサ（選択回路）４の入力側に接続され、この第１のマルチプレクサ４からはアップパルス信号Ｓupが出力する。また、第１の位相周波数比較回路１の出力信号Ｓdown1及び第２の位相周波数比較回路３の出力信号Ｓdown2は第２のマルチプレクサ５の入力側に接続され、この第２のマルチプレクサ（選択回路）５からはダウンパルス信号Ｓdownが出力する。さらに、制御回路６には、入力クロック信号Ｓref、Ｓdiv，分周クロック信号Ｓref２，Ｓdiv２が入力され、これらが内部で処理されて、分周器２のリセット信号Ｓrst、マルチプレクサ４、５用の共通のセレクト信号Ｓselがそれぞれ出力する。
【００１７】
上記した位相周波数比較回路１，３には例えば図９に示したものを使用することができる。また、分周器２やマルチプレクサ４，５には従来公知である回路を使用することができるので、ここでは内部回路については省略する。
【００１８】
図２は、図１の位相周波数比較装置における制御回路６の部分の内部ブロック図である。この制御回路６は、入力クロック信号Ｓref，Ｓdiv，Ｓref２，Ｓdiv２をデジタルデータとして取り込みサンプリングするサンプリング部６１、サンプリングしたデータのコードが予め設定している値に合致しているか否かの照合を行う照合部６２、及び照合結果に基づき入力クロック信号Ｓrefに同期してリセット信号Ｓrst、セレクト信号Ｓselを発生する制御信号発生部６３で構成される。
【００１９】
図３は、図１に示した回路の動作を示すタイミング図である。なお、この例では簡単のため、分周器２は２分周器（Ｎ＝２）とした。まず、２つの入力クロック信号Ｓref，Ｓdivのタイミング差が０であるとき、Ｓrefの立ち上がりのタイミングでＳdiv，Ｓref２，Ｓdiv２をサンプリングし、それぞれをrＳdiv，rＳref２，rＳdiv２とすると、
rＳdiv，rＳref２，rＳdiv２＝１，１，１（又は１，０，０）
となる。なお、電気的に高い状態を１，低い状態を０とした。また、Ｓdivの立ち上がりのタイミングでＳref，Ｓref２，Ｓdiv２をサンプリングし、それぞれをdＳref，dＳref２，dＳdiv２とすると、
dＳref，dＳref２，dＳdiv２＝１，１，１（又は１，０，０）
となる。同様にして、２つの入力クロック信号Ｓref，Ｓdivのタイミング差が１周期の±１／４倍、±１／２倍、±３／４倍、±１倍のときにサンプリングして得たrＳdiv，rＳref２，rＳdiv２、dＳref，dＳref２，dＳdiv２のデータ（コード）の例を図４に示す。
【００２０】
図４において、２つの入力クロック信号Ｓref，Ｓdivのタイミング差が周期の±３／４倍、±１倍になったときの値に注目する。タイミング差が周期の−３／４倍になったときには、Ｓdivの立ち上がりタイミングでサンプリングしたデータが、
dＳref，dＳref２，dＳdiv２＝１，１，０（又は１，０，１）
となる。タイミング差が周期の＋３／４倍になったときには、Ｓrefの立ち上がりタイミングでサンプリングしたデータが、
rＳdiv，rＳref２，rＳdiv２＝１，１，０（又は０，０，１）
となる。タイミング差が±１倍になったときはＳdivの立ち上がりタイミングでサンプリングしたデータとＳrefの立ち上がりタイミングでサンプリングしたデータは一致する。
【００２１】
そこで、制御回路６の照合部６２に図４のコードと同じ参照コードを予め格納しておいて、サンプリングしたコードをその参照コードと比較し、図５に示す条件１，２に応じて制御信号発生部６３から分周器２のリセット信号Srstとマルチプレクサ４、５の制御信号Ｓsel号を発生させる。なお、この図５では、データＲ，Ｄは、
Ｒ＝Ｓdiv，rＳref２，rＳdiv２
Ｄ＝dＳref，dＳref２，dＳdiv２
として表している。
【００２２】
Ｒ＝Ｄにおいて、Ｒ＝（１，１，１）又は（１，０，０）のときはタイミング差が０のときであり、第１の位相周波数比較回路１を使用し、分周器２はリセットしない。また、Ｒ＝（１，１，０）又は（１，０，１）又は（０，０，１）のときはタイミング差が＋１又は−１であり、第１の位相周波数比較回路１を使用し、分周器２はリセットする。
【００２３】
Ｒ≠Ｄにおいて、Ｒ＝（１，１，０）又は（０，０，１）のときはタイミング差が＋３／４のときであり、Ｄ＝（１，１，０）又は（１，０，１）のときはタイミング差が−３／４のときであり、いずれも第２の位相周波数比較回路３を使用し、分周器２はリセットしない。これら以外のときは、現在選択している位相周波数比較回路１又は３を使用し、分周器２はリセットしない。
【００２４】
以上の図５に示したような制御をすることで、図１に示した位相周波数比較装置は、２つの入力クロック信号Ｓref，Ｓdivのタイミング差がクロック信号Ｓrefの１周期の±３／４倍未満の時は第１の位相周波数比較回路１の出力を出方し、±３／４倍以上になったときに第２の位相周波数比較回路３の出力を出力し、タイミング差が１周期（±１）を超えた際には再び第１の位相周波数比較回路１の出力を出力し且つ分周器２がリセットされる。
【実施例２】
【００２５】
図６は実施例２の位相周波数比較装置の構成を示すブロック図である。実施例１では２つの位相周波数比較回路１、３の出力側の一方をマルチプレクサ４，５で選択するように構成していたが、この実施例２では位相周波数比較回路１を１つのみとして、その入力側で２組の入力クロック信号Ｓref，Ｓdiv又はＳref２，Ｓdiv２の一方を選択するように構成した。実施例１との動作の違いは、位相周波数比較回路１に入力するクロックがＳref，ＳdivかＳref２，Ｓdiv２かの違いのみで、他は同じである。このように、この実施例２では位相周波数比較回路が１つで済むので、コスト面で有利である。
【実施例３】
【００２６】
本発明の実施例は以上説明した実施例１，２に限定されるものではなく、例えば分周器２の分周比Nは前記した２以外の任意の値にも設定可能である。また、上記実施例１，２では２つの入力クロック信号Ｓref，Ｓdivのタイミング差がクロック信号Ｓrefの１周期の３／４倍になったときにマルチプレクサ４，５によりクロック信号を切り替えるとしているが、その切替時のタイミング差の設定を広くすることも、また狭くすることも可能であることは勿論である。また、実施例では２つの入力クロック信号Ｓref、Sdivのタイミング差を検出してコード化し、このコードを使用してマルチプレクサの切替動作を制御しているが、これに限らず、上記タイミング差を検出し所定のタイミング差と比較し、その比較結果により上記切替動作を制御するものであれば、どのような手段を用いてもよい。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施例１の位相周波数比較装置の構成を示すブロック図である。
【図２】図１に示した位相周波数比較装置の制御回路の詳しいブロック図である。
【図３】実施例１の位相周波数比較装置の動作説明用のタイミング図である。
【図４】実施例１の位相周波数比較装置の制御回路のサンプリング部で得られるコードの説明図である。
【図５】図４のコードを使用して行う実施例１の位相周波数比較装置の制御回路の動作の説明図である。
【図６】本発明の実施例２の位相周波数比較装置の構成を示すブロック図である。
【図７】従来の一般的なＰＬＬ回路の構成図である。
【図８】図６のＰＬＬ回路の位相周波数比較回路の動作のタイミング図である。
【図９】図６のＰＬＬ回路の位相周波数比較回路の内部構成のブロック図である。
【符号の説明】
【００２８】
１：第１の位相周波数比較回路
２：分周器
３：第２の位相周波数比較回路
４，５：マルチプレクサ
６：制御回路  ６１：サンプリング部、６２：照合部、６３：制御信号発生部
【図１】
2005159455.tif 000003
【図２】
2005159455.tif 000004
【図３】
2005159455.tif 000005
【図４】
2005159455.tif 000006
【図５】
2005159455.tif 000007
【図６】
2005159455.tif 000008
【図７】
2005159455.tif 000009
【図８】
2005159455.tif 000010
【図９】
2005159455.tif 000011