(57)【要約】【課題】  デバイスの信頼性が向上された電界効果トランジスタ及びその製造方法を提供する。【解決手段】  本発明の電界効果トランジスタ１は、半絶縁性のＧａＡｓ基板３上に設けられており、ＩｎｘＧａ１−ｘＰ層９とＧａＡｓ層１１とを有するチャネル層１０と、チャネル層１０上に設けられたＡｌｙＧａ１−ｙＡｓキャップ層１３と、ｎ＋領域２５（ソース領域）及びｎ＋領域２３（ドレイン領域）において、ＡｌｙＧａ１−ｙＡｓキャップ層１３に設けられた合金化領域２７，２９と、を備える。ここで、合金化領域２７，２９はＩｎｘＧａ１−ｘＰ層９よりも上に設けられているので、ＩｎｘＧａ１−ｘＰ層９内に設けられていない。このため、電界効果トランジスタ１では接触抵抗率Ｒｃの経時変化が小さい。【選択図】  図１
2005159046.tif 000002
【特許請求の範囲】
【請求項１】
半絶縁性のＧａＡｓ基板上に設けられており、少なくともＩｎｘＧａ１−ｘＰ層を有するチャネル層と、
前記チャネル層上に設けられたＡｌｙＧａ１−ｙＡｓキャップ層と、
ソース領域及びドレイン領域において、前記ＡｌｙＧａ１−ｙＡｓキャップ層に設けられた合金化領域と、
を備え、
前記合金化領域は、前記ＩｎｘＧａ１−ｘＰ層よりも上に設けられている電界効果トランジスタ。
【請求項２】
前記チャネル層は、更にＧａＡｓ層を有する請求項１に記載の電界効果トランジスタ。
【請求項３】
前記合金化領域は、前記ＡｌｙＧａ１−ｙＡｓキャップ層上に設けられた厚さ２０ｎｍ以上４０ｎｍ以下のＡｕＧｅ層と、前記ＡｕＧｅ層上に設けられた厚さ５ｎｍ以上２０ｎｍ以下のＮｉ層とを熱処理して形成される請求項１又は２に記載の電界効果トランジスタ。
【請求項４】
前記ＡｌｙＧａ１−ｙＡｓキャップ層の厚さが１０ｎｍ以上１００ｎｍ以下である請求項１〜３のいずれか一項に記載の電界効果トランジスタ。
【請求項５】
半絶縁性のＧａＡｓ基板上に、少なくともＩｎｘＧａ１−ｘＰ層を有するチャネル層を備えた電界効果トランジスタの製造方法であって、
前記チャネル層上に設けられたＡｌｙＧａ１−ｙＡｓキャップ層上に、厚さ２０ｎｍ以上４０ｎｍ以下のＡｕＧｅ層及び厚さ５ｎｍ以上２０ｎｍ以下のＮｉ層を形成する工程と、
前記ＡｕＧｅ層及び前記Ｎｉ層を３８０〜４３０℃で熱処理して、ソース領域及びドレイン領域に合金化領域を形成する工程と、
を備える電界効果トランジスタの製造方法。
【請求項６】
前記チャネル層は、更にＧａＡｓ層を有する請求項５に記載の電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
携帯電話の急速な普及に代表されるように、移動体通信、衛星通信及び衛星放送等に用いられる高周波無線技術は、高度情報化社会に不可欠なものとなってきた。高度情報化社会を支える高速無線通信用デバイスとしては、ガリウム砒素（ＧａＡｓ）といった化合物半導体を用いたデバイスが実用化されている。
【０００３】
ところが、最近では従来よりも更に、高周波且つ高耐圧動作の高速無線通信用デバイスが要求されている。デバイスの高耐圧化を実現する最も効果的な方法は、大きいエネルギーバンドギャップを持つ半導体をデバイスに採用することである。よって、ＧａＡｓより大きいバンドギャップを持つＩｎＧａＰを動作層の材料として用いたデバイスに期待がかけられている。例えば、５０Ｖを超える高出力の高周波増幅器には、特許文献１にあるようなＩｎｘＧａ１−ｘＰ及びＧａＡｓから成る複合チャネル層を有する電界効果トランジスタ（ＦＥＴ）が用いられている。
【０００４】
高周波無線通信に用いられる電界効果トランジスタでは、ＧａＡｓがチャネル層の材料としてこれまで広く用いられてきた。しかしながら、チャネル層の材料がＧａＡｓの場合、電界効果トランジスタの動作電圧が１５Ｖ以下に制限されてしまう。このため、チャネル層の材料としてＧａＡｓを用いることは、２０Ｖを越えるような高耐圧動作に適していない。
【０００５】
高速無線通信用デバイスとしてのトランジスタの耐圧は、半導体のバンドギャップが大きいほど高い傾向にある。よって、トランジスタの高耐圧化にはできるだけ大きなバンドギャップの半導体を用いることが望ましい。例えば、ＧａＡｓに格子整合するＩｎＧａＰのバンドギャップ（１．９ｅＶ）は、ＧａＡｓのバンドギャップ（１．４ｅＶ）より大きいので、高耐圧動作が期待される。このため、ＩｎＧａＰに関する種々の開発が為されている（例えば、特許文献１〜５参照）。
【０００６】
ここで、図７を参照して、ＩｎＧａＰを含むチャネル層を有する電界効果トランジスタ１ａの一例について説明する。まず、電界効果トランジスタ１ａの構造について説明する。
【０００７】
図７は、ＩｎＧａＰ層９０を含むチャネル層１００を有する電界効果トランジスタ１ａの構造の一例を示す断面図である。電界効果トランジスタ１ａは、半絶縁性のＧａＡｓ基板３０上に順に設けられたアンドープのＧａＡｓバッファ層５０、ｉ型のＡｌＧａＡｓバッファ層７０、チャネル層１００及びｉ型のＡｌＧａＡｓキャップ層１３０を備える。チャネル層１００はｎ型のＩｎＧａＰ層９０及びｉ型のＧａＡｓ層１１０から成る複合チャネルである。ただし、チャネル層１００がｎ型のＩｎＧａＰ層９０のみから成る場合もある。
【０００８】
ＡｌＧａＡｓキャップ層１３０上には、ゲート電極１５０が形成されている。ゲート電極１５０の両側には、ＳｉＯ２層２１０を介してソース電極１９０及びドレイン電極１７０が形成されている。すなわち、ゲート電極１５０とソース電極１９０は、ＳｉＯ２層２１０によって電気的に絶縁されている。また、ゲート電極１５０とドレイン電極１７０も、ＳｉＯ２層２１０によって電気的に絶縁されている。
【０００９】
次に、電界効果トランジスタ１ａの製造工程の一部について説明する。電界効果トランジスタ１ａを製造する際には、ソース電極１９０及びドレイン電極１７０を形成する前に、これらの下の領域にそれぞれＳｉ等のｎ型不純物をイオン注入する。これにより、低抵抗のｎ＋領域２３０，２５０が形成される。
【００１０】
ソース電極１９０及びドレイン電極１７０と半導体との間にオーミック接触を実現するため、例えばＡｕＧｅ／Ｎｉ系の金属材料を用いるとよい。半導体に対してオーミック接触が得られる電極（オーミック電極）は、通常、ＡｕＧｅ／Ｎｉ系の材料から形成される。オーミック電極の代表的な形成方法としては、まず、Ｇｅが１２．７ｗｔ％の濃度で含まれているＡｕＧｅ合金を、厚さ１００ｎｍ程度となるように、ＡｌＧａＡｓキャップ層１３０上に堆積させる。続いて、ＡｕＧｅ合金上に、厚さ３０ｎｍ程度となるようにＮｉを堆積させる。ＡｕＧｅ合金及びＮｉを成膜する方法としては、真空蒸着法が一般に用いられるが、スパッタリング法が用いられる場合もある。
【００１１】
ＡｕＧｅ合金及びＮｉを堆積させた後に、窒素等の雰囲気中において４５０℃程度の温度で数分間、或いは４８０℃の温度で１分間の熱処理を行う。この熱処理により、ＡｌＧａＡｓキャップ層１３０中のＡｌＧａＡｓ、ＡｕＧｅ合金及びＮｉが合金化して、合金化領域２７０，２９０が形成される。この合金化領域２７０，２９０により、ドレイン電極１７０及びソース電極１９０とＡｌＧａＡｓキャップ層１３０との間にオーミック接触が実現される。
【００１２】
続いて、ゲート電極１５０を形成する。ゲート電極１５０は、Ｔｉ／Ｐｔ／Ａｕが積層された構造を有する場合が多いが、ＷＳｉ等の高融点金属又は合金から成る場合もある。高融点金属の場合、ゲート電極１５０を、ＡｕＧｅ及びＮｉより先に形成する場合もある。
【００１３】
また、電界効果トランジスタ１ａを製品（ＦＥＴチップ）として実用的に使用するには、通常、ゲート電極１５０、ソース電極１９０及びドレイン電極１７０のそれぞれから配線を引き出すためのボンディングパッドを形成する等の工程、或いはトランジスタ１ａを保護するためのパッシベーション膜を形成する等の工程を更に経ることが必要である。
【特許文献１】特開２０００−２４３７５７号公報
【特許文献２】特開２００３−６８７６４号公報
【特許文献３】特開２００２−２８９８３６号公報
【特許文献４】特開２００２−３４３８１４号公報
【特許文献５】特開平６−２３２１８１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上記説明したような電界効果トランジスタにおいては、例えば、特許文献２にあるように、チャネル層中のキャリア濃度を高める改善が行われている。また、例えば、特許文献３及び４にあるように、デバイスのノイズ特性、ゲート耐圧の改善等も多数為されてきた。ところが、デバイスの信頼性に関する改善としては、例えば、特許文献５にあるように、ゲート電極のショットキ特性が劣化しないような改善が行われている程度である。
【００１５】
そこで、本発明者らが、電界効果トランジスタを実用的に使用する際に重要なデバイス信頼性を左右する要因を鋭意検討した結果、ソース電極及びドレイン電極のオーム性が重要であることを見出した。
【００１６】
ｎ型のIII−V族化合物半導体に対するオーミック電極を形成するには、ＡｕＧｅ／Ｎｉが広く用いられている。まずＡｕ、Ｇｅ及びＮｉ等の金属をｎ型のIII−V族化合物半導体上に蒸着し、合金化と称される熱処理（アニーリング）を行う。熱処理を行うと、金属とｎ型のIII−V族化合物半導体とが合金化するので、オーミック接触及び低い抵抗（接触抵抗）が得られる。
【００１７】
具体的には、通常、まずｎ型のIII−V族化合物半導体上にＡｕＧｅ合金から成る薄膜を蒸着し、続いてその薄膜上にＮｉ膜を蒸着することによって積層構造を形成する。しかる後、熱処理を行って合金化させる。ＮｉはIII−V族化合物半導体との反応性が高く、低温の熱処理でも合金化反応を開始させる役割を果たす。
【００１８】
例えば、ＧａＡｓはIII−V族化合物半導体である。ＧａＡｓ上にＡｕＧｅ／Ｎｉを用いてオーミック電極を形成する場合、ＡｕＧｅ／ＮｉとＧａＡｓとが合金化反応して、Ａｕ（Ｇａ）相とＮｉｘＧｅＡｓ相とから成る合金化領域が生成していることが報告されている（例えば、小川正毅著「表面科学  第二巻」、１９８１年、ｐ．２６５−２７１参照）。なお、Ａｕ（Ｇａ）は、Ａｕに数％〜十数％のＧａが含まれて成る金属を示す。
【００１９】
ＧａＡｓ以外のIII−V族化合物半導体の場合にも、ＧａＡｓの場合と類似した反応によって合金化領域が生成する。合金化領域は、ＡｕにIII族元素が含まれて成る相（以下、Ａ相という）と、Ｎｉ、Ｇｅ及びV族元素を主成分とする相（以下、Ｂ相という）とを有している。例えば、ＧａＡｓの場合、Ａ相はＡｕ（Ｇａ）相であり、Ｂ相はＮｉｘＧｅＡｓ相である。
【００２０】
以上を踏まえると、オーミック電極に起因するデバイスの信頼性は、合金化領域を構成するＡ相及びＢ相の熱的な安定性に支配される可能性が高いと考えられる。すなわち、合金化領域の熱的な安定性が低いとデバイスの信頼性が低下してしまうと考えられる。この信頼性の観点から、ＧａＡｓに対してＡｕＧｅ／Ｎｉを用いた場合と、ＩｎＰに対してＡｕＧｅ／Ｎｉを用いた場合とを比較する。
【００２１】
ＧａＡｓに対してＡｕＧｅ／Ｎｉを用いた場合、合金化領域を構成するＡｕ（Ｇａ）がＧａＡｓ表面に生成している。一方、ＩｎＰに対してＡｕＧｅ／Ｎｉを用いた場合、同様にＡｕ（Ｉｎ）がＩｎＰ表面に生成している。ここで、ＡｕとＩｎＰとの反応性は、ＡｕとＧａＡｓとの反応性より高いといわれている。具体的には、Ａｕは、Ｇａと反応してＡｕ（Ｇａ）を生成する一方でＡｓとは反応しない。しかしながら、ＡｕはＩｎ及びＰの両者と反応してＡｕ−Ｉｎ或いはＡｕ２Ｐ３といった化合物を生成する（例えば、小川正毅著「表面科学  第二巻」、１９８１年、ｐ．２６５−２７１参照）。よって、ＩｎＰに対してＡｕＧｅ／Ｎｉを用いた場合の熱的な安定性は、ＧａＡｓに対してＡｕＧｅ／Ｎｉを用いた場合の熱的な安定性より低いと考えられる。
【００２２】
ここで、ＩｎＧａＰは上記説明したようにＡｕとの反応性が高いＰをV族元素として有する。よって、ＩｎＧａＰはＩｎＰと類似の振る舞いをすると考えられる。このため、ＩｎＧａＰに対してＡｕＧｅ／Ｎｉをオーミック電極として用いると、デバイスの信頼性が問題になる可能性がある。すなわち、ＩｎＧａＰ層を含むチャネル層を有する電界効果トランジスタでは、ＡｕＧｅ／Ｎｉ中のＡｕがＩｎＧａＰ層に到達すると、ＡｕとＩｎＧａＰとの反応が容易に進行すると考えられる。その結果、デバイスの信頼性に対して影響を与えることが懸念される。そこで、ＩｎＧａＰに対してＡｕＧｅ／Ｎｉをオーミック電極として用いた場合におけるデバイスの信頼性を評価するため、高温保存試験を行った。
【００２３】
図８は、２５０℃の高温保存試験において、図７のドレイン電極１７０及びソース電極１９０の接触抵抗率Ｒｃの経時変化を示したグラフである。グラフの縦軸は、ドレイン電極１７０及びソース電極１９０の接触抵抗率Ｒｃ（μΩｃｍ２）を示し、横軸は経過時間（ｈｏｕｒｓ）を示す。１０時間ほど経過すると、接触抵抗率Ｒｃは、初期値の約５０μΩｃｍ２に対して４倍の２００μΩｃｍ２を超える高い値を示す。よって、このようなドレイン電極１７０及びソース電極１９０では、電界効果トランジスタのソース−ドレイン電流が時間の経過と共に低下してしまうので、デバイスの信頼性に未だ向上の余地があった。
【００２４】
そこで、本発明は、デバイスの信頼性が向上された電界効果トランジスタ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２５】
上述の課題を解決するため、まず本発明者らは、高温保存試験において安定したデバイス特性が得られない原因を明らかにすべく、種々の検討を行った。まず、高温保存試験を実施する前の状態におけるドレイン電極１７０及びソース電極１９０の断面を透過電子顕微鏡（ＴＥＭ）により観察し、合金化領域のＥＤＸ(Energy Dispersive X-ray)分析を行った。
【００２６】
図９は、オーミック接触が得られるドレイン電極又はソース電極、ＡｌｙＧａ１−ｙＡｓキャップ層、及びチャネル層の断面を示すＴＥＭ写真である。この写真中のｎ−ＩｎＧａＰは、図７のＩｎＧａＰ層９０に対応する。また、写真中のＮｉ２ＧｅＡｓｘＰ１−ｘ及びＡｕ（Ｉｎ，Ｇａ）は、図７の合金化領域２７０，２９０に対応する。写真中のＮｉ２ＧｅＡｓｘＰ１−ｘ及びＡｕ（Ｉｎ，Ｇａ）は、ＡｕＧｅ／ＮｉとＩｎＧａＰ等の半導体との反応により形成された合金を示している。これにより、ＩｎＧａＰ層９０中に合金化領域が設けられていることが明らかになった。
【００２７】
また、合金化領域のＥＤＸ分析を行った。その結果、合金化領域はＮｉｘＧｅＡｓｙＰ１−ｙ（写真中のＮｉ２ＧｅＡｓｙＰ１−ｙ）と、微量のＧａ及びＩｎを含むＡｕ（写真中のＡｕ（Ｉｎ，Ｇａ））とを含むことが判明した。これは、ＩｎＧａＰ層９０中に合金化領域が形成されていることを裏付けるものである。ここで、上述のようにＡｕはＩｎＧａＰとの反応性が高く、反応によりＡｕ−Ｉｎ、ＡｕＧａ又はＡｕ−Ｐ等の化合物を形成する。２５０℃の高温保存試験では、全てのＡｕが化合物を形成することによって系が熱的に安定な状態になるまで、反応が経時的に進行すると考えられる。このため、図８に示したように、接触抵抗率Ｒｃが時間の経過と共に上昇してしまうと考えられる。
【００２８】
以上を踏まえ、本発明の電界効果トランジスタは、半絶縁性のＧａＡｓ基板上に設けられており、少なくともＩｎｘＧａ１−ｘＰ層を有するチャネル層と、チャネル層上に設けられたＡｌｙＧａ１−ｙＡｓキャップ層と、ソース領域及びドレイン領域において、ＡｌｙＧａ１−ｙＡｓキャップ層に設けられた合金化領域と、を備え、合金化領域は、ＩｎｘＧａ１−ｘＰ層よりも上に設けられている。
【００２９】
本発明の電界効果トランジスタでは、合金化領域によってオーミック接触が得られる。ここで、合金化領域はＩｎｘＧａ１−ｘＰ層に設けられていないので、接触抵抗率の経時変化が小さい。また、チャネル層は、更にＧａＡｓ層を有することもできる。
【００３０】
また、合金化領域は、ＡｌｙＧａ１−ｙＡｓキャップ層上に設けられた厚さ２０ｎｍ以上４０ｎｍ以下のＡｕＧｅ層と、ＡｕＧｅ層上に設けられた厚さ５ｎｍ以上２０ｎｍ以下のＮｉ層とを熱処理して形成されると好ましい。
【００３１】
合金化領域は、ＡｕＧｅ層及びＮｉ層を熱処理して形成される。オーミック接触を得るためには、ＡｕＧｅ層の厚さが２０ｎｍ以上であると好ましい。一方、ＩｎｘＧａ１−ｘＰ層に合金化領域が形成されることを防ぐためには、ＡｕＧｅ層の厚さが４０ｎｍ以下であると好ましい。
【００３２】
また、ＡｌｙＧａ１−ｙＡｓキャップ層の厚さが１０ｎｍ以上１００ｎｍ以下であると好ましい。合金化領域をＩｎｘＧａ１−ｘＰ層から離すためには、ＡｌｙＧａ１−ｙＡｓキャップ層の厚さが１０ｎｍ以上であると好ましい。
【００３３】
また、本発明の電界効果トランジスタの製造方法は、半絶縁性のＧａＡｓ基板上に、少なくともＩｎｘＧａ１−ｘＰ層を有するチャネル層を備えた電界効果トランジスタの製造方法であって、チャネル層上に設けられたＡｌｙＧａ１−ｙＡｓキャップ層上に、厚さ２０ｎｍ以上４０ｎｍ以下のＡｕＧｅ層及び厚さ５ｎｍ以上２０ｎｍ以下のＮｉ層を形成する工程と、ＡｕＧｅ層及びＮｉ層を３８０〜４３０℃で熱処理して、ソース領域及びドレイン領域に合金化領域を形成する工程と、を備える。
【００３４】
この製造方法により得られた電界効果トランジスタでは、合金化領域はＩｎｘＧａ１−ｘＰ層に形成されないので、接触抵抗率の経時変化が小さい。また、チャネル層は、更にＧａＡｓ層を有することもできる。
【発明の効果】
【００３５】
本発明によれば、デバイスの信頼性が向上された電界効果トランジスタ及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の実施の形態に係る電界効果トランジスタ及びその製造方法について説明する。なお、同一要素には同一符号を用い、重複する説明は省略する。まず、本発明の実施の形態に係る電界効果トランジスタ１の構造について説明し、続いてその製造方法について説明する。
【００３７】
図１は、電界効果トランジスタ１の断面図である。電界効果トランジスタ１は、半絶縁性のＧａＡｓ基板３上に設けられたアンドープのＧａＡｓバッファ層５、ｉ型のＡｌＧａＡｓバッファ層７、チャネル層１０及びｉ型のＡｌｙＧａ１−ｙＡｓキャップ層１３を備える。チャネル層１０はｎ型のＩｎｘＧａ１−ｘＰ層９を有する。また、チャネル層１０はＩｎｘＧａ１−ｘＰ層９とＡｌｙＧａ１−ｙＡｓキャップ層１３との間にｉ型のＧａＡｓ層１１を有する。すなわち、チャネル層１０は複合チャネルである。
【００３８】
ＩｎｘＧａ１−ｘＰ層９の厚さは、例えば７５ｎｍであり、ＧａＡｓ層１１の厚さは、例えば１０ｎｍである。ＩｎｘＧａ１−ｘＰ層９は、例えばＩｎｘＧａ１−ｘＰを含む。ＩｎｘＧａ１−ｘＰの組成ｘは、ＧａＡｓに格子整合する値として、例えば、ｘ＝０．４９である。また、ＡｌＧａＡｓバッファ層７は、例えばＡｌｚＧａ１−ｚＡｓ（ｚ＝０．３）を含む。ＡｌｙＧａ１−ｙＡｓキャップ層１３は、例えばＡｌｙＧａ１−ｙＡｓを含む。ＡｌｙＧａ１−ｙＡｓの組成ｙは、ＧａＡｓに格子整合する値として、例えば、ｙ＝０．２である。なお、組成ｙの広い範囲においてＡｌｙＧａ１−ｙＡｓはＧａＡｓに格子整合するので、ｙ＝０．２に限定されることはない。
【００３９】
ＡｌｙＧａ１−ｙＡｓキャップ層１３上には、ゲート電極１５、ドレイン電極１７及びソース電極１９が設けられている。ＡｌｙＧａ１−ｙＡｓキャップ層１３上において、ゲート電極１５とドレイン電極１７との間には絶縁体層２１が設けられ、ゲート電極１５とソース電極１９との間にも絶縁体層２１が設けられている。これにより、ゲート電極１５、ドレイン電極１７及びソース電極１９がそれぞれ互いに絶縁されている。絶縁体層２１は、例えばＳｉＯ２から成る。
【００４０】
ドレイン電極１７の下には、低抵抗のｎ＋領域２３（ドレイン領域）が設けられている。一方、ソース電極１９の下には、低抵抗のｎ＋領域２５（ソース領域）が設けられている。ｎ＋領域２３，２５は、ＡｌｙＧａ１−ｙＡｓキャップ層１３及びチャネル層１０に設けられている。
【００４１】
ｎ＋領域２３，２５において、ＡｌｙＧａ１−ｙＡｓキャップ層１３には合金化領域２７，２９がそれぞれ設けられている。合金化領域２７，２９上には、ドレイン電極１７及びソース電極１９がそれぞれ設けられている。よって、ドレイン電極１７及びソース電極１９と、ｎ＋領域２３，２５との間には、それぞれオーミック接触が得られる。
【００４２】
ここで、合金化領域２７，２９はＩｎｘＧａ１−ｘＰ層９よりも上に設けられているので、ＩｎｘＧａ１−ｘＰ層９に合金化領域２７，２９は設けられていない。すなわち、合金化領域２７，２９は、ＩｎｘＧａ１−ｘＰ層９に到達しないような最大深さ２７ｄ，２９ｄを有する。
【００４３】
また、合金化領域２７，２９はＡｌｙＧａ１−ｙＡｓキャップ層１３内に設けられている。この場合、合金化領域２７，２９とＩｎｘＧａ１−ｘＰ層９との間には、ＧａＡｓ層１１が位置している。例えば、ＡｌｙＧａ１−ｙＡｓキャップ層１３の厚さが３０ｎｍである場合、合金化領域２７，２９の最大深さ２７ｄ，２９ｄは３０ｎｍ未満であることが好ましい。
【００４４】
さらに、合金化領域２７，２９とチャネル層１０との間には、ＡｌｙＧａ１−ｙＡｓ領域が位置している。これにより、合金化領域２７，２９とＩｎｘＧａ１−ｘＰ層９との間隔を大きくできる。
【００４５】
ＩｎｘＧａ１−ｘＰ層に合金化領域が設けられていると、図８に示したように高温保存試験において接触抵抗率Ｒｃの経時変化が比較的大きい。しかしながら、本実施形態の電界効果トランジスタ１では、図３のＴＥＭ観察及びＥＤＸ分析で確認されるように、ＩｎｘＧａ１−ｘＰ層９に合金化領域２７，２９が設けられていない。よって、図２に示すように高温保存試験において接触抵抗率Ｒｃの経時変化が小さい。
【００４６】
図２は、２５０℃の高温保存試験において、図１のドレイン電極１７及びソース電極１９の接触抵抗率Ｒｃの経時変化を示したグラフである。グラフの縦軸はドレイン電極１７及びソース電極１９の接触抵抗率Ｒｃ（μΩｃｍ２）を示し、横軸は経過時間（ｈｏｕｒｓ）を示す。このグラフによれば、９６時間ほど経過しても接触抵抗率Ｒｃの変動を５％以内にすることができる。すなわち、接触抵抗率Ｒｃの経時変化が小さいので、電界効果トランジスタ１のソース−ドレイン電流は殆ど経時変化しない。よって、デバイスの信頼性を向上できる。
【００４７】
図３は、オーミック接触が得られるドレイン電極又はソース電極、ＡｌｙＧａ１−ｙＡｓキャップ層、及びチャネル層の断面を示すＴＥＭ写真である。写真中のｎ−ＩｎＧａＰは、図１のＩｎｘＧａ１−ｘＰ層９に対応し、写真中のｎ−ＡｌＧａＡｓは、図１のｎ＋領域２３，２５におけるＡｌｙＧａ１−ｙＡｓキャップ層１３に対応する。写真中のｉ−ＡｌＧａＡｓ（ｘ＝０．３）Ｂｕｆｆｅｒは、図１のＡｌＧａＡｓバッファ層７に対応し、写真中のＧａＡｓは、図１のＧａＡｓバッファ層５に対応する。また、写真中のＴｉ，Ｐｔ，Ａｕは、図１のドレイン電極１７及びソース電極１９に対応する。また、写真中のＮｉ２ＧｅＡｓ及びＡｕＧａ（Ａｌ）は、図１の合金化領域２７，２９に対応する。
【００４８】
図３によれば、合金化領域２７，２９はＩｎｘＧａ１−ｘＰ層９に設けられていないことが確認される。
【００４９】
また、合金化領域のＥＤＸ(Energy Dispersive X-ray)分析の結果から、合金化領域２７，２９はＮｉｘＧｅＡｓ（ＴＥＭ写真中のＮｉ２ＧｅＡｓに対応）と、微量のＡｌを含むＡｕＧａ（ＴＥＭ写真中のＡｕＧａ（Ａｌ）に対応）とを含むことが確認される。これは、ＩｎｘＧａ１−ｘＰ層９中に合金化領域２７，２９が設けられていないことを裏付けるものである。ＩｎｘＧａ１−ｘＰ層９に合金化領域２７，２９が設けられていないと、２５０℃の高温保存試験においてＡｕがＡｕ−Ｉｎ或いはＡｕ２Ｐ３といった化合物を形成しないので、図２に示したように、接触抵抗率Ｒｃが殆ど変動しないと考えられる。
【００５０】
再び図１を参照する。ＡｌｙＧａ１−ｙＡｓキャップ層１３の厚さは、例えば３０ｎｍ程度である。ＡｌｙＧａ１−ｙＡｓキャップ層１３の厚さは、１０ｎｍ以上であると好ましく、３０ｎｍ以上であるとより好ましい。合金化領域２７，２９をＩｎｘＧａ１−ｘＰ層９から離すためには、ＡｌｙＧａ１−ｙＡｓキャップ層１３の厚さが１０ｎｍ以上であると好ましい。
【００５１】
また、ＡｌｙＧａ１−ｙＡｓキャップ層１３の厚さは、１００ｎｍ以下であると好ましく、７０ｎｍ以下であるとより好ましい。ＡｌｙＧａ１−ｙＡｓキャップ層１３が厚くなると、電界効果トランジスタ１の相互コンダクタンスＧｍが低下し、高周波動作において利得が低下してしまうため、これを防ぐためには、ＡｌｙＧａ１−ｙＡｓキャップ層１３の厚さが１００ｎｍ以下であると好ましい。
【００５２】
以上が電界効果トランジスタ１の構造である。続いて、図４〜図６及び図１を参照しながら電界効果トランジスタ１の製造方法について説明する。図４〜図６は、電界効果トランジスタ１の製造工程を示す断面図である。
【００５３】
（エピタキシャル基板の準備工程）
まず、図４に示されるように、半絶縁性のＧａＡｓ基板３上にＧａＡｓバッファ層５、ＡｌＧａＡｓバッファ層７、チャネル層１０及びＡｌｙＧａ１−ｙＡｓキャップ層１３が順に設けられたエピタキシャル基板を準備する。チャネル層１０はＩｎｘＧａ１−ｘＰ層９を有する。また、チャネル層１０はＩｎｘＧａ１−ｘＰ層９とＡｌｙＧａ１−ｙＡｓキャップ層１３との間にＧａＡｓ層１１を有する場合もある。すなわち、チャネル層１０は複合チャネルとすることもできる。
【００５４】
（イオン注入工程）
続いて、Ｓｉ等のｎ型不純物を上記エピタキシャル基板にイオン注入することにより、ｎ＋領域２３（ドレイン領域）と、ｎ＋領域２５（ソース領域）と、を形成する。ｎ＋領域２３，２５は、チャネル層１０及びＡｌｙＧａ１−ｙＡｓキャップ層１３に形成される。
【００５５】
（ＡｕＧｅ層及びＮｉ層形成工程）
次に、図５に示されるように、ＡｌｙＧａ１−ｙＡｓキャップ層１３上にＡｕＧｅ層３１，３５及びＮｉ層３３，３７を形成する。ＡｕＧｅ層３１，３５及びＮｉ層３３，３７は、それぞれｎ＋領域２３，２５上に形成される。Ｎｉ層３３，３７はＡｕＧｅ層３１，３５上に設けられている。ＡｕＧｅ層３１，３５は、例えばＧｅが１２．７ｗｔ％の濃度で含まれているＡｕＧｅ合金を含む。ＡｕＧｅ層３１，３５及びＮｉ層３３，３７を形成するには、ＡｌｙＧａ１−ｙＡｓキャップ層１３上にＡｕＧｅ膜、Ｎｉ膜を順次形成し、フォトリソグラフィ法によりＡｕＧｅ層３１，３５及びＮｉ層３３，３７を形成する。ＡｕＧｅ膜及びＮｉ膜は、例えば真空蒸着法又はスパッタリング法等によって形成される。
【００５６】
ＡｕＧｅ層３１，３５の厚さは、例えば３３ｎｍである。ＡｕＧｅ層３１，３５の厚さは２０ｎｍ以上であると好ましく、２５ｎｍ以上であるとより好ましい。ソース電極１９及びドレイン電極１７とＡｌｙＧａ１−ｙＡｓキャップ層１３との間にオーミック接触を得るのに十分な合金化領域２７，２９をＡｌｙＧａ１−ｙＡｓキャップ層１３内に形成するためには、ＡｕＧｅ層３１，３５の厚さが２０ｎｍ以上であると好ましい。
【００５７】
また、ＡｕＧｅ層３１，３５の厚さは４０ｎｍ以下であると好ましく、３６ｎｍ以下であるとより好ましい。ＩｎｘＧａ１−ｘＰ層９に合金化領域２７，２９が形成されることを防ぐためには、ＡｕＧｅ層３１，３５の厚さが４０ｎｍ以下であると好ましい。
【００５８】
Ｎｉ層３３，３７の厚さは、例えば１０ｎｍである。Ｎｉ層３３，３７の厚さは、５ｎｍ以上であると好ましい。ＡｕＧｅ膜上にＮｉを蒸着してＮｉ膜を形成した後に、このＮｉ膜を大気中に晒し、合金化のための熱処理を行う過程で数ｎｍのＮｉ膜は酸化される。この酸化による実質的なＮｉ量の減少分を考慮すると、Ｎｉ層３３，３７の厚さが５ｎｍ以上であると好ましい。
【００５９】
また、Ｎｉ層３３，３７の厚さは、２０ｎｍ以下であると好ましい。Ｎｉ層３３，３７の厚さが厚くなると、ＡｕＧｅ及びＮｉと半導体との反応により生成する合金化領域の深さ及び組成が変化する。ドレイン電極及びソース電極の接触抵抗率を低くするためには、Ｎｉ層３３，３７の厚さが２０ｎｍ以下であると好ましい。
【００６０】
（合金化領域形成工程）
続いて、図６に示されるように、ＡｕＧｅ層３１，３５及びＮｉ層３３，３７を熱処理する。この熱処理により、例えばＡｌｙＧａ１−ｙＡｓキャップ層１３のＡｌｙＧａ１−ｙＡｓと、ＡｕＧｅ層３１，３５のＡｕＧｅと、Ｎｉ層３３，３７のＮｉとを合金化させて、ｎ＋領域２３，２５に各々合金化領域２７，２９を形成する。熱処理における雰囲気としては窒素等の雰囲気が好ましく、熱処理の時間としては数分間程度が好ましい。
【００６１】
熱処理の温度は、例えば４０５℃である。熱処理の温度は、３８０℃以上であると好ましい。ＡｕＧｅ及びＮｉがＡｌｙＧａ１−ｙＡｓと反応して合金化領域２７，２９を形成するためには、３５０℃程度の温度が必要とされる。ドレイン電極及びソース電極の接触抵抗率が５０μΩｃｍ２以下の良好な値を実現するためには、熱処理の温度が３８０℃以上であると好ましい。
【００６２】
また、熱処理の温度は４３０℃以下であると好ましい。熱処理温度が４３０℃を超えると、ＡｕＧｅ及びＮｉと、ＡｌｙＧａ１−ｙＡｓとの間で生じる相互拡散が過度に進行し、上記接触抵抗率が増大するので、熱処理の温度が４３０℃以下であると好ましい。
【００６３】
本実施形態の電界効果トランジスタの製造方法では、これまでのものよりＡｕＧｅ層３１，３５の厚さを薄くしているので、ＡｕＧｅ層３１，３５中のＡｕ量が少ない。このため、熱処理しても、合金化領域２７，２９の最大深さ２７ｄ，２９ｄは十分浅く、合金化領域２７，２９はＩｎｘＧａ１−ｘＰ層９まで到達しない。よって、ＩｎｘＧａ１−ｘＰ層９に合金化領域２７，２９は形成されない。また、ＡｕＧｅ層３１，３５の厚さを変化させることにより、合金化領域２７，２９の最大深さ２７ｄ，２９ｄを制御することもできる。
【００６４】
（ドレイン電極及びソース電極形成工程）
次に、図１に示されるように、ドレイン電極１７を合金化領域２７上に形成し、ソース電極１９を合金化領域２９上に形成する。ドレイン電極１７及びソース電極１９は、例えばＴｉ／Ｐｔ／Ａｕから形成されている。ドレイン電極１７及びソース電極１９とＡｌｙＧａ１−ｙＡｓキャップ層１３との間には、合金化領域２７，２９によりそれぞれオーミック接触が得られる。
【００６５】
続いて、ドレイン電極１７とソース電極１９との間に、絶縁体層２１を介してゲート電極１５を形成する。まず、ＡｌｙＧａ１−ｙＡｓキャップ層１３上にＴｉ，Ｐｔ，Ａｕを順に蒸着法により成膜して積層構造を形成する。次に、この積層構造からフォトリソグラフィ法によりゲート電極１５を形成する。この場合、ゲート電極１５は、Ｔｉ／Ｐｔ／Ａｕの積層構造を有する。また、ゲート電極１５は、ＷＳｉ等の高融点金属又は合金を含むとしてもよい。ゲート電極１５が高融点金属から成る場合、ＡｕＧｅ層３１，３５及びＮｉ層３３，３７より先にゲート電極１５を形成してもよい。
【００６６】
以上の工程を経ることにより、図１に示した電界効果トランジスタ１を製造することができる。この方法により得られた電界効果トランジスタ１では、合金化領域２７，２９がＩｎｘＧａ１−ｘＰ層９内に形成されていないので、ドレイン電極１７及びソース電極１９の接触抵抗率Ｒｃの経時変化が小さい。よって、本実施形態の電界効果トランジスタの製造方法によれば、デバイスの信頼性が向上された電界効果トランジスタ１が得られる。
【００６７】
以上、本発明の好適な実施形態について詳細に説明したが、本発明は上記実施形態に限定されない。
【００６８】
例えば、上記実施形態では、合金化領域２７，２９はＡｌｙＧａ１−ｙＡｓキャップ層１３内に設けられているとしたが、ＧａＡｓ層１１内にも設けられているとしてもよい。この場合であっても、合金化領域２７，２９はＩｎｘＧａ１−ｘＰ層９よりも上に設けられる。よって、ＩｎｘＧａ１−ｘＰ層９に合金化領域２７，２９は設けられていない。具体的には、例えば、ＡｌｙＧａ１−ｙＡｓキャップ層１３の厚さが３０ｎｍ、ＧａＡｓ層１１の厚さが１０ｎｍである場合、合金化領域２７，２９の最大深さ２７ｄ，２９ｄは４０ｎｍ未満である。なお、この場合、ＡｌｙＧａ１−ｙＡｓキャップ層１３中のＡｌｙＧａ１−ｙＡｓだけでなく、ＧａＡｓ層１１中のＧａＡｓもＡｕＧｅ及びＮｉと合金化して合金化領域２７，２９を形成することとなる。また、上記実施形態では、チャネル層１０はＩｎｘＧａ１−ｘＰ層９及びＧａＡｓ層１１を備えるとしたが、ＧａＡｓ層１１を備えないとすることもできる。
【図面の簡単な説明】
【００６９】
【図１】電界効果トランジスタの断面図である。
【図２】２５０℃の高温保存試験において、図１のドレイン電極及びソース電極の接触抵抗率Ｒｃの経時変化を示したグラフである。
【図３】オーミック接触が得られるドレイン電極又はソース電極、ＡｌｙＧａ１−ｙＡｓキャップ層、及びチャネル層の断面を示すＴＥＭ写真である。
【図４】電界効果トランジスタの製造工程を示す断面図である。
【図５】電界効果トランジスタの製造工程を示す断面図である。
【図６】電界効果トランジスタの製造工程を示す断面図である。
【図７】ＩｎＧａＰを含むチャネル層を有する電界効果トランジスタの構造の一例を示す断面図である。
【図８】２５０℃の高温保存試験において、図７のドレイン電極及びソース電極の接触抵抗率Ｒｃの経時変化を示したグラフである。
【図９】オーミック接触が得られるドレイン電極又はソース電極、ＡｌｙＧａ１−ｙＡｓキャップ層、及びチャネル層の断面を示すＴＥＭ写真である。
【符号の説明】
【００７０】
１…電界効果トランジスタ、３…ＧａＡｓ基板、９…ＩｎｘＧａ１−ｘＰ層、１０…チャネル層、１１…ＧａＡｓ層、１３…ＡｌｙＧａ１−ｙＡｓキャップ層、２３…ｎ＋領域（ドレイン領域）、２５…ｎ＋領域（ソース領域）、２７，２９…合金化領域、３１，３５…ＡｕＧｅ層、３３，３７…Ｎｉ層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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