(57)【要約】【課題】シリサイド配線の抵抗値ばらつきを抑制した半導体装置とその製造方法を提供する。【解決手段】半導体基板１０１、フィールド酸化膜１０２、ゲート酸化膜１０３、ゲート電極１０４、拡散層１０５、サイドウォール１０６、ソース／ドレイン拡散層１０７を備えた半導体装置に対し、金属積層膜１０８をスパッタ堆積して５００℃で６０秒程度の第１の熱処理１０９を行い、第１のコバルトシリサイド１１０を形成する。次に、金属積層膜１０８を除去する。次に、８００℃以上で第２の熱処理１１１を行い、第１のコバルトダイシリサイド１１２及びシリコン析出１１３を形成する。次に、金属積層膜１１４をスパッタ堆積して５００℃で６０秒第３の熱処理１１５を行い、第２のコバルトシリサイド１１６を形成する。続いて、金属積層膜１１４を除去する。次に、７５０℃程度で第４の熱処理１１７を行い、第２のコバルトダイシリサイド１１８を形成する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板上にポリシリコン膜を堆積する工程と、
前記ポリシリコン膜を覆うように第１の金属膜を堆積する工程と、
前記ポリシリコン膜に第１の熱処理を施して前記ポリシリコンを第１の金属シリサイド膜とする工程と、
前記第１の金属膜を除去する工程と、
前記金属シリサイド膜に第２の熱処理を施して第１の金属ダイシリサイド膜を形成すると共にシリコンを析出させる工程と、
前記シリコンの上に第２の金属膜を堆積する工程と、
前記シリコンに第３の熱処理を施して前記シリコンを第２の金属シリサイド膜とする工程と、
前記第２の金属膜を除去する工程と、
前記第２の金属シリサイド膜に第４の熱処理を施して第２の金属ダイシリサイド膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の熱処理は８００℃以上であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第４の熱処理の温度は、前記第２の熱処理の温度よりも低いことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１の金属膜及び前記第２の金属膜は、窒化チタンとコバルトの積層膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
半導体基板上にポリシリコン膜を堆積する工程と、
前記ポリシリコン膜を覆うように第１の金属膜を堆積する工程と、
前記ポリシリコン膜に第１の熱処理を施して前記ポリシリコンを金属シリサイド膜とする工程と、
前記第１の金属膜を除去する工程と、
前記金属シリサイド膜に第２の熱処理を施して金属ダイシリサイド膜を形成すると共にシリコンを析出させる工程と、
前記シリコンにイオン注入を施す工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記第２の熱処理は８００℃以上であることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１の金属膜は、窒化チタンとコバルトの積層膜であることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
前記イオン注入は、前記ポリシリコンに注入されている不純物と同じ型の不純物からなることを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特にゲートポリシリコンにシリサイドを用いる半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
シリコンＬＳＩのトランジスタについては、ポリシリコンゲートの配線抵抗とソース／ドレイン領域の拡散層抵抗とを下げるために、ポリシリコンゲートとソース／ドレイン領域の上に高融点金属シリサイドを形成するサリサイドプロセスが検討されている（例えば、特許文献１参照）。
【０００３】
以下、従来のサリサイドプロセスによる半導体装置の製造方法について図面を用いて説明する。図５は、従来技術に係る半導体装置の製造方法の各工程を示す断面図である。
【０００４】
まず、図５（ａ）に示すように、半導体基板２０１上にＬＯＣＯＳ分離法またはＳＴＩ分離法により、フィールド酸化膜２０２を形成する。次に、フィールド酸化膜２０２に囲まれた活性領域に、熱酸化法により、ゲート酸化膜２０３を成長させる。次に、ゲート酸化膜２０３上に、ＣＶＤ法によりポリシリコン膜を成長し、フォトリソグラフィー法とドライエッチング法により、ポリシリコン膜をパターンニングしてゲート電極２０４を形成する。次に、表面が露出している半導体基板２０１に、フォトリソグラフィー法とイオン注入法により、低濃度の浅い拡散層２０５を形成する。次に、ＣＶＤ技術とエッチング技術を用いて、ゲート電極２０４及びゲート酸化膜２０３の側面にシリコン酸化膜から構成されるサイドウォール２０６を形成する。次に、表面が露出している半導体基板２０１に、フォトリソグラフィー法とイオン注入法により、高濃度のソース／ドレイン拡散層２０７を形成し、ＬＤＤ構造とする。
【０００５】
次に、図５（ｂ）に示すように、半導体基板２０１の全体を覆うように、例えば、窒化チタン（ＴｉＮ）とコバルト（Ｃｏ）の積層膜２０８をスパッタ堆積する。
【０００６】
次に、図５（ｃ）に示すように、窒素等の不活性ガス雰囲気中において、５００℃で６０秒程度の第１の熱処理２０９を行う。このとき、シリコンと接触するコバルトのみがシリサイド化し、コバルトシリサイド（ＣｏＳｉ）２１０が形成される。ここで、コバルトは非常に酸化されやすい金属であるため、窒素等の不活性ガス雰囲気中の低レベルの酸素でも酸化してしまう。そこで、シリサイド化のための第１の熱処理の前に、コバルトを酸化防止膜として機能する窒化チタンでカバーする。
【０００７】
次に、図５（ｄ）に示すように、例えばＨ2ＳＯ4−Ｈ2Ｏ2の混合液で未反応の窒化チタンとコバルトの積層膜２０８をウエットエッチングし除去する。
【０００８】
次に、図５（ｅ）に示すように、７５０℃で第２の熱処理２１１を行う。これは、第１の熱処理２０９よりも高温である。このとき、コバルトシリサイド２１０は半導体基板２０１及びゲート電極２０４とさらに反応し、コバルトダイシリサイド（ＣｏＳｉ2）２１２が形成される。
【０００９】
次に、図５（ｆ）に示すように、半導体基板２０１を覆うように、ＣＶＤ法により酸化膜からなる層間膜２１９を形成し、ＣＭＰ法やエッチバック法により層間膜２１９を平坦化する。次に、層間膜２１９にリソグラフィー法によりコンタクトを形成し、コンタクト内にタングステン（Ｗ）を埋め込み、ＣＭＰ法により層間膜２１９上のタングステンを除去して、コンタクト内にタングステンプラグ２２０を形成する。次に、半導体基板２０１上に、金属膜を形成し、フォトリソグラフィー法及びエッチング技術によりタングステンプラグ２２０と接続する金属配線２２１を形成する。
【００１０】
上記のサリサイドプロセスを用いることにより、ゲート電極２０４と、ソース／ドレインとなる拡散層２０７の表面部分が自己整合的にシリサイド化されるため、低抵抗化され、デバイスの高速化が図れる。このサリサイドプロセスは、必要とする領域に限って選択的にシリサイド化できる利点がある。
【特許文献１】特開平１０−５０６３４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、従来のサリサイドプロセスでは、以下のような問題が生じている。
【００１２】
メモリ回路とロジック回路とが共存するような半導体装置を製造する際、サリサイドプロセスによるゲート電極を形成した後の、製造プロセスにおいてシリサイド化の熱処理よりも高温の熱処理を施すことがある。この場合に、トランジスタのゲート電極では、抵抗値の上昇が顕著となり、デバイスの動作不良をもたらす。図６は、シリサイド形成後の熱処理温度と抵抗値を表したグラフである。図６からも明らかなように、約８００℃以上の熱処理では、ゲート電極の抵抗値が増加している。この現象は、シリコンが析出する高温熱処理によりゲート電極上のシリサイドが凝集することによるものである。
【００１３】
ここで、シリサイドの凝集について説明する。図７（ａ）及び図７（ｂ）は、高温熱処理によりシリサイドの凝集が発生した不良部の断面ＴＥＭ写真及び表面ＳＥＭ写真である。また、図８（ａ）は、ゲート電極形成後のシリサイドの凝集が生じる前のゲート電極部の断面模式図であり、図８（ｂ）は、高温熱処理によりシリサイドの凝集が発生した後のゲート電極部の断面模式図である。図８（ａ）に示すように、コバルトシリサイド２１０はグレインからなっており、グレインとグレインの間にはグレインの粒界２３０がある。高温熱処理を行うと、図８（ｂ）に示すように、グレインの粒界２３０にシリサイド膜中のシリコン２３１が析出する。このため、コバルトダイシリサイド２１２が凝集することになる。その結果、グレインの粒界２３０で部分的にシリサイドが欠乏し、シリサイドの断線部が散在してしまう。これにより、ゲート電極２０４の配線抵抗が高くなり、ゲート電極２０４は安定した低抵抗値を得ることができないという問題が生じる。
【００１４】
この問題は、特に微細な配線構造においては、シリサイドの膜厚が薄くなり、シリコンの析出が少なくてもシリコンの凝集を発生させシリサイドの断線を引き起こすために顕著となる。
【００１５】
また、図９（ａ）及び図９（ｂ）は、シリサイドの凝集不良が発生したｐ型ゲート及びｎ型ゲートの抵抗値分布を示した図である。図９（ａ）では、ｐ型ゲートでは抵抗値がデジタル的に上昇している。これは、断線箇所の数により抵抗値が上がっていることを示しており、一つの断線が生じると５Ω程度の抵抗が上がることを示していると考えられる。また、図９（ａ）及び図９（ｂ）から明らかなように、ｐ型ゲートの方がｎ型ゲートよりも抵抗上昇が顕著であり、析出したシリコンはｎ型の特性を示していると推定される。このため、特にポリシリコンにボロン等のｐ型不純物を拡散させたゲートを形成する場合には、安定した低抵抗値を得ることができないという問題が生じる。
【００１６】
上記の課題に鑑み、本発明の目的は、ゲート電極の配線抵抗を安定化し、動作不良のないデバイスを実現する半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１７】
上記の目的を達成するために、本発明に係る第１の半導体装置の製造方法は、半導体基板上にポリシリコン膜を堆積する工程と、ポリシリコン膜を覆うように第１の金属膜を堆積する工程と、ポリシリコン膜に第１の熱処理を施してポリシリコンを第１の金属シリサイド膜とする工程と、第１の金属膜を除去する工程と、金属シリサイド膜に第２の熱処理を施して第１の金属ダイシリサイド膜を形成すると共にシリコンを析出させる工程と、シリコンの上に第２の金属膜を堆積する工程と、シリコンに第３の熱処理を施してシリコンを第２の金属シリサイド膜とする工程と、第２の金属膜を除去する工程と、第２の金属シリサイド膜に第４の熱処理を施して第２の金属ダイシリサイド膜を形成する工程とを含むことを特徴とする。
【００１８】
上記の半導体装置の製造方法において、第２の熱処理は８００℃以上であることが好ましい。
【００１９】
上記の半導体装置の製造方法において、第４の熱処理の温度は、第２の熱処理の温度よりも低いことが好ましい。
【００２０】
上記の半導体装置の製造方法において、第１の金属膜及び第２の金属膜は、窒化チタンとコバルトの積層膜であることが好ましい。
【００２１】
また、本発明に係る第２の半導体装置の製造方法は、半導体基板上にポリシリコン膜を堆積する工程と、ポリシリコン膜を覆うように第１の金属膜を堆積する工程と、ポリシリコン膜に第１の熱処理を施してポリシリコンを金属シリサイド膜とする工程と、第１の金属膜を除去する工程と、金属シリサイド膜に第２の熱処理を施して金属ダイシリサイド膜を形成すると共にシリコンを析出させる工程と、シリコンにイオン注入を施す工程とを含むことを特徴とする。
【００２２】
上記の半導体装置の製造方法において、イオン注入は、ポリシリコンに注入されている不純物と同じ型の不純物からなることが好ましい。
【発明の効果】
【００２３】
本発明に係る第１の半導体装置の製造方法によれば、第１のコバルトダイシリサイド膜中のシリコン析出をシリサイド化させてシリサイド膜の断線によるゲート電極の抵抗値の上昇を防止することができ、かつ、ゲート電極形成後の工程においてシリコンが析出するのを抑制することができるため、ゲート電極の均一な低抵抗化が図れ、デバイスの動作不良を防止することができる。
【００２４】
また、本発明に係る第２の半導体装置の製造方法によれば、第１のコバルトダイシリサイド膜中のシリコン析出は低抵抗化されてゲート電極の抵抗値の上昇を防止することができ、かつ、ゲート電極形成後の工程においてシリコンが析出するのを抑制することができるため、ゲート電極の均一な低抵抗化が図れ、デバイスの動作不良を防止することができる。
【発明を実施するための最良の形態】
【００２５】
（第１の実施形態）
以下、本発明の第１の実施形態における半導体装置の形成方法について図１及び図２を用いて説明する。図１及び図２は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００２６】
まず、図１（ａ）に示すように、半導体基板１０１上にＬＯＣＯＳ分離法またはＳＴＩ分離法により、フィールド酸化膜１０２を形成する。次に、フィールド酸化膜１０２に囲まれた活性領域に、熱酸化法により、ゲート酸化膜１０３を成長させる。次に、ゲート酸化膜１０３上に、ＣＶＤ法によりポリシリコン膜を成長し、フォトリソグラフィー法とドライエッチング法により、ポリシリコン膜をパターンニングしてゲート電極１０４を形成する。次に、表面が露出している半導体基板１０１に、フォトリソグラフィー法とイオン注入法により、低濃度の浅い拡散層１０５を形成する。次に、ＣＶＤ技術とエッチング技術を用いて、ゲート電極１０４及びゲート酸化膜１０３の側面にシリコン酸化膜から構成されるサイドウォール１０６を形成する。次に、表面が露出している半導体基板１０１に、フォトリソグラフィー法とイオン注入法により、高濃度のソース／ドレイン拡散層１０７を形成し、ＬＤＤ構造とする。
【００２７】
次に、図１（ｂ）に示すように、半導体基板１０１の全体を覆うように、例えば、窒化チタンとコバルトの積層膜１０８をスパッタ堆積する。
【００２８】
次に、図１（ｃ）に示すように、窒素等の不活性ガス雰囲気中において、例えば５００℃で６０秒程度の第１の熱処理１０９を行う。このとき、シリコンと接触するコバルトのみがシリサイド化し、第１のコバルトシリサイド１１０が形成される。ここで、コバルトは非常に酸化されやすい金属であるため、窒素等の不活性ガス雰囲気中の低レベルの酸素でも酸化してしまう。そこで、シリサイド化のための第１の熱処理の前に、酸化防止膜として機能する窒化チタンがコバルトをカバーしている。
【００２９】
次に、図１（ｄ）に示すように、例えばＨ2ＳＯ4−Ｈ2Ｏ2の混合液で未反応の窒化チタンとコバルトの積層膜１０８をウエットエッチングし除去する。なお、未反応の窒化チタンとコバルトの積層膜１０８をフッ酸に溶解して除去してもよい。
【００３０】
次に、図２（ａ）に示すように、例えば８５０℃で第２の熱処理１１１を行う。これは、第１の熱処理１０９よりも高温かつコバルトシリサイドの凝集が発生する条件である。このとき、第１のコバルトシリサイド１１０は半導体基板１０１、ゲート電極１０４とさらに反応し、第１のコバルトダイシリサイド１１２が形成されるとともに、第１のコバルトダイシリサイド１１２を凝集反応させることで、シリコン析出１１３が形成される。
【００３１】
次に、図２（ｂ）に示すように、窒化チタンとコバルトの積層膜１１４をスパッタ堆積する。
【００３２】
次に、図２（ｃ）に示すように、窒素等の不活性ガス雰囲気中において、例えば５００℃で６０秒程度の第３の熱処理１１５を行う。この第３の熱処理１１５によって、シリコン析出１１３はシリサイド化し、第２のコバルトシリサイド１１６が形成される。
【００３３】
次に、図２（ｄ）に示されるように、例えばＨ2ＳＯ4−Ｈ2Ｏ2の混合液で未反応の窒化チタンとコバルトの積層膜１１４をウエットエッチングし除去する。なお、未反応の窒化チタンとコバルトの積層膜１１４をフッ酸に溶解して除去してもよい。
【００３４】
次に、図２（ｅ）に示されるように、例えば７５０℃程度で第４の熱処理１１７を行う。ここで、第２の熱処理１１１が、シリコンを析出させる温度であり、それ以降の熱処理が第２の熱処理１１１よりも低ければ、第２の熱処理１１１以降の熱処理によってさらにシリコンが析出するのは抑制される。そのため、第４の熱処理１１７は、第２の熱処理１１１よりも低温の条件で行う。また、第３の熱処理１１５よりも高温かつコバルトシリサイドの凝集が発生する条件で行う。このとき、シリコン析出１１３がシリサイド化した第２のコバルトシリサイド１１６はさらに相変化し、第２のコバルトダイシリサイド１１８が形成される。
【００３５】
次に、図２（ｆ）に示すように、半導体基板１０１を覆うように、ＣＶＤ法により酸化膜からなる層間膜１１９を形成し、ＣＭＰ法やエッチバック法により層間膜１１９を平坦化する。次に、層間膜１１９にリソグラフィー法によりコンタクトを形成し、コンタクト内にタングステン（Ｗ）を埋め込み、ＣＭＰ法により層間膜１１９上のタングステンを除去して、コンタクト内にタングステンプラグ１２０を形成する。次に、半導体基板１０１上に、金属膜を形成し、フォトリソグラフィー法及びエッチング技術によりタングステンプラグ１２０と接続する金属配線１２１を形成する。このとき、熱フロー法を用いて層間膜１１９及びタングステンプラグ１２０を平坦化してもよいが、そのための熱処理は、シリコンが析出するのを抑制するために、第２の熱処理よりも低い条件または熱処理時間が短い条件で行う。
【００３６】
これにより、第２の熱処理１１１により発生したシリサイド膜中のシリコン析出１１３をシリサイド化させることとなり、シリサイド膜の断線によるゲート電極１０４の抵抗値の上昇を防止することができる。また、ゲート電極形成後の工程において、メモリ用キャパシタ等の形成で高温の熱処理を施した場合であっても、第２の熱処理よりも高温ではないので再びシリコンが析出するのを抑制することができる。よって、ゲート電極の抵抗を安定化し、デバイスの動作不良を防止することができる。
【００３７】
なお、図１（ａ）において、単一のトランジスタ構造を図示したが、１つの基板上に複数のトランジスタ構造が形成されてもよい。本実施形態では、複数のトランジスタ構造のうちの少なくとも一部は、Ｐチャネル型であり、残りはＮチャネル型である。Ｐチャネル型のトランジスタ構造のソース／ドレイン拡散層１０７には、ｐ型不純物としてボロンがドープされている。Ｎチャネル型のトランジスタ構造のソース／ドレイン拡散層１０７には、ｎ型不純物としてヒ素がドープされている。ボロンのドープは、ＢＦ2イオンの注入によって行われることが好ましい。またゲート電極１０４にも、ｐ型またはｎ型不純物が高いレベルでドープされている。例えば、ｐ型トランジスタのゲートを形成するゲート電極１０４には、ドーズが６×１０-15ｃｍ2のボロンが注入され、ｎ型トランジスタのゲートを形成するゲート電極１０４には、ドーズが７×１０-15ｃｍ2のヒ素が注入されている。
【００３８】
（第２の実施形態）
次に、本発明の第２の実施形態による半導体装置の製造方法について図３及び図４を用いて説明する。図３及び図４は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００３９】
まず、図３（ａ）に示すように、半導体基板１０１上にＬＯＣＯＳ分離法またはＳＴＩ分離法により、フィールド酸化膜１０２を形成する。次に、フィールド酸化膜１０２に囲まれた活性領域に、熱酸化法により、ゲート酸化膜１０３を成長させる。次に、ゲート酸化膜１０３上に、ＣＶＤ法によりポリシリコン膜を成長し、フォトリソグラフィー法とドライエッチング法により、ポリシリコン膜をパターンニングしてゲート電極１０４を形成する。次に、表面が露出している半導体基板１０１に、フォトリソグラフィー法とイオン注入法により、低濃度の浅い拡散層１０５を形成する。次に、ＣＶＤ技術とエッチング技術を用いて、ゲート電極１０４及びゲート酸化膜１０３の側面にシリコン酸化膜から構成されるサイドウォール１０６を形成する。次に、表面が露出している半導体装置１０１に、フォトリソグラフィー法とイオン注入法により、高濃度のソース／ドレイン拡散層１０７を形成し、ＬＤＤ構造とする。
【００４０】
次に、図３（ｂ）に示すように、半導体基板１０１の全体を覆うように、例えば、窒化チタンとコバルトの積層膜１０８をスパッタ堆積する。
【００４１】
次に、図３（ｃ）に示すように、窒素等の不活性ガス雰囲気中において、例えば５００℃で６０秒程度の第１の熱処理１０９を行う。このとき、シリコンと接触するコバルトのみがシリサイド化し、第１のコバルトシリサイド１１０が形成される。ここで、コバルトは非常に酸化されやすい金属であるため、窒素等の不活性ガス雰囲気中の低レベルの酸素でも酸化してしまう。そこで、シリサイド化のための第１の熱処理の前に、酸化防止膜として機能する窒化チタンがコバルトをカバーしている。
【００４２】
次に、図３（ｄ）に示すように、例えばＨ2ＳＯ4−Ｈ2Ｏ2の混合液で未反応の窒化チタンとコバルトの積層膜１０８をウエットエッチングし除去する。なお、未反応の窒化チタンとコバルトの積層膜１０８をフッ酸に溶解して除去してもよい。
【００４３】
次に、図４（ａ）に示すように、例えば８５０℃で第２の熱処理１１１を行う。これは、第１の熱処理１０９よりも高温かつコバルトシリサイドの凝集が発生する条件である。このとき、第１のコバルトシリサイド１１０は半導体基板１０１、ゲート電極１０４とさらに反応する。これにより、第１のコバルトダイシリサイド１１２が形成されるとともに、第１のコバルトダイシリサイド１１０を凝集反応させることで、シリコン析出１１３を形成する。
【００４４】
次に、図４（ｂ）に示すように、イオン注入１２２を行い、シリコン析出１１３に不純物を注入し、第２の熱処理より低温の例えば７５０℃で活性化の熱処理（図示せず）を行う。これにより、ゲート電極１０４のシリコン析出１１３を含む領域に、ゲート不純物拡散層１２３を形成する。ここで、イオン注入１２２は、ゲートを形成するゲート電極１０４に拡散されている不純物と同じ型（ｎ／ｐ型）の不純物を注入するものとする。
【００４５】
次に、図４（ｃ）に示すように、半導体基板１０１を覆うように、ＣＶＤ法により酸化膜からなる層間膜１１９を形成し、ＣＭＰ法やエッチバック法により層間膜１１９を平坦化する。次に、層間膜１１９にリソグラフィー法によりコンタクトを形成し、コンタクト内にタングステン（Ｗ）を埋め込み、ＣＭＰ法により層間膜１１９上のタングステンを除去して、コンタクト内にタングステンプラグ１２０を形成する。次に、半導体基板１０１上に、金属膜を形成し、フォトリソグラフィー法及びエッチング技術によりタングステンプラグ１２０と接続する金属配線１２１を形成する。このとき、熱フロー法を用いて層間膜１１９及びタングステンプラグ１２０を平坦化してもよいが、そのための熱処理は、シリコンが析出するのを抑制するために、第２の熱処理よりも低い条件、または熱処理時間が短い条件で行う。
【００４６】
これにより、第２の熱処理１１１により発生したシリサイド膜中のシリコン析出１１３は低抵抗化され、ゲート電極２０４の抵抗値の上昇を防止することができる。また、ゲート電極形成後の工程において、メモリ用キャパシタ等の形成で高温の熱処理を施した場合であっても、第２の熱処理よりも高温ではないので再びシリコンが析出するのを抑制することができる。よって、ゲート電極の抵抗を安定化し、デバイスの動作不良を防止することができる。
【００４７】
なお、図３（ａ）において、簡単のため、単一のトランジスタ構造が図示されているが、現実には、１つの基板上に複数のトランジスタ構造が形成される。本実施形態では、複数のトランジスタ構造のうちの少なくとも一部は、Ｐチャネル型であり、残りはＮチャネル型である。Ｐチャネル型のトランジスタ構造のソース／ドレイン拡散層１０７には、ｐ型不純物としてボロンがドープされている。Ｎチャネル型のトランジスタ構造のソース／ドレイン拡散層１０７には、ｎ型不純物としてヒ素がドープされている。ボロンのドープは、ＢＦ2イオンの注入によって行われることが好ましい。またゲート電極１０４にも、ｐ型またはｎ型不純物が高いレベルでドープされている。例えば、ｐ型トランジスタのゲートを形成するゲート電極１０４には、ドーズが６×１０-15ｃｍ2のボロンが注入され、ｎ型トランジスタのゲートを形成するゲート電極１０４には、ドーズが７×１０-15ｃｍ2のヒ素が注入されている。
【産業上の利用可能性】
【００４８】
本発明は、半導体装置のゲートポリシリコンにシリサイドを安定に形成する方法等に有用である。
【図面の簡単な説明】
【００４９】
【図１】第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図
【図２】第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図
【図３】第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図
【図４】第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図
【図５】従来技術に係る半導体装置の製造方法の各工程を示す断面図
【図６】シリサイド形成後の熱処理温度とゲート電極の抵抗値を示すグラフ
【図７】シリサイドの凝集不良部の断面ＴＥＭ写真及び表面ＳＥＭ写真
【図８】シリサイドの凝集不良部の断面模式図
【図９】シリサイドの凝集不良によるゲート電極の抵抗値分布を示すグラフ
【符号の説明】
【００５０】
１０１  半導体基板
１０２  フィールド酸化膜
１０３  ゲート酸化膜
１０４  ゲート電極
１０５  拡散層
１０６  サイドウォール
１０７  ソース／ドレイン拡散層
１０８  窒化チタンとコバルトの積層膜
１０９  第１の熱処理
１１０  第１のコバルトシリサイド
１１１  第２の熱処理
１１２  第１のコバルトダイシリサイド
１１３  シリコン析出
１１４  窒化チタンとコバルトの積層膜
１１５  第３の熱処理
１１６  第２のコバルトシリサイド
１１７  第４の熱処理
１１８  第２のコバルトダイシリサイド
１１９  層間膜
１２０  タングステンプラグ
１２１  金属配線
１２２  イオン注入
１２３  ゲート不純物拡散層
２０１  半導体基板
２０２  フィールド酸化膜
２０３  ゲート酸化膜
２０４  ゲート電極
２０５  拡散層
２０６  サイドウォール
２０７  ソース／ドレイン拡散層
２０８  窒化チタンとコバルトの積層膜
２０９  第１の熱処理
２１０  コバルトシリサイド
２１１  第２の熱処理
２１２  コバルトダイシリサイド
２１９  層間膜
２２０  タングステンプラグ
２２１  金属配線
２３０  グレインの粒界
２３１  シリコン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図８】
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【図９】
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【図６】
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【図７】
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