(57)【要約】【課題】  製造プロセスの整合を図ることを可能としつつ、耐圧の異なる電界効果型トランジスタを同一基板上に形成する。【解決手段】  ゲート電極３ａ上の絶縁膜５の膜厚をゲート電極３ｂ上の絶縁膜５の膜厚よりも薄くしてから、ゲート電極３ａ、３ｂの側壁にサイドウォールスペーサ６ａ、６ｂをそれぞれ形成することにより、ゲート電極３ａの側壁のサイドウォールスペーサ６ａの幅を、ゲート電極３ｂの側壁のサイドウォールスペーサ６ｂの幅よりも小さくする。【選択図】      図１
2005136084.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極に側壁に形成されたサイドウォールスペーサの幅を異ならせることにより、耐圧の異なる電界効果型トランジスタが半導体基板上に形成されていることを特徴とする半導体装置。
【請求項２】
第１ゲート絶縁膜を介して半導体基板上に形成された第１ゲート電極と、
前記第１ゲート電極の両側にそれぞれ配置され、前記半導体基板に形成された第１ＬＤＤ層と、
前記第１ゲート電極の側壁に形成された第１サイドウォールスペーサと、
前記第１サイドウォールスペーサの両側にそれぞれ配置され、前記半導体基板に形成された第１ソース／ドレイン層と、
第２ゲート絶縁膜を介して前記半導体基板上に形成された第２ゲート電極と、
前記第２ゲート電極の両側にそれぞれ配置され、前記半導体基板に形成された第２ＬＤＤ層と、
前記第２ゲート電極の側壁に形成され、前記第１サイドウォールスペーサと幅の異なる前記第２サイドウォールスペーサと、
前記第２サイドウォールスペーサの両側にそれぞれ配置され、前記半導体基板に形成された第２ソース／ドレイン層とを備えることを特徴とする半導体装置。
【請求項３】
ゲート絶縁膜を介して複数のゲート電極を半導体基板上に形成する工程と、
前記ゲート電極をマスクとして不純物のイオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置されたＬＤＤ層を前記半導体基板に形成する工程と、
幅が互いに異なるサイドウォールスペーサを前記ゲート電極の側壁に形成する工程と、
前記ゲート電極およびサイドウォールスペーサをマスクとして不純物のイオン注入を行うことにより、前記サイドウォールスペーサの両側にそれぞれ配置されたソース／ドレイン層を前記半導体基板に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項４】
前記幅が互いに異なるサイドウォールスペーサを前記ゲート電極の側壁に形成する工程は、
前記ゲート電極が形成された半導体基板上に絶縁膜を積層する工程と、
前記複数のゲート電極のうちの一部のゲート電極上の前記絶縁膜を薄膜化する工程と、
前記薄膜化された部分を有する絶縁膜の異方性エッチングを行うことにより、前記半導体基板を露出させる工程とを備えることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記幅が互いに異なるサイドウォールスペーサを前記ゲート電極の側壁に形成する工程は、
前記ゲート電極が形成された半導体基板上に第１絶縁膜を積層する工程と、
前記複数のゲート電極のうちの一部のゲート電極の周囲の前記第１絶縁膜を除去する工程と、
前記除去された部分を有する第１絶縁膜上に第２絶縁膜を積層する工程と、
前記第１絶縁膜および前記第２絶縁膜の異方性エッチングを行うことにより、前記半導体基板を露出させる工程とを備えることを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、耐圧の異なる電界効果型トランジスタの製造方法に適用して好適なものである。
【背景技術】
【０００２】
従来の半導体装置では、耐圧の異なる電界効果型トランジスタを同一半導体基板上に形成するため、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法などで形成された素子分離膜上に高耐圧用トランジスタを形成する方法があった。
また、例えば、特許文献１には、高電圧周辺回路におけるトランジスタの高耐圧化を損なうことなく、低電圧周辺回路のトランジスタの駆動能力を確保し得る半導体記憶装置が開示されている。
【特許文献１】特開平９−４５８７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、ＬＯＣＯＳ法などで形成された素子分離膜上に高耐圧用トランジスタを形成する方法では、低耐圧用トランジスタと高耐圧用トランジスタとを別工程で形成する必要があるため、工程数の増加が大きいという問題があった。
また、特許文献１に開示された方法では、高耐圧用トランジスタを形成するためには、ｎウェルに跨るようにゲート電極を配置する必要があり、高耐圧用トランジスタの微細化に支障を来すという問題があった。
【０００４】
そこで、本発明の目的は、製造プロセスの整合を図ることを可能としつつ、耐圧の異なる電界効果型トランジスタを同一基板上に形成することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、ゲート電極に側壁に形成されたサイドウォールスペーサの幅を異ならせることにより、耐圧の異なる電界効果型トランジスタが半導体基板上に形成されていることを特徴とする。
これにより、サイドウォールスペーサの幅を異ならせることで、電界効果型トランジスタの耐圧を異ならせることが可能となり、低耐圧用トランジスタと高耐圧用トランジスタとを別工程で形成する必要がなくなる。このため、製造プロセスの整合を図ることを可能としつつ、耐圧の異なる電界効果型トランジスタを同一基板上に形成することが可能となり、高耐圧用トランジスタの微細化を図ることを可能としつつ、工程数の増加を抑制することが可能となる。
【０００６】
また、本発明の一態様に係る半導体装置によれば、第１ゲート絶縁膜を介して半導体基板上に形成された第１ゲート電極と、前記第１ゲート電極の両側にそれぞれ配置され、前記半導体基板に形成された第１ＬＤＤ層と、前記第１ゲート電極の側壁に形成された第１サイドウォールスペーサと、前記第１サイドウォールスペーサの両側にそれぞれ配置され、前記半導体基板に形成された第１ソース／ドレイン層と、第２ゲート絶縁膜を介して前記半導体基板上に形成された第２ゲート電極と、前記第２ゲート電極の両側にそれぞれ配置され、前記半導体基板に形成された第２ＬＤＤ層と、前記第２ゲート電極の側壁に形成され、前記第１サイドウォールスペーサと幅の異なる前記第２サイドウォールスペーサと、前記第２サイドウォールスペーサの両側にそれぞれ配置され、前記半導体基板に形成された第２ソース／ドレイン層とを備えることを特徴とする。
【０００７】
これにより、サイドウォールスペーサの幅の異なる電界効果型トランジスタを同一基板上に形成することが可能となり、製造プロセスの整合を図ることを可能としつつ、耐圧の異なる電界効果型トランジスタを同一基板上に形成することが可能となる。このため、低耐圧用トランジスタと高耐圧用トランジスタとを別工程で形成する必要がなくなり、高耐圧用トランジスタの微細化を図ることを可能としつつ、工程数の増加を抑制することが可能となる。
【０００８】
また、本発明の一態様に係る半導体装置の製造方法によれば、ゲート絶縁膜を介して複数のゲート電極を半導体基板上に形成する工程と、前記ゲート電極をマスクとして不純物のイオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置されたＬＤＤ層を前記半導体基板に形成する工程と、幅が互いに異なるサイドウォールスペーサを前記ゲート電極の側壁に形成する工程と、前記ゲート電極およびサイドウォールスペーサをマスクとして不純物のイオン注入を行うことにより、前記サイドウォールスペーサの両側にそれぞれ配置されたソース／ドレイン層を前記半導体基板に形成する工程とを備えることを特徴とする。
【０００９】
これにより、サイドウォールスペーサの幅の異なる電界効果型トランジスタを同一基板上に形成することが可能となり、工程数の増加を抑制しつつ、耐圧の異なる電界効果型トランジスタを同一基板上に形成することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記幅が互いに異なるサイドウォールスペーサを前記ゲート電極の側壁に形成する工程は、前記ゲート電極が形成された半導体基板上に絶縁膜を積層する工程と、前記複数のゲート電極のうちの一部のゲート電極上の前記絶縁膜を薄膜化する工程と、前記薄膜化された部分を有する絶縁膜の異方性エッチングを行うことにより、前記半導体基板を露出させる工程とを備えることを特徴とする。
【００１０】
これにより、一部のゲート電極をフォトレジストで覆うためのフォトリソグラフィー工程および半導体基板上に積層された絶縁膜を薄膜化するためのハーフエッチング工程を追加することで、幅が互いに異なるサイドウォールスペーサをゲート電極の側壁に形成することが可能となり、製造プロセスの整合を図ることを可能としつつ、耐圧の異なる電界効果型トランジスタを同一基板上に形成することが可能となる。このため、低耐圧用トランジスタと高耐圧用トランジスタとを別工程で形成する必要がなくなり、高耐圧用トランジスタの微細化を図ることを可能としつつ、工程数の増加を抑制することが可能となる。
【００１１】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記幅が互いに異なるサイドウォールスペーサを前記ゲート電極の側壁に形成する工程は、前記ゲート電極が形成された半導体基板上に第１絶縁膜を積層する工程と、前記複数のゲート電極のうちの一部のゲート電極の周囲の前記第１絶縁膜を除去する工程と、前記除去された部分を有する第１絶縁膜上に第２絶縁膜を積層する工程と、前記第１絶縁膜および前記第２絶縁膜の異方性エッチングを行うことにより、前記半導体基板を露出させる工程とを備えることを特徴とする。
【００１２】
これにより、膜厚の均一化を図りつつ、膜厚の異なる絶縁膜をゲート電極上に形成することが可能となり、幅が互いに異なるサイドウォールスペーサをゲート電極の側壁に精度よく形成することが可能となる。このため、工程数の増加を抑制しつつ、耐圧の異なる電界効果型トランジスタを同一基板上に形成することが可能となるとともに、特性のバラツキを抑制することが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１および図２は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、例えば、半導体基板１の熱酸化を行うことにより、半導体基板１上にゲート絶縁膜２ａ、２ｂを形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜２ａ、２ｂが形成された半導体基板１上の全面に多結晶シリコン層を形成し、フォトリソグラフィー技術およびドライエッチング技術を用いて、多結晶シリコン層のパターニングを行うことにより、ゲート絶縁膜２ａ、２ｂ上にゲート電極３ａ、３ｂをそれぞれ形成する。
【００１４】
なお、半導体基板１の材質としては、例えば、Ｓｉ、Ｓｉ−Ｇｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮなどを用いることができ、ゲート絶縁層２ａ、２ｂとしては、例えば、酸化膜を用いることができる。
次に、図１（ｂ）に示すように、ゲート電極３ａ、３ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板１内にイオン注入することにより、低濃度不純物導入層からなるＬＤＤ層４ａ、４ａ´をゲート電極３ａの両側にそれぞれ形成するとともに、ＬＤＤ層４ｂ、４ｂ´をゲート電極３ｂの両側にそれぞれ形成する。
【００１５】
次に、図１（ｃ）に示すように、ＣＶＤなどの方法により、ＬＤＤ層４ａ、４ａ´、４ｂ、４ｂ´が形成された半導体基板１上の全面に絶縁膜５を成膜する。そして、フォトリソグラフィー技術を用いることにより、ゲート電極３ａおよびＬＤＤ層４ａ、４ａ´が露出されるとともに、ゲート電極３ｂおよびＬＤＤ層４ｂ、４ｂ´が覆われるように配置されたレジストパターンＲ１を形成する。
【００１６】
そして、レジストパターンＲ１をマスクとして絶縁膜５のハーフエッチングを行うことにより、図２（ａ）に示すように、ゲート電極３ａおよびＬＤＤ層４ａ、４ａ´上の絶縁膜５を薄膜化してから、レジストパターンＲ１を除去する。これにより、ゲート電極３ａ上の絶縁膜５の膜厚を、ゲート電極３ｂ上の絶縁膜５の膜厚よりも薄くすることができる。
【００１７】
次に、図２（ｂ）に示すように、ＲＩＥなどの異方性エッチングを用いて絶縁膜５をエッチバックすることにより、ゲート電極３ａの側壁にサイドウォールスペーサ６ａを形成するとともに、ゲート電極３ｂの側壁にサイドウォールスペーサ６ｂを形成する。
ここで、ゲート電極３ａ上の絶縁膜５の膜厚は、ゲート電極３ｂ上の絶縁膜５の膜厚よりも薄いため、ゲート電極３ａの側壁のサイドウォールスペーサ６ａの幅は、ゲート電極３ｂの側壁のサイドウォールスペーサ６ｂの幅よりも小さくすることができる。
【００１８】
次に、図２（ｃ）に示すように、ゲート電極３ａ、３ｂおよびサイドウォールスペーサ６ａ、６ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板１内にイオン注入することにより、高濃度不純物導入層からなるソース／ドレイン層７ａ、７ａ´をサイドウォールスペーサ６ａの両側にそれぞれ形成するとともに、ソース／ドレイン層７ｂ、７ｂ´をサイドウォールスペーサ６ｂの両側にそれぞれ形成する。
【００１９】
これにより、サイドウォールスペーサ６ａ、６ｂの幅が互いに異なる電界効果型トランジスタを同一半導体基板１上に形成することが可能となり、製造プロセスの整合を図ることを可能としつつ、耐圧の異なる電界効果型トランジスタを同一半導体基板１上に形成することが可能となる。このため、低耐圧用トランジスタと高耐圧用トランジスタとを別工程で形成する必要がなくなり、高耐圧用トランジスタの微細化を図ることを可能としつつ、工程数の増加を抑制することが可能となる。
【００２０】
すなわち、サイドウォールスペーサ６ａ、６ｂの幅を互いに異ならせることにより、ゲート電極３ａとソース／ドレイン層７ａ、７ａ´との間の間隔と、ゲート電極３ｂとソース／ドレイン層７ｂ、７ｂ´との間の間隔を互いに異ならせることができる。このため、ゲート電極３ａが形成された電界効果型トランジスタと、ゲート電極３ｂが形成された電界効果型トランジスタとの耐圧を互いに異ならせることができ、低耐圧用トランジスタと高耐圧用トランジスタとを同一半導体基板１上に形成することが可能となる。
【００２１】
なお、低耐圧用トランジスタの耐圧としては、例えば、３〜５Ｖ程度、高耐圧用トランジスタの耐圧としては、例えば、１０Ｖ程度以上とすることができる。
また、上述した実施形態では、低耐圧用トランジスタと高耐圧用トランジスタとを同一半導体基板１上に形成する方法について説明したが、低耐圧用トランジスタ、中耐圧用トランジスタおよび高耐圧用トランジスタを同一半導体基板１上に形成するようにしてもよい。なお、中耐圧用トランジスタの耐圧としては、例えば、５〜１０Ｖ程度とすることができる。
【００２２】
図３および図４は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
図３（ａ）において、例えば、半導体基板１１の熱酸化を行うことにより、半導体基板１１上にゲート絶縁膜１２ａ、１２ｂを形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜１２ａ、１２ｂが形成された半導体基板１１上に多結晶シリコン層を形成し、フォトリソグラフィー技術およびドライエッチング技術を用いて、多結晶シリコン層のパターニングを行うことにより、ゲート絶縁膜１２ａ、１２ｂ上にゲート電極１３ａ、１３ｂをそれぞれ形成する。
【００２３】
次に、図３（ｂ）に示すように、ゲート電極１３ａ、１３ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板１１内にイオン注入することにより、低濃度不純物導入層からなるＬＤＤ層１４ａ、１４ａ´をゲート電極１３ａの両側にそれぞれ形成するとともに、ＬＤＤ層１４ｂ、１４ｂ´をゲート電極１３ｂの両側にそれぞれ形成する。
次に、図３（ｃ）に示すように、ＣＶＤなどの方法により、ＬＤＤ層１４ａ、１４ａ´、１４ｂ、１４ｂ´が形成された半導体基板１１上の全面に絶縁膜１５を成膜する。そして、フォトリソグラフィー技術を用いることにより、ゲート電極１３ａおよびＬＤＤ層１１４ａ、１４ａ´が露出されるとともに、ゲート電極１３ｂおよびＬＤＤ層１４ｂ、１４ｂ´が覆われるように配置されたレジストパターンＲ２を形成する。
【００２４】
そして、レジストパターンＲ２をマスクとして絶縁膜１５のエッチングを行うことにより、図４（ａ）に示すように、ゲート電極１３ａおよびＬＤＤ層１４ａ、１４ａ´上の絶縁膜１５を除去してから、レジストパターンＲ２を除去する。
次に、図４（ｂ）に示すように、ＣＶＤなどの方法により、絶縁膜１５の一部が除去された半導体基板１１上の全面に絶縁膜１５´を成膜する。
【００２５】
これにより、ゲート電極１３ａ上には絶縁膜１５´を形成することが可能となるとともに、ゲート電極１３ｂ上には絶縁膜１５、１５´を形成することが可能となり、ゲート電極１３ａ上の絶縁膜１５´の膜厚を、ゲート電極１３ｂ上の絶縁膜１５、１５´全体の膜厚よりも薄くすることができる。
また、ゲート電極１３ａ上の絶縁膜１５を完全に除去してから、半導体基板１１上の全面に絶縁膜１５´を成膜することにより、ゲート電極１３ａ上に形成される絶縁膜１５´の膜厚のバラツキを抑制することが可能となる。
【００２６】
次に、図４（ｃ）に示すように、ＲＩＥなどの異方性エッチングを用いて絶縁膜１５、１５´をエッチバックすることにより、ゲート電極１３ａの側壁にサイドウォールスペーサ１６ａを形成するとともに、ゲート電極１３ｂの側壁にサイドウォールスペーサ１６ｂを形成する。
ここで、ゲート電極１３ａ上の絶縁膜１５´の膜厚は、ゲート電極１３ｂ上の絶縁膜１５、１５´全体の膜厚よりも薄いため、ゲート電極１３ａの側壁のサイドウォールスペーサ１６ａの幅は、ゲート電極１３ｂの側壁のサイドウォールスペーサ１６ｂの幅よりも小さくすることができる。
【００２７】
次に、図４（ｄ）に示すように、ゲート電極１３ａ、１３ｂおよびサイドウォールスペーサ１６ａ、１６ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板１１内にイオン注入することにより、高濃度不純物導入層からなるソース／ドレイン層１７ａ、１７ａ´をサイドウォールスペーサ１６ａの両側にそれぞれ形成するとともに、ソース／ドレイン層１７ｂ、１７ｂ´をサイドウォールスペーサ１６ｂの両側にそれぞれ形成する。
【００２８】
これにより、絶縁膜１５、１５´の膜厚の均一化を図りつつ、膜厚の異なる絶縁膜をゲート電極１３ａ、１３ｂ上に形成することが可能となり、幅が互いに異なるサイドウォールスペーサ１６ａ、１６ｂをゲート電極１３ａ、１３ｂの側壁にそれぞれ精度よく形成することが可能となる。このため、工程数の増加を抑制しつつ、耐圧の異なる電界効果型トランジスタを同一半導体基板１１上に形成することが可能となるとともに、特性のバラツキを抑制することが可能となる。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図３】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【図４】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００３０】
１、１１  半導体基板、２ａ、２ｂ、１２ａ、１２ｂ  ゲート絶縁膜、３ａ、３ｂ、１３ａ、１３ｂ  ゲート電極、４ａ、４ａ、´、４ｂ、４ｂ´、１４ａ、１４ａ、´、１４ｂ、１４ｂ´  ＬＤＤ層、５、１５、１５´  絶縁膜、６ａ、６ｂ、１６ａ、１６ｂ  サイドウォールスペーサ、７ａ、７ｂ、１７ａ、１７ｂ  ソース層、７ａ´、７ｂ´、１７ａ´、１７ｂ´  ドレイン層、Ｒ１、Ｒ２  レジストパターン
【図１】
2005136084.tif 000003
【図２】
2005136084.tif 000004
【図３】
2005136084.tif 000005
【図４】
2005136084.tif 000006