(57)【要約】【課題】  従来の半導体装置の製造方法では、ＴｉＮ膜のストレスを規定する条件を調整可能範囲が制限されていることから、ＣｏＳｉ２膜の抵抗値を所望の値に設定することができないことがあった。【解決手段】  本発明に係る半導体装置の製造方法は、半導体基板上における、ソース電極及びドレイン電極を形成すべき領域に、当該半導体基板との間での反応によりシリサイドを形成するためのシリサイド形成用金属膜を形成する工程と、前記シリサイド形成用金属膜上に酸化防止膜を形成する工程と、前記酸化防止膜に、当該酸化防止膜の応力を緩和するための応力緩和用イオンを注入する工程とを含む。【選択図】  図１
2005136069.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上における、ソース電極及びドレイン電極を形成すべき領域に、当該半導体基板との間での反応によりシリサイドを形成するためのシリサイド形成用金属膜を形成する工程と、
前記シリサイド形成用金属膜上に酸化防止膜を形成する工程と、
前記酸化防止膜に、当該酸化防止膜の応力を緩和するための応力緩和用イオンを注入する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
Ｓｉ基板上における、ソース電極及びドレイン電極を形成すべき領域に、Ｃｏ膜又はＴｉ膜を形成する工程と、
前記Ｃｏ膜又はＴｉ膜上にＴｉＮ膜を形成する工程と、
前記ＴｉＮ膜にＡｒイオン、Ｐイオン又はＡｓイオンを注入する工程とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、トランジスタのソース電極及びドレイン電極の製造方法に関する。
【背景技術】
【０００２】
下記の特許文献１に記載された従来のソース電極及びドレイン電極の製造方法では、同文献１の図１に示されるように、Ｓｉ基板（シリコン基板）上にＣｏ膜（コバルト膜）を形成し、さらにＣｏ膜上にＴｉＮ膜（チタンナイトライド膜）を形成する。より詳細には、Ｓｉ基板が置かれた雰囲気の温度、ガスの種類、スパッタリングのエネルギー量のような条件の調整を通じてＴｉＮ膜の応力（ストレス、反り等）を制御しつつ、Ｃｏ膜上にＴｉＮ膜を形成する。これにより、Ｓｉ基板とＣｏ膜とが接触する領域に、上記したＴｉＮ膜のストレスにより規定される抵抗値を有するＣｏＳｉ２膜（コバルトシリサイド）が生成され、当該ＣｏＳｉ２は、ソース電極及びドレイン電極として使用される。
【特許文献１】特開平７−２１１９０３号
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記した従来の半導体装置の製造方法では、ＴｉＮ膜のストレスを規定する上記条件を調整することができる範囲が制限されていることから、上記したＣｏＳｉ２膜の抵抗値を所望の値に設定することができないことがあるという問題があった。
【課題を解決するための手段】
【０００４】
本発明に係る第１の半導体装置の製造方法は、上記した課題を解決すべく、半導体基板上における、ソース電極及びドレイン電極を形成すべき領域に、当該半導体基板との間での反応によりシリサイドを形成するためのシリサイド形成用金属膜を形成する工程と、前記シリサイド形成用金属膜上に酸化防止膜を形成する工程と、前記酸化防止膜に、当該酸化防止膜の応力を緩和するための応力緩和用イオンを注入する工程とを含む。
【０００５】
本発明に係る半導体装置の製造方法によれば、前記シリサイド形成用金属膜上に形成された前記酸化防止膜への前記応力緩和用イオンの注入により、前記酸化防止膜の応力の大きさを従来に比して広範囲に調整することができ、これにより、前記半導体基板及び前記シリサイド形成用金属膜間でのシリサイド化を従来に比して広範囲に調整することができることから、生成されるシリサイドの抵抗値を従来に比して広範囲に設定することが可能となる。
【０００６】
本発明に係る第２の半導体装置の製造方法は、Ｓｉ基板上における、ソース電極及びドレイン電極を形成すべき領域に、Ｃｏ膜又はＴｉ膜を形成する工程と、前記Ｃｏ膜又はＴｉ膜上にＴｉＮ膜を形成する工程と、前記ＴｉＮ膜にＡｒイオン、Ｐイオン又はＡｓイオンを注入する工程とを含む。
【発明を実施するための最良の形態】
【０００７】
本発明に係る半導体装置の製造方法に実施例について図面を参照して説明する。
【０００８】
図１は、実施例の半導体装置の製造方法を示す断面図である。以下、実施例の半導体装置の製造方法を図１に沿って説明する。
【０００９】
工程１０：Ｐ型シリコン基板（Ｓｉ）１に熱酸化を施すことにより、即ち、高温下で酸素（Ｏ２）に晒すことにより、Ｐ型シリコン基板１上にゲート絶縁膜（ＳｉＯ２）２を形成する。次に、気相成長法（ＣＶＤ：Chemical Vapor Deposition）により、ゲート絶縁膜２上に導電膜（Ｐｏｌｙ−Ｓｉ）３を堆積させる。
【００１０】
前記堆積の後、導電膜３上に、導電膜３への後述のシリコン窒化膜（Ｓｉ３Ｎ４）の堆積を防止するための防止膜４を堆積させる。引き続き、ゲート絶縁膜２、導電膜３、及び防止膜４を所望の形状にすべく、エッチングによりパターニングを行う。最後に、熱酸化を施すことにより、Ｐ型シリコン基板１における、ソース電極を形成すべき領域及びドレイン電極を形成すべき領域の表面に酸化膜５を形成する。
【００１１】
工程２０：気相成長法により、Ｐ型シリコン基板１における、ソース電極及びドレイン電極を形成すべき領域上の酸化膜５の表面にシリコン窒化膜（Ｓｉ３Ｎ４）を堆積した後に、エッチングを行なうことにより、導電膜３及び防止膜４の側壁に、側壁絶縁膜６を形成する。さらに、砒素（Ａｓ）をイオン注入した後にアニールを施すことにより砒素を熱拡散し、これにより、ソース領域７及びドレイン領域８を形成する。
【００１２】
工程３０：エッチングにより、導電膜３上の防止膜４、及びＰ型シリコン基板１上の酸化膜５を除去する。
【００１３】
工程４０：スパッタリングにより、Ｐ型シリコン基板１上にチタン（Ｔｉ）膜９を堆積し、さらに、チタン膜９上にチタンナイトライド（ＴｉＮ）膜１０を堆積する。ここで、チタン膜９の膜厚は、概ね１００〜５００Åであり、チタンナイトライド膜１０の膜厚は、概ね５０〜１０００Åである。なお、チタン膜に代えて、コバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜を用いることも可能である。
【００１４】
工程５０：チタンナイトライド膜１０に、図示の矢印の方向に沿ってアルゴン（Ａｒ）イオンを注入する。これにより、チタンナイトライド膜１０中のチタン及び窒素（Ｎ）間の結合を切り、チタンナイトライド膜１０全体としての応力を緩和する。ここで、アルゴンイオンを注入するために加速電圧は、概ね５〜５０ｅＶであり、アルゴンイオンを注入する量は、１０の１３乗〜１０の１６乗個／ｃｍ２である。
【００１５】
アルゴンイオンに代えて、リン（Ｐ）イオン、砒素（Ａｓ）イオン、弗化ボロン（ＢＦ）イオンを用いてもよい。また、アルゴンイオンの注入量を制限しようとするときには、アルゴンイオンの注入に先立ち、フォトリソグラフィにより、即ち、パターニングされたマスク（図示せず）を用いて、イオン注入すべき領域を制限することが望ましい。
【００１６】
工程６０：アニールを行なうことにより、Ｐ型シリコン基板１及びチタン膜９間で、並びに導電膜３及びチタン膜９間でシリサイド化反応を生起させる、即ち、選択的なシリサイド化反応であるサリサイド化反応を生起させる。当該サリサイド化反応により、ソース領域７に、サリサイド化されたソース電極１１を形成し、ドレイン領域８に、サリサイド化されたドレイン電極１２を形成し、導電膜３上に、サリサイド化されたゲート電極１３を形成する。
【００１７】
工程７０：サリサイド化反応がなされなかった部分のチタン膜９に対応するチタンナイトライド膜１０を除去する。加えて、アニールを行なうことにより、サリサイド化された、ソース電極１１、ドレイン電極１２及びゲート電極１３の抵抗値を安定させる。
【００１８】
上述したように、実施例の半導体装置の製造方法では、チタン膜９上に形成されたチタンナイトライド膜１０へのアルゴンイオンの注入により、チタンナイトライド膜１０の応力の大きさを広い範囲に調整することにより、Ｐ型シリコン基板１及びチタン膜９間でのシリサイド化を広い範囲に調整可能であることから、生成されるシリサイドの抵抗値を広範囲に設定することができる。
【図面の簡単な説明】
【００１９】
【図１】実施例の半導体装置の製造方法を示す。
【符号の説明】
【００２０】
１  Ｐ型シリコン基板    ２  ゲート絶縁膜    ３  導電膜    ４  防止膜    ５  酸化膜    ６  側壁絶縁膜    ７  ソース領域    ８  ドレイン領域    ９  チタン膜    １０  チタンナイトライド膜    １１  ソース電極    １２  ドレイン電極    １３  ゲート電極
【図１】
2005136069.tif 000003