(57)【要約】【課題】配線工程において、溝に生じる肩落ち部を除去することにより、ショート不良マージンを向上させた半導体装置の製造方法を提供する。【解決手段】複数の下層配線５３が形成された半導体基板５１上に保護膜５４を形成する工程と、保護膜５４の上に絶縁膜５５を形成する工程と、レジストマスク５９を用いて絶縁膜５５に下層配線５３に達するようにビアホール５６を形成する工程とを有する。次に、隣り合うビアホール５６の上部に形成されたテーパ形状を除去する工程を有する。さらに、ビアホール５６底に露出した保護膜５４を除去する工程と、ビアホール５６をバリア膜５７と金属膜５８からなる導電膜で埋め込み、配線を形成する工程を有する。これにより、配線間ショートを防ぐことができ、歩留まりが向上する。【選択図】図４
2005109138.tif 000002
【特許請求の範囲】
【請求項１】
レジストマスクを用いて絶縁膜に隣り合う溝を形成する工程（ａ）と、
前記隣り合う溝の上部に形成されたテーパ形状を除去する工程（ｂ）と、
前記溝を導電膜で埋め込み、配線を形成する工程（ｃ）と、
を有する半導体装置の製造方法。
【請求項２】
前記溝は前記絶縁膜中に形成されたビアホールの上部に形成されていることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記絶縁膜は下層配線の上にあり、少なくとも１つの前記溝は前記下層配線に連通するように形成されていることを特徴とする、
請求項１または請求項２記載の半導体記憶装置の製造方法。
【請求項４】
前記絶縁膜の下であって、前記下層配線の上に保護膜があり、
前記工程（ｂ）と前記工程（ｃ）との間に、
前記溝底の前記保護膜を除去する工程（ｄ）を含む請求項３記載の半導体装置の製造方法。
【請求項５】
前記工程（ａ）と前記工程（ｂ）との間に、
前記テーパ形状より下側にレジストプラグを形成する工程（ｅ）を含み、
前記工程（ｂ）と前記工程（ｃ）との間に、
前記レジストプラグを除去する工程（ｆ）を含む請求項１または請求項２記載の半導体装置の製造方法。
【請求項６】
前記工程（ａ）と前記工程（ｂ）との間に、
前記溝を埋めるようにレジストを塗布する工程（ｇ）と、
前記レジストに露光する工程（ｈ）とを含み、
前記工程（ｂ）と前記工程（ｃ）との間に、
前記溝内の前記レジストを除去する工程（ｉ）を含む請求項１または請求項２記載の半導体装置の製造方法。
【請求項７】
前記ビアホールは、
レジストマスクを用いて前記絶縁膜に隣り合う前記ビアホールを形成する工程（ｊ）と、
隣り合う前記ビアホールの上部に形成されたテーパ形状を除去する工程（ｋ）とによって形成されていることを特徴とする、
請求項２記載の半導体装置の製造方法。
【請求項８】
前記工程（ｊ）と前記工程（ｋ）との間に、
前記ビアホールを埋めるようにレジストを塗布する工程（ｇ）と、
前記テーパ形状より下側にレジストプラグを形成する工程（ｅ）と、
を含む請求項５から請求項７のいずれかひとつに記載の半導体装置の製造方法。
【請求項９】
前記工程（ｊ）と前記工程（ｋ）との間に、
前記ビアホールを埋めるようにレジストを塗布する工程（ｇ）と、
前記レジストに露光する工程（ｈ）と、
を含む請求項５から請求項７のいずれかひとつに記載の半導体装置の製造方法。
【請求項１０】
前記レジストは、
ＡｒＦレーザ用レジストであることを特徴とする請求項１から請求項９のいずれかひとつに記載の半導体装置の製造方法。
【請求項１１】
前記絶縁膜は、
低誘電率の絶縁膜からなることを特徴とする請求項１から請求項９のいずれかひとつに記載の半導体装置の製造方法。
【請求項１２】
前記絶縁膜は、
ＳｉＯＣからなることを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記導電膜は、
バリア膜を含む多層膜からなることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１４】
前記バリア膜は、
ＴａＮとＴａとからなることを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記保護膜は、
ＳｉＣＯとＳｉＣＮとからなることを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、多層配線構造を有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体技術の進歩に伴う半導体装置の高集積化および微細化により、半導体装置の配線工程において配線の多層化や微細化が進んでいる。そのため、配線ピッチが狭くなり、配線間容量の増加や配線遅延による半導体装置の性能の低下が生じている。このような配線の微細化に伴って発生する半導体装置の性能低下を防ぐため、低抵抗率の配線材料と低誘電率（以下、Ｌｏｗ−ｋ膜という）の層間絶縁膜を用いる必要に迫られている。例えば、配線材料として従来のＡｌ合金などの代わりにＡｌよりも抵抗値の低い（エレクトロマイグレーション耐性の高い）Ｃｕを使用する動きが活発になっている。
【０００３】
Ｃｕを用いた配線の形成方法において、絶縁膜に形成したホールに、金属膜を埋め込み、ホールからはみ出した金属膜を平坦化処理により除去することによりビアホールや配線を形成するダマシン法が開発されている。ダマシン法としては、シングルダマシン法とデュアルダマシン法とがあるが、ビアホールとそれに重なるトレンチとを形成後、ビアホールとトレンチとに配線材料を埋め込み、ビアと配線とを同時に形成するデュアルダマシン法が主流である。
【０００４】
以下に従来の半導体装置の製造方法における配線工程について図面を参照して説明する。図１（ａ）〜（ｊ）は従来の配線工程の断面図である。
【０００５】
半導体基板１の上に形成された絶縁層２および金属からなる下層配線３と、絶縁層２と下層配線３との上に形成された保護膜４と、保護膜４の上に形成されたＬｏｗ−ｋ膜からなる層間絶縁膜５とで構成された層間構造の上表面に、図１（ａ）に示すように、フォトリソグラフィ法により、ビアホール形成用のレジストマスク６を形成する。
【０００６】
次に、このレジストマスク６をマスクとし、下層配線３の上方に位置する保護膜４の上面まで層間絶縁膜５をエッチングし、図１（ｂ）に示すように、下層配線３の上方にビアホール７を形成する。その後、図１（ｃ）に示すように、アッシングによりレジストマスク６を除去する。
【０００７】
続いて、図１（ｄ）に示すように、ビアホール７を埋めるように層間絶縁膜５の全体に亘ってレジスト８を塗布する。
【０００８】
その後、図１（ｅ）に示すように、トレンチ形成用のレジストマスク９と、保護膜４を保護するレジストプラグ１０をビアホール７の中に形成する。次に、このレジストマスク９をマスクとし、保護膜４の上面が露出しないように所定の深さまで層間絶縁膜５をエッチングし、図１（ｆ）に示すように、配線用のトレンチ１１を形成する。
【０００９】
その後、図１（ｇ）に示すように、アッシングによりレジストマスク９を除去する。
【００１０】
次に、この後に形成する金属膜１３と下層配線３との接合のために、図１（ｈ）に示すように、ビアホール７の底に露出する保護膜４をエッチングにより除去する。
【００１１】
続いて、図１（ｉ）に示すように、ビアホール７とトレンチ１１との内壁を覆い、ビアホール７とトレンチ１１とを完全に埋め込まないように金属からなるバリア膜１２を形成し、さらにビアホール７とトレンチ１１とを埋め込むように金属膜１３を堆積する。
【００１２】
そして、図１（ｊ）に示すように、層間絶縁膜５の表面にはみ出したバリア膜１２と金属膜１３とをＣＭＰ法により除去し、金属膜１３とバリア膜１２とを平坦化処理する（例えば、特許文献１参照）。
【特許文献１】特開２００３−１７４０８５号公報（第４頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
昨今の半導体デバイスの微細化要求により、リソグラフィ工程においてより微細なパターンを有するレジストマスクを形成するために、光源はＫｒＦエキシマレーザから波長の短いＡｒＦエキシマレーザに交代してきている。しかしながら、上記従来の半導体装置の製造方法においてＡｒＦエキシマレーザを用いるためには、レーザの波長に合わせてレジスト材料を変更する必要があった。しかし、それに伴い、レジストが脆弱になるという問題があった。なぜなら、ＡｒＦエキシマレーザの場合に用いられるレジスト材料はベンゼン環等を有していないアクリル系などの材料であるためである。そのため、ＡｒＦエキシマレーザの場合に用いられるレジスト材料は酸素プラズマに弱く、層間絶縁膜５をエッチングする時にレジストマスクが削れてしまう場合がある。一方、Ｌｏｗ−ｋ膜からなる層間絶縁膜５もドライエッチング耐性が悪いため、レジストマスク６が削られることに伴い、エッチング時に層間絶縁膜５も削られてしまう場合がある。
【００１４】
その結果、ビアホール７やトレンチ１１の上部開口径が広がって形成され、ビアホール７およびトレンチ１１の上部にテーパ形状に削られた層間絶縁膜５（以下、肩落ち部という）が発生するという問題があった。
【００１５】
その結果、配線の開口部の幅が広がるので、配線ピッチの狭い個所でショート不良が発生するという問題もあった。
【００１６】
以下、図面を用いて詳しく説明する。図２（ａ）は図１（ｃ）でのビア形成時の肩落ち部の説明図であり、図２（ｂ）は図１（ｇ）でのトレンチ形成時の肩落ち部の説明図である。
【００１７】
図２（ａ）に示すように、ビア形成における所望のショート不良マージンをＷ１とし、一方の肩落ち部Ａの上端と、他方の肩落ち部Ａ’の上端との間の距離をＷ２とすると、ビア形成時に発生する肩落ち部Ａ、Ａ’によってビアピッチの狭い所でのショート不良のマージンはＷ１−Ｗ２だけ減少する。
【００１８】
また、トレンチ形成時にも同様に肩落ち部Ａは発生し、図２（ｂ）に示すように、トレンチ形成における所望のショート不良マージンをＷ３とし、一方の肩落ち部Ａの上端と他方の肩落ち部Ａ’の上端との間の距離をＷ４とすると、配線ピッチの狭い所でのショート不良のマージンはＷ３−Ｗ４だけ減少する。
【００１９】
従って、特に配線ピッチの狭い箇所において、隣り合う配線が接続されてしまう、ショート不良が起こりやすいという問題があった。
【００２０】
本発明は従来の上記問題に鑑みて、金属膜の形成前にＣＭＰ法を用いて肩落ち部を除去することにより、配線間のマージンを向上させ、配線間ショートを減少し、信頼性の高い半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２１】
上記従来の問題を解決するために本発明は、レジストマスクを用いて絶縁膜に隣り合う溝を形成する工程と、隣り合う溝の上部に形成されたテーパ形状を除去する工程と、溝を導電膜で埋め込み、配線を形成する工程とを有することに特徴を持つ。
【００２２】
このように、絶縁膜に溝を形成する際に溝の上部に発生した開口径の広がったテーパ形状部分の絶縁膜（以下、肩落ち部と呼ぶ）をＣＭＰ法で削り取ることによって、溝間のマージンの減少を防ぐことができる。従って、隣り合う配線間のショート不良を低減し、電気特性を安定させることができる。
【００２３】
また本発明は、レジストマスクを用いて絶縁膜中に形成されたビアホールの上部に隣り合う溝を形成する工程と、隣り合う溝の上部に形成されたテーパ形状を除去する工程と、溝を導電膜で埋め込み、配線を形成する工程とを含むことに特徴を持つ。
【００２４】
このように、ビアホール形成時に発生した肩落ち部を除去せずに、ビアホールの上部に溝を形成することにより、絶縁膜を除去して溝を形成するのと同時にビアホール形成時に発生した肩落ち部を除去することができる。従って、ビアホール形成時に生じた肩落ち部を除去する工程を削減することができる。
【００２５】
また本発明は、レジストマスクを用いて絶縁膜に隣り合う溝を形成する工程と、テーパ形状より下側にレジストプラグを形成する工程と、隣り合う溝の上部に形成されたテーパ形状を除去する工程と、レジストプラグを除去する工程と、溝を導電膜で埋め込み、配線を形成する工程とを含むことに特徴を有する。
【００２６】
このように、溝底から多くても肩落ち部の下端まで溝内を埋めるようにレジストプラグが形成される。従って、溝内にレジストプラグがあることにより、肩落ち部をＣＭＰ法により削り取るときに用いるスラリーが溝内部に侵入し、スラリーが溜まるのをレジストプラグによって防ぐことができる。
【００２７】
また、形成されたレジストプラグより上方にある絶縁膜のみをＣＭＰで削り取るため、２種類以上の材料を削り取る場合よりもばらつきなく研磨することができ、良好な溝を形成することができる。
【００２８】
また本発明は、レジストマスクを用いて絶縁膜に隣り合う溝を形成する工程と、溝を埋めるようにレジストを塗布する工程と、レジストに露光する工程と、隣り合う溝の上部に形成されたテーパ形状を除去する工程と、溝内のレジストを除去する工程と、溝を導電膜で埋め込み、配線を形成する工程とを有することに特徴を持つ。
【００２９】
このように、溝形成後に溝内にレジストを塗布し、そのレジストに露光処理を施した後、ＣＭＰ法により肩落ち部を削り取る。従って、露光処理を行うことによりレジストがアルカリ可溶性に変化するため、アルカリ性のスラリーを用いて絶縁膜の上面から少なくとも肩落ち部の下端までレジストと絶縁膜とを除去することができる。そのため、同種のスラリーを用いてレジストと絶縁膜とを研磨することができるため、レジストに対し、露光処理をせずにレジストと絶縁膜とを研磨する場合よりもばらつきなく絶縁膜を平坦化することができる。
【００３０】
また、絶縁膜の平坦化と同時に溝内にレジストプラグが形成されるため、このレジストプラグによってＣＭＰする際に溝内部へのスラリーの侵入を防ぐことができる。
【００３１】
また本発明は、レジストマスクを用いて絶縁膜に隣り合うビアホールを形成する工程と、隣り合うビアホールの上部に形成されたテーパ形状を除去する工程と、レジストマスクを用いて絶縁膜中に形成されたビアホールの上部に溝を形成する工程と、隣り合う溝の上部に形成されたテーパ形状を除去する工程と、溝を導電膜で埋め込み、配線を形成する工程とを含むことに特徴を有する。
【００３２】
このように、ビアホール形成において発生した肩落ち部を除去した後、再び溝形成において溝の上部に発生した肩落ち部をＣＭＰ法によって削り取ることによって、隣り合う溝間のマージンの減少を防ぐことができるため、配線間のショート不良を低減し、電気特性を安定させることができる。
【００３３】
また本発明は、レジストマスクを用いて絶縁膜に隣り合うビアホールを形成する工程と、ビアホールを埋めるようにレジストを塗布する工程と、テーパ形状より下側にレジストプラグを形成する工程と、隣り合うビアホールの上部に形成されたテーパ形状を除去する工程と、レジストマスクを用いてビアホールの上部に隣り合う溝を形成する工程と、隣り合う溝の上部に形成されたテーパ形状を除去する工程と、溝を導電膜で埋め込み、配線を形成する工程とを有することに特徴を持つ。
【００３４】
このように、ビア底から多くても肩落ち部の下端までビアホール内を埋めるように形成されたレジストプラグを残した状態のままでビアホールの上部に溝を形成する。従って、ビアホール内にレジストプラグがあることにより、肩落ち部をＣＭＰ法により削り取るときに用いるスラリーが溝内部に侵入し、スラリーが溜まるのをレジストプラグによって防ぐことができる。
【００３５】
また、レジストプラグからはみ出した絶縁膜のみをＣＭＰで削り取るため、２種類以上の材料を削り取る場合よりもばらつきなく研磨することができ、良好な溝を形成することができる。
【００３６】
また、ビアホール内にレジストプラグを形成することにより、この後の溝を形成する工程などで用いられるエッチングによる保護膜の破損をレジストプラグによって防ぐことができる。さらに、保護膜の破損を防ぐことにより、保護膜の下に形成された下層配線がエッチングされるのを防ぐことができる。このように、レジストプラグを除去して改めて保護膜を保護するレジストを塗布する必要がないため、レジストを除去する工程とレジストを塗布する工程とを削減することができる。
【００３７】
また本発明は、レジストマスクを用いて絶縁膜に隣り合うビアホールを形成する工程と、ビアホールを埋めるようにレジストを塗布する工程と、レジストに露光する工程と、テーパ形状より下側にレジストプラグを形成する工程と、隣り合うビアホールの上部に形成されたテーパ形状を除去する工程と、レジストマスクを用いてビアホールの上部に隣り合う溝を形成する工程と、隣り合う溝の上部に形成されたテーパ形状を除去する工程と、溝を導電膜で埋め込み、配線を形成する工程とを有することに特徴を持つ。
【００３８】
このように、ビアホール形成後にビア内にレジストを塗布し、そのレジストに露光処理を施した後、ＣＭＰ法により肩落ち部を削り取る。従って、露光処理を行うことによりレジストがアルカリ可溶性に変化するため、アルカリ性のスラリーを用いて絶縁膜の上面から少なくとも肩落ち部の下端までレジストと絶縁膜とを除去することができる。そのため、一種類のスラリーを用いてレジストと絶縁膜とを研磨することができるため、レジストに対し、露光処理をせずにレジストと絶縁膜とを研磨する場合よりもばらつきなく絶縁膜を平坦化することができる。
【００３９】
また、絶縁膜の平坦化と同時にビアホール内にレジストプラグが形成されるため、このレジストプラグによってＣＭＰする際にビア内部へのスラリーの侵入を防ぐことができる。
【発明の効果】
【００４０】
以上のように本発明は、配線工程においてビアやトレンチ形成時に発生する肩落ちをＣＭＰ法を用いて除去するようにしたため、配線間のマージンの減少を防ぎ、配線間のショート不良を低減することができる。
【発明を実施するための最良の形態】
【００４１】
以下、本発明の実施の形態について図面を参照して説明する。
【００４２】
（実施形態１）
本発明の実施形態１について図面を参照して説明する。図３は本実施形態に係る半導体装置の要部断面図である。
【００４３】
本実施形態における半導体装置は、図３に示すように、絶縁層５２が形成された半導体基板５１と、半導体基板５１の上に形成された複数の下層配線５３と、複数の下層配線５３と絶縁層５２との上に形成された保護膜５４と、保護膜５４の上に形成された低誘電率の絶縁膜からなる絶縁膜５５と、下層配線５３に達するように絶縁膜５５に設けられたビアホール５６と、ビアホール５６の内壁を覆うように形成されたバリア膜５７と、バリア膜５７を介してビアホール５６に埋め込まれた金属膜５８とから構成される。
【００４４】
以下に、上述した半導体装置の製造方法について説明する。図４（ａ）〜（ｊ）は本実施形態におけるビア形成の工程断面図である。
【００４５】
まず、半導体基板５１の上に形成された絶縁層５２とＣｕからなる下層配線５３の上に、ＳｉＣＮを堆積し、ＳｉＣＮの上にＳｉＣＯを堆積する。このように、ＳｉＣＮとＳｉＣＯとからなる積層膜を下層配線５３の上に膜厚５０ｎｍ堆積することにより、保護膜５４を形成する。保護膜５４は後工程の様々なエッチング工程の際に、下層配線５３がエッチングガス等により受けるダメージを防ぐための保護膜である。
【００４６】
ここで、ＳｉＣＮ膜は密着性を良くし、ＳｉＣＯ膜はポイゾニング効果を有する。
【００４７】
なお、本実施形態において、下層配線５３はＡｌまたはＡｌ合金を用いた構成にしてもよい。
【００４８】
また、本実施形態において、保護膜５４はＳｉＣＮとＳｉＣＯとからなる積層膜に限らず、ＳｉＮまたはＳｉＣからなる単層膜でもよい。
【００４９】
その後、ＣＶＤ法により、保護膜５４の上に膜厚１５０ｎｍ以上２５０ｎｍ以下のＴＥＯＳを堆積し、さらにＴＥＯＳ膜の上に膜厚２００ｎｍ以上３００ｎｍ以下のＳｉＯＣを堆積する。これにより、ＴＥＯＳ膜とＳｉＯＣ膜とからなる積層の絶縁膜５５が形成される。
【００５０】
なお、本実施形態において、絶縁膜５５はＴＥＯＳ膜とＳｉＯＣ膜とに限らず、誘電率の低い絶縁膜から構成されていればよい。例えば、ＳｉＯＣからなる単層膜で構成してもよい。低誘電率の絶縁膜を用いると、配線間の寄生容量を小さくすることができ、半導体装置の性能低下を低減することができる。
【００５１】
次に、絶縁膜５５の全面にレジストを塗布し、フォトリソグラフィ法により、図４（ａ）に示すように、絶縁膜５５の上に、下層配線５３の上方が開口したビアホール形成用のレジストマスク５９を形成する。ここで、使用するレジスト材料は、例えばＡｒＦエキシマレーザ用のレジストであって、ベンゼン環を含まない物質から構成されている。
【００５２】
次に、図４（ｂ）に示すように、このレジストマスク５９をマスクとして、保護膜５４の表面が露出するまで絶縁膜５５をエッチングし、ビアホール５６を形成する。この時、レジストはプラズマに対する耐性が不十分で、エッチング耐性が良くないため、エッチングによってマスクであるレジストが部分的に削られる。また、マスクの削減に伴い絶縁膜５５も削られてしまい、ビアホール５６の上部の絶縁膜５５が削り取られてテーパ形状になったビアホール５６が形成される。つまり、図４（ｂ）に示すように、ビアホール５６の開口径が広がり、肩落ち部Ｘが形成される。
【００５３】
次に、図４（ｃ）に示すように、アッシングによりレジストマスク５９を除去する。なお、図４（ｃ）に示すアッシング工程は省略してもよい。なぜならば、この後の工程において、ビアホール５６を埋めるように絶縁膜５５の表面全体に亘ってレジストを塗布するため、レジストマスク５９を除去せずに続けて先と同種のレジストを塗布することにより、アッシング工程を削減することができるからである。
【００５４】
続いて、図４（ｄ）に示すように、ビアホール５６を埋め込むように絶縁膜５５の全体に亘ってレジスト６０を塗布し、図４（ｅ）に示すように、エッチバック法を用い、プラズマガス中において、エッチング時間を調節することによりレジスト６０を肩落ち部Ｘの下端付近まで残存させてレジストプラグ６１を形成する。つまり、絶縁膜５５の上のレジストを除去する。
【００５５】
なお、レジストプラグ６１の上面は、肩落ち部Ｘの下端より下側に位置し、保護膜５４の表面が露出しない位置にあればよい。つまり、レジストプラグ６１によって保護膜５４を覆っていればよい。
【００５６】
次に、ＣＭＰ法により、図４（ｆ）に示すように、ビアホール５６からはみ出した、肩落ち部Ｘの下端より上の絶縁膜５５を除去することにより、肩落ち部Ｘを除去し、絶縁膜５５の上面を平坦化する。このように、肩落ち部Ｘを除去することにより、ビアホール５６の開口部の広がりが除去されるので、隣り合うビアが接近するのを防ぎ、ビア間を離すことができる。従って、ビア間でのショートの発生を低減することができる。またこのとき、ビアホール５６の中にはレジストプラグ６１が形成されているため、肩落ち部ＸをＣＭＰで削り取る際に、ＣＭＰの時に用いるスラリーがビア底に溜まることを防ぐことができる。なお、本実施形態において、肩落ち部Ｘを除去する手段としてＣＭＰ法に限らず、絶縁膜を除去できる方法であれば、他の公知技術を用いることもできる。
【００５７】
その後、図４（ｇ）に示すように、アッシングによりレジストプラグ６１を除去し、良好な形状のビアホール５６が形成される。
【００５８】
続いて、下層配線５３と金属膜５８との接合のため、図４（ｈ）に示すように、ビアホール５６の底に露出した保護膜５４をエッチングにより除去する。このとき、半導体基板５１の全面に亘ってエッチングするため、肩落ち部Ｘを除去する際に用いたスラリーと絶縁膜５５とが反応して結晶構造が変化した絶縁膜５５の表面層をエッチングによって保護膜５４と同時に除去することができる。従って、絶縁膜５５の構造が変化したことによって生じる絶縁膜５５の誘電率の上昇を低減することができる。
【００５９】
なお、下層配線５３を保護している保護膜５４は、図４（ｂ）に示した絶縁膜５５のエッチングと同時に除去してもよい。このようにすると、一度にビアホール５６の形成と、保護膜５４の除去とを行えるため、保護膜５４の除去工程を削減することができる。
【００６０】
次に、ビアホール５６の内壁を覆い、ビアホール５６を完全に埋め込まないようにＴａＮを膜厚１０ｎｍ以上１５ｎｍ以下堆積し、ＴａＮ膜の上にＴａを膜厚１０ｎｍ以上１５ｎｍ以下堆積することにより、バリア膜５７を形成する。Ｔａ膜はこの後に形成される金属膜５８が絶縁膜５５へ拡散することを防止し、ＴａＮ膜は絶縁膜５５との密着性を向上させることができる。さらに、図４（ｉ）に示すように、スパッタ法により、ビアホール５６を埋め込むようにＣｕからなる金属膜５８を形成する。
【００６１】
その後、ＣＭＰ法により、絶縁膜５５の上面が露出するまでバリア膜５７と金属膜５８とを研磨し、図４（ｊ）に示すように、ビアホール５６の中にのみ導電膜であるバリア膜５７と金属膜５８とを残存させる。これにより、下層配線５３と接続されるビアが形成される。
【００６２】
ここで、隣り合うビア間の距離、つまり図４（ｊ）に示すように、一方のビアの周縁部ｍと、他方のビアの周縁部ｎとの間の距離が９０ｎｍ以下であるとき、肩落ち部を除去することにより、ビア間のショート不良を効果的に防ぐことができる。また、ビア間の距離が９０ｎｍ以下に限らず、ビア間の距離が１３０ｎｍなど、配線間ショートが起こりうる距離を有する場合においても、同様の効果を奏することができる。また、バーンイン試験用に形成するような最小線幅を有するビア間において、肩落ち部を除去することにより、最小線幅であるために発生しやすいショート不良を防ぎ、バーンイン試験を行うことができる。
【００６３】
このとき、すでに図４（ｆ）の工程においてビアホール形成時に生じた肩落ち部Ｘを削り、導電膜の形成前に絶縁膜５５の上面を平坦化処理している。そのため、ビアホール５６内に導電膜を埋め込んで配線を完成させる時に、絶縁膜５５の表面からはみ出した導電膜のみをＣＭＰ法により除去すればよい。従って、異なる材料膜を研磨する必要がなく、配線間の平坦性にばらつきのない配線形成をすることができる。さらに、絶縁膜５５はすでに平坦化しているため、導電膜である金属のみを研磨すればよいため、金属と反応するスラリーを用いることができる。従って、バリア膜５７と金属膜５８とに対して、同じスラリーを用いて研磨することができる。さらに、砥粒の大きいスラリーを用いて金属と絶縁膜とを研磨する場合と比較し、金属のみを研磨すればよいため、砥粒の小さいスラリーを用いることができ、より化学的に研磨できるので、スクラッチなどの機械的ダメージの発生を低減することができる。
【００６４】
なお、本実施形態において、下層配線５３を保護する保護膜５４はなくてもよい。この場合、下層配線５３が絶縁膜５５へ拡散しにくい材料であればよい。
【００６５】
また本発明では、本実施形態で説明したビアのように、ビアの底部が下層配線に達しているものだけでなく、下層配線と接続されていない、単なる溝に金属を埋め込む場合においても同様の効果が得られる。つまり、溝開口部のテーパ形状を除去しているので、隣り合う配線とのマージンの減少を防ぎ、配線間のショートの発生を低減することができる。
【００６６】
（実施形態２）
本発明の実施形態２について図４を参照して説明する。本実施形態の実施形態１と異なる点は、ビアホール形成用のレジストマスク５９をアッシングにより除去した後、レジストを塗布せずにＣＭＰを用いて肩落ち部Ｘを除去することである。以下に詳しく説明する。但し、実施形態１との共通点は省略する。
【００６７】
まず、図４（ａ）に示すように、ビアホール形成用のレジストマスク５９を用い、図４（ｂ）に示すように、ビアホール５６を形成する。
【００６８】
続いて、図４（ｃ）に示すように、レジストマスク５９を除去した後、図４（ｇ）に示すように、ＣＭＰ法により、絶縁膜５５の上面から肩落ち部Ｘの少なくとも下端までの絶縁膜５５を削り取る。
【００６９】
その後、図４（ｈ）に示すように、保護膜５４を除去し、図４（ｉ）に示すように、導電膜であるバリア膜５７と金属膜５８とを形成する。続いて、図４（ｊ）に示すように、ＣＭＰによりビアホール５６からはみ出したバリア膜５７と金属膜５８とを除去することでビアが形成される。
【００７０】
上述したように、ビアホール５６の開口部に肩落ち部Ｘが形成された後、すぐにＣＭＰにより肩落ち部Ｘを除去するため、実施形態１と比較して、図４（ｄ）に示すビアホール５６の内部にレジストを塗布する工程と、図４（ｅ）および図４（ｆ）に示すレジストプラグを形成する工程と、肩落ち部Ｘを除去した後のアッシング工程とを削減することができる。
【００７１】
（実施形態３） 
本発明の実施形態３について図面を参照して説明する。図５は本実施形態に係る半導体装置の要部断面図である。本実施形態の実施形態１と異なる点は、図５に示すように、ビアホール５６の上部にビアホール５６に連通するトレンチ６２が設けられており、ビアホール５６とトレンチ６２の内部に導電膜である、バリア膜５７と金属膜５８とが埋め込まれていることである。実施形態１との共通点は省略する。
【００７２】
以下に、本実施形態におけるデュアルダマシン法を用いた半導体装置の製造方法について説明する。図６（ａ）〜（ｊ）は本実施形態におけるトレンチ形成の工程断面図である。ビアホール形成は実施形態１と同様の方法により行うので説明を省略する。また、図４と同一構成要素は同符号を付して説明を省略する。
【００７３】
まず、図４（ｇ）に示すビアホール形成後に、ビアホール５６を埋め込むように絶縁膜５５の全面に亘ってレジストを塗布する。その後、フォトリソグラフィ法により、図６（ａ）に示すように、ビアホール５６よりも大きい開口径をもつトレンチ形成用のレジストマスク６３を形成する。このとき、レジストマスク６３の形成と同時に、ビアホール５６の中にレジストを所望の深さまで残存させて、保護膜５４を保護するレジストプラグ６４を形成する。
【００７４】
なお、実施形態１に示す図４（ｇ）の後ではなく、レジストプラグ６１がビアホール５６の中に残存した図４（ｆ）の状態で、絶縁膜５５の表面全体に亘ってさらにレジストを塗布した後、レジストマスク６３とレジストプラグ６４とを形成してもよい。この場合、図４（ｇ）に示すアッシング工程を削減することができ、レジストプラグ６１をトレンチ形成時におけるエッチングから保護膜５４を保護するレジストプラグとして使用することができる。
【００７５】
次に、図６（ｂ）に示すように、レジストマスク６３をトレンチ形成用のレジストマスクとして、保護膜５４の表面が露出しないように絶縁膜５５を所望の深さまでエッチングする。
【００７６】
その後、図６（ｃ）に示すように、アッシングによりレジストを除去し、ビアホール５６に連通するトレンチ６２を形成する。この時、レジストはエッチング耐性が十分でないため、エッチングによってマスクであるレジストが部分的に削られる。また、マスクの削減に伴い絶縁膜５５も部分的に削られてしまい、トレンチ６２の上部の絶縁膜５５が削り取られてテーパ形状になったトレンチ６２が形成される。つまり、トレンチ６２の上部開口部が広がり、肩落ち部Ｙが形成される。
【００７７】
なお、図６（ｃ）に示すアッシング工程は省略してもよい。なぜなら、この後の工程において、トレンチ６２を埋めるように絶縁膜５５の表面全体に亘ってレジストを塗布するため、レジストマスク６３を除去せずに続けてレジストを塗布しても、後工程において合わせてレジストを除去することができるからである。従って、レジストマスク６３を除去するアッシング工程を削減することができる。
【００７８】
続いて、図６（ｄ）に示すように、ビアホール５６とトレンチ６２とを埋め込むように絶縁膜５５の全体に亘ってレジスト６５を塗布し、図６（ｅ）に示すように、エッチバック法により、レジストを肩落ち部Ｙの下端付近まで残存させてレジストプラグ６６を形成する。つまり、絶縁膜５５の上面のレジストを除去する。
【００７９】
次に、図６（ｆ）に示すように、ＣＭＰ法により、トレンチ６２からはみ出した、肩落ち部Ｙの下端より上の絶縁膜５５を除去し、肩落ち部Ｙを除去して絶縁膜５５の上面を平坦化する。このように、肩落ち部Ｙを除去することにより、トレンチ６２の開口部の広がりが除去されるので、隣り合うトレンチ６２が接近するのを防ぎ、トレンチ間を離すことができる。またこのとき、トレンチ６２の中にはレジストプラグ６６が形成されているため、肩落ち部ＹをＣＭＰで削り取る際に、ＣＭＰの時に用いるスラリーがビア底に溜まることを防ぐことができる。
【００８０】
その後、図６（ｇ）に示すように、アッシングによりレジストプラグ６６を除去し、良好な形状のトレンチ６２が形成される。
【００８１】
続いて、下層配線５３と金属膜５８との接合のため、図６（ｈ）に示すように、ビアホール５６の底に露出した保護膜５４をエッチングにより除去する。
【００８２】
次に、ビアホール５６の内壁を覆うようにバリア膜５７を形成する。さらに、図６(ｉ)に示すように、スパッタ法により、ビアホール５６を埋め込むようにＣｕからなる金属膜５８を形成する。
【００８３】
その後、ＣＭＰ法により、絶縁膜５５の上面が露出するまで、ビアホール５６とトレンチ６２からはみ出したバリア膜５７と金属膜５８とを除去し、図６（ｊ）に示すように、ビアホール５６とトレンチ６２の中にバリア膜５７と金属膜５８とを残存させる。これにより、ビアを介して下層配線５３と接続される上層配線が形成される。
【００８４】
ここで、隣り合うトレンチ間である配線間の距離、つまり図６（ｊ）に示すように、一方のトレンチの周縁部ｏと、他方のトレンチの周縁部ｐとの間の距離が９０ｎｍ以下であるとき、肩落ち部を除去することにより、配線間のショート不良を効果的に防ぐことができる。また、配線間の距離が９０ｎｍ以下に限らず、配線間の距離が１３０ｎｍの場合においても、同様の効果を奏することができる。
【００８５】
また本発明では、ビアホール５６の上部に形成された肩落ち部Ｘを除去する工程を行わずに、トレンチ６２を形成しても同様の効果を奏する。以下に図４および図７を用いて詳しく説明する。図７は、トレンチ形成用のレジストマスクとレジストプラグを用いた場合のトレンチ形成の要部断面図である。
【００８６】
この場合、ビアホール形成用のレジストマスク５９を用い、図４（ｂ）に示すように、ビアホール５６を形成し、図４（ｃ）に示すように、レジストマスク５９を除去した後、図４（ｄ）に示すように、ビアホール５６を埋め込むように絶縁膜５５の全体に亘ってレジスト６０を塗布する。
【００８７】
その後、図７（ａ）に示すように、トレンチ形成用のレジストマスク６３とレジストプラグ６４とを形成し、絶縁膜５５をエッチングする。
【００８８】
これにより、図７（ｂ）に示すように、トレンチ６２の形成による絶縁膜５５の除去に伴い、ビアホール５６の上部に発生した肩落ち部Ｘも合わせて除去することができる。従って、トレンチ６２の形成と同時にビアホール５６に発生した肩落ち部Ｘを除去することができるため、ビアホール５６にレジストを塗布し、エッチバック法によりレジストプラグを形成した後に肩落ち部Ｘを除去する工程を削減できる。
【００８９】
以上のようにして、肩落ち部を除去することにより、隣り合う配線間でのショートの発生を低減することができるため、良好な配線形状を持ったデュアルダマシン法を実現できる。
【００９０】
（実施形態４）
本発明の実施形態について図６を参照して説明する。本実施形態の実施形態３と異なる点は、トレンチ形成用のレジストマスク６３を除去する工程の後に、レジストを塗布せずに肩落ち部Ｙを除去する工程を有することである。以下に詳しく説明する。但し、実施形態３との共通点は省略する。
【００９１】
トレンチ形成用のレジストマスク６３を用いて、図６（ｂ）に示すように、トレンチ６２を形成した後、図６（ｃ）に示すように、レジストマスク６３をアッシングにより除去する。
【００９２】
続いて、ＣＭＰ法により、絶縁膜５５の上面からトレンチ６２の上部に発生した肩落ち部Ｙの下端まで絶縁膜５５を削り取る。
【００９３】
その後、図６（ｈ）に示すように、保護膜５４を除去し、図６（ｉ）に示すように、バリア膜５７と金属膜５８とを形成する。続いて、図６（ｊ）に示すように、ＣＭＰによりトレンチ６２からはみ出したバリア膜５７と金属膜５８とを除去することで配線が形成される。
【００９４】
上述したように、トレンチ６２の開口部に肩落ち部Ｙが形成された後、すぐにＣＭＰにより肩落ち部Ｙを除去するため、実施形態３と比較すると、ビアホール５６とトレンチ６２の内部にレジスト６５を塗布する工程と、エッチバック法によりレジストプラグ６６を形成する工程と、肩落ち部Ｙを除去した後のアッシング工程とを削減することができる。
【００９５】
（実施形態５）
本発明の実施形態について図６および図８を参照して説明する。本実施形態の実施形態１および実施形態３との違いは、エッチバック法によりレジストプラグを形成した後ＣＭＰする工程の代わりに、レジストに露光処理を施すことにより、レジスト６５と肩落ち部Ｙを同時にＣＭＰ法で削り取ることである。実施形態１および実施形態３との共通点は省略する。
【００９６】
以下に、本実施形態における半導体装置の製造方法について説明する。図８（ａ）〜（ｃ）は本実施形態におけるトレンチ形成の工程断面図である。図６と同一構成要素は同符号を付して説明を省略する。
【００９７】
まず、トレンチ形成用のレジストマスク６３を用い、図６（ｂ）に示すように、トレンチ６２を形成し、図６（ｃ）に示すように、レジストマスク６３を除去した後、図６（ｄ）に示すように、トレンチ６２を埋め込むように絶縁膜５５の全体に亘ってレジスト６５を塗布する。
【００９８】
その後、図８（ａ）に示すように、半導体基板５１の全面に露光光Ｒを照射することにより、レジスト６５をアルカリ可溶性にする。この時、露光量としては肩落ち部Ｙの下端付近まで露光できるだけの露光量であることが望ましい。つまり、トレンチ内のレジストに到達しないように露光量を調節する。
【００９９】
ここで、レジスト６５は、アルカリ不溶性のポジ型レジスト材料からなる。例えば、２−ジアゾ−１−ナフトール−５−スルホン酸エステル（ｏ−ナフトキノンジアジド系化合物）である。このようなポジ型レジスト材料に光を照射すると、アルカリ不溶性からアルカリ可溶性に変化する。
【０１００】
次に、ＣＭＰ法により、図８（ｂ）に示すように、レジスト６５と肩落ち部Ｙの絶縁膜５５とを一度に除去することにより、絶縁膜５５の上面を平坦化する。
【０１０１】
この時、図８（ａ）に示した露光工程において、レジスト６５に対して全面露光することにより、レジスト６５はアルカリ可溶性を有するように変化するため、アルカリ性のスラリーを用いることにより、アルカリ可溶性のレジスト６５とスラリーを反応させて、ＣＭＰによってレジスト６５を除去することができる。従って、実施形態３において行うエッチバックによるレジスト６５の除去工程の代わりに、ＣＭＰ法によりレジスト６５が除去できる。
【０１０２】
エッチバック法はエッチング時間を制御することにより、表面からのエッチング量を時間によって制御する。そのため、表面がエッチング開始時に基板に対して平坦化されていない場合、エッチバック法によりパターン間のばらつきを制御し、高い平坦性を得ることは難しい。
【０１０３】
しかし、本実施形態によると、基板に対する研磨量を制御するＣＭＰにより、レジストを除去することができるので、パターン間の平坦性のばらつきがなく、露光量の調節によって容易に肩落ち部を除去することができる。
【０１０４】
次に、図８（ｃ）に示すように、アッシングによりレジストプラグ６６を除去し、良好なトレンチ６２を形成することができる。
【０１０５】
また本発明は、ビアホール形成においても同様の効果を奏する。以下に図４および図９を参照して簡単に説明する。図９（ａ）〜（ｃ）はビア形成の工程断面図である。
【０１０６】
まず、ビアホール形成用のレジストマスク５９を用い、図４（ｂ）に示すように、ビアホール５６を形成し、図４（ｃ）に示すように、レジストマスク５９を除去した後、図４（ｄ）に示すように、ビアホール５６を埋め込むように絶縁膜５５の全体に亘ってレジスト６０を塗布する。
【０１０７】
その後、図９（ａ）に示すように、半導体基板５１の全面を露光することにより、レジスト６０をアルカリ可溶性にする。そして次に、ＣＭＰ法により、アルカリ性のスラリーを用いて、図９（ｂ）に示すように、レジスト６０と肩落ち部Ｘとを一度に除去することができる。続いて、図９（ｃ）に示すように、レジスト６０を除去することによりビアホール５６を形成する。
【０１０８】
デュアルダマシン法を用いた場合のビア形成において、図９（ｂ）に示したように、肩落ち部Ｘを除去することによって形成されたレジストプラグ６１を除去せずに、トレンチ形成用のレジストマスクを用いてビアホール５６の上部にトレンチ６２を形成してもよい。このようにすると、レジストプラグ６１をトレンチエッチングから保護膜５４を保護するレジストプラグとして使用することができる。従って、レジストプラグ６１を除去した後、改めて保護膜５４を保護するレジストプラグを形成する必要がなくなる。つまり、レジストプラグ６１を除去する工程を削減できる。
【産業上の利用可能性】
【０１０９】
本発明に係る半導体装置の製造方法は、配線間ショートを防止する半導体装置等に有用である。
【図面の簡単な説明】
【０１１０】
【図１】従来の半導体装置における配線形成の工程断面図
【図２】従来の半導体装置におけるビアおよびトレンチ形成の工程断面図
【図３】本発明の実施形態１における半導体装置の要部断面図
【図４】本発明の実施形態１における半導体装置のビア形成の工程断面図
【図５】本発明の実施形態３における半導体装置の要部断面図
【図６】本発明の実施形態３における半導体装置のトレンチ形成の工程断面図
【図７】本発明の実施形態３の改良製造方法の要部断面図
【図８】本発明の実施形態５における半導体装置のトレンチ形成の工程断面図
【図９】本発明の実施形態５における半導体装置のビア形成の工程断面図
【符号の説明】
【０１１１】
１  半導体基板
２  絶縁層
３  下層配線
４  保護膜
５  層間絶縁膜
６  ビア形成用レジストマスク
７  ビアホール
８  レジスト
９  トレンチ形成用レジストマスク
１０  レジストプラグ
１１  トレンチ
１２  バリア膜
１３  金属膜
Ａ、Ａ’  肩落ち部
５１  半導体基板
５２  絶縁層
５３  下層配線
５４  保護膜
５５  絶縁膜
５６  ビアホール
５７  バリア膜
５８  金属膜
５９  レジストマスク
６０  レジスト
６１  レジストプラグ
６２  トレンチ
６３  レジストマスク
６４  レジストプラグ
６５  レジスト
６６  レジストプラグ
Ｘ、Ｙ  肩落ち部
ｍ、ｎ、ｏ、ｐ  周縁部
【図１】
2005109138.tif 000003
【図２】
2005109138.tif 000004
【図３】
2005109138.tif 000005
【図５】
2005109138.tif 000006
【図８】
2005109138.tif 000007
【図９】
2005109138.tif 000008
【図４】
2005109138.tif 000009
【図６】
2005109138.tif 000010
【図７】
2005109138.tif 000011