(57)【要約】【課題】半導体集積回路の多層化電源ラインおよびそのレイアウト方法。【解決手段】半導体集積回路の多層化電源ライン10は、トップメタル12およびセカンドメタル14をスルーホール18で電気的に接続し、さらに、このトップメタル12にキャパシタメタル16をスルーホール20で電気的に接続して、トップメタル12、セカンドメタル14およびキャパシタメタル16を互いに同電位とすることにより、キャパシタとして機能せずに通常の配線用メタルによる電源ラインとして機能し、インピーダンスを低くして電源を供給することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
配線用メタルである第１のメタル層と、
第１のメタル層より下に位置する第２のメタル層と、
第１のメタル層と第２のメタル層との間に位置する、キャパシタメタルである第３のメタル層とを含み、
これらの各メタル層の間の隙間部分に絶縁体を埋め込んだMIM構造の多層化電源ラインにおいて、
第２のメタル層は、第１のメタル層と電気的に接続されて、第１のメタル層と同電位の電源が供給され、
かつ第３のメタル層は、第１のメタル層と電気的に接続されて、第１のメタル層と同電位の電源が供給されることを特徴とする多層化電源ライン。
【請求項２】
請求項１に記載の多層化電源ラインにおいて、第２のメタル層と第３のメタル層とが同電位となることを特徴とする多層化電源ライン。
【請求項３】
請求項２に記載の多層化電源ラインにおいて、第１のメタル層は、外部電源の電源電位が供給され、該外部電源の電源電位が第２のメタル層および第３のメタル層にも供給されることを特徴とする多層化電源ライン。
【請求項４】
請求項２に記載の多層化電源ラインにおいて、第１のメタル層は、接地電位が供給され、該接地電位が第２のメタル層および第３のメタル層にも供給されることを特徴とする多層化電源ライン。
【請求項５】
請求項１に記載の多層化電源ラインにおいて、該多層化電源ラインは、
第１のメタル層において、外部電源の電源電位が供給されるメタル層と、接地電位が供給されるメタル層とが交互に配置されて、
第１のメタル層および第２のメタル層間、ならびに第１のメタル層および第３のメタル層間で電位の異なる位置に構成されたキャパシタを有することを特徴とする多層化電源ライン。
【請求項６】
請求項５に記載の多層化電源ラインにおいて、該多層化電源ラインは、
接地電位が供給される第２のメタル層、および外部電源の電源電位が供給される第３のメタル層を有する第１の３層多層化電源ラインと、
外部電源の電源電位が供給される第２のメタル層、および接地電位が供給される第３のメタル層を有する第２の３層多層化電源ラインとを含むことを特徴とする多層化電源ライン。
【請求項７】
請求項５または６に記載の多層化電源ラインにおいて、該多層化電源ラインは、
第１のメタル層において、外部電源の電源電位が供給されるメタル層と、接地電位が供給されるメタル層との間に生じた寄生容量で構成されたキャパシタを有することを特徴とする多層化電源ライン。
【請求項８】
配線用メタルである第１のメタル層を、第２のメタル層より上に配置し、
キャパシタメタルである第３のメタル層を第１のメタル層と第２のメタル層との間に配置して、
これらの各メタル層の間の隙間部分に絶縁体を埋め込んでMIM構造にする多層化電源ラインのレイアウト方法において、該レイアウト方法は、
第２のメタル層を第１のメタル層と電気的に接続して、第１のメタル層と第２のメタル層とを同電位にし、
かつ第３のメタル層を第１のメタル層と電気的に接続して、第１のメタル層と第３のメタル層とを同電位にすることを特徴とする多層化電源ラインのレイアウト方法。
【請求項９】
請求項８に記載のレイアウト方法において、該レイアウト方法は、第２のメタル層と第３のメタル層とを同電位にして、第３のメタル層を配線用メタルとして使用することを特徴とするレイアウト方法。
【請求項１０】
請求項９に記載のレイアウト方法において、該レイアウト方法は、第１のメタル層には、外部電源の電源電位を供給し、該外部電源の電源電位を、第２のメタル層および第３のメタル層にも供給することを特徴とするレイアウト方法。
【請求項１１】
請求項９に記載のレイアウト方法において、該レイアウト方法は、第１のメタル層には、接地電位を供給し、該接地電位を、第２のメタル層および第３のメタル層にも供給することを特徴とするレイアウト方法。
【請求項１２】
請求項８に記載のレイアウト方法において、該レイアウト方法は、
第１のメタル層として、外部電源の電源電位が供給されるメタル層と、接地電位が供給されるメタル層とを交互に配置し、
第１のメタル層および第２のメタル層間、ならびに第１のメタル層および第３のメタル層間で電位の異なる位置にキャパシタを構成することを特徴とするレイアウト方法。
【請求項１３】
請求項１２に記載のレイアウト方法において、該レイアウト方法は、
接地電位が供給される第２のメタル層、および外部電源の電源電位が供給される第３のメタル層とで第１の３層多層化電源ラインを構成し、
外部電源の電源電位が供給される第２のメタル層、および接地電位が供給される第３のメタル層とで第２の３層多層化電源ラインを構成することを特徴とするレイアウト方法。
【請求項１４】
請求項１２または１３に記載のレイアウト方法において、該レイアウト方法は、
第１のメタル層は、外部電源の電源電位が供給されるメタル層と、接地電位が供給されるメタル層との間に生じた寄生容量を用いてキャパシタを構成することを特徴とするレイアウト方法。
【請求項１５】
キャパシタメタルを含む多層化電源ラインのレイアウト方法において、該レイアウト方法は、前記キャパシタメタルを配線用メタルとして置き換えて使用して、擬似的に配線用メタルを１層増やすことを特徴とするレイアウト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路において、I/O（入出力）バッファや内部回路に電源を供給するMIM（Metal-Insulator-Metal）構造の多層化電源ラインおよびそのレイアウト方法に関するものである。
【背景技術】
【０００２】
従来から、半導体集積回路において、I/Oバッファや内部回路に電源を供給する一般的な多層化電源ラインには、図９に示すような電源ラインに配線用メタル１層を設けてレイアウトされるものや、多層化した配線用メタルを用いて電源ラインのインピーダンスを低くしてレイアウトされるものがある。また、図９における電源ラインの点線98による断面図を図10に示す。
【０００３】
このような多層化配線用メタルには、たとえば、特許文献１に記載の電源線などがある。この電源線は、チップコーナー部のI/Oバッファの無い領域において第１のメタル層を追加し、第１のメタル層と、VDD電源線およびGND電源線との間に平行平板コンデンサを形成して容量を増加することにより、I/Oバッファのスイッチングに起因するノイズを低減することができる。
【０００４】
また、特許文献２に記載の半導体装置では、外部電源から電源電位が与えられる第１電源用配線層、および接地電位が与えられる第２電源用配線層を多層で形成するため、第１および第２電源用配線層の配線抵抗を低減することができる。このため、インピーダンスが低い電源電位と接地電位を内部回路内の各回路ブロックに供給することができる。
【０００５】
【特許文献１】特開平９−246476号公報
【特許文献２】特開2000−311964号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
半導体集積回路における多層化電源ラインには、インピーダンスを低くするために、配線幅を広げたり、上記の特許文献１や特許文献２などのように配線を多層化したりするなどの方法が用いられていた。
【０００７】
しかし、配線幅を広げるとチップ面積が増大してしまい、また、配線を多層化するとその他の信号線の配線が難しくなってしまう。また、半導体集積回路では、VDD電源ラインおよびGND電源ラインの容量が相対的に小さいために、スイッチングノイズ等が発生しやすい。
【０００８】
本発明はこのような従来技術の欠点を解消し、電源ラインの幅を広げず、かつ多層化せずに、他の信号ラインの配線を難しくすることなく、低インピーダンスでI/Oバッファや内部回路に電源を供給する多層化電源ラインおよびそのレイアウト方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は上述の課題を解決するために、配線用メタルである第１のメタル層と、第１のメタル層より下に位置する第２のメタル層と、第１のメタル層と第２のメタル層との間に位置する、キャパシタメタルである第３のメタル層とを含み、これらの各メタル層の間の隙間部分に絶縁体を埋め込んだMIM（Metal-Insulator-Metal）構造の多層化電源ラインは、第２のメタル層は、第１のメタル層と電気的に接続されて、第１のメタル層と同電位の電源が供給され、かつ第３のメタル層は、第１のメタル層と電気的に接続されて、第１のメタル層と同電位の電源が供給されることを特徴とする。
【００１０】
また、配線用メタルである第１のメタル層を、第２のメタル層より上に配置し、キャパシタメタルである第３のメタル層を第１のメタル層と第２のメタル層との間に配置して、これらの各メタル層の間の隙間部分に絶縁体を埋め込んでMIM（Metal-Insulator-Metal）構造にする多層化電源ラインのレイアウト方法は、第２のメタル層を第１のメタル層と電気的に接続して、第１のメタル層と第２のメタル層とを同電位にし、かつ第３のメタル層を第１のメタル層と電気的に接続して、第１のメタル層と第３のメタル層とを同電位にすることを特徴とする。
【発明の効果】
【００１１】
本発明の多層化電源ラインによれば、MIM構造の配線用メタル３層多層化電源ラインにおいて、本来キャパシタメタルであるメタルを配線用メタルとして使用することにより、このメタルをトップメタルおよびセカンドメタルと同電位にして、電源ラインのインピーダンスを低くすることができる。このとき、本発明の多層化電源ラインは、その他の信号ラインの配線を妨げない。
【００１２】
また、本発明によれば、多層化電源ラインにおいて、並走するVDD電源ラインとGND電源ラインを交互に重ね、キャパシタメタルおよびセカンドメタルで構成される通常のキャパシタと、トップメタルおよびキャパシタメタルで構成される第２のキャパシタとを用いることにより、大きな容量のキャパシタを有してスイッチングノイズを低減することができ、キャパシタメタルを電源ラインとしても機能させることにより、従来と同じサイズのチップエリアのままで低インピーダンスな多層化電源ラインを得ることができる。
【発明を実施するための最良の形態】
【００１３】
次に添付図面を参照して、本発明による半導体集積回路の多層化電源ラインの実施例を詳細に説明する。本実施例における多層化電源ライン10は、電源電位を供給するVDD電源ラインおよび接地電位を供給するGND電源ラインの両方に適用することができる。この多層化電源ライン10を適用したVDD電源ラインおよびGND電源ラインは、たとえば、図３に示すように、ブロックセル30の周囲を囲むように配線されてよく、また、図４、図５または図６のように配線されてもよい。この図３に示すVDD電源ラインの一部を拡大して図１に示し、また、図１におけるVDD電源ラインの点線50による断面図を図２に示す。
【００１４】
図１および図２を参照すると、本発明による半導体集積回路の多層化電源ライン10の実施例は、トップメタル12およびセカンドメタル14をスルーホール18で電気的に接続し、さらに、このトップメタル12にキャパシタメタル16をスルーホール20で電気的に接続して構成され、半導体集積回路におけるI/Oバッファや内部回路に電源を供給するものである。なお、本発明の理解に直接関係のない部分は、図示を省略し、冗長な説明を避ける。
【００１５】
本実施例において、トップメタル12、セカンドメタル14、キャパシタメタル16、スルーホール18およびスルーホール20には、アルミニウム、カッパーやコバルトなどの導電性の材料を用いられてよく、多層化電源ライン10において、これらの材料の隙間部分には、酸化シリコン（SiO2）などの絶縁体が埋められる。
【００１６】
本実施例における多層化電源ライン10は、メタル３層MIMキャパシタプロセスなどと同様に、トップメタル12、ボトムプレートであるセカンドメタル14、およびトッププレートであるキャパシタメタル16の３層で構成されるものである。しかし、本発明では、セカンドメタル14がスルーホール18を介してトップメタル12と電気的に接続するため、セカンドメタル14はトップメタル12と同電位になり、特にキャパシタメタル16が配線用メタルとして使用され、スルーホール20を介してトップメタル12と電気的に接続するため、キャパシタメタル16はトップメタル12と同電位なる。
【００１７】
この多層化電源ライン10は、VDD電源ラインおよびGND電源ラインの両方に適用することが可能で、たとえば、トップメタル12がVDD電源レベルであるとき、セカンドメタル14およびキャパシタメタル16は、VDD電源レベルとなり、GND電源レベルであるとき、セカンドメタル14およびキャパシタメタル16は、GND電源レベルとなる。
【００１８】
このように、トップメタル12、セカンドメタル14およびキャパシタメタル16は、互いに同電位となり、本実施例における多層化電源ライン10は、キャパシタとして機能せず、通常の配線用メタルによる多層化電源ラインとして機能し、たとえば、配線用メタル３層多層化電源ラインなどのように、低インピーダンスな多層化電源ラインとして機能する。
【００１９】
たとえば、多層化電源ライン10におけるトップメタル12、セカンドメタル14およびキャパシタメタル16の配線幅がそれぞれ同じである場合、２層ではなく３層となるために電源インピーダンスは単純に2/3となる。これは、たとえば、低インピーダンス駆動回路（たとえば、ヘッドホンアンプの場合は16Ω負荷駆動）の場合、アンプの消費電流が20mAであるとすると電源インピーダンスが１Ω違うだけで電源の電圧降下は通常20mVとなる。このとき、本実施例の多層化電源ラインでは、電圧降下は2/3の13mVとなり、より大きい効果が得られる。また、本実施例の多層化電源ラインをデジタル回路に用いると、インピーダンスはそのままで電源ライン幅を削減することができ、高集積化が期待できる。
【００２０】
また、本発明のような多層化電源ラインのレイアウト方法を適用すると、たとえば、キャパシタメタルを含むメタル３層MIMキャパシタプロセスなどにおいて、キャパシタメタルを配線用メタルとして置き換えて使用することにより、擬似的に配線用メタルを１層増やすことができる。このとき、本実施例における多層化電源ライン10は、チップエリアと電源ラインのインピーダンスを増大させることなく、また、図７に示すように、信号線70などの配線を妨げることなく、３層多層化電源ラインを維持することができる。また、図７における多層化電源ラインの点線80による断面図を図８に示す。本実施例では、キャパシタメタル16がトップメタル12とセカンドメタル14の間にあるので、多層化電源ライン10が信号線70に及ぼす効果はほとんどない。このような、キャパシタメタルの配線用メタルへの置き換えは、３層多層化電源ラインだけでなく、４層以上の多層化電源ラインにも適用することができる。
【００２１】
また、他の実施例として、図11に示すように、多層化電源ライン100は、複数のVDD電源ラインおよびGND電源ラインを並走させて構成され、VDD電源ラインおよびGND電源ラインを有する３層多層化電源ライン130および140を並走させるように構成される。３層多層化電源ライン130および140は、それぞれ、たとえばメタル３層MIMキャパシタプロセスのように構成されてよい。
【００２２】
本実施例の多層化電源ライン100では、図11に示すように、トップメタル102、104、106および108が３層多層化電源ライン130および140を横断するように設置され、トップメタル、キャパシタメタルおよびセカンドメタルが交互にVDD電源ラインとGND電源ラインで構成される。このとき、トップメタル102および104は、スルーホール120を介して３層多層化電源ライン140におけるセカンドメタル142および３層多層化電源ライン130におけるキャパシタメタル134と電気的に接続し、トップメタル106および108は、スルーホール122を介して３層多層化電源ライン130におけるセカンドメタル132および３層多層化電源ライン140におけるキャパシタメタル144と電気的に接続する。
【００２３】
本実施例において、トップメタル102および104は、図示しない外部電源などと接続して電源電位が与えられ、VDD電源ラインとして機能するものである。他方、トップメタル106および108は、図示しないが接地されて接地電位が与えられ、GND電源ラインとして機能するものである。
【００２４】
したがって、セカンドメタル144およびキャパシタメタル134は、VDD電源ラインであるトップメタル102および104と接続するため、電源電位が供給されてVDD電源ラインとして機能し、セカンドメタル132およびキャパシタメタル144は、GND電源ラインであるトップメタル106および108と接続するため、接地電位が供給されてGND電源ラインとして機能する。
【００２５】
ところで、図11における多層化電源ラインの点線150による断面図を図12に示すと、トップメタル108およびセカンドメタル132をスルーホール122で接続した３層多層化電源ライン130と、トップメタル102およびセカンドメタル142をスルーホール120で接続した３層多層化電源ライン140とが表わされる。
【００２６】
このとき、３層多層化電源ライン130では、GND電源ラインであるトップメタル108およびセカンドメタル132の間に、VDD電源ラインであるキャパシタメタル134が配線されている。このため、トップメタル108とキャパシタメタル134との間に電位差が生じて平行平板コンデンサ162として機能し、また、セカンドメタル132とキャパシタメタル134との間に電位差が生じて平行平板コンデンサ164として機能する。
【００２７】
他方、３層多層化電源ライン140では、VDD電源ラインであるトップメタル102およびセカンドメタル142の間に、GND電源ラインであるキャパシタメタル144が配線されている。このため、トップメタル102とキャパシタメタル144との間に電位差が生じて平行平板コンデンサ172として機能し、また、セカンドメタル142とキャパシタメタル144との間に電位差が生じて平行平板コンデンサ174として機能する。
【００２８】
これらの平行平板コンデンサ162、164、172および174は、キャパシタメタル134および144がそれぞれVDD電源ラインおよびGND電源ラインとして機能することを妨げない。
【００２９】
このように、本実施例における多層化電源ライン100は、並走するVDD電源ラインとGND電源ラインを交互に重ね、キャパシタメタルとセカンドメタルとで構成される通常のキャパシタに加えて、トップメタルとキャパシタメタルとで構成される第２のキャパシタを有することにより、通常のキャパシタのみを有する場合よりも大きな容量のキャパシタを有して、スイッチングノイズを低減することができ、さらに、キャパシタメタルを電源ラインとしても機能させることにより、従来と同じサイズのチップエリアのままで低インピーダンスな電源ラインを得ることができる。
【００３０】
また、本実施例において、トップメタルは、他のメタルに比べて厚みがあるために低インピーダンスであり、VDD電源ラインおよびGND電源ラインの両方に有利に使用される。
【００３１】
また、本実施例における多層化電源ラインをI/Oバッファのリングに適用することにより、チップエリアを増大することなく、かつプロセスを変更することなく、電源インピーダンス、ならびにVDD電源およびGND電源間容量の増大によるスイッチングノイズを低減することができる。
【００３２】
また、本実施例における多層化電源ライン100は、並走するVDD電源ラインおよびGND電源ラインを交互に重ねて構成されるが、図13に示す多層化電源ライン180のように、トップメタル180において、VDD電源ラインであるメタルとGND電源ラインであるメタルとを交互に配置して、これらにセカンドメタル184およびキャパシタメタル186を電気的に接続してもよい。このとき、隣り合うトップメタル180間で電位差が生じて寄生容量が増大し、トップメタル180とセカンドメタル184との間のキャパシタ、およびトップメタル180とキャパシタメタル186との間のキャパシタに加えて、この寄生容量をバイパスコンデンサとすることにより、スイッチングノイズをより低減することができる。
【図面の簡単な説明】
【００３３】
【図１】本発明に係る多層化電源ラインの一実施例を示す図である。
【図２】図１に示す多層化電源ラインを断面的に示す図である。
【図３】図１に示す多層化電源ラインをブロックセルに適用した概要図である。
【図４】図１に示す多層化電源ラインをブロックセルに適用した概要図である。
【図５】図１に示す多層化電源ラインをブロックセルに適用した概要図である。
【図６】図１に示す多層化電源ラインをブロックセルに適用した概要図である。
【図７】図１に示す多層化電源ラインに配線した信号線を示す図である。
【図８】図７に示す多層化電源ラインおよび信号線を断面的に示す図である。
【図９】従来の多層化電源ラインを示す図である。
【図１０】図９に示す従来の多層化電源ラインを断面的に示す図である。
【図１１】本発明に係る多層化電源ラインの他の実施例を示す図である。
【図１２】図１１に示す多層化電源ラインを断面的に示す図である。
【図１３】本発明に係る多層化電源ラインの他の実施例を示す図である。
【符号の説明】
【００３４】
10  多層化電源ライン
12  トップメタル
14  セカンドメタル
16  キャパシタメタル
18、20  スルーホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2005159145.tif 000011
【図１０】
2005159145.tif 000012
【図１１】
2005159145.tif 000013
【図１２】
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【図１３】
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