(57)【要約】【課題】  簡単な構成で、高抵抗化を抑制しつつリッジ部側の電極を安定かつ確実に所定の取り付け面に取り付けることができる半導体レーザ素子およびその製造方法を提供する。【解決手段】  ｎ型ＧａＡｓ基板１上に、ｎ型ＧａＩｎＰバッファ層２、ｎ型ＡｌＧａＩｎＰクラッド層３、ＭＱＷ活性層４、ｐ型ＡｌＧａＩｎＰ第１クラッド層５、ｐ型ＡｌＧａＩｎＰ第２クラッド層６、ｐ型ＧａＩｎＰ中間層７およびｐ型ＧａＡｓコンタクト層８を順に形成し、ｐ型ＧａＡｓコンタクト層８上にＳｉＯ2 誘電体膜９からなるマスクを形成する。マスクを介してｐ型ＧａＡｓコンタクト層８、ｐ型ＧａＩｎＰ中間層７およびｐ型ＡｌＧａＩｎＰ第２クラッド層６の所定領域を選択的にエッチングし、ストライプ状のリッジ部Ｒおよびリッジサポート部ＲＳを形成する。リッジ部Ｒとリッジサポート部ＲＳとの間の間隔は２０μｍ以上１００μｍ以下である。【選択図】        図１
2005109003.tif 000002
【特許請求の範囲】
【請求項１】
活性層を含む第１の半導体層と、
前記第１の半導体層上に形成され、第２の半導体層からなるストライプ状のリッジ部と、
前記第１の半導体層上において前記リッジ部の少なくとも一方側に間隔をおいて設けられた凸部と、
前記リッジ部の上面を除いて、前記リッジ部の両側面、前記凸部の両側面および前記リッジ部と前記凸部との間の領域に設けられ、半導体からなる電流ブロック層とを備え、
前記リッジ部の下端と前記凸部の下端との間隔が２０μｍ以上であることを特徴とする半導体レーザ素子。
【請求項２】
前記リッジ部の下端と前記凸部の下端との間隔が１００μｍ以下であることを特徴とする請求項１記載の半導体レーザ素子。
【請求項３】
前記電流ブロック層はアルミニウムを含む化合物半導体からなることを特徴とする請求項１または２記載の半導体レーザ素子。
【請求項４】
前記電流ブロック層は、前記凸部の上面にも設けられたことを特徴とする請求項１〜３のいずれかに記載の半導体レーザ素子。
【請求項５】
活性層を含む第１の半導体層を形成する工程と、
前記第１の半導体層上に第２の半導体層からなるストライプ状のリッジ部および凸部を互いに間隔をおいて設ける工程と、
前記リッジ部の上面を除いて、前記リッジ部の両側面、前記凸部の両側面および前記リッジ部と前記凸部との間の領域に半導体からなる電流ブロック層を形成する工程とを備え、
前記リッジ部および前記凸部を設ける工程は、前記リッジ部の下端と前記凸部の下端との間隔を２０μｍ以上に設定することを含むことを特徴とする半導体レーザ素子の製造方法。
【請求項６】
前記リッジ部および前記凸部を設ける工程は、前記リッジ部の下端と前記凸部の下端との間隔を１００μｍ以下に設定することを含むことを特徴とする請求項５記載の半導体レーザ素子の製造方法。
【請求項７】
前記第１の半導体層を形成する工程ならびに前記リッジ部および前記凸部を互いに間隔をおいて設ける工程は、
前記活性層を含む第１の半導体層ならびに前記リッジ部および前記凸部を第１の結晶成長により形成する工程を含み、
前記電流ブロック層を形成する工程は、
前記リッジ部の上面に誘電体マスクを形成する工程と、
前記誘電体マスク上を除いて、前記リッジ部の両側面、前記凸部の両側面および前記リッジ部と前記凸部との間の領域に電流ブロック層を第２の結晶成長により形成する工程とを含むことを特徴とする請求項５または６記載の半導体レーザ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リッジ構造を有する半導体レーザ素子およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、パーソナルコンピュータおよびマルチメディア機器の高性能化に伴い、処理対象となる情報量が著しく増加している。情報量の増加に伴い、大容量化および情報処理の高速化に対応した光学式記録媒体およびその駆動装置が開発されている。
【０００３】
特に、光学式記録媒体に対して読み書きが可能なＣＤ−Ｒ（コンパクトディスク−レコーダブル）ドライブ、ＭＯ（マグネットオプティック）ドライブ、ＤＶＤ（デジタルバーサタイルディスク）ドライブ等の光学式記録媒体駆動装置においては、半導体レーザ素子が用いられている。
【０００４】
この半導体レーザ素子の分野においては、従来より高出力化が求められてきた。
【０００５】
半導体レーザ素子の高出力化を実現するためには、ＣＯＤ（カタストロフィックオプティカルダメージ：Catastrophic  Optical  Damage：レーザ端面の溶解破壊）の発生の防止、キンク（光出力−電流特性の折れ曲り）の低減および温度特性（発熱時における放熱性能）の改善が必要とされている。
【０００６】
ここで、従来においては、順メサリッジの基底部の幅を狭くして横モードの安定性を確保し、かつクラッド層の厚みを十分確保して光の吸収ロスを少なくしつつ、電流ブロック層ではさまれた順メサリッジ頂上部の素子抵抗を減少させることにより高出力化を図った半導体レーザ素子が提案されている（例えば、特許文献１参照）。
【０００７】
このような半導体レーザ素子は、リッジ部の幅を狭くすることにより形状が凸形状となる。ここで、例えば、凸形状の半導体レーザ素子をジャンクションダウンの構造で組み立てる場合、半導体レーザ素子の凸部（電極）をサブマウントまたはヒートシンク上に取り付ける必要がある。
【０００８】
ここで、半導体レーザ素子が傾斜してしまうと、電極とサブマウントまたはヒートシンクとの接触面積が小さくなり、接着強度の低下および放熱の不均一が生じる。また、半導体レーザ素子は凸部を介してサブマウントまたはヒートシンク上に接着されるので、リッジ部に応力が集中する。
【０００９】
そこで、リッジ部周辺にリッジ部と同じまたはそれ以上の高さを有するストライプ状の段差部（リッジサポート部）を設けた構造を有する半導体レーザ素子がある（例えば、特許文献２参照）。この場合、段差部により半導体レーザ素子の組み立て時における傾斜が防止され、リッジ部に集中する応力が軽減される。
【特許文献１】特開２０００−２４４０６３号公報
【特許文献２】特開２００１−０５３３８２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図６は従来の半導体レーザ素子の作製時における問題を説明するための図である。
【００１１】
図６（ａ）に示すように、半導体レーザ素子の製造時において、活性層および複数のクラッド層の上に形成されるリッジ部Ｒとともにリッジサポート部ＲＳを形成した場合、リッジ部Ｒとリッジサポート部ＲＳとの間のくぼみに、電流の流れる領域を制限するための電流ブロック層を選択的に埋め込み成長させる必要がある。
【００１２】
そこで、図６（ｂ）に示すように、リッジ部Ｒ上に誘電体マスク（選択成長用マスク）Ｍを用いて電流ブロック層９１を選択的に埋め込み成長させる。
【００１３】
しかしながら、電流ブロック層９１の成長過程においては、電流ブロック層９１が誘電体マスクＭ上に回り込むように成長したり、誘電体マスクＭ上でポリ成長（多結晶成長）する場合がある。これにより、誘電体マスクＭに電流ブロック層９１の結晶９１ｐが付着する。特に、電流ブロック層９１がＡｌ（アルミニウム）成分を含む場合、誘電体マスクＭ上への電流ブロック層９１の回り込みおよびポリ成長が発生しやすくなる。
【００１４】
この場合、誘電体マスクＭをエッチング等により除去しても、生成された結晶９１ｐがエッチングされず、取り除くことが困難であった。これにより、結晶９１ｐがリッジ部Ｒ上に残留すると、半導体レーザ素子が高抵抗化する。
【００１５】
本発明の目的は、簡単な構成で、高抵抗化を抑制しつつリッジ部側の電極を安定かつ確実に所定の取り付け面に取り付けることができる半導体レーザ素子およびその製造方法を提供することである。
【課題を解決するための手段】
【００１６】
第１の発明に係る半導体レーザ素子は、活性層を含む第１の半導体層と、第１の半導体層上に形成され、第２の半導体層からなるストライプ状のリッジ部と、第１の半導体層上においてリッジ部の少なくとも一方側に間隔をおいて設けられた凸部と、リッジ部の上面を除いて、リッジ部の両側面、凸部の両側面およびリッジ部と凸部との間の領域に設けられ、半導体からなる電流ブロック層とを備え、リッジ部の下端と凸部の下端との間隔が２０μｍ以上であるものである。
【００１７】
この場合、リッジ部の下端と凸部の下端との間隔が２０μｍ以上であることにより、電流ブロック層の形成時におけるリッジ部上面のマスクへの結晶の付着が低減されるので、リッジ部上面のマスクへの結晶の付着に伴う高抵抗化が抑制される。そして、高抵抗化が抑制されることにより電圧上昇が抑制される。
【００１８】
また、リッジ部の下端と凸部の下端との間隔が２０μｍ以上とすることにより構成を複雑化することなく高抵抗化が抑制されている。
【００１９】
さらに、リッジ部および凸部によりジャンクションダウンの構造の組み立てにおいて、所定の取り付け面への取り付けを安定かつ確実に行うことができる。
【００２０】
リッジ部の下端と凸部の下端との間隔が１００μｍ以下であってもよい。この場合、リッジ部の下端と凸部の下端との間隔が１００μｍ以下であることにより、ジャンクションダウンの構造の組み立てにおいて、リッジ部と凸部との間に形成される電極の溝部にはんだが滑らかに回り込む。
【００２１】
これにより、電極とサブマウントまたはヒートシンクとの間で空間が生じない。その結果、半導体レーザ素子において発生される熱がサブマウントまたはヒートシンクへ十分に放熱される。
【００２２】
電流ブロック層はアルミニウムを含む化合物半導体からなってもよい。この場合、アルミニウムを含む化合物半導体からなる電流ブロック層の形成時には、リッジ部上面のマスクへ結晶が付着しやすいので、リッジ部上面のマスクへの結晶の付着を低減する効果が顕著となる。
【００２３】
電流ブロック層は、凸部の上面にも設けられてもよい。この場合、凸部の上面に電流ブロック層が設けられることにより、凸部の上面から第１の半導体層への電流の注入が阻止される。
【００２４】
第２の発明に係る半導体レーザ素子の製造方法は、活性層を含む第１の半導体層を形成する工程と、第１の半導体層上に第２の半導体層からなるストライプ状のリッジ部および凸部を互いに間隔をおいて設ける工程と、リッジ部の上面を除いて、リッジ部の両側面、凸部の両側面およびリッジ部と凸部との間の領域に半導体からなる電流ブロック層を形成する工程とを備え、リッジ部および凸部を設ける工程は、リッジ部の下端と凸部の下端との間隔を２０μｍ以上に設定することを含むことを特徴とするものである。
【００２５】
第２の発明に係る半導体レーザ素子の製造方法においては、活性層を含む第１の半導体層が形成され、第１の半導体層上に第２の半導体層からなるストライプ状のリッジ部および凸部が互いに間隔をおいて設けられ、リッジ部の上面を除いて、リッジ部の両側面、凸部の両側面およびリッジ部と凸部との間の領域に半導体からなる電流ブロック層が形成される。リッジ部および凸部を設ける際には、リッジ部の下端と凸部の下端との間隔は２０μｍ以上に設定される。
【００２６】
この場合、リッジ部の下端と凸部の下端との間隔が２０μｍ以上であることにより、電流ブロック層の形成時におけるリッジ部上面のマスクへの結晶の付着が低減されるので、リッジ部上面のマスクへの結晶の付着に伴う高抵抗化が抑制される。そして、高抵抗化が抑制されることにより電圧上昇が抑制される。
【００２７】
また、リッジ部の下端と凸部の下端との間隔が２０μｍ以上とすることにより構成を複雑化することなく高抵抗化が抑制されている。
【００２８】
さらに、リッジ部および凸部によりジャンクションダウンの構造の組み立てにおいて、所定の取り付け面への取り付けを安定かつ確実に行うことができる。
【００２９】
リッジ部および凸部を設ける工程は、リッジ部の下端と凸部の下端との間隔を１００μｍ以下に設定することを含んでもよい。この場合、リッジ部の下端と凸部の下端との間隔が１００μｍ以下に設定されるので、ジャンクションダウンの構造の組み立てにおいて、リッジ部と凸部との間に形成される電極の溝部にはんだが滑らかに回り込む。
【００３０】
これにより、電極とサブマウントまたはヒートシンクとの間で空間が生じない。その結果、半導体レーザ素子において発生される熱がサブマウントまたはヒートシンクへ十分に放熱される。
【００３１】
第１の半導体層を形成する工程ならびにリッジ部および凸部を互いに間隔をおいて設ける工程は、活性層を含む第１の半導体層ならびにリッジ部および凸部を第１の結晶成長により形成する工程を含み、電流ブロック層を形成する工程は、リッジ部の上面に誘電体マスクを形成する工程と、誘電体マスク上を除いて、リッジ部の両側面、凸部の両側面およびリッジ部と凸部との間の領域に電流ブロック層を第２の結晶成長により形成する工程とを含んでもよい。
【００３２】
この場合、第１の半導体層を形成する際ならびにリッジ部および凸部を互いに間隔をおいて設ける際には、活性層を含む第１の半導体層ならびにリッジ部および凸部が第１の結晶成長により形成され、電流ブロック層を形成する際には、リッジ部の上面に誘電体マスクが形成され、誘電体マスク上を除いて、リッジ部の両側面、凸部の両側面およびリッジ部と凸部との間の領域に電流ブロック層が第２の結晶成長により形成される。
【００３３】
これにより、誘電体マスクによりリッジ部の両側面、凸部の両側面およびリッジ部と凸部との間の領域に電流ブロック層が選択的に成長される。また、リッジ部の下端と凸部の下端との間隔が２０μｍ以上となっているので、リッジ部上面の誘電体マスクへの結晶の付着が抑制される。
【発明の効果】
【００３４】
本発明に係る半導体レーザ素子においては、リッジ部の下端と凸部の下端との間隔が２０μｍ以上であることにより、電流ブロック層の形成時におけるリッジ部上面のマスクへの結晶の付着が低減されるので、リッジ部上面のマスクへの結晶の付着に伴う高抵抗化が抑制される。そして、高抵抗化が抑制されることにより電圧上昇が抑制される。
【００３５】
また、リッジ部の下端と凸部の下端との間隔が２０μｍ以上とすることにより構成を複雑化することなく高抵抗化が抑制されている。
【００３６】
さらに、リッジ部および凸部によりジャンクションダウンの構造の組み立てにおいて、所定の取り付け面への取り付けを安定かつ確実に行うことができる。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の一実施の形態に係る半導体レーザ素子およびその製造方法について図１〜図５に基づき説明する。なお、以下の説明においては、上記半導体レーザ素子としてＡｌＧａＩｎＰ系半導体レーザ素子を説明する。
【００３８】
（第１の実施の形態）
図１および図２は、第１の実施の形態に係るＡｌＧａＩｎＰ系半導体レーザ素子の構造および製造方法を示す模式的断面図である。また、図３は第１の実施の形態の説明で用いられる各種寸法を定義するための図である。
【００３９】
第１の実施の形態に係る半導体レーザ素子は、次のように作製される。
【００４０】
初めに、図１（ａ）に示すように、ｎ型ＧａＡｓ基板１上に、厚さ０．３μｍのｎ型ＧａＩｎＰバッファ層２、厚さ２．０μｍのｎ型ＡｌＧａＩｎＰクラッド層３、ＧａＩｎＰ／ＡｌＧａＩｎＰからなるＭＱＷ活性層（量子井戸活性層）４、厚さ０．３μｍのｐ型ＡｌＧａＩｎＰ第１クラッド層５、厚さ１．２μｍのｐ型ＡｌＧａＩｎＰ第２クラッド層６、厚さ０．１μｍのｐ型ＧａＩｎＰ中間層７および厚さ０．３μｍのｐ型ＧａＡｓコンタクト層８を、例えばＭＯＣＶＤ法（有機金属化学気相成長法）により順に形成する（多層基板形成工程）。
【００４１】
次に、図１（ｂ）に示すように、スパッタ法、真空蒸着法または電子線ビーム蒸着法等によりｐ型ＧａＡｓコンタクト層８上に厚さ０．２μｍのＳｉＯ2 誘電体膜９を堆積させる。そして、堆積されたＳｉＯ2 誘電体膜９の所定の領域をフォトリソグラフィ法により除去する（パターニング）。所定の領域とは、予め設定された後述のリッジ部およびリッジサポート部を除く領域である。これにより、所定の領域が除去されたＳｉＯ2 誘電体膜９が後述のエッチングによるリッジ部およびリッジサポート部の形成時にマスクとして用いられる。ＳｉＯ2 誘電体膜９のエッチングはバッファード（緩衝）フッ酸により行う（マスク形成工程）。
【００４２】
続いて、図１（ｃ）に示すように、パターニングされたＳｉＯ2 誘電体膜９をマスクとして、ｐ型ＧａＡｓコンタクト層８、ｐ型ＧａＩｎＰ中間層７およびｐ型ＡｌＧａＩｎＰ第２クラッド層６の所定の領域を選択的にエッチング（ウェットエッチングまたはドライエッチング）し、ストライプ状のリッジ部Ｒおよびリッジサポート部ＲＳを形成する（リッジ形成工程）。
【００４３】
リッジ部Ｒおよびリッジサポート部ＲＳの形成は、例えば、ｐ型ＧａＡｓコンタクト層８、ｐ型ＧａＩｎＰ中間層７およびｐ型ＡｌＧａＩｎＰ第２クラッド層６の所定の領域を酒石酸系あるいはリン酸系のエッチング液によりウェットエッチングすることにより行う。この場合のエッチング深さは、例えば、１．３μｍである。これにより、ストライプ状のリッジ部Ｒの両側には、所定間隔をおいて平行にストライプ状のリッジサポート部ＲＳが形成される。
【００４４】
その後、図２（ｄ）に示すように、フォトリソグラフィ法およびエッチングにより、リッジサポート部ＲＳ上のＳｉＯ2 誘電体膜９を除去する。ＳｉＯ2 誘電体膜９のエッチングはバッファード（緩衝）フッ酸により行う（マスク除去工程）。
【００４５】
次いで、図２（ｅ）に示すように、リッジ部Ｒ上のＳｉＯ2 誘電体膜９を選択成長用マスクとして、例えばＭＯＣＶＤ法によりｐ型ＡｌＧａＩｎＰ第１クラッド層５、リッジサポート部ＲＳの外表面およびリッジ部Ｒの側面に、厚さ０．３μｍのｎ型ＡｌＩｎＰ電流ブロック層１１を形成する。ここで、ｎ型ＡｌＩｎＰ電流ブロック層１１はリッジ部Ｒ上のＳｉＯ2 誘電体膜９により選択的に結晶成長する（ブロック層形成工程）。
【００４６】
上記のｎ型ＡｌＩｎＰ電流ブロック層１１の結晶成長の条件として、成長温度は６００℃以上７００℃以下であることが好ましく、成長圧力は５０Ｔｏｒｒ以上１００Ｔｏｒｒ以下であることが好ましい。
【００４７】
最後に、図２（ｆ）に示すように、エッチングによりリッジ部Ｒ上のＳｉＯ2 誘電体膜９を除去し、スパッタ法、真空蒸着法または電子線ビーム蒸着法等により、リッジ部Ｒ上端のｐ型ＧａＡｓコンタクト層８上およびｎ型ＡｌＩｎＰ電流ブロック層１１上の所定の領域にｐ型オーミック電極１２を形成する。ここで、エッチングによりｎ型ＧａＡｓ基板１の下面からｐ型オーミック電極１２の上面までの厚みを１００μｍとする。
【００４８】
さらに、ｎ型ＧａＡｓ基板１の下面にスパッタ法、真空蒸着法または電子線ビーム蒸着法等によりｎ型オーミック電極１３を形成する（電極形成工程）。
【００４９】
なお、上記ｐ型オーミック電極１２としては、３１５Ｗ／ｍ・Ｋ（２７℃）の熱伝導率を有するＡｕ（金）等の高い熱伝導率を有し、放熱性に優れた材料を用いることが好ましい。これにより、第１の実施の形態に係る半導体レーザ素子が完成する。
【００５０】
このように得られた半導体レーザ素子においては、ｐ型オーミック電極１２およびｎ型オーミック電極１３に電圧を印加することによりｎ型ＡｌＧａＩｎＰクラッド層３からＭＱＷ活性層４に電子が注入され、ｐ型ＡｌＧａＩｎＰ第１クラッド層５からＭＱＷ活性層４に正孔が注入される。その結果、ＭＱＷ活性層４から赤色のレーザ光が発生される。
【００５１】
ここで、上記図１（ｂ）のマスク形成工程におけるｐ型ＧａＡｓコンタクト層８上のＳｉＯ2 誘電体膜９のパターニングは、以下のように設定されるリッジ部Ｒおよびリッジサポート部ＲＳの形状に応じて行われる。
【００５２】
以下、リッジ部Ｒおよびリッジサポート部ＲＳの形状について説明する。以下の説明（後述の第２の実施の形態を含む。）においては、図３（ａ）に示すように、ｐ型ＡｌＧａＩｎＰ第２クラッド層６、ｐ型ＧａＩｎＰ中間層７およびｐ型ＧａＡｓコンタクト層８からなるリッジ部Ｒの下端部の幅をリッジ幅ＷＲと定義し、リッジサポート部ＲＳの下端部の幅をサポート領域幅ＷＳと定義する。
【００５３】
さらに、本実施の形態に係る半導体レーザ素子（チップ）の幅（ｎ型ＧａＡｓ基板１の幅）をチップ幅Ｌと定義し、リッジ部Ｒと両側のリッジサポート部ＲＳとの間の間隔、すなわち、リッジ部Ｒの下端部とリッジサポート部ＲＳの下端部との間の距離をリッジ間隔ＷＢと定義する。
【００５４】
また、図３（ｂ）に示すように、作製された半導体レーザ素子において、リッジ部Ｒおよびリッジサポート部ＲＳ間で形成されるｐ型オーミック電極１２のくぼみを電極溝部Ｇと定義する。
【００５５】
本実施の形態において、リッジ幅ＷＲ、サポート領域幅ＷＳ、リッジ間隔ＷＢおよびチップ幅Ｌは、互いに次式を満たすように形成される。
【００５６】
Ｌ≧２ＷＳ＋ＷＲ＋２ＷＢ              ・・・（１）
例えば、チップ幅Ｌは３００μｍであり、サポート領域幅ＷＳは５０μｍであり、リッジ幅ＷＲは２．５μｍであり、リッジ間隔ＷＢは５０μｍである。この場合、上式（１）の右辺が１０２．５μｍとなるので条件が満たされる。
【００５７】
ここで、上記リッジ間隔ＷＢは、２０μｍ以上１００μｍ以下に設定されることが好ましい。リッジ間隔ＷＢが２０μｍ以上１００μｍ以下に設定されることが好ましい理由について説明する。
【００５８】
リッジ間隔ＷＢが２０μｍ以上であることが好ましい理由は下記実験により得られた図４のグラフに基づく。
【００５９】
本発明者は、図２（ｅ）のブロック層形成工程において、ｎ型ＡｌＩｎＰ電流ブロック層１１がＳｉＯ2 誘電体膜９上に回り込むように成長したり、ＳｉＯ2 誘電体膜９上でポリ成長（多結晶成長）することにより半導体レーザ素子の動作電圧が変化することに着目し、下記実験を行った。
【００６０】
初めに、上記図１（ａ）〜（ｃ）および図２（ｄ）〜（ｆ）の工程に沿って、段階的に図３のリッジ間隔ＷＢを変更しつつ複数の半導体レーザ素子を作製した。複数の半導体レーザ素子のリッジ間隔ＷＢは、５μｍから５０μｍまで５μｍピッチで設定した。なお、作製された複数の半導体レーザ素子において、チップ幅Ｌは３００μｍであり、サポート領域幅ＷＳは５０μｍであり、リッジ幅ＷＲは２．５μｍである。
【００６１】
その後、作製された複数の半導体レーザ素子について、４０ｍＡの電流を流したときの動作電圧を測定した。
【００６２】
図４は、図３のリッジ間隔ＷＢが図２（ｆ）の半導体レーザ素子の動作電圧に及ぼす影響を示すグラフである。
【００６３】
図４によれば、半導体レーザ素子の動作電圧は、リッジ間隔ＷＢが５μｍから２０μｍまでの範囲で大きくなるにつれて急激に減少している。すなわち、リッジ間隔ＷＢが５μｍから２０μｍまでの範囲で大きくなるにつれて、半導体レーザ素子の抵抗値が小さくなっている。
【００６４】
また、半導体レーザ素子の動作電圧は、リッジ間隔ＷＢが２０μｍから５０μｍまでの範囲で破線ＢＬで示すようにほぼ一定の値となっており、安定している。
【００６５】
これにより、リッジ間隔ＷＢを２０μｍ以上に設定することで、ｐ型ＧａＡｓコンタクト層８上（ＳｉＯ2 誘電体膜９）へのｎ型ＡｌＩｎＰ電流ブロック層１１の結晶の付着が低減され、ｐ型ＧａＡｓコンタクト層８上（ＳｉＯ2 誘電体膜９）への結晶の付着に伴う高抵抗化が抑制されることが明らかとなった。したがって、リッジ間隔ＷＢは２０μｍ以上であることが好ましい。
【００６６】
一方、リッジ間隔ＷＢが１００μｍ以下であることが好ましい理由は次の通りである。
【００６７】
本実施の形態に係る半導体レーザ素子をジャンクションダウンの構造で組み立てる場合、半導体レーザ素子のｐ型オーミック電極１２がはんだを介してサブマウントまたはヒートシンク上に接続される。
【００６８】
ここで、本実施の形態に係る半導体レーザ素子においては、図３（ｂ）に示すように、ｐ型オーミック電極１２上に電極溝部Ｇが形成される。これにより、リッジ間隔ＷＢが１００μｍ以上であると、はんだが電極溝部Ｇに滑らかに回り込まない場合がある。
【００６９】
その結果、半導体レーザ素子のｐ型オーミック電極１２とサブマウントまたはヒートシンクとの間に空間が生じ、半導体レーザ素子において発生される熱のサブマウントまたはヒートシンクへの放熱が十分に行われなくなる。したがって、リッジ間隔ＷＢは１００μｍ以下であることが好ましい。
【００７０】
以上、本実施の形態に係る半導体レーザ素子においては、リッジ間隔ＷＢが２０μｍ以上１００μｍ以下に設定される。これにより、リッジ部Ｒ側面、リッジサポート部ＲＳの外表面およびｐ型ＡｌＧａＩｎＰ第１クラッド層５上へのｎ型ＡｌＩｎＰ電流ブロック層１１の形成時に、ＳｉＯ2 誘電体膜９上へＡｌ成分を有するｎ型ＡｌＩｎＰ電流ブロック層１１が回り込んで成長したり、ポリ成長したりすることが抑制される。
【００７１】
それにより、ｐ型ＧａＡｓコンタクト層８上（ＳｉＯ2 誘電体膜９）へのｎ型ＡｌＩｎＰ電流ブロック層１１の結晶の付着が低減され、ｐ型ＧａＡｓコンタクト層８上（ＳｉＯ2 誘電体膜９）へのｎ型ＡｌＩｎＰ電流ブロック層１１の付着に伴う高抵抗化が抑制される。その結果、高抵抗化が抑制されるとともに、半導体レーザ素子の電圧上昇が抑制される。したがって、半導体レーザ素子の使用時における消費電力の低コスト化が実現される。
【００７２】
また、本実施の形態ではリッジ間隔ＷＢの幅を２０μｍ以上１００μｍ以下の範囲とすることにより構成を複雑化することなく高抵抗化が抑制されている。
【００７３】
さらに、本実施の形態に係る半導体レーザ素子はリッジ間隔ＷＢの幅が１００μｍ以下であることにより、ジャンクションダウンの構造の組み立てにおいて、安定かつ確実に所定の取り付け面に取り付けることができる。
【００７４】
第１の実施の形態において、ｎ型ＧａＡｓ基板１、ｎ型ＧａＩｎＰバッファ層２、ｎ型ＡｌＧａＩｎＰクラッド層３、ＭＱＷ活性層４、ｐ型ＡｌＧａＩｎＰ第１クラッド層５、ｐ型ＡｌＧａＩｎＰ第２クラッド層６、ｐ型ＧａＩｎＰ中間層７、ｐ型ＧａＡｓコンタクト層８、ＳｉＯ2 誘電体膜９、ｎ型ＡｌＩｎＰ電流ブロック層１１、ｐ型オーミック電極１２およびｎ型オーミック電極１３の各々の厚みは上記に限定されない。
【００７５】
また、上記各層の材料に限定はなく、各層の構造もリッジ部Ｒを有する半導体レーザ素子であって、半導体レーザ素子の組み立てがジャンクションダウン構造となるものであればよい。
【００７６】
（第２の実施の形態）
第２の実施の形態に係る半導体レーザ素子は、以下の点を除き第１の実施の形態に係る半導体レーザ素子と同様の構成を有する。第２の実施の形態に係る半導体レーザ素子の構造および製造方法について図５に基づき説明する。
【００７７】
図５は、第２の実施の形態に係るＡｌＧａＩｎＰ系半導体レーザ素子の構造および製造方法を示す模式的断面図である。
【００７８】
第２の実施の形態に係る半導体レーザ素子は、次のように作製される。
【００７９】
初めに、第１の実施の形態における多層基板形成工程、マスク形成工程およびリッジ形成工程と同様の手順で図１（ｃ）の基板作製状態を得る。
【００８０】
次いで、本実施の形態ではリッジサポート部ＲＳ上のＳｉＯ2 誘電体膜９を除去することなく、ｎ型ＡｌＩｎＰ電流ブロック層１１の形成を行う。
【００８１】
図５（ｄ）に示すように、リッジ部Ｒおよびリッジサポート部ＲＳ上のＳｉＯ2 誘電体膜９を選択成長用マスクとして、例えばＭＯＣＶＤ法によりｐ型ＡｌＧａＩｎＰ第１クラッド層５、リッジサポート部ＲＳの側面およびリッジ部Ｒの側面に、厚さ０．３μｍのｎ型ＡｌＩｎＰ電流ブロック層１１を形成する。ここで、ｎ型ＡｌＩｎＰ電流ブロック層１１はリッジ部Ｒおよびリッジサポート部ＲＳ上のＳｉＯ2 誘電体膜９により選択的に結晶成長する（ブロック層形成工程）。
【００８２】
上記のｎ型ＡｌＩｎＰ電流ブロック層１１の結晶成長の条件として、成長温度は６００℃以上７００℃以下であることが好ましく、成長圧力は５０Ｔｏｒｒ以上１００Ｔｏｒｒ以下であることが好ましい。
【００８３】
最後に、図５（ｅ）に示すように、エッチングによりリッジ部Ｒ上のＳｉＯ2 誘電体膜９を除去し、スパッタ法、真空蒸着法または電子線ビーム蒸着法等により、リッジ部Ｒ上端のｐ型ＧａＡｓコンタクト層８上、ｎ型ＡｌＩｎＰ電流ブロック層１１上およびＳｉＯ2 誘電体膜９上の所定の領域にｐ型オーミック電極１２を形成する。
【００８４】
さらに、ｎ型ＧａＡｓ基板１の下面にスパッタ法、真空蒸着法または電子線ビーム蒸着法等によりｎ型オーミック電極１３を形成する（電極形成工程）。
【００８５】
これにより、第１の実施の形態に係る半導体レーザ素子が完成する。
【００８６】
このように得られた半導体レーザ素子においては、ｐ型オーミック電極１２およびｎ型オーミック電極１３に電圧を印加することによりｎ型ＡｌＧａＩｎＰクラッド層３からＭＱＷ活性層４に電子が注入され、ｐ型ＡｌＧａＩｎＰ第１クラッド層５からＭＱＷ活性層４に正孔が注入される。その結果、ＭＱＷ活性層４から赤色のレーザ光が発生される。
【００８７】
ここで、第２の実施の形態においても、上記リッジ間隔ＷＢは、２０μｍ以上１００μｍ以下に設定されることが好ましい。リッジ間隔ＷＢが２０μｍ以上１００μｍ以下に設定されることが好ましい理由は第１の実施の形態と同様である。
【００８８】
以上、本実施の形態に係る半導体レーザ素子においては、リッジ間隔ＷＢが２０μｍ以上１００μｍ以下に設定されるので、リッジ部Ｒ側面、リッジサポート部ＲＳ側面およびｐ型ＡｌＧａＩｎＰ第１クラッド層５上へのｎ型ＡｌＩｎＰ電流ブロック層１１の形成時に、ＳｉＯ2 誘電体膜９上へＡｌ成分を有するｎ型ＡｌＩｎＰ電流ブロック層１１が回り込んで成長したり、ポリ成長したりすることが抑制される。
【００８９】
それにより、ｐ型ＧａＡｓコンタクト層８上（ＳｉＯ2 誘電体膜９）へのｎ型ＡｌＩｎＰ電流ブロック層１１の結晶の付着が低減され、ｐ型ＧａＡｓコンタクト層８上（ＳｉＯ2 誘電体膜９）へのｎ型ＡｌＩｎＰ電流ブロック層１１の付着に伴う高抵抗化が抑制される。その結果、高抵抗化が抑制されるとともに、半導体レーザ素子の電圧上昇が抑制される。したがって、半導体レーザ素子の使用時における消費電力の低コスト化が実現される。
【００９０】
また、本実施の形態ではリッジ間隔ＷＢの幅を２０μｍ以上１００μｍ以下の範囲とすることにより組成を複雑化することなく高抵抗化が抑制されている。
【００９１】
さらに、本実施の形態に係る半導体レーザ素子はリッジ間隔ＷＢの幅が１００μｍ以下であることにより、ジャンクションダウンの構造の組み立てにおいて、安定かつ確実に所定の取り付け面に取り付けることができる。
【００９２】
以上、第１および第２の実施の形態においては、ＭＱＷ活性層４は活性層に相当し、ｎ型ＧａＡｓ基板１、ｎ型ＧａＩｎＰバッファ層２、ｎ型ＡｌＧａＩｎＰクラッド層３、ＭＱＷ活性層４およびｐ型ＡｌＧａＩｎＰ第１クラッド層５からなる層は第１の半導体層に相当し、ｐ型ＡｌＧａＩｎＰ第２クラッド層６、ｐ型ＧａＩｎＰ中間層７およびｐ型ＧａＡｓコンタクト層８からなる層は第２の半導体層に相当する。
【００９３】
また、ＳｉＯ2 誘電体膜９は誘電体マスクに相当し、リッジ部Ｒはリッジ部に相当し、リッジサポート部ＲＳは凸部に相当し、ｎ型ＡｌＩｎＰ電流ブロック層１１は電流ブロック層に相当し、リッジ間隔ＷＢはリッジ部の下端と凸部の下端との間隔に相当する。
【産業上の利用可能性】
【００９４】
本発明に係る半導体レーザ素子は、ＣＤ−Ｒ（コンパクトディスク−レコーダブル）ドライブ、ＭＯ（マグネットオプティック）ドライブ、ＤＶＤ（デジタルバーサタイルディスク）ドライブ等の光学式記録媒体駆動装置その他の光学装置の光源等に利用可能である。
【図面の簡単な説明】
【００９５】
【図１】第１の実施の形態に係るＡｌＧａＩｎＰ系半導体レーザ素子の構造および製造方法を示す模式的断面図である。
【図２】第１の実施の形態に係るＡｌＧａＩｎＰ系半導体レーザ素子の構造および製造方法を示す模式的断面図である。
【図３】第１の実施の形態の説明で用いられる各種寸法を定義するための図である。
【図４】図３のリッジ間隔が図２（ｆ）の半導体レーザ素子の動作電圧に及ぼす影響を示すグラフである。
【図５】第２の実施の形態に係るＡｌＧａＩｎＰ系半導体レーザ素子の構造および製造方法を示す模式的断面図である。
【図６】従来の半導体レーザ素子の作製時における問題を説明するための図である。
【符号の説明】
【００９６】
１  ｎ型ＧａＡｓ基板
２  ｎ型ＧａＩｎＰバッファ層
３  ｎ型ＡｌＧａＩｎＰクラッド層
４  ＭＱＷ活性層
５  ｐ型ＡｌＧａＩｎＰ第１クラッド層
６  ｐ型ＡｌＧａＩｎＰ第２クラッド層
７  ｐ型ＧａＩｎＰ中間層
８  ｐ型ＧａＡｓコンタクト層
９  ＳｉＯ2 誘電体膜
１１  ｎ型ＡｌＩｎＰ電流ブロック層
Ｒ  リッジ部
ＲＳ  リッジサポート部
ＷＢ  リッジ間隔
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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