(57)【要約】【課題】  製造工数の増加を行わなくても、コンタクトホールの拡散層の突き抜けを防止できると共に、コンタクトホールが拡散層に到達せずに導通不良が発生することを防止できる半導体装置の製造方法を提供する。【解決手段】  シリコン基板１上に段差要因となるＰｏｌｙ−Ｓｉ層４ａを形成する際に、周辺領域にも、Ｐｏｌｙ−Ｓｉ層４ｂによるダミーパターンを形成し、層間絶縁膜５の段差を吸収する。そして、このダミーパターンの上に層間絶縁膜５を形成する。このように、周辺領域にダミーパターンを形成することで、層間絶縁膜５の膜厚をＰｏｌｙ−Ｓｉ層４ａが形成された領域と周辺領域とでほぼ同等とすることができ、いずれの領域についてもほぼ同じエッチング時間で各コンタクトホール５ａが各拡散層２に到達するようにできる。【選択図】        図１
2005209944.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板（１）上に、この半導体基板の上面における段差発生要因となる段差層（４ａ）を形成する工程と、
前記段差層（４ａ）の上に層間絶縁膜（５）を形成する工程と、
前記層間絶縁膜における前記段差層の近傍と、前記段差層から離れた周辺領域とにコンタクトホール（５ａ）を形成する工程と、
前記コンタクトホールを含む前記層間絶縁膜の上に配線層（７）を形成する工程とを含み、
前記半導体基板に形成した拡散層（２）と前記配線層とを、前記コンタクトホールを通じて電気的に接続してなる半導体基板の製造方法において、
前記周辺領域に、前記段差層による段差を吸収するダミーパターン（４ｂ、８）を形成する工程を有し、このダミーパターンを形成した後に前記層間絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記ダミーパターン形成工程は、前記段差層工程と同時に行われ、前記段差層を構成する材料によって前記ダミーパターンを形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記段差層形成工程では、前記段差層としてＰｏｌｙ−Ｓｉからなる電極層（４ａ）を形成し、
前記ダミーパターン形成工程では、前記ダミーパターンとしてダミー電極（４ｂ）を前記Ｐｏｌｙ−Ｓｉによって形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記半導体基板（１）における素子分離領域にLOCOS酸化法によってLOCOS酸化膜を形成する工程を有し、
前記ダミーパターン形成工程は、前記LOCOS酸化膜形成工程と同時に行われ、前記LOCOS酸化法によって形成されるLOCOS酸化膜（８）によって前記ダミーパターンを形成することを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上の層間絶縁膜を介して半導体基板の表層部に形成された不純物層と金属配線層との電気的接続を図る半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来より、半導体基板の表層部に形成された不純物層と、半導体基板上の層間絶縁膜の上に形成された金属金属層との電気的接続は、層間絶縁膜に形成されるコンタクトホールを通じて行っている（例えば、特許文献１参照）。
【特許文献１】特開平５−３２６８７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図６に示す半導体装置の断面図に表されるように、コンタクトホール形成領域の周辺にＰｏｌｙ−Ｓｉ層Ｊ１や図示しないLOCOS酸化膜等が存在する場合、すなわち、層間絶縁膜Ｊ２が形成される際の半導体基板Ｊ３の表面に段差が生じている場合、層間絶縁膜Ｊ２に段差が発生し、層間絶縁膜Ｊ２の膜厚が薄くなる部分と厚くなる部分が生じる。
【０００４】
このような場合、現在の微細化プロセスではＭＯＳトランジスタのショートチャネル効果抑制の為にＮ+型層やＰ+型層等の拡散層Ｊ４の拡散深さを浅くすることが求められていることから、層間絶縁膜Ｊ２が薄い部分では、コンタクトホールＪ５の拡散層Ｊ４の突き抜けが生じてしまう。
【０００５】
これを防ぐためには、コンタクトホール形成時のエッチング時間を短くすることが考えられるが、逆に、層間絶縁膜Ｊ２の厚い部分において、コンタクトホールＪ５が拡散層Ｊ４に到達せず、導通不良を引き起こしてしまう。
【０００６】
また、図７に示される半導体装置の製造方法を採用することが提案されている。すなわち、まず、図７（ａ）に示す工程のように、表層部にＮ+型層もしくはＰ+型層からなる拡散層Ｊ１１が形成された半導体基板Ｊ１２上に酸化膜Ｊ１３を形成する。そして、図７（ｂ）に示す工程で、酸化膜Ｊ１３の上にＢＰＳＧからなる層間絶縁膜Ｊ１４を形成し、この層間絶縁膜Ｊ１４をパターニングしてコンタクトホールＪ１５を形成する。
【０００７】
次に、図７（ｃ）に示す工程のように、層間絶縁膜Ｊ１４の表面にフォトレジストＪ１６を配置したのち、イオン注入を行うことで拡散層Ｊ１７を形成する。そして、図７（ｄ）西雌工程において、フォトレジストＪ１６を除去した後、バリアメタルＪ１８およびＡｌ−Ｓｉ−Ｃｕ層Ｊ１９からなる金属配線層Ｊ２０を形成する。
【０００８】
このような工程によれば、コンタクトホールＪ１５の底面にのみ拡散層Ｊ１７が形成された状態となり、コンタクトホールＪ１５の拡散層Ｊ１１の突き抜けを防止することができる。
【０００９】
しかしながら、フォトレジスト形成工程、イオン注入工程、フォトレジスト除去工程などを行わなければならず、製造工数が増加するという問題がある。
【００１０】
本発明は上記点に鑑みて、製造工数の増加を行わなくても、コンタクトホールの拡散層の突き抜けを防止できると共に、コンタクトホールが拡散層に到達せずに導通不良が発生することを防止できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、請求項１に記載の発明では、半導体基板（１）上に、半導体基板の表面の段差要因となる段差層（４ａ）を形成する工程と、段差層（４ａ）の上に層間絶縁膜（５）を形成する工程と、層間絶縁膜における段差層の近傍と、段差層から離れた周辺領域とにコンタクトホール（５ａ）を形成する工程と、コンタクトホールを含む層間絶縁膜の上に配線層（７）を形成する工程とを含み、半導体基板に形成した拡散層（２）と配線層とを、コンタクトホールを通じて電気的に接続してなる半導体基板の製造方法において、周辺領域に、段差層による段差を吸収するダミーパターン（４ｂ、８）を形成する工程を有し、このダミーパターンを形成した後に層間絶縁膜を形成することを特徴としている。
【００１２】
このように、周辺領域にダミーパターンを形成することで、層間絶縁膜の膜厚を段差層が形成された領域と周辺領域とでほぼ同等とすることができ、いずれの領域についてもほぼ同じエッチング時間で各コンタクトホールが各拡散層に到達するようにできる。これにより、コンタクトホールの拡散層の突き抜けを防止することができると共に、コンタクトホールが拡散層に到達しないことによる導通不良が発生することを防止することができる。
【００１３】
例えば、請求項２に示すように、ダミーパターン形成工程は、段差層工程と同時に行われ、段差層を構成する材料によってダミーパターンを形成される。具体的には、請求項３に示すように、段差層としてＰｏｌｙ−Ｓｉからなる電極層（４ａ）を形成した場合、ダミーパターンとしてダミー電極（４ｂ）をＰｏｌｙ−Ｓｉによって形成することが可能である。
【００１４】
また、請求項４に示すように、ダミーパターン形成工程を、LOCOS酸化膜形成工程と同時に行い、LOCOS酸化法によって形成されるLOCOS酸化膜（８）によってダミーパターンを形成することもできる。
【００１５】
これらのように、段差層形成工程もしくはLOCOS酸化膜形成工程と同時にダミーパターン形成工程を行うようにすれば、ダミーパターン形成のためのみに新たな工程を追加する必要がなく、半導体装置の製造工程の簡略化を図ることができる。
【００１６】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００１８】
（第１実施形態）
本発明の一実施形態を適用した半導体装置の断面構成を図１に示す。この図は、例えばＭＯＳトランジスタ等の素子が形成された半導体装置の一部分を拡大したものである。この図に示されるように、半導体装置は以下のように構成されている。
【００１９】
半導体基板としてのシリコン基板１の表層部には、Ｎ+型層もしくはＰ+型層からなる拡散層２が形成されている。このシリコン基板１の表面には、ゲート絶縁膜３が形成されており、このゲート絶縁膜３のうち、ＭＯＳトランジスタ形成領域の上にはＰｏｌｙ−Ｓｉからなるゲート電極４ａが形成され、ＭＯＳトランジスタ形成領域の周辺（以下、周辺領域という）にはゲート電極４ａと同様にＰｏｌｙ−Ｓｉからなるダミー電極４ｂが形成されている。これらのうち、ゲート電極４ａがシリコン基板１の上面の段差発生要因となるもので、本発明の段差層に相当するものである。
【００２０】
また、ゲート電極４ａおよびダミー電極４ｂを含む半導体基板１の表面を覆うように、例えばＢＰＳＧからなる層間絶縁膜５が形成されている。層間絶縁膜５は、ＭＯＳトランジスタ形成領域だけでなく周辺領域においてもほぼ同等の膜厚で構成され、この層間絶縁膜５およびゲート酸化膜３に、各拡散層２に到達するコンタクトホール５ａが形成されている。
【００２１】
コンタクトホール５ａの内部は図示しないバリアメタルなどを介してタングステンプラグ６が埋め込まれており、コンタクトホール５ａの上部にはバリアメタルやＡｌ−Ｓｉ−Ｃｕ層等で構成された金属配線層７が形成されている。なお、図１中には示されていないが、層間絶縁膜５の上には更に金属配線層が備えられた多層配線構造や、保護膜が形成され、半導体装置が構成されている。
【００２２】
続いて、図１に示す半導体装置の製造方法について説明する。図２は、図１に示す半導体装置の製造工程を示したものである。
【００２３】
まず、図２（ａ）に示す工程のように、シリコン基板１の表面に熱酸化などによってゲート酸化膜３を形成する。そして、図２（ｂ）に示す工程のように、ゲート酸化膜３の上にＰｏｌｙ−Ｓｉ層を配置したのち、そのＰｏｌｙ−Ｓｉ層をパターニングすることで、ＭＯＳトランジスタ形成領域にゲート電極４ａを形成すると共に、周辺領域にダミー電極４ｂを形成する。
【００２４】
そして、図２（ｃ）に示す工程において、例えば図示しないフォトレジストによって拡散層２を形成したい部分以外を覆ったのち、このフォトレジストとゲート電極４ａおよびダミー電極４ｂをマスクとしたイオン注入を行い、さらに熱処理によって注入されたイオンを活性化させることで拡散層２が形成される。
【００２５】
続く、図２（ｄ）に示す工程において、ゲート電極４ａおよびダミー電極４ｂを含むシリコン基板１の上面全面に層間絶縁膜５を形成する。このとき、ＭＯＳトランジスタ形成領域に形成されたゲート電極４ａの段差により、その近傍において層間絶縁膜５の膜厚が厚くなるが、周辺領域においてもダミー電極４ｂが形成されているため、その近傍においてもＭＯＳトランジスタ形成領域とほぼ同等の厚さとなる。
【００２６】
この後、図２（ｅ）に示す工程において、例えば図示しないフォトレジスト等を配置したのち、このフォトレジストをマスクとして層間絶縁膜５およびゲート酸化膜３をエッチングすることで、層間絶縁膜５およびゲート酸化膜３に各拡散層２に到達するコンタクトホール５ａを形成する。
【００２７】
このとき、層間絶縁膜５の厚さが、ＭＯＳトランジスタ形成領域と周辺領域とにおいてほぼ同等となっていることから、ＭＯＳトランジスタ形成領域と周辺領域それぞれに形成されるコンタクトホール５ａの長さがほぼ同等となる。このため、いずれの領域についてもほぼ同じエッチング時間で各コンタクトホール５ａが各拡散層２に到達することになる。
【００２８】
したがって、コンタクトホール５ａの拡散層２の突き抜けを防止することができると共に、コンタクトホール５ａが拡散層２に到達しないことによる導通不良が発生することを防止することができる。
【００２９】
なお、この後は図示しないが、タングステンプラグ６の埋め込み工程、金属配線層７の形成工程、保護膜形成工程などを経て、図１に示す半導体装置が完成する。
【００３０】
以上説明したように、本実施形態によれば、ＭＯＳトランジスタ形成領域にゲート電極４ａを形成する際に、周辺領域にダミー電極４ｂを形成するようにしている。このため、層間絶縁膜５の膜厚をＭＯＳトランジスタ形成領域と周辺領域とでほぼ同等とすることができ、いずれの領域についてもほぼ同じエッチング時間で各コンタクトホール５ａが各拡散層２に到達するようにできる。
【００３１】
これにより、コンタクトホール５ａの拡散層２の突き抜けを防止することができると共に、コンタクトホール５ａが拡散層２に到達しないことによる導通不良が発生することを防止することができる。
【００３２】
また、ダミー電極４ｂの形成をゲート電極４ａを形成する際のＰｏｌｙ−Ｓｉ層を用いてゲート電極４ａの形成と同一工程で行っていることから、ダミー電極４ｂを形成するためのみに半導体装置の製造工程を増加させる必要もない。このため、半導体装置の製造工程の簡略化を図ることができる。
【００３３】
（他の実施形態）
上記第１実施形態では、ダミーパターンとなるダミー電極４ｂがゲート電極４ａという段差発生要因と同じ材料、すなわちＰｏｌｙ−Ｓｉによって構成される例を挙げて説明したが、その他のダミーパターンによってシリコン基板１の表面の段差を吸収しても構わない。図３〜図５にその他のダミーパターンを採用した半導体装置の断面構成を示す。
【００３４】
図３は、ダミーパターンとしてLOCOS酸化膜８を用いたものである。その他の構成については第１実施形態と同様である。この図に示されるように、LOCOS酸化膜８の段差を用いれば、その段差分、周辺領域において層間絶縁膜５の厚みを厚くすることが可能となる。このため、LOCOS酸化膜８を周辺領域に形成されるコンタクトホール５ａの近傍に形成することにより、上記第１実施形態と同様の効果を得ることが可能となる。
【００３５】
なお、LOCOS酸化膜８の形成工程に関しては、ＭＯＳトランジスタなどの素子分離を行う際に一般的に行われるLOCOS酸化時に同時に行うようにすれば、ダミーパターンを形成するためにのみに新たに工程を追加する必要もない。
【００３６】
図４は、第１実施形態に示したダミー電極４ｂに加えて、図３に示したLOCOS酸化膜８を形成したものである。このように、ダミー電極４ｂとLOCOS酸化膜８を組み合わせることも可能である。
【００３７】
図５は、シリコン基板１に段差部１ａを設け、ゲート電極４ａのように層間絶縁膜５を厚くする要素を有していない周辺領域についてシリコン基板１を凹ませたものである。このようにすれば、周辺領域においてシリコン基板１の表面がＭＯＳトランジスタ形成領域よりも低くなり、層間絶縁膜５の厚みが厚くなる。このようにすれば、周辺領域とＭＯＳトランジスタ形成領域において層間絶縁膜５の厚みをほぼ同等とすることができ、上記第１実施形態と同様の効果を得ることができる。
【００３８】
なお、上記各実施形態では、半導体装置に形成される素子の一例としてＭＯＳトランジスタを例に挙げ、層間絶縁膜５の膜厚に変化を及ぼすものとしてゲート電極４ａを例に挙げて説明したが、これは単なる一例である。したがって、他に層間絶縁膜５の膜厚に変化を及ぼす要因となるもの、例えば絶縁分離用に用いるＬＯＣＯＳ酸化膜などに関しても本発明を適用することができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１実施形態における半導体装置の断面構成を示す図である。
【図２】図１に示す半導体装置の製造工程を示した図である。
【図３】本発明の他の実施形態における半導体装置の断面構成を示した図である。
【図４】本発明の他の実施形態における半導体装置の断面構成を示した図である。
【図５】本発明の他の実施形態における半導体装置の断面構成を示した図である。
【図６】従来の半導体装置の断面構成を示す図である。
【図７】従来の半導体装置の製造工程を示す図である。
【符号の説明】
【００４０】
１…シリコン基板、２…拡散層、３…ゲート酸化膜、４ａ…ゲート電極、
４ｂ…ダミー電極、５…層間絶縁膜、５ａ…コンタクトホール、７…金属配線、
８…LOCOS酸化膜。
【図１】
2005209944.tif 000003
【図２】
2005209944.tif 000004
【図３】
2005209944.tif 000005
【図４】
2005209944.tif 000006
【図５】
2005209944.tif 000007
【図６】
2005209944.tif 000008
【図７】
2005209944.tif 000009