(57)【要約】【課題】  リアルタイムで高精度な信号処理ができるＡ−Ｄ変換器並列処理回路を得る。【解決手段】  第１，第２のＡ−Ｄ変換器１，２の出力に対して、零補間によるアップサンプリング処理を行う第１，第２の零補間器８，９と、第２の零補間器９の出力データを、遅延器１１による遅延処理により同相データＩｂとヒルベルト変換器１２による直交データＱｂとの２つに分配処理する直交分配器１０と、直交分配器１０からの遅延を伴った同相データＩｂと同程度の遅延量を第１の零補間器８の出力データに与えて同相データＩａを発生させるタイミング調整器１３と、直交分配器１０から出力する同相データＩｂと直交データＱｂに対してそれぞれ補正係数を掛け合わせることで振幅及び位相の補正を行った後に合成して補正された同相データＩｂ´を得る振幅位相補正器１５と、タイミング調整器１３からの同相データＩａと振幅位相補正器からの同相データＩｂ´とを合成する信号合成器２０とを備えている。【選択図】    図１
2005159640.tif 000002
【特許請求の範囲】
【請求項１】
並列接続された第１，第２のＡ−Ｄ変換器を時分割で動作させて入力信号のアナログ−ディジタル変換を行う際に、これら第１，第２のＡ−Ｄ変換器の振幅と位相の変換誤差を補正するＡ−Ｄ変換器並列処理回路であって、
前記第１，第２のＡ−Ｄ変換器に、位相がそれぞれ０°及び１８０°の関係で、システムクロックの周波数の１／２周波数のサンプリングクロック信号を与えるクロック信号変換回路と、
前記第１のＡ−Ｄ変換器から出力されるディジタルデータに対して、零補間による２倍のアップサンプリング処理を行う第１の零補間器及び前記第２のＡ−Ｄ変換器から出力されるディジタルデータに対して、零補間による２倍のアップサンプリング処理を行う第２の零補間器と、
前記第２の零補間器の出力データを、遅延器による遅延処理により同相データＩｂとヒルベルト変換器による直交データＱｂとの２つに分配処理する直交分配器と、
前記直交分配器において発生する遅延を伴った前記同相データＩｂと同程度の遅延量を前記第１の零補間器の出力データに与えて同相データＩａを発生させると共に前記ヒルベルト変換器による９０°移相時に副次的に発生する不要な遅延を前記直交分配器の前記遅延器と共に相殺するタイミング調整器と、
前記直交分配器から出力される前記同相データＩｂと前記直交データＱｂに対してそれぞれ補正係数を掛け合わせることで振幅及び位相の補正を行った後に合成して補正された同相データＩｂ´を得る振幅位相補正器と、
前記タイミング調整器からの前記同相データＩａと前記振幅位相補正器からの前記同相データＩｂ´とを合成して出力する信号合成器とを備えていることを特徴とするＡ−Ｄ変換器並列処理回路。
【請求項２】
前記第１，第２のＡ−Ｄ変換器が、サンプル機能とホールド機能を有してＩＦ信号入力のサンプリング処理を行うものであることを特徴とする請求項１に記載のＡ−Ｄ変換器並列処理回路。
【請求項３】
前記クロック信号変換回路が、前記システムクロックの立ち上がり毎に信号の立ち上がり／立ち下がりが切り変わるサンプリングクロック信号と、この生成されたサンプリングクロック信号を反転させたサンプリングクロック信号とを形成するものであることを特徴とする請求項１または２に記載のＡ−Ｄ変換器並列処理回路。
【請求項４】
前記第１，第２の零補間器が、前記第１，第２のＡ−Ｄ変換器でサンプリングされたデータに対して全データ間に零を挿入することで、前記システムクロックでのサンプリングと同等になるようなアップサンプリングを行うものであることを特徴とする請求項１乃至３のいずれか１項に記載のＡ−Ｄ変換器並列処理回路。
【請求項５】
前記直交分配器が、ＦＩＲフィルタを用いて９０°移相する前記ヒルベルト変換器と、ＦＩＲフィルタによって前記ヒルベルト変換器の９０°移相時に副次的に発生する不要な遅延と同程度の遅延を発生させる前記遅延器とを備え、前記ヒルベルト変換器を構成する前記ＦＩＲフィルタが遮断周波数０Ｈｚで全域通過を目的とした高域通過フィルタであり、前記遅延器を構成する前記ＦＩＲフィルタが前記ヒルベルト変換器を構成する前記ＦＩＲフィルタと同じタップ数であって同量の遅延を発生させる機能を持った遮断周波数Ｆｓ／２Ｈｚ（Ｆｓはシステムクロック周波数）で全域通過を目的とした低域通過フィルタであることを特徴とする請求項１乃至４のいずれか１項に記載のＡ−Ｄ変換器並列処理回路。
【請求項６】
前記請求項５で発生する遅延と同程度の遅延量を発生するために前記タイミング調整器が、ＦＩＲフィルタによる遅延器で構成されていることを特徴とする請求項５に記載のＡ−Ｄ変換器並列処理回路。
【請求項７】
前記振幅位相補正器が、前記補正係数として外部から入力される複素補正係数データを用いて前記同相データＩｂと前記直交データＱｂに対して複素乗算を行うことにより、前記第１，第２のＡ−Ｄ変換器 から出力されるディジタルデータ間の振幅と位相の変換誤差の補正演算処理を行うものであることを特徴とする請求項１乃至６のいずれか１項に記載のＡ−Ｄ変換器並列処理回路。
【請求項８】
前記信号合成器が、前記タイミング調整器からの同相データＩａと前記振幅位相補正器からの同相データＩｂ´とを合成する加算器を備えていることを特徴とする請求項１乃至７のいずれか１項に記載のＡ−Ｄ変換器並列処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、並列接続された第１，第２のＡ−Ｄ変換器を時分割で動作させて入力信号のアナログ−ディジタル変換を行う際に、第１，第２のＡ−Ｄ変換器の振幅と位相の変換誤差を補正するＡ−Ｄ変換器並列処理回路に関するものである。
【背景技術】
【０００２】
並列接続された第１，第２のＡ−Ｄ変換器を時分割で動作させて入力信号のアナログ−ディジタル変換の高速変換処理を実現するＡ−Ｄ変換器並列処理回路では、変換処理時に第１，第２のＡ−Ｄ変換器の振幅と位相に変換誤差が発生する。
【０００３】
図６は、入力信号を２つのＡ−Ｄ変換器でＡ−Ｄ変換した際に、２つのＡ−Ｄ変換器間において発生する振幅位相誤差による不要成分を示したものである。
【０００４】
このような第１，第２のＡ−Ｄ変換器で発生する振幅と位相の誤差を補正する従来のＡ−Ｄ変換器並列処理回路の例を図７を参照して説明する（例えば、特許文献１参照。）。図において、１，２は並列接続されてＩＦ信号が入力される第１，第２のＡ−Ｄ変換器、３は第２のＡ−Ｄ変換器２の入力側に接続されてＩＦ信号の振幅を調整する振幅調整器、４は第１，第２のＡ−Ｄ変換器１，２に、位相がそれぞれ０°及び１８０°の関係で、システムクロック周波数の１／２周波数のサンプリングクロック信号を与えるクロック信号変換回路、５は第２のＡ−Ｄ変換器２に与えるサンプリングクロック信号のタイミングを調整するタイミング調整器、６は第１，第２のＡ−Ｄ変換器１，２のディジタル出力の処理を行って誤差補正された出力データベクトルを得るディジタル信号処理部である。
【０００５】
このようなＡ−Ｄ変換器並列処理回路には、第１，第２のＡ−Ｄ変換器１，２で用いる２つのサンプリングクロック信号の一方を基準として、他方のサンプリングクロック信号を、遅延器等を用いたタイミング調整器５によってクロックタイミングの調整を行うことが開示されている。
【０００６】
また、補正処理演算方法に関する従来技術としては、図７と同じ構成で、ディジタル信号処理部６でディジタルデータをデータバッファに蓄積し、このデータを高速フーリェ変換したものを参照することで補正係数を非リアルタイムに行う技術も提案されている（例えば、特許文献２参照。）。
【特許文献１】特開平６−６２２２号公報
【特許文献２】特開２０００−３４１１２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、前者に示されたクロックタイミング調整技術では、十分な補正精度を得ることが難しい問題点があった。また、後者に示されたフーリェ変換の結果を用いて補正を行う技術では、リアルタイムで補正を行うことができない問題点があった。
【０００８】
本発明の目的は、リアルタイムで高精度な信号処理を可能とするＡ−Ｄ変換器並列処理回路を得ることにある。
【課題を解決するための手段】
【０００９】
本発明は、並列接続された第１，第２のＡ−Ｄ変換器を時分割で動作させて入力信号のアナログ−ディジタル変換を行う際に、前記第１，第２のＡ−Ｄ変換器の振幅と位相の変換誤差を補正するＡ−Ｄ変換器並列処理回路を対象とする。
【００１０】
本発明に係るＡ−Ｄ変換器並列処理回路では、
前記第１，第２のＡ−Ｄ変換器に、位相がそれぞれ０°及び１８０°の関係で、システムクロックの周波数の１／２周波数のサンプリングクロック信号を与えるクロック信号変換回路と、
前記第１のＡ−Ｄ変換器から出力されるディジタルデータに対して、零補間による２倍のアップサンプリング処理を行う第１の零補間器及び前記第２のＡ−Ｄ変換器から出力されるディジタルデータに対して、零補間による２倍のアップサンプリング処理を行う第２の零補間器と、
前記第２の零補間器の出力データを、遅延器による遅延処理により同相データＩｂとヒルベルト変換器による直交データＱｂとの２つに分配処理する直交分配器と、
前記直交分配器において発生する遅延を伴った前記同相データＩｂと同程度の遅延量を前記第１の零補間器の出力データに与えて同相データＩａを発生させると共に前記ヒルベルト変換器による９０°移相時に副次的に発生する不要な遅延を前記直交分配器の前記遅延器と共に相殺するタイミング調整器と、
前記直交分配器から出力される前記同相データＩｂと前記直交データＱｂに対してそれぞれ補正係数を掛け合わせることで振幅及び位相の補正を行った後に合成して補正された同相データＩｂ´を得る振幅位相補正器と、
前記タイミング調整器からの前記同相データＩａと前記振幅位相補正器からの前記同相データＩｂ´とを合成して出力する信号合成器とを備えていることを特徴とする
この場合、前記第１，第２のＡ−Ｄ変換器が、サンプル機能とホールド機能を有してＩＦ信号入力のサンプリング処理を行うものであることが好ましい。
【００１１】
また前記クロック信号変換回路が、前記システムクロックの立ち上がり毎に信号の立ち上がり／立ち下がりが切り変わるサンプリングクロック信号と、この生成されたサンプリングクロック信号を反転させたサンプリングクロック信号とを形成するものであることが好ましい。
【００１２】
また前記第１，第２の零補間器が、前記第１，第２のＡ−Ｄ変換器でサンプリングされたデータに対して全データ間に零を挿入することで、前記システムクロックでのサンプリングと同等になるようなアップサンプリングを行うものであることが好ましい。
【００１３】
また前記直交分配器が、ＦＩＲフィルタを用いて９０°移相する前記ヒルベルト変換器と、ＦＩＲフィルタによって前記ヒルベルト変換器の９０°移相時に副次的に発生する不要な遅延と同程度の遅延を発生させる前記遅延器とを備え、前記ヒルベルト変換器を構成する前記ＦＩＲフィルタが遮断周波数０Ｈｚで全域通過を目的とした高域通過フィルタであり、前記遅延器を構成する前記ＦＩＲフィルタが前記ヒルベルト変換器を構成する前記ＦＩＲフィルタと同じタップ数であって同量の遅延を発生させる機能を持った遮断周波数Ｆｓ／２Ｈｚ（Ｆｓはシステムクロック周波数）で全域通過を目的とした低域通過フィルタであることが好ましい。
【００１４】
また前記請求項５で発生する遅延と同程度の遅延量を発生するために前記タイミング調整器が、ＦＩＲフィルタによる遅延器で構成されていることが好ましい。
【００１５】
また前記振幅位相補正器が、前記補正係数として外部から入力される複素補正係数データを用いて前記同相データＩｂと前記直交データＱｂに対して複素乗算を行うことにより、前記第１，第２のＡ−Ｄ変換器から出力されるディジタルデータ間の振幅と位相の変換誤差の補正演算処理を行うものであることが好ましい。
【００１６】
さらに前記信号合成器が、前記タイミング調整器からの同相データＩａと前記振幅位相補正器からの同相データＩｂ´とを合成する加算器を備えていることが好ましい。
【発明の効果】
【００１７】
本発明のＡ−Ｄ変換器並列処理回路では、第１，第２のＡ−Ｄ変換器と、クロック信号変換回路と、第１，第２のＡ−Ｄ変換器から出力されるディジタルデータに対して零補間による２倍のアップサンプリング処理を行う第１，第２の零補間器と、第２の零補間器の出力データを、遅延器による遅延処理により同相データＩｂとヒルベルト変換器による直交データＱｂとの２つに分配処理する直交分配器と、直交分配器において発生する遅延を伴った同相データＩｂと同程度の遅延量を第１の零補間器の出力データに与えて同相データＩａを発生させるタイミング調整器と、直交分配器から出力される同相データＩｂと直交データＱｂに対してそれぞれ補正係数を掛け合わせることで振幅及び位相の補正を行った後に合成して補正された同相データＩｂ´を得る振幅位相補正器と、タイミング調整器からの同相データＩａと振幅位相補正器からの同相データＩｂ´とを合成して出力する信号合成器とを備えた構造にしているので、リアルタイムで高精度な信号処理を行うことができる。
【００１８】
また、第１，第２のＡ−Ｄ変換器が、サンプル機能とホールド機能を有してＩＦ信号入力のサンプリング処理を行うものであると、ＩＦ信号入力を用いることにより、ベースバンド入力と比較して回路構成の簡素化が実現でき、Ｓ／Ｎ比を向上させることができる。
【００１９】
また、クロック信号変換回路が、システムクロックの立ち上がり毎に信号の立ち上がり／立ち下がりが切り変わるサンプリングクロック信号と、この生成されたサンプリングクロック信号を反転させたサンプリングクロック信号とを形成するものであると、位相がそれぞれ０°及び１８０°の関係で、システムクロック周波数の１／２周波数のサンプリングクロック信号を、システムクロックを用いて容易に形成することができる。
【００２０】
また、第１，第２の零補間器が、第１，第２のＡ−Ｄ変換器でサンプリングされたデータに対して全データ間に零を挿入することで、システムクロックでのサンプリングと同等になるようなアップサンプリングを行うものであると、サンプリングクロックによってサンプリングされた入力信号のサンプリンググレードを、システムクロックのサンプリンググレードに容易に引き上げて出力することができる。
【００２１】
また、直交分配器が、ＦＩＲフィルタを用いて９０°移相するヒルベルト変換器と、ＦＩＲフィルタによってヒルベルト変換器の９０°移相時に副次的に発生する不要な遅延と同程度の遅延を発生させる遅延器とを備え、ヒルベルト変換器を構成するＦＩＲフィルタが遮断周波数０Ｈｚで全域通過を目的とした高域通過フィルタであり、遅延器を構成するＦＩＲフィルタがヒルベルト変換器を構成するＦＩＲフィルタと同じタップ数であって同量の遅延を発生させる機能を持った遮断周波数Ｆｓ／２Ｈｚ（Ｆｓはシステムクロック周波数）で全域通過を目的とした低域通過フィルタであると、ＦＩＲフィルタによるヒルベルト変換器の９０°移相時に副次的に発生する不要な遅延と同程度の遅延を、ＦＩＲフィルタによる遅延器で容易に形成することができる。
【００２２】
また、請求項５で発生する遅延と同程度の遅延量を発生するためにタイミング調整器が、ＦＩＲフィルタによる遅延器で構成されていると、請求項５で発生する遅延と同程度の遅延量をＦＩＲフィルタによる遅延器で容易に発生させることができる。
【００２３】
また、振幅位相補正器が、補正係数として外部から入力される複素補正係数データを用いて同相データＩｂと直交データＱｂに対して複素乗算を行うことにより、第１，第２のＡ−Ｄ変換器から出力されるディジタルデータ間の振幅と位相の変換誤差の補正演算処理を行うものであると、第１，第２のＡ−Ｄ変換器から出力されるディジタルデータ間の振幅と位相の変換誤差の補正演算処理を容易に行うことができる。
【００２４】
さらに、信号合成器が、タイミング調整器からの同相データＩａと振幅位相補正器からの同相データＩｂ´とを合成する加算器を備えていると、加算器によりタイミング調整器からの同相データＩａと振幅位相補正器からの同相データＩｂ´との合成を容易に行うことができる。
【発明を実施するための最良の形態】
【００２５】
本発明に係るＡ−Ｄ変換器並列処理回路を実施するための最良の形態の一例を図１を参照して説明する。なお、図７と対応する部分には、同一符号を付けて示している。
【００２６】
図において、７は入力されるアナログのＩＦ信号入力を中間周波数帯域で帯域制限する帯域通過フィルタ、１，２は帯域通過フィルタ７に並列接続されて該帯域通過フィルタ７を通過したＩＦ信号入力が与えられて該ＩＦ信号入力のアナログ−ディジタル変換を行ってディジタル信号を出力する第１，第２のＡ−Ｄ変換器である。これら第１，第２のＡ−Ｄ変換器１，２は、サンプル機能とホールド機能を有してＩＦ信号入力のサンプリング処理を行うようになっている。４は第１，第２のＡ−Ｄ変換器１，２に、位相がそれぞれ０°及び１８０°の関係で、システムクロックの周波数Ｆｓの１／２周波数（Ｆｓ／２）の第１，第２のサンプリングクロック信号を与えるクロック信号変換回路である。このクロック信号変換回路４は、図２（Ａ）に示すシステムクロックの立ち上がり毎に、図２（Ｂ）に示すように信号の立ち上がり／立ち下がりが切り変わる第１のサンプリングクロック信号と、図２（Ｃ）に示すようにこの生成された第１のサンプリングクロック信号を反転させた第２のサンプリングクロック信号とを形成するものである。
【００２７】
８は第１のＡ−Ｄ変換器１から出力されるディジタルデータに対して、零補間による２倍のアップサンプリング処理を行う第１の零補間器、９は第２のＡ−Ｄ変換器２から出力されるディジタルデータに対して、零補間による２倍のアップサンプリング処理を行う第２の零補間器である。これら第１，第２の零補間器８，９は、第１，第２のＡ−Ｄ変換器１，２でサンプリングされたデータに対して全データ間に零を挿入することで、システムクロック周波数Ｆｓでのサンプリングと同等になるようなアップサンプリングを行うものである。
【００２８】
１０は第２の零補間器９の出力データを、ＦＩＲフィルタを用いたＮタップ遅延器１１による遅延処理により同相データＩｂと、ＦＩＲフィルタを用いたヒルベルト変換器１２による直交データＱｂとの２つに分配処理する直交分配器である。この直交分配器１０は、ＦＩＲフィルタによるヒルベルト変換器１２の９０°移相時に副次的に発生する不要な遅延を、ＦＩＲフィルタによるＮタップ遅延器１１と後述するＮタップ遅延器１４で相殺するものである。ヒルベルト変換器１２を構成するＦＩＲフィルタは、遮断周波数０Ｈｚで全域通過を目的とした高域通過フィルタである。即ち、ヒルベルト変換器１２を構成するフィルタは、位相のみを変化させ、振幅は変化させないフィルタ設計が必要となる。しかし、ＦＩＲフィルタの特性上、全域通過フィルタを実現することは不可能であり、周波数０ＨｚまたはＦｓ／２で減衰が生ずる。つまり、信号帯域には影響のない範囲の減衰であるので、これを全域通過フィルタとして用いることができる。Ｎタップ遅延器１１を構成するＦＩＲフィルタは、ヒルベルト変換器１２を構成するＦＩＲフィルタと同じタップ数であって同量の遅延を発生させる機能を持った遮断周波数Ｆｓ／２Ｈｚ（Ｆｓはシステムクロック周波数）で全域通過を目的とした低域通過フィルタである。ここで、ＮタップのＮは任意の正の自然数であって、タップ数はＦＩＲフィルタの設計パラメータである。タップ数はＦＩＲフィルタでの遅延量に比例し、ＦＩＲフィルタによるヒルベルト変換器１２で副次的に発生する不要な遅延量と同量の遅延を得ることを強調するために遅延器１１の前にＮタップの語を記載し、Ｎタップ遅延器１１としている。
【００２９】
１３は直交分配器１０において発生する遅延を伴った同相データＩｂと同程度の遅延量を第１の零補間器８の出力データに与えて同相データＩａを発生させるタイミング調整器である。直交分配器１０で発生する遅延と同程度の遅延量を発生するために、このタイミング調整器１３は、ＦＩＲフィルタによるＮタップ遅延器１４で構成されている。
【００３０】
１５は直交分配器１０から出力される同相データＩｂと直交データＱｂに対してそれぞれ乗算器１６，１７で補正係数発生器１８からの補正係数ａＩ，ａＱを掛け合わせることで振幅及び位相の補正を行った後に加算器１９で合成して補正された同相データＩｂ´を得る振幅位相補正器である。この振幅位相補正器１５は、補正係数ａＩ，ａＱとして外部から入力される複素補正係数データを用いて同相データＩｂと直交データＱｂに対してそれぞれ乗算器１６，１７で複素乗算を行うことにより、第１，第２のＡ−Ｄ変換器１，２から出力されるディジタルデータ間の振幅と位相の変換誤差の補正演算処理を行うものである
２０はタイミング調整器１３からの同相データＩａと振幅位相補正器１５からの同相データＩｂ´とを合成して出力データベクトルを得る信号合成器である。信号合成器２０は、タイミング調整器１３からの同相データＩａと振幅位相補正器１５からの同相データＩｂ´とを合成して出力データベクトルを得る加算器２１を備えている。
【００３１】
次に、このようなＡ−Ｄ変換器並列処理回路の動作を説明する。入力されるアナログのＩＦ信号入力を帯域通過フィルタ７に通し、ＩＦ信号入力を中間周波数帯域で帯域制限する。帯域通過フィルタ７を通過したアナログの帯域通過フィルタ入力は、第１，第２のＡ−Ｄ変換器１，２に入力させる。これら第１，第２のＡ−Ｄ変換器１，２は、サンプル機能とホールド機能を有していて、ＩＦ信号入力のサンプリングを、クロック信号変換回路４から与えられる、位相がそれぞれ０°及び１８０°の関係で、システムクロック周波数Ｆｓの１／２周波数（Ｆｓ／２）の第１，第２のサンプリングクロック信号で行いつつ、アナログのＩＦ信号入力のアナログ−ディジタル変換を行い、ディジタルデータをそれぞれ出力する。
【００３２】
ここで、システムクロック周波数をＦｓ、入力変調信号の中心周波数をＦＩＦとすると、本発明でこの両者は、
ＦＩＦ  ＝Ｆｓ（２ｎ＋１）／４            （ｎ＝０，１，２，・・・Ｎ）
の関係にある。
【００３３】
図３は、上式において、ｎ＝２の場合のシステムクロック周波数Ｆｓと入力変調信号の中心周波数ＦＩＦとの関係を示す図である。
【００３４】
一方の第１のＡ−Ｄ変換器１はクロック信号変換回路４から得られる第１のサンプリングクロック信号の立ち上がりに同期して、帯域通過フィルタ７の出力であるＩＦ信号のアナログ−ディジタル変換を行い、得られたディジタル信号を後段の第１の零補間器８に出力する。他方の第２のＡ−Ｄ変換器２はクロック信号変換回路４から得られる第２のサンプリングクロック信号の立ち上がりに同期して、帯域通過フィルタ７の出力であるＩＦ信号のアナログ−ディジタル変換を行い、得られたディジタル信号を後段の第２の零補間器９に出力する。
【００３５】
第１，第２のＡ−Ｄ変換器１，２の第１，第２のサンプリングクロック信号は、クロック信号変換回路４に入力されるシステムクロックを参照して生成される。即ち、図２（Ａ）に示すようなシステムクロックの立ち上がりに対して、図２（Ｂ）に示すように信号の立ち上がり／立ち下がりが切り替わる信号として第１のサンプリングクロック信号を生成する。また、図２（Ｂ）に示す第１のサンプリングクロック信号の反転信号、つまり第１のサンプリングクロック信号に対して常に位相が１８０°異なる信号として、図２（Ｃ）に示す第２のサンプリングクロック信号を生成する。
【００３６】
図１に示す本発明の構成例では、システムクロックの周波数を１２８ＭＨｚとしている。つまり、第１，第２のサンプリングクロック信号の周波数は共に６４ＭＨｚで、位相のみが１８０°異なる信号となる。よって、ＩＦ信号入力を１２８ＭＨｚのサンプリングクロック信号によって１つのＡ−Ｄ変換器でサンプリングした場合のディジタル信号出力をＹＡＤ［ｎＴ］とし、本発明の構成例の６４ＭＨｚの第１のサンプリングクロック信号でサンプリングを行う第１のＡ−Ｄ変換器１のディジタル信号出力をＹＡＤａ［ｎＴ］、第２のＡ−Ｄ変換器２のディジタル信号出力をＹＡＤｂ［ｎＴ］とすると、
ＹＡＤａ［ｎＴ］＝ＹＡＤ［（２ｎ−１）Ｔ］
ＹＡＤｂ［ｎＴ］＝ＹＡＤ［２ｎＴ］           （ｎ＝０，１，２，・・・）
となり、第１，第２のＡ−Ｄ変換器１，２は同一のＩＦ信号のサンプリングを交互に行うことになる。
【００３７】
第１の零補間器８では、第１のＡ−Ｄ変換器１から出力されるディジタル信号に対して、時間軸データの各サンプリング周期間に零を挿入することで、サンプリング周波数が６４ＭＨｚから１２８ＭＨｚへと２倍に変換される。第１の零補間器８から出力される零補間信号をＹＺａ［ｎＴ］とすると、
ｎ＝１，３，５・・・の場合は、
ＹＺａ［ｎＴ］＝ＹＡＤａ［｛（ｎ＋１）／２｝Ｔ］
と変換され、
ｎ＝２，４，６・・・の場合は、
ＹＺａ［ｎＴ］＝０
と変換される。
【００３８】
第２の零補間器９についても同様に、該第２の零補間器９から出力される零補間信号をＹＺｂ［ｎＴ］とすると、
ｎ＝１，３，５・・・の場合は、
ＹＺａ［ｎＴ］＝０
と変換され、
ｎ＝２，４，６・・・の場合は、
ＹＺａ［ｎＴ］＝ＹＡＤｂ［（ｎ／２）Ｔ］
と変換される。
【００３９】
第２の零補間器９の出力データが入力される直交分配器１０では、それぞれＦＩＲフィルタを用いたＮタップ遅延器１１とヒルベルト変換器１２を用いて、第２の零補間器９から出力される零補間信号ＹＺｂ［ｎＴ］の直交分配を行う。ヒルベルト変換器１２は、その入力信号の位相を９０°進める操作を行う。本例では、ヒルベルト変換器１２をＦＩＲフィルタで構成することにより実現している。ヒルベルト変換器１２は、信号の位相のみを変化させる目的であるため、全域通過を目的として遮断周波数ＦＣ＝０Ｈｚの高域通過ＦＩＲフィルタで構成している。
【００４０】
ところで、ＦＩＲフィルタはタップ数に比例した遅延が出力信号に生じる。位相を変化させずに同程度の遅延のみが得られるように、ヒルベルト変換器１２と同タップ数のＦＩＲフィルタでＮタップ遅延器１１を構成している。このＮタップ遅延器１１を構成しているＦＩＲフィルタとしては、ヒルベルト変換器１２と同様に全域通過させるため、遮断周波数ＦＣ＝Ｆｓ／２Ｈｚの低域通過ＦＩＲフィルタを用いている。これら２つのＦＩＲフィルタを組み合わせることで、Ｎタップ遅延器１１からは同相データＩｂを、ヒルベルト変換器１２からは９０°移相による直交データＱｂを取り出すことで直交分配を実現している。
【００４１】
ここで、第１の零補間器８から出力される零補間信号ＹＺａ［ｎＴ］に対して、直交分配器１０によって同相データＩｂと直交データＱｂに発生する遅延との同期を保つ必要がある。そのため、タイミング調整器１３では、直交分配器１０内で用いられているＮタップ遅延器１１と同じ全域通過のＦＩＲフィルタをＮタップ遅延器１４として用いている。このＮタップ遅延器１４からは、同相データＩａが出力される。
【００４２】
本例では、Ｉａ，Ｉｂ  ，Ｑｂ の３信号出力について、Ｉａ＝０°，Ｉｂ ＝０°，Ｑｂ ＝９０°とした場合、Ｑｂ ＝９０°となるように位相の調整を行う。第１の零補間器８から出力される零補間信号ＹＺａ［ｎＴ］及び第２の零補間器９から出力される零補間信号ＹＺｂ［ｎＴ］の位相を０°とすると、ヒルベルト変換器１２から出力される直交データＱｂの位相は９０°となる。しかしながら、ＦＩＲフィルタの特性による遅延を考慮に入れると、ヒルベルト変換器１２の実際の出力の位相は（９０°−X°）となる。この（−X°）の遅延成分を相殺するためにＮタップ遅延器１１，１４を用いている。つまり、ヒルベルト変換器１２の特有の９０°移相を除外すれば、遅延は３箇所で同量発生する。
【００４３】
同相データＩｂと直交データＱｂとが入力される振幅位相補正器１５は、タイミング調整器１３のＮタップ遅延器１４から出力される同相データＩａを基準として、同相データＩｂの誤差補正を行い、補正された同相データＩｂ´を出力する。誤差のない理想的な同相データＩｂは、以下の式で表される。
【００４４】
Ｉｂ＝ａ（ｎＴ）ｃｏｓ｛θ（ｎＴ）｝
しかし、実際は第２のＡ−Ｄ変換器２の変換時等において、同相データＩｂには同相データＩａに対して相対的な振幅誤差△ｒｅ及び移相誤差△Φｅが発生する。これらの誤差を考慮に入れて、前述した式を書き換えると、
Ｉｂ＝ａ（ｎＴ）×△ｒｅ×ｃｏｓ｛θ（ｎＴ）＋△Φｅ｝
となる。
【００４５】
同様にして、直交データＱｂ は、
Ｑｂ＝ａ（ｎＴ）×△ｒｅ×ｓｉｎ｛θ（ｎＴ）＋△Φｅ｝
となる。
【００４６】
これら振幅誤差△ｒｅ及び移相誤差△Φｅを補正するために、振幅位相補正器１５は外部の補正係数発生器１８から入力される補正係数ａＩ，ａＱを用いて補正演算を行う。
【００４７】
振幅誤差補正値をｒｅ、移相誤差補正値をΦｅとして、補正係数ａＩ，ａＱは以下の式で表される。
【００４８】
ａＩ＝（１／ｒａ）×ｃｏｓ（Φａ）
ａＱ＝（１／ｒａ）×ｓｉｎ（Φａ）
前述した誤差が発生した同相データＩｂに対しての補正演算を行うと、
Ｉｂ´＝Ｉｂ×ａＩ＋Ｑｂ×ａＱ
＝ａ（ｎＴ）×△ｒｅ×ｃｏｓ｛θ（ｎＴ）＋△Φｅ｝×（１／ｒａ）×ｃｏｓ（Φａ）
＋ａ（ｎＴ）×△ｒｅ×ｓｉｎ｛θ（ｎＴ）＋△Φｅ｝×（１／ｒａ）×ｓｉｎ（Φａ）
＝ａ（ｎＴ）×（△ｒｅ／ｒａ）×ｃｏｓ｛θ（ｎＴ）＋△Φｅ｝×ｃｏｓ（Φａ）
＋ａ（ｎＴ）×（△ｒｅ／ｒａ）×ｓｉｎ｛θ（ｎＴ）＋△Φｅ｝×ｓｉｎ（Φａ）
これに、加法定理Ａｃｏｓαｃｏｓβ＋Ａｓｉｎαｓｉｎβ＝Ａｃｏｓ（α−β）を適用すると、下記のようになる。
【００４９】
Ｉｂ´＝ａ（ｎＴ）×（△ｒｅ／ｒａ）×ｃｏｓ｛θ（ｎＴ）＋△Φｅ−Φａ｝
ここで、ｒａ＝△ｒｅ且つΦａ＝△Φｅならば、上式は
Ｉｂ´＝ａ（ｎＴ）×（△ｒｅ／ｒａ）×ｃｏｓ｛θ（ｎＴ）｝
となり、誤差補正が行われる。
【００５０】
信号合成器２０では、第１のＡ−Ｄ変換器１を経てタイミング調整器１３から出力される同相データＩａと、第２のＡ−Ｄ変換器２を経て振幅位相補正器１５から出力される同相データＩｂ´の合成を行う。ここでは、両信号の加算が加算器２１でシステムクロック毎に行われ、加算によって両信号の誤差成分が相殺されることで入力信号の再現を行う。
【００５１】
図４及び図５は、図１に示される本発明の構成の一例を用いて、振幅位相補正処理の有無に対する出力信号スペクトル図である。
【００５２】
これら図において、図４は３２ＭＨｚ以上に見られるスペクトルは、図６で示される２つのＡ−Ｄ変換器間において発生する振幅位相誤差による不要波成分である。振幅位相補正処理を行わない場合における不要波成分は、入力信号スペクトルに対して約２３ｄＢｃという結果を得た。
【００５３】
一方、振幅位相補正処理を行った場合について同様の測定を行った結果、図５に示すように７０ｄＢｃ以上の改善が認められた。
【図面の簡単な説明】
【００５４】
【図１】本発明に係るＡ−Ｄ変換器並列処理回路を実施するための最良の形態の一例を示したブロック図である。
【図２】図１で示されるクロック信号変換回路において、システムクロックと第１，第２のサンプリングクロック信号との関係を示す波形図である。
【図３】システムクロック周波数Ｆｓに対するＩＦ信号入力ＦＩＦとの関係、ＦＩＦ  ＝Ｆｓ（２ｎ＋１）／４で、ｎ＝２の時の入力信号の波形図である。
【図４】図１に示される本発明の構成の一例を用いて、振幅位相補正処理を行わない場合における出力信号スペクトル図である。
【図５】図１に示される本発明の構成の一例を用いて、振幅位相補正処理を行った場合における出力信号スペクトル図である。
【図６】２つのＡ−Ｄ変換器間において発生する振幅位相誤差による不要波成分と入力信号の波形図である。
【図７】従来のＡ−Ｄ変換器並列処理回路の一例を示したブロック図である。
【符号の説明】
【００５５】
１  第１のＡ−Ｄ変換器
２  第２のＡ−Ｄ変換器
３  振幅調整器
４  クロック信号変換回路
５  タイミング調整器
６  ディジタル信号処理部
７  帯域通過フィルタ
８  第１の零補間器
９  第２の零補間器
１０  直交分配器
１１  Ｎタップ遅延器
１２  ヒルベルト変換器
１３  タイミング調整器
１４  Ｎタップ遅延器
１５  振幅位相補正器
１６，１７  乗算器
１８  補正係数発生器
１９  加算器
２０  信号合成器
２１  加算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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