(57)【要約】【課題】メモリ回路と論理回路とを同一基板上に設けた半導体装置において、実装率を低下させることなく、チャージアップ対策を行うことのできる技術を提供する。【解決手段】論理部にゲートアレイセルとクランプダイオードＤｎとを形成し、クランプダイオードＤｎのｎ+半導体領域１３ｎｄと論理部のｎチャネルＭＩＳＦＥＴのゲート電極１０Ｂの全てまたは一部とをビット線ＢＬと同一層の導体膜ＢＬＤにより接続する。この接続により、論理部のｎチャネルＭＩＳＦＥＴのチャージアップによるゲート絶縁膜８の破壊を防ぐことができ、さらに後の工程において形成される上層の配線のチャネルを全てセル内またはセル間の配線に用いることができる。【選択図】図９
2005259842.tif 000002
【特許請求の範囲】
【請求項１】
基板の主面の第１領域に、複数のメモリセル選択用ＭＩＳＦＥＴと、各々の前記メモリセル選択用ＭＩＳＦＥＴのソース・ドレインの一方に接続されるビット線と、各々の前記メモリセル選択用ＭＩＳＦＥＴのソース・ドレインの他方に接続される容量素子とが形成され、前記基板の主面の第２領域に、複数のゲートアレイセルが形成され、前記基板の主面の前記第２領域に隣接する第３領域に、第１導電型の第１半導体領域を下部とし、前記第１導電型とは異なる第２導電型の第２半導体領域を上部とする複数のクランプダイオードが形成された半導体装置であって、
前記ゲートアレイセルのゲートと前記クランプダイオードの前記第２半導体領域とが前記ビット線と同一層の導体膜を介して電気的に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記ビット線よりも上層の配線を用いて前記第２領域に論理回路を形成することを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、全ての前記ゲートアレイセルの各々のゲートは、前記ビット線と同一層の導体膜を介して互いに異なる前記クランプダイオードの前記第２半導体領域に電気的に接続されていることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、一部の前記ゲートアレイセルの各々のゲートは、前記ビット線と同一層の導体膜を介して互いに異なる前記クランプダイオードの前記第２半導体領域に電気的に接続されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、他の一部または全ての前記ゲートアレイセルの各々のゲートは、前記ビット線よりも上層の配線を介して互いに異なる前記クランプダイオードの前記第２半導体領域に電気的に接続されていることを特徴とする半導体装置。
【請求項６】
請求項４記載の半導体装置において、他の一部または全ての前記ゲートアレイセルの各々のゲートは、前記ビット線よりも上層の配線を介して互いに異なる出力拡散層に接続されていることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、前記ビット線および前記ビット線と同一層の導体膜は、タングステンを主成分とする導体膜であることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、前記ゲートアレイセルは、ｎチャネルＭＩＳＦＥＴまたはｐチャネルＭＩＳＦＥＴからなることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置において、前記第１半導体領域と前記第２領域に形成されるウェルとは同一層であることを特徴とする半導体装置。
【請求項１０】
以下の工程を有する半導体装置の製造方法；
（ａ）基板の主面の第１領域に、複数のメモリセル選択用ＭＩＳＦＥＴを形成し、前記基板の主面の第２領域に、複数のゲートアレイセルを形成し、前記基板の主面の前記第２領域に隣接する第３領域に、第１導電型の第１半導体領域を下部とし、前記第１導電型とは異なる第２導電型の第２半導体領域を上部とする複数のクランプダイオードとを形成する工程、
（ｂ）各々の前記メモリセル選択用ＭＩＳＦＥＴのソース・ドレインの一方に接続するビット線を形成し、前記ビット線と同一層の導体膜を用いて前記ゲートアレイセルのゲートと前記クランプダイオードの前記第２半導体領域とを電気的に接続する工程、
（ｃ）各々の前記メモリセル選択用ＭＩＳＦＥＴのソース・ドレインの他方に接続する容量素子を形成する工程。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、さらに以下の工程を含む；
（ｄ）前記（ｃ）工程の後、前記ビット線よりも上層の配線を用いて前記第２領域に論理回路を形成する工程。
【請求項１２】
請求項１０記載の半導体装置の製造方法において、前記ビット線と同一層の導体膜を用いて全ての前記ゲートアレイセルの各々のゲートを互いに異なる前記クランプダイオードの前記第２半導体領域に電気的に接続することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１０記載の半導体装置の製造方法において、前記ビット線と同一層の導体膜を用いて一部の前記ゲートアレイセルの各々のゲートを互いに異なる前記クランプダイオードの前記第２半導体領域に電気的に接続することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、前記ビット線よりも上層の配線を用いて他の一部または全ての前記ゲートアレイセルの各々のゲートを互いに異なる前記クランプダイオードの前記第２半導体領域に電気的に接続することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１３記載の半導体装置の製造方法において、前記ビット線よりも上層の配線を用いて他の一部または全ての前記ゲートアレイセルの各々のゲートを互いに異なる出力拡散層に電気的に接続することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１０記載の半導体装置の製造方法において、前記ビット線および前記ビット線と同一層の導体膜は、タングステンを主成分とする導体膜であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、メモリ回路と論理回路とが同一基板上に設けられたロジック（Logic：論理回路）混載形メモリを有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
近年、半導体装置の製造過程では、例えばエッチング工程、イオン注入工程、アッシング工程、プラズマＣＶＤ（Chemical Vapor Deposition）工程などのプラズマプロセスにおいてチャージアップ現象に起因する不良が問題となっている。このチャージアップは、プラズマの不均一が主要な原因であると考えられている。すなわち、半導体ウエハ面内のプラズマ電位に分布があると、プラズマから半導体ウエハに流入する電子電流とイオン電流の平衡状態が局所的に崩れ、上部電極（例えばＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のゲート電極にあたる）に電荷が蓄積されることによりチャージアップが発生する。例えばＭＩＳＦＥＴの場合、ゲート電極が信号出力部などの拡散層に接続されていなければ、チャージアップ電荷が拡散層へ逃げることができず、ゲート絶縁膜にダメージを与えることになる。
【０００３】
本発明者らは、ＤＲＡＭ（Dynamic Random Access Memory）とゲートアレイにより形成される論理回路とを同一の半導体基板上に設けるロジック混載形メモリの開発を進めている。しかし０.１２μｍプロセス世代になると、ゲートアレイの各ベーシックセル（以下、ゲートアレイセルまたは単にセルと記す）のゲート絶縁膜は約２ｎｍ程度の薄さとなる。そのため、同じチャージアップ電荷であっても、膜厚が薄いとゲート絶縁膜には高電界が印加されることになり、ゲート絶縁膜の破壊およびＭＩＳＦＥＴの特性劣化などが起こりやすくなる。この結果、０.２５μｍプロセス世代では数千まで許されていたアンテナ比を、０.１２μｍプロセス世代では数百程度に抑えなければならない(ここでアンテナ比とは、ゲート絶縁膜と、これに接続するゲート電極との面積比のことを表す)。アンテナ比が数百程度になると、アンテナ比制約エラーとなるゲート配線箇所の割合が非常に多くなることが想定される。
【０００４】
例えば特開２０００−４０８２０号公報（特許文献１）には、前段内部回路から延びる配線パターンを、これよりも上層に形成された別のパターンを介して、保護対象膜に接続することにより、アンテナ比が小さくなり、保護対象膜に繋がる配線パターンを形成する際のプラズマ電荷による保護対象膜の劣化または破壊を抑制する手段が開示されている。
【０００５】
また、アンテナルール対策用保護ダイオードセルを除く他のライブラリセルの配置後、余裕のある空きスペース内に保護ダイオードセルを適宜配置する方法が特開２０００−１０６４１９号公報（特許文献２）に記載されている。また、ゲートアレイのウェル領域にゲート接続配線の電荷蓄積を防ぐためゲート接続配線に接続されるウェル領域と反対導電型の電荷蓄積対策用拡散領域を設ける方法が特開２００１−７２８８号公報（特許文献３）に記載されている。
【特許文献１】特開２０００−４０８２０号公報
【特許文献２】特開２０００−１０６４１９号公報
【特許文献３】特開２００１−７２８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前記特許文献１に記載された方法では、アンテナ比制約エラー箇所の配線を上層に持ち上げる必要があるため、配線やスルーホールの増加を招いて、配線効率が悪化するという課題がある。アンテナ比制約が厳しくなると、アンテナ比制約エラーの起こる頻度が増加することが想定され、上層配線の密度が高い場合は、この方法によって全てのエラー箇所を確実に対策できない可能性がある。対策は可能であったとしても人手による修正が必要となるなど、対策にかかる工数の増加は避けられない。
【０００７】
前記特許文献２に記載された方法では、半導体装置全体の配置配線設計後の検証結果に応じて、クランプ（保護）ダイオードセルの配置が必要となり、その数が多くなった場合にはゲートアレイ全体の再配置が必要となる可能性がある。また、前記特許文献２、３に記載された方法では、クランプダイオードとゲート電極とを接続するための配線が必要となるが、この接続のための面積が増大して、実装率の低下、つまりは半導体装置のチップ面積の増加を招いてしまう。
【０００８】
本発明者らが検討したロジック混載形メモリでは、ＤＲＡＭにビット線を設けている。このビット線と同一層の導体膜は、ゲートアレイ部においてゲートアレイのローカルインターコネクト層相当の層として使用することができ、この導体膜によってクランプダイオードとゲート電極とを接続することが可能である。しかしビット線と同一層の導体膜はマスターストック（拡散工程後の半導体ウエハの作り置き）の前の拡散工程において形成されるため、半導体装置全体の配線設計後に検出されたアンテナ比制約エラーの修正を、ビット線と同一層の導体膜の形成にフィードバックすることはできない。このことから、例えば前記特許文献３に記載されたように、ゲート電極とクランプダイオードとの接続による対策を行う場合は、第１層以上の配線を用いた接続とならざるを得ない。
【０００９】
本発明の目的は、メモリ回路と論理回路とを同一基板上に設けた半導体装置において、半導体装置の配線面積の増加を抑えて、かつ多大な設計工数をかけることなく、チャージアップ対策を行うことのできる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明は、メモリ部と論理部とを同一基板上に設けた半導体装置において、論理部にゲートアレイセルとクランプダイオードとを形成し、ビット線と同一層の導体膜を用いてゲートアレイセルのゲート電極の全てまたは一部をクランプダイオードに接続し、ビット線よりも上層の配線のチャネルをセル内またはセル間の配線に用いる。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１４】
論理部のゲートアレイセルのゲート電極とクランプダイオードとをビット線と同一層の導体膜を用いて接続し、第１層の配線チャネルをセル内またはセル間の配線に用いることにより、上層配線の面積の増大による実装率の低下を起こさせることなく、チャージアップ対策を行うことができる。また、セルの再配置または再配線を行う必要が無くなるため、設計工数を削減することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
本実施の形態によるロジック混載形メモリの製造方法を図１〜図２２を用いて工程順に説明する。ここでは、ロジック混載形メモリを構成するメモリ部、論理部およびクランプダイオード部について説明し、メモリ部はＤＲＡＭ、論理部はゲートアレイにより形成される。
【００１７】
図１は、ロジック混載形メモリを示す半導体基板の要部断面図である。まず、例えばｐ型のシリコン単結晶からなる半導体基板（以下、基板と記す）１の主面に素子分離溝２を形成する。素子分離溝２は、素子分離領域の基板１をエッチングして深さ３５０μｍ程度の溝を形成し、続いて基板１上にＣＶＤ法でシリコン酸化膜３を堆積した後、溝の外部のシリコン酸化膜３をＣＭＰ（Chemical Mechanical Polishing）法で除去することによって形成する。
【００１８】
図２は、続く製造工程における図１と同じ箇所の要部断面図である。基板１の一部にｐ型不純物、例えばボロンをイオン注入し、他の一部にｎ型不純物、例えばリンをイオン注入してｐウェル４およびｎウェル５，６をそれぞれ形成する。
【００１９】
次に、メモリ部にメモリセル選択用ＭＩＳＦＥＴを形成し、論理部にゲートアレイを形成する。ゲートアレイの基本論理セルはｎチャネルＭＩＳＦＥＴまたはｐチャネルＭＩＳＦＥＴである。これらＭＩＳＦＥＴは、例えば以下のように形成することができる。なお、論理部を示す基板の要部断面図ではｎチャネルＭＩＳＦＥＴを図示し、ｐチャネルＭＩＳＦＥＴの図示は省略する。
【００２０】
図３は、続く製造工程における図１と同じ箇所の要部断面図である。基板１を熱処理することによりｐウェル４およびｎウェル５のそれぞれの表面にゲート絶縁膜８を形成する。
【００２１】
図４は、続く製造工程における図１と同じ箇所の要部断面図である。ゲート絶縁膜８の上層にゲート電極用の導体膜を形成し、続いてその上層にＣＶＤ法でシリコン窒化膜９を堆積した後、レジストパターンをマスクとしたドライエッチングによりシリコン窒化膜９とゲート電極用の導体膜とをパターニングすることによって、メモリ部にゲート電極１０Ａ（ワード線ＷＬ）を形成し、論理部にゲート電極１０Ｂを形成する。ゲート電極用の導体膜は、例えばシリコン多結晶膜、タングステン窒化膜およびタングステン膜を順次堆積した積層膜などによって構成する。シリコン多結晶膜、タングステン窒化膜およびタングステン膜の厚さは、例えばそれぞれ１００ｎｍ、５ｎｍおよび５０ｎｍ程度である。次いで、フッ酸などのエッチング液を使って、基板１の表面に残ったドライエッチング残渣やレジスト残渣などを除去する。
【００２２】
図５は、続く製造工程における図１と同じ箇所の要部断面図、図６は、続く製造工程におけるロジック混載形メモリの論理部の要部平面図である。ｐウェル４にｎ型不純物、例えばヒ素をイオン注入してｎ-半導体領域１１を形成し、ｎウェル５にｐ型不純物、例えばボロンをイオン注入してｐ-半導体領域（図示は省略）を形成した後、基板１上にＣＶＤ法でシリコン窒化膜１２を堆積する。
【００２３】
次に、論理部のシリコン窒化膜１２を異方的にエッチングしてゲート電極１０Ｂの側壁にスペーサ１２ａを形成した後、論理部およびクランプダイオード部のｐウェル４にｎ型不純物、例えばヒ素をイオン注入してｎ+半導体領域１３ｎ，１３ｎｄを形成し、論理部およびクランプダイオード部のｎウェル５にｐ型不純物、例えばボロンをイオン注入してｐ+半導体領域１３ｐ，１３ｐｄを形成する。論理部のｎ-半導体領域１１およびｎ+半導体領域１３ｎはｎチャネルＭＩＳＦＥＴ（図６のｎＭＯＳ）のソース・ドレインを構成し、クランプダイオード部のｎ+半導体領域１３ｎｄはｐウェル４とクランプダイオードＤｎを構成する。同様に、論理部のｐ-半導体領域およびｐ+半導体領域１３ｐはｐチャネルＭＩＳＦＥＴ（図６のｐＭＯＳ）のソース・ドレインを構成し、クランプダイオード部のｐ+半導体領域１３ｐｄはｎウェル５とクランプダイオードＤｐを構成する。
【００２４】
次に、基板１上に絶縁膜１５を形成する。この絶縁膜１５は、例えば以下のように形成することができる。まずスピン塗布法でＳＯＧ（Spin On Glass）膜を基板１上に堆積した後、熱処理を施してＳＯＧ膜を焼き締める。続いてＳＯＧ膜上にシリコン酸化膜を堆積した後、このシリコン酸化膜をＣＭＰ法で研磨してその表面を平坦化する。シリコン酸化膜は、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）とオゾンとをソースガスに用いたプラズマＣＶＤ法によって堆積することができる。
【００２５】
図７は、続く製造工程における図１と同じ箇所の要部断面図である。レジストパターンをマスクとしたドライエッチングにより、メモリ部のメモリセル選択用ＭＩＳＦＥＴのソース・ドレイン上方の絶縁膜１５およびシリコン窒化膜１２にコンタクトホール１６，１７を形成する。続いてコンタクトホール１６，１７の内部を含む絶縁膜１５の上層にＣＶＤ法でｎ型の導電性を示すシリコン多結晶膜を堆積した後、メモリ部に形成されたコンタクトホール１６，１７の外部のシリコン多結晶膜をＣＭＰ法で除去することにより、コンタクトホール１６，１７の内部にシリコン多結晶膜からなるプラグ２２を形成する。
【００２６】
図８は、続く製造工程における図１と同じ箇所の要部断面図である。基板１上にＣＶＤ法でシリコン酸化膜２８を堆積した後、メモリ部のコンタクトホール１６の上方に位置するシリコン酸化膜２８をエッチングしてスルーホール２９を形成する。また、論理部のゲート電極１０Ｂ、ｎ+半導体領域１３、ｐ+半導体領域およびクランプダイオード部のｎ+半導体領域１３ｎｄのそれぞれの上方に位置するシリコン酸化膜２８および絶縁膜１５をエッチングしてコンタクトホール３１，３２を形成する。
【００２７】
次に、スルーホール２９およびコンタクトホール３１，３２の内部を含む基板１上に高指向性スパッタリング法でチタン膜を堆積した後、基板１上にスパッタリング法でチタン窒化膜を堆積し、続いてＣＶＤ法でチタン窒化膜およびタングステン膜を順次堆積する。次いでスルーホール２９の外部およびコンタクトホール３１，３２の外部のタングステン膜、チタン窒化膜およびチタン膜をＣＭＰ法で除去することにより、スルーホール２９の内部およびコンタクトホール３１，３２の内部にプラグ３３を形成する。
【００２８】
図９は、続く製造工程における図１と同じ箇所の要部断面図、図１０は、続く製造工程における図６と同じ箇所の要部平面図である。この後、メモリ部のスルーホール２９の上方にビット線ＢＬを形成する。ビット線ＢＬは、基板１上にスパッタリング法でタングステンを主成分とする導体膜を堆積した後、レジストパターンをマスクとしたドライエッチングで導体膜をパターニングすることによって形成する。
【００２９】
ここで、論理部およびクランプダイオード部のコンタクトホール３１，３２の上方にもビット線ＢＬと同一層の導体膜ＢＬＤを形成し、クランプダイオードＤｎのｎ+半導体領域１３ｎｄと論理部のｎチャネルＭＩＳＦＥＴのゲート電極１０Ｂ、およびクランプダイオードＤｐのｐ+半導体領域１３ｐｄと論理部のｐチャネルＭＩＳＦＥＴのゲート電極１０Ｂとを導体膜ＢＬＤにより接続する（以下、クランプＢＬ接続と記す）。このクランプＢＬ接続により、論理部のｎチャネルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴのチャージアップによるゲート絶縁膜８の破壊を防ぐことができる。さらに、後の工程において形成される上層の配線をクランプ接続に用いる必要がないので、この上層の配線のチャネルを全てセル内またはセル間の配線に用いることができる。その結果、チップ全体の実装率を向上させることができる。これに伴いチップの性能を上げることも可能となる。
【００３０】
クランプＢＬ接続には、全てのゲートアレイセルのゲート電極１０Ｂをビット線ＢＬと同一層の導体膜ＢＬＤによりクランプダイオードＤｎ，Ｄｐに接続する方式と、一部のゲートアレイセルのゲート電極１０Ｂをビット線ＢＬと同一層の導体膜ＢＬＤによりクランプダイオードＤｎ，Ｄｐに接続する方式とがある。前者の方式では、全てのゲートアレイセルのゲート電極１０ＢがクランプダイオードＤｎ，Ｄｐに繋がっているため、全てのゲートアレイセルのゲート電極１０Ｂにおいて、チャージアップの考慮をする必要がなくなる。そのため、チップ全体の配線設計後にチャージアップ対策をする必要が無くなり、設計工数の削減が可能となる。また、上層の配線については、全てのチャネルをセル内またはセル間の配線として用いることができる。後者の方式では、アンテナ比制約エラーが起こる可能性の高いゲートアレイセルのゲート電極１０ＢをクランプＢＬ接続とし、少しでも性能を重視したい、かつアンテナ比制約エラーがあまり起こらないと想定できるゲートアレイセルのゲート電極１０Ｂを上層の第１層配線での選択的なクランプ接続または上層の配線を経由する出力拡散層への接続とする。
【００３１】
図１０では、一番右側に、ゲート電極１０ＢがクランプダイオードＤｎ，Ｄｐへ接続されないゲートアレイセルが配置されており、このゲートアレイセルがアンテナ比制約エラーとなった場合は、例えば第１層配線Ｍ１により選択的にクランプダイオードを接続することにより対策することができる。すなわち、エラー箇所のみゲートとクランプダイオードとを接続する。この場合、部分的な追加以外には再配線を必要としないが、接続に使用する第１層の配線チャネルは、全て使用せずにあけておく必要がある。その他、例えば第１層配線Ｍ１より上層の配線を経由する出力拡散層への接続という対策方法が考えられる。この場合、第１層の配線チャネルへの制約はないが、上層配線の再配線が必要となり、また配線密度によっては対策が非常に困難となる場合がある。
【００３２】
クランプＢＬ接続では、アンテナ比制約エラーとなるゲートアレイセルのみにクランプダイオードＤｎ，Ｄｐを接続するのではなく、最初から決められたゲート電極１０Ｂは全てクランプダイオードＤｎ，Ｄｐに接続されることになる。そのため、全てのゲート電極１０ＢにクランプダイオードＤｎ，Ｄｐの容量が付加し、その分ゲート電極１０Ｂの容量が増加して、チップの性能は低下することになる。しかし、チップ全体として実装率を上げることが可能となり、セル間またはブロック間の平均配線長を短くすることができるので、クランプダイオードＤｎ，Ｄｐの大きさを最小限に抑え、ゲート絶縁膜８およびゲート電極１０Ｂへの寄生容量の総和に比べて、クランプダイオードＤｎ，Ｄｐの容量を十分に小さくすることにより、性能の低下を抑えることができる。また、ビット線ＢＬと同一層の導体膜ＢＬＤにより最初から選択範囲のゲート電極１０ＢをクランプダイオードＤｎ，Ｄｐに接続することで、配線設計段階でのチャージアップの考慮が必要なくなり、設計工数の削減にも繋がる。
【００３３】
図１１は、続く製造工程における図１と同じ箇所の要部断面図である。基板１上にＣＶＤ法でシリコン酸化膜３５を堆積した後、レジストパターンをマスクとしたドライエッチングによりシリコン酸化膜３５とその下層のシリコン酸化膜２８とをパターニングすることによって、メモリ部のコンタクトホール１７の上方にスルーホール３６を形成する。次いで、スルーホール３６の内部を含むシリコン酸化膜３５の上層にＣＶＤ法でｎ型の導電性を示すシリコン多結晶膜を堆積した後、スルーホール３６の外部のシリコン多結晶膜をＣＭＰ法で除去することにより、スルーホール３６の内部にプラグ３８を形成する。
【００３４】
図１２は、続く製造工程における図１と同じ箇所の要部断面図である。基板１上にＣＶＤ法でシリコン窒化膜３９を堆積し、続いてシリコン窒化膜３９の上層にＣＶＤ法でシリコン酸化膜４０を堆積した後、レジストパターンをマスクとしてシリコン酸化膜４０とその下層のシリコン窒化膜３９とをエッチングすることにより、メモリ部のスルーホール３６の上方に凹溝４１を形成する。なお、シリコン酸化膜４０をエッチングする際は、その下層のシリコン窒化膜３９をエッチングストッパ層として使用し、下層のシリコン酸化膜３５が深く削れないようにする。
【００３５】
次に、凹溝４１の内部に下部電極４３を形成する。まず、凹溝４１の内部を含むシリコン酸化膜４０の上層にｎ型の導電性を示すシリコン多結晶膜をＣＶＤ法で堆積した後、凹溝４１の外部のシリコン多結晶膜をエッチングで除去することにより、凹溝４１の内壁に沿って下部電極４３を形成する。なお、下部電極４３は、シリコン多結晶以外の導電材料、例えばタングステン、ルテニウムなどの高融点金属や、ルテニウム酸化、イリジウム酸化などの導電性金属酸化物を用いて形成しもよい。また、下部電極４３の表面を粗面化することによって、その表面積をさらに大きくしてもよい。
【００３６】
図１３は、続く製造工程における図１と同じ箇所の要部断面図である。下部電極４３の上層に容量絶縁膜４４および上部電極４５を形成することによって、メモリ部に情報蓄積用容量素子Ｃｓを形成する。まず、下部電極４３の上層に薄いタンタル酸化膜をＣＶＤ法で堆積し、続いて８００℃程度の熱処理を施した後、タンタル酸化膜の上層に、例えばＣＶＤ法とスパッタリング法とを併用してチタン窒化膜を堆積した後、レジストパターンをマスクとしたドライエッチングによりチタン窒化膜およびタングステン酸化膜をパターニングする。なお、容量絶縁膜４４は、例えばＢＳＴ、チタン酸バリウム、チタン酸鉛、ＰＺＴ、ＰＬＴ、ＰＬＺＴなどの金属酸化物からなる高誘電体材料で構成することもできる。また、上部電極４５は、窒化チタン以外の導電材料、例えばタングステンなどを用いて形成することもできる。さらに情報蓄積用容量素子Ｃｓおよび容量素子Ｃｎを上記した以外の形状、例えばフィン形状などにすることもできる。
【００３７】
次に、基板１上にＣＶＤ法でシリコン酸化膜４７を堆積する。ここでＭＩＳＦＥＴおよび情報蓄積用容量素子Ｃｓが形成された基板１は次の配線工程への着工指示があるまで、ストックされる。論理部における配線工程では、適当なゲートアレイセルを選択して配線を形成することにより、所望する論理回路が形成される。
【００３８】
図１４は、続く製造工程における図１と同じ箇所の要部断面図である。レジストパターンをマスクとしてシリコン酸化膜４７，４０、シリコン窒化膜３９およびシリコン酸化膜３５をドライエッチングすることにより、論理部のビット線ＢＬと同一層の導体膜ＢＬＤの上方にスルーホール４８を形成する。
【００３９】
次に、基板１上にＣＶＤ法でチタン窒化膜とタングステン膜とを堆積した後、スルーホール４８の外部のこれらの膜をエッチングまたはＣＭＰ法で除去することによって、スルーホール４８の内部にプラグ５０を形成する。
【００４０】
図１５は、続く製造工程における図１と同じ箇所の要部断面図、図１６は、続く製造工程における図６と同じ箇所の要部平面図、図１７は、図１６に示すレイアウトの回路図である。また、図１８（ａ）は、それぞれ続く製造工程におけるインバータセルの要部平面図、（ｂ）は同図（ａ）のＡ−Ｂ線における要部断面図および（ｃ）は同図（ａ）のＣ−Ｄ線における要部断面図である。基板１上にスパッタリング法でチタン膜、アルミニウム合金膜、チタン膜およびチタン窒化膜を順次堆積した後、レジストパターンをマスクとしたドライエッチングによりこれらの膜をパターニングすることによって、アルミニウム合金膜を主体とする第１層配線Ｍ１を形成する。
【００４１】
例えば図１６に示す第１領域Ｃ１、第２領域Ｃ２および第３領域Ｃ３のどのゲート電極１０Ｂがアンテナ比制約エラーとなるかわからないが、それぞれビット線ＢＬと同一層の導体膜ＢＬＤを用いてクランプダイオードＤｎ，Ｄｐに接続されている。従って、第１層配線Ｍ１は、セル内またはセル間の配線として全て用いることができる。また、図１６に示す第４領域Ｃ４のゲート電極１０Ｂは、クランプダイオードＤｎ，Ｄｐは接続されていない。この領域はアンテナ比制約エラーが起こらないと想定された場合の例であり、最初からクランプダイオードを接続することを想定していない。しかし、第４領域Ｃ４のゲートアレイセルがアンテナ比制約エラーとなった場合は、例えば第１層配線Ｍ１により選択的にクランプダイオードを接続することにより対策されるため、この領域には、第１層配線Ｍ１を形成することができない。
【００４２】
第１層配線Ｍ１を用いて上記第１領域Ｃ１、第２領域Ｃ２および第３領域Ｃ３のゲート電極１０ＢをクランプダイオードＤｎ，Ｄｐに接続する場合は、どのゲート電極１０Ｂも接続される可能性があるため、その接続に用いられる第１層配線Ｍ１のチャネルをセル内またはセル間の配線に用いることができない。このため、Ｍ１配線チャネルが足らなくなり、クランプＢＬ接続ならば必要のない第３層配線がセル間の配線に必要となる。また、クランプダイオードＤｎ，Ｄｐを用いずに上層の配線を経由して出力拡散層に接続する場合には、さらに余計に上層の配線が必要となり、配線長の増加および実装率の低下を招いてしまう、または最初の配線設計で上層の使用配線密度が高い場合には、対策が不可能となってしまう可能性がある。これに対し、本実施の形態であるビット線ＢＬと同一層の導体膜ＢＬＤを用いて第１領域Ｃ１、第２領域Ｃ２および第３領域Ｃ３のゲート電極１０ＢをクランプダイオードＤｎ，Ｄｐに接続するレイアウトでは、第１層配線Ｍ１をセル内またはセル間の配線として全て用いることができるので、実装率を向上させることができる。
【００４３】
図１９は、続く製造工程における図１と同じ箇所の要部断面図、図２０は、続く製造工程における図６と同じ箇所の要部平面図、図２１は、図２０に示すレイアウトの回路図である。基板１上に層間絶縁膜５１を形成した後、層間絶縁膜５１にスルーホールを形成する。続いてプラグ５０と同様に、スルーホールの内部にプラグ５２を形成し、さらに前記第１層配線Ｍ１と同様に、第２層配線（図２０中、網掛けのハッチングで示す）Ｍ２を形成する。
【００４４】
第１層配線Ｍ１を用いて上記第１領域Ｃ１、第２領域Ｃ２および第３領域Ｃ３のゲート電極１０ＢをクランプダイオードＤｎ，Ｄｐに接続し、チャージアップの対策をする場合は、ダイオードの数を最小限に抑えることができるが、その接続に用いられる第１層配線Ｍ１のチャネルをセル内またはセル間の配線に用いることができないため、第１層配線Ｍ１、第２層配線Ｍ２だけでは足りず、セル間の配線に第３層配線までが使用される。しかし、本実施の形態では、前述したように、第１領域Ｃ１、第２領域Ｃ２および第３領域Ｃ３のゲート電極１０Ｂはビット線ＢＬと同一層の導体膜ＢＬＤによりクランプダイオードＤｎ，Ｄｐに接続されており、第１層配線Ｍ１のチャネルを、セル内またはセル間の配線として全て用いることができるので、セル間の接続に第３層配線を使わなくてもよい。例えば、図２１のＬ１のように、必要の無いゲート電極配線にもクランプダイオードＤｎ，Ｄｐが接続されるが、第１層配線Ｍ１および第２層配線Ｍ２のみを用いたセル間の接続が可能となる。
【００４５】
図２２は、続く製造工程における図１と同じ箇所の要部断面図である。第２層配線Ｍ２の上層に層間絶縁膜（図は省略）を介して第３層配線Ｍ３、第４層配線Ｍ４および第５層配線Ｍ５が形成される。さらにその上層に耐水性が高い緻密なパッシベーション膜、例えばプラズマＣＶＤ法で堆積されたシリコン酸化膜とシリコン窒化膜との積層膜が形成されるが、それらの図示は省略する。
【００４６】
このように、本実施の形態によれば、ゲートアレイセルのゲート電極１０Ｂをビット線ＢＬと同一層の導体膜ＢＬＤによりクランプダイオードＤｎ，Ｄｐに接続しており、チャージアップによるゲートアレイセルの破壊および特性の劣化を防ぐことができる。さらに、第１層配線Ｍ１のチャネルを全て、セル内またはセル間の配線に用いることができるので、ゲートアレイセルのゲート電極１０ＢとクランプダイオードＤｎ，Ｄｐとを第１層配線Ｍ１で接続する場合よりも、実装率を向上させることができる。
【００４７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００４８】
本発明は、ゲートアレイ方式のロジック混載形メモリを有する半導体装置に適用することができる。
【図面の簡単な説明】
【００４９】
【図１】本発明の一実施の形態であるロジック混載形メモリの製造工程を示す半導体基板の要部断面図である。
【図２】図１に続くロジック混載形メモリの製造工程中の図１と同じ箇所の要部断面図である。
【図３】図２に続くロジック混載形メモリの製造工程中の図１と同じ箇所の要部断面図である。
【図４】図３に続くロジック混載形メモリの製造工程中の図１と同じ箇所の要部断面図である。
【図５】図４に続くロジック混載形メモリの製造工程中の図１と同じ箇所の要部断面図である。
【図６】図４に続くロジック混載形メモリの製造工程を示す論理部の要部平面図である。
【図７】図５、図６に続くロジック混載形メモリの製造工程中の図１と同じ箇所の要部断面図である。
【図８】図７に続くロジック混載形メモリの製造工程中の図１と同じ箇所の要部断面図である。
【図９】図８に続くロジック混載形メモリの製造工程中の図１と同じ箇所の要部断面図である。
【図１０】図８に続くロジック混載形メモリの製造工程中の図６と同じ箇所の要部平面図である。
【図１１】図９、図１０に続くロジック混載形メモリの製造工程中の図１と同じ箇所の要部断面図である。
【図１２】図１１に続くロジック混載形メモリの製造工程中の図１と同じ箇所の要部断面図である。
【図１３】図１２に続くロジック混載形メモリの製造工程中の図１と同じ箇所の要部断面図である。
【図１４】図１３に続くロジック混載形メモリの製造工程中の図１と同じ箇所の要部断面図である。
【図１５】図１４に続くロジック混載形メモリの製造工程中の図１と同じ箇所の要部断面図である。
【図１６】図１４に続くロジック混載形メモリの製造工程中の図６と同じ箇所の要部平面図である。
【図１７】図１４に続くロジック混載形メモリの回路図である。
【図１８】（ａ）は図１４に続くロジック混載形メモリのインバータセルの要部平面図、（ｂ）は同図（ａ）のＡ−Ｂ線における要部断面図、（ｃ）は同図（ａ）のＣ−Ｄ線における要部断面図である。
【図１９】図１５〜図１８に続くロジック混載形メモリの製造工程中の図１と同じ箇所の要部断面図である。
【図２０】図１５〜図１８に続くロジック混載形メモリの製造工程中の図６と同じ箇所の要部平面図である。
【図２１】図１５〜図１８に続くロジック混載形メモリの図１７と同じ箇所の回路図である。
【図２２】図１９〜図２１に続くロジック混載形メモリの製造工程中の図１と同じ箇所の要部断面図である。
【符号の説明】
【００５０】
１  半導体基板
２  素子分離溝
３  シリコン酸化膜
４  ｐウェル
５  ｎウェル
６  ｎウェル
８  ゲート絶縁膜
９  シリコン窒化膜
１０Ａ  ゲート電極
１０Ｂ  ゲート電極
１１  ｎ-半導体領域
１２  シリコン窒化膜
１２ａ  スペーサ
１３ｎ  ｎ+半導体領域
１３ｎｄ  ｎ+半導体領域
１３ｐ  ｐ+半導体領域
１３ｐｄ  ｐ+半導体領域
１５  絶縁膜
１６  コンタクトホール
１７  コンタクトホール
２２  プラグ
２８  シリコン酸化膜
２９  スルーホール
３１  コンタクトホール
３２  コンタクトホール
３３  プラグ
３５  シリコン酸化膜
３６  スルーホール
３８  プラグ
３９  シリコン窒化膜
４０  シリコン酸化膜
４１  凹溝
４３  下部電極
４４  容量絶縁膜
４５  上部電極
４７  シリコン酸化膜
４８  スルーホール
５０  プラグ
５１  層間絶縁膜
５２  プラグ
ＢＬ  ビット線
ＢＬＤ  導体膜
Ｃ１  第１領域
Ｃ２  第２領域
Ｃ３  第３領域
Ｃ４  第４領域
Ｃｓ  情報蓄積用容量素子
Ｄｎ  クランプダイオード
Ｄｐ  クランプダイオード
Ｍ１  第１層配線
Ｍ２  第２層配線
Ｍ３  第３層配線
Ｍ４  第４層配線
Ｍ５  第５層配線
【図１】
2005259842.tif 000003
【図２】
2005259842.tif 000004
【図３】
2005259842.tif 000005
【図４】
2005259842.tif 000006
【図５】
2005259842.tif 000007
【図６】
2005259842.tif 000008
【図７】
2005259842.tif 000009
【図８】
2005259842.tif 000010
【図９】
2005259842.tif 000011
【図１０】
2005259842.tif 000012
【図１１】
2005259842.tif 000013
【図１２】
2005259842.tif 000014
【図１３】
2005259842.tif 000015
【図１４】
2005259842.tif 000016
【図１５】
2005259842.tif 000017
【図１６】
2005259842.tif 000018
【図１７】
2005259842.tif 000019
【図１８】
2005259842.tif 000020
【図１９】
2005259842.tif 000021
【図２０】
2005259842.tif 000022
【図２１】
2005259842.tif 000023
【図２２】
2005259842.tif 000024