(57)【要約】  【課題】従来の巡回型よりも増幅器の数とキャパシタ（容量）の数を減らし、さらにイメージセンサの画素部で発生するノイズをキャンセルする機能も備えることにより、面積と消費電力を減らしたイメージセンサ用Ａ/Ｄ変換アレイを提供する。  【解決手段】入力信号ＶinをＣ1に与えてホールドしたのち、リセットレベルをＶinに印加し、差信号を反転増幅器に接続されたＣ1とＣ2の比(Ｃ1/Ｃ2)により増幅する。次に、反転増幅器の出力をＣ1にホールドするとともに反転増幅器の出力を比較器によりＡ/Ｄ変換し、変換出力により制御信号を作成し、φM1，φ01，φP1で制御されるスイッチのいずれかをオンにする。ディジタル信号はアナログ信号に変換され、Ｃ1にホールドされている信号からアナログ信号を減算する。この信号を増幅し再度Ａ/Ｄ変換し、同様の動作を巡回的に繰り返す。これによりノイズキャンセルと、多ビットのＡ/Ｄ変換が行える。  【選択図】  図１０
2005136540.tif 000002
【特許請求の範囲】
【請求項１】
Ａ／Ｄ変換アレイにおいて、１サイクルあたりＮビットのＡ／Ｄ変換を行う回路要素と、該回路要素のディジタル出力を第１のスイッチング手段と第１のキャパシタによりＤ／Ａ変換する回路要素と、その変換結果のアナログ値をアナログ入力から減算及び増幅するために、前記第１のキャパシタとの比により利得を決定する第２のキャパシタを反転増幅器の入出力間に接続してなる増幅手段と、該増幅手段の出力を第２のスイッチング手段と前記第１のキャパシタによりサンプル＆ホールドする回路要素と、前記増幅手段の出力と入力信号との一方を選択するとともに選択された信号を前記第１のキャパシタを介して前記増幅手段の入力として与える第３のスイッチング手段とからなる単位回路をアレイ状に配置するとともに、前記第１乃至第３のスイッチング手段の制御手段をアレイの外部に設け、最初の段階で入力信号を前記増幅手段の入力として与え、次の段階で前記サンプル＆ホールド回路要素を経由した信号を前記増幅手段の入力に与えることにより、巡回型の多ビットのＡ／Ｄ変換を行うことを特徴とするＡ／Ｄ変換アレイ。
【請求項２】
前記増幅手段におけるＤ／Ａ変換に用いる第１のキャパシタを２個設け、これら複数のキャパシタをＤ／Ａ変換用とサンプルホールド用とに交互に用いることにより１サイクルあたりの変換速度を２倍にしたことを特徴とする請求項１記載のＡ／Ｄ変換アレイ。
【請求項３】
前記ＮビットのＡ／Ｄ変換を行う回路要素は入力であるアナログ信号を電圧レベルにより３つの領域に区分し、３つの領域に対し１，０，−１の値を割り振るものである請求項１記載のＡ／Ｄ変換アレイ。
【請求項４】
前記増幅手段における増幅器を差動入力、差動出力を有する差動増幅器により構成し、その周辺のキャパシタ及びスイッチング手段を含めて全差動回路構成とした請求項１記載のＡ／Ｄ変換アレイ。
【請求項５】
請求項１乃至４記載のＡ／Ｄ変換アレイをイメージセンサアレイのカラムに配置することにより、イメージセンサアレイの出力に対して並列にＡ／Ｄ変換を行うことを特徴とするイメージセンサ。
【請求項６】
前記イメージセンサアレイのカラムにノイズキャンセル回路を設け、該ノイズキャンセル回路は、第２の反転増幅器と、イメージセンサアレイの出力と前記第２の反転増幅器の入力との間に接続される第３のキャパシタと、前記第２の反転増幅器の入力と出力間に接続される第４のキャパシタと、それらの接続を切り替えるスイッチング手段とからなるものであり、前記巡回型Ａ／Ｄ変換アレイにおける反転増幅器を前記ノイズキャンセル回路の第２の反転増幅器と兼用し、前記第１のキャパシタを前記第３のキャパシタと兼用し、前記第２のキャパシタを前記第４のキャパシタと兼用してなる請求項５記載のイメージセンサ。
【請求項７】
ノイズキャンセル動作の際にのみ、イメージセンサアレイの出力と反転増幅器の入力との間に接続されるキャパシタとして、第５のキャパシタを設け、前記第２のキャパシタとの容量比により増幅機能を得ることを特徴とする請求項６記載のイメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサ特にCMOSイメージセンサのカラムにＡ/Ｄ変換器を集積化し、ディジタル出力とするとともに、高速度の信号読みだしを可能にする技術に関する。この技術は、イメージセンサからの信号を集中して短時間で読みだす機能を備えたイメージセンサや、高速撮像用のイメージセンサとして有用である。
【背景技術】
【０００２】
このようにCMOSイメージセンサのカラムにおいてＡ/Ｄ変換を行う従来技術としては、以下がある。
[１] 特許第２５３２３７４号明細書
[２] A. Simoni, A. Sartori, M. Gottaidi, A. Zorat, “ A digital vision sensor,”Sensors and Actuators, A46-47, pp. 439-443, 1995.
[３] T. Sugiki, S. Ohsawa, H. Miura, M. Sasaki, N. Nakamura, I. Inoue, M. Hoshino, Y. Tomizawa, T. Arakawa, "A 60mW 10b CMOS image sensor with column-to-column FPN reduction," Dig. Tech. Papers, Int. Solid-State Circuits Conf.,"pp.108-109,2000.
[４] B. Mansoorian, H.Y. Yee, S. Huang, E. Fossum," A 250mW 60frames/s 1280x 720 pixel 9b CMOS digital image sensor," Dig. Tech. Papers, Int. Solid-State Circuits Conf.,"pp.312-313,1999.
[５] S. Decker, R. D. McGrath, K. Bremer, C. G. Sodini,"A 256 x 256 CMOS imaging array with wide dynamic range pixels and column-parallel digital output, “ IEEE J. Solid-State Circuits, vol. 33, no. 12, Dec. 1998.
【０００３】
上記[１]は、ランプ信号発生器、比較器、レジスタを用いた８-bitの積分型Ａ/Ｄ変換器要素をカラムに集積化するものである。同様なものが[２]にも報告されている。また[３]は、同様に積分型Ａ/Ｄ変換器要素をカラムに集積化するものであるが、精度向上した比較器を用いて10ｂを実現している。これら積分型Ａ/Ｄ変換器は、変換時間が長く、特に分解能をあげようとすると指数関数的に変換時間が長くなるので、そのままではこれ以上の分解能の実現は困難である。しかし、線形性に優れる利点がある。
また、[４]は、キャパシタを用いた逐次比較型Ａ/Ｄ変換器をカラムに並べて動作させるもので、高速なＡ/Ｄ変換が可能であるため、高フレームレート、多画素数のイメージセンサに適している。しかし、これも実際の精度としては、８bit程度にとどまっている。また、[５]は２段の巡回型Ａ/Ｄ変換器要素をカラムに並べて動作させるもので、これも高速Ａ/Ｄ変換に適している。しかし２個のアンプを用いるため、回路規模が大きくなる。
【０００４】
なお、これら以外に、画素内にＡ/Ｄ変換要素をもつイメージセンサが幾つか報告されているが、本発明と直接関係しないため割愛する。
【特許文献１】特許第２５３２３７４号明細書
【非特許文献１】A. Simoni, A. Sartori, M. Gottaidi, A. Zorat, “ A digital vision sensor,”Sensors and Actuators, A46-47, pp. 439-443, 1995.
【非特許文献２】T. Sugiki, S. Ohsawa, H. Miura, M. Sasaki, N. Nakamura, I. Inoue, M. Hoshino, Y. Tomizawa, T. Arakawa, "A 60mW 10b CMOS image sensor with column-to-column FPN reduction," Dig. Tech. Papers, Int. Solid-State Circuits Conf.,"pp.108-109,2000.
【非特許文献３】B. Mansoorian, H.Y. Yee, S. Huang, E. Fossum," A 250mW 60frames/s 1280x 720 pixel 9b CMOS digital image sensor," Dig. Tech. Papers, Int. Solid-State Circuits Conf.,"pp.312-313,1999.
【非特許文献４】S. Decker, R. D. McGrath, K. Bremer, C. G. Sodini,"A 256 x 256 CMOS imaging array with wide dynamic range pixels and column-parallel digital output, “ IEEE J. Solid-State Circuits, vol. 33, no. 12, Dec. 1998.
【０００５】
従来技術の[５]は、本発明に最も関連があるので回路を取り上げて説明する。これは、図１のように、１ビットのＡ/Ｄ変換を行う回路を２段従属接続し、その出力を入力に戻すことで巡回型のＡ/Ｄ変換を行うものである。このような方式では、各段毎に増幅器が必要であり、面積が大きくなるとともに、消費電力が増大する。また、イメージセンサのカラムに集積化するＡ/Ｄ変換器として用いた場合、ノイズキャンセル用アンプとＡ/Ｄ変換器用アンプと合わせて、３つのアンプが各カラム毎に必要である。
【発明を実施するための最良の形態】
【０００６】
カラムにＡ/Ｄ変換器を集積化する本発明のCMOSイメージセンサの構成を図２に示す。行単位でカラム読みだし回路に読み出された信号は、まずノイズキャンセルがなされ、その信号が各画素毎に巡回型Ａ/Ｄ変換回路に与えられる。ここで、必要な分解能のＡ/Ｄ変換を行い、そのディジタル値を水平走査により読み出す。高速な信号の読みだしのため、全部を直列に水平走査するのではなく、複数の出力を設けて部分的な水平走査を並列に実行する方法、図３のように、ＡＤＣ(アナログディジタル変換器)出力をマルチプレクスして、ディジタル化された信号を複数線で並列に出力する方法が多々考えられる。また、後述するが、図２，３において、１の部分、すなわちノイズキャンセルと巡回型ＡＤＣを、１つのアンプを用いて構成し、一体化することも可能である。
以下において述べるように、巡回型Ａ/Ｄ変換として、１サイクルあたり、例えば２進で−１，０，１の３値を取る冗長表現を用いるが、最終的にはデータ出力線数を減らすために、非冗長表現に変換した後に、そのディジタルデータを、水平走査（あるいは並列出力のときは部分的水平走査）を行って出力する。なお出力のデータレートが低い場合には、水平走査後、冗長表現から非冗長表現に変換してもよい。この変換は、Ｎビットの場合には、Ｎ＋１桁の加算を行う加算器を用いて行うことができる。
【実施例１】
【０００７】
本発明は、巡回型のＡ/Ｄ変換を行うための増幅器の数とキャパシタの数を減らしたことを特徴とする。図４に、１サイクルあたり１ビットまたは１ビット半のＡ/Ｄ変換を行う本発明の巡回型Ａ/Ｄ変換器の回路例を示す。これは機能としては、図６と等価である。
図５に、図４の巡回型Ａ/Ｄ変換器の変換特性を示す。図４において、ＶRM, ＶRPは、図５のＶref，−Vrefに対応する。図４のディジタル出力D0，D1と図５のD、及び比較器(3)への入力信号Ｖinとの関係は、次式のようになる。
【数１】
2005136540.tif 000003
すなわち、入力に(１) -Vrefから-Vref/4, (２) -Vref/4からVref/4, (３) Vref/4からVrefの３領域に分割し、これらの領域に対して３値のＡ/Ｄ変換を行って−１，０，１のディジタルコードを割り当てる。最初のコードは最上位桁になる。図４の特性に従って演算し、出力を生成する。その演算は、次式で表される。
【数２】
2005136540.tif 000004
すなわちこれは、上位桁から順にＡ/Ｄ変換し、入力を２倍して、そのＡ/Ｄ変換値によって、一定値をさしひくことで、その出力が必ず±Vrefの範囲になるようにし、これを再び入力に与えて同じことを繰り返すことで、多ビットのＡ/Ｄ変換を行うというものである。このときに１回あたり(１桁)、３値でＡ/Ｄ変換を行うので、ディジタル値には冗長性が生じる。この冗長性により、比較器の精度要求が大きく緩和され、高精度なＡ/Ｄ変換が可能となる。
【０００８】
２進数では、各桁毎に０と１の２値を取るが、各桁毎に−１，０，１の３値を取るので、１段あたり１.５ビットのＡ/Ｄ変換を行っていると考えることができる。実際の動作としては、図６に示すように、最初は、制御信号φＡ(以下、φＡと略す)によるスイッチをオンし、入力信号を与え、１段あたり１.５ビットの演算を行う。その結果により、式(２)に従って演算を行う。その出力をＳ/Ｈ(サンプルホールド)回路に記憶する。これで最初の１サイクルが完了する。次に、制御信号φB(以下、φＢと略す)によるスイッチをオンし、φAによるスイッチをオフして、Ｓ/Ｈ回路の出力を１.５ビットのビットのＡ/Ｄ変換器に与え、同じことを繰り返す。これを、Ｎ回繰り返した場合、Ｎ＋１ビットのＡ/Ｄ変換が行える。
【０００９】
図４は、図６と同じ機能を実現しながら、必要なアンプと容量の数を減らしたものである。その動作タイミング図を図７に示す。図７では、３サイクル目までを示している。
図４では、まず最初Ｃ1とＣ2にともにVinをサンプルし、その後Ｃ2は反転増幅器(2)の入出力間に接続し、２つの比較器(Comparator)により、式(1)による１.５ビットのＡ/Ｄ変換を行う。Ｃ1は、Ｄ/Ａ変換器に接続する。これにより、次式の演算が実行される。
【数３】
2005136540.tif 000005
【００１０】
Ｃ1＝Ｃ2であれば、これは、式(２)と等価である。ここで、Vout(0)は、最初のサイクルの出力、D(0)は、最初のＡ/Ｄ変換値、つまり最上位桁の値である。その出力を、サンプルし、ホールドするため、図６では、Ｓ/Ｈ回路を設けているが、図４では、それと等価な処理となるように容量とスイッチを制御する。まず、Ｃ2にはもともとVout(0)が記憶されている。そこで、Ｃ1を用いてVout(0)と接地点との間の電圧を記憶し、次いで、Ａ/Ｄ変換の結果に従って、これをＤＡＣ(ディジタル・アナログ変換器)と反転増幅器(2)の仮想接地点の間に接続し直せば、その差に比例した電荷
【数４】
2005136540.tif 000006
が、Ｃ2に転送され、その結果次式の演算が実行される。
【００１１】
【数５】
2005136540.tif 000007
これを必要なサイクル数だけ繰り返す。
図４の構成をとることで、１つの反転増幅器(2)と２つの容量を用いて、Ａ/Ｄ変換器が構成される。これは、回路構成が簡単であるため、これを複数並べて、並列に入力信号を与えて動作させ、全体として高速なＡ/Ｄ変換を行うことができる。
【００１２】
ここで、回路の基本動作を説明する。最初にキャパシタＣ1とＣ2をともに入力(Ｖin)に接続し、それぞれに電圧Ｖinで充電する。それぞれの電荷をＱ1，Ｑ2とすると、Ｑ1＝Ｃ1・Ｖin，Ｑ2＝Ｃ2・Ｖinとなる。その後、キャパシタＣ2の一端を反転増幅器(2)の出力端に接続する。すなわち、キャパシタＣ2には、最初からＱ2の電荷が充電されている。また、キャパシタＣ1の一端はＤＡＣ(ディジタル・アナログ変換器)に接続を替える。ＤＡＣの出力電圧をＶdacとすると、キャパシタＣ1の端子電圧はＶinからＶdacに変化するので、キャパシタＣ1に充電されている電荷の変化は、ΔＱ1＝Ｃ1(Ｖin−Ｖdac)となり、この変化分がキャパシタＣ2に転送される。その結果、最終的な出力は、Ｖout＝(Ｑ2＋ΔＱ1)／Ｃ2＝((Ｃ1＋Ｃ2)Ｖin−C1・Ｖdac)／Ｃ2  となる。もし、Ｃ1＝Ｃ2に選べば、Ｖout＝２Ｖin−Ｖdac  となるから、入力を２倍してＤＡＣの出力を引くという巡回型Ａ/Ｄ変換の基本演算ができる。従来の巡回型は、アンプの出力にＳ/Ｈ回路があり、Ｓ/Ｈ回路の出力をサンプルして巡回するために、まさに前述の基本動作が繰り返される。
【００１３】
発明者の提案する回路では、この動作を１個のアンプで行うために、巡回時に前述のＶinという電圧は、アンプの出力電圧Ｖoutになるので、上記"Ｃ2をＶinで充電する"のＶinは、巡回時にはＶoutに相当する。すなわち、Ｃ2は最初からＶin(=Ｖout)で充電されているので、Ｃ1だけを最初Ｖout(=Ｖin)に接続して、その後ＤＡＣに接続を切り替えるということをするだけで、Ｖout＝２Ｖin−Ｖdac  の演算ができる。この場合もＣ1＝Ｃ2に選定する。これにより、従来型よりキャパシタを減らすことができる。
【００１４】
あとで説明するノイズキャンセル動作と巡回型Ａ/Ｄ変換動作を両立させる場合には、入力Ｖinと反転増幅器の入力間にＣ1を接続し、Ｃ2は反転増幅器の入出力間に接続する。Ｃ2の電荷は初期化(Ｑ2＝０)しておき、Ｃ1の一端をＶs(信号電圧)からＶR(リセット電圧)に変化させることで，ノイズキャンセルを行う。その結果、Ｃ1＝Ｃ2に選定してあると、Ｖout＝ΔＱ1／Ｃ2＝Ｃ1(Ｖs−ＶR)／Ｃ2＝Ｖs−ＶRとなり、利得は１であるものの、ＶsからＶRを引くことによりノイズキャンセル動作となる。その後、巡回型Ａ/Ｄ変換動作に入る。
【実施例２】
【００１５】
図８は、容量を追加し、交互に用いることで、半クロックで１.５ビットのＡ/Ｄ変換が行えるようにした回路の例を示している。その動作タイミング図を図９に示す。図８では、２サイクル目までを示しているが、このように、２サイクルで、４桁分の１.５ビットＡ/Ｄ変換が実行されている。
ここでは、Ａ/Ｄ変換のために比較器(3)を２セット用いているが、１セットの比較器の入力と出力にスイッチング手段を設け、時分割利用することにより、１セットのみの比較器で構成することもできる。
【実施例３】
【００１６】
このような巡回型Ａ/Ｄ変換器をアレイ状に配置したものは、イメージセンサのカラムに用いて、並列に信号を与えてＡ/Ｄ変換を行うのに有用である。この場合、図２，３に示したように、カラムで画素部が発生するノイズを低減するノイズキャンセル回路をカラムに並べて、その出力に対し、以上述べたＡ/Ｄ変換器アレイを並べて動作させることも可能であるが、より効率の良い回路構成として、ノイズキャンセルの回路、あるいはノイズキャンセルをしながら一定の利得で増幅を行う回路と、巡回型Ａ/Ｄ変換を一体化し、１つのアンプを用いて、ノイズキャンセル・増幅及びＡ/Ｄ変換を行う回路を構成することができる。
【００１７】
図１０に示す回路では、光信号による信号電圧(これをＶSとする)がＶinに印加される。この電圧をＣ1にサンプルする。このとき、Ｃ1の他方は、φA，φ2がオンとなった反転増幅器(2)の入力に接続されており、ほぼ接地電位となっている。次いで、φAをオフにしたのちフォトダイオード部をリセットして、そのリセット電圧ＶRをＶinに与える。これにより、ＶR−ＶSの電圧差とＣ1の積による電荷がＣ2に転送され、アンプ出力の電圧が変化する。その出力電圧をＶout(0)とすると、これは次式で表される。
【数６】
2005136540.tif 000008
すなわち、画素部の信号レベルとリセットレベルの差がＣ1/Ｃ2の容量比で増幅され、画素部の固定パターンノイズのキャンセルを行うことができる。アンプの出力に対して、２つの比較器(3)で１.５ビットＡ/Ｄ変換を行い、その結果を用いて、次の桁のＡ/Ｄ変換を行うための演算を行う。以降の動作は、図４の場合と同じである。
【００１８】
図１０の回路では増幅度はＣ1/Ｃ2の容量比で決定される。Ｃ1をノイズキャンセルとＡ/Ｄ変換の両方に使う場合はＣ1＝Ｃ2とする必要があり、その比は１となる。そこで、入力に第３のキャパシタＣ3を追加することにより、増幅度を高める回路を提案する。その回路例を図１１に示す。また、その動作タイミング図を図１２に示す。
図１１において、Ｃ3は、増幅を行う場合に用いる容量で、増幅を行わない場合（つまり、利得１でノイズキャンセルする。）は、図１１の破線のＡの部分を削除する。
Ｃ3＝(ｎ−１)Ｃ0，Ｃ1＝Ｃ2＝Ｃ0とすることで、ノイズキャンセルされた信号に対して、ｎ倍の利得により増幅することができる。図１１のＶinには、図１３に示す画素内に数個のトランジスタを用いた増幅型イメージセンサの画素出力を接続する。ここでは、３個のトランジスタを用いた場合（図１３）を例にとって説明するが、これに限定するものではなく、画素内で電荷転送を行う４トランジスタ、５トランジスタをはじめ、他の増幅型イメージセンサにも適用可能である。
【００１９】
３トランジスタ型の増幅型イメージセンサの場合、選択された画素に対して、まず信号がフォトダイオードに蓄積された結果発生する電圧レベル（これをＶsとする）を出力し、図１１のＣ1とＣ3にサンプルする。このとき、φAによるスイッチをオンし、反転増幅器(2)の入出力をショートしておき、そのときの反転増幅器(2)の入力に、Ｃ1，Ｃ3の他方は接続されている。次いで、φAによるスイッチを開き、フォトダイオード部に蓄積された電圧をリセット(Rによるスイッチをオン)し、そのときのフォトダイオード部のリセット電圧レベル（これをＶRとする）を図１１のＶinに与える。これにより、ＶR−ＶSの電圧差とＣ1＋Ｃ3の積による電荷が、Ｃ2に転送され、アンプ出力の電圧が変化する。その出力電圧をＶout(0)とすると、これは次式で表される。
【数７】
2005136540.tif 000009
すなわち、画素部の信号レベルとリセットレベルの差がｎ倍で増幅され、画素部の固定パターンノイズのキャンセルと信号増幅を行うことができる。アンプの出力に対して、２つの比較器(3)で１.５ビットＡ/Ｄ変換を行い、その結果を用いて、次の桁のＡ/Ｄ変換を行うための演算を行う。以降の動作は、図４の場合と同じであり、Ｃ3については、最初の増幅の際にのみ用い、以降のＡ/Ｄ変換においては用いない。
【実施例４】
【００２０】
なお、図１１は、一端を接地した増幅器による回路を例として示したが、これを全差動の回路として構成することもできる。図１４に全差動回路により図１１と同様な処理を行う回路の例を示す。図１４においても増幅を行わない場合は、Aの部分を削除する。
図１４は、全差動であるので、入力信号は、VIPとVIMの差電圧として与えられること想定している。増幅型のイメージセンサが画素部において、２本の信号線で差電圧として出力する場合は、図１４の２つの入力を画素部からの垂直信号線に接続すればよい。画素部からの信号が、シングルエンド信号であり、信号線が１本だけの場合は、図１４のVIPを画素部からの垂直信号線に接続し、図１４のVIMについては、一定電圧を参照電圧として与えておく。
【実施例５】
【００２１】
次に、半サイクルで１.５bのＡ/Ｄ変換を行う図８の方式をイメージセンサのカラムに用い、ノイズキャンセル動作を行わせる場合の回路構成を図１５に示す。その動作タイミング図を、図１６に示す。その動作は、図１１の場合とほぼ同様であるが、２セットの比較器(3)を用いて、半サイクル毎に交互に用い、半サイクル毎に２つの容量Ｃ1を、式(４)に相当する演算と、出力のサンプル＆ホールドの動作に用いる。
ここでは、Ａ/Ｄ変換のために比較器(3)を２セット用いているが、１セットの比較器の入力と出力にスイッチング手段を設け、時分割利用することにより、１セットのみの比較器で構成することもできる。
なお、図１１の回路に対しての全差動回路の構成を示したが、同様に図４や図８、図１５についても全差動回路とすることは当然可能であり、これらは、図４、図８、図１１と図１４から容易に類推できる。
【実施例６】
【００２２】
以上の回路では、容量やアンプの数を減らすことができるが、一方、アンプのもつオフセット電圧をキャンセルする機能を持たないため、このようなアンプのオフセット電圧や、スイッチのインジェクションによるオフセット電圧を除去することが必要である。これは、ディジタル領域で、あらかじめ測定しておいたオフセット電圧をカラム毎に差し引くことで除去することができる。ただし、このような処理を容易に行えない場合もあり、その場合には、アンプのオフセット電圧のばらつきの影響を受けにくい回路とする必要がある。その場合には、アンプがもう１つ必要になるが、イメージセンサのノイズキャンセル用アンプと兼用することで、効率化できる。
【００２３】
その回路例を図１７に示す。その動作タイミング図を図１８に示す。イメージセンサ出力の信号レベルのサンプルを行う際、φAで制御されるスイッチにより、最初、参照電圧ＶRに接続しておき、増幅時に、φ2dで制御されるスイッチにより、アンプの入出力間に接続する。これにより、ノイズキャンセル及び増幅時のアンプのオフセット電圧をキャンセルする。さらに、同じアンプを用いて１サイクルあたり1.5ビットのＡ/Ｄ変換を行う巡回型Ａ/Ｄ変換を行う。そのアンプの出力をサンプルホールド回路により、記憶する。サンプルホールド回路は、アンプＡ2の入出力間をφ2Aにより制御されるスイッチによりショートした電圧を基準として、容量Ｃ４に記憶し、その後、φ２とφ2Aで制御されるスイッチを開き、Ｃ４をφ1dで制御されるスイッチにより、アンプの入出力間に接続する動作をする。これにより、サンプルホールド回路もアンプのオフセット電圧の影響を受けない。
【００２４】
次の桁のＡ/Ｄ変換のため、サンプルホールド回路の出力を前段の回路のＣ１とＣ２にサンプルする。このときφ1Aで制御されるスイッチにより、アンプＡ1の入出力間をショートした電圧を基準として、サンプルし、その後、φ2Aで制御されるスイッチにより、Ｃ２をアンプの入出力間に接続し、Ｃ１の一方の端子をＤＡＣの出力に接続するようにすることで、式（３）と同様の演算がなされるが、この動作においてもアンプＡ1のオフセット電圧の影響は受けない。このようにノイズキャンセル、Ａ/Ｄ変換時、ともにアンプのオフセット電圧を受けない動作が可能となる。
【００２５】
なお、以上は、比較器を二つ用い、１サイクルあたり１.５ビットのＡ/Ｄ変換を繰り返す場合について述べたが、比較器を１つ用いて１ビットのＡ/Ｄ変換を繰り返す方法、比較器を複数用いて、さらにアンプでの増幅も４倍、８倍、１６倍として、１サイクルあたり多ビットのＡ/Ｄ変換を巡回する方法も考えられ、これらの方法を排除するものではない。
さらに、図１９に示すように巡回型ＡＤＣやノイズキャンセル回路の特性ばらつきに起因する誤差を、補正する回路をカラムに集積化することもできる。
また、ここでは反転増幅器(2)として差動入力を有する反転増幅器を用いて説明をしたが、差動入力をもたずシングルエンド入力をもつ反転増幅器を用いても、同様な回路を構成できることは自明であり、これら他の増幅器の採用を排除するものではない。
【産業上の利用可能性】
【００２６】
本発明は、イメージセンサのカラムにおいて、巡回型のＡ/Ｄ変換器をアレイ状に配置することで高速で高分解能のＡ/Ｄ変換を行う方法とこれを用いて高速度イメージセンサを実現する方法を提供する。特に、従来の巡回型よりも増幅器の数とキャパシタ（容量）の数を減らした点を特徴とするとともに、イメージセンサの画素部で発生するノイズ(リセットノイズ、固定パターンノイズ)をキャンセルするカラムのアンプを用いて巡回型のＡ/Ｄ変換を行う。これにより、面積と消費電力を少なくすることができる。
【図面の簡単な説明】
【００２７】
【図１】２段巡回型Ａ/Ｄ変換器(従来技術)
【図２】巡回型Ａ/Ｄ変換器をカラムに集積したイメージセンサの構成
【図３】巡回型Ａ/Ｄ変換器をカラムに集積したイメージセンサの構成(並列出力)
【図４】一回あたり１.５ビットのＡ/Ｄ変換を行う巡回型Ａ/Ｄ変換器の回路構成例
【図５】一サイクルあたり１.５bitのＡ/Ｄ変換を行う巡回型Ａ/Ｄ変換器の変換特性
【図６】一サイクルあたり１.５bitのＡ/Ｄ変換を行う巡回型Ａ/Ｄ変換器の等価ブロック図
【図７】図４のＡ/Ｄ変換器の動作タイミング図
【図８】半サイクルで、１.５ビットのＡ/Ｄ変換を行う巡回型Ａ/Ｄ変換器
【図９】図８の回路の動作タイミング
【図１０】ノイズキャンセルとＡ/Ｄ変換を一体化したイメージセンサ用Ａ/Ｄ変換器
【図１１】ノイズキャンセル・増幅とＡ/Ｄ変換を一体化したイメージセンサ用Ａ/Ｄ変換器
【図１２】図１１の回路の動作タイミング図
【図１３】３トランジスタ画素回路
【図１４】図１１の回路を全差動回路構成とした回路例
【図１５】半サイクルでＡ/Ｄ変換を行う回路とノイズキャンセル・増幅機能を一体化した構成
【図１６】図１５の回路の動作タイミング図
【図１７】Ｓ/Ｈアンプを設けたイメージセンサ用Ａ/Ｄ変換器
【図１８】図１７の回路の動作タイミング図
【図１９】イメージセンサのカラムでＡＤＣの誤差補正を行う場合の構成
【符号の説明】
【００２８】
１          ノイズキャンセル回路と巡回型ＡＤコンバータの集合体
２          反転増幅器
３          比較器(comparator)
４          差動増幅器
Ａ1，Ａ2    アンプ
Ａin，Ｖin   信号入力
ｂ  ，D     ２進値出力
Ｖref，Ｖr   ＡＤ(アナログ・ディジタル)変換用参照電圧
Ｖrm，Ｖrp  ＤＡ(ディジタル・アナログ)変換用参照電圧
Ｃ          キャパシタンス
φ          制御信号φでオンオフが制御されるスイッチ
Ｓ／Ｈ      サンプルホールド回路
ＤＡＣ      ＤＡ(ディジタル・アナログ)変換部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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