(57)【要約】【課題】横型ＩＧＢＴにおいて、従来と同等以上の耐圧と駆動電流を有し、かつラッチアップ耐量を高くし、さらに単位面積あたりのオン抵抗を低くすること。【解決手段】半導体装置の表面側にエミッタ領域となる第３の半導体領域６と制御電極８を設ける。コレクタ領域となる第６の半導体領域１２をトレンチ２０，２１の底に設けることによって、耐圧を保持する部分を半導体装置の深さ方向に設ける。第６の半導体領域１２からトレンチ２０，２１を通って半導体装置の表面にコレクタ電極となる金属プラグ１０，２３を引き出す。エミッタ電極となる第１の電極７と金属プラグ１０，２３よりなるコレクタ電極を制御電極８に対して同じ側で、かつコレクタ電極の方が制御電極８から遠くなるように設けることによって、第６の半導体領域１２から注入された伝導度変調に必要なキャリアの大部分を第３の半導体領域６の直下を通らずにエミッタ電極に到達させる。【選択図】        図１
2005109226.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層により支持基板から絶縁された第１導電型の半導体層と、
前記半導体層の表面層の一部に設けられた第１導電型で前記半導体層よりも抵抗率の低い第１の半導体領域と、
前記半導体層の表面層の一部に前記第１の半導体領域と接して設けられた第２導電型の第２の半導体領域と、
前記第２の半導体領域の表面上に第１の絶縁膜を介して設けられた制御電極と、
前記第２の半導体領域の表面層の一部に設けられた第１導電型の第３の半導体領域と、
前記第３の半導体領域の下に前記制御電極の第３の半導体領域側の終端に整合するように形成された第２導電型で前記第２の半導体領域よりも抵抗率の低い第４の半導体領域と、
前記第３の半導体領域および前記第４の半導体領域の両方に電気的に接続する第１の電極と、
前記制御電極に対して前記第１の電極と同じ側で、かつ前記第１の電極よりも前記制御電極から離れた位置で前記第２の半導体領域を貫通して前記半導体層に達する第１のトレンチと、
前記第１のトレンチの側面に設けられた第２の絶縁膜と、
前記第１のトレンチの底面からさらに前記半導体層の深い位置に達する第２のトレンチと、
前記第２のトレンチの下に設けられた第１導電型で前記半導体層よりも抵抗率の低い第５の半導体領域と、
前記第５の半導体領域内に設けられた第２導電型の第６の半導体領域と、
前記第１のトレンチおよび前記第２のトレンチの内側に設けられた第３の絶縁膜と、
前記第３の絶縁膜により囲まれる領域を通って前記第２のトレンチの底面で前記第６の半導体領域に電気的に接続する第２の電極と、
を備えることを特徴とするトレンチ横型伝導度変調半導体装置。
【請求項２】
前記絶縁層と前記半導体層との間に第１導電型で前記半導体層よりも抵抗率の低い第７の半導体領域をさらに備えることを特徴とする請求項１に記載のトレンチ横型伝導度変調半導体装置。
【請求項３】
支持基板上にエピタキシャル成長された第１導電型の半導体層と、
前記半導体層の表面層の一部に設けられた第１導電型で前記半導体層よりも抵抗率の低い第１の半導体領域と、
前記半導体層の表面層の一部に前記第１の半導体領域と接して設けられた第２導電型の第２の半導体領域と、
前記第２の半導体領域の表面上に第１の絶縁膜を介して設けられた制御電極と、
前記第２の半導体領域の表面層の一部に設けられた第１導電型の第３の半導体領域と、
前記第３の半導体領域の下に前記制御電極の第３の半導体領域側の終端に整合するように形成された第２導電型で前記第２の半導体領域よりも抵抗率の低い第４の半導体領域と、
前記第３の半導体領域および前記第４の半導体領域の両方に電気的に接続する第１の電極と、
前記制御電極に対して前記第１の電極と同じ側で、かつ前記第１の電極よりも前記制御電極から離れた位置で前記第２の半導体領域を貫通して前記半導体層に達する第１のトレンチと、
前記第１のトレンチの側面に設けられた第２の絶縁膜と、
前記第１のトレンチの底面からさらに前記半導体層の深い位置に達する第２のトレンチと、
前記第２のトレンチの下に設けられた第１導電型で前記半導体層よりも抵抗率の低い第５の半導体領域と、
前記第５の半導体領域内に設けられた第２導電型の第６の半導体領域と、
前記第１のトレンチおよび前記第２のトレンチの内側に設けられた第３の絶縁膜と、
前記第３の絶縁膜により囲まれる領域を通って前記第２のトレンチの底面で前記第６の半導体領域に電気的に接続する第２の電極と、
を備えることを特徴とするトレンチ横型伝導度変調半導体装置。
【請求項４】
前記第１の電極は、前記第３の半導体領域を貫通して前記第４の半導体領域に達する第３のトレンチ内に埋め込まれていることを特徴とする請求項１〜３のいずれか一つに記載のトレンチ横型伝導度変調半導体装置。
【請求項５】
前記第２の絶縁膜と前記第３の絶縁膜との間に、前記半導体層と前記第２の半導体領域とのＰＮ接合面よりも深い位置まで伸びる導電体をさらに備えることを特徴とする請求項１〜４のいずれか一つに記載のトレンチ横型伝導度変調半導体装置。
【請求項６】
半導体基板に深さの異なる２つのトレンチを形成し、これらトレンチ内に金属層を充填する半導体装置の製造方法において、
前記２つのトレンチのうち一方のトレンチを形成する工程と、
該一方のトレンチ内に犠牲層を形成する工程と、
前記２つのトレンチのうち他方のトレンチを形成する工程と、
該他方のトレンチ内に金属層を充填する工程と、
前記一方のトレンチ内の前記犠牲層を除去する工程と、
前記一方のトレンチ内に金属層を充填する工程と、
を含んだことを特徴とする半導体装置の製造方法。
【請求項７】
前記犠牲層を形成する工程の前に、トレンチ内のダメージを除去する工程を含んだことを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置および半導体装置の製造方法に関し、特に単位面積あたりのオン抵抗が低く、かつ短絡耐量が高いトレンチ構造を有する横型の伝導度変調半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
一般に、ＳＯＩ（シリコンオンインシュレーター）基板上に作製された高耐圧スイッチング素子は、プラズマディスプレイ等のフラットパネルディスプレイのドライバＩＣや車載ＩＣなどの出力段に使われている。そのような素子のうち、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴとする）は、ＭＯＳ素子のように駆動回路の構成が簡素であることと、バイポーラトランジスタのように耐圧部分の伝導度変調によりオン抵抗が低いという利点を有するため、重要視されている（たとえば、非特許文献１参照。）。
【０００３】
図３９は、従来の厚膜ＳＯＩ基板を用いて作製されたＩＧＢＴの断面構成を示す図である。図３９に示すように、ＳＯＩ基板は、支持基板１０１上に絶縁層１０２を介して活性層となる抵抗率の高いｎ-半導体層１０３を積層した構成となっている。ｎ-半導体層１０３の表面層の一部に、ｐ半導体領域１０４が設けられている。このｐ半導体領域１０４の表面層の一部には、ｎ+半導体領域１０６と、これに接する第１のｐ+半導体領域１０５が設けられている。第１のｐ+半導体領域１０５の一部は、ｎ+半導体領域１０６の下の部分を占めている。
【０００４】
また、ｎ-半導体層１０３の表面層の一部に、ｎ半導体領域１１１がｐ半導体領域１０４から離れて設けられている。ｎ半導体領域１１１の抵抗率は、ｎ-半導体層１０３よりも低い。このｎ半導体領域１１１の表面層の一部には、第２のｐ+半導体領域１１２が設けられている。エミッタ電極１０７は、第１のｐ+半導体領域１０５とｎ+半導体領域１０６の両方に接触する。また、ｎ-半導体層１０３とｎ+半導体領域１０６で挟まれるｐ半導体領域１０４の表面上には、絶縁膜１０９を介してゲート電極１０８が設けられている。また、第２のｐ+半導体領域１１２には、コレクタ電極１１０が接触している。
【０００５】
図３９に示す構成のＩＧＢＴでは、第２のｐ+半導体領域１１２と、ｎ半導体領域１１１およびｎ-半導体層１０３よりなるｎ領域と、ｐ半導体領域１０４とで構成されるＰＮＰバイポーラトランジスタと、ｎ+半導体領域１０６とｐ半導体領域１０４とｎ-半導体層１０３とで構成されるＮＰＮバイポーラトランジスタにより、寄生サイリスタが構成される。この寄生サイリスタによるラッチアップを避けるため、オン電流に上限が設定される。このオン電流の上限値を高くするには、前記ＮＰＮバイポーラトランジスタが作動しないようにすればよい。そのためには、チャネル端側からｎ+半導体領域１０６の下を通って第１のｐ+半導体領域１０５に至る電流経路の抵抗を低く抑える必要がある。
【０００６】
これに関して、イオン注入により前記電流経路の抵抗を下げる方法が報告されている（たとえば、非特許文献２参照。）。また、第１のｐ+半導体領域１０５を形成する際にマスク整合により不確定さを除去し、前記電流経路の長さを最小限にし、ゲート電極と自己整合をとることができるトレンチエミッタ電極を形成する方法が報告されている（たとえば、非特許文献３参照。）。また、素子がオン状態のときに、第２のｐ+半導体領域１１２からｎ-半導体層１０３に流れ込むキャリアの一部を、前記電流経路を通さずに第１のｐ+半導体領域１０５に到達させる構造が報告されている（たとえば、非特許文献４参照。）。
【０００７】
ところで、ＨＶ（ハイボルテージ）ＩＣにおいて、高電圧の金属配線がＰＮ接合を横切る場合にブレークダウンが起こりやすいことの対策として、ＨＶ（ハイボルテージ）ＩＣの配線に、フィールドプレートとして働く電気的にフローティングな導電領域を用いることが報告されている（たとえば、非特許文献５参照。）。また、ＳＯＩ基板の絶縁層と活性層となるｎ-半導体層との間にｎ+半導体層を設けることによって、金属汚染に対するゲッタリング効果が得られるとの報告がある（たとえば、非特許文献６参照。）。
【０００８】
【非特許文献１】エッチ・スミダ（H. Sumida）、外２名、「ア  ハイ−ボルテージ  ラテラル  ＩＧＢＴ  ウィズ  シグニフィカントリィ  インプルーブド  オン−ステート  キャラクタリスティクス  オン  ＳＯＩ  フォア  アン  アドバンスト  ＰＤＰ  スキャン  ドライバ  ＩＣ（A High-Voltage Lateral IGBT with Significantly Improved On-State Characteristics on SOI for an Advanced PDP Scan Driver IC」、２００２  アイ・トリプル・イー  インターナショナル  ＳＯＩ  カンファレンス，１０／０２（2002 IEEE International SOI Conference,10/02）、（米国）、２００２年、ｐ．６４−６５
【非特許文献２】ディ・アール・ディズニー（D. R. Disney）、外１名、「ＳＯＩ  ＬＩＧＢＴ  デバイシズ  ウィズ  ア  デュアル  Ｐ−ウェル  インプラント  フォア  インプルーブド  ラッチング  キャラクタリスティクス（SOI LIGBT Devices with a Dual P-Well Implant for Improved Latching Characteristics）」、５ｔｈ  インターナショナル  シンポジウム  オン  パワー  セミコンダクタ  デバイシズ  アンド  ＩＣｓ（5th International Symposium on Power Semiconductor Devices and ICs）、（米国）、１９９３年、ｐ．２５４−２５８
【非特許文献３】フィリップ・ケイ・ティー・モク（Philip K. T. Mok）、外２名、「ア  セルフ−アラインド  トレンチド  カソード  ラテラル  インシュレイテッド  ゲート  バイポーラ  トランジスタ  ウィズ  ハイ  ラッチ−アップ  レジスタンス（A Self-Aligned Trenched Cathode Lateral Insulated Gate Bipolar Transistor with High Latch-Up Resistance）」、アイ・トリプル・イー  トランザクション  オン  エレクトロン  デバイシズ（IEEE TRANSACTION ON ELECTRON DEVICES）、（米国）、１９９５年１２月、第４２巻、第１２号、ｐ．２２３６−２２３９
【非特許文献４】ジュン・カイ（Jun Cai）、外４名、「ア  ニュー  ラテラル  トレンチ−ゲート  コンダクティビティ  モジュレイテッド  パワー  トランジスタ（A New Lateral Trench-Gate Conductivity Modulated Power Transistor）」、アイ・トリプル・イー  トランザクション  オン  エレクトロン  デバイシズ（IEEE TRANSACTION ON ELECTRON DEVICES）、（米国）、１９９９年８月、第４６巻、第８号、ｐ．１７８８−１７９３
【非特許文献５】フィリップ・ケイ・ティー・モク（Philip K. T. Mok）、外１名、「インターコネクト  インデュースト  ブレークダウン  イン  ＨＶＩＣ’ｓ（Interconnect Induced Breakdown in HVIC's）」、プロシーディングス  オブ  ザ  シンポジウム  オン  ハイ  ボルテージ  アンド  スマートパワー  Ｉｃｓ（Proceedings of the Symposium on High Voltage and Smart Power Ics）、（米国）、１９８９年、ｐ．２０６−２１７
【非特許文献６】ピー・パパコンスタンチノウ（P. Papakonstaninou）、外６名著、シー・イー・フント（C. E. Hunt）、外３名編、「ジ  エレクトロケミカル  ソサイエティ  プロシーディングス  シリーズ（The Electrochemical Society Proceedings Series）（ＰＶ９９−３５）イン  セミコンダクタ  ウエハ  ボンディング：  サイエンス、テクノロジ  アンド  アプリケーションズ  Ｖ／１９９９（in Semiconductor Wafer Bonding: Science, Technology and Applications V/1999）」、（米国）、ニュージャージ州ペニントン（Pennington,Nj）、２０００年
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、図３９に示す構成のＩＧＢＴでは、ドリフト領域がデバイスの表面方向に沿って形成されているので、耐圧を上げようとするとドリフト領域をデバイスの表面方向に延ばさなければならない。そのため、高集積化の妨げとなるという問題点がある。また、ドリフト領域をデバイスの表面方向に延ばすとデバイスピッチが増大し、オン抵抗が増大するという問題点がある。
【００１０】
この発明は、上述した従来技術による問題点を解消するため、従来の横型ＩＧＢＴと同等以上の耐圧と駆動電流を有し、かつラッチアップ耐量が高く、さらに単位面積あたりのオン抵抗が低い横型ＩＧＢＴを提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかるトレンチ横型伝導度変調半導体装置は、絶縁層により支持基板から絶縁された第１導電型の半導体層と、前記半導体層の表面層の一部に設けられた第１導電型で前記半導体層よりも抵抗率の低い第１の半導体領域と、前記半導体層の表面層の一部に前記第１の半導体領域と接して設けられた第２導電型の第２の半導体領域と、前記第２の半導体領域の表面上に第１の絶縁膜を介して設けられた制御電極と、前記第２の半導体領域の表面層の一部に設けられた第１導電型の第３の半導体領域と、前記第３の半導体領域の下に前記制御電極の第３の半導体領域側の終端に整合するように形成された第２導電型で前記第２の半導体領域よりも抵抗率の低い第４の半導体領域と、前記第３の半導体領域および前記第４の半導体領域の両方に電気的に接続する第１の電極と、前記制御電極に対して前記第１の電極と同じ側で、かつ前記第１の電極よりも前記制御電極から離れた位置で前記第２の半導体領域を貫通して前記半導体層に達する第１のトレンチと、前記第１のトレンチの側面に設けられた第２の絶縁膜と、前記第１のトレンチの底面からさらに前記半導体層の深い位置に達する第２のトレンチと、前記第２のトレンチの下に設けられた第１導電型で前記半導体層よりも抵抗率の低い第５の半導体領域と、前記第５の半導体領域内に設けられた第２導電型の第６の半導体領域と、前記第１のトレンチおよび前記第２のトレンチの内側に設けられた第３の絶縁膜と、前記第３の絶縁膜により囲まれる領域を通って前記第２のトレンチの底面で前記第６の半導体領域に電気的に接続する第２の電極と、を備えることを特徴とする。
【００１２】
この請求項１の発明によれば、耐圧を保持する部分が半導体装置の深さ方向に設けられており、また第２の電極が半導体層中の第６の半導体領域から第１および第２のトレンチを通って半導体装置の表面に引き出されていることにより、単位セルが占める面積を従来の横型ＩＧＢＴよりも小さくすることができる。また、第１の電極と第２の電極が制御電極に対して同じ側に設けられていることにより、第６の半導体領域側から注入された伝導度変調に必要なキャリアの大部分は第３の半導体領域の直下を通らずに第１の電極に到達することができる。さらに、第３の半導体領域の直下に第４の半導体領域が設けられていることにより、チャネル側から流入した伝導度変調に必要なキャリアが第４の半導体領域を流れる際の電圧降下をＰＮ接合のターンオン電圧よりも低くすることができる。また、第２の電極が、半導体層と第２の半導体領域との界面で形成されるＰＮ接合の近傍を通っているため、ＰＮ接合のトレンチ側壁側で基板表面に平行な高電界が生じ、デバイスが逆バイアスされるときにＰＮ接合が破壊する原因となるが、第１のトレンチの側面に第２の絶縁膜が設けられていることにより、この電界を緩和することができる。
【００１３】
また、請求項２の発明にかかるトレンチ横型伝導度変調半導体装置は、請求項１に記載の発明において、前記絶縁層と前記半導体層との間に第１導電型で前記半導体層よりも抵抗率の低い第７の半導体領域をさらに備えることを特徴とする。
【００１４】
この請求項２の発明によれば、第７の半導体領域が設けられていることにより、ドリフト領域中の電界分布が緩和されるので、耐圧が向上する。また、第７の半導体領域が金属汚染に対するゲッタ層となるので、ゲッタリング効果が得られる。また、第７の半導体領域は高濃度に不純物をドープされるため、少数キャリア寿命が短い。よって、コレクタから注入される少数キャリアの一部を再結合させることができ、デバイスのターンオフ速度を向上することができる。
【００１５】
また、請求項３の発明にかかるトレンチ横型伝導度変調半導体装置は、支持基板上にエピタキシャル成長された第１導電型の半導体層と、前記半導体層の表面層の一部に設けられた第１導電型で前記半導体層よりも抵抗率の低い第１の半導体領域と、前記半導体層の表面層の一部に前記第１の半導体領域と接して設けられた第２導電型の第２の半導体領域と、前記第２の半導体領域の表面上に第１の絶縁膜を介して設けられた制御電極と、前記第２の半導体領域の表面層の一部に設けられた第１導電型の第３の半導体領域と、前記第３の半導体領域の下に前記制御電極の第３の半導体領域側の終端に整合するように形成された第２導電型で前記第２の半導体領域よりも抵抗率の低い第４の半導体領域と、前記第３の半導体領域および前記第４の半導体領域の両方に電気的に接続する第１の電極と、前記制御電極に対して前記第１の電極と同じ側で、かつ前記第１の電極よりも前記制御電極から離れた位置で前記第２の半導体領域を貫通して前記半導体層に達する第１のトレンチと、前記第１のトレンチの側面に設けられた第２の絶縁膜と、前記第１のトレンチの底面からさらに前記半導体層の深い位置に達する第２のトレンチと、前記第２のトレンチの下に設けられた第１導電型で前記半導体層よりも抵抗率の低い第５の半導体領域と、前記第５の半導体領域内に設けられた第２導電型の第６の半導体領域と、前記第１のトレンチおよび前記第２のトレンチの内側に設けられた第３の絶縁膜と、前記第３の絶縁膜により囲まれる領域を通って前記第２のトレンチの底面で前記第６の半導体領域に電気的に接続する第２の電極と、を備えることを特徴とする。
【００１６】
この請求項３の発明によれば、ＳＯＩ基板に代えて支持基板上に半導体層をエピタキシャル成長させた基板（エピタキシャルウエハ）を用いた場合でも、請求項１と同様の効果が得られる。
【００１７】
また、請求項４の発明にかかるトレンチ横型伝導度変調半導体装置は、請求項１〜３のいずれか一つに記載の発明において、前記第１の電極は、前記第３の半導体領域を貫通して前記第４の半導体領域に達する第３のトレンチ内に埋め込まれていることを特徴とする。
【００１８】
この請求項４の発明によれば、第１の電極がトレンチ構造になっていることにより、第１の電極を装置表面に設けるプレーナ構造の場合よりもセルピッチを小さくすることができる。したがって、単位面積あたりのオン抵抗が低くなる。また、ラッチアップ耐量および短絡耐量をより高くすることができる。
【００１９】
また、請求項５の発明にかかるトレンチ横型伝導度変調半導体装置は、請求項１〜４のいずれか一つに記載の発明において、前記第２の絶縁膜と前記第３の絶縁膜との間に、前記半導体層と前記第２の半導体領域とのＰＮ接合面よりも深い位置まで伸びる導電体をさらに備えることを特徴とする。
【００２０】
この請求項５の発明によれば、導電体を電気的にフローティングにしてフィールドプレートとすることにより、半導体層と第２の半導体領域とのＰＮ接合のトレンチ側壁側で生じる基板表面に平行な電界を遮蔽することができるので、半導体層と第２の半導体領域とのＰＮ接合を保護することができる。また、半導体層、第３の絶縁膜および第２の電極はキャパシタを構成しており、第２の電極の印加電圧の増加に伴って半導体層と第３の絶縁膜との界面に蓄積層が形成されるため、ドリフト領域の電界集中を招き、耐圧が低下する。これに対して、電気的にフローティングな導電体が設けられていることにより、蓄積層の形成されやすい箇所における蓄積層の形成を抑制することができるので、耐圧が向上する。
【００２１】
また、請求項６の発明にかかる半導体装置の製造方法は、半導体基板に深さの異なる２つのトレンチを形成し、これらトレンチ内に金属層を充填する半導体装置の製造方法において、前記２つのトレンチのうち一方のトレンチを形成する工程と、該一方のトレンチ内に犠牲層を形成する工程と、前記２つのトレンチのうち他方のトレンチを形成する工程と、該他方のトレンチ内に金属層を充填する工程と、前記一方のトレンチ内の前記犠牲層を除去する工程と、前記一方のトレンチ内に金属層を充填する工程と、を含んだことを特徴とする。
【００２２】
また、請求項７の発明にかかる半導体装置の製造方法は、請求項６に記載の発明において、前記犠牲層を形成する工程の前に、トレンチ内のダメージを除去する工程を含んだことを特徴とする。
【発明の効果】
【００２３】
本発明によれば、単位セルが占める面積を従来の横型ＩＧＢＴよりも小さくすることができるので、単位面積あたりのオン抵抗を低減することができる。また、伝導度変調に必要なキャリアの一部は第３の半導体領域の直下を通らずに第１の電極に到達し、一方、チャネル側から流入した伝導度変調に必要なキャリアが第４の半導体領域を流れる際の電圧降下をＰＮ接合のターンオン電圧よりも低くすることができるので、ラッチアップ耐量を向上させることができ、また短絡耐量を向上させることができる。さらに、第２の絶縁膜が設けられていることにより、半導体層と第２の半導体領域とからなるＰＮ接合のトレンチ側壁側における電界を緩和することができるので、耐圧が向上する。したがって、従来の横型ＩＧＢＴと同等以上の耐圧と駆動電流を有し、かつラッチアップ耐量が高く、さらに単位面積あたりのオン抵抗が低い横型ＩＧＢＴが得られるという効果を奏する。また、ＳＯＩ基板を用いることにより、容易にＣＭＯＳデバイスと集積することができるという効果を奏する。
【発明を実施するための最良の形態】
【００２４】
以下に添付図面を参照して、この発明にかかるトレンチ横型伝導度変調半導体装置の好適な実施の形態を詳細に説明する。
【００２５】
実施の形態１．
図１は、実施の形態１のＩＧＢＴの構成（単位セル分）を示す断面図である。図１に示すように、実施の形態１では、ＳＯＩ基板が用いられている。ｐ-半導体等よりなる支持基板１の上に酸化膜等の絶縁層２が設けられており、さらにその上に活性層となるｎ-半導体層３が設けられている。そして、絶縁層２と半導体層３との間には、半導体層３に比べて抵抗率が非常に低いｎ+半導体よりなる第７の半導体領域１８が設けられている。この第７の半導体領域１８は金属汚染に対するゲッタリング効果を有する。つまり、第７の半導体領域１８はゲッター層を兼ねている。
【００２６】
半導体層３の表面層の一部には、半導体層３よりも抵抗率の低いｎ半導体よりなる第１の半導体領域１７が設けられている。この第１の半導体領域１７と半導体層３は、デバイスの耐圧を保持するドリフト領域となる。また、半導体層３の表面層の一部に、ｐ半導体よりなる第２の半導体領域４が第１の半導体領域１７に接して設けられている。第２の半導体領域４はｐボディ領域となる。ここで、第１の半導体領域１７のドーピング濃度は半導体層３よりも高いため、ＪＦＥＴ（接合形ＦＥＴ）効果が生じにくく、オン抵抗の低減とセルピッチの縮小を実現することができる。
【００２７】
第２の半導体領域４の表面層の一部に、第１の半導体領域１７から離れてｎ+半導体よりなる第３の半導体領域６が設けられている。この第３の半導体領域６はエミッタ領域となる。第２の半導体領域４および第１の半導体領域１７の上には、酸化膜等からなる第１の絶縁膜９が設けられている。この第１の絶縁膜９は、第１の半導体領域１７と第３の半導体領域６との間における第２の半導体領域４の表面上で薄いゲート絶縁膜となる。第１の絶縁膜９の上には、ゲート電極となる制御電極８が設けられている。
【００２８】
また、第２の半導体領域４において第３の半導体領域６の下に、第２の半導体領域４よりも抵抗率の低いｐ+半導体よりなる第４の半導体領域５が設けられている。この第４の半導体領域５は、制御電極８の第３の半導体領域６側の終端に整合するように形成されている。エミッタ電極となる第１の電極７は、第３の半導体領域６を貫通して第４の半導体領域５に達する第３のトレンチ１９内にバリアメタル層１６ａを介して埋め込まれている。第１の電極７は、第３のトレンチ１９の側面において第３の半導体領域６と第４の半導体領域５の両方に電気的に接続している。
【００２９】
制御電極８に対して第１の電極７と同じ側で、かつ第１の電極７よりも制御電極８から離れた位置に、第２の半導体領域４を貫通して半導体層３に達する第１のトレンチ２０が形成されている。つまり、第１のトレンチ２０は、第２の半導体領域４と半導体層３とから形成されるＰＮ接合面よりも深い位置まで形成されている。この第１のトレンチ２０の側面には、酸化膜等からなる第２の絶縁膜１３が設けられている。第２の絶縁膜１３の内側には、ポリシリコンまたはその他の導電材よりなる導電体１４が、第２の半導体領域４と半導体層３とから形成されるＰＮ接合面よりも深い位置まで設けられている。この導電体１４は、第２の絶縁膜１３および後述する第３の絶縁膜２２により他の半導体部分や電極等から絶縁されていて、電気的にフローティング状態となっており、フィールドプレートとして働く。
【００３０】
第１のトレンチ２０の底面からは、さらに半導体層３の深い位置に達する第２のトレンチ２１が形成されている。半導体層３内において第２のトレンチ２１の下には、半導体層３よりも抵抗率の低いｎ半導体よりなる第５の半導体領域１１が設けられている。この第５の半導体領域１１はｎバッファ領域となる。第５の半導体領域１１内には、第２の半導体領域４よりも抵抗率の低いｐ+半導体よりなる第６の半導体領域１２が設けられている。この第６の半導体領域１２は伝導度変調のためのキャリア注入層となる。
【００３１】
第１のトレンチ２０および第２のトレンチ２１の内側には、酸化膜等からなる第３の絶縁膜２２が設けられている。第１のトレンチ２０において第３の絶縁膜２２の内側領域は、バリアメタル層１６ｂを介して金属プラグ１０で埋め込まれている。また、第２のトレンチ２１において第３の絶縁膜２２の内側領域は、バリアメタル層１５を介して金属プラグ２３で埋め込まれている。金属プラグ２３と金属プラグ１０とはバリアメタル層１６ｂを介して電気的に接続されている。また、金属プラグ２３はバリアメタル層１５を介して第６の半導体領域１２に電気的に接続する。これら金属プラグ１０および金属プラグ２３はコレクタ電極となる第２の電極を構成する。
【００３２】
上述した構成において、制御電極８に印加されるゲート電圧が閾値電圧を超えると、第３の半導体領域６と第１の半導体領域１７との間で、第２の半導体領域４と第１の絶縁膜９との界面にチャネルが形成される。図２は、デバイスの平面レイアウトの一例を模式的に示す図である。図２に示すように、第２のトレンチ２１内の金属プラグ２３は活性領域３０の内外にわたって設けられる。第１のトレンチ２０内の金属プラグ１０は活性領域３０の外側において金属プラグ２３の一部の上に設けられる。つまり、金属プラグ１０および金属プラグ２３よりなるコレクタ電極は、活性領域３０の外側において基板表面に引き出される。そして、基板表面に引き出されたコレクタ電極（金属プラグ２３）は、ビア３１を介して活性領域３０の外側に配置された金属配線３２に電気的に接続する。
【００３３】
つぎに、上述した構成の半導体装置の作用について説明する。図３は、図１のＡ−Ａ’におけるデバイス中の電界分布を示す図である。第２の半導体領域４と半導体層３との界面での電界が臨界電界ＥCになると、図３においてａｂｃｄで囲まれる面積がデバイスの耐圧となる。ただし、絶縁層２が十分に厚く、絶縁層２とその上の半導体層との界面でブレークダウンが起こらないことと、耐圧値で半導体層３が完全に空乏化することと、第５の半導体領域１１がパンチスルーしないこととする。なお、図３において、「コレクタ」として示した二点鎖線はコレクタの底、すなわち図１において第２のトレンチ２１の底の位置を表す（図４においても同じ）。
【００３４】
図４は、図１に示す構成のデバイスにおいて第７の半導体領域１８がなく、絶縁層２とその上の半導体層３との界面に空乏層が形成される場合の図１Ａ−Ａ’に相当するデバイス中の電界分布を示す図である。絶縁層２と半導体層３との界面に反転層が形成される場合、ホールが第６の半導体領域１２からその反転層を経由して第２の半導体領域４まで到達するので、デバイスはパンチスルーした状態となる。図４に示す電界分布では、デバイスの耐圧は、ａｂｃで囲まれる半導体層３の面積とほぼ等しくなる。第７の半導体領域１８を有するデバイスの耐圧は、絶縁層２とその上の半導体層との界面の状況、および支持基板１に印加されるグランド電位に依存しないので、デバイスの信頼性が向上する。
【００３５】
また、第５の半導体領域１１は、第６の半導体領域１２からの伝導度変調キャリアの注入量を制御し、素子オン抵抗とターンオフロスのトレードオフ関係を生んでいる。デバイスがオン状態のとき、第６の半導体領域１２からドリフト領域（半導体層３および第１の半導体領域１７）にホールが注入され、それによってドリフト領域に伝導度変調が起こり、ドリフト領域の抵抗が下がる。ドリフト領域に注入されたホールは、第２の半導体領域４を通って第１の電極７に到達するが、その際、ホールの一部は第３の半導体領域６の真下を通らずに第１の電極７に到達する。
【００３６】
ところで、図１に示す構成のデバイスでは、第６の半導体領域１２のｐ領域と、第５の半導体領域１１および半導体層３よりなるｎ領域と、第２の半導体領域４のｐ領域とで構成されるＰＮＰバイポーラトランジスタと、第３の半導体領域６のｎ領域と、第４の半導体領域５および第２の半導体領域４よりなるｐ領域と、半導体層３よりなるｎ領域とで構成されるＮＰＮバイポーラトランジスタにより、寄生サイリスタが構成される。しかし、第１の電極７がトレンチ構造であることと、チャネル側から流入したホールが抵抗率の低い第４の半導体領域５を通ることにより、ここでの電圧降下がＰＮ接合のターンオン電圧よりも低くなり、寄生サイリスタのトリガーとなる上記ＮＰＮバイポーラトランジスタが作動しにくくなる。したがって、デバイスのラッチアップ耐量が高くなり、短絡大量も高くなる。
【００３７】
また、第１の電極７の面積は従来の表面型電極よりも小さいので、セルピッチがより小さくなる。したがって、単位面積あたりのオン抵抗が低くなる。また、ラッチアップ耐量および短絡耐量が高くなる。また、第１の絶縁膜９は、チャネル上で薄くなっており、第１の半導体領域１７上で厚くなっているので、ゲートとドレイン間の帰還容量が小さくなる。また、導電体１４のフィールドプレート電位がフローティングであるので、フィールドプレート電位をエミッタ電位に固定する場合に比べて、エミッタ−コレクタ間容量（ＣCE）が小さくなり、スイッチング速度が向上する。
【００３８】
つぎに、本発明者らが上述した構成のデバイス（図１参照）のオフ耐圧（ブレークダウン電圧）とドリフト領域の長さＬDとの関係を調べた結果を図５に示す。ここで、ドリフト領域の長さＬDは、図１において半導体層３と第２の半導体領域４とのＰＮ接合のうち、第１のトレンチ２０の側面に直交する部分から第２のトレンチ２１の底までの長さである。図５より明らかなように、ドリフト領域のドーピング濃度が１×１０14ｃｍ-3であるときと５×１０14ｃｍ-3であるとき、ドリフト領域の長さＬDが大きくなるほど耐圧が大きくなることがわかる。
【００３９】
具体的には、ドリフト領域のドーピング濃度が１×１０14ｃｍ-3であるときには、ドリフト領域の長さＬDが８μｍ、１２μｍおよび１７μｍであるときにそれぞれブレークダウン電圧は１７２Ｖ、１８４Ｖおよび２０５Ｖであり、ドリフト領域のドーピング濃度が５×１０14ｃｍ-3であるときには、ブレークダウン電圧はそれぞれ１６８Ｖ、１７７Ｖおよび１９７Ｖである。一般にスキャンドライバＩＣに要求されるオフ状態の耐圧は１６５Ｖであるので、図５にプロットした６つのデバイスはすべて実用上、問題がない。
【００４０】
図６は、図１に示す構成のデバイスのオフ耐圧（ブレークダウン電圧）とフィールドプレートの長さＬFPとの関係を示すシミュレーション結果である。ここで、フィールドプレートの長さＬFPは、図１において半導体層３と第２の半導体領域４とのＰＮ接合のうち、第１のトレンチ２０の側面に直交する部分からフィールドプレートとなる導電体１４の下端までの長さである。このシミュレーションでは、ドリフト領域の長さＬDは１２μｍである。図６より明らかなように、フィールドプレートの長さＬFPがおおよそドリフト領域の長さＬDの半分程度であるときにブレークダウン電圧が最大となることがわかる。
【００４１】
具体的には、導電体１４と第２の半導体領域４との間の第２の絶縁膜１３の厚さをＤ１（図１参照）とすると、Ｄ１が１μｍであり、ドリフト領域のドーピング濃度が１×１０14ｃｍ-3であるときには、フィールドプレートの長さＬFPが２μｍ、５μｍ、６μｍ、７μｍ、８μｍおよび１０μｍであるときにそれぞれブレークダウン電圧は１６０Ｖ、１７２Ｖ、１８０Ｖ、１９０Ｖ、１６３Ｖおよび１４８Ｖである。また、第２の絶縁膜１３の厚さＤ１が０．３μｍであり、ドリフト領域のドーピング濃度が３×１０14ｃｍ-3であるときには、フィールドプレートの長さＬFPが２μｍ、４μｍ、６μｍ、８μｍおよび１０μｍであるときにそれぞれブレークダウン電圧は９３Ｖ、９７Ｖ、１０８Ｖ、９５Ｖおよび９０Ｖである。
【００４２】
図７は、図１に示す構成のデバイスのオフ耐圧（ブレークダウン電圧）とドリフト領域のドーピング濃度との関係を、フィールドプレートがある場合とない場合について調べた結果である。ここで、ドリフト領域の長さＬDは１２μｍであり、フィールドプレートの長さＬFPは６μｍである。また、フィールドプレートとなる導電体１４はＮ型のポリシリコンでできており、その厚さＴ（図１参照）は０．４μｍである。図７より明らかなように、フィールドプレートがあると、フィールドプレートがない場合よりもブレークダウン電圧が高くなることがわかる。また、図７に関して例示した条件では、ドリフト領域のドーピング濃度が１×１０14ｃｍ-3程度であれば、１６５Ｖ以上の耐圧を確保することができることがわかる。
【００４３】
また、図１に示す構成のデバイスについて、セルデバイスの電流駆動能力は、デバイス構造と製造プロセスの最適化により従来の横型デバイスと同程度になる。図８は、図１に示す構成のデバイスを０．６μｍテクノロジで作製したときの各部の寸法の一例を示す図である。図８に示すように、セルピッチはたとえば６．１μｍであり、従来型デバイスのセルピッチ（２５μｍ）の半分よりも小さい。したがって、図１に示す構成のデバイスの単位面積あたりのオン抵抗は、従来型デバイスのオン抵抗（５００ｍΩ・ｍｍ2）の半分位の２５０ｍΩ・ｍｍ2程度になる。
【００４４】
つぎに、図１に示す構成のデバイスの製造プロセスについて図９〜図１７を参照しながら説明する。まず、図９に示すように、半導体層３となるデバイスウエハの表面に第７の半導体領域１８となるｎ+半導体層を形成する。そして、第７の半導体領域１８の表面を、支持基板１の表面に酸化膜等の絶縁層２を備えたハンドルウエハの絶縁層２の表面に貼り合わせて、支持基板１、絶縁層２、第７の半導体領域１８および半導体層３を有するＳＯＩ基板を作製する。このＳＯＩ基板の半導体層３を所定の厚さまで研磨する。
【００４５】
ついで、半導体層３の表面側からドリフト領域の一部となる第１の半導体領域１７を形成する。その後、ＬＯＣＯＳ（選択酸化）層および酸化膜等のゲート絶縁膜を順次形成し、第１の絶縁膜９とする。この第１の絶縁膜９の上にたとえば制御電極８となるポリシリコン膜とシリコン酸化膜４０をＣＶＤ（化学気相成長）法により堆積した後、ドライエッチングによりゲートスタック構造を形成する。つづいて、シャドウ酸化をおこなってから、ゲートスタック構造に対して斜めのイオン注入をおこない、熱拡散によりｐボディとなる第２の半導体領域４を形成する。
【００４６】
ついで、セルフアライン（自己整合技術）によりイオン注入をおこない、エミッタ領域となる第３の半導体領域６を形成する。その後、ゲートスタック構造の側面にサイドウォールスペーサとなるスペーサ絶縁膜２４を形成し、イオン注入によりｐ+埋め込み層となる第４の半導体領域５を形成する。なお、第１の半導体領域１７を形成した後、半導体層３の表面に酸化膜を堆積し、フォトリソグラフィでパータンを作成し、イオン注入および熱拡散をおこなって第２の半導体領域４を形成してから、第１の絶縁膜９、制御電極８およびシリコン酸化膜４０を積層し、ゲートスタック構造を形成するようにしてもよい。
【００４７】
ついで、図１０に示すように、デバイス表面全体にシリコン酸化膜を堆積し、フォトマスクを用いて異方性ドライエッチングによりシリコン酸化膜マスク４１を作製する。このシリコン酸化膜マスク４１を用いて異方性エッチングにより第３のトレンチ１９を形成する。犠牲酸化によりトレンチエッチングのダメージを除去した後、デバイス表面に薄い酸化膜４２を形成する。そして、トレンチ底にボロンをイオン注入し、トレンチ底にｐ+半導体層を形成する。
【００４８】
ついで、図１１に示すように、エミッタ電極となる第１の電極７を設けるための空間を確保するために、ポリシリコン膜（窒化膜でもよい）を堆積し、セルフアラインエッチングにより第３のトレンチ１９の側面に犠牲領域４３を形成する。そして、犠牲領域４３の表面に薄い酸化膜４４を形成する。ついで、図１２に示すように、シリコン酸化膜４５を堆積してから、フォトリソグラフィと異方性エッチングによりエッチングマスクを作成し、異方性エッチングにより第１のトレンチ２０を形成する。
【００４９】
ついで、図１３に示すように、熱酸化によりトレンチエッチングのダメージを除去してから、第２の絶縁膜１３とポリシリコンまたは他の導電材よりなる導電体１４を順次堆積する。そして、導電体１４と第２の絶縁膜１３を順次セルフアラインエッチングした後、シリコン酸化膜２５を堆積する。そのシリコン酸化膜２５をセルフアラインエッチングして、エッチングマスクを形成する。このとき、導電体１４が、半導体層３と第２の半導体領域４とのＰＮ接合面よりも下まで伸び、かつシリコン酸化膜２５により囲まれる状態とする。
【００５０】
ついで、シリコン酸化膜２５よりなるエッチングマスクを用いて異方性エッチングをおこない、第１のトレンチ２０の底から第２のトレンチ２１を形成する。トレンチエッチングのダメージを犠牲酸化により除去した後、第２のトレンチ２１の側面および底面に薄い熱酸化膜４６を形成する。この熱酸化膜４６をスクリーンマスクとして第２のトレンチ２１の底にリンを注入し、第５の半導体領域１１を形成する。
【００５１】
ついで、図１４に示すように、第３の絶縁膜２２を堆積し、セルフアラインエッチングをおこなう。そして、第２のトレンチ２１の底を薄く熱酸化した後、この薄い熱酸化膜をスクリーンマスクとしてボロンを注入し、第６の半導体領域１２を形成する。ついで、図１５に示すように、第２のトレンチ２１の底の熱酸化膜を除去し、第２のトレンチ２１の露出した底面、第３の絶縁膜２２の側面およびデバイス表面にスパッタによりバリアメタル層１５となる金属バリア層を積層する。そして、その金属バリア層の上にさらに金属プラグ２３となる金属プラグ層を堆積し、エッチバックしてデバイス表面の金属プラグ層と金属バリア層を除去する。これにより、第１のトレンチ２０および第２のトレンチ２１の中にだけバリアメタル層１５と金属プラグ２３が残る。
【００５２】
ついで、図１６に示すように、デバイス表面に誘電体層４７を積層し、ＣＭＰ（化学機械研磨）法によりデバイス表面を平坦化する。その後、フォトマスクを用いて異方性エッチングにより誘電体層４７の一部を開口し、第３のトレンチ１９を埋めている犠牲領域４３を露出させる。ついで、図１７に示すように、犠牲領域４３をエッチングして除去する。その後、フォトマスクを用いて異方性エッチングによりコレクタコンタクトのための金属プラグ１０を埋める領域を開口する。
【００５３】
ついで、第３のトレンチ１９の側面および底面に残る酸化膜４２をエッチングして除去する。その際、第３のトレンチ１９の底面に酸化膜が残らないようにする必要がある。また、第３のトレンチ１９の側面については、第４の半導体領域５と第３の半導体領域６に接する部分に酸化膜が残らないようにする必要がある。第３のトレンチ１９のその他の側面については酸化膜を残す。
【００５４】
ついで、第３のトレンチ１９の露出面、コレクタコンタクトのために開口した領域の露出面およびデバイス表面にスパッタによりバリアメタル層１６ａ，１６ｂとなる金属バリア層を積層する。そして、その金属バリア層の上にさらに第１の電極７および金属プラグ１０となる金属プラグ層を堆積し、エッチバックしてデバイス表面の金属プラグ層と金属バリア層を除去する。これにより、図１に示すように、第３のトレンチ１９がバリアメタル層１６ａを介して第１の電極７で埋められ、また第１のトレンチ２０がバリアメタル層１６ｂを介して金属プラグ１０で埋められた構成となる。
【００５５】
実施の形態２．
図１８は、実施の形態２のＩＧＢＴの構成（単位セル分）を示す断面図である。図１８に示すように、実施の形態２は、図１に示す実施の形態１と相補的なｐチャネルＩＧＢＴであり、絶縁層２よりも上の部分において実施の形態１と導電型が異なることを除いて、構成、作用および製造方法とも実施の形態１と同じである。したがって、実施の形態１の説明においてつぎのような読み替えをおこなうものとし、実施の形態２の詳細な説明を省略する。なお、実施の形態１と同様の構成については同一の符号を付す。
【００５６】
ｎ+半導体よりなる第７の半導体領域１８を、ｐ+半導体よりなる第７の半導体領域６８と読み替える。ｎ-半導体層３を、ｐ-半導体層５３と読み替える。ｎ半導体よりなる第１の半導体領域１７を、ｐ半導体よりなる第１の半導体領域６７と読み替える。ｐ半導体よりなる第２の半導体領域４を、ｎ半導体よりなる第２の半導体領域５４と読み替える。ｐ+半導体よりなる第４の半導体領域５を、ｎ+半導体よりなる第４の半導体領域５５と読み替える。ｎ+半導体よりなる第３の半導体領域６を、ｐ+半導体よりなる第３の半導体領域５６と読み替える。ｎ半導体よりなる第５の半導体領域１１を、ｐ半導体よりなる第５の半導体領域６１と読み替える。ｐ+半導体よりなる第６の半導体領域１２を、ｎ+半導体よりなる第６の半導体領域６２と読み替える。
【００５７】
実施の形態３．
図１９は、実施の形態３のＩＧＢＴの構成（単位セル分）を示す断面図である。図１９に示すように、実施の形態３は、図１に示す実施の形態１において、エミッタ電極となる第１の電極７が従来の表面型の電極となっているものである。したがって、実施の形態３では第３のトレンチ１９は存在しない。また、第４の半導体領域５は、エミッタ領域となる第３の半導体領域６の下とコレクタ側の横に設けられる。エミッタ電極となる第１の電極７は、第３の半導体領域６と第４の半導体領域５の両方に電気的に接続する。
【００５８】
その他の構成は実施の形態１と同じである。実施の形態１と同様の構成については同一の符号を付し、説明を省略する。また、実施の形態３の作用および製造方法はおおよそ実施の形態１と同じである。以下、異なる点についてのみ説明する。図１９に示す構成のデバイスについて、セルデバイスの電流駆動能力は、デバイス構造と製造プロセスの最適化により従来の横型デバイスと同程度になる。また、セルピッチは、従来型デバイスの半分程度になる。したがって、図１９に示す構成のデバイスの単位面積あたりのオン抵抗は、従来型デバイスのオン抵抗の半分以下になる。
【００５９】
つぎに、図１９に示す構成のデバイスの製造プロセスについて図２０〜図２３を参照しながら説明する。まず、実施の形態１の図９と同様にして、支持基板１、絶縁層２、第７の半導体領域１８および半導体層３を有するＳＯＩ基板の半導体層３の表面層に第１の半導体領域１７、第１の絶縁膜９、制御電極８、シリコン酸化膜４０、第２の半導体領域４、第３の半導体領域６、スペーサ絶縁膜２４および第４の半導体領域５を形成する。
【００６０】
ついで、図２０に示すように、第３の半導体領域６の制御電極８よりの部分をフォトレジスト４８で覆い、ボロンをイオン注入して第３の半導体領域６のフォトレジスト４８で覆われていない領域を第４の半導体領域５とする。その後、フォトレジスト４８を除去する。ついで、図２１に示すように、デバイス表面全体にシリコン酸化膜４５を堆積し、フォトマスクを用いて異方性ドライエッチングによりマスクを作製する。このマスクは、制御電極８および第３の半導体領域６と、第３の半導体領域６の横の第４の半導体領域５の一部を覆っている。このマスクを用いて異方性エッチングにより第１のトレンチ２０を形成する。
【００６１】
ついで、実施の形態１の図１３〜図１５と同様にして、第２の絶縁膜１３、導電体１４、シリコン酸化膜２５、第２のトレンチ２１、熱酸化膜４６、第５の半導体領域１１、第３の絶縁膜２２、第６の半導体領域１２、バリアメタル層１５および金属プラグ２３を形成する。ついで、図２２に示すように、デバイス表面に誘電体層４７を積層し、ＣＭＰ法によりデバイス表面を平坦化する。その後、フォトマスクを用いて異方性エッチングにより誘電体層４７の一部を除去し、第３の半導体領域６と第４の半導体領域５との境界を挟んでその一部ずつが露出するように第１の電極７の形成領域を開口するとともに、コレクタコンタクトのための金属プラグ１０を埋める領域を開口する。
【００６２】
ついで、図２３に示すように、第１の電極７の形成領域の露出面、コレクタコンタクトのために開口した領域の露出面およびデバイス表面にスパッタによりバリアメタル層１６ａ，１６ｂとなる金属バリア層を積層する。そして、その金属バリア層の上にさらに第１の電極７および金属プラグ１０となる金属プラグ層を堆積し、エッチバックしてデバイス表面の金属プラグ層と金属バリア層を除去する。これにより、図１９に示すように、バリアメタル層１６ａを介して第１の電極７が形成され、また第１のトレンチ２０がバリアメタル層１６ｂを介して金属プラグ１０で埋められた構成となる。
【００６３】
実施の形態４．
図２４は、実施の形態４のＩＧＢＴの構成（単位セル分）を示す断面図である。図２４に示すように、実施の形態４は、図１９に示す実施の形態３と相補的なｐチャネルＩＧＢＴであり、絶縁層２よりも上の部分において実施の形態３と導電型が異なることを除いて、構成、作用および製造方法とも実施の形態３と同じである。したがって、実施の形態３および実施の形態１の説明において実施の形態２と同様な読み替えをおこなうものとし、実施の形態４の詳細な説明を省略する。
【００６４】
実施の形態５．
図２５は、実施の形態５のＩＧＢＴの構成（単位セル分）を示す断面図である。図２５に示すように、実施の形態５は、図１に示す実施の形態１において、フィールドプレートとなる導電体１４がなく、その分、第２の絶縁膜１３が厚く形成されているものである。したがって、半導体層３と第２の半導体領域４とのＰＮ接合の近傍に厚い絶縁膜が形成されていることになる。このようにすることによって、金属プラグ１０，２３よりなるコレクタ電極（第２の電極）から来る電界を低くすることができる。
【００６５】
その他の構成は実施の形態１と同じである。実施の形態１と同様の構成については同一の符号を付し、説明を省略する。また、実施の形態５の作用および製造方法はおおよそ実施の形態１と同じである。以下、異なる点についてのみ説明する。図２５に示す構成のデバイスについて、セルデバイスの電流駆動能力は、デバイス構造と製造プロセスの最適化により従来の横型デバイスと同程度になる。また、セルピッチは、従来型デバイスの半分以下になる。したがって、図２５に示す構成のデバイスの単位面積あたりのオン抵抗は、従来型デバイスのオン抵抗（５００ｍΩ・ｍｍ2）の半分の２５０ｍΩ・ｍｍ2程度になる。
【００６６】
つぎに、図２５に示す構成のデバイスの製造プロセスについて図２６を参照しながら説明する。まず、実施の形態１の図９〜図１２と同様にして、支持基板１、絶縁層２、第７の半導体領域１８および半導体層３を有するＳＯＩ基板を用い、第１の半導体領域１７、第１の絶縁膜９、制御電極８、シリコン酸化膜４０、第２の半導体領域４、第３の半導体領域６、スペーサ絶縁膜２４、第４の半導体領域５、シリコン酸化膜マスク４１、第３のトレンチ１９、酸化膜４２、トレンチ底のｐ+半導体層、犠牲領域４３、酸化膜４４，４５および第１のトレンチ２０を形成する。
【００６７】
ついで、図２６に示すように、熱酸化によりトレンチエッチングのダメージを除去してから、第２の絶縁膜１３を堆積する。そして、第２の絶縁膜１３をセルフアラインエッチングし、残った第２の絶縁膜１３をマスクとして異方性エッチングをおこない、第１のトレンチ２０の底から第２のトレンチ２１を形成する。トレンチエッチングのダメージを犠牲酸化により除去した後、第２のトレンチ２１の側面および底面に薄い熱酸化膜４６を形成する。この熱酸化膜４６をスクリーンマスクとして第２のトレンチ２１の底にリンを注入し、第５の半導体領域１１を形成する。
【００６８】
ついで、実施の形態１の図１４〜図１７と同様にして、第３の絶縁膜２２、第６の半導体領域１２、バリアメタル層１５、金属プラグ２３、誘電体層４７、バリアメタル層１６ａ，１６ｂ、第１の電極７および金属プラグ１０を形成する。これにより、図２５に示す構成となる。
【００６９】
実施の形態６．
図２７は、実施の形態６のＩＧＢＴの構成（単位セル分）を示す断面図である。図２７に示すように、実施の形態６は、図２５に示す実施の形態５と相補的なｐチャネルＩＧＢＴであり、絶縁層２よりも上の部分において実施の形態５と導電型が異なることを除いて、構成、作用および製造方法とも実施の形態５と同じである。したがって、実施の形態５および実施の形態１の説明において実施の形態２と同様な読み替えをおこなうものとし、実施の形態６の詳細な説明を省略する。
【００７０】
実施の形態７．
図２８は、実施の形態７のＩＧＢＴの構成（単位セル分）を示す断面図である。図２８に示すように、実施の形態７は、図１に示す実施の形態１において、エミッタ電極となる第１の電極７が従来の表面型の電極となっているものである。したがって、実施の形態７では第３のトレンチ１９は存在しない。また、第４の半導体領域５は、エミッタ領域となる第３の半導体領域６の下とコレクタ側の横に設けられており、エミッタ電極となる第１の電極７は、第３の半導体領域６と第４の半導体領域５の両方に電気的に接続する。
【００７１】
また、実施の形態７では、図１に示す実施の形態１において、フィールドプレートとなる導電体１４がなく、その分、第２の絶縁膜１３が厚く形成されている。つまり、半導体層３と第２の半導体領域４とのＰＮ接合の近傍に厚い絶縁膜が形成されていることになり、それによって、金属プラグ１０，２３よりなるコレクタ電極（第２の電極）から来る電界を低くしている。
【００７２】
その他の構成は実施の形態１と同じである。実施の形態１と同様の構成については同一の符号を付し、説明を省略する。また、実施の形態７の作用はおおよそ実施の形態１と同じである。セルデバイスの電流駆動能力は、デバイス構造と製造プロセスの最適化により従来の横型デバイスと同程度になる。また、セルピッチは、従来型デバイスの半分以下になる。したがって、図２８に示す構成のデバイスの単位面積あたりのオン抵抗は、従来型デバイスのオン抵抗（５００ｍΩ・ｍｍ2）の半分の２５０ｍΩ・ｍｍ2程度になる。また、製造プロセスについては、図９、図２０、図２１、図２６、図１３、図１４、図２２および図２３の順に処理をおこなえばよい。
【００７３】
実施の形態８．
図２９は、実施の形態８のＩＧＢＴの構成（単位セル分）を示す断面図である。図２９に示すように、実施の形態８は、図２８に示す実施の形態７と相補的なｐチャネルＩＧＢＴであり、絶縁層２よりも上の部分において実施の形態７と導電型が異なることを除いて、構成、作用および製造方法とも実施の形態７と同じである。したがって、実施の形態７および実施の形態１の説明において実施の形態２と同様な読み替えをおこなうものとし、実施の形態８の詳細な説明を省略する。
【００７４】
実施の形態９．
図３０は、実施の形態９のＩＧＢＴの構成（単位セル分）を示す断面図である。図３０に示すように、実施の形態９は、図１に示す実施の形態１において、支持基板１、絶縁層２、第７の半導体領域１８および半導体層３よりなるＳＯＩ基板の代わりに、ｐ-半導体等よりなる支持基板７１上に活性層となるｎ-半導体層７３をエピタキシャル成長させたエピタキシャル基板を用いたものである。その他の構成は実施の形態１と同じである。実施の形態１と同様の構成については同一の符号を付し、説明を省略する。また、実施の形態９の作用および製造方法はおおよそ実施の形態１と同じである。
【００７５】
以下、異なる点についてのみ説明する。セルデバイスの電流駆動能力は、デバイス構造と製造プロセスの最適化により従来の横型デバイスと同程度になる。また、セルピッチは、従来型デバイスの半分以下になる。したがって、図３０に示す構成のデバイスの単位面積あたりのオン抵抗は、従来型デバイスのオン抵抗（５００ｍΩ・ｍｍ2）の半分の２５０ｍΩ・ｍｍ2程度になる。また、実施の形態９では、実施の形態１の第７の半導体領域１８のような領域がないため、図３に示すような電界分布や金属汚染に対するゲッタリング効果はない。
【００７６】
つぎに、図３０に示す構成のデバイスの製造プロセスについて図３１を参照しながら説明する。まず、図３１に示すように、支持基板７１上に半導体層７３をエピタキシャル成長させる。ついで、半導体層７３の表面側からドリフト領域の一部となる第１の半導体領域１７を形成する。その後、ＬＯＣＯＳ層および酸化膜等のゲート絶縁膜を順次形成し、第１の絶縁膜９とする。この第１の絶縁膜９の上にたとえば制御電極８となるポリシリコン膜とシリコン酸化膜４０をＣＶＤ法により堆積した後、ドライエッチングによりゲートスタック構造を形成する。つづいて、シャドウ酸化をおこなってから、ゲートスタック構造に対して斜めのイオン注入をおこない、熱拡散によりｐボディとなる第２の半導体領域４を形成する。
【００７７】
ついで、セルフアラインによりイオン注入をおこない、エミッタ領域となる第３の半導体領域６を形成する。その後、ゲートスタック構造の側面にスペーサ絶縁膜２４を形成し、イオン注入によりｐ+埋め込み層となる第４の半導体領域５を形成する。なお、第１の半導体領域１７を形成した後、半導体層７３の表面に酸化膜を堆積し、フォトリソグラフィでパータンを作成し、イオン注入および熱拡散をおこなって第２の半導体領域４を形成してから、第１の絶縁膜９、制御電極８およびシリコン酸化膜４０を積層し、ゲートスタック構造を形成するようにしてもよい。以後、図１０、図１１、図１２、図１３、図１４、図１５、図１６および図１７の順に処理をおこなえばよい。
【００７８】
実施の形態１０．
図３２は、実施の形態１０のＩＧＢＴの構成（単位セル分）を示す断面図である。図３２に示すように、実施の形態１０は、図３０に示す実施の形態９と相補的なｐチャネルＩＧＢＴであり、実施の形態９と導電型が異なることを除いて、構成、作用および製造方法とも実施の形態９と同じである。したがって、実施の形態９および実施の形態１の説明において実施の形態２と同様な読み替えをおこなうものとし、実施の形態１０の詳細な説明を省略する。ただし、ｐ-半導体等よりなる支持基板７１を、ｎ-半導体等よりなる支持基板８１と読み替え、ｎ-半導体層７３を、ｐ-半導体層８３と読み替える。
【００７９】
実施の形態１１．
図３３は、実施の形態１１のＩＧＢＴの構成（単位セル分）を示す断面図である。図３３に示すように、実施の形態１１は、図１に示す実施の形態１において、支持基板１、絶縁層２、第７の半導体領域１８および半導体層３よりなるＳＯＩ基板の代わりに、ｐ-半導体等よりなる支持基板７１上に活性層となるｎ-半導体層７３をエピタキシャル成長させたエピタキシャル基板を用いたものである。
【００８０】
また、実施の形態１１では、エミッタ電極となる第１の電極７が従来の表面型の電極となっている。したがって、実施の形態１１では第３のトレンチ１９は存在しない。また、第４の半導体領域５は、エミッタ領域となる第３の半導体領域６の下とコレクタ側の横に設けられる。エミッタ電極となる第１の電極７は、第３の半導体領域６と第４の半導体領域５の両方に電気的に接続する。その他の構成は実施の形態１と同じである。実施の形態１と同様の構成については同一の符号を付し、説明を省略する。また、実施の形態１１の作用および製造方法はおおよそ実施の形態１と同じである。
【００８１】
以下、異なる点についてのみ説明する。セルデバイスの電流駆動能力は、デバイス構造と製造プロセスの最適化により従来の横型デバイスと同程度になる。また、セルピッチは、従来型デバイスの半分以下になる。したがって、図３３に示す構成のデバイスの単位面積あたりのオン抵抗は、従来型デバイスの半分以下になる。また、実施の形態１１では、実施の形態１の第７の半導体領域１８のような領域がないため、図３に示すような電界分布や金属汚染に対するゲッタリング効果はない。また、製造プロセスについては、図３１、図２０、図２１、図１２、図１３、図１４、図２２および図２３の順に処理をおこなえばよい。
【００８２】
実施の形態１２．
図３４は、実施の形態１２のＩＧＢＴの構成（単位セル分）を示す断面図である。図３４に示すように、実施の形態１２は、図３３に示す実施の形態１１と相補的なｐチャネルＩＧＢＴであり、実施の形態１１と導電型が異なることを除いて、構成、作用および製造方法とも実施の形態１１と同じである。したがって、実施の形態１１および実施の形態１の説明において実施の形態２と同様な読み替えをおこなうものとし、実施の形態１２の詳細な説明を省略する。ただし、ｐ-半導体等よりなる支持基板７１を、ｎ-半導体等よりなる支持基板８１と読み替え、ｎ-半導体層７３を、ｐ-半導体層８３と読み替える。
【００８３】
実施の形態１３．
図３５は、実施の形態１３のＩＧＢＴの構成（単位セル分）を示す断面図である。図３５に示すように、実施の形態１３は、図１に示す実施の形態１において、支持基板１、絶縁層２、第７の半導体領域１８および半導体層３よりなるＳＯＩ基板の代わりに、ｐ-半導体等よりなる支持基板７１上に活性層となるｎ-半導体層７３をエピタキシャル成長させたエピタキシャル基板を用いたものである。
【００８４】
また、実施の形態１３では、フィールドプレートとなる導電体１４がなく、その分、第２の絶縁膜１３が厚く形成されている。つまり、半導体層７３と第２の半導体領域４とのＰＮ接合の近傍に厚い絶縁膜が形成されていることになり、それによって、金属プラグ１０，２３よりなるコレクタ電極（第２の電極）から来る電界を低くしている。その他の構成は実施の形態１と同じである。実施の形態１と同様の構成については同一の符号を付し、説明を省略する。また、実施の形態１３の作用および製造方法はおおよそ実施の形態１と同じである。
【００８５】
以下、異なる点についてのみ説明する。セルデバイスの電流駆動能力は、デバイス構造と製造プロセスの最適化により従来の横型デバイスと同程度になる。また、セルピッチは、従来型デバイスの半分以下になる。したがって、図３５に示す構成のデバイスの単位面積あたりのオン抵抗は、従来型デバイスのオン抵抗（５００ｍΩ・ｍｍ2）の半分の２５０ｍΩ・ｍｍ2程度になる。また、実施の形態１３では、実施の形態１の第７の半導体領域１８のような領域がないため、図３に示すような電界分布や金属汚染に対するゲッタリング効果はない。また、製造プロセスについては、図３１、図１０、図１１、図１２、図２６、図１４、図１５、図１６および図１７の順に処理をおこなえばよい。
【００８６】
実施の形態１４．
図３６は、実施の形態１４のＩＧＢＴの構成（単位セル分）を示す断面図である。図３６に示すように、実施の形態１４は、図３５に示す実施の形態１３と相補的なｐチャネルＩＧＢＴであり、実施の形態１３と導電型が異なることを除いて、構成、作用および製造方法とも実施の形態１３と同じである。したがって、実施の形態１３および実施の形態１の説明において実施の形態２と同様な読み替えをおこなうものとし、実施の形態１４の詳細な説明を省略する。ただし、ｐ-半導体等よりなる支持基板７１を、ｎ-半導体等よりなる支持基板８１と読み替え、ｎ-半導体層７３を、ｐ-半導体層８３と読み替える。
【００８７】
実施の形態１５．
図３７は、実施の形態１５のＩＧＢＴの構成（単位セル分）を示す断面図である。図３７に示すように、実施の形態１５は、図１に示す実施の形態１において、支持基板１、絶縁層２、第７の半導体領域１８および半導体層３よりなるＳＯＩ基板の代わりに、ｐ-半導体等よりなる支持基板７１上に活性層となるｎ-半導体層７３をエピタキシャル成長させたエピタキシャル基板を用いたものである。
【００８８】
また、実施の形態１５では、エミッタ電極となる第１の電極７が従来の表面型の電極となっている。したがって、実施の形態１５では第３のトレンチ１９は存在しない。また、第４の半導体領域５は、エミッタ領域となる第３の半導体領域６の下とコレクタ側の横に設けられており、エミッタ電極となる第１の電極７は、第３の半導体領域６と第４の半導体領域５の両方に電気的に接続する。
【００８９】
また、実施の形態１５では、フィールドプレートとなる導電体１４がなく、その分、第２の絶縁膜１３が厚く形成されている。つまり、半導体層７３と第２の半導体領域４とのＰＮ接合の近傍に厚い絶縁膜が形成されていることになり、それによって、金属プラグ１０，２３よりなるコレクタ電極（第２の電極）から来る電界を低くしている。その他の構成は実施の形態１と同じである。実施の形態１と同様の構成については同一の符号を付し、説明を省略する。また、実施の形態１５の作用および製造方法はおおよそ実施の形態１と同じである。
【００９０】
以下、異なる点についてのみ説明する。セルデバイスの電流駆動能力は、デバイス構造と製造プロセスの最適化により従来の横型デバイスと同程度になる。また、セルピッチは、従来型デバイスの半分以下になる。したがって、図３７に示す構成のデバイスの単位面積あたりのオン抵抗は、従来型デバイスのオン抵抗（５００ｍΩ・ｍｍ2）の半分の２５０ｍΩ・ｍｍ2程度になる。また、実施の形態１５では、実施の形態１の第７の半導体領域１８のような領域がないため、図３に示すような電界分布や金属汚染に対するゲッタリング効果はない。また、製造プロセスについては、図３１、図２０、図２１、図２６、図１４、図１５、図２２および図２３の順に処理をおこなえばよい。
【００９１】
実施の形態１６．
図３８は、実施の形態１６のＩＧＢＴの構成（単位セル分）を示す断面図である。図３８に示すように、実施の形態１６は、図３７に示す実施の形態１５と相補的なｐチャネルＩＧＢＴであり、実施の形態１５と導電型が異なることを除いて、構成、作用および製造方法とも実施の形態１５と同じである。したがって、実施の形態１５および実施の形態１の説明において実施の形態２と同様な読み替えをおこなうものとし、実施の形態１６の詳細な説明を省略する。ただし、ｐ-半導体等よりなる支持基板７１を、ｎ-半導体等よりなる支持基板８１と読み替え、ｎ-半導体層７３を、ｐ-半導体層８３と読み替える。
【産業上の利用可能性】
【００９２】
以上のように、本発明にかかるトレンチ横型伝導度変調半導体装置は、高いラッチアップ耐量が要求される高耐圧スイッチング素子に有用であり、特に、フラットパネルディスプレイのドライバＩＣや車載ＩＣなどの出力段に用いる高耐圧スイッチング素子に適している。
【図面の簡単な説明】
【００９３】
【図１】実施の形態１の構成を示す断面図である。
【図２】実施の形態にかかるデバイスの平面レイアウトの一例を模式的に示す平面図である。
【図３】図１のＡ−Ａ’におけるデバイス中の電界分布を示す特性図である。
【図４】図１のＡ−Ａ’における第７の半導体領域のないデバイス中の電界分布を示す特性図である。
【図５】図１に示す構成のデバイスのオフ耐圧とドリフト領域の長さとの関係を示す特性図である。
【図６】図１に示す構成のデバイスのフィールドプレートの長さに対するオフ耐圧のシミュレーション結果を示す特性図である。
【図７】図１に示す構成のデバイスのオフ耐圧とドリフト領域のドーピング濃度との関係を示す特性図である。
【図８】図１に示す構成のデバイスを０．６μｍテクノロジで作製したときの各部の寸法の一例を示す断面図である。
【図９】図１に示す構成のデバイスの製造途中の状態を示す断面図である。
【図１０】図１に示す構成のデバイスの製造途中の状態を示す断面図である。
【図１１】図１に示す構成のデバイスの製造途中の状態を示す断面図である。
【図１２】図１に示す構成のデバイスの製造途中の状態を示す断面図である。
【図１３】図１に示す構成のデバイスの製造途中の状態を示す断面図である。
【図１４】図１に示す構成のデバイスの製造途中の状態を示す断面図である。
【図１５】図１に示す構成のデバイスの製造途中の状態を示す断面図である。
【図１６】図１に示す構成のデバイスの製造途中の状態を示す断面図である。
【図１７】図１に示す構成のデバイスの製造途中の状態を示す断面図である。
【図１８】実施の形態２の構成を示す断面図である。
【図１９】実施の形態３の構成を示す断面図である。
【図２０】図１９に示す構成のデバイスの製造途中の状態を示す断面図である。
【図２１】図１９に示す構成のデバイスの製造途中の状態を示す断面図である。
【図２２】図１９に示す構成のデバイスの製造途中の状態を示す断面図である。
【図２３】図１９に示す構成のデバイスの製造途中の状態を示す断面図である。
【図２４】実施の形態４の構成を示す断面図である。
【図２５】実施の形態５の構成を示す断面図である。
【図２６】図２５に示す構成のデバイスの製造途中の状態を示す断面図である。
【図２７】実施の形態６の構成を示す断面図である。
【図２８】実施の形態７の構成を示す断面図である。
【図２９】実施の形態８の構成を示す断面図である。
【図３０】実施の形態９の構成を示す断面図である。
【図３１】図３０に示す構成のデバイスの製造途中の状態を示す断面図である。
【図３２】実施の形態１０の構成を示す断面図である。
【図３３】実施の形態１１の構成を示す断面図である。
【図３４】実施の形態１２の構成を示す断面図である。
【図３５】実施の形態１３の構成を示す断面図である。
【図３６】実施の形態１４の構成を示す断面図である。
【図３７】実施の形態１５の構成を示す断面図である。
【図３８】実施の形態１６の構成を示す断面図である。
【図３９】従来の構成を示す断面図である。
【符号の説明】
【００９４】
１，７１，８１  支持基板
２  絶縁層
３，５３，７３，８３  半導体層
４，５４  第２の半導体領域
５，５５  第４の半導体領域
６，５６  第３の半導体領域
７  第１の電極
８  制御電極
９  第１の絶縁膜
１０，２３  第２の電極
１１，６１  第５の半導体領域
１２，６２  第６の半導体領域
１３  第２の絶縁膜
１４  導電体
１７，６７  第１の半導体領域
１８，６８  第７の半導体領域
１９  第３のトレンチ
２０  第１のトレンチ
２１  第２のトレンチ
２２  第３の絶縁膜
【図１】
2005109226.tif 000003
【図２】
2005109226.tif 000004
【図３】
2005109226.tif 000005
【図４】
2005109226.tif 000006
【図５】
2005109226.tif 000007
【図６】
2005109226.tif 000008
【図７】
2005109226.tif 000009
【図８】
2005109226.tif 000010
【図９】
2005109226.tif 000011
【図１０】
2005109226.tif 000012
【図１１】
2005109226.tif 000013
【図１２】
2005109226.tif 000014
【図１３】
2005109226.tif 000015
【図１４】
2005109226.tif 000016
【図１５】
2005109226.tif 000017
【図１６】
2005109226.tif 000018
【図１７】
2005109226.tif 000019
【図１８】
2005109226.tif 000020
【図１９】
2005109226.tif 000021
【図２０】
2005109226.tif 000022
【図２１】
2005109226.tif 000023
【図２２】
2005109226.tif 000024
【図２３】
2005109226.tif 000025
【図２４】
2005109226.tif 000026
【図２５】
2005109226.tif 000027
【図２６】
2005109226.tif 000028
【図２７】
2005109226.tif 000029
【図２８】
2005109226.tif 000030
【図２９】
2005109226.tif 000031
【図３０】
2005109226.tif 000032
【図３１】
2005109226.tif 000033
【図３２】
2005109226.tif 000034
【図３３】
2005109226.tif 000035
【図３４】
2005109226.tif 000036
【図３５】
2005109226.tif 000037
【図３６】
2005109226.tif 000038
【図３７】
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【図３８】
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【図３９】
2005109226.tif 000041