(57)【要約】【課題】ＳＯＩ基板を用いる半導体装置について、特にＭＯＳトランジスタのゲート電圧に依存しないドレインリーク電流の発生を抑制し、酸化拡散炉によるフィールド酸化膜の形成という低コストのプロセスで平坦化を実現する半導体装置の構造とその製造方法を提供する。【解決手段】半導体支持基板上に埋め込み酸化膜と表面シリコン層とを形成してなるＳＯＩ基板であって、前記表面シリコン層に素子領域を形成する際に、該素子領域と素子領域の周囲に設けるフィールド酸化膜との境界面を面方位（１００）面となるように選んで設け、前記フィールド酸化膜は、酸化拡散炉を用いた熱酸化方法により前記表面シリコン層を酸化してなり、前記フィールド酸化膜の膜厚は、前記素子領域の膜厚とほぼ等しく形成する。【選択図】 図１
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【特許請求の範囲】
【請求項１】
半導体支持基板上に埋め込み酸化膜と表面シリコン層とを形成してなるＳＯＩ基板に、前記表面シリコン層に素子領域を有し、該素子領域の周囲にフィールド酸化膜を備える半導体装置において、前記素子領域と前記フィールド酸化膜との境界面が面方位（１００）面であり、前記フィールド酸化膜は、前記表面シリコン層を酸化拡散炉を用いた熱酸化方法で酸化してなり、前記フィールド酸化膜の膜厚は、前記素子領域の膜厚とほぼ等しいことを特徴とする半導体装置。
【請求項２】
半導体支持基板上に埋め込み酸化膜と表面シリコン層とを形成してなるＳＯＩ基板の該表面シリコン層の上部にパッド酸化膜とシリコン窒化膜とを順次形成する工程と、該シリコン窒化膜の上部に前記表面シリコン層に素子領域を形成するため該素子領域の側面の面方位が（１００）面となるように耐エッチングマスクであるレジストパターンを設ける工程と、前記素子領域以外の部分の前記シリコン窒化膜と前記パッド酸化膜とを順次除去する工程と、前記素子領域以外の前記表面シリコン層部分を前記埋め込み酸化膜が露出することなく除去し凹部を形成する工程と、前記レジストパターンを除去する工程と、前記シリコン窒化膜を耐酸化マスクとし前記凹部に熱酸化方法でフィールド酸化膜を形成する工程と、前記シリコン窒化膜と前記パッド酸化膜とを順次除去する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の構造に関し、特に表面シリコン層−埋め込み酸化膜−半導体支持基板からなるＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造を有するＳＯＩ基板表面に島状に分離形成した素子領域を平坦化した半導体装置の構造およびその製造法方法に関するものである。
【背景技術】
【０００２】
一般に、半導体支持基板と埋め込み酸化膜と表面シリコン層とを有するＳＯＩ基板を用いる半導体装置は、表面シリコン層を素子領域として島状に絶縁分離形成した後、これら素子領域は一様な高さを有する段差のない基板表面とする。この基板表面の平坦化は、段差による配線部材の断線を防止する技術として知られている。
【０００３】
従来技術によるＳＯＩ基板における基板表面の平坦化は、化学気相成長法（以下ＣＶＤ法と記載する）を用いて基板表面に島状に分離形成された素子領域間の凹部を埋め込むように全面にシリコン酸化膜を形成し、その後、化学機械研磨法（以下ＣＭＰ法と記載する）を用いて島状に分離形成した素子領域である基板表面の凸部に形成されたシリコン酸化膜を素子領域表面が露出するまで研磨することによりなされる方法が提案されている（例えば特許文献１参照）。
【０００４】
上述のような従来技術によるＳＯＩ基板の平坦化方法を便宜上、ＣＭＰ法による平坦化技術と呼ぶことにする。
このＣＭＰ法による平坦化技術は、基板表面を研摩するために優れた平坦化を実現するという利点がある。
【０００５】
しかしながら、ＣＭＰ法による平坦化技術は、素子領域間を絶縁分離する目的でシリコン基板表面の凹部を埋め込むために、反応ガスにその多量体が流動性を有するテトラエトキシシラン（以下ＴＥＯＳと記載する）を用いる専用のＣＶＤ装置が必要となる。
さらに研摩のための装置も、先端研磨技術を用いる高価な設備が必要であり、前述のＣＶＤ装置と併せると周辺環境の整備を含め、平坦化に要する製造プロセスのコストは非常に高いものとなるという問題があった。
【０００６】
一方、既存設備を用いた低コストの平坦化方法もある。表面シリコン層の素子領域を除く領域に、酸化拡散炉を用いてフィールド酸化膜を形成する方法である。
この方法によれば、表面シリコン層に島状に配置した素子領域の間を選択的に酸化しフィールド酸化膜を形成するものであって、素子領域の絶縁分離と半導体装置の平坦化とを同時に行えるものである。
【０００７】
上述のような既存設備を用いた平坦化方法を便宜上、選択酸化による平坦化技術と呼ぶことにする。
この選択酸化による平坦化技術は、フィールド酸化膜の形成を制御することで優れた平坦化を実現することができるが、ＣＭＰ法による平坦化技術のように基板表面を研摩しないために、平坦化という点では劣っている。しかしながら、製造に特別な装置が必要ではなく既存設備を用いることができるために、平坦化に要する製造プロセスのコストは非常に安いものとなるという利点がある。
【０００８】
ところで、一般的なＳＯＩ基板は、表面シリコン層の劈開面を面方位（１１０）の単結晶シリコンで構成する。このため、このように一般的なＳＯＩ基板を用いると、単結晶の
表面シリコン層である素子領域と、例えば素子領域を絶縁分離するためのシリコン酸化膜との境界面は、面方位（１１０）面で構成される。
【０００９】
発明者が調べたところによると、前述のような選択酸化による平坦化技術を用いて平坦化を行うと、素子領域に設けるＭＯＳトランジスタに、ＭＯＳトランジスタのゲート電圧に依存しないドレインリーク電流が発生してしまうということがわかった。
【００１０】
これは、一般的な表面シリコン層の壁開面が面方位（１１０面）の単結晶シリコンで構成したＳＯＩ基板を用いると発生してしまうものであり、したがって、選択酸化による平坦化技術は一般的なＳＯＩ基板には適用できないという大きな問題があった。
【００１１】
図を用いて詳しく説明する。図７は、フィールド酸化膜との境界面を面方位（１１０）面で構成した素子領域上に設けるＮチャネル型ＭＯＳトランジスタについて、ゲート電圧とドレイン電流との関係を示したものである。
図７は、横軸がゲート電圧、縦軸がドレイン電流をそれぞれ示し、点線がゲート電圧０Ｖ以下にて許容されるドレインリーク電流の臨界値である。ここでのドレインリーク電流の臨界値は、１０-10Ａである。
【００１２】
図７より、素子領域とフィールド酸化膜との境界面を面方位（１１０）面で構成した半導体装置に形成したＮチャネル型ＭＯＳトランジスタでは、ゲート電圧が０．５Ｖ以下にて臨界値を越えるゲート電圧に依存しないドレインリーク電流が確認され、その水準はゲート電圧が０Ｖの状態でも１０-6Ａ以上であった。
【００１３】
このＭＯＳトランジスタのドレインリーク電流の発生要因について、発明者は次のような理由を考えている。
【００１４】
すなわち、素子領域側面で、素子領域とフィールド酸化膜との境界面である面方位（１１０）面のシリコン面は、酸化拡散炉を用いた酸素雰囲気中での酸化速度が速い。酸化速度が速いと、形成されるシリコン酸化膜の膜厚も厚くなり、酸化後、素子領域である島状の表面シリコン層の側面に加わるストレスも非常に大きくなる。
【００１５】
この結果、このストレスにより素子領域である表面シリコン層に格子欠陥が形成される。この格子欠陥が、ＭＯＳトランジスタのドレイン領域などに達し、ＭＯＳトランジスタのゲート電圧に依存しないドレインリーク電流が発生したと考えている。
一般に半導体装置は微細化を行いコストダウンを行う。微細化のために素子領域に余分な領域を持たせずにＭＯＳトランジスタを形成することから、この格子欠陥が発生するとすぐさまＭＯＳトランジスタの領域に達してしまう。すなわち、格子欠陥の発生はドレインリーク電流の発生を意味するものであり、微細化によりコストダウンを行う半導体装置において大きな障害となる。
【００１６】
以上の説明で明らかなように、素子領域間を酸化拡散炉を用いて形成したフィールド酸化膜で絶縁分離する従来の選択酸化による平坦化技術は、既存設備を用いた低コストな表面平坦化方法として優れた利点があるものの、フィールド酸化膜形成時のストレスによりドレインリーク電流が発生してしまう。
【００１７】
酸化拡散炉による酸化に必要な条件（酸化時間や酸化雰囲気等）を変更することで、フィールド酸化膜形成時のストレスの発生を若干緩和することができる可能性があるものの、ストレスの発生そのものを根本的に無くすことはできない。
したがって、一般に広く用いられている面方位（１１０）面のシリコン面を有するＳＯＩ基板に低コストで平坦化を行うことが出来ないという問題があった。
【特許文献１】特開平８−３５４０号公報（第６−７頁、第２−４図）
【発明の開示】
【発明が解決しようとする課題】
【００１８】
解決しようとする課題は、既存の装置を用いる低コストな表面平坦化技術にて製造されたＳＯＩ基板を用いる半導体装置は、ＭＯＳトランジスタのドレインリーク電流の発生を抑制することができないという点である。
【課題を解決するための手段】
【００１９】
本発明は、上記課題を解決するもので、ＳＯＩ基板を用いる半導体装置について、特にＭＯＳトランジスタのゲート電圧に依存しないドレインリーク電流の発生を抑制し、酸化拡散炉によるフィールド酸化膜の形成という低コストのプロセスで平坦化を実現した半導体装置の構造とその製造方法を提供することにある。
【００２０】
上記目的を達成するために、本発明の半導体装置の構造とその製造方法とは下記記載の手段を採用する。
【００２１】
本発明における半導体装置は、半導体支持基板上に埋め込み酸化膜と表面シリコン層とを形成してなるＳＯＩ基板に、表面シリコン層に素子領域を有し、素子領域の周囲にフィールド酸化膜を備える半導体装置において、素子領域とフィールド酸化膜との境界面が面方位（１００）面であり、フィールド酸化膜は、表面シリコン層を酸化拡散炉を用いた熱酸化方法で酸化してなり、フィールド酸化膜の膜厚は、素子領域の膜厚とほぼ等しいことを特徴とする。
【００２２】
本発明における半導体装置の製造方法は、半導体支持基板上に埋め込み酸化膜と表面シリコン層とを形成してなるＳＯＩ基板の表面シリコン層の上部にパッド酸化膜とシリコン窒化膜とを順次形成する工程と、シリコン窒化膜の上部に表面シリコン層に素子領域を形成するため素子領域の側面の面方位が（１００）面となるように耐エッチングマスクであるレジストパターンを設ける工程と、素子領域以外の部分のシリコン窒化膜とパッド酸化膜とを順次除去する工程と、素子領域以外の表面シリコン層部分を埋め込み酸化膜が露出することなく除去し凹部を形成する工程と、レジストパターンを除去する工程と、シリコン窒化膜を耐酸化マスクとし凹部に熱酸化方法でフィールド酸化膜を形成する工程と、シリコン窒化膜とパッド酸化膜とを順次除去する工程とを有することを特徴とする。
【発明の効果】
【００２３】
本発明によれば、ＳＯＩ基板に低コストで平坦化を実現できるとともに、ＳＯＩ基板上に設けたＭＯＳトランジスタのリーク電流も発生しないという利点がある。
また、それらを表面シリコン層の壁開面の面方位を選ばずに達成できるという利点がある。
【発明を実施するための最良の形態】
【００２４】
以下、図面を用いて本発明を実施するための最適な形態の半導体装置の構造とその製造方法とを説明する。なお、以下に示す本発明の実施形態については、ＳＯＩ基板上に設ける素子領域にＮチャネル型ＭＯＳトランジスタを形成する場合を例にして説明する。
【００２５】
[本発明の構造の説明：図１]
まず、図１を用いて本発明の半導体装置の構造を説明する。図１は、本発明の半導体装置の断面図である。
本発明の半導体装置は、図１に示すように、半導体支持基板１上に膜厚が１０００ｎｍの埋め込み酸化膜２と、導電型がＰ型で膜厚が８５０ｎｍの表面シリコン層３（図示せず
）とを形成してなるＳＯＩ基板にて、表面シリコン層３を分離加工し、素子領域４とフィールド酸化膜５とを設けている。
【００２６】
素子領域４を形成する際は、素子領域４とフィールド酸化膜５との境界面６が面方位（１００）面となるように素子領域４の配置を選んで設置する。
素子領域４の周囲に設けるフィールド酸化膜５は表面シリコン層３を熱酸化方法で酸化して形成し、フィールド酸化膜５の膜厚は、素子領域４の膜厚にほぼ等しい形状である。
【００２７】
さらに、素子領域４上に膜厚が１７ｎｍのゲート酸化膜７を設け、このゲート酸化膜７上にゲート電極配線８を設けている。
さらにまた、フィールド酸化膜５とゲート電極配線８との整合する素子領域４にソース領域とドレイン領域とである高濃度拡散層９を設けている。
そして全面に層間絶縁膜１０を設け、所定の箇所の層間絶縁膜１０を開口しコンタクトホール１１を設けている。
さらに層間絶縁膜１０を開口し設けたコンタクトホール１１を介し金属配線１２を設けている。
このような構成によって、素子領域４とフィールド酸化膜５とはほぼ平坦となることから、その上部に設ける層間絶縁膜１０も平坦となり、この上部に金属配線１２を設けても断線を起こすことは無い。
【００２８】
[本発明の製造方法：図２〜図５]
次に、この図１を用いて説明した半導体装置の構造を形成するための製造方法を図２〜図５の断面構造を用いて説明する。図２〜図５は、本発明の実施例におけるフィールド酸化膜５の形成によるＳＯＩ基板に設ける素子領域４の分離形成および平坦化方法を具体的に説明する断面図である。
【００２９】
まず図２に示すように、半導体支持基板１上に膜厚が１０００ｎｍの埋め込み酸化膜２を介し膜厚が８５０ｎｍの表面シリコン層３を表面に設けるＳＯＩ基板を、酸化拡散炉を用い温度１０００℃の酸素雰囲気中にて酸化処理を行い、表面に膜厚が３０ｎｍのパッド酸化膜１３を形成する。
【００３０】
その後、反応ガスにジクロルシラン（ＳｉＨ2Ｃｌ2）とアンモニア（ＮＨ3）を用いたＣＶＤ法により、シリコン窒化膜１４を膜厚１５０ｎｍで形成する。
さらにその後、シリコン窒化膜１４表面の素子領域４（図示せず）に素子領域４の側面の面方位が（１００）面となるように配置を選びホトレジストパターン１５を形成する。
【００３１】
例えば、このホトレジストパターン１５の形成においては、ホトレジストパターン１５を形成するために用いる露光装置にてホトレジストパターン１５の転写用ガラスマスクあるいはウェハを回転制御し素子領域４の側面の面方位が（１００）面とするような製造方法を用いることが出来る。
また、別の製造方法としては、このホトレジストパターン１５の転写用ガラスマスクのパターン設計を行う際に予め素子領域４の側面の面方位が（１００）面となるようにパターン設定を行うようにしても良い。
いずれの製造方法においても、本発明の要点を限定するものではない。すなわち、素子領域４の側面の面方位が（１００）面とするように素子領域４を配置することが本発明において重要な点だからである。
【００３２】
次に図３に示すように、ホトレジストパターン１５を耐エッチングマスクとし、エッチングガスに六フッ化硫黄（ＳＦ6）とヘリウム（Ｈｅ）を用いたドライエッチングによりシリコン窒化膜１４を除去する。
その後、ホトレジストパターン１５を耐エッチングマスクとし、エッチング溶液にフッ酸系溶液を用いたウエットエッチングによりパッド酸化膜１３を除去する。
さらにその後、ホトレジストパターン１５を耐エッチングマスクとし、エッチングガスに塩素（Ｃｌ2）と四フッ化炭素（ＣＦ4）を用いたドライエッチングにより表面シリコン層３を膜厚５５０ｎｍ除去し、前記表面シリコン層３の凹部１６を形成する。
ホトレジストパターン１５の下部の表面シリコン層３の部分は後の工程により素子領域４となる。その後、ホトレジストパターン１５を除去する。
【００３３】
次に図４に示すように、シリコン窒化膜１４を耐酸化マスクとし、酸化拡散炉を用い、温度１０００℃の酸素雰囲気中にて、単結晶シリコン基板の酸化膜厚に換算して８００ｎｍの膜厚のシリコン酸化膜を形成する時間、表面シリコン層３の凹部１６の底面および側面を酸化処理することにより、素子領域４を島状に絶縁分離するフィールド酸化膜５を形成する。
【００３４】
次に図５に示すように、シリコン窒化膜１４を燐酸（Ｈ3ＰＯ4）にて除去し、さらにパッド酸化膜１３をフッ酸系溶液により順次除去することにより、素子領域４とフィールド酸化膜５とによるＳＯＩ基板表面はほぼ平坦となる。
【００３５】
[本発明による電気特性の説明：図６]
図６に、図１に示す本発明の半導体装置における、Ｎチャネル型ＭＯＳトランジスタにてゲート電圧対するドレイン電流の変化を評価した結果を示す。
図６は、横軸にゲート電圧、縦軸にドレイン電流をそれぞれ示し、点線がゲート電圧０Ｖ以下にて許容されるドレインリーク電流の臨界値である。
【００３６】
評価に用いたＮチャネル型ＭＯＳトランジスタは、ゲート長が１．２μｍ、ゲート幅が４０μｍである。
Ｎチャネル型ＭＯＳトランジスタを設ける導電型がＰ型の表面シリコン層３を島状に絶縁分離した素子領域４は、導伝型がＰ型の不純物であるボロン（Ｂ）をイオン注入量１０13ａｔｏｍｓ／ｃｍ2の添加し、酸化拡散炉を用いた窒素雰囲気中で温度１１００℃のアニールを４時間施した。
Ｎチャネル型ＭＯＳトランジスタのソース領域とドレイン領域とである高濃度拡散層９は、ゲート電極配線８とフィール酸化膜５の整合する領域に、導伝型がＮ型の不純物である砒素（Ａｓ）をイオン注入量１０15ａｔｏｍｓ／ｃｍ2添加し、公知の方法で形成した。
【００３７】
図１に示した素子領域４とフィールド酸化膜５との境界面６を面方位（１００）面で構成した本発明の半導体装置におけるＮチャネル型ＭＯＳトランジスタでは、図６に示すとおり、臨界値を超えるゲート電圧に依存しないドレインリーク電流の発生は確認されず、良好な電圧−電流特性を得た。
ゲート電圧が０Ｖの状態でのドレインリーク電流は１０-11Ａ以下であり、素子領域４とフィールド酸化膜５の境界面６を面方位（１１０）面で構成した場合に比べ５桁以上低い水準を得ている。
【００３８】
このＭＯＳトランジスタのドレインリーク電流の発生が非常に低い要因について、発明者は素子領域側面である素子領域４とフィールド酸化膜５との境界面６にストレスが加わらなかったためと考えている。
【００３９】
すなわち、酸化拡散炉を用いた酸素雰囲気中での面方位（１００）面の酸化速度は、面方位（１１０）面に比べ遅い。酸化速度が遅いと、酸化時において素子領域４である島状の表面シリコン層の側面に加わるストレスも小さくなる。
この結果、素子領域４である表面シリコン層に形成される格子欠陥の発生は抑制され、ドレインリーク電流のない良好な電圧−電流特性を得ることとなる。
【００４０】
ここで表面シリコン層３の膜厚とドレインリーク電流との相関を表面シリコン層３に設ける素子領域４とフィールド酸化膜５との境界面で比較した結果を表１を用いて説明する。
【００４１】
表１は、ＳＯＩ基板上に設けたＮチャネル型ＭＯＳトランジスタにおけるドレインリーク電流の発生の有無を表面シリコン層３の厚さで比較した結果である。
表中、〇印はゲート電圧が０Ｖの時の図６の説明で述べた臨界値に達するドレインリーク電流が確認できない場合を示し、×印は臨界値に達するドレインリーク電流が確認できる場合を示す。 なお、評価に用いたＮチャネル型ＭＯＳトランジスタの仕様は、表面シリコン層３の厚さを除き、図６に示す特性の評価に用いたものと同じである。
【００４２】
各表面シリコン層３の膜厚共にフィールド酸化膜５は、図３に示す表面シリコン層３のエッチング後素子領域４を除く領域に膜厚３００ｎｍの表面シリコン層３を残し、酸化拡散炉を用い、温度１０００℃の酸素雰囲気中にて、単結晶シリコン基板の酸化膜厚に換算して８００ｎｍの膜厚のシリコン酸化膜を形成する時間酸化処理することにより設けた。
【００４３】
【表１】
2005136241.tif 000003
【００４４】
表１より、素子領域４とフィールド酸化膜５との境界面６における表面シリコン層３の面方位が（１１０）面であるＮチャネル型トランジスタでは、表面シリコン層３の膜厚が５００ｎｍ以上ではドレインリーク電流が確認されるのに対し、面方位（１００）面であるＮチャネル型トランジスタでは、表面シリコン層３の膜厚が９００ｎｍでもドレインリーク電流が確認されることはなかった。
【００４５】
次に図３で示すホトレジストパターン１５を耐エッチングマスクとし、ドライエッチングにより表面シリコン層３に設けた前記表面シリコン層３の凹部１６の高さとドレインリーク電流との相関を表面シリコン層３である素子領域４とフィールド酸化膜５の境界面６で比較した結果を表２を用いて説明する。
【００４６】
表２は、ＳＯＩ基板上に設けたＮチャネル型ＭＯＳトランジスタにおけるドレインリー
ク電流の発生の有無を図３で示す表面シリコン層３の凹部１６の高さで比較した結果である。
表中、〇印はゲート電圧が０Ｖの時の図６の説明で述べた臨界値に達するドレインリーク電流が確認できない場合を示し、×印は臨界値に達するドレインリーク電流が確認できる場合を示す。 なお、評価に用いたＮチャネル型ＭＯＳトランジスタの仕様は、図３で示す表面シリコン層３の凹部１６の高さを除き、図６に示す特性の評価に用いたものと同じである。
【００４７】
この時、用いた表面シリコン層３の膜厚は８５０ｎｍであり、フィールド酸化膜５は、酸化拡散炉を用い、酸素雰囲気中にて単結晶シリコン基板に膜厚８００ｎｍ形成する条件にて設けた。
【００４８】
【表２】
2005136241.tif 000004
【００４９】
表２より、素子領域４とフィールド酸化膜５との境界面６における表面シリコン層３の面方位が（１１０）面であるＮチャネル型トランジスタでは、図３に示す表面シリコン層３の凹部１６の高さが５００ｎｍ以上ではドレインリーク電流が確認されるのに対し、面方位（１００）面であるＮチャネル型トランジスタでは、表面シリコン層３の凹部の高さが７５０ｎｍでもドレインリーク電流が確認されることはなかった。
【００５０】
表１および表２の結果より、ＳＯＩ基板上に設けたＮチャネル型ＭＯＳトランジスタにおけるドレインリーク電流は、素子領域４とフィールド酸化膜５との境界面６の面方位が（１１０）面で、図３に示す表面シリコン層３の凹部１６の高さが高い程発生しやすいことが確認できる。
このことは、素子領域４とフィールド酸化膜５の境界面６が面方位（１００）面に比べ面方位（１１０）面の方がフィールド酸化膜５の形成時、酸化により側面に加わるストレスが大きい事を示している。
【００５１】
以上の説明で明らかなように、本発明の半導体装置は、表面シリコン層３に素子領域４を形成する際に、その素子領域４とフィールド酸化膜５との境界面が面方位（１００）面となるように配置を選んで設けた。
本発明の半導体装置は、その製造段階で素子領域４とフィールド酸化膜５との境界面を面方位（１００）面とするため、製造に要するＳＯＩ基板を選ばない。半導体装置の製造
時にもっとも入手しやすいＳＯＩ基板を用いることができる。
フィールド酸化膜５の形成においては、酸化拡散炉を用いた酸素雰囲気中で表面シリコン層を酸化するものであって、面方位（１００）面の遅い酸化速度を利用し、素子領域４とフィールド酸化膜５との境界面６にストレスを生じない平坦化方法を実現することが出来た。
境界面６にストレスが生じないことにより、境界面６に発生する格子欠陥が抑制され、素子領域４に設けるＭＯＳトランジスタはドレインリーク電流のない良好な電気特性を得ることが出来た。
【産業上の利用可能性】
【００５２】
ＴＥＯＳ専用ＣＶＤ装置やＣＭＰ装置といった高価な専用設備を必要とせず、酸化拡散炉によるフィールド酸化膜の形成という他のプロセスと共用が可能で且つ安価な設備にて実現できるＳＯＩ基板を用いた半導体装置の平坦化に適用できる。
【図面の簡単な説明】
【００５３】
【図１】本発明における半導体装置を示す断面図である。
【図２】本発明における半導体装置の製造方法を示す断面図である。
【図３】本発明における半導体装置の製造方法を示す断面図である。
【図４】本発明における半導体装置の製造方法を示す断面図である。
【図５】本発明における半導体装置の製造方法を示す断面図である。
【図６】本発明における半導体装置のゲート電圧とドレイン電流との関係を示すグラフである。
【図７】従来技術における半導体装置のゲート電圧とドレイン電流との関係を示すグラフである。
【符号の説明】
【００５４】
１  半導体支持基板
２  埋め込み酸化膜
３  表面シリコン層
４  素子領域
５  フィールド酸化膜
６  境界面
７  ゲート酸化膜
８  ゲート電極配線
９  高濃度拡散層
１０  層間絶縁膜
１１  コンタクトホール
１２  金属配線
１３  パッド酸化膜
１４  シリコン窒化膜
１５  ホトレジストパターン
１６  凹部
【図１】
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【図２】
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【図３】
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【図４】
2005136241.tif 000008
【図５】
2005136241.tif 000009
【図６】
2005136241.tif 000010
【図７】
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