(57)【要約】【課題】積層された容量素子を有する半導体記憶装置において、パターン配置を最適化することにより、上部電極の引き出し面積を最小限にし、大容量な半導体記憶装置の提供を目的とする。【解決手段】下部電極９と第一の容量絶縁膜１２と中間電極１３とからなる下部容量素子１７と、中間電極１３と第二の容量絶縁膜１４と上部電極１５とからなる上部容量素子１８とにおいて、セルプレート線である中間電極１３に、貫通孔Ａを設ける。上部容量素子１８の上部電極１５は、貫通孔Ａを介して中継電極１０と接続しているソース／ドレイン領域４と電気的に接続している。このように、中間電極１３中に貫通孔Ａを設けることにより、上部容量素子１８は、メモリセルの面積を増大させずに下部容量素子１７の上方に設けることができる。【選択図】図１
2005159230.tif 000002
【特許請求の範囲】
【請求項１】
絶縁膜中に隣り合うように形成された第一の電極および第二の電極と、
前記第一の電極の上に形成された第一の容量絶縁膜と、
前記第一の容量絶縁膜の上に形成された第三の電極と、
前記第三の電極を覆うように形成された第二の容量絶縁膜と、
前記第二の容量絶縁膜を覆い、且つ前記第三の電極より下方で前記第二の電極と接するように形成された第四の電極とからなる半導体記憶装置。
【請求項２】
前記第四の電極は、前記第二の電極の上方で、且つ前記第三の電極に形成された開口部において、
前記第三の電極に接しないように前記第二の電極と接続していることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第三の電極は、前記開口部において、
前記第二の容量絶縁膜を介して前記第四の電極と対向していることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記第一の電極と前記第一の容量絶縁膜と前記第三の電極とから第一の容量素子が形成され、
前記第三の電極と前記第二の容量絶縁膜と前記第四の電極とから第二の容量素子が形成され、
前記第二の容量素子は、前記第一の容量素子の上方に位置し、且つ前記第一の容量素子とオーバーラップして配置していることを特徴とする請求項１から請求項３のいずれか１つに記載の半導体記憶装置。
【請求項５】
前記第三の電極は、セルプレート線であることを特徴とする請求項１から請求項４のいずれか１つに記載の半導体記憶装置。
【請求項６】
前記第一の電極および前記第二の電極は、それぞれビット線に接続していることを特徴とする請求項１から請求項５のいずれか１つに記載の半導体記憶装置。
【請求項７】
絶縁膜中に第一の電極および第二の電極を形成する工程と、
前記第一の電極と前記第二の電極との上に第一の容量絶縁膜を形成する工程と、
前記第一の容量絶縁膜の上に第三の電極を形成する工程と、
前記第二の電極の上方の前記第三の電極を除去して前記第一の容量絶縁膜を露出する工程と、
前記第三の電極を覆い、且つ前記第二の電極の上方において露出した前記第一の容量絶縁膜の上に第二の容量絶縁膜を形成する工程と、
前記第二の電極の上方における前記第一の容量絶縁膜と前記第二の容量絶縁膜とを、前記第三の電極が露出しないように、前記第二の電極が露出するまで除去する工程と、
前記第二の容量絶縁膜を介して前記第三の電極と対向し、且つ前記第二の電極の上に第四の電極を形成する工程と、
隣り合う前記第二の電極毎に前記第四の電極を分離する工程とを有する半導体記憶装置の製造方法。
【請求項８】
前記第一の容量絶縁膜および前記第二の容量絶縁膜は、強誘電体膜または高誘電体膜からなることを特徴とする請求項１から請求項７のいずれか１つに記載の半導体記憶装置。
【請求項９】
前記第一の容量絶縁膜および前記第二の容量絶縁膜は、ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9、Ｐｂ（ＺｒxＴｉ1-x）Ｏ3、（ＢａxＳｒ1-x）ＴｉＯ3、（ＢｉxＬａ1-x）4Ｔｉ3Ｏ12（０≦ｘ≦１）または、Ｔａ2Ｏ5のいずれかひとつからなることを特徴とする請求項８記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体または高誘電体を容量絶縁膜とする容量素子を有する半導体記憶装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、デジタル技術の進化に伴い、大容量のデータを処理し、保存する傾向が強まっている。このようなデジタル技術の進化の中で、電子機器は一層の高度化が進み、中枢となる半導体装置において、より微細化と高速化が求められている。半導体記憶装置の代表であるダイナミックＲＡＭを例にとると、従来の珪素酸化物や珪素窒化物に替えて、高誘電体を容量絶縁膜として用いる技術が広く研究開発されている。一方、不揮発性ＲＡＭに関しては、従来に無い高速低電圧動作を実現するため、強誘電体を容量絶縁膜として用いる研究開発が盛んに行われている。これら強誘電体あるいは高誘電体を容量絶縁膜とする容量素子を有する半導体記憶装置においては、今後の技術革新の中で如何に集積度を高め、チップサイズの増大を抑えていくかが大容量化の鍵となっている。
【０００３】
以下、強誘電体あるいは高誘電体を容量絶縁膜とする容量素子を有する従来の半導体記憶装置について図１７を参照しながら説明する。図１７（ａ）は、従来の半導体記憶装置の平面図である。図１７（ｂ）は、図１７（ａ）のｙ−ｙ’を線で結ぶ箇所近傍の半導体記憶装置の要部断面図である。
【０００４】
従来の半導体記憶装置は、図１７（ｂ）に示すように、半導体基板９０１に形成されたソース／ドレイン領域９０２、９０３およびゲート電極（図示せず）と、半導体基板９０１の上に形成された第一の層間絶縁膜９０４と、第一の層間絶縁膜９０４にソース／ドレイン領域９０２、９０３と接続するように形成されたコンタクトプラグ９０５、９０６と、第一の層間絶縁膜９０４の上に形成された強誘電体反応防止膜９０７と、コンタクトプラグ９０５を覆うように形成された下部電極の拡散バリア膜９０８と、拡散バリア膜９０８の上に形成された下部電極９０９と、下部電極９０９の上に形成された第一の強誘電体膜９１０と、第一の強誘電体膜９１０の上に形成されたセルプレート線９１１と、セルプレート線９１１の上に形成された第二の強誘電体膜９１２と、第二の強誘電体膜９１２の上に形成された上部電極９１３と、上部電極９１３を覆うように基板全体に亘って形成された第二の層間絶縁膜９１４と、上部電極９１３とコンタクトプラグ９０６とを接続するためのプラグ９１５、９１６および配線９１７とから構成されている。さらに、配線９１７を覆うように基板全体に亘って形成された第三の層間絶縁膜９１８と、第三の絶縁膜９１８の上に形成された配線９１９、９２０とを有している。
【０００５】
以上のような半導体記憶装置において、下部電極９０９と、第一の強誘電体膜９１０と、セルプレート線９１１とによって第一のキャパシタ９２１が構成されている。また、セルプレート線９１１と、第二の強誘電体膜９１２と、上部電極９１３とによって第二のキャパシタ９２２が構成されている（例えば、特許文献１参照）。
【特許文献１】特開２００２−２１７３８１号公報（第７頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述した従来の半導体記憶装置は、第一のキャパシタ９２１の上部電極であるセルプレート線９１１を第二のキャパシタ９２２の下部電極として用いているため、第一のキャパシタ９２１と、第二のキャパシタ９２２とを積層した構成である。そのため、セルプレート線９１１の上に形成される第二のキャパシタ９２２にアクセスするために、上部電極９１３とソース／ドレイン領域９０３とを接続するためのプラグ９１５を上部電極９１３の直上に形成する必要があった。
【０００７】
そのため、プラグ９１５を形成するために、第二の層間絶縁膜９１４中にドライエッチングによってコンタクトホールを形成するとき、コンタクトホールの開口部から上部電極９１３を介して、第二の強誘電体膜９１２にエッチングによるプラズマダメージやスパッタダメージが生じていた。このようにして、第二のキャパシタ９２２の第二の強誘電体膜９１２の一部の組成が崩れるといった問題があった。つまり、プラズマダメージやスパッタダメージによる強誘電体膜９１２の破壊により、第二のキャパシタ９２２の分極量や容量が減少するといった問題があった。
【０００８】
また、従来の半導体記憶装置では、上部電極９１３とソース／ドレイン領域９０３へ接続するための配線９１７を形成する工程が必要であった。そのため、キャパシタ９２１、９２２の周辺に上部電極９１３とソース／ドレイン領域９０３とを接続するプラグ９１６を形成するための領域が必要であった。現状の一般的なキャパシタサイズは０．５μｍ〜３μｍ程度であり、ソース／ドレイン領域９０３と上部電極９１３とを接続するコンタクトのサイズは０．１５μｍ〜０．５μｍ程度が用いられている。そのため、前記キャパシタのサイズによるピッチ配列の隙間に前記コンタクトを配置する場合、上部電極９１３とソース／ドレイン領域９０３とのコンタクトを取るために、３〜６倍に及ぶ領域が必要となり、図１７（ａ）に示すように、プラグ９１６の周辺にメモリとして無効となるチップ領域が大きく発生するという問題があった。
【０００９】
本発明は、上記従来の問題に鑑みて、メモリセルキャパシタを積層した構造を有する半導体記憶装置において、チップ面積の増大を抑えながら、各メモリセルのキャパシタから電極を引き出すことを目的とする。さらに、電極からの引き出しコンタクトの周囲にもキャパシタ領域を設けることにより、高集積化およびメモリの大容量化を可能とする半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の目的を達成するために本発明は、絶縁膜中に形成された第一の電極および第二の電極と、第一の電極の上に形成された第一の容量絶縁膜と、第一の容量絶縁膜の上に形成された第三の電極と、第三の電極を覆うように形成された第二の容量絶縁膜と、第二の電極と接続するように、且つ第二の容量絶縁膜を覆うように形成された第四の電極とからなることを特徴とする。
【００１１】
このように、第三の電極の上下両面を容量素子の電極として利用し、二個の容量素子が積層した構造をしているため、チップ面積を変えずにメモリ容量を二倍にすることができる。つまり、高集積化と大容量化を可能にした半導体記憶装置を実現することができる。
【００１２】
さらに、第三の電極と第二の容量絶縁膜と第四の電極とからなる上部容量素子において、第二の電極を介してソース／ドレイン領域と接続する第四の電極は、第二の容量絶縁膜を覆い、第二の電極と接続するように形成されているため、ソース／ドレイン領域と接続するコンタクトを上部容量素子の直上に形成する必要がなくなる。従って、容量絶縁膜の組成や構造に対して、コンタクト形成時のエッチングダメージによる悪影響が低減でき、信頼性の高い容量素子を提供することができる。
【００１３】
また、第四の電極は、第三の電極の形成された領域内において、第三の電極を貫通して第二の電極と接続しているため、上部容量素子と半導体基板とを接続する配線を引き回すことなく、メモリセルの形成された領域内において電極を引き出すことができる。従って、第四の電極と第二の電極とのコンタクト部が第三の電極の範囲をはみ出さないため、コンタクト部の占める面積を低減することができる。さらに、上部電極に対するコンタクト部の周囲にも容量絶縁膜を有するため、チップ面積に対する無効領域の発生を抑えることができる。
【００１４】
また、上記目的を達成するために本発明は、絶縁膜中に第一の電極および第二の電極を形成する工程と、第一の電極と第二の電極との上に第一の容量絶縁膜を形成する工程と、第一の容量絶縁膜の上に第三の電極を形成する工程と、第二の電極の上方に位置する第三の電極を除去する工程と、第三の電極を覆うように第二の容量絶縁膜を形成する工程と、第二の電極の上方の第一の容量絶縁膜と第二の容量絶縁膜とを第二の電極が露出するまで除去する工程と、第一の容量絶縁膜および第二の容量絶縁膜とを覆うように第四の電極を形成する工程と、第四の電極と接続された第二の電極毎に、第四の電極を分離する工程とを含むことを特徴とする。
【００１５】
このような製造方法によれば、第四の電極は、容量絶縁膜を覆うように形成することができ、第三の電極と第二の容量絶縁膜と第四の電極とからなる容量素子の上部にコンタクトホールを形成することなく、第四の電極を第二の電極と接続することにより、第四の電極は第二の電極を介してソース／ドレイン領域と電気的に接続することができる。従って、コンタクトホール形成時にメモリセルキャパシタや容量絶縁膜にダメージを与えることがなく、組成変動や構造の破壊を抑えることができ、良好な容量絶縁膜を得ることができる。また、第三の電極の両面を容量素子の電極として利用しているため、第一の電極と第一の容量絶縁膜と第三の電極とからなる容量素子と、第三の電極と第二の容量絶縁膜と第四の電極とからなる容量素子との積層構造を有する構成であるため、チップ面積の増大を抑えつつ、メモリ容量を大容量化できる半導体記憶装置を形成することができる。
【発明の効果】
【００１６】
以上のように本発明は、積層された容量素子を有する半導体記憶装置において、パターン配置を最適化することにより、上部電極の引き出し面積を最小限にし、大容量かつ高集積化の可能な半導体記憶装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１７】
（実施形態１）
本発明の実施形態１における半導体記憶装置について、図１を参照しながら説明する。図１（ａ）は、実施形態１に係るメモリセルの要部平面図であり、図１（ｂ）は、図１（ａ）のｘ−ｘ’を結ぶ線での断面図である。
【００１８】
実施形態１におけるメモリセルは、図１（ｂ）に示すように、素子分離層２と、不純物拡散層であるソース／ドレイン領域３、４とを備えた半導体基板１の上に形成された第一の層間絶縁膜５と、第一の層間絶縁膜５に形成されたソース／トレイン領域３、４と接続するコンタクトプラグ６、７と、コンタクトプラグ６、７の上に形成されたバリア膜８と、バリア膜８の上に形成された下部電極９および中継電極１０と、下部電極９と中継電極１０との間に形成されたスペーサ絶縁膜１１と、下部電極９と中継電極１０との上に形成された第一の容量絶縁膜１２と、下部電極９の上方の第一の容量絶縁膜１２の上に形成された中間電極１３と、中間電極１３を覆うように形成された第二の容量絶縁膜１４と、第二の容量絶縁膜１４と中継電極１０の上に形成された上部電極１５とから構成されている。
【００１９】
このような構成において、下部電極９は、コンタクトプラグ６を介してソース／ドレイン領域３と接続しており、さらに図１（ａ）に示すように、中継電極１０を囲むような形状をしている。
【００２０】
また、中間電極１３はセルプレート線であり、図１（ａ）に示すように、中継電極１０の直上に貫通孔Ａを有している。
【００２１】
上部電極１５は、図１（ａ）に示すように、貫通孔Ａをコンタクト部１６として、中継電極１０と接続している。つまり、図１（ｂ）に示すように、上部電極１５は、中間電極１３を突き抜けて、中継電極１０と接続している。また、コンタクトプラグ６の上方の上部電極１５にはスリットが形成され、スリットによって分割された上部電極１５は、図１（ａ）に示すように、それぞれの中継電極１０と接続している。さらに、中継電極１０は、コンタクトプラグ７を介してソース／ドレイン領域４と接続されている。
【００２２】
このようなメモリセルにおいて、第一の容量素子である下部容量素子１７は、第一の電極である下部電極９と、第一の容量絶縁膜１２と、第三の電極である中間電極１３とから構成される。また、第二の容量素子である上部容量素子１８は、第三の電極である中間電極１３と、第二の容量絶縁膜１４と、第四の電極である上部電極１５とから構成される。
【００２３】
上述した下部容量素子１７と上部容量素子１８とは、上下に位置し、さらに横方向にオーバーラップして位置している。つまり、図１（ｂ）に示すように、上部容量素子１８は、基板に平行な方向に下部容量素子１７の１／２だけずれて位置している。
【００２４】
このように、本発明は、上部電極１５と接続する中継電極１０を形成するとともに、セルプレート線である中間電極１３に貫通孔Ａを設けるようにしたものである。そのため、図１（ａ）に示すように、中間電極１３の形成された基板の領域内において、その領域をはみ出すことなく、上部容量素子１８の上部電極１５が中継電極１０を介してソース／ドレイン領域４と接続することができる。従って、中間電極１３に貫通孔Ａを設け、貫通孔Ａ内に上部電極１５を収めた構成であるため、上部電極１５の引き出し面積を最小限にすることができる。
【００２５】
また、上部電極１５とソース／ドレイン領域４との接続のためのコンタクト部に必要な領域を確保するために、従来はコンタクト部の周囲に無駄な領域が生じていたが、本発明ではこの領域に中間電極１３、第二の容量絶縁膜１４および上部電極１５が形成されることにより、容量を持たせることができる。従って、基板領域内のデッドスペースを有効に利用でき、メモリ容量を大容量化することができる。
【００２６】
また、従来例のように、上部容量素子とソース／ドレイン領域との接続のために上部電極の直上に設けていたコンタクトホールや配線となるプラグを、本発明では設ける必要がない。従って、コンタクトホール形成時のドライエッチングや、プラグ形成時の容量絶縁膜に対するダメージが減少するため、容量絶縁膜の組成が破壊されることによる容量素子の特性の劣化を抑制することができる。
【００２７】
（実施形態２）
本発明の実施形態２における半導体記憶装置の製造方法について、図２から図１１を参照して説明する。図２から図１１は、実施形態２に係るメモリセルの製造方法の各工程断面図である。各図（ａ）は、メモリセルの要部平面図であり、各図（ｂ）は、各図（ａ）中のｘ−ｘ’を結ぶ線での断面図である。図１と同一構成要素は同符号を付して説明を省略する。
【００２８】
まず、図２（ｂ）に示すように、例えばシリコンからなる半導体基板１の表面に素子分離層２を選択的に形成する。次に、半導体基板１の上にゲート絶縁膜（図示せず）を介してゲート電極（図示せず）を形成する。その後、ゲート電極をマスクとして半導体基板１に不純物注入を行い、ゲート電極の両側方領域に不純物拡散層であるソース／ドレイン領域３、４を形成する。これにより、素子分離層２によって互いに絶縁された複数のトランジスタ（図示せず）が半導体基板１上に形成される。
【００２９】
ここで、トランジスタのゲート電極はワード線（図示せず）と接続されており、ワード線を用いてトランジスタのＯＮ／ＯＦＦを制御することができる。
【００３０】
次に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、図２（ａ）に示すように、素子分離層２とトランジスタとが形成された半導体基板１の全面に亘ってボロン燐ドープ酸化シリコン（以下、ＢＰＳＧ膜という）を堆積し、続いて、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：化学機械的研磨）法により、堆積したＢＰＳＧ膜の上面を平坦化する。これにより、図２（ｂ）に示すように、膜厚６００ｎｍ程度の第一の層間絶縁膜５が形成される。
【００３１】
次に、第一の層間絶縁膜５の表面全面にフォトレジストを塗布して、リソグラフィ法により、ソース／ドレイン領域３、４の上方にホールを有するレジストパターンを形成する。このレジストパターンをマスクとして、ドライエッチングにより、第一の層間絶縁膜５にコンタクトホールを形成する。
【００３２】
続いて、スパッタリング法により、コンタクトホールの側面及び底面に膜厚１０ｎｍのＴｉ膜を堆積する。次に、ＣＶＤ法により、コンタクトホールが埋まらないように、Ｔｉ膜の上に膜厚１０ｎｍのＴｉＮ膜を堆積する。
【００３３】
ここで、Ｔｉ膜は、第一の層間絶縁膜５との密着性を向上させることができる。また、ＴｉＮ膜は、この後に形成されるコンタクトプラグが第一の層間絶縁膜５から侵入する酸素によって酸化されるのを防止し、さらにソース／ドレイン領域３、４からの酸素拡散も防止することができる。
【００３４】
次に、ＣＶＤ法により、コンタクトホールを埋め込むように第一の層間絶縁膜５の表面全体に亘ってタングステン（Ｗ）からなる導電性材料を堆積する。続いて、ＣＭＰ法により、第一の層間絶縁膜５の上面が露出するまで導電性材料を除去する。このようにして、図２（ｂ）に示すように、ソース／ドレイン領域３、４と接続し、図２（ａ）に示すように、一列に配置するコンタクトプラグ６、７が形成される。
【００３５】
ここで、タングステンは、ホールに対する埋め込み特性が良いため、ＣＭＰによる平坦性が得られやすく、さらにこの後に行う容量絶縁膜の焼結のときに酸化し難いという特長を有する。
【００３６】
図２（ｂ）に示すように、一方のコンタクトプラグ６は、ソース／ドレイン領域３と接続しており、ソース／ドレイン領域３を介してビット線（図示せず）と接続している。他方のコンタクトプラグ７は、ソース／ドレイン領域４と接続しており、ソース／ドレイン領域４を介してビット線（図示せず）と接続している。また、コンタクトプラグ６とコンタクトプラグ７は、交互に配置されている。
【００３７】
次に、スパッタリング法により、図３（ｂ）に示すように、コンタクトプラグ６、７が形成された半導体基板１の上に、半導体基板１の全面に亘って膜厚１００ｎｍのＴｉＡｌＮ膜８を堆積する。さらに、スパッタリング法により、図３（ａ）に示すように、ＴｉＡｌＮ膜８の上に膜厚５０ｎｍのＩｒ膜（図示せず）を堆積し、Ｉｒ膜の上に膜厚５０ｎｍのＩｒＯ2膜（図示せず）を堆積し、ＩｒＯ2膜の上に膜厚７０ｎｍのＰｔ膜を順次堆積する。これにより、積層の電極層Ｂが形成される。
【００３８】
ここで、ＴｉＡｌＮ膜８は、コンタクトプラグ６、７から、後工程で形成される第一の容量絶縁膜１２への水素の拡散を防止するバリア膜である。また、Ｉｒ膜とＩｒＯ2膜は、第一の容量絶縁膜１２の焼結時にコンタクトプラグ６、７へ酸素が拡散するのを防ぐことができる。従って、コンタクトプラグ６、７の酸化によるコンタクト抵抗の上昇や、第一の層間絶縁膜５などから侵入する水素による第一の容量絶縁膜１２の還元を防止することができる。
【００３９】
続いて、電極層Ｂの上に、コンタクトプラグ６の上方の電極層Ｂと、コンタクトプラグ７の上方の電極層Ｂとを分離する形状のレジストパターンを形成する。例えば、コンタクトプラグ７の上方の電極層Ｂをコンタクトプラグ６の上方のＰｔ膜が囲むような形状である。このレジストパターンをマスクとして、ドライエッチングすると、図４（ｂ）に示すように、コンタクトプラグ６に接続する第一の電極である下部電極９と、コンタクトプラグ７に接続する第二の電極である中継電極１０とが形成される。
【００４０】
このように、下部電極９と中継電極１０は、ＴｉＡｌＮ膜８と、Ｉｒ膜と、ＩｒＯ2膜と、Ｐｔ膜とからなる積層構造を有する電極である。また、図４（ａ）に示すように、平面図において中継電極１０は四角形状をしており、下部電極９は中継電極１０の四辺を囲むような形状をしている。
【００４１】
次に、下部電極９と中継電極１０とが形成された半導体基板１の上面に、ＣＶＤ法により、膜厚５００ｎｍのＮｏｎ  ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ膜（ＮＳＧ膜）を堆積する。その後、ＣＭＰ法により、下部電極９と中継電極１０との上面が露出するまでＮＳＧ膜を除去し、図５（ｂ）に示すように、下部電極９と中継電極１０との間を埋めるようにスペーサ絶縁膜１１を形成する。なお、スペーサ絶縁膜１１としては、窒化シリコン膜やＴＥＯＳ膜などでもよい。
【００４２】
続いて、例えばスピン塗布法により、図６（ａ）に示すように、半導体基板１の全体に亘って、強誘電体材料であるＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9（ただし、ｘは０≦ｘ≦１）（以下、ＳＢＴＮ膜という）を膜厚１００ｎｍ堆積する。これにより、図６（ｂ）に示すように、下部電極９と中継電極１０との上面に、ＳＢＴＮ膜からなる第一の容量絶縁膜１２が形成される。
【００４３】
さらに、スパッタリング法により、図６（ｂ）に示すように、第一の容量絶縁膜１２の上に、Ｐｔを膜厚１００ｎｍ堆積する。このＰｔ膜は、第三の電極であり、セルプレート線となる中間電極１３である。
【００４４】
次に、中間電極１３の上に、中継電極１０の上方が開口するレジストパターンを形成し、このレジストパターンをマスクとしてドライエッチングし、中継電極１０上の第一の容量絶縁膜１２の表面を露出させる。その結果、図７（ｂ）に示すように、中継電極１０の上の中間電極１３が除去され、下部電極９の上方にのみ中間電極１３が形成される。
【００４５】
中間電極１３は、図７（ａ）に示すように、平面図においては、隣り合う下部電極９間において連続して形成されており、且つ中継電極１０の上方に貫通孔Ａを有するように構成されている。
【００４６】
このように形成された下部電極９と、第一の容量絶縁膜１２と、中間電極１３とにより、第一の容量素子である下部容量素子１７が構成される。図７（ｂ）に示すように断面図において、下部容量素子１７と下部容量素子１７との間に中継電極１０が配置している。
【００４７】
続いて、下部容量素子１７の上に形成される上部容量素子１８の製造工程について説明する。
【００４８】
図８（ｂ）に示すように、ＣＶＤ法により、中間電極１３と露出した第一の容量絶縁膜１２とを覆うように、半導体基板１の全体に亘って、膜厚１００ｎｍのＳＢＴＮ膜を堆積し、第二の容量絶縁膜１４を形成する。
【００４９】
その後、第二の容量絶縁膜１４の上に、中継電極１０の上方に中間電極１３が露出しない大きさのホールを有するレジストパターンを形成する。このレジストパターンをマスクとして、第一の容量絶縁膜１２と第二の容量絶縁膜１４とをエッチングし、中継電極１０の表面を露出させる。これにより、図９（ａ）および図９（ｂ）に示すように、中継電極１０の上に、コンタクト部１６が形成される。
【００５０】
続いて、スパッタリング法により、第一の容量絶縁膜１２の側面と、第二の容量絶縁膜１４と、コンタクト部１６とを覆うように半導体基板１の全面に亘って、図１０（ａ）に示すように、膜厚１００ｎｍのＰｔ膜を堆積する。このように形成されたＰｔ膜は第四の電極である上部電極１５となる。この上部電極１５は、図１０（ｂ）に示すように、コンタクト部１６において、中継電極１０と接続し、コンタクトプラグ７を介して、ソース／ドレイン領域４と接続している。
【００５１】
その後、エッチングにより、図１１（ａ）に示すように、コンタクトプラグ６の上方のＰｔ膜を除去する。これにより、図１１（ｂ）に示すように、隣り合う中継電極１０に接続する上部電極１５はそれぞれ分離され、独立して構成される。
【００５２】
このように形成された中間電極１３と、第二の容量絶縁膜１４と、上部電極１５とにより、図１１（ｂ）に示すように、第二の容量素子である上部容量素子１８が構成される。上部容量素子１８の上部電極１５は、中継電極１０とコンタクトプラグ７とを介して、ソース／ドレイン領域４と接続している。
【００５３】
上述した本発明による半導体記憶装置は、図１１（ｂ）に示すように、下部容量素子１７の斜め上方に上部容量素子１８を有しており、断面図において、上部容量素子１８は下部容量素子１７の幅の約半分だけ、半導体基板１に平行方向にずれて配置している。つまり、図１１（ａ）に示すように、下部容量素子１７と上部容量素子１８が横方向にオーバーラップした構成である。そのため、隣り合う下部容量素子１７に跨るように、下部容量素子１７の上方に上部容量素子１８が位置するため、チップ面積を増加させることなくメモリセルを集積化できるため、メモリ容量を増加することができる。
【００５４】
さらに、第二の容量絶縁膜１４を覆うように上部電極１５を形成し、下部電極９と同時に形成された中継電極１０と上部電極１５とが接続する構成であるため、上部容量素子１８の直上に従来必要であったコンタクトホールを形成する必要がない。つまり、コンタクトホール形成時のエッチングダメージやプラズマダメージにより、上部電極１５を介して第二の容量絶縁膜１４の組成や構造が破壊されることがない。従って、コンタクトホールの下方に位置する容量素子にダメージを与えることなく、良好な容量素子を形成することができる。さらに、信頼性の高い半導体記憶装置を提供することができる。
【００５５】
なお、本発明は、下部電極９と同じ高さにおいて、上部電極１５と中継電極１０とを直接接続するような構成であれば同様の効果を奏する。
【００５６】
なお、本実施形態において、ソース／ドレイン領域の上層がシリサイド化された層であってもよい。
【００５７】
本実施形態において、第一の層間絶縁膜５は、窒化シリコンを含んでもよい。但し、熱処理により平坦化し易いため第一の層間絶縁膜５としてＢＰＳＧ膜がより好ましい。
【００５８】
本実施形態において、コンタクトプラグ６、７は、ポリシリコンからなる導電性材料で構成してもよい。
【００５９】
本実施形態において、第一の容量絶縁膜１２および第二の容量絶縁膜１４は、スピン塗布法、ＣＶＤ法、ＭＯＣＶＤ法のうちいずれかひとつを用いて形成すればよい。
【００６０】
本実施形態において、第一の容量絶縁膜１２および第二の容量絶縁膜１４は、ＳＢＴＮ膜に限らず、Ｐｂ（ＺｒxＴｉ1-x）Ｏ3、ＢａxＳｒ1-x）ＴｉＯ3、（ＢｉxＬａ1-x）4Ｔｉ3Ｏ12、Ｔａ2Ｏ5などの強誘電体材料または高誘電体材料で構成しても構わない。
【００６１】
なお、本実施形態において、さらに上部電極１５の上に、全ての容量素子を覆うように半導体基板１の全体に亘って水素バリア膜を形成した構成を用いてもよい。このような構成によると、さらに後の工程において形成される層間絶縁膜から侵入する水素を防ぐことができる。そのため、水素の侵入により強誘電体膜が還元され、強誘電体膜の組成が崩れることによる分極量の減少などの容量素子の特性の劣化を防ぐことができる。
【００６２】
（実施形態３）
本発明の実施形態３における半導体装置について図１２を参照して説明する。図１２（ａ）は、メモリセルの要部平面図である。図１２（ｂ）は図１２（ａ）中のｘ−ｘ'での断面図であり、図１２（ｃ）は図１２（ａ）中のｘｘ−ｘｘ'での断面図である。図１１と同一構成要素は同符号を付して説明を省略する。
【００６３】
本実施形態の特徴は、実施形態２と異なりセルプレート線である中間電極１３が貫通孔Ａを有していないことである。つまり、中間電極１３は、中継電極１０の上方を避けるように、且つ中継電極１０の周縁の一部分を囲むように形成されている。
【００６４】
以下に詳しく説明する。但し、実施形態２と同一部分については説明を省略する。
【００６５】
図１２（ａ）に示すように、本実施形態３におけるメモリセルにおいて、コンタクトプラグ６は一直線に配列しており、コンタクトプラグ７は隣り合うコンタクトプラグ６間で、且つコンタクトプラグ６の列から外れた位置に形成されている。つまり、コンタクトプラグ７は、図１２（ａ）に示すように、コンタクトプラグ６の列から上下方向に交互にずれて配置している。
【００６６】
次に、コンタクトプラグ６、７の上にバリア膜とＰｔ膜とからなる電極層（図示せず）を形成し、コンタクトプラグ６の上方の電極層とコンタクトプラグ７の上方の電極層とを切断する。これにより、図１２（ａ）に示すように、平面図において矩形状の下部電極９と、四角形状の中継電極１０とが形成される。
【００６７】
その後、下部電極９と中継電極１０との上に第一の容量絶縁膜１２とＰｔ膜からなる中間電極１３とを順次形成する。そして、中継電極１０の上方が開口し、中間電極１３が中継電極１０の周縁の一部分を囲うような凹形状をしたレジストパターンをマスクとして中間電極１３をエッチングする。これにより、セルプレート線である中間電極１３は、図１２（ａ）に示すように、平面図において、四角形状の中継電極１０の三方を囲うような凹部を有している。つまり、中間電極１３は、キャパシタ領域として無駄なスペースが出来ないように変形して形成されている。
【００６８】
続いて、中間電極１３の上に第二の容量絶縁膜１４を堆積し、中継電極１０の上方にコンタクト部１６を形成する。その後、第二の容量絶縁膜１４の上に、コンタクト部１６を覆うように上部電極１５を形成する。
【００６９】
このようにして、図１２（ｂ）に示すように、下部電極９と第一の容量絶縁膜１２と中間電極１３とからなる下部容量素子１７と、図１２（ｃ）に示すように、中間電極１３と第二の容量絶縁膜１４と上部電極１５とからなる上部容量素子１８とが構成される。つまり、一列に配列した下部容量素子１７の上方において、上部容量素子１８は、ジグザグに配列した構成をしている。
【００７０】
本実施形態によると、図１２（ａ）に示すように、容量素子の形成された領域を外れず、且つ中間電極１３が形成された領域内に、中継電極１０が形成されている。つまり、上部容量素子１８の上部電極１５とソース／ドレイン領域４との接続を取るコンタクト部１６をメモリセルの面積を増加させることなく、最適な位置に配置することができる。そのため、上部容量素子１８の上部電極１５とソース／ドレイン領域４とのコンタクトの領域を最小限にすることができる。従って、単位メモリセルあたりの面積を増加させることなく、２個の容量素子を積層することができるため、メモリセルを集積化することができる。
【００７１】
続いて、以下に本実施形態３の改良例について、図１３を参照して説明する。図１３（ａ）は改良例に係るメモリセルの要部平面図である。図１３（ｂ）は図１３（ａ）中のｘ−ｘ'での断面図であり、図１３（ｃ）は図１３（ａ）中のｘｘ−ｘｘ'での断面図である。図１１と同一構成要素は同符号を付して説明を省略する。
【００７２】
本改良例が実施形態３と異なる点は、等間隔に並んだコンタクトプラグ６の列と、コンタクトプラグ７との列が並列しており、各コンタクトプラグ６とコンタクトプラグ７とは並列していない配置をしている。さらに、下部容量素子１７と上部容量素子１８とが上下に重なっていることである。以下に詳しく説明する。
【００７３】
コンタクトプラグ６、７は、図１３（ａ）に示すように、一列に形成されたコンタクトプラグ６の列と、同様に一列に形成されたコンタクトプラグ７の列が平行に配置されており、各コンタクトプラグ７は、コンタクトプラグ６の間に形成されている。
【００７４】
次に、図１３（ａ）に示すように、コンタクトプラグ６の上にＬ字形状の下部電極９と、コンタクトプラグ７の上に四角形状の中継電極１０を形成する。このとき、平面図において、Ｌ字形状の下部電極９と、四角形状の中継電極１０とを組み合わせると四角形状を形成する。つまり、中継電極１０の三辺が、一方の下部電極９の二辺と他方の下部電極９の一辺とによって囲まれている。
【００７５】
その後、下部電極９と中継電極１０との上に第一の容量絶縁膜１２とＰｔ膜からなる中間電極１３とを順次形成する。そして、中継電極１０の上方が開口し、中間電極１３が中継電極１０の周縁の一部分を囲うような凹形状をしたレジストパターンをマスクとして中間電極１３をエッチングする。これにより、セルプレート線である中間電極１３は、図１３（ａ）に示すように、平面図において、四角形状の中継電極１０の三面を囲うような凹部を有している。つまり、中間電極１３は、キャパシタ領域として無駄なスペースが出来ないように変形している。
【００７６】
その後、実施形態２と同様の方法により、第二の容量絶縁膜１４と上部電極１５を形成する。
【００７７】
上述したように、本改良例のメモリセルは、図１３（ｂ）に示すように、下部電極９と第一の容量絶縁膜１２と中間電極１３とからなる下部容量素子１７と、図１３（ｃ）に示すように、中間電極１３と第二の容量絶縁膜１４と上部電極１５とからなる上部容量素子１８が上下に重なって構成されている。従って、図１３（ｂ）に示すように、上部電極１５の真下に下部電極９が収まる構造となるため、メモリセル部のレイアウト設計が容易になる。
【００７８】
（実施形態４）
本発明の実施形態４における半導体装置について、図１４を参照して説明する。図１４（ａ）は実施形態４に係るメモリセルの要部平面図である。図１４（ｂ）は図１４（ａ）中のｘ−ｘ'での断面図である。図１１と同一構成要素は同符号を付して説明を省略する。
【００７９】
本実施形態４の特長は、実施形態２と異なり、コンタクトプラグ６のピッチと同じピッチで配列したコンタクトプラグ７が、コンタクトプラグ６に並列して配置している。つまり、下部電極９と上部電極１５とが同ピッチで配置した構成をしている。以下に詳しく説明する。但し、実施形態２と同一部分は省略する。
【００８０】
図１４（ａ）に示すように、本実施形態４におけるメモリセルにおいて、コンタクトプラグ６の列とコンタクトプラグ７の列とは、並行して配置されており、コンタクトプラグ６とコンタクトプラグ７は隣り合っている。つまり、コンタクトプラグ６のピッチとコンタクトプラグ７のピッチが等しくなるように形成している。
【００８１】
次に、図１４（ｂ）に示すように、コンタクトプラグ６、７の上にバリア膜とＰｔ膜とからなり、平面図において四角形状の下部電極９と中継電極１０とが形成される。その後、下部電極９と中継電極１０との上に第一の容量絶縁膜１２とＰｔ膜からなる中間電極１３とを順次形成する。そして、中間電極１３の上に、中継電極１０の上方が開口するレジストパターンを形成し、このレジストパターンをマスクとしてドライエッチングし、中継電極１０の上方に貫通孔Ａを形成する。これにより、セルプレート線である中間電極１３は、図１４（ａ）に示すように、平面図においては、隣り合う下部電極９間において連続して形成されており、且つ中継電極１０の上方に貫通孔Ａを有するように構成されている。
【００８２】
続いて、中間電極１３の上に第二の容量絶縁膜１４を堆積し、中継電極１０の上方にコンタクト部１６を形成する。その後、第二の容量絶縁膜１４の上に、コンタクト部１６を覆うように上部電極１５を形成する。
【００８３】
このようにして、図１４（ｂ）に示すように、下部電極９と第一の容量絶縁膜１２と中間電極１３とからなる下部容量素子１７と、中間電極１３と第二の容量絶縁膜１４と上部電極１５とからなる上部容量素子１８とが構成される。
【００８４】
このように、コンタクトプラグ６のサイズを固定し、コンタクトプラグ６の最小ピッチの状態で、セルプレート線に垂直な方向、つまり図１４（ａ）に示すように、上部電極１５の長辺方向に第一の容量絶縁膜１２および第二の容量絶縁膜１４を伸ばすだけで、メモリセルの容量を増加することができる。言い換えれば、上部電極１５の最小セパレートサイズで、容量絶縁膜を伸ばすことによって、メモリセルのキャパシタ容量を増やすことができる。
【００８５】
このような構成によって、上部電極１５の長辺を調節するだけで、容易に容量素子の容量を調節することができる。従って、セルプレート線方向にメモリセルの集積度を向上することができる。
【００８６】
また、以下に本実施形態４の改良例について、図１５を参照して説明する。図１５（ａ）は本改良例のメモリセルの要部平面図である。図１５（ｂ）は図１５（ａ）中のｘ−ｘ'での断面図である。図１１と同一構成要素は同符号を付して説明を省略する。
【００８７】
本改良例が実施形態４と異なる点は、コンタクトプラグ６とコンタクトプラグ７を交互に、且つ一列に配置することである。
【００８８】
このように、上部電極１５に対して、コンタクト部１６である中継電極１０を最小のセパレートサイズで配置するため、セルプレート線で中間電極１３に垂直で、且つ基板に平行な方向に配置するビット線（図示せず）方向にメモリセルの集積度を向上することができる。
【００８９】
上述したように、本実施形態および改良例によると、下部電極９と上部電極１５とが通常のコンタクトと同等のピッチで配置出来るとき、上部容量素子１８の上部電極１５と基板とのコンタクト部１６を、中間電極１３を貫通させて設けるため、メモリセルの面積を増加させることなく、容量素子を積層した半導体装置を提供することができる。また、メモリセルとしてのチップ占有面積を抑えつつ、各容量素子の容量調節を上部電極１５の長辺方向のみで行うことができる。
【００９０】
（実施形態５）
本発明の実施形態５における半導体装置について、図１６を参照しながら説明する。図１６（ａ）はメモリセルの要部平面図であり、図１６（ｂ）は図１６（ａ）中のｘ−ｘ’を結ぶ線での断面図である。図１と同一構成要素は、同符号を付して説明を省略する。
【００９１】
本実施形態において、実施形態２と異なる点は、上部電極１５とソース／ドレイン領域４との接続のために、中継電極１０の代わりにプラグ２０と、中継プラグ２１と、配線２２とを有することである。以下に詳しく説明する。但し、実施形態２と同一内容は説明を省略する。
【００９２】
図１６（ｂ）に示すように、素子分離層２と、ソース／ドレイン領域３、４と、第一の層間絶縁膜５と、コンタクトプラグ６、７とが形成された半導体基板１の上に、バリア膜８と、下部電極９と、スペーサ絶縁膜１１とを形成する。
【００９３】
次に、下部電極９の上に第一の容量絶縁膜１２を形成し、第一の容量絶縁膜１２の上に中間電極１３を形成する。
【００９４】
ここで、コンタクトプラグ７の上方に位置する中間電極１３には貫通孔Ａが形成されている。この貫通孔Ａは、この後に形成される上部容量素子１８とソース／ドレイン領域４とを接続するためのプラグを形成するために設けられている。このときの貫通孔の径は、後工程にて中継プラグ２１を形成するためのコンタクトホールの径より大きくなくてはならない。
【００９５】
続いて、中間電極１３を覆うように第二の容量絶縁膜１４を形成し、第二の容量絶縁膜１４の上に上部電極１５を形成する。このとき上部電極１５は、図１６（ａ）に示すように、コンタクトプラグ６、７の上部を避け、さらに隣り合う下部電極９に対する上部電極１５を分離するように形成される。
【００９６】
以上のようにして、上下に積層した下部容量素子１７と上部容量素子１８とが構成される。
【００９７】
次に、下部容量素子１７と上部容量素子１８とを埋めるように、半導体基板１の全体に亘って第二の層間絶縁膜１９を形成する。続いて、上部電極１５の上方とコンタクトプラグ７の上方とに開口を有するレジストパターンをマスクとして、第二の層間絶縁膜１９およびスペーサ絶縁膜１１にコンタクトホールを形成する。このコンタクトホールに導電膜を埋め込むことにより、上部電極１５の上にプラグ２０と、コンタクトプラグ７の上に中継プラグ２１が形成される。
【００９８】
次に、第二の層間絶縁膜１９の上に、プラグ２０と中継プラグ２１とを接続する導電膜からなる配線２２を形成する。これにより、上部電極１５は、上部電極１５上に設けられたプラグ２０を介して配線２２と接続する。さらに、配線２２は中継プラグ２１およびコンタクトプラグ７を介して、ソース／ドレイン領域４と接続する。つまり、上部電極１５は、プラグ２０と、配線２２と、中継プラグ２１と、コンタクトプラグ７とを介してソース／ドレイン領域４と接続する。
【００９９】
上述した構成によると、上部電極１５に接続するコンタクトプラグ７および中継プラグ２１を下部電極９から遠くに離れた位置に引き出して設けることがない。そのため、中継プラグ２１およびコンタクトプラグ７の周辺に生じる無駄な領域を最小限にすることができる。
【０１００】
本発明は、上記各実施形態に示したような、貫通孔Ａもしくは、平面図において凹形状を有する中間電極１３に限らず、上部容量素子１８の引き出しコンタクト（中継電極１０およびコンタクトプラグ７と中継プラグ２１）を中間電極１３の形成された領域を外れることなく形成された構成であればよい。つまり、下部電極と中間電極と中継電極と上部電極の形状を、チップ面積に対する無駄な領域を抑えるように適宜変形すればよい。このような構成によると、半導体基板上において上部容量素子の引き出しコンタクトが占める面積を最小に抑えることができる。従って、高集積化および信頼性の高い容量素子を提供することができる。
【産業上の利用可能性】
【０１０１】
本発明にかかる半導体記憶装置およびその製造方法は、高集積化および大容量化を目的とする半導体記憶装置等に適用できる。
【図面の簡単な説明】
【０１０２】
【図１】（ａ）本発明の実施形態１における半導体記憶装置の要部平面図、（ｂ）本発明の実施形態１における半導体記憶装置の要部断面図
【図２】（ａ）本発明の実施形態２における半導体記憶装置の製造方法の工程平面図、（ｂ）本発明の実施形態２における半導体記憶装置の製造方法の工程断面図
【図３】（ａ）本発明の実施形態２における半導体記憶装置の製造方法の工程平面図、（ｂ）本発明の実施形態２における半導体記憶装置の製造方法の工程断面図
【図４】（ａ）本発明の実施形態２における半導体記憶装置の製造方法の工程平面図、（ｂ）本発明の実施形態２における半導体記憶装置の製造方法の工程断面図
【図５】（ａ）本発明の実施形態２における半導体記憶装置の製造方法の工程平面図、（ｂ）本発明の実施形態２における半導体記憶装置の製造方法の工程断面図
【図６】（ａ）本発明の実施形態２における半導体記憶装置の製造方法の工程平面図、（ｂ）本発明の実施形態２における半導体記憶装置の製造方法の工程断面図
【図７】（ａ）本発明の実施形態２における半導体記憶装置の製造方法の工程平面図、（ｂ）本発明の実施形態２における半導体記憶装置の製造方法の工程断面図
【図８】（ａ）本発明の実施形態２における半導体記憶装置の製造方法の工程平面図、（ｂ）本発明の実施形態２における半導体記憶装置の製造方法の工程断面図
【図９】（ａ）本発明の実施形態２における半導体記憶装置の製造方法の工程平面図、（ｂ）本発明の実施形態２における半導体記憶装置の製造方法の工程断面図
【図１０】（ａ）本発明の実施形態２における半導体記憶装置の製造方法の工程平面図、（ｂ）本発明の実施形態２における半導体記憶装置の製造方法の工程断面図
【図１１】（ａ）本発明の実施形態２における半導体記憶装置の製造方法の工程平面図、（ｂ）本発明の実施形態２における半導体記憶装置の製造方法の工程断面図
【図１２】（ａ）本発明の実施形態３における半導体記憶装置の要部平面図、（ｂ）本発明の実施形態３における半導体記憶装置の要部断面図、（ｃ）本発明の実施形態３における半導体記憶装置の要部断面図
【図１３】（ａ）本発明の実施形態３の改良例の半導体記憶装置の要部平面図、（ｂ）本発明の実施形態３の改良例における半導体記憶装置の要部断面図、（ｃ）本発明の実施形態３の改良例における半導体記憶装置の要部断面図
【図１４】（ａ）本発明の実施形態４における半導体記憶装置の要部平面図、（ｂ）本発明の実施形態４における半導体記憶装置の要部断面図
【図１５】（ａ）本発明の実施形態４の改良例の半導体記憶装置の要部平面図、（ｂ）本発明の実施形態４の改良例における半導体記憶装置の要部断面図
【図１６】（ａ）本発明の実施形態５における半導体記憶装置の要部平面図、（ｂ）本発明の実施形態５における半導体記憶装置の要部断面図
【図１７】（ａ）従来の半導体記憶装置の要部平面図、（ｂ）従来の半導体装置の要部断面図
【符号の説明】
【０１０３】
１  半導体基板
２  素子分離層
３、４  ソース／ドレイン領域
５  第一の層間絶縁膜
６、７  コンタクトプラグ
８  バリア膜
９  下部電極
１０  中継電極
１１  スペーサ絶縁膜
１２  第一の容量絶縁膜
１３  中間電極
１４  第二の容量絶縁膜
１５  上部電極
１６  コンタクト部
１７  下部容量素子
１８  上部容量素子
１９  第二の層間絶縁膜
２０  プラグ
２１  中継プラグ
２２  配線
９０１  半導体基板
９０２、９０３  ソース／ドレイン領域
９０４  第一の層間絶縁膜
９０５、９０６  コンタクトプラグ
９０７  強誘電体反応防止膜
９０８  拡散バリア膜
９０９  下部電極
９１０  第一の強誘電体膜
９１１  セルプレート線
９１２  第二の強誘電体膜
９１３  上部電極
９１４  第二の層間絶縁膜
９１５、９１６  プラグ
９１７  配線
９１８  第三の層間絶縁膜
９１９、９２０  配線
９２１  第一のキャパシタ
９２２  第二のキャパシタ
Ａ  貫通孔
Ｂ  電極層
【図２】
2005159230.tif 000003
【図３】
2005159230.tif 000004
【図４】
2005159230.tif 000005
【図５】
2005159230.tif 000006
【図６】
2005159230.tif 000007
【図７】
2005159230.tif 000008
【図１０】
2005159230.tif 000009
【図１１】
2005159230.tif 000010
【図１５】
2005159230.tif 000011
【図１６】
2005159230.tif 000012
【図１７】
2005159230.tif 000013
【図１】
2005159230.tif 000014
【図８】
2005159230.tif 000015
【図９】
2005159230.tif 000016
【図１２】
2005159230.tif 000017
【図１３】
2005159230.tif 000018
【図１４】
2005159230.tif 000019