(57)【要約】【課題】ゲート電極のバーチカルなプロファイルを形成して素子特性の劣化を防止することが可能な半導体素子のゲート電極形成方法を提供する。【解決手段】半導体基板上にポリシリコン膜及び金属シリサイド膜を順次形成する段階と、前記金属シリサイド膜を結晶化させ、結晶化された前記金属シリサイド膜のエッチング率が前記ポリシリコン膜と類似するようにアニーリング工程を行う段階と、前記結晶化された前記金属シリサイド膜と前記ポリシリコン膜の類似なエッチング率を用いて前記金属シリサイド膜及びポリシリコン膜を１回のエッチング工程でエッチングしてゲート電極を形成する段階とを含む。【選択図】図３
2005012159.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にポリシリコン膜及び金属シリサイド膜を順次形成する段階と、
前記金属シリサイド膜を結晶化させ、結晶化された前記金属シリサイド膜のエッチング率が前記ポリシリコン膜と類似するようにアニーリング工程を行う段階と、
前記結晶化された前記金属シリサイド膜と前記ポリシリコン膜の類似なエッチング率を用いて前記金属シリサイド膜及びポリシリコン膜を１回のエッチング工程でエッチングしてゲート電極を形成する段階とを含む半導体素子のゲート電極形成方法。
【請求項２】
前記アニーリング工程は、非結晶質状態の前記金属シリサイド膜を結晶化させて結晶質状態の金属シリサイド膜に形成するためにＲＴＰ(Rapid thermal process)アニーリング工程又はファーネスアニーリング工程を行うことを特徴とする請求項１記載の半導体素子のゲート電極形成方法。
【請求項３】
前記ＲＴＰアニーリング工程は９００〜１０００℃の温度範囲、１０〜３０ｓｅｃの時間、Ｎ２又はＮＨ３ガス雰囲気中で行い、前記ファーネスアニーリング工程は８５０〜１０００℃の温度、５〜３０ｍｉｎの時間、Ｎ２又はＮＨ３ガス雰囲気中で行うことを特徴とする請求項２記載の半導体素子のゲート電極形成方法。
【請求項４】
前記金属シリサイド膜はタングステンシリサイド膜で形成することを特徴とする請求項１記載の半導体素子のゲート電極形成方法。
【請求項５】
前記エッチング工程は前記ポリシリコン膜をエッチングするための工程条件で行うことを特徴とする請求項１記載の半導体素子のゲート電極形成方法。
【請求項６】
前記エッチング工程はＣｌ２ガスとＯ２ガスとの混合ガスを誘導結合プラズマチャンバに流入させて行うドライエッチング工程であることを特徴とする請求項１又は５記載の半導体素子のゲート電極形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子のゲート電極形成方法に係り、さらに詳しくは、半導体素子のポリサイド構造からなるゲート電極形成方法に関する。
【背景技術】
【０００２】
半導体素子の高集積化に伴ってゲート電極を形成するポリシリコン層の低抵抗性を改善するために金属シリサイド膜をポリシリコン膜の上部面に蒸着してゲート電極を形成するポリサイド構造のゲート電極を主に使用する。このようなポリサイド構造のゲート電極を形成するにおいて、ポリシリコン膜と金属シリサイド膜のタングステンシリサイド膜をそれぞれエッチングし、バーチカル(vertical)なプロファイル(profile)を有するゲート電極パターンを形成する。
【０００３】
この際、前記タングステンシリサイド膜のエッチング後にポリシリコン膜のエッチングを行うが、前記タングステンシリサイド膜のエッチング時にポリシリコン膜の一部をリセス(recess）し、このリセスされたポリシリコン膜にゲート電極パターニングのためのエッチングを再び行うと、ポリシリコン膜に対しては２回のエッチング工程を行う。前記２回のエッチング工程を行ったポリシリコン膜のプロファイルは上下部の異なる膜質のプロファイルより凹む形状を有する。
【０００４】
従って、このようなプロファイルを有するポリシリコン膜は、バーチカルな（垂直な）プロファイルを有するゲート電極のパターン形成を難しくして、素子特性の劣化をもたらすという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、かかる問題点を解決するためのもので、その目的は、ゲート電極のバーチカルなプロファイルを形成して素子特性の劣化を防止することが可能な半導体素子のゲート電極形成方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するための本発明は、半導体基板上にポリシリコン膜及び金属シリサイド膜を順次形成する段階と、前記金属シリサイド膜を結晶化させ、結晶化された前記金属シリサイド膜のエッチング率が前記ポリシリコン膜と類似するようにアニーリング工程を行う段階と、前記結晶化された前記金属シリサイド膜と前記ポリシリコン膜の類似なエッチング率を用いて前記金属シリサイド膜及びポリシリコン膜を１回のエッチング工程でエッチングしてゲート電極を形成する段階とを含む、半導体素子のゲート電極形成方法を提供する。
【０００７】
前記アニーリング工程は、非結晶質状態の前記金属シリサイド膜を結晶化させて結晶質状態の金属シリサイド膜に形成するためにＲＴＰ(Rapid thermal process)アニーリング工程又はファーネスアニーリング工程を行うことが好ましく、前記ＲＴＰアニーリング工程は９００〜１０００℃の温度範囲、１０〜３０ｓｅｃ時間、Ｎ２又はＮＨ３ガス雰囲気中で行い、前記ファーネスアニーリング工程は８５０〜１０００℃の温度、５〜３０ｍｉｎ時間、Ｎ２又はＮＨ３ガス雰囲気中で行うことが好ましい。
【０００８】
前記金属シリサイド膜はタングステンシリサイド膜で形成することが好ましく、前記エッチング工程は前記ポリシリコン膜をエッチングするための工程条件で行うことが好ましく、前記エッチング工程はＣｌ２ガスとＯ２ガスとの混合ガスを誘導結合プラズマチャンバに流入させて行うドライエッチング工程であることが好ましい。
【発明の効果】
【０００９】
本発明によれば、アニーリング工程によってタングステンシリサイド膜を結晶化させ、ポリシリコン膜と結晶化されたタングステンシリサイド膜に１回のエッチング工程を行うことにより、ポリシリコン膜のリセス形成を防止し、バーチカルなプロファイルを有するゲート電極パターンが形成できるようにすることにより、素子特性の劣化を防止することができるという利点がある。
【発明を実施するための最良の形態】
【００１０】
以下、添付図面を参照して本発明の実施例を詳細に説明する。ところが、本発明の実施例は、様々な変形実施が可能であるが、本発明は、下記の実施例に限定されるものと解釈されてはならない。これらの実施例は当技術分野で通常の知識を有する者に本発明をより完全に説明するために提供されるものである。従って、図面における膜の厚さなどはより明確な説明を強調するために誇張されたもので、図面上において同一の符号で表示された要素は同一の要素を意味する。また、ある膜が他の膜又は半導体基板の「上」にある或いは接触していると記載される場合、前記ある膜は前記他の膜又は半導体基板に直接接触して存在することができ、あるいはその間に第３の膜が介在されることもできる。
【００１１】
図１ないし図４は本発明の一実施例に係る半導体素子のゲート電極形成方法を説明するための断面図である。
【００１２】
図１を参照すると、シリコン材質の半導体基板１０の上部全面にトンネル酸化膜１２、フローティングゲート電極用第１ポリシリコン膜１４、フローティングゲート電極用第２ポリシリコン膜１６、誘電体膜１８、コントロールゲート電極用第３ポリシリコン膜２０、タングステンシリサイド膜２２ａ及びハードマスク２４を順次形成する。前記トンネル酸化膜１２は温度７５０〜８００℃の範囲内でウェット酸化を行った後、温度約９００〜９１０℃の範囲とＮ２の気体雰囲気中で約２０〜３０分間熱処理して形成することができる。前記フローティングゲート電極用第１ポリシリコン膜１４はＳｉＨ４又はＳｉＨ６のようなＳｉソースガスとＰＨ３ガスを用いたＬＰＣＶＤ(low pressure chemical vapor deposition)法によって温度約５００〜５５０℃と圧力約０.１〜３ｔｏｒｒで７０〜１５０Å程度の厚さに形成する。前記フローティングゲート電極用第２ポリシリコン膜１６は、前記第１ポリシリコン膜１４と同一の工程条件によって６００〜１４００Å程度の厚さに形成することができる。前記誘電体膜１８はＯＮＯ構造、すなわち第１酸化膜、窒化膜及び第２酸化膜が順次積層された構造で形成することが好ましい。この際の第１酸化膜及び第２酸化膜は約６００〜７００℃の温度で工程を行うチャンバーにローディングして圧力約１〜３ｔｏｒｒ以下と温度約８１０〜８５０℃でＬＰＣＶＤ法によって３５〜６０Å程度の厚さに形成し、ＳｉＨ２Ｃｌ２(Dichloro Silane:ＤＣＳ)をソースとしたＨＴＯ(high temperature oxide)膜又はＮ２ＯガスをソースとしたＨＴＯ膜を形成することができる。前記窒化膜は反応気体としてＮＨ３とＳｉＨ２Ｃｌ２ガスを用いて圧力約１〜３ｔｏｒｒ以下及び温度約６５０〜８００℃でＬＰＣＶＤ法によって５０〜６５Å程度の厚さに形成する。次に、前記誘電体膜１８の形成完了後には誘電体膜１８の特性を向上させ、各膜質間の境界を強化するために約温度７５０〜８００℃の範囲でウェット酸化膜のスチームアニーリング工程を行う。前記スチームアニール工程は自然酸化膜又は不純物による汚染が発生しないように誘電体膜１８の蒸着後に時間遅延なく１５０〜３００Å程度の厚さに酸化膜を形成するように行う。前記コントロールゲート電極用第３ポリシリコン膜２０は、ＳｉＨ４又はＳｉＨ６のようなＳｉソースガスとＰＨ３ガスを用いたＬＰＣＶＤ法によって温度５００〜５５０℃及び圧力０.１〜３ｔｏｒｒの条件で７０〜１５０Åの厚さに形成する。前記タングステンシリサイド膜２２は非結晶質状態のタングステンシリサイド膜であって、ＳｉＨ４(monosilane：ＭＳ)又はＳｉＨ２Ｃｌ２(Dichloro Silane:ＤＣＳ)とＷＦ６の反応によって１０００〜１２００Å程度の厚さに形成し、温度３００〜５００℃の範囲で良好なステップカバレージ(step coverage)を実現しながら膜質の面抵抗を最小化するよう、化学量論比２.０〜２.８程度に調節する。この際、蒸着した厚さ１０００〜１２００Åのタングステンシリサイド膜２２は、以後アニーリング工程の進行時に全厚の約２０％程度減少する厚さ、すなわち２００Åの厚さを勘案して形成したものである。
【００１３】
図２を参照すると、前記形成された構造物の全面にアニーリング工程を行う。このアニーリング工程は、非結晶質状態のタングステンシリサイド膜２２ａを結晶化させ、結晶質状態の第３ポリシリコン膜２０との膜質特性、すなわちエッチング率を類似にする。したがって、前記結晶化されたタングステンシリサイド膜２２ｂと第３ポリシリコン膜２０とのエッチング率が類似であり、その後ゲート電極パターニングのためのエッチング時に結晶化されたタングステンシリサイド膜２２ｂと第３ポリシリコン膜２０は１回のエッチング工程によってこの２つの膜質を同時にエッチングすることができる。この際、使用するアニーリング工程にはＲＴＰ(Rapid thermal process)アニーリング工程又はファーネスアニーリング工程がある。ＲＴＰアニーリング工程で行うときは温度９００〜１０００℃の範囲で１０〜３０ｓｅｃ時間、Ｎ２又はＮＨ３ガス雰囲気中で行い、ファーネスアニーリング工程で行うときは温度８５０〜１０００℃の範囲で５〜３０ｍｉｎ時間、Ｎ２又はＮＨ３ガス雰囲気中で行う。また、前記アニーリング工程を行うと、厚さ１０００〜１２００Åのタングステンシリサイド膜２２ｂは、全厚の約２０％、すなわち２００Åの厚さが減少して厚さ８００〜１０００Åのタングステンシリサイド膜が残る。この厚さが減少したタングステンシリサイド膜２２ｂによって以後の工程で高さが低くなったゲート電極パターンを備えるが、これは高集積素子のゲート電極形成工程の際に有利である。
【００１４】
図３を参照すると、前記結果物上に形成したハードマスク２４をエッチングマスクとしてエッチング工程を行い、ゲート電極パターンＧ.Ｐを形成する。まず、ハードマスク２４で結晶化されたタングステンシリサイド膜２２ｂと第３ポリシリコン膜２０に対してエッチング工程を行い、パターニングされたタングステンシリサイド膜２２Ｐと第３ポリシリコ膜２０Ｐを形成する。この際のエッチング工程は、前記アニーリング工程によって類似のエッチング率を有する、結晶化されたタングステンシリサイド膜２２ｂと第３ポリシリコン膜２０に対して行うため、１回のエッチング工程で２つの膜質を同時にエッチングすることができる。したがって、ゲート電極形成のために結晶化されたタングステンシリサイド膜２２ｂと第３ポリシリコン膜２０に行う１回のエッチング工程で第３ポリシリコン膜２０のリセス形成を防止し、バーチカルなプロファイルを有するゲート電極パターンを形成することができる。このエッチング工程はＣｌ２ガス：Ｏ２ガスの比が４：６の混合ガスを誘導結合プラズマチャンバーに流入させて行うドライエッチング工程を行う。この際、前記ドライエッチング工程は第３ポリシリコン膜２０のエッチング時に使用する工程条件で行うが、これは結晶化されたタングステンシリサイド膜２２ｂを第３ポリシリコン膜２０と同一のエッチング率を有する膜質と見なしてエッチング工程を行うためである。次に、前記バーチカルなプロファイルでパターニングされたタングステンシリサイド膜２２Ｐと第３ポリシリコン膜２０Ｐをエッチングマスクとして下部膜質をエッチングすると、パターニングされた誘電体膜１８Ｐ、第２ポリシリコン膜１６Ｐ、第１ポリシリコン膜１４Ｐ及びトンネル酸化膜１２Ｐを形成し、バーチカルなプロファイルを有するゲート電極パターンＧ.Ｐの形成を完了する。
【００１５】
図４を参照すると、前記形成されたゲート電極パターンＧ.Ｐに酸化工程を行う。まず、前記ゲート電極パターンＧ.Ｐに行う酸化工程のための前処理洗浄工程を行う。この洗浄工程は前記トンネル酸化膜１２、誘電体膜１８の酸化膜に損傷の少ないＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）洗浄溶液を用いて行うことができるが、前記バーチカルなプロファイルを有するゲート電極パターンＧ.Ｐの側壁傾きが洗浄溶液によって低下しないようにするためである。前記結果物の全面に酸化工程を行うと、バーチカルなプロファイルを有するゲート電極パターンＧ.Ｐの側壁に均一な酸化膜２６を形成して側壁の粗さを安定化させることができる。この際、酸化工程は温度７５０〜９５０℃の範囲及び１〜１０ｓｌｍのＯ２ガスが流れる工程条件を有する、工程の速度制御が容易なドライ酸化方式で行うことができる。
【００１６】
本発明の好適な実施例によれば、アニーリング工程によってタングステンシリサイド膜を結晶化させ、ポリシリコン膜と結晶化されたタングステンシリサイド膜に１回のエッチング工程を行うことにより、ポリシリコン膜のリセス形成を防止し、バーチカルなプロファイルを有するゲート電極パターンが形成できるようにする。
【００１７】
本発明の一実施例では、フラッシュメモリ素子のポリサイド構造のゲート電極についてのみ提示しているが、ポリサイド構造のゲート電極を形成する全ての工程に適用することができる。
【００１８】
本発明は、具体的に実施例についてのみ詳細に説明したが、本発明の技術的思想の範囲内で変形又は変更することが可能なのは、当該分野で通常の知識を有する者には明らかなことである。よって、このような変形又は変更は本発明の特許請求の範囲に属する。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施例に係る半導体素子のゲート電極形成方法をする為の断面図である。
【図２】本発明の一実施例に係る半導体素子のゲート電極形成方法をする為の断面図である。
【図３】本発明の一実施例に係る半導体素子のゲート電極形成方法をする為の断面図である。
【図４】本発明の一実施例に係る半導体素子のゲート電極形成方法をする為の断面図である。
【符号の説明】
【００２０】
１０    半導体基板
１２    トンネル酸化膜
１４    第１ポリシリコン膜
１６    第２ポリシリコン膜
１８    誘電体膜
２０    第３ポリシリコン膜
２２ａ    タングステンシリサイド膜
【図１】
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【図２】
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【図３】
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【図４】
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