(57)【要約】【課題】    従来のトリプルウェルであるＮ型ウェルは、２つのＰＭＯＳトランジスタ用Ｎ型ウェルに跨って延在しており、２つのＰＭＯＳトランジスタ用Ｎ型ウェルがＮ型トリプルウェルを介して相互に導通することから、２つのＰＭＯＳトランジスタ用Ｎ型ウェルに、異なる電位を設定することができなかった。【解決手段】    本発明に係る半導体装置は、Ｐ型基板と、相互に異なる電位をそれぞれが与えられるべき第１、第２のＰＭＯＳトランジスタ用Ｎ型ウェルと、相互に絶縁されるべき第１、第２のＮＭＯＳトランジスタ用Ｐ型ウェルと、第１、第２のＮＭＯＳトランジスタ用Ｐ型ウェルがＰ型基板を介して相互に導通することを阻止すべく、第１のＮＭＯＳトランジスタ用Ｐ型ウェル及び第１のＰＭＯＳトランジスタ用Ｎ型ウェルに跨り第２のＰＭＯＳトランジスタ用Ｎ型ウェルに跨らない第１のＮ型ウェルとを含む。【選択図】  図１
2005159245.tif 000002
【特許請求の範囲】
【請求項１】
Ｐ型基板と、
相互に異なる電位をそれぞれが与えられるべき第１、第２のＰＭＯＳトランジスタ用Ｎ型ウェルと、
相互に絶縁されるべき第１、第２のＮＭＯＳトランジスタ用Ｐ型ウェルと、
前記第１、第２のＮＭＯＳトランジスタ用Ｐ型ウェルが前記Ｐ型基板を介して相互に導通することを阻止すべく、前記第１のＮＭＯＳトランジスタ用Ｐ型ウェル及び前記第１のＰＭＯＳトランジスタ用Ｎ型ウェルに跨り前記第２のＰＭＯＳトランジスタ用Ｎ型ウェルに跨らない第１のＮ型ウェルとを含むことを特徴とする半導体装置。
【請求項２】
Ｐ型基板と、
相互に異なる電位をそれぞれが与えられるべき第１、第２のＰＭＯＳトランジスタ用Ｎ型ウェルと、
相互に絶縁されるべき第１、第２のＮＭＯＳトランジスタ用Ｐ型ウェルと、
前記第１、第２のＮＭＯＳトランジスタ用Ｐ型ウェルが前記Ｐ型基板を介して相互に導通することを阻止すべく、前記第１のＰＭＯＳトランジスタ用Ｎ型ウェル、前記第２のＰＭＯＳトランジスタ用Ｎ型ウェル、及び前記第１のＮＭＯＳトランジスタ用Ｐ型ウェルに跨る前記Ｐ型基板の一部を、相互に協働して囲む第１のＮ型ウェル及びＮ型領域とを含むことを特徴とする半導体装置。
【請求項３】
前記第２のＰＭＯＳトランジスタ用Ｎ型ウェルをリング状に囲むＰ型ウェルを更に含み、前記Ｐ型ウェルの幅は、２ｕｍ以下であることを特徴とする請求項１記載の半導体装置装置。
【請求項４】
前記第１、第２のＮＭＯＳトランジスタを相互に導通させることを阻止すべく、第１のＮＭＯＳトランジスタおよび周辺トランジスタを含む領域を囲み、かつ、第２のＮＭＯＳトランジスタを囲わない、Ｎ型ウェルを更に有し、
前記Ｎ型ウェルの幅は、５ｕｍ以下であることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第１、第２のＮＭＯＳトランジスタ用Ｐ型ウェルを絶縁するための第２のＮ型ウェルを更に含み、
前記第１の、第２のＮ型ウェルは、相互に接続されていることを特徴とする請求項１又は請求項２記載の半導体装置。
【請求項６】
請求項１記載の半導体装置の前記Ｐ型基板に前記第１のＮ型ウェルを形成する第１の工程と、
前記Ｐ型基板に前記第１、第２のＰＭＯＳトランジスタ用Ｎ型ウェルを形成する工程と、
前記Ｐ型基板に前記第１、第２のＮＭＯＳトランジスタ用Ｐ型ウェルを形成する工程と、
前記第１、第２のＰＭＯＳトランジスタ用Ｎ型ウェルに当該第１、第２のＰＭＯＳトランジスタを形成する工程と、
前記第１、第２のＮＭＯＳトランジスタ用Ｐ型ウェルに当該第１、第２のＮＭＯＳトランジスタを形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項７】
請求項２記載の半導体装置の前記Ｐ型基板に前記第１、第２のＰＭＯＳトランジスタのＮ型ウェルと接触しない領域に第１のＮ型ウェルを形成する第１の工程と、
前記Ｐ型基板に前記第１、第２のＰＭＯＳトランジスタ用Ｎ型ウェルを形成する工程と、
前記Ｐ型基板に前記第１、第２のＮＭＯＳトランジスタ用Ｐ型ウェルを形成する工程と、
前記第１、第２のＰＭＯＳトランジスタ用Ｎ型ウェルに当該第１、第２のＰＭＯＳトランジスタを形成する工程と、
前記第１、第２のＮＭＯＳトランジスタ用Ｐ型ウェルに当該第１、第２のＮＭＯＳトランジスタを形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項８】
前記第１、第２のＮＭＯＳトランジスタ用Ｐ型ウェルを絶縁するための第２のＮ型ウェルを形成する工程を更に含むことを特徴とする請求項６又は請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同一の基板に形成されたアナログ回路及びデジタル回路間でのノイズの伝播を阻止する等のためのトリプルウェルを含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
図６は、従来のトリプルウェルを含む半導体装置を示す断面図である。従来の半導体装置１００は、アナログ回路１１０におけるＮＭＯＳトランジスタ用Ｐ型ウェル１１１、１１２と、デジタル回路１２０におけるＮＭＯＳトランジスタ用Ｐ型ウェル１２１との間でのＰ型シリコン基板１３０を介したノイズの伝播を阻止すべく、例えば、ＮＭＯＳトランジスタ用Ｐ型ウェル１１１、１１２に跨って延びるトリプルウェルであるＮ型ウェル１４０が形成されている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記した従来の半導体装置１００では、Ｎ型ウェル１４０は、アナログ回路１１０におけるＰＭＯＳトランジスタ用Ｎ型ウェル１１３、１１４にも跨って延在しており、これにより、ＰＭＯＳトランジスタ用Ｎ型ウェル１１３、１１４がＮ型ウェル１４０を介して相互に導通することから、ＰＭＯＳトランジスタ用Ｎ型ウェル１１３、１１４に異なる電位を設定することができないという問題があった。
【課題を解決するための手段】
【０００４】
本発明に係る第１の半導体装置は、上記した課題を解決すべく、相互に異なる電位をそれぞれが与えられるべき第１、第２のＰＭＯＳトランジスタ用Ｎ型ウェルと、相互に絶縁されるべき第１、第２のＮＭＯＳトランジスタ用Ｐ型ウェルと、前記第１、第２のＮＭＯＳトランジスタ用Ｐ型ウェルが前記Ｐ型基板を介して相互に導通することを阻止すべく、前記第１のＮＭＯＳトランジスタ用Ｐ型ウェル及び前記第１のＰＭＯＳトランジスタ用Ｎ型ウェルに跨り前記第２のＰＭＯＳトランジスタ用Ｎ型ウェルに跨らない第１のＮ型ウェルとを含む。
【０００５】
本発明に係る第２の半導体装置は、Ｐ型基板と、相互に異なる電位をそれぞれが与えられるべき第１、第２のＰＭＯＳトランジスタ用Ｎ型ウェルと、相互に絶縁されるべき第１、第２のＮＭＯＳトランジスタ用Ｐ型ウェルと、前記第１、第２のＮＭＯＳトランジスタ用Ｐ型ウェルが前記Ｐ型基板を介して相互に導通することを阻止すべく、前記第１のＰＭＯＳトランジスタ用Ｎ型ウェル、前記第２のＰＭＯＳトランジスタ用Ｎ型ウェル、及び前記第１のＮＭＯＳトランジスタ用Ｐ型ウェルに跨る前記Ｐ型基板の一部を、相互に協働して囲む第１のＮ型ウェル及びＮ型領域とを含む。
【０００６】
本発明に係る第１の半導体装置によれば、前記第１のＮ型ウェルが、前記第１のＰＭＯＳトランジスタ用Ｎ型ウェル、及び前記第２のＰＭＯＳトランジスタ用Ｎ型ウェルの両方に跨らず、本発明に係る第２の半導体装置によれば、前記Ｐ型基板の一部が、前記第１のＰＭＯＳトランジスタ用Ｎ型ウェル、及び前記第２のＰＭＯＳトランジスタ用Ｎ型ウェルの両方に跨ることから、本発明に係る第１、第２の半導体装置は、前記第１、第２のＰＭＯＳトランジスタ用Ｎ型ウェルに、それぞれ異なる電位を設定することができる。
【０００７】
上記した本発明に係る半導体装置は、前記第２のＰＭＯＳトランジスタ用Ｎ型ウェルをリング状に囲むＰ型ウェルを更に含み、前記Ｐ型ウェルの幅は、２ｕｍ以下であることが望ましい。
【０００８】
上記した本発明に係る半導体装置は、前記第１、第２のＮＭＯＳトランジスタを相互に導通させることを阻止すべく、第１のＮＭＯＳトランジスタおよび周辺トランジスタを含む領域を囲み、かつ、第２のＮＭＯＳトランジスタを囲わない、Ｎ型ウェルを更に有し、前記Ｎ型ウェルの幅は、５ｕｍ以下であることが望ましい。
【０００９】
上記した本発明に係る半導体装置は、前記第１、第２のＮＭＯＳトランジスタ用Ｐ型ウェルを絶縁するための第２のＮ型ウェルを更に含み、前記第１の、第２のＮ型ウェルは、相互に接続されていることが望ましい。
【００１０】
本発明に係る第１の半導体装置の製造方法は、本発明に係る第１の半導体装置の前記Ｐ型基板に前記第１のＮ型ウェルを形成する第１の工程と、前記Ｐ型基板に前記第１、第２のＰＭＯＳトランジスタ用Ｎ型ウェルを形成する工程と、前記Ｐ型基板に前記第１、第２のＮＭＯＳトランジスタ用Ｐ型ウェルを形成する工程と、前記第１、第２のＰＭＯＳトランジスタ用Ｎ型ウェルに当該第１、第２のＰＭＯＳトランジスタを形成する工程と、前記第１、第２のＮＭＯＳトランジスタ用Ｐ型ウェルに当該第１、第２のＮＭＯＳトランジスタを形成する工程とを含む。
【００１１】
上記した本発明に係る第２の半導体装置の製造方法では、本発明に係る第２の半導体装置の前記Ｐ型基板に前記第１、第２のＰＭＯＳトランジスタのＮ型ウェルと接触しない領域に第１のＮ型ウェルを形成する第１の工程と、前記Ｐ型基板に前記第１、第２のＰＭＯＳトランジスタ用Ｎ型ウェルを形成する工程と、前記Ｐ型基板に前記第１、第２のＮＭＯＳトランジスタ用Ｐ型ウェルを形成する工程と、前記第１、第２のＰＭＯＳトランジスタ用Ｎ型ウェルに当該第１、第２のＰＭＯＳトランジスタを形成する工程と、前記第１、第２のＮＭＯＳトランジスタ用Ｐ型ウェルに当該第１、第２のＮＭＯＳトランジスタを形成する工程とを含む。
【００１２】
上記した本発明に係る半導体装置の製造方法は、前記第１、第２のＮＭＯＳトランジスタ用Ｐ型ウェルを絶縁するための第２のＮ型ウェルを形成する工程を更に含むことが望ましい。
【発明を実施するための最良の形態】
【００１３】
本発明に係る半導体装置の実施例について図面を参照して説明する。
【実施例１】
【００１４】
図１は、実施例１の半導体装置の構成を示す断面図である。実施例１の半導体装置１０は、アナログ回路１１及びデジタル回路１２を同一基板上に形成すべく、Ｐ型シリコン基板１３と、Ｎ型ウェル１４と、第１のＰＭＯＳトランジスタ１５と、第２のＰＭＯＳトランジスタ１６と、第１のＮＭＯＳトランジスタ１７と、第２のＮＭＯＳトランジスタ１８と、Ｎ型ウェル・リング１９、２０と、Ｐ型ウェル・リング２１とを有する。
【００１５】
また、第１のＰＭＯＳトランジスタ１５、第２のＰＭＯＳトランジスタ１６、第１のＮＭＯＳトランジスタ１７、及び第２のＮＭＯＳトランジスタ１８は、それぞれ、第１のＰＭＯＳトランジスタ用Ｎ型ウェル２３、第２のＰＭＯＳトランジスタ用Ｎ型ウェル２４、第１のＮＭＯＳトランジスタ用Ｐ型ウェル２５、及び第２のＮＭＯＳトランジスタ用Ｐ型ウェル２６を備える。
【００１６】
アナログ回路１１は、Ｐ型シリコン基板１３の表面に形成された、第２のＰＭＯＳトランジスタ１６、Ｐ型ウェル・リング２１、Ｎ型ウェル・リング２０、第１のＰＭＯＳトランジスタ１５、及び、第１のＮＭＯＳトランジスタ１７を含み、他方で、デジタル回路１２は、Ｐ型シリコン基板１３の表面に形成された第２のＮＭＯＳトランジスタ１８を含む。
【００１７】
第１のＰＭＯＳトランジスタ用Ｎ型ウェル２３及び第２のＰＭＯＳトランジスタ用Ｎ型ウェル２４には、その用途に応じて相互に異なる電位（不定を含む。）を設定する必要があることから、少なくとも第１のＰＭＯＳトランジスタ１５は、第１のＰＭＯＳトランジスタ用Ｎ型ウェル２３の電位を設定するためのタップ２７を有する。また、第１のＮＭＯＳトランジスタ１７は、独自に第１のＮＭＯＳトランジスタ用Ｐ型ウェル２５の電位を設定するためのタップ２８を有する。
【００１８】
Ｎ型ウェル・リング１９は、第１のＮＭＯＳトランジスタ用Ｐ型ウェル２５と第２のＮＭＯＳトランジスタ用Ｐ型ウェル２６とを絶縁すべく、両ウェル２５、２６間に設けられ、Ｎ型ウェル・リング１９と実質的に同一であるＮ型ウェル・リング２０と協働して、少なくとも第１のＮＭＯＳトランジスタ１７と第１のＰＭＯＳトランジスタ１５の周囲をリング状に囲むように形成される。また、Ｐ型ウェル・リング２１は、同様にして、少なくとも第２のＰＭＯＳトランジスタ用Ｎ型ウェル２４の周囲を囲むように形成されている。
【００１９】
Ｎ型ウェル１４は、、即ち、第１のＮＭＯＳトランジスタ用Ｐ型ウェル２５及び第２のＮＭＯＳトランジスタ用Ｐ型ウェル２６が、Ｐ型シリコン基板１３を介して相互に導通することを阻止すべく、Ｐ型シリコン基板１３中で、第１のＮＭＯＳトランジスタ用Ｐ型ウェル２５に接しつつ延在しており、かつ、Ｎ型ウェル・リング１９に接続されている。より詳細には、Ｎ型ウェル１４は、第１のＮＭＯＳトランジスタ用Ｐ型ウェル２５の底部に接しつつ延在し、かつ、Ｎ型ウェル・リング１９、の底部に接続されている。これにより、第１のＮＭＯＳトランジスタ用Ｐ型ウェル２５で発生したノイズは、第２のＮＭＯＳトランジスタ用Ｐ型ウェル２６に回り込まず、同様にして、第２のＮＭＯＳトランジスタ用Ｐ型ウェル２６で発生したノイズは、第１のＮＭＯＳトランジスタ用Ｐ型ウェル２５に回り込まない。
【００２０】
Ｎ型ウェル１４は、さらに、第１のＰＭＯＳトランジスタ用Ｎ型ウェル２３に接して延在し、他方で、第２のＰＭＯＳトランジスタ用Ｎ型ウェル２４にまでは跨って延在していない。換言すれば、第２のＰＭＯＳトランジスタ用Ｎ型ウェル２４は、Ｐ型ウェル・リング２１やＰ型シリコン基板１３により包囲され、これにより、第１のＰＭＯＳトランジスタ用Ｎ型ウェル２３から絶縁されている。
【００２１】
上述したように、実施例１の半導体装置１０では、アナログ回路１１内の第１のＮＭＯＳトランジスタ用Ｐ型ウェル２５及びデジタル回路１２内の第２のＮＭＯＳトランジスタ用Ｐ型ウェル２６間でＰ型シリコン基板１３を介してノイズが伝播することを阻止するためのトリプルウェルであるＮ型ウェル１４が、第１のＮＭＯＳトランジスタ用Ｐ型ウェル２５とＰ型シリコン基板１３とを絶縁すべく、第１のＮＭＯＳトランジスタ用Ｐ型ウェル２５に接して延在し、しかも、アナログ回路１１内における、相互に異なる電位を与えられるべき第１のＰＭＯＳトランジスタ用Ｎ型ウェル２３及び第２のＰＭＯＳトランジスタ用Ｎ型ウェル２４のうちの一方の第１のＰＭＯＳトランジスタ用Ｎ型ウェル２３のみに接しつつ、他方の第２のＰＭＯＳトランジスタ用Ｎ型ウェル２４に接することなく延在することから、第１のＰＭＯＳトランジスタ用Ｎ型ウェル２３と第２のＰＭＯＳトランジスタ用Ｎ型ウェル２４とはＮ型ウェル１４の存在により相互に導通しないことから、第１のＰＭＯＳトランジスタ用Ｎ型ウェル２３及び第２のＰＭＯＳトランジスタ用Ｎ型ウェル２４のそれぞれに異なる電位を設定することが可能になる。
【００２２】
なお、後述される半導体装置の製造方法でのマスクの位置合わせの精度やマスクのパターンの精度の制限下で半導体装置１０の加工精度をより向上させるためには、Ｐ型ウェル・リング２１の横方向の長さ（幅）Ｂは、２ｕｍ以下がであることが望ましく、また、Ｎ型ウェル・リング２０の横方向の長さ（幅）Ａは、５ｕｍ以下であることが望ましい。
【実施例２】
【００２３】
図２は、実施例２の半導体装置の構成を示す断面図である。実施例２の半導体装置３０は、アナログ回路３１及びデジタル回路３２を同一基板上に形成すべく、Ｐ型シリコン基板３３と、Ｎ型ウェル３４と、第１のＰＭＯＳトランジスタ３５と、第２のＰＭＯＳトランジスタ３６と、第１のＮＭＯＳトランジスタ３７と、第２のＮＭＯＳトランジスタ３８と、Ｎ型ウェル・リング３９、Ｐ型ウェル・リング４２とを有する。
【００２４】
さらに、実施例１の半導体装置１０と同様に、第１のＰＭＯＳトランジスタ３５、第２のＰＭＯＳトランジスタ３６、第１のＮＭＯＳトランジスタ３７、及び第２のＮＭＯＳトランジスタ３８は、それぞれ、第１のＰＭＯＳトランジスタ用Ｎ型ウェル４３、第２のＰＭＯＳトランジスタ用Ｎ型ウェル４４、第１のＮＭＯＳトランジスタ用Ｐ型ウェル４５、及び第２のＮＭＯＳトランジスタ用Ｐ型ウェル４６を備える。
【００２５】
アナログ回路３１は、第１のＰＭＯＳトランジスタ３５、第１のＮＭＯＳトランジスタ３７、第２のＰＭＯＳトランジスタ３６、及びＰ型ウェル・リング４２を含み、他方で、デジタル回路３２は、第２のＮＭＯＳトランジスタ３８を含む。
【００２６】
第１のＰＭＯＳトランジスタ用Ｎ型ウェル４３及び第２のＰＭＯＳトランジスタ用Ｎ型ウェル４４は、その用途に応じて相互に異なる電位（不定を含む。）を設定する必要があることから、少なくとも第１のＰＭＯＳトランジスタ３５には、第１のＰＭＯＳトランジスタ用Ｎ型ウェル４３の電位を設定するためのタップ４７を有する。また、第１のＮＭＯＳトランジスタ３７は、独自に第１のＮＭＯＳトランジスタ用Ｐ型ウェル４５の電位を設定するためのタップ４８を有する。
【００２７】
Ｎ型ウェル３９は、実施例１と同様に、第１のＮＭＯＳトランジスタ用Ｐ型ウェル４５と第２のＮＭＯＳトランジスタ用Ｐ型ウェル４６とを絶縁すべく、両ウェル４５、４６間に設けられ、少なくとも第１のＰＭＯＳトランジスタ３５と第１のＮＭＯＳトランジスタ３７を囲み、Ｐ型ウェルリング４２に接触している。Ｐ型ウェル・リング４２は、第１のＰＭＯＳトランジスタ用Ｎ型ウェル４３と第２のＰＭＯＳトランジスタ用Ｎ型ウェル４４とを絶縁すべく、両ウェル４３、４４間に設けられ、少なくとも第２のＰＭＯＳトランジスタ３６の周囲を囲むように形成されている。
【００２８】
Ｎ型ウェル３４は、第１のＮＭＯＳトランジスタ用Ｐ型ウェル４５及び第２のＮＭＯＳトランジスタ用Ｐ型ウェル４６が、Ｐ型シリコン基板３３を介して相互に導通することを阻止すべく、第１のＮＭＯＳトランジスタ用Ｐ型ウェル４５に接しつつ延在しており、かつ、Ｎ型ウェル・リング３９及び第１のＰＭＯＳトランジスタ用Ｎ型ウェル４３に接し、かつＰ型ウェルリング４２に接して、延在している。これにより、実施例１の半導体装置１０と同様に、第１のＮＭＯＳトランジスタ用Ｐ型ウェル４５で発生したノイズが第２のＮＭＯＳトランジスタ用Ｐ型ウェル４６に回り込むことを阻止することができ、第２のＮＭＯＳトランジスタ用Ｐ型ウェル４６で発生したノイズが第１のＮＭＯＳトランジスタ用Ｐ型ウェル４５に回り込むことを阻止することができる。
【００２９】
なお、Ｎ型ウェル３４は、さらに、Ｐ型ウェル・リング４２に接して延在しつつも、第２のＰＭＯＳトランジスタ用Ｎ型ウェル４４にまでは跨って延在していない。言い換えれば、第２のＰＭＯＳトランジスタ用Ｎ型ウェル４４は、Ｐ型ウェル・リング４２及びＰ型シリコン基板３３の存在により、Ｎ型ウェル３４から絶縁されており、即ち、第１のＰＭＯＳトランジスタ用Ｎ型ウェル４３から絶縁されている。
【００３０】
上述したように、実施例２の半導体装置３０では、アナログ回路３１内の第１のＮＭＯＳトランジスタ用Ｐ型ウェル４５及びデジタル回路３２内の第２のＮＭＯＳトランジスタ用Ｐ型ウェル４６間でＰ型シリコン基板３３を介してノイズが伝播することを阻止するためのトリプルウェルであるＮ型ウェル３４が、第１のＮＭＯＳトランジスタ用Ｐ型ウェル４５とＰ型シリコン基板３３とを絶縁すべく、第１のＮＭＯＳトランジスタ用Ｐ型ウェル４５に接して延在し、しかも、アナログ回路３１内における、互いに相違する電位を与えられべき第１のＰＭＯＳトランジスタ用Ｎ型ウェル４３及び第２のＰＭＯＳトランジスタ用Ｎ型ウェル４４のうちの一方の第１のＰＭＯＳトランジスタ用Ｎ型ウェル４３のみに接しつつ、他方の第２のＰＭＯＳトランジスタ用Ｎ型ウェル４４に接することなく延在することから、第１のＰＭＯＳトランジスタ用Ｎ型ウェル４３と第２のＰＭＯＳトランジスタ用Ｎ型ウェル４４とはＮ型ウェル３４の存在により相互に導通せず、この結果、実施例１の半導体装置１０と同様にして、第１のＰＭＯＳトランジスタ用Ｎ型ウェル４３及び第２のＰＭＯＳトランジスタ用Ｎ型ウェル４４のそれぞれに異なる電位を設定することができる。
【００３１】
実施例２の半導体装置３０では、また、実施例１におけるＰ型ウェル・リング２１に相当するリングが存在しないことから、回路面積を実施例１の半導体装置１０に比較して低減することが可能になる。
【００３２】
実施例２の半導体装置３０では、実施例１の半導体装置１０と同様に、Ｐ型ウェル・リング４２の幅は、５ｕｍであることが望ましい。
【実施例３】
【００３３】
図３は、実施例３の半導体装置の構成を示す断面図である。実施例３の半導体装置５０は、アナログ回路５１及びデジタル回路５２を同一基板上に形成すべく、Ｐ型シリコン基板５３と、Ｎ型ウェル５４と、第１のＰＭＯＳトランジスタ５５と、第２のＰＭＯＳトランジスタ５６と、第１のＮＭＯＳトランジスタ５７と、第２のＮＭＯＳトランジスタ５８と、第３のＮＭＯＳトランジスタ７０と、Ｎ型ウェル・リング５９とを有する。
【００３４】
さらに、第１のＰＭＯＳトランジスタ５５、第２のＰＭＯＳトランジスタ５６、第１のＮＭＯＳトランジスタ５７、第２のＮＭＯＳトランジスタ５８、及び第３のＮＭＯＳトランジスタ７０は、それぞれ、第１のＰＭＯＳトランジスタ用Ｎ型ウェル６３、第２のＰＭＯＳトランジスタ用Ｎ型ウェル６４、第１のＮＭＯＳトランジスタ用Ｐ型ウェル６５、第２のＮＭＯＳトランジスタ用Ｐ型ウェル６６、及び第３のＮＭＯＳトランジスタ用Ｐ型ウェル７１を備える。
【００３５】
アナログ回路５１は、第１のＰＭＯＳトランジスタ５５、第２のＰＭＯＳトランジスタ５６、第１のＮＭＯＳトランジスタ５７、第３のＮＭＯＳトランジスタ７０、及びを含み、他方で、デジタル回路５２は、第２のＮＭＯＳトランジスタ５８を含む。
【００３６】
第１のＰＭＯＳトランジスタ用Ｎ型ウェル６３及び第２のＰＭＯＳトランジスタ用Ｎ型ウェル６４は、その用途に応じて相互に相違する電位（不定を含む。）を設定する必要があることから、少なくとも、第１のＰＭＯＳトランジスタ５５は、第１のＰＭＯＳトランジスタ用Ｎ型ウェル６３の電位を設定するためのタップ６７を有する。また、第１のＮＭＯＳトランジスタ５７は、独自に第１のＮＭＯＳトランジスタ用Ｐ型ウェル５５を設定するためのタップ６８を有する。
【００３７】
Ｎ型ウェル・リング５９は、第１のＮＭＯＳトランジスタ用Ｐ型ウェル６５と第２のＮＭＯＳトランジスタ用Ｐ型ウェル６６とを絶縁すべく、両ウェル６５、６６間に設けられ、アナログ回路５１周囲を囲むように形成されている。ここで、Ｎ型ウェル５９は、Ｐ型シリコン基板５３の最も深い位置に形成されたＮ型ウェル５４と接続すべく、第１、第２のＰＭＯＳトランジスタ用Ｎ型ウェル６３、６４、第１、第２、第３のＮＭＯＳトランジスタ用Ｐ型ウェル６５、６６、７１に電気的に接触ないように深く形成されている。
【００３８】
Ｐ型領域７４は、Ｐ型シリコン基板５３の一部であり、相互に異なる電位を与えられるべき第１のＰＭＯＳトランジスタ用Ｎ型ウェル６３及び第２のＰＭＯＳトランジスタ用Ｎ型ウェル６４に接して延在する。Ｐ型領域７４は、さらに、第１のＰＭＯＳトランジスタ５５及び第２のＰＭＯＳトランジスタ５６に接して設けられた第１のＮＭＯＳトランジスタ用Ｐ型ウェル６５及び第２のＮＭＯＳトランジスタ用Ｐ型ウェル７１、並びに、Ｐ型ウェル・リング７２にも接して延在する。
【００３９】
Ｎ型ウェル５４は、第１のＮＭＯＳトランジスタ用Ｐ型ウェル６５と第２のＮＭＯＳトランジスタ用Ｐ型ウェル６６とが、及び第３のＮＭＯＳトランジスタ用Ｐ型ウェル７１と第２のＮＭＯＳトランジスタ用Ｐ型ウェル６６とが、Ｐ型領域７４及びＰ型シリコン基板５３を介して相互に導通することを阻止すべく、第１のＮＭＯＳトランジスタ用Ｐ型ウェル６５、第３のＮＭＯＳトランジスタ用Ｐ型ウェル７１、第１のＰＭＯＳトランジスタ用Ｎ型ウェル６３、及び第２のＰＭＯＳトランジスタ用Ｎ型ウェル６４の下方においてＰ型ウェル７４に沿って延在し、しかも、Ｎ型ウェル・リング５９、接続されている。これにより、アナログ回路５１における第１のＮＭＯＳトランジスタ用Ｐ型ウェル６５及び第３のＮＭＯＳトランジスタ用Ｐ型ウェル７１で発生したノイズが、デジタル回路５２における第２のＮＭＯＳトランジスタ用Ｐ型ウェル６６に回り込むことを阻止することができ、同様にして、デジタル回路５２における第２のＮＭＯＳトランジスタ用Ｐ型ウェル６６で発生したノイズが、アナログ回路５１における第１のＮＭＯＳトランジスタ用Ｐ型ウェル６５及び第３のＮＭＯＳトランジスタ用Ｐ型ウェル７１に回り込むことを阻止することができる。
【００４０】
上述したように、実施例３の半導体装置５０では、Ｐ型領域７４が、アナログ回路５１において相互に異なる電位を与えられるべき第１のＰＭＯＳトランジスタ用Ｎ型ウェル６３及び第２のＰＭＯＳトランジスタ用Ｎ型ウェル６４に接して延在することにより、両Ｎ型ウェル６３、６４を絶縁することから、両Ｎ型ウェル６３、６４に、互いに異なる電位を設定することができる。
【００４１】
実施例３の半導体装置５０では、また、Ｎ型ウェル５４が、第１、第２のＰＭＯＳトランジスタ用Ｎ型ウェル６３、６４、第１、第３のＮＭＯＳトランジスタ用Ｐ型ウェル６５、７１、の下方においてＰ型ウェル７４に沿って延在し、しかも、Ｎ型ウェル５９、と接続されていることから、アナログ回路５１内の第１のＮＭＯＳトランジスタ用Ｐ型ウェル６５及び第３のＮＭＯＳトランジスタ用Ｐ型ウェル７１とデジタル回路５２内の第２のＮＭＯＳトランジスタ用Ｐ型ウェル６６との間でＰ型シリコン基板５３及びＰ型領域７４を介してノイズが伝播することを阻止することができる。
【００４２】
［実施例１〜３の半導体装置の製造方法］
図４、５は、実施例１〜３の半導体装置の製造方法を模式的に示す図である。以下、図４、５に沿って実施例１〜３の半導体装置の１０、３０、５０製造方法について説明する。
【００４３】
工程１：Ｐ型シリコン基板１３、３３、５３上に、熱酸化処理及び熱窒化処理により窒化酸化シリコン膜（ＳｉＯＮ）８０を形成し、さらに、窒化酸化シリコン膜８０上に、熱窒化処理により窒化シリコン膜（ＳｉＮ）８１を形成する。
【００４４】
工程２：窒化シリコン膜（ＳｉＮ）８１の表面全体にフォトレジスト８２を塗布した後、マスク（図示せず）を被せて紫外線等を照射することにより、素子分離膜８５のためのフォトレジスト８２のパターンを形成する。
【００４５】
工程３：フォトレジスト８２のパターンに従って、窒化シリコン膜（ＳｉＮ）８１及び窒化酸化シリコン膜（ＳｉＯＮ）８０をエッチングし、さらに、Ｐ型シリコン基板１３、３３、５３をもエッチングすることにより、素子分離膜８５のための溝部８３を形成する。
【００４６】
工程４：高温下で酸素の雰囲気中に晒すことにより酸化膜（ＳｉＯ2）８４を堆積し、これにより、素子分離膜８５のための溝部８３に酸化膜（ＳｉＯ2）８４を充填する。
【００４７】
工程５：化学的機械的研磨（CMP: Chemical Mechanical Polishing）により、不要な酸化膜（ＳｉＯ2）８４を除去し、ウェットエッチングにより、窒化シリコン膜（ＳｉＮ）８１、及び窒化酸化シリコン膜（ＳｉＯＮ）８０を除去することにより、溝部８３のみに酸化膜（ＳｉＯ2）を残留させる。
【００４８】
工程６：マスク８６を基にリン（Ｐ）を打ち込むことにより、Ｎ型ウェル１４、３４、５４を形成する。ここで、実施例３の半導体装置５０については、Ｎ型ウェル５９、７３については、打ち込みの場所や深度を調整することにより、Ｎ型ウェル１４、３４、５４と同一な工程、及び別個の工程のいずれでも形成することができる。また、実施例３の半導体装置５０のＰ型領域７４については、Ｐ型シリコン基板５３の一部を用いるときには、実質的には何らの処理を行なうことなくＰ型領域７４を得ることができる。
【００４９】
工程７：マスク８７を基にリン（Ｐ）を打ち込むことにより、Ｎ型ウェル２４、４４、６４を形成する。
【００５０】
工程８：マスク８８を基にホウ素（Ｂ）を打ち込むことにより、Ｐ型ウェル２１、４２、７１を形成する。
【００５１】
工程９：Ｎ型ウェル２４、４４、６４の表面に酸化膜（図示せず）を形成した後、当該酸化膜上にポリシリコンを積層することによりゲート電極８８を形成する。さらに、Ｎ型ウェル２４、４４、６４にホウ素（Ｂ）を打ち込むことにより、Ｐ型領域、即ち、ソース８９及びドレイン９０を形成する。これにより、例えば、第２のＰＭＯＳトランジスタ１６、３６、５６を形成する。同様な手順により、Ｐ型ウェル２５、４５、６５を基に第１のＮＭＯＳトランジスタ１７、３７、５７を形成する。この様にして、図１、２、３に図示した実施例３の半導体装置１０、３０、５０が完成する。
【図面の簡単な説明】
【００５２】
【図１】実施例１の半導体装置の構成を示す図。
【図２】実施例２の半導体装置の構成を示す図。
【図３】実施例３の半導体装置の構成を示す図。
【図４】実施例１〜３の半導体装置の構成を示す図（前半）。
【図５】実施例１〜３の半導体装置の構成を示す図（後半）。
【図６】従来の半導体装置の構成を示す図。
【符号の説明】
【００５３】
１０  半導体装置    １１  アナログ回路    １２  デジタル回路    ２３  第１のＰＭＯＳトランジスタ用Ｎ型ウェル    ２４  第２のＰＭＯＳトランジスタ用Ｎ型ウェル    ２５  第１のＮＭＯＳトランジスタ用Ｐ型ウェル    ２６  第２のＮＭＯＳトランジスタ用Ｐ型ウェル    １４  Ｎ型ウェル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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