(57)【要約】【課題】離散的に設定された被制御回路の最高動作周波数が基準クロックの周波数の自然数倍でない場合に、基準クロックを用いて、最高動作周波数を超えず、かつ、最高動作周波数に近い周波数のクロックを生成する、回路規模が小さいクロック発生回路およびそれを備えた信号処理装置を提供することを目的とする。【解決手段】２７ＭＨｚの第１クロックＣＬＫ１が入力され、この第１クロックＣＬＫ１の周波数を１／２ｋ倍（ｋは２以上の自然数）に分周して第２クロックＣＬＫ２を生成する第１分周器６と、第１分周器６から第２クロックＣＬＫ２が入力され、この第２クロックＣＬＫ２の周波数をｍ倍（ｍは２以上の自然数）に逓倍して第３クロックＣＬＫ３を生成する逓倍器７とを具備することを特徴としている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１クロックが入力され、この第１クロックの周波数を１／２ｋ倍（ｋは２以上の自然数）に分周して第２クロックを生成する第１分周器と、
前記第１分周器から前記第２クロックが入力され、この第２クロックの周波数をｍ倍（ｍは２以上の自然数）に逓倍してシステムクロックを生成する逓倍器とを具備することを特徴とするクロック発生回路。
【請求項２】
第１クロックが入力され、この第１クロックを分周して第２クロックを生成する第１分周器と、
前記第１分周器から前記第２クロックが入力され、この第２クロックの周波数をｍ倍（ｍは２以上の自然数）に逓倍して第３クロックを生成する逓倍器と、
前記逓倍器から前記第３クロックが入力され、この第３クロックを分周してシステムクロックを生成する第２分周器とを具備し、
前記第１分周器の分周比率もしくは前記第２分周器の分周比率の一方が１／２であり、もう一方の分周比率が１／２ｎ（ｎは自然数）であることを特徴とするクロック発生回路。
【請求項３】
第１クロックを生成する発振器と、
前記発振器から前記第１クロックが入力され、この第１クロックを用いてビデオ信号を生成するビデオ出力回路と、
前記発振器から前記第１クロックが入力され、この第１クロックの周波数を１／２ｋ倍（ｋは２以上の自然数）に分周して第２クロックを生成する第１分周器と、
前記第１分周器から前記第２クロックが入力され、この第２クロックの周波数をｍ倍（ｍは２以上の自然数）に逓倍してシステムクロックを生成する逓倍器と、前記逓倍器から前記システムクロックが入力され、このシステムクロックに同期して動作する被制御回路とを具備することを特徴とするクロック発生回路を備えた信号処理装置。
【請求項４】
第１クロックを生成する発振器と、
前記発振器から前記第１クロックが入力され、この第１クロックを用いてビデオ信号を生成するビデオ出力回路と、
前記発振器から前記第１クロックが入力され、この第１クロックを分周して第２クロックを生成する第１分周器と、
前記第１分周器から前記第２クロックが入力され、この第２クロックの周波数をｍ倍（ｍは２以上の自然数）に逓倍して第３クロックを生成する逓倍器と、
前記逓倍器から前記第３クロックが入力され、この第３クロックを分周してシステムクロックを生成する第２分周器と、
前記第２分周器から前記システムクロックが入力され、このシステムクロックに同期して動作する被制御回路とを具備し、
前記第１分周器の分周比率もしくは前記第２分周器の分周比率の一方が１／２であり、もう一方の分周比率が１／２ｎ（ｎは自然数）であることを特徴とするクロック発生回路を備えた信号処理装置。
【請求項５】
第１クロックを生成する発振器と、
前記発振器から前記第１クロックが入力され、この第１クロックの周波数を１／２ｋ倍（ｋは２以上の自然数）に分周して第２クロックを生成する第１分周器と、
前記第１分周器から前記第２クロックが入力され、この第２クロックの周波数をｍ倍（ｍは２以上の自然数）に逓倍してシステムクロックを生成する逓倍器と、前記逓倍器から前記システムクロックが入力され、このシステムクロックに同期して動作する被制御回路と、
前記被制御回路の最高動作周波数を測定し、その測定結果に基づいて、前記ｋまたは前記ｍを変更する内部回路とを具備することを特徴とするクロック発生回路を備えた信号処理装置。
【請求項６】
第１クロックを生成する発振器と、
前記発振器から前記第１クロックが入力され、この第１クロックを分周して第２クロックを生成する第１分周器と、
前記第１分周器から前記第２クロックが入力され、この第２クロックの周波数をｍ倍（ｍは２以上の自然数）に逓倍して第３クロックを生成する逓倍器と、
前記逓倍器から前記第３クロックが入力され、この第３クロックを分周してシステムクロックを生成する第２分周器と、
前記第２分周器から前記システムクロックが入力され、このシステムクロックに同期して動作する被制御回路と、
前記被制御回路の最高動作周波数を測定する内部回路とを具備し、
前記第１分周器の分周比率もしくは前記第２分周器の分周比率の一方が１／２であり、もう一方の分周比率が１／２ｎ（ｎは自然数）であり、
前記内部回路が、前記被制御回路の最高動作周波数の測定結果に基づいて、前記ｍまたは前記ｎを変更することを特徴とするクロック発生回路を備えた信号処理装置。
【請求項７】
第１クロックの周波数を１／２ｋ倍（ｋは２以上の自然数）に分周して第２クロックを生成する第１のステップと、
前記第２クロックの周波数をｍ倍（ｍは２以上の自然数）に逓倍してシステムクロックを生成する第２のステップと、
前記システムクロックに同期して動作する被制御回路の最高動作周波数を測定し、その測定結果に基づいて、前記ｋまたは前記ｍを変更する第３のステップとを具備することを特徴とするクロック発生方法。
【請求項８】
第１クロックを分周して第２クロックを生成する第１のステップと、
前記第２クロックの周波数をｍ倍（ｍは２以上の自然数）に逓倍して第３クロックを生成する第２のステップと、
前記第３クロックを分周してシステムクロックを生成する第３のステップと、
前記システムクロックに同期して動作する被制御回路の最高動作周波数を測定する第４のステップとを具備し、
前記第１のステップの分周比率もしくは前記第３のステップの分周比率の一方が１／２であり、もう一方の分周比率が１／２ｎ（ｎは自然数）であり、
前記第４のステップにおいて、前記被制御回路の最高動作周波数の測定結果に基づいて、前記ｍまたは前記ｎを変更することを特徴とするクロック発生方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロック発生回路、それを備えた信号処理装置およびクロック発生方法に関し、特に、必要とされる周波数のクロックを生成するクロック発生回路、それを備えた信号処理装置およびクロック発生方法に関するものである。
【０００２】
【従来の技術】
デジタル映像を出力する機能を持つＬＳＩでは、ＮＴＳＣ（Ｎａｔｉｏｎａｌ  Ｔｅｌｅｖｉｓｉｏｎ  Ｓｙｓｔｅｍ  Ｃｏｍｍｉｔｔｅｅ）、ＰＡＬ（Ｐｈａｓｅ  Ａｌｔｅｒｎａｔｉｏｎ  ｂｙ  Ｌｉｎｅ）、ＳＥＣＡＭ（Ｓｅｑｕｅｎｔｉａｌ  Ｃｏｕｌｅｕｒ  Ａ  Ｍｅｍｏｉｒｅ）などの規格に準拠したビデオ信号を生成するために２７ＭＨｚのクロックが必要とされる。
【０００３】
このため、上記ＬＳＩでは、水晶発振器の発振周波数から生成された２７ＭＨｚのクロックを外部から入力し、例えば、このクロックを１／２倍に分周した後にＮ倍（Ｎは整数）に逓倍することで、オーディオ、ビデオデコーダなどで必要とされる周波数のクロックを生成している（例えば、特許文献１参照）。
【特許文献１】
特開平１１−４１６２４号公報（第４頁、図２）
【０００４】
【発明が解決しようとする課題】
デジタル放送やＤＶＤなどのデジタル圧縮された映像を伸張するＬＳＩでは外部に汎用かつ安価なＤＲＡＭを用いる場合が多い。この汎用ＤＲＡＭは、１００ＭＨｚ，１３３ＭＨｚ，１４３ＭＨｚ，１６６ＭＨｚ，１８３ＭＨｚ，２００ＭＨｚ，２２５ＭＨｚと離散的な値をとった最高動作周波数で分類されている。
【０００５】
上記のように２７ＭＨｚのクロックを１／２倍に分周した後にＮ倍（Ｎは整数）に逓倍する場合、ＤＲＡＭの最高動作周波数は１３．５（＝２７／２）ＭＨｚの自然数倍ではないので、ＤＲＡＭの最高動作周波数を超えず、かつ、最高動作周波数に近いクロックを生成することはできなかった。このため、被制御回路であるＤＲＡＭの最高動作周波数を有効に利用できないという問題が生じていた。ここで、被制御回路とは、生成されたクロックにより動作が制御される回路のことである。
【０００６】
また、ＤＲＡＭの最高動作周波数を有効に利用するためには、２７ＭＨｚのクロックを１３．５（＝２７／２）ＭＨｚよりも低い周波数に分周し、この分周されたクロックを逓倍することが考えられる。しかしながら、２７ＭＨｚのクロックを分周する分周器の分周比率を大きくすると、分周器の回路規模が大きくなるという問題があった。
【０００７】
本発明は、以上の背景からなされたもので、離散的に設定された被制御回路の最高動作周波数が基準クロックの周波数の自然数倍でない場合に、基準クロックを用いて、最高動作周波数を超えず、かつ、最高動作周波数に近い周波数のクロックを生成する、回路規模が小さいクロック発生回路およびそれを備えた信号処理装置を提供することを目的とする。
【０００８】
また、本発明は、離散的に設定された被制御回路の最高動作周波数が基準クロックの周波数の自然数倍でない場合に、基準クロックを用いて、最高動作周波数を超えず、かつ、最高動作周波数に近い周波数のクロックを生成するクロック発生方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るクロック発生回路は、第１クロックが入力され、この第１クロックの周波数を１／２ｋ倍（ｋは２以上の自然数）に分周して第２クロックを生成する第１分周器と、前記第１分周器から前記第２クロックが入力され、この第２クロックの周波数をｍ倍（ｍは２以上の自然数）に逓倍してシステムクロックを生成する逓倍器とを具備することを特徴としている。
【００１０】
また、本発明に係るクロック発生回路は、第１クロックが入力され、この第１クロックを分周して第２クロックを生成する第１分周器と、前記第１分周器から前記第２クロックが入力され、この第２クロックの周波数をｍ倍（ｍは２以上の自然数）に逓倍して第３クロックを生成する逓倍器と、前記逓倍器から前記第３クロックが入力され、この第３クロックを分周してシステムクロックを生成する第２分周器とを具備し、前記第１分周器の分周比率もしくは前記第２分周器の分周比率の一方が１／２であり、もう一方の分周比率が１／２ｎ（ｎは自然数）であることを特徴としている。
【００１１】
更に、本発明に係るクロック発生回路を備えた信号処理装置は、第１クロックを生成する発振器と、前記発振器から前記第１クロックが入力され、この第１クロックを用いてビデオ信号を生成するビデオ出力回路と、前記発振器から前記第１クロックが入力され、この第１クロックの周波数を１／２ｋ倍（ｋは２以上の自然数）に分周して第２クロックを生成する第１分周器と、前記第１分周器から前記第２クロックが入力され、この第２クロックの周波数をｍ倍（ｍは２以上の自然数）に逓倍してシステムクロックを生成する逓倍器と、前記逓倍器から前記システムクロックが入力され、このシステムクロックに同期して動作する被制御回路とを具備することを特徴としている。
【００１２】
更に、本発明に係るクロック発生回路を備えた信号処理装置は、第１クロックを生成する発振器と、前記発振器から前記第１クロックが入力され、この第１クロックを用いてビデオ信号を生成するビデオ出力回路と、前記発振器から前記第１クロックが入力され、この第１クロックを分周して第２クロックを生成する第１分周器と、前記第１分周器から前記第２クロックが入力され、この第２クロックの周波数をｍ倍（ｍは２以上の自然数）に逓倍して第３クロックを生成する逓倍器と、前記逓倍器から前記第３クロックが入力され、この第３クロックを分周してシステムクロックを生成する第２分周器と、前記第２分周器から前記システムクロックが入力され、このシステムクロックに同期して動作する被制御回路とを具備し、前記第１分周器の分周比率もしくは前記第２分周器の分周比率の一方が１／２であり、もう一方の分周比率が１／２ｎ（ｎは自然数）であることを特徴としている。
【００１３】
更に、本発明に係るクロック発生回路を備えた信号処理装置は、第１クロックを生成する発振器と、前記発振器から前記第１クロックが入力され、この第１クロックの周波数を１／２ｋ倍（ｋは２以上の自然数）に分周して第２クロックを生成する第１分周器と、前記第１分周器から前記第２クロックが入力され、この第２クロックの周波数をｍ倍（ｍは２以上の自然数）に逓倍してシステムクロックを生成する逓倍器と、前記逓倍器から前記システムクロックが入力され、このシステムクロックに同期して動作する被制御回路と、前記被制御回路の最高動作周波数を測定し、その測定結果に基づいて、前記ｋまたは前記ｍを変更する内部回路とを具備することを特徴としている。
【００１４】
更に、本発明に係るクロック発生回路を備えた信号処理装置は、第１クロックを生成する発振器と、前記発振器から前記第１クロックが入力され、この第１クロックを分周して第２クロックを生成する第１分周器と、前記第１分周器から前記第２クロックが入力され、この第２クロックの周波数をｍ倍（ｍは２以上の自然数）に逓倍して第３クロックを生成する逓倍器と、前記逓倍器から前記第３クロックが入力され、この第３クロックを分周してシステムクロックを生成する第２分周器と、前記第２分周器から前記システムクロックが入力され、このシステムクロックに同期して動作する被制御回路と、前記被制御回路の最高動作周波数を測定する内部回路とを具備し、前記第１分周器の分周比率もしくは前記第２分周器の分周比率の一方が１／２であり、もう一方の分周比率が１／２ｎ（ｎは自然数）であり、前記内部回路が、前記被制御回路の最高動作周波数の測定結果に基づいて、前記ｍまたは前記ｎを変更することを特徴としている。
【００１５】
更に、本発明に係るクロック発生方法は、第１クロックの周波数を１／２ｋ倍（ｋは２以上の自然数）に分周して第２クロックを生成する第１のステップと、前記第２クロックの周波数をｍ倍（ｍは２以上の自然数）に逓倍してシステムクロックを生成する第２のステップと、前記システムクロックに同期して動作する被制御回路の最高動作周波数を測定し、その測定結果に基づいて、前記ｋまたは前記ｍを変更する第３のステップとを具備することを特徴としている。
【００１６】
更に、本発明に係るクロック発生方法は、第１クロックを分周して第２クロックを生成する第１のステップと、前記第２クロックの周波数をｍ倍（ｍは２以上の自然数）に逓倍して第３クロックを生成する第２のステップと、前記第３クロックを分周してシステムクロックを生成する第３のステップと、前記システムクロックに同期して動作する被制御回路の最高動作周波数を測定する第４のステップとを具備し、前記第１のステップの分周比率もしくは前記第３のステップの分周比率の一方が１／２であり、もう一方の分周比率が１／２ｎ（ｎは自然数）であり、前記第４のステップにおいて、前記被制御回路の最高動作周波数の測定結果に基づいて、前記ｍまたは前記ｎを変更することを特徴としている。
【００１７】
【発明の実施の形態】
（第１の実施の形態）
以下に、本発明に係るクロック発生回路およびそれを備えた信号処理装置についての第１の実施の形態を図１乃至３を参照しながら説明する。以下では、最高動作周波数が離散的な値に規定された被制御回路としてＤＲＡＭを例に挙げて説明する。
【００１８】
本実施の形態に係るクロック発生回路を備えた信号処理装置の構成を示すブロック図を図１に示す。図１では、本実施の形態に係るクロック発生回路１が半導体装置２内に設けられた場合を例示している。
【００１９】
発振器３は、水晶振動子を用いた発振回路であり、２７ＭＨｚの第１クロックＣＬＫ１を生成して出力する。このクロックＣＬＫ１は、入力端子４を介して半導体装置２内のクロック発生回路１およびビデオ出力回路５に入力される。
【００２０】
クロック発生回路１は、第１分周器６および逓倍器７を具備している。第１分周器６は、発振器３から第１クロックＣＬＫ１が入力され、この第１クロックＣＬＫ１の周波数を１／２ｋ倍（ｋは２以上の自然数）に分周して第２クロックＣＬＫ２を生成する。逓倍器７は、第１分周器６から第２クロックＣＬＫ２が入力され、この第２クロックＣＬＫ２の周波数をｍ倍（ｍは２以上の自然数）に逓倍して第３クロックＣＬＫ３（システムクロック）を生成する。そして、以上の構成により、第３クロックＣＬＫ３の周波数は、第１クロックＣＬＫ１の周波数である２７ＭＨｚのｍ／２ｋ倍の周波数となる。
【００２１】
ビデオ出力回路５は、発振器３から第１クロックＣＬＫ１が入力され、この第１クロックＣＬＫ１を用いて、輝度信号、色差信号、垂直同期信号、および、水平同期信号などを変換することで、ＮＴＳＣ（Ｎａｔｉｏｎａｌ  Ｔｅｌｅｖｉｓｉｏｎ  Ｓｙｓｔｅｍ  Ｃｏｍｍｉｔｔｅｅ）、ＰＡＬ（Ｐｈａｓｅ  Ａｌｔｅｒｎａｔｉｏｎ  ｂｙ  Ｌｉｎｅ）、ＳＥＣＡＭ（Ｓｅｑｕｅｎｔｉａｌ  Ｃｏｕｌｅｕｒ  Ａ  Ｍｅｍｏｉｒｅ）などの規格に準拠したビデオ信号を生成する。このビデオ信号は、出力端子８を介して半導体装置２の外部に出力される。
【００２２】
ＣＰＵ９は、逓倍器７から第３クロックＣＬＫ３が入力され、この第３クロックに同期して動作する。また、ＣＰＵ９は、データバス１０、Ｉ／Ｆ回路１１および出力端子１２を介してＤＲＡＭ１３と接続され、ＣＰＵ９がＤＲＡＭ１３に対してリード／ライト処理を行えるようになっている。
【００２３】
ＤＲＡＭ１３は、半導体装置２の外部に設けられ、逓倍器７から第３クロックが出力端子１４を介して入力される。そして、ＤＲＡＭ１３は、この第３クロックＣＬＫ３に同期して動作する。
【００２４】
次に、ＤＲＡＭ１３の最高動作周波数と第３クロックＣＬＫ３の周波数との関係について図２を参照しながら説明する。図２は、本実施の形態に係るクロック発生回路により生成された第３クロックＣＬＫ３の周波数を示す図である。なお、図２は、ＤＲＡＭ１３の最高動作周波数が１００ＭＨｚ，１３３．３ＭＨｚ，１４３ＭＨｚ，１６６．７ＭＨｚ，１８３ＭＨｚ，２００ＭＨｚ，２２５ＭＨｚである場合を示している。また、図２においては、左から順に、ＤＲＡＭ１３の最高動作周波数、第１分周器６の分周比率、逓倍器７の逓倍率、第３クロックＣＬＫ３の周波数、ＤＲＡＭ１３の最高動作周波数と第３クロックＣＬＫ３の周波数との差分を示している。
【００２５】
例えば、ＤＲＡＭ１３の最高動作周波数が１００ＭＨｚの場合には、第１分周器６の分周比率１／２ｋ（ｋは２以上の自然数）でｋを４とし、逓倍器７の逓倍率ｍを５９とすることで、９９．６ＭＨｚの第３クロックＣＬＫ３が生成される。この生成された第３クロックＣＬＫ３は、ＤＲＡＭ１３の最高動作周波数を超えず、かつ、ＤＲＡＭ１３の最高動作周波数に近い周波数となっている。また、ＤＲＡＭ１３の最高動作周波数が１００ＭＨｚ以外の場合においても、１００ＭＨｚの場合と同様に、分周比率および逓倍率を図２に示した値とすることで、ＤＲＡＭ１３の最高動作周波数を超えず、かつ、ＤＲＡＭ１３の最高動作周波数に近い周波数の第３クロックＣＬＫ３が生成される。ここで、ｋ（ｋは２以上の自然数）は４、５または６であり、ｍ（ｍは２以上の自然数）は５９、７９、１６９、１９７、４３３、２３７または５３３である。このように、ＤＲＡＭ１３の最高動作周波数と第３クロックＣＬＫ３の周波数との差分を０．４ＭＨｚ以下とすることができる。
【００２６】
また、図２においては、ｍ（ｍは２以上の自然数）を奇数としている。例えば、ｋ（ｋは２以上の自然数）を８としてｍ（ｍは２以上の自然数）を１０８とすることによっても、ｋを４としてｍを５９とした場合と同じ周波数の第３クロックＣＬＫ３を生成することができる。しかしながら、特定の周波数の第３クロックＣＬＫ３を生成する場合に、ｋおよびｍの値をできるだけ小さい値とすると、ｍは必然的に奇数となる。
【００２７】
以上に説明した本実施の形態に係るクロック発生回路およびそれを備えた信号処理装置は、２７ＭＨｚの第１クロックＣＬＫ１を第１分周器６により分周して第２クロックＣＬＫ２を生成し、この第２クロックＣＬＫ２を逓倍器７により逓倍して第３クロックＣＬＫ３を生成している。このため、第３クロックＣＬＫ３の周波数を逓倍器７の逓倍率により２７／２ｋＭＨｚ（ｋは２以上の自然数）の刻みで細かく制御することができる。よって、本実施の形態に係るクロック発生回路およびそれを備えた信号処理装置は、第３クロックＣＬＫ３の周波数を、ＤＲＡＭ１３の最高動作周波数を超えず、かつ、ＤＲＡＭ１３の最高動作周波数に近い値とすることができ、ＤＲＡＭ１３の最高動作周波数を有効に使うことができる。
【００２８】
また、本実施の形態に係るクロック発生回路およびそれを備えた信号処理装置は、第１分周器６の分周比率を１／２ｋ（ｋは２以上の自然数）としている。一般的に、入力クロックを１／ａ（ａは２以上の自然数）に分周する分周器は、入力クロックをカウントする２ｂビット（ｂはａ＜２ｂを満たす自然数）のカウンタで構成される。そして、この分周器は、カウンタがアップカウンタでカウント値の初期値が０である場合、カウント値がａになったときにカウンタをリセットすることで入力クロックを分周する。このため、分周器にはカウンタ値がａとなったかどうかを検出する一致検出回路が必要とされる。ここで、ａが２ｋ（ｋは２以上の自然数）でない場合には、カウンタ値がａとなったかどうかを検出するためにカウンタの複数のビットの値が必要とされ、一致検出回路の回路規模が大きくなる。一方、ａが２ｋ（ｋは２以上の自然数）である場合には、カウンタの１ビットのみからカウンタ値がａとなったかどうかを検出することができ、一致検出回路の回路規模が小さくなる。以上のことから、本実施の形態に係るクロック発生回路およびそれを備えた信号処理装置は、第１分周器６の分周比率を１／２ｋ（ｋは２以上の自然数）とすることで、第１分周器６の回路規模を小さくし、クロック発生回路全体の素子面積を小さくすることができる。
【００２９】
次に、本実施の形態の変形例に係るクロック発生回路およびそれを備えた信号処理装置について説明する。本実施の形態の変形例に係るクロック発生回路は、図１に示したクロック発生回路において逓倍器７の逓倍率ｍを３２以下としたものである。
【００３０】
逓倍器として一般に用いられるＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）は、入力クロックと出力側からフィードバックされたクロックとの位相を比較して、入力クロックとフィードバックされたクロックとの位相が一致するように動作する。逓倍率が大きくなると、すなわち、フィードバックされるクロックの周期が大きくなると、この位相を一致させる間隔が長くなり、クロックのジッタが増大する可能性がある。本実施の形態の変形例に係るクロック発生回路およびそれを備えた信号処理装置は、低倍率を比較的小さくすることで、このクロックのジッタの増大を抑制したものである。
【００３１】
本実施の形態の変形例におけるＤＲＡＭ１３の最高動作周波数と第３クロックＣＬＫ３の周波数との関係について図３を参照しながら説明する。図３は、本実施の形態の変形例に係るクロック発生回路により生成された第３クロックＣＬＫ３の周波数を示す図である。なお、図３は、ＤＲＡＭ１３の最高動作周波数が１００ＭＨｚ，１３３．３ＭＨｚ，１４３ＭＨｚ，１８３ＭＨｚ，２００ＭＨｚである場合を示している。また、図３においては、左から順に、ＤＲＡＭ１３の最高動作周波数、第１分周器６の分周比率、逓倍器７の逓倍率、第３クロックＣＬＫ３の周波数、ＤＲＡＭ１３の最高動作周波数と第３クロックＣＬＫ３の周波数との差分を示している。
【００３２】
例えば、ＤＲＡＭ１３の最高動作周波数が１００ＭＨｚの場合には、第１分周器６の分周比率１／２ｋ（ｋは２以上の自然数）でｋを３とし、逓倍器７の逓倍率ｍを２９とすることで、９７．９ＭＨｚの第３クロックＣＬＫ３が生成される。この生成された第３クロックＣＬＫ３は、ＤＲＡＭ１３の最高動作周波数を超えず、かつ、ＤＲＡＭ１３の最高動作周波数に近い周波数となっている。また、ＤＲＡＭ１３の最高動作周波数が１００ＭＨｚ以外の場合においても、１００ＭＨｚの場合と同様に、分周比率および逓倍率を図３に示した値とすることで、ＤＲＡＭ１３の最高動作周波数を超えず、かつ、ＤＲＡＭ１３の最高動作周波数に近い周波数の第３クロックＣＬＫ３が生成される。ここで、ｋ（ｋは２以上の自然数）は２または３であり、ｍ（ｍは２以上の自然数）は１９、２１、２７または２９の奇数である。
【００３３】
このように、本実施の形態の変形例に係るクロック発生回路およびそれを備えた信号処理装置においても、第３クロックＣＬＫ３の周波数を、ＤＲＡＭ１３の最高動作周波数を超えず、かつ、ＤＲＡＭ１３の最高動作周波数に近い値とすることで、ＤＲＡＭ１３の最高動作周波数を有効に使用することができる。
【００３４】
また、本実施の形態の変形例に係るクロック発生回路およびそれを備えた信号処理装置は、逓倍器７の逓倍率を２９以下としている。このため、本実施の形態の変形例に係るクロック発生回路およびそれを備えた信号処理装置は、ジッタの増大によるクロックの特性劣化を防止することができる。
【００３５】
なお、本実施の形態においては、クロック発生回路１が半導体装置２内に設けられた場合を図１に示したが、これに限られない。クロック発生回路１は半導体装置２の外部に設けられていても構わない。
【００３６】
また、本実施の形態においては、最高動作周波数が離散的な値に規定された被制御回路としてＤＲＡＭ１３を例に挙げているが、この被制御回路はＤＲＡＭに限られない。最高動作周波数が離散的な値に規定された被制御回路であれば、本実施の形態においてＤＲＡＭを例に挙げて説明した効果と同様の効果を得ることができる。この最高動作周波数が離散的な値に規定された被制御回路としては、例えば、プロセッサなどが考えられる。
【００３７】
更に、本実施の形態においては、第１クロックＣＬＫ１の周波数を２７ＭＨｚとしているが、第１クロックＣＬＫ１の周波数は２７ＭＨｚに限られない。例えば、プログレッシブ出力によりデジタル映像を出力する場合には、第１クロックＣＬＫ１の周波数を５４ＭＨｚとする必要があるが、第１クロックＣＬＫ１の周波数を５４ＭＨｚにした場合においても２７ＭＨｚの場合と同様の効果を得ることができる。つまり、第１クロックＣＬＫ１の周波数は特定の周波数に限られず、ＤＲＡＭ１３の最高動作周波数が第１クロックＣＬＫ１の周波数の自然倍でない場合に、第１クロックＣＬＫ１を分周して第２クロックＣＬＫ２を生成し、この第２クロックＣＬＫ２を逓倍して第３クロックＣＬＫ３（システムクロック）を生成することで、ＤＲＡＭなどの最高動作周波数を有効に利用することができる。
（第２の実施の形態）
以下に、本発明に係るクロック発生回路およびそれを備えた信号処理装置についての第２の実施の形態を図４乃至７を参照しながら説明する。
【００３８】
本実施の形態に係るクロック発生回路を備えた信号処理装置の構成を示すブロック図を図４に示す。なお、図４は、図１に示された第１の実施の形態に係るクロック発生回路の構成を変更したものであり、クロック発生回路以外の構成は図１と共通している。このため、図１と共通する部分には図１と同一の符号を付し、その説明を省略する。
【００３９】
本実施の形態に係るクロック発生回路１６は、第１分周器１７、逓倍器１８および第２分周器１９を具備している。第１分周器１７は、発振器３から第１クロックＣＬＫ１が入力され、この第１クロックＣＬＫ１の周波数を１／２倍に分周して第２クロックＣＬＫ２を生成する。逓倍器１８は、第１分周器１７から第２クロックＣＬＫ２が入力され、この第２クロックＣＬＫ２の周波数をｍ倍（ｍは２以上の自然数）に逓倍して第３クロックＣＬＫ３を生成する。第２分周器１９は、逓倍器１８から第３クロックが入力され、この第３クロックＣＬＫ３の周波数を１／２ｎ倍（ｎは自然数）に分周して第４クロックＣＬＫ４（システムクロック）を生成する。そして、以上の構成により、第４クロックＣＬＫ４の周波数は、第１クロックＣＬＫ１の周波数である２７ＭＨｚのｍ／２ｎ＋１倍の周波数となる。この第４クロックＣＬＫ４は、ＤＲＡＭ１３、ＣＰＵ９およびＩ／Ｆ回路１１に供給される。
【００４０】
次に、ＤＲＡＭ１３の最高動作周波数と第４クロックＣＬＫ４の周波数との関係について図５を参照しながら説明する。図５は、本実施の形態に係るクロック発生回路により生成された第４クロックＣＬＫ４の周波数を示す図である。なお、図５は、ＤＲＡＭ１３の最高動作周波数が１００ＭＨｚ，１３３．３ＭＨｚ，１４３ＭＨｚ，１８３ＭＨｚ，２００ＭＨｚである場合を示している。また、図５においては、左から順に、ＤＲＡＭ１３の最高動作周波数、第１分周器１７の分周比率（第１の分周比率）、逓倍器１８の逓倍率、第２分周器１９の分周比率（第２の分周比率）、第４クロックＣＬＫ４の周波数、ＤＲＡＭ１３の最高動作周波数と第４クロックＣＬＫ４の周波数との差分を示している。
【００４１】
例えば、ＤＲＡＭ１３の最高動作周波数が１００ＭＨｚの場合には、第１分周器１７の分周比率を１／２、逓倍器１８の逓倍率ｍを２９、第２分周器１９の分周比率１／２ｎ倍（ｎは自然数）でｎを２とすることで、９７．９ＭＨｚの第４クロックＣＬＫ４が生成される。この生成された第４クロックＣＬＫ４は、ＤＲＡＭ１３の最高動作周波数を超えず、かつ、ＤＲＡＭ１３の最高動作周波数に近い周波数となっている。また、ＤＲＡＭ１３の最高動作周波数が１００ＭＨｚ以外の場合においても、１００ＭＨｚの場合と同様に、第１の分周比率、逓倍率、第２の分周比率を図５に示した値とすることで、ＤＲＡＭ１３の最高動作周波数を超えず、かつ、ＤＲＡＭ１３の最高動作周波数に近い周波数の第４クロックＣＬＫ４が生成される。ここで、ｍ（ｍは２以上の自然数）は１９、２１、２７または２９の奇数であり、ｎ（ｎは自然数）は１または２である。
【００４２】
以上に説明した本実施の形態に係るクロック発生回路およびそれを備えた信号処理装置は、２７ＭＨｚの第１クロックＣＬＫ１を第１分周器１７により分周して第２クロックＣＬＫ２を生成し、この第２クロックＣＬＫ２を逓倍器１８により逓倍して第３クロックＣＬＫ３を生成し、更に、この第３クロックＣＬＫ３を第２分周器１９により分周して第４クロックＣＬＫ４を生成している。このため、第４クロックＣＬＫの周波数を逓倍器１８の逓倍率により２７／２ｎ＋１ＭＨｚ（ｎは自然数）の刻みで細かく制御することができる。よって、本実施の形態に係るクロック発生回路およびそれを備えた信号処理装置は、第４クロックＣＬＫ４の周波数を、ＤＲＡＭ１３の最高動作周波数を超えず、かつ、ＤＲＡＭ１３の最高動作周波数に近い値とすることで、ＤＲＡＭ１３の最高動作周波数を有効に使うことができる。
【００４３】
また、本実施の形態に係るクロック発生回路およびそれを備えた信号処理装置は、第１分周器１７の分周比率を１／２とし、第２分周器１９の分周比率を１／２ｎ（ｎは自然数）としている。このため、第１の実施の形態同様、第１分周器１７および第２分周器１９の回路規模を小さくすることで、クロック発生回路全体の素子面積を小さくすることができる。
【００４４】
更に、本実施の形態に係るクロック発生回路およびそれを備えた信号処理装置は、逓倍器１８の逓倍率ｍを２９以下としている。このため、本実施の形態に係るクロック発生回路およびそれを備えた信号処理装置は、第４クロックＣＬＫ４のジッタの増大を抑制することができる。
【００４５】
更に、本実施の形態に係るクロック発生回路およびそれを備えた信号処理装置は、逓倍器１８の後段に第２分周器１９を設けることで、第３クロックＣＬＫ３を分周して第４クロックＣＬＫ４を生成している。このため、第３クロックＣＬＫ３のデューティー比が５０％でない場合でも、第３クロックＣＬＫ３の周期が一定であれば、第３クロックＣＬＫ３の周期が第４クロックＣＬＫ４のｈｉｇｈ区間およびｌｏｗ区間となり、第４クロックＣＬＫ４のデューティー比を５０％に確保することができる。
【００４６】
次に、本実施の形態の変形例に係るクロック発生回路について説明する。本実施の形態の変形例に係るクロック発生回路を備えた信号処理装置の構成を図６に示す。図６は、本実施の形態の変形例に係るクロック発生回路を備えた信号処理装置の構成を示すブロック図である。
【００４７】
本実施の形態の変形例に係るクロック発生回路は、図４に示したクロック発生回路において、第１分周器１７の分周比率を１／２ｎ（ｎは自然数）とし、第２分周器１９の分周比率を１／２としたものである。
【００４８】
この本実施の形態の変形例におけるＤＲＡＭ１３の最高動作周波数と第４クロックＣＬＫ４の周波数との関係について図７を参照しながら説明する。図７は、本実施の形態の変形例に係るクロック発生回路により生成された第４クロックＣＬＫ４の周波数を示す図である。なお、図７は、ＤＲＡＭ１３の最高動作周波数が１００ＭＨｚ，１３３．３ＭＨｚ，１４３ＭＨｚ，１８３ＭＨｚ，２００ＭＨｚである場合を示している。また、図７においては、左から順に、ＤＲＡＭ１３の最高動作周波数、第１分周器１７の分周比率（第１の分周比率）、逓倍器１８の逓倍率、第２分周器１９の分周比率（第２の分周比率）、第４クロックＣＬＫ４の周波数、ＤＲＡＭ１３の最高動作周波数と第４クロックＣＬＫ４の周波数との差分を示している。
【００４９】
例えば、ＤＲＡＭ１３の最高動作周波数が１００ＭＨｚの場合には、第１分周器１７の分周比率を１／４、逓倍器７の逓倍率を２９、第２分周器１９の分周比率を１／２とすることで、９７．９ＭＨｚの第４クロックＣＬＫ４が生成される。この生成された第４クロックＣＬＫ４は、ＤＲＡＭ１３の最高動作周波数に近い周波数となっている。また、ＤＲＡＭ１３の最高動作周波数が１００ＭＨｚ以外の場合においても、１００ＭＨｚの場合と同様に、第１の分周比率、逓倍率、第２の分周比率を図７に示した値とすることで、ＤＲＡＭ１３の最高動作周波数を超えず、かつ、ＤＲＡＭ１３の最高動作周波数に近い周波数の第４クロックＣＬＫ４が生成される。ここで、ｍ（ｍは２以上の自然数）は１９、２１、２７または２９の奇数であり、ｎ（ｎは自然数）は１または２である。
【００５０】
なお、本実施の形態においては、クロック発生回路１６が半導体装置２内に設けられた場合を図４に示したが、これに限られない。クロック発生回路１６は半導体装置２の外部に設けられていても構わない。
【００５１】
また、本実施の形態においては、最高動作周波数が離散的な値に規定された被制御回路としてＤＲＡＭ１３を例に挙げているが、第１の実施の形態同様、この被制御回路はＤＲＡＭに限られない。
【００５２】
更に、本実施の形態においては、第１クロックＣＬＫ１の周波数を２７ＭＨｚとしているが、第１の実施の形態同様、第１クロックＣＬＫ１の周波数は２７ＭＨｚに限られない。第１クロックＣＬＫ１の周波数は特定の周波数に限られず、第１クロックＣＬＫ１を分周して第２クロックＣＬＫ２を生成し、この第２クロックＣＬＫ２を逓倍して第３クロックＣＬＫ３を生成し、更に、この第３クロックＣＬＫ３を分周して第４クロックＣＬＫ４（システムクロック）生成することで、ＤＲＡＭ１３の最高動作周波数を有効に利用することができる。
【００５３】
更に、本実施の形態においては、逓倍器１８の逓倍率を２９以下としているが、これに限られない。
【００５４】
更に、本実施の形態においては、ｎを１または２としているが、ｎの値は１または２に限られない。ｎを３以上の自然数とすることで、ＤＲＡＭ１３の最高動作周波数と第４クロックＣＬＫ４との差分を更に小さくすることができる。
（第３の実施の形態）
以下に、本発明に係るクロック発生回路を備えた信号処理装置およびクロック発生方法についての第３の実施の形態を図８および図９を参照しながら説明する。
【００５５】
まず、本実施の形態に係るクロック発生回路を備えた信号処理装置について図８を参照しながら説明する。図８は、本実施の形態に係るクロック発生回路を備えた信号処理装置の構成を示すブロック図である。なお、図８においては、図１と共通する部分には図１と同一の符号を付し、その説明を省略する。
【００５６】
第１分周器６は、データバス１０を介してＣＰＵ９に接続され、ＣＰＵ９が第１分周器６の分周比率１／２ｋ（ｋは２以上の自然数）を変更できるようになっている。この第１分周器６の分周比率の変更は、ｋ（ｋは２以上の自然数）の値を変更することで行われる。
【００５７】
逓倍器７は、データバス１０を介してＣＰＵ９に接続され、ＣＰＵ９が逓倍器７の逓倍率ｍ（ｍは２以上の自然数）を変更できるようになっている。この逓倍器７の逓倍率の変更は、ｍ（ｍは２以上の自然数）の値を変更することで行われる。
【００５８】
不揮発メモリ２０は、書き込みチェックプログラムを記憶している。また、不揮発メモリ２０はデータバス１０および入出力端子２１を介してＣＰＵ９に接続され、ＣＰＵ９が不揮発メモリ２０に記憶された書き込みチェックプログラムを読み込んで動作するようになっている。ここで、書き込みチェックプログラムとは、ＤＲＡＭ１３の最高動作周波数に近い周波数の第３クロックＣＬＫ３が生成されるようにＣＰＵ９が第１分周器６および逓倍器７を制御するためのプログラムである。
【００５９】
以下に、ＣＰＵ９が書き込みチェックプログラムに従って動作する手順について説明する。まず、ＣＰＵ９は、ＤＲＡＭ１３に所定のデータを書き込んだ後に、この書き込まれたデータをＤＲＡＭ１３から読み出すことで、第３クロックＣＬＫ３の周波数でＤＲＡＭ１３が正常に動作するか否かを確認する。ＤＲＡＭ１３へのデータの書き込みが正常に行われた場合は、ＤＲＡＭ１３の最高動作周波数は第３クロックＣＬＫ３の周波数よりも高いことを示し、ＤＲＡＭ１３へのデータの書き込みが正常に行われなかった場合には、ＤＲＡＭ１３の最高動作周波数は第３クロックＣＬＫ３の周波数よりも低いことを示す。ＤＲＡＭ１３へのデータの書き込みが正常に行われた場合、つまり、ＤＲＡＭ１３の最高動作周波数が第３クロックＣＬＫ３の周波数よりも高い場合には、ＣＰＵ９は、第３クロックのＣＬＫ３の周波数が高くなるように第１分周器６の分周比率または逓倍器７の逓倍率を変更する。そして、ＣＰＵ９は、この周波数が高く設定された第３クロックＣＬＫ３でＤＲＡＭ１３が正常に動作するか否かを再び確認する。以上の手順は、ＤＲＡＭ１３へのデータの書き込みが正常に行われなくなるまで繰り返し行われる。これにより、ＣＰＵ９は、ＤＲＡＭ１３へのデータの書き込みが正常に行われなくなる第３クロックＣＬＫ３の周波数を検出することで、ＤＲＡＭ１３の最高動作周波数を測定する。そして、ＣＰＵ９は、このＤＲＡＭ１３の最高動作周波数の測定結果に基づいて、ＤＲＡＭ１３の最高動作周波数に近い周波数の第３クロックＣＬＫ３が生成されるように、第１分周器６の分周比率１／２ｋ（ｋは２以上の自然数）および逓倍器７の低倍率ｍ（ｍは２以上の自然数）を設定する。
【００６０】
次に、図８に示されたクロック発生回路を備えた信号処理装置のクロック発生方法について図９を参照しながら説明する。図９は、本実施の形態に係るクロック発生回路を備えた信号処理装置の動作を示すフローチャートである。
【００６１】
まず、最初にＤＲＡＭ１３が正常に動作するかを確認したい第３クロックＣＬＫ３の周波数ｆ０を決定する。そして、この所望の周波数ｆ０に第３クロックＣＬＫ３の周波数がなるように、ＣＰＵ９が、第１分周器６の分周比率１／２ｋ（ｋは２以上の自然数）および逓倍器７の低倍率ｍ（ｍは２以上の自然数）を設定する（Ｓ１１）。ここで、第３クロックＣＬＫ３の周波数の初期値ｆ０は、ＤＲＡＭ１３が十分に安定動作する程度に低い周波数とする。
【００６２】
次に、ＤＲＡＭ１３への書き込みチェックを行う（Ｓ１２）。このステップＳ１２においては、ＣＰＵ９が、ＤＲＡＭ１３に所定のデータを書き込んだ後に、この書き込まれたデータをＤＲＡＭ１３から読み出す。
【００６３】
次に、ステップＳ１２の書き込みチェックにおいてＤＲＡＭ１３が正常に動作したか否かを確認する（Ｓ１３）。ＤＲＡＭ１３が第３クロックＣＬＫ３の周波数で正常に動作する場合には、書き込みを行ったデータと同一のデータがＤＲＡＭ１３から読み出される。一方、ＤＲＡＭ１３が第３クロックＣＬＫ３の周波数で正常に動作しない場合には、書き込みを行ったデータと異なるデータがＤＲＡＭ１３から読み出される。ＤＲＡＭ１３が第３クロックＣＬＫ３の周波数で正常に動作する場合は、ＤＲＡＭ１３の最高動作周波数が第３クロックＣＬＫ３の周波数ｆ０よりも高いことを示す。一方、ＤＲＡＭ１３が第３クロックＣＬＫ３の周波数で正常に動作しない場合は、ＤＲＡＭ１３の最高動作周波数が第３クロックＣＬＫ３の周波数ｆ０よりも低いことを示す。
【００６４】
ステップＳ１３においてＤＲＡＭ１３が正常に動作した場合には、ステップＳ１１に戻り、第３クロックＣＬＫ３の周波数が初期値ｆ０よりも高い周波数ｆ１となるように、ＣＰＵ９が第１分周器６の分周比率１／２ｋ（ｋは２以上の自然数）および逓倍器７の低倍率ｍ（ｍは２以上の自然数）を変更する。続いて、この周波数が新たに設定された第３クロックＣＬＫ３を用いてＤＲＡＭ１３への書き込みチェック（Ｓ１２）を再度行う。
【００６５】
このステップＳ１１からステップＳ１２までの手順はＤＲＡＭ１３が正常に動作しなくなるまで繰り返し行われる。これにより、ＤＲＡＭ１３が正常に動作しなくなった際の第３クロックＣＬＫ３の周波数からＤＲＡＭ１３の最高動作周波数が検出される。
【００６６】
ステップＳ１３においてＤＲＡＭ１３が正常に動作しないと判断された場合、つまり、ＤＲＡＭ１３の最高動作周波数が検出された場合は、ＤＲＡＭ１３の最高動作周波数に近い周波数の第３クロックＣＬＫ３が生成されるように、ＣＰＵ９が、第１分周器６の分周比率１／２ｋ（ｋは２以上の自然数）および逓倍器７の低倍率ｍ（ｍは２以上の自然数）を設定する（Ｓ１４）。このステップＳ１４により、ＤＲＡＭ１３の最高動作周波数に近い周波数の第３クロックＣＬＫ３が生成される。
【００６７】
以上に説明した本実施の形態に係るクロック発生回路を備えた信号処理装置およびクロック発生方法は、ＣＰＵ９によりＤＲＡＭ１３の最高動作周波数を測定し、その最高動作周波数に近い周波数の第３クロックＣＬＫ３が生成されるように、第１分周器６の分周比率１／２ｋ（ｋは２以上の自然数）および逓倍器７の低倍率ｍ（ｍは２以上の自然数）を設定している。このため、本実施の形態に係るクロック発生回路、それを備えた信号処理装置およびクロック発生方法は、ＤＲＡＭ１３の最高動作周波数が予め分かっていない場合においても、ＤＲＡＭ１３の最高動作周波数を有効に利用することができる。
【００６８】
また、本実施の形態に係るクロック発生回路を備えた信号処理装置およびクロック発生方法は、他の効果においても、第１および第２の実施の形態と同様の効果を得ることができる。
【００６９】
なお、本実施の形態においては、クロック発生回路１が半導体装置２内に設けられた場合を図８に示したが、第１および第２の実施の形態同様、これに限られない。クロック発生回路１は半導体装置２の外部に設けられていても構わない。
【００７０】
また、本実施の形態においては、最高動作周波数が離散的な値に規定された被制御回路としてＤＲＡＭ１３を例に挙げているが、第１および第２の実施の形態同様、この被制御回路はＤＲＡＭに限られない。
【００７１】
更に、本実施の形態においては、ＤＲＡＭ１３の最高動作周波数を測定し、その測定結果に基づいて、第１分周器６の分周比率１／２ｋ（ｋは２以上の自然数）および逓倍器７の低倍率ｍ（ｍは２以上の自然数）を変更する内部回路として、ＣＰＵ９を例に挙げているが、この内部回路はＣＰＵ９に限られない。
【００７２】
更に、本実施の形態においては、クロック発生回路の構成を図１において説明したものと同一としているが、これに限られない。例えば、クロック発生回路の構成を図４に示したものと同一とし、逓倍器１８の逓倍率ｍ（ｍは２以上の自然数）または第２分周器１９の分周比率１／２ｎ（ｎは自然数）をＣＰＵ９が変更できるようにすることで、本実施の形態と同様の効果が得られる。また、クロック発生回路の構成を図６に示したものと同一とし、第１分周器１７の分周比率１／２ｎ（ｎは自然数）または逓倍器１８の逓倍率ｍ（ｍは２以上の自然数）をＣＰＵ９が変更できるようにすることでも、本実施の形態と同様の効果が得られる。なお、これらの場合、分周比率または逓倍率の変更は、ｍ（ｍは２以上の自然数）またはｎ（ｎは自然数）の値を変更することで行う。
【００７３】
更に、本実施の形態においては、第３クロックＣＬＫ３の周波数の初期値をＤＲＡＭ１３が十分に安定的に動作する程度に低い周波数とし、その初期値から第３クロックＣＬＫ３の周波数を徐々に引き上げることによって、ＤＲＡＭ１３の最高動作周波数を検出しているが、これに限られない。例えば、第３クロックＣＬＫ３の周波数の初期値をＤＲＡＭ１３の処理が破綻する程度に高い周波数とし、その初期値から第３クロックＣＬＫ３の周波数を徐々に引き下げることによって、ＤＲＡＭ１３の最高動作周波数を検出しても構わない。
【００７４】
本発明は、実施段階ではその要旨を変更しない範囲で種々に変形することが可能である。
【００７５】
以上、詳述したように、本発明に係るクロック発生回路の特徴をまとめると以下の通りになる。
【００７６】
本発明に係るクロック発生回路は、第１クロックが入力され、この第１クロックの周波数を１／２ｋ倍（ｋは２以上の自然数）に分周して第２クロックを生成する第１分周器と、前記第１分周器から前記第２クロックが入力され、この第２クロックの周波数をｍ倍（ｍは２以上の自然数）に逓倍してシステムクロックを生成する逓倍器とを具備することを特徴としている。
【００７７】
また、本発明に係るクロック発生回路は、第１クロックが入力され、この第１クロックを分周して第２クロックを生成する第１分周器と、前記第１分周器から前記第２クロックが入力され、この第２クロックの周波数をｍ倍（ｍは２以上の自然数）に逓倍して第３クロックを生成する逓倍器と、前記逓倍器から前記第３クロックが入力され、この第３クロックを分周してシステムクロックを生成する第２分周器とを具備し、前記第１分周器の分周比率もしくは前記第２分周器の分周比率の一方が１／２であり、もう一方の分周比率が１／２ｎ（ｎは自然数）であることを特徴としている。
【００７８】
更に、本発明に係るクロック発生回路を備えた信号処理装置は、第１クロックを生成する発振器と、前記発振器から前記第１クロックが入力され、この第１クロックを用いてビデオ信号を生成するビデオ出力回路と、前記発振器から前記第１クロックが入力され、この第１クロックの周波数を１／２ｋ倍（ｋは２以上の自然数）に分周して第２クロックを生成する第１分周器と、前記第１分周器から前記第２クロックが入力され、この第２クロックの周波数をｍ倍（ｍは２以上の自然数）に逓倍してシステムクロックを生成する逓倍器と、前記逓倍器から前記システムクロックが入力され、このシステムクロックに同期して動作する被制御回路とを具備することを特徴としている。
【００７９】
更に、本発明に係るクロック発生回路を備えた信号処理装置は、第１クロックを生成する発振器と、前記発振器から前記第１クロックが入力され、この第１クロックを用いてビデオ信号を生成するビデオ出力回路と、前記発振器から前記第１クロックが入力され、この第１クロックを分周して第２クロックを生成する第１分周器と、前記第１分周器から前記第２クロックが入力され、この第２クロックの周波数をｍ倍（ｍは２以上の自然数）に逓倍して第３クロックを生成する逓倍器と、前記逓倍器から前記第３クロックが入力され、この第３クロックを分周してシステムクロックを生成する第２分周器と、前記第２分周器から前記システムクロックが入力され、このシステムクロックに同期して動作する被制御回路とを具備し、前記第１分周器の分周比率もしくは前記第２分周器の分周比率の一方が１／２であり、もう一方の分周比率が１／２ｎ（ｎは自然数）であることを特徴としている。
【００８０】
更に、本発明に係るクロック発生回路を備えた信号処理装置は、第１クロックを生成する発振器と、前記発振器から前記第１クロックが入力され、この第１クロックの周波数を１／２ｋ倍（ｋは２以上の自然数）に分周して第２クロックを生成する第１分周器と、前記第１分周器から前記第２クロックが入力され、この第２クロックの周波数をｍ倍（ｍは２以上の自然数）に逓倍してシステムクロックを生成する逓倍器と、前記逓倍器から前記システムクロックが入力され、このシステムクロックに同期して動作する被制御回路と、前記被制御回路の最高動作周波数を測定し、その測定結果に基づいて、前記ｋまたは前記ｍを変更する内部回路とを具備することを特徴としている。
【００８１】
更に、本発明に係るクロック発生回路を備えた信号処理装置は、第１クロックを生成する発振器と、前記発振器から前記第１クロックが入力され、この第１クロックを分周して第２クロックを生成する第１分周器と、前記第１分周器から前記第２クロックが入力され、この第２クロックの周波数をｍ倍（ｍは２以上の自然数）に逓倍して第３クロックを生成する逓倍器と、前記逓倍器から前記第３クロックが入力され、この第３クロックを分周してシステムクロックを生成する第２分周器と、前記第２分周器から前記システムクロックが入力され、このシステムクロックに同期して動作する被制御回路と、前記被制御回路の最高動作周波数を測定する内部回路とを具備し、前記第１分周器の分周比率もしくは前記第２分周器の分周比率の一方が１／２であり、もう一方の分周比率が１／２ｎ（ｎは自然数）であり、前記内部回路が、前記被制御回路の最高動作周波数の測定結果に基づいて、前記ｍまたは前記ｎを変更することを特徴としている。
【００８２】
更に、本発明に係るクロック発生方法は、第１クロックの周波数を１／２ｋ倍（ｋは２以上の自然数）に分周して第２クロックを生成する第１のステップと、前記第２クロックの周波数をｍ倍（ｍは２以上の自然数）に逓倍してシステムクロックを生成する第２のステップと、前記システムクロックに同期して動作する被制御回路の最高動作周波数を測定し、その測定結果に基づいて、前記ｋまたは前記ｍを変更する第３のステップとを具備することを特徴としている。
【００８３】
更に、本発明に係るクロック発生方法は、第１クロックを分周して第２クロックを生成する第１のステップと、前記第２クロックの周波数をｍ倍（ｍは２以上の自然数）に逓倍して第３クロックを生成する第２のステップと、前記第３クロックを分周してシステムクロックを生成する第３のステップと、前記システムクロックに同期して動作する被制御回路の最高動作周波数を測定する第４のステップとを具備し、前記第１のステップの分周比率もしくは前記第３のステップの分周比率の一方が１／２であり、もう一方の分周比率が１／２ｎ（ｎは自然数）であり、前記第４のステップにおいて、前記被制御回路の最高動作周波数の測定結果に基づいて、前記ｍまたは前記ｎを変更することを特徴としている。
【００８４】
【発明の効果】
本発明によれば、離散的に設定された被制御回路の最高動作周波数が基準クロックの周波数の自然数倍でない場合に、基準クロックを用いて、最高動作周波数を超えず、かつ、最高動作周波数に近い周波数のクロックを生成する、回路規模が小さいクロック発生回路およびそれを備えた信号処理装置を提供することができる。
【００８５】
また、本発明によれば、離散的に設定された被制御回路の最高動作周波数が基準クロックの周波数の自然数倍でない場合に、基準クロックを用いて、最高動作周波数を超えず、かつ、最高動作周波数に近い周波数のクロックを生成するクロック発生方法を提供することを目的とする。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るクロック発生回路を備えた信号処理装置の構成を示すブロック図。
【図２】本発明の第１の実施の形態に係るクロック発生回路により生成したクロックの周波数を示す図。
【図３】本発明の第１の実施の形態の変形例に係るクロック発生回路により生成したクロックの周波数を示す図。
【図４】本発明の第２の実施の形態に係るクロック発生回路を備えた信号処理装置の構成を示すブロック図。
【図５】本発明の第２の実施の形態に係るクロック発生回路により生成されたクロックの周波数を示す図。
【図６】本発明の第２の実施の形態の変形例に係るクロック発生回路を備えた信号処理装置の構成を示すブロック図。
【図７】本発明の第２の実施の形態の変形例に係るクロック発生回路により生成されたクロックの周波数を示す図。
【図８】本発明の第３の実施の形態に係るクロック発生回路を備えた信号処理装置の構成を示すブロック図。
【図９】本発明の第３の実施の形態に係るクロック発生回路を備えた信号処理装置の動作を示すフローチャート。
【符号の説明】
１、１６…クロック発生回路
２…半導体装置
３…発振器
４…入力端子
５…ビデオ出力回路
６、１７…第１分周器
７、１８…逓倍器
８、１４…出力端子
９…ＣＰＵ
１０…データバス
１１…Ｉ／Ｆ回路
１２、２１…入出力端子
１３…ＤＲＡＭ
１９…第２分周器
２０…不揮発性メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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