(57)【要約】【課題】  複合基板の単結晶半導体層を犠牲酸化によって薄膜化する際の好適な条件を提供することを目的とする。【解決手段】  最大エッチング量が犠牲酸化膜の最小膜厚と単結晶半導体層の膜厚との合計値を超えない条件下で、ドライエッチングの後にウエットエッチングを行うことにより、犠牲酸化膜を過不足なく完全に除去できる。【選択図】  図６
2005209851.tif 000002
【特許請求の範囲】
【請求項１】
支持基板と単結晶半導体基板とを貼り合わせて複合基板とする工程と、
この複合基板を酸化処理して単結晶半導体基板側の表層に酸化膜を形成する工程と、
この酸化膜をエッチングにより除去して所定の膜厚の単結晶半導体層とする工程とを具備し、
上記酸化膜の除去工程における最大エッチング量は、除去すべき酸化膜の最小膜厚と、単結晶半導体層の最小膜厚との合計よりも小さいことを特徴とする電気光学装置の製造方法。
【請求項２】
上記酸化膜の除去工程においては、ドライエッチングの後にウエットエッチングを行うことを特徴とする請求項１記載の電気光学装置の製造方法。
【請求項３】
上記酸化膜の除去工程における最小エッチング量は、除去すべき酸化膜の最大膜厚よりも大きいことを特徴とする請求項１または請求項２に記載の電気光学装置の製造方法。
【請求項４】
上記酸化膜の除去工程における最大ドライエッチング量は、除去すべき酸化膜の最小膜厚より小さいことを特徴とする請求項１ないし請求項３のいずれか一項に記載の電気光学装置の製造方法。
【請求項５】
上記酸化膜の除去工程における最大ウエットエッチング量は１２００Å未満であることを特徴とする請求項１ないし請求項４のいずれか一項に記載の電気光学装置の製造方法。
【請求項６】
上記支持基板は、透明基板であることを特徴とする請求項１ないし請求項５のいずれか一項に記載の電気光学装置の製造方法。
【請求項７】
上記支持基板は、ガラス基板または石英基板であることを特徴とする請求項１ないし請求項６のいずれか一項に記載の電気光学装置の製造方法。
【請求項８】
上記単結晶半導体基板は、単結晶シリコン基板であることを特徴とする請求項１ないし請求項７のいずれか一項に記載の電気光学装置の製造方法。
【請求項９】
請求項１ないし請求項８のいずれか一項に記載の電気光学装置の製造方法によって得られたことを特徴とする電気光学装置。
【請求項１０】
請求項９に記載の電気光学装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＯＩ技術を適用した電気光学装置の製造方法、電気光学装置および電子機器に関するものである。
【背景技術】
【０００２】
近年、液晶パネルを表示部とする電気光学装置が種々の電子機器に搭載されて利用されている。液晶パネルは一対の基板間に液晶が封入されたものであり、一方の基板をなす薄膜トランジスタ（Thin Film Transistor、以下、ＴＦＴと略記する。）アレイ基板と、これに対向配置された他方の基板をなす対向基板とを備えている。
【０００３】
ＴＦＴアレイ基板は、光透過性の絶縁基板からなる基板本体と、スイッチング素子としてのＴＦＴと、透明導電膜からなる画素電極と、配向膜とを主体として構成されている。液晶パネルの表示領域内に設けられた画素スイッチング用ＴＦＴの能動層と、非表示領域内に設けられた周辺駆動回路用ＴＦＴの能動層とは、同一の半導体層からなる。他方、対向基板は、光透過性基板からなる基板本体と、対向電極と、配向膜と、遮光膜とを主体として構成されている。このように構成され、画素電極と対向電極とが対向するように配置されたＴＦＴアレイ基板と対向基板との間には、液晶層が形成されている。
【０００４】
ＴＦＴアレイ基板では、高速化、低消費電力化、高集積化等の観点から、周辺駆動回路および画素スイッチング素子を構成する各ＴＦＴの能動層に単結晶シリコンを用いることが好ましい。単結晶シリコンを基板本体上に形成する技術としては、ＳＯＩ（Silicon On Insulator）技術が知られている。この技術は、例えばガラス基板等の支持基板と単結晶シリコン基板とを貼り合わせて複合基板とした上で、単結晶シリコン層をＴＦＴの能動層として加工するものである。また、支持基板上に積層された単結晶シリコン層の膜厚を調整する技術としては、単結晶シリコン表面を高温加熱処理によってシリコン酸化膜とした後に、このシリコン酸化膜を除去する犠牲酸化法が一般的である。
【０００５】
犠牲酸化法においては酸化膜の除去工程が不可欠となり、一般にウエットエッチングが利用される。これはウェットエッチングが半導体層に対する酸化膜の選択比を非常に大きくできる点と、半導体層に対してプラズマなどによるダメージを与えないという利点を有するためである。ところが、ウエットエッチングは反応速度が低いために、複合基板が長時間エッチャントに曝されることとなり、その結果、半導体基板と支持基板との接合界面にエッチャントが浸透し、半導体層の剥がれが発生するという問題があった。
【０００６】
この問題を回避する手段として、支持基板と半導体基板とに長時間の高温熱処理を施して強固に張り合わせることが提案されるが、支持基板として石英やガラス等を使用する場合には、これらの材料の軟化点以上の温度での加熱ができないという問題が生じる。さらに、半導体基板として単結晶シリコン基板を使用すると、支持基板とシリコンとの熱膨張係数が大きく異なるので、高温熱処理によって大きな応力が膜厚の小さな半導体基板にかかり、その結晶性を乱すことによって応力が開放され、半導体層の特性を低下させるという問題があった。
【０００７】
このような問題点の改善策として、犠牲酸化法における酸化膜の除去工程において、半導体層と支持基板との貼り合わせ界面にエッチャントが浸透しないように、半導体層の端面を保護膜で覆う方法がある。（例えば特許文献１参照。）
【特許文献１】特開２００２−３５３４６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ウエットエッチングは反応速度が低いために、処理時間が長くなることは既に上述した。表示に支障のない程度の非常に微細なピンホールが存在する半導体基板に長時間のウエットエッチングを施すと、この微細ピンホールからエッチャントが浸透する。そしてこのエッチャントによって、半導体基板の下層に位置する各種の下地層や支持基板が侵食されることがある。この侵食によって形成された欠損は元の微細ピンホールを中心としてドーム状に広がり、その径は元のピンホールよりも大きくなるので、このような基板を液晶パネルとした際には、画素の欠陥やボケ等に代表される表示画像品位の低下を招くという問題があった。特にプロジェクタのライトバルブとして用いた場合には、この欠損が拡大投影されて視認しやすくなるという問題があった。
【０００９】
本発明は上記課題を解決するためになされたものであって、複合基板における欠損の発生が起こらない製造条件、特に犠牲酸化膜を除去する工程でのエッチング条件を規定することにより、表示階調のバラつき、周辺駆動回路の動作不良、および画素欠陥などの製品歩留まりを低下させる要因がない電気光学装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の目的を達成するために、本発明の電気光学装置の製造方法は、支持基板と単結晶半導体基板とを貼り合わせて複合基板とする工程と、この複合基板を酸化処理して単結晶半導体基板側の表層に酸化膜を形成する工程と、この酸化膜をエッチングにより除去して単結晶半導体層とする工程とを具備し、上記酸化膜の除去工程における最大エッチング量は、除去すべき酸化膜の最小膜厚と、単結晶半導体層の最小膜厚との合計よりも小さいことを特徴とする。なお、本発明で言うところの「最大（最小）エッチング量」、「最大（最小）膜厚」などの「最大」、「最小」とは、製造プロセスにおけるウエハ間バラツキ、ウエハ内バラツキ、バッチ間バラツキ等の各種バラツキにおける最大値、もしくは最小値という意味で用いている。具体的にどのバラツキにおける最大値、最小値を採用するかは、プロセス設計者が適宜選択できる。
【００１１】
単結晶半導体基板には、表示に支障のない程度に充分に微細なピンホールが存在する場合がある。このような単結晶半導体基板に熱酸化処理を施すと、その表面に酸化膜が形成されると共に、ピンホールの内側面にも酸化膜が形成され、ピンホール内が酸化膜で充填された状態となる。このピンホール内に充填された酸化膜の膜厚は、酸化膜除去後に残る単結晶半導体層の膜厚に相当する。犠牲酸化法において酸化膜をウエットエッチングで除去する際、エッチャントのピンホール内への浸入は他の部分に比べて遅れるので、ピンホール内のエッチレートは小さくなる。
【００１２】
これらのことから、犠牲酸化法における酸化膜の除去工程においては、初めに単結晶半導体基板の表層部に形成された酸化膜が除去された後、単結晶半導体層のピンホール内に充填された酸化膜が完全に除去されない限りは単結晶半導体層の下層部にエッチャントが浸入することがない。加えて、このピンホール内に充填された酸化膜のエッチングレートは他の部分よりも小さいので、このピンホール内の酸化膜の膜厚と、除去すべき酸化膜の膜厚との合計量を規定することによって、下地層へのエッチャントの侵入が起こらない状態でのエッチング条件を決定することができる。つまり、最大エッチング量を、除去すべき酸化膜の膜厚と単結晶半導体層との膜厚との合計値によって規定することにより、下地層および支持基板へのエッチャントの浸入を許さないエッチング条件が得られることとなる。
【００１３】
また酸化膜の除去工程は、ドライエッチングの後にウエットエッチングを行うことが好ましい。
酸化膜の除去工程においてドライエッチングを採用することにより、エッチング速度を大きくすることができ、処理時間を短縮することができる。一般にドライエッチングが施された基板表面は荒れるが、これに続いてウエットエッチングを行うことにより、酸化膜層の下にある半導体層をオーバーエッチすることなく酸化膜を除去することができる。また除去すべき酸化膜の膜厚が大きくても、ドライエッチングとウエットエッチングとを併用することにより、エッチング時間が短時間で済むので、半導体膜の剥がれ等の不良が発生し難くなる。
【００１４】
酸化膜の除去工程における最小エッチング量は、除去すべき酸化膜の最大膜厚よりも大きいことが好ましい。
この条件は犠牲酸化法における酸化膜除去をエッチング処理で完全に除去できるように規定するものであって、この条件を満たすように除去工程を行うことにより、単結晶半導体層にダメージを与えることなく効率良く、かつ除去すべき酸化膜を過不足なく除去することができる。
【００１５】
酸化膜の除去工程における最大ドライエッチング量は、除去すべき酸化膜の最小膜厚より小さいことが好ましい。
ドライエッチングはプラズマを使ったものであるので、酸化膜の除去工程をすべてドライエッチングで行うと、単結晶半導体層の表層部が活性雰囲気に曝されることとなる。このような状態では単結晶半導体層に活性化雰囲気処理によるダメージが誘起されることがある。単結晶半導体層は後にＴＦＴの能動層となるので、このようなダメージ誘起を避けるようにエッチング条件を規定する必要がある。ドライエッチングの最大量を、除去すべき酸化膜の最も薄いところよりも小さく規定することによって、単結晶半導体層がドライエッチングに曝されるのを避けることができる。よって、単結晶半導体層にダメージを加えることなく、酸化膜の除去を効率良く行うことができる。
【００１６】
酸化膜の除去工程における最大ウエットエッチング量は１２００Å未満であることが好ましい。
半導体層と支持基板との貼り合わせ端面から５０μｍ以上の深度でエッチャントが侵入すると、貼り合わせ端面からの剥がれの発生度合いが急激に増加する。これを防止するには、エッチャントの浸入深度を３０μｍ未満に制御すればよい。ウエットエッチングにおけるエッチングレートはエッチャントの種類に依存してほぼ一定であり、犠牲酸化法で好適に用いられる汎用エッチャントの場合には８００Å／分である。また、貼り合わせ端面からの接合界面へのエッチャントの侵入速度は、上記エッチングレートと比例関係にあり、その速度は２０μｍ／分程度である。よって貼り合わせ端面からのエッチャントの侵入深度を３０μｍ未満に抑えるためには、ウエットエッチングの処理時間は９０秒未満である必要があり、これを、除去すべき酸化膜のウエットエッチング量に直すと１２００Å未満となる。ウエットエッチングの最大量を規定することにより、半導体層と支持基板との剥がれを発生させることなく酸化膜の除去を行うことができる。
【００１７】
本発明の電気光学装置の製造方法にあっては、支持基板が絶縁性基板からなることが好ましく、さらには透明基板であることが好ましい。例えば、ガラスまたは石英からなることが好ましい。これによれば、透過型の電気光学装置を製造することができる。透過型の電気光学装置は、光利用効率の高い光学系を用いることができるため、高性能な電気光学装置を提供できる。
【００１８】
半導体基板は単結晶シリコン基板であることが好ましい。単結晶シリコン基板を用いることにより、基板本体上に単結晶シリコン薄膜を能動層として積層する構造が実現できることとなるので、キャリア移動度が高く、高性能のスイッチング素子が高い集積度で形成でき、高品位の電気光学装置を提供できる。
【００１９】
本発明の電子機器は、本発明の製造方法によって得られた電気光学装置を備えたことを特徴とする。本発明によれば、その表示部に欠損がない高品位の電気光学装置および電子機器を提供することができる。また、製造歩留まりも高めることができる。特に、本電気光学装置を投射型表示装置の光変調手段として用いた場合、画素部の欠損等が拡大投影されることによる表示品質の低下を防止できるため、本発明の効果がより良く発揮される。
【発明を実施するための最良の形態】
【００２０】
以下、本発明に係る実施の形態について詳細に説明する。本実施の形態においては電気光学装置の例として、ＴＦＴをスイッチング素子として用いたアクティブマトリクス型の電気光学装置を取り上げて説明する。本実施の形態は、支持基板上に単結晶半導体基板を貼り合わせた複合基板において、ＴＦＴスイッチング素子を形成するための単結晶半導体層の薄膜化処理を犠牲酸化法で行い、その際の酸化膜の除去を本発明によって規定されたエッチング条件下で施すところが特徴となっている。
【００２１】
[電気光学装置の構成]
はじめに本発明に係る一実施形態の電気光学装置の構造についてアクティブマトリクス型の電気光学装置を取り上げて説明する。この電気光学装置は、本発明の電気光学装置の製造方法により製造されたものである。
【００２２】
図１は、本発明の液晶パネルの一実施形態の全体構成を示す平面図である。この液晶パネルは、本発明の製造方法で薄膜化された単結晶半導体層を有する複合基板を備えてなるものであって、図１は、この複合基板上にスイッチング素子としてのＴＦＴを搭載したＴＦＴアレイ基板を、そこに形成された各構成要素とともに対向基板の側から見た状態を示した平面図である。また、図２は、図１のＡ−Ａ’断面図であり、図３は、図１のＢ−Ｂ’断面図である。
【００２３】
この液晶パネルは一対の基板間に液晶が封入されたものであり、一方の基板をなすＴＦＴアレイ基板１０と、これに対向配置された他方の基板をなす対向基板２０とを備えている。
図１は、ＴＦＴアレイ基板１０をその上に形成された各構成要素とともに対向基板２０の側から見たものである。図１に示すように、ＴＦＴアレイ基板１０の上には、シール材５１がその縁に沿って設けられており、その内側には、シール材５１に並行して額縁としての遮光膜５３が設けられている。また、図１において、符号５２は、表示領域を示している。表示領域５２は、額縁としての遮光膜５３の内側の領域であり、液晶パネルの表示に実質的に寄与する領域である。また符号５４は、表示領域の外側の領域である周辺回路領域を示している。
【００２４】
周辺回路領域５４には、データ線駆動回路１０１および外部回路接続端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられ、走査線駆動回路１０４がこの一辺に隣接する２辺に沿って設けられ、プリチャージ回路１０３が残る一辺に沿って設けられている。さらに、データ線駆動回路１０１、プリチャージ回路１０３、走査線駆動回路１０４と外部回路接続端子１０２との間をつなぐための複数の配線１０５が設けられている。また、対向基板２０のコーナー部に対応する位置には、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通をとるための導通材１０６が設けられている。そしてシール材５１とほぼ同じ輪郭を持つ対向基板２０が当該シール材５１によりＴＦＴアレイ基板１０に固着されている。
【００２５】
また、図２および図３に示すように、ＴＦＴアレイ基板１０は、石英などの光透過性の絶縁基板からなる支持基板１０Ａと、その液晶層５０側の表面上に形成され、ＩＴＯ（Indium Tin Oxide）膜などの透明導電性膜からなる画素電極９ａと、表示領域５２に設けられた画素スイッチング用ＴＦＴ（スイッチング素子）３０および周辺回路領域５４に設けられた駆動回路用ＴＦＴ（スイッチング素子）３１と、ポリイミド膜等の有機膜から形成され、ラビング処理等の所定の配向処理が施された配向膜１６とを主体として構成されている。
【００２６】
他方、対向基板２０は、石英からなる基板本体２０Ａと、その液晶層５０側の表面上に形成された対向電極２１と、配向膜２２と、金属などからなり、各画素部の開口領域以外の領域に設けられた遮光膜２３、および、遮光膜２３と同じかあるいは異なる材料からなる額縁としての遮光膜５３とを主体として構成されている。
このように構成され、画素電極９ａと対向電極２１とが対向するように配置されたＴＦＴアレイ基板１０と対向基板２０との間には、液晶層５０が形成されている。
【００２７】
また、図２に示すように、支持基板１０Ａの液晶層５０側の表面上において、各画素スイッチング用ＴＦＴ３０に対応する位置には、遮光膜１１が設けられている。また、遮光膜１１と複数の画素スイッチング用ＴＦＴ３０との間には、第１層間絶縁膜１２が設けられている。第１層間絶縁膜１２は、画素スイッチング用ＴＦＴ３０を構成する半導体膜１ａを遮光膜１１から電気的に絶縁するために設けられるものである。
【００２８】
図２および図３に示すように、画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ３１は、ＬＤＤ（Lightly Doped Drain）構造を有しており、走査線３ａからの電界によりチャネルが形成される半導体膜１ａのチャネル領域１ａ’、ゲート電極３ｃからの電界によりチャネルが形成される半導体膜１ａのチャネル領域１ｋ’、走査線３ａ及びゲート電極３ｃと半導体膜１ａとを絶縁するゲート絶縁膜２、データ線６ａ、半導体膜１ａの低濃度ソース領域１ｂ、１ｇ及び低濃度ドレイン領域１ｃ、１ｈ、半導体膜１ａの高濃度ソース領域（ソース領域）１ｄ、１ｉ並びに高濃度ドレイン領域１ｅ、１ｊ（ドレイン領域）を備えている。
【００２９】
また、この液晶パネルにおいては、図２に示すように、ゲート絶縁膜２を走査線３ａに対向する位置から延設して誘電体膜として用い、半導体膜１ａを延設して第１蓄積容量電極１ｆとし、更にこれらに対向する容量線３ｂの一部を第２蓄積容量電極とすることにより、蓄積容量７０が構成されている。容量線３ｂおよび走査線３ａは、同一のポリシリコン膜または、ポリシリコン膜と、金属単体、合金、金属シリサイド等の積層構造からなる。蓄積容量７０の誘電体膜と画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ３１のゲート絶縁膜２とは同一の酸化膜からなっている。また画素スイッチング用ＴＦＴ３０のチャネル領域１ａ’、ソース領域１ｄ、ドレイン領域１ｅと、駆動回路用ＴＦＴ３１のチャネル領域１ｋ’、ソース領域１ｉ、ドレイン領域１ｊと、第１蓄積容量電極１ｆとは、同一の半導体膜１ａからなっている。半導体膜１ａは、単結晶シリコンから形成されたものであり、ＳＯＩ（Silicon On Insulator）技術により絶縁性の支持基板１０Ａ上に形成されている。このように、トランジスタの能動層となる半導体膜１ａに単結晶シリコンを用いることで、トランジスタの高性能化及び高集積化を図ることができる。
【００３０】
また図２に示すように、走査線３ａ、ゲート絶縁膜２の上には、画素スイッチング用ＴＦＴ３０の高濃度ソース領域１ｄへ通じるコンタクトホール５と、画素スイッチング用ＴＦＴ３０の高濃度ドレイン領域１ｅへ通じるコンタクトホール８が各々形成された第２層間絶縁膜４が形成されている。さらに、データ線６ａおよび第２層間絶縁膜４の上には、画素スイッチング用ＴＦＴ３０の高濃度ドレイン領域１ｅへのコンタクトホール８が形成された第３層間絶縁膜７が形成されている。また、画素電極９ａは、このように構成された第３層間絶縁膜７の上面に設けられている。
【００３１】
一方、図３に示すように、駆動回路用ＴＦＴ３１には画素電極９ａは接続されておらず、駆動回路用ＴＦＴ３１のソース領域１ｉにはソース電極６ｂが、ドレイン領域１ｊにはドレイン電極６ｃが、それぞれ接続されている。
【００３２】
画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ３１の各積層膜において、それぞれの能動層となる半導体膜１ａは単結晶シリコン膜からなり、いずれも３０ｎｍ以上１００ｎｍ以下、好ましくは４０ｎｍ以上６０ｎｍ以下の範囲で一定の膜厚とする。半導体膜１ａが３０ｎｍ以上、好ましくは４０ｎｍ以上であれば、チャネル領域１ａ´の膜厚による閾値電圧等のトランジスタ特性のバラつきを小さくすることができる。また半導体膜１ａの膜厚が１００ｎｍ以下、好ましくは６０ｎｍ以下とすることにより、遮光層１１ａ防止することができない迷光が半導体膜１ａに照射されても、光励起の電子正孔対の生成量を小さく抑えることができる。よって、光リーク電流が小さくできるとともに、画素として十分な機能を果たすスイッチング素子とすることができる。
なお本実施形態において、半導体膜１ａは単結晶シリコン膜に限定されるものではなく、多結晶半導体からなる場合についても本実施の態様と同様の構造を適用することが勿論である。
【００３３】
[電気光学装置の製造方法]
以下に、上記構造を有する電気光学装置の製造方法について図面を参照して説明する。
まず、図４、図５および図８に基づいて、支持基板１０Ａの表面上に遮光層１１と第１層間絶縁膜１２、半導体膜１ａ、ゲート絶縁膜２とを形成して複合基板２５０とするまでの工程について詳細に説明する。なお、図１〜図３と、図４、図５および図８とは、異なる縮尺で示している。図４、図５および図８は、いずれもこの工程における支持基板１０Ａを図２および図３に示した液晶パネルの断面図に対応させて示す工程図である。
【００３４】
はじめに、支持基板１０Ａを用意する。この支持基板１０Ａは透明な絶縁体からなり、例えばガラス基板、石英基板である。この支持基板１０Ａを、好ましくは窒素等の不活性ガス雰囲気下、約８５０〜１３００℃、より好ましくは１０００℃の高温でアニール処理し、支持基板１０Ａに歪が発生しなくなるように前処理をすることが望ましい。すなわち、製造工程において処理される最高温度に合わせて支持基板１０Ａを同温度か、それ以上の温度で熱処理しておくことが望ましい。このように処理された支持基板１０Ａの表面上の全面に、図４（ａ）に示したように、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、ＭｏおよびＰｂのうちの少なくとも一つを含む金属単体、合金、金属シリサイド等を、スパッタリング法、ＣＶＤ法、電子ビーム加熱蒸着法などにより、例えば１５０〜２００ｎｍの膜厚で積層することにより、遮光膜１１を形成する。
【００３５】
次に、支持基板１０Ａの表面上の全面にフォトレジストを形成し、最終的に形成する遮光膜１１ａのパターンを有するフォトマスクを用いてフォトレジストを露光する。その後、フォトレジストを現像することにより、図４（ｂ）に示したように、最終的に形成する遮光膜１１ａのパターンを有するフォトレジスト２０７を形成する。次にフォトレジスト２０７をマスクとして遮光層１１のエッチングを行い、その後、フォトレジスト２０７を剥離することにより、基板本体１０Ａの表面上において、画素スイッチング用ＴＦＴ３０の形成領域には、図４（ｃ）に示したように、所定パターンを有する遮光膜１１ａが形成される。
【００３６】
ついで、図４（ｄ）に示したように、所定のパターンを有する遮光膜１１ａが形成された支持基板１０Ａの表面上に、スパッタリング法、ＣＶＤ法などの薄膜形成技術により、第１層間絶縁層１２となる絶縁膜１３を形成する。この絶縁膜１３の材料としては、酸化シリコン、窒化シリコンのほか、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）などの高絶縁性ガラス等を例示することができる。また、絶縁膜１３は、上記絶縁体材料の単一層であるほか、複数の絶縁体材料を組み合わせて積層したものであってもよい。例えば、膜厚５０ｎｍのＨＴＯ膜と、膜厚１５ｎｍのＳｉＮ膜、膜厚１６０ｎｍのＴＥＯＳ−ＮＳＧ膜とを、遮光膜１１ａ上に順次積層して、絶縁膜１３とすることができる。絶縁膜１３の膜厚は、４００〜１０００ｎｍ、より好ましくは８００ｎｍ程度とする。この工程にて、遮光膜１１上に積層された絶縁膜１３の表面には、凸部１３ａが形成されるので、ＣＭＰ（化学的機械研磨）法などの方法を用いて、図４（ｅ）に示したように、表面を平坦化する。
【００３７】
次に、図５(ａ)に示したように、支持基板１０Ａと単結晶半導体基板２０６との貼り合わせを行い、複合基板２５０とする。
まず、単結晶半導体基板２０６として単結晶シリコン基板を用意する。単結晶半導体基板２０６の厚さは例えば６００μｍであり、支持基板１０Ａと貼り合わされる側の表面には、酸化膜層２０６ｂが形成されると共に、水素イオン（Ｈ＋）が例えば加速電圧１００ｋｅＶ、ドーズ量１０×１０１６／ｃｍ２にて注入されている。酸化膜層２０６ｂは、単結晶半導体基板２０６の表面を０．０５〜０．８μｍ程度、酸化することにより形成できる。
【００３８】
貼り合わせ工程は、たとえば３００℃で２時間熱処理することによって２枚の基板を直接貼り合わせる。貼り合わせ強度をさらに高めるためには、さらに熱処理温度を上げて４５０℃程度にする必要があるが、石英などからなる支持基板１０Ａと単結晶半導体基板２０６の熱膨張係数には大きな差があるため、このまま加熱すると単結晶半導体基板２０６ａにクラックなどの欠陥が発生し、製造されるＴＦＴアレイ基板１０の品質が劣化する恐れがある。
【００３９】
このようなクラックなどの欠陥の発生を抑制するためには、一度３００℃にて貼り合わせのための熱処理を行った単結晶半導体基板２０６をウエットエッチングまたはＣＭＰによって１００〜１５０μｍ程度まで薄くした後に、さらに高温の熱処理を行うことが望ましい。例えば８０℃のＫＯＨ水溶液を用い、単結晶半導体基板２０６の厚さが１５０μｍ程度になるようにエッチングを行った後、さらに４５０℃にて再び熱処理して貼り合わせ強度を高めることが望ましい。
【００４０】
次に、支持基板１０Ａ上に貼り合わされた単結晶半導体基板２０６に熱処理を施すことによって、単結晶半導体基板２０６の一部を剥離させて、図５（ｂ）に示すような薄膜の単結晶半導体層２０６ａを支持基板１０Ａ上に形成する。この基板の剥離現象は、単結晶半導体基板２０６内に予め導入された水素イオンによって、単結晶半導体基板２０６の表面近傍のある層で半導体の結合が分断されるために生じるものである。
【００４１】
ここでの熱処理は、例えば貼り合わせた２枚の基板を毎分２０℃の昇温速度にて６００℃まで加熱することによって行うことができる。この熱処理により、図５(ａ)に示したように、単結晶半導体基板２０６の表層部が分離して、支持基板１０Ａの表面上には約２００ｎｍ±５ｎｍ程度の単結晶半導体層２０６ａが形成される。なお、単結晶半導体層２０６ａの膜厚は、前に述べた単結晶半導体基板２０６に対して行われる水素イオン注入の加速電圧を変えることによって５０ｎｍ〜３０００ｎｍまで任意の膜厚で形成することができる。また単結晶半導体基板２０６の表層部分離後に、単結晶半導体層２０６ａの表面を平滑化するために、化学的機械研磨処理を行うこともできる。
【００４２】
なお、薄膜化した単結晶半導体層２０６ａは、ここに述べた方法以外に、単結晶半導体基板２０６の表面を研磨して膜厚を３〜５μｍとした後、さらにＰＡＣＥ(Plasma Assisted Chemical Etching)法によってその膜厚を０．０５〜０．８μｍ程度までエッチングして仕上げる方法や、多孔質半導体上に形成したエピタキシャル半導体層を多孔質半導体層の選択エッチングによって貼り合わせ基板上に転写するＥＬＴＲＡＮ(Epitaxial Layer Transfer)法によっても得ることができる。
【００４３】
ついで犠牲酸化法によって、単結晶半導体層２０６ａをさらに薄膜化する。これにはまず、図５（ｃ）に示したように、単結晶半導体層２０６ａに熱酸化処理を施すことにより、その表層部に犠牲酸化膜２０６ｃを形成した後、この犠牲酸化膜２０６ｃを除去して、図５（ｄ）に示したように、さらに単結晶半導体層２０６ａを薄膜化する。この工程はトランジスタ素子のチャネル部にあたる単結晶半導体層２０６ａの膜厚を制御するためになされるものであって、完全空乏型のトランジスタを形成するためには、単結晶半導体層２０６ａの膜厚を３０ｎｍ〜１００ｎｍの範囲で一定にするのが好ましい。
【００４４】
犠牲酸化膜２０６ｃが形成される際には単結晶半導体層２０６ａからシリコンが一定割合で供給されるので、犠牲酸化膜２０６ｃの形成膜厚を設定することによって、単結晶半導体層２０６ａが消費される量が決定できる。完全に犠牲酸化膜２０６ｃが除去されると仮定すれば、除去すべき単結晶半導体層２０６の膜厚ではなく、犠牲酸化膜２０６ｃの形成膜厚を制御することによって、単結晶半導体層２０６ａの薄膜化の度合いを制御することができる。
【００４５】
除去すべき単結晶半導体層２０６ａの膜厚Ａは、形成される犠牲酸化膜２０６ｃの膜厚Ｃと比例関係にあり、Ｃ＝Ａ÷０．４５が成り立つ。さらにこの反応は熱酸化反応であるため、製膜の均一性が高いうえに精度も良好であり、その製膜のバラつきは±１％の範囲内となっている。たとえば１５００Åの単結晶半導体層２０６ａを５００Åにまで薄膜化する場合には、Ａ＝１０００より１０００÷０．４５＝２２２２となり、±２２の誤差が生じるので、形成すべき犠牲酸化膜２０６ｃの膜厚は、２２００〜２２４４Åの範囲となる。そしてこのようにして形成された犠牲酸化膜２０６ｃを過不足なく完全に除去することによって、酸化反応で消費されずに残った単結晶半導体層２０６ａが所望膜厚で正確に薄膜化されることとなる。
【００４６】
犠牲酸化膜２０６ｃの除去量は、これを過不足なく正確に除去できなければならないので、その最小エッチング量Ｅminは犠牲酸化膜２０６ｃの最大膜厚Ｔox maxよりも大きい必要性がある。（条件（１）：Ｅmin＞Ｔox max）
【００４７】
さらに犠牲酸化膜２０６ｃの除去を行う上で、その除去量をより良く制御するには、除去すべき犠牲酸化膜２０６ｃの最小膜厚と、単結晶半導体層２０６ａの最小膜厚との合計より小さくなるように設定すればよい。すなわち最大エッチング量Ｅmaxは犠牲酸化膜２０６ｃの最小膜厚Ｔox minと、薄膜化された後の単結晶半導体層２０６ａの膜厚Ｔsiとの合計を超えない必要性がある。（条件（２）：Ｅmax＜Ｔox min＋Ｔsi）
本発明では、単結晶半導体層２０６ａの最小膜厚Ｔsiに着目することにより、犠牲酸化膜２０６ｃを過不足なく除去するための条件を規定することができる。以下に、その理由を説明する。
【００４８】
単結晶半導体基板２０６には、表示に支障がなく、かつスイッチング素子の能動層とした際にも支障が生じない程度に充分に小さなピンホールが存在する場合がある。このような単結晶半導体基板２０６に犠牲酸化処理を施すと、単結晶半導体層２０６ａの表面に犠牲酸化膜２０６ｃが形成されると共に、この微細ピンホールの内側面にも犠牲酸化膜２０６ｃが形成される。この微細ピンホール内で犠牲酸化膜２０６ｃは単結晶半導体層２０６ａの表層部に形成されるものと同様に成長するが、微細ピンホールの径が充分に小さいため、ピンホール径が拡大しないまま、ピンホール内が犠牲酸化膜２０６ｃで充填されることとなる。一方で、単結晶半導体層２０６ａの膜厚は犠牲酸化によって薄膜化されるので、微細ピンホールの高さも単結晶半導体層２０６ａの薄膜化された膜厚と等しくなり、その内部に充填される犠牲酸化膜２０６ｃの厚さも薄膜化された単結晶半導体層２０６ａの膜厚に相当する。
【００４９】
犠牲酸化膜２０６ｃをウエットエッチングで除去する際、上記微細ピンホール内へのエッチャントの浸入は他の部分に比べて遅れるので、このピンホール内のエッチレートは小さくなる。
よって犠牲酸化膜２０６ｃの除去工程では、表層部の犠牲酸化膜２０６ｃが除去された後、遅れて微細ピンホール内に浸入してくるエッチャントによって、ピンホール内の犠牲酸化膜が完全に除去されない限りはその下層部の絶縁膜１３や遮光膜１１にエッチャントが浸入することがない。加えて、このピンホール内に充填された犠牲酸化膜２０６ｃのエッチングレートは他の部分よりも小さいので、このピンホール内の犠牲酸化膜の膜厚（単結晶半導体層２０６ａの膜厚に等しい。）と、表層部の犠牲酸化膜２０６ｃの膜厚との合計量を規定することによって、単結晶半導体層２０６ａの下層へのエッチャントの侵入が起こらない状態でのエッチング条件を決定することができる。
つまり最大エッチング量Ｅmaxを、犠牲酸化膜２０６ｃの最小膜厚Ｔox minと単結晶半導体層２０６ａの膜厚Ｔsiとの合計値より小さく設定することにより、下地層および支持基板へのエッチャントの浸入を許さない除去条件が得られることとなる。
【００５０】
犠牲酸化膜２０６ｃのエッチング工程は特に限定されるものではないが、ドライエッチングの後にウエットエッチングを行うことが好ましい。これら２種のエッチングを併用することによって、互いの利点を利用することが可能となる。ドライエッチングは短時間で多量の膜厚を除去できる利点があるが、その製膜表面を荒らすという欠点がある。ウエットエッチングは製膜表面にダメージを与える恐れがない上に、製膜表面の均一性に富むが、長時間の処理時間を要するという欠点があるので、ウエットエッチングの処理時間は可能な限り短い方が好ましい。過剰エッチングやエッチャントの浸入による基板の剥離や欠損を防止するためである。本発明の製造方法においては、トータルエッチング量の大部分をドライエッチングで行い、単結晶半導体層２０６ａと接触する最終仕上げエッチングをウエットエッチングで行うことが好ましい。
【００５１】
ドライエッチングの反応雰囲気は化学的に活性度が高く、エッチングレートが大きい一方で、犠牲酸化膜２０６ｃの全量をドライエッチングで除去してしまうと、単結晶半導体層２０６ａが活性雰囲気に曝されることとなる。単結晶半導体層２０６ａは、スイッチング素子の能動層となる部分であるので、その表面の平滑度を高く保つと共に欠陥やダメージがない状態に保持する必要があるので、このような活性雰囲気と接触することを極力避ける必要がある。換言すれば、ドライエッチングが単結晶半導体層２０６ａに達しないように制御される必要があるので、ドライエッチングによる犠牲酸化膜２０６ｃの最大除去量Ｄmaxは犠牲酸化膜２０６ｃの最小膜厚Ｔox minより小さい必要がある。（条件（３）：Ｄmax＜Ｔox min）
【００５２】
これに対してウエットエッチングは反応が穏やかであるので、単結晶半導体層２０６ａと接触しても、スイッチング素子の能動層とする際にダメージを与えるような問題がない。その一方で長時間の処理時間を要するので、エッチャントが単結晶半導体基板２０６と支持基板１０Ａとの貼り合わせ端面や、表示に支障のない程度の微細ピンホールから基板内部へ浸入して、剥がれや欠損を発生させるという欠点がある。
【００５３】
本発明の製造方法においては、エッチャントが基板内部へ浸入する量を規定することによりウエットエッチングによる不都合の発生を防止する。ウエットエッチングの場合には、エッチング速度は基板の大きさによらず、エッチャントの種類に依存している。半導体製造工程において汎用されるエッチャントである温度８０℃のＫＯＨ水溶液のエッチング速度は、８００Å／分である。一方、単結晶半導体層２０６ａと支持基板１０Ａとの貼り合わせ端面におけるこのエッチャントの浸入速度は、３０秒間で１０μｍである。貼り合わせ端面からのエッチャントの浸入深度が５０μｍに達すると、急激に剥離減少の発生度合いが増加するので、エッチャントの浸入深度は３０μｍ未満に抑えることが好ましい。エッチャントの浸入深度が３０μｍ未満であるウエットエッチング時間は９０秒未満であり、この時間内で行える犠牲酸化膜２０６ｃのウエットエッチング量は１２００Å未満となる。よってウエットエッチングによる犠牲酸化膜２０６ｃの最大除去量Ｗmaxは１２００Åより小さくすればよい。（条件（４）：Ｗmax＜１２００）
【００５４】
[除去条件の設定]
上記の４条件を満たすような除去工程を実際に設定するには、図６に示したようなグラフから求めることができる。図６は、単結晶半導体層２０６ａの初期膜厚が１５００Åの複合基板２５０に犠牲酸化処理を行って、単結晶半導体層２０６aの膜厚Ｔsiを５００Åに薄膜化する際の条件を決定するために作図したものである。ここでは、１０００Åの膜厚のシリコンを除去するものであって、縦軸は犠牲酸化処理におけるドライエッチング量（Å）、横軸は同処理におけるウエットエッチング量（Å）である。形成される犠牲酸化膜２０６ｃのばらつきは±１％、犠牲酸化膜２０６ｃのエッチングにおける各エッチングレートの面内バラつきはドライエッチングで±５％、ウエットエッチングで±１０％である。図中、条件（１）は◇によって示される直線、条件（２）は□によって示される直線、条件（３）は△で示される直線、条件（４）は×で示される直線である。これらの４条件を表す直線の交点Ａ−Ｂ−Ｃ−Ｄに囲まれたウインドウ（グラフ中の斜線部分）内で犠牲酸化処理におけるドライエッチングとウエットエッチングの割合を規定することができる。つまり犠牲酸化処理を施す複合基板２５０の初期仕様であるところの犠牲酸化膜２０６ｃの膜厚値と、目標とする単結晶半導体層２０６ａの膜厚値とを用いて、エッチングの条件を決定することができるわけである。
【００５５】
交点Ａ−Ｂ−Ｃ−Ｄで囲まれたウインドウ内では、犠牲酸化膜２０６ｃのオーバーエッチングを防止する目的で、必要最小限のエッチングを行うことが望ましいので、条件（１）を表す◇を結んだ直線近傍の条件を選択することが良い。また単結晶半導体層２０６ａにおけるＨＦ欠陥の発生を防止するには、ウエットエッチング量が少ない方が好ましいので、ドライエッチング量ができるだけ大きくなるようにウインドウ内から条件を選択することが好ましい。このような条件を満たすものとしては、図６に示したウインドウでは、例えばドライエッチング量を１８００Å、ウエットエッチング量を６００Åとして犠牲酸化処理におけるエッチング条件とすればよい。この条件で、ドライエッチングを行った後にウエットエッチングを行えば、貼り合わせ端部での剥がれによる異物不良や、過剰なエッチングによるパターン欠陥の発生が起こらないので、高い歩留まりで単結晶半導体層の薄膜化を行うことができる。
【００５６】
さらに、図６で示したウインドウと同様に、１０００Å分の膜厚のシリコンを除去する場合であっても、犠牲酸化処理後に残存する単結晶半導体層２０６ａの目標膜厚が大きな場合には、全く同条件であってもウインドウ枠が広がる結果となる。図７は、初期膜厚２０００Åの単結晶半導体層２０６ａを目標膜厚が１０００Åとなるように、１０００Å分犠牲酸化によって除去する場合のウインドウを示したものであって、単結晶半導体層２０６ａの膜厚以外は図６の各条件と全く同様の条件設定を行っている。
【００５７】
図７に示されたウインドウ内では、たとえばドライエッチング量を２０００Åとし、ウエットエッチング量を６００Åとする設定のほか、ドライエッチング量を２０２０Åとし、ウエットエッチング量を４００Åとする設定等、種々の条件を選択する自由度ができる。そして、グラフで示されたウインドウ内で最もウエットエッチング量が少ない条件を選択することによって、過剰なウエットエッチングによるパターン欠陥や剥がれ等の不良の発生を防止することができるので、歩留まりの向上ばかりでなく、電気光学装置とした際に高品位の画像表示が可能となる。
【００５８】
なお、初期条件となる犠牲酸化膜２０６ｃおよび単結晶半導体層２０６ａの目標膜厚の選択条件によっては、各条件（１）〜（４）の直線によって必ずしも４個の交点が現れるとは限らず、条件が破綻してウインドウが設定できない場合もある。このような場合には、条件（１）〜（３）および薄膜化する単結晶半導体層２０６ａの膜厚および犠牲酸化膜２０６ｃの膜厚等の各条件を見直すことによって、ウインドウを再考することができる。
【００５９】
上記４条件によって犠牲酸化膜２０６ｃの除去量を制御可能であることに着目することによって、短時間でかつ表面荒れのない除去を効率よく行うことができる。さらに犠牲酸化膜２０６ｃの大部分をドライエッチングによって除去した後に、単結晶半導体層２０６ａと隣接する少量の残存部分をウエットエッチングによって除去するので、複合基板２５０の各構成層へ全くダメージを与えることなく処理を行うことができるので、表示階調の変動バラつきや周辺駆動回路の動作不良、さらには画像欠陥などの製品歩留まりを低下させるような基板の欠損を発生させることがなく、製造歩留まりを向上させることができるばかりでなく、高品位の電気光学装置の製造に好適である。
【００６０】
このようにして所望の膜厚を有する単結晶半導体膜２０６ａが複合基板２５０の最表層とされる。この単結晶半導体層２０６ａに、フォトリソグラフィー工程、エッチング工程等で所定のパターニングを行って、図８(ａ)に示したように、画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ３１の能動層となる半導体膜１ａを形成する。表示領域中のデータ線６ａ下で容量線３ｂが形成される領域と、走査線３ａに沿って容量線３ｂが形成される領域においては、単結晶半導体層２０６ａは第１蓄積容量電極１ｆとされる。
【００６１】
さらに、能動層となる半導体膜１ａおよび第１蓄電容量電極１ｆが形成された基板本体１０Ａに、短時間（１例として約１０分〜約９０分程度）の熱処理を施して、能動層となる半導体膜１ａおよび第１蓄電容量電極１ｆの表面上に、酸化シリコン膜２ａを形成した後に、ＨＴＯ膜２ｂを積層して、図８（ｂ）に示したように、ゲート絶縁膜２とする。ゲート絶縁膜２の膜厚は、約１０ｎｍ〜約６０ｎｍ程度が好ましい。酸化シリコン膜２ａの膜厚は８ｎｍ程度に薄い方が好ましいが、最大２０ｎｍ程度であってもよい。また、ＨＴＯ膜２ｂの膜厚は、６０ｎｍ程度が好ましい。また、本実施の態様にあっては、ゲート絶縁膜２は２層の積層膜であるが、この構成はこれに限定されるものではなく、単一膜であっても、複数の絶縁膜の積層膜であってもよい。
【００６２】
このような複合基板２５０からは、各種の電気光学装置用基板が製造可能であるが、以下、図２および図３に示した液晶パネルのＴＦＴアレイ基板とする方法を詳細に説明する。
[ＴＦＴの製造方法]
まず、図９（ａ）に示すように、Ｎチャネルの半導体膜１ａに対応する位置にレジスト膜３０１を形成し、Ｐチャネルの半導体膜１ａにＰなどのＶ族元素のドーパント３０２を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、２×１０11／ｃｍ2のドーズ量にて）ドープする。
図９（ｂ）に示すように、図示を省略するＰチャネルの半導体膜１ａに対応する位置にレジスト膜を形成し、Ｎチャネルの半導体膜１ａにＢなどのIII族元素のドーパント３０３を低濃度で（例えば、Ｂイオンを３５ｋｅＶの加速電圧、１×１０12／ｃｍ2のドーズ量にて）ドープする。
【００６３】
次に、図９（ｃ）に示すように、Ｐチャネル、Ｎチャネル毎に各半導体膜１ａのチャネル領域１ａ’の端部を除く基板１０の表面にレジスト膜３０５を形成し、Ｐチャネルについて、図９（ａ）に示した工程の約１〜１０倍のドーズ量のＰなどのＶ族元素のドーパント３０６、Ｎチャネルについて図９（ｂ）に示した工程の約１〜１０倍のドーズ量のＢなどのIII族元素のドーパント３０６をドープする。
次に、図９（ｄ）に示すように、半導体膜１ａを延設してなる第１蓄積容量電極１ｆを低抵抗化するため、支持基板１０Ａ表面の第１蓄積容量電極１ｆ以外の部分に対応する部分にレジスト膜３０７（走査線３ａよりも幅が広い）を形成し、これをマスクとしてその上からＰなどのＶ族元素のドーパント３０８を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、３×１０14／ｃｍ2のドーズ量にて）ドープする。
【００６４】
次に、図１０（ａ）に示すように、減圧ＣＶＤ法等によりポリシリコン層３を３５０ｎｍ程度の厚さで堆積した後、リン（Ｐ）を熱拡散し、ポリシリコン膜３を導電化する。又は、Ｐイオンをポリシリコン膜３の成膜と同時に導入したドープトシリコン膜を用いてもよい。これにより、ポリシリコン層３の導電性を高めることができる。更にポリシリコン層３の導電性を高めるため、ポリシリコン層３の上部に、Ｔｉ、Ｗ、Ｃｏ及びＭｏのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等を、スパッタリング法、ＣＶＤ法、電子ビーム加熱蒸着法などにより、例えば１５０〜２００ｎｍの膜厚に堆積した層構造にすることも可能である。
次に、図１０（ｂ）に示すように、レジストマスクを用いたフォトリソグラフィー工程、エッチング工程等により、図２に示した如き所定パターンの走査線３ａと共に容量線３ｂを形成する。尚、この後、支持基板１０Ａの裏面に残存するポリシリコンを支持基板１０Ａの表面をレジスト膜で覆ってエッチングすることにより除去する。
【００６５】
次に、図１０（ｃ）に示すように、半導体膜１ａに駆動回路用ＴＦＴ３１のＰチャネルのＬＤＤ領域を形成するために、Ｎチャネルの半導体膜１ａに対応する位置をレジスト膜３０９で覆い、ゲート電極３ｃを拡散マスクとして、ＢなどのIII族元素のドーパント３１０を低濃度で（例えば、ＢＦ2イオンを９０ｋｅＶの加速電圧、３×１０13／ｃｍ2のドーズ量にて）ドープし、Ｐチャネルの低濃度ソース領域１ｇ及び低濃度ドレイン領域１ｈを形成する。
【００６６】
続いて、図１０（ｄ）に示すように、半導体膜１ａに画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ３１のＰチャネルの高濃度ソース領域１ｄ、１ｉ及び高濃度ドレイン領域１ｅ、１ｊを形成するために、Ｎチャネルの半導体膜１ａに対応する位置をレジスト膜３０９で覆った状態で、かつ、図示はしていないが走査線３ａよりも幅の広いマスクでレジスト層をＰチャネルに対応する走査線３ａ上に形成した状態で、同じくＢなどのIII族元素のドーパント３１１を高濃度で（例えば、ＢＦ2イオンを９０ｋｅＶの加速電圧、２×１０15／ｃｍ2のドーズ量にて）ドープする。
【００６７】
次に、図１１（ａ）に示すように、半導体膜１ａに画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ３１のＮチャネルのＬＤＤ領域を形成するために、Ｐチャネルの半導体膜１ａに対応する位置をレジスト膜（図示せず）で覆い、走査線３ａ（ゲート電極）を拡散マスクとして、ＰなどのＶ族元素のドーパント６０を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、６×１０12／ｃｍ2のドーズ量にて）ドープし、Ｎチャネルの低濃度ソース領域１ｂ、１ｇ及び低濃度ドレイン領域１ｃ、１ｈを形成する。
【００６８】
続いて、図１１（ｂ）に示すように、半導体膜１ａに画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ３１のＮチャネルの高濃度ソース領域１ｄ、１ｉ及び高濃度ドレイン領域１ｅ、１ｊを形成するために、走査線３ａよりも幅の広いマスクでレジスト６２をＮチャネルに対応する走査線３ａ上に形成した後、同じくＰなどのＶ族元素のドーパント６１を高濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、４×１０15／ｃｍ2のドーズ量にて）ドープする。以上により、画素スイッチング用ＴＦＴ３０が製造される。なお、本実施形態においては、画素スイッチング用ＴＦＴ３０の製造方法について説明したが、全く同様にして駆動回路用ＴＦＴ３１を製造することができる。
【００６９】
次に、図１１（ｃ）に示すように、容量線３ｂ及び走査線３ａを覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜４を形成する。第２層間絶縁膜４の膜厚は、約５００〜１５００ｎｍが好ましく、更に８００ｎｍがより好ましい。
この後、高濃度ソース領域１ｄ、１ｉ及び高濃度ドレイン領域１ｅ、１ｊを活性化するために約８５０℃のアニール処理を２０分程度行う。
【００７０】
次に、図１１（ｄ）に示すように、データ線に対するコンタクトホール５を、反応性エッチング、反応性イオンビームエッチング等のドライエッチングにより或いはウエットエッチングにより形成する。また、走査線３ａや容量線３ｂを図示しない配線と接続するためのコンタクトホールも、コンタクトホール５と同一の工程により第２層間絶縁膜４に開孔する。
【００７１】
次に、図１２（ａ）に示すように、第２層間絶縁膜４の上に、スパッタ処理等により、遮光性のＡｌ等の低抵抗金属や金属シリサイド等を、金属膜６として、約１００〜７００ｎｍの厚さ、好ましくは約３５０ｎｍに堆積する。
さらに、図１２（ｂ）に示すように、フォトリソグラフィー工程、エッチング工程等により、データ線６ａを形成する。
次に、図１２（ｃ）に示すように、データ線６ａ上を覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第３層間絶縁膜７を形成する。第３層間絶縁膜７の膜厚は、約５００〜１５００ｎｍが好ましく、更に８００ｎｍがより好ましい。
【００７２】
次に、図１３（ａ）に示すように、画素スイッチング用ＴＦＴ３０において、画素電極９ａと高濃度ドレイン領域１ｅとを電気的に接続するためのコンタクトホール８を、反応性エッチング、反応性イオンビームエッチング等のドライエッチング或いはウエットエッチングにより形成する。
次に、図１３（ｂ）に示すように、第３層間絶縁膜７の上に、スパッタ処理等により、ＩＴＯ等の透明導電性薄膜９を、約５０〜２００ｎｍの厚さに堆積する。
【００７３】
さらに、図１３（ｃ）に示すように、フォトリソグラフィー工程、エッチング工程等により、画素電極９ａを形成する。なお、本実施形態の液晶装置が反射型液晶装置である場合には、Ａｌ等の反射率の高い不透明な材料から画素電極９ａを形成してもよい。
続いて、画素電極９ａの上にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように、且つ所定方向にラビング処理を施すこと等により、配向膜１６が形成される。
以上のようにして、ＴＦＴアレイ基板（電気光学装置用基板）１０が製造される。
【００７４】
以上、説明したように、本実施の態様では、犠牲酸化法によって単結晶半導体層２０６ａを薄膜化する際の犠牲酸化膜２０６ｃの除去工程でのエッチング条件を規定することによって、過剰なドライエッチングで犠牲酸化膜２０６ｃ下の単結晶半導体層２０６ａがダメージを受けることがなくなる。また犠牲酸化膜２０６ｃを過不足なく完全にエッチングで除去することができるので、所望の膜厚となった単結晶半導体膜２０６ａ上に犠牲酸化膜２０６ｃが残存して、その後のスイッチング素子等の製造工程での不具合を発生することがなくなる。さらにドライエッチングとウエットエッチングを併用することにより、特にウエットエッチングの処理時間を短くすることができるので、複合基板２５０の貼り合わせ端面からのエッチャントの浸入による剥がれの発生を防止することができる。また、ウエットエッチングの処理時間が必要最小限とすることができるので、単結晶半導体層２０６ａ表面から複合基板２５０の内部へのエッチャントの浸入を防止でき、ウエットエッチングによる単結晶半導体膜２０６ａおよびその下地層の過剰エッチングによる欠陥の発生を防止することができる。これらのことから、複合基板２５０を高い製造歩留まりで提供可能となる。
【００７５】
[電気光学装置の製造方法]
対向基板２０の製造方法及びＴＦＴアレイ基板１０と対向基板２０とから液晶パネルを製造する方法について説明する。
図２に示した対向基板２０については、基板本体２０Ａとしてガラス基板等の光透過性基板を用意し、基板本体２０Ａの表面上に、遮光膜２３及び周辺見切りとしての遮光膜５３を形成する。遮光膜２３及び周辺見切りとしての遮光膜５３は、例えばＣｒ、Ｎｉ、Ａｌなどの金属材料をスパッタリングした後、フォトリソグラフィー工程、エッチング工程を経て形成される。なお、これらの遮光膜２３、５３は、上記の金属材料の他、カーボンやＴｉなどをフォトレジストに分散させた樹脂ブラックなどの材料から形成してもよい。
【００７６】
その後、基板本体２０Ａの表面上の全面にスパッタリング法などにより、ＩＴＯ等の透明導電性薄膜を、約５０〜２００ｎｍの厚さに堆積することにより、対向電極２１を形成する。更に、対向電極２１の表面上の全面にポリイミドなどの配向膜の塗布液を塗布した後、所定のプレティルト角を持つように、且つ所定方向にラビング処理を施すこと等により、配向膜２２を形成する。以上のようにして、対向基板２０が製造される。
【００７７】
そして、上述のように製造されたＴＦＴアレイ基板１０と対向基板２０とを、配向膜１６及び２２が互いに対向するようにシール材５１により貼り合わせ、真空吸引法などの方法により、両基板間の空間に、例えば複数種類のネマティック液晶を混合してなる液晶を吸引して、所定の厚みを有する液晶層５０を形成することにより、上記構造の液晶パネルが製造される。
そして、最後に、対向基板２０の投射光が入射する側およびＴＦＴアレイ基板１０の出射光が出射する側に各々、例えば、ＴＮ（Twisted Nematic）モード、ＶＡ（VerticallyAligned）モード、ＰＤＬＣ(Polymer Dipersed Liquid Crystal)モード等の動作モードや、ノーマリーホワイトモード／ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光手段などが所定の方向で配置される。
このようにして製造された液晶パネルでは、ＴＦＴアレイ基板１０において半導体層の欠損を原因とした表示階調の変動バラつきや画素欠陥等の表示特性の劣化のほか、周辺駆動回路における動作不良が起こらないので、高品位の画像表示が可能となる。
【００７８】
［電子機器］
次に、上記実施態様の電気光学装置を備えた電子機器の一例である投射型表示装置ついて説明する。
図１４は、本発明の投射型表示装置の一例を示した概略構成図である。図１４において、投射型表示装置１１００は、上述した液晶パネル（電気光学装置）を３個用意し、おのおのＲＧＢ用の液晶装置９６２Ｒ、９６２Ｇおよび９６２Ｂとして用いた投射型表示装置の光学系の概略構成図を示す。本例の投射型表示装置の光学系には、光源装置（光源）９２０と、均一照明光学系９２３が採用されている。そして、投射型表示装置は、この均一照明光学系９２３から出射される光束Ｗを赤（Ｒ）、緑（Ｇ）、青（Ｂ）に分離する色分離手段としての色分離光学系９２４と、各色光束Ｒ、Ｇ、Ｂを変調する変調手段としての３つのライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂと、変調された後の色光束を再合成する色合成手段としての色合成プリズム９１０と、合成された光束を投射面１００の表面に拡大投射する投射光学系としての投射レンズユニット９０６を備えている。また、青色光束Ｂを対応するライトバルブ９２５Ｂに導く導光系９２７をも備えている。
【００７９】
均一照明光学系９２３は、２つのレンズ板９２１、９２２と反射ミラー９３１を備えており、反射ミラー９３１を挟んで２つのレンズ板９２１、９２２が直交する状態に配置されている。均一照明光学系９２３の２つのレンズ板９２１、９２２は、それぞれマトリクス状に配置された複数の矩形レンズを備えている。光源装置９２０から出射された光束は、第１のレンズ板９２１の矩形レンズによって複数の部分光束に分割される。そして、これらの部分光束は、第２のレンズ板９２２の矩形レンズによって３つのライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂ付近で重畳される。したがって、均一照明光学系９２３を用いることにより、光源装置９２０が出射光束の断面内で不均一な照度分布を有している場合でも、３つのライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂを均一な照明光で照明することが可能となる。
【００８０】
各色分離光学系９２４は、青緑反射ダイクロイックミラー９４１と、緑反射ダイクロイックミラー９４２と、反射ミラー９４３から構成される。まず、青緑反射ダイクロイックミラー９４１において、光束Ｗに含まれている青色光束Ｂおよび緑色光束Ｇが直角に反射され、緑反射ダイクロイックミラー９４２の側に向かう。赤色光束Ｒはこのミラー９４１を通過して、後方の反射ミラー９４３で直角に反射されて、赤色光束Ｒの出射部９４４から色合成プリズム９１０の側に出射される。
次に、緑反射ダイクロイックミラー９４２において、青緑反射ダイクロイックミラー９４１において反射された青色、緑色光束Ｂ、Ｇのうち、緑色光束Ｇのみが直角に反射されて、緑色光束Ｇの出射部９４５から色合成光学系の側に出射される。緑反射ダイクロイックミラー９４２を通過した青色光束Ｂは、青色光束Ｂの出射部９４６から導光系９２７の側に出射される。本例では、均一照明光学素子の光束Ｗの出射部から、色分離光学系９２４における各色光束の出射部９４４、９４５、９４６までの距離がほぼ等しくなるように設定されている。
【００８１】
色分離光学系９２４の赤色、緑色光束Ｒ、Ｇの出射部９４４、９４５の出射側には、それぞれ集光レンズ９５１、９５２が配置されている。したがって、各出射部から出射した赤色、緑色光束Ｒ、Ｇは、これらの集光レンズ９５１、９５２に入射して平行化される。
このように平行化された赤色、緑色光束Ｒ、Ｇは、ライトバルブ９２５Ｒ、９２５Ｇに入射して変調され、各色光に対応した画像情報が付加される。すなわち、これらの液晶装置は、図示しない駆動手段によって画像情報に応じてスイッチング制御されて、これにより、ここを通過する各色光の変調が行われる。一方、青色光束Ｂは、導光系９２７を介して対応するライトバルブ９２５Ｂに導かれ、ここにおいて、同様に画像情報に応じて変調が施される。なお、本例のライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂは、それぞれさらに入射側偏光手段９６０Ｒ、９６０Ｇ、９６０Ｂと、出射側偏光手段９６１Ｒ、９６１Ｇ、９６１Ｂと、これらの間に配置された液晶パネル９６２Ｒ、９６２Ｇ、９６２Ｂとからなる液晶ライトバルブである。
【００８２】
導光系９２７は、青色光束Ｂの出射部９４６の出射側に配置した集光レンズ９５４と、入射側反射ミラー９７１と、出射側反射ミラー９７２と、これらの反射ミラーの間に配置した中間レンズ９７３と、ライトバルブ９２５Ｂの手前側に配置した集光レンズ９５３とから構成されている。集光レンズ９４６から出射された青色光束Ｂは、導光系９２７を介して液晶装置９６２Ｂに導かれて変調される。各色光束の光路長、すなわち、光束Ｗの出射部から各液晶装置９６２Ｒ、９６２Ｇ、９６２Ｂまでの距離は青色光束Ｂが最も長くなり、したがって、青色光束の光量損失が最も多くなる。しかし、導光系９２７を介在させることにより、光量損失を抑制することができる。
各ライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂを通って変調された各色光束Ｒ、Ｇ、Ｂは、色合成プリズム９１０に入射され、ここで合成される。そして、この色合成プリズム９１０によって合成された光が投射レンズユニット９０６を介して所定の位置にある投射面１００の表面に拡大投射されるようになっている。
【００８３】
このような投射型表示装置は、ライトバルブとして本発明の実施形態の液晶パネル（電気光学装置）９６２Ｒ、９６２Ｇ、９６２Ｂを備えており、複合基板に形成された欠陥（ＨＦ欠陥やＳｅｃｃｏ欠陥等）が視認可能な程度まで拡大投影されることとなるが、本発明の製造方法を用いてこれらの欠陥の発生を確実に防止することができるので高品質な表示を実現することができる。
【００８４】
なお、本発明は上述の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。支持基板１０Ａは必ずしも絶縁材料である必要はなく、半導体や導電材料からなる基板を用いてもよい。また、本実施形態の液晶パネルでは、ＴＦＴアレイ基板１０の周辺回路領域５４に駆動回路用ＴＦＴ３１が設けられているものとしたが、周辺回路領域５４に駆動回路用ＴＦＴ３１が設けられていないものとしてもよく、特に限定されない。さらに上記実施形態では、電気光学装置の例として透過型液晶装置を説明したが、これ以外にも、反射型の液晶装置やエレクトロルミネッセンス表示装置等、種々の装置に対して本発明を適用することができる。
【図面の簡単な説明】
【００８５】
【図１】本発明の電気光学装置の一例である液晶パネルの全体構成を説明するための平面図であり、ＴＦＴアレイ基板をその上に形成された各構成要素とともに対向基板の側から見た状態を示した平面図である。
【図２】図１のＡ−Ａ’断面図である。
【図３】図１のＢ−Ｂ’断面図である。
【図４】本発明の電気光学装置の製造方法に好適に用いられる支持基板の製造方法を示す工程図である。
【図５】本発明の電気光学装置の製造方法に好適に用いられる複合基板の製造方法を示す工程図である。
【図６】本発明の電気光学装置の製造方法における犠牲酸化工程でのエッチング条件を規定するためのグラフである。
【図７】本発明の電気光学装置の製造方法における犠牲酸化工程でのエッチング条件を規定するためのグラフである。
【図８】本発明の電気光学装置の製造方法を示す工程図である。
【図９】本発明の電気光学装置の製造方法を示す工程図である。
【図１０】本発明の電気光学装置の製造方法を示す工程図である。
【図１１】本発明の電気光学装置の製造方法を示す工程図である。
【図１２】本発明の電気光学装置の製造方法を示す工程図である。
【図１３】本発明の電気光学装置の製造方法を示す工程図である。
【図１４】本発明の投射型表示装置の一例を示した概略構成図である。
【符号の説明】
【００８６】
１０Ａ…支持基板、２５０…複合基板、２０６…単結晶半導体基板、２０６ａ…単結晶半導体層、２０６ｃ…犠牲酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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