(57)【要約】【課題】  ラビング処理時における静電気破壊を防止できるアクティブマトリクス基板、アクティブマトリクス基板の製造方法、および液晶表示装置を提供する。【解決手段】アクティブマトリクス基板は、基板と、基板の上に設けられた画素電極と、画素電極に対応するように設けられた補助容量とを有する。補助容量は、前記画素電極と電気的に接続された補助容量電極と、補助容量電極と対向するように配置された補助容量共通電極と、補助容量電極と補助容量共通電極との間に配置された誘電体層とを有する。アクティブマトリクス基板は、さらに、補助容量共通電極に接続された補助容量共通配線と、補助容量共通配線に電気的に接続された上層導電層と、画素電極および上層導電層と補助容量との間に設けられた層間絶縁層とを有する。上層導電層は、画素電極によって規定される表示領域の周辺の少なくとも一部に設けられている。【選択図】図４
2005078048.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に設けられた複数の画素電極と
前記複数の画素電極に対応するように設けられた複数の補助容量であって、前記複数の補助容量のそれぞれは、前記複数の画素電極のそれぞれと電気的に接続された補助容量電極と、前記補助容量電極と対向するように配置された補助容量共通電極と、前記補助容量電極と前記補助容量共通電極との間に配置された誘電体層とを有する複数の補助容量と、
前記補助容量共通電極に接続された補助容量共通配線と、
前記補助容量共通配線に電気的に接続された上層導電層と、
前記複数の画素電極および前記上層導電層と前記複数の補助容量との間に設けられた層間絶縁層とを有し、
前記上層導電層は、前記複数の画素電極によって規定される表示領域の周辺の少なくとも一部に設けられている、アクティブマトリクス基板。
【請求項２】
前記表示領域は互いに隣接する２辺を含む略四角形状を有しており、
前記上層導電層は、前記表示領域の前記２辺に沿って設けられている、請求項１に記載のアクティブマトリクス基板。
【請求項３】
前記上層導電層は、前記表示領域を包囲するように設けられている、請求項１または２に記載のアクティブマトリクス基板。
【請求項４】
前記表示領域の周辺に不純物吸着電極を有する、請求項１から３のいずれかに記載のアクティブマトリクス基板。
【請求項５】
基板と、
前記基板の上に設けられた複数の画素電極と
前記複数の画素電極に対応するように設けられた複数の補助容量であって、前記複数の補助容量のそれぞれは、前記複数の画素電極のそれぞれと電気的に接続された補助容量電極と、前記補助容量電極と対向するように配置された補助容量共通電極と、前記補助容量電極と前記補助容量共通電極との間に配置された誘電体層とを有する複数の補助容量と、
前記補助容量共通電極に接続された補助容量共通配線と、
前記補助容量共通配線に電気的に接続された上層導電層と、
前記複数の画素電極および前記上層導電層と前記複数の補助容量との間に設けられた層間絶縁層と、
前記複数の画素電極を覆うように設けられた配向膜とを有し、
前記上層導電層は、前記複数の画素電極によって規定される表示領域の周辺の少なくとも一部に設けられている、アクティブマトリクス基板の製造方法であって、
前記配向膜を形成する工程を包含し、前記配向膜を形成する工程は、
（ａ）少なくとも前記複数の画素電極を覆うように膜を形成する工程と、
（ｂ）ラビング布が前記複数の画素電極の上の前記膜をラビングする前に、前記ラビング布と前記上層導電層とを接触させるか、または、前記ラビング布と前記上層導電層の上に配置された前記膜とを接触させる工程と、
（ｃ）前記工程（ｂ）の後に前記膜をラビングすることによって、前記膜の表面を所定の方向に配向させる工程とを包含する、アクティブマトリクス基板の製造方法。
【請求項６】
基板と、
前記基板の上に設けられた複数の画素電極と
前記複数の画素電極に対応するように設けられた複数の補助容量であって、前記複数の補助容量のそれぞれは、前記複数の画素電極のそれぞれと電気的に接続された補助容量電極と、前記補助容量電極と対向するように配置された補助容量共通電極と、前記補助容量電極と前記補助容量共通電極との間に配置された誘電体層とを有する複数の補助容量と、
前記補助容量共通電極に接続された補助容量共通配線と、
前記補助容量共通配線に電気的に接続された上層導電層と、
前記複数の画素電極および前記上層導電層と前記複数の補助容量との間に設けられた層間絶縁層と、
前記複数の画素電極を覆うように設けられた配向膜とを有し、
前記上層導電層は、前記複数の画素電極によって規定される表示領域の周辺の少なくとも一部に設けられている、アクティブマトリクス基板と、
前記アクティブマトリクス基板の周囲のシール領域に配置されたシール材によって、前記アクティブマトリクス基板と貼り合わせられた対向基板と、
前記アクティブマトリクス基板と前記対向基板と前記シール材とによって包囲された空間に配置された液晶層とを有し、
前記上層導電層は、前記アクティブマトリクス基板の前記シール領域の内側に配置されている、液晶表示装置。
【請求項７】
前記アクティブマトリクス基板は、前記シール領域の内側に配置された不純物吸着電極を有する、請求項６に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置に用いられるアクティブマトリクス基板等に関し、特にラビング処理が施されるアクティブマトリクス基板等に関する。
【背景技術】
【０００２】
液晶表示装置は、一般に、対向して設けられたアクティブマトリクス基板と対向基板との間に液晶層が配置された構造を有する。アクティブマトリクス基板は一般に、図１に示すようにスイッチング素子として薄膜トランジスタ（以下、ＴＦＴ）１を有している。また、画素容量３の書き込み電圧保持のために、ＴＦＴ１のドレインに補助容量（Ｃｓ容量）２が接続される。図１は液晶表示装置の１画素の等価回路図であり、ＴＦＴ１と画素容量３および補助容量２との接続関係を示している。
【０００３】
図２（ａ）は、図１に対応する液晶表示装置のレイアウトパターンである。なお、図２では対向電極を省略している。図２（ｂ）は図２（ａ）のＡ０−Ａ１−Ａ２ラインに対応する断面図である。
【０００４】
図２（ａ）および（ｂ）に示すように、アクティブマトリクス基板は、主面にベースコート膜２９が形成された基板２５の上に、行方向（図の左右方向）に配列されたゲート配線４および補助容量共通配線１２と、列方向（図の上下方向）に配列されたソース配線５と、行列状に配列された画素電極６とを有している。ゲート配線４とソース配線５との交差点近傍には、ＴＦＴ１が設けられている。ＴＦＴ１のゲート電極４ａおよびソース電極５ａは、それぞれ、ゲート配線４およびソース配線５と電気的に接続されている。また、ＴＦＴ１のドレイン電極２８は、画素電極６および補助容量電極７ａと電気的に接続されている。
【０００５】
図２（ｂ）に示すように、画素電極６とＴＦＴ１のドレイン電極２８とは、層間絶縁膜２４に設けられたコンタクトホール９を介して電気的に接続されている。また、ドレイン電極２８と半導体層７とは、層間絶縁膜１１およびゲート絶縁層１０に設けられたコンタクトホール８を介して電気的に接続されている。ソース電極５ａは、コンタクトホール８を介して半導体層７と電気的に接続されている。
【０００６】
補助容量２は、互いに対向する補助容量共通電極１２ａおよび補助容量電極７ａと、これらの間に配置された誘電体層１０ａとで構成されている。補助容量共通電極１２ａは補助容量共通配線１２と共通の層で構成されており、補助容量共通電極１２ａと補助容量共通配線１２とは電気的に接続されている。補助容量２の誘電体層１０ａは、ＴＦＴ１のゲート絶縁層１０と共通の層で構成されている。また、補助容量電極７ａはＴＦＴ１の半導体層７と共通の層で構成されており、補助容量電極７ａと半導体層７とは電気的に接続されている。
【０００７】
液晶表示装置の製造工程において、液晶層を所定の方向に配向させるために、基板表面に設けられた高分子膜をラビング布で擦るラビング処理が行われる。アクティブマトリクス基板にラビング処理を施すと、摩擦により、ラビング布およびアクティブマトリクス基板が帯電する。静電気を帯びたラビング布と、画素電極６上の高分子膜とが接触すると、補助容量２の誘電体層１０ａが静電気破壊（ＥＳＤ）する。
【０００８】
これは、上記静電気に起因して、瞬間的な大電流が、コンタクトホール８、９を介して、画素電極６、ソース電極５ａ、ドレイン電極２８および半導体層７を流れることにより、誘電体層１０ａに局在的な強電界が印加されるためである。また、誘電体層１０ａを構成するゲート絶縁層１０の膜厚は一般に１００ｎｍ程度と薄いため、電気耐圧が低く、静電気による破壊が発生しやすい。
【０００９】
さらに、静電気によって印加される電界があまりに大きいと、誘電体層１０ａだけでなく、補助容量共通電極１２ａとドレイン電極２８との間の層間絶縁膜１１や、補助容量共通電極１２ａと画素電極６との間の層間絶縁膜２４および層間絶縁膜１１も破壊される場合がある。
【００１０】
上記静電気破壊を防止するために、信号線を互いに短絡させるためのショートリングを用いる方法がある。以下、図３を参照しながら説明する。
【００１１】
ショートリング（共通配線）１５は、複数のアクティブマトリクス基板１４が切り出される前の母基板１６の周囲に設けられる。ショートリング１５は、アクティブマトリクス基板１４を切り出す際に除去されるため、アクティブマトリクス基板１４の外形の外側に形成される。各アクティブマトリクス基板の補助容量共通配線、ソース配線およびゲート配線のすべての信号線１７は、このショートリング１５によって互いに短絡される。
【００１２】
また、特許文献１は、スイッチング素子としてＭＩＭ素子を用いた液晶表示装置のアクティブマトリクス基板において、ラビング処理時に発生する静電気による絶縁層の破壊を防止するために、表示領域の外周に導電部材を設けることを開示している。
【特許文献１】特開平６−２７４９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上述したショートリングを設ける方法（図３）や、導電部材を設ける方法（特許文献１）ではアクティブマトリクス基板が有する絶縁層の静電気破壊を十分に防止することができない。
【００１４】
本発明は上記の課題を解決するためになされたものであり、ラビング処理時における静電気破壊を防止できるアクティブマトリクス基板、アクティブマトリクス基板の製造方法、および液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明のアクティブマトリクス基板は、基板と、前記基板の上に設けられた複数の画素電極と前記複数の画素電極に対応するように設けられた複数の補助容量であって、前記複数の補助容量のそれぞれは、前記複数の画素電極のそれぞれと電気的に接続された補助容量電極と、前記補助容量電極と対向するように配置された補助容量共通電極と、前記補助容量電極と前記補助容量共通電極との間に配置された誘電体層とを有する複数の補助容量と、前記補助容量共通電極に接続された補助容量共通配線と、前記補助容量共通配線に電気的に接続された上層導電層と、前記複数の画素電極および前記上層導電層と前記複数の補助容量との間に設けられた層間絶縁層とを有し、前記上層導電層は、前記複数の画素電極によって規定される表示領域の周辺の少なくとも一部に設けられており、これにより上記の課題が解決される。
【００１６】
ある実施形態では、前記表示領域は互いに隣接する２辺を含む略四角形状を有しており、前記上層導電層は、前記表示領域の前記２辺に沿って設けられている。
【００１７】
ある実施形態では、前記上層導電層は、前記表示領域を包囲するように設けられている。
【００１８】
ある実施形態では、前記表示領域の周辺に不純物吸着電極を有する。
【００１９】
本発明のアクティブマトリクス基板の製造方法は、基板と、前記基板の上に設けられた複数の画素電極と前記複数の画素電極に対応するように設けられた複数の補助容量であって、前記複数の補助容量のそれぞれは、前記複数の画素電極のそれぞれと電気的に接続された補助容量電極と、前記補助容量電極と対向するように配置された補助容量共通電極と、前記補助容量電極と前記補助容量共通電極との間に配置された誘電体層とを有する複数の補助容量と、前記補助容量共通電極に接続された補助容量共通配線と、前記補助容量共通配線に電気的に接続された上層導電層と、前記複数の画素電極および前記上層導電層と前記複数の補助容量との間に設けられた層間絶縁層と、前記複数の画素電極を覆うように設けられた配向膜とを有し、前記上層導電層は、前記複数の画素電極によって規定される表示領域の周辺の少なくとも一部に設けられている、アクティブマトリクス基板の製造方法であって、前記配向膜を形成する工程を包含し、前記配向膜を形成する工程は、（ａ）少なくとも前記複数の画素電極を覆うように膜を形成する工程と、（ｂ）ラビング布が前記複数の画素電極の上の前記膜をラビングする前に、前記ラビング布と前記上層導電層とを接触させるか、または、前記ラビング布と前記上層導電層の上に配置された前記膜とを接触させる工程と、（ｃ）前記工程（ｂ）の後に前記膜をラビングすることによって、前記膜の表面を所定の方向に配向させる工程とを包含し、これにより上記の課題が解決される。
【００２０】
本発明の液晶表示装置は、基板と、前記基板の上に設けられた複数の画素電極と前記複数の画素電極に対応するように設けられた複数の補助容量であって、前記複数の補助容量のそれぞれは、前記複数の画素電極のそれぞれと電気的に接続された補助容量電極と、前記補助容量電極と対向するように配置された補助容量共通電極と、前記補助容量電極と前記補助容量共通電極との間に配置された誘電体層とを有する複数の補助容量と、前記補助容量共通電極に接続された補助容量共通配線と、前記補助容量共通配線に電気的に接続された上層導電層と、前記複数の画素電極および前記上層導電層と前記複数の補助容量との間に設けられた層間絶縁層と、前記複数の画素電極を覆うように設けられた配向膜とを有し、前記上層導電層は、前記複数の画素電極によって規定される表示領域の周辺の少なくとも一部に設けられている、アクティブマトリクス基板と、前記アクティブマトリクス基板の周囲のシール領域に配置されたシール材によって、前記アクティブマトリクス基板と貼り合わせられた対向基板と、前記アクティブマトリクス基板と前記対向基板と前記シール材とによって包囲された空間に配置された液晶層とを有し、前記上層導電層は、前記アクティブマトリクス基板の前記シール領域の内側に配置されており、これにより上記の課題が解決される。
【００２１】
ある実施形態では、前記アクティブマトリクス基板は、前記シール領域の内側に配置された不純物吸着電極を有する。
【発明の効果】
【００２２】
本発明により、ラビング処理時における静電気破壊を防止できるアクティブマトリクス基板、アクティブマトリクス基板の製造方法、および液晶表示装置が提供される。
【発明を実施するための最良の形態】
【００２３】
以下、図面を参照しながら本発明によるアクティブマトリクス基板の実施形態を説明する。
【００２４】
（実施形態１）
図４（ａ）は、本実施形態のアクティブマトリクス基板１００の部分的なレイアウトパターンを示す模式図であり、図４（ｂ）は図４（ａ）のＡ３−Ａ４ラインに対応する断面図である。図５はアクティブマトリクス基板１００の全体的な模式図である。なお、図４（ａ）のＡ０−Ａ１−Ａ２ラインに対応する断面図は図２（ｂ）と同じである。図６はアクティブマトリクス基板１００を備える液晶表示装置の等価回路図である。
【００２５】
図４（ａ）に示すように本実施形態のアクティブマトリクス基板１００は、基板２５と、行列状に配列された画素電極６と、複数の画素電極６のそれぞれに対応するように設けられた補助容量２とを有している。補助容量２は、画素電極６と電気的に接続された補助容量電極７ａと、補助容量電極７ａと対向するように配置された補助容量共通電極１２ａと、補助容量電極７ａと補助容量共通電極１２ａとの間に配置された誘電体層１０ａとを有している。
【００２６】
アクティブマトリクス基板１００はさらに、補助容量共通電極１２ａに電気的に接続されている補助容量共通配線１２と、補助容量共通配線１２に電気的に接続されている上層導電層２２と、画素電極６および上層導電層２２と補助容量２との間に設けられている層間絶縁層２４とを有している。上層導電層２２は、表示領域３４の周辺に設けられた非表示領域３５に設けられている。また、上層導電層２２は、図５に示すように表示領域３４を完全に取り囲むように形成されている。ここで、表示領域３４とは、複数の画素電極６が配列された領域によって規定され、実質的に表示に寄与する領域である。これに対して、非表示領域３５とは、表示領域３４の周辺に設けられ、駆動回路や端子が設けられる領域であり、実質的に表示に寄与しない領域である。図５において上記表示領域３４は、点線１３によって包囲された領域で示されている。
【００２７】
アクティブマトリクス基板１００は、さらに、画素電極６を覆うように、アクティブマトリクス基板の最表面に配向膜（不図示）を有している。
【００２８】
この配向膜は、ラビング方法を用いて形成される。以下、配向膜の形成方法を説明する。
【００２９】
まず、画素電極６を覆うように基板上に所定の膜（例えばポリイミド膜などの高分子膜）を形成する。上記高分子膜は、画素電極６に加えて上層導電層２２を覆うように形成されてもよい。次にラビングローラを用いて上記高分子膜にラビング処理を施す。ラビングローラは、ラビング布が表面に貼り付けられた回転ロールである。ラビングローラを基板１００に対して相対移動させながらラビングローラを回転させることにより、ラビング布で上記高分子膜を擦る（ラビングする）。ラビングローラは、上記高分子膜において、アクティブマトリクス基板１００の端部（非表示領域３５）から中央方向に向かってラビングされるように相対移動させる。
【００３０】
以上の工程により、高分子膜表面が所定の方向に配向され、配向膜が形成される。
【００３１】
本実施形態のアクティブマトリクス基板１００では、上層導電層２２が、層間絶縁層２４の上で、かつ、非表示領域３５に、表示領域３４を完全に取り囲むように設けられている。従って、アクティブマトリクス基板１００にラビング処理を施す際に、アクティブマトリクス基板１００の端部から中央に向かってラビングローラを基板１００に対して相対移動させれば、ラビング布は、画素電極上に配置された高分子膜をラビングする前に、上層導電層２２と接触する（上層導電層２２上に高分子膜が配置されていない場合）か、または上層導電層２２の上に配置された高分子膜と接触する（上層導電層２２上に高分子膜が配置されている場合）。すなわち、静電気を帯びたラビング布と、直接、または高分子膜を介して最初に接触する導電体は、上層導電層２２である。
【００３２】
静電気を帯びたラビング布と、上層導電層２２、または、上層導電層２２上の高分子膜とが接触すると、上層導電層２２とラビング布とが同電位になろうとする。具体的には、例えば、摩擦によってラビング布がプラスに帯電し、上層導電層２２がマイナスに帯電した場合、ラビング布と上層導電層２２とが同電位になろうとする。上層導電層２２は補助容量共通配線１２を介して補助容量共通電極１２ａと電気的に接続されているので、補助容量共通電極１２ａの電荷は補助容量共通配線１２を経由して上層導電層２２に移動し、さらにラビング布に移動する。以上のようにして、上層導電層２２とラビング布とが同電位になる。また、これと同時に、上層導電層２２に接続された補助容量共通配線１２および補助容量共通電極１２ａと、ラビング布および上層導電層２２とが同電位になる。
【００３３】
上述したようにラビング布が上層導電層２２または上層導電層２２の上に配置された高分子膜と接触した後、ラビング布は、画素電極６上の高分子膜、および、上層導電層２２または上層導電層２２上の高分子膜と接触する。
【００３４】
画素電極６上の高分子膜とラビング布とが接触することにより、画素電極６は、上層導電層２２およびラビング布と同電位になろうとする。上述したように、上層導電層２２は、補助容量共通配線１２を介して補助容量共通電極１２ａと電気的に接続されており、画素電極は、補助容量電極７ａと電気的に接続されているので、補助容量共通電極１２ａと補助容量電極７ａとが同電位になる。したがって、補助容量電極７ａと補助容量共通電極１２ａとの間に配置された誘電体層１０ａの静電気破壊が防止される。
【００３５】
これに対して、補助容量共通電極１２ａと電気的に接続されない上層導電層を形成した場合、ラビング布と上層導電層との間に静電気が生じても、補助容量共通電極の電位は変化しない。一方、静電気を帯びたラビング布と画素電極上の高分子膜とが接触すると、ラビング布と画素電極とが同電位になり、画素電極と電気的に接続された補助容量電極がラビング布と同電位になる。したがって、補助容量電極と補助容量共通電極との間に電位差が生じ、補助容量電極と補助容量共通電極との間に配置された誘電体層が静電気破壊されてしまう。
【００３６】
また、本実施形態のアクティブマトリクス基板１００では、上層導電層２２がアクティブマトリクス基板１００内の非表示領域３５に設けられているので、図３に示したショートリングを有するアクティブマトリクス基板に比べて誘電体層１０ａの静電気破壊をより防止できる。以下、詳細に説明する。
【００３７】
図３に示すように、ショートリング１５は、母基板から複数のアクティブマトリクス基板に分割する際に除去されるため、アクティブマトリクス基板の外形の外側に形成される。母基板１６に対してラビング布３０を矢印２３の方向に投入し、ラビング布３０と母基板１６との摩擦帯電により、静電気を帯びたラビング布３０とショートリング１５の一部分３７とが接触した場合、ラビング布３０とショートリング１５との電位が同じになろうとする。したがって、図３の矢印１８に示すように補助容量共通電極１２ａの電荷がショートリング１５を通ってラビング布３０に向かって移動する。
【００３８】
しかしながら、上述したようにショートリング１５はアクティブマトリクス基板の外形の外側に形成されるため、補助容量共通電極１２ａからショートリング１５までの距離は、本実施形態の補助容量共通電極１２ａから上層導電層２２までの距離に比べて長い。具体的には、例えば、３．７型パネルでは、補助容量共通電極１２ａからショートリング１５までの電荷移動距離は１５ｍｍ〜２００ｍｍ程度で、配線抵抗値換算で２ｋΩ〜５ｋΩ程度であるのに対し、本実施形態の場合、補助容量共通電極１２ａから上層導電層２２までの電荷移動距離は０．１ｍｍ〜２８ｍｍ程度、配線抵抗値換算では１０Ω〜２ｋΩ程度である。さらに、従来のショートリング１５を用いた場合、アクティブマトリクス基板のサイズを大きくすれば電荷移動距離が顕著に長くなってしまう。
【００３９】
以上説明したように、本実施形態のアクティブマトリクス基板１００では電荷移動距離が従来よりも短いので、ラビング工程において、補助容量共通電極１２ａと補助容量電極７ａとの間の電位差を十分に低減することができ、従来よりも補助容量共通電極１２ａと補助容量電極７ａとの間に配置された誘電体層１０ａの静電気破壊を防止できる。
【００４０】
以下、実施形態１のアクティブマトリクス基板１００をより詳細に説明する。
【００４１】
図２（ａ）、図４（ａ）および図４（ｂ）に示すように、アクティブマトリクス基板１００は、ベースコート膜２９が主面に形成された基板２５の上に、行方向に配列されたゲート配線４および補助容量共通配線１２と、列方向に配列されたソース配線５とを有している。ゲート配線４とソース配線５との交差点近傍には、ＴＦＴ１などのスイッチング素子が設けられている。なお、ベースコート膜２９は省略可能である。
【００４２】
ＴＦＴ１のゲート電極４ａおよびソース電極５ａは、それぞれ、ゲート配線４およびソース配線５と電気的に接続されている。また、ＴＦＴ１のドレイン電極２８は、画素電極６および補助容量電極７ａとコンタクトホール９を介して電気的に接続されている。
【００４３】
容量素子２は、誘電体層１０ａと、誘電体層１０ａを挟んで互いに対向する補助容量共通電極１２ａおよび補助容量電極７ａとで形成されている。本実施形態では図４（ａ）に示すように、補助容量共通電極１２ａは補助容量共通配線１２と共通の層で形成されている。また、図４（ａ）および図２（ａ）に示すように、補助容量電極７ａはＴＦＴ１の半導体層７と共通の層で形成されており、誘電体層１０ａはＴＦＴ１のゲート絶縁層１０と共通の層で形成されている。
【００４４】
なお、ＴＦＴ１は図２（ａ）に例示したトップゲート型に限られず、例えばボトムゲート型であってもよい。また、容量素子２の構成も図２（ａ）および図４（ａ）に示した構成に限定されない。補助容量共通電極１２ａは補助容量共通配線１２と電気的に接続されていればよく、補助容量共通配線１２と異なる導電層で形成されていてもよい。また、補助容量電極７ａも、半導体層７と異なる導電層で形成されていてもよい。また、図４（ａ）では、補助容量電極７ａが補助容量共通電極１２ａよりも基板２５側に配置されている場合を例示しているが、補助容量共通電極１２ａが容量電極７ａよりも基板２５側に配置されていてもよい。
【００４５】
補助容量共通電極１２ａと上層導電層２２との電気的接続は、例えば以下のように形成される。
【００４６】
図４（ｂ）に示すように、補助容量共通電極１２ａと電気的に接続された補助容量配線１２は行方向に延びるように形成されており、非表示領域３５の上層導電層２２の下部まで延設される。上層導電層２２と補助容量配線１２との間には、基板２５側から層間絶縁層１１、下層導電層２０、および層間絶縁層２４がこの順で形成される。層間絶縁層１１および層間絶縁層２４にはそれぞれ、コンタクトホール１９およびコンタクトホール３９が設けられる。補助容量共通電極１２ａと上層導電層２２とは、補助容量配線１２、コンタクトホール１９、下層導電層２０およびコンタクトホール３９を介して互いに電気的に接続される。
【００４７】
上層導電層２２（および下層導電層２０）は、図５に示すように、画素表示領域３４を取り囲むように形成される。上層導電層２２には、配線２７および端子パッド２６を介して、画素容量に印加される電圧を保持するために所定のＤＣまたはＡＣの電圧が印加される。上層導電層２２には、例えば共通電圧（対向基板側）と同じ電圧が印加される。
【００４８】
上層導電層２２は、例えば、画素電極６と同じ材料（例えばＩＴＯ）を用いて、同じ工程で形成される。下層導電層２０は、例えばゲート配線５と同じ材料を用いて、同じ工程で形成される。
【００４９】
アクティブマトリクス基板１００は、図４および図５に示すように、上層不純物吸着電極２１および下層不純物吸着電極３１で構成される不純物吸着電極を有している。
【００５０】
アクティブマトリクス基板１００を用いて液晶表示装置を作製する場合、アクティブマトリクス基板１００と共通電極が設けられた対向基板とをシール材によって貼り合わせ、アクティブマトリクス基板１００と対向基板とシール材とによって包囲された領域に液晶材料が注入される。シール材は、アクティブマトリクス基板１００および対向基板の周囲（端部）のシール領域に形成される。
【００５１】
液晶表示装置では、シール材やカラーフィルタなどから液晶層にイオン性不純物が溶け出すことがある。また、液晶材料自体が不純物を含んでいる場合がある。液晶層が上記不純物を含んでいる場合、表示むらやコントラスト比の低下など、表示品位が低下するという問題がある。
【００５２】
アクティブマトリクス基板１００に上記不純物吸着電極を設ければ、この不純物を不純物吸着電極に吸着させることができる。したがって、表示領域内の液晶層中に不純物が混入するのを抑制できるため、液晶表示装置の表示品位の低下を抑制できる。
【００５３】
なお、上層導電層２２は、アクティブマトリクス基板１００のシール領域の内側に設けることが好ましい。シール領域の外側に設ける場合に比べて、補助容量共通電極１２aから上層導電層２２までの電荷移動距離を短くでき、補助容量共通電極１２aに存在する電荷を移動させ易いからである。また、上層導電層２２が外気（大気）に触れるのを防止できるので上層導電層２２が腐食する恐れがない。さらに、基板のサイズを小さくすることができる。
【００５４】
以下、不純物吸着電極をより具体的に説明する。
【００５５】
不純物吸着電極は上層不純物吸着電極２１および下層不純物吸着電極３１で構成される。上層不純物吸着電極２１と下層不純物吸着電極３１とはコンタクトホール９を介して電気的に接続されている。不純物吸着電極２１および３１は、例えば、非表示領域３５において、上層導電層２２と表示領域３４との間に、表示領域３４を取り囲むように形成される。また、不純物吸着電極２１および３１は、基板１００のシール領域よりも基板中央側（表示領域３４側）の非表示領域３５に設けられる。不純物吸着電極２１および３１は、図５に示すように、例えば配線３３および端子パッド２６を介してＤＣ電圧（例えば８〜１２Ｖ程度）が液晶表示装置の駆動時に印加される。
【００５６】
不純物吸着電極２１および３１は、表示領域３４の周辺の一部のみに設けられていてもよいが、図５に示すように表示領域３４を取り囲むように形成されていれば、液晶層内で、非表示領域３５から表示領域３４に不純物が入り込むのをより完全に防ぐことができる。
【００５７】
なお、不純物吸着電極は省略可能である。不純物吸着電極を有しないアクティブマトリクス基板１００Ａの模式図を図７に示す。
【００５８】
（実施形態２）
図８に実施形態２のアクティブマトリクス基板１０２の模式的な平面図を示す。
【００５９】
実施形態１のアクティブマトリクス基板１００では、上層電極２２が表示領域３４の全体を取り囲むように非表示領域３５に形成されていたのに対し、本実施形態２のアクティブマトリクス基板１０２は、上層電極２２が表示領域３４の周辺の一部のみに形成されている。
【００６０】
なお、アクティブマトリクス基板１０２において、上層電極２２以外の構造はアクティブマトリクス基板１００と同じである。
【００６１】
実施形態２のアクティブマトリクス基板１０２では、ラビング方向と交差する表示領域３４の２辺に沿って上層導電層２２が形成されている。すなわち、上層導電層２２が四角形状の表示領域３４の１つの角に隣接する２辺に沿って形成されており、図８の矢印２３の方向に、アクティブマトリクス基板１０２の１つの角から略対角線方向に向かってラビングが行われる（基板正面から見てラビング投入方向が左上である）。
【００６２】
アクティブマトリクス基板１０２のように、表示領域３４の周辺の一部のみに上層電極２２を形成した場合であっても、ラビング方向を考慮して所定の領域に上層導電層２２を形成すれば、ラビング工程において、ラビング布と画素電極６上の高分子膜とが接触するのに先立って、ラビング布を上層導電層２２または上層導電層上の高分子膜と接触させることができる。したがって、補助容量共通電極１２ａの電荷をラビング布に向かって移動させることができるので、実施形態１と同様に誘電体層１０ａの静電気破壊を防止できる。
【００６３】
なお、上層導電層２２が形成される場所は図８に例示したものに限定されない。例えば、アクティブマトリクス基板１０２のいずれかの辺の延びる方向と平行な方向にラビングする場合、ラビング方向と交差する表示領域３４の１辺（ラビング方向の上流側の辺）に沿って上層導電層２２を形成すればよい。
【００６４】
なお、ラビング布の投入方向は、液晶表示装置の液晶分子のチルト方向を測定すれば、知ることができる。
【産業上の利用可能性】
【００６５】
本発明は、ラビング処理を行う液晶表示装置用アクティブマトリクス基板に好適に利用される。
【図面の簡単な説明】
【００６６】
【図１】一般的な液晶表示装置の１画素の等価回路図である。
【図２】（ａ）は、図１に対応する液晶表示装置のレイアウトパターン示す模式図であり、（ｂ）は（ａ）のＡ０−Ａ１−Ａ２ラインに対応する断面図である。
【図３】従来のショートリングを説明するための図である。
【図４】（ａ）は本発明の実施形態１のアクティブマトリクス基板のレイアウトパターンを示す模式図であり、（ｂ）は（ａ）のＡ３−Ａ４ラインに対応する断面図である。
【図５】実施形態１のアクティブマトリクス基板の模式図である。
【図６】実施形態１のアクティブマトリクス基板を備える液晶表示装置の等価回路図である。
【図７】実施形態１の改変例のアクティブマトリクス基板の模式図である。
【図８】実施形態２のアクティブマトリクス基板の模式図である。
【符号の説明】
【００６７】
１    ＴＦＴ
２    補助容量
３    画素容量
４    ゲート配線
４ａ    ゲート電極
５    ソース配線
５ａ    ソース電極
６    画素電極
７    半導体層
７ａ    補助容量電極
８    コンタクトホール
９    コンタクトホール
１０    ゲート絶縁層
１０ａ    誘電体層
１１    層間絶縁層
１２    補助容量共通配線
１２ａ    補助容量共通電極
１４    アクティブマトリクス基板
１５    ショートリング
１６    母基板
１７    信号線
２０    下層導電層
２１    上層不純物吸着層
２２    上層導電層
２４    層間絶縁層
２５    基板
２６    端子パッド
２７    配線
２８    ドレイン電極
２９    ベースコート膜
３０    ラビング布
３１    下層不純物吸着層
３３    配線
３４    表示領域
３５    非表示領域
３６    電荷
１００    アクティブマトリクス基板
１０２    アクティブマトリクス基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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