(57)【要約】【課題】  タイムアライメント用メモリ制御方法又は制御装置において、タイムアライメント用メモリの容量を削減し、ＳＤＲＡＭの高速アクセス性能を有効に利用して、メモリに対するアクセス時間を短縮する。【解決手段】  タイムアライメント用メモリに、（Ａ）（Ｂ）のように、複数のチャネルＣＨ１−８の遅延量に応じた量の音データを連続して配置する。スピーカから聴取者までの距離の総和は、聴取者の位置が変わってもほぼ一定となる。したがって、従来の（Ｃ）のように音データ配置領域に余裕を見込む必要がないため、メモリの総容量を少なくすることができる。また、ＳＤＲＡＭの同一ＲＡＳアドレス上の異なるＣＡＳアドレスに音データを書き込み又は読み出すようにすることで、メモリへのアクセス時間を短縮することができる。【選択図】      図３
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【特許請求の範囲】
【請求項１】
オーディオ装置のタイムアライメント用メモリに対するメモリ制御方法であって、
前記タイムアライメント用メモリに、複数のチャネルのそれぞれの遅延量に応じた量の音データを連続して配置すること、
を特徴とするタイムアライメント用メモリ制御方法。
【請求項２】
前記音データの配置を変更するとき、リードした音データにミュートをかけることを特徴とする請求項１に記載のタイムアライメント用メモリ制御方法。
【請求項３】
オーディオ装置のタイムアライメント用メモリに対するメモリ制御方法であって、
前記タイムアライメント用メモリがＳＤＲＡＭであり、
各チャネルの音データを、前記タイムアライメント用メモリの同一ＲＡＳアドレス上の異なるＣＡＳアドレスに書き込み、
前記タイムアライメント用メモリ上に記憶された各チャネルの音データを、チャネルごとに所定の遅延量を持つように読み出すこと、
を特徴とするタイムアライメント用メモリ制御方法。
【請求項４】
オーディオ装置のタイムアライメント用メモリに対するメモリ制御方法であって、
前記タイムアライメント用メモリがＳＤＲＡＭであり、
前記ＳＤＲＡＭから各チャネルの音データを読み出すときに、チャネルごとに所定の遅延量をもって、同一ＲＡＳアドレスから音データが読み出されるように、前記ＳＤＲＡＭに各チャネルの音データを書き込み、
前記ＳＤＲＡＭの同一ＲＡＳアドレス上から各チャネルの音データを読み出すこと、
を特徴とするタイムアライメント用メモリ制御方法。
【請求項５】
オーディオ装置のタイムアライメント用メモリに対するメモリ制御方法であって、
前記タイムアライメント用メモリがＳＤＲＡＭであり、
各チャネルの音データを、前記ＳＤＲＡＭにバーストライトし、
前記ＳＤＲＡＭ上に記憶された各チャネルの音データを、チャネルごとに所定の遅延量を持つように読み出すこと、
を特徴とするタイムアライメント用メモリ制御方法。
【請求項６】
オーディオ装置のタイムアライメント用メモリに対するメモリ制御方法であって、
前記タイムアライメント用メモリがＳＤＲＡＭであり、
前記ＳＤＲＡＭから音データをバーストリードするときに、所定の遅延量をもって、同一ＲＡＳアドレスから各チャネルの音データが読み出されるように、前記ＳＤＲＡＭに各チャネルの音データを書き込み、
前記ＳＤＲＡＭの同一ＲＡＳアドレスから各チャネルの音データをバーストリードにより読み出すこと、
を特徴とするタイムアライメント用メモリ制御方法。
【請求項７】
オーディオ装置のタイムアライメント用メモリにおけるメモリ制御装置であって、
チャネルごとの遅延量を設定する遅延量設定手段と、
タイムアライメント用メモリと、
前記タイムアライメント用メモリに、複数のチャネルごとに、前記遅延量設定手段により設定された遅延量に応じた量の音データを、連続して書き込むライト手段と、
前記タイムアライメント用メモリに記憶された各チャネルの音データを、チャネルごとに、前記遅延量設定手段により設定された遅延量を持って読み出すリード手段と、
を具備することを特徴とするタイムアライメント用メモリ制御装置。
【請求項８】
前記遅延量設定手段の遅延量が変更されたとき、リードした音データにミュートをかけるミュート手段を具備することを特徴とする請求項７に記載のタイムアライメント用メモリ制御装置。
【請求項９】
オーディオ装置のタイムアライメント用メモリにおけるメモリ制御装置であって、
チャネルごとの音データの遅延量を設定する遅延量設定手段と、
ＳＤＲＡＭと、
各チャネルの音データを、前記ＳＤＲＡＭの同一ＲＡＳアドレス上の異なるＣＡＳアドレスにライトするライト手段と、
前記ＳＤＲＡＭ上に記憶された各チャネルの音データを、チャネルごとに、前記遅延量設定手段により設定された遅延量を持って読み出すリード手段と、
を具備することを特徴とするタイムアライメント用メモリ制御装置。
【請求項１０】
オーディオ装置のタイムアライメント用メモリにおけるメモリ制御装置であって、
チャネルごとの音データの遅延量を設定する手段と、
ＳＤＲＡＭと、
前記ＳＤＲＡＭから各チャネルの音データを読み出すときに、チャネルごとに所定の遅延量をもって、同一ＲＡＳアドレスから音データが読み出されるように、前記ＳＤＲＡＭに各チャネルの音データを書き込むライト手段と、
前記ＳＤＲＡＭの同一ＲＡＳアドレス上から各チャネルの音データを読み出すリード手段と、
を具備することを特徴とするタイムアライメント用メモリ制御装置。
【請求項１１】
オーディオ装置のタイムアライメント用メモリにおけるメモリ制御装置であって、
チャネルごとの音データの遅延量を設定する遅延量設定手段と、
ＳＤＲＡＭと、
各チャネルの音データを、前記ＳＤＲＡＭにバーストライトするライト手段と、
前記ＳＤＲＡＭ上に記憶された各チャネルの音データを、チャネルごとに、前記遅延量設定手段により設定された遅延量を持って読み出すリード手段と、
を具備することを特徴とするタイムアライメント用メモリ制御装置。
【請求項１２】
オーディオ装置のタイムアライメント用メモリにおけるメモリ制御装置であって、
チャネルごとの音データの遅延量を設定する手段と、
ＳＤＲＡＭと、
前記ＳＤＲＡＭから音データをバーストリードするときに、所定の遅延量をもって、同一ＲＡＳアドレスから各チャネルの音データが読み出されるように、前記ＳＤＲＡＭに各チャネルの音データを書き込むライト手段と、
前記ＳＤＲＡＭの同一ＲＡＳアドレスから各チャネルの音データをバーストリードするリード手段と、
を具備することを特徴とするタイムアライメント用メモリ制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オーディオ装置におけるタイムアライメント機能を実現するためのタイムアライメント用メモリ制御方法及びタイムアライメント用メモリ制御装置に関するものである。
【背景技術】
【０００２】
オーディオ機器において、複数チャネルのスピーカから出力される音が聴取者に同時に届くように到達時間を揃えること、あるいは、各チャネルの到達時間を意図的に変えることにより音場感を向上させる機能が、タイムアライメントとして良く知られている。
【０００３】
図１を用いて、タイムアライメントの原理を説明する。
オーディオ装置の複数チャネルのスピーカ１１−１８が所定の位置に配置される。位置Ａ又はＢにいる聴取者と各スピーカ１１−１８との距離はそれぞれ異なる。各スピーカ１１−１８から出力された音が聴取者まで到達する時間は、「聴取者とスピーカとの間の距離÷音速」となるので、各チャネルのスピーカ１１−１８から聴取者まで到達するまでの時間がそれぞれ異なることとなり、到達時間の相違により音場感が低下することになる。
【０００４】
これに対し、各スピーカ１１−１８から出力される音にチャネルごとに異なる遅延を付与して、音が聴取者に同時に届くようにタイムアライメントを実行することで、音場感を向上させることができる。あるいは、意図的にチャネルごとの遅延量を変えることで更に音場感を向上させることもできる。
【０００５】
ここで、各チャネルの音に付与される遅延時間は、スピーカ１１−１８から聴取者までの距離に応じて決まる。
各スピーカ１１−１８から聴取者までの距離は、聴取者の位置により変わる。位置Ａにいる聴取者と位置Ｂにいる聴取者とでは、各チャネルに付与する遅延時間が異なることになる。例えば、最大の遅延時間は、スピーカ１１−１８から聴取者までの距離が最小なチャネルに対して付与される。位置Ａではスピーカ１５、位置Ｂではスピーカ１６に対して付与される。
【０００６】
遅延時間の調整には、メモリを遅延器として使用することが一般的である。この場合、チャネルごとにタイムアライメント用メモリに音データを順次メモリに書き込んでいき、書き込んだアドレスより遅延量に相当するメモリ量だけ前にあるアドレスから音データを読み出す。これにより、所定の遅延時間をもって各スピーカ１１−１８から出力することができる。
【０００７】
遅延量に相当するメモリの容量は、次の式１で計算することができる。
メモリ容量＝遅延時間×オーディオのサンプリング周波数      （式１）
図１に示したように、聴取者の位置により遅延量が異なることになるので、どのチャネルにも最大遅延量が設定される可能性がある。このため、従来のタイムアライメントにおいては、全チャネルのメモリ容量を最大の遅延量に設定していた。したがって、タイムアライメント用メモリとして必要なメモリ容量は、チャネル数×最大遅延量で決定されていた。
【０００８】
また、タイムアライメント用メモリとして高速アクセスが可能なＳＤＲＡＭ（シンクロナスＤＲＡＭ）を使用することがある。この場合であっても、音データの書き込み及び読み出しを行う際、遅延量に応じてシングルライト又はシングルリードを行う必要がある。したがって、高速アクセスが可能なＳＤＲＡＭメモリを使用していても、書き込み及び読み出しには特にアドレス速度を考慮してのアクセスアドレスの制御は行っていなかった。
【０００９】
タイムアライメント技術について多くの文献に記載がされているが、以下の特許文献を例示しておく。
特許文献１には、リスニングポイントと各スピーカユニット間の距離情報の算出結果から各チャネルの音信号に与えるべき遅延時間を設定制御することが記載されている。
特許文献２には、サラウンド信号に遅延時間を調整したメイン信号とが加算されて供給される複数のサブスピーカとからなる音作成装置が記載されている。
【００１０】
特許文献３には、音像定位装置が記載されている。
特許文献４には、各チャネルの音量調整器・混合器・イコライザを制御し、リスニングポイントにおける最適な音場環境を自動的に形成することが記載されている。
【００１１】
【特許文献１】特開平１０−２４８０９８号公報
【特許文献２】特開平１０−２４３５００号公報
【特許文献３】特開平１１−０４６４００号公報
【特許文献４】特開２０００−３５４３００号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記従来のメモリ容量決定方法では、すべてのチャネルに対するメモリ容量を、最大遅延量に合わせて設定しているため、タイムアライメント用メモリとして大容量のメモリが必要となる。したがって、最大遅延量でないチャネルについては、使われないメモリ領域が存在することになっていた。
【００１３】
また、タイムアライメント用メモリとして高速アクセスが可能なＳＤＲＡＭを使用した場合であっても、ライト／リード時に多くのアクセス時間が必要となっていて、ＳＤＲＡＭの特性を生かしていなかった。
【００１４】
本発明は、タイムアライメント用メモリ制御方法又は制御装置において、タイムアライメント用メモリの容量を削減することを目的とするものである。
また、本発明は、タイムアライメント用メモリ制御方法又は制御装置において、タイムアライメント用メモリとしてＳＤＲＡＭを使用し、ＳＤＲＡＭの高速アクセス性能を有効に利用して、メモリに対するアクセス時間の短縮を目的とするものである。
【課題を解決するための手段】
【００１５】
本発明は、上記目的を達成するためになされたものである。
本発明のタイムアライメント用メモリのメモリ制御方法及び制御装置の第１の態様においては、タイムアライメント用メモリに、複数チャネルのそれぞれの遅延量に応じた量の音データを連続して配置する。
【００１６】
図１に示したように、聴取者の位置がＡ、Ｂと変わった場合、各スピーカ１１−１８から聴取者までの距離はそれぞれ変化する。しかしながら、距離の総和は、聴取者の位置に関係なくほぼ一定となる。
本発明においては、タイムアライメント用メモリに各チャネルの音データを配置するとき、チャネルごとの遅延量に応じた量の音データを連続して配置する。
【００１７】
このように音データを配置することにより、全チャネルについて最大値のメモリ空間を設定する必要がなくなる。また、聴取者の位置が変わっても、全チャネルの音データを記憶するメモリ容量の総和はほぼ等しくなる。したがって、タイムアライメント用メモリの総メモリ容量を少なくすることができる。また、メモリ容量を少なくしても、聴取者の位置の変化に対応することができる。
【００１８】
なお、本発明における、音データを連続して配置することとは、各チャネルの音データを隙間なく配置するということに限定されるものではなく、音データ同士の間に間隔を空けて連続させることも含むものである。また、その間隔は、一定であっても一定でなくてもどちらでも良い。
【００１９】
本発明のタイムアライメント用メモリに対するメモリ制御方法の第２の態様においては、タイムアライメント用メモリがＳＤＲＡＭであり、タイムアライメント用メモリ上に記憶された各チャネルの音データを、同一ＲＡＳアドレス上の異なるＣＡＳアドレスに書き込み、前記タイムアライメント用メモリ上に記憶された各チャネルの音データを、チャネルごとに所定の遅延量を持つように読み出す。
【００２０】
あるいは、各チャネルの音データを、同一ＲＡＳアドレス上の異なるＣＡＳアドレスから読み出せるように、タイムアライメント用メモリ上に記憶された各チャネルの音データを、チャネルごとに所定の遅延量を持つように書き込む。
本発明によれば、音データをタイムアライメント用メモリに書き込むとき又は読み出すときに、意図的にページヒットを増やすことにより、メモリへのアクセス時間の短縮を行うことができる。
【発明の効果】
【００２１】
本発明の第１の態様によれば、タイムアライメント用メモリ制御方法において、タイムアライメント用メモリの容量を削減することができる。
また、本発明の第２の態様によれば、タイムアライメント用メモリとしてＳＤＲＡＭを使用した場合、メモリに対するアクセス時間を短縮することができる。
【発明を実施するための最良の形態】
【００２２】
本発明の実施例について図を用いて説明する。
図２は、本発明を適用したオーディオ装置の構成を示す。
なお、図２では、図面を簡潔にするため、オーディオ装置１のそのほかの構成の図示は省略している。
オーディオ装置１は、音源から入力されるオーディオ信号に所定の処理を施して、各チャネルのスピーカ１−８にオーディオ信号を出力する。
【００２３】
オーディオ装置１の出力段にタイムアライメント制御装置２が配置される。タイムアライメント制御装置２は、入力された音データに、チャネル（ＣＨ）１−８ごとに必要な遅延量を付与して出力をする。
タイムアライメント制御装置２はミュート部３を含む。ミュート部３は、所定の条件において、入力された音声信号にミュートをかける。
【００２４】
タイムアライメント制御装置２は、チャネル１−８ごとの遅延量を記憶する遅延レジスタ４と、タイムアライメント用メモリ５と接続される。
遅延レジスタ４へ遅延量を登録する方法は、任意の方法によることができる。例えば、聴取者の位置をセンサにより検出して、遅延量を自動的に算出して登録することができる。また、スピーカ１１−１８の位置などをディスプレイに表示し、聴取者の位置を画面上で指定することにより、遅延量を自動的に算出して登録することができる。マニュアル操作により登録することもできる。
【００２５】
タイムアライメント制御装置により、スピーカ１１−１８から出力される音声にチャネルごとに遅延時間が与えられる。これにより、音場感を向上させることができる。
以下、タイムアライメント制御装置２による制御を、実施例ごとに説明する。
【実施例１】
【００２６】
タイムアライメント用メモリの容量を削減する例を説明する。
最初に、本実施例の原理について図を用いて説明する。
図３は、タイムアライメント用メモリにおける、音データ配置方法を示す。
（Ａ）（Ｂ）は本発明における配置例を示し、（Ａ）は図１の位置Ａの場合、（Ｂ）は図１の位置Ｂの場合の配置を示す。（Ｃ）に従来例における配置を示す。
【００２７】
チャネル（ＣＨ）１−８ごとに必要なメモリ容量は次の式で求められる。
メモリ容量＝遅延時間×オーディオサンプリング周波数      （式１、再掲）
図３（Ａ）（Ｂ）の本例においては、上記式を用いて、チャネルごとにメモリ容量を決定する。したがって、チャネルごとにメモリ容量が異なることになる。そして、これらのメモリ容量を、タイムアライメント用メモリに連続的に配置をする。
【００２８】
これに対し、従来においては、（Ｃ）に示すように、全チャネルに最大遅延量に見合うメモリ容量が割り当てられていた。このため、最大遅延量を記憶する領域（例、ＣＨ５）以外では、図に斜線で示すように不要な領域が発生する。したがって、その分だけメモリ全体の容量は大きなものになっていた。
これに対し、本発明では、使用しない領域が発生しないため、タイムアライメント用メモリのメモリ容量を低減することが可能になる。
【００２９】
また、（Ａ）（Ｂ）に示すように、聴取者の位置によってチャネルごとに必要なメモリ容量は変動する。聴取者の位置が変動をした場合は、チャネルごとの領域を変更する処理が必要であるが、メモリ容量の総和はほぼ一定のままである。したがって、タイムアライメント用メモリの総メモリ容量に大きな余裕を持たせる必要はなく、この点からもメモリ容量を少なくできる。
【００３０】
タイムアライメント用メモリに上記のように音データを配置する場合の、チャネルごとの音データ記憶領域を設定する処理及び、音データの書き込み及び読み出し処理を説明する。
最初に、図４、図５を用いて、タイムアライメント用メモリに、チャネルごとの音データ記憶領域を設定する処理を説明する。図４は設定処理を示すフローチャート、図５はタイムアライメント用メモリ５のアドレス配置を示す図である。
【００３１】
図４の処理は、遅延レジスタ４に各チャネルの遅延量が設定された時点で開始される。
ステップＳ１０１で、アドレスポインタに０をセットする。
ステップＳ１１１で、チャネル１にタイムアライメントが設定されているか否かが判定される。ここでは、遅延レジスタ４の内容がチェックされる。遅延レジスタ４には、チャネルごとに、タイムアライメントを実行するか否かと、実行する場合の遅延量が設定されている。
【００３２】
ここで設定がされていれば、ステップＳ１１２へ進み、チャネル１についてメモリ開始及び終了アドレスを決定する。設定されていなければ、チャネル１について記憶領域を設定する処理は行われずに、ステップＳ１２１へ進む。
ステップＳ１１２で、チャネル１の開始アドレスに、アドレスポインタの値（０）をセットする。
【００３３】
ステップＳ１１３で、遅延レジスタ４からチャネル１に設定された遅延量を読み出す。この遅延量は、前述の式１で示したとおりの、遅延時間に対応して設定されるメモリ容量となる。
ステップＳ１１４で、チャネル１の終了アドレスに、「アドレスポインタ値＋（チャネル１遅延量−１）」をセットする。これにより、開始アドレス｛０｝から終了アドレス｛チャネル１遅延量−１｝までがチャネル１の音データ記憶領域として設定される。
【００３４】
ステップＳ１１５で、アドレスポインタに、「アドレスポインタ値＋チャネル１遅延量」をセットする。これにより、アドレスポインタ値は、チャネル１の記憶領域に続くアドレス｛チャネル１遅延量｝を示すことになる。その後、ステップＳ１２１へ進む。
ステップＳ１２１から１２５までは、チャネル２について、チャネル１用のステップＳ１１１から１１５までと同様な処理が行われる。この処理により、チャネル２の音データの記憶領域として、開始アドレス｛チャネル１遅延量｝から終了アドレス｛チャネル１遅延量＋チャネル２遅延量−１｝までがチャネル２の音データ記憶領域として設定される。また、ステップＳ１２５で設定されるアドレスポインタの値は、「チャネル１の遅延量＋チャネル２遅延量」となる。
【００３５】
以後、チャネル３−８に対して同様な処理が繰り返されていき、処理が終了する。この結果、図５に示すように、タイムアライメント用メモリ５には、各チャネルの音データ記憶領域が連続して配置される。
【００３６】
なお、本例においては、各チャネル１−８の記憶領域が隙間なく配置されているが、適当な間隔を空けて配置することも可能である。この場合、ステップＳ１１５、１２５、…１８５におけるアドレスポインタの値に、間隔に必要な値を加えれば良い。この値としては、各ステップＳ１１５、１２５、…１８５で同じ値とすることも、異なる値とすることもできる。
【００３７】
図６を用いて、本例における、タイムアライメント用メモリ５に対する音データの書き込み処理及び読み出し処理を説明する。図６の処理は、タイムアライメント制御装置２への音データの入力に同期して実行される。
本例においては、アドレスポインタとして、チャネル１−８ごとにチャネルアドレスポインタが設けられ、タイムアライメント用メモリ全体に対する１つのメモリアドレスポインタが設けられる。
【００３８】
ステップＳ２０１で、タイムアライメント用メモリ５の初期化がされる。ここでは、タイムアライメント用メモリ５の全領域に無音データが書き込まれる。また、各チャネルアドレスポインタに０がセットされる。
ステップＳ２１１で、チャネル１にタイムアライメントが設定されているか否かが判定される。ここでは、前述のように、遅延レジスタ４の内容がチェックされる。
【００３９】
設定がされていれば、ステップＳ２１２へ進み、チャネル１について音データの書き込み及び読み出しを行う。設定されていなければ、チャネル１についての処理は行われずに、ステップＳ２２１へ進む。したがって、タイムアライメントが設定されていないチャネルについては、音データに遅延が与えられないことになり、タイムアライメント制御装置２に入力された音データはそのまま出力される。
【００４０】
ステップＳ２１２で、メモリアドレスポインタに、「チャネル１の開始アドレス値＋チャネル１アドレスポインタ値」をセットする。本処理の開始当初は、チャネル１アドレスポインタの値は０であるから、ここではチャネル１の開始アドレス（０）がセットされる。
ステップＳ２１３で、メモリアドレスポインタの値がチャネル１終了アドレスを超えたか否かが判定される。終了アドレスを超えていなければステップＳ２１５へ進む。
【００４１】
ステップＳ２１５で、メモリアドレスポインタが示すアドレスから音データをリードし、ステップＳ２１６で同一アドレスに音データをライトする。本処理の開始当初は、タイムアライメント用メモリ５にはデータが記憶されていないので、音データとしては０が読み出される。その後、現在入力されている音データが同一アドレスに書き込まれる。
【００４２】
以後、チャネル２−８に対して、チャネル１のステップＳ２１１から２１３までと同様の処理が繰り返される。これにより、本処理の開始当初にタイムアライメント制御装置２に入力された音データは、各チャネル共、記憶領域の開始アドレスに書き込まれる。
また、音データの読み出しについては、処理の開始当初はタイムアライメント用メモリ５にはデータが記憶されていないので、０が読み出される。
【００４３】
チャネル１−８全部についての処理が終了すると、ステップＳ２９１に進み、すべてのチャネルアドレスポインタの値に１が加算される。その後、ステップＳ２１１へ戻る。
次の処理において、ステップＳ２１２で、メモリアドレスポインタに「チャネル１の開始アドレス値＋チャネル１アドレスポインタ値」をセットするとき、チャネルアドレスポインタは、前回の処理における数値より１増加されている。したがって、続くステップＳ２１３〜２１５が実行されることにより、前回の処理で読み出し及び書き込みが行われたアドレスの次のアドレスにおいて、読み出し及び書き込みが行われる。
【００４４】
全チャネル１−８について同様の処理が繰り返し行われることにより、各チャネルのメモリ領域において、音データが順次書き込まれていく。あるチャネルにおいて終了アドレスに対する音データの書き込み及び読み出しが行われると、次の処理のステップＳ２１３、２２３、…２８３において、メモリアドレスポインタが当該チャネルの終了アドレスを超えることになる。
【００４５】
この場合、ステップＳ２１４、２２４、…２８４に進んで、チャネルアドレスポインタを各チャネルの開始アドレスに戻す計算「メモリアドレスポインタ−（チャネル終了アドレス−チャネル開始アドレス）」を行い、その結果をチャネルアドレスポインタにセットする。その後、ステップＳ２１２、２２２、…２８２へ戻り、メモリアドレスポインタに開始アドレスが設定される。
【００４６】
メモリアドレスポインタが開始アドレスに戻ると、ステップＳ２１６、２２６、…２８６で、開始アドレスの音データが読み出される。このとき読み出される音データは、前の処理で書き込まれたデータである。前回の処理から今回の処理までには、設定された遅延量に相当する処理が進んでいるので、今回読み出された音データは設定された遅延時間が経過した後に出力されることになる。
【００４７】
本例においては、聴取者の位置（図１参照）に応じて、遅延レジスタ４に記憶された各チャネルの遅延量が書き換えられることがある。この書き換えに応じて図４に示した処理により、タイムアライメント用メモリにおけるチャネルごとの音データ記憶領域の設定が変更される。
【００４８】
この変更が行われている間にも、オーディオ信号が入力されていれば、図６に示した処理によりタイムアライメント用メモリに対する応答データの書き込み及び読み出しが行われる。このような状況では、オーディオ装置から異音が出力されることになる。
これに対しては、タイムアライメント制御装置２はミュート部３を動作させ、図４の音データ記憶領域の変更がされている間、音データにミュートをかける。これにより、スピーカ１１−１８から異音が出力されるのを防止することができる。
【実施例２】
【００４９】
タイムアライメント用メモリとしてＳＤＲＡＭを使用し、メモリへのライトアクセス時間の短縮を行う例を説明する。
本例においては、タイムアライメント用のＳＤＲＡＭへ音データを書き込む際、各チャネルのデータを連続して同じＲＡＳアドレスへ書き込む。これにより、バンクプリチャージ及びバンクアクティブをしないページヒット動作を行わせる。
【００５０】
ページヒットは、ＳＤＲＡＭメモリのアクセス方法の一つである。ＳＤＲＡＭメモリ領域は複数のページに分かれており、ページ変更はＲＡＳアドレスの変更により行う。その場合、ＲＡＳアドレスを変更せずに、ページ内のアドレスであるＣＡＳアドレスを変更してアクセスを行えば、ページ切り替え（プリチャージ）やＲＡＳアドレスへのアクセス（アクティブ）をパスすることができる。
【００５１】
本例では、タイムアライメント用メモリへの音データ書き込み時に、意図的にページヒットを増やすことにより、ＳＤＲＡＭへのライトアクセス時間の短縮を行う。
図７を用いて、タイムアライメント用メモリのアドレス構成を説明する。
（Ａ）は、タイムアライメント用メモリ５における、各チャネル１−８の音データのアドレス配置を示す。本例では、１つのＲＡＳアドレス上のＣＡＳアドレスが等分されて各チャネル１−８に対して割り振られる。例えば、ＲＡＳアドレス０００ｈ（ｈ＝１６進数表記）上では、ＣＡＳアドレス００〜０Ｆｈがチャネル１の領域とされる。同様に、１０〜１Ｆｈまでがチャネル２の領域、…７０〜７Ｆｈまでがチャネル８の領域とされる。
【００５２】
また、同一チャネルのＣＡＳアドレスは、すべてのＲＡＳアドレスにおいて同一アドレスに設定される。チャネル１は、すべてのＲＡＳアドレス０００ｈ、００１ｈ…において、ＣＡＳアドレス００〜０Ｆｈまでが音データの記憶領域とされ、チャネル２はＣＡＳアドレス１０〜１Ｆｈまで、…チャネル８はＣＡＳアドレス７０〜７Ｆｈが音データの記憶領域とされる。
【００５３】
（Ｂ）は、メモリアドレスの構成を示すもので、１つのメモリアドレスは上位のＲＡＳアドレスと下位のＣＡＳアドレスとから構成されることを示している。例えば、チャネル１の音データは、最初にアドレス｛０００ｈ，００ｈ｝に書き込まれ、その後、順次、アドレス｛０００ｈ，０１ｈ｝…｛０００ｈ，０Ｆｈ｝｛０００１ｈ，００ｈ｝…に書き込まれていく。
【００５４】
図８、図９を用いて、本例における音データの書き込み処理及び読み出し処理を説明する。図８及び図９の処理は、タイムアライメント制御装置２への音データの入力に同期して実行される。
本例においては、アドレスポインタとして、ＲＡＳアドレスを示すＲＡＳアドレスポインタと、ＣＡＳアドレスを示すＣＡＳアドレスポインタと、音データ書き込みアドレスを示す音データライトアドレスと、音データ読み出しアドレスを示す音データリードアドレスが用意される。
【００５５】
図８の書き込み処理について説明する。本例の書き込み処理においては、ＲＡＳアドレス（例、０００ｈ）を変化させずに、ＣＡＳアドレスに各チャネル１−８の音データを書き込んでいく。すべてのＣＡＳアドレスに音データが書き込まれると、次のＲＡＳアドレス（例、００１ｈ）について、同様に、ＲＡＳアドレスを変化させずにすべてのＣＡＳアドレスに音データが書き込む。これにより、ＳＤＲＡＭへのアクセス速度を向上させる。
【００５６】
ステップＳ３０１で、ＲＡＳアドレスポインタとＣＡＳアドレスポインタに０がセットされる。また、タイムアライメント用メモリの初期化がされる。
ステップＳ３１１で、チャネル１にタイムアライメントが設定されているか否かが判定される。ここでは、実施例１と同様に、遅延レジスタ４の内容がチェックされる。設定されていればステップＳ３１２へ進み、チャネル１の音データの書き込み処理を行う。設定されていなければ、そのままステップＳ３２１へ進む。この設定されていないチャネルについては、入力された音データは、遅延なしにタイムアライメント制御装置２から出力される。
【００５７】
ステップＳ３１２で、音データライトアドレスに、｛ＲＡＳアドレスポインタの値，ＣＡＳアドレスポインタの値＋０ｈ｝がセットされる。
なお、ＣＡＳアドレスポインタにおける「＋０ｈ」は、「（チャネル番号−１）×１０ｈ」を表しており、チャネル１の場合は０ｈとなっている。
本処理を開始した当初においては、チャネル１に対する音データライトアドレスは｛０００ｈ，００ｈ｝となり、ステップＳ３１３で、この音データライトアドレスに、チャネル１の音データが書き込まれる。
【００５８】
ステップＳ３１１〜３１３までと同様の処理が各チャネル１−８について実行される。ただ、ステップＳ３２２、３３２、…３８２におけるＣＡＳアドレスポインタの値には、１０ｈ、２０ｈ、…７０ｈが加算される。これらの値は「（チャネル番号−１）×１０ｈ」を表している。本処理の開始当初の処理においては、チャネル１、２、…８の音データライトアドレスは、｛０００ｈ，００ｈ｝、｛０００ｈ，１０ｈ｝…｛０００ｈ，７０ｈ｝となる。
【００５９】
したがって、チャネル１、２、…８の音データは、同一ＲＡＳアドレス（０００ｈ）上のＣＡＳアドレスに書き込まれていくので、メモリへのライトアクセス速度を向上させることができる。
全チャネル１−８について書き込みが終了すると、ステップＳ３９１へ進む。
【００６０】
ステップＳ３９１で、ＣＡＳアドレスポインタの値が最大値（Ｆｈ）であるか否かが判定され、ステップＳ３９２で、ＲＡＳアドレスポインタ値が最大値（Ｆｈ）であるか否かが判定される。
本処理の開始当初は、ＣＡＳアドレスが最大値になっていないので、ステップ３９１からステップＳ３９５へ進み、ＣＡＳアドレスポインタの値を１インクリメントし、ステップＳ３１１に戻る。
【００６１】
以後、各チャネルについて上記と同様の処理が実行される。このとき、ＣＡＳアドレスポインタは１だけ進んでいるので、前回音データを書き込んだＣＡＳアドレスの次のアドレスに次の音データが書き込まれる。例えば、チャネル１の場合は、｛０００ｈ，００ｈ｝の次の｛０００ｈ，０１ｈ｝に書き込まれる。
この処理が繰り返されて、同一ＲＡＳアドレスにおけるＣＡＳアドレスのすべてに音データが書き込まれると、ＣＡＳアドレスポインタ値が最大値（Ｆｈ）となるので、ステップＳ３９１からステップＳ３９２へ進むことになる。
【００６２】
最初にＣＡＳアドレスポインタ値が最大値になったときは、ＲＡＳアドレスポインタ値は最大値となっていない。したがって、ステップＳ３９２からステップＳ３９４へ進み、ＣＡＳアドレスポインタの値を０にリセットし、ＲＡＳアドレスポインタの値を１加算し、ステップＳ３１１に戻る。
以後の処理においては、ＣＡＳアドレスのすべてに音データが書き込まれたＲＡＳアドレス「０００ｈ」の次のＲＡＳアドレス「０００１ｈ」において、同様に音データの書き込みが行われる。例えば、チャネル１の場合、｛０００ｈ，０Ｆｈ｝の次に｛００１ｈ，００ｈ｝に移る。
【００６３】
更に処理が繰り返されて、タイムアライメント用メモリのすべてに音データが書き込まれると、ＣＡＳアドレスポインタ値及びＲＡＳアドレスポインタ値が最大値（Ｆｈ）となる。すると、ステップＳ３９１、３９２からステップＳ３９３に進み、ＲＡＳアドレスポインタ、ＣＡＳアドレスポインタの各値が０にリセットされる。
【００６４】
以後は、ＲＡＳアドレス０００ｈに戻り、同様に音データの書き込みが繰り返される。
以上説明した書き込み処理によれば、ＲＡＳアドレスを変化させないで連続して音データを書き込み、ＲＡＳアドレスを変更する回数を最小限にしている。したがって、ＳＤＲＡＭへのアクセス速度を向上させることができる。
【００６５】
図９を用いて、本例における音データの読み出し処理を説明する。
なお、本例は、図８を用いて説明した書き込み処理時のＳＤＲＡＭへのアクセス速度を向上させる点に特徴があるもので、読み出し処理については、従来行われている方法の任意のものを採用できる。以下説明する方法はその１例である。
本例の読み出し処理は、入力された音データについて書き込み処理が行われたアドレスより、チャネルの遅延量だけ前のアドレスの音データを読み出す。これにより、音データに所定の遅延量が与えられる。
【００６６】
ステップＳ４０１で、アドレスポインタに０をセットする。
ステップＳ４１１で、チャネル１にタイムアライメントが設定されているか否かが判定される。この判定処理については、図８で説明したとおりであるので、重複する説明は省略する。
ステップＳ４１２で、遅延レジスタ４からチャネル１の遅延量が読み出される。
【００６７】
ステップＳ４１３で、「（アドレスポインタ値−チャネル１遅延量）÷１０ｈ」が計算され、その整数部がＲＡＳアドレスポインタにセットされる。また、その余りがステップＳ４１４でＣＡＳアドレスポインタにセットされる。
ステップＳ４１５で、｛ＲＡＳアドレスポインタ，（ＣＡＳアドレスポインタ＋０ｈ）｝を音データリードアドレスにセットする。ここで、ＣＡＳアドレスポインタにおける「＋０ｈ」は、図８の場合と同様に、「（チャネル番号−１）×１０ｈ」を表している。
【００６８】
ステップＳ４１６で、セットされた音データアドレスから音データの読み出しを行う。
この音データアドレスは、図８の処理による音データが書き込まれたアドレスよりチャネル１の遅延量だけ前のアドレスとなっている。したがって、書き込まれた時点より、遅延量だけ遅れて音データが読み出されることとなるので、所定の遅延時間を得ることができる。
【００６９】
以後、チャネル２−８についても同様な処理が行われる。ステップＳ４２５、４３５、…４８５の、音データリードアドレスのセットでは、ＣＡＳアドレスポインタ値に１０ｈ、…７０ｈが加算されている。これらの値は、前述のように「（チャネル番号−１）×１０ｈ」である。これらの値がＣＡＳアドレスポインタに加算されることにより、各チャネルに対応したＣＡＳアドレスから音データが読み出されることになる。
【００７０】
なお、ＣＡＳアドレスポインタのアドレスは最大値を超えると自動的に０にリセットされる。また、ステップＳ４１３、４２３、…４８３において、ＲＡＳアドレスポインタ値がＲＡＳアドレス領域の最大値を超えた場合は、ＲＡＳアドレスの最大値の倍数を引く処理を行う。これにより、最終領域まで音データが読み出されると、最初の領域に戻って読み出しが継続される。
【実施例３】
【００７１】
タイムアライメント用メモリとしてＳＤＲＡＭを使用し、メモリへのリードアクセス時間の短縮を行う例を説明する。
本例は、実施例２と逆に、タイムアライメント用のＳＤＲＡＭから音データを読み出す際、各チャネルのデータを連続して同じＲＡＳアドレスから読み出すことにより、バンクプリチャージ及びバンクアクティブをしないページヒット動作を行わせる。
【００７２】
本例におけるためのアドレス構成は図７に示したとおりであり、この内容については、実施例２で説明済みである。
図１０、図１１に、本例における音データの書き込み処理及び読み出し処理が示されている。図１０、図１１の処理は、タイムアライメント制御装置２への音データの入力に同期して実行される。
【００７３】
本例における図１０の音データの書き込み処理は、実施例２の図９の読み出し処理とほぼ同様に行われ、本例における図１１の音データの読み出し処理は、実施例２の図８の書き込み処理とほぼ同様に行われる。したがって、以下の説明においては、実施例２と重複する部分については説明を省略する。
【００７４】
図１１の音データの読み出し処理は、図８の書き込み処理と同様に行われる。ただ、図８の処理において「音データライトアドレス」であるものが「音データリードアドレス」になり、また、「書き込み」が「読み出し」になる。
これにより、本例は、音データの読み出し処理時に、意図的にページヒットを増やすことにより、ＳＤＲＡＭへのリードアクセス時間の短縮を行うことができることになる。
【００７５】
図１０の音データの書き込み処理は、実施例２の図９の読み出し処理とほぼ同様に行われる。ただ、図９の処理における「音データリードアドレス」が「音データライトアドレス」になり、また、「読み出し」が「書き込み」になる。
さらに、図１０の音データの書き込み処理では、読み出しアドレスより遅延量だけ後のアドレスに音データが書き込まれるようにしなければならないので、図９の処理における「（アドレスポインタ−チャネル１遅延量）÷１０ｈ」の「−」が「＋」に変更されて、「（アドレスポインタ＋チャネル１遅延量）÷１０ｈ」となる。
【００７６】
以上説明したように、図１１の音データの読み出し処理において、ＲＡＳアドレスを変化させないで連続して音データを読み出すことを実現するために、図１０の音データの書き込み処理で、その読み出しアドレスよりチャネルごとの遅延量だけ後のアドレスに音データを書き込むようにしている。本例は、これにより読み出し時のＳＤＲＡＭへのアクセス速度を向上させている。
【実施例４】
【００７７】
タイムアライメント用メモリとしてＳＤＲＡＭを使用し、メモリへ音データを書き込む際、バーストライトを使用して各チャネルの音データを連続的に書き込むことにより、メモリへのライトアクセス時間の短縮を行う例を説明する。
【００７８】
図１２を用いて、タイムアライメント用メモリのアドレス構成を説明する。
本例では、同一ＲＡＳアドレス上の連続したＣＡＳアドレスに各チャネル１−８の音データが順次、割り振られる。例えば、ＲＡＳアドレス０００ｈにおいて、ＣＡＳアドレス００ｈにチャネル１の音データが、続くＣＡＳアドレス０１ｈにチャネル２の音データが、０２ｈにチャネル３の音データが、というように順次割り振られていく。
【００７９】
図１３、図１４を用いて、本例における音データの書き込み処理及び読み出し処理を説明する。図１３、図１４の処理は、タイムアライメント制御装置２への音データの入力に同期して実行される。
本例においては、アドレスポインタと、ＲＡＳアドレスポインタと、ＣＡＳアドレスポインタと、音データライトアドレスと、音データリードアドレスが用意される。
【００８０】
図１３の書き込み処理について説明する。本例の書き込み処理においては、入力されたチャネル１〜８までの音データを、バーストライトにより連続的に書き込む。これにより、ＳＤＲＡＭへのアクセス速度を向上させる。
ステップＳ７０１で、ＲＡＳアドレスポインタとＣＡＳアドレスポインタに０がセットされる。また、タイムアライメント用メモリの初期化がされる。
【００８１】
ステップＳ７１１で、音データライトアドレスに、｛ＲＡＳアドレスポインタの値，（ＣＡＳアドレスポインタ×１０ｈ）｝がセットされる。処理の開始当初は、ＲＡＳアドレスポインタ及びＣＡＳアドレスポインタの値は共に０であるから、音データアドレスは、｛０００ｈ，００ｈ｝にセットされる。
【００８２】
ステップＳ７１２で、入力されたチャネル１−８の音データをバッファに蓄積する。
ステップＳ７１３で、上記ステップＳ７１１でセットした音データアドレスを開始アドレスとして、チャネル１−８までの音データをバースト書込みする。これにより、チャネル１−８の音データが、｛０００ｈ，００ｈ｝から｛０００ｈ，０７ｈ｝まで、バーストライトされる。
【００８３】
続いて、ステップＳ７９１で、ＣＡＳアドレスポインタ値が最大値（Ｆｈ）であるか否かが判定され、ステップＳ７９２で、ＲＡＳアドレスポインタ値が最大値（Ｆｈ）であるか否かが判定される。
本処理の開始当初は最大値になっていないので、ステップＳ７９１からステップＳ７７９５へ進み、ＣＡＳアドレスポインタ値に１を加算して、ステップＳ７１１へ戻る。
【００８４】
以後、ステップＳ７１１−７１３の処理が繰り返されていく。ステップＳ７１１では、１が加算されたＣＡＳアドレスポインタ値が１０ｈ倍されるので、音データアドレスは、｛０００ｈ，１０ｈ｝に変更される。このアドレスを開始アドレスとして、次に入力された音データがバーストライトされる。
【００８５】
処理が繰り返されてＣＡＳアドレスポインタ値が最大値（Ｆｈ）に達すると、ステップＳ７９１、７９２からステップＳ７９４へ進み、ＣＡＳアドレスポインタ値が０にリセットされ、ＲＡＳアドレスポインタ値に１が加算される。
ステップＳ７１１に戻ると、音データライトアドレスは、｛００１ｈ、００ｈ｝になり、音データがバーストライトされていく。
【００８６】
更に同様の処理により音データの書き込みが繰り返されていき、ＣＡＳアドレスポインタ値とＲＡＳアドレスポインタ値が共に最大値（Ｆｈ）になると、ステップＳ７９１、７９２からステップＳ７９３へ進み、ＣＡＳアドレスポインタ値とＲＡＳアドレスポインタ値が共に０にリセットされる。
本例によれば、バーストライトにより音データを連続的に書き込むことができるので、ＳＤＲＡＭへのライトアクセス時間を短縮することができる。
【００８７】
図１４を用いて、本例における音データの読み出し処理を説明する。本例の読み出し処理は、入力された音データについて書き込み処理が行われたアドレスより、チャネルの遅延量だけ前のアドレスの音データを読み出す。これにより、音データに所定の遅延量が与えられる。
なお、本例は、図１３を用いて説明した書き込み処理におけるＳＤＲＡＭへのアクセス速度を向上させる点に特徴があるもので、読み出し処理については、従来行われている方法の任意のものを採用できる。以下説明する方法はその１例である。
【００８８】
ステップＳ８０１で、アドレスポインタに０をセットする。処理開始当初は、アドレスポインタ値は、｛０００ｈ，００ｈ｝を示す。
ステップＳ８１１で、チャネル１にタイムアライメントが設定されているか否かが判定される。この判定処理については、既に述べた処理と同様であるので、重複する説明は省略する。
【００８９】
ステップＳ８１２で、遅延レジスタ４からチャネル１の遅延量が読み出される。
ステップＳ８１３で、「（アドレスポインタ値−チャネル１遅延量）÷１０ｈ」が計算され、その整数部がＲＡＳアドレスポインタにセットされる。また、その余りがステップＳ８１４でＣＡＳアドレスポインタにセットされる。
【００９０】
ここで、「アドレスポインタ値−チャネル１遅延量」は、アドレス｛０００ｈ，００ｈ｝よりチャネル１の遅延量だけ前のアドレスとなる。ステップＳ８１３、８１４により、その遅延時間後に読み出される音データのＲＡＳアドレス及びＣＡＳアドレスがＲＡＳアドレスポインタ及びＣＡＳアドレスポインタに格納されることになる。
【００９１】
ステップＳ８１５で、音データリードアドレスとして、｛ＲＡＳアドレスポインタ，（ＣＡＳアドレスポインタ×１０ｈ＋０ｈ）｝をセットする。
ＣＡＳアドレスポインタにおける「×１０ｈ」については後述する。
ＣＡＳアドレスポインタにおける「＋０ｈ」は、「チャネル番号−１」を表す値である。チャネル１−８ごとに０ｈ、１ｈ、…７ｈを加算することで、読み出し時のＣＡＳアドレスを、図１２に示すチャネルごとのＣＡＳアドレスに一致させている。
【００９２】
ステップＳ８１６で、セットされた音データアドレスから音データの読み出しを行う。ここで読み出される音データは、書き込み時点より遅延量だけ前の音データであるので、書き込み後所望の遅延時間が経過してから読み出されることになる。
以後、チャネル２−８についても同様な処理が行われる。その処理中のステップＳ８２１、８３１、…８８１においては、チャネルごとの遅延量が遅延レジスタ４から読み出されて当該チャネルの遅延量にセットされる。したがって、チャネルごとに異なる遅延量がセットされる。
【００９３】
チャネル１からチャネル８までの処理が終了すると、ステップＳ８９１で、アドレスポインタの値に１が加算され、ステップＳ８１１に戻り、ステップＳ８１１からステップＳ８８６までの処理が繰り返される。
【００９４】
この時の処理におけるステップＳ８１５、８２５、…８８５の音データリードアドレスのセットについて説明する。
ＣＡＳアドレスポインタが１０ｈ倍される。アドレスポインタ値は、ステップＳ８９１で１だけインクリメントされているので、１０ｈ倍することで、各チャネル１−８において、音データ読み出しＣＡＳアドレスが前回の処理より１０ｈ分シフトされる。したがって、各チャネルで、前の処理で読み出された音データに続く音データを読み出すことができる。
【００９５】
また、ＣＡＳアドレスポインタの値に「チャネル番号−１」が加算されている。この加算により、チャネル１のステップＳ８１５で説明したように、読み出し時のＣＡＳアドレスを、チャネルごとのＣＡＳアドレスに一致させることができる。
チャネル１からチャネル８までの処理が終了すると、ステップＳ８９１で、アドレスポインタの値に１が加算され、ステップＳ８１１に戻る。
【００９６】
以後、ステップＳ８１１からステップＳ８９１までの処理が繰り返される。
なお、ＣＡＳアドレスポインタのアドレスは最大値を超えると自動的に０にリセットされる。また、ステップＳ８１３、８２３、…８８３において、ＲＡＳアドレスポインタ値がＲＡＳアドレス領域の最大値を超えた場合は、ＲＡＳアドレスの最大値の倍数を引く処理を行う。これにより、最終領域まで音データが読み出されると、最初の領域に戻って読み出しが継続される。
【００９７】
以上説明した実施例４によれば、音データの書き込み時には、タイムアライメント用メモリであるＳＤＲＡＭに対してバーストライトが行われるので、ライトアクセス時間を短縮することができる。
【実施例５】
【００９８】
タイムアライメント用メモリとしてＳＤＲＡＭを使用し、メモリから音データを読み出す際、バーストリードを使用して各チャネルの音データを連続的に読み出すことにより、メモリへのライトアクセス時間の短縮を行う例を説明する。
本例は、実施例４とは逆に、タイムアライメント用のＳＤＲＡＭから音データを読み出す際にバーストリードを行う。
【００９９】
本例におけるためのアドレス構成は、図１２に示したとおりであり、この内容については、実施例４で説明済みである。
図１５、図１６に、本例における音データの書き込み処理及び読み出し処理が示されている。図１５、図１６の処理は、タイムアライメント制御装置２への音データの入力に同期して実行される。
【０１００】
本例における図１５の音データの書き込み処理は、実施例４の図１４の読み出し処理とほぼ同様に行われ、本例における図１６の音データの読み出し処理は、実施例４の図１３の書き込み処理とほぼ同様に行われる。したがって、以下の説明においては、実施例４と重複する部分については、説明を省略する。
【０１０１】
図１６の音データの読み出し処理について説明する。本例の読み出し処理においては、タイムアライメント用メモリに記憶されたチャネル１〜８までの音データを、バーストリードにより連続的に読み出す。これにより、ＳＤＲＡＭへのアクセス速度を向上させる。
ステップＳ１００１で、ＲＡＳアドレスポインタとＣＡＳアドレスポインタに０がセットされる。
【０１０２】
ステップＳ１０１１で、音データリードアドレスに、｛ＲＡＳアドレスポインタの値，（ＣＡＳアドレスポインタ×１０ｈ）｝がセットされる。処理の開始当初は、ＲＡＳアドレスポインタ及びＣＡＳアドレスポインタの値は共に０であるから、音データアドレスは、｛０００ｈ，００ｈ｝にセットされる。
【０１０３】
ステップＳ１０１２で、音データアドレスからバースト読み出しを行う。これにより、｛０００ｈ，００ｈ｝から｛０００ｈ，０７ｈ｝まで記憶されていたチャネル１−８の音データが、連続的に読み出される。
ステップＳ１０９１〜１０９５までの処理は、図１３のステップＳ７９１〜７９５と同様である。これらの処理により、ＣＡＳアドレスポインタ及びＲＡＳアドレスポインタの値が更新されていく。
【０１０４】
以上説明した処理が繰り返されることにより、音リードアドレス｛０００ｈ，１０ｈ｝を開始アドレスとするバーストリードが行われ、続いて、順次、｛０００ｈ，２０ｈ｝｛０００ｈ，３０ｈ｝…を開始アドレスとするバーストリードが行われる。
本例によれば、バーストリードにより音データを連続的に読み出すことができるので、ＳＤＲＡＭへのリードアクセス時間を短縮することができる。
【０１０５】
図１５の音データの書き込み処理は、実施例４の図１４の読み出し処理とほぼ同様に行われる。ただ、図１４の処理における「音データリードアドレス」が「音データライトアドレス」になり、また、「読み出し」が「書き込み」になる。
さらに、図１５の音データの書き込み処理では、読み出しアドレスより遅延量だけ後のアドレスに音データが書き込まれるようにしなければならないので、図１４の処理における「（アドレスポインタ−チャネル１遅延量）÷１０ｈ」の「−」が「＋」に変更されて、「（アドレスポインタ＋チャネル１遅延量）÷１０ｈ」となる。
【０１０６】
以上説明したように、図１６の音データの読み出し処理において、バーストリードにより連続して音データを読み出すことを実現するために、図１５の音データの書き込み処理で、その読み出しアドレスよりチャネルごとの遅延量だけ後のアドレスに音データを書き込むようにしている。本例は、これにより読み出し時のＳＤＲＡＭへのアクセス速度を向上させている。
【０１０７】
以上、本発明の実施例について説明をしてきたが、本発明は、上記実施例に限定されるものではなく、種々の変形が可能なものである。
例えば、実施例１−５においては、各チャネルの遅延量がスピーカ１１−１８から出力された音が同時に聴取者に到達するように設定されている。これに対して、異なるタイムアライメント効果を得るために、各スピーカ１１−１８から出力された音がそれぞれ異なるタイミングで聴取者に到達するように設定することもできる。この場合は、遅延レジスタ４に格納する遅延量を、それぞれ所望の量に設定する。
【図面の簡単な説明】
【０１０８】
【図１】オーディオ装置におけるタイムアライメントの原理を説明する図である。
【図２】本発明を適用したタイムアライメント制御装置の構成を示す図である。
【図３】本発明及び従来例におけるタイムアライメント用メモリの音データ配置方法を示す図である。
【図４】本発明の実施例１におけるタイムアライメント用メモリに開始及び終了アドレスを決定する処理を示すフローチャートである。
【図５】図４の処理により決定されたタイムアライメント用メモリのアドレス配置を示す図である。
【図６】本発明の実施例１におけるメモリライト及びメモリリード処理を示すフローチャートである。
【図７】本発明の実施例２、３における、タイムアライメント用メモリのアドレス構成を示す図である。
【図８】本発明の実施例２におけるメモリライト制御を示すフローチャートである。
【図９】本発明の実施例２におけるメモリリード制御を示すフローチャートである。
【図１０】本発明の実施例３におけるメモリライト制御を示すフローチャートである。
【図１１】本発明の実施例３におけるメモリリード制御を示すフローチャートである。
【図１２】本発明の実施例４、５における、タイムアライメント用メモリのアドレス構成を示す図である。
【図１３】本発明の実施例４におけるメモリライト制御を示すフローチャートである。
【図１４】本発明の実施例４におけるメモリリード制御を示すフローチャートである。
【図１５】本発明の実施例５におけるメモリライト制御を示すフローチャートである。
【図１６】本発明の実施例５におけるメモリリード制御を示すフローチャートである。
【符号の説明】
【０１０９】
１…オーディオ装置
２…タイムアライメント制御装置
３…ミュート部
４…遅延レジスタ
５…タイムアライメント用メモリ
１１−１８…スピーカ
【図１】
2005159825.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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