(57)【要約】【課題】  低伝送レートのパケット受信時にＡＤコンバータで余分な電力を消費するのを防止すること。【解決手段】  ヘッダ部に格納された伝送レート情報に従って伝送されるデータ部を含むパケットを送受信するパケット通信装置において、レート判定部はデジタル復調信号の中からヘッダ部に格納されたデータ部の伝送レート情報を読み取る。制御部は伝送レート情報に従って分解能制御信号、サンプリングクロック制御信号、復調用クロック制御信号を出力する。分周回路は、サンプリングクロック制御信号により指定された周波数のサンプリングクロックおよび復調用クロック制御信号により指定された周波数の復調用クロックを出力する。ＡＤコンバータは、分解能制御信号で指定された分解能で、サンプリングクロックに同期してＡＤ変換を行う。デジタル復調部は、復調用クロックに同期して復調を行う。【選択図】      図５
2005159456.tif 000002
【特許請求の範囲】
【請求項１】
デジタルデータ信号をアナログ信号に変換して伝送するパケット通信装置であって、パケットのヘッダ部を一定の伝送レートで伝送し、データ部は前記ヘッダ部に格納された伝送レート情報に従って伝送するようなパケット通信装置において、受信パケットの前記ヘッダ部に格納された伝送レート情報に基づき、ＡＤコンバータのサンプリング周波数および分解能を変える機能を備えたパケット通信装置。
【請求項２】
デジタルデータ信号をアナログ信号に変換して伝送するパケット通信装置であって、パケットのヘッダ部を一定の伝送レートで伝送し、データ部は前記ヘッダ部に格納された伝送レート情報に従って伝送するようなパケット通信装置において、受信パケットの前記ヘッダ部に格納された伝送レート情報に基づき、ＡＤコンバータのサンプリング周波数および分解能を変える機能と、前記受信パケットの前記ヘッダ部に格納された伝送レート情報に基づき、復調回路の復調用クロック周波数を変える機能とを備えたパケット通信装置。
【請求項３】
ヘッダ部とデータ部とを有するパケットから成るアナログ信号をアナログ受信信号として受信する方法であって、前記ヘッダ部は一定の伝送レートで伝送され、前記データ部は前記ヘッダ部に格納された伝送レート情報に従って伝送され、前記アナログ受信信号をＡＤコンバータでデジタル受信信号に変換し、該デジタル受信信号を復調回路でデジタル復調信号に復調するパケット受信方法において、
前記ヘッダ部に格納された伝送レート情報に基づき、前記ＡＤコンバータの分解能を変えるステップと、
前記ヘッダ部に格納された伝送レート情報に基づき、前記ＡＤコンバータのサンプリング周波数を変えるステップと
を含むパケット受信方法。
【請求項４】
前記伝送レート情報で示される伝送レートが高ければ、前記ＡＤコンバータの分解能は高くなるように変えられる、請求項３に記載のパケット受信方法。
【請求項５】
前記伝送レート情報で示される伝送レートが高ければ、前記ＡＤコンバータのサンプリング周波数は高くなるように変えられる、請求項３に記載のパケット受信方法。
【請求項６】
ヘッダ部とデータ部とを有するパケットから成るアナログ信号をアナログ受信信号として受信する方法であって、前記ヘッダ部は一定の伝送レートで伝送され、前記データ部は前記ヘッダ部に格納された伝送レート情報に従って伝送され、前記アナログ受信信号をＡＤコンバータでデジタル受信信号に変換し、該デジタル受信信号を復調回路でデジタル復調信号に復調するパケット受信方法において、
前記ヘッダ部に格納された伝送レート情報に基づき、前記ＡＤコンバータの分解能を変えるステップと、
前記ヘッダ部に格納された伝送レート情報に基づき、前記ＡＤコンバータのサンプリング周波数を変えるステップと、
前記ヘッダ部に格納された伝送レート情報に基づき、前記復調回路の復調用クロック周波数を変えるステップと
を含むパケット受信方法。
【請求項７】
前記伝送レート情報で示される伝送レートが高ければ、前記ＡＤコンバータの分解能は高くなるように変えられる、請求項６に記載のパケット受信方法。
【請求項８】
前記伝送レート情報で示される伝送レートが高ければ、前記ＡＤコンバータのサンプリング周波数は高くなるように変えられる、請求項６に記載のパケット受信方法。
【請求項９】
前記伝送レート情報で示される伝送レートが高ければ、前記復調回路の復調用クロック周波数は高くなるように変えられる、請求項６に記載のパケット受信方法。
【請求項１０】
ヘッダ部とデータ部とを有するパケットを送受信するパケット通信装置であって、受信信号に対してアナログ処理を行い、アナログ受信信号を出力する入力部と、該アナログ受信信号に対してアナログデジタル変換、デジタル復調処理を行い、デジタル復調信号を出力する復調部と、デジタル信号に対してデジタル変調処理およびデジタルアナログ変換を行い、アナログ送信信号を出力する変調部と、前記アナログ送信信号に対してアナログ処理を行い、送信信号を出力する出力部とを備えたパケット通信装置において、
前記ヘッダ部は一定の伝送レートで伝送され、前記データ部は前記ヘッダ部に格納された伝送レート情報に従って伝送され、
前記復調部は、
サンプリング周波数および分解能を変えることが可能で、前記アナログ受信信号をデジタル受信信号に変換するＡＤコンバータと、
前記デジタル受信信号を復調して、前記デジタル復調信号を出力するデジタル復調部と、
前記デジタル復調信号の中から前記ヘッダ部に格納された前記データ部の伝送レート情報を読み取って出力するレート判定部と、
前記伝送レート情報に従って分解能制御信号およびサンプリングクロック制御信号を出力する制御部と、
前記サンプリングクロック制御信号により指定された周波数のサンプリングクロックを出力する分周回路とを有し、
前記ＡＤコンバータは、前記分解能制御信号で指定された分解能で、前記サンプリングクロックに同期してＡＤ変換を行うことを特徴とするパケット通信装置。
【請求項１１】
前記制御部は、
伝送レートごとに対応する分解能値が保持されている分解能設定テーブルと、
前記伝送レート情報に応答して前記分解能設定テーブルを参照して、前記分解能制御信号を出力する分解能制御回路と、
伝送レートごとに対応するサンプリング周波数値が保持されているサンプリング周波数設定テーブルと、
前記伝送レート情報に応答して前記サンプリング周波数設定テーブルを参照して、前記サンプリングクロック制御信号を出力するサンプリング周波数制御回路と
を有する請求項１０に記載のパケット通信装置。
【請求項１２】
前記ＡＤコンバータは、
前記サンプリングクロックに同期して、それぞれ前記アナログ受信信号と第１乃至第２Ｎ（Ｎは自然数）のリファレンス電圧と比較する第１乃至第２Ｎのコンパレータであって、前記第１乃至前記第２Ｎのリファレンス電圧はこの順番に高くなっており、前記第１乃至前記第２Ｎのコンパレータの各々は前記分解能制御信号によりＯＮ／ＯＦＦ制御される前記第１乃至前記第２Ｎのコンパレータと、
前記第１乃至前記第２Ｎのコンパレータの出力を受ける第１乃至第２ＮのＡＮＤ回路であって、第ｊ（１≦ｊ＜２Ｎ）のＡＮＤ回路は、第ｊのコンパレータの出力信号と第（ｊ＋１）のコンパレータの反転出力信号との論理積をとり、第２ＮのＡＮＤ回路は第２Ｎのコンパレータの出力信号同士の論理積をとる、前記第１乃至前記第２ＮのＡＮＤ回路と、
前記サンプリングクロックに同期して動作し前記第１乃至前記第２ＮのＡＮＤ回路の出力信号を受けるエンコーダであって、前記アナログ受信信号よりも低いリファレンス電圧の中で、動作中のコンパレータに接続された最も高いリファレンス電圧に対応するＡＮＤ回路からのHigh入力信号をエンコードして前記デジタル受信信号を出力するエンコーダと
を有する請求項１０に記載のパケット通信装置。
【請求項１３】
ヘッダ部とデータ部とを有するパケットを送受信するパケット通信装置であって、受信信号に対してアナログ処理を行い、アナログ受信信号を出力する入力部と、該アナログ受信信号に対してアナログデジタル変換、デジタル復調処理を行い、デジタル復調信号を出力する復調部と、デジタル信号に対してデジタル変調処理およびデジタルアナログ変換を行い、アナログ送信信号を出力する変調部と、前記アナログ送信信号に対してアナログ処理を行い、送信信号を出力する出力部とを備えたパケット通信装置において、
前記ヘッダ部は一定の伝送レートで伝送され、前記データ部は前記ヘッダ部に格納された伝送レート情報に従って伝送され、
前記復調部は、
サンプリング周波数および分解能を変えることが可能で、前記アナログ受信信号をデジタル受信信号に変換するＡＤコンバータと、
前記デジタル受信信号を復調して、前記デジタル復調信号を出力するデジタル復調部と、
前記デジタル復調信号の中から前記ヘッダ部に格納された前記データ部の伝送レート情報を読み取って出力するレート判定部と、
前記伝送レート情報に従って分解能制御信号、サンプリングクロック制御信号および復調用クロック制御信号を出力する制御部と、
前記サンプリングクロック制御信号により指定された周波数のサンプリングクロックおよび前記復調用クロック制御信号により指定された周波数の復調用クロックを出力する分周回路とを有し、
前記ＡＤコンバータは、前記分解能制御信号で指定された分解能で、前記サンプリングクロックに同期してＡＤ変換を行い、前記デジタル復調部は、前記復調用クロックに同期して復調を行うことを特徴とするパケット通信装置。
【請求項１４】
前記制御部は、
伝送レートごとに対応する分解能値が保持されている分解能設定テーブルと、
前記伝送レート情報に応答して前記分解能設定テーブルを参照して、前記分解能制御信号を出力する分解能制御回路と、
伝送レートごとに対応するサンプリング周波数値が保持されているサンプリング周波数設定テーブルと、
前記伝送レート情報に応答して前記サンプリング周波数設定テーブルを参照して、前記サンプリングクロック制御信号を出力するサンプリング周波数制御回路と、
伝送レートごとに対応する復調用クロック周波数値が保持されている復調用クロック周波数設定テーブルと、
前記伝送レート情報に応答して前記復調用クロック周波数設定テーブルを参照して、前記復調用クロック制御信号を出力する復調用クロック周波数制御回路と
を有する請求項１３に記載のパケット通信装置。
【請求項１５】
前記ＡＤコンバータは、
前記サンプリングクロックに同期して、それぞれ前記アナログ受信信号と第１乃至第２Ｎ（Ｎは自然数）のリファレンス電圧と比較する第１乃至第２Ｎのコンパレータであって、前記第１乃至前記第２Ｎのリファレンス電圧はこの順番に高くなっており、前記第１乃至前記第２Ｎのコンパレータの各々は前記分解能制御信号によりＯＮ／ＯＦＦ制御される前記第１乃至前記第２Ｎのコンパレータと、
前記第１乃至前記第２Ｎのコンパレータの出力を受ける第１乃至第２ＮのＡＮＤ回路であって、第ｊ（１≦ｊ＜２Ｎ）のＡＮＤ回路は、第ｊのコンパレータの出力信号と第（ｊ＋１）のコンパレータの反転出力信号との論理積をとり、第２ＮのＡＮＤ回路は第２Ｎのコンパレータの出力信号同士の論理積をとる、前記第１乃至前記第２ＮのＡＮＤ回路と、
前記サンプリングクロックに同期して動作し前記第１乃至前記第２ＮのＡＮＤ回路の出力信号を受けるエンコーダであって、前記アナログ受信信号よりも低いリファレンス電圧の中で、動作中のコンパレータに接続された最も高いリファレンス電圧に対応するＡＮＤ回路からのHigh入力信号をエンコードして前記デジタル受信信号を出力するエンコーダと
を有する請求項１３に記載のパケット通信装置。
【請求項１６】
ヘッダ部とデータ部とを有するパケットを送受信するパケット通信装置であって、受信信号に対してアナログ処理を行い、アナログ受信信号を出力する入力部と、該アナログ受信信号に対してアナログデジタル変換、デジタル復調処理を行い、デジタル復調信号を出力する復調部と、デジタル信号に対してデジタル変調処理およびデジタルアナログ変換を行い、アナログ送信信号を出力する変調部と、前記アナログ送信信号に対してアナログ処理を行い、送信信号を出力する出力部とを備えたパケット通信装置において、
前記ヘッダ部は一定の伝送レートで伝送され、前記データ部は前記ヘッダ部に格納された伝送レート情報に従って伝送され、
前記復調部は、
サンプリング周波数および分解能を変えることが可能で、前記アナログ受信信号をデジタル受信信号に変換するＡＤコンバータと、
前記デジタル受信信号を復調して、前記デジタル復調信号を出力するデジタル復調ブロックと、
前記デジタル復調信号の中から前記ヘッダ部に格納された前記データ部の伝送レート情報を読み取って出力するレート判定部と、
前記伝送レート情報に従って分解能制御信号、サンプリングクロック制御信号、および復調用クロック制御信号を出力する制御部と、
前記サンプリングクロック制御信号により指定された周波数のサンプリングクロックおよび前記復調用クロック制御信号により指定された周波数の復調用クロックを出力する分周回路とを有し、
前記ＡＤコンバータは、前記分解能制御信号で指定された分解能で、前記サンプリングクロックに同期してＡＤ変換を行い、前記デジタル復調ブロックは、前記伝送レート情報に応答して前記復調用クロックに同期して復調を行うことを特徴とするパケット通信装置。
【請求項１７】
前記デジタル復調ブロックは、
各々が前記復調用クロックに同期して前記デジタル受信信号を復調する複数のデジタル復調部と、
前記伝送レート情報に対応する変調方式を判定し、前記複数のデジタル復調部の中から判定された変調方式に対応した１つを選択して、選択されたデジタル復調部から出力される信号を前記デジタル復調信号として出力する選択部と
を有する請求項１６に記載のパケット通信装置。
【請求項１８】
前記制御部は、
伝送レートごとに対応する分解能値が保持されている分解能設定テーブルと、
前記伝送レート情報に応答して前記分解能設定テーブルを参照して、前記分解能制御信号を出力する分解能制御回路と、
伝送レートごとに対応するサンプリング周波数値が保持されているサンプリング周波数設定テーブルと、
前記伝送レート情報に応答して前記サンプリング周波数設定テーブルを参照して、前記サンプリングクロック制御信号を出力するサンプリング周波数制御回路と、
伝送レートごとに対応する復調用クロック周波数値が保持されている復調用クロック周波数設定テーブルと、
前記伝送レート情報に応答して前記復調用クロック周波数設定テーブルを参照して、前記復調用クロック制御信号を出力する復調用クロック周波数制御回路と
を有する請求項１６に記載のパケット通信装置。
【請求項１９】
前記ＡＤコンバータは、
前記サンプリングクロックに同期して、前記アナログ受信信号と第１乃至第２Ｎ（Ｎは自然数）のリファレンス電圧と比較する第１乃至第２Ｎのコンパレータであって、前記第１乃至前記第２Ｎのリファレンス電圧はこの順番に高くなっており、前記第１乃至前記第２Ｎのコンパレータの各々は前記分解能制御信号によりＯＮ／ＯＦＦ制御される前記第１乃至前記第２Ｎのコンパレータと、
前記第１乃至前記第２Ｎのコンパレータの出力を受ける第１乃至第２ＮのＡＮＤ回路であって、第ｊ（１≦ｊ＜２Ｎ）のＡＮＤ回路は、第ｊのコンパレータの出力信号と第（ｊ＋１）のコンパレータの反転出力信号との論理積をとり、第２ＮのＡＮＤ回路は第２Ｎのコンパレータの出力信号同士の論理積をとる、前記第１乃至前記第２ＮのＡＮＤ回路と、
前記サンプリングクロックに同期して動作し前記第１乃至前記第２ＮのＡＮＤ回路の出力信号を受けるエンコーダであって、前記アナログ受信信号よりも低いリファレンス電圧の中で、動作中のコンパレータに接続された最も高いリファレンス電圧に対応するＡＮＤ回路からのHigh入力信号をエンコードして前記デジタル受信信号を出力するエンコーダと
を有する請求項１６に記載のパケット通信装置。
【請求項２０】
ヘッダ部とデータ部とを有するパケットを受信するパケット受信回路であって、受信信号に対してアナログ処理を行い、アナログ受信信号を出力する入力部と、該アナログ受信信号に対してアナログデジタル変換、デジタル復調処理を行い、デジタル復調信号を出力する復調部とを備えたパケット受信回路において、
前記ヘッダ部は一定の伝送レートで伝送され、前記データ部は前記ヘッダ部に格納された伝送レート情報に従って伝送され、
前記復調部は、
サンプリング周波数および分解能を変えることが可能で、前記アナログ受信信号をデジタル受信信号に変換するＡＤコンバータと、
前記デジタル受信信号を復調して、前記デジタル復調信号を出力するデジタル復調部と、
前記デジタル復調信号の中から前記ヘッダ部に格納された前記データ部の伝送レート情報を読み取って出力するレート判定部と、
前記伝送レート情報に従って分解能制御信号およびサンプリングクロック制御信号を出力する制御部と、
前記サンプリングクロック制御信号により指定された周波数のサンプリングクロックを出力する分周回路とを有し、
前記ＡＤコンバータは、前記分解能制御信号で指定された分解能で、前記サンプリングクロックに同期してＡＤ変換を行うことを特徴とするパケット受信回路。
【請求項２１】
前記制御部は、
伝送レートごとに対応する分解能値が保持されている分解能設定テーブルと、
前記伝送レート情報に応答して前記分解能設定テーブルを参照して、前記分解能制御信号を出力する分解能制御回路と、
伝送レートごとに対応するサンプリング周波数値が保持されているサンプリング周波数設定テーブルと、
前記伝送レート情報に応答して前記サンプリング周波数設定テーブルを参照して、前記サンプリングクロック制御信号を出力するサンプリング周波数制御回路と
を有する請求項２０に記載のパケット受信回路。
【請求項２２】
前記ＡＤコンバータは、
前記サンプリングクロックに同期して、それぞれ前記アナログ受信信号と第１乃至第２Ｎ（Ｎは自然数）のリファレンス電圧と比較する第１乃至第２Ｎのコンパレータであって、前記第１乃至前記第２Ｎのリファレンス電圧はこの順番に高くなっており、前記第１乃至前記第２Ｎのコンパレータの各々は前記分解能制御信号によりＯＮ／ＯＦＦ制御される前記第１乃至前記第２Ｎのコンパレータと、
前記第１乃至前記第２Ｎのコンパレータの出力を受ける第１乃至第２ＮのＡＮＤ回路であって、第ｊ（１≦ｊ＜２Ｎ）のＡＮＤ回路は、第ｊのコンパレータの出力信号と第（ｊ＋１）のコンパレータの反転出力信号との論理積をとり、第２ＮのＡＮＤ回路は第２Ｎのコンパレータの出力信号同士の論理積をとる、前記第１乃至前記第２ＮのＡＮＤ回路と、
前記サンプリングクロックに同期して動作し前記第１乃至前記第２ＮのＡＮＤ回路の出力信号を受けるエンコーダであって、前記アナログ受信信号よりも低いリファレンス電圧の中で、動作中のコンパレータに接続された最も高いリファレンス電圧に対応するＡＮＤ回路からのHigh入力信号をエンコードして前記デジタル受信信号を出力するエンコーダと
を有する請求項２０に記載のパケット受信回路。
【請求項２３】
ヘッダ部とデータ部とを有するパケットを受信するパケット受信回路であって、受信信号に対してアナログ処理を行い、アナログ受信信号を出力する入力部と、該アナログ受信信号に対してアナログデジタル変換、デジタル復調処理を行い、デジタル復調信号を出力する復調部とを備えたパケット受信回路において、
前記ヘッダ部は一定の伝送レートで伝送され、前記データ部は前記ヘッダ部に格納された伝送レート情報に従って伝送され、
前記復調部は、
サンプリング周波数および分解能を変えることが可能で、前記アナログ受信信号をデジタル受信信号に変換するＡＤコンバータと、
前記デジタル受信信号を復調して、前記デジタル復調信号を出力するデジタル復調部と、
前記デジタル復調信号の中から前記ヘッダ部に格納された前記データ部の伝送レート情報を読み取って出力するレート判定部と、
前記伝送レート情報に従って分解能制御信号、サンプリングクロック制御信号、および復調用クロック制御信号を出力する制御部と、
前記サンプリングクロック制御信号により指定された周波数のサンプリングクロックおよび前記復調用クロック制御信号により指定された周波数の復調用クロックを出力する分周回路とを有し、
前記ＡＤコンバータは、前記分解能制御信号で指定された分解能で、前記サンプリングクロックに同期してＡＤ変換を行い、前記デジタル復調部は、前記復調用クロックに同期して復調を行うことを特徴とするパケット受信回路。
【請求項２４】
前記制御部は、
伝送レートごとに対応する分解能値が保持されている分解能設定テーブルと、
前記伝送レート情報に応答して前記分解能設定テーブルを参照して、前記分解能制御信号を出力する分解能制御回路と、
伝送レートごとに対応するサンプリング周波数値が保持されているサンプリング周波数設定テーブルと、
前記伝送レート情報に応答して前記サンプリング周波数設定テーブルを参照して、前記サンプリングクロック制御信号を出力するサンプリング周波数制御回路と、
伝送レートごとに対応する復調用クロック周波数値が保持されている復調用クロック周波数設定テーブルと、
前記伝送レート情報に応答して前記復調用クロック周波数設定テーブルを参照して、前記復調用クロック制御信号を出力する復調用クロック周波数制御回路と
を有する請求項２３に記載のパケット受信回路。
【請求項２５】
前記ＡＤコンバータは、
前記サンプリングクロックに同期して、それぞれ前記アナログ受信信号と第１乃至第２Ｎ（Ｎは自然数）のリファレンス電圧と比較する第１乃至第２Ｎのコンパレータであって、前記第１乃至前記第２Ｎのリファレンス電圧はこの順番に高くなっており、前記第１乃至前記第２Ｎのコンパレータの各々は前記分解能制御信号によりＯＮ／ＯＦＦ制御される前記第１乃至前記第２Ｎのコンパレータと、
前記第１乃至前記第２Ｎのコンパレータの出力を受ける第１乃至第２ＮのＡＮＤ回路であって、第ｊ（１≦ｊ＜２Ｎ）のＡＮＤ回路は、第ｊのコンパレータの出力信号と第（ｊ＋１）のコンパレータの反転出力信号との論理積をとり、第２ＮのＡＮＤ回路は第２Ｎのコンパレータの出力信号同士の論理積をとる、前記第１乃至前記第２ＮのＡＮＤ回路と、
前記サンプリングクロックに同期して動作し前記第１乃至前記第２ＮのＡＮＤ回路の出力信号を受けるエンコーダであって、前記アナログ受信信号よりも低いリファレンス電圧の中で、動作中のコンパレータに接続された最も高いリファレンス電圧に対応するＡＮＤ回路からのHigh入力信号をエンコードして前記デジタル受信信号を出力するエンコーダと
を有する請求項２３に記載のパケット受信回路。
【請求項２６】
ヘッダ部とデータ部とを有するパケットを受信するパケット受信回路であって、受信信号に対してアナログ処理を行い、アナログ受信信号を出力する入力部と、該アナログ受信信号に対してアナログデジタル変換、デジタル復調処理を行い、デジタル復調信号を出力する復調部とを備えたパケット受信回路において、
前記ヘッダ部は一定の伝送レートで伝送され、前記データ部は前記ヘッダ部に格納された伝送レート情報に従って伝送され、
前記復調部は、
サンプリング周波数および分解能を変えることが可能で、前記アナログ受信信号をデジタル受信信号に変換するＡＤコンバータと、
前記デジタル受信信号を復調して、前記デジタル復調信号を出力するデジタル復調ブロックと、
前記デジタル復調信号の中から前記ヘッダ部に格納された前記データ部の伝送レート情報を読み取って出力するレート判定部と、
前記伝送レート情報に従って分解能制御信号、サンプリングクロック制御信号、および復調用クロック制御信号を出力する制御部と、
前記サンプリングクロック制御信号により指定された周波数のサンプリングクロックおよび前記復調用クロック制御信号により指定された周波数の復調用クロックを出力する分周回路とを有し、
前記ＡＤコンバータは、前記分解能制御信号で指定された分解能で、前記サンプリングクロックに同期してＡＤ変換を行い、前記デジタル復調ブロックは、前記伝送レート情報に応答して前記復調用クロックに同期して復調を行うことを特徴とするパケット受信回路。
【請求項２７】
前記デジタル復調ブロックは、
各々が前記復調用クロックに同期して前記デジタル受信信号を復調する複数のデジタル復調部と、
前記伝送レート情報に対応する変調方式を判定し、前記複数のデジタル復調部の中から判定された変調方式に対応した１つを選択して、選択されたデジタル復調部から出力される信号を前記デジタル復調信号として出力する選択部と
を有する請求項２６に記載のパケット受信回路。
【請求項２８】
前記制御部は、
伝送レートごとに対応する分解能値が保持されている分解能設定テーブルと、
前記伝送レート情報に応答して前記分解能設定テーブルを参照して、前記分解能制御信号を出力する分解能制御回路と、
伝送レートごとに対応するサンプリング周波数値が保持されているサンプリング周波数設定テーブルと、
前記伝送レート情報に応答して前記サンプリング周波数設定テーブルを参照して、前記サンプリングクロック制御信号を出力するサンプリング周波数制御回路と、
伝送レートごとに対応する復調用クロック周波数値が保持されている復調用クロック周波数設定テーブルと、
前記伝送レート情報に応答して前記復調用クロック周波数設定テーブルを参照して、前記復調用クロック制御信号を出力する復調用クロック周波数制御回路と
を有する請求項２６に記載のパケット受信回路。
【請求項２９】
前記ＡＤコンバータは、
前記サンプリングクロックに同期して、前記アナログ受信信号と第１乃至第２Ｎ（Ｎは自然数）のリファレンス電圧と比較する第１乃至第２Ｎのコンパレータであって、前記第１乃至前記第２Ｎのリファレンス電圧はこの順番に高くなっており、前記第１乃至前記第２Ｎのコンパレータの各々は前記分解能制御信号によりＯＮ／ＯＦＦ制御される前記第１乃至前記第２Ｎのコンパレータと、
前記第１乃至前記第２Ｎのコンパレータの出力を受ける第１乃至第２ＮのＡＮＤ回路であって、第ｊ（１≦ｊ＜２Ｎ）のＡＮＤ回路は、第ｊのコンパレータの出力信号と第（ｊ＋１）のコンパレータの反転出力信号との論理積をとり、第２ＮのＡＮＤ回路は第２Ｎのコンパレータの出力信号同士の論理積をとる、前記第１乃至前記第２ＮのＡＮＤ回路と、
前記サンプリングクロックに同期して動作し前記第１乃至前記第２ＮのＡＮＤ回路の出力信号を受けるエンコーダであって、前記アナログ受信信号よりも低いリファレンス電圧の中で、動作中のコンパレータに接続された最も高いリファレンス電圧に対応するＡＮＤ回路からのHigh入力信号をエンコードして前記デジタル受信信号を出力するエンコーダと
を有する請求項２６に記載のパケット受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルデータ信号をアナログ信号に変換して伝送するパケット通信装置、パケット受信回路およびパケット受信方法に関する。
【背景技術】
【０００２】
近年、データ通信の分野において、通信環境に応じて伝送レートを変えることにより安定した通信を実現する方法が普及してきた。デジタルデータ通信の分野において、一般的に使用されるパケット通信では、ヘッダ部を一定の伝送レートで伝送し、データ部の伝送レートを可変にするような方式がある。近年、普及の著しい無線ＬＡＮ（Local Area Network）もこの方式を使用している。
【０００３】
一方、上記技術を用いたパケット通信装置は、携帯電話やノートＰＣ（Personal Computer）などのバッテリで駆動する機器にも搭載されていることから、さらに消費電力を小さくすることが重要な課題となっている。
【０００４】
本発明に関連する従来技術として、可変伝送レート信号復調処理方法およびその回路が知られている（例えば、特許文献１参照）。
【０００５】
図１は特許文献１に開示されている伝送レート可変のデータに対する受信回路の内部構成図である。本受信回路は、準同期検波回路１と、アナログＬＰＦ（ローパスフィルタ）２と、増幅器３と、ＡＤ（アナログデジタル）コンバータ４と、データ格納用のメモリを内部に備えた自動レート認識回路５と、デジタル復調回路６とから構成されている。本受信回路は、ＩＦ（中間周波数）入力信号Ｓａを入力して復調データＳｇを出力する。
【０００６】
入力したＩＦ入力信号Ｓａは準同期検波回路１により準同期検波されてベースバンド帯信号Ｓｂとなる。次いで、アナログＬＰＦ２によりベースバンド帯信号Ｓｂから不要帯域が除去されて低域通過濾波された信号Ｓｃとなる。その後、増幅器３により低域通過濾波された信号Ｓｃの振幅およびオフセット電圧が調整され、アナログ信号ＳｄとしてＡＤコンバータ４へ送られる。ＡＤコンバータ４は、アナログ信号Ｓｄをデジタル信号Ｓｅに変換して自動レート認識回路５へ供給する。
【０００７】
自動レート認識回路５は、受信したデジタル信号Ｓｅをデータ格納用のメモリに一時格納すると共に受信したデジタル信号Ｓｅの伝送レートを算出してデジタル復調回路６へレートの判定結果Ｓｍを通知する。伝送レートの判定方法は、デジタル信号Ｓｅについてそれぞれの伝送レートに対応したクロック成分相関値を算出し、相関値が最大となったクロック成分に対応した伝送レートをデジタル信号Ｓｅの伝送レートと判定する、というものである。デジタル復調回路６は、判定結果Ｓｍの伝送レートに基づいてシステムクロックを変更し、自動レート認識回路５に一時格納されたデジタル信号Ｓｅから取出信号Ｓｈによりデジタル信号Ｓｆを取出してデジタル復調処理を行い、復調データＳｇとして出力する。
【０００８】
以上のように、判定した伝送レートに応じて復調回路のシステムクロックを変更し、一つの復調回路で複数の伝送レートに対応することにより、回路規模を小さくし、消費電力を低減しようとしている。
【０００９】
本発明に関連する先行技術文献として、パケットデータのＡＤ変換において、ＡＤ変換器のサンプリング周波数または復調器の動作周波数とデジタル信号のビット幅との少なくとも一方を変更でき、消費電力を小さくできるようにしたものがある（例えば、特許文献２参照）。この特許文献２では、エラー検出器で検出（算出）されたエラー率に基づいて上記変更を行っている。
【００１０】
また、パケット通信において、Ａ／Ｄ変換器のサンプリング速度、ダイナミックレンジ、量子化ビット数を低減することにより、消費電力の低減を図ったものもある（例えば、特許文献３参照）。但し、この特許文献３では、サンプリング速度や量子化ビット数は、低いままの固定であり、可変ではない。
【特許文献１】特許第３４０４３１２号明細書
【特許文献２】特開２００１−２５７７３１号公報
【特許文献３】特開平１１−１７６４４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従来技術の伝送レート認識方法では、パケット全体が同一レートで伝送されることを前提としている。このとき、高い伝送レートの時ほど短いサンプリング間隔、および高い分解能でサンプリングされたデジタルデータＳｅが伝送レート算出および判定のために必要となる。
【００１２】
一方、受信するパケットの伝送レートは受信するまで不明である。そのため、従来技術の自動レート認識回路５は、どのような伝送レートでも算出および判定できるよう、最短のサンプリング間隔および最高の分解能でサンプリングされたデジタルデータＳｅを必要とする。
【００１３】
したがって、図２（ａ）（ｂ）に示すように、デジタルデータＳｅを出力するＡＤコンバータ４は、受信するパケットの伝送レートにかかわらず、常時最高の伝送レートを算出および判定できるように最高のサンプリング周波数、および最高の分解能でＡＤ変換を行う必要がある。サンプリング周波数が高いほど、また分解能が高いほど、ＡＤ変換時の消費電力は大きくなることから、ＡＤコンバータ４は最大電力を常時消費する。
【００１４】
本来は、低伝送レートのパケット受信時には、より低いサンプリング周波数、低い分解能でＡＤコンバータを動作させることが可能である。
【００１５】
上記のとおり、特許文献１に開示された発明では、低伝送レートのパケット受信時にＡＤコンバータで余分な電力を消費するという欠点がある。
【００１６】
尚、特許文献２および３でも、ＡＤ変換器における消費電力を低減する発明を開示しているとはいうものの、伝送レートには何ら関連づけがなされていない。
【課題を解決するための手段】
【００１７】
そこで、本発明では、パケットのヘッダ部およびデータ部の伝送レートに従って、ＡＤコンバータのサンプリング周波数および分解能を変えるようにした。
【００１８】
本発明の第１の態様によれば、デジタルデータ信号をアナログ信号に変換して伝送するパケット通信装置であって、パケットのヘッダ部を一定の伝送レートで伝送し、データ部はヘッダ部に格納された伝送レート情報に従って伝送するようなパケット通信装置において、受信パケットのヘッダ部に格納された伝送レート情報に基づき、ＡＤコンバータのサンプリング周波数および分解能を変える機能を備えたパケット通信装置が得られる。
【００１９】
又、本発明の第２の態様によれば、デジタルデータ信号をアナログ信号に変換して伝送するパケット通信装置であって、パケットのヘッダ部を一定の伝送レートで伝送し、データ部はヘッダ部に格納された伝送レート情報に従って伝送するようなパケット通信装置において、受信パケットのヘッダ部に格納された伝送レート情報に基づき、ＡＤコンバータのサンプリング周波数および分解能を変える機能と、受信パケットのヘッダ部に格納された伝送レート情報に基づき、復調回路の復調用クロック周波数を変える機能とを備えたパケット通信装置が得られる。
【００２０】
本発明の第３の態様によれば、ヘッダ部とデータ部とを有するパケットから成るアナログ信号をアナログ受信信号として受信する方法であって、ヘッダ部は一定の伝送レートで伝送され、データ部はヘッダ部に格納された伝送レート情報に従って伝送され、アナログ受信信号をＡＤコンバータでデジタル受信信号に変換し、このデジタル受信信号を復調回路でデジタル復調信号に復調するパケット受信方法において、ヘッダ部に格納された伝送レート情報に基づき、ＡＤコンバータの分解能を変えるステップと、ヘッダ部に格納された伝送レート情報に基づき、ＡＤコンバータのサンプリング周波数を変えるステップとを含むパケット受信方法が得られる。
【００２１】
上記第３の態様によるパケット受信方法において、伝送レート情報で示される伝送レートが高ければ、ＡＤコンバータの分解能は高くなるように変えられる。また、伝送レート情報で示される伝送レートが高ければ、ＡＤコンバータのサンプリング周波数は高くなるように変えられる。
【００２２】
本発明の第４の態様によれば、ヘッダ部とデータ部とを有するパケットから成るアナログ信号をアナログ受信信号として受信する方法であって、ヘッダ部は一定の伝送レートで伝送され、データ部はヘッダ部に格納された伝送レート情報に従って伝送され、アナログ受信信号をＡＤコンバータでデジタル受信信号に変換し、このデジタル受信信号を復調回路でデジタル復調信号に復調するパケット受信方法において、ヘッダ部に格納された伝送レート情報に基づき、ＡＤコンバータの分解能を変えるステップと、ヘッダ部に格納された伝送レート情報に基づき、ＡＤコンバータのサンプリング周波数を変えるステップと、ヘッダ部に格納された伝送レート情報に基づき、復調回路の復調用クロック周波数を変えるステップとを含むパケット受信方法が得られる。
【００２３】
上記第３の態様によるパケット受信方法において、伝送レート情報で示される伝送レートが高ければ、ＡＤコンバータの分解能は高くなるように変えられる。また、伝送レート情報で示される伝送レートが高ければ、ＡＤコンバータのサンプリング周波数は高くなるように変えられる。さらに、伝送レート情報で示される伝送レートが高ければ、復調回路の復調用クロック周波数は高くなるように変えられる。
【００２４】
本発明の第５の態様によれば、ヘッダ部とデータ部とを有するパケットを送受信するパケット通信装置であって、受信信号に対してアナログ処理を行い、アナログ受信信号を出力する入力部と、このアナログ受信信号に対してアナログデジタル変換、デジタル復調処理を行い、デジタル復調信号を出力する復調部と、デジタル信号に対してデジタル変調処理およびデジタルアナログ変換を行い、アナログ送信信号を出力する変調部と、アナログ送信信号に対してアナログ処理を行い、送信信号を出力する出力部とを備えたパケット通信装置において、ヘッダ部は一定の伝送レートで伝送され、データ部はヘッダ部に格納された伝送レート情報に従って伝送され、復調部は、サンプリング周波数および分解能を変えることが可能で、アナログ受信信号をデジタル受信信号に変換するＡＤコンバータと、デジタル受信信号を復調して、デジタル復調信号を出力するデジタル復調部と、デジタル復調信号の中からヘッダ部に格納されたデータ部の伝送レート情報を読み取って出力するレート判定部と、伝送レート情報に従って分解能制御信号およびサンプリングクロック制御信号を出力する制御部と、サンプリングクロック制御信号により指定された周波数のサンプリングクロックを出力する分周回路とを有し、ＡＤコンバータは、分解能制御信号で指定された分解能で、サンプリングクロックに同期してＡＤ変換を行うことを特徴とするパケット通信装置が得られる。
【００２５】
上記第５の態様によるパケット通信装置において、制御部は、例えば、伝送レートごとに対応する分解能値が保持されている分解能設定テーブルと、伝送レート情報に応答して分解能設定テーブルを参照して、分解能制御信号を出力する分解能制御回路と、伝送レートごとに対応するサンプリング周波数値が保持されているサンプリング周波数設定テーブルと、伝送レート情報に応答してサンプリング周波数設定テーブルを参照して、サンプリングクロック制御信号を出力するサンプリング周波数制御回路とから構成される。また、上記ＡＤコンバータは、例えば、サンプリングクロックに同期して、それぞれアナログ受信信号と第１乃至第２Ｎ（Ｎは自然数）のリファレンス電圧と比較する第１乃至第２Ｎのコンパレータであって、第１乃至第２Ｎのリファレンス電圧はこの順番に高くなっており、第１乃至第２Ｎのコンパレータの各々は分解能制御信号によりＯＮ／ＯＦＦ制御される第１乃至第２Ｎのコンパレータと、第１乃至第２Ｎのコンパレータの出力を受ける第１乃至第２ＮのＡＮＤ回路であって、第ｊ（１≦ｊ＜２Ｎ）のＡＮＤ回路は、第ｊのコンパレータの出力信号と第（ｊ＋１）のコンパレータの反転出力信号との論理積をとり、第２ＮのＡＮＤ回路は第２Ｎのコンパレータの出力信号同士の論理積をとる、第１乃至第２ＮのＡＮＤ回路と、サンプリングクロックに同期して動作し第１乃至第２ＮのＡＮＤ回路の出力信号を受けるエンコーダであって、アナログ受信信号よりも低いリファレンス電圧の中で、動作中のコンパレータに接続された最も高いリファレンス電圧に対応するＡＮＤ回路からのHigh入力信号をエンコードしてデジタル受信信号を出力するエンコーダとから構成される。
【００２６】
本発明の第６の態様によれば、ヘッダ部とデータ部とを有するパケットを送受信するパケット通信装置であって、受信信号に対してアナログ処理を行い、アナログ受信信号を出力する入力部と、このアナログ受信信号に対してアナログデジタル変換、デジタル復調処理を行い、デジタル復調信号を出力する復調部と、デジタル信号に対してデジタル変調処理およびデジタルアナログ変換を行い、アナログ送信信号を出力する変調部と、アナログ送信信号に対してアナログ処理を行い、送信信号を出力する出力部とを備えたパケット通信装置において、ヘッダ部は一定の伝送レートで伝送され、データ部は前記ヘッダ部に格納された伝送レート情報に従って伝送され、復調部は、サンプリング周波数および分解能を変えることが可能で、アナログ受信信号をデジタル受信信号に変換するＡＤコンバータと、デジタル受信信号を復調して、デジタル復調信号を出力するデジタル復調部と、デジタル復調信号の中からヘッダ部に格納されたデータ部の伝送レート情報を読み取って出力するレート判定部と、伝送レート情報に従って分解能制御信号、サンプリングクロック制御信号および復調用クロック制御信号を出力する制御部と、サンプリングクロック制御信号により指定された周波数のサンプリングクロックおよび復調用クロック制御信号により指定された周波数の復調用クロックを出力する分周回路とを有し、ＡＤコンバータは、分解能制御信号で指定された分解能で、サンプリングクロックに同期してＡＤ変換を行い、デジタル復調部は、復調用クロックに同期して復調を行うことを特徴とするパケット通信装置が得られる。
【００２７】
上記第６の態様によるパケット通信装置において、制御部は、例えば、伝送レートごとに対応する分解能値が保持されている分解能設定テーブルと、伝送レート情報に応答して分解能設定テーブルを参照して、分解能制御信号を出力する分解能制御回路と、伝送レートごとに対応するサンプリング周波数値が保持されているサンプリング周波数設定テーブルと、伝送レート情報に応答してサンプリング周波数設定テーブルを参照して、サンプリングクロック制御信号を出力するサンプリング周波数制御回路と、伝送レートごとに対応する復調用クロック周波数値が保持されている復調用クロック周波数設定テーブルと、伝送レート情報に応答して復調用クロック周波数設定テーブルを参照して、復調用クロック制御信号を出力する復調用クロック周波数制御回路とから構成される。また、ＡＤコンバータは、例えば、サンプリングクロックに同期して、それぞれアナログ受信信号と第１乃至第２Ｎ（Ｎは自然数）のリファレンス電圧と比較する第１乃至第２Ｎのコンパレータであって、第１乃至第２Ｎのリファレンス電圧はこの順番に高くなっており、第１乃至第２Ｎのコンパレータの各々は分解能制御信号によりＯＮ／ＯＦＦ制御される第１乃至第２Ｎのコンパレータと、第１乃至第２Ｎのコンパレータの出力を受ける第１乃至第２ＮのＡＮＤ回路であって、第ｊ（１≦ｊ＜２Ｎ）のＡＮＤ回路は、第ｊのコンパレータの出力信号と第（ｊ＋１）のコンパレータの反転出力信号との論理積をとり、第２ＮのＡＮＤ回路は第２Ｎのコンパレータの出力信号同士の論理積をとる、第１乃至第２ＮのＡＮＤ回路と、サンプリングクロックに同期して動作し第１乃至第２ＮのＡＮＤ回路の出力信号を受けるエンコーダであって、アナログ受信信号よりも低いリファレンス電圧の中で、動作中のコンパレータに接続された最も高いリファレンス電圧に対応するＡＮＤ回路からのHigh入力信号をエンコードしてデジタル受信信号を出力するエンコーダとから構成される。
【００２８】
本発明の第７の態様によれば、ヘッダ部とデータ部とを有するパケットを送受信するパケット通信装置であって、受信信号に対してアナログ処理を行い、アナログ受信信号を出力する入力部と、このアナログ受信信号に対してアナログデジタル変換、デジタル復調処理を行い、デジタル復調信号を出力する復調部と、デジタル信号に対してデジタル変調処理およびデジタルアナログ変換を行い、アナログ送信信号を出力する変調部と、アナログ送信信号に対してアナログ処理を行い、送信信号を出力する出力部とを備えたパケット通信装置において、ヘッダ部は一定の伝送レートで伝送され、データ部は前記ヘッダ部に格納された伝送レート情報に従って伝送され、復調部は、サンプリング周波数および分解能を変えることが可能で、アナログ受信信号をデジタル受信信号に変換するＡＤコンバータと、デジタル受信信号を復調して、デジタル復調信号を出力するデジタル復調ブロックと、デジタル復調信号の中からヘッダ部に格納されたデータ部の伝送レート情報を読み取って出力するレート判定部と、伝送レート情報に従って分解能制御信号、サンプリングクロック制御信号、および復調用クロック制御信号を出力する制御部と、サンプリングクロック制御信号により指定された周波数のサンプリングクロックおよび復調用クロック制御信号により指定された周波数の復調用クロックを出力する分周回路とを有し、ＡＤコンバータは、分解能制御信号で指定された分解能で、サンプリングクロックに同期してＡＤ変換を行い、デジタル復調ブロックは、伝送レート情報に応答して復調用クロックに同期して復調を行うことを特徴とするパケット通信装置が得られる。
【００２９】
上記第７の態様によるパケット通信装置において、デジタル復調ブロックは、各々が復調用クロックに同期してデジタル受信信号を復調する複数のデジタル復調部と、伝送レート情報に対応する変調方式を判定し、複数のデジタル復調部の中から判定された変調方式に対応した１つを選択して、選択されたデジタル復調部から出力される信号をデジタル復調信号として出力する選択部とから構成されることが好ましい。また、制御部は、例えば、伝送レートごとに対応する分解能値が保持されている分解能設定テーブルと、伝送レート情報に応答して分解能設定テーブルを参照して、分解能制御信号を出力する分解能制御回路と、伝送レートごとに対応するサンプリング周波数値が保持されているサンプリング周波数設定テーブルと、伝送レート情報に応答してサンプリング周波数設定テーブルを参照して、サンプリングクロック制御信号を出力するサンプリング周波数制御回路と、伝送レートごとに対応する復調用クロック周波数値が保持されている復調用クロック周波数設定テーブルと、伝送レート情報に応答して復調用クロック周波数設定テーブルを参照して、復調用クロック制御信号を出力する復調用クロック周波数制御回路とから構成される。ＡＤコンバータは、例えば、サンプリングクロックに同期して、アナログ受信信号と第１乃至第２Ｎ（Ｎは自然数）のリファレンス電圧と比較する第１乃至第２Ｎのコンパレータであって、第１乃至第２Ｎのリファレンス電圧はこの順番に高くなっており、第１乃至第２Ｎのコンパレータの各々は分解能制御信号によりＯＮ／ＯＦＦ制御される第１乃至第２Ｎのコンパレータと、第１乃至第２Ｎのコンパレータの出力を受ける第１乃至第２ＮのＡＮＤ回路であって、第ｊ（１≦ｊ＜２Ｎ）のＡＮＤ回路は、第ｊのコンパレータの出力信号と第（ｊ＋１）のコンパレータの反転出力信号との論理積をとり、第２ＮのＡＮＤ回路は第２Ｎのコンパレータの出力信号同士の論理積をとる、第１乃至第２ＮのＡＮＤ回路と、サンプリングクロックに同期して動作し第１乃至第２ＮのＡＮＤ回路の出力信号を受けるエンコーダであって、アナログ受信信号よりも低いリファレンス電圧の中で、動作中のコンパレータに接続された最も高いリファレンス電圧に対応するＡＮＤ回路からのHigh入力信号をエンコードしてデジタル受信信号を出力するエンコーダとから構成される。
【００３０】
本発明の第８の態様によれば、ヘッダ部とデータ部とを有するパケットを受信するパケット受信回路であって、受信信号に対してアナログ処理を行い、アナログ受信信号を出力する入力部と、このアナログ受信信号に対してアナログデジタル変換、デジタル復調処理を行い、デジタル復調信号を出力する復調部とを備えたパケット受信回路において、ヘッダ部は一定の伝送レートで伝送され、データ部はヘッダ部に格納された伝送レート情報に従って伝送され、復調部は、サンプリング周波数および分解能を変えることが可能で、アナログ受信信号をデジタル受信信号に変換するＡＤコンバータと、デジタル受信信号を復調して、デジタル復調信号を出力するデジタル復調部と、デジタル復調信号の中からヘッダ部に格納されたデータ部の伝送レート情報を読み取って出力するレート判定部と、伝送レート情報に従って分解能制御信号およびサンプリングクロック制御信号を出力する制御部と、サンプリングクロック制御信号により指定された周波数のサンプリングクロックを出力する分周回路とを有し、ＡＤコンバータは、分解能制御信号で指定された分解能で、サンプリングクロックに同期してＡＤ変換を行うことを特徴とするパケット受信回路が得られる。
【００３１】
上記第８の態様によるパケット受信回路において、制御部は、例えば、伝送レートごとに対応する分解能値が保持されている分解能設定テーブルと、伝送レート情報に応答して分解能設定テーブルを参照して、分解能制御信号を出力する分解能制御回路と、伝送レートごとに対応するサンプリング周波数値が保持されているサンプリング周波数設定テーブルと、伝送レート情報に応答してサンプリング周波数設定テーブルを参照して、サンプリングクロック制御信号を出力するサンプリング周波数制御回路とから構成される。また、ＡＤコンバータは、例えば、サンプリングクロックに同期して、それぞれアナログ受信信号と第１乃至第２Ｎ（Ｎは自然数）のリファレンス電圧と比較する第１乃至第２Ｎのコンパレータであって、第１乃至第２Ｎのリファレンス電圧はこの順番に高くなっており、第１乃至第２Ｎのコンパレータの各々は分解能制御信号によりＯＮ／ＯＦＦ制御される第１乃至第２Ｎのコンパレータと、第１乃至第２Ｎのコンパレータの出力を受ける第１乃至第２ＮのＡＮＤ回路であって、第ｊ（１≦ｊ＜２Ｎ）のＡＮＤ回路は、第ｊのコンパレータの出力信号と第（ｊ＋１）のコンパレータの反転出力信号との論理積をとり、第２ＮのＡＮＤ回路は第２Ｎのコンパレータの出力信号同士の論理積をとる、第１乃至第２ＮのＡＮＤ回路と、サンプリングクロックに同期して動作し第１乃至第２ＮのＡＮＤ回路の出力信号を受けるエンコーダであって、アナログ受信信号よりも低いリファレンス電圧の中で、動作中のコンパレータに接続された最も高いリファレンス電圧に対応するＡＮＤ回路からのHigh入力信号をエンコードしてデジタル受信信号を出力するエンコーダとから構成される。
【００３２】
本発明の第９の態様によれば、ヘッダ部とデータ部とを有するパケットを受信するパケット受信回路であって、受信信号に対してアナログ処理を行い、アナログ受信信号を出力する入力部と、このアナログ受信信号に対してアナログデジタル変換、デジタル復調処理を行い、デジタル復調信号を出力する復調部とを備えたパケット受信回路において、ヘッダ部は一定の伝送レートで伝送され、データ部はヘッダ部に格納された伝送レート情報に従って伝送され、復調部は、サンプリング周波数および分解能を変えることが可能で、アナログ受信信号をデジタル受信信号に変換するＡＤコンバータと、デジタル受信信号を復調して、デジタル復調信号を出力するデジタル復調部と、デジタル復調信号の中からヘッダ部に格納されたデータ部の伝送レート情報を読み取って出力するレート判定部と、伝送レート情報に従って分解能制御信号、サンプリングクロック制御信号、および復調用クロック制御信号を出力する制御部と、サンプリングクロック制御信号により指定された周波数のサンプリングクロックおよび復調用クロック制御信号により指定された周波数の復調用クロックを出力する分周回路とを有し、ＡＤコンバータは、分解能制御信号で指定された分解能で、サンプリングクロックに同期してＡＤ変換を行い、デジタル復調部は、復調用クロックに同期して復調を行うことを特徴とするパケット受信回路が得られる。
【００３３】
上記第９の態様によるパケット受信回路において、制御部は、例えば、伝送レートごとに対応する分解能値が保持されている分解能設定テーブルと、伝送レート情報に応答して分解能設定テーブルを参照して、分解能制御信号を出力する分解能制御回路と、伝送レートごとに対応するサンプリング周波数値が保持されているサンプリング周波数設定テーブルと、伝送レート情報に応答してサンプリング周波数設定テーブルを参照して、サンプリングクロック制御信号を出力するサンプリング周波数制御回路と、伝送レートごとに対応する復調用クロック周波数値が保持されている復調用クロック周波数設定テーブルと、伝送レート情報に応答して復調用クロック周波数設定テーブルを参照して、復調用クロック制御信号を出力する復調用クロック周波数制御回路とから構成される。また、ＡＤコンバータは、例えば、サンプリングクロックに同期して、それぞれアナログ受信信号と第１乃至第２Ｎ（Ｎは自然数）のリファレンス電圧と比較する第１乃至第２Ｎのコンパレータであって、第１乃至第２Ｎのリファレンス電圧はこの順番に高くなっており、第１乃至第２Ｎのコンパレータの各々は分解能制御信号によりＯＮ／ＯＦＦ制御される第１乃至第２Ｎのコンパレータと、第１乃至第２Ｎのコンパレータの出力を受ける第１乃至第２ＮのＡＮＤ回路であって、第ｊ（１≦ｊ＜２Ｎ）のＡＮＤ回路は、第ｊのコンパレータの出力信号と第（ｊ＋１）のコンパレータの反転出力信号との論理積をとり、第２ＮのＡＮＤ回路は第２Ｎのコンパレータの出力信号同士の論理積をとる、第１乃至第２ＮのＡＮＤ回路と、サンプリングクロックに同期して動作し第１乃至第２ＮのＡＮＤ回路の出力信号を受けるエンコーダであって、アナログ受信信号よりも低いリファレンス電圧の中で、動作中のコンパレータに接続された最も高いリファレンス電圧に対応するＡＮＤ回路からのHigh入力信号をエンコードしてデジタル受信信号を出力するエンコーダとから構成される。
【００３４】
本発明の第１０の態様によれば、ヘッダ部とデータ部とを有するパケットを受信するパケット受信回路であって、受信信号に対してアナログ処理を行い、アナログ受信信号を出力する入力部と、このアナログ受信信号に対してアナログデジタル変換、デジタル復調処理を行い、デジタル復調信号を出力する復調部とを備えたパケット受信回路において、ヘッダ部は一定の伝送レートで伝送され、データ部はヘッダ部に格納された伝送レート情報に従って伝送され、復調部は、サンプリング周波数および分解能を変えることが可能で、アナログ受信信号をデジタル受信信号に変換するＡＤコンバータと、デジタル受信信号を復調して、デジタル復調信号を出力するデジタル復調ブロックと、デジタル復調信号の中からヘッダ部に格納されたデータ部の伝送レート情報を読み取って出力するレート判定部と、伝送レート情報に従って分解能制御信号、サンプリングクロック制御信号、および復調用クロック制御信号を出力する制御部と、サンプリングクロック制御信号により指定された周波数のサンプリングクロックおよび前記復調用クロック制御信号により指定された周波数の復調用クロックを出力する分周回路とを有し、ＡＤコンバータは、分解能制御信号で指定された分解能で、サンプリングクロックに同期してＡＤ変換を行い、デジタル復調ブロックは、伝送レート情報に応答して復調用クロックに同期して復調を行うことを特徴とするパケット受信回路が得られる。
【００３５】
上記第１０の態様によるパケット受信回路において、デジタル復調ブロックは、各々が復調用クロックに同期してデジタル受信信号を復調する複数のデジタル復調部と、伝送レート情報に対応する変調方式を判定し、複数のデジタル復調部の中から判定された変調方式に対応した１つを選択して、選択されたデジタル復調部から出力される信号をデジタル復調信号として出力する選択部とから構成されることが好ましい。また、制御部は、伝送レートごとに対応する分解能値が保持されている分解能設定テーブルと、伝送レート情報に応答して分解能設定テーブルを参照して、分解能制御信号を出力する分解能制御回路と、伝送レートごとに対応するサンプリング周波数値が保持されているサンプリング周波数設定テーブルと、伝送レート情報に応答してサンプリング周波数設定テーブルを参照して、サンプリングクロック制御信号を出力するサンプリング周波数制御回路と、伝送レートごとに対応する復調用クロック周波数値が保持されている復調用クロック周波数設定テーブルと、伝送レート情報に応答して復調用クロック周波数設定テーブルを参照して、復調用クロック制御信号を出力する復調用クロック周波数制御回路とから構成される。ＡＤコンバータは、例えば、サンプリングクロックに同期して、アナログ受信信号と第１乃至第２Ｎ（Ｎは自然数）のリファレンス電圧と比較する第１乃至第２Ｎのコンパレータであって、第１乃至第２Ｎのリファレンス電圧はこの順番に高くなっており、第１乃至第２Ｎのコンパレータの各々は分解能制御信号によりＯＮ／ＯＦＦ制御される第１乃至第２Ｎのコンパレータと、第１乃至第２Ｎのコンパレータの出力を受ける第１乃至第２ＮのＡＮＤ回路であって、第ｊ（１≦ｊ＜２Ｎ）のＡＮＤ回路は、第ｊのコンパレータの出力信号と第（ｊ＋１）のコンパレータの反転出力信号との論理積をとり、第２ＮのＡＮＤ回路は第２Ｎのコンパレータの出力信号同士の論理積をとる、第１乃至第２ＮのＡＮＤ回路と、サンプリングクロックに同期して動作し第１乃至第２ＮのＡＮＤ回路の出力信号を受けるエンコーダであって、アナログ受信信号よりも低いリファレンス電圧の中で、動作中のコンパレータに接続された最も高いリファレンス電圧に対応するＡＮＤ回路からのHigh入力信号をエンコードしてデジタル受信信号を出力するエンコーダとから構成される。
【発明の効果】
【００３６】
伝送レートごとに異なるサンプリング周波数および分解能でＡＤ変換を行うことにより、ＡＤコンバータの消費電力を最適化し、トータルとしての低消費電力化を実現する。
【発明を実施するための最良の形態】
【００３７】
図４は本発明に係るパケット通信装置の内部構成図である。パケット通信装置は、入力部８と、復調部９と、デジタルデータ処理部１０と、変調部１１と、出力部１２とから構成される。入力部８と復調部９との組み合わせはパケット受信回路として動作する。変調部１１と出力部１２との組み合わせはパケット送信回路として動作する。
【００３８】
図４に示したパケット通信装置の動作について説明する。
【００３９】
最初に受信時の動作について説明する。入力部8は受信信号Ｓ１に対して増幅、検波などのアナログ処理を行い、アナログ受信信号Ｓ２を復調部９へ出力する。復調部９は入力されたアナログ受信信号Ｓ２に対してＡＤ変換、デジタル復調処理を行い、デジタル復調信号Ｓ３をデジタルデータ処理部１０へ出力する。
【００４０】
次に送信時の動作について説明する。デジタルデータ処理部１０は、送信するデータのデジタル信号Ｓ４を変調部１１へ出力する。変調部１１は、入力されたデジタル信号Ｓ４に対して、デジタル変調処理およびＤＡ（デジタルアナログ）変換を行い、アナログ送信信号Ｓ５を出力部１２へ出力する。出力部１２は、入力されたアナログ送信信号Ｓ５に対してアナログ変調、増幅などのアナログ処理を行い、送信信号Ｓ６を出力する。
【００４１】
図３は本発明が対象とするパケット構成図であり、可変伝送レート通信で良く使われているパケット構成である。
【００４２】
図３（ａ）はパケット全体を示しており、パケット全体はヘッダ部７−１とデータ部７−２とから構成される。図３（ｂ）はヘッダ部７−１の格納情報を示しており、データ部の伝送レート情報および送信側と受信側で必要な各種情報がヘッダ部７−１に格納されている。ヘッダ部７−１はパケットによらず一定の最も低い伝送レートで伝送される。データ部７−２は、ヘッダ部７−１の伝送レート情報で指定された、パケットごとに異なる伝送レートで伝送される。
【００４３】
図５は本発明に係るパケット通信装置における復調部９の内部構成図である。復調部９は、サンプリング周波数および分解能を変えることができるＡＤコンバータ１３と、デジタル受信信号Ｓ７を復調するデジタル復調部１４と、復調されたデジタル復調信号Ｓ３の中からヘッダ部に格納されたデータ部の伝送レート情報Ｓ８を読み取って出力するレート判定部１５と、伝送レート情報Ｓ８に従って分解能制御信号Ｓ９、サンプリングクロック制御信号Ｓ１０、および復調用クロック制御信号Ｓ１１を出力する制御部１６と、サンプリングクロック制御信号Ｓ１０により指定された周波数のサンプリングクロックＳ１２および復調用クロック制御信号Ｓ１１により指定された周波数の復調用クロックＳ１３を出力する分周回路１７とから構成される。
【００４４】
以降、図５を参照しながら、ヘッダ部７−１受信時、データ部７−２受信時、パケット受信完了時の順に、復調部９の動作について説明する。
【００４５】
はじめに、ヘッダ部７−１受信時の復調部９の動作について説明する。
【００４６】
ヘッダ部７−１を受信するため、レート判定部１５は、最も低い伝送レートに対応する伝送レート情報Ｓ８を出力する。制御部１６は、入力された伝送レート情報Ｓ８に対応したサンプリングクロック制御信号Ｓ１０と復調用制御信号Ｓ１１とを分周回路１７へ、分解能制御信号Ｓ９をＡＤコンバータ１３へ出力する。分周回路１７は、入力されたサンプリングクロック制御信号Ｓ１０により指定された周波数のサンプリングクロックＳ１２をＡＤコンバータ１３へ、復調用クロック制御信号Ｓ１１により指定された復調用クロックＳ１３をデジタル復調部１４へ出力する。ＡＤコンバータ１３は、分解能制御信号Ｓ９により設定された分解能で、および分周回路１７から入力されるサンプリングクロックＳ１２に同期して、ヘッダ部７−１のＡＤ変換を行い、デジタル受信信号Ｓ７を出力する。最も低い伝送レートに対応する伝送レート情報Ｓ８でサンプリングクロックＳ１２と分解能制御信号Ｓ９とを制御しているので、ＡＤコンバータ１３は最低のサンプリング周波数および分解能でＡＤ変換を行う。
【００４７】
デジタル復調部１４は、分周回路１７から入力される復調用クロックＳ１３に同期して、デジタル受信信号Ｓ７の復調処理を行い、デジタル復調信号Ｓ３を出力する。最も低い伝送レートに対応する伝送レート情報Ｓ８で復調用クロックＳ１３を制御しているので、デジタル復調部１４は最低の復調用クロック周波数でデジタル復調処理を行う。
【００４８】
次にデータ部７−２受信時の復調部９の動作について説明する。
【００４９】
レート判定部１５は、ヘッダ部７−１受信時のデジタル復調信号Ｓ３からデータ部の伝送レート情報を読み取り、伝送レート情報Ｓ８の値を変更する。伝送レート情報Ｓ８の変更は、データ部７−２のアナログ受信信号Ｓ２がＡＤコンバータ１３に入力されはじめるタイミングに合わせて行う。
【００５０】
制御部１６は、変更された伝送レート情報Ｓ８に対応したサンプリングクロック制御信号Ｓ１０と復調用クロック制御信号Ｓ１１とを分周回路１７へ出力し、また分解能制御信号Ｓ９をＡＤコンバータ１３へ出力する。分周回路１７は、入力されたサンプリングクロック制御信号Ｓ１０により指定された周波数のサンプリングクロックＳ１２をＡＤコンバータ１３へ出力し、復調用クロック制御信号Ｓ１１により指定された復調用クロックＳ１３をデジタル復調部１４へ出力する。ＡＤコンバータ１３は、分解能制御信号Ｓ９により設定された分解能で、および分周回路１７から入力されるサンプリングクロックＳ１２に同期して、アナログ受信信号Ｓ２のＡＤ変換を行い、デジタル受信信号Ｓ７を出力する。ヘッダ部７−１に格納されたデータ部の伝送レート情報に対応させてサンプリングクロックＳ１２と分解能制御信号Ｓ９とを制御しているので、ＡＤコンバータ１３は伝送レートごとに異なるサンプリング周波数および分解能でＡＤ変換を行う。
【００５１】
デジタル復調部１４は、分周回路１７から入力される復調用クロックＳ１３に同期して、デジタル受信信号Ｓ７のデジタル復調処理を行い、デジタル復調信号Ｓ３を出力する。ヘッダ部７−１に格納されたデータ部の伝送レート情報に対応させて復調用クロックＳ１３を制御しているので、デジタル復調部１４は伝送レートごとに異なる復調用クロックでデジタル復調処理を行う。
【００５２】
次にパケットの受信完了時における復調部９の動作について説明する。
【００５３】
データ部７−２の受信を完了すると、レート判定部１５は、伝送レート情報Ｓ８を最も低い伝送レートに対応する伝送レート情報Ｓ８に変更する。制御部１６、分周回路１７、ＡＤコンバータ１３、デジタル復調部１４はヘッダ部７−１受信時と同じ動作を行い、次パケットの受信待ち状態となる。
【００５４】
図６は図５におけるＡＤコンバータ１３にフラッシュ型ＡＤコンバータを使用した場合の内部構成例である。
【００５５】
ＡＤコンバータ１３は、第１乃至第２Ｎのコンパレータ１８−１〜１８−２Ｎと、第１乃至第２ＮのＡＮＤ回路１９−１〜１９−２Ｎと、エンコーダ２０とから構成されている。ここで、Ｎは自然数である。
【００５６】
一般的なフラッシュ型のＮビット分解能ＡＤコンバータの構成と異なる点は、（1）サンプリング周波数が可変であること、（2）２Ｎ個のコンパレータ１８−１〜１８−２Ｎのひとつひとつが、２Ｎのビット幅を持つ分解能制御信号Ｓ９の各ビットの信号ラインと接続されＯＮ／ＯＦＦ制御ができること、（3）エンコーダ２０の動作をコンパレータのＯＮ／ＯＦＦ制御に対応させたことである。
【００５７】
第１乃至第２Ｎのコンパレータ１８−１〜１８−２Ｎは、ＯＦＦ時には信号の比較動作を停止し、比較出力としてLowレベルを出力し、消費電力を最小限に保持する。
【００５８】
次に、図６に示したＡＤコンバータ１３の動作を説明する。
【００５９】
入力されたアナログ受信信号Ｓ２は第１乃至第２Ｎのコンパレータ１８−１〜１８−２Ｎにより第１乃至第２Ｎのリファレンス電圧Ｖref1〜Ｖref2Nと比較され、その結果が各コンパレータから出力される。すなわち、第１乃至第２Ｎのコンパレータ１８−１〜１８−２Ｎには、サンプリングクロックＳ１２に同期して、それぞれ、アナログ受信信号Ｓ２と第１乃至第２Ｎのリファレンス電圧Ｖref1〜Ｖref2Nとを比較する。尚、第１乃至第２Ｎのリファレンス電圧Ｖref1〜Ｖref2Nはこの順番に高くなっている。第１乃至第２Ｎのコンパレータ１８−１〜１８−２Ｎのひとつひとつは、分解能制御信号Ｓ９によりＯＮ／ＯＦＦ制御されている。動作状態のコンパレータは通常どおりに動作するが、停止状態のコンパレータは動作を停止し、Low出力となる。動作状態のコンパレータは動作のため電力を消費するが、停止状態のコンパレータは回路状態を保持するのに必要な最小限の電力のみ消費する。
【００６０】
第１乃至第２Ｎのコンパレータ１８−１〜１８−２Ｎからの出力の結果が第１乃至第２ＮのＡＮＤ回路１９−１〜１９−２Ｎを経てエンコーダ２０へ入力される。第ｊ（１≦ｊ＜２Ｎ）のＡＮＤ回路１９−ｊは、第ｊのコンパレータ１８−ｊの出力信号と第（ｊ＋１）のコンパレータ１８−（ｊ＋１）の反転出力信号との論理積をとる。第２ＮのＡＮＤ回路１９−２Ｎは、第２Ｎのコンパレータ１８−２Ｎの出力信号同士の論理積をとる。
【００６１】
エンコーダ２０は、サンプリングクロックＳ１２に同期して動作する。エンコーダ２０は、アナログ受信信号Ｓ２よりも低いリファレンス電圧Ｖref1〜Ｖrefi（１＜ｉ≦２Ｎ）の中で、動作中のコンパレータに接続された最も高い第ｊのリファレンス電圧Ｖrefj(１＜ｊ≦ｉ)に対応する第ｊのＡＮＤ回路１９−ｊからのHigh入力信号をエンコードしてデジタル受信信号Ｓ７を出力する。
【００６２】
図７は図５における制御部１６の内部構成図である。制御部１６は、分解能制御回路２１と、分解能設定テーブル２２と、サンプリング周波数制御回路２３と、サンプリング周波数設定テーブル２４と、復調用クロック周波数制御回路２５と、復調用クロック周波数設定テーブル２６とから構成されている。
【００６３】
分解能制御回路２１は、伝送レート情報Ｓ８の入力ラインおよび分解能制御信号Ｓ９の出力ラインと接続されており、また分解能設定テーブル２２を参照できる構成である。
【００６４】
図８（ａ）に示すように、分解能設定テーブル２２には、それぞれの伝送レートごとに対応する分解能値が保持されている。図８（ｂ）に示すように、ＡＤコンバータの分解能が高いほど１回あたりに処理可能なデータ量が増加して伝送レートが高くなる。換言すれば、伝送レート情報Ｓ８で示される伝送レートが高ければ、ＡＤコンバータ１３の分解能は高くなるように変えられる。
【００６５】
とにかく、分解能制御回路１２は、伝送レート情報Ｓ８に応答して分解能設定テーブル２２を参照して、分解能制御信号Ｓ９を出力する。
【００６６】
サンプリング周波数制御回路２３は、伝送レート情報Ｓ８の入力ラインおよびサンプリングクロック制御信号Ｓ１０の出力ラインと接続されており、またサンプリング周波数設定テーブル２４を参照できる構成である。
【００６７】
図９（ａ）に示すように、サンプリング周波数設定テーブル２４には、それぞれの伝送レートごとに対応するサンプリング周波数値が保持されている。図９（ｂ）に示すように、サンプリング周波数値が高くなるほど、時間当たりの伝送データ量が増加して伝送レートは高くなる。換言すれば、伝送レート情報Ｓ８で示される伝送レートが高ければ、ＡＤコンバータ１３のサンプリング周波数は高くなるように変えられる。
【００６８】
とにかく、サンプリング周波数制御回路２３は、伝送レート情報Ｓ８に応答してサンプリング周波数設定テーブル２４を参照して、サンプリングクロック制御信号Ｓ１０を出力する。
【００６９】
復調用クロック周波数制御回路２５は、伝送レート情報Ｓ８の入力ラインおよび復調用クロック制御信号Ｓ１１の出力ラインと接続されており、また復調用クロック周波数設定テーブル２２を参照できる構成である。
【００７０】
図１０（ａ）に示すように、復調用クロック周波数設定テーブル２６には、それぞれの伝送レートごとに対応する復調用クロック周波数値が保持されている。図１０（ｂ）に示すように、復調用クロック周波数が高くなるほど、時間当たりの復調データ量が増加して伝送レートは高くなる。換言すれば、伝送レート情報Ｓ８で示される伝送レートが高ければ、復調回路であるデジタル復調部１４の復調用クロック周波数は高くなるように変えられる。
【００７１】
とにかく、復調用クロック周波数制御回路２５は、伝送レート情報Ｓ８に応答して復調用クロック周波数設定テーブル２６を参照して、復調用クロック制御信号Ｓ１１を出力する。
【００７２】
次に図７に示した制御部１６の動作について説明する。
【００７３】
分解能制御回路２１は、分解能設定テーブル２２を参照し、入力された伝送レート情報Ｓ８で示される伝送レートに対応した分解能値を読み出す。その読み出した値の分解能でＡＤ変換するように、分解能制御回路２１は、ＡＤコンバータ１５内における２Ｎ個のコンパレータ１８−１〜１８−２ＮのＯＮ／ＯＦＦ制御を決定し、分解能制御信号Ｓ９を生成し出力する。
【００７４】
分解能設定テーブル２２から読み出された分解能値がＢであったとしよう。この場合、分解能制御信号Ｓ９は２Ｂ個のコンパレータを動作状態ＯＮに設定し、残りの（２Ｎ−２Ｂ）個のコンパレータを停止状態ＯＦＦに設定する。
【００７５】
サンプリング周波数制御回路２３は、サンプリング周波数設定テーブル２４を参照し、入力された伝送レート情報Ｓ８に対応したサンプリング周波数値を読み出し、その読み出した値をサンプリングクロック制御信号Ｓ１０として出力する。
【００７６】
復調用クロック周波数制御回路２５は、復調用クロック周波数設定テーブル２６を参照し、入力された伝送レート情報Ｓ８に対応した復調用クロック周波数値を読み出し、その読み出した値を復調用クロック制御信号Ｓ１１として出力する。
【００７７】
例として、図１２の最高分解能Ｎ＝３ビットのＡＤコンバータにおいて、必要な分解能Ｂ＝２ビットである場合の分解能制御信号生成動作について説明する。
【００７８】
分解能制御信号Ｓ２２のHighがＯＮ制御、LowがＯＦＦ制御として説明する。  分解能値Ｂ＝２ビットのとき必要なリファレンス電圧は２Ｂ個である４個であり、最大電圧の第８のリファレンス電圧Ｖref8を４分割する値をもつ第２、第４、第６、および第８のリファレンス電圧Ｖref2、Ｖref4、Ｖref6、Ｖref8が接続された第２、第４、第６、および第８のコンパレータ３０−２、３０−４、３０−６、および２０−８を動作状態ＯＮに設定し、残りの第１、第３、第５、および第７のコンパレータ３０−１、３０−３、３０−５、および３０−７を停止状態ＯＦＦに設定する必要がある。したがって、分解能制御信号Ｓ２２は第２、第４、第６、および第８のリファレンス電圧Ｖref2、Ｖref4、Ｖref6、Ｖref8に対応するビットがHighである「Low, High, Low, High, Low, High, Low, High（左端がＬＳＢ、右端がＭＳＢ）」となる。
【００７９】
例として、図１２に示す最高分解能Ｎ＝３ビットのＡＤコンバータにおいて、必要な分解能Ｂ＝２ビット、アナログ受信信号Ｓ１６の電圧が第４のリファレンス電圧Ｖref4と第５のリファレンス電圧Ｖref5の間にある場合について説明する。
【００８０】
分解能制御信号の動作で説明したように、必要な分解能Ｂ＝２ビットであるので、図１２のＡＤコンバータに入力される分解能制御信号Ｓ２２は「Low, High, Low, High, Low, High, Low, High（左端ＬＳＢ、右端ＭＳＢ）」である。第２、第４、第６、および第８のコンパレータ３０−２、３０−４、３０−６、３０−８は動作し、第１、第３、第５、および第７のコンパレータ３０−１、３０−３、３０−５、３０−７は動作を停止してLowを出力する。動作しているコンパレータの中で、アナログ受信信号Ｓ１６よりも低い第２および第４のリファレンス電圧Ｖref2、Ｖref4が接続された第２および第４のコンパレータ３０−２、３０−４の出力信号Ｓ１７−２、Ｓ１７−４はHigh、反転出力信号Ｓ１８−２、Ｓ１８−４はLowとなる。アナログ受信信号Ｓ１６よりも高い第６および第８のリファレンス電圧Ｖref6、Ｖref8が接続された第６および第８のコンパレータ３０−６、３０−８の出力信号Ｓ１７−６、Ｓ１７−８はLow、反転出力信号Ｓ１８−６、Ｓ１８−８はHighとなる。
【００８１】
動作を停止した第１、第３、第５、および第７のコンパレータ３０−１、３０−３、３０−５、３０−７の出力信号Ｓ１７−１、Ｓ１７−３、Ｓ１７−５、Ｓ１７−７（Low）が入力された第１、第３、第５、および第７のＡＮＤ回路３１−１、３１−３、３１−５、３１−７の出力信号Ｓ１９−１、Ｓ１９−３、Ｓ１９−５、Ｓ１９−７はLowである。第２および第４のコンパレータ３０−２、３０−４の出力信号Ｓ１７−２、Ｓ１７−４（High）と第３および第５のコンパレータ３０−３、３０−５の反転出力信号Ｓ１８−３、Ｓ１８−５（High）が入力されたＡＮＤ回路３１−２、３１−４の出力信号Ｓ１９−２、Ｓ１９−４はHighである。第６および第８のコンパレータ３０−６、３０−８の出力信号Ｓ１７−６、Ｓ１７−８（Low）が入力された第６および第８のＡＮＤ回路３１０−６、３１−８の出力信号Ｓ１９−６、Ｓ１９−８はLowである。
【００８２】
したがって、信号Ｓ１８−１〜Ｓ１８−８は「Low, High, Low, High, Low, Low, Low, Low（左端ＬＳＢ、右端ＭＳＢ）」となる。エンコーダ３２は、アナログ信号Ｓ１６よりも低い第１乃至第４のリファレンス電圧Ｖref１〜Ｖref4の中で、動作中のコンパレータに接続された最も高い第４のリファレンス電圧Ｖref4に対応する第４のＡＮＤ回路Ｓ３１−４からのHigh出力信号、すなわち信号Ｓ１８−１〜Ｓ１８−８の４ビット目Ｓ１８−４が有効であると判断し、４ビット目がHighで他のビットがLowである信号「Low, Low, Low, High, Low, Low, Low, Low（左端ＬＳＢ、右端ＭＳＢ）」をエンコードして「Low, Low, High（左端ＬＳＢ、右端ＭＳＢ）」をデジタル受信信号Ｓ２０として出力する。
【００８３】
本発明では、ＡＤコンバータ１３のサンプリング周波数が（１／Ａ）倍（Ａ＞１）かつ分解能がＢビット（Ｂ＜Ｎ）でもパケットを受信するのに十分である場合には、サンプリング周波数を（１／Ａ）倍に間引き、かつ（２Ｎ−２Ｂ）個のコンパレータをＯＦＦにする。したがって、最高の伝送レート時と比較して、クロック動作による消費電力が（１／Ａ）倍、またコンパレータによる消費電力が（１／２Ｎ−Ｂ）倍(＜１)となる。このようにＡＤコンバータの消費電力の大部分を占める、クロック動作による消費電力とコンパレータによる消費電力を伝送レートに合わせて最適化することで、ＡＤコンバータにおける余分な消費電力を低減できる。
【００８４】
可変伝送レート通信では、効率良くデータを伝送するために伝送レートごとに異なる種類の変調方式を適用する方法が主流となっている。同一の復調回路で複数の種類の変調方式に対応することはできないため、変調方式が伝送レートごとに異なる場合には、復調回路も伝送レートごとに異なったものを備える必要がある。
【００８５】
図１１は伝送レートごとに異なった変調方式が適用される場合における、復調部の内部構成図であり、上述した第１の実施の形態におけるパケット通信装置の復調部９を置き換えるものである。図５に示す復調部９と比較して、デジタル復調部１４をデジタル復調ブロック２９に置き換え、さらに伝送レート情報Ｓ８を入力している点が異なる。
【００８６】
デジタル復調ブロック２９は、Ｍ個のデジタル復調部２７−１〜２７−Ｍ（Ｍは適用する変調方式の個数）と選択部２８から構成される。またＡＤコンバータ１３、レート判定部１５、制御部１６、分周回路１７の構成および動作は第１の実施の形態の場合と同じである。
【００８７】
以降、復調ブロック２９内部の動作について説明する。
【００８８】
選択部２８は入力された伝送レート情報Ｓ８に対応する変調方式を判定し、判定された変調方式に対応した第ｍのデジタル復調部２７−ｍ（１≦ｍ≦Ｍ）に対する第ｍのイネーブル信号Ｓ１４−ｍをアクティブにする。同時にアクティブにするイネーブル信号は1本のみであり、他の（Ｍ−１）個のデジタル復調部に対するイネーブル信号はインアクティブである。
【００８９】
入力されたイネーブル信号がアクティブである第ｍのデジタル復調部２７−ｍは、デジタル受信信号Ｓ７を復調し、第ｍのデジタル復調信号Ｓ１５−ｍを選択部２８へ出力する。選択部２８はその第ｍのデジタル復調信号Ｓ１５−ｍを選択し、デジタル復調信号Ｓ３として出力する。
【００９０】
また、入力されたイネーブル信号がインアクティブである（Ｍ−１）個のデジタル復調部は、復調用クロックＳ１３をイネーブル信号でマスクすることにより動作を停止する。
【００９１】
複数のデジタル復調部の中からデータの伝送レートに対応したひとつのデジタル復調部のみを動作させることにより、一つの変調方式に対応した第１の実施の形態の場合と同様の消費電力で複数の変調方式に対応できる。
【００９２】
このように、本発明によれば、ヘッダ部７−１はパケットの種類によらず一定の伝送レートで伝送され、データ部７−２はヘッダ部７−１に格納された伝送レート情報に従って伝送されるようなパケット通信装置において、ＡＤコンバータ１３のサンプリング周波数および分解能を必要最低限に制御することで消費電力を最適化する。サンプリング周波数および分解能が固定のＡＤコンバータを使用する場合と比較して、消費電力が低減される。
【００９３】
尚、本発明は、上述した実施の形態に限定されず、本発明の要旨を逸脱しない範囲内で種々の変更が可能なのはいうまでもない。たとえば、上述した実施の形態では、制御部１６は、伝送レート情報Ｓ８に従って分解能制御信号Ｓ９、サンプリングクロック制御信号Ｓ１０、および復調用クロック制御信号Ｓ１１を出力しているが、分解能制御信号Ｓ９およびサンプリングクロック制御信号Ｓ１０のみを出力するようにしても良い。この場合、分周回路１７は、サンプリングクロック制御信号Ｓ１０により指定された周波数のサンプリングクロックＳ１２のみを出力することになる。また、上述した実施の形態では、本発明をパケット通信装置に適用した場合について説明しているが、本発明はパケット受信回路にも同様に適用可能なのは勿論である。
【図面の簡単な説明】
【００９４】
【図１】従来技術における受信回路の内部構成図である。
【図２】従来技術における（ａ）伝送レートとＡＤコンバータのサンプリング周波数との関係を示すグラフ、および（ｂ）伝送レートとＡＤコンバータの分解能との関係を示すグラフである。
【図３】本発明が対象とする（ａ）パケット構成、および（ｂ）ヘッダ部構成を示す図である。
【図４】本発明におけるパケット通信装置の内部構成を示すブロック図である。
【図５】本発明における第１の実施の形態による復調部の内部構成を示すブロック図である。
【図６】図５に示す復調部に用いられるＡＤコンバータの内部構成例を示すブロック図である。
【図７】図５に示す復調部に用いられる制御部の内部構成を示すブロック図である。
【図８】本発明における（ａ）分解能設定テーブル、および（ｂ）グラフ（伝送レート−分解能）を示す図である。
【図９】本発明における（ａ）サンプリング周波数設定テーブル、および（ｂ）グラフ（伝送レート−サンプリング周波数）を示す図である。
【図１０】本発明における（ａ）復調用クロック周波数設定テーブル、および（ｂ）グラフ（伝送レート−復調用クロック周波数）を示す図である。
【図１１】本発明における第２の実施の形態に係る復調部の内部構成を示すブロック図である。
【図１２】最高分解能が３ビットのＡＤコンバータの内部構成例を示すブロック図である。
【符号の説明】
【００９５】
８    入力部
９    復調部
１０    デジタルデータ処理部
１１    変調部
１２    出力部
１３    ＡＤコンバータ
１４    デジタル復調部
１５    レート判定部
１６    制御部
１７    分周回路
１８−１〜１８−２Ｎ    コンパレータ
１９−１〜１９−２Ｎ    ＡＮＤ回路
２０    エンコーダ
２１    分解能制御回路
２２    分解能設定テーブル
２３    サンプリング周波数制御回路
２４    サンプリング周波数設定テーブル
２５    復調用クロック周波数制御回路
２６    復調用クロック周波数設定テーブル
２７−１〜２７−Ｍ    デジタル復調部
２８    選択部
２９    デジタル復調ブロック
３０−１〜３０−８    コンパレータ
３１−１〜３１−８    ＡＮＤ回路
３２    エンコーダ
【図１】
2005159456.tif 000003
【図２】
2005159456.tif 000004
【図３】
2005159456.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2005159456.tif 000010
【図９】
2005159456.tif 000011
【図１０】
2005159456.tif 000012
【図１１】
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【図１２】
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