(57)【要約】【課題】  多値不揮発性メモリに使用されるセンスアンプ回路では、リファレンスセルの基準電流を選択して切り替え、電流を切り替えるたびに読み出しを行うため複数回の読み出し時間に相当する時間がかかる。また、リファレンスセルの基準電流を複数の異なるセルから生成しているため製造バラツキにより基準電流の相対精度が悪くなり、読み出しセルの状態を正しく読み出せなくなる事がある。これらの問題を解決し、高速で、メモリセルの状態を正しく読み出すセンスアンプ回路を提供することである。【解決手段】  １つのリファレンスセルの基準電流から、ミラー回路を用いて複数の検出電流を生成し、メモリセルの電流と複数の検出電流とを同時に比較判定することで、製造上のバラツキによる影響を受けないで安定した読み出しを高速に行うことが可能となる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
メモリセルとリファレンスセルとを備え、前記リファレンスセルの１つに流れる基準電流から複数の検出電流を設定し、前記複数の検出電流と前記メモリセルに流れる電流とを同時に比較判定することを特徴とする電流センスアンプ回路。
【請求項２】
前記基準電流を入力として、第１及び第２の基準電圧を発生させ、該第１及び第２の基準電圧のそれぞれから第１及び第２の検出電流を生成し、該第１及び第２の検出電流と前記メモリセルに流れる電流とを同時に比較判定することを特徴とする請求項１記載の電流センスアンプ回路。
【請求項３】
前記基準電流と同じ電流値を流す第１トランジスタと、第２のトランジスタとをカスケード接続し該第１及び第２トランジスタの共通接続されたドレインに第１基準電圧を発生させる第１のリファレンスブロックと、前記リファレンスセルに流れる電流値と同じ電流値を流す第３トランジスタと、第４のトランジスタとをカスケード接続し該第３及び第４トランジスタの共通接続されたドレインに第２基準電圧を発生させる第２のリファレンスブロックと、前記メモリセルに流れる電流値と同じ電流値を流す第５トランジスタと、前記第１基準電圧を入力とし第１検出電流を流す第６のトランジスタと、をカスケード接続し該第５及び第６トランジスタの共通接続されたドレインから第１の出力信号を出力する第１のセンスアンプブロックと、前記メモリセルに流れる電流値と同じ電流値を流す第７トランジスタと、前記第２基準電圧を入力とし第２検出電流を流す第８のトランジスタと、をカスケード接続し該第７及び第８トランジスタの共通接続されたドレインから第２の出力信号を出力する第２のセンスアンプブロックと、を備え、前記第２のトランジスタと前記第６トランジスタ、及び前記第４のトランジスタと前記第８トランジスタとトランジスタサイズの比に応じたそれぞれの電流を前記第１及び第２の検出電流とすることを特徴とする請求項１または２記載の電流センスアンプ回路。
【請求項４】
前記第１，３，５、７のトランジスタはＰチャンネルトランジスタであり、前記第２，４，６、８のトランジスタはＮチャンネルトランジスタであることを特徴とする請求項３記載の電流センスアンプ回路。
【請求項５】
前記基準電流を入力として、第１の基準電圧を発生させ、該第１の基準電圧から第１及び第２の検出電流を生成し、該第１及び第２の検出電流と前記メモリセルに流れる電流とを同時に比較判定することを特徴とする請求項１記載の電流センスアンプ回路。
【請求項６】
前記基準電流と同じ電流値を流す第１トランジスタと、第２のトランジスタとをカスケード接続し該第１及び第２トランジスタの共通接続されたドレインに第１基準電圧を発生させる第１のリファレンスブロックと、前記メモリセルに流れる電流値と同じ電流値を流す第５トランジスタと、前記第１基準電圧を入力とし第１検出電流を流す第６のトランジスタと、をカスケード接続し該第５及び第６トランジスタの共通接続されたドレインから第１の出力信号を出力する第１のセンスアンプブロックと、前記メモリセルに流れる電流値と同じ電流値を流す第７トランジスタと、前記第１基準電圧を入力とし第２検出電流を流す第８のトランジスタと、をカスケード接続し該第７及び第８トランジスタの共通接続されたドレインから第２の出力信号を出力する第２のセンスアンプブロックと、を備え、前記第２のトランジスタと前記第６トランジスタ、及び前記第２のトランジスタと前記第８トランジスタとトランジスタサイズの比に応じたそれぞれの電流を前記第１及び第２の検出電流とすることを特徴とする請求項１または５記載の電流センスアンプ回路。
【請求項７】
前記第１，５，７のトランジスタはＰチャンネルトランジスタであり、前記第２，６、８のトランジスタはＮチャンネルトランジスタであることを特徴とする請求項６記載の電流センスアンプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリの読み出し回路として使用している電流センスアンプ回路に関する。特に、多値の不揮発性メモリの読み出しを行う際にメモリセルへ流れる電流と比較する検出電流を複数備えた電流センスアンプ回路に関する。
【背景技術】
【０００２】
不揮発性メモリでは、１つのメモリセルの状態が消去状態、書込状態の２つ存在する。また、１つのメモリセルに対してメモリセルに流れる電流を例えば４段階の電流値に作り込み、１つのメモリセルを用いて４ｂｉｔのデータを持たせるという多値と呼ばれる技術が用いられるようになってきた。この場合、１つのメモリセルの電流値（以下Ｉｏｎと称す）の状態を知る為に、メモリセルに流れるＩｏｎとリファレンス回路で生成した検出電流と比較しメモリセルのＩｏｎ状態の判定を行っている。その判定結果により、メモリセルがどの状態(書込,消去等)であるかを知る事ができる。これらの動作を読み出しと言う。
【０００３】
１つのメモリセルの４つのＩｏｎ状態を知る為には、従来技術１（図４)ではリファレンス回路３３の基準電流Ｉｒを可変させ、その度に読み出しを行う必要がある。従来技術２(図５),従来技術３(図６)は、１つのメモリセルに流れる電流Ｉｏｎと比較する為のリファレンス回路にリファレンスセルを複数搭載する事で、メモリセルに流れる電流を段階的に分けて知る方法が取られている。
【０００４】
図４に従来技術１の読み出し回路の構成を示す。基準電流Ｉｒを生成するリファレンス回路３３と、基準電流とメモリセル３２の電流Ｉｃとを比較検出し、メモリセルの状態により“Ｈ”または“Ｌ”を出力する回路3１（以下、電流センスアンプ回路と称す）から構成される。ここではメモリセルブロック３２およびリファレンスセルブロック３４はそれぞれカラムセレクタトランジスタとＲＯＭセルトランジスタで構成されている。
【０００５】
また、通常、トランジスタＱ２とＱ６、トランジスタＱ１とＱ５、トランジスタＱ３とＱ７とはそれぞれ同じトランジスタ(以下、Ｔｒと称す)サイズで構成され、Ｔｒの電流が流せる能力（以下、ｇｍと称す）はそれぞれ同じであるように構成される。また、トランジスタＱ８とＱ４のＴｒサイズは異なり、トランジスタＱ８のｇｍに対してＱ４のｇｍは小さくなるように構成する。例えば、Ｑ８のｇｍに対してＱ４のｇｍは半分になるような構成がとられる。
【０００６】
次に本読み出し回路の動作について述べる。リファレンス回路３３のリファレンスセルブロック３４にて基準電流Ｉｒを生成して、ＮｃｈトランジスタＱ８とＮｃｈトランジスタＱ４とをミラー接続してＮｃｈトランジスタＱ４に流れる電流値を決定する。
【０００７】
電流センスアンプ回路３１のメモリセル３２に流れる電流Ｉｃが基準電流Ｉｒと同等の電流を流した場合、ＩｃがＰｃｈトランジスタＱ１とＱ３で構成される電流ミラー回路により移され、ＰｃｈトランジスタＱ３に流せる電流がＮｃｈトランジスタＱ４に流れる電流値を超えた場合、Ｑ４のＴｒのＯＮ抵抗に対してＱ３のＴｒのＯＮ抵抗が小さくなり、出力端子３８はトランジスタＱ４とＱ３のレシオ比により“Ｈ”が出力される。すなわち、本動作により、メモリセル３２のＩｃがＩｒと同じ電流の状態の場合は、出力端子３８に対して“Ｈ”を出力する事になる。
【０００８】
また、メモリセルの電流Ｉｃが基準電流Ｉｒより非常に少ない場合は、電流センスアンプ回路３１のメモリセル３２に流れる電流ＩｃがＰｃｈトランジスタＱ１とＱ３の電流ミラー回路により移され、Ｑ３に流れる電流がＮｃｈトランジスタＱ４に流れる電流値を超えないため、Ｑ４のＴｒのＯＮ抵抗に対してＱ３のＴｒのＯＮ抵抗が大きくなり、出力端子３８はトランジスタＱ４とＱ３のレシオ比により”Ｌ”が出力される。すなわち、本動作により、メモリセル３２のＩｃがＩｒより非常に少ない状態の場合は、出力端子３８に対して”Ｌ”を出力することとなる。
【０００９】
さらに、本回路ではリファレンス回路３３のリファレンスセルブロック３４へ流れる電流Ｉｒを可変する事で、メモリセルの状態(メモリセルの電流Ｉｏｎがどの範囲に存在するか)を知る事ができる。しかし、メモリセル３２のＩｏｎがどの範囲にあるかを調べるためには、基準電流Ｉｒを可変する度に読み出しを実施しなければならない。その為、１回の読み出しでテストできなく、複数回の読み出しが必要である。但し、メモリセルの電流ＩｏｎとＩｃは同じ意味である。
【００１０】
図５に示す従来技術２の読み出し回路の構成を述べる。リファレンスセルブロック４２に電流値が異なったダミーセル４３〜４８を数種類設け、それぞれのダミーセル４３〜４８の組み合わせにより例えばＩｒａ１＝３０μＡ、Ｉｒａ２＝２０μＡ、Ｉｒａ３＝１０μＡをそれぞれ流す基準電流源を設ける。また、バイアス回路１〜３（４１４〜４１６）の構成をメモリセルＣＡが接続するバイアス回路４１３と同じ構成とする。このバイアス回路１〜３とＩｒａ１〜３の電流により接点ＲｅａｄＲｅｆ１は、電源電圧が３Ｖ、バイアス回路の抵抗４９が５０ＫΩの場合、電源電圧−抵抗４９ｘＩｒａ１＝３Ｖ―５０ＫΩｘ３０μＡ＝１．５ｖとなる。同様に、ＲｅａｄＲｅｆ２＝２．０ｖ、ＲｅａｄＲｅｆ３＝２．５ｖとなる。このように３種類の異なったＲｅａｄＲｅｆ１〜３を基準電圧とする構成をリファレンス回路４１とする。
【００１１】
次にメモリセルＣＡを読み出す回路の構成について述べる。リファレンス回路４１と同じく、メモリセルＣＡに流れる電流Ｉｃａとバイアス回路４１３の抵抗４９により、接点ＲｅａｄＣＡは、電源電圧−（抵抗４９ｘＩｃａ)＝３ｖ−（５０ＫΩｘＩｃａ）となる。このようにメモリセルＣＡに流れる電流Ｉｃａにより、ＲｅａｄＣＡレベルは異なることになる。４１０〜４１２は電圧比較器であり、ＲｅａｄＣＡレベルとＲｅａｄＲｅｆ１〜３のそれぞれのレベルとの比較を行い、電圧比較器４１０〜４１２の出力Ａ１〜３に“Ｈ”または“Ｌ”を出力する構成となっている。
【００１２】
次に本読み出し回路の動作について述べる。メモリセルＣＡの電流が５μＡの場合、ＲｅａｄＣＡは、電源電圧−（抵抗４９ｘＩｃａ)＝２．７５ｖとなる。この２．７５ｖと電圧比較器４１０に入力されるＲｅａｄＲｅｆ１＝１．５ｖが比較され、電圧比較器４１０の出力Ａ１は“Ｈ”となる。同様に入力されるＲｅａｄＲｅｆ２＝２ｖと比較され、電圧比較器４１１の出力Ａ２は“Ｈ”となる。また、電圧比較器４１２に入力されるＲｅａｄＲｅｆ３＝２．５ｖと比較され、電圧比較器４１２の出力Ａ３は“Ｈ”となる。このように電圧比較器４１０〜４１２は全て“Ｈ”となる。
【００１３】
また、メモリセルＣＡの電流が１５μＡの場合、ＲｅａｄＣＡは、電源電圧−（抵抗４９ｘＩｃａ)＝２．２５ｖとなる。この２．２５ｖと電圧比較器４１０に入力されるＲｅａｄＲｅｆ１＝１．５ｖが比較され、電圧比較器４１０の出力Ａ１は“Ｈ”となる。同様に入力されるＲｅａｄＲｅｆ２＝２ｖと比較され、電圧比較器４１１の出力Ａ２は“Ｈ”となる。また、電圧比較器４１２に入力されるＲｅａｄＲｅｆ３＝２．５ｖと比較され、ＲｅａｄＲｅｆ３より低いため、電圧比較器４１２の出力Ａ３は“Ｌ”となる。このように電圧比較器４１０，４１１は“Ｈ”、電圧比較器４１２は“Ｌ”となる。
【００１４】
このようにメモリセルＣＡの電流Ｉｃａにより、電圧比較器４１０〜４１２の出力Ａ１〜３に得られる論理レベルが異なってくる。この状態を図式したものが図６（ａ）である。
【００１５】
本回路では１回の読み出しで図６（ａ）のようにメモリセルＣＡの電流Ｉｃａの状態により論理値の４状態を判定できるが、リファレンスセルブロック４２は電流値が異なった電流を流すため複数のダミーセル４３〜４８が接続され、構成されている。ここでは、１０μＡの電流を流すダミーセルを並列に接続し１０、２０、３０μＡの電流値のリファレンスセルを構成している。製造バラツキによりダミーセル４３〜４８が流す電流が所定値に対してバラツキを持った電流となり、その結果それぞれのリファレンスセルへ流れる電流の相対精度が悪くなる。
【００１６】
Ｉｒａ１,Ｉｒａ２,Ｉｒａ３の相対値にバラツキが生じ、Ｉｒａ１とＩｒａ２の電流差Ｉｒａ１〜Ｉｒａ２がその電流が小さくなったり、Ｉｒａ２とＩｒａ３の電流差が大きくなったりする為、ＲｅａｄＲｅｆ１〜３のレベルが所定レベルに対してずれが生じることとなる。よって、電圧比較器４１０〜４１２の出力Ａ１,Ａ２，Ａ３のデータ”１００”が読み出しずらかったり、データ”１１０”が他のデータ“０００”、“１１１”に比べ容易に読み出せたりする事となりメモリセルＣＡの電流値の状態を正しく読み出せなくなる。
【００１７】
図５に示す従来技術２において製造バラツキによりダミーセル(リファレンスセル)の電流がばらついた場合、以下に述べる現象が起こる。これまで、リファレンスセルブロック４２で生成される電流Ｉｒａ１＝３０μＡ、Ｉｒａ２＝２０μＡ、Ｉｒａ３＝１０μＡで述べてきた(以下、本電流条件をＡ条件と称す)。図５に示すダミーセル４３〜４８が製造工程中にバラツキ、その影響で電流値がＩｒａ１＝２７μＡ、Ｉｒａ２＝２３μＡ、Ｉｒａ３＝１０μと変化する(以下、本電流条件をＢ条件と称す)。但し、条件Ａ，Ｂ共に抵抗４９＝５０ＫΩ、電源電圧＝３ｖである。
【００１８】
Ａ条件での図５に示す回路の各接点ＲｅａｄＲｅｆ１〜３は、以前に記載した計算式 電源電圧―（抵抗４９ｘＩｒａ）よりＲｅａｄＲｅｆ１＝１．５ｖ、ＲｅａｄＲｅｆ２＝２ｖ、ＲｅａｄＲｅｆ３＝２．５ｖとなる。本レベルを各電圧比較器４１０〜４１２に入力し、メモリセルＣＡの判定を行う。Ｂ条件での各接点はＲｅａｄＲｅｆ１＝１．６５ｖ、ＲｅａｄＲｅｆ２＝１．８５ｖ、ＲｅａｄＲｅｆ３＝２．５ｖとなる。本レベルを各電圧比較器４１０〜４１２に入力し、メモリセルＣＡの判定を行う。
【００１９】
前述２条件について比較する。Ａ条件では、ＲｅａｄＲｅｆ１レベル（１．５ｖ）とＲｅａｄＲｅｆ２レベル（２ｖ）間の電圧差が０．５ｖとなる。この電圧は、出力Ａ１〜３の出力値“１００”の読み出し電圧範囲を意味する。Ｂ条件では、ＲｅａｄＲｅｆ１（１．６５ｖ）とＲｅａｄＲｅｆ２レベル（１．８５ｖ）間の電圧差が０．２ｖとなる。この電圧は、出力Ａ１〜３出力値“１００”の読み出し電圧範囲を意味する。Ａ条件では出力値“１００”の読み出し電圧範囲が０．５ｖに対して、Ｂ条件では０．２ｖになり出力値“１００”の読み出し電圧範囲が０．３ｖ狭くなりＡ条件と比べてＢ条件では読みにくくなる。
【００２０】
また、この場合、製造上のバラツキによる電流Ｉｒａ１，Ｉｒａ２のバラツキがさらに大きくなったら、ＲｅａｄＲｅｆ１レベルとＲｅａｄｒｅｆ２レベルの電圧差が０ｖとなり、出力値“１００”の読み出しが出来なくなる。このように出力値の電圧範囲が狭くなる状態を図式したものを図６に示す。図６（ａ）がＡ条件、図６（ｂ）がＢ条件を示す。図６（ｂ）に示すαａとαｂは、製造上のバラツキによるダミーセルに流れる電流値のバラツキ値を示す。
【００２１】
図７に示す従来技術３の読み出し回路の構成を述べる。本読み出し回路は、リファレンス回路６２の中にしきい値（電流値）が異なる複数のリファレンスセル６５，６６，６７と、これらのうちの１つを選択するリファレンス選択回路６４とを備えている。例えば、リファレンス選択回路６４によりリファレンスセル６５を選択しリファレンスセル６５に流れる電流Ｉｒｂ５と、メモリセルＣＢ６１に流れる電流Ｉｃｂ１とをセンスアンプ６３により比較することによりメモリセルＣＢ６１に流れる電流Ｉｃｂ１の大小で判定し読み出しを行う。
【００２２】
次に、リファレンス選択回路６４によりリファレンスセル６６を選択しリファレンスセル６６に流れる電流Ｉｒｂ６と、メモリセルＣＢ６１に流れる電流Ｉｃｂ１とをセンスアンプ６３により比較することによりメモリセルＣＢ６１の電流Ｉｃｂ１の大小で判定し読み出しを行う。最後にリファレンス選択回路６４によりリファレンスセル６７を選択しリファレンスセル６７に流れる電流Ｉｒｂ７と、メモリセルＣＢ６１に流れる電流Ｉｃｂ１とをセンスアンプ６３により比較することによりメモリセルＣＢ６１の電流Ｉｃｂ１の大小で判定し読み出しを行う。３回の読み出しを行い、３つの出力値が得られ、３つの出力値から論理演算してメモリセルＣＢ６１の状態（データ０００，１００，１１０，１１１なのか）を判定する。このようにメモリセルＣＢ６１の電流Ｉｃｂ１により、出力Ｂに得られる論理レベルが異なってくる。この状態を図式したものが図８である。
【００２３】
また、本回路ではリファレンスセル６５，６６，６７を選択する毎に読み出しを行い、メモリセルＣＢ６１の状態を判定する為に３回の読み出しが必要である。また、リファレンス回路６２に電流値が異なった電流を流すリファレンスセル６５、６６，６７が接続されているため、製造バラツキにより互いのリファレンスセルの電流値の相対精度が悪くなり、リファレンスセル６５の電流Ｉｒｂ５、リファレンスセル６６の電流Ｉｒｂ６、リファレンスセル６７の電流Ｉｒｂ７の相対値にバラツキが生じ、リファレンスセル６５の電流Ｉｒｂ５とリファレンスセル６６の電流Ｉｒｂ６の電流差（Ｉｒｂ６−Ｉｒｂ５）が小さくなったり、リファレンスセル６６の電流Ｉｒｂ６とリファレンスセル６６の電流Ｉｒｂ７の電流差（Ｉｒｂ７−Ｉｒｂ６）が大きくなったりするため、読み出しやすいデータと、読み出しにくいデータがありメモリセルＣＢ６１の状態値を正しく読み出せなくなることがある。
【００２４】
【特許文献１】特開平０９−１８１２７９号公報
【特許文献２】特開昭６０−０７０５９１号公報
【特許文献３】特開２００１−２５０３９１号公報
【特許文献４】特開２０００−２６８５９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
最近の不揮発メモリは大容量化が進み、１個のメモリセルに３個以上の状態を持つ多値メモリが採用されている。これら多値メモリにおいては、高速で、メモリセルの状態を正しく読み出すセンスアンプ回路が望まれている。しかし、上記した従来技術のセンスアンプにおいては下記の問題がある。第１の問題点はリファレンスセルの基準電流を選択して切り替えることで、電流を切り替えるたびに読み出しを行う必要があり、そのため複数回の読み出し時間に相当する時間がかかることである。第２の問題点はリファレンスセルの基準電流を複数の異なるセルから生成しているため製造バラツキにより基準電流の相対精度が悪くなり、読み出しセルの状態を正しく読み出せなくなる事がある。
【００２６】
本願発明の課題は、これらの問題点を解決し、１つのリファレンスセルの基準電流から複数の検出電流を生成し、メモリセルの電流と複数の検出電流との判定を１回の読み出し動作で行うことで高速で、安定した読み出し可能な電流センスアンプ回路を提供することである。
【課題を解決するための手段】
【００２７】
本願発明の電流センスアンプ回路は、メモリセルとリファレンスセルとを備え、前記リファレンスセルの１つに流れる基準電流から複数の検出電流を設定し、前記複数の検出電流と前記メモリセルに流れる電流とを同時に比較判定することを特徴とする。
【００２８】
本願発明の電流センスアンプ回路は、前記基準電流を入力として、第１及び第２の基準電圧を発生させ、該第１及び第２の基準電圧のそれぞれから第１及び第２の検出電流を生成し、該第１及び第２の検出電流と前記メモリセルに流れる電流とを同時に比較判定することを特徴とする。
【００２９】
本願発明の電流センスアンプ回路は、前記基準電流と同じ電流値を流す第１トランジスタと、第２のトランジスタとをカスケード接続し該第１及び第２トランジスタの共通接続されたドレインに第１基準電圧を発生させる第１のリファレンスブロックと、前記リファレンスセルに流れる電流値と同じ電流値を流す第３トランジスタと、第４のトランジスタとをカスケード接続し該第３及び第４トランジスタの共通接続されたドレインに第２基準電圧を発生させる第２のリファレンスブロックと、前記メモリセルに流れる電流値と同じ電流値を流す第５トランジスタと、前記第１基準電圧を入力とし第１検出電流を流す第６のトランジスタと、をカスケード接続し該第５及び第６トランジスタの共通接続されたドレインから第１の出力信号を出力する第１のセンスアンプブロックと、前記メモリセルに流れる電流値と同じ電流値を流す第７トランジスタと、前記第２基準電圧を入力とし第２検出電流を流す第８のトランジスタと、をカスケード接続し該第７及び第８トランジスタの共通接続されたドレインから第２の出力信号を出力する第２のセンスアンプブロックと、を備え、前記第２のトランジスタと前記第６トランジスタ、及び前記第４のトランジスタと前記第８トランジスタとトランジスタサイズの比に応じたそれぞれの電流を前記第１及び第２の検出電流とすることを特徴とする。
【００３０】
本願発明の電流センスアンプ回路は、前記第１，３，５、７のトランジスタはＰチャンネルトランジスタであり、前記第２，４，６、８のトランジスタはＮチャンネルトランジスタであることを特徴とする。
【００３１】
本願発明の電流センスアンプ回路は、前記基準電流を入力として、第１の基準電圧を発生させ、該第１の基準電圧から第１及び第２の検出電流を生成し、該第１及び第２の検出電流と前記メモリセルに流れる電流とを同時に比較判定することを特徴とする。
【００３２】
本願発明の電流センスアンプ回路は、前記基準電流と同じ電流値を流す第１トランジスタと、第２のトランジスタとをカスケード接続し該第１及び第２トランジスタの共通接続されたドレインに第１基準電圧を発生させる第１のリファレンスブロックと、前記メモリセルに流れる電流値と同じ電流値を流す第５トランジスタと、前記第１基準電圧を入力とし第１検出電流を流す第６のトランジスタと、をカスケード接続し該第５及び第６トランジスタの共通接続されたドレインから第１の出力信号を出力する第１のセンスアンプブロックと、前記メモリセルに流れる電流値と同じ電流値を流す第７トランジスタと、前記第１基準電圧を入力とし第２検出電流を流す第８のトランジスタと、をカスケード接続し該第７及び第８トランジスタの共通接続されたドレインから第２の出力信号を出力する第２のセンスアンプブロックと、を備え、前記第２のトランジスタと前記第６トランジスタ、及び前記第２のトランジスタと前記第８トランジスタとトランジスタサイズの比に応じたそれぞれの電流を前記第１及び第２の検出電流とすることを特徴とする。
【００３３】
本願発明の電流センスアンプ回路は、前記第１，５，７のトランジスタはＰチャンネルトランジスタであり、前記第２，６、８のトランジスタはＮチャンネルトランジスタであることを特徴とする。
【発明の効果】
【００３４】
本願発明の電流センスアンプ回路は、１つのリファレンスセルの基準電流から複数の検出電流を生成し、メモリセルの電流と複数の検出電流との判定を１回の読み出し動作で行うことで高速で、安定した読み出し可能な電流センスアンプ回路が得られる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の電流センスアンプ回路について、図を参照して、説明する。
【実施例１】
【００３６】
図１に本願における実施例１の発明回路を示す。本実施例は１個のリファレンスセルの基準電流から２種類の検出電流を生成し、これらの検出電流とメモリセルの電流とを１回の読み出し動作において比較判定しそれぞれの判定結果を２個の出力より出力し、論理演算することでメモリセルの電流レベルを判定するものである。
【００３７】
本実施例は電流センスアンプ回路１１とリファレンス回路１２を備えている。センスアンプ回路１１は、センスアンプブロックＢＳ１２と、ＢＳ１３と、ソースを電源に、ゲートとドレインを共通接続されたＰｃｈトランジスタＰＳ１と、ドレインをトランジスタＰＳ１のドレインに、ゲートをＮＯＲ回路ＮＳ４の出力に、ソースをメモリセルからのデジィット線に接続されたＮｃｈトランジスタＮＳ１と、制御信号とメモリセルのデジィット線とを入力とし、トランジスタＮＳ１のゲートへ出力するＮＯＲ回路ＮＳ４と、ＲＯＭセルの情報をデジィット線に出力するメモリセルＲＹＣ（カラムスイッチトランジスタ等は省略し、不図示）と、から構成される。
【００３８】
センスアンプブロックＢＳ１２は、ソースを電源に、ゲートをトランジスタＰＳ１のドレインに、ドレインをノードＡに接続されたＰｃｈトランジスタＰＳ２と、ドレインをノードＡに、ゲートをトランジスタＮＲ２のドレインに、ソースを接地電圧に接続されたＮｃｈトランジスタＮＳ２と、ノードＡを入力としその反転信号を出力１から出力するインバータ回路ＩＮＶ１５と、で構成される。センスアンプブロックＢＳ１３は、ソースを電源に、ゲートをトランジスタＰＳ１のドレインに、ドレインをノードＢに接続されたＰｃｈトランジスタＰＳ３と、ドレインをノードＢに、ゲートをトランジスタＮＲ３のドレインに、ソースを接地電圧に接続されたＮｃｈトランジスタＮＳ３と、ノードＢを入力としその反転信号を出力２から出力するインバータ回路ＩＮＶ１６と、で構成される。
【００３９】
リファレンス回路１２は、リファレンスブロックＢＲ１２と、ＢＲ１３と、ソースを電源に、ゲートとドレインを共通接続されたＰｃｈトランジスタＰＲ１と、ドレインをトランジスタＰＲ１のドレインに、ゲートをＮＯＲ回路ＮＲ４の出力に、ソースをリファレンスセルからのデジィット線に接続されたＮｃｈトランジスタＮＲ１と、制御信号とリファレンスセルのデジィット線とを入力とし、トランジスタＮＲ１のゲートへ出力するＮＯＲ回路ＮＲ４と、ダミーセルの情報をデジィット線に出力するリファレンスセルＲＥＣ（カラムスイッチトランジスタ等は省略し、不図示）と、から構成される。
【００４０】
リファレンスブロックＢＲ１２は、ソースを電源に、ゲートをトランジスタＰＲ１のドレインに、ドレインをトランジスタＮＲ２のドレインに接続されたＰｃｈトランジスタＰＲ２と、ドレインとゲートをトランジスタＰＲ２のドレインに、ソースを接地電圧に接続されたＮｃｈトランジスタＮＲ２と、で構成される。リファレンスブロックＢＲ１３は、ソースを電源に、ゲートをトランジスタＰＲ１のドレインに、ドレインをトランジスタＮＲ３のドレインに接続されたＰｃｈトランジスタＰＲ３と、ドレインとゲートをトランジスタＰＲ３のドレインに、ソースを接地電圧に接続されたＮｃｈトランジスタＮＲ３と、で構成される。
【００４１】
ここで、ＰｃｈトランジスタＰＳ１，ＰＳ２，ＰＳ３のＴｒサイズを同一とする。したがってＰＳ１とＰＳ２、ＰＳ１とＰＳ３はミラー接続となり、メモリセルＲＹＣを流れるメモリセル電流ＩＳ１と同じ電流をそれぞれＩＳ２，ＩＳ３として流すようにする。同様にリファレンス回路１２のＰｃｈトランジスタＰＲ１，ＰＲ２，ＰＲ３のＴｒサイズを同一とする。したがってＰＲ１とＰＲ２、ＰＲ１とＰＲ３はミラー接続となり、リファレンスセルＲＥＣを流れる基準電流ＩＲ１と同じ電流をそれぞれＩＲ２，ＩＲ３として流すようにする。このときＮｃｈトランジスタＮＲ２，ＮＲ３のサイズは同じであっても、異なっていてもよいが、本実施例では異なるサイズとする。
【００４２】
ここで、ＮｃｈトランジスタＮＳ２とＮＲ２、ＮＳ３とＮＲ３とをそれぞれミラー接続されており、そのトランジスタサイズを例えばＮＲ２とＮＳ２のＴｒサイズを３：１、ＮＲ３とＮＳ３のＴｒサイズを３：２とした場合には、基準電流ＩＲ１＝３０μＡとすれば、それぞれトランジスタＮＳ２に流れる検出電流ＩＳ２＝１０μＡ、トランジスタＮＳ３に流れる検出電流ＩＳ３＝２０μＡとなる。ここでＴｒの電流はトランジスタサイズに比例して流せるものとする。
【００４３】
リファレンス回路１２においては、リファレンスセルの基準電流を流すトランジスタＰＲ１，ＮＲ１及びリファレンスセルの電流経路と、トランジスタＰＲ１とミラー接続されたトランジスタＰＲ２と、ドレインとゲートが接続されたトランジスタＮＲ２とをカスケード接続し、基準電流を流すことで共通接続されたトランジスタＰＲ２，ＮＲ２のドレインから第１基準電圧を発生させるリファレンスブロックＢＲ１２と、トランジスタＰＲ１とミラー接続されたトランジスタＰＲ３と、ドレインとゲートが接続されたトランジスタＮＲ３とをカスケード接続し、基準電流を流すことで共通接続されたトランジスタＰＲ３，ＮＲ３のドレインから第２基準電圧を発生させるリファレンスブロックＢＲ１３と、を備えている。
【００４４】
電流センスアンプ回路１１においては、メモリセルのセル電流を流すトランジスタＰＳ１，ＮＳ１及びメモリセルの電流経路と、トランジスタＰＳ２とトランジスタＮＳ２をカスケード接続したセンスアンプブロックＢＳ１２と，トランジスタＰＳ３とトランジスタＮＳ３とをカスケード接続したセンスアンプブロックＢＳ１３と、を備えている。
【００４５】
リファレンス回路１２においては、トランジスタＰＲ１，２，３のトランジスタサイズを同一とし、トランジスタＰＲ１とＰＲ２，ＰＲ１とＰＲ３とをミラー接続することでリファレンスブロックＢＲ１２，１３には基準電流ＩＲ１と同じ電流が流れる。センスアンプ回路１２においては、トランジスタＰＳ１，２，３のトランジスタサイズを同一とし、トランジスタＰＳ１とＰＳ２，ＰＳ１とＰＳ３とをミラー接続することでセンスアンプブロックＢＳ１２，１３にはメモリセル電流ＩＣ１と同じ電流が流れる能力を持たせる。
【００４６】
ここで、トランジスタＮＲ２とＮＳ２，ＮＲ３とＮＳ３とをミラー接続し、そのトランジスタサイズをトランジスタＮＲ２：ＮＳ２＝ｎ：１，ＮＲ３：ＮＳ３＝ｍ：１とすることで、トランジスタＰＳ２とＮＳ２で形成されるセンスアンプブロックＢＳ１２に流れる検出電流はＩＲ１／ｎとなり、トランジスタＰＳ３とＮＳ３で形成されるセンスアンプブロックＢＳ１３に流れる検出電流はＩＲ１／ｍとなる。各センスアンプブロックＢＳ１２，１３をトランジスタサイズ比に応じた異なる検出電流とし、それぞれの出力からメモリセル電流との比較結果を出力させる。
【００４７】
これらの構成においてメモリセルＲＹＣに流れる電流ＩＳ１により３つの値の読み出しを行う。メモリセルＲＹＣの電流ＩＳ１が０μＡの場合には、トランジスタＰＳ１に流れる電流は０μＡであり、ミラー接続したトランジスタＰＳ２及びＰＳ３に流れる電流も０μＡとなる。また、トランジスタＮＳ２にはＩＳ２（１０μＡ）を流せる能力がある。また、ＮＳ３にはＩＳ３（２０μＡ）の電流を流せる能力がある。よって、接点Ａ，Ｂともに０ｖとなり、出力１，２はともに“Ｈ”出力となる。
【００４８】
メモリセルＲＹＣの電流ＩＳ１が１５μＡの場合には、トランジスタＰＳ１に流れる電流は１５μＡであり、ミラー接続したトランジスタＰＳ２及びＰＳ３に流れる電流が１５μＡが流せる能力となる。また、トランジスタＮＳ２にはＩＳ２（１０μＡ）を流せる能力がある。また、ＮＳ３にはＩＳ３（２０μＡ）の電流を流せる能力がある。よって、接点Ａは、トランジスタＰＳ２のオン抵抗 ＜ＮＳ２のオン抵抗となり、接点Ａは“Ｈ”となり、出力１は“Ｌ”となる。一方、接点Ｂは、ＰＳ３のオン抵抗  ＞  ＮＳ３のオン抵抗となり、接点Ｂは“Ｌ”となる。よって、出力２は“Ｈ”となる。
【００４９】
メモリセルＲＹＣの電流ＩＳ１が２５μＡの場合には、トランジスタＰＳ１に流れる電流は２５μＡであり、ミラー接続したトランジスタＰＳ２及びＰＳ３に流れる電流が２５μＡが流せる能力となる。また、トランジスタＮＳ２にはＩＳ２（１０μＡ）を流せる能力がある。また、ＮＳ３にはＩＳ３（２０μＡ）の電流を流せる能力がある。よって、接点Ａは、トランジスタＰＳ２のオン抵抗 ＜ＮＳ２のオン抵抗となり、接点Ａは“Ｈ”となり、出力１は“Ｌ”となる。一方、接点Ｂも、ＰＳ３のオン抵抗  ＜  ＮＳ３のオン抵抗となり、接点Ｂは“Ｈ”となる。よって、出力２は“Ｌ”となる。
【００５０】
まとめると、リファレンス側のリファレンスセルＲＥＣ電流ＩＲ３＝３０μＡをもとにＩＳ２＝２０μＡ、ＩＳ３＝１０μＡのセンスアンプの読み出し電流の閾値を生成した場合、メモリセルに流れるＩｏｎ（ＩＳ１）値により次のような３値の出力を得ることができる。
【００５１】
ＩＳ１＜ＩＳ２＜ＩＳ３の場合、出力１が“Ｈ（１）”、出力２が“Ｈ（１）”となる。
ＩＳ２＜ＩＳ１＜ＩＳ３の場合、出力１が“Ｌ（０）”、出力２が“Ｈ（１）”となる。
ＩＳ２＜ＩＳ３＜ＩＳ１の場合、出力１が“Ｌ（０）”、出力２が“Ｌ（０）”となる。
【００５２】
このようにメモリセルＲＹＣの電流Ｉｏｎにより、出力１，２に得られる論理レベルが異なってくる。この状態を図式したものを図２（ａ）に示す。これらの論理出力を演算することでメモリセルの３値の状態を読み出すことができる。
【００５３】
ここで、本発明の場合、リファレンス回路の１つのダミーセル（リファレンスセル）から、ミラー回路によりセンスアンプの検出電流を複数設ける構成をとっている。よって、リファレンス回路のダミーセルの電流が製造などによりばらついた場合でも、センスアンプの複数の検出電流は同一方向へずれることになる（ダミーセルの電流が増えれば、複数の検出電流も同じように増えるため、複数の検出電流の差はほとんど変わらない）。したがって、従来例２のような読み出し動作における相対誤差はなくなり、１つ目の検出電流と２つ目の検出電流の間に存在するメモリセルのＩｏｎの読める領域を変わらず維持でき、安定した読み出し動作が得られる。
【００５４】
また、本発明では、１つのリファレンスセルから通常エンハンス型トランジスタを用いミラー回路(ＰＲ１とＰＲ２のミラー接続、ＰＲ１とＰＲ３のミラー接続、ＮＳ２とＮＲ２のミラー接続、ＮＳ３とＮＲ３のミラー接続)により、複数の検出電流ＩＳ２,ＩＳ３を生成している。従来技術２，３では、リファレンスセルを複数設けて複数の検出電流を生成している。従来技術２，３のリファレンスセルは、メモリセルのような特殊Ｔｒである為、製造バラツキ上、通常エンハンス型Ｔｒよりバラツキが大きくなる。よって、複数のリファレンスセルで検出電流を生成するよりも、通常エンハンス型Ｔｒを用いたミラー回路で、複数の検出電流を生成した方が製造バラツキによる検出電流同士の相対精度が高くなる。
【００５５】
図２（ａ）に示す実施例１における製造バラツキによりリファレンスセルの電流がばらついた場合について述べる。メモリセルＲＹＣに流れるＩｏｎ（ＩＳ１）と比較する検出電流ＩＳ２，ＩＳ３を１つのリファレンスセルの基準電流から生成している。この時、図１に示す回路構成で、ＩＲ１＝３０μＡ、ＩＳ２＝１０μＡ、ＩＳ３＝２０μＡとして設計された場合において、製造上のバラツキによりＩＲ１＝３３μＡになると、ＩＳ２＝１１μＡ、ＩＳ３＝２２μＡとなる。
【００５６】
このように１個のリファレンスセルから検出電流を生成すると、製造上のバラツキにより検出電流がばらついたとしても、すべての検出電流はリファレンスセルＲＥＣがばらついた方向と同一の方向にずれる為、特定の読み出し出力値が読めなくなる可能性がない。検出電流がばらついでも、検出電流同士に必ず一定の差を持たせる事が可能で、その差を維持する事で安定した多値読み出しを可能とする。これらを図式したものを図２（ｂ）に示す。図２（ｂ）αは、製造上のバラツキによるリファレンスセルに流れる電流値のバラツキ値を表す。
【００５７】
本実施例においては、メモリセルＲＹＣの電流ＩＳ１を流すトランジスタＰＳ１とトランジスタＰＳ２，ＰＳ３とをミラー接続し、トランジスタＰＳ１、ＰＳ２，ＰＳ３のＴｒサイズが同一とし、トランジスタＰＳ２，ＰＳ３が流す事が可能な電流は、トランジスタＰＳ１に流れる電流ＩＳ１と同等レベルの電流値とする。さらに、リファレンスセルＲＥＣに流れる電流ＩＲ１をＰｃｈトランジスタＰＲ１とＰＲ２、ＰＲ１とＰＲ３とをそれぞれミラー接続し、ＰｃｈトランジスタＰＲ１，ＰＲ２，ＰＲ３のＴｒサイズは同一とすることで基準電流ＩＲ１＝ＩＲ２＝ＩＲ３としてコピーする。ＮｃｈトランジスタＮＲ２とＮＳ２、ＮＲ３とＮＳ３とをそれぞれミラー接続する。この時、トランジスタＮＲ２とＮＳ２とのＴｒサイズ比、ＮＲ３とＮＳ３とのＴｒサイズ比とを異なるように構成する事で電流値が異なる検出電流を生成し、複数の検出電流に対する読み出しを同時に行うことができる電流センスアンプ回路が得られる。
【００５８】
本願においては、１つのリファレンスセルよりミラー回路を用いて複数の検出電流を生成する事で、製造上のバラツキによる影響を受けない。また複数の検出電流を生成することで、１度の読み出しで異なる検出電流との比較判定が同時に可能とすることで、高速で、安定した読み出しを可能とした電流センスアンプ回路が得られる。
【実施例２】
【００５９】
図３に実施例２の発明回路を示す。実施例２は実施例１のリファレンスブロックＢＲ１２，ＢＲ１３を共通として１個のリファレンス部とし、センスアンプブロックにミラー接続し、異なる検出電流を設定させるものである。
【００６０】
本実施例は電流センスアンプ回路８１とリファレンス回路８２を備えている。電流センスアンプ回路８１は、センスアンプブロックＢＣ１２と、ＢＣ１３と、ソースを電源に、ゲートとドレインを共通接続されたＰｃｈトランジスタＰＣ１と、ドレインをトランジスタＰＣ１のドレインに、ゲートをＮＯＲ回路ＮＲ８５の出力に、ソースをメモリセルからのデジィット線に接続されたＮｃｈトランジスタＮＣ１と、制御信号とメモリセルのデジィット線とを入力とし、トランジスタＮＣ１のゲートへ出力するＮＯＲ回路ＮＲ８５と、ＲＯＭセルの情報をデジィット線に出力するメモリセルＣＣ（カラムスイッチトランジスタ等は省略し、不図示）と、から構成される。
【００６１】
センスアンプブロックＢＣ１２は、ソースを電源に、ゲートをトランジスタＰＣ１のドレインに、ドレインをノードＤに接続されたＰｃｈトランジスタＰＣ２と、ドレインをノードＤに、ゲートをトランジスタＮＣ４のドレインに、ソースを接地電圧に接続されたＮｃｈトランジスタＮＣ２と、ノードＤを入力としその反転信号を出力Ｃ１から出力するインバータ回路ＩＮＶ８３と、で構成される。センスアンプブロックＢＣ１３は、ソースを電源に、ゲートをトランジスタＰＣ１のドレインに、ドレインをノードＥに接続されたＰｃｈトランジスタＰＣ３と、ドレインをノードＥに、ゲートをトランジスタＮＣ４のドレインに、ソースを接地電圧に接続されたＮｃｈトランジスタＮＣ３と、ノードＥを入力としその反転信号を出力Ｃ２から出力するインバータ回路ＩＮＶ８４と、で構成される。ここでトランジスタＮＣ２，ＮＣ３のゲートにはともにトランジスタＮＣ４からの基準電圧が供給され、トランジスタサイズに応じてそれぞれの検出電流を生成することになる。
【００６２】
リファレンス回路８２は、リファレンスブロックＢＣ１４と、ソースを電源に、ゲートとドレインを共通接続されたＰｃｈトランジスタＰＣ５と、ドレインをトランジスタＰＣ５のドレインに、ゲートをＮＯＲ回路ＮＲ８６の出力に、ソースをリファレンスセルからのデジィット線に接続されたＮｃｈトランジスタＮＣ５と、制御信号とリファレンスセルのデジィット線とを入力とし、トランジスタＮＣ５のゲートへ出力するＮＯＲ回路ＮＲ８６と、ダミーセルの情報をデジィット線に出力するリファレンスセルＲｃ（カラムスイッチトランジスタ等は省略し、不図示）と、から構成される。
【００６３】
リファレンスブロックＢＣ１４は、ソースを電源に、ゲートをトランジスタＰＣ５のドレインに、ドレインをトランジスタＮＣ４のドレインに接続されたＰｃｈトランジスタＰＣ４と、ドレインとゲートをトランジスタＰＣ４のドレインに、ソースを接地電圧に接続されたＮｃｈトランジスタＮＣ４と、で構成される。
【００６４】
ＰｃｈトランジスタＰＣ１とＰＣ２、ＰＣ１とＰＣ３はミラー接続となり、トランジスタＰＣ１，ＰＣ２，ＰＣ３のサイズを同一とする。したがって、メモリセルＣＣを流れる電流ＩＣ１と同じ電流をそれぞれＩＣ２，ＩＣ３として流すようにする。同様にリファレンス回路８２のミラー接続されたＰｃｈトランジスタＰＣ４，ＰＣ５のＴｒサイズを同一とし、リファレンスセルＲｃを流れる電流ＩＣ５と同じ電流をＩＣ４として流すようにする。
【００６５】
また、ＮｃｈトランジスタＮＣ２とＮＣ４、ＮＣ３とＮＣ４とをそれぞれミラー接続されており、そのトランジスタサイズを例えばＮＣ４とＮＣ２のＴｒサイズを３：１、ＮＣ４とＮＣ３のＴｒサイズを３：２とした場合には、基準電流ＩＣ５＝３０μＡとすれば、それぞれトランジスタＮＣ２に流れる検出電流ＩＣ２＝１０μＡ、トランジスタＮＣ３に流れる検出電流ＩＣ３＝２０μＡとなる。
【００６６】
このように構成することで比較回路メモリ部ＢＣ１２、ＢＣ１３の検出電流を、実施例１と同様にそれぞれ１０μＡ、２０μＡと設定できる。したがってメモリセルＣＣに流れる電流ＩＣ１に対する読み出しは実施例１と同様に、
ＩＣ１＜ＩＣ２＜ＩＣ３の場合、出力Ｃ１が“Ｈ（１）”、出力Ｃ２が“Ｈ（１）”となる。 
ＩＣ２＜ＩＣ１＜ＩＣ３の場合、出力Ｃ１が“Ｌ（０）”、出力Ｃ２が“Ｈ（１）”となる。 
ＩＣ２＜ＩＣ３＜ＩＣ１の場合、出力Ｃ１が“Ｌ（０）”、出力Ｃ２が“Ｌ（０）”となる。
【００６７】
このようにメモリセルＣＣの電流Ｉｏｎ（ＩＣ１）により、出力Ｃ１，Ｃ２に得られる論理レベルが異なってくる。これらの論理出力を演算することでメモリセルの３値の状態を読み出すことができる。
【００６８】
また、検出電流を１つのリファレンスセルから生成しているため、製造バラツキに対する検出電流の相対的精度は実施例１と同様であり、読み出し動作における相対誤差はなくなり、１つ目の検出電流と２つ目の検出電流の間に存在するメモリセルのＩｏｎの読める領域を変わらず維持でき、安定した読み出し動作ができる。
【００６９】
本実施例においては、メモリセルＣＣの電流ＩＣ１を流すトランジスタＰＣ１とトランジスタＰＣ２，ＰＣ３とをミラー接続し、トランジスタＰＣ１、ＰＣ２，ＰＣ３のＴｒサイズが同一とし、トランジスタＰＣ２，ＰＣ３が流す事が可能な電流は、トランジスタＰＣ１に流れる電流ＩＣ１と同等レベルの電流とする。さらに、リファレンスセルＲｃに流れる電流ＩＣ５をＰｃｈトランジスタＰＣ５とＰＣ４をミラー接続によりコピーし、ＮｃｈトランジスタＮＣ４とＮＣ３をミラー接続し、さらにＮＣ４とＮＣ２をミラー接続する。この時、ＰｃｈトランジスタＰＣ４とＰＣ５のＴｒサイズは同一とし、ＮＣ２とＮＣ３を異なるＴｒサイズで構成する事で電流値が異なる検出電流を生成することで、複数の検出電流に対する読み出しを同時に行うことができる電流センスアンプ回路が得られる。また、実施例１に比較して、リファレンス回路のトランジスタ数を減らすことができるためレイアウト面積を小さくできる効果が得られる。
【００７０】
本願においては、１つのリファレンスセルよりミラー回路を用いて複数の検出電流を生成する事で、製造上のバラツキによる影響を受けない。また複数の検出電流を生成することで、１度の読み出しで異なる検出電流との比較判定が同時に可能とすることで、高速で、安定した読み出しを可能とした電流センスアンプ回路が得られる。
【００７１】
以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。たとえば、実施例においては３値の情報を有するメモリセルに対して２種の検出電流を生成しているが、多値の値に応じて検出電流の数、及び電流値を変更できることはもちろん可能であり、本願に含まれることは言うまでもない。
【図面の簡単な説明】
【００７２】
【図１】実施例１の回路構成を示す図である。
【図２】実施例１の出力論理レベルを示す図である。
【図３】実施例２の回路構成を示す図である。
【図４】従来例１の回路構成を示す図である。
【図５】従来例２の回路構成を示す図である。
【図６】従来例２の出力論理レベルを示す図である。
【図７】従来例３の回路構成を示す図である。
【図８】従来例３の出力論理レベルを示す図である。
【符号の説明】
【００７３】
１、２、Ｃ１、Ｃ２  出力
１１、８１      電流センスアンプ回路
１２、８２      リファレンス回路
ＢＳ１２〜１３、ＢＣ１２〜１３  センスアンプブロック
ＢＲ１２〜１３、ＢＣ１４        リファレンスブロック
ＲＹＣ、ＣＣ    メモリセル
ＲＥＣ、ＲＣ    リファレンスセル
ＮＳ１〜３、ＮＲ１〜２、ＮＣ１〜５    Ｎｃｈトランジスタ
ＰＳ１〜３、ＰＲ１〜２、ＰＣ１〜５    Ｐｃｈトランジスタ
Ａ、Ｂ、Ｄ、Ｅ    ノード
ＮＲ４、ＮＳ４、ＮＲ８５〜８６    ＮＯＲ回路
ＩＮＶ１５〜１６、ＩＮＶ８３〜８４  インバータ回路
【図１】
2005259301.tif 000003
【図２】
2005259301.tif 000004
【図３】
2005259301.tif 000005
【図４】
2005259301.tif 000006
【図５】
2005259301.tif 000007
【図６】
2005259301.tif 000008
【図７】
2005259301.tif 000009
【図８】
2005259301.tif 000010