(57)【要約】【課題】  オンチップバイパスキャパシタ及びその製造方法を提供する。【解決手段】  オンチップバイパスキャパシタは、少なくとも二つのキャパシタアレイを含み、各キャパシタアレイは少なくとも二つのキャパシタアレイを直列に連結する第１層を含み、各キャパシタアレイは複数のキャパシタを含み、複数のキャパシタのそれぞれは複数のキャパシタを並列で連結する第２層を含む。オンチップバイパスキャパシタは少なくとも一つのセルキャパシタを含むメモリセルアレイをさらに含むチップの一部でもありうる。【選択図】  図５
2005101609.tif 000002
【特許請求の範囲】
【請求項１】
複数のキャパシタをそれぞれ含む複数のキャパシタアレイを含むオンチップバイパスキャパシタを少なくとも一つのセルキャパシタを有するチップ上に製造する方法において、
前記少なくとも一つのセルキャパシタ及び前記複数のキャパシタアレイのそれぞれに共通であり、各キャパシタアレイの複数のキャパシタのそれぞれを並列で連結する第１層を形成する段階と、
前記少なくとも一つのセルキャパシタ及び前記複数のキャパシタアレイのそれぞれに共通であり、前記複数のキャパシタアレイを直列で連結する第２層を形成する段階と、
を含むことを特徴とするオンチップバイパスキャパシタの製造方法。
【請求項２】
前記第１層は、前記少なくとも一つのセルキャパシタの自己整列コンタクトパッドのうちのパターニングできない領域であることを特徴とする請求項１に記載のオンチップバイパスキャパシタの製造方法。
【請求項３】
前記第２層は、前記複数のキャパシタアレイのそれぞれの間で共通配線の役割をする、前記少なくとも一つのセルキャパシタのビットラインの層であることを特徴とする請求項１に記載のオンチップバイパスキャパシタの製造方法。
【請求項４】
前記第１層及び前記第２層は、同一層であることを特徴とする請求項１に記載のオンチップバイパスキャパシタの製造方法。
【請求項５】
前記層は、ポリシリコン層であることを特徴とする請求項４に記載のオンチップバイパスキャパシタの製造方法。
【請求項６】
前記少なくとも一つのキャパシタはＭＯＳキャパシタであり、
前記オンチップバイパスキャパシタは前記ＭＯＳキャパシタ上に形成されることを特徴とする請求項４に記載のオンチップバイパスキャパシタの製造方法。
【請求項７】
前記少なくとも一つのセルキャパシタは、積層形キャパシタであることを特徴とする請求項１に記載のオンチップバイパスキャパシタの製造方法。
【請求項８】
少なくとも二つの前記キャパシタアレイ間の直列連結は、少なくとも二つの前記キャパシタアレイの第１層間にあることを特徴とする請求項１に記載のオンチップバイパスキャパシタの製造方法。
【請求項９】
少なくとも一つのセルキャパシタを含むメモリセルアレイと、
少なくとも二つのキャパシタアレイを含むオンチップバイパスキャパシタと、を備え、
各キャパシタアレイは、前記少なくとも二つのキャパシタアレイを直列で連結する第１層を含み、
各キャパシタアレイは、複数のキャパシタを含み、
前記複数のキャパシタのそれぞれは前記複数のキャパシタを並列で連結する第２層を含むことを特徴とするチップ。
【請求項１０】
前記第１層は、前記少なくとも一つのセルキャパシタの自己整列コンタクトパッドのうちのパターニングできない領域であることを特徴とする請求項９に記載のチップ。
【請求項１１】
前記第２層は、前記少なくとも二つのキャパシタアレイそれぞれの間で共通配線の役割をする前記少なくとも一つのセルキャパシタのビットラインの層であることを特徴とする請求項９に記載のチップ。
【請求項１２】
前記第１層及び前記第２層は、同一層であることを特徴とする請求項９に記載のチップ。
【請求項１３】
前記層は、ポリシリコン層であることを特徴とする請求項１２に記載のチップ。
【請求項１４】
前記少なくとも一つのキャパシタはＭＯＳキャパシタであり、
前記オンチップバイパスキャパシタは前記ＭＯＳキャパシタ上に形成されることを特徴とする請求項１２に記載のチップ。
【請求項１５】
前記少なくとも一つのセルキャパシタは積層形キャパシタであることを特徴とする請求項９に記載のチップ。
【請求項１６】
前記少なくとも二つのキャパシタアレイ間の直列連結は、前記少なくとも二つのキャパシタアレイの第１層間にあることを特徴とする請求項９に記載のチップ。
【請求項１７】
複数のキャパシタをそれぞれ含む複数のキャパシタアレイを含むオンチップバイパスキャパシタを少なくとも一つのセルキャパシタを有するチップ上に製造する方法において、
前記少なくとも一つのセルキャパシタ及び前記複数のキャパシタアレイそれぞれに共通である層を形成する段階を含み、
前記層は、各キャパシタアレイの前記複数のキャパシタそれぞれを並列で連結し、前記複数のキャパシタアレイを直列で連結することを特徴とするオンチップバイパスキャパシタの製造方法。
【請求項１８】
前記層は、少なくとも一つのセルキャパシタの自己整列コンタクトパッドのパターニングされてない領域及び／又は前記複数のキャパシタアレイそれぞれの間で共通配線の役割をする前記少なくとも一つのセルキャパシタのビットラインであることを特徴とする請求項１７に記載のオンチップバイパスキャパシタの製造方法。
【請求項１９】
前記層は、ポリシリコン層であることを特徴とする請求項１７に記載のオンチップバイパスキャパシタの製造方法。
【請求項２０】
前記少なくとも一つのキャパシタはＭＯＳキャパシタであり、
前記オンチップバイパスキャパシタは、前記ＭＯＳキャパシタ上に形成されることを特徴とする請求項２０に記載のオンチップバイパスキャパシタの製造方法。
【請求項２１】
前記少なくとも一つのセルキャパシタは、積層形キャパシタであることを特徴とする請求項１７に記載のオンチップバイパスキャパシタの製造方法。
【請求項２２】
少なくとも一つのセルキャパシタを含むメモリセルアレイと、
少なくとも二つのキャパシタアレイと、
を含むオンチップバイパスキャパシタを備え、
各キャパシタアレイは、前記少なくとも二つのキャパシタアレイを直列で連結する層を含み、各キャパシタアレイは複数のキャパシタを含み、前記層はさらに前記複数のキャパシタを並列で連結することを特徴とするチップ。
【請求項２３】
前記層は、前記少なくとも一つのセルキャパシタの自己整列コンタクトパッドのパターニングされてない領域及び／又は前記複数のキャパシタアレイそれぞれの間で共通配線の役割をする前記少なくとも一つのセルキャパシタのビットラインであることを特徴とする請求項２２に記載のチップ。
【請求項２４】
前記層は、ポリシリコン層であることを特徴とする請求項２２に記載のチップ。
【請求項２５】
前記少なくとも一つのキャパシタはＭＯＳキャパシタであり、
前記オンチップバイパスキャパシタは前記ＭＯＳキャパシタ上に形成されることを特徴とする請求項２２に記載のチップ。
【請求項２６】
前記少なくとも一つのセルキャパシタは積層形キャパシタであることを特徴とする請求項２２に記載のチップ。
【請求項２７】
少なくとも一つのセルキャパシタを含むメモリセルアレイと、
第１電極、複数の第２電極、前記第１電極と前記複数の第２電極との間に酸化層及び前記複数の第２電極を連結する第２層の第１部分を含む第１キャパシタと、
第３電極、複数の第４電極、前記第３電極と前記複数の第４電極との間に酸化膜及び前記複数の第４電極を連結する前記第２層の第２部分を含む第２キャパシタと、
前記第２層の第１部分と前記第２層の第２部分を連結する第１層と、
を備えることを特徴とするチップ。
【請求項２８】
前記第１キャパシタの第１電極及び第２キャパシタの第３電極は、第１電源及び第２電源にそれぞれ連結されることを特徴とする請求項２７に記載のチップ。
【請求項２９】
前記第１電極は、前記少なくとも一つのセルキャパシタのプレートポリシリコン層であることを特徴とする請求項２７に記載のチップ。
【請求項３０】
前記第２電極は、前記少なくとも一つのセルキャパシタのストレージポリシリコン層であることを特徴とする請求項２９に記載のチップ。
【請求項３１】
前記第１電源は、外部ＶＣＣ発生器、外部ＶＤＤ発生器及び内部ＤＣ発生器の中の一つであることを特徴とする請求項２８に記載のチップ。
【請求項３２】
前記第２層は、前記少なくとも一つのセルキャパシタの自己整列コンタクトパッド層のパターニングできない部分であることを特徴とする請求項２７に記載のチップ。
【請求項３３】
前記第１層は、前記第１及び第２キャパシタの第２電極の間で共通配線の役割をする前記少なくとも一つのセルキャパシタのビットラインであることを特徴とする請求項２７に記載のチップ。
【請求項３４】
前記第１層及び第２層は、同一層であることを特徴とする請求項２７に記載のチップ。
【請求項３５】
前記層は、ポリシリコン層であることを特徴とする請求項３４に記載のチップ。
【請求項３６】
前記少なくとも一つのセルキャパシタはＭＯＳキャパシタであり、
前記オンチップバイパスキャパシタは前記ＭＯＳキャパシタ上に形成されることを特徴とする請求項３４に記載のチップ。
【請求項３７】
前記少なくとも一つのセルキャパシタは積層形キャパシタであることを特徴とする請求項２７に記載のチップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オンチップバイパスキャパシタの製造方法及びチップに関する。
【背景技術】
【０００２】
図１に、電源供給網（ｐｏｗｅｒ  ｓｕｐｐｌｙ  ｎｅｔｗｏｒｋ）１０の簡単化された構成が例示されている。電源供給網１０は、抵抗性オンチップ寄生素子及び誘導性オフチップ（ｏｆｆ−ｃｈｉｐ）寄生素子を含む寄生素子を有しうる。また、これらの素子を流れる電流は次の式で示されるノイズ電圧を誘導することができる。
【０００３】
Ｒｉ＋Ｌｄｉ／ｄｔ
図１の電源供給網１０において、１０ワットチップは、２．５ボルトで４アンペア（ＤＣ電流）を得ることができるが、１０〜２０アンペアのピーク電流を有することもある。
【０００４】
ノイズをフィルタリングするためにピーク電流と平均電流との差は、ローカルオンチップバイパスキャパシタ、またはディカップリングキャパシタにより供給されうる。ピーク電流と平均電流との差が図２に例示されている。
【０００５】
従来のプロセスでは、セルキャパシタを形成するために用いられるものと同様な製造プロセスにおいてオンチップバイパスキャパシタを形成することができる。メモリセルのセルキャパシタの両端電圧は、
（ＶＩＮＴ−ＶＳＳ）／２
として示される。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、オンチップバイパスキャパシタの両端の電圧の差は、ＶＩＮＴ／ＶＳＳで示され、これはオンチップキャパシタの酸化物がセルキャパシタの酸化物よりも早く劣化（ブレークダウン）させうる。
【０００７】
本発明は、上記課題に鑑みてなされたものであり、例えば、オンチップバイパスキャパシタアレイの誘電層の劣化を低減するために各オンチップバイパスキャパシタアレイの両端に印加される電圧を減少させ、またはメモリセルアレイの両端に印加される電圧と実質的に同一にすることを目的とする。
【課題を解決するための手段】
【０００８】
本発明の第１の側面は、複数のキャパシタをそれぞれ含む複数のキャパシタアレイを含むオンチップバイパスキャパシタを少なくとも一つのセルキャパシタを有するチップ上に製造する方法に係り、該方法は、前記少なくとも一つのセルキャパシタ及び前記複数のキャパシタアレイのそれぞれに共通であり、各キャパシタアレイの複数のキャパシタのそれぞれを並列で連結する第１層を形成する段階と、前記少なくとも一つのセルキャパシタ及び前記複数のキャパシタアレイのそれぞれに共通であり、前記複数のキャパシタアレイを直列で連結する第２層を形成する段階とを含むことを特徴とする。
【０００９】
本発明の第２の側面は、チップに係り、該チップは、少なくとも一つのセルキャパシタを含むメモリセルアレイと、少なくとも二つのキャパシタアレイを含むオンチップバイパスキャパシタとを備え、各キャパシタアレイは、前記少なくとも二つのキャパシタアレイを直列で連結する第１層を含み、各キャパシタアレイは、複数のキャパシタを含み、前記複数のキャパシタのそれぞれは前記複数のキャパシタを並列で連結する第２層を含むことを特徴とする。
【００１０】
本発明の第３の側面は、複数のキャパシタをそれぞれ含む複数のキャパシタアレイを含むオンチップバイパスキャパシタを少なくとも一つのセルキャパシタを有するチップ上に製造する方法に係り、該方法は、前記少なくとも一つのセルキャパシタ及び前記複数のキャパシタアレイそれぞれに共通である層を形成する段階を含み、
前記層は、各キャパシタアレイの前記複数のキャパシタそれぞれを並列で連結し、前記複数のキャパシタアレイを直列で連結することを特徴とする。
【００１１】
本発明の第４の側面は、チップに係り、該チップは、少なくとも一つのセルキャパシタを含むメモリセルアレイと、少なくとも二つのキャパシタアレイとを含むオンチップバイパスキャパシタを備え、各キャパシタアレイは、前記少なくとも二つのキャパシタアレイを直列で連結する層を含み、各キャパシタアレイは複数のキャパシタを含み、前記層はさらに前記複数のキャパシタを並列で連結することを特徴とする。
【００１２】
本発明の第５の側面は、チップに係り、該チップは、少なくとも一つのセルキャパシタを含むメモリセルアレイと、第１電極、複数の第２電極、前記第１電極と前記複数の第２電極との間に酸化層及び前記複数の第２電極を連結する第２層の第１部分を含む第１キャパシタと、第３電極、複数の第４電極、前記第３電極と前記複数の第４電極との間に酸化膜及び前記複数の第４電極を連結する前記第２層の第２部分を含む第２キャパシタと、前記第２層の第１部分と前記第２層の第２部分を連結する第１層とを備えることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、例えば、オンチップバイパスキャパシタアレイの誘電層の劣化を低減するために各オンチップバイパスキャパシタアレイの両端に印加される電圧を減少させ、またはメモリセルアレイの両端に印加される電圧と実質的に同一にすることできる。
【発明を実施するための最良の形態】
【００１４】
本発明の実施形態は、単に本発明の例示的な説明のために提供され、本発明を制限するものではない。本発明は、以下の詳細な説明及び添付図面によりさらに完全に理解されるだろう。
【００１５】
これらの図面は、ここで実施形態を説明する目的として本発明の実施形態の方法及び装置の一般的な特徴を例示するように意図されていることに注意しなければならない。しかしながら、これらの図面は実際の大きさではなく、所定の実施形態の特徴を正確に反映できないこともあり、本発明の範囲内で実施形態の特性、または値の範囲を限定するものとして解釈されてはならない。
【００１６】
特に、層または領域の相対的な厚さ及び位置は、明瞭化のために減少または拡大されることもある。また、基準層又は基板上に形成される層は、基準層または基板上に直接形成される場合もあるいし、基準層上にある他の層またはパターン上に形成される場合もある。
【００１７】
以下の実施形態は、直列連結されている少なくとも二つのオンチップバイパスキャパシタアレイを含むオンチップバイパスキャパシタに関するものである。
【００１８】
以下の実施形態はまた、メモリセルアレイ及び直列連結された少なくとも二つのオンチップバイパスキャパシタアレイを含むオンチップバイパスキャパシタを含むチップに関するものである。
【００１９】
以下の実施形態はまた、並列連結された少なくとも一つのキャパシタを含むオンチップバイパスキャパシタアレイに関するものである。
【００２０】
以下の実施形態において、オンチップバイパスキャパシタアレイとメモリセルアレイとは、同一のプロセスステップを用いて同時に形成されうる。
【００２１】
以下の実施形態によれば、直列接続された各オンチップバイパスキャパシタアレイの両端に印加される電圧が低減されるか、またはメモリセルアレイの両端に印加される電圧と実質的に同一にすることができ、オンチップバイパスキャパシタアレイの誘電層（例えば酸化層）の劣化が低減される。
以下の実施形態は、共通配線のような第１層によって直列連結された少なくとも二つのオンチップバイパスキャパシタアレイを含むオンチップバイパスキャパシタに関するものである。
【００２２】
以下の実施形態はまた、ビットラインのような第２層によって並列連結された少なくとも一つのキャパシタを含むオンチップバイパスキャパシタアレイに関するものである。
【００２３】
以下の実施形態はまた、少なくとも二つのオンチップバイパスキャパシタアレイが直列連結され、各オンチップバイパスキャパシタアレイのキャパシタが単一層を用いて並列連結されるチップに関するものである。単一層は共通配線及び／又はビットラインの層でありうる。
【００２４】
以下の実施形態はまた、メモリセルアレイの後に、または上に、または下に形成されるオンチップバイパスキャパシタアレイを含むオンチップバイパスキャパシタに関するものである。
【００２５】
以下の実施形態はまた、オンチップバイパスキャパシタ及びメモリセルアレイを含み、メモリセルアレイがＭＯＳキャパシタ及び／又は積層キャパシタで構成できるチップに関するものである。
【００２６】
オンチップバイパスキャパシタアレイをメモリセルアレイの上、または下に積層するとオンチップバイパスキャパシタアレイを直列で連結し、各オンチップバイパスキャパシタアレイのキャパシタを並列で連結するのに単一層を用い、メモリセルアレイがＭＯＳキャパシタを含むとき、特にメリットがありうる。
【００２７】
以下の実施形態は、任意なタイプのメモリ、例えばＤＲＡＭメモリにも使用されうる。
【００２８】
以下の実施形態は、前記実施形態を製造する方法に関するものである。
【００２９】
以下、添付図面を参照しながら本発明の望ましい実施形態を詳細に説明する。
【００３０】
図３Ａに例示されるように、本発明の一実施形態によるチップは、内部回路（またはメモリセルアレイキャパシタ）及びこの内部回路と並列であるオンチップキャパシタを含むことができ、オンチップキャパシタは直列配列された少なくとも二つのキャパシタアレイ（Ｃ１、Ｃ２）を含む。図３Ａに例示されたオンチップキャパシタの総キャパシタンスＣｔｏｔａｌは、
Ｃｔｏｔａｌ＝（Ｃ１×Ｃ２）／（Ｃ１＋Ｃ２）
であり、各キャパシタアレイ（Ｃ１及びＣ２）の両端電圧は、
△Ｖ＝１／２×ＶＩＮＴ
である。
【００３１】
図３Ａにおいては、直列連結された二つのキャパシタアレイ（Ｃ１及びＣ２）が例示されているが、二つよりも多い任意の数のキャパシタアレイを用いられることが当業者ならわかる。
【００３２】
図３Ｂに例示されるように、各キャパシタアレイＣ１，Ｃ２は、並列連結された一つ以上のキャパシタを含むことができる。図３Ｂにおいては、並列で四つのキャパシタが例示されているが、一つ以上のキャパシタが内部回路と並列で配列できることを当業者ならわかる。
【００３３】
図３Ａ及び図３Ｂに例示されるように、本発明の実施形態によるオンチップバイパスキャパシタは、内部回路（またはメモリセルアレイキャパシタ）に対して使用される同一のプロセスステップを用いて形成され、また、オンチップバイパスキャパシタアレイのキャパシタの並列連結により容量を大きくすることができ、また、オンチップバイパスキャパシタアレイの直列配列により酸化層間の電解を小さくすることができ、これは信頼性の改善に寄与する。
【００３４】
図４Ａ乃至図４Ｆにおいて、本発明の一実施形態として、少なくとも一つのセルキャパシタを有するチップ上にオンチップバイパスキャパシタを製造するプロセスが例示されている。図４Ａでは、本発明の一実施形態によるアクティブフォトマスクを用いたアクティブ領域の形成が例示されている。アクティブフォトマスクは、セルアレイとオンチップバイパスキャパシタアレイの双方が同時に形成されるように、双方のための部分を含む。図に示されたように、図４Ａではメモリセルアレイ及びオンチップバイパスキャパシタアレイの垂直構造図だけではなく平面図が例示されている。図４Ａに示されたように、アクティブ領域１７０は、メモリセルアレイの分離領域１００の間に形成され、ダミーアクティブ領域２７０は、オンチップバイパスキャパシタアレイのダミー分離層２００の間に形成される。平面図及び垂直構造図は、Ｙ１及びＹ２から見た図である。図４Ａの平面図は、アクティブ領域１７０を例示する。
【００３５】
図４Ｂでは、本発明の一実施形態として、ゲートポリフォトマスクを用いたワードラインの形成が例示されている。図４Ｂでは、ゲートポリ層を例示した平面図及び垂直構造図が例示されている。垂直構造図に示されたように、ワードライン１１０がメモリセルアレイ内にトランジスタを形成するためにパターニングされ、ダミーパターン２１０（省略することができる）がオンチップバイパスキャパシタアレイにパターニングされる。平面図及び垂直構造図は、Ｙ１及びＹ２から見た図である。図４Ｂの平面図は、アクティブ領域１７０に係るワードライン１１０を例示する。
【００３６】
図４Ｃにおいては、本発明の一実施形態として、ＳＡＣフォトマスクを用いた自己整列コンタクト（ＳＡＣ）パッドの形成が例示されている。図４Ｃにおいては、メモリセルアレイ及びオンチップバイパスキャパシタアレイの平面図及び垂直構造図が例示されている。垂直構造図に示されたように、自己整列コンタクトパッド１５０がメモリセルアレイに形成され、自己整列コンタクトパッド２５０がオンチップバイパスキャパシタアレイに形成される。図４Ｃの垂直構造部分でわかるように、メモリセルアレイの自己整列コンタクトパッド１５０はパターニングされるが、オンチップバイパスキャパシタアレイの自己整列コンタクトパッド２５０はパターニングされない。平面図及び垂直構造図は、Ｙ１及びＹ２から見た図である。図４Ｃの平面図は、メモリセルアレイのワードライン１１０及びアクティブ領域１７０に係る自己整列コンタクトパッド１５０を例示し、オンチップバイパスキャパシタアレイの自己整列コンタクトパッド２５０を例示する。
【００３７】
図４Ｄにおいては、本発明の一実施形態として、ビットラインコンタクトフォトマスクを用いたビットラインコンタクトの形成が例示されている。図４Ｄにおいては、メモリセルアレイ及びオンチップバイパスキャパシタアレイの平面図及び垂直構造図が例示されている。垂直構造部分に示されたように、ビットコンタクトライン１６０（図４Ｄに例示された実施形態のＹ２だけにあり、Ｙ１にはない）がメモリセルアレイに形成され、ビットラインコンタクト２６０（図４Ｄの実施形態のＹ２’だけにある）がオンチップバイパスキャパシタアレイに形成される。図４Ｄの平面図は、メモリセルアレイの自己整列コンタクトパッド１５０、ワードライン１１０及びアクティブ領域１７０に係るビットコンタクトライン１６０が例示されている。
【００３８】
図４Ｅにおいては、本発明の一実施形態として、ビットラインフォトマスクを用いたビットラインの形成が例示されている。図４Ｅにおいては、メモリセルアレイ及びオンチップバイパスキャパシタアレイの平面図及び垂直構造図が例示されている。垂直構造部分に示されたように、ビットライン１２０（図４Ｅに例示された実施形態のＹ２だけにあり、Ｙ１にはない）がメモリセルアレイに形成され、直列接続の役割ができる共通配線２２０（図４Ｅの例示された実施形態のＹ２’だけにある）がオンチップバイパスキャパシタアレイに形成される。
【００３９】
図４Ｆにおいては、本発明の一実施形態として、セルの形成が例示されている。図４Ｆにおいては、メモリセルアレイ及びオンチップバイパスキャパシタアレイの平面図及び垂直構造図が例示されている。垂直構造部分に示されたようにストレージセルキャパシタ１８０（図４Ｆに例示された実施形態のＹ１だけにあり、Ｙ２にはない）がメモリセルアレイに形成され、バイパスキャパシタ２８０（図４Ｆに例示された実施形態のＹ１’だけにある）がオンチップバイパスキャパシタアレイに形成される。メモリセル及びオンチップバイパスキャパシタアレイのキャパシタの電極１３０，１４０，２３０，２４０は同時に形成され、これらの間に誘電層が形成される。
【００４０】
図５においては、図４Ａ乃至図４Ｆに示された例示的な方法によって形成されたオンチップバイパスキャパシタが例示されている。
【００４１】
図５においては、本発明の一実施形態として、第１オンチップバイパスキャパシタアレイ３００（または図３Ａに示されたＣ１）及び第２オンチップバイパスキャパシタアレイ４００（または図３Ｂに示されたＣ２）及び共通配線２２０が例示されている。図５に示されたように、第１オンチップバイパスキャパシタアレイ３００（またはＣ１）は第２オンチップバイパスキャパシタアレイ４００（またはＣ２）と直列連結される。
【００４２】
図５に示されたように、第１オンチップバイパスキャパシタアレイ３００(または図３Ａに示されたＣ１)は、ダミー分離層２００、ダミーワードライン２１０−ａ、共通配線２２０、第１電極２３０−ａ、第２電極２４０−ａ、第１自己整列コンタクトパッド２５０−ａ、ビア（ｖｉａ）コンタクト２６０−ａ及びセルキャパシタ２７０−ａを含むことができる（この中の一つにＶｄｄ、またはＶＩＮＴのような電圧が図３Ａ及び図３Ｂに示されたように印加されうる）。一実施形態において、第１電極２３０−ａ及び第２電極２４０−ａは、ドーピングされたポリシリコンとして形成されうる。
【００４３】
図５に示されたように、第２オンチップバイパスキャパシタアレイ４００(または図３Ｂに示されたＣ２)は、ダミー分離層２００、ダミーワードライン２１０−ｂ、共通配線２２０、第３電極２３０−ｂ、第４電極２４０−ｂ、第２自己整列コンタクトパッド２５０−ｂ、ビアコンタクト２６０−ｂ及びセルキャパシタ２７０−ｂを含むことができる（この中の一つにＶｓｓのような電圧が図３Ａ及び図３Ｂに示されたように印加できうる）。一実施形態において、第３電極２３０−ｂ及び第４電極２４０−ｂは、ドーピングされたポリシリコンとして形成されうる。
【００４４】
図５に示されたように、ＳＡＣパッド１５０は、メモリセルアレイではパターニングされるが、オンチップバイパスキャパシタアレイ３００，４００ではＳＡＣパッド２５０−ａ、２５０−ｂは複数のビアコンタクト２６０−ａ、２６０−ｂと複数の第３電極２４０−ａ、２４０−ｂとの間に電気的連結を提供するためにＹ１の方向にパターニングされなかった。ＳＡＣパッド２５０−ａは、共通配線２２０及びビアコンタクト２６０を通してＳＡＣパッド２５０−ｂに接続できる。上述で説明されたように、共通配線２２０は、メモリセルアレイ内のビットライン１２０でもある。
【００４５】
図５に示されたように、オンチップバイパスキャパシタアレイ３００、４００のそれぞれは、並列で一つ以上のキャパシタ２７０−ａ，２７０−ｂを含むことができる。図５に示されたように、第１オンチップバイパスキャパシタアレイ３００のすべての第２電極２４０−ａは、ＳＡＣパッド２５０−ａに連結され、従って第１オンチップバイパスキャパシタアレイ３００の各キャパシタ２７０−ａは、相互に並列で連結される。同様に、第２オンチップバイパスキャパシタアレイ４００のすべての第４電極２４０−ｂは、ＳＡＣパッド２５０−ｂに連結され、従って第２オンチップバイパスキャパシタアレイ４００の各キャパシタ２７０−ｂは、相互に並列で連結される。
【００４６】
図６においては、図５のオンチップバイパスキャパシタの垂直構造の等価回路が例示されている。図６の参照番号は、図５の同一な参照番号を示す。例えば、電気ライン２２０は、図５の共通配線２２０である。電気配線２６０−ａ、２６０−ｂは、図５のビアコンタクト２６０−ａ、２６０−ｂである。
【００４７】
図６に示されたように、等価回路は、直列連結された第１オンチップバイパスキャパシタアレイ３００（またはＣ１）と第２オンチップバイパスキャパシタアレイ４００（またはＣ２）を含み、従って総キャパシタンスはＣ１×Ｃ２／（Ｃ１＋Ｃ２）である。この直列接続は、共通配線２２０により形成されることができる。第１オンチップバイパスキャパシタアレイ３００のキャパシタンスＣ１は、複数のキャパシタ２７０−ａの並列連結で構成できる。同様に、第２オンチップバイパスキャパシタアレイ４００のキャパシタンスＣ２は、複数のキャパシタ２７０−ｂの並列連結で構成できる。
【００４８】
図７においては、本発明のオンチップバイパスキャパシタの他の実施形態の等価回路が例示されている。図７の等価回路のオンチップバイパスキャパシタアレイ９００は、直列連結された第１オンチップバイパスキャパシタアレイ６００（またはＣ１）、第２オンチップバイパスキャパシタアレイ７００（またはＣ２）及び第３オンチップバイパスキャパシタアレイ８００（またはＣ３）を含む。これらキャパシタアレイ６００，７００，８００の間の直列接続は、共通配線２２０−ａ、２２０−ｂにより形成できる。共通配線２２０−ａは、メモリセルアレイ内のビットラインと同時に形成される同一の層とすることができ、共通配線２２０−ｂは、電源電圧Ｖｄｄ及び接地電圧Ｖｓｓのような配線を形成するとき、同時に形成される配線でもある。第１オンチップバイパスキャパシタンスＣ１は、複数のキャパシタ２７０−ａの並列連結で構成され、第２オンチップバイパスキャパシタンスＣ２は、複数のキャパシタ２７０−ｂの並列連結で構成され、第３オンチップバイパスキャパシタンスＣ３は、複数のキャパシタ２７０−ｃの並列連結で構成できる。
【００４９】
電気配線２６０−ａ、２６０−ｂ、２６０−ｃ、２６０−ｄは、ビアコンタクトである。ＳＡＣパッド２５０−ａは、ビアコンタクト２６０−ａ、共通配線２２０−ａ、ビアコンタクト２６０−ｂを通してＳＡＣパッド２５０−ｂに接続される。ＳＡＣパッド２５０−ｃは、ビアコンタクト２６０−ｃ、共通配線２２０−ｂ及びビアコンタクト２６０−ｄを通してＳＡＣパッド２５０−ｄに接続される。第１オンチップバイパスキャパシタアレイ６００のすべての第１電極２３０−ａは、電圧Ｖｄｄまたは電圧ＶＩＮＴに共通で連結され、第１オンチップバイパスキャパシタアレイ６００のすべての第２電極２４０−ａは、ＳＡＣパッド２５０−ａに連結される。従って、第１オンチップバイパスキャパシタアレイ6００の各キャパシタ２７０−ａは、相互に並列で連結される。同様に、第２オンチップバイパスキャパシタアレイ7００のすべての第３電極２３０−ｂは、ＳＡＣパッド２５０−ｃに連結され、第２オンチップバイパスキャパシタアレイ7００のすべての第４電極２４０−ｂは、ＳＡＣパッド２５０−ｂに連結される。従って、第２オンチップバイパスキャパシタアレイ７００の各キャパシタ２７０−ｂは、相互に並列で連結される。同様に、第３オンチップバイパスキャパシタアレイ8００のすべての第５電極２３０−ｃは、ＳＡＣパッド２５０−ｄに連結され、第３オンチップバイパスキャパシタアレイ8００のすべての第６電極２４０−ｃは、電圧Ｖssに共通で連結される。従って、第３オンチップバイパスキャパシタアレイ8００の各キャパシタ２７０−ｃは、相互に並列で連結される。
【００５０】
共通配線２２０−ａ、２２０−ｂは、電圧が印加できないフロ−ティング状態となる。結果的に、第１、第２及び第３オンチップバイパスキャパシタアレイ６００，７００，８００は、電圧Ｖｄｄと電圧Ｖｓｓとの間に直列で連結されて構成される。従って、オンチップバイパスキャパシタアレイ９００の総キャパシタンスは、Ｃ１×Ｃ２×Ｃ２／（Ｃ１＋Ｃ２＋Ｃ３）となる。
【００５１】
３０個のキャパシタを二つのグループで分けて二つのグループのオンチップバイパスキャパシタアレイを構成すると、３０個のキャパシタのそれぞれのキャパシタンスがＣとしたら、各グループのキャパシタンスはＣ×１５となり、キャパシタンスの総計はＣ×１５／２となる。一方、３０個のキャパシタを三つのグループで分けて三つのグループのオンチップバイパスキャパシタアレイを構成すると、各グループのキャパシタンスはＣ×１０となり、キャパシタンスの総計はＣ×１０／３となる。
【００５２】
結果的に、同じ面積にメモリセルキャパシタを二つのグループではなく三つのグループで分けてオンチップバイパスキャパシタアレイを構成すると、キャパシタンスは小さくなる。
【００５３】
本発明の実施形態は、二つ及び三つのオンチップバイパスキャパシタアレイについて説明したが、二つまたは三つよりさらに多い任意の数のオンチップバイパスキャパシタアレイを用いられることを当業者であればよくわかる。本発明の実施形態は、各オンチップバイパスキャパシタアレイを四つのキャパシタを含むものとして説明したが、一つ以上の任意の数のキャパシタを用いられることを当業者であればよくわかる。また、各オンチップバイパスキャパシタアレイのキャパシタの数は異なりうることを当業者であればよくわかる。
【００５４】
本発明の実施形態は、共通配線による直列で連結されたオンチップバイパスキャパシタアレイについて説明したが、オンチップバイパスキャパシタアレイを連結するのに、任意の異なる層を用いられることを当業者であればよくわかる。
【００５５】
同様に、本発明の実施形態は、ビットラインにより並列連結された各オンチップバイパスキャパシタアレイのキャパシタについて説明したが、各オンチップバイパスキャパシタアレイのキャパシタを並列で連結するのに、任意の異なる層を用いられることを当業者であればよくわかる。
【００５６】
本発明の実施形態は、共通配線による直列で連結されたオンチップバイパスキャパシタアレイ及びビットラインにより並列連結された各オンチップバイパスキャパシタアレイのキャパシタについて説明したが、オンチップバイパスキャパシタアレイを直列で連結し、各オンチップバイパスキャパシタアレイのキャパシタを並列で連結するのに、単一層を用いられることを当業者であればよくわかる。
【００５７】
本発明の実施形態は、メモリセルアレイの後に、オンチップバイパスキャパシタアレイを形成することを説明したが、オンチップバイパスキャパシタアレイはメモリセルアレイの上、または下に積層できうることを当業者であればよくわかる。
【００５８】
本発明の実施形態は、一般的にメモリセルアレイを説明したが、メモリセルアレイは、ＭＯＳキャパシタ及び／または積層キャパシタで構成されうることを当業者であればよくわかる。オンチップバイパスキャパシタアレイをメモリセルアレイの上、または下に積層すると、オンチップバイパスキャパシタアレイを直列で連結し、各オンチップバイパスキャパシタアレイのキャパシタを並列で連結するのに単一層を用い、メモリセルアレイがＭＯＳキャパシタを含むとき、特にメリットがありうることを当業者であればよくわかる。
【００５９】
本発明の実施形態は、任意のタイプのメモリ、例えばＤＲＡＭメモリに用いられることを当業者であればよくわかる。
【００６０】
本発明の実施形態において、オンチップバイパスキャパシタアレイがメモリセルアレイと同様なプロセスステップを用いて同時に形成されうることを当業者であればよくわかる。
【００６１】
本発明の実施形態において、オンチップバイパスキャパシタアレイの誘電層（酸化層）の劣化を少なくさせるために、直列の各オンチップバイパスキャパシタアレイの両端に印加される電圧が減少されるか、またはメモリセルアレイの両端に印加される電圧と実質的に同一になるようにしうることを当業者であればよくわかる。
【００６２】
図４Ａ−４Ｆ、図５乃至図６では、特定等価回路を有する特定最終構造を発生する特定プロセスが例示されているが、公開されたプロセスは他の等価構造を有する他の最終構造を生成するのに用いられることもでき、公開された最終構造は他のプロセスによって生成することもでき、公開された等価構造は他のプロセスによって生成されることもでき、他の最終構造に対応することができうることを当業者であれば自明である。
【００６３】
ここで、本発明の範囲からは逸脱せず、他の変化及び変更が上述の実施形態で実行できうることは当業者であれば明白であり、上述の説明に含まれるあらゆる事項は例示的なものであり、制限するものではないと解析されるように計られている。
【図面の簡単な説明】
【００６４】
【図１】従来の簡単な電源供給網の例示図である。
【図２】従来のローカルオンチップバイパスキャパシタ、またはディカップリングキャパシタにより供給されうるピーク電流と平均電流との差の例示図である。
【図３Ａ】本発明の一実施形態によるチップの例示図である。
【図３Ｂ】本発明の一実施形態によるキャパシタアレイの例示図である。
【図４Ａ】本発明の一実施形態によるアクティブフォトマスクを用いたアクティブ領域の形成の例示図である。
【図４Ｂ】本発明の一実施形態によるゲートポリフォトマスクを用いたワードラインの形成の例示図である。
【図４Ｃ】本発明の一実施形態によるＳＡＣフォトマスクを用いた自己整列コンタクト（ＳＡＣ）パッドの形成の例示図である。
【図４Ｄ】本発明の一実施形態によるビットラインコンタクトフォトマスクを用いたビットラインコンタクトの形成の例示図である。
【図４Ｅ】本発明の一実施形態によるビットラインフォトマスクを用いたビットラインの形成の例示図である。
【図４Ｆ】本発明の一実施形態によるセルの形成の例示図である。
【図５】図４Ａ乃至４Ｆに示された例示的な方法によって形成された二つのオンチップバイパスキャパシタアレイの例示図である。
【図６】図５のオンチップバイパスキャパシタの垂直構造の等価回路図である。
【図７】本発明の他の実施形態によるオンチップバイパスキャパシタの等価回路図である。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図５】
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【図６】
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【図７】
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