(57)【要約】【課題】  ドレイン耐圧を確保しつつＨＥＭＴを微細に加工できる技術を提供する。【解決手段】  キャップ層７を異方的にウエットエッチングして溝１０を形成し、溝１０内を含む基板１上に酸化シリコン膜およびＳｉ膜を順次堆積し、酸化シリコン膜１１をエッチングストッパーとしてＳｉ膜を異方的にドライエッチングしてＳｉ膜を溝１０の側壁にのみ残した後に酸化シリコン膜を等方的にウエットエッチングして溝１０の底部の酸化シリコン膜を除去する。次いで、ゲート電極を形成し、下部ゲート部１４Ａで溝１０を埋め込んだ後、フォトレジスト膜とゲート電極とをマスクにしてキャップ層７を自己整合的に等方的にエッチングして開口部１９を形成する。【選択図】  図１１
2005209876.tif 000002
【特許請求の範囲】
【請求項１】
第１チャネル型のＨＥＭＴを有し、
化合物半導体を主成分とする基板と、
前記基板上に形成されたチャネル層と、
前記チャネル層上に形成された第１導電型の電子供給層と、
前記電子供給層上に形成された第１導電型のオーミック接触層と、
前記オーミック接触層に形成された第１開口部と、
前記第１開口部の側壁に形成された第１薄膜と、
前記第１開口部の底部で前記電子供給層とショットキー接触するゲート電極とを含み、
前記ゲート電極の延在方向に対して左右一方の第１方向側の前記オーミック接触層は、前記第１開口部から離間して配置されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１薄膜は、前記第１開口部の側壁に形成された第２薄膜と、前記第２薄膜に積層された第３薄膜とから形成され、
前記第２薄膜は前記第３薄膜のドライエッチングに対してドライエッチング速度が遅く、選択比が異なり、ウエットエッチング可能な薄膜であることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第２薄膜は、酸化シリコンを主成分とし、
前記第３薄膜は、シリコンを主成分とすることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１方向側の前記オーミック接触層は前記ＨＥＭＴのドレイン領域であり、
前記第１方向側とは逆の第２方向側の前記オーミック接触層は前記ＨＥＭＴのソース領域であることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記オーミック接触層上において、前記オーミック接触層と前記ゲート電極との間には第１絶縁膜が形成されていることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記化合物半導体は、ガリウムヒ素であることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記ゲート電極は、タングステンシリサイド、チタンまたは白金を主成分とすることを特徴とする半導体装置。
【請求項８】
（ａ）化合物半導体を主成分とする基板を用意する工程、
（ｂ）前記基板の主面上にチャネル層、第１導電型の電子供給層および第１導電型のオーミック接触層を順次形成する工程、
（ｃ）前記オーミック接触層に第１開口部を形成する工程、
（ｄ）前記第１開口部内を含む前記オーミック接触層上に絶縁性の第１薄膜を形成した後、前記第１薄膜をエッチングして前記第１薄膜を前記第１開口部の側壁に残す工程、
（ｅ）前記（ｄ）工程後、前記基板上に前記第１開口部を埋め込む第１導電性膜を形成する工程、
（ｆ）前記第１導電性膜をパターニングして前記電子供給層とショットキー接触するゲート電極を形成する工程、
（ｇ）前記ゲート電極の延在方向に対して左右一方の第１方向側の前記オーミック接触層の一部を前記ゲート電極に対して自己整合的に除去し、前記ゲート電極の延在方向に対して前記第１方向側とは逆の第２方向側の前記オーミック接触層をソース領域とし、前記第１方向側の前記オーミック接触層をドレイン領域とするＨＥＭＴを形成する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記第１薄膜は、第２薄膜と第３薄膜とから形成し、
前記（ｄ）工程は、
（ｄ１）前記第１開口部内を含む前記オーミック接触層上に前記第２薄膜を形成する工程、
（ｄ２）前記第２薄膜上に前記第３薄膜を形成する工程、
（ｄ３）前記第３薄膜を異方的にドライエッチングする工程、
（ｄ４）前記第２薄膜を等方的にウエットエッチングする工程、
を含み、
前記第２薄膜は前記第３薄膜のドライエッチングに対してドライエッチング速度が遅く、選択比が異なり、ウエットエッチング可能な薄膜であることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記第２薄膜は、酸化シリコンを主成分とし、
前記第３薄膜は、シリコンを主成分とすることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項８記載の半導体装置の製造方法において、
前記（ｇ）工程は、
（ｇ１）前記基板上にマスキング層を形成する工程、
（ｇ２）前記ゲート電極上の第１領域と、平面で前記ゲート電極と隣接し前記第１領域と連続し、前記ゲート電極の延在方向に対して前記第１方向側の前記オーミック接触層上の第２領域とにおける前記マスキング層を除去する工程、
（ｇ３）前記（ｇ２）工程後、前記ゲート電極および前記マスキング層をマスクとして前記オーミック接触層をエッチングする工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項８記載の半導体装置の製造方法において、
前記（ｃ）工程の前に、前記オーミック接触層上に第１絶縁膜を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、高電子移動度トランジスタ（High Electron Mobility Transistor；ＨＥＭＴ）素子を有する半導体装置およびその製造工程に適用して有効な技術に関するものである。
【背景技術】
【０００２】
高Ｇｍと低チャネル抵抗を有するリセスゲート型半導体装置の製造工程において、リセスゲート側壁絶縁膜になるＳｉＯ2膜とＧａＡｓ基板との間に、エッチング速度が極めて小さいＳｉ3Ｎ4膜を形成し、ＳｉＯ2膜を異方性ドライエッチングしてリセスゲート側壁絶縁膜を形成した後、Ｓｉ3Ｎ4膜の露出部分をウエットエッチングで除去し、さらにリセスゲート電極を形成することにより、異方性ドライエッチングの際にＧａＡｓ基板の表面の露出を防ぎ、プラズマによるＧａＡｓ基板の表面の損傷を防ぎ、特性が優れたＦＥＴを高精度で形成する技術がある（たとえば、特許文献１参照）。
【特許文献１】特開平９−３１２２９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ＨＥＭＴは、化合物半導体ヘテロ接合で形成される２次元電子ガス層を電流チャネルとして用いた高速電界効果トランジスタであり、高移動度電子をソース・ドレインのオーミック電極で接続し、ゲート電極により電流を制御することによってＦＥＴ（Field Effect Transistor）動作させるものである。また、移動体通信、無線ＬＡＮ（Local Area Network）および衝突防止レーダーなどの情報システムにて使用される電波の周波数帯域はマイクロ波領域からミリ波領域へと高くなっていることから、高い電子移動度を有するＨＥＭＴはそれら情報システムに含まれる回路中での使用に適している。
【０００４】
本発明者らは、ＨＥＭＴおよびその製造工程について検討している。その中で、本発明者らは以下のような課題を見出した。その課題について図１７〜図１９を用いて説明する。
【０００５】
まず、図１７に示すように、化合物半導体であるＧａＡｓからなる半絶縁性基板１０１を用意する。続いて、たとえば有機金属気相成長（Metal Organic Chemical Vapor Deposition；ＭＯＣＶＤ）法により、この半絶縁性基板１０１の主面（素子形成面）上にｎ+型ＡｌＧａＡｓ（アルミニウムガリウムヒ素）層からなる電子供給層１０３、ＩｎＧａＡｓ（インジウムガリウムヒ素）層からなるチャネル層１０４、ＡｌＧａＡｓ層からなる電子供給層１０５、ｎ型ＧａＡｓ（ガリウムヒ素）層からなるｎ’ＧａＡｓ層１０６、ＡｌＧａＡｓ層からなるストッパ層１０７、ｎ+型ＧａＡｓ層からなるオーミックコンタクト層１０８を順次エピタキシャル成長させる。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜１０９をマスクとしてオーミックコンタクト層１０８を等方的にエッチングすることによって、開口部１１０を形成する。
【０００６】
次いで、フォトレジスト膜１０９を除去した後、図１８に示すように、オーミックコンタクト層１０８上に開口部１１０を埋め込む酸化シリコン膜を堆積することによって層間絶縁膜１１１を成膜した後、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとしてその層間絶縁膜１１１およびその下層のオーミックコンタクト層１０８を異方的にエッチングし、溝１１２を形成する。続いて、そのフォトレジスト膜を除去した後、溝１１２の内部を含む層間絶縁膜１１１上に酸化シリコン膜１１３を堆積し、その酸化シリコン膜１１３をＲＩＥ（Reactive Ion Etching）法によって異方的にエッチングすることにより、酸化シリコン膜１１３を溝１１２の側壁にのみ残す。続いて、溝１１２下のストッパ層１０７およびｎ’ＧａＡｓ層１０６を等方的にエッチングすることによって、溝１１２を電子供給層１０５に達するように拡大する。
【０００７】
次いで、図１９に示すように、層間絶縁膜１１１上に溝１１２を埋め込む金属膜１１４および酸化シリコン膜１１５を順次堆積した後、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとしたエッチングによってその金属膜１１４および酸化シリコン膜１１５をパターニングし、金属膜１１４からなるゲート電極を形成する。
【０００８】
上記のような工程に従った場合には、酸化シリコン膜１１３を異方的にエッチングした際に、溝１１２下のストッパ層１０７、ｎ’ＧａＡｓ層１０６、電子供給層１０５およびチャネル層１０４にダメージを与えてしまう虞がある。そこで、酸化シリコン膜１１３のエッチングは、途中まではＲＩＥ法によって行い、残りはストッパ層１０７、ｎ’ＧａＡｓ層１０６、電子供給層１０５およびチャネル層１０４に与えるダメージの低いマイクロ波プラズマを用いたＥＣＲ（Electron Cyclotron Resonance）ドライエッチング法によって行う手段が考えられる。しかしながら、ＥＣＲドライエッチング法を用いた場合には、エッチング方向の異方性が低下してしまうことから微細加工性が低下してしまい、たとえばゲート長が約０．１５μｍと微細になった時には対応できなくなってしまう課題が存在する。
【０００９】
また、開口部１１０は、ドレイン耐圧を向上するために設けたものである。このような開口部１１０をゲート電極（溝１１２）を形成する前に形成してしまうと、溝１１２を形成する際に、溝１１２が形成される位置のずれ（誤差）を考慮して、溝１１２と開口部１１０との間に所定の間隔を設ける必要が生じる。しかしながら、このような間隔を設けたことにより、ソース・ドレイン間を微細化することが困難になってしまい、ＨＥＭＴ素子の集積度および利得を向上することが困難になってしまう課題が存在する。
【００１０】
本発明の目的は、ドレイン耐圧を確保しつつＨＥＭＴを微細に加工できる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明による半導体装置は、
第１チャネル型のＨＥＭＴを有し、
化合物半導体を主成分とする基板と、
前記基板上に形成されたチャネル層と、
前記チャネル層上に形成された第１導電型の電子供給層と、
前記電子供給層上に形成された第１導電型のオーミック接触層と、
前記オーミック接触層に形成された第１開口部と、
前記第１開口部の側壁に形成された第１薄膜と、
前記第１開口部の底部で前記電子供給層とショットキー接触するゲート電極とを含み、
前記ゲート電極の延在方向に対して左右一方の第１方向側の前記オーミック接触層は、前記第１開口部から離間して配置されている。
【００１４】
本発明による半導体装置の製造方法は、
（ａ）化合物半導体を主成分とする基板の主面上にチャネル層、第１導電型の電子供給層および第１導電型のオーミック接触層を順次形成する工程、
（ｂ）前記オーミック接触層に第１開口部を形成する工程、
（ｃ）前記第１開口部内を含む前記オーミック接触層上に絶縁性の第１薄膜を形成した後、前記第１薄膜をエッチングして前記第１薄膜を前記第１開口部の側壁に残す工程、
（ｄ）前記（ｃ）工程後、前記基板上に前記第１開口部を埋め込む第１導電性膜を形成する工程、
（ｅ）前記第１導電性膜をパターニングして前記電子供給層とショットキー接触するゲート電極を形成する工程、
（ｆ）前記ゲート電極の延在方向に対して左右一方の第１方向側の前記オーミック接触層の一部を前記ゲート電極に対して自己整合的に除去し、前記ゲート電極の延在方向に対して前記第１方向側とは逆の第２方向側の前記オーミック接触層をソース領域とし、前記第１方向側の前記オーミック接触層をドレイン領域とするＨＥＭＴを形成する工程、
を含む。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
すなわち、ドレイン耐圧を確保しつつＨＥＭＴを微細に加工できる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
本実施の形態の半導体装置は、たとえば車載用レーザーなどで用いられるＭＭＩＣ（Monolithic Microwave Integrated Circuit）であり、ｎチャネル型ＨＥＭＴを有するものである。この本実施の形態の半導体装置について、図１〜図１６を用いてその製造工程に沿って説明する。
【００１９】
まず、図１に示すように、化合物半導体であるＧａＡｓからなる半絶縁性基板（以下、単に基板と記す）１を用意する。続いて、たとえば有機金属気相成長（Metal Organic Chemical Vapor Deposition；ＭＯＣＶＤ）法により、この基板１の主面（素子形成面）上に電子供給層２、チャネル層３、電子供給層４、ｎ’ＧａＡｓ層５、ストッパ層６およびキャップ層（オーミック接触層）７を順次エピタキシャル成長させる。電子供給層２は、ｎ+型ＡｌＧａＡｓ層から形成されており、ｎ型の導電型（第１導電型）を有する不純物イオン（たとえばシリコンイオン）が導入されている。チャネル層３は、たとえばノンドープのＡｌＧａＡｓ層、ノンドープのＧａＡｓ層、ノンドープのＩｎＧａＡｓ層、ノンドープのＧａＡｓ層およびノンドープのＡｌＧａＡｓ層を下層から順次積層することで形成されている。電子供給層４は、膜厚３ｎｍ程度のｎ+型ＡｌＧａＡｓ層から形成されており、ｎ型の導電型を有する不純物イオン（たとえばシリコンイオン）が導入されている。ｎ’ＧａＡｓ層５は、膜厚３０ｎｍ程度のｎ型ＧａＡｓ層から形成されており、ｎ型の導電型を有する不純物イオン（たとえばシリコンイオン）が導入されている。なお、このｎ’ＧａＡｓ層５は、省略することも可能である。ストッパ層６は、膜厚３ｎｍ程度のｎ+型ＡｌＧａＡｓ層から形成されており、ｎ型の導電型を有する不純物イオン（たとえばシリコンイオン）が導入されている。ｎ’ＧａＡｓ層５がない場合には、電子供給層４とストッパ層６は、同一層となる。キャップ層７は、膜厚１５０ｎｍ程度のｎ+型ＧａＡｓ層から形成されており、ｎ型の導電型を有する不純物イオン（たとえばシリコンイオン）が導入されている。続いて、メサエッチング法によって半導体チップ（以下、単にチップと記す）領域の周辺部のキャップ層７、ストッパ層６、ｎ’ＧａＡｓ層５、電子供給層４、チャネル層３および電子供給層２を除去し、素子分離部（素子分離領域（図示は省略））を形成する。この素子分離部を形成することにより、活性領域（素子形成領域）を規定することができる。次いで、基板１上に膜厚３０ｎｍ程度の酸化シリコン膜（第１絶縁膜）８を堆積する。
【００２０】
次に、図２に示すように、酸化シリコン膜８上にフォトレジスト膜９を形成し、そのフォトレジスト膜９をフォトリソグラフィ技術によってパターニングする。続いて、パターニングされたフォトレジスト膜９をマスクとして酸化シリコン膜８を異方的にドライエッチングする。続いて、フォトレジスト膜９をマスクとし、たとえばクエン酸を用いてキャップ層７を異方的にウエットエッチングすることにより、幅１５０ｎｍ程度の溝（第１開口部）１０を形成する。この際、ストッパ層６のＡｌＧａＡｓがクエン酸によるエッチングのストッパとして作用する。この溝１０の形成後、フォトレジスト膜９を除去する。
【００２１】
次に、図３に示すように、溝１０内を含む基板１上に膜厚２０ｎｍ程度の酸化シリコン膜（第２薄膜）１１および膜厚３０ｎｍ程度のＳｉ（シリコン）膜（第３薄膜）１２を順次堆積する。
【００２２】
次に、図４に示すように、酸化シリコン膜１１をエッチングストッパーとしてＳｉ膜１２を異方的にドライエッチングし、Ｓｉ膜１２を溝１０の側壁にのみ残す。なお、図４は、溝１０の周辺部のみ拡大して示した要部断面図である。続いて、図５に示すように、酸化シリコン膜１１を等方的にウエットエッチングし、溝１０の底部の酸化シリコン膜１１を除去する。ここまでの工程により、溝１０の側壁にＳｉ膜１２と酸化シリコン膜１１とからなる側壁絶縁膜（第１薄膜）１３を形成することができる。この時、溝１０の側壁においては、Ｓｉ膜１２がマスクとなることから、酸化シリコン膜１１を残すことができる。すなわち、後の工程で、溝１０内に微細なゲート長（たとえば、５０ｎｍ程度）を有するゲート電極を形成することが可能となる。また、本実施の形態では、ドライエッチング法に比べて下地のストッパ層６、ｎ’ＧａＡｓ層５、電子供給層４およびチャネル層３に与えるダメージ量が少ないウエットエッチング法によって酸化シリコン膜１１のエッチングを行う。それにより、本実施の形態のＨＥＭＴのソース・ドレイン間電流の変動を抑制することができるので、ＨＥＭＴの信頼性を向上することが可能となる。
【００２３】
続いて、たとえばアンモニア水および過酸化水素を含むエッチング液を用いて溝１０の底部のストッパ層６を除去する。次いで、たとえばクエン酸を含むエッチング液を用いて溝１０の底部のｎ’ＧａＡｓ層５を除去する。ｎ’ＧａＡｓ層５がない場合には、本工程は省略され、電子供給層４とストッパ層６とは、同一層となる。
【００２４】
次に、図６に示すように、基板１上に金属膜１４を堆積し、溝１０（図３参照）をその金属膜（第１導電性膜）１４で埋め込む。本実施の形態では、その金属膜１４として、下層より膜厚１００ｎｍ程度のＷＳｉ（タングステンシリサイド）膜、膜厚４００ｎｍ程度のＡｕ（金）膜、および膜厚３０ｎｍ程度のＭｏ（モリブデン）膜を順次堆積したものを例示できる。また、そのＷＳｉ膜の代わりにＴｉ（チタン）膜またはＰｔ（白金）膜を用いてもよい。続いて、金属膜１４上に膜厚２００ｎｍ程度の酸化シリコン膜１５を堆積する。次いで、酸化シリコン膜１５上にフォトレジスト膜１６を形成した後、フォトリソグラフィ技術によってそのフォトレジスト膜１６をパターニングする。
【００２５】
次に、図７に示すように、上記フォトレジスト膜１６をマスクとして酸化シリコン膜１５および金属膜１４をドライエッチングする。それにより、金属膜１４からなるゲート電極を形成することができる。この時、キャップ層７上においては酸化シリコン膜８によってゲート電極とキャップ層７とが絶縁され、溝１０の側壁においては酸化シリコン膜１１（図５参照）によってゲート電極とキャップ層７とが絶縁される。ここで、溝１０（図３参照）内におけるゲート電極を下層ゲート部１４Ａとし、溝１０外におけるゲート電極を上層ゲート部１４Ｂとすると、下層ゲート部１４Ａの幅Ｗ１および上層ゲート部１４ＢのＷ２は、それぞれ約６０ｎｍおよび約３００ｎｍとすることができる（図８参照）。なお、図７は、図８中のＡ−Ａ線に沿った断面を示したものである。また、前述の金属膜１４のパターニングによって、下層ゲート部１４Ａおよび上部ゲート部１４Ｂの他に、後の工程で形成される上層の配線が電気的に接続するゲートパッド部１４Ｃも形成される。
【００２６】
次に、上記フォトレジスト膜１６を除去した後、図９に示すように、基板１上に膜厚１００ｎｍ程度の酸化シリコン膜１７を堆積した後、その酸化シリコン膜１７を異方的にエッチングすることによって、上層ゲート部１４Ｂの側壁に酸化シリコン膜１７を残す。続いて、基板１上にフォトレジスト膜（マスキング層）１８を形成した後、フォトリソグラフィ技術によってそのフォトレジスト膜１８をパターニングする。それにより、ゲート電極（上層ゲート部１４Ｂ）上におけるゲート電極の延在方向に対して左右一方の方向（第１方向）の第１領域と、その領域と連続し、平面でゲート電極と隣接するキャップ層７上の一部の領域（第２領域）とにおいて、フォトレジスト膜１８は除去される。
【００２７】
次に、図１０および図１１に示すように、上記フォトレジスト膜１８とゲート電極（酸化シリコン膜１５）と酸化シリコン膜１７とをマスクとして酸化シリコン膜８を自己整合的にドライエッチングする。続いて、フォトレジスト膜１８をマスクとしてキャップ層７を等方的にエッチングし、開口部１９を形成する。本実施の形態においては、ゲート長と同じ方向で規定される開口部１９の幅Ｗ３は、約５００ｎｍとすることを例示できる。ここまでの工程により、ゲート電極から見て開口部１９の形成された側のキャップ層７をドレイン領域とし、他方（第２方向）側のキャップ層７をソース領域とするＨＥＭＴを形成することができる。このような本実施の形態のＨＥＭＴにおいては、ドレイン領域となるキャップ層７とゲート電極（下層ゲート部１４Ａ）とが開口部１９によって離間されるので、ドレイン耐圧を向上することができる。開口部１９の形成後、フォトレジスト膜１８は除去する。
【００２８】
ところで、ゲート電極（溝１０（図２参照））を形成する前に上記開口部１９を形成してしまうと、溝１０を形成する際に、溝１０が形成される位置のずれ（誤差）を考慮して、溝１０と開口部１９との間に所定の間隔（キャップ層７）を設ける必要が生じる。このような間隔を設けたことにより、ソース・ドレイン間を微細化することが困難になってしまうことが懸念される。一方、本実施の形態によれば、開口部１９を形成する際にキャップ層７は自己整合的にエッチングされるので、溝１０と開口部１９との間にキャップ層７は残らない。すなわち、本実施の形態によれば、ソース・ドレイン間を微細化することができるので、ＨＥＭＴ素子の集積度および利得を向上することができる。
【００２９】
次に、図１２に示すように、基板１上に膜厚４５０ｎｍ程度の層間絶縁膜２０を堆積する。本実施の形態においては、この層間絶縁膜２０としてＰＳＧ（Phospho Silicate Glass）膜を例示することができる。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜２１をマスクとして層間絶縁膜２０および酸化シリコン膜８をドライエッチングし、ソース領域となるキャップ層７に達する開口部２２、およびドレイン領域となるキャップ層７に達する開口部２３を形成する。
【００３０】
次に、図１３および図１４に示すように、上記フォトレジスト膜２１をマスクとして用いたリフトオフ法によって開口部２２、２３内にＡｕＧｅ（金ゲルマニウム）膜、Ｎｉ（ニッケル）膜およびＡｕ（金）膜を順次蒸着することにより、開口部２２、２３内にそれぞれキャップ層７とオーミック接触するソース電極２４およびドレイン電極２５を形成する。これらソース電極２４およびドレイン電極２５を形成した後、フォトレジスト膜２１を除去する。
【００３１】
次に、図１５に示すように、基板１上に酸化シリコン膜を堆積することによって保護膜２６を形成する。続いて、たとえば基板１上にＰＳＧ膜を堆積することによって層間絶縁膜２７を形成する。
【００３２】
次に、図１６に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとして層間絶縁膜２７をエッチングし、ソース電極２４に達する開口部２８、ドレイン電極２５に達する開口部２９およびゲートパッド１４Ｃ（図８参照）に達する開口部（図示は省略）を形成する。続いて、Ａｕ系の配線金属を蒸着もしくはスパッタリング法によりウエハ全面に堆積させ、配線が形成される領域の上部にフォトレジスト膜をマスクとして形成した後、ドライエッチング（ミリング）技術により余分な配線金属を除去し、ソース電極２４と電気的に接続する配線３０、ドレイン電極２５と電気的に接続する配線３１、およびゲートパッド１４Ｃと電気的に接続する配線（図示は省略）を形成する。これら配線の形成後、前記フォトレジスト膜は除去し、本実施の形態の半導体装置を製造する。
【００３３】
たとえば、７７ＧＨｚ帯のような高周波帯を扱うＭＭＩＣに含まれるＨＥＭＴにおいては、高い利得（Ｇｍ）を得るために、ゲート長が微細になるようにゲート電極を加工することが求められる。また、前述したように、上記の本実施の形態によれば、ゲート長が微細になるようにゲート電極を加工することができる。すなわち、本実施の形態によれば、ＨＥＭＴの特性確保の歩留りを向上できる。本発明者らが行った実験によれば、ゲート長を約１３０ｎｍとした時に、Ｓｉ膜１２（図３参照）を用いずに酸化シリコン膜１１（図３参照）を異方的にエッチングすることで側壁絶縁膜１３（図５参照）を形成するとＨＥＭＴの特性確保の歩留りが約２０％であったのに対し、本実施の形態の製造工程に従った場合にはその歩留りを約８０％に向上できた。
【００３４】
また、前述したように、本実施の形態によれば、ゲート電極（下層ゲート部１４Ａ（図７参照））が形成される溝１０の底部下において、ストッパ層６およびｎ’ＧａＡｓ層５に与えるダメージ量を低減できる。それにより、本実施の形態のＨＥＭＴの信頼性を長期間確保することが可能となる。たとえば、Ｓｉ膜１２を用いずに酸化シリコン膜１１を異方的にエッチングすることで側壁絶縁膜１３を形成した場合におけるＨＥＭＴの信頼性確保期間が約５年であるのに対し、本実施の形態のＨＥＭＴにおいては約２０年に向上できる。
【００３５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００３６】
本発明は、第１薄膜は、第１開口部の側壁に形成された第２薄膜と、前記第２薄膜に積層された第３薄膜とから形成され、前記第２薄膜は前記第３薄膜のドライエッチングに対してドライエッチング速度が遅く、選択比が異なることを特徴とするものであり、前記第２薄膜としては、ウエットエッチングが可能な薄膜であれば、同様の効果を得ることができる。たとえば、第２薄膜ＳｉＯ2／第３薄膜Ｓｉの組み合わせ以外に、第２薄膜を熱リン酸でウエットエッチング可能なＳｉＮ膜とし、第３薄膜をＳｉＯ2膜とする組み合わせを提示できる。
【産業上の利用可能性】
【００３７】
本発明の半導体装置およびその製造方法は、たとえば車載用レーザーなどで用いられるＭＭＩＣなどに広く適用することができる。
【図面の簡単な説明】
【００３８】
【図１】本発明の一実施の形態である半導体装置の製造方法を説明する要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】本発明の一実施の形態である半導体装置の製造工程中の要部平面図である。
【図９】図７に続く半導体装置の製造工程中の要部断面図である。
【図１０】本発明の一実施の形態である半導体装置の製造工程中の要部平面図である。
【図１１】図９に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】本発明の一実施の形態である半導体装置の製造工程中の要部平面図である。
【図１４】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】本発明者らが検討した半導体装置の製造方法を説明する要部断面図である。
【図１８】図１７に続く本発明者らが検討した半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く本発明者らが検討した半導体装置の製造工程中の要部断面図である。
【符号の説明】
【００３９】
１  半絶縁性基板
２  電子供給層
３  チャネル層
４  電子供給層
５  ｎ’ＧａＡｓ層
６  ストッパ層
７  キャップ層（オーミック接触層）
８  酸化シリコン膜（第１絶縁膜）
９  フォトレジスト膜
１０  溝（第１開口部）
１１  酸化シリコン膜（第２薄膜）
１２  Ｓｉ膜（第３薄膜）
１３  側壁絶縁膜（第１薄膜）
１４  金属膜（第１導電性膜）
１４Ａ  下層ゲート部
１４Ｂ  上層ゲート部
１４Ｃ  ゲートパッド部
１５  酸化シリコン膜
１６  フォトレジスト膜
１７  酸化シリコン膜
１８  フォトレジスト膜（マスキング層）
１９  開口部
２０  層間絶縁膜
２１  フォトレジスト膜
２２、２３  開口部
２４  ソース電極
２５  ドレイン電極
２６  保護膜
２７  層間絶縁膜
２８、２９  開口部
３０、３１  配線
１０１  半絶縁性基板
１０３  電子供給層
１０４  チャネル層
１０５  電子供給層
１０６  ｎ’ＧａＡｓ層
１０７  ストッパ層
１０８  オーミックコンタクト層
１０９  フォトレジスト膜
１１０  開口部
１１１  層間絶縁膜
１１２  溝
１１３  酸化シリコン膜
１１４  金属膜
１１５  酸化シリコン膜
【図１】
2005209876.tif 000003
【図２】
2005209876.tif 000004
【図３】
2005209876.tif 000005
【図４】
2005209876.tif 000006
【図５】
2005209876.tif 000007
【図６】
2005209876.tif 000008
【図７】
2005209876.tif 000009
【図８】
2005209876.tif 000010
【図９】
2005209876.tif 000011
【図１０】
2005209876.tif 000012
【図１１】
2005209876.tif 000013
【図１２】
2005209876.tif 000014
【図１３】
2005209876.tif 000015
【図１４】
2005209876.tif 000016
【図１５】
2005209876.tif 000017
【図１６】
2005209876.tif 000018
【図１７】
2005209876.tif 000019
【図１８】
2005209876.tif 000020
【図１９】
2005209876.tif 000021