(57)【要約】    【課題】  パワーＭＯＳトランジスタを異なる複数の電位間で高速オン・オフ動作させることを可能にする。    【解決手段】  第２の電源端子ＶＣＣ１により決まる定電圧回路３１と、この定電圧回路３１にゲートを接続されたＰｃｈＭＯＳトランジスタ７と、このＰｃｈＭＯＳトランジスタ７のソースと第２の電源端子ＶＣＣ１間の電圧で動作し、パワーＭＯＳトランジスタ８を駆動するバッファ回路１１を備え、パワーＭＯＳトランジスタ８の寄生容量を速やかに充放電し、高速オン・オフ動作を可能にする。【選択図】    図１
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【特許請求の範囲】
【請求項１】
第１の電源端子と、前記第１の電源端子に印加される電圧より大きな電圧が印加される第２の電源端子と、前記第１の電源端子の電源供給で動作するインバータ回路と、前記インバータ回路の出力信号がゲートに入力される第１導電型の第１のＭＯＳトランジスタと、前記インバータ回路の入力信号がゲートに入力される第１導電型の第２のＭＯＳトランジスタと、前記第２の電源端子にソースを接続し、ドレインおよびゲートを交差接続した第２導電型の第３のＭＯＳトランジスタおよび第４のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのドレインにドレインを接続し、ソースを前記第３のＭＯＳトランジスタのドレインに接続し、ゲートを所定電位にバイアスしている第２導電型の第５のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタのドレインにドレインを接続し、ソースを前記第４のＭＯＳトランジスタのドレインに接続し、ゲートを前記所定電位にバイアスしている第２導電型の第６のＭＯＳトランジスタと、ゲートを前記所定電位にバイアスしている第２導電型の第７のＭＯＳトランジスタと、前記第７のＭＯＳトランジスタのソースと前記第２の電源端子からの電源供給によって動作し前記第３のＭＯＳトランジスタのドレイン電圧が入力されるバッファ回路と、前記第２の電源端子にソースを接続し、前記バッファ回路の出力信号が入力されるパワーＭＯＳトランジスタとを備えたことを特徴とする駆動回路。
【請求項２】
前記バッファ回路が、インバータ回路を多段接続して構成されていることを特徴とする請求項１記載の駆動回路。
【請求項３】
前記第７のＭＯＳトランジスタが、ソースフォロワ回路を構成していることを特徴とする請求項１記載の駆動回路。
【請求項４】
前記所定電位が、前記第２の電源端子の電位と接地電位との間の電位であることを特徴とする請求項１記載の駆動回路。
【請求項５】
前記所定電位が、前記第２の電源端子に接続された電源回路からの電源供給によって与えられることを特徴とする請求項４記載の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１の電源と、第１の電源よりも高い第２の電源で動作するレベルシフト回路を用い、パワーＭＯＳトランジスタを動作させる駆動回路に関するものである。
【背景技術】
【０００２】
従来の駆動回路としては特許文献１に記載されたものを例示することができる。従来の技術について、図４を参照して説明する。
【０００３】
図４に示すように、従来のレベルシフト回路を用いた駆動回路は、ＭＯＳトランジスタを２段接続し、フィードバックをかけたフリップ・フロップ回路構成が基本構造になっている。
【０００４】
図４に示す駆動回路は、第１の電源端子ＶＣＣ１と、第１の電源端子ＶＣＣ１に印加される電圧より大きな電圧が印加される第２の電源端子ＶＣＣ２と、第１の電源端子ＶＣＣ１の電源供給で動作するインバータ回路２１と、インバータ回路２１の出力信号がゲートに入力される第１のＮｃｈＭＯＳトランジスタ１と、インバータ回路２１の入力信号がゲートに入力される第２のＮｃｈＭＯＳトランジスタ２と、第２の電源端子にソースを接続し、ドレインおよびゲートを交差接続した第３のＰｃｈＭＯＳトランジスタ３および第４のＰｃｈＭＯＳトランジスタ４とを備え、さらに第３のＰｃｈＭＯＳトランジスタ３のドレインが第１のＮｃｈＭＯＳトランジスタ１のドレインに接続され、第４のＰｃｈＭＯＳトランジスタ４のドレインが第２のＮｃｈＭＯＳトランジスタのドレインに接続され、第２の電源端子ＶＣＣ２からの電源供給によって動作し、第３のＰｃｈＭＯＳトランジスタ３のドレインにゲートが接続されたパワーＭＯＳトランジスタ８を備えた構成となっている。
【０００５】
このような構成において、インバータ回路２１の入力信号ＶＩＮがＬＯ（Ｌｏｗ）レベルからＨＩ（Ｈｉｇｈ）レベルへ立ち上がると、第２のＮｃｈＭＯＳトランジスタ２は、オンすると共にインバータ回路２１の出力信号がＨＩレベルからＬＯレベルとなり、第１のＮｃｈＭＯＳトランジスタ２はオフとなる。
【０００６】
そして、第２のＮｃｈＭＯＳトランジスタ２のオンにより、第４のＰｃｈＭＯＳトランジスタ４のドレインおよび第３のＰｃｈＭＯＳトランジスタ３のゲートの接続点Ｎ３は、ＬＯレベルとなる。
【０００７】
同時に第１のＮｃｈＭＯＳトランジスタ１のオフにより、第３のＰｃｈＭＯＳトランジスタ３のドレインおよび第４のＰｃｈＭＯＳトランジスタ４のゲートの接続点Ｎ２は、ＨＩレベルつまり、第２の電源端子ＶＣＣ２の電圧となる。
【０００８】
次に、インバータ回路２１の入力信号ＶＩＮがＨＩレベルからＬＯレベルへ立ち下がると、第２のＮｃｈＭＯＳトランジスタ２は、オフすると共にインバータ回路２１の出力信号がＬＯレベルからＨＩレベルとなり、第１のＮｃｈＭＯＳトランジスタ２はオンとなる。
【０００９】
そして、第２のＮｃｈＭＯＳトランジスタ２のオフにより、第４のＰｃｈＭＯＳトランジスタ４のドレインおよび第３のＰｃｈＭＯＳトランジスタ３のゲートの接続点Ｎ２は、ＨＩレベル、つまり第２の電源端子ＶＣＣ２の電圧となる。
【００１０】
同時に第１のＮｃｈＭＯＳトランジスタ１のオンにより、第３のＰｃｈＭＯＳトランジスタ３のドレインおよび第４のＰｃｈＭＯＳトランジスタ４のゲートの接続点Ｎ３は、ＬＯレベルとなる。
【００１１】
よって、第１の電源端子ＶＣＣ１の電圧で動作するインバータ回路２１の信号を、第１の電源端子ＶＣＣ１に印加される電圧より大きな電圧が印加される第２の電源端子ＶＣＣ２の電圧で動作するパワーＭＯＳトランジスタ８に信号を伝達し、パワーＭＯＳトランジスタ８をオン・オフ駆動させることが可能となる。
【特許文献１】特開平０１−２５３３０９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、前記従来技術の構成では、パワーＭＯＳトランジスタのサイズが大きいため、そのゲート・ソース間およびゲート・ドレイン間の寄生容量が大きく、パワーＭＯＳトランジスタを瞬時にオン・オフ動作させる際には、前記従来技術の構成では、寄生容量を駆動する能力が不足して、オン・オフ動作速度が遅くなるといった問題が発生した。
【００１３】
また、この構成では、パワーＭＯＳトランジスタがオンする際、ゲート〜ソース間に、第２の電源端子に印加された高い電圧（ＶＣＣ２）が印加されるため、ＣＭＯＳ素子のような耐圧ＶＴＭＡＸ（ＶＴＭＡＸ＜ＶＣＣ２）が高くない素子を使用する場合は、耐圧を超えて破壊に至る。
【００１４】
本発明は、前記従来の課題に鑑み、パワーＭＯＳトランジスタのオン・オフ動作を高速化し、素子の耐圧を守ることを可能にする駆動回路を提供することを目的とする。
【課題を解決するための手段】
【００１５】
前記目的を達成するために、本発明に係る駆動回路は、第２の電源端子により決まる定電圧回路と、この定電圧回路にゲートを接続されたＰｃｈＭＯＳトランジスタと、このＰｃｈＭＯＳトランジスタのソースと第２の電源端子間の電圧で動作し、パワーＭＯＳトランジスタを駆動するバッファ回路を備えたものである。
【発明の効果】
【００１６】
本発明によれば、パワーＭＯＳトランジスタのゲート〜ソース間の耐圧を守り、パワーＭＯＳトランジスタの寄生容量の電荷を速やかに充放電することができるため、パワーＭＯＳトランジスタの高速オン・オフ動作が可能となる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態について図面を参照して説明する。
【００１８】
（実施形態１）
図１は本発明の実施形態１の駆動回路の構成を示す回路図である。
【００１９】
図１において、本駆動回路は、第１の電源端子ＶＣＣ１と、第１の電源端子ＶＣＣ１に印加される電圧より大きな電圧が印加される第２の電源端子ＶＣＣ２と、第１の電源端子ＶＣＣ１の電源供給で動作するインバータ回路２１と、インバータ回路２１の出力信号がゲートに入力される第１のＮｃｈ（第１導電型）ＭＯＳトランジスタ１と、インバータ回路２１の入力信号がゲートに入力される第２のＮｃｈＭＯＳトランジスタ２と、第２の電源端子ＶＣＣ２にソースを接続し、ドレインおよびゲートを交差接続した第３，第４のＰｃｈ（第２導電型）ＭＯＳトランジスタ３，４と、第１のＮｃｈＭＯＳトランジスタ１のドレインにドレインを接続し、ソースを第３のＰｃｈＭＯＳトランジスタ３のドレインに接続し、ゲートを第２の電源端子ＶＣＣ２から決まる定電圧回路３１にバイアスしている第５のＮｃｈＭＯＳトランジスタ５と、第２のＭＯＳトランジスタ２のドレインにドレインを接続し、ソースを第４のＰｃｈＭＯＳトランジスタ４のドレインに接続し、ゲートを定電圧回路３１にバイアスしている第６のＮｃｈＭＯＳトランジスタ６と、ゲートを定電圧回路３１にバイアスしている第７のＰｃｈＭＯＳトランジスタ７と、第７のＰｃｈＭＯＳトランジスタ７のソースと第２の電源端子ＶＣＣ２からの電源供給によって動作し、第３のＰｃｈＭＯＳトランジスタ３のドレイン電圧が入力されるバッファ回路１１と、第２の電源端子ＶＣＣ２にソースを接続し、バッファ回路１１の出力信号が入力されるパワーＭＯＳトランジスタ８とを備えている。
【００２０】
以上のように構成された実施形態１の駆動回路について、以下、図２に示した波形図を参照して、その動作を説明する。
（１）ｔ１区間：入力信号ＶＩＮ＝”ＬＯ”時
第１の電源ＶＣＣ１で動作するインバータ回路２１の入力信号ＶＩＮが”ＬＯ”の場合、前記インバータ回路２１の出力Ｎ１は、”ＨＩ＝ＶＣＣ１”である。
【００２１】
よって、第１のＮｃｈＭＯＳトランジスタ１はオンとなっているため、第１のＮｃｈＭＯＳトランジスタ１のドレイン電圧Ｎ２は、”ＬＯ＝ＧＮＤ”となる。また、第２のＮｃｈＭＯＳトランジスタ２はオフであるので、第２のＮｃｈＭＯＳトランジスタ２のドレイン電圧Ｎ３は”不定”となる。
【００２２】
そして、第１のＮｃｈＭＯＳトランジスタ１のドレイン電圧Ｎ２が”ＬＯ＝ＧＮＤ”であるため、第５のＰｃｈＭＯＳトランジスタ５のソース電圧および第４のＰｃｈＭＯＳトランジスタ４のゲート電圧Ｎ４は“ＶＣＣ２−ＶＤ１＋ＶＧＳ５”となる。よって、第４のＰｃｈＭＯＳトランジスタ４のドレイン電圧および第３のＰｃｈＭＯＳトランジスタ３のゲート電圧Ｎ５は、第２の電源端子の電圧“ＶＣＣ２”となる。そして、第５のＰｃｈＭＯＳトランジスタ５のソース電圧および第４のＰｃｈＭＯＳトランジスタ４のゲート電圧Ｎ４は、バッファ回路１１へと伝達され、バッファ回路１１の出力Ｎ６の電圧は“ＶＣＣ２−ＶＤ１＋ＶＧＳ７”となる。
（２）ｔ２区間：入力信号ＶＩＮ＝”ＨＩ”時
第１の電源ＶＣＣ１で動作するインバータ回路２１の入力信号ＶＩＮが”ＨＩ”の場合、インバータ回路２１の出力Ｎ１は”ＬＯ＝ＧＮＤ”である。
【００２３】
よって、第１のＮｃｈＭＯＳトランジスタ１はオフとなっているため、第１のＮｃｈＭＯＳトランジスタ１のドレイン電圧Ｎ２は“不定”となる。また、第２のＮｃｈＭＯＳトランジスタ２はオンであるので、第２のＮｃｈＭＯＳトランジスタ２のドレイン電圧Ｎ３は”ＬＯ＝ＧＮＤ”となる。
【００２４】
そして、第６のＰｃｈＭＯＳトランジスタ６のソース電圧および第３のＰｃｈＭＯＳトランジスタ３のゲート電圧Ｎ５は“ＶＣＣ２−ＶＤ１＋ＶＧＳ７”となる。よって、第３のＰｃｈＭＯＳトランジスタ３のドレイン電圧および第４のＰｃｈＭＯＳトランジスタ４のゲート電圧Ｎ４は、第２の電源端子の電圧“ＶＣＣ２”となる。
【００２５】
そして、第５のＰｃｈＭＯＳトランジスタ５のソース電圧および第４のＰｃｈＭＯＳトランジスタ４のゲート電圧Ｎ４はバッファ回路１１へと伝達され、バッファ回路１１の出力Ｎ６の電圧は“ＶＣＣ２”となる。
（３）ｔ３区間：入力信号ＶＩＮ＝”ＬＯ”時
前記（１）のｔ１区間の動作となる。このようにして、パワーＭＯＳトランジスタ８のオン・オフ動作を繰り返す。
【００２６】
前記（１）および（２）のようにパワーＭＯＳトランジスタ８のゲート〜ソース間に加わる電圧は、“ＶＣＣ２”または“ＶＣＣ２−ＶＤ１＋ＶＧＳ７”となる。よって“ＶＣＣ２−ＶＤ１＋ＶＧＳ７”の電圧をパワーＭＯＳトランジスタ８のゲート〜ソース間の耐圧以下になるように、定電圧回路３１で発生する電圧を設定すれば、パワーＭＯＳトランジスタ８を破壊することはない。
【００２７】
また、バッファ回路１１の出力が“ＶＣＣ２”と“ＶＣＣ２−ＶＤ１＋ＶＧＳ７”に切り替わる際に発生するパワーＭＯＳトランジスタ８のゲート〜ソースおよびゲート〜ドレイン間の寄生容量への充放電電流も、第７のＰｃｈＭＯＳトランジスタ７のソースからドレイン通してＧＮＤへ逃がすことが可能であり、スムースなパワーＭＯＳトランジスタ８のオン・オフ動作が可能となる。
【００２８】
以上により、第１の電源端子の電圧ＶＣＣ１で動作する回路の信号を、第２の電源端子の電圧ＶＣＣ２で動作するパワーＭＯＳトランジスタ８を伝達し、高速オン・オフ動作させることができる。
【００２９】
（実施形態２）
図３は本発明の実施形態２の駆動回路の構成を示す回路図である。
【００３０】
実施形態２は、前記実施形態１のバッファ回路１１を多段構成としている以外は同じ構成である。パワーＭＯＳトランジスタ８のサイズが増大すると、そのゲート〜ソースおよびゲート〜ドレイン間の寄生容量も増大するため、バッファ回路１１を多段にして駆動能力をアップさせている。バッファ回路１１には、インバータ回路を用い、そのインバータを構成するＭＯＳトランジスタのサイズを徐々に大きくし、前記パワーＭＯＳトランジスタ８の寄生容量を十分駆動できるＭＯＳトランジスタサイズに設定する。
【００３１】
実施形態２の動作は実施形態１と同様であって、バッファ回路１１を多段構成とし、駆動能力をアップしても定電圧回路３１にゲートをバイアスされている第７のＰｃｈＭＯＳトランジスタ７のソースがバッファ回路１１の基準に接続されているため、パワーＭＯＳトランジスタ８のゲートを駆動するときに発生する、ゲート〜ソースおよびゲート〜ドレイン間の寄生容量の充放電電流は、第７のＰｃｈＭＯＳトランジスタ７のソースからＧＮＤへと問題なく流すことができる。
【００３２】
なお、本実施形態１，２における定電圧回路３１は、トランジスタで構成される定電圧回路、あるいは定電圧ダイオードと電流源の直列回路で構成される定電圧回路、あるいは定電圧ダイオードに代えてダイオードを直列接続して回路構成してもよく、駆動回路の動作においてパワーＭＯＳトランジスタのゲート・ソース間の耐圧を超えないような定電圧を発生する構成のものであれば特に限定されるものではない。
【００３３】
また、本実施形態の説明では、Ｎ型を第１導電型とし、Ｐ型を第２導電型として説明したが、Ｐ型とＮ型との構成関係を反対にしても同様の作用効果を得ることができる。
【産業上の利用可能性】
【００３４】
本発明は、パワーＭＯＳトランジスタを異なる複数の電位間で駆動する駆動回路に適用され、特に第１の電源と、第１の電源よりも高い第２の電源で動作するレベルシフト回路を用いた、パワーＭＯＳトランジスタの駆動回路として有効である。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施形態１の駆動回路の構成を示す回路図
【図２】実施形態１の回路動作を説明するための動作波形図
【図３】本発明の実施形態２の駆動回路の構成を示す回路図
【図４】従来の駆動回路の構成を示す回路図
【符号の説明】
【００３６】
１  第１のＮｃｈＭＯＳトランジスタ
２  第２のＮｃｈＭＯＳトランジスタ
３  第３のＰｃｈＭＯＳトランジスタ
４  第４のＰｃｈＭＯＳトランジスタ
５  第５のＰｃｈＭＯＳトランジスタ
６  第６のＰｃｈＭＯＳトランジスタ
７  第７のＰｃｈＭＯＳトランジスタ
８  パワーＭＯＳトランジスタ
１１  バッファ回路
２１  インバータ回路
３１  定電圧回路
ＶＣＣ１  第１の電源端子
ＶＣＣ２  第２の電源端子
ＧＮＤ  接地端子
ＶＩＮ  インバータ入力端子
【図１】
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【図２】
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【図３】
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【図４】
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