(57)【要約】【課題】マザーボード上に搭載して、デジタル信号処理システム全体の小形化、高性能化及び低価格化等を実現し得る小形、かつ、高性能なカプラ及びカプラアレーを提供する。【解決手段】第１及び第２の導体線路１，２は、誘電体基体３によって支持され、誘電体基体３による誘電体層３０を介して互いに対向する。第１の導体線路１は、一端が誘電体基体１の一面に設けられた第１の端子１１に電気的に導通し、他端が第１の端子１１とは反対側の位置において、誘電体基体３の一面に設けられた第２の端子１２に電気的に導通する。第２の導体線路２は、一端が誘電体基体３の一面において、第１の端子１１の位置する側に設けられた第３の端子２１に電気的に導通し、他端が第２の端子１２の位置する側において、誘電体基体３の一面に設けられた第４の端子２２に電気的に導通する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
誘電体基体と、第１の導体線路と、第２の導体線路とを含むカプラであって、
前記第１の導体線路及び前記第２の導体線路は、前記誘電体基体の内部に埋設され、前記誘電体基体による誘電体層を介して互いに対向しており、
前記第１の導体線路は、一端が、前記誘電体基体に設けられた第１の端子に電気的に導通し、他端が、前記第１の端子とは反対側に設けられた第２の端子に電気的に導通しており、
前記第２の導体線路は、一端が、前記第１の端子の位置する側に設けられた第３の端子に電気的に導通し、他端が、前記第２の端子の位置する側に設けられた第４の端子に電気的に導通している
カプラ。
【請求項２】
請求項１に記載されたカプラであって、前記第１乃至第４の端子は、前記誘電体基体の一面に設けられているカプラ。
【請求項３】
請求項１に記載されたカプラであって、前記第１の端子及び第３の端子は、前記誘電体基体の相対する両側端面の一方に設けられ、前記第２の端子及び第４の端子は、前記誘電体基体の相対する両側端面の他方に設けられているカプラ。
【請求項４】
誘電体基体と、第１の導体線路と、第２の導体線路とを含むカプラであって、
前記第１の導体線路及び前記第２の導体線路は、ミアンダパターンを有し、前記誘電体基体の内部に埋設され、前記誘電体基体による誘電体層を介して互いに対向している
カプラ。
【請求項５】
誘電体基体と、第１の導体線路と、第２の導体線路とを含むカプラであって、
前記第１の導体線路及び前記第２の導体線路は、前記誘電体基体の内部に埋設され、前記誘電体基体による誘電体層を介して対向しており、
前記第１の導体線路及び前記第２の導体線路の間の前記誘電体層は、比誘電率が前記誘電体基体を構成する他の誘電体層の比誘電率とは異なる
カプラ。
【請求項６】
誘電体基体と、第１の導体線路と、第２の導体線路とを含むカプラであって、
前記第１の導体線路及び前記第２の導体線路は、前記誘電体基体の内部に埋設され、前記誘電体基体による誘電体層を介して対向しており、
前記第１の導体線路は、主線路を構成するものであって、導体幅が前記第２の導体線路の導体幅とは異なる
カプラ。
【請求項７】
誘電体基体と、第１の導体線路と、第２の導体線路とを含むカプラであって、
前記第１の導体線路及び前記第２の導体線路は、前記誘電体基体の内部に埋設され、前記誘電体基体による誘電体層を介して対向しており、
前記第１の導体線路は、その両端が接続される第１の端子と第２の端子との間にインピーダンスマッチング手段を有する
カプラ。
【請求項８】
誘電体基体と、第１の導体線路と、第２の導体線路とを含むカプラであって、
前記第１の導体線路及び前記第２の導体線路は、前記誘電体基体の内部に埋設され、前記誘電体基体による誘電体層を介して対向しており、
前記第２の導体線路は、その両端が接続される第３の端子と第４の端子との間にインピーダンスマッチング手段を有する
カプラ。
【請求項９】
請求項４乃至８の何れかに記載されたカプラであって、
前記第１の導体線路は、一端が、前記誘電体基体に設けられた第１の端子に電気的に導通し、他端が、前記第１の端子とは反対側に設けられた第２の端子に電気的に導通しており、
前記第２の導体線路は、一端が前記第１の端子の位置する側に設けられた第３の端子に電気的に導通し、他端が前記第２の端子の位置する側に設けられた第４の端子に電気的に導通している
カプラ。
【請求項１０】
請求項４乃至８の何れかに記載されたカプラであって、前記第１乃至第４の端子は、前記誘電体基体の一面に設けられているカプラ。
【請求項１１】
請求項４乃至８の何れかに記載されたカプラであって、前記第１の端子及び第３の端子は、前記誘電体基体の相対する両側端面の一方に設けられ、前記第２の端子及び第４の端子は、前記誘電体基体の相対する両側端面の他方に設けられているカプラ。
【請求項１２】
請求項１乃至１１の何れかに記載されたカプラであって、前記第１の導体線路及び前記第２の導体線路は、使用する周波数帯域の中心周波数の波長をλとして、対向する部分の長さが、ほぼ（λ／４）を満たすように設定されているカプラ。
【請求項１３】
複数のカプラ要素を含むカプラアレーであって、
前記複数のカプラ要素は、請求項１乃至１２の何れかに記載されたものでなり、誘電体基体を共通にするカプラアレー。
【請求項１４】
請求項１３に記載されたカプラアレーであって、前記複数のカプラ要素は、横方向に配列されているカプラアレー。
【請求項１５】
請求項１３または１４に記載されたカプラアレーであって、前記複数のカプラ要素は、縦方向に配列されているカプラアレー。
【請求項１６】
請求項１３乃至１５の何れかに記載されたカプラアレーであって、シールド電極を含み、前記シールド電極は、前記カプラ要素の間に配置されているカプラアレー。
【請求項１７】
請求項１３乃至１６の何れかに記載されたカプラアレーであって、前記シールド電極は、前記誘電体基体を厚み方向に通る導体でなるカプラアレー。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル信号伝送に用いられるカプラ及びカプラアレーに関する。
【０００２】
【従来の技術】
高速データ転送回路において取り扱われる周波数成分は数百ＭＨｚからＧＨｚオーダーに入りつつある。このような高速データ転送回路を他の回路部分に接続したとき、両者間の伝送線路の周波数特性を向上させることが重要になる。そのような手段として、伝送線路上にカプラ要素を設けることにより、伝送速度を下げずに、伝送効率を維持することができることが知られている。以下の説明において、「カプラ」とは、「ディレクショナルカプラ」を意味する。また、「ディレクショナルカプラ」は、「方向性結合器」と同義語である。
【０００３】
カプラ要素を構成するにあたり、従来は、高速データ転送回路を搭載するマザーボードのプリント基板内層に、所望の周波数（たとえば１．５ＧＨｚ）の波長λについて、約λ／４波長の長さを持つ主線路を設けるとともに、この主線路に平行に副線路を設け、その一端に５０Ω負荷を接続し、他端から約（−１０）ｄＢ程度の信号成分を取り出して、進行波の反射損失を抑えつつ、高速データ転送を行っていた。
【０００４】
このようなカプラ要素のためのラインは、高速データ転送回路基板から複数本が並行に出ており、マザーボードの内層を使用してこれら各伝送線路に対応するカプラ要素を構成する場合、λ／４波長線路を形成するための層構成が複雑になる。しかも、マザーボードは一般にガラスエポキシ基板で構成されており、その比誘電率が４前後と低いため、所望の周波数特性を確保するのに必要なカプラ要素のための占有面積が増大する。このため、マザーボードが大形化し、かつ、層数が増え、歩留も低下し、結果として高価格になってしまう。
【０００５】
そこで、カプラ要素として、携帯電話の技術分野で用いられているチップ型方向性結合器が利用できないかが問題となる。例えば、特許文献１は、λ／４波長のストリップライン電極が一方の主表面に蛇行して形成された誘電体基板２枚が、各ストリップライン電極同士を電磁結合する状態で積層され、更に、この２枚の誘電体基板を挟む状態で、接地電極が形成された２枚の基板が積層され、この積層構造体の側面に複数の外部電極が形成され、前記ストリップライン電極の各端部及び接地電極が各別の外部電極と電気的に接続されている携帯電話用チップ型方向性結合器方向性を開示している。
【０００６】
また、特許文献２は、ストリップライン電極が一方の主表面に形成された誘電体基板２枚が、各ストリップライン電極同士を電磁結合する状態で積層され、更に、この２枚の誘電体基板を挟む状態で、接地電極が形成された２枚の基板が積層され、前記各ストリップライン電極同士が電磁結合する長さを複数選択するために、一方のストリップライン電極の両端の間に電気的に接続される中間引出し電極を少なくとも１個以上設け、前記積層体の側面に、前記ストリップライン電極の各端部引出し電極が電気的に接続される外部電極と、前記中間引出し電極が電気的に接続される外部電極と、接地電極が電気的に接続される外部電極とが形成されたチップ型方向性結合器を開示している。
【０００７】
更に、特許文献３は、２つの誘電体基板の一方面に対称形に電極パターンを形成し、前記２つの誘電体基板の他方面に接地電極を形成し、前記電極パターンどうしが密着するように、前記２つの誘電体基板を接合した電子部品、特に方向性結合器を開示している。
【０００８】
しかし、携帯電話の技術分野で用いられる方向性結合器は、多くとも、２〜３個程度であり、方向性結合器はそのような使用態様に合わせた端子構造を持てばよいのに対し、高速データ転送を行うデジタル信号回路の場合は、カプラの使用個数が携帯電話の場合よりも著しく多く、しかも、高速データ転送素子等から高度の配線密度で出ている平行ラインに対して、限られた面積内でカプラを接続しなければならない。
【０００９】
更に、高速デジタル信号回路において扱われる信号は、多数の周波数成分を含むデジタル信号であり、広帯域周波数特性が要求されるのに対し、携帯電話の場合、使用周波数が特定されているから、そこに用いられる方向性結合器は、高速データ転送回路の場合と異なって、それほどの広帯域周波数特性が要求されるものではない。
【００１０】
上述したような相違のために、携帯電話に用いられている方向性結合器は、高速データ転送回路のためのカプラまたはカプラアレーに要求される上記条件を満たすものではなく、そのまま転用できるようにはなっていない。例えば、特許文献１に記載された方向性結合器は、２つのストリップライン電極の一方は、端子が長さ方向の両辺に配置されており、他方は端子が幅方向の一辺に配置されている。この端子構造は、カプラの使用個数が携帯電話の場合よりも著しく多い高速データ転送回路基板への適用において、マザーボード上の配線への端子接続構造を複雑化し、その適用を困難にする。
【００１１】
特許文献２に記載された方向性結合器の場合は、端子位置が、基板の４辺に及んでおり、マザーボード上の配線への端子接続構造を複雑化し、適用を困難にする点で、特許文献１の場合と同様である。
【００１２】
特許文献３の場合は、２つの誘電体基板の一方面に対称形に電極パターンを形成するので、誘電体基板の有する比誘電率を有効に利用することができない。携帯電話の場合、使用周波数が特定されているから、特許文献３のような電極構造でよいのであるが、高速データ転送回路基板のためのカプラ要素は、多数の周波数成分を含むデジタル信号を処理するものであり、特許文献３のような電極構造では、対応が困難である。携帯電話に向けられた方向性結合器は、特許文献４〜１１等にも開示されているが、これらの特許文献４〜１１も高速データ転送回路基板に適した方向性結合器は開示していない。
【００１３】
【特許文献１】
特開平５−１５２８１４号公報
【特許文献２】
特開平０７−２８３６２２号公報
【特許文献３】
特開平０８−１８１８７号公報
【特許文献４】
特開平１０−１７８３０７号公報
【特許文献５】
特開平１０−２３３８１３号公報
【特許文献６】
特開２００１−３６３１１号公報
【特許文献７】
特開２００３−１３３８１７号公報
【特許文献８】
特開２０００−７７８７３号公報
【特許文献９】
特開平１０−１４５１０３号公報
【特許文献１０】
特開平０９−２２３９０８号公報
【特許文献１１】
特開平０９−２６０９１５号公報
【００１４】
【発明が解決しようとする課題】
本発明の課題は、マザーボード上に搭載して、高速データ転送システム全体の小形化、高性能化及び低価格化等を実現し得る小形、かつ、高性能なカプラ及びカプラアレーを提供することである。
【００１５】
【課題を解決するための手段】
上述した課題を解決するため、本発明は、５つの態様に係るカプラ、及び、それらを用いたカプラアレーを開示する。
【００１６】
１．第１の態様に係るカプラ
第１の態様に係るカプラは、誘電体基体と、第１の導体線路と、第２の導体線路とを含む。前記第１の導体線路及び前記第２の導体線路は、前記誘電体基体に埋設され、前記誘電体基体による誘電体層を介して互いに対向する。
【００１７】
前記第１の導体線路は、一端が前記誘電体基体の一面に設けられた第１の端子に電気的に導通し、他端が前記第１の端子とは反対側の位置において、前記誘電体基体の一面に設けられた第２の端子に電気的に導通する。
【００１８】
前記第２の導体線路は、一端が前記誘電体基体の一面において、前記第１の端子の位置する側に設けられた第３の端子に電気的に導通し、他端が前記第２の端子の位置する側において、前記誘電体基体の一面に設けられた第４の端子に電気的に導通する。
【００１９】
上述したように、第１の態様に係るカプラでは、第１の導体線路及び前記第２の導体線路は、誘電体基体に埋設され、誘電体基体による誘電体層を介して互いに対向しているから、誘電体層を、高比誘電率材料によって構成し、第１の導体線路及び第２の導体線路の線路長を短縮し、全体形状の小型化を図ることができる。
【００２０】
第１の導体線路は、一端が第１の端子に電気的に導通し、他端が第１の端子とは反対側の位置に設けられた第２の端子に電気的に導通するから、第１の導体線路は、一端を信号入力端とし、他端を信号出力端とし、信号の伝送方向に合わせた端子配置をとることができる。このため、通常、マザーボード上に直線状に形成される信号伝送ラインに対して、よく適合する端子配置構造を実現できる。
【００２１】
第２の導体線路は、一端が、第１の端子の位置する側に設けられた第３の端子に電気的に導通し、他端が第２の端子の位置する側に設けられた第４の端子に電気的に導通するから、第２の導体線路は、一端を結合端とし、他端を、終端用抵抗接続端とし、結合信号の伝送方向に合わせた端子配置を取ることができる。このため、通常、マザーボード上に形成される信号伝送ラインに対して、よく適合する端子配置構造を実現できる。
【００２２】
更に、第１の導体線路に備えられた第１の端子及び第２の端子、並びに、第２の導体線路に備えられた第３の端子及び第４の端子は、誘電体基体の一面、即ち、同一面に設けられているので、誘電体基体の一面側を、マザーボードの搭載面に対向させて実装し、第１の端子〜第４の端子を、搭載面に形成された配線パターンに接合できる。
【００２３】
従って、マザーボード上に搭載して、高速データ転送システム全体の小形化、高性能化及び低価格化等を実現し得る小形、かつ、高性能なカプラが得られることになる。
【００２４】
２．第２の態様に係るカプラ
第２の態様に係るカプラでは、前記第１の導体線路及び前記第２の導体線路は、ミアンダパターンを有し、前記誘電体基体に埋設され、前記誘電体基体による誘電体層を介して互いに対向する。
【００２５】
前記第１の導体線路は、一端が前記誘電体基体に設けられた第１の端子に電気的に導通し、他端が、前記第１の端子とは反対側の位置において、前記誘電体基体に設けられた第２の端子に電気的に導通する。前記第２の導体線路は、一端が、前記第１の端子の位置する側に設けられた第３の端子に電気的に導通し、他端が前記第２の端子の位置する側に設けられた第４の端子に電気的に導通している。
【００２６】
第２の態様に係るカプラでも、第１の導体線路及び前記第２の導体線路は、誘電体基体に埋設され、誘電体基体による誘電体層を介して互いに対向しているから、誘電体層を、高比誘電率材料によって構成し、第１の導体線路及び第２の導体線路の線路長を短縮し、全体形状の小型化を図ることができる。
【００２７】
第１の導体線路は、一端が第１の端子に電気的に導通し、他端が第２の端子に電気的に導通するから、第１の導体線路の一端を信号入力端とし、他端を信号出力端とし、信号の伝送方向に合わせた端子配置をとることができる。このため、通常、マザーボード上に直線状に形成される信号伝送ラインに対して、よく適合する端子配置構造を実現できる。
【００２８】
第２の導体線路は、一端が、第３の端子に電気的に導通し、他端が第４の端子に電気的に導通するから、第２の導体線路の一端を結合端とし、他端を、終端抵抗のための接続端とし、結合信号の伝送方向に合わせた端子配置を取ることができる。このため、通常、マザーボード上に形成される信号伝送ラインに対して、よく適合する端子配置構造を実現できる。
【００２９】
第２の態様に係るカプラにおいて、特に重要な点は、第１の導体線路及び第２の導体線路が、ミアンダパターンを有する点である。第１の導体線路及び第２の導体線路は、誘電体層を介して対向しているから、ミアンダパターンの誘電体層対向領域が生じる。このような構造であると、占有面積を大幅に縮小でき、しかも広帯域の周波数特性が維持でき、多数の周波数成分を含むデジタル信号を取り扱う高速データ転送回路のためのカプラとして、極めて有用であることがわかった。
【００３０】
従って、第２の態様においても、マザーボード上に搭載して、高速データ転送システム全体の小形化、高性能化及び低価格化等を実現し得る小形、かつ、高性能なカプラが得られることになる。
【００３１】
３．第３の態様に係るカプラ
第３の態様に係るカプラでは、第１の導体線路及び第２の導体線路は、誘電体基体の内部に埋設され、誘電体基体による誘電体層を介して対向する。前記第１の導体線路及び前記第２の導体線路の間の前記誘電体層は、比誘電率が前記誘電体基体を構成する他の誘電体層の比誘電率とは異なる。
【００３２】
第３の態様に係るカプラでは、第１の導体線路及び第２の導体線路は、誘電体基体の内部に埋設され、誘電体基体による誘電体層を介して対向するから、
上記構成によれば、第１の導体線路及び第２の導体線路の間に存在する誘電体層の比誘電率を選択することにより、カプラが用いられる用途に応じて周波数特性及び結合量を調整し、小形、かつ、高性能なカプラを実現し、マザーボード上に搭載した場合に、高速データ転送システムの小形化、高性能化及び低価格化等を実現し得る。
【００３３】
４．第４の態様に係るカプラ
第４の態様に係るカプラでは、第１の導体線路及び第２の導体線路は、誘電体基体の内部に埋設され、誘電体基体による誘電体層を介して対向する。
【００３４】
前記第１の導体線路及び前記第２の導体線路は、前記誘電体基体の内部に埋設され、前記誘電体基体による誘電体層を介して互いに対向する。前記第１の導体線路は、主線路を構成するものであって、導体幅が前記第２の導体線路の導体幅とは異なる。
【００３５】
第４の態様に係るカプラでも、第１の導体線路及び第２の導体線路は、誘電体基体の内部に埋設され、誘電体基体による誘電体層を介して対向するから、誘電体層を、高比誘電率材料によって構成し、第１の導体線路及び第２の導体線路の線路長を短縮し、全体形状の小型化を図ることができる。
【００３６】
また、第１の導体線路は、導体幅が第２の導体線路の導体幅と異なるから、第１の導体線路に対する第２の導体線路の対向位置に、ずれを生じた場合であっても、そのずれが、第１の導体線路の導体幅と、が第２の導体線路の導体幅との差内にある限り、第１の導体線路と第２の導体線路との間の対向面積に変更はない。このため、線路導体形成位置ずれに起因する特性変動を回避し、小形、かつ、高性能なカプラを実現し、マザーボード上に搭載した場合に、高速データ転送システムの小形化、高性能化及び低価格化等を実現し得る。
【００３７】
第１の導体線路は、導体幅が第２の導体線路の導体幅よりも大きいことが好ましい。このような構成であれば、主線路を構成する第１の導体線路における信号伝送損失を低減することができる。
【００３８】
５．第５の態様に係るカプラ
第５の態様に係るカプラでは、前記第１の導体線路及び前記第２の導体線路は、前記誘電体基体の内部に埋設され、前記誘電体基体による誘電体層を介して互いに対向する。
【００３９】
前記第１の導体線路は、その両端が接続される第１の端子と第２の端子との間にインピーダンスマッチング手段を有する。
【００４０】
もう一つの態様として、前記第１の導体線路とは別に、または、第１の導体線路とともに、前記第２の導体線路は、その両端が接続される第３の端子と第４の端子との間にインピーダンスマッチング手段を有していてもよい。
【００４１】
一般に、前記第１の導体線路又は前記第２の導体線路は、挿入損失を低減させるため、線幅を増大させることが好ましい。ところが、前記第１の導体線路又は前記第２の導体線路の線幅を増大させると、特性インピーダンスが低くなるため、入力端との間にインピーダンス不整合を生じるという問題が生じる。
【００４２】
第５の態様に係るカプラによれば、第１の導体線路（または第２の導体配線）は、その両端が接続される第１の端子と第２の端子（または第３の端子と第４の端子）との間にインピーダンスマッチング手段を有するから、第１の導体線路（または第２の導体配線）において、挿入損失を押さえつつ、マッチング手段によりインピーダンス整合をとることができる。
【００４３】
また、高い比誘電率の誘電体基体を使用した場合、第１の導体線路又は第２の導体線路のインピーダンスを５０Ωに設定したとすると、プロセス精度を越えた細い線路幅にせねばならず、伝送線路の損失を増大させてしまう恐れが生じる。
【００４４】
これに対し、第５の態様に係るカプラは、マッチング手段を有するので、前記第１の導体線路又は前記第２の導体線路としては、５０Ωより低いインピーダンスとして線路幅を十分広く取りつつ、マッチング手段を用いて、５０Ωに設定される入出力端子との間のインピーダンスマッチングをとることができる。このため、第５の態様に係るカプラは、プロセス精度上の問題を回避しつつ、挿入損失を押さえることができる。
【００４５】
６．カプラアレー
本発明に係るカプラアレーは、複数のカプラ要素を含む。前記複数のカプラ要素は、本発明に係るカプラによって構成されたもので、誘電体基体を共通にする。
【００４６】
このようなカプラアレーによれば、高速データ転送システム全体のより一層の小形化、高性能化及び低価格化等を実現し得る。
【００４７】
カプラアレーを構成する場合、複数のカプラ要素は、横方向に配列されていてもよいし、縦方向に配列されていてもよい。
【００４８】
また、カプラアレーは、好ましくは、接地電極を含む。この接地電極は、カプラの間に配置される。このような構造によれば、カプラ相互間の干渉を接地電極によって遮断し得る。接地電極は、誘電体基体を厚み方向に通る導体で構成することができる。
【００４９】
【発明の実施の形態】
１．第１の態様に係るカプラ
図１は第１の態様に係るカプラの透視斜視図、図２は図１に示したカプラの透視平面図、図３は図１の３−３線に沿った断面図、図４は図１の４−４線に沿った断面図、図５は図１の５−５線に沿った断面図である。図示されたカプラは、誘電体基体３と、第１の導体線路１と、第２の導体線路２とを含む。
【００５０】
誘電体基体３は、有機誘電体材料、無機誘電体材料または両者を混合した複合材料を用いて構成することができる。第１の導体線路１及び第２の導体線路２は、誘電体基体３に埋設され、誘電体基体３による誘電体層３０を介して互いに対向する。誘電体層３０を構成する誘電体材料は、少なくとも、第１の導体線路１と、第２の導体線路２との間では、従来のマザーボードを構成する材料よりも高誘電率の誘電体材料を選択使用する。誘電体層３０の層厚は、限定するものではないが、例えば８０μｍ以下である。誘電体基体３の両側には接地電極６１、６２が備えられている。接地電極６１、６２は、側端縁に設けた突出部が、誘電体基体３の側面に設けられた接地端子６５、６５に接続されている。
【００５１】
第１の導体線路１は、一端が誘電体基体３の一面に設けられた第１の端子１１に電気的に導通し、他端が第１の端子１１とは反対側の位置において、誘電体基体３の一面に設けられた第２の端子１２に電気的に導通する。第１の導体線路１及び第２の導体線路２は、ストリップラインであり、印刷、スパッタ、めっきまたはこれらの組み合わせによって形成することができる。材料的には、電気抵抗の小さい材料、例えば、Ｃｕ、Ａｕ、ＡｇまたはＡｌ等の金属材料を主成分とし、単層または多層構造とすることができる。線幅は、例えば、２０μｍ〜８０μｍの範囲に選定することができる。
【００５２】
第１の導体線路１は、基本的には、使用周波数における中心周波数の波長λに対して、ほぼλ／４波長の長さを持ち、その両端に接続部１３、１４を有する。信号周波数は、限定するものではないが、例えば１．５ＧＨｚである。接続部１３、１４は、誘電体基体３を厚み方向に通るビアホール導体４１、４２によって、それぞれ、第１の端子１１及び第２の端子１２に接続されている。
【００５３】
第２の導体線路２は、一端が、誘電体基体３の一面において、第１の端子１１の位置する側に設けられた第３の端子２１に電気的に導通し、他端が、第２の端子１２の位置する側において、誘電体基体３の一面に設けられた第４の端子２２に電気的に導通する。第２の導体線路２は、第１の導体線路１とほぼ同一の構成とすることができる。第２の導体線路２は、両端に接続部２３、２４を有しており、接続部２３、２４は、誘電体基体３を厚み方向に通るビアホール導体５１、５２によって、それぞれ、第３の端子２１及び第２の端子２２に接続されている。
【００５４】
上述したように、第１の態様に係るカプラでは、第１の導体線路１及び第２の導体線路２は、誘電体基体３に埋設され、誘電体基体３による誘電体層３０を介して互いに対向しているから、誘電体層３０を、高比誘電率材料によって構成し、第１の導体線路１及び第２の導体線路２の線路長を短縮し、全体形状の小型化を図ることができる。
【００５５】
図６は図１〜図５に示したカプラを使用したデータ転送回路基板の構成を示す図である。図６を参照すると、マザーボード７０の上に備えられたデジタル回路要素Ａ、Ｂ、Ｃの間に４個のカプラＱ１〜Ｑ４が配置されている。カプラの使用個数は、デジタル回路要素Ａ、Ｂ、Ｃの仕様によって定まるもので、４個に限定されるものでない。デジタル回路要素Ａ、Ｂ、Ｃは、一般にはＬＳＩで構成される。
【００５６】
カプラＱ１〜Ｑ４は、デジタル回路要素Ａから導かれた配線パターン７１〜７４と、デジタル回路要素Ｂに導かれる配線パターン７５〜７８との間に挿入されている。配線パターン７１〜７８が信号Ｉを伝送する伝送ラインとなる。
【００５７】
図７は図６に示したデータ転送回路基板において、１個のカプラの接続構造を抽出して示す分解斜視図である。次に、図６及び図７を参照し、カプラＱ１を代表例として、更に具体的に説明する。説明は省略するが、他のカプラＱ２〜Ｑ４も同様の構成になっていることは、図６から明らかである。
【００５８】
カプラＱ１は、第１の導体線路１の一端に導通する第１の端子１１が、マザーボード７０の一面上に形成された配線パターン７１に、第１の導体線路１の他端に導通する第２の端子１２が、同じく配線パターン７５に、それぞれ重ねられ、例えばはんだ付けなどの手段によって接続される。
【００５９】
第２の導体線路２の一端に導通する第３の端子２１は、マザーボード７０の一面上に形成された配線パターン７９に対向して重ねられ、例えばはんだ付けなどの手段によって接続される。配線パターン７９は、他のデジタル回路要素、例えば高速データ転送回路基板などに導かれる。図示実施例において、配線パターン７９は、デジタル回路要素Ｃに導かれている。
【００６０】
また、第２の導体線路２の他端に導通する第４の端子２２が、配線パターン８３に対向して重ねられ、例えばはんだ付けなどの手段によって接続される。配線パターン８３には、終端抵抗Ｒ１１の一端が接続されている。終端抵抗Ｒ１１の他端は、接地導体ＧＮＤに接続され、接地される。また、接地端子６５、６５も、接地導体ＧＮＤに接続される。
【００６１】
第１の態様に係るカプラでは、第１の導体線路１は、一端が第１の端子１１に電気的に導通し、他端が第１の端子１１とは反対側の位置に設けられた第２の端子１２に電気的に導通するから、第１の端子１１を信号入力端とし、第２の端子１２を信号出力端とし、信号の伝送方向Ｉに合わせた端子配置をとることができる。このため、マザーボード７０上に直線状に形成される信号伝送用の配線パターン７１〜７４、７５〜７８に対して、よく適合し得る。
【００６２】
第２の導体線路２は、一端が、第１の端子１１の位置する側に設けられた第３の端子２１に電気的に導通し、他端が第２の端子１２の位置する側に設けられた第４の端子２２に電気的に導通するから、第２の導体線路２は、第３の端子２１を、高速データ転送回路などのデジタル回路要素への結合端とし、第４の端子２２を、例えば、終端抵抗Ｒ１１〜Ｒ４を接続する端とし、結合信号の伝送方向に合わせた端子配置を取ることができる。このため、第２の導体線路２に関しても、マザーボード７０上に形成される信号伝送ラインに対して、よく適合し得る。
【００６３】
更に、図示実施例の場合、第１の導体線路１に接続された第１の端子１１及び第２の端子１２、並びに、第２の導体線路２に接続された第３の端子２１及び第４の端子２２は、誘電体基体３の一面、即ち、同一面に設けられているので、誘電体基体３の一面側を、マザーボード７０の搭載面に対向させて実装し、第１の端子１１〜第４の端子２２を、搭載面に形成された配線パターン７１〜８６に接合できる。従って、マザーボード上に搭載して、データ転送回路基板全体の小形化、高性能化及び低価格化等を実現し得る小形、かつ、高性能なカプラが得られることになる。
【００６４】
図８は第１の態様に係るカプラの他の実施例を示す斜視図、図９は図８に示したカプラの導体線路及び端子の配置構造を示す平面透視図、図１０は図８の１０−１０線に沿った断面図、図１１は図８の１１−１１線に沿った断面図、図１２は図８の１２−１２線に沿った断面図である。図において、図１〜図７に現れた構成部分と同一の構成部分については、同一の参照符号を付し、重複説明はこれを省略する。図示されたカプラの特徴は、第１の端子１１〜第４の端子２２が、誘電体基体３の相対する両側面に設けられていることである。具体的に述べると、第１の導体線路１の長さ方向の一端を、誘電体基体３の１側面に露出させ、その露出端を、１側面に設けた第１の端子１１に導通させてある。第１の導体線路１の長さ方向の他端は、前記一端が露出する１側面とは反対側（対向側）の他側面に露出させ、その露出端を、他側面に設けた第２の端子１２に導通させてある。
【００６５】
第２の導体線路２においても、その長さ方向の一端を、誘電体基体３の１側面に露出させ、その露出端を、１側面に設けた第３の端子２１に導通させてある。第２の導体線路２の長さ方向の他端は、前記一端が露出する１側面とは反対側の他側面に露出させ、その露出端を、他側面に設けた第４の端子２２に導通させてある。この実施例においても、図１〜図７に図示し、説明した実施例と同等の作用効果を奏する。
【００６６】
図１３は第１の態様に係るカプラの他の実施例を示す斜視図、図１４は図１３の１４−１４線に沿った断面である。この実施例は、第１の態様に第４の態様を組み合わせた例である。図において、図１〜図１２に現れた構成部分と同一の構成部分については、同一の参照符号を付し、重複説明はこれを省略する。図示されたカプラの特徴は、主線路を構成する第１の導体線路１の導体幅ｄ１が第２の導体線路２の導体幅ｄ２よりも大きいことである。このような構成であれば、主線路を構成する第１の導体線路１の挿入損失を低減することができる。
【００６７】
また、第１の導体線路１は、導体幅ｄ１が第２の導体線路２の導体幅ｄ２よりも大きいから、第１の導体線路１に対する第２の導体線路２の対向位置に、ずれを生じた場合であっても、そのずれが、第１の導体線路１の導体幅ｄ１と、第２の導体線路２の導体幅ｄ２との差Ｇ１、Ｇ２内にある限り、第１の導体線路１と第２の導体線路２との間の対向面積に変更はない。このため、特に量産工程において、線路導体形成位置ずれに起因する特性変動を回避し、小形、かつ、高性能なカプラを実現し、マザーボード上に搭載した場合（図６、図７参照）に、高速高速データ転送システムの小形化、高性能化及び低価格化等を実現し得る。
【００６８】
２．第２の態様に係るカプラ
図１５は第２の態様に係るカプラの透視斜視図、図１６は図１５の１６−１６線に沿った断面図である。図において、図１〜図１７に現れた構成部分と同一の構成部分については、同一の参照符号を付してある。第２の態様に係るカプラでは、第１の導体線路１及び第２の導体線路２は、ともに、ミアンダパターンを有し、誘電体基体３に埋設され、誘電体基体３による誘電体層３０を介して互いに対向する。ミアンダパターン（ジグザグパターン、蛇行パターン）の一例は、信号周波数１．５ＧＨｚの場合を例にとると、線幅ｄ１が４０μｍ、線間間隔ｇ１が４０μｍである。
【００６９】
第１の導体線路１は、一端の接続部１３が、ビアホール導体４１を介して、誘電体基体３に設けられた第１の端子１１に電気的に導通し、他端の接続部１４が、第１の端子１１とは反対側の位置において、ビアホール導体４２を介して、誘電体基体３に設けられた第２の端子１２に電気的に導通する。第２の導体線路２は、一端の接続部２３が、ビアホール導体５１を介して、第１の端子１１の位置する側に設けられた第３の端子２１に電気的に導通し、他端の接続部２４が、ビアホール導体５２を介して、第２の端子１２の位置する側に設けられた第４の端子２２に電気的に導通している。
【００７０】
第２の態様に係るカプラでも、第１の導体線路１及び第２の導体線路２は、誘電体基体３に埋設され、誘電体基体３による誘電体層３０を介して互いに対向しているから、誘電体層３０を、高比誘電率材料によって構成し、第１の導体線路１及び第２の導体線路２の線路長を短縮し、全体形状の小型化を図ることができる。因みに、使用周波数帯域における中心周波数の波長λが１．５ＧＨｚである場合において、第１の導体線路１及び第２の導体線路２の長さを、ほぼ（λ／４）波長にあわせた場合、誘電体基体３の外形寸法を、３．６ｍｍ×１．７ｍｍ×１ｍｍに小型化することができた。
【００７１】
第２の態様に係るカプラにおいて、特に重要な点は、第１の導体線路１及び第２の導体線路２が、ミアンダパターンを有する点である。第１の導体線路１及び第２の導体線路２は、誘電体層３０を介して対向しているから、ミアンダパターンに従った誘電体層３０による対向領域が生じる。このような構造であると、広帯域の周波数特性が得られ、多数の周波数成分を含むデジタル信号を取り扱うカプラとして、極めて有用であることがわかった。次に、この点について、比較例を対比して説明する。
【００７２】
図１７は、図１５及び図１６に示したカプラの反射特性を、比較例のそれと比較して示す図である。図において、横軸に周波数（ＧＨｚ）をとり、縦軸に反射Ｓ１１（ｄＢ）をとってある。反射Ｓ１１（ｄＢ）は、第１の導体線路１の第１の端子１１で測定した値である。曲線Ｌ１１は図１５及び図１６に示したカプラの反射特性、曲線Ｌ１２は比較例たるカプラの反射特性である。
【００７３】
比較例たるカプラは、導体線路１、２として、うずまき状の集中定数素子（ヘリカル形インダクタ）を用いて動作させるタイプのものであり、図２０、図２１に示してある。図において、図１〜図１６に現れた構成部分と同一の構成部分については、同一の参照符号を付し、重複説明は省略する。
【００７４】
図１８は図１５及び図１６に示したカプラの出力特性を、比較例のそれと比較して示す図である。図において、横軸に周波数（ＧＨｚ）をとり、縦軸に結合出力Ｓ３１（ｄＢ）をとってある。結合出力Ｓ３１（ｄＢ）は第２の導体線路２の第３の端子２１で測定した値である。曲線Ｌ２１は図１５及び図１６に示したカプラの特性、曲線Ｌ２２は比較例たるカプラの特性である。
【００７５】
図１９は図１５及び図１６に示したカプラの出力特性を、比較例のそれと比較して示す図である。図において、横軸に周波数（ＧＨｚ）をとり、縦軸に出力Ｓ２１（ｄＢ）をとってある。出力Ｓ２１（ｄＢ）は第１の導体線路１の第２の端子１２で測定した値である。中心周波数は１．５（ＧＨｚ）である。測定にあたっては、第２の導体線路２に接続された第４の端子２２を、５０Ωの抵抗で終端した。
【００７６】
図１７〜図１９において、第２の態様に係るカプラの特性Ｌ１１〜Ｌ３１と、比較例の特性Ｌ１２〜Ｌ３２とを対比すると明らかなように、第２の態様によれば、極めて広帯域の周波数特性が得られる。また、図１８から明らかなように、１．０〜２．０（ＧＨｚ）の広い周波数範囲において、−１２±１（ｄＢ）の結合出力Ｓ３１が得られる。更に、図１９を参照すると、出力Ｓ２１も、１．０〜２．０（ＧＨｚ）の広い周波数範囲において、−２．５±０．５（ｄＢ）となる。
【００７７】
従って、第２の態様によれば、マザーボード上に搭載して、高速データ転送システムの小形化、高性能化及び低価格化等を実現し得る小形、かつ、高性能なカプラが得られることになる。
【００７８】
図２２は図１５、図１６に示したカプラの使用したデータ転送回路基板の構成を示す図である。図２２を参照すると、マザーボード７０の上に備えられたデジタル回路要素Ａ、Ｂ、Ｃの間に４個のカプラＱ１〜Ｑ４が配置されている。カプラＱ１〜Ｑ４の使用個数は、デジタル回路要素Ａ、Ｂ、Ｃの仕様によって定まるもので、４個に限定されるものでないことは既に言及したとおりである。
【００７９】
カプラＱ１〜Ｑ４は、ＬＳＩなどのデジタル回路要素要素Ａから導かれた配線パターン７１〜７４と、デジタル回路要素Ｂに導かれる配線パターン７５〜７８との間に挿入されている。配線パターン７１〜７８が信号Ｉを伝送する伝送ラインとなる。第２の態様に係るカプラは、ミアンダパターンの点を除けば、図１等に示した第１の態様に係るカプラと実質的に同じである。そこで、マザーボード７０に対するカプラＱ１〜Ｑ４の搭載構造の詳細については、第１の態様に係るカプラに関する図７を参照することとし、重複説明は省略する。
【００８０】
図２３は第２の態様に係るカプラの他の実施例を示す断面図である。図示の明確化のため、誘電体基体３のハッチングは省略してある。図示されたカプラの特徴は、主線路を構成する第１の導体線路１の導体幅ｄ１が第２の導体線路２の導体幅ｄ２よりも大きいことである。このような構成であれば、主線路を構成する第１の導体線路１における損失を低減することができる。
【００８１】
また、第１の導体線路１は、導体幅ｄ１が第２の導体線路２の導体幅ｄ２よりも大きいから、第１の導体線路１に対する第２の導体線路２の対向位置に、ずれを生じた場合であっても、そのずれが、第１の導体線路１の導体幅ｄ１と、第２の導体線路２の導体幅ｄ２との差Ｇ１、Ｇ２内にある限り、第１の導体線路１と第２の導体線路２との間の対向面積に変更はない。このため、線路導体形成位置ずれに起因する特性変動を回避し、小形、かつ、高性能なカプラを実現し、マザーボード上に搭載した場合（図７、図２２参照）に、高速データ転送システム全体の小形化、高性能化及び低価格化等を実現し得る。
【００８２】
図２４は第２の態様に係るカプラの他の実施例を示す断面図である。図示実施例の特徴は、第１の導体線路１及び第２の導体線路２を、上下に２分し、上半分（１０１、２０１）と下半分（１０２、２０２）とを直列に接続するようにしたものである。上半分（１０１、２０１）と下半分（１０２、２０２）との間には、接地導体６４を配置する。このような構造であれば、平面形状を更に小型化できる。なお、図示はされていないが、接地導体６４は、例えば、ビアホール導体などを介して、接地電極６１または６２と電気的に接続されることはいうまでもない。
【００８３】
３．第３の態様に係るカプラ
図２５は第３の態様に係るカプラの断面図である。先に示された図面に現れた構成部分と同一の構成部分については、同一の参照符号を付してある。第３の態様に係るカプラでは、第１の導体線路１及び第２の導体線路２は、誘電体基体３の内部に埋設され、誘電体基体３による誘電体層３０を介して対向する。第１の導体線路１及び第２の導体線路２の間の前記誘電体層３０は、比誘電率が誘電体基体３を構成する他の誘電体層３１、３２の比誘電率とは異なる。たとえば、誘電体層３１、３２は、比誘電率εｒが１１の材料によって構成し、誘電体層３０は比誘電率εｒが２５の誘電体材料によって構成するのである。
【００８４】
上述したように、第１の導体線路１及び第２の導体線路２の間の誘電体層３０に、高い比誘電率をもった誘電体を用い、それ以外の層３１、３２には低比誘電率をもった誘電体を用いることにより、５０Ω線路として現実的な線路幅をもたせ、しかも全体の長さを短くすることができる。
【００８５】
例えば、誘電体層３０〜３２の全てを比誘電率εｒが１１の誘電体材料によって構成した場合に、第１の導体線路１のターン数が１０であったとして、誘電体層３１、３２の比誘電率εｒを１１とし、誘電体層３０の比誘電率εｒを２５とした場合は、比誘電率εｒの比（２５／１１）の平方根で表される波長短縮効果が生じる。この場合の波長短縮率は１．５であり、第１の導体線路１のターン数１０を、ターン数６．７に減少させることができる。
【００８６】
従って、第３の態様によれば、第１の導体線路１及び第２の導体線路２の間に存在する誘電体層３０の比誘電率を選択することにより、カプラが用いられる用途に応じて周波数特性及び結合量を調整し、小形、かつ、高性能なカプラを実現し、マザーボード上に搭載した場合に、高速データ転送システム全体の小形化、高性能化及び低価格化等を実現し得る。
【００８７】
一方、逆に、誘電体層３０の比誘電率を他の誘電体層３１、３２より小さく設定することも可能である。この場合は、例えば、誘電体層３０の比誘電率を７、誘電体層３１、３２の比誘電率を１１とする。５０Ω線路として、現実的な線路幅をもたせつつ、導体線路１と導体線路２との間の結合量を小さくすることができ、所望の低い結合量を得ることができる。
【００８８】
図示は省略するが、図１〜図１６に示した実施例にも、この第３の態様を適用することができる。
【００８９】
４．第４の態様に係るカプラ
第４の態様に係るカプラについては、既に、図１３、図１４、図２３を参照して説明したところである。図２３を参照して、再度説明すると、第１の導体線路１及び第２の導体線路２は、誘電体基体３の内部に埋設され、誘電体基体３による誘電体層３０を介して対向する。
【００９０】
第１の導体線路１及び第２の導体線路２は、誘電体基体３の内部に埋設され、誘電体基体３による誘電体層３０を介して互いに対向する。第１の導体線路１は、主線路を構成するものであって、導体幅ｄ１が第２の導体線路２の導体幅ｄ２よりも大きい。
【００９１】
第４の態様に係るカプラでも、第１の導体線路１及び第２の導体線路２は、誘電体基体３の内部に埋設され、誘電体基体３による誘電体層３０を介して対向するから、誘電体層３０を、高比誘電率材料によって構成し、第１の導体線路１及び第２の導体線路２の線路長を短縮し、全体形状の小型化を図ることができる。
【００９２】
しかも、第１の導体線路１は、主線路を構成するものであって、導体幅ｄ１が第２の導体線路２の導体幅ｄ２よりも大きいから、主線路を構成する第１の導体線路１における信号伝送損失を低減することができる。
【００９３】
また、第１の導体線路１は、導体幅ｄ１が第２の導体線路２の導体幅ｄ２よりも大きいから、第１の導体線路１に対する第２の導体線路２の対向位置に、ずれを生じた場合であっても、そのずれが、第１の導体線路１の導体幅ｄ１と、第２の導体線路２の導体幅ｄ２との差内にある限り、第１の導体線路１と第２の導体線路２との間の対向面積に変更はない。このため、線路導体形成位置ずれに起因する特性変動を回避し、小形、かつ、高性能なカプラを実現し、マザーボード上に搭載した場合に、高速データ転送システム全体の小形化、高性能化及び低価格化等を実現し得る。
【００９４】
５．第５の態様に係るカプラ
図２５は第５の態様に係るカプラの実施例を示す断面図である。図示実施例の特徴は、主線路となる第１の導体線路１と、入力側となる接続部１３との間に角度θで傾斜するテーパ部１３１を設けたことである。図示はされていないが、出力側となる接続部１４との間にも同様のテーパ部を設けることができる。
【００９５】
第１の導体線路１は、挿入損失を低減させるため、線幅を増大させることが好ましい。ところが、第１の導体線路１の線幅を増大させると、特性インピーダンスが低くなるため、入力端との間にインピーダンス不整合を生じる。そこで、上述したテーパ部１３１を設けて、インピーダンスマッチングをとる。例えば、λ／４波長に設定された第１の導体線路１の線幅を８０μｍとし、結合ラインインピーダンスを２５Ωに下げた場合、テーパ部１３１を設けて、入力側のインピーダンス５０Ωと整合させる。出力端においても同様である。
【００９６】
また、高い比誘電率の誘電体基体３を使用した場合、第１の導体線路１のインピーダンスを５０Ωに設定したとすると、プロセス精度を越えた細い線路幅にせねばならず、伝送線路の損失を増大させてしまう恐れがあることから、第１の導体線路１としては、５０Ωより低いインピーダンスとして線路幅を十分広く取り、５０Ωに設定される入出力端子との間にインピーダンス変換回路を挿入することにより、プロセス精度上の問題を回避しつつ、挿入損失を押さえ、インピーダンスマッチングをとることができる。
【００９７】
６．カプラアレー
図２７はカプラレーの透視斜視図である。図示するように、本発明に係るカプラアレーは、複数のカプラ要素Ｑ１〜Ｑ４を含む。複数のカプラ要素Ｑ１〜Ｑ４は、本発明に係るカプラによって構成されたもので、誘電体基体３を共通にする。
カプラ要素Ｑ１〜Ｑ４の個数は任意であり、図示に限定されるものではない。図示実施例のカプラ要素Ｑ１〜Ｑ４は、図１〜図１７、図２３〜図２６の何れかに図示さたた構造を有し、所定の間隔で横方向に配列されている。
【００９８】
またカプラアレーは、マザーボード上に平行に設けられたｎ本の伝送線路上で使われるので、これらｎ本の伝送線路と同じピッチでｎ個の入出力端子がその底面または側面に形成され、ｎ個のカプラを内蔵することで、使い勝手の優れたカプラアレーとすることが可能である。従って、本発明に係るカプラアレーによれば、高速データ転送システム全体のより一層の小形化、高性能化及び低価格化等を実現し得る。
【００９９】
図２８は図２７に図示したカプラアレーＣＡをマザーボード７０に搭載してデータ転送回路基板を構成する例を示す図、図２９は同じく搭載して得られたデータ転送回路基板の平面図である。図を参照すると、カプラアレーＣＡは、マザーボード７０の上に備えられたデジタル回路要素Ａ、Ｂ、Ｃの間に配置されている。
【０１００】
マザーボード７０の一面上には、デジタル回路要素Ａから導かれた直線状の配線パターン７１〜７４と、デジタル回路要素Ｂに導かれた直線状の配線パターン７５〜７８とが備えられており。これらの直線状の配線パターン７１〜７８が信号を伝送する伝送ラインとなる。カプラアレーＣＡは、デジタル回路要素Ａから導かれた配線パターン７１〜７４と、デジタル回路要素Ｂに導かれる配線パターン７５〜７８との間に挿入されている。
【０１０１】
カプラアレーＣＡにおいて、カプラ要素Ｑ１〜Ｑ４のそれぞれに備えられた第１の端子１１が入力端子を構成し、第１の端子１１が、マザーボード７０上に形成された直線状の導体配線７１〜７４を介して、第１の回路素子Ａの出力端子に電気的に接続される。この場合、隣り合うカプラアレー要素Ｑ１−Ｑ２、Ｑ２−Ｑ３、Ｑ３−Ｑ４で見た第１の端子１１−１１の間の端子ピッチＰＡが、第１の回路素子Ａの出力端子の間の端子ピッチＰ１に対応する。
【０１０２】
また、カプラアレーＣＡにおいて、カプラ要素Ｑ１〜Ｑ４のそれぞれは、第２の端子１２が出力端子を構成する。第２の端子１２は、マザーボード７０上に形成された直線状の導体配線７５〜８を介して、第２の回路素子Ｂの入力端子に電気的に接続される。隣り合うカプラアレー要素Ｑ１−Ｑ２、Ｑ２−Ｑ３、Ｑ３−Ｑ４の間における第２の端子１２−１２の間の端子ピッチＰＡが、第２の回路素子Ｂの隣り合う入力端子間の端子ピッチＰ２に対応する。
【０１０３】
更に、カプラアレーＣＡは、第３の端子２１が結合出力端子を構成し、第３の端子２１が、マザーボード７０上に形成された直線状の導体配線７９〜８２を介して、第１の回路素子Ｃの結合端子に電気的に接続される。この場合、隣り合うカプラアレー要素Ｑ１−Ｑ２、Ｑ２−Ｑ３、Ｑ３−Ｑ４の間における第３の端子２１−２１の間の端子ピッチＰＢが、第３の回路素子Ｃの隣り合う結合端子間の端子ピッチＰ３に対応する。
【０１０４】
上記構造によれば、カプラアレーＣＡを、マザーボード７０の上に載せ、はんだ付けなどの手段によって固定するという簡単な作業によって、カプラアレーＣＡをマザーボード７０の上に取り付けることができる。
【０１０５】
図３０は本発明に係るカプラアレーの他の実施例を示す透視斜視図である。図において、図２７に現れた構成部分と同一の構成部分には同一の参照符号を付し、重複説明は省略する。この実施例の特徴は、接地電極６３を含むことである。この接地電極６３は、カプラ要素Ｑ１〜Ｑ４の間に配置されている。接地電極６３は、カプラ間の干渉を防ぐのに十分短いピッチ（例えば、１００μｍ）で並べる。このような構造によれば、カプラ相互間の干渉を接地電極６３によって遮断し得る。図示の接地電極６３は、誘電体基体３を厚み方向に通るビアホール導体であり、その多数個が互いに間隔を隔てて配置されている。
【０１０６】
図３１は本発明に係るカプラアレーの他の実施例を示す透視斜視図、図３２は図３１に示したカプラアレーの平面分解図である。図示のカプラアレーは、複数のカプラ要素Ｑ１〜Ｑ４を含む。複数のカプラ要素Ｑ１〜Ｑ４は、本発明に係るカプラによって構成されたもので、誘電体基体３を共通にする。図示実施例のカプラ要素Ｑ１〜Ｑ４は、図１５、図１６、図２３〜図２６の何れかに図示された構造を有し、所定の間隔で横方向に配列されている。カプラ要素Ｑ１〜Ｑ４の間には、接地電極６３が配置されている。
【０１０７】
図３３は図３１、図３２に示したカプラアレーをマザーボード７０に搭載してデータ転送回路基板を構成する様子を示す図である。実質的には、図２８及び図２９に示したデータ転送回路基板と異なるところはないので、詳細についてはこれらの図及びその説明を参照することとし、重複説明は省略する。
【０１０８】
図３４は本発明に係るカプラアレーの他の実施例を示す平面図、図３５は図３４に示したカプラアレーの平面分解図、図３６は図３４の３６−３６線に沿った断面図、図３７は図３４の３７−３７線に沿った断面図である。この実施例では、カプラ要素Ｑ１、Ｑ２を横方向に併設するとともに、カプラ要素Ｑ３、Ｑ４を、接地電極６４を介して、カプラ要素Ｑ１、Ｑ２の下側に縦方向に重ねたものである。
【０１０９】
上下方向に重なるカプラ要素Ｑ１、Ｑ３は、誘電体基体３の一辺側で、カプラ要素Ｑ１の第１の端子１１、カプラ要素Ｑ１の第３の端子２１、カプラ要素Ｑ３の第１の端子１１、カプラ要素Ｑ３の第３の端子２１が、間隔を隔てて順次に並び、その反対側では、カプラ要素Ｑ１の第２の端子１２、カプラ要素Ｑ１の第４の端子２２、カプラ要素Ｑ３の第２の端子１２、カプラ要素Ｑ３の第４の端子２４が、間隔を隔てて順次に並ぶ。
【０１１０】
上下方向に重なるカプラ要素Ｑ２、Ｑ４は、誘電体基体３の一辺側で、カプラ要素Ｑ２の第１の端子１１、カプラ要素Ｑ２の第３の端子２１、カプラ要素Ｑ４の第１の端子１１、カプラ要素Ｑ４の第３の端子２１が、間隔を隔てて順次に並び、その反対側では、カプラ要素Ｑ２の第２の端子１２、カプラ要素Ｑ１の第４の端子２２、カプラ要素Ｑ４の第２の端子１２、カプラ要素Ｑ４の第４の端子２４が、間隔を隔てて順次に並ぶ。
【０１１１】
この実施例によれば、平面積の小さい小型のカプラアレーを得ることができる。図示はされていないが、カプラ要素Ｑ１、Ｑ３の組と、カプラ要素Ｑ２、Ｑ４の組との間に、ビアホール導体による接地電極を設けることができる。
【０１１２】
【発明の効果】
以上述べたように、本発明によれば、マザーボード上に搭載して、高速データ転送システム全体の小形化、高性能化及び低価格化等を実現し得る小形、かつ、高性能なカプラ及びカプラアレーを提供することができる。
【図面の簡単な説明】
【図１】第１の態様に係るカプラの透視斜視図である。
【図２】図１に示したカプラの透視平面図である。
【図３】図１の３−３線に沿った断面図である。
【図４】図１の４−４線に沿った断面図である。
【図５】図１の５−５線に沿った断面図である。
【図６】図１〜図５に示したカプラの使用態様を示す図である。
【図７】図６に示した使用態様において、１個のカプラの接続構造を抽出して示す分解斜視図である、
【図８】第１の態様に係るカプラの他の実施例を示す斜視図である
【図９】図８に示したカプラの導体線路配置を示す透視平面図である。
【図１０】図８の１０−１０線に沿った断面である
【図１１】図８の１１−１１線に沿った断面である
【図１２】図８の１２−１２線に沿った断面である
【図１３】第１の態様に係るカプラの他の実施例を示す斜視図である。
【図１４】図１３の１４−１４線に沿った断面である。
【図１５】第２の態様に係るカプラの透視斜視図である。
【図１６】図１５の１６−１６線に沿った断面図である。
【図１７】図１５及び図１６に示したカプラの反射特性を、比較例のそれと比較して示す図である。
【図１８】図１５及び図１６に示したカプラの結合出力特性を、比較例のそれと比較して示す図である。
【図１９】図１５及び図１６に示したカプラの結合出力特性を、比較例のそれと比較して示す図である。示す図である。
【図２０】図１７〜図１９のデータを得るに当たって比較に供されたカプラ（比較例）の平面図である。
【図２１】図２０の２１−２１線に沿った断面図である。
【図２２】第２の態様に係るカプラを用いたデータ転送回路基板の構成を示す平面図である。
【図２３】第２の態様に係るカプラの他の実施例を示す断面図である。
【図２４】第２の態様に係るカプラの他の実施例を示す断面図である。
【図２５】第３の態様に係るカプラの断面図である。
【図２６】第５の態様に係るカプラの実施例を示す一部拡大図である。
【図２７】本発明に係るカプラレーの透視斜視図である。
【図２８】図２７に図示したカプラアレーをマザーボードに搭載する様子を示す図である。
【図２９】本発明に係るカプラアレーを用いたデータ転送回路基板の構成を示す平面図である。
【図３０】本発明に係るカプラアレーの他の実施例を示す透視斜視図である。
【図３１】本発明に係るカプラアレーの他の実施例を示す透視斜視図である。
【図３２】図３１に示したカプラアレーの平面分解図である。
【図３３】図３１、図３２に示したカプラアレーをマザーボードに搭載してデータ転送回路基板を構成する様子を示す図である。
【図３４】本発明に係るカプラアレーの他の実施例を示す平面図である。
【図３５】図３４に示したカプラアレーの平面分解図である。
【図３６】図３４の３６−３６線に沿った断面図である。
【図３７】図３４の３７−３７線に沿った断面図である。
【符号の説明】
１                第１の導体線路
２                第２の導体線路
１１                第１の端子
１２                第２の端子
２１                第３の端子
２２                第４の端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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