(57)【要約】  【課題】  ボンディング時のストレスによるＭＯＳＦＥＴのドレイン・ソース間リークを改善する。  【解決手段】  複数の縦型ＭＯＳＦＥＴ２１０が形成されたｎ＋型半導体基板２１上のゲート電極２５およびソース領域２７を覆う層間絶縁膜２８にソース領域２７を露出するコンタクト孔２９が形成され、コンタクト孔２９の内部にバリアメタル膜３０を介して導電体プラグ３１が充填されている。そして、層間絶縁膜２８上にバリアメタル膜３０を介してＡｌＳｉＣｕからなるソース配線３２が形成され、ソース配線３２は導電体プラグ３１とバリアメタル膜３０とを介してソース領域２７に電気的に接続されている。導電体プラグ３１は、コンタクト孔２９の開口上端と導電体プラグ３１の頂部との段差Δｔがバリアメタル膜３０の厚さ以上で、且つ、ソース配線３２がコンタクト孔２９の内部を完全に充填する範囲内となるように充填されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上に複数の縦型ＭＯＳＦＥＴを備え、前記各縦型ＭＯＳＦＥＴを構成する半導体基板上のゲート電極およびソース領域を覆う層間絶縁膜にソース領域を露出するコンタクト孔が形成され、層間絶縁膜上およびコンタクト孔の内部にバリアメタル膜が堆積され、コンタクト孔の内部にバリアメタル膜を介して導電体プラグが充填され、導電体プラグの頂部とバリアメタル膜を介した層間絶縁膜上にソース配線が形成された半導体装置において、
前記導電体プラグが、前記コンタクト孔の開口上端と導電体プラグの頂部との段差が前記バリアメタル膜の厚さ以上で、且つ、ソース配線がコンタクト孔の内部を完全に充填する範囲内となるように充填されていることを特徴とする半導体装置。
【請求項２】
半導体基板上に縦型ＭＯＳＦＥＴを備えた半導体装置であって、
前記半導体基板の表面に形成された、前記半導体基板と共にドレインとして機能する第１導電型の第１半導体層と、
前記第１半導体層の表面に形成された、表面から前記第１半導体層の内部に達する溝を有する第２導電型の第２半導体層と、
前記溝の内部にゲート絶縁膜を介して形成されたゲート電極と、
前記第２半導体層の表面領域に選択的に形成された前記第１導電型のソース領域と、
前記ソース領域と前記ゲート電極とを覆うように前記第２半導体層上に形成された、前記ソース領域を露出するコンタクト孔を有する層間絶縁膜と、
前記層間絶縁膜上とコンタクト孔内部に堆積されたバリアメタル膜と、
前記バリアメタル膜を介したコンタクト孔の内部に充填された導電体プラグと、
前記バリアメタル膜を介した層間絶縁膜上に形成された、前記導電体プラグと電気的接触する配線とを含んでなり、
前記導電体プラグが、前記コンタクト孔の開口上端と導電体プラグの頂部との段差が前記バリアメタル膜の厚さ以上で、且つ、ソース配線がコンタクト孔の内部を完全に充填する範囲内となるように充填されていることを特徴とする半導体装置。
【請求項３】
前記第２半導体層が前記溝により複数の素子形成領域に分割され、それら複数の素子形成領域に対応して複数の前記縦型ＭＯＳＦＥＴが形成される請求項２記載の半導体装置。
【請求項４】
半導体基板上に縦型ＭＯＳＦＥＴを備え、縦型ＭＯＳＦＥＴを構成する半導体基板上のゲート電極およびソース領域を覆う層間絶縁膜にソース領域を露出するコンタクト孔が形成され、層間絶縁膜上およびコンタクト孔の内部にバリアメタル膜が堆積され、コンタクト孔の内部にバリアメタル膜を介して導電体プラグが充填され、導電体プラグの頂部とバリアメタル膜を介した層間絶縁膜上にソース配線が形成される半導体装置の製造方法において、
前記導電体プラグが、前記コンタクト孔の開口上端と導電体プラグの頂部との段差が前記バリアメタル膜の厚さ以上で、且つ、ソース配線がコンタクト孔の内部を完全に充填する範囲内となるように充填されることを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板上に縦型ＭＯＳＦＥＴを備えた半導体装置の製造方法であって、
前記半導体基板の表面に、前記半導体基板と共にドレインとして機能する第１導電型の第１半導体層を形成する工程と、
前記第１半導体層の表面から溝を形成する工程と、
前記溝の内部にゲート絶縁膜を介してゲート電極を形成する工程と、
前記第１半導体層の表面に前記溝より浅く第２導電型の第２半導体層を形成する工程と、
前記第２半導体層の表面領域に前記第１導電型のソース領域を選択的に形成する工程と、
前記ソース領域と前記ゲート電極とを覆うように、前記第２半導体層上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を選択的に除去することにより、前記ソース領域を露出するコンタクト孔を形成する工程と、
前記層間絶縁膜上とコンタクト孔内部にバリアメタル膜を堆積する工程と、
前記バリアメタル膜を介したコンタクト孔の内部に導電体プラグを充填する工程と、
前記導電体プラグに電気的接触するように、配線を前記バリアメタル膜を介した層間絶縁膜上に形成する工程とを含んでなり、
前記導電体プラグが、前記コンタクト孔の開口上端と導電体プラグの頂部との段差が前記バリアメタル膜の厚さ以上で、且つ、ソース配線がコンタクト孔の内部を完全に充填する範囲内となるように充填されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、縦型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴやＩＧＢＴ（Insulated Gate Bipolar Transistor）などのパワーデバイスに、溝の内部にゲート電極が形成された構造の縦型ＭＯＳＦＥＴが使用されている。（例えば、特許文献１を参照。）。以下、特許文献１を参考にして、この種の縦型ＭＯＳＦＥＴを備えた従来の半導体装置１００について図６を参照して説明する。
【０００３】
図６の半導体装置１００は、複数の縦型ＭＯＳＦＥＴ１１０が形成されたｎ＋型半導体基板１を備えている。半導体基板１の表面には、ｎ−型半導体エピタキシャル層２が形成されている。エピタキシャル層２は、半導体基板１の表面の全体を覆っている。エピタキシャル層２は、半導体基板１と共に、縦型ＭＯＳＦＥＴ１１０のドレインとして機能する。
【０００４】
エピタキシャル層２の表面には、その表面からエピタキシャル層２の内部に達する格子状の溝３が形成されている。溝３の内部には、ゲート絶縁膜４を介して、ゲート電極５が形成されている。ゲート電極５は、その表面を溝３の開口から露出させながら、溝３の内部をほぼ完全に充填している。
【０００５】
溝３によりエピタキシャル層２が所定の間隔で配置された複数の矩形状の島に分離されることによって、半導体基板１上に複数の素子形成領域が画定されている。そして、それらの島に分離されたエピタキシャル層２の表面から溝３より浅い所定深さまでがそれぞれｐ型拡散層からなるベース領域６を形成している。ベース領域６の表面領域には、ｎ＋型拡散層からなるソース領域７が選択的に形成されている。
【０００６】
エピタキシャル層２の上には、ゲート電極５とソース領域７とを覆うように、層間絶縁膜８が形成されている。層間絶縁膜８には、複数のコンタクト孔９が形成されている。コンタクト孔９は島に分離されたエピタキシャル層２上にそれぞれ配置されており、コンタクト孔９からベース領域６およびソース領域７が露出している。コンタクト孔９の内部には、タングステンからなる導電体プラグ１０が充填されている。コンタクト孔９は、略正方形の断面形状を有している。
【０００７】
層間絶縁膜８の上には、所定の形状にパターン化されたシリコンを含んだアルミニウム（ＡｌＳｉ）からなるソース配線１１が形成されている。ソース配線１１は、導電体プラグ１０の頂部に接触している。ソース配線１１は、導電体プラグ１０を介して、ベース領域６およびソース領域７に電気的に接続されている。ソース配線１１が導電体プラグ１０の直上でフラットになるように、導電体プラグ１０の頂部は、コンタクト孔９の開口上端に対して、通常、段差が１００ｎｍ以内となるように形成されている。上記の半導体基板１およびエピタキシャル層２（すなわち、ドレイン）と、ソース領域７と、ゲート電極５とにより、並列接続された複数の縦型ＭＯＳＦＥＴ１１０が形成される。これらの縦型ＭＯＳＦＥＴ１１０は、溝３により島に分離されたエピタキシャル層２（すなわち、素子形成領域）のそれぞれに対応して形成される。
【特許文献１】特開２００２−３６８２２１号公報（段落番号「００５４」−「００８６」、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、コンタクト孔９の内部にタングステンからなる導電体プラグ１０が充填されており、ソース配線１１上へアルミニウムをボンディングしたとき、ボンディング時のストレスがソース配線１１を介して導電体プラグ１０に伝えられる。導電体プラグ１０は、ソース配線１１のＡｌＳｉより硬いタングステンで形成されており、ソース配線１１とエピタキシャル層２を結ぶ支柱のような構成であるため、エピタキシャル層２は導電体プラグ１０からのストレスを受け易く、損傷する虞があり、その結果、縦型ＭＯＳＦＥＴ１１０のドレイン・ソース間リークを引き起こす虞があった。
本発明は、上記問題を解決するためになされたもので、ボンディング時の導電体プラグへのストレスを緩和可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、半導体基板上に複数の縦型ＭＯＳＦＥＴを備え、前記各縦型ＭＯＳＦＥＴを構成する半導体基板上のゲート電極およびソース領域を覆う層間絶縁膜にソース領域を露出するコンタクト孔が形成され、層間絶縁膜上およびコンタクト孔の内部にバリアメタル膜が堆積され、コンタクト孔の内部にバリアメタル膜を介して導電体プラグが充填され、導電体プラグの頂部とバリアメタル膜を介した層間絶縁膜上にソース配線が形成された半導体装置において、前記導電体プラグが、前記コンタクト孔の開口上端と導電体プラグの頂部との段差が前記バリアメタル膜の厚さ以上で、且つ、ソース配線がコンタクト孔の内部を完全に充填する範囲内となるように充填されていることを特徴とする。
また、本発明の半導体装置は、半導体基板上に縦型ＭＯＳＦＥＴを備えた半導体装置であって、前記半導体基板の表面に形成された、前記半導体基板と共にドレインとして機能する第１導電型の第１半導体層と、前記第１半導体層の表面に形成された、表面から前記第１半導体層の内部に達する溝を有する第２導電型の第２半導体層と、前記溝の内部にゲート絶縁膜を介して形成されたゲート電極と、前記第２半導体層の表面領域に選択的に形成された前記第１導電型のソース領域と、前記ソース領域と前記ゲート電極とを覆うように前記第２半導体層上に形成された、前記ソース領域を露出するコンタクト孔を有する層間絶縁膜と、  前記層間絶縁膜上とコンタクト孔内部に堆積されたバリアメタル膜と、前記バリアメタル膜を介したコンタクト孔の内部に充填された導電体プラグと、前記バリアメタル膜を介した層間絶縁膜上に形成された、前記導電体プラグと電気的接触する配線とを含んでなり、前記導電体プラグが、前記コンタクト孔の開口上端と導電体プラグの頂部との段差が前記バリアメタル膜の厚さ以上で、且つ、ソース配線がコンタクト孔の内部を完全に充填する範囲内となるように充填されていることを特徴とする。
上記半導体装置は、前記第２半導体層が前記溝により複数の素子形成領域に分割され、それら複数の素子形成領域に対応して複数の前記縦型ＭＯＳＦＥＴが形成される。
【００１０】
本発明の半導体装置の製造方法は、半導体基板上に縦型ＭＯＳＦＥＴを備え、縦型ＭＯＳＦＥＴを構成する半導体基板上のゲート電極およびソース領域を覆う層間絶縁膜にソース領域を露出するコンタクト孔が形成され、層間絶縁膜上およびコンタクト孔の内部にバリアメタル膜が堆積され、コンタクト孔の内部にバリアメタル膜を介して導電体プラグが充填され、導電体プラグの頂部とバリアメタル膜を介した層間絶縁膜上にソース配線が形成される半導体装置の製造方法において、前記導電体プラグが、前記コンタクト孔の開口上端と導電体プラグの頂部との段差が前記バリアメタル膜の厚さ以上で、且つ、ソース配線がコンタクト孔の内部を完全に充填する範囲内となるように充填されることを特徴とする。
また、本発明の半導体装置の製造方法は、半導体基板上に縦型ＭＯＳＦＥＴを備えた半導体装置の製造方法であって、前記半導体基板の表面に、前記半導体基板と共にドレインとして機能する第１導電型の第１半導体層を形成する工程と、前記第１半導体層の表面から溝を形成する工程と、前記溝の内部にゲート絶縁膜を介してゲート電極を形成する工程と、前記第１半導体層の表面に前記溝より浅く第２導電型の第２半導体層を形成する工程と、前記第２半導体層の表面領域に前記第１導電型のソース領域を選択的に形成する工程と、前記ソース領域と前記ゲート電極とを覆うように、前記第２半導体層上に層間絶縁膜を形成する工程と、前記層間絶縁膜を選択的に除去することにより、前記ソース領域を露出するコンタクト孔を形成する工程と、前記層間絶縁膜上とコンタクト孔内部にバリアメタル膜を堆積する工程と、前記バリアメタル膜を介したコンタクト孔の内部に導電体プラグを充填する工程と、  前記導電体プラグに電気的接触するように、配線を前記バリアメタル膜を介した層間絶縁膜上に形成する工程とを含んでなり、前記導電体プラグが、前記コンタクト孔の開口上端と導電体プラグの頂部との段差が前記バリアメタル膜の厚さ以上で、且つ、ソース配線がコンタクト孔の内部を完全に充填する範囲内となるように充填されることを特徴とする。
本手段によれば、ソース配線に導電体プラグの直上で凹部が形成され、ボンディング時のストレスが導電体プラグの直上のソース配線に加わりにくくなり、導電体プラグへのストレスを緩和できる。
【発明の効果】
【００１１】
本発明の半導体装置によれば、ボンディング時のストレスがソース配線を介して導電体プラグに加わりにくくなり、導電体プラグからのストレスによるエピタキシャル層のダメージを軽減でき、縦型ＭＯＳＦＥＴのドレイン・ソース間リークを改善できる。
【発明を実施するための最良の形態】
【００１２】
以下に、本発明の一実施形態の縦型ＭＯＳＦＥＴを備えた半導体装置２００について図１を参照して説明する。図１の半導体装置２００は、複数の縦型ＭＯＳＦＥＴ２１０が形成されたｎ＋型半導体基板２１を備えている。半導体基板２１は、シリコンなどの一般に使用される半導体材料で形成されている。半導体基板２１の表面には、シリコンなどの半導体材料からなるｎ−型半導体エピタキシャル層２２が形成されている。エピタキシャル層２２は、半導体基板２１の表面の全体を覆っている。エピタキシャル層２２は、半導体基板２１と共に、縦型ＭＯＳＦＥＴ２１０のドレインとして機能する。
【００１３】
エピタキシャル層２２の表面には、その表面からエピタキシャル層２２の内部に達する格子状の溝２３が形成されている。溝２３の内部には、ゲート絶縁膜２４を介して、ｎ型ポリシリコンなどの導電性材料からなるゲート電極２５が形成されている。ゲート電極２５は、その表面を溝２３の開口から露出させながら、溝２３の内部をほぼ完全に充填している。
【００１４】
溝２３によりエピタキシャル層２２が所定の間隔で配置された複数の矩形状の島に分離されることによって、半導体基板２１上に複数の素子形成領域が画定されている。そして、それらの島に分離されたエピタキシャル層２２の表面から溝２３より浅い所定深さまでがそれぞれｐ型拡散層からなるベース領域２６を形成している。ベース領域２６の表面領域には、ｎ＋型拡散層からなるソース領域２７が選択的に形成されている。
【００１５】
エピタキシャル層２２の上には、ゲート電極２５とソース領域２７とを覆うように、層間絶縁膜２８が形成されている。層間絶縁膜２８には、複数のコンタクト孔２９が形成されている。コンタクト孔２９は島に分離されたエピタキシャル層２２上にそれぞれ配置されており、コンタクト孔２９からベース領域２６およびソース領域２７が露出している。そして、その上には、層間絶縁膜２８上と、コンタクト孔２９の内壁面と、コンタクト孔２９から露出したベース領域２６およびソース領域２７上とを覆うように、ＴｉＮ／Ｔｉ層からなるバリアメタル膜３０が形成されている。コンタクト孔２９の内部には、バリアメタル膜３０を介して、タングステンからなる導電体プラグ３１が充填されている。導電体プラグ３１の頂部は、コンタクト孔２９の開口上端に対して段差Δｔを有している。この段差Δｔはバリアメタル膜３０の厚さ以上で、且つ、ソース配線３２がコンタクト孔２９の内部を完全に充填可能な範囲内となるように形成されている。コンタクト孔２９は、略正方形の断面形状を有している。
【００１６】
層間絶縁膜２８の上には、バリアメタル膜３０を介して、所定の形状にパターン化されたシリコンおよび銅を含んだアルミニウム（ＡｌＳｉＣｕ）からなるソース配線３２が形成されている。ソース配線３２は、導電体プラグ３１の頂部に接触している。ソース配線３２は、導電体プラグ３１およびバリアメタル膜３０を介して、ベース領域２６およびソース領域２７に電気的に接続されている。上記の半導体基板２１およびエピタキシャル層２２（すなわち、ドレイン）と、ソース領域２７と、ゲート電極２５とにより、並列接続された複数の縦型ＭＯＳＦＥＴ２１０が形成される。これらの縦型ＭＯＳＦＥＴ２１０は、溝２３により島に分離されたエピタキシャル層２２（すなわち、素子形成領域）のそれぞれに対応して形成される。
【００１７】
次に、以上の構成を持つ半導体装置２００の製造方法について、図２〜図５を参照しながら説明する。まず、図２に示すように、ｎ＋型半導体基板２１の表面の全体にｎ−型半導体エピタキシャル層２２を成長させる。半導体基板２１としては、例えば、不純物濃度が１×１０１９／ｃｍ３程度のｎ＋型シリコン基板を使用できる。その後、フォトリソグラフィ技術およびＲＩＥ（Reactive Ion Etching）法により、エピタキシャル層２２を選択的に除去し、エピタキシャル層２２に格子状の溝２３を形成する。溝２３の深さおよび幅は、例えば、約１．０μｍおよび約０．７μｍである。さらに、エピタキシャル層２２の表面にゲート絶縁膜２４を形成する。例えば、温度９００℃のＨ2−Ｏ2雰囲気中でエピタキシャル層２２の表面を酸化させ、厚さ約３０ｎｍのゲート絶縁膜２４を形成する。そして、減圧ＣＶＤ法により、半導体基板２１上の全体にポリシリコン層３３を堆積させる。このポリシリコン層３３の厚さは、ポリシリコン層３３が溝２３の内部全体を埋めることができるように設定される。ここでは、ポリシリコン層３３の厚さは約８００ｎｍである。続いて、ポリシリコン層３３にｎ型不純物を導入する。例えば、温度９２０℃のＰＣｌ３雰囲気中で燐（Ｐ）を熱拡散させる。こうして、図２の状態が得られる。
【００１８】
次に、ＲＩＥ法によりポリシリコン層３３をエッチバックして不要な部分を除去し、溝２３の内部にのみ選択的にポリシリコン層３３を残す。こうして、図３に示すように、溝２３の内部にゲート電極２５を形成する。なお、ポリシリコン層に代えて、ポリシリコンとシリサイドの積層構造を持つポリサイド層を使用してもよい。次に、半導体基板２１上の全体にボロン（Ｂ）などのｐ型不純物をイオン注入した後、熱処理を行い、図４に示すように、溝２３により島に分離されて所定の間隔で配置された複数の矩形状のエピタキシャル層２２の表面に溝２３より浅い所定の深さでベース領域２６を形成する。ボロンを使用した場合のイオン注入の条件は、例えば、ドーズ量２×１０１３／ｃｍ２、加速電圧７０ｋｅＶである。熱処理は、例えば、温度１１００℃のＮ2雰囲気中で６０分間行う。
【００１９】
続いて、リソグラフィ技術によりベース領域２６上にパターン化されたマスク（図示せず）を形成した後、半導体基板２１上の全体に砒素（Ａｓ）などのｎ型不純物をイオン注入し、さらに熱処理を行うことで、ベース領域２６の表面領域を選択的にｎ型化する。砒素を使用した場合のイオン注入の条件は、例えば、ドーズ量１×１０１６／ｃｍ２、加速電圧７０ｋｅＶである。熱処理は、例えば、温度１０００℃のＮ2雰囲気中で３０分間行う。こうして、図４に示すように、ベース領域２６のそれぞれの表面領域にｎ＋型拡散層からなるソース領域２７を形成する。
【００２０】
次に、図５に示すように、常圧ＣＶＤ法により半導体基板２１上の全体にＢＰＳＧ（Boron-doped PhosphoSilicate Glass）層を堆積させて、層間絶縁膜２８を形成する。層間絶縁膜２８の厚さは、例えば、約８００ｎｍである。続いて、フォトリソグラフィ技術およびＲＩＥ法により、層間絶縁膜２８を選択的に除去し、コンタクト孔２９を形成する。コンタクト孔２９は、島に分離されたエピタキシャル層２２上に配置され、コンタクト孔２９からベース領域２６およびソース領域２７が露出される。
【００２１】
続いて、スパッタ法により、半導体基板２１上の全体にＴｉＮ／Ｔｉ層からなるバリアメタル膜３０を堆積させる。このバリアメタル膜３０の厚さは、例えば、Ｔｉ：６０ｎｍ、ＴｉＮｉ：１００ｎｍである。層間絶縁膜２８上に堆積されるとともに、コンタクト孔２９の内壁面と、コンタクト孔２９から露出したベース領域２６およびソース領域２７とに堆積される。その後、減圧ＣＶＤ法により、半導体基板２１上の全体にタングステン層（図示せず）を堆積させる。このタングステン層の厚さは、タングステン層がコンタクト孔２９の内部全体を埋めることができるように設定される。ここでは、タングステン層の厚さは約４００〜８００ｎｍである。
【００２２】
さらに、ＲＩＥ法により、タングステン層をエッチバックして不要な部分を除去し、コンタクト孔２９の内部にのみ選択的にタングステン層を残す。このタングステン層を残す量は、コンタクト孔２９の開口上端とタングステン層の頂部との段差Δｔがバリアメタル膜３０の厚さ以上で、且つ、ソース配線３２がコンタクト孔２９の内部を完全に充填する範囲内、好適な例として、５００〜７００ｎｍとなるように設定される。
こうして、図５に示すように、コンタクト孔２９の内部を充填する導電体プラグ３１を形成する。
【００２３】
次に、シリコンを例えば、約１％および銅を例えば、約０．５％含んだアルミニウム（ＡｌＳｉＣｕ）をスパッタすることにより、半導体基板２１上の全体に導電性金属層（図示せず）を形成する。導電性金属層の厚さは、例えば、４０００〜４５００ｎｍである。続いて、フォトリソグラフィ技術とエッチングにより、導電性金属層をパターン化し、ソース配線３２を形成する。こうして、図１の半導体装置２００が製造される。
【００２４】
以上述べたように、半導体装置２００では、ゲート電極２５およびソース領域２７を覆う層間絶縁膜２８にソース領域２７を露出するコンタクト孔２９が形成され、コンタクト孔２９の内部にバリアメタル膜３０を介して導電体プラグ３１が、コンタクト孔２９の開口上端と導電体プラグ３１の頂部との段差Δｔがバリアメタル膜３０の厚さ以上で、且つ、ソース配線３２がコンタクト孔２９の内部を完全に充填する範囲内となるように充填されている。そして、層間絶縁膜２８上にバリアメタル膜３０を介して形成されたＡｌＳｉＣｕからなるソース配線３２は、導電体プラグ３１を介してソース領域２７に電気的に接続される。そのため、ソース配線３２の表面は、コンタクト孔２９の開口上端と導電体プラグ３１の頂部との段差Δｔに対応して導電体プラグ３１の直上で凹みを生じ、ボンディング時のストレスが導電体プラグ３１の直上のソース配線３２に加わりにくくなる。また、ソース配線３２にＡｌＳｉＣｕを用いているため、ＡｌＳｉよりもボンディング時のストレスがソース配線３２面内に分散され、ソース配線３２で吸収し易い。その結果、導電体プラグ３１へのストレスを緩和できる。
【００２５】
尚、上記実施形態では、ｎ＋型半導体基板２１、ｎ−型半導体エピタキシャル層２２、ｐ型ベース領域２６およびｎ＋型ソース領域２７によりｎチャネル縦型ＭＯＳＦＥＴ２１０を形成しているが、ｐ＋型半導体基板、ｐ−型半導体エピタキシャル層、ｎ型ベース領域およびｐ＋型ソース領域によりｐチャネル縦型ＭＯＳＦＥＴを形成する場合についても、本発明を適用できることは言うまでもない。また、上記実施形態では、半導体基板２１上に形成されたエピタキシャル層２２を使用しているが、エピタキシャル層２２は必ずしも必要ではなく、半導体基板２１の表面に直接ベース領域２６を形成することも可能である。
【図面の簡単な説明】
【００２６】
【図１】本発明の一実施形態の半導体装置を示す要部概略断面図である。
【図２】図１の半導体装置の製造方法の工程を示す要部概略断面図である。
【図３】図２に続く工程を示す主要部断面図。
【図４】図３に続く工程を示す主要部断面図。
【図５】図４に続く工程を示す主要部断面図。
【図６】従来の半導体装置を示す要部概略断面図である。
【符号の説明】
【００２７】
２１ ｎ＋型半導体基板
２２ ｎ−型半導体エピタキシャル層
２３ 溝
２４ ゲート絶縁膜
２５ ゲート電極
２６ ベース領域
２７ ソース領域
２８ 層間絶縁膜
２９ コンタクト孔
３０  バリアメタル膜
３１ 導電体プラグ
３２  ソース配線
２００  半導体装置
２１０  縦型ＭＯＳＦＥＴ
【図１】
2005136270.tif 000003
【図２】
2005136270.tif 000004
【図３】
2005136270.tif 000005
【図４】
2005136270.tif 000006
【図５】
2005136270.tif 000007
【図６】
2005136270.tif 000008